%PDF- %PDF-
Mini Shell

Mini Shell

Direktori : /usr/lib/linux-tools/6.8.0-45-generic/
Upload File :
Create Path :
Current File : //usr/lib/linux-tools/6.8.0-45-generic/perf

ELF>�Z@�3�@8@*)@@@PPP@@   �b �b �#�#�#�c�chV�hV�hV�A(��:��:��:���ppp  ���DDhV�hV�hV�S�tdppp  P�tdk�k�k�\�\�Q�tdR�tdhV�hV�hV�����/lib64/ld-linux-x86-64.so.2GNU��GNU6�):�<�oZ�M�xC��Ӑf�GNU2(�(��p25:�e�m(���+�uov'�8���logUa�+��	H��z�2�
��=iJ���
�@O�Z�tC=
#����� ,
\	q�9_&���!	�9��<h�
���
��YH�UI�Q
����2��=���y3!��R��	�������g)�T�Z����!B�0����v��H.	���}���*$+""��I	J,�+����-��)��6q��4�na�� I��9����c���	E��
�	��iT���7��T�R�Y+�
y���
��L��\�	�
}�f��a�	���j�����#�������a�KON
?u#�y����
��u�������zLD��	:�?!��G�B���
���x�Dyu�;x��}��f�N1gCkof1���m1��

]��	�g�sF"�g���W\� %�$�����c���
w���D���7������R�xKm����Fk|�$�9�jw��"
�q
n	�`
Z�r��
�4��M�	Y��\�Lj2
���
D�
�3/��>�m�	, ��)z�����Y )���i_
���G���>z���h�"P�Z=�-�c��
�A
W
���/����d.	���6b�f�a3��\�	�~������C��mXl�����F	j/G��
jK�A�t
�Y""����
З�W���>"�������	ȗ�D����h藉_ITM_deregisterTMCloneTable__gmon_start___ITM_registerTMCloneTableroundlog10sqrtlog2inflateEndinflateInit2_inflategzopen64gzgetsgzcloseZSTD_isErrorelf_versionelf64_newphdrelf_rawdataelf64_getehdrgelf_getshdrgelf_update_phdrelf_getshdrnumgelf_fsizeelf_nextscnelf_getphdrnumelf_getidentgelf_newphdrgelf_getehdrelf_getdatagelf_getclasself_ndxscnelf_getshdrstrndxelf_errmsggelf_getverdauxgelf_getrelaelf_begingelf_getrelgelf_getnotegelf_getsymgelf_getphdrelf_memorygelf_getverdefelf64_newehdrgelf_update_ehdrelf_strptrelf_updateelf_getscnelf_kindelf64_getshdrelf_newscngelf_newehdrgelf_xlatetomelf_newdataelf_endgelf_getversymZSTD_decompressStreamdwfl_module_relocation_infodwarf_dienamedwarf_lineprologueenddwarf_entrypcdwarf_getcfidwarf_childdwarf_lineaddrdwarf_getelfdwarf_linesrcdwfl_module_build_iddwfl_enddwarf_bitsizedwarf_formstringdwarf_linebeginstatementdwarf_addrdiedwfl_begindwarf_decl_linedwarf_highpcdwarf_formref_diedwarf_getfuncsdwfl_offline_section_addressdwarf_tagdwarf_filesrcdwfl_module_addrsymdwarf_cu_diedwarf_getlocation_addrdwarf_cfi_addrframedwarf_attr_integratedwarf_formudatadwarf_getsrclinesdwarf_lineendsequencedwarf_attrdwfl_build_id_find_elfdwarf_onesrclinedwarf_haspcdwarf_getlocationdwarf_offdiedwfl_module_relocationsdwarf_bitoffsetdwarf_linenodwarf_formsdatadwfl_report_offlinedwarf_siblingofdwfl_report_begindwfl_module_getelfdwfl_module_getdwarfdwarf_bytesizedwarf_diecudwarf_getcfi_elfdwarf_rangesdwarf_aggregate_sizedwarf_frame_cfadwfl_report_enddwarf_dieoffsetdwarf_getscopes_diedwarf_getlocationsdwarf_nextcudwarf_getpubnamesdwarf_getsrcfilesdwfl_standard_find_debuginfo_Ux86_64_step_Ux86_64_set_caching_policy_Ux86_64_flush_cache_Ux86_64_create_addr_space_Ux86_64_destroy_addr_space_Ux86_64_dwarf_search_unwind_table_Ux86_64_is_signal_frame_Ux86_64_init_remote_Ux86_64_get_regbacktracelzma_stream_decoderlzma_codelzma_endEVP_DigestInit_exEVP_MD_CTX_newEVP_md5EVP_DigestFinal_exEVP_DigestUpdateEVP_MD_CTX_freeSLsmg_fill_regionSLkp_initSLsmg_vprintfSLkp_getkeySLtt_Screen_RowsSLang_TT_Read_FDSLsmg_write_charSLang_reset_ttySLsmg_set_colorSLsmg_gotorcSLsmg_write_stringSLtt_set_colorSLtty_set_suspend_stateSLsmg_draw_vlineSLutf8_enableSLtt_Screen_ColsSLang_getkeySLtt_set_cursor_visibilitySLkp_define_keysymSLtt_get_terminfoSLtt_get_screen_sizeSLsmg_reinit_smgSLsmg_draw_boxSLsmg_write_nstringSLang_init_ttySLsmg_refreshSLsmg_draw_hlineSLang_ungetkeySLsmg_write_wrapped_stringSLsmg_set_char_setSLsmg_reset_smgSLsmg_init_smgPy_DecodeLocalePyMem_RawFree_Py_BuildValue_SizeTPyBytes_FromStringAndSizePyLong_FromUnsignedLongLongPyCapsule_NewPyArg_UnpackTuplePyModule_Create2PyImport_AddModule_Py_DeallocPyObject_SetAttrStringPyLong_FromLongPyErr_PrintPyImport_AppendInittabPyBool_FromLong_Py_FatalErrorFuncPyObject_IsTruePyTuple_SetItemPyRun_SimpleFileExFlagsPyCapsule_GetPointerPyDict_NewPyObject_CallObjectPyLong_FromUnsignedLongPyTuple_New_PyTuple_Resize_Py_NoneStructPyList_NewPy_FinalizePyUnicode_FromStringAndSizePyList_AppendPyUnicode_AsUTF8PyModule_GetDictPyCallable_CheckPySys_SetArgvPyDict_SetItemStringPy_InitializePyDict_GetItemStringPyUnicode_FromString__cxa_demangleZSTD_createDStreamZSTD_flushStreamZSTD_compressStreamZSTD_freeCStreamZSTD_initCStreamZSTD_getErrorNameZSTD_freeDStreamZSTD_initDStreamZSTD_createCStreamcap_freecap_get_flagcap_get_procnuma_nodes_ptrnuma_allocate_cpumasknuma_bitmask_freenuma_num_possible_cpusnuma_allocate_nodemasknuma_bitmask_isbitsetmbindnuma_bitmask_clearallnuma_node_to_cpusnuma_bitmask_setbitnuma_max_nodenuma_num_configured_cpusnuma_node_of_cpuset_mempolicyfgetcfgetspthread_exitstrcpysyncnanosleepregfreesetvbufgetpagesizefchmodwritevsnprintfreallocarraypthread_attr_setstacksizestdinepoll_ctlstrcasestrsetsockopt__isoc23_strtoullprctlpthread_rwlock_destroyfopen64ctimeperrorungetcstrncpypthread_sigmask__realpath_chkaio_suspend64symlinkdirfd__strcpy_chkasprintfsetsidclock_gettimeqsort_r__ctype_toupper_locopenat64__stack_chk_fail__printf_chkfreadchdirlseek64setbufpthread_oncepread64timerfd_create__assert_failexeclpsigaddsetreaddir64regcompunsharesigfillsetpthread_rwlock_rdlockpthread_selfsetnsdlclosesigaction__longjmp_chkstrdupfcntlfnmatchsched_setaffinityaio_return64__sched_cpuallocget_current_dir_nameclosedirrealpathgetpwnam_r__getdelimstrspnpthread_mutexattr_destroypthread_barrier_waitsocketpairstrrchrstatfs64putcharunlinkmunmapferrorstrpbrkfflushmkstemp64memmovemmap64strtodstrtofgettimeofdaymemmemclearerrstrtokpollfopenstrndup__isoc23_sscanfsystemsocket__openat64_2creat64localtime_rforkmkdtemp__xpg_strerror_rdirnamestrlenpthread_cond_initgetppidaio_write64pthread_joingetrusage__ctype_b_locpthread_condattr_setpsharedrmdir__vasprintf_chk__sched_cpufreeusleepwait4epoll_waitunsetenv__memcpy_chkstrstrgmtimemountfaccessatinotify_add_watch__sigsetjmpsendpthread_mutex_destroypthread_mutex_trylocktimerfd_settime__strncpy_chkmkdirpthread_attr_init__vfprintf_chkfeofgetrlimit64pthread_mutexattr_init__isoc23_strtol__vsnprintf_chkptracepthread_cond_signalpthread_createdup2getpidinotify_init1signalfdnftw64pthread_getspecificreadlinkstdoutexecvepthread_mutex_lockreallocpthread_cond_broadcastgetlineisatty__isoc23_strtolllockf64execvpclock_getrespthread_attr_destroy__sprintf_chkstrcatflockfilename_to_handle_atstrftimestrcasecmp__fprintf_chkopen_memstreamlstat64__xpg_basenameatoistrcspnmallocpclose__libc_start_mainrecvmsgfunlockfilepthread_key_createbsearchpreadexeclpthread_rwlock_unlockpthread_rwlock_wrlocksigprocmaskremovestderrfdopenpthread_killlisten__memset_chkmemchrpthread_cond_destroymemfd_createalphasort64epoll_creategetpgidstrncasecmp__read_chksrandom__strcat_chkfopencookiebacktrace_symbols_fdmlockallfcntl64dlsympthread_barrier_initbacktrace_symbolsfdopendirraisepthread_rwlock_init__ctype_tolower_locfstat64getsocknamescandirat64eventfddlopenwarnsrand__isoc99_fscanf__cxa_finalizeputenvsetlocaleepoll_create1strchrpopen__open64_2ftellstrerrorsetrlimit64sigqueuemkfifogetenvpthread_mutex_initcallocacceptmemcmpfclosegettidftruncate64__asprintf_chkmemsetpthread_setspecificpthread_mutexattr_setpshared__isoc23_strtoulpthread_barrier_destroyregerrorioctlpthread_attr_setdetachstatefputcrenamevfprintf__isoc23_vfscanfpsignalwaitpidtcgetattrfputssched_setschedulerconnect__isoc99_sscanfpwrite64pthread_mutex_unlockstrlcpy__snprintf_chktouppersigemptysetregexecaccessgetpwuid_rtcsetattrscandir64aio_error64memcpyfilenogetcwdfwriteselectstrcmpqsortpthread_condattr_destroyunamefseek__sysconfstrsep__errno_locationmadvise__isoc23_vsscanfsyscallabortfmemopensched_getaffinitymmappthread_attr_setaffinity_nppthread_cond_waitpipesched_getcpupthread_condattr_initstrtok_rstrncmpgeteuid__strncat_chkwarnxerrxmemrchrrewinddiralarm__cxa_atexitlibm.so.6libz.so.1libelf.so.1libdw.so.1libunwind-x86_64.so.8libunwind.so.8liblzma.so.5libcrypto.so.3libslang.so.2libpython3.12.so.1.0libstdc++.so.6libzstd.so.1libcap.so.2libnuma.so.1libc.so.6ZLIB_1.2.3.3GLIBC_2.29GLIBC_2.2.5CXXABI_1.3XZ_5.0OPENSSL_3.0.0SLANG2libnuma_1.1libnuma_1.3libnuma_1.2ELFUTILS_1.6ELFUTILS_1.3ELFUTILS_1.5ELFUTILS_1.0ELFUTILS_0.126ELFUTILS_0.161ELFUTILS_0.142ELFUTILS_0.160ELFUTILS_0.138ELFUTILS_0.130ELFUTILS_0.127ELFUTILS_0.157ELFUTILS_0.143ELFUTILS_0.122GLIBC_2.22GLIBC_2.33GLIBC_2.3.3GLIBC_2.26GLIBC_2.27GLIBC_2.9GLIBC_2.8GLIBC_2.30GLIBC_2.17GLIBC_2.11GLIBC_2.4GLIBC_2.6GLIBC_2.32GLIBC_2.3.4GLIBC_2.28GLIBC_2.3GLIBC_2.15GLIBC_2.14GLIBC_2.38GLIBC_2.3.2GLIBC_2.34GLIBC_2.7	


		 !
"#
$$%&' &()*+),
)	-
.
		$&/)
	0 3��+�0���-�ui	�� ӯk^ (�k  +p
z �b� �@A�E$'C�E!3B�E?"P���
/K���
.X���
e���
r
.�枙	,!��	*�ž�	)� ��	(�؞�	'�О�	�瞙	�7��	�Þ�	�➙	����0���& si	%+���#7���"Bii
 Mii
W���a���l���wii
�ii
�����ti	�����ii
��������
����	�ri	�����ui	�ii
�hV��[pV�`ZxV�P[�V��C&�V�%�V����V�@�$�V��D&W�O�$W�@P� W��D&�W���$�W��W&�W�0\&X���$X���$ X���$0X���$@X���$PX���$`X���$pX���$�X�`\&�X���$�X� ��X����X���$�X�J%%�X�%�X���%�X�!%�X�'%�X�X�&�X���&Y�%%Y���%Y��% Y�Y%(Y��%0Y��<%8Y�c%@Y�Q!%HY�Y%PY�k%XY�u%`Y��	%hY��%pY��%xY��o%�Y����Y��%�Y��%�Y��%�Y��D%�Y�l,%�Y�o%�Y�t1%�Y��<%�Y�d&�Y��%Z���%Z��	%Z��%%Z��+% Z���%(Z��%0Z��+%8Z���$@Z��$HZ�0�`Z���%pZ��%�Z��&�Z�(�&�Z��%�Z��+%�Z�ո%�Z�#%�Z���&�Z��&[�b'%0[�q'%P[��'%p[��'%�[�`���[����[�����[�@���[���[�����[� ���[�����[�`���[����[�����[�@���[�����[���[�����[� ��\�`��\���\����\�@�� \��(\����0\� ��8\����@\�`��H\���P\����X\�@��`\��h\����p\� ��x\�����\�`���\����\�����\�@���\����\����\� ��\��~��\�`~��\��t��\��u��\�`t��\�~��\��}��\�@}��\��|�]� |�]��|�]��{�]� u� ]�`{�(]�{�0]��z�@]�~(%P]�')%`]�^(%p]�')%�]�|)%�]�')%�]��)%�]��+%�]�H)%�]�E+%�]��+%�]��+%^��+%^��+%^��+%^��+% ^�@0%(^���$0^���&8^�C0%H^����P^�0%`^�H�&�^���%�^�M���^�p�&�^�d&�^�L��_���&H_�!�%P_�`]�`_��3%�_��3%�_�d]��_���&``���&�`���%�`�h]��`��4%�`��4%�`�p��a��&Ha�L�%Xa��4%`a��&xa�`�b���&(b���%0b�p]�@b��4%�b�B5%�b�q���b�(�&@c��5%hc���%pc�x]��c��4% d���&0d���&Hd���%Pd�H��Xd��6%`d�X�&�d��	%�d�@���d���%�d���&e��3%e�|]� e��&he�P%pe����e�P�& f���&Hf��h%Pf��]�`f�D7%�f�@%�f��]��f�^7%g�8%g��]� g��&hg�{7%pg��]��g���&�g��6%�g��]��g�(�&(h��6%0h��]�@h�X�&�h�@�&i��h%i��]� i�D7%hi��7%pi��]��i�`�&�i�{7%�i��]��i���&(j��6%0j��]�@j�(�&�j��6%�j��]��j�X�&@k���&hk��h%pk�̡��k�D7%�k��7%�k�ԡ��k��&(l�{7%0l����@l���&�l��6%�l�����l�(�&�l��6%�l�¡�m�X�&�m�0'�m��h%�m��]��m�D7%(n��7%0n��]�@n�X'�n�{7%�n��]��n���&�n��6%�n��]�o�(�&Ho��6%Po��]�`o�X�&�o��7%�o��]��o��7%p�"�$p��]� p��'�p��'�p��h%�p��]�q�D7%Hq�@%Pq��]�`q�^7%�q�+&�q��]��q�8%r�{7%r��]� r���&hr��6%pr��]��r�(�&�r��6%�r��]��r�X�&�s�p'�s��h%�s�̦��s�D7%t�@%t�^� t�^7%ht��8%pt��]��t��'�t��8%�t�����t��8%(u�9%0u�Ŧ�@u��'�u��$�u�Ʀ��u�9%�u�*9%�u����v�'Hv�19%Pv�Ħ�`v�8'�v�=9%�v�����v�`'w�D9%w���� w�L9%hw�g9%pw�����w��' x�X'Hx��h%Px� ��`x�D7%�x�@%�x�^��x�^7%y��8%y�^� y��'hy��8%py����y��8%�y�=9%�y����y�`'(z�9%0z���@z�x'�z��$�z����z�9%@{��'h{��7%p{�)���{��9%�{�_(%�{�(���{��9%(|��9%0|�^�@|��'�|��9%�|�^��|� 	'�|�
:%�|�^�}�X	'H}�:%P}�^�`}��	'~�
'(~�:%0~�^�@~�@
'�~�'�-:%�$^� �@'h�>:%p� ^���`' ���'@���'h��E�%p��P��x��E�%����&Ȁ��;%Ѐ�8_���'(��:%0��<_�@��H'����$���l^����@�&聇�%�P^�����%���'H���o%P��@^�X���o%`��h�&�����$���H^������$�����&��e"%��X^���Y% ��q%h���%p��o^�����% ���'H��I<%P��P��`���'�����%���T�����'`��@'���c<%���@_����Q<%腇�<%�D_���o<%H���h%P��H_�`��D7%��'(��:%0��L_�@��@
'�5=%����%��P_� ���4%���`'Ј�[D%� '與�	������@ '���	���	��p '���	 �� �(��� '0��P	8���	@�� M%P����X��.M%h����p��>M%x���	��������WM%����	��������0!'����	����	���rM%����	ȉ�R	Љ�X!'؉��	�0[	艇�M%��	����Y	���M%���	��Y	���M% ���	(��PX	0���!'8���	@��P"	H���!'P���	X���*	`���!'h���	p���7	x���!'����	����;	��� "'����	����?	���H"'����	����C	���p"'Ȋ��	Њ��G	؊��"'��	芇
	��M%����	���V	���"'���	���L	 ���M%(���	0��`U	8���M%@���	H��0T	P���M%X���	`��`j	h��N%p���	x��Pi	���N%����	���@S	���#'����	����N	���)N%����	���pk	ȋ�?N%Ћ��	؋��l	�TN%��	���XN%��0����% ��R	(��\N%8��0[	@��:�%P����X��zN%h����p���N%���������N%��������N%��� �����N%Ȍ�P�Ќ��N%� 	茇�N%�������N%���Y	���N%(���P	0���N%@����H��eL%X���\	`��xL%p��0f	x���L%����g	���mL%����a	����N%���Y	����N%Ѝ�PX	؍�O%荇����L%���n	��O%��P"	 ��H#'0��p&	8��,O%H���*	P��p#'`��`/	h��IO%x���7	���cO%����;	���}O%����?	����O%����C	Ȏ��#'؎��G	��#'�
	����O%���V	���#' ���L	(���O%8����@���O%P���X���O%h���m	p���O%���`U	����O%���0T	���P%����
	���P%ȏ��	Џ�2P%�	菇EP%����	�� $'���	���K% ��	(��	0��@$'@���	H��^P%X��`j	`��hP%p��Pi	x��qP%���@S	����$'����N	����P%���pk	����P%А��l	ؐ��P%萇����P%������P%�� � ���P%0��P�8��Q%H��c	P��Q%`���d	h��9Q%x��`^	���TQ%����_	���oQ%���������Q%����p	ȑ��Q%ؑ�����Q%������Q%���m	���$' ��P	@��W%H��1X%`��uW%h��>X%p��JX%����	&���|X%���RX%���YX%���dX%���qX%���X%����X%����X%Ȓ��X%В��X%ؒ��X%��bW%���X%��Y%��Y% ��*Y%(��9Y%0��JY%8��_Y%@��tY%H��Y%X��y�%`��g[%h���[%p��o[%x���[%���w[%����[%���[%����[%����[%����[%����[%����[%����[%ȓ��+'Г��[%ؓ�
\%��[%蓇!\%���2'�� 3'��@3'���3' ���3'@���^%H���^%P���^%X���3'`��
_%p��_%����^%����3'����^%���$_%����^%���<_%���H_%���
_%Д�^_%蔇<_%�H_%����^%��q_%��~^%���_%���_% ��
_%0���_%H���_%P���_%X��j^%`���_%p���_%x���_%���
_%����_%����_%����_%����_%���]^%���04'Е��_%ؕ�`%�
_%蕇`%�`%���_%��`%��C^% ��2`%0��O`%8��Y`%@��
_%H��Y`%P��i`%h��O`%p��Y`%x��3^%���w`%����`%����`%���
_%����`%����`%Ȗ��`%Ж��`%ؖ�%^%��`%��`%����`%��
_%���`%���`%(���`%0���`%8��%^%@��X4'P��a%X���4'`��
_%h���4'p���`%���a%����4'���%^%���'a%���Ba%���La%���
_%ȗ�La%З�`a%藇Ba%�La%���^%��oa%��{a%���a% ��t1%(���4'0��A�$H��{a%P���4'`���a%p��5'x��(5'���B%���A�$���p5'���(5'����a%И��5'ؘ��5'�B%�A�$��6'���5' ���a%0��06'8��X6'@��B%P��A�$h���6'p��X6'����a%����a%����a%���%�%���A�$ș��a%Й��a%�i]%�b%���b%��%�%��A�$(��b%0��b%@��@%H����X��1b%`��`�p��_Z%x�������6b%���`����@%Ț�_Z%�6b%���@%��_Z%(��6b%@��1b%X��_Z%p��6b%���@%���@%���1b%ț�Nz%؛�t%蛇�}%��4�%��;�% ��]^%0���_%@��B�%`��+�%h��D�%p��^�%x��y�%�����%�����%�����%���Ҋ%�����%�����%�����%�����%�����%М�ѓ%��%��%����%��k�%(��"�%8����%H��6�%X��N�%h��L�%x��_�%���r�%�����%�����%�����%ȝ���%؝�ǖ%蝇ٖ%���B�%���%���%@��ؘ%H��ޘ%P���%X���%`���%h���%p���%x����%�����%�����%����%���a�%���
�%����%���$�%���+�%���;�%Ȟ�F�%О�N�%؞��%�X�%螇b�%@��W%H��s�%P��~�%X����%`����%h����%p����%x����%���Ù%���ҙ%���ݙ%����%����%�����%����%����%����%Ƞ� �%Р�+�%ࠇ��%蠇}�%�3&�����% ��`%(���s%`����%h���&p���a%����%����&����2%ࡇ��%衇��%���%�����% ����%(��Ǟ%0���L%8��̞%`��Ԟ%h��ޞ%p���%x���%�����%����)%ࢇ��%袇��%��% ���%(���%0���%`��%�%h���%p��)�%x��-�%���1�%�����%ࣇ�b%裇�b%�5�%���A�%��R�%��a�%��n�%��{�% ����%(���;%@��P%H���%P����%X��EL%`���%h���J%p����%x���
%����
%�����%���
%����%���(�%���I�%Ȥ��H%Ф�3I%ؤ�AI%इOI%複�$�%%����%��V�%��(I%��A%��b�% ���%(���%0��0%8��bt%@��m�%H��p�%P��z�%X����%`����%h����%p����%x����$�����%���Q�%���
%����%����%ȥ��%Х�(�%إ��%े|�%襇��%��%���R�%����%��ר% ����'(��߬%0���%8���%@���%`��1�%h����$p��8�%x��E�%�����%���Ѝ'�����%����'����'��`� ���(����%8��P{@����H���'P��B�%`���yh���p��'x��K�%���y���p�����&����,&���pz���P����0&ȧ�U�%ا��ে��觇�7�Z�%���~�������%��a�%(��P�0����8��P%@����%P���X����`���h��i�%x��0|�������p)���s�%����t���p[��� Z���{�%Ȩ���Ш���ب��]ਇ��%�`r���@���<����%��@� ��0�0��'�%@���oH���P���,X����%h��vp����x��pB�����%�������������P������%���������Щ��%ੇ �詇 ���I���D�%��`������� ����%0���8����@�� H��Ŷ%X���`����h��p��Ҷ%������������`���ڶ%���0���������M����%Ъ� ت�0�ઇ`F誇�%���@+�����?�� �% ��`w(��0�0���18����%H���'P��@�X��09`���%p���px�� �����4����%������������2�����%����%ȫ�m�%Ы�t�%談��P����P������@��@��� ����(��P�0���8����@��P�H��P�P����X����`����x�����������P�େp譇�������P�������0� ���(���0����8��P�@����H��p�P����X��P�����%�����%�����%�����%����%����%���5�%���K�%����%Ȯ�8�'Ю�h�'خ���%இ\�%讇��'�r�%���س'����%����%����%����% ����'@��%H��D�%P����%X��J�%`��P�%h��V�%�����%�����%����	%����o%���Y%���v�%���%���p�ȯ��Я��د��ே�~������P����}��� ��@�@���H���P���X���`��p~��������Ф����}�������`������%Ȱ�
�%а�(�%ذ�@�'ఇB�%谇h�'�_�%���y�%����%����%����%����'@���%p��do%x���%���mo%���0�%ȱ�pwб�`�ر�Ёే��豇����������8���@��@�H����P��@�X����`���%h���%p��l,%x��o%���t1%����<%�����%�����%�����%Ȳ��%в���%ز���%ಇ�%貇�%��%��'�% ����%(����%0����%8����%@����%H����%P����%X����%h����%����%��� �%�����%���$�%�����%���ԅ%�����%����%���,�%ȳ�,�%г�0�%س���%ೇ4�%資��%�8�%�����%��<�%��@�%��K�%��J�% ��N�%(��a�%0��a�%8��R�%@��R�%H����%P����%X����%`����%h����%p����%x����%�����%�����%�����%��� �$ȴ� �$д� �$ش� �$ഇ �$贇 �$� $��� {$�� w$�� s$�� o$�� k$@�� g$H�� c$P�� _$X�� [$`�� W$h�� S$p�� O$x�� K$ ���I$@���I$`��K$����J$����J$����J$็�J$���`J$��@J$�� J$@�� H$`��`G$���@G$��� G$���`I$���@I$��� I$Ⱥ�I$ງ�H$躇�H$@���H$H���H$P��`H$X��@H$���J$����I$����I$����G$Ȼ��G$໇�G$軇�G$��H$��� �$ȼ� �$м� �$ؼ� �$༇ �$輇 �$� $��� {$�� w$�� s$�� o$�� k$(���:%0����%8����%@����%H����%P��8�'X���%`��&�%h��k�%p��X�'x��6�%�����%����%���5�%���P�%���k�%�����%�����%�����%�����%Ƚ���%н��%ؽ�+�%ཇG�%轇b�%�}�%���8�%��S�% ����%(����%0����%8���%@���%H��9�%`���%h��S�%p���v%x��W�%���Z�%��� �%�����%����%���q%Ⱦ�O�%о�'�%ؾ�^�%྇f�%辇m�%��,�%��H�%��\�%��y�% ����%(����%0����%8����%@����%H���%P���(X���(`��,�%h��H�%p��\�%x��y�%�����%�����%�����%�����%�����%����%���+�%���,�%ȿ�H�%п�\�%ؿ�D�%࿇Z�%过u�%���%����%��(����% ��&&0��N%@���H%P���%`����%p����%�����%�����%���5�%�����%����%���%���%��%���%��#�% ����%0��-�%@��6�%P���%���"���P'�������0$��� ��� ���@���������Ň��%�Ň��%�Ň�(%�Ň�(%�Ň��%�Ň��%�Ň��%�Ň��%�Ň��%�Ň�%@Ƈ�%HƇ�%PƇ�%XƇ�%`Ƈ"�%hƇA�%pƇ*�%xƇ��%�Ƈ��%�Ƈ/�%�Ƈ3�%�Ƈ�)%�Ƈ"�%�Ƈ�)%�Ƈ8�%�Ƈ;�%�ƇE�%�ƇX�%�Ƈl�%�Ƈ��%�Ƈ�%�Ƈ�%LJ��%LJ/�%LJ3�%LJ�)% LJ�)%(LJ��%0LJ��%@LJ��%PLJ��%`LJE%pLJ��%�LJ��%�LJ��%�LJ��$�LJ��%�LJ��%�LJ�%�LJ�%�LJ�%�LJ�%ȇ�%ȇ�%ȇ�%ȇ�% ȇ�%(ȇ"�%0ȇ&�%8ȇ�%@ȇ+�%Hȇ�%Pȇ�%Xȇ�%`ȇ0�%�ȇ��%�ȇ0�%�ȇ4�%�ȇ8�%�ȇ<�%�ȇ@�%�ȇD�%�ȇH�%�ȇL�%�ȇP�%�ȇT�%�ȇY�%�ȇ^�%�ȇc�%�ȇh�%�ȇm�%ɇr�%ɇw�%ɇ|�%ɇ��% ɇ��%(ɇ��%0ɇ��%8ɇ��%@ɇ��%Hɇ��%Pɇ��%Xɇ��%`ɇ��%hɇ��%pɇ��%xɇ��%�ɇ��%�ɇ©%�ɇũ%�ɇȩ%�ɇ˩%�ɇΩ%�ɇѩ%�ɇԩ%�ɇש%�ɇک%�ɇݩ%�ɇ�%�ɇ�%�ɇ�%�ɇ�%�ɇ�%ʇ��%ʇ��%ʇ��%ʇ�% ʇ�%(ʇ	�%0ʇ
�%8ʇ�%@ʇ�%Hʇ�%Pʇ��%Xʇ��%`ʇ�%hʇ��%pʇ%�%xʇ)�%�ˇ��%�ˇ�%�ˇ�&�ˇ�&�ˇ�&�ˇ�&�ˇ�&�ˇ�&�ˇ�&�ˇ�&�ˇ�&�ˇ�&�ˇ�&�ˇ�&̇�&̇�&̇�&̇& ̇�%(̇�%0̇�%8̇�%@̇�%Ḣ�%Ṗ�%Ẋ�%`̇�%ḣ�%ṗ�%ẋ�%�̇��%�̇��%�̇��%�̇�%�̇�%�̇
�%�̇�%�̇�%�̇�%�̇�%�̇�%�̇"�%�̇&�%�̇*�%�̇.�%�̇2�%͇6�%͇:�%͇>�%͇B�% ͇F�%(͇J�%0͇N�%8͇R�%@͇V�%H͇Z�%P͇^�%X͇b�%`͇f�%h͇j�%p͇n�%x͇s�%�͇x�%�͇}�%�͇��%�͇��%�͇��%�͇��%�͇��%�͇��%�͇��%�͇��%�͇��%�͇��%�͇��%�͇��%�͇��%�͇�%·�%·�%·�%·�% ·�%(·�%0·�%8·�%@·�%H·��%P·��%X·��%`·&h·	&p·&x·&�·&�·&�·"&�·'&�·,&�·1&�·6&�·;&�·@&�·E&�·J&�·O&�·T&�·Y&�·^&�·c&χh&χm&χr&χw& χ��%(χ0�%0χ4�%8χ8�%@χ<�%Hχ@�%PχD�%XχH�%`χL�%hχP�%pχT�%xχY�%�χ^�%�χc�%�χh�%�χm�%�χF�%�χN�%�χV�%�χ^�%�χJ�%�χR�%�χZ�%�χb�%�χf�%�χn�%�χx�%�χ��%Їj�%Їs�%Ї}�%Ї��% Ї|&(Ї�&0Ї�&8Ї�&@Ї�&HЇ�&PЇ�&XЇ�&`Ї�&hЇ�&pЇ�&xЇ�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&�Ї�&ч�&ч�&ч�&ч& ч&(ч&@ч&Hч&Pч &Xч&&`ч,&hч2&pч8&xч>&�чD&�чJ&�чP&�чW&�ч^&�чe&�чl&�чs&�чz&�ч�&�ч�&�ч�&�ч�&�ч�&�ч�&�ч�&҇�&҇�&҇�&҇�& ҇�&(҇�&0҇�&8҇�&PӇ�&hԇ�&�ԇ�&�ԇ�&�ԇ�&�ԇ&Շ��%Շ1�%Շ5�%Շ9�% Շ=�%(ՇA�%0ՇE�%8ՇI�%@ՇM�%HՇQ�%PՇU�%XՇZ�%`Շ_�%hՇd�%pՇi�%xՇn�%�Շ�&�Շ�{%�Շ&�Շ&�Շ&�Շ&�Շ&�Շ&�Շ#&�Շ'&�Շ+&�Շ/&�Շ3&�Շ8&և=&ևB&ևG&ևL& ևQ&(ևV&0և[&8և`&@ևe&Hևj&Pևo&Xևt&`ևy&hև~&pև�&xև�&�և�&�և�&�և�&�և��%�և��%�և0�%�և4�%�և8�%�և<�%�և@�%�ևD�%�ևH�%�ևL�%�ևP�%�ևT�%�և>�%ׇ�&ׇ��%ׇ�&ׇ�& ׇ�&(ׇ�&0ׇ�&8ׇ�&@ׇ�&Hׇ�&Pׇ�&Xׇ��%`ׇL�%hׇP�%pׇT�%xׇY�%�ׇ^�%�ׇc�%�ׇh�%�ׇm�%�ׇ�&�ׇ�&�ׇ�&�ׇ�&�ׇ�&�ׇ�&�ׇ�&�ׇ�&�ׇ\	&�ׇA�%�ׇa	&؇h	& ؇�;&(؇�;&p؇7@&�؇n	&�؇&�؇&�؇0&�؇@&�؇R&�؇k&�؇�&ه�&ه�&ه�&ه�& ه�&(ه�&0ه
&8ه#
&@ه7
&HهI
&`هY
&hهr
&pه�
&�ه�
&�ه�
&�ه�
&�ه�
&�ه�
&�ه&�ه&�ه*&�هE&�ه\&ڇo&ڇ�&ڇ�&ڇ�& ڇ�&0ڇ�&8ڇ�&`ڇ&hڇ&pڇ1&xڇD&�ڇ[&�ڇv&�ڇ�&�ڇ�&�ڇ�&�ڇ�&�ڇ�&�ڇ&�ڇ�&�ڇH&�ڇ�&ۇM&ۇ�&ۇQ&ۇ�& ۇU&(ۇ�&0ۇZ&8ۇ�&@ۇ_&Hۇ�&Pۇc&Xۇ�&`ۇg&hۇ�&pۇl&xۇ�&�ۇq&�ۇ�&�ۇu&�ۇ�&�ۇy&�ۇ�&�ۇ~&�ۇ�&�ۇ�&�ۇ�&�ۇ�&�ۇ�&�ۇ�&�ۇ�&�ۇ�&�ۇ�&܇�&܇�&܇�&܇�& ܇�&(܇�&0܇�&8܇�&@܇�&H܇�&P܇�&X܇�&`܇�&h܇�&p܇�&x܇��%�܇�&�܇��%�܇�&�܇��%�܇�&�܇L�%�܇�&�܇L�%�܇�&�܇L�%�܇�&�܇P�%�܇�&�܇P�%�܇�&�܇P�%݇�&݇T�%݇�&݇T�% ݇�&(݇T�%0݇�&8݇Y�%@݇�&H݇Y�%P݇&X݇Y�%`݇	&h݇^�%p݇&x݇^�%�݇&�݇^�%�݇&�݇c�%�݇!&�݇c�%�݇'&�݇c�%�݇-&�݇h�%�݇3&�݇h�%�݇9&�݇h�%�݇?&�݇m�%އE&އm�%އK&އm�%@އ,�%Pއ/�%`އ2�%pއ5�%�އ8�%�އ;�%�އ��%�އ>�%�އ��%�އ�%�އ��%�އ��%߇ê%߇ƪ% ߇ɪ%0߇ͪ%@߇Ѫ%P߇ժ%`߇٪%p߇ݪ%�߇G�%�߇L�%�߇Q�%�߇V�%�߇[�%�߇`�%�߇e�%�߇j�%�o�%�t�% �y�%0��%@���%P���%`���%p���%���&���&���&���&��I&��&���&��N&�&�z& ��&0��&@�m&P�h&`��&p�r&��[&��z&���&��`&���&���&���&���&��&��& ��&0��&@��&P��&`��&p��&���&���&����%���&��M�%���&���&���&�Q�%��& ��&0��&@�U�%P��&`��&p��&��Z�%��&���&���&��_�%��&��&��
&�d�%�(& �"&0�&@�i�%P�:&`�4&p�.&��n�%��L&��F&��@&����$���&���&��&��& ��&0��&@��&P���%`�L�%p�P�%��T�%��Y�%��^�%��c�%��h�%��m�%�G&�����>((���0�X&@�p�H�u&X��`��>(p���x�TN%��p����&������>(�������&��P���?(��p����%���%���%���% ��\%(�����\%���\%�� ������ɑ%��PQ(��`���� ����ɑ%��_&����������ɑ%�pQ( ����@�ɑ%H�q&P�@��`� ��p�ɑ%x��&������������ɑ%���&����������ɑ%���Q(�� ������ɑ%��&���� ����0�ɑ%8��&@����`�ɑ%h��&p������ɑ%���&�������ɑ%���&��p����ɑ%�� &�`�� �ɑ%(�! &0� ��@���P�ɑ%X�; &`�`��p�P����ɑ%��M &�� ��������ɑ%��b &��@����0����ɑ%��w &�������ɑ%�� & �@��0� ��@�ɑ%H�� &P����`�p��p�ɑ%x�� &������ɑ%��� &������ɑ%��� &��`��ɑ%�� &�@�0�ɑ%8�!&@�0�`�ɑ%h�!&p��������ɑ%��%!&����������ɑ%��7!&����������ɑ%��I!&�p� �ɑ%(��Q(0�`�P�ɑ%X��Q(`� �p����ɑ%��[!&��`��� ���ɑ%��u!&��`���@���ɑ%���!&��������ɑ%��!& ���@�ɑ%H��!&P���p�ɑ%x��!&������ɑ%���Q(�������p����ɑ%���!&��@����0���ɑ%� R(��� ��0�ɑ%8��!&@����P������`��������������À���ƀ��`ƀ�Dƀ�8ƀ �(ƀ@��ʀP��ʀ`��p�`����߀���߀���ހ���ހ��`݀���Ӏ���ˀ��@ˀ��ʀ ��0���@���`�0�p�`��� �������`������������@������������`7� ��:�0��:�@�`:�P�X:�`��C�p��E���`F����n��� d���@c��� c����_���`_��]�� \� �`Y�0�`V�@�T�P��N�`��M�p��M���M����L����J����t����v����v���v��� }������`�� �H��0���@����`���p�����䗁��З���ȗ�������������x�������������������� ��ؠ�0�����@�����P�����`��@��p��������������ു��� �����@���������������������������� �� ��@��@ЁP���́`���ʁp���ǁ���ǁ����Ł������������������@����Ձ���؁��`؁ ���ׁ0���݁@��` �P���`����p��`����`����D���� ���������� ����������������&� ��`)�0�� )�@��)�P���.�`���E�p��C�����?����`:�����9�����8���� 6��� 5���2���1���@1���L� ���N�0��pN�@��N�P���M�`���T�p��@U�����U�����X���������u���� t���t���p��`p���n��� m� ��`j�0��`g�@��e�P���_�`���^�p���^����^�����]�����[���������������������� ��ł0�� ��@��ૂP��ࣂ`�����p������������`����� ��������������@��`���������� ����0����@����P����`�� �p������������ ��������� ���������������
����	���`	� �� �@����P����`����p��`�����+�����/�����6�����6����@6���1��9����<����<� ��@9�0�� =�@���@�P���@�`��`=�p���@�����C�����C���� A���� D����`F��� F��F���E����E����E� ���K�0���H�@���H�`���R�p���M�����M�����M����@M���� M����M���T���T���T���T� �U�0��T�@��T�P��T�`��T�p��T���0U���5U���;U���MU���TU���hU����U����U����U���7&�k-&�z-&��-& �l,%H��P X��-&���P ���-&���P ���-&���P ��� ��-&(��P 0��� 8��-&`��P h��� p��-&���P ��� ���-&���P ���� ���-&��P ��� ��-&@��P H��� P�.&x��P ���� ��.&���P �� � �� .&���P �� � ��1.& ��P (� � 0�A.&X��P `� � h�T.&���P ���� ��^.&���P ���� ��k.&��P �� �q.&8��P @�� H�y.&p��P ���.&���P ���.&���P ���.&��P (��&P��P `��.&���P ��
�%���P ���.&���P ��.&0��P @��.&h��P p�!x��.&���P ��!���.&���P ���!���.&��P ��! ��.&H��P P��!X��.&���P ���!���.&���P ���+ ��/&���P ���+ 	�/&(	��P 0	��+ 8	�/&`	��P h	��+ p	� /&�	��P �	��+ �	�*/&�	��P �	��+ �	�6/&
��P 
��+ 
�?/&@
��P H
��+ P
�I/&x
��P �
�@, �
�N/&�
��P �
�@, �
�U/&�
��P �
�a/& ��P (�p!0�g/&X��P `�p!h��*&���P ��o/&���P ���/&��P ��/&8��P H��/&p��P ���/&���P ��,&���P ��=4%
��P (
��/&P
��P `
��/&�
��P �
��/&�
��P �
��/&�
��P ��/&0��P @��/&h��P x��/&���P ��
0&���P ��0&��P  �0&H��P X�#0&���P ��20&���P ��E0&���P �W0&(��P 8�b0&`��P p�u0&���P ���0&���P ���0&��P ��0&@��P P��0&x��P ���0&���P ���0&���P ���0& ��P 0��0&X��P h�1&���P ��1&���P ��'1&��P �;1&8��P H�K1&p��P ��[1&���P ��o1&���P ���1&��P (��1&P��P `��1&���P ���1&���P ���1&���P ��1&0��P @��1&h��P x�2&���P ��!2&���P ��,2&��P  �82&H��P X��2&���P ��F2&���P ��P2&��c2&�m2&�v2&(��2&8��2&H�c2&X��2&h�c2&x�c2&��c2&��c2&���2&���2&���2&���2&��c2&��c2&��2&��2&(��2&8�c2&H�
3&X�c2&h�3&���4&���4&����%���4&���4&��a�%��,&��=4%���4&���4&���/&���/&���/&��3&��
0&���4&�0&�k-&�5&��/& �0&(��-&0�#0&8�5&@�5&H�75&P��%&X��)&`��)&h�F5&p��2&x��*&��F2&���4&��6&���Z%��J5&��U5&���5&��f5&��C�$��s5&���5&���5&���5&��5&��5&��/&��5& ��/&(��5&0��5&8��5&@��5&H��5&P��%X���%`�6&h��5&p��)&x�86&��6&��6&��&6&��36&��@6&���4&��k-&���%&��%��8&��,&��,&��=4%��8&��)&�F2&�",& ��8&(�6,&@�M6&H�a6&P�t6&X��6&`��6&h��6&p��4&x��6&���6&���6&���6&��7&��$7&��;7&��R7&��f7&��0&��#0&��5&��z7&���7&���7&���7&���7&��7&��7&��7&��7& �8&(�
8&0�&8&8�?8&@�X8&H�q8&P�|8&X��8&`��2&h�,&p��8&x��8&��м(��=4%���8&���8&���)&��F2&���8&���8&���8&��9&��9&��39&��G9&��_9&��w9&���9&��;&��;&��;&��;& ��;&(�w;&0��;&8��;&@��;&H��;&P��;&`��;&h�<&p���(x�/<&��?<&��X<&����(��j<&��z<&����(���<&���<&���(��@&��8�%��#@&��.@&�=@&�H@&�[@&�g@& ���$(�uC&0��%8��%H�I&P�&X��&`�N&p�[&x�V&���&��`&��m&��h&���&��r&��&��z&���&���&���&���&���&��&��&��& ��&(��&8��&@��&H��&P��&`��&h��&p���%x��&��M�%���&���&���&��Q�%���&���&���&��U�%���&���&���& �Z�% �& ��& ��&( �_�%0 �&8 �&@ �
&P �d�%X �(&` �"&h �&x �i�%� �:&� �4&� �.&� �n�%� �L&� �F&� �@&� ��$� �TƉ!��J&H!���$P!�LƉ`!�XY&�!���$�!�9���!��Y&"���$"�DP�"��Y& "��Y&8"���h"�%%p"�;���"���$�"���$�"�:���"���$(#���$0#�8��@#�Z&�#���$�#�MƉ�#���$�#�c�%�#�<��$���$H$���%P$��X$���%`$���$�$�q%�$����$�HK&%���$%�X�%���$ %��J&h%���$p%�`�x%���$�%�pZ&�%� �$�%�x��%���$�%��$(&�(�$0&�(ω8&�-�$@&��Z&�&�;�$�&�(��&�-%�&�[&�&���$�&� R%'�0L&'�P�H'�%P'�HP�`'�K�$�'���%�'�d�$�'�`[&�'���(�(I%(��:�(�v�$ (��[&h(��%p(� ��x(��%�(���$�(��o%�(�h��(�z�$�(��[&()���$0)�p�8)���$@)��[&�)���$�)��:��)�\&@*�@q�H*�@q�h*��$p*�TƉ�*�{�$�*���$�*��ω�*���%�*���$(+�0 %0+���@+�8 %�+�c�%�+���+���$�+���%�+��,�O %�,��$�,�TƉ�,��g&`-�@q��-���$�-���&�-��6%�-� �&�-�0�#�-��6%�-�P�&�-� �#�-�:%�-�0^�.��'H.�;%P.�,^�`.�
'�.� �$�.�(^��.�H
'/��$/�TƉ /��
'�/�uD%�/�����/�}D%(0��D%00����@0��D%�0��D%�0�����0��6%�0��D%�0��D%�0�����0��6%1��D%H1��D%P1����X1��6%`1��'�1�E%�1�����1��6%�1�E%2��3%2�ب� 2��'h2�$E%p2�ܨ��2��'�2�,E%�2�ਉ�2�('(3�3E%03�Ш�@3�P'�3�>E%�3�Ѩ��3��'�3�JE%�3�Ҩ�4��'H4�YE%P4�Ө�`4��'�4�A%�4�Ԩ��4�'5�jE%5�䨉 5�tE%h5��E%p5�娉�5�@'�5��E%�5�樉�5�x'(6��E%06� ��@6��'�6��E%�6�訉�6��E%�6���%�6�쨉7��E%H7��@%P7��`7��'�7��E%�7����7�'8��E%8��� 8�F%h8���$p8�LƉ�8��'�8�+F%�8�����8�=F%(9�
w%89�VF%@9��'X9�0��9�iF%�9�rF%�9�'�9���@:��z�H:�@��x:��&&�:� ��:�`��:�P�%�:����:����:�PՉO�`� O��(O�0�0O���8O���@O�0�PO��rXO��hO�`��O����O����O�P��O���O�@��O��L�O��
�O� ��O����O�@��O���O���P�P�Pf�@%Xf�@%`f�ob%xf�@%�f�@%�f��b%�f�1b%�f�1b%�f�ob%�f�@%�f�@%�f��b%�f�1b%�f�_Z%g�ub%g�1b% g�6b%(g�Hb%@g�1b%Hg�1b%Pg�tb%hg�@%pg�6b%xg�Sb%�g�@%�g�6b%�g�Hb%�g�@%�g�6b%�g�?b%�g�@%�g�_Z%�g�}b%h�@%h�_Z%h�ub%0h�@%8h�@%@h�ob%Xh�@%`h�@%hh��b%�h�1b%�h�1b%�h�ob%�h�@%�h�@%�h��b%�h�1b%�h�_Z%�h�ub%�h�1b%i�6b%i�Hb% i�1b%(i�1b%0i�tb%Hi�@%Pi�6b%Xi�Hb%pi�@%xi�6b%�i�?b%�i�@%�i�_Z%�i�}b%�i�@%�i�_Z%�i�ub%�i�@%�i�6b%�i�Sb%j�@%j�@% j�ob%8j�1b%@j�6b%Hj�Hb%`j�1b%hj�1b%pj�ob%�j�1b%�j�1b%�j�tb%�j�@%�j�6b%�j�Hb%�j�@%�j�6b%�j�?b%k�@%k�_Z%k�}b%(k�@%0k�_Z%8k�ub%Pk�@%Xk�@%`k��b%`s�V�$hs�\�$ps��8�xs��*&�s�y�$�s��7��s�;�$�s���$�s�`7��s�Q!%�s�(E&�s�9��s���$�s���$�s��6��s���$�s���$�s�@6��s���$�s���$t��5�t��%t��$t�@5� t�%�$(t�,�$0t��4�8t���%@t�>�$�t��$�t����t�a�$�t���$�t���u��$Hu�Y%Pu���`u���$v�v�$v���$v��v��� v���$(v��%0v���$8v���$@v�P%Pv��:�`v�[�pv��Z��v��X��v�)%�v�?%�v�p���v��v��v��v��v��v��v��v��v��o%�v���$w��o%w�(I% w��%0w�E�%@w���%Pw���%`w��d%pw�9S%�w��%�w�&�w��&�w�C&�w�%%�w��%�w��%�w��%x��%x��% x�a�%0x��%@x��%Px�O�%`x�G%px�%�x�%�x��%�x�%�x��%�x�(%�x��&�x��	%�x�-%y��%y�1% y�p�%0y�@%@y�O%Py�[%`y�%py���%�y�b %�y�ո%�y���&�y�`�y�%#%�y���z�3#%�z��'%�z��'%�z�p"�z��C{��'% {��'%8{�p"@{�Up{��'%�{��'%�{�p"�{�U�{��%�{�L+%�{��'%�{�p"|��50|��'%@|��'%X|�p"`|��Z�|��'%�|�
(%�|�(%�|�p"�|�PW�|���%}�!(%}�p" }��YP}�+(%`}�4(%x}�p"�}�pX�}��'%�}�=(%�}�F(%�}�p"�}� V ~���%8~�p"@~�p?p~�Z(%�~��o%�~� "�~�PS�~�^(%�~�b(%�~��!�`E �k(%0�~(%@��(%X��!`��D����%���(%��� ���c���m���(%���(%��@  ��Pb(���l@���(%P���(%`���(%x������@f����g���~(%����(%؀�0��_耈@o��)%��^(% ��)%8���@���dH���hp��$)%���,)%�������`^���s���=)%Ё�N)%�V)%������a��Pk@��g)%X���;`��wh���x����)%����)%����)%��� ���0j��)%��)%���)%��@ ��`t@���)%P���)%`���)%x������J����)%����)%����)%؃����I���)% ���)%8���@���Hp���)%���*%���@���H���
*%Є�$*%�'*%����� G0����%@��0*%X���`��@F����(%���=*%�������pR��(%��(%��N*%��@ ���QP����%`��3*%x������@F���^*%���@*%؆���pR��e*%��*% ��Q*%8��@@���Q`���)%p���*%����*%�������PЇ�~(%��*%�������N ���*%0��^(%@���*%X��@`��N���~(%����*%������0M�=)%�^(%���*%��� ��PLP���*%`���*%x��@���N����*%����*%؉����N���*%���)% ���$%8���@���Op��N)%����$%�������PLЊ�$)%��$%�����0M ���*%0���)%@���$%X��p`��0T���+%����%��� /����[��'%��&+%��p" ��]@��2+%P����%`��&x��`/����q���I+%���P+%،�p"��K���'% ��a+%8��p"@��]`��q+%p��+�%����&%����0����p���@,����+������ �� ��(�� ��0��0��8��0��@����%H���6%P���;%`���@%h��;�$p���@%x��lz%����@%���lz%����@%����@%���k%���Nz%����@%���Nz%����@%Ȏ��%Ў��@%؎��@%�kz%莈A%�A%���;�$���@%��lz%���@%��lz% ���@%(���@%0��k%8��Nz%@���@%H��Nz%P���@%X���%`���@%h���@%p��kz%x��A%����@%����%���*A%���;�$����@%���lz%����@%���lz%����@%����@%���k%ȑ�Nz%Б��@%ؑ�lz%��@%葈�%��@%����@%��kz%��A%��9A%��;�$ ���@%(���j%0���@%8��lz%@���@%H���@%P��k%X��JA%`���@%h��Ha%p���@%x���%����@%����@%���kz%���A%���NA%���;�$����@%����j%����@%Ȕ�lz%Д��@%ؔ��@%�k%蔈JA%��@%���`A%���@%���%���@%���@% ��kz%(��A%0��dA%8��;�$@���@%H���j%P���@%X��lz%`���@%h���@%p��k%x��rA%����@%���vA%����@%����%����@%����@%���kz%���A%���zA%ȗ�;�$З��@%ؗ�lz%��@%藈ɩ%��@%����B%���@%��R(&���A%���@% ��kz%P���A%X��;�$`���@%h��lz%p���@%x��̩%����@%����B%����@%���R(&����A%����@%���kz%��A%蚈;�$��@%���lz%���@%��ҩ%���@%���A% ���@%(��R(&0���A%8���@%@��kz%p���A%x��;�$����@%����j%����@%���ɩ%����@%����A%����@%���R(&����A%Ȝ��@%М�kz%���A%��;�$���@%��ɩ% ���@%(��ɩ%0���@%8���A%@���@%H��R(&P���A%X���@%`��kz%����A%���;�$����@%���̩%����@%���̩%����@%ȟ��B%П��@%؟�R(&��A%蟈�@%�kz% ���A%(��;�$0���@%8��̩%@���@%H��̩%P���@%X���B%`���@%h��R(&p���A%x���@%���kz%����@%����%���B%���;�$����@%Ȣ�̩%Т��@%آ�ҩ%࢈�@%袈�A%��@%���R(&���A%���@%��kz%@��B%H��;�$P���@%X��̩%`���@%h��ة%p���@%x���B%����@%���R(&����A%����@%���kz%Х�/B%إ�;�$ै�@%襈ة%��@%���̩%���@%���B%���@%��R(& ���A%(���@%0��kz%`��AB%h��;�$p���@%x��ة%����@%���̩%����@%����B%����@%���R(&����A%����@%���kz%ȧ��@%Ч��%�YB%���;�$���@%��ɩ%���@%��lz% ���@%(���B%0���@%8��R(&@���A%H���@%P��kz%���kB%���;�$����@%���̩%����@%���lz%����@%����B%����@%Ȫ�R(&Ъ��A%ت��@%ઈkz%��}B%��;�$ ���@%(��ة%0���@%8��lz%@���@%H���B%P���@%X��R(&`���A%h���@%p��kz%����B%���;�$����@%�����%����@%ȭ�lz%Э��@%ح�xt%ୈ�@%譈R(&��A%����@%��kz%0���B%8��;�$@���@%H���%P���@%X��lz%`���@%h��u@&p���@%x��R(&����A%����@%���kz%����B%Ȱ�;�$а��@%ذ��j%ఈ�@%谈lz%��@%����@%���@%���%���B%���@% ��kz%P���B%X��;�$`���@%h��ɩ%p���@%x��lz%����@%����@%����@%����%����B%����@%���kz%ೈ�B%賈;�$��@%���̩%���@%��lz%���@%���@% ���@%(���%0���B%8���@%@��kz%p���B%x��;�$����@%���ة%����@%���lz%����@%����B%����@%����%����B%ȵ��@%е�kz%��C%��;�$���@%��ة% ���@%(��lz%0���@%8���B%@���@%H���%P���B%X���@%`��kz%h���@%p���%���C%���;�$����@%�����%����@%���lz%����@%ȸ�xt%и��@%ظ��%จ�B%踈�@%�kz% ��*C%(��;�$0���@%8��lz%@���@%H��̩%P��:C%X��xt%`���@%h���%p���B%x���@%���kz%���=C%���;�$����@%Ȼ�lz%л��@%ػ�ة%່:C%軈xt%��@%����%���B%���@%��kz%@��MC%H��;�$P���@%X��lz%`���@%h����%p��:C%x��u@&����@%����%����B%����@%���kz%о�]C%ؾ�;�$ྈ�@%辈lz%��@%����%��:C%��(%���@%���% ���B%(���@%0��kz%`��mC%h��;�$p���@%x���j%����@%���ɩ%����@%����B%����@%����%����B%����@%���kz%�~C%���;�$ˆ�@%ˆ̩%ˆ�@%ˆ̩% ˆ�@%(ˆ�B%0ˆ�@%8ˆ�%@ˆ�B%Hˆ�@%Pˆkz%�È�C%�È;�$�È�@%�È̩%�È�@%�Èҩ%�È�@%�È�B%�È�@%�È�%�È�B%�È�@%�Èkz%ň�C%ň;�$ ň�@%(ň̩%0ň�@%8ňة%@ň�@%Hň�B%Pň�@%Xň�%`ň�B%hň�@%pňkz%�ƈ�C%�ƈ;�$�ƈ�@%�ƈ̩%�ƈ�@%�ƈة%�ƈ�@%�ƈ�B%�ƈ�@%�ƈ�%�ƈ�B%�ƈ�@%Ljkz%Lj�@%Lj�%0Ȉ�C%8Ȉ;�$@Ȉ�@%HȈɩ%PȈ�@%XȈɩ%`Ȉ�@%hȈ�B%pȈ�@%xȈ�%�Ȉ�B%�Ȉ�@%�Ȉkz%�Ɉ�C%�Ɉ;�$�Ɉ�@%�Ɉϩ%�Ɉ�@%�Ɉϩ%�Ɉ�@%�Ɉ�B%ʈ�@%ʈ�%ʈ�B%ʈ�@% ʈkz%Pˈ�C%Xˈ;�$`ˈ�@%hˈ�j%pˈ�@%xˈ��%�ˈ�@%�ˈ�B%�ˈ�@%�ˈ�%�ˈ�B%�ˈ�@%�ˈkz%�̈�C%�̈;�$�̈�@%�̈lz%͈�@%͈�%͈�@%͈D% ͈�@%(͈�%0͈�B%8͈�@%@͈kz%pΈD%xΈ;�$�Έ�@%�Έlz%�Έ�@%�Έ�%�Έ:C%�Έ�%�Έ�@%�Έ�%�Έ�B%�Έ�@%�Έkz%ЈD%Ј;�$Ј�@%Јlz% Ј�@%(Ј�%0Ј:C%8Ј�%@Ј�@%HЈ�%PЈ�B%XЈ�@%`Јkz%hЈ�@%pЈ�%�ш-D%�ш;�$�ш�@%�ш�j%�ш�@%�ш��%�ш:C%�ш?D%�ш�@%�ш�%�ш�B%�ш�@%�шkz% ӈCD%(ӈ;�$0ӈ�@%8ӈ�j%@ӈ�@%Hӈ��%Pӈ:C%Xӈ?D%`ӈ�@%hӈ�%pӈ�B%xӈ�@%�ӈkz%�ӈ�@%�ӈ�%�Ԉ�F%�ԈP'�ԈՈՈ�L%Ո�L%Ո�L%Ո� 	 Ո�L%(Ոp'0Ո�L%8Ո@	@Ո�L%HՈ�'PՈ�L%XՈ�	`Ո�L%hՈ�'pՈ�L%xՈ�	�Ո�L%�Ո�L%�Ո`	�ՈM%�Ո�'�Ո	�Ո�S%�Ոֈֈ�S%ֈ�a%ֈw	 ֈ�S%(ֈt1%8ֈ�y	@ֈT%Hֈ
T%Xֈ�~	�ֈ0W%�ֈ�ֈ�ֈHW%�ֈ0W%�ֈ �	�ֈ�&'�ֈ׈׈�Y%׈�&'׈0�	@׈�('H׈`׈`׈�Z%h׈�('p׈�L%x׈`�	�׈�Z%�׈�׈�׈()'�׈�Z%�׈��	؈P+'؈ ؈ ؈[%(؈P+'8؈�	`؈x+'h؈�؈�؈[%�؈x+'�؈�	�؈Q[%�؈�؈�؈C&�؈Q[%�؈��	0وg[%hوo[%�وw[%�و[%ڈ�[%Hڈ�[%�ڈ�[%�ڈ�[%�ڈ�[% ۈ�]%(ۈ@ۈ@ۈ�]%Hۈ�]%Xۈ��	`ۈ�]%hۈ�]%xۈ��	�ۈe&�ۈH2'�ۈ�]%�ۈ0�	�ۈ�]%�ۈp2'�ۈ��	�ۈ^%�ۈ�2'�ۈ��	܈^%�܈���݈%^%�݈@���݈��݈��� ވ3^%�ވ ��0߈C^%�߈���@�]^%�`��P�j^%`�~^%���`��^%p��^% ����p��^%���^%0�@�����^%���^%@�@�����^%���^%P�@�����^%���^%`�@�������������@���������@����������� �������`�� ��(����0� ��8����@�`��H���p�?b%��Hb%��Sb%��ub%��}b%�gb%�ub%0�}b%H�gb%p�ob%��tb%��|b%��ob%���b%��b% ��b%(�@�@��b%H��b%X�@�	��9d%������Md%��9d%��p�	���d%�����d%��d%�`�	@�Le%H�`�`�he%h�Le%x��
���e%�������e%���e%���*
��='� � �f%(��='8�`.
`�%f%h�����Bf%��%f%��3
���f%�������f%���f%��<
 ��g%(�@�@�lg%H�rg%P��g%X��A
`��g%h��g%p��g%x��B
���g%���g%���g%��0D
���g%���g%���g%���E
��?'����Ah%�?'�@I
@��?'H�`�`�h%h��?'x�P
���i%�������i%���i%���Q
�j%� � �,j%(�j%8�@X
`��A'h������j%���A'��p]
���l%�������l%���l%���u
 �^&(�@�@�q&H�^&X�p�
���I'�������n%���I'��Љ
���n%�����n%��n%�@�
@��p%H�`�`��p%h��p%x��
���p%�������p%���p%���
��p%� � �Dp%(��p%8���
`�xs%h������s%��xs%���
��t%������;�$��t%��`�
 �5u%(�@�@�=u%H�Pu%X���
`�cu%h�qu%x�0�
��u%���u%��p�
���u%���u%�� �
���u%���u%��0�
�=v%� � �Sv%(�=v%8� �
`�iv%h�����yv%��iv%��p�
���v%�������v%���v%����
 ��w%(��@��@��1w%H��w%X����
����w%����������w%����w%���P�
��{%������{%���{%����
@��|%H��`��`��|%h��|%x��p���2|%���������C|%��2|%��p��^|%�� �� ��^|%(��^|%8���`���|%h���������|%����|%��� 
����|%�����|%��|%���0 ��}%(��@��@��}%H��}%X�������}%����������}%����}%���@�f~%�����f~%��f~%���@���%H��`��`���%h���%x�������%����������%���%��p#����%�� �� ����%(����%8���D`����%h���������%�����%����H���e�%����t�%�e�%���PJ ����%(��@��@����%H���U'P����%X���K`����%h����%p����%x���K���'�%���������A�%��'�%��PO��N�%�� �� ��^�%(��N�%8���V`��8�%h��������T�%���8�%����Z�����%������%���%�hY'���_����%��Dž%���Y'��P_@��[�%H��`��`���%h��[�%x���p����%���������"�%���%��0r��J�%�� �� ��W�%(��J�%8���w`����%h�������� �$�����%���`|���z�%����z�%�z�%���` ���%(��@��@��؊%H���%X��������%����������%�������C�#��������L�#�������U�#������]�#����]'%�]'%H��<&`��<&��h�%��h�%�t�% �t�%h���%����%����%����%(���%@���%����%����%����%���%H�͋%`�͋%��ߋ%��ߋ%��% ��%���%�� �{W%h������%%�������%(� �@�đ%������ɑ%�� 	���͑%����ґ%H��`�ڑ%��`����q%��� ��%h������%��p������`�	�Н	�@� 	��%(	���0	��Z%8	���@	�<�%H	���P	��%X	���`	�C�%h	���p	���%x	����	�s�%�	����	��%�	����	���%�	����	�
&�	����	���%�	� ��	��%�	����	��%�	����	�
�%�	���
���%
���
��%
��� 
��%(
���0
�C&8
���@
���%H
��P
�#�%X
���`
�)�%h
���p
��%x
����
�/�%�
����
���%�
���
�4�%�
����
�7�%�
����
�;�%�
����
�>�%�
����
�B�%�
����
�E�%�
����J�%����M�%��� �S�%(���0�V�%8���@�Z�%H���P�]�%X���`��%h���p�a�%x�����e�%������j�%������n�%������s�%������w�%������{�%�������%��������%�������%������%��� ���%(���0���%8���@���%H���P���%X���`���%h���p���%x�������%��������%��������%��������%��������%������.,%��������%��������%����
�’%
���
�J�%
��� 
�ɒ%(
���0
�X�%8
���@
�В%H
���P
�֒%X
���`
�ܒ%h
���p
��%x
����
��%�
����
��%�
����
���%�
����
���%�
����
��%�
����
�_�%�
����
��%�
����
���$�
����4�$������%��� ��&(���0��%8���@��%H���P��%X���`� �%h���p���%x�`���$�%������(�%��������%������l�%�������G%������-�%������s�%������3�%�����;�%����B�%��� �I�%(���0�Q�%8���@�W�%H���P�^�%X���`�e�%h���p�k�%x�����r�%������{�%��������%�������%��������%��������%��������%������@�����p� �@�8��@�`�P�P�X�P�p����`���p��������������`���������������0�(�0�0�@�H�o
P�@o
`��b%h��%p��b%x��%��5�%��:�%��A�%��C&��R�%��V�%��a�%���%��n�%���%��{�%���%����%���%���;%���%��%��%�§%��% �ҧ%(�P%0��%8��%@���%H��%P�EL%X��%`�ݧ%h��%p��J%x��%����%���%���
%���%���
%���%����%���%���'���'�����������% ��$(�TƉ0���%8�HƉ@�ɸ%H�hƉP�и%X�DƉ`�ݸ%h�PƉ���%���%���]%`�`�h�`�p�p�x�p�����%���e%������0���p���p��������%����%����%���%�� ����% � �0�X�%8���H��%P���`�;�$h�@�x�v)%������&%�������%��@ ����%��@����%�������%���� ���%(�$�8��%@��#�P��%X��#�h� �%p�@#���*�%��@"����%������5�%��@���P%���"���;�%���&���H�%��&���	%�@&�(�	�%0�#�@��%H��"�`��o%h��(�x��o%��(���9S%���'����%���'���H%���%����%��@%���l,%���$��C&�'� �S�%(��%�8�[�%@�"�P�a�%X��!�h��%p����h�%������t�%������%���$���}�%��%����	%�&��(I%�@$�(�1%0���@�j�%H��!�X�p�%`�@!�p�X�%x�!���^�%��� ���&��@�����%��!�����%��� �����%��@(��UJ%������% �`�0��&8�@'�`���%h��!p�`$x�`$��@��� ����%���!���(��p'������ �������%@�+�%H���`�`�����%��P��������%������@����%��� ��@���%H� �`������%������ ���#�%��p���@�2�%�� ��@�A�%H���`�@���W�%��@���@��_�%���
�� J��+%�� ��
@�n�%H���`�@
��|�%����������%������@ ���% �`-  ��#@ ���%H �@�` ��G� ���%� ���� ��E� ���%� ��� ��!���%!�� !���@!���%H!���`!�0��!���%�!����!���!���%�!����!���"���%"��� "�0�@"���%H"���`"����"��%�"�`��"�0�"��%�"�0;�"�06�"��#�$�%#�: #�P(#�p@#�3�%H#��3`#��Mh#���#�A�%�#��4�#�@�#�p�#�O�%�#�8�#��&�#�$�d�%$�9 $��($�p@$�y�%H$���`$� 
�$�~�%�$���$�0��$�P��$���%�$����$��	%���%%��� %��@%��%H%�@�`%�p��%���%�%���%���%���%�%��/�%���%� �%����%��.&���%&�P< &� @&���%H&�P<`&�p�&���%�&����&���&�`*�&�P��&�P�&���%�&����&���&��)�&���&�'���%'�`0'��'��" '���0'�@'���%H'�@1X'�@!`'�`h'���'���%�'�P<�'��'� C�'���'�k�%�'��,�'�p"�'��(��%(��(�0(�� (�0((�P@(���%H(�0�`(���(��%�(����(���(�P�(��%�(��>$�(�0~�(��}�(��(��(��(��(�F�%)�)�)�)� )�V�%()�g�%0)�z�%8)�l�%@)�p�%H)�t�%P)�y�%X)�~�%`)���%h)���%p)���%x)���%�)���%�)���%�)���%�)���%�)���%�)���%�)���%*���%*���% *��%0*��%@*��%P*��%`*�`*�h*�`*��*��*��*�P��*��~�*�p~�*��}�*� ��*��y�*��x�*���*��~�*��y�*�Py�*�y+���%+��e%+�@�+�P� +��(+�P�0+���8+���@+�0�H+���P+��X+���`+��G%h+�`؉�+�N&�+�h؉�+�Y&�+�p؉,��&,��&,�޳%(,���%0,��&8,��&H,���%P,��&X,��&�,�&�,�����,�0&�,�����,�Z&�,����,��&�,�@��-��&-���� -�0-�0-�P�8-���@-���P-�`-�h-���-��-��-����-�0��-��-��-��-��-��-��-��-��-��&�-���-�.��Y.��).���.��� .�00(.���p.��&x.���.��.�`�.�P�.����.����.��B�.���/��&/��/� /�`f(/��0/���8/���@/��7H/����/��&�/���/��/�pS�/�@�/����/����/��F�/��� 0��&(0��00�@0��lH0��#P0���X0���`0��3h0����0��&�0���0��0�s�0�pJ�0����0����0��0���@1�%�%H1��P1�h1� p1���x1����1�p;�1����1���$�1���1��1��2���2���2�0?2���`2���%h2�R(%p2���$�2��&�2��&�2���$�2��%�2���$�2���$�2��&�2��&�2��&�2�6�%�2��&�2���$3�&3��&3���$ 3�]4%(3��&03��&`3���h3���p3���x3����3����3����3����3����3�t&�3��%4�@4�@4��&H4�`�X4��P(`4�	&h4���x4�!&�4�7&�4����4��P(�4�K&�4�P��4� Q(�4��<%�4�PE&�4���4�x�%5�pE&5� �5�M�$5��E& 5�`�@5�d&H5��E&P5��X5�Z�$`5�F&h5�P�p5���%x5�a�$�5��%�5�@F&�5��^�5��$�5���$�5��c�5���$�5���$�5�v�5���$�5�`F&�5��x6���$6��F&6���@6�@8%H6��F&P6� EX6�68%`6��F&h6��Qp6���%x6���$�6�6&�6��F&�6�@�6�
�$�6�G&�6�0�6��$�6�8G&�6��$�6��7%�6�`G&�6�p.7��$7��G&7�@77���% 7���$`7�%�$h7��G&p7��x7�cE%�7��G&�7��7�,�$�7�H&�7�pe�7���%�7�(H&�7�5�$�7�PH&�7�p��7�;�$8�xH&8��8�C%8�C�$ 8��(8�_�$08�f�$88�`@8���%H8���$�8���$�8��H&�8�P��8���%�8��H&�8�p��8���$�8��H&�8����8���%�8���$9�;�$9���$9�p�9���% 9���$`9�P�p9��x9�P��9����9����9� ��9����9�0��9�`��:�E�%�:�pv��:�E�%�:��&�:�@?(;�1%0;��Z�8;�1%@;�+%X;�@A�;�8%�;��Z��;�@�&�;��B�;��o%�;��Y��;��o%<�h�&H<���$P<��Y�X<���$`<���&�<�E%�<�[��<���&=�N%=��Y� =��&h=��%p=��Y��=��&�=��$�=��Y��=�@�&(>��%0>��Y�8>��%@>�[%�>�u{%�>�8Z��>�s%�>�t%�>��Z��>���%?��$H?��%P?��Y�`?�h�&�?��Y��?��%�?��Y��?���&@�p�%@��Y� @��%h@��%p@�Z��@��%�@��%�@�Z��@�Ȅ&(A��%0A��Y�8A��%@A��%XA����A�%�A��Y��A�%�A���&�A��a�A�+%�A��Y��A�6%B�8�&B��`PB�@q�`B�=%xB�pu�B�A%�B��Y��B�Z%�B��#�B� vC��$C�TƉ C��g&hC���$pC�LƉ�C���&�C�tv%�C��Y��C�t%(D�1�%0D��Y�@D��%�D�8%�D��Y��D���&�D�D%�D��Y�E�؅&HE��%PE��Y�`E��&�E�g#%�E��Y��E��%F��%F��Y� F��%hF���%pF��Y��F��%�F��Y��F�%%�F��Y��F�%G��Y�(G�,%0G��Y�@G�7%�G�D%�G�[��G�8�&�G� [��G�U%�G�[�H�X�&(H�[�HH�%PH��Z�XH��$`H���&xH��7�H�g%�H�`X��H���%�H���&�H�``I�kl%I�Z� I�`%hI�e"%pI��Y�xI�Y%�I�q%�I��%�I�Z��I��%�I��%�I�(J��%0J�Z�8J��%@J��%XJ��J�a�%�J��Y��J�@�&�J��%�J�XZ�K�p�&HK��%PK��Y�`K��%�K�%�K� Z��K�%�K���&�K��L�#%L�(Z�L�% L���&8L�`hL�-%pL��Y��L�X�&�L�"�%�L��Y��L�"�%�L���&�L���(M���%0M�HZ�8M�p�$@M���&`M��%�M�:%�M�PZ��M�p�$�M�E%�M��%�M��%�M��q�N�؈&HN�U%PN��Y�`N�`%�N�y%�N��Y��N��%O�%O��Y� O��%HO��Y�hO�`%pO��Y��O��&�O�U%�O��Y��O�@�&(P��%0P��Y�@P��%�P��%�P��Y��P��%�P��%�P���P���%Q�S�$HQ�w:%PQ�![�`Q�p�&�Q�%�Q�"[��Q�%R�6%R�#[� R���&hR�I%pR�$[��R�ȉ&�R��%�R�@[��R��&�R�(�&S�f%S�H[�(S�\%0S�`v�8S�p%@S�x�&XS�`@hS�[��S��%�S�X[��S���&�S��%�S�Й�T��%HT��$PT��Y�XT�UC&`T��&xT�0_�T�d[��T�
9%�T��Y��T��%�T�@�&�T��_U��%U��Y�U�UC& U���&8U��^PU�`[�hU��%pU�h[�xU���%�U��&�U�0^�U��%�U�xZ��U�8�&(V�v,%0V��Y�8V�h�&@V���&XV��]�V��%�V��Y��V��%�V��&�V�0]�V��$�V�p[��V���$W�g& W���$(W�x[�HW��h%PW��Y�XW��4&`W��&xW�\�W�|%�W�%[��W�
%`X�phpX��bxX��b�X����X����X����X�0��X��[�X��[�[��%�[�k���[�x�&(\�E�%0\��v�8\�E�%@\��&X\�@?�\�1%�\�p���\�1%�\�+%�\�@A�\��%�\�)q�]�h�&H]��o%P]��[�X]��o%`]���&�]���$�]��[��]���$�]���&^��$^��[� ^�@�&h^�(v%p^�(q��^��&�^��$�^�TƉ�^��g&(_�O�$0_�lq�@_�(�&�_�7&�_�3q��_�p�&�_�e%�_�/q�`���&H`��%P`�l��``�Ц&�`�~%�`�R���`���&a���% a� �&8a��,ha��%pa��[�xa��%�a�P�&�a��%�a� q��a�x�&(b��%0b� q�@b���&�b��%�b�2q��b�Ч&�b�;�$�b�xq��b�-%c���&Hc��%Pc�,q�`c��%�c�%�c�p���c��$�c���&�c�Bd�B
%d��r�d��$ d�%hd�t%pd�0��xd���%�d��$�d�&%�d�9���d�-%(e��%0e�(��@e� �&�e�G%�e�`���e��&�e�H�&�e�K%�e�X���e��&f�x�&Hf�P%Pf�Xq�`f���&�f�%�f�hq��f��&g�
%g�-q� g�(�&hg�:�%pg�\q��g�P�&�g�`%�g� q��g��&(h�k%0h� q�@h�(�&�h�s%�h� q��h�}%�h�P�&�h��2�h�$q��h��%�h� q�i���&Hi��%Pi� q�`i�_%�i��%�i� q��i���&j�g%j��[� j���&hj�{%pj�.q��j���&�j�-�j��%�j�9q��j�(�&(k��%0k�:q�@k�X�&�k��%�k�;q��k���&�k��%�k�j��l��%Hl��%Pl��r�`l�Ъ&�l��%�l�i���l��%m�9�%m�p��m�% m��&8m�`2hm�`%pm�4q��m��&�m�U%�m�5q��m�@�&(n�%0n�6q�@n�X�&�n���%�n�7q��n��&�n���%�n�8q�o��&Ho���$Po�LƉ`o�8�&�o�	�$�o�p���o�/%�o���&�o��6p�v,%p� q�p�h�& p��&8p�2hp�?%pp�p��xp���$�p��&�p����p� q��q��Љr� Љ�s����s����s��@�s��V�s��Ct��rt��O`t�O(%pt���%�t�9S%�t��'��t�V(%�t���$�t��(�@u��+%Pu�'��u��%�u��'��u�7�u���u�P�v���v��� v�0�(v�`��v����v��
�v��w� 
@z���$Hz��&Xz��6%`z��&hz��#pz��6%xz� �&�z��#�z��ֈ�z����z��Ԉ�z���z�@׈�z��؈�z� ۈ�z��Ո�z��׈�z��ֈ�z� ��z���{��{�`�{���{� � {���({�@�0{���8{� �@{�`�H{���P{���X{���`{��h{���p{�@�x{�`؈�{�؈�{����{���{�`��{����{�@��{� ��{����{�`��{���{� ���{�����{�@���{�����{����{�`��|����|� ��|����|�@�� |����(|� ��0|���8|��@|�`��H|����P|����X|���`|�`��h|����p|�@��x|�����|����|�`���|�����|� �%�|�G%�|� '�|��$�|���|��H%�|��}�(�%}���}���$ }�0�0}��Z%8}�`�H}�]'%P}��`}�?%x}���%�}��7�}��$�}� Q�}��%�}�@��}��+%�}����}�*�$�}��]�}�tv%�}�`^~���%~�� ~���$(~� �8~��<&@~�0
P~��%X~���h~���%p~���~��%�~���~��G%�~�P��~�?�$�~����~�;�$�~�P��~�1�%�~�P�~�,�%�0���.%��@��dP��X�P�x������b������@����@�%����-������%���p.������%���/�Ȁ���%Ѐ��/����%耉 0����I�%���0���A�%��@1�(��%%0���1�@�� ��H��-�P���,�X���,�`���,�h���,����&���&���%&��������E&ȁ�0&؁�����m&��Z&���@���&H���&X��������&����&���������&���@>(��� ���U�蒉��@���U�H��������U���������U�����`���U�h���U�����U�Ȕ�����U��U��� ��H%(����$@��8T(H��8T(P��8T(X��8T(`��8T(���!3&��������23&�������C3&�����ȕ�O3&Е���]3&蕉p����{3&�������3&����(����(0����@����(H��@�X���3&`���p���3&x��������3&���`�����3&���������3&�����Ж�4&ؖ�@�薉.4&��u!��L4&������_4& ����0��w4&8���H���4&P��`�`��P��-���:���:���:��O�!O�2HO��`O��pO�3xO�7�O���O��O�'Pz����3���7���5���:ȗ�8З�4�9藉;�=��=��=��=��=��=��=�>�>�	>�
>� >�(>�
0>�8>�@>�H>�P>�X>�`>�h>�p>�x>��>��>��>��>��>��>��>��>��>� �>�"�>�#�>�$�>�%�>�&�>�'�>�(?�)?�*?�+?�, ?�-(?�.0?�/8?�0@?�1H?�2P?�3X?�4`?�5h?�6p?�7x?�8�?�9�?�:�?�;�?�<�?�=�?�>�?�?�?�@�?�A�?�B�?�C�?�D�?�E�?�F�?�G�?�H@�I@�J@�K@�L @�M(@�N0@�O8@�P@@�QH@�RP@�SX@�T`@�Uh@�Vp@�Wx@�X�@�Y�@�Z�@�[�@�\�@�]�@�^�@�_�@�`�@�a�@�b�@�c�@�d�@�e�@�f�@�g�@�hA�iA�jA�kA�l A�m(A�n0A�o8A�p@A�qHA�rPA�sXA�t`A�uhA�vpA�wxA�x�A�y�A�z�A�{�A�|�A�}�A�~�A��A���A���A���A���A���A���A���A���A��B��B��B��B�� B��(B��0B��8B��@B��HB��PB��XB��`B��hB��pB��xB���B���B���B���B���B���B���B���B���B���B���B���B���B���B���B���B��C��C��C��C�� C��(C��0C��8C��@C��HC��PC��XC��`C��hC��pC��xC���C���C���C���C���C���C���C���C���C���C���C���C���C���C���C���C��D��D��D��D�� D��(D��0D��8D��@D��HD��PD��XD��`D��hD��pD��xD���D���D���D���D���D���D���D���D���D���D���D���D���D���D���D���D��E��E��E��E�� E��(E��0E��8E��@E��HE��PE��XE��`E��hE��pE��xE���E���E���E���E��E��E��E��E��E��E��E��E��E�	�E�
�E��E�F�
F�F�F� F�(F�0F�8F�@F�HF�PF�XF�`F�hF�pF�xF��F��F��F��F� �F�!�F�"�F�#�F�$�F�%�F�&�F�'�F�(�F�)�F�*�F�+�F�,G�-G�.G�/G�0 G�1(G�20G�38G�4@G�5HG�6PG�7XG�8`G�9hG�:pG�;xG�<�G�=�G�>�G�?�G�@�G�A�G�B�G�C�G�D�G�E�G�F�G�G�G�H�G�I�G�J�G�K�G�LH�MH�NH�OH�P H�Q(H�R0H�S8H�T@H�UHH�VPH�WXH�X`H�YhH�ZpH�[xH�\�H�]�H�^�H�_�H�`�H�a�H�b�H�c�H�d�H�e�H�f�H�g�H�h�H�i�H�j�H�k�H�lI�mI�nI�oI�p I�q(I�r0I�s8I�t@I�uHI�vPI�wXI�x`I�yhI�zpI�{xI�|�I�}�I�~�I��I���I���I���I���I���I���I���I���I���I���I���I���I��J��J��J��J�� J��(J��0J��8J��@J��HJ��PJ��XJ��`J��hJ��pJ��xJ���J���J���J���J���J���J���J���J���J���J���J���J���J���J���J���J��K��K��K��K�� K��(K��0K��8K��@K��HK��PK��XK��`K��hK��pK��xK���K���K���K���K���K���K���K���K���K���K���K���K���K���K���K���K��L��L��L��L�� L��(L��0L��8L��@L��HL��PL��XL��`L��hL��pL��xL���L���L���L���L���L���L���L���L���L���L���L���L���L���L���L���L��M��M��M��M�� M��(M��0M��8M��@M��HM��PM��XM��`M��hM��pM��xM���M���M��M��M��M��M��M��M��M��M��M�	�M�
�M��M��M�
�M�N�N�N�N� N�(N�0N�8N�@N�HN�PN�XN�`N�hN�pN�xN��N� �N�!�N�"�N�#�N�$�N�%�N�&�N�(�N�)�N�*�N�+�N�,�N�-�N�.�N�/�N�0O�1��H��H�Q/�H��t��H����5���%��@�%��h����%��h�����%��h����%z�h����%r�h����%j�h����%b�h����%Z�h�p����%R�h�`����%J�h	�P����%B�h
�@����%:�h�0����%2�h� ����%*�h
�����%"�h�����%�h���%�h����%
�h�����%�h����%��h����%��h����%��h����%��h����%��h�p����%��h�`����%��h�P����%��h�@����%��h�0����%��h� ����%��h�����%��h�����%��h���%��h ����%��h!�����%��h"����%z�h#����%r�h$����%j�h%����%b�h&����%Z�h'�p����%R�h(�`����%J�h)�P����%B�h*�@����%:�h+�0����%2�h,� ����%*�h-�����%"�h.�����%�h/���%�h0����%
�h1�����%�h2����%��h3����%��h4����%��h5����%��h6����%��h7�p����%��h8�`����%��h9�P����%��h:�@����%��h;�0����%��h<� ����%��h=�����%��h>�����%��h?���%��h@����%��hA�����%��hB����%z�hC����%r�hD����%j�hE����%b�hF����%Z�hG�p����%R�hH�`����%J�hI�P����%B�hJ�@����%:�hK�0����%2�hL� ����%*�hM�����%"�hN�����%�hO���%�hP����%
�hQ�����%�hR����%��hS����%��hT����%��hU����%��hV����%��hW�p����%��hX�`����%��hY�P����%��hZ�@����%��h[�0����%��h\� ����%��h]�����%��h^�����%��h_���%��h`����%��ha�����%��hb����%z�hc����%r�hd����%j�he����%b�hf����%Z�hg�p����%R�hh�`����%J�hi�P����%B�hj�@����%:�hk�0����%2�hl� ����%*�hm�����%"�hn�����%�ho���%�hp����%
�hq�����%�hr����%��hs����%��ht����%��hu����%��hv����%��hw�p����%��hx�`����%��hy�P����%��hz�@����%��h{�0����%��h|� ����%��h}�����%��h~�����%��h���%��h�����%��h������%��h�����%z�h�����%r�h�����%j�h�����%b�h�����%Z�h��p����%R�h��`����%J�h��P����%B�h��@����%:�h��0����%2�h�� ����%*�h������%"�h������%�h����%�h�����%
�h������%�h�����%��h�����%��h�����%��h�����%��h�����%��h��p����%��h��`����%��h��P����%��h��@����%��h��0����%��h�� ����%��h������%��h������%��h����%��h�����%��h������%��h�����%z�h�����%r�h�����%j�h�����%b�h�����%Z�h��p����%R�h��`����%J�h��P����%B�h��@����%:�h��0����%2�h�� ����%*�h������%"�h������%�h����%�h����%
�h����%�h���%��h���%��h���%��h���%��h���%��h��p�%��h��`�%��h��P�%��h��@�%��h��0�%��h�� �%��h���%��h���%��h����%��h����%��h����%��h���%z�h���%r�h���%j�h���%b�h���%Z�h��p�%R�h��`�%J�h��P�%B�h��@�%:�h��0�%2�h�� �%*�h���%"�h���%�h����%�h����%
�h����%�h���%��h���%��h���%��h���%��h���%��h��p�%��h��`�%��h��P�%��h��@�%��h��0�%��h�� �%��h���%��h���%��h����%��h����%��h����%��h���%z�h���%r�h���%j�h���%b�h���%Z�h��p�%R�h��`�%J�h��P�%B�h��@�%:�h��0�%2�h�� �%*�h���%"�h���%�h����%�h����%
�h����%�h���%��h���%��h���%��h���%��h���%��h��p�%��h��`�%��h��P�%��h��@�%��h��0�%��h�� �%��h���%��h���%��h�����%��h����%��h����%��h���%z�h���%r�h���%j�h���%b�h���%Z�h�p��%R�h�`��%J�h	�P��%B�h
�@��%:�h�0��%2�h� ��%*�h
���%"�h���%�h����%�h����%
�h����%�h���%��h���%��h���%��h���%��h���%��h�p��%��h�`��%��h�P��%��h�@��%��h�0��%��h� ��%��h���%��h���%��h����%��h ����%��h!����%��h"���%z�h#���%r�h$���%j�h%���%b�h&���%Z�h'�p��%R�h(�`��%J�h)�P��%B�h*�@��%:�h+�0��%2�h,� ��%*�h-���%"�h.���%�h/����%�h0����%
�h1����%�h2���%��h3���%��h4���%��h5���%��h6���%��h7�p��%��h8�`��%��h9�P��%��h:�@��%��h;�0��%��h<� ��%��h=���%��h>���%��h?����%��h@����%��hA����%��hB���%z�hC���%r�hD���%j�hE���%b�hF���%Z�hG�p��%R�hH�`��%J�hI�P��%B�hJ�@��%:�hK�0��%2�hL� ��%*�hM���%"�hN���%�hO����%�hP����%
�hQ����%�hR���%��hS���%��hT���%��hU���%��hV���%��hW�p��%��hX�`��%��hY�P��%��hZ�@��%��h[�0��%��h\� ��%��h]���%��h^���%��h_����%��h`����%��ha����%��hb���%z�hc���%r�hd���%j�he���%b�hf���%Z�hg�p��%R�hh�`��%J�hi�P��%B�hj�@��%:�hk�0��%2�hl� ��%*�hm���%"�hn���%�ho����%�hp����%
�hq����%�hr���%��hs���%��ht���%��hu���%��hv���%��hw�p��%��hx�`��%��hy�P��%��hz�@��%��h{�0��%��h|� ��%��h}���%��h~���%��h����%��h�����%��h�����%��h����%z�h����%r�h����%j�h����%b�h����%Z�h��p��%R�h��`��%J�h��P��%B�h��@��%:�h��0��%2�h�� ��%*�h����%"�h����%�h�����%�h�����%
�h�����%�h����%��h����%��h����%��h����%��h����%��h��p��%��h��`��%��h��P��%��h��@��%��h��0��%��h�� ��%��h����%��h����%��h�����%��h�����%��h�����%��h����%z�h����%r�h����%j�h����%b�h����%Z�h��p��%R�h��`��%J�h��P��%B�h��@��%:�h��0��%2�h�� ��%*�h����%"�h����%�h�����%�h�����%
�h�����%�h����%��h����%��h����%��h����%��h����%��h��p��%��h��`��%��h��P��%��h��@��%��h��0��%��h�� ��%��h����%��h����%��h�����%��h�����%��h�����%��h����%z�h����%r�h����%j�h����%b�h����%Z�h��p��%R�h��`��%J�h��P��%B�h��@��%:�h��0��%2�h�� ��%*�h����%"�h����%�h�����%�h�����%
�h�����%�h����%��h����%��h����%��h����%��h����%��h��p��%��h��`��%��h��P��%��h��@��%��h��0��%��h�� ��%��h����%��h����%��h�����%��h�����%��h�����%��h����%z�h����%r�h����%j�h����%b�h����%Z�h��p��%R�h��`��%J�h��P��%B�h��@��%:�h��0��%2�h�� ��%*�h����%"�h����%�h�����%�h�����%
�h�����%�h����%�
�h����%�
�h����%�
�h����%�
�h����%�
�h��p��%�
�h��`��%�
�h��P��%�
�h��@��%�
�h��0��%�
�h�� ��%�
�h����%�
�h����%�
�h������%�
�h�����%�
�h�����%�
�h����%z
�h����%r
�h����%j
�h����%b
�h����%Z
�h�p���%R
�h�`���%J
�h	�P���%B
�h
�@���%:
�h�0���%2
�h� ���%*
�h
����%"
�h����%
�h�����%
�h�����%

�h�����%
�h����%��h����%��h����%��h����%��h����%��h�p���%��h�`���%��h�P���%��h�@���%��h�0���%��h� ���%��h����%��h����%��h�����%��h �����%��h!�����%��h"����%z�h#����%r�h$����%j�h%����%b�h&����%Z�h'�p���%b�f�H�%E1�L�%E1�L�%L�����4���H����H�%1�H�%�%H�=��!���,H�=��!�y�H�����H�޹H��!�q�H��1�H���!�q�s)H�=��!�7��B;H�=q�!�&��!���D� A���� L���?
H�%1�阦H�=��!����t\H�=X�!����yXH�=]�!����hX����H�=k�!D�(A�����6\H�=��!��鄥H�=��!���b^H�=�!�����9��_H�=��!�h����!��_H�=��!�P����`H�=��!�<���aH�=��!�+�������aH�=�!����cH�=��!��D����A����fH�=
�!�����H�=��!���H��0�A���?|H�=��!���sxH�=m�!��骃H�=N�!��陃H�=X�!�����A�遃H�=��!�p������%��s{H�=��!�T�L������H�������|H�=]�!�3���H�=��!�%���uH�=�!����uH�=��!����������{H�=��!A������|H�=��!���D��������H�=��!����H�=~�!���ouH�=��!�������O���zH�=5�!�~��BuH�=
�!�m��1uH�=��!�\�� uH�=��!�K��uUH�5O�!�H��H��dH�%(H�E�1���H�5<�!�1��{�H�5�!�1��h����UH�5$�!�H��H��dH�%(H�E�1��=fW�H���!HE�1��'�H�5��!�1���H�5��!�1����F���H�5��!�1����H�5��!�1����H�5��!�1��������H�5��!�1���H�5��!�1���H�5g�!�1���H�5g�!�1��r�H�5��!�1��_����H�57�!�1��G�H�5f�!�1��4�H�5m�#�1��!���(���H�5��!�1���H�5��#�1���H�5��!�1����H�5C�#�1����H�5��!�1��|��H�5M�#�1���H�5��!�1���H�5��#�1���H�=�#1������H�5E�!�1��]�H�5f�!�1��J�H�5`�!�1��7�H�5�!�1��$�H�5:�!�1���H�5�!�1���H�5�!�1����H�5��!�1����H�5��!�1����H�5��!�1���H�5�!�1��_��H�5t�!�1���H�5��!�1��y�H�5��!�1��f�H�
�Z�H��Z��1�H�5ʵ#�E�H�5��!�1��2�H�S�3H�=�#1��n����H�S�3H�=��#1��U��M�H�5�!�1����H�5��!�1����H�5��!�1����H�5��!�1���H�5��!�1���H�5��!�1���H�5��!�1��{�H�5��!�1��h�H�5�!�1��U�H�5Q�!�1��B�H�5X�!�1��/�H�5��!�1���H�5%�!�1��	�H�5�!�1���H�5��!�1����H�5��!�1�������A�H�5��!�1���H�5��!�1���H�5,�!�1���H�5��!�1��w�H�5��!�1��d�H�5�!�1��Q�H�5��!�1��>�H�5��!�1��+�H�=%�!������H�=+�!�������H�=��!�������H�=��!�m�����H�="�W�����H�=��!�A�����H�=��!�+����q�H�=��!�����[�H�=��!�����E�H�=�"������/�H�=c"����� *H�=��#�������6H�=�#���L��������H�=�"����XH�=i"����H�=X"�v���-H�=G"�e�������)H�=�"�L���5�x�1�L�
�#"A��H�
�#"�H���!迲
Dž������.jH�=�"������}�H�=M"������	I�?������	I�?������	H�=�L"������	H�=�L"����1�	H�=1�!�����	H�=�L"�����	H�=�L"����Y�	H�%�%1�H�%�%1�L��
H����%�%1��%�%H�=EM$���L�kM�uL��L9m�twI�UfHn�I�}fl�I�VL�2AE�=SI�}`�w3L��M���I��H�}�I�L��I9�t2I���H�=~L$���1���b
H�=�L$���I�~`�
���x���H�������H�=�L$�r���r
H�=6L$�a���o
H�]�H�=�L$��M���G����L�M�t	I�Q�/n
�Fo
1��
�5�v�H��T$1�1�贰
H�%@H���馲L�,%L�,%H�%H�%H�%1��
H���H�E�dH+%(uH��H�=|�$[A\A]]����D��H�=��$������L�,%L����L�����1�L��H�
��"��0�L���H���H�5u�"�1��`��H�%H�%�H�%(�%�%����%�����%�����%����%����%����%����%�m���%������
�%f.����UH��AWAVAUI��ATSH����(���dH�%(H�E�1���
H�5�9"H�
}9"H��9"H�=�!�J7H�==9"��JH�=�;�!�I�}�7H��I��H�29"LD�1�������z�H�=I9"�^�H�='Q	1�H�~Z���Z	��t%H�U�dH+%(�FH�ĸ[A\A]A^A_]�1��]	H�5�\"L���Z;����H�5M�"L���C;����D��(���I��A��E��)��f�A�=�I��7I��A����M�}A�?-�4H�5H�!L���Q����H�5�3"L���:����A�_��huA���E�'A��-u��vuA��VH�5.8"L��������O�H�58"L���X�����@���H�58"L�������_A��-u��puA�u�)�����H�5�7"L������t�H�5�7"L���v�����H�5�7"L���_�����A���I�}A��I���˵���H��!I�E�=����I�]H�5��!H���9���zH�� ���H��*��1?�6�'�M�eA��t&I�}H�5��!�����uH���!M�eI�EI��L�=(�DI�tI�?L�������I��I9�u�L��8���1�L��H���!L���u����H��8���M�e1�L��I�E�x=�������L���M�eH��(����>-H��(����8��u3�V���u)H�� ������V�I�EI��H�� ������H��@�������H�� ����H�=FB�I��H��	$1�����H�=�U�H��t�4������H��I�]�y���1҉���D�5��E��u!�H�5.5"H�=+5"���E���$���H�LT H�5g�!�1��I�贼H��S H�5V�!1���*��`���H�
�A��P�H�=�$�(��>���M�t$��(���M�u~I�}H�5��!�������L�="&�I���I�tI�?L���������I��I9�u�M�e���H�5�4"L���m������H�5�4"L����6���`H�5�4"L���?������H�5�4"L���(������H�5�4"L���������A���*I�}覴
����I��A���e���M�uL�5�!M�u����A����I�}A��I����X	�1���H�//"I�E�q���H���"��n�I�E�W�����2H���F�1��?��L��L��D���Q6���*��H�=��!�^1H����1����H�5�3"L���0�����*A����I�]H�5d�"H�����H�$S�H��H����蓧
����I��t��>�H�=i?��H���!H��1������B����=C��n����H�������H�$�L�%4�"L���H�L��1�H����L9�u�H�5�>��
���1��/������8�C��H�=�>�H��H��$I���1��c��H�=<Q 跰H�
�>�� �H�=�$�J�H�=Q 莰H�=�>�L���1�H��2"���H�=�P �e�H�
^>��#�H�=$��H�=�P �<���(���L��L���4���d��H�=��L�%-2"L���H�SL��1�H��`��L9�u����=���}I�M�5ql�1�1�H�2"�]�
������؉����H�
�=��&�H�='$�R�H�=P 薯H�
�=��&�H�=&$�)�H�=�O �m�f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɺH�5)6"H�=bQ��=��������1�I��^H��H���PTE1�1�H�=��������f.�H�=�<�H�z<�H9�tH��H��t	�����H�=Q<�H�5J<�H)�H��H��?H��H�H�tH�u�H��t��fD�����=�<�u+UH�=��H��tH�=���9��d����i<�]������w����UH�=!�!H��ATSH��dH�%(H�E�1��:�H���"H�5��"1���p��
��H�=��"�
�H�c�H��t-H�W�L�%��!H�KL��1�H���)�H�H��u�H�E�dH+%(uH���
[A\]�P����ff.�UH��AWAVAUATI��SH��HL�odH�%(H�E�1�H�E�H�E�H�E�M������I�}��I�$�1�I��H�5�!���I�$M�M�M�u�H��L�M�H�M�L�u��R��L��H���G���tLc�L���(%H�M�M��L��H�D?"H��H��1����H�޿1��;��H�u�L�M��H�]�A��H�������
�E�I�MH���@���H�E�dH+%(uH��H[A\A]A^A_]�����D��U1ɺH��AWAVAUATA��SH��1�H��8H�=�9�dH�%(H�E�1�����H�5ĺ!����A���A�H�
���H��D��H�����eL�5�9�A��M����H�5և!L�����A�ą�tdH�5�!L��������tKL��H�5��"�1���9���������1�H�U�dH+%(��H��8[A\A]A^A_]��A����D�%]9����]E���<L�;H�5�u"L���j��L�5������H���H�E�M����L��L���<������A���ZH�CH�5�u"H��H�E�������+H�E�L�HM��t9M�M��t1H�u�L��L�M�L�E�����L�E�L�M�����M�AI��M��u�H�E��8-�P�xh�F�x�<L��H�5��"�1����H�E�H�XH��t0H�H��t(L�%�!f�H�KL��1�H���y��H�H��u�
����w���f�����k���fDE���M�IL��L�E�L�M��#��H�}�I�����E�|Mc�L���!L�E�L��L��I��H�<"H��1���L��1��
��L�M�H�sA�}�L�cA��L��E�����E�����@H���M������H��H�����H�;u����f�E1������H�E�H�E�L�0M������L��H�57�!�1��U����b���H�=�"�����L����L��L��H�5Ԅ!1��L�M����L�M�H�E�M�L�0���H�}���������f�L��H�5��"�1�����H�E�H�XH���X���H�L�%@�!H���E���fDH�KL��1�H�����H�H��u�����@H�}�H�5L�!�X���������H�U�L��H�5��"1���V������\��f.�f���UH��SH��H�_dH�%(H�M�1Ʌ���NH��tH������H��hH�E�dH+%(uH�]�1���������UH��H��1�H��SH��H�XdH�%(H�U�1������TH�E�dH+%(uH�]�1������ff.�@��UH��H��dH�%(H�E�1�H�~vH�E�dH+%(u�1��H�E�dH+%(u��@
�>��ff.���UH��AUATSH��L�gL�odH�%(H�E�1�H�G L��L��H���H���_���tH�U�dH+%(u4H��[A\A]]ÐH�E�dH+%(uH��H�{@L��L��[A\A]]�����UH��AWAVAUI��ATI��SH��H��(�M�Hc���v4dH�%(H�E�1�H�GXH�<Ѕ��XD�F��K0A���NHc�D��f��H����H��H��H�H�f.��o�ohH��@�oH��op��ň�Έ��f��H9�u�fo�A��fs�f��fo�fs�f��f~�B�H�H��TA�@9�}7�H�H��TA�@9�~#�A��H�H��TD9�~D�Hc�H��TL�5(�!1��L���_���=���tM9�$����E��K4H�C(�S0�L�sL�
q�!H�5�!H��ID�P1��s D�E��
��XZL;stfH�=��"���L�{M9�tQ�E����E��M�L��L��L���C���M�?M9�u�L;st)�]�H�
�!�H�5��!���TC�E��1����H�E�dH+%(��H�e�H�=��"[A\A]A^A_]���A��$��E�������M�<$M���
���fD�K4M9�$��5M9���(Ic��I�EXH�<Ѕ��D�A��s0A����Hc�D��f��H����H��H��H�H��o�oXH��@�oH��o`��È�̈��f��H9�u�fo�A��fs�f��fo�fs�f��f~�B�H�H��TA�@9�~7�H�H��TA�@9�~#�A��H�H��TD9�~D�Hc�H��T7L���1��6��M�?M�����A��$��K4�E������1���1�E1��p���A��$��E����1��v���1�E1��������ff.����UH��AWI��AVM��AUL�����ATI��SH��L��H��(H������dH�%(H�E�1��g,L��L��L����	����H��`t"A�T$XH��H��%���H��pH�H��s	��1���t41�L���r,H�E�dH+%(��H�e؉�[A\A]A^A_]�fD��L��H��XH��tL�����M��t�I�w-������jM��$�M����I�?��L��L���2H����H����I�����H�Ɖ�L������H��L������L������H�PH�����L�|�@�˃��WM�gE1�M��t
�֩�M��I)�I�L����M��h���H����I�u�I��(���H���H9����S�H��H�����I��H�������M����H����褨H�����H�����I��H�F@H����H�F8L�fH��H��H�F8I�v H9�HB�I�v L9���f.��KOI�V H��H�@8L�gH��H9�H�G8HB�I�V I9�u�H��H���H�BH���tH�BP�M��������k����A�����J�4��������H�����L������L������L������H����踹����L��������c��f�L�e�L��@���)E�L���E�H������H�E�H�E�H�tE�H�E�H�Y���H�E�)E��L)L��L��L���Θ	����H��X����PH��P���H��tH�@ ���I��$�E1�1�L��L���ivH�}�H��L����ML�����;)��������5�Z�H���"1�1��ݔ
����������J����H������j1�E1�ATE1�1�L��L��hL���|KH��XZH��t�H��(���H��L��蠬�L������o�q���@H�����H�X L;{`tlH�sXL���[FH������o�H�������f�H�F8H��L�fL9�tO���LH�@8H��L�`I9�u����DL���0(���L���LH�C`���f.�L���w���A��5�Y�1�1�H�|�"诓
����L����'���診���UH��AWAVAUATI��SH��xH��x���L�W0H�U�dH�%(H�E�1���O��H�E���P�uM�����E�L���v����I)�I�}�[H�E�L�k耸N�������J
����	H�E�H�{`L�怸J�n
��H���KH��H���$L�kpM����H�ChH�@ ��� ��H�E�H��XH��tI�}-�Z������H�E�f�.�Tz�3���H��x�����wf�H��t8H�S(H����f��H*��Y�%H���if���H*��^��Z�H�E���T/��AL�kp����H���H�xX�&H�}�L�x8L��hM�����H�5w{!L������L����t�H�5\{!L�����I�O��IEϺH�5F{!L��H�M��ն��H�M���t$�H��H�5#{!蹶��H�M��…�H�AHD�H��L��������~H�Ch�=У�D�CPH�H tM9�$��
1�L���A�H���H�5��"�����=���tM9�$���H�=��"�}��H��D��H��z!PL���"1��L�
'\"H�
(�"H�5xz!���L���Ic�$�A[A^I�EXA�}LL�Ѕ����O�A�uH����HcƉ�f��H����H��H��L�H�o�opH��@�oH��ox��ƈ�ψ��f��H9�u�foƒ�fs�f��fo�fs�f��f~ҍH�H��AT�A9�~6�H�H��AT�A9�~"�H�H��AT9�~�H�H��AT1�H�5Yx!�����=3��tM9�$��!A�A�uLI�E@H�=��!A�UH��I��H�5x!H��HD�E1��P1�A�u8�>��M�E(M;E(AYAZL�E��SH�=��"����M�u(L�E�M9��6H��p���M��M��D��l���Ic�$�I�EXA�z4L�Ѕ��x�O�A�r0���oHcƉ�f��H����H��H��L�H�D�o�opH��@�oH��ox��ƈ�ψ��f��H9�u�foƒ�fs�f��fo�fs�f��f~ҍ1H�H��AT�A9�}6�H�H��AT�A9�~"�H�H��AT9�~�H�H��AT1�H�5�v!�L�U�����=���L�U�tM9�$����A�r4I�B(A�R0��A�H�=�!H�5wv!H��I��HDǿP1�A�r L�U����L�U�Y_I�rI;rH�u��TH�=�"L�U�� ��L�U�H�u�M�zL9��/L�u�L�U�H�u��]�L��f�Ic�$�I�EX�{4L�Ѕ��2�O��s0���hHcƉ�f��H����H��H��L�H���o�opH��@�oH��ox��ƈ�ψ��f��H9�u�foƒ�fs�f��fo�fs�f��f~ҍH�H��AT�A9�~6�H�H��AT�A9�~"�H�H��AT9�~�Hc�H��AT01�H�5	u!��E���=㞅tM9�$����E��s4H�C(H�=c�!�S0��I��A�H�5�t!H��L�{HDǿP1��s ����XZL;{t^H�=y�"���L�sM9�tI@L���L��L���%�M�6M9�u�L;{t$�}�H�
�!H�5kt!���TG �1����H�=��"�'��H�H9]��*���L�U�L�u�H�u��]�I;rt)��H�
��!�L�U��TCH�5t!1��0��L�U�H�=h�"L�U�����L�U�M�M9�����H��p���D��l���M;u(t#C��H�
7�!�A�TGH�5�s!1�����H�=�"�y���
�����E�H��=t	��<������CH��H������H�E�dH+%(�EH�e�[A\A]A^A_]�A��$��E����-���M�4$M���'���fD�s4M9�$��4M9���'Ic��I�EXH�<Ѕ���V�D�C0����Ic���f��H����H��H��H�H�D�o�o`H��@�oH��oh��Ĉ�͈��f��H9�u�foƒ�fs�f��fo�fs�f��f~�A�Hc�H��D�J9�~8D�Hc�H��D�J9�~#D���Hc�H��D9�}D�Hc�H��D��H�5�q!�1��0��M�6M������A��$��s4�E�����1���1�1��p���A��$��E�����1����1�L��L�����E���>�	�S�������<�*���H���B��1�1�����H�=nc�H�5�r!肬��H���%
1�L��L��Ѕ����H�E���K���������������A��$����g���M�<$M���_���L��D�s4M9�$��4M9���'Ic��I�EXH�<Ѕ���V�D�C0����Ic���f��H����H��H��H�H�D�oX�oH��@�oH��È�oX��ˈ��f��H9�u�foƒ�fs�f��fo�fs�f��f~�B�Hc�H��D�J9�}8D�Hc�H��D�J9�}#D���Hc�H��D9�}D�Hc�H��D��H�5�o!�1����M�?M������I��A��$�A�r4�#���1���1�1��p���I��A��$�����H�E���K�9���H���?H��HE���H�ƒ�f��H��H	��H*��X���H�у�f�H��H	��H*��X��J�=�����=t�����1��L���1�1����H�=&o!L�U��Z1�D�-K1�I1�K1�I1�G1�E1�C1�A1�?1�=1�;1����f��A)�L�U��*ˋ�0����%���%���Y��
f�A��D���A*�H�5��"�L�U��Y��^����H�=��"�<�����0�L�U������0����1��0����S�x0����u�n0������d0������Z0������P0������F0�����<0����A�20����c�
L�U��0��H�E�L�U���P���L�M�H����L�5���fIn�fl�)E�L9��H����H�E�fIn�L�Hfl�L�
H�}�H�U�H�7v��I��L9���L��E1�1ۋO�W�A��L9�u�fDH�L9�t
�PP9�~�H�WfHn�H�VH�2H�PL�@fHn�fl�L�I��H�L9�tAH��I�H���A��$����H�CH��0I9����D@hH�@0H��0I9�u���1��L�U�F�<+H�m!H�5m!衿��f��E��L�U��A*��A�%�Y��f�f���*��A*��Y��^��^���E��$�A�����M�4$M�����A�uLM9�$��1M9���$Ic��I�EXL�Ѕ���N�A�}H����Hclj�f��H����H��H��L�H�f.��o�opH��@�oH��ox��ƈ�ψ��f��H9�u�foƒ�fs�f��fo�fs�f��f~ҍH�H��AT�A9�~6�H�H��AT�A9�~"���H�H��AT9�~�H�H��ATH�5�j!�1��%���M�6M������E��$�A�uL��1���1�1��x���E��$��z�1�M��L�5�k!A��$����M9�$�t8M9��u/I��L��1�D�j�覽��M�?M��t
D��M9�$�u�A��$���D�,P��f���*��Y�f(�E���D���H�5��"�L�U�H��j!�D���L��j!1�H�
�j!H��j!H�5�j!�����H�=u�"���L�-	��L�U�M9�t*M��A�MI�UH�޿E�E1����M�mM9�u�M���
L�U�����L�U���f���*��^����1���1�1���H�j!�1�1�H�5�i!L�U�E1�E1��x���f�L�U�f(����H�
Ti!H�5Ti!�1��M����_+�L�U�������H�
:i!H�5(i!�1�L�U������3+�L�U��������H�
i!H�5�h!�1�L�U�����+�L�U��������H�
�h!H�5�h!�1�L�U�轻����*�L�U����i���H�
�h!H�5�h!�1�L�U�荻����*�L�U����G���H�
�h!H�5hh!�1�L�U��]�����*�L�U����%���H�
{h!H�58h!�1�L�U��-����W*�L�U�������H�
Uh!H�5h!�1�L�U�����+*�L�U������H�
,h!H�5�g!�1�L�U��ͺ����)�L�U��������H�
h!H�5�g!�1�L�U�蝺����)�L�U��������H�
�g!H�5xg!�1�L�U��m���L�U��v���H�E�dH+%(uH�e�H�=Yh!1�[A\A]A^A_]�y�D���@��UH��AWAVAUATSH��H�$H����NH�p$
�~-�̄D�=�%L�5�i!-"̈́dH�%(H�E�1�H�p�!A��H��fHn�H��g!H���HDž��fHn�H��!H���H�5��fHn�H�."L����fHn�H���!fHn�1��H�)� ���~-�̄H����H���H����-̄H���H�5���)�0��~-H̄H����H�ډ-�˄H�� �H�5,g!�H��~-f̄H��8�H��"-)̄fD��@�)���f��)�`�)�@�)�P�)�p�fHn�H�5�f!Džh��H�H�����HDž(��H�H�iH�
q!HDž0�H����H��K�H�=�g!HDž8�fHn�H�df!fl�fHn�H�dDž �H����H������fo�fHn�H�5�"Dž��fl�fHn�H�s���fHn�H�5f!fl�H��@�H��h�fHn����fHn�H��e!fl�fHn�H�fDž��H����H��b�H�5�e!���fo�fl�fl�fHn�H��e!�X�H����fHn�H�vH��e!H���H�A�fl�fHn�H�p�"���fHn�H�� �fl�H�qH�
�e!H��`�H��@�fHn�H�^�"��fHn�H����fl�H�DH�5]e!H����H�}@�fHn��h�H�
e!fHn�fl�H����H��X�H��Z�fHn����H��d!fHn�fl�H��@�H��Y�H�
e!fHn��(�fHn�fHn�fl�H��d!�H�H��d!���fHn�H�5i�!H�
�d!fl�H�������fHn�H�؉!H�����H�@��Dž@���fHn�H�c�"H��`���fl�H�kH������H�0��fHn�H�gd!�H���fHn�fHn�fl�H�mDž ���H�����H�Nj�fl�H�5Ad!fHn�H��"�����fHn�H�� ���fl�H�lH�d!H��`���H�3$�fHn�H��"����fHn�H������fl�H�PH�
}�!H������H��#�fHn�H���"�h���fHn�H����H��[�fl�H�5=�!fHn�H���"����fHn�H��@���H�슅fl�H���"fHn�H���"�(���fHn�H������fl�H��]�H�
`c!H�����H�CH����H��p�fHn�H�c!�����fo�fHn�fl�H�c!�����H��H���fl�H���"fHn�H�������fHn�fl����H�5�b!H��x���H��"�fHn��X���fHn�H�t�"fl�Dž����H��b!Dž@���Dž���������fHn�H�
�`"H������H�k"�Dž���fHn�H�L�"H�� ���fl�H�MH��`���H��(�fHn�����fHn�H�I�"fl�fHn�H�1"�Dž����fHn��h���fHn�H�W�"fl�fHn�H�"�Dž ����x���fo�fl�H�5��!fl�fHn�����fHn�fl�H�O�"����H�=�"fHn��(���fHn�H��0�fl�fHn�H�i�"Dž�����8���fHn�fHn�H��8�fl�fHn�H�o�"Dž�������fo�H�Y"H�
]a!fl�Dž@���H�5t�!�����fHn�H�=za!Dž����fl����fHn�H���Dž���fl�fHn�H��`!H��`���H�ꇅ�����fHn�H��`!Dž����fl�fHn�H���"H������H�����H���fHn�fHn�H���"fl�H�� ���H�nH�
�`!�����fHn�fl�H��`���H�R��fHn�����H���"fIn�fl�H������H�g`!�h���fHn�H�5�`!H�����H���"Dž�fHn�H��eDž ���fl�H������H� `!H�����H�{�fHn�����fHn�H���"fl�fHn�H��H�=i!�(���fHn�H�
�p!fl�H��X���H�z!�8���fHn�H�|�"fHn�H������Dž����H������H����H���H�Ō!�����fHn�H�5�_!Dž��fl������fHn�H�7�"fHn���H�$�Dž������fHn�H�=K_!fl�H�����H�%_!�����fHn�H���"��fHn�H����Dž@����H���fHn��@fl�H��x���H��_�fHn��X���fHn�H���"fl�1�H������H��`�fHn������fHn�H���"fl�L��Džp���Dž����Dž���H�� ��������v5�@L��1�L���d5��^������軮E1�L��H��L�5{ɃD��L����4��t����H�H��h�H��(�H��t���H�I�H���H��0�H��t�Ǒ��H� �H����H��8�H��t覑��H�τ�H�����!������t�������=_7���H��@�H���H��@�1������H��@���H��P�H�lj�H=���H����H��8[�%���]���\����������SH��P��i��H�x@�,�����2��X����������^�t������fD�==����Lb��^�H�:>"H��Z!HEƒ=\�H�-?�����Z���1��������H��p�H��P�H��tH����H���q�����u{H�=s��H���u�����u_�=�5��"��5���������H��([E1�L�2L9���H��0\H�=�[!���H�01��j�������ի���H�E�dH+%(�H�����[A\A]A^A_]����\�������=���@H���L��L�牍����H��([���M�6I9��\A��(��t�M��h1����I�L���g6� L���j�	1�L���PA�=^�����t�M9����L������G
L��L��hL���JL��L���YLH��([����_�����Kz
���fDH��P�H��([轿	�F������X��{������l���@H��([���@H�51�H�߉��諷��3��������f.�H�5�H�߉���[����������'���fDM�����L�"I9�u�]DM�$$I9�tOA��$(��t�=��t�M9�$�u�H���L��I��$h������H��([����@�=)������H�=�G�H�5`Y!���������H���|����Ћ���X����H�{@H�5E��@����������1����H�5��1�H�߉���ɵH��([H�5��1��$P�������������H�=�V!��g��������s���L��L���X���UH��AWAVAUATSH��H�$H��XL�-X�dH�%(H�E�1�A��H�=�X!H���'���H�����H�yX!H��1��jD��L��H��A�H�
TÃI���.�=��A����=y��X�z	H���H��LE�L�����	H����H����=9���E����H�;H���RH�Cƅ��H����H����H�����f��8=u
�x�&H����H�5�"L�`�ڥ���8I���]H����H����L��H���	���Xƅ��H��讎��H����H����H�x�H���+轊��H��H���D�.H��H����轗��H����H9����x���=H��蔗��H���+���H����H�L�p�H9�u�m���I�F L�p�H9����U���M�&L������L��H��H��I���o�����u�I�FM�fL�x�I9�t�N�l+�I�GL�x�I9�t�I�7L��踟����u�I�OH��t�H��H�5�/"�跥������f��=m�H��������L�5��L�����E����H����L�-,V!H�L�p�H9�t^f.�I�FM�fH�X�I9�t2�L�CM��toH�I�L��1��*���H�CH�X�I9�u�I�F L�p�H9���u�1�H�����>	H�E�dH+%(��H��X��[A\A]A^A_]��H�CH�X�I9��w���렋5�.�1�H�IU!1��h
�L��H���!H�=����{��������n���H����H�5��"�'���I��H����H�
t�"H��1��H��D"L�=\c!�G���H����H�L�p�H9�u!��I�F L�p�H9������=���uA�~u�I�L���L��1�M�n���I�FH�X�I9�t�D�=���u�{u"L�CM��tH�H��T!L��1��觍��H�CH�X�I9�u��m����5�-�M��L��1�H�`T!1��ig
H���A���������M����5U-�1�1������H���"�<g
1�L��H�9�!H�=����D1�H��S!1�L���1����@L��耑������5�,�H��1�1�H�Ͻ"��f
�t����5�,�H��1�1�H�q�"��f
�V����5�,�H��1�1�H��"�f
�8���H�����5�,�1�1�H�\S!�f
����H�����5v,�1�1�H���"�bf
����5[,�H�
 �1�1�H�S!�@f
�����F���fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�1���
���ff.�f���UH��H��H��H�H@1�dH�%(H�U�H�V@H9�t
H9�H���H��H�U�dH+%(u��貌��f���UL�Z0H��L�N0H��H��H�R0dH�%(H�E�1�H�F0I9�A��L9�A��E��t'E1�E��tH�E�dH+%(�T�L����E���Lc��H��0H��0O��O��I��L)�Hc�Hi��H=���H9���H�X�H�R0H��0H9���H9��u�H9���H����H�@0H��0H9�tkH9��u�E��ui�~�g%��I�������fT�fT�f/�����E1�f/�A���
���@E1�I9�A��O�L	����@E1�H�����H��M�I������DA�1��E���H9�tH�X1�A�1��P���H��M����E1�������ff.���UH��H��dH�%(H�E����H�U�dH+%(u��車��ff.���UH��SH������H��H��dH�%(H�E�1���$H�E�dH+%(u
H��H�]���9����d���@��UH��hH��H��dH�%(H�E�1��	�H��@H��HE�H�U�dH+%(u������D��Uf�H��AWAVI��AUM��ATI��SH��H����TH��HdH�%(H�U�1�H�SH�M�H�
]�)E�H�E�H�]�H�M�)E�)E����1���t$H�U�dH+%(��H�e�[A\A]A^A_]�f�L��@���L���1�H��L��L���e	���H�=��t"�SXH�
���H��H��%���H�H�H��sT����I��$h������uS1�H�}��L��������H�C0I�$��q���uI�$ 1�L����<�������<�������j1�1�E1�SE1�L���kZYH��u��5�'�H�'�"1��pa
�gfDH��E1�E1�1�jL��H�5ׄSj�hH�� H��t�H���E1�1�H��L���xB�K���A��5'�1�1�H�ԩ"�a
������D���D�5�&�H�Ӹ"�1���`
��������UH��AVAUATSH��@L�gdH�%(H�E�1�H���H��:H�����H����L�hH)؃�1��A��H�}��2H��L�����B�D5�I��H�5!քL���)�������H�5քL����������H�5քL���������H�5�ՄL���������H�5�ՄL���͕�������5�%�H��1�1�H�a�"��_
���H�U�dH+%(�'H��@[A\A]A^]��E1�I���=���DA�$1��@1�A�$�=g��tFM��t�5j%�L��1�1�H���"�S_
념���f��뻸봸�M��t~�,L���I���H��tl�x�L�`t_�
1�L������
1�L��H���H���ϗ��H����I��H��t(H��t#�5�$�H�ٿ1�H�̶"�^
1�����5�$�H�Ӷ"1�1��^
���蘅�����UH��H��dH�%(H�E�1�H�E�dH+%(uH�FH���H�>�H��1���H������UH��AWAVI��AUATI��SH��H��(H���dH�%(H�E�1��wC��L�{@H�E� H�E��E�usA���H�]�I��H�K!1��H�߃��l�M����f��I*��YJ\%M����f���I*��^�I�t$I�<$H�ڸ���&@I�t$I�<$L�E�1�A���H��W!�H�U�dH+%(uYH��([A\A]A^A_]�L��A��f�H��L	��H*��X��Y�[%M���l���L��A��f��H��L	��H*��X��V�������UH��AVAUATSH��H���Hc��dH�%(H�E�1�H�N��H��HЃ=���L�(D�`oD���L���h���M��dH�%W!A9�AM�L�����L�牃���1��	�L���Q|��H���H�E�dH+%(uGH���[A\A]A^]�D�GPL��p���L��1�H�hI!�dL��贤�=��MM��]������ff.�@UHc�H�
��L�
>���fHn�fIn�H�
}���fl�L��fHn�H��ATSH��dH�%(H�E�1�H��H��H��L�H�\hA���DpfIn�fl���I�����	wL����Ic�L�>��H��H��H��ǨH��L�%f���A���H��L����H�E�dH+%(�H��H��L��[A\]���H�����H���H���H����f�H�	H���H��H����f�H�)H��(H�H��H�_����H�H���H�SH����7����H��H�� H���H��@�����H�AH���H������fDH��H���H��p�������f���UH��AUI��H�59G!ATI��SH��dH�%(H�E�1�莏����trH�5G!L���{�����t'1�H�E�dH+%(��H����[A\A]]�DH�5�F!L���A�����tMH�5�F!L���.�����uz�4���fDH�}�L��L����W���xC�Eԉ���������j����5��L��1�1�H��F!��X
�������A���fDH�5��!L��衎����t%H�5KF!L��莎����u������������������@��UH��H��AWAVAUATI��SH��H���dH�%(H�U�1�Hc��H��H��H��H�x0H��H)�H�P0H9��NH��0H9��AH��hH�QX��H�0H��0H9��H9��u�p�H��@�?I��H����
�V%�A�f/��@�H,�H�����H9�HG�I��@���-I��H���tmI��P���tZI��X����tGI��`����t4I��h����t!I��p����uI��x��I��L���δL�������������葵���@���tA�D$ ���I�t$1�L�!"I�<$H�hQ!�g���H�E�dH+%(�OH�����[A\A]A^A_]�fD�\��H,�H��?���DL�� ���I��@� I��L���N� H�� "Hc�1�)�I��L�Hc��ݞL��A���L��������������襴E���!���A�N�M��L��@�����Hc���L��H��C!Hi�VUUUL�����H�� )��D�iH�
\C!�`�I�t$I�<$1����L�����H�=P!�<���E������I�t$Hc�L��"D��H��+"1�H)�I<$�
������N|��ff.���UH��H��dH�%(H�E�1�H�B0H9B0u#H�N01�H9N0uH�U�dH+%(u/��fDH��H��H��HH�H��H��H��HH�H)�����{��ff.����Uf�H��AWAVI��AUI��ATI��SH��hI�^0dH�%(H�E�1�Hc��)E�H�E� H��H��)E�H��H��H�E�H��H�E�H)�I�F0)E�H9�tRH��0I9�tIH��hH�AX��H�[0H��0I9�t+H9��u��t~����H�
����Hc�H�>��f���t\L�}�����H�=�f���I�uI�}L��1�H�<!�h�H�U�dH+%(�sH�e�[A\A]A^A_]�fDI�����8H�=Df�I�V@�A��L�}�H�
3o"u�H���f��H*��Y�Q%H���f���H*��^�L�}�H�ʾFL����ěH�=�e��5���fDI�uI�}M��1�A��$�H��M!菛�"���f.�������L�}��F�H�e@!L���N����H�K@L�}�H�\]!�FL��1��+�����T����������������I�F@H����f���H*�H�C@H����f��H*�L�}��F�H��?!L��跚�#���A��������H��L�}�H����H��?!�FL��1��m�����A��uu������f��L�}�f/������H�H?!�FL��������L�}����A��L�}�H�
?!�G������I�N@���L�}�H�Q@"�F1�L���ϙ�;���M�~@I����z6M���Vf��I*��Y�O%H���f���H*��^�L�s@H�����x����26M����f��I*��YPO%H����f���H*��^�ƃ�\�x��������H�K@H���58�L�}�M�N@H�4>!L���FL��1���XZ�]���H�փ�f�H��H	��H*��X�����H�ƒ�f��H��H	��H*��X�����I�F@H�K@ƃH�
��H���H)�H����I�F@�
fN%H��t�kf���H*�H�C@H����f��H*��^�ƃ�����L�}��������I���H����=�a�M�N@H�s@H���L���tH���L���H��L�}�H��PH���"����H�ƒ�f�H��H	��H*��X��j���H�ƒ�f��H��H	��H*��X��R���L��A��f�H��L	��H*��X�����H�ƒ�f��H��H	��H*��X�����L��A��f�H��L	��H*��X����H�ƒ�f�H��H	��H*��X��J���H�ƒ�f��H��H	��H*��X�����H�ƒ�f��H��H	��H*��X�����-u��ff.�f�UHc�L�O0A��Hi�H��H��H�V0H
��dH�%(H�E�1�H�G0L9��pH��0H9��cH�IX�DH�@0H��0H9���H9��u�L�N0E1�L9���H��0H9���I���@H�R0H��0H9�t;H9��u�E���)�	L��rr����tV��@���D1�M����H�E�dH+%(���H���DL�N0A�1�L9��e���H��H���H�����@��u�H��H��H��H)�A��t�A��t%fHn�fHn�H�����f/�w�1�f/����r����~
�O%fHn�fHn�H�����fT�fT�f/�f(�v��B����H�F0H9�t6H��0H9�t-H�IXE1�A�1�����f.�H��H�H�����1�����%s��D��UH��H��dH�%(H�E�1�H�E�dH+%(u�
؛�H��1��������r����UH��H��dH�%(H�E�1�H�E�dH+%(u�
���H�׺�����r��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�
H��H�׺��2����Mr��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�
���H�׺�����q��ff.�f���UH��H��AWAVAUATI��SH��H���dH�%(H�E�1�Hc��H��H��H��I�|$0H��H)�I�D$0H9���H��0I9���H��hH�BX�DH�0H��0I9���H9��u�A�t$�H��@HDž ��� HDž(���D���Dž0����vI��H���2M���I��$���\�I��$�I�I�wHp�	I��$�I�wH�����I�I��$�Hp�	H�����H�����I��H�=r�H9���I9�tL��@���M��H�7!1���L���+�H�������XH�������XH�sH�;M��D��H��C!1��H�U�dH+%(��H���[A\A]A^A_]�I�OM�G��1�L��@���M��H�7!L��褑�t�����C 1��HDž ��� A�D$�HDž(���Dž0�����t�C H�sH�;L�� ���1����H�BC!�A��D����o�����UH��H��ATSH��H��0dH�%(H�E�1�Hc��H��H��H��H��H)�H�A0H�r�H�Q0H9��VH��0H9��IH�VX�H�@0H��0H9��/H9��u怹H�E� H�E�����E�����t[��L�eЉѾ1�H��5!L���E��R�H�sH�;L���E��~�H�U�dH+%(��H��0[A\]�f�H�I@�
F%H��t��f���H*�H�H@H��xOf��H*��^�ƀ���c���fDH�sH�;��L�36"H��A!1�貏�o���DH�΃�f�H��H	��H*��X��D���H�sL�E�1�H�;H�jA!H�E� H�E��E��R�����H�΃�f��H��H	��H*��X��/����zm��f.���UH��AUATSH��H��(dH�%(H�E�1�Hc��H��H��H��H��H)�H�B0H�q�H�J0H9��H��0H9��H�NX�@H�@0H��0H9���H9��u怺H�E� H�E�����E�������H�R@L�`@ƀL�%hޅH�hޅI)�L��L�m�H��3!�1�L���$�f��I*��f�H�sH�;M��H��L��1���H�U�dH+%(u{H��([A\A]]�DL����H�sH�;L�54"1�H��?!贍�f����H�sL�E�1�H�;H��?!H�E� H�E��E��z��v����k����UH��H��AVAUI��ATI��SH��0H�X0dH�%(H�U�1�Hc��H��H��H��H��H)�H�P0H9���H��0H9���H��hH�QX�@H�[0H��0H9���H9��u总H�E� H�E��E�tv��H�]��1��E�A��$�H�2!H�߃�蔌I�uI�}H���E���:�H�U�dH+%(��H��0[A\A]A^]�f.�L�p@H����)M����f��I*��YB%H����f���H*��^�L�s@H����E��(M����f��I*��Y�A%H����f���H*��^�ƃ�\E�����f�L��A��f�H��L	��H*��X��Y�A%H���h���H�ƒ�f��H��H	��H*��X��S����I�uI�}L�E�1�A��$�H�?=!H�E� H�E��E��'����f�H�ƒ�f��H��H	��H*��X��3���f�L��A��f�H��L	��H*��X�����,i��ff.����UL�Z0H��L�F0H��H��H�R0dH�%(H�E�1�H�F0I9�A��L9�A��E��t'E1�E��tH�E�dH+%(�$�L����E���Lc��H��0H��0O��O��I��L)�Hc�Hi��H=gڅH9���H�X�H�R0H��0H9���H9��u�H9���H����H�@0H��0H9�t;H9��u�E��u9L��L+��;���f�E1�I9�A��O�D��%���@E1�H������H��M�I������DA�1��u���H9�tH�X1�A�1����H��M�����E1������g��ff.���UL�Z0H��L�N0H��H��H�R0dH�%(H�E�1�H�F0I9�A��L9�A��E��t'E1�E��tH�E�dH+%(�D�L����E���Lc��H��0H��0O��O��I��L)�Hc�Hi��H=�؅H9���H�X�H�R0H��0H9���H9��u�H9���H����H�@0H��0H9�t[H9��u�E��uY����I�����f/��-���E1�f/�A������@E1�I9�A��O�L	�����@E1�H�������H��M�I�����DA�1��U���H9�tH�X1�A�1��`���H��M����E1������e��ff.���UL�Z0H��L�N0H��H��H�R0dH�%(H�E�1�H�F0I9�A��L9�A��E��t'E1�E��tH�E�dH+%(�D�L����E���Lc��H��0H��0O��O��I��L)�Hc�Hi��H='ׅH9���H�X�H�R0H��0H9���H9��u�H9���H����H�@0H��0H9�t[H9��u�E��uY����I�����f/��-���E1�f/�A������@E1�I9�A��O�L	�����@E1�H�������H��M�I�����DA�1��U���H9�tH�X1�A�1��`���H��M����E1�����;d��ff.���UH����fHn�H��AWAVAUATA��SH��H��dH�%(H�E�H���fHn�fl�)U��@)A������1�H�=���g�E1�H��D��H�
7��H�0]��k��=��A�����=lՅt
�=o���(�=�v����S�1��������:ՅE���4A����D�- ՅD��E1�9���^Ic�Hi����H�ՅI��H���-�~-D����ԅfl�)m����a��ԅE����
H�A�F0A�V*I�NA�FP����H�KA��"Adž(I��AdžH��tfH�KA��Adž I���
Adž@��t9I����H�<�qPH��H���ǁ8���H�������2���9��A��1�L�%t��CfD���I�>A����bE��tjL�=�Ӆ��Ӆ��O�4/I��9��I�~L�����1��`^I�H��H=�v�I�N�5��1�1�H�
)!�:
E�E�����j���ƒ���4�=�t����������H�=6����L���L��*���D���A����L��A
H��(!H���1�蜪�����o�1��(�H�1t�H���N	�:H���f��H�E�H��tH����Y��H�E�H�����=�҅L�-�҅����H�E�L�%�r��E�A��L�e�H�E��H�M�I�}�����1��]I�EH��H=��'H�=�s�H����H�}���L�}��:L���Mf��H����L9����x��~L�[s�I�uL��H�E�I�H�H�Q�诘L�M���A����A�yI�]H�E�t
I�AH�E�DH�5yхH��tH�mЅH���A�ą���I�]H���qA�ą��bI�EH��([L�;L9�tI��h1���M�?L9�u�H�=�r�tH�=�r��7��=!�����E�H�
х�E��=хN�,1I��9������E��H��=燄H��([L��
L9���H��`����M��D�E�A��M��$hL�����
A�����D�m�M��I���I�H��([H�H9�tUA�u��H�H9�t?;pu�H�XI9]u�H��hL��I�YXH���S�=%Ѕ��
H�
'Ѕ�=ЅA��N�!I��A9�|�M��D�m��=�����5������=�υ���=����H�

΅�E1��H�=�%!��L�-�%!��t���
�υH��υ��~M�HPL�
�%!��tL�
�N!L�@H�=�ͅ1�L��A���|\��H�]υH�H��D;=Dυ|�H�
�ͅ��H�=4%!�Ut��� L���ȱ	�=
υ�*
I��$��P$����M��$�M����L��X���L��P���f�L��M��M����
�=���I����	H�5�΅�
�΅H�������A��
I�T$0M��M�T$0A�M��E��L9��]H�Z�L9���H�@X�f.�H�[0H��0L9���H9��u�=3�����'��H�=T�Hc�H�>��E�I�MH��#!�5��1�1��5
H�
�ͅ�=�ͅD�E�����A��E1�I��E��DI�>H���w��\I�~`H��t�yI��I�ƐH��H�è蜶I9�u�H�=�ͅA��N�4/I��D;%gͅ|�E��D�E��IX��H�=�n�D�E�tH�=�n��R�D�E�H�}�H��t
D�E��X��D�E�H�E�dH+%(��
H�ĈD��[A\A]A^A_]À=>�t#H�Q"!H�
;"!fHn�fHn�fl�)����A�A���������T����?
�=�̅�5����#���H�H�S���L��m�H��I�H�H�Q��R�A�ą���I�]���I�E�H��([�I�E`H���%���H�
=̅�=/̅A���@���L�=%̅�̅����1�L��1�A���=���=�˅�jL�-I�L�=�˅��M�I��;�˅�sHcƂ�L��A�t�����=�˅�0H�
1��fou�fo}�ALJ�	fHn�H�
`��I��PL��I���Њ�I��H��A�XA�pA�����L��L�u�L�5�_�L���߮H�u�L���3��=˅��fo}�I��XL���~g��ALJ�H��A�`fo}�=��A��A��H�E����H�u�L���h�H�u�L��輮�=�ʅ������L��L�-�������������=kʅL�5�^��N����=Xʅu��m����=X����tV���2�H��H���a
fou��=.��p0w"�"��H�c�Hc�H�>��H����H�F@H�=[^��f��p����E��H�
�Ʌ�=�Ʌ���H�
���A�V*A�FPI�N����H�s��A��"AdžHI��A�F0Adž(�s���H�E������
k����j��ȃ���������������L��j�L��H��I�H�H�Q��
�A�ą��;���H�E�I�]�q���A�F0��@M�l$@I��$�L�U�L�M��vM��L�M�L�U��[f��I*��Y�.%H���#f���H*��^�L�k@H���L�U�L�M��E��!M��L�M�L�U���f��I*��Y7.%H����f���H*��^�ƃH�5Sȅ�
Eȅ�\E���A��J�>D9�~I�T$0I��L9������fDM��M���4���L��X���L��P���1�L����=�~���D�
�A�f�1�1��5��L�	ƅL��A����E��@�����M�$$H��`���I9���H�
�Dž�=�DžE1������H������L��(���L�U�L��H��L�M�H�E��+L���SH�C�H��h���L��fHn�H�C�fHn�H�Pyfl�fl�K�H�C�H����H�C�C����C�H�u�1�1�H���{A�|$�L�M�L�U�t
�{��4H�5�ƅ�
�ƅ���@I�|$@H�C@ƃH��ƅH�=�ƅH)�H��fDA��J�>A9��w���I������I�D$@�
+,%H��t�f���H*�H�C@H��x^f��H*��^�ƃ���H�i�H�F@����H���H�F@����H���H�F@���H���H�F@���H�ǃ�f�H��H	��H*��X��H�ƒ�f��H��H	��H*��X��Z���L��A��f�H��L	��H*��X��!���H�ƒ�f��H��H	��H*��X�����L��A��f�H��L	��H*��X����H�ǃ�f��H��H	��H*��X����H��L���"
����I��(���M������H��L����H���I�E�I��h���H��fHn�I�E�fHn�H�	wfl�fl�AM�I�E�H����I�E�AE��ӨA�E�1�1�L��L���_y���I��$��L�hM��t{L�e�L�}�L�M�L��x���D�u�M��I��@I����L�`�!L���@�
L��L��H���RxH��t]I��M��u�L����
I��M��u�L�e�L�}�L�M�D�u�L��x���H�}�1�L�U�L�M��;�H�5ą�
�ÅL�M�L�U�����L�����
I�N0I�T$0fHn�H��I��$�I�F8I�V8fHn�D�Apfl�AD$0H�AƄ$E���OI���D�VpE���;LcItH�A 1�Lc^tI��1�I��H�F I��I)��=\ÅM��$�f�fo-j-%IDŽ$(I��$A�$f�M��$@A�$0A�$@A�$PA�$`A�$pE����E����L��p���f�M��E1�H��h���M��H���A��tU�A�Ic�H�D�(H+D�(H��H��HH��,���H�I�4�H��A��衆I���D;yp}
I���D9~p�L��p���H��h���f�I������I��$�L�x�G�D�
�;�f�1�1��5,�L�a��L����;�A����E��@���+�M�$$L9�`����T���D�E����I��$��@$����M��$�I��$�M�������L�u�M��M��I���M��tzL��L��M���s�
I��H�C0H9C0u�I;\$��H��L����
L������L���n�	E��H�
#!H�=���I��H��@!H�7!�HE�1��LN���7�L�u�M����I��$�L�zM���Q��������E�I�MH��!���H����H����
I�D$�Y���L��A������H���L��([L9����H�U�M��I��D�E�I�I9���A�E�H�I9�tY;Cu�H�KI9Mu�A���I�|$`��I��H��tG���I��$X��H��H��t,H��L���9�H��L����M�mH�E�I9�u�D�E��4���D�E�H�
���=����H�U�I�ED�E�H9��	���H�H9�u����A����5��H�~!1�1���&
A����fD�5��H�!1�1��&
�ً
�v��a��΃���f��&�����5~�1�H�1!1��j&
H�
[���=M��A����^��]M��H�5�F�H�=�}��:�f.���UH��H��dH�%(H�E�1��3�H�E�dH+%(u�1���M����UA���TH���!E1�H��AWAVH�� ���AUL��{���ATfIn�L�� ���SH�����H��xdH�%(H�E�1�ƅ���Dž{���HDž����H�H�
�!D��H�iH�� ���fHn�H���H�
!Dž���fHn�H��!fl�fHn�H�F�(���fHn�H�ި!fl�H������H��&!�8���fHn�H��!H������fl�H�vH����H��|���fHn�H��!�����fHn�H�����fl�H�gH�
��!H��@���H��}���fHn�H�`!���fHn�H��`���fl�H�fH�U!H������H��~���fHn��H���H��!fHn�fl�H������H��H�����fHn������H�!fHn�H�� ���fl�H�!L��H�������������l���������}���t��|����h��{����[f�(�����1�H��������H����������H��������~���Dž����������1��H�H���H�����H�����������H��p���H�����H�����������FI��H=�����������I��$([H�H9�t@E1�A�f�H���H��L���^�	�{H�ED�I;�$([u�E��t	�����tCL���JH�E�dH+%(uk��l���H��x[A\A]A^A_]�@H����[�p���H�=�~"�^���f.���l����H�y~"L��H��1��d�L��H���)��4I��@��UH��H��dH�%(H�E�1�����H�E�dH+%(u���H��D��UH��H��dH�%(H�E��F�º�����H�E�dH+%(u���H��ff.�UH��AWAVI��AUI��ATI��SH��(D�E�dH�%(H�E�1�H�E��H�E���
L���sN��H��H�����L��L���R��E�<$A��#���)L���=N��I��H����D�8E�����/C��H��f.�A��|tzE�~I��E��tlI��DAt�A��|t[H�u�L���b��H�E�H��tF�8 uA�xuu;�xsu5�}�t�YO%��U����,�9�O�1҅�H�H�A�D�DA�$L�s����f�M���K����H�E�dH+%(uH��(L��L��[A\A]A^A_]�Q���#G����UH��SH��H�_dH�%(H�M�1Ʌ�t$H�1�H�U�dH+%(uKH�]���fDH��H�5�o���jH���t#H=�vH��5��H�Y|"1�1��
�������F��@��UH��H��H�5�!f�H��H��pH�@dH�%(H�M�1�H�u�H�5�!H���H�u�H�5�!H�M�H���H�M�H���H�M�H�
3"H�u�H�5}!H�M�H���H�H�E�1�H�M�H�u�)E��u	H�u��g2H�U�dH+%(u����E�����UH��f�H��H�5!H��H��@H�@dH�%(H�M�1�H�
z7!H�u�H�M�H���H�H�E�1�H�M�)E��u	H�u���1H�U�dH+%(u���SE����UH��AVI��AUATSH��L�oH��dH�%(H�E�1��G��H�xI���sV��H��tNH�xI�T$L��H���?��I�EfIn�I�]fHn�fl�H�1�H�U�dH+%(uH��[A\A]A^]ø����D��@UH��AWI��AVI��AUATSH��(H������H��dH�%(H�E�1��XG��L��H���&H���)H��I�ľ1��R_��A�Ņ���L���?=��I��H���'�
H�SH��D��H������1���X��H������H9�uCL����@��D���B��L����&H�E�dH+%(��H��(��[A\A]A^A_]�@�X��������H�������8��/L������L��5��I��H��y"�1��u
�u�����W��������H�������8�}/�5Q��H������I��H�'y"1��0
�@���H�������5"�H�v
!1��������
�����C��������@UH��AUATI��SH��dH�%(H�E�1���>L��p��w>���P�XI������I�Hc��Hc�H�H���T��H��tFI��H��H��L����3H�=
!L������L����H?��H�E�dH+%(u+H����[A\A]]Ë5J��1���H��!�0
���9B��f�UH��AWI��AVI��AUATSH��(H������H��dH�%(H�E�1���D��L��H���u$H���)H��I�ľ1���\��A�Ņ���L���:��I��H���'�
H�SH��D��H������1��gV��H������H9�uCL���S>��D���?��L���i$H�E�dH+%(��H��(��[A\A]A^A_]�@�U��������H�������8�E-L������L��5�I��H�w"�1��
�u����KU��������H�������8�,�5�߅�H������I��H��v"1��
�@���H�������5�߅H��
!1��������
�����@��������@��UH��AUI�պATI��SH��H�5�
!H��dH�%(H�E�1��>����u=H�5�
!L���O����u\H�5�
!H����N����tH�5R"!H����N����u I�]H1�H�U�dH+%(u(H��[A\A]]Ë5�ޅH�v"1�1���
���������?�����UH��AWAVAUATSH��8dH�%(H�E�1�H�E����hI��H���\L�m�L��L���H��H����L��L��H�������1L�-=
!H�E�L��H�E��!H�E�H����H��H�5
�!��T��I��H���WL�u�L�m��L��
L��L���O��H���t/L�}�H��L���`��t�L��H�5�!�1��S���@H�}�H��t�r;��L���
B��H�}��!H����	1��"H��f�H�}���t����H�U�dH+%(��H��8[A\A]A^A_]Ë54݅�L��H��!�
H���d	������H�M��5݅1�1�H��!L)�H����
�5�܅L��1�H��!1���
H�M�1�1��5�܅A�^H��!L)��
H����<����5�܅L��1�H��!�
H�}�� H�����Z����y=��f�UH�=�!H��AVAUATSH�E�!H��H��dH�%(H�E�1��������H�5g!H�=d!�q������qL�%b�!H�=X!L���S������S��0H��I�����L��A���/E���/H��H�=)!�������H��H�="!�������L��H�=!L�-k!���L��H�=!����L��H�=!����L��H�=!L�e����1�L��H�
!L���)L����xH�}�H�����H�}��9��1�H�
!L��L���K����xH�}�H���W���H�}���8��1�H�
)!L��L����K����xH�}�H�5�!�!���H�}��8��1�H�
�!L��L���K����xH�}�H�5��!���H�}��b8��1�H�
�!L��L���YK����xH�}�H�����H�}��08��1�H�
d!L��L���'K����xH�}�H�����H�}��7��1�H�
D!L��L���J����xH�}�H���U���H�}���7��1�H�
9!L��L����J����xH�}�H���#���H�}��7��1�H�U�dH+%(uH��[A\A]A^]�@��������:��ff.��UH��AWAVAUATI��SH��8dH�%(H�E�H��4uH���H�x�R������TA��$�����A��$�����I�\$PM�l$PL�5�!I9�u�:f�H�I9�t0H�sL��������y�5�؅H��p"1�1���
��DI�\$`M�l$`L�5T!I9�u
� H�I9�tH�sL���|�����y��fDI�\$pM�l$pL�5/!I9�u�(�H�I9�tH�sL���<�����y��k���I��$�M��$�L�5�!L9�u�f�H�I9�tH�sL�������y�E��$�E��tA��H�]��1��H��L��F!��aS��H��H�=C!�2����M��$�M��u}A��$���A��$����A��$����nA��$�����E��$�E����1�H�U�dH+%(��H��8[A\A]A^A_]�f�H�]�I��
�1�H�߹�L��E!�R��H��H�=�!�i���D����5�օH�o"1�1���
������v����1�H�}�H�
�!�H��!�G����x#H�}�H�5ϊ!��H�}����4��������5�օH��n"1�1��
�1�H�}�H�
�!�H�J!�RG����x#H�}�H�5Q�!��H�}����#4����������59օH��n"1�1��%
�5���1�H�}�H�
!�H��!��F����x#H�}�H�5�!�N�H�}�����3�����M����5�ՅH�nn"1�1���
����H�]�L�-�!1��H�
�!L��H���F������H�}�L�=��!L�����H�}�A���U3��E��xv1�H�
�!L��H�߾�GF����xYH�}�L����H�}�A���3��E��x<1�H�
\!L��H�߾�
F����xH�}�L���m�H�}�����2�����|����5�ԅH��m"1�1���
���H�]��1��H��L��C!��4P��H��H�=&!����0����5�ԅH�!1�1��
���f�1�H�}�H�
a!�H�J!�RE����x#H�}�H�5o�!��H�}����#2���������59ԅH��k"1�1��%
�5���1�H�}�H�
i� �H��!��D����x#H�}�H�5�!�N�H�}�����1����������5�ӅH��k"1�1���

����1�L�m�L�=�B!L�5	!�Cf.�I�$��H�x(�!?�L��L����1��=VL��L���R��x9I�$��H�x(��>9�|�I�$A�|$4H�x�����I�|$��������53ӅH��!1�1��

�/����5ӅD��1�1�H�D!�

�5�҅H�K!1�1���
����5�҅H�Qj"1�1���
�����3��fD��UH��AWAVAUATSH��H�$H����dH�%(H�E�H�L��0�H��L��H��(�1��H��&���u������|�{8����������L�5'�!H�=��!L���z�����H��������rH�5�� H�=B� �O����bH�=� �sI��H���bH��1�1���M��A�Dž��8L���1��D�����.���{8D��(��)H�5��!H�=�� ������H�;L��(��1P	ƅ���+�������L���2����x��.��=�'����tӀ{8�L��H�=N� �j���������{8uIL����L�����%fDHc�L��L��L��D����7��{8u��L��D���>�����fo�
%D���)���)���fo�
%)���fo�0�f��@�f��P�f��`�f��p�fo�fs�f���~���f��f~�fp��f~�Љ����L�
k� A�.1��H�
]� H�\� H�5d� L�->"!��E��D��0�H����L��!H�5Ki"�Ak�.����AU�.)�R1�H���Q�P1��E��H�� E��A��T�f.��5~υ1�H�k� 1��j	
L���hD���z.���{8u���I�������?�����H�U�dH+%(��H�e�[A\A]A^A_]�DAU��
�.��
)�L�*�!R���P��H�5\h"1���D��I��H�� I���CA�N��G�����D����Ak�.���������.AUL���!)�R���P�AU��
�.��
)�L���!R���P��H�5�g"1��MD��I��H�� I���A�N��G�����D����Ak�.���������.AUL�U!)�R���P�H������D��H����%;���������D���H���Hc�L��H�������z����H�=� �DC���-����D����L�3� Ak�.�����.)�AUH�
*"�H�5�f"R����P1��?C��H�� ����fDD����L�R�!Ak�.�����.)�릋�����S����=���H�������5�̅H�� 1�H��1���
�i����5�̅H�
�e"H�s� 1��
������o����5�̅H�p� 1�1��
A������#����5�̅H��e"1�1��o
�݋5k̅H�Z� 1�1��W
�ŋ5S̅H�]� 1�1��?
�����E-��D��UH��AWAVAUATSH��H�$H��8dH�%(H�E�H�H���&H�������u��v���kH�SPH�CpH9Cp�|H�
t� H�KH�5�˅H�%� �1��
�3�����L�=�!L�5��!L��L���������H��������H�sHH�=�� �����Z轡H�=%� ��I��H���eH��1�1��)G��L��A���E���E��D��1��!(��L��D�����zH����H����H��1�L����1���F��������y"�0H�
ᛅHc�L���B��H��u�����L����7����̋����)��H�����k�C<L�5�� ��uL�5�� H�5e~!L��������H�;�I	�{<����L����H�����)fD������H���~+����x�������眅��t�L��L���8��֜���t+�	f�H�
�Hc�L����A��H��u�L��D����6�����D���(���"��|�����4�r�����H�U�dH+%(�.H��8[A\A]A^A_]�DH���H9���p���H�CPH9��?H�
e!H�KH�^�����5ɅH�� 1�1���
�k���DH�KH�5�ȅ1�1�H��b"��
�B���f��5�ȅH��� 1�1��
����Di���@��H�5�|!L��������X����5|ȅH��� 1�1��h
�����5aȅH�
fa"H�� 1��H
����������fD�L��D���p5�����5���H�
I��Hc�L���!@��H������H�=(���-�����fDH�C`H9C`�����H�KH����f��=���L����H�=ޘ�H���-���5�DžH��1�H��� 1��
����<��L���8��5jDžL��H�L^"I���1��M
�����5FDžL��H��� �.
�����4(��@��UH��!H�
$!I�TfHn�H��p!fHn�fHn�H�
�� L���!H��AWfHn�H�
� AVH����L����fHn�AU�L��@���L��P���ATL��@���L��`���SH�~� fIn�L�-`��fHn�H�� fl�fo�fHn�H��(����L��H��p���H����H�����dH�%(H�E�1�H����H��� L��������H�H������HDž ��������H�����fHn�L��fl�H�����H�pDž`���fHn�����fo�H��_"fl�H�����H�v�h���fHn�H��ŅfHn�H�8� fl�H������H����H�
'� H�aH�� ���H��$����x���fHn�fHn�H�
�� fl�H�V_"H��@���H���������fHn�fHn�H��� H�Cfl�fHn�H�t�(���fo�fl�fl�H�������������fIn������fo��H�H��@���H��8���H�FfHn�H��^"H������H�
g� fl�fIn�L�����H���fHn�H�U� fl�H������H��^"fHn��X���H���fHn�fl�H�����H�
��!H��^"fHn�H����H�NH���������fo�fl�H��`���H�
�� ����fHn�H�
�� fl�fHn�H�
�� L������h���fo�fHn�fl�fIn�H��8����x���fHn�H�
c^"fl�fHn�H�
���H������H������H�G����fo�fl�H�� ���H�
e� ����fHn�H�
K^"fl�fHn�H�gH��X����(���fo�fl�H������H�
� �8���fHn�H�
9^"fl�fHn�H�
� H�����������fo�fl����������fHn�H�
!^"���fHn�H�
��Dž���Dž����fl�Dž�����H�����H�mH��@���H������fHn�H�
^"�����fIn�fHn�H�
��fl�H������H��x���H������L���!fHn�H�
4� �H���fIn�H������fl�H�	DL�� H�����H��,���fHn��X���fIn�H�
�]"fl�H�� ���L��!H���������fIn�I�˹$L��fl�L�����H��H��]"H��������fHn�H�nH������fl�H��@���H�� fHn������fHn�H�p� H��]"fl�H��`���H��]"fHn��H���fHn�H�^"H��]"fl�fHn�H������L��)�����fHn�H�q� fl�fIn�L����)�����fHn�fl�fIn������8���fIn�fl�fIn�Dž�����H���fIn�fl�fHn�HDž����X���fIn�fl�H��x����h����#��L��
�#��L���"��L��
��"��H����H�=�蚦��������~PH����H�5=�!L�hL���/����uDž������H�����!H�5l?!L���q/�����QDž��H������H�������L��A�H��H�����#�A�Ņ���uH������������H�d�H����L9�@����nH�����t?������~�1	Dž���H����H��H��tAH�����<*	�����xE����H����H����Љ���H�����6	H��@���L�7L9�t&�H�GM��I�FL�0�M��L��M�6M9�u�H��P���H����L�7I��H9�t'f�H�GM��I�FL�0�
��L��M�6M9�u�H��`���L�/L9�t"H�GM��I�EL�(����L��M�mM9�u�H��p���L�/H9�t!f�H�GM��I�EL�(���L��M�mI9�u�H�E�dH+%(�\����H��([A\A]A^A_]�fDH�Y�H�����m���DH����L���������L���[A�5Y��L��1�H���!1��B����DDž��L�����q���f�H��������H�����������$��������H����������ƅ$������DH����H����L����1�H�����8	������������5���H�Z"1�1��H����L��H���!葪�Dž��������Dž���������]��f.���UH��AVAUI��ATI��SH��H�5�� H��dH�%(H�E�1���+������H��� H�5>� H����+�����AH�5�!H���+�����:H�5I� H���+�����H�5S� H���+�������5���H��1�1�H�� �A�E������m@H�5� L���A+����u}H���|H��L�%����5��H����H��tf�H��H�H��u�I��H�x	�vH��I�$H�x�9��1�H�U�dH+%(�MH��[A\A]A^]���H�5�� L���,����u�M�t$�.L���F.��I��H���H�5[� H���{*�����H�5Z� L���d*������H����M)�L��H�=�� L���.�����lL��L��H�=� �t.�����RL��L��H�=�� �Z.�����8I�}�uL��L��H�xI������H������~?��fHn�fl�A$L�%*������DH�E�dH+%(�H��L��[A\A]A^]�a��A�E���A�E���A�E�z���H��t�M)�L��H�=�� L���-����t3L��L��H�=� �-����tL��L��H�=� �j-��L�� ��uLI�}�uL��L��H�xI������H������~L��fHn�fl�A$L�%7�����L��!�5ḅL��1�1�H��V"�������5ø�L��1�1�H��V"���������5���L��1�1�H�&V"���	���@UH��AWL�=�� AVI��L��AUATI��SH��(H����dH�%(H�E�1��'��A��H��u��@H�H����H�sL���X'����u�H�[E����H����1�L��L��H��1��\���G-��H��@������8��5ҷ�H��1�I��H��� 1���H�E�dH+%(�H��([A\A]A^A_]�E���H�5>� L���&������L�--� L��L���&�����H����1�H����M��H��H�h3"��(�����9���H����E1�1�H�Z� H�5�8!H�=O� �/3��H������������fDH�H��f�L�%�� HDž0���H�����H�&w!L����fHn�)�����L��fIn�fl�H�� ���)� ���f��������H����Dž�����ƅ��������������L����������L���x�
H��������D��L��蜻H������L��H�������a��H���������~H���
1���(��������L���߼
H��L��ID�H��� 1�L���&���������H����E1�H��� H��L��1����H�����]�����H��� �n���H�
Ն��#�H�=�S"�o-��L���W�
���f�H�=h� �T"��H���s����8�j���H�����/H���(��I��H����H�xL����$������1�L��H�����H�� �%��������H����E1�H��� ����H�E�dH+%(���5���L��1�1�H��(H��� [A\A]A^A_]�t�H�
݅��%�H�=�R"�w,��L���_�
����������L���<���H�� I���?���H�=���H��R"�1��!��L����
�L���L�%�� ����H������/H��H���p'���tH�kfmclienH�Hf�P	����H�
-����H�=�� ��+��������ff.�f���UH��AVAUATE1�SH��=�L���	I��H��dH�%(H�E�1�f.�L���8��D��H9�DB�I��`M9�u�H�=�Q"L�5�� ��(��f�H��D��L���1��)��H�{H��`�(��L9�u�H�E�dH+%(u
H��[A\A]A^]��������UH��AWAVAUATSH��H�$H���<H� � L�=���L�5…���\�L����H��d�I��L��fHn�H�5F� dH�%(H�E�1�ƅc�Džd��H�H�
��!H�aHDž��H����fHn�H��c�H�
� fHn�H�� HDž��H�=��!fl�H���H�mH��@�H�g� ����~#D�H��`�H�wfl�H����H�&� �H�fHn�H�0� fl�H����H�i����~�C�H���H�� fl�H�� �H�� fHn���fHn�H�}E!fl�fHn�H�
.!HDž@�)��fHn�H��� H�=!fl�fHn�H�4!)� �fHn�fHn�H��`!fl�fHn�H�
�� )�0�fHn�H�/�!H�� fl�fHn�H��!)�@�fHn�fHn�H�5�� fl�H�ܖ!)�P�fHn�fHn�H�
I� fl�H�2!)�`�fHn�fHn�H��!fl�H��1!)�p�fHn�fHn�H�5� fl�H��� )���fHn�fHn�H�
��!fl�H���!)���fHn�L��fHn�fl�H�>�!)���fHn�L��fl�H����H��N")���fHn�fl�H��p�)���HDž��HDžx��r�H��H�=(����Å�t-H�E�dH+%(��H�Ĉ��[A\A]A^A_]�fD��\�E1�L��L��H���L��p�����c��	M�$$M���\��d����=��������H�5�� L�����L��h�����H�=�� L�=�� ���L��I�����H�=�� H��H��H��!HD��eqH��� �L��H��I��1��I�����qH��h�L�������H��h����H�z��H��tDH�{L�����H�H��u�M��tL��L���|���L��H�=?� �m����5뭅1�1�H�M"���������p���D�H�5�� L���
�����lH�=1� �pH�����H�,� H��I��1���
H����H����#���Å�������%�=���1�H��h�M��L��H��� ��!�����R���H��h�E1�1�H��� H�5W� H�=�� �cs���fDH��H�5�� �1���"��L��L��H�=�� �lH�U�H�5�� 1���"���P���D�H�5�� L����������H�=�� �po�H�=�� H�����E1�L��1�H�5W!H��� H������r���f�L��1�E1�H��h�H�L� ������l���L��h��`���@L��H�%� L��1��E1��������4���L��h��(����L��1�E1�H��h�H��� ���������L��h�����@L�%�5��1�E1�H�p�H�5�� M���q!��M��$�	f�L���H��D��H9�DB�I��`M9�u�H�=�I"L�=�� �� ��f�L��D��L���1��!��I�|$I��`� ��M9�u�H���H�5� �1��� �����f��5ު�H�*� 1�1��������5ê�L��1�1�H�J"���������f���UH��H��dH�%(H�E�1���t���������H�U�dH+%(u���k��ff.���Uf�H��AUATL�m�SH��H��HL�g dH�%(H�E�1�)E�)E�E�A��$�uzH�L�CL��H�5�� 1�����I��$ H��t@H�5��!�1������
�#��H�E�dH+%(u9H��H1�[A\A]]��I��$H��u��ĐI��$�L���K�q����
��fD��UA���TH�o�!E1�H��AUATH�����SH�"� fHn�H�n� H��XdH�%(H�E�1�ƅ����ƅ����ƅ����ƅ����HDž�����H�H�
�i!D��H�HH�����H������fHn�H��� H�� ���fl�H�iH��`���H�汅fHn�H��� ����fHn�fHn�fl�H�0� H�fH������H������fHn�H��� �h���fHn�H����fl�H�kH�
Q� H�� ���H������fHn��x���H�� fHn�fl�H��@���H�mH��� H������H����������fHn�fHn�H�BG"fl�H������H�v�(���fHn�H���fl�H����H����fHn������H��� fHn�fl�H�����H�����H��� ���H�������}�������b�������-H�f��f�D������H�]������H���������������������Dž�������������WH�=��H��L�-�w���I��)�0H������H�
�_������1��NH��H=�wpD������E���RE��H���EH��P\1�����l����DA�H����H�5ww�D��H�����H���
)H���%1�H�U�dH+%(�8H��X[A\A]]�f��g
1�H�5����H��H��臆
H���8
1��H�]�H�="L�%�v�H����G�¸��)u�1�H��H��!L������������i���@1�H��H���!L������������1��=����k���xgE�������E1䀽������������f��H���CD����������fD�5��H��D"1�1������D�5H��D"1�1�����������UH��ATI��SH��H�5� H��dH�%(H�E�1������t1�H�U�dH+%(u$H��[A\]�f�H�����I�$H��t
A�D$���r�����ff.���UH��AUATSH��H�$H��81ɺdH�%(H�E�1�L����H��L���{LH��t1L����L��L��������t?H����H���L���9����u4�H�U�dH+%(u;H��8[A\A]]����H��1��:tы5���L��1�1�H�}C"�������UH��AWAVAUATSL��$���H��H�$L9�u�H���dH�%(H�E�1�L������A��H��L��L��X����s�
�/L�����H����H�xH�5I!H��������T��������H����L���H��H��h�����
�/H���N��H���m�L������H��L����D���PH������1�M��L��� H�
鈅H��H�� �*%E����L��h���� L���]=����H��M��H��AVH�
���H��� L��� ��$��H����ZY����H��X���H���t����W�5ꡅH�ٿ1�H�B"���H�E�dH+%(����T���H�e�[A\A]A^A_]��H���(
��I��H���+���H������L���1�H��� H��`����($L��H���H��p���H�����L������H��x���DL����	��H����xu�L��p���H�X�L��I��H��� 1�L����#�1�I��H��x���L��H��� �#H��`���L����O��u�H��X���L�����H��n!�L��H���HDž����L������HDž�����I#H��x����1�H��h���H�Un!�(#L�-��M��u����L�+H��M�����L��L��L���r���u�H��h���H������L���X��������H������H9����������H��p���H��x����H���1�
L�������5ן�H��1�H�V� �������L��L��H���H��p�������4���H��������uA�/H�����H��t�H��������u �/H������H��t�H�����DžT��������i����D��@��U��f��H��3!H��AWAVI��H�5�� AUA��ATL������SH��0���H��H��dH�%(H�E�H��� )�����f��)����)�����)�����)���fHn�H��D!Dž\�������fHn�H�9_!ƅY���fHn�1�ƅZ����H�H�aƅ[���H�
pv!H��0���H��`���H�=x���HDž`���fHn�H��� fl�fHn�H�kHDžh����8���fo�fl�H������H������fHn��H���fHn�H��� fl�fHn�H�rHDžp��������fo�H��� HDžx���fl�HDž����HDž����HDž�Dž��������fHn�H�Q� H���H��h���Dž����fHn�H�� fHn�fl�H�pDž����H��P���H��p���fHn�H�f="�����fo�fHn�fl�H�PDžP���	H������H��[���fHn�H��� ����fHn�H�����fl�H�lH��� H�����H��Z���fHn�H��� �X���fo�H��0���fl�H�MH��p���H��x���fHn�H��<"�h���fHn�fHn�fl�H�[� H�fH�����H��Y���fl�fHn�H�v� �����fHn�H���fl�H�uH�5� H��0���H������fHn�H��� ����fHn�fHn�H�2� fl������fl�fIn�H��� �x����H���fHn�H�-<"fHn�fHn�H��� fl�H�����H������H�
	� fl�H�����H�v�����fHn�fl�H���H���fHn������H�0� fHn�fl�H�����H��\�������fHn�H�5*� fl������fHn�fHn�fl�H��;"�8���L���X���H��p���H��;"H�����HDž����5���D�����t+H�E�dH+%(�x��D���H�e�[A\A]A^A_]�L�����E1�H��L��L��D����H��`����	���c	L������Z����[��\���HDžH�����~�MH��H���H��x���H���Y��Y���1ɺ����1�H������H������������`�
H��0���H=��/
H�x@H���HD���g�����o��Z����^	H��`���H���}1��
I��H���jL�xH������L�����L��@���L�����M���9H�� ���L��8���L��(����{�5��M��L��1�L�
%� H�a� �����=���8����H��(��������I�O�5���1�I��H�L� 1���L���l�
I��H����H��H���M�gH���
PH��8���L���^�H��A���3QE���(	H��8���L����9H��L��L��jH��H���E1�E1�1��;V^_�������5��M��L��1�L�
�� H�z� ����R���fDL�� ���L���!�
H��h���H���`1��j�
I��H���ML�xH������L�����L��@���L�����M���H�� ���L��8���L��(����~fD�5v��M��L��1�L�
�� H��� ��R�����8����H��(������[�I�O�5+��1�I��H��� 1���L���܉
I��H����H��H���M�gH���}NH��8���L�����H��A���OE����H��8���L���;8L���cV���3����5���M��L��1�L�
|� H��� ����l���L�� ���L��豲
H��p���H����1��
I��H����L�xH������H��@���M���zH��(���H��8����I�N�5��M��1��L�
7� H�_� ��H�������-�
�5땅�L��1�L�� H��� ����%���8���ZH��8��������I�O�5���1�I��H�a� 1���L���T�
I��H����M�gH��H���H��L���F���m���H������L�wM����L�-%� �I�~��T������I�N�5!��M��M��H�q� �1���L���̇
I��H��u�H�������(�
�5攅L��1�L��� H��� ����4���L��(���L����
��[����4H��x���tH�5�e�H��0���1�H�3��^H������H����1���
I��H����L�xH������L�����L��@���L�����M���aH�� ���L��8���L��(�����L���S�����5���M��L��1�L�
� H�� �����5	���8���BH��(��������I�O�5���1�I��H��� 1���L���d�
I��H����H��H���M�gH���KH��8���L���V�H��A���+LE����H��8���L����4L���KR���#���H��H��H���1�E1�jE1�L��L���#QZY���	����5��M��L��1�L�
�� H�$� �����B���fDL�� ���L���	�
H������H��t��Y����1����f�H��0�����
H��H����G����HDž0������1���<H��H����L�xM����L�-�� L�5(� f�I��7I�I����Q�����5!��M�GL��L��L�
>� �1���L�����H���0�
�5�1�H�
� H��� ����+��H��@������8����5���H�3"1�H��1������f.�M�G�5���M��L��L��1��q�L���I�L���1�
I��H������H��荭
�5K���1�H�
� H�+� �-�����H���������H��h�������H��p�������H��x��������H�������������[����������u
��Z����H��L���}�I�O�5���H�U� 1�����z���fDI�O�5���H�-� 1���k�����fDI�O�5Z��H�� 1���C����fDI�O�52��H��� 1�����r���fD��v:I��H���L�`L�-� M��tMf.�I�|$�65I�L$L��H�=�`�I���H��1����H����L���u�
I��H��u�L���ի
��H�������5���1�1�H��� �s�������0�����D������蘫
�k����5Q��L��1�H��0"�7��X����50��L��1�H�c0"���/����5��L��1�H�B0"��������F���5䎅�H�?� �1����DžD�����������L���$���H�� H��L��1���{����5����H�� �1��{����fD��UA���E1�H��AWI��AVH�����AUL�����ATL��SH��� fHn�H���H��dH�%(H�E�1�HDž�����H�H��D��H�vH�����H�fHn�H�w/"H�� ���fl�H��/"H�������芊Lc�E���4H�=fڄ�3ڄ1��[����R
H��H����O�,�L�5d/"L�����JL�L+ON�I�H��H��L�� H�P-V1�L��QH���AR�.��H�� I��M9�tAI�7H���XL���O�
H��tZH����H�p H�H�4H�W t�I��I���f�H���
1�H�U�dH+%(uXH�e�[A\A]A^A_]��I�H�5K� �����m����5���H�� 1�1���������L��H���oy�z�f.���UH��H��dH�%(H�E�1�H�E�dH+%(u���?�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�1����ff.�f���UH��H��dH�%(H�E�1��G��H�U�dH+%(u�������UH��H��dH�%(H�E�1�H�E�dH+%(uH���H�=� ��|���g����UH�
�� H��H��L�dH�%(H�E�1��H�ٿ HE�H�E�dH+%(u�H�V)!�L��1��������UH��SH��dH�%(H�E�1��tH�E�dH+%(uHH�]���f�H���(c��t�H�E�dH+%(uH�H�]��7��H�=�,"�����f�UH��AWAVAUATSH��(dH�%(H�E�1��>���U�I��I��E1��x@��E��t'��L��1�L�Z� H�ľ ���H�
B� 1�M��E��H��� L�������~`Ic�L�?
A�����
�8I��tDH�5l� L������U�I�ƍ9��l���E���m�����	H�
�� H��!HM��@H�E�dH+%(uH��([A\A]A^A_]��e�D��UH��AWI��AVI��AUI��ATM��SH��HH�EH�H�M�H�E�H�E H�E�H�E(H�E�H�E0H�E�dH�%(H�E�1��}t
��!I�wM��tH��tL����
���I�wH��tH�}��H�}�辙
���A��;I� M����L���f�������M��tA�<$��H�M�H�9�!H��1���d�A��M���8H�}��-A��4�H�޿ A������A��5u�H�M�H�.� H��1����L�m�M����A���H�E�M����H�5�� L�������tsL����L��H�}�M��H�H�|� �A�|�.H�]� HE�1��{���H�@� �H��L���!�A��1��v���_��E���H�u��-��H��1�H��� L���!�>��_H�u���H�����H�=�"H�ٺ��"���H�}����H�}��~A��A�tL�u�M�����H�E�dH+%(�lH��H[A\A]A^A_]�fDM��t;I�wL��蟗
��t+A��%I� M������?�����DM��t�I�wL��蟗
��t�A���I� �����H�߹1�H�ֺ L�]� ���^L��H�߉����H�E�dH+%(��H��HH�޿
[A\A]A^A_]�~���fDL��H��� H��1����L�m�I� �AH�}����I�G �����?�	���H��� H�E���f.�H�E�H�E��u���M��tA�<$��H�E�dH+%(��H�M�H��HH��H���!1�[�A\A]A^A_]�%�DH�޿
���L�m�M������H�}����������fD�H�߾1�L��!H�� ����I]H�u�H�߉��;���H�ٺ�H�=:"������DH�M�M��H�`� 1��H���{�A������H�E�dH+%(uL�������T�H�u�����ff.���UH��AWAVM��AUI��ATI��SH��H��8H�EH�wH�M�L�E�L�?H�E�dH�%(H�E�1�H�����u	H����A�|$�eM���\I�t$L��返
���GA�|$I�|$(��H���wL���e����DA�|$�A�|$��1�H��H��!L����W�H�}�tVA�|$tN��L��1�L�u�!H�׷ �&��[H�u�L�������L����H�=��!�
���H�}�tVA�|$tN��L��1�L��!H�z� ����D[H�u�L�����6���L����H�=5�!���M��tYA�|$���L��1�L���!H�� �j���ZL��L��������L����H�=�!�O���H�]�H����A�|$���L���1�H��� L�L�!���ZH��L�����r���H�E�dH+%(�SH��8L����[H�=Y�!A\A]A^A_]�����H����L���o���A�|$t�I�|$0H���˚
H����f�H�E�dH+%(��H��8[A\A]A^A_]�fDH���@�
���W���A�|$uHI�|$(H��ufA�|$L�����H�=� ����A�|$uL���
��@I�|$(H��uM��u1I�|$(L�-� �<�M�������?u��%���DA�|$tiA�|$��A�|$t<L���ԢL��I��H����L��H�v� �1��_�I�|$(�H<�&L��H�w�!�L��1��7�I�|$(� <L���%��I�D$(���A�|$t�L��H�q�!�@��H�=� ������DH��H�A�!�L������H�E�dH+%(u.I�|$0H��8H��[A\A]A^A_]鏗
�H�a� �F������UH��AWI��AVAUI��ATSH��hH�M�L�E�L�M�H��x���dH�%(H�E�1�H�EH�>�E�H�E�H�E�H�E���I�EI�E�E1��Vf�I��K�'���S����sug�E���/�c�ƒ�HU��E�H�H����H��L��H����
fDI��L����I9���C�4'@��%t�L����
��fD�5~~�H�� "1�1��j�L��%�݆
�3L���҆
렋E���/���ƒ�HU��E�L�21����H�5J� L���l�
H��L����H9��W���A�4@��"t@��\t@��
t�L���h�
��fDL��\�S�
A�4L���F�
�@I�}H��x�����H�E�dH+%(uXH��h[A\A]A^A_]�f�H�U�H�BH�E��G����H�U�H�BH�E�����1�L���6�
���8����B����T��@��UH��AWAVI��AUI��ATSH�]�H��XH�EH�u�1�L�'H��L�}H�M�L�E�L�M�H�E�dH�%(H�E�1��Y�
A�}L��L�$� H�
�!H��� �ID�1�����L�]�A�EM���rL��H�α H��L��1��#���H�
��!M��tM��H��� H��L��1�����H�}�H�
{�!tL�E�H��� H��1�L������H�
Z�!M����1�M��H��� H��L�����H�}���H�
(�!L�E�1�H��� H��L�����H�}���H�
��!L�E�1�H�y� H��L���_���H�}�tH�
؍!L�E�H�q� H��1�L���9���H�
[� L��1��H�s�!���H��蔂
H�E�dH+%(��H��X[A\A]A^A_]�f�H�}��=���H�}��\���H�}��w����DL�{� L��M�������H�}������M������H�}������H�}�����H�}��/����I������fD��UH��AWI��AVAUM��ATL�e�SH��xH�]H�}0H�U�H��p���D�uH�]�H�u(H�] H�M�L��x���H�]�I�H�u�1�H�}�L��D��o���dH�%(H�E�1��Ԁ
A�H��L��� H�
e�!H�p� �ID�1��G��L��p���A�GM����L��1�H�� L��H�����H�}�H�
�!��L�E�1�H�ү L��H���q���H�}��>H�
�!L�E�1�H��� L��H���G���M����A�}�SH��x���H����8t"H�
��!L��x���L��H��1�H��� ���H�}��QH�
q�!L�E�1�H�o� L��H������E���2H�
I�!1�L�E-!L��H��H�S� ���H�}�tH�
 �!L�E�H��� L��1�H�����H�}���H�
��!L�E�1�H��� L��H���W���H�}�tH�
Њ!L�E�H��� L��1�H���1���H�
S� H��1��H�k�!���L���
H�E�dH+%(��H��x[A\A]A^A_]�f.�H�
`�!1�M��H�I� L��H������H��x���H�������H�}�������E������H�}����H�}������H�}��%����?���H��x���H���d����8�9���H�}��[���E���z���H�}������H�}�t����@M�����A�}�4��������L��� H�}�L���j���H�}������M���/A�}�����H��x���H���l�8�[H�}�����E�����H�}�tjH�
S� ���@H�}�����M����A�}�����H��x���H��t	�8�>���H�}��`���E������H�}������ƅo���H�}����o��������f�H�}�����E���3���H�}��p����L���@H��x���H�������8�����H�}�����E��������fDH��x���H��tt�8u?H�}������L��E������H�}����H�}���H�
%� ���fDL���A���H�}��c���E�������H�}���������@H�}��;���E��t-L���V������H�}�t4��o��������H�
�� ���L���c���H�}�u�H�
�� �����o���t����f.���Uf�H�
0�H���H��AWAVL�5ī AUL������ATA��H������SH��1�H��(dH�%(H�E�1�H�F������(���H�����H��P���H�P�fHn�H�t��8���fHn��X���H����h����x���fHn���fl�H�����1��H�L��)���H��(���fHn�fHn�H��� HDž����fl�H��� H�
� HDž���H������H�j)��fHn�fl�H�����H������fHn������H�N"fHn�fl�H�� ���H�dH�
4� ����fHn�H�
� HDž���ƅ����Dž����H��`���H��)���Dž ���fHn�H��"H������fl�H�vH������H��*���fHn�H�"�h���fHn�H����fl�H��,���H�
F�!fHn�H��"����fHn�H��@���fl�H�oH�
� !H������H�����fHn��(���fHn�H�8� fl�fHn�H�
P3!Dž�������fHn�H��+���H�
� fl�fHn�H�� Dž@��������fHn�H�
9� fl�H�����H������fHn����fIn�H�y"fl�fHn�H�����Dž�����H���fHn�H�
�"!fHn�fl�H��"Dž����X���fHn�H�
�� fHn�fl�H��q�HDž���������fHn�H�
07!fHn�fl�H�[� �����fHn��fl�H�� ���H�>"H�����������n�L��1�L���ynD��L��H��H������A��mH�����Lc�H��tH�5I�!���H�����H��P����G��(������������NH���H�8�fHn�fHn�H���fl�H�
���fHn�)���fHn�H���L��P���fl�H�����L��)����E���LN�<�B��f�A�|$wuXA�|$uPH����A�
1�L��H�
���� 
H��I9���L�#H�5<P!L��������E�4$A��ht�H�5
F!L��������t�A��s��A�|$w��A�|$��L����A��L��H�
Ϻ�L��H���c 
L��L���
I9��j����1�L����H������a��H��0����U��H��8����I��H��@���蝋
H�����tH���������H�E�dH+%(��H��(��[A\A]A^A_]�H����L���Q
����@H�5HE!L������������H�5� L���������*H�5�� L��������H�5��!L���������H�5V�!L���}������H�5R*!L���f������H�5`,!L���O������H�5J� L���8������H�5?� L���!�������:L���\��H����L��L������$��H�� ���H���lL����L��L���2
L��L���
�L��L��f��-����yH�� �����)L������v����H����L����
�Z���@��*���H�=Կ ����)������1�1�H��0�����
H�����H��@���H��tY�d��H�����L�����H����L���E��������L��f��-���H����� 
�y�����C����fDH������H��t���H���[H�8�H����L���
���H����L���^�w����H����f��-���L����w�W����H����L��f��-����w�7���1�L��H������H�d� �L������L����H�����1�L��L��A�
H�
��H�� �����
�L��L��A�H�
���
L��L���

L��L���B
L��L���L��L���
L��L���
�L��L��f��-����vH���������g���H�=�"�M��V������������5�k�H��"1���L������m��������UH��H��dH�%(H�E�1�H��u(�Q��f�WH�U�dH+%(u���WH�����������UH��H��dH�%(H�E��F�b>���>��R>�H�E�dH+%(u������@��UH��H��H�RdH�%(H�E�1�H���H��p
uH��p
H��tH��x
H�E�dH+%(u�1���e��D��UH��AWAVAUATSH��L�wdH�%(H�E�1���u
H��H��t�>uWA�L�-}� E���L��5�i�H��� �1���1�H�U�dH+%(��H��[A\A]A^A_]�L�-,� �H��A�L��L�=q��������t�I��I��t,O�,�L���r��L��H��H��������b���I��I��u�H���j��I���H��H��tAdž��;����F�����G���ff.����UH��AUATI��SH��L�oH��dH�%(H�E�1����H��tZH��H���H��A������A�����x1�H�U�dH+%(u+H��[A\A]]Ë5�h�L��1�1�H��� 蒢����������fD��UH��H��H��H��H�pdH�%(H�U�1�H�E�dH+%(u�H���H���H����1��<��ff.����UH��SH��H�_dH�%(H�M�1Ʌ�t$H�1�H�U�dH+%(u-H�]���fDH��H�5������H���tH��ɸ����������f���UH��SH��H�_dH�%(H�M�1Ʌ�t$ǃ�H�E�dH+%(uCH�]�1���H��H��t(1�1��G������…�uɋU������D������;��ff.���UH��SH��H�_dH�%(H�M�1Ʌ�t$ǃ�H�E�dH+%(uCH�]�1���H��H��t(1�1��������…�uɋ������D��������ff.���UH��ATSH��dH�%(H�E�1���u+H��H��t#L�gH�5�!H�������u/ADŽ$�H�E�dH+%(u5H��1�[A\]�f�H�5�� H���Q����u�ADŽ$���
��f.���U��H��H��dH�%(H�E�H�GH�U�dH+%(uH���L��@H���L��������UH��ATSH��L�gdH�%(H�E�1���u`H��H��trH�5���H����A��$��ƒ��td��uADŽ$�A�|$l��H�@��I��A9�$�~A��$�H�E�dH+%(u3H��1�[A\]�A��$��fD1�1�H������A��$����������UH��AWAVAUATSH��L�odH�%(H�U�1�H����H��觾��H��H�����,H�����I��H��tv��;L�}�uJI�t$L���]�A�ƅ�u�E�A�EpH���'��H�E�dH+%(ulH��D��[A\A]A^A_]�fDH��L����A�ƅ�u��E�A�El�DE1��;t�H�}�H�����A�ƅ�u��E�A�El�A����A����������UH��H��dH�%(H�E�1��FuH�E�dH+%(u�1��@H�E�dH+%(u��s��~��ff.���UH��H��dH�%(H�E�1��FuH�E�dH+%(u�1��@H�E�dH+%(u��ӏ���ff.���UH��AUI��ATI��H�5� SH��H��dH�%(H�E�1��������H�5�� L���������H�5� L���}�����MH�5�� L���f������H�5:� L���O�����,Aƅ��1�H�U�dH+%(�H��[A\A]]��H�5v� H�������teH�5�� H����������H�5�� H��������u�L�����I��H����Aƅ�v���fDAƅ��c���H�E�dH+%(uxH��L��L��[H�=�� A\A]]�}>DAƅ��#���1�1�L���\��A�����W����k��A���E���Aƅ��������������<��������f���UHc�H��H��H��HwdH�%(H�E�1�H�>H��tH�E�dH+%(u��7DH�E�dH+%(u������f���UH��S��H��dH�%(H�E�1���H�E�dH+%(u��H�]�������ff.�f���UH��H��H����dH�%(H�E�1����H�E�dH+%(u�1���<���ff.����UH��AWAVI��AUI��ATI��SH��H��dH�%(H�E�H��������	I�t$L��I��I�$H��A���H)�It$L���H��H�J�PI��P\�]�ZYH��x%I�@\H��I�H\I�D$H��tJH�I�D$��H�U�dH+%(u@H�e�[A\A]A^A_]�I�|$H��I|$L���k���I�D$H��u�L���`I�D$��-���ff.�f�UH��AUI��H��ATSH��H��dH�%(H�E�1������s��H��A������H��H��xzH�SH)�u1�����L���
�H�U�dH+%(��H��[A\A]]�HKH��H�S�C,�������8uVH��������u�1��fDA��u1�1�fDH�SH)�u��q���f��5.^�H��"1�1���1�1���@������5^�1�1�H��"��1��?���������UI��H��H��H�rdH�%(H�E�1�H���H��p
uH��p
H��tH��x
���tH�E�dH+%(u*�1��fDH��H�E�dH+%(u	�L����c�����UH��ATSH��dH�%(H�E�1���tm�=3���0�����yH�E�dH+%(ulH��[A\]�H�E��K���=��H�u�D� H�����H��xD�#���>0��@�5�\�H�{"1�1�蚖��製����UH��H��dH�%(H�E��}����t,�=r�1��O����=e�H�E�dH+%(u����@H�E�dH+%(u���:���f.�UH��AWAVAUATSH��dH�%(H�E�1�@8=�����=d�L�-��H���L�%� ��H�r�H����H���H���yH�:H���mM��L��H��L���"���(I��([L��L��H���C�����=�tH�=��L��L��H��蝞����H�=���Y������=bd��d�
��H�5��L��H�������H���L��1�H��H�p(�[�H�4"A�Dž��H�z�1�L��H��H�p �a�A�Dž���L�=��L��L��L��L���~�A�Ņ��$�����������GD�
��A����D��H�U�dH+%(�6H�e�[A\A]A^A_]�fDH���H�������H�?�{���L��H��HL��H���+
��x�H�HF��(���f�1��D���f�H�l� �5�Y�1�1��ʓD���b���f�H��H�5VL���>����f�L��L��H�������9L��L��H�������C����
�,����5���H�
�*����H�=��!�i����,��	���f.�H�=�,���`��D�
P��:�L��A��uc�=&������裃H�=|,��c�|���f�L��L��H���2�A�Ņ��A����5�X�1�1�E1�H�S�!讒�#���L��H�C�A��H��L��A��H�J(PL����P�A��XZ�j����5mX�1�1�E1�H��!�V�����5�+��������H�
�)����H�=+�!�F����+�����"���f�UH��ATSH��H�>�dH�%(H�E�1�H����������H��HE1䐋{ȃ��t����C�����{̃��t�϶���C�����{Ѓ��t軶���C�����{ԃ��t觶���C����H��A���wH�{�nH�{�H�È�j|D;%��|�H�E�dH+%(u3H��H�=x�[A\]�2�H�E�dH+%(u	H��[A\]�����ff.�UH���!H��AVAUA���ATSH���5�V�dH�%(H�E�1��ȐH�i��P0����E1�L�%��H��!� H�A��P0tH���I��D9�~cL��H��L)�H��H��H�`t�L�P�H�5��H��L��莪��y��������H�E�dH+%(u;H��[A\A]A^]�@H�=��A������u‹V���x��H�������UH��AWAVAUATSH��HdH�%(H�E�1�������2H�
c��A0H�M�����E�H���H�;��H���foŒ$H�E�H���)E�H�E�f��������L�u�L�}�E1�E1��#f����I�A��I�ƨI��A9�}/A�>�t�L��H��������u�M�7���A���f�E��tNL�e��D���H�}�L��������f����1�����tڃ�tՋ5�T�H���!1�1�诎�H�E��@0�E��M�H���9���H�E�dH+%(uH��H[A\A]A^A_]��}���ff.�f���UH��H��AUL�-<ATI��L��SH��L��H��dH�%(H�E�1�����x1H��L��L������x?H�E�dH+%(ubH��[A\A]]�D�K�5�S�1�1�H��!�׍�DH�E�dH+%(u#�K�5�S�H��1�[H��!A\1�A]]鞍詴��f�UH��AUATSH��D�-��dH�%(H�E�1��=���h�=���;H���H����=��HP�=���N�1�����X�H�����tM�����~CH���1�fDL�$[�1�H��I��B�| �;��9m�H��H�[�J�T ̀=��H�f�t<H�E�dH+%(��H�5B�H�=C�H��D��[�A\A]]�"@H�=���LH��t,�=1���t�=$�uH�S�H����
�=�H�=���s�����i���DH�E�dH+%(u<H��[A\A]]�fDH�=Y����A�����@H�=A��t��������ز���UH��AWAVI��H��AUI��ATSH��dH�%(H�E�1�蒮����1�L��E1�A��,����4f����tHc�I9FrRI�H��L����H��H	4�A��L��D�����L���6�D9��1�H�U�dH+%(u5H��[A\A]A^A_]Ð�����f�1�L��謭����d�������fD��UH��SH��H�_dH�%(H�E�1��C���tFH��H�‹5�P�1��H�H� 蒊�{t,H�E�dH+%(u;H�]�1���D�CH�
�t!뵋K�5[P��1�H���!�D���M���ff.�f���UH��SH��H�_dH�%(H�M�1Ʌ�����umH��H�5��VX��uB����u�CFH�L��5�O��H��1�H�u� 迉�=���tF1�@H�U�dH+%(uTH�]����5�O�H�P� �1��n���u�1���
b���5hO�H���!1���Q�1���X������UH��H��dH�%(H�E�1�H�=�t�U����tH�E�dH+%(uv����2����xދ(����u�������F"���u�D����H�
��1�L�
GH�= �H�!�!�觮���	"��薯��fD��UH��H��dH�%(H�E�������t,�=.�t������t`H�E�dH+%(�
���z����x�p����u[�a��H�=����!��{|��t��=��������"����x������uc�	���|���@�6!���u�D����H�
��1�L�
7H�=�H��!�藭���� ��]������ ���u�D����H�
���1�L�
�H�=��H���!��G����� ��U����3���UH��AUI��H��ATI��SH��H��dH�%(H�E�H���H��0\M���I���H����H��H���xH����I�����dH�%����L`pL�@H��H��t!H��@H�8H9�r�4 �����H���H��u\1�H�U�dH+%(�H��[A\A]]�@H��H����H���l����5)L�H���!1�1���������fD�B����u�H9�8r��.����x��$����uZ����l���H��H���tH��x�L�8����H�=�H��
�H�I�!褫���F����������u�D����H�
���1�L�
�H�=��H���!��\�������^����H����UH��AWAVAUATSH��dH�%(H�E�1�H����A��I��I��A��dH�%����E����H�BHH�E�H����A��XE��M��8D�JD��@���E����HDžX���E���mL��P���E1�L��D�M�M��I��L��H���D��D���D�]���<���f.�H�E�J��H�;��A�������}�H�E�tH�C8H�C8H�E�A�����jI���f�L�}�L���L���L��x���I��H��0\fo
�$L��p���L��M�Nj@)M�E��E�A�������H��h���E1�E1�L��C�<'�N�4���K�'H��H��`���H���i�H��`������zH��h������I�ĨJ��I��D9��I��H��L�e�L�-(�!�
fDA���L��H���N������U����q������tڃ�tՋ5I�L��1�1����H�BPH�E�H����1���������H�U�dH+%(��H�Ĩ[A\A]A^A_]�H��L��H����	���?�}�tH�E�H�C8H�{`tA���uA�����I��D9u���L��P���L��H���M��D��D���A������A��,���q1�E���B����L�ljE�����E��*���f.�M��L��p���L��x���H��H���H�u�H���H��J�H�E��*�	A�Ņ����E�L��I��H�U�A�D$,H�u�A�$H��X���I�t$I�T$I��$��D�ü���8uFL���ƭ��A�Ņ�u�I��8L�m�I���L�I��8H����L�X������fDA�$�����5G�1�1�H���!�H���L�E���[�����<���H��X���1ҋ�@����M��,����M���t
H�E�H�C8D���������fDdH�%����H���H�@H�x�P��E
���A���dL�$%����1�I�T$�BH�zH��?H��H��H���Q���I�D$H���H�x�HH���A
1�dL�$%����I�D$H�pH�PH��?H��H���}����=
F�������ۦ��A�$�5�E�H���!A���1���H�5�� dH�%����H�xH���>�	�z���f�I���H�
�L��H��藙�������(���I������@�
������?���H9��6����������(�����������y���
���@1��Y���f�1����x���D�]�L�E�D�M��b���D�M�L�E�H��X���D�]�E�ɋ�x����F������f.�L��L��p���L��x���I��X���I���������M9�8������1�L��L�E�H��ك�e���L�E��a���H��X�����@���1�L�E��ķ��A��,L�E����4���룋�<�����������w�����������D�g�H�
h�1�L�
�H�=��H���!������q�������ff.���UH��AWAVAUATSH��H��(dH�%(H�E�1��E�dH�<%����脨���{H�uĺ�H�u��m���������_����5}C�H���!1�A���dH�%�����1��V}dL�,%����Mcu@I�E L��H�E�I����1�f�HL�zXL�b`1�1�I���L��������uI���1ɺL������dH�%������H�����L9b`tHI�E0L�@t��z��ޡ��I�E01�dH�%����L��B���������f�p�f���fDL�}������L���j1ɾL��dH�%����H�E�H�@h�[i��tdH�%�����q���dH�%����H�YX1ҹH���H�������uH�����H������dH�%����H�u���x�Ϸ�����tbH�E�dH+%(��H��(1�[A\A]A^A_]�fD�����8脯���5�A�H���!1�I��dH�%�����1��{��������8�L����5zA�H���!1�I��dH�%�����1��X{�i����^���ff.�UH��AWAVI��AUI��ATSH��H���M�dH�%(H�E�1���H�H�p?H�E�H��H��H�4�話��H�E�H�E�H����H�}�H������P������n詌�Hc؉�T���H��?H��H��H���W���H��x���H����H�޿�:���H��p���H���d�U��Hc�L�c?H�]�I��I��L������H�E�I��H���eL��H�]����H�E�I��H���<�U������E�L��h���H�E�H��H���H�E�H��X����L��觓H��h���H�8��I��H���@H��`���1�L��謡��H�}�L��������L���_�H�U���L��L���=
���H�U���L��L���v=
���H��x�����L���=?
���-H��p�����L���$?
���4��T���H��x���L����H����:
H��p�����L��H���:
H�]�H�=+ԄH��H�s �F���H���sfoE�foM�H�Ԅ�5�>�L��~cD�e�H�'w �1�D���xH�=�ӄH�5h� H��	�	�5�>�D��1��H��v �mxH�ӄH�5� H�{�փ	�A��Hc�L�c?H�]�I��I��L����H�E�I��H���QL��H�]��Ю��H�E�I��H���(H�E�H��h���I��H��H9�H����H�E�I�>��I��H���;��1�L��H��?H��H��H��H��`���衟��H��X���L������������DžP������5~=�H�3�!1�1��jwL���B���L���:����D�5N=�H�;u 1�1��:wH�}�����H�E�dH+%(����P���H�Ę[A\A]A^A_]�H��x����ښ���5�<�H��t 1�1���vDžP�����L��谚���5�<�H�c�!1�1��vDžP����H��x���脚��H��p����x����Y���DžP������5�<�H�a�!1�1��pv����I��5c<�1�1�H��t �OvDžP���������L��h����57<�H�pt 1�I�M�!v���I��5<�1�1�H�at �u�DL��h����5�;�1�1�H���!I�M��u�D�M����5�;�1��H�Bt �
�Є�u��Є�����E�P�����P����"���DžP�������DžP�������1�렋5h;�H���!1��VuDžP���������R����5@;�H�s 1�1��,uDžP�������ff.�f���UH��ATSH��H��D�fdH�%(H�E�1�H���L��H��0\H���H���H��L�8L��8H��tL�@I9�r�W���to�H���H��u$1�H�U�dH+%(��H��[A\]�fD�����u�H9�8rȋ����x��|���u=�m��H�=��L��H���!H��
������
��j����p
���u�D�)�H�
*�1�L�
qH�=B�H�K�!��љ���3
��{����5�9�H�-�!1�1��s���������蝚��ff.�f���UH��AVL�5��AUI��ATSH��L��H��dH�%(H�E�1���CH���E�eL��H��0\L��H����H���H��L�8L��8H��tL�@I9�r�����tvfDH���H��u,1�L����CH�E�dH+%(��H����[A\A]A^]Ë����u�H9�8r������x������u=����H�=�	�L��H��!H��
�i������b��������u�D�y�H�
z�1�L�
�H�=�	�H���!��!�������{����58�1�1������H�t�!��q�������ff.�f���UH��AWI��AVI��AUATI��SH��H��(��dH�%(H�E�1������}	I��$�I��$�I��$�L���H����H��L�U�L��M��H����A���P�iZYI��H���
I��$�L�U�dH�%����H����LrxL��M��$�H�B`H���H��0\H��H����L��L���H����M����M���?f�dH�%����H�@`H���H��0\H��M����H��L���<�H����L�8H��H��t(H��@H�8H9�r�
�����H���H��t�v�����1�H�U�dH+%(�`H�e�[A\A]A^A_]�fDI��$�I��H������L��L��H���H���I��$������dH�%����LhpL�@�1���DI��P\�8���@H9�8�^���������P��������uU���1��9����M�@\M�H\�A���DH�=��H��
�H���!�<���������������u�D�L�H�
M�1�L�
��H�=e�H�n�!����V��c����5�4�H�P�!1�1��n�������������UI��H��AWAVAUM��ATI��SH��H��8H�M�L�}L�M�dH�%(H�E�1���hH�E�uH��x�%O�T=�A�SA��L)�M��M��LE�H���H��0\M���FI��$�H���}L��H��H�U���H�U�H���~I��$��#dH�%����HPpH�@H��H��t"H��@H�8H9�r�e����Q�H���H��t�������H�U�L��L��H���S�M����H�U�L��L��H���8�1�H�U�dH+%(��H��8[A\A]A^A_]�@��k���X�1�L�]��m���H��H����zH���H�u�H��@[��iL�]���������H��L��H�U��x�H�U�H��xLH�8���H�U�L��L��H���~��/���f�H��L��H�U��0�H�U�H��������5q2�H���!1�1��]l�����H�=��H��
�H���!�D���������DH��XH�U�谬��L�]������DH9�8�n����-����`�������u���F����A���u�D���H�
��1�L�
B�H�=�H��!�袑����문�����&���臒���UH��AWL�=sÄAVAUATS��H��8fo�n$dH�%(H�E�1�H�E��E�)E��:���=�Ą�-�����H�=cĄ��H�
ƄL�u��a���L�����A�ą���H��ń��L�E�L��H�=ńH�P�8�A�Ņ�x��tH�UńH��ĄH�@�=�0����ń�����}ńE1���9�gH�`ńD�%eńL�H�8H��t����H�=BńL��=�H�3ńL�H�U�H���tbH�E�dH+%(�CH��8D��[A\A]A^A_]�Lc�A��I���@�H��ă1�L�������DH�}�觍����u�1����H�=Ä��=UÄu��H��ă1�L���o��e���f.�H�
�ÄH�=��M��1�H�h ��l��������H�=�„�=���H�=�„�/����=�„�"���H�=„�����=�„D�%CÄ����H��Ä����CI��H�����H��ÄE��L��L��D�
e„A��H���H��A����L��������H�=��?„����H�=������=�����H�=����������5���H��„D�%�„����H��H�������H��„E��L��H��D�
���A��H��H��A���S�H���2��H���fD�5�-�1�1�A���H�9�!��g����ڎ��f.�UH��AWAVAUATSH��H�$H��H�$H��H�$H��H�1����8��H�=���H�� ��dH�%(H�E�1�Džh�����H�޿�2���H�޿�%���H�޿����H�5a��������=���t�I���=���t�:���=���u
�=����	H�5Z�������=l�����=�����H�
��������1�H��H�L�
H��H��H=����������k�=�D�5����H��H���5~��H���HP\H��H��(���N]����%�1��ڧ���,���&�������5��H�=���蔎��@�����bH��H���
���=���ǁ��t?L�����H��@�1�L��H�{d �l�1�1�L��谧��������豊���=���H�3����H����H�����s��L�����1�L��P������Q%�=N��H��p��趍������%Hi����ʚ;Hi�����H�H���Hi�p��ʚ;H�x��H���H����A��D��H��A���Q�A�� u�=����.H�=~���;�=K���H�=�����H�=���������������������H�߾H�����(���8�����Z�=���H�=侄t�����t������H�=���H��H��ԃL�%E@!��J�5�)��1�H�{�!��cH����H�
���H�8H��X��H����H�����H9����H���H����%	���u��L�����H�����H�ދA� L��I����2	���A�H�������t	��	�
H9���o��s�bH��X�����H�����H���b���f��=�����#�=����{����5�(�H���!1�1���b����蹋������@�H�����=��������H���i��ϼ��������H���N������������H���3���fDD�=U(�E��H��������L��L��1��S^H������w����H�����H�8ƀ�H�����H9�X���K����=�t��N!L�����H��X��L���X����s%D�
廄L�j��H���H#Q��A��E���� �»�L��A��P����PD�����B���58��L��P���P�AXL��P����AY��踜���8I�ă��n!H�������ctA�$�53'�1�I��H�` 1��a�of.��J׃������7׃�<���f��:׃�����'׃����f�H��A� H��L���<2	L��H�=�<!1��\Dž0���������H�==���@����H�4��Dž��H��@\H��t^H��H\H��tRH���wf���H*�H���Gf��H*��^�f�H��H���Z��X�^$�����H,�����0����8����@����~K�|�����sH�����������0����@����x������ƒ��b�ĉ�@��H�_���=}��tH�-湄H��([H����L�!E1�L9�u8��fD�5v%�H�k�!�1��__H��([M�$$I9���M��$�M��t�I��$�H��t�I�9~u�I�W 9V u�E1�L�����L��P����~�H����M��L�� ��L��P��D����D�ۅ���E1���X��L��8��L��L�� ����H��P��A��$���1��H�I�U��t>I��$�H��8��H;H�����H;X ���H�PH�H��H�H�D8H��p��I�t$(H��P��I�}�1�L��1���fA�MH�=F��fA�E���	��I�W H��9�����X��L���L���O���xBH�����H��t�M���-�������I��H�����
H���������D�5�#�H��] �1��]L��������u����0��H���������=H���3
������
H�=������=F#���H�
M���=	��L�%yu H��[ LE�H��t
�=�����ƅ���L�����H�=U��L�=N�����H���X
f��H*�H�=H�M��M��L���Y�[$���Y�[$H���!蹂������f�.���
��
H�
����H�=+[ 葚���@����H�� ��L��8����;C�RI���M���H��A� L��H�މ�X���-	L��H�=\8!1��tW��X�����[����5"�1��H��!��[H��H���=���H��([H�@8���	�=��H�=b���}	������	�=����H�5;��H��H��1�D�������0���������=:��uH��H����z����NH�=��H���
H�K��H�5�����芌���=ִ�H�=Ե�H�յ�u(H����	H����H�p@躰���uH�=���H�������
1������0�����%����������8
�ⵄH�뵄��X��dH�%����D�5Ѵ�E����L�����L������H��P��L��H��H����菏����@������L�����L��L�����}���L��螎����X����H��l��H�ÈA��A�H��P��L�����f�H�CL��Džl��H�pH�PH��?H��H��趙��H��L��L��H������������{H��P����������	��l��H����H�5y���A��H�ÈB�"L��1�H��X �5V�I�Ĉ�FY��X��A9��G���dH�%����H�C1�H�pH�PH��?H��H������������5�H�C�!A���1���XH�����p���H����1ҿ������D��@��E������H�=����D�%$��E������8������H��H����4L��H�� �ې��I��H����H���L�%A�M��L��H�=T��L�ዐ��L�����|�������	H��H����4H�Lj�y���I��H���WH����M��M���L��H�=�����لL���{��H�=r��蕜D�B��E����H�V��H���
����0�����P	�5��H�W ��}WH�=��聃����̓��x
��̓��̓��x
��̓H�=���E1���=ᰄ��H��h��ƅX��H����L�-Q̓ƅ@��L�=�!H��P��dH�%����H�Z`A�U��t�����u	��X��tH�Ǿ覤H�g��1�1�H�=Į�H���|����uH�5I��1ɺH�=����^�������8���t+�*���̃���|1��`����̃����A�E����dH�%����H;X`����������X���H�x ������'D1�dH�%�����H�Ѻ��H�@hH�x ��BH�=���H�5-������X��L�gPdH�%����H�X0H��taL����1�E1�f.�K��HcHcRI��H�Ӌ
9�k�Jf9H�]�RI��f�PI9�rą��hH�=���H��P������~��h�����
��u
���H�ȯ�H���
�4�����t
���D�%��H����E�����E1䀽@������H�=)���E�˃��x
�˃����H��E1���zƅ@��H�F�����f��5��H���!1�1��zTDž@�������r����x�=h���^�������qy��H��(���K�=�t<H��H���0|
H�E�dH+%(����@��H�e�[A\A]A^A_]��H�=����$��f��
a��H�� ��H��L�خ��H�=y��謕��@�����t��5��H��R 1�1��S�3���H���'�@�H���S�H�=C������H���8��=������H�����=P������|����H�=`~��������5$�1�H�_�!1��᭄�	SH�=�������5��H���!1�1���RDž@����������D���h���0�����F������`����L��@L������1�L��Q ��L�����L������H�=���L������0�������5P�H�^Q 1�1��<R����H�=Ӭ����o����5!�1�H�T�!�R�H��H�=����H���H��H���軶�?���fDH�=A���t���A���e�H�=�|�耗�K����5��H�6�!1�1��Q��H����@���d����5��H��!1�1��~Q�	���H�������貈���q�B<~�\��Dž@����=��I����o]H�ૄH��H�������5�H���!1��Q�X�H�Ѓ�f�H��H	��H*��X���H����f��H��H	��H*��X��t�5��H���!�1��P�W������L��L���g��0��������/����L�����1�������L���T�����������5Z�H���!1�1��FP��L�����H�P ��1�L��������5�L��1�1�I���PH�5S��I9��JL�3������A���dH�%�����5��1�A��H�
�!H�È�H����F� 1�I�Ĉ�OD9�X��������Z����H�ƒ�f�H��H	��H*��X����@�����H�������W���A�U��x
��Ń�H�����=)���dH�%����1�H�@h������H�詄H�����������u������5��H��= �1���N�.�H�v��f���Z���H��@\H����f��H*��YqM$��H�=���YXM$H���!�t�����H�[��1�H�=j���5����0��A�ą�����H�}���g��H��X������L���L������L�=`M DDž���A�|$E�4$�s��A�|$�L��A�D$�����%������������H�
���L�����5���I�ĈL��D��1��M�Ĩ�9��L��X��1�L�=0�!L�5:M L�%J�!��~gM�E`H�s��D�
���L�H�b��E������9�};Hc�H��H��H�H��X��H��f.�HQ`��H���H���9��H�5���1ҹH�=��������D�H�5�����H�=ݤ�����"�H�l���AoUxL���A�M�5���o�@\f���@\M�Mh1��LI�MxH��tM���M����I�Mp�5g�L��1���TL�~����9��<���I�ň�����55�E��1���dH�%����H��!I�Ĉ�1��	L�3��9����f���H����H��([���5��L��1���K�����u����5������D����H�
���1�L�
&�H�=�H��!��q��������������a�D����H�
���1�L�
��H�=��H���!��Cq������#��n������
H�=����������5�H���!1���J�@�H�ƒ�f�H��H	��H*��X��,���H��p��I��A�L�5	J H��A��trDžp��A�$A�|$��X���o��A�|$�H��A�D$������}����~i��p����X��L��A��H�5V���L�Ƌ5K�1��@JE9�u�薅���8�}���5-�H�XI 1�H��1��JDž@��������dH�%����D��X��1�A���5��H���!�1���IE9��%����H�=����H�="���
�=)����H�=�������8���������H�=΢����H�=آ�����ߢ���@�������H�=����|��F�f�Hci��H�r�����7H��H��H�1�H��HHhH�H9�u�H�=t�H���!�1��o�������5��H�HH 1�1���H�T������i���-���H�=^���l�5��1�1�H�H �H�������5���L��L��P���+������Hc���H��H��H�H���9�H����H��H���Z�p��L��P�������H�L�Zfv�H��H��H�H��˜L��H��L)ރ�tH���AH9�tH�x���H9�u�D�����M��M��HDž��H�����H����I�M�M�t$H��P��H�
���M��$������H��Hâ�L��I�E�A�D$0I�MH��0��I��$�H����I�D$ H��@���Uj���HI�E�E1�H�8�p�:
A��H����E�E4tIc�H����I�E8H����E�E4M����Ic�H�����I�E@H����E�E4H��M�M8H��P��H�`�!P�5���1��FHc�0��Y^���E���YL����M��E1�H��0��L����M����I�E8H��tPN�<�H��@��D��L�����iH���E��AV�5M�A��1�H��P��H���!�1FL����_AXI�E@H��tON��H��@��D��L�����hH��E��H��P��AT�5��A��H�ܺ!�1���EL����Y^I��I���I���L9�0��t
E��E9u4�'���L����I�E�@H��H��@���.E�M4E����A�|$@M��1�M��M�`8M��tM�$�M�x@M��tM�<�����L����M��H������0��E1��L��H��IEXH�L9�u	��0��u
M��tOL9�uJH��@��I�U@D���71A������I�EP�5�
��H�.�!H��P��F��1���DA�}@I��D9��H����L�����FA9@4~	H���)���M��M��H�����	A�E��L����z������I�}��z������A�EE�EH�ӹ!�E�MH��P��PA�EP�53
�1��(DA�u�H��@����/A��XZE���E�E0E�M�1�H������5�	�H���!��CH����I�ňH����9임��D�����M��D�=ᝄE���!H����H��X��H��([H���_f
�t��Un��E1�A�E�A�T$@I�D$@H��0������L����M���7f�H�
���H��H��D�2D�bA�U@H�w��I��D9���L��H��IEX�@t�H��0��H��@��D��E���(/A�ą���I�EP�5��E��H�I�!H��P���F��1��BH���H;�H���[���H�5䝄E1��H����H�~���@����H�ŝ�H�����!���M��L����A�E0�����r���L��E1�L�����M��E��I���	�I�F�H��@��D��H�H�����dH����Hc�H��H��H�H����I�F8H��tKH����Ic�H��@��D��H���|dH��E��AW�5��A��1�H��P��H�g�!�AXZI�F@H��tFIc�H��@��D��L�,��/dH��E��H��P��AW�5g�A��H�Q�!�1��MAAZA[A��H�����A��I���D9�0��t
E9f4��L�����M���m���I�E@����1�L���c��������D��0��A�����5��H��!1�1���@贮����L��P���SD�
Ț�L��P�����H��X��贑�������5��H�?�!1��x@����5q�H���!1�1��]@�q�������x�������G����H�=Κ���ل�4�������]���������H�=����Lc�^����5��H�°!1�1���?���
����5��1�1�D����H���!�?A�<$���������Dž0�����U��ߵ������ŵ�����Dž0�������2�5t�H��!1�1��`?�t��5Y�H�^�!1�1��E?�Y�H��P��H��H�3�������5(�1�1�H�I�!�?�F�����0����N����x
�@�������*����x
��������=y����D��8��E��~�A؄����=��uLHcՙ�H�ޙ�����Hi��1�H�HJhH�ˆH9�u�H�=�ՄH��!�1��pd���=���H�=����\D��0�����57�H��!1�1��#>���������5�1�1�H���!�>�4���������5��1�1�H�γ!��=�����5��H���!1�1���=���H��P���{��b���C�����{��b���C����������5��1�1�H�=�!�=���A�r0H�=ȗ�L��P��蔹���L��P��IcB0�������I���H�˗�I���H����H���uHi����H�H�9H�>H���H��H9�u��W���1����5��H�O�!1�1���<�&���,x���8�p���5��H���!1�H��1��<����x���8�kp���5��H��!1�H��1��<�����5{�H�p�!1�1��g<����mc���w��L������ �8L��H���iOH������I���.�I��H�����H��0H����AR�5�A��1�ATH���!1��;A[[�D���9����������Մ��uH�=o���J0�����踪���������1��,���Dž0����S��=ՄH�������L������NH�=��L��H���R��5`�I��1�H�� ��L��H���!L�1��<;���H�
�9 �����5)���X��H��: 1�1��;��X���?��������0������0����H�=1�������H�=;��������=B���{���H�=���m����=Y���`���H�F����������
I��H���<���H�*����L��D�
��A��H�S��H�=l��H��A��蜈L���{k���H�蔄�H�5$��H��0\H���̿H����H�T��H���H��H�B��H��tH>��H9�r��ӄ����H����H���x���������i���H9����\����鯃���N����ۯ���u*�̯��4����5���H��!1�1��q9�����=�҄u�D����H�
���1�L�
��H�=�ЄH���!��D_����҄�H��
H�=�Є�H���!H��1��_����҄�����=m҄�����D�4��H�
5��1�L�
l�H�==ЄH�F�!���^���.҄�n���Hk�H���H�H�H��H���H9�u����H�����Hk�H���H�H�H��H���H9�u���؉��l���5M��H�*�!1�H��1��68������UH��ATSH��H��dH�%(H�E�1��ȃ����udI��H���Y��u=�C��uA�D$FH�P���5���H��1�H�y5 ��7�{tE1�H�U�dH+%(uQH��[A\]��F�5����1�H�J5 �71���@�K�5s���1�H���!�\71���c^����UH��H��dH�%(H�E�1�H�E�dH+%(u���/^��ff.�@��UH��AWAVAUATSH��H�$H��H�$H��hH�����A��H��H�5O dH�%(H�E�1��Fj��H�=���1�A�H�
�6 H��6 �d��BI������BH���H���	H�5w��H�=`�����A�Ņ�t,H�E�dH+%(��H��h D��[A\A]A^A_]�@H�
Q��H���H��D��A����=�������������
A�Ņ�u�H�=���N2D�����E��uH�="�����=:���t
�=/���*�=x�����=@����=@�����H���@�������
�=��t
�����=���_�}�������57��H���!�1������5H�=��ݏ��ۏ���H�=ݏ���Hc=������=���t�
������1��[G���
H����H�����ᎄ���{H�=6��H����L�5֍�L����*�����A�Ņ��UH�=���r�<�
H�=����p(H����H��tPLc5m��E��~DI��E1���H�Y��L�I�� H�;��W��H�CH�{��W��H�CM9�u�H�=%�����5���=��H�	���������m����������5���H���!�1��3�FF��B���R������������5q��H�ޯ!1��_3�A������D�3?�H���fD�挄������������58�����|�
&����������5��H��!1�1���2����=ٍ�����������ZL�-���H�5t� L���h�����v���H�5���L���}H����>H�
���5���H�b��1�H��!��o2�Q���f.��5^��H���!�1��G2�
�����������
���@�=��������=ы��_H��H9挄����L�����H�¾dL���	�5�L��1�H�װ!1���1����H�=�������H�=������=!�������H�=��]
������H�5|��H�=���H�6�!1�����5^��H�#�!1�1��J1�H���D�5>��H���!1�1������#1�U���fDH�
��H�5���L��H�=����(�����A�Ņ��}���H�=����n,H�=���rTA�Ņ��Z����=@ʄ�M����|����u8�=��t4�=l���g������t	�=U��t�J���E��衠�=��t���H����@����H�=���t�=щ�u�lj�L���v����L���yA�Dž��.�=�����uH�=L����H�5R��H�=����������=ɠ�t
�=Ġ��JH�=k��L���+a����H�=����
�k��H�
�/ �8��tH������ �BH���5|��H���!1�1��h/A����DH�5�����7X���=)���,V���H�������e��H���H���6�������H�=���W����`���DH�=���H������5�D�����H�w��H��E���^���H�����2�����5��H���!1��.�G�����5��H�+�!1�1��.�-���D���%H�5e. H�=����H�L. HE��j	A�Ņ�������fDH�=��!�)H�5%��1�H�=L��H��G �0����H�5���H�=���L���#A�Ņ��}����=���t�����=����Z�=�����L���8A�Ņ���A����5���L�����L��� ��L���wL��H�=�	!1��)�N����5q�H���!1�1��]-�[���H�=A��H�5Z���exI��H���t,H�
%���53�H���1�H��!��-���H�5	��H�=2��1�H�-- �����A������?h��� D��L��H�����D�(H����vH��1�A��H�=� �(�<�����t
�=m���'����=^����������fDL���(������H�=��H�H9�t@�@<�����H�H9�u���=H��H����H� H	G8�Ƈ��ɦ�G����5������1�1�H�f�!A�������+���L�5���D�=d��H�9��L��E���<�=B���/H���H�H9��/�x�L�L���xH���D�%��E��t ���u�=넄uH�=ń���ƀ�H��������H�H H��������L�pL���,N����=X�����L��H�y�Hc�H�>��1�H�=6��1�E1�H�����H�����H��x���=��5��I���ٿH�+ 1�L������*L��H�5�U!L���)R��H��H����5��H�����1�H��* �L�$��e*I�D$L��H��H������K��H�����H��I����H���CJ��I��I��H����L��H�5gU!1��Q��H��H�����5�H������1�H�r* ��)H�����H������3K��H�����H��I����H��H����I��1�K�D%H����L�����M��H��x��H�5�1 ������Q��I��H������������H�����L��H���������A�Ń����t3M���wH�����H��t	J�<��M�������I��A9�r�E1�M��H�������L��L����L�����PI��H�����8H���ŪH�����H��H���eA���t��I�VH�<�L�H��H�� L�@�H9�u�H�����H���^���H�����A��蒪L���U�1�0NI��H����H�p�H�����H������L��A���dKE����=\��~
�P���
J���50�H��( 1���(�5��Hc#��H����H��H�d� 1���'�
��1��5��H��( ���'�=쁄v
���
ځ��5��H�e( 1���'H�����������˿��A�����.MI��H����H�p �H���H������ZJA���B9Ic�H��A���#�H�t��H��H����E��~vIc�D�����I��H�F?I��H��H��M�wH�޿�]��I�I��H���~M�wH�޿�]��I�GH����A��I�� D9����u�D������5��D��1�H�*% D�5ǁ�E1�A��&��H����H�����L��D��H��L�4�IL��H�����D��H�H��H��I	�H�x��L�t��H�54�L��H�H��H��I	ƅ�~bD��H��$ �1��&H�=5��H�5͏ H��n1	�5��D��1��H�P$ ��%H��H�5~^ H��H���81	I��D9=݀�E��� ����T�������9���H�=�~�H�*������1������5s���1�1�H���!�Z%���H�x	�����H�H9������1�����"7� A����H�V��I��H����IcֿL�r?H�PI��H�����I��L���[��H�����H��I�EI����I�UL����[��I�EH���bH�����L��������%����E����5����H���!1��w$�
����}K���5k�1�H��$ 1��W$L����PA���5G�H���!1�1��3$����}��u��5 �H�ݣ!1�1��$�Z���1�L���F�������5��1�1�A���H���!��#덀H9�u���M��H�����E1�K�<��G��H��t	J�<��G�������I��A9�r��x����5��1�1�A��H�6�!�y#�����5r�1�1�L��H�`�!A����U#H���-G��������v�������������53�H��1�H���!1�A���#뿋5�H���!1�1��"���������5��H�6�!L����"L�����A���w����5��1�1�L��H��!A���"�S����5��H��!1�1��"�>���H�5���H�=����z�A����&����5m�H�2�!1�1��Y"����L���,F��E1�M�UM�U�5?�1�1�1�H�&�!�)"H�Z}�H��tH�;�E��E1�H�{L�C��E��E1�L�KH�=/}�����E1�M�]�L��D������E��1�I�I�?�5��1�1�D��H���!�!H�=�|�t�E1�L��I��H��H�|�H�;�lE��1�H�{H�S�]E��1�H�KE9���o���1�D�����I�w�f.�@��UH��H��dH�%(H�E�1��S�H�E�dH+%(u���%H��D��UH��H��dH�%(H�E�H�G�����҉H�E�dH+%(u�1����G�����UH��AUATSH��H�$H��H�$H��dH�%(H�E�1�H��t%L�%��H��L���I����u)���1�H�U�dH+%(uJH�� [A\A]]�L������ L���L���[���54�M��1�H��H���!1�� �������G��ff.���UH��H��1�H��SH��H�XdH�%(H�U�1���D������Z��ǐ�H�E�dH+%(uH�]�1����F����UH��AUI��ATI��H�5�% SH��H��dH�%(H�E�1��KU������H�5�% H���4U�����H�5�% H���U�����UH�5�% H���U������H�5�% H����T������H�5�% H����T�������5��H�ٿ1�H���!��@1�H�U�dH+%(��H��[A\A]]�L��H���U����A1���f.�H�E�dH+%(��H��I��L��H��[A\A]]�a��L��H������A���v���fD1�L���&C���A���Z��)���L���@L��� >��H�yF�H���0����5��H���!1���������@L��H��腿���k0������D��f���U1�H��ATSH��H�u�H��L�gH��dH�%(H�E�1��>��H�}�I�$H9��~H������	H�E�8t%�8st@���muP�xsuJ�xuDIi$@BI�$1�H�U�dH+%(��H��[A\]�f��xu�Ii$ʚ;I�$��@��ut+��ntF�5��H��1�1�H�ҫ!��������fD�xsuπxu�Ii$�I�$�{����xsu��x�h����fD�5��H�&# 1����C��D��UH��H��dH�%(H�E�H�G���t$��.��@H�E�dH+%(u�1��H�E�dH+%(u	�H�����+C��ff.���UH��AUATSH��dH�%(H�E�1���suH�E�dH+%(u]H��1�[A\A]]�H��H��I��I��跞I��H�E�dH+%(u*A�UA�uH���Ic�$�M�MH��[A\A]]�[�B��fD��Uf�H��AWI��AVM��AUI��ATI��SH��H�����H���dH�%(H�E�1���-�H�U�H�R)E��E�H�H�M�H�E�)E�)E��gv��t3E1�H�E�dH+%(��H�ĘD��[A\A]A^A_]��H��HL���1	��u�L��@���L���~�L��L��L������`��}tH��@���ƀ��=-���H���t%A�T$XE1�H��H��%���H��H�H��so�=������uH�Jʂ��H�E�H��P���H��tH�@ ����DK��uXf��uN���H�}�H��L�����A�ƅ���L�������f�H��X����>���E1���D��{L��L��L��I��$����D�=,�H��ȂH�ɂHD��>���f�I��$�t�H�nH�E�H�#ɂ����fDA��5#߄�1�H��a!A�������;�����5�ބH��p!�1���������?��ff.�f���UH��AVAUATI��SH��L�oL�wdH�%(H�E�H�G I��$H���H�KXH�SH����.���I��uA��$tbL��L��H����.��t H�U�dH+%(uEH��[A\A]A^]�@H�E�dH+%(u%H��H�{@L��L��[A\A]A^]�.fD1���?��ff.�@��UH��AWAVAUATI��SH��H��(L�w L�o�U�L�dH�%(H�E�1��I��uA��$tS�=���A��$uuK�=#*�t\1��}�uTH�U�dH+%(��H��([A\A]A^A_]��A��$�u�1��ǐI���L��L��H�x@�-��u�H�E�dH+%(upH�K(H��(L��L��[L��A\A]A^A_]�/�I���L��L��H���[-���Y���H�E�dH+%(uH��(H�{@L��L��[A\A]A^A_]�'-�=��f���UH��H��H�NdH�%(H�E�H��8\H��vFH�� uU��zt
��ބ��|u1�H�U�dH+%(uE�ÐH��([�g��f�H�E�dH+%(u#��k��5܄H��!1�1���������	=��f���UH��SH��H��H�r dH�%(H�E�1�H��@H��([�J?H��t�sH��h�v�H�E�dH+%(uH�]�1����<��f.���UH��hH��H��dH�%(H�E�1���H�E�dH+%(u�1���Q<�����UH��H��SH��H��H�O dH�%(H�U�1ҋW,�0L���E�L���H�{��A���A��s����E���A��A��x���AS���AR��p��w��AQ�APL�- ��V���rRH�ˣ!�pL�1��:��H��@��xH�HC1�H�U�dH+%(uH�]����|;��ff.��UH��AWAVAUI��ATI��S�Ӄ�H��(L�7L��dH�%(H�E�1�H�m, E�NE�FA�NP1�RH�� �:��L��A��蜤
H�6� �L��H��1���9��I�>H�U�H�5����D�}�M�uL�e�H�E���I�EZYI9�tL�h�L���L���@���I�EL�h�I9�u�H�E�dH+%(uH�e�[A\A]A^A_]��:����UH��AUATI��SH��dH�%(H�E�1�踹�Å�u'I�<$��KI��I�$H��`
��L��H���KH�E�dH+%(u
H����[A\A]]��
:��f.���UH��H��dH�%(H�E�H�����tH��t�@+tH�E�dH+%(u(�1��f�H���1�H��xH�������D���9����UH��AWAVAUATSH��H�$H��H�$H��(
H�� E1�A�tfHn�H�� �~�`�H�
L fHn�H�� fHn�H�� Fa�fHn�H�� dH�%(H�E�1�H��o��H��A��fHn�H��n��)����H�����fHn�H�����fl�fHn�H��Y��fl�)����fHn�H��P��fl�)����fHn�fl�H�k� )����fHn�H�S�!fHn�)����fLn�H��H��fl�fLn�H�k�!fo�)����fDo�fHn�fAl��D~(j�H�	 fDl�H�����)����fLn�fLn�H��#�D)�`��fLn�fEl�fHn�H��Y H����fEl�D)�p��fHn�H�� fLn�D)�@��fLn�H��m��H�� fAl�fLn�fLn�H��) fEl�fEl�)�P��fLn�H�� H��/ D)�0��fLn�H��e��fLn�D)� ��fHn�H����H��� fHn�H��< fDl�fHn�H��]!fDl�D)���fHn�fHn�H����D)����H�����fl�fHn�fo�H�V H�]!H�����fHn�fl�fHn�)����fHn�H����H�� )����fDl�fl�fo�fHn�fHn�H����D)���H�� fl�fl�)����fHn�fHn�H�1�!)����fl�fHn��~
9h�H��"�fLn�H�>�H�d�)����fl�)�����~
h�)����fAl�fLn�H�_ )�p��fHn�H�B��fLn�fDo�fDo�H�t[!fEl�fLn�fLn�H����H�R D)�`��fLn�H��b��fEl�Dž������fLn�H�� fEl�D)�P��fHn�H�����fEl�D)�@��fLn�fDo�H�`�D)�0��fEl�fLn�fDo�ƅ��H�����fEl�fLn�D)� ��fLn�H�� �H�� D)���fEl�fHn��D~-�f�H�� fHn�H�a�!D)���fDl�fHn�fo�H��d��fl�fHn�D)����H�\ fHn�H��t��)����fl�fHn�fHn�fDo-�$H�<& fl�)����fHn�fHn�H�_�!H�
K~ )����fHn�H���fHn�fHn�H� fl�fHn�H� )����5�6�fHn�H��j��H�
��)����fHn�H��i��fHn�fHn�H��a��fl�H�
Y�fHn�H��`��)����fl�fl�fHn�fHn�H�
� H�����)���fl�fLn�fl�)���)� ��fHn�H��c��fl�fDl�fHn�H�ڒ )����fHn�H�
�t H���D)�0��fHn�fLn�fDo�)����fDl�fDl�H��fHn�H��h��fDo�D)�@��fHn�H�
v H��g��D)�P��fDl�fLn�fHn�H�
) H��f��fDl�D)�`��fHn�fLn�H���D)�p��H�
� fDl�fHn�L��fLn�fl�D)�����H�fDl�H����H�g D)����)����D)����fo����fDo-�$H��0��L���H�H�
��H���D)� ���fHn�fLn�H�AH�=# fDl�H�����D)�����D~-EZ�H�����H���D-wY�H����H�YD)����D~-�Y�H�����D-�Y�f�� ��H�� D)� ���D~-Y�)���D-NY�fD��0���I��D)�0���D~-Jc�HDž8��D-�X�ƅo��D)�����D~-oY�D-?Y�D)����Džt��H�����Dž������迄H�=H�!I��谄H����fo����fDo����H��I��H�������L��H��fDo����fDo�p���H�H�iH�
���(��H����H��؄fLn�H�
��fHn�fHn�H�vH�����H��p��H�τfDl�H�
��fHn�H�pS!D���H�����fl�H�qH�����H��΄fHn�H��a!�x��fHn�H�����fl�H�DH�
'�H��0�H��΄fHn�H������fHn�H��P�H�� fl�H�
�" H����H�� H���H���!H��p�H�kH����H���fHn��8�H��)fHn�fl�H�
��fHn�D���H��R!D���D�X�HDž��HDž��HDž��Dž��Dž��DžP����fHn�H�
� fDo�`��H��0�H�:�fl�fDo�P��fHn���H�ffHn�H����H���fl�H�
D� fHn�H����x�fHn�H����fl�H�mH�
 H��0�H���fDo�@��fHn�H��Q!���fHn�H��P�fl�H�nH�
}�H����H�@�fDo�0��fHn�H��T!�8�fHn�H����fl�H�TH�
ǽ H����H�A�!fo���H���H���!fHn����fHn�H���fl�fo� ��H����H���D���H�
�D���D���D�X��h�fHn�H�
W+ ���Dž�Džp�DžP�Dž��Dž���fo���fo����H��0�H�
 fo����H����H�	 H����H�sH��0�H�ԄfHn�H��L����H��H�fl�H�Ffo����H����H��ӄfHn�H��
 �8�fHn�H����H��!fl�H�
� H���fo����H��p�H�pH����H�-�fHn����H�xfHn�fl�H���H�
d H�����fHn�H�
H�!���fHn�H���!fl��x��������X���fHn�H�
t Džp�Dž��L��P�Dž��DžP�Dž��H��0�fo����H�gH��p�H�j�fo�����x�fHn�H��fDo����H����H�����fl�fo����H����H�
�fo����fHn�H���!���fHn�H����H��!fl�H�
��H��P�H�GH����H�� H����H�� H����H�*�H��(�H�dH��P�H������fHn�H�
���fHn�H�M!fl�fHn�H�cD���X�fHn�H�
�fl�H����H���fHn��h�fHn�H�}\!fl�H�
��fHn��8����fHn�H��]!H�
V�fl�fLn�H�<�������fHn�H�
9�Dž��fAl�fLn�H�]!Dž��Dž0�	Dž��Dž��(�fHn�H�
��fDo���fDo� ��fAl�fLn�H�SfDo����x�fHn�H�
:�fAl�H����H��fDo�0��fLn����fHn�H���fAl�H�
��fLn�D�8����fHn�H�z�!H�
� fAl�fLn�H�wD�����fHn�H�
x fAl�H����H���fLn��H�fHn�H�ّ!fAl�fLn�H�
J H�t���fHn�H�
f�fAl�H����H�@�fLn����fHn�H�[!fAl�fLn�H�
�, H�UH��P�H������fHn�H�
� fAl�fLn�H�{�!D�(�H��p�H�<�H����H��K!��fHn�H�
�Q Džp�fAl�fLn�H���
�X�fHn�H�
!H����fAl�H�CH���H�IH��p�H��!���fHn�H�
��Dž0�Dž ��Dž��D�x�fo����fDo�@��fDo�`��H����H�b��fLn�H�K!D���fDo�P��H����fAl�H�1��fLn�H�K!���fHn�H��P�fAl�H�MH�
�H����H�K!fLn��8�fHn�H���fAl�H�
��D���fLn����fHn�H�aK!H�
�� fAl�D��fLn�H����X�fHn�H�
��fLn�fAl�H��K!Dž���h�fHn�H�
�� fAl�H����H���fLn����fHn�H�}I!fAl�H��0�H��l��H�
I� H��X�H�}�!��fo�p��H����H�bH����H�_���x�fHn�H�
�Dž0�Dž��DžP�Dž��Dž�Džp�	���fo����fo����H���H�k�!fo�������fo����fo����H��P�H�t�fo����fDo������fHn�H�� H��p�H�C�fl�fHn�H�TJ!�X�fHn�H����H�� fl�H�
�!H��0�H�	�fHn�H��!���fHn�H����H��J!fl�H�
0�fHn�H�������8�������D���x�fHn�H�
��Dž�fl�Dž0�Dž��Dž��DžP�Dž��Dž�Džp�	Dž��fDo���fDo���H�����H��� fDo� ��H��8���H��!fHn�H������fHn�fl�H�
M�fDo�0��D���H��h���H��I!fHn�H���H���fHn�fl�H�
9 D�����H�����H�A˄fHn�H���!�����fHn�H�����H�Z
�fl�H�
� fHn�H���!�����fHn�H��p���H���!fl�H�
� H�����H�͐!H��0���H�
�fHn��X���fHn�H�ߐ!fl�D�����H�
3 D�����x���fHn�H�
7�Dž0���Dž����Dž����Dž�DžP���Dž����Dž���	Džp���H������H�� fDo�@��fDo�p��H���H�n�H��8���H��G!fHn�H���D����Dž���fl�H��h���H�<��H���fo�P��H��p���H�؉!fHn������fHn�H���fl�fHn�H�
!Dž0��������fHn�H�4 H�
��fl�H�����H�*��fHn������fHn�H�JG!fl�fHn�H�
��H��5�X���fHn�H�
��fl�H������H����h���fHn�H��Dž`���fHn�H�� fl�H�����H���fHn������fHn�H���!fl�fHn�H�
2�Dž��������fHn�H�F��fl�H��H���H�Ԏ!�(���f�Dž�DžP���Dž����Dž���Džp���D�x���fo����fDo�`��H��P���H���!fo����H������fo����H�� fo����fo����H�����H���!fo����)����Dž���Dž0���Dž����Dž�DžP���H��p���HDž���Dž���D�������������8��������������X���)�`��)�p��)������A�Dž�x"�S	��h2L��H�=����9�A�Dž�t>��2L���U��H������I��H�E�dH+%(��!H�e�D��[A\A]A^A_]�H��0��E1�H��D��H�����H��H��p������t����!H�H�����H����H��t���H�g��H����!H����H��t����H�>��H���s!H����H��t����H���H���R!�?3A�����������h��tƅg���=w��t��n��tƅ ���=]���#	�V�
A�Dž�������d��t
�Pf��=��t
�=Df���f�����t�����;�t����H�?ĄH��t�8u$1�H��`���g&�����-H��H�ĄH��`���Y�H�� ���~-�C�fHn�H��`�������H��`��fl�H�����-aC�L�����)�@��)�P��H�����H����������1��

I��H=��_
H��([H����H��8���A�����I��$P\1�H��H������ �����
H�����H��tI��$�[H������L��L��0��I��$8[��XI��$([���b,�� �E؀�l����D�-[�E���~��������H���H#����u���
@������H����1����H������H��)
��e��t�=����1
��������=��tH�=������	�j ���a������e���h��������c��t
��e���b��t
Dž(��f��f��t
��e���f��t
��g���l�����t�=���	ƅ���H�3��H��t"H�5T< H������H��tƅp������H�m���8-�+����H��H��tzH�5��H�����H���pH�5x H�����H��tN�=O��L��@����P	H��I�ٹ�L��H�L����PL�� 1��3��AXAYL�-l��A���tI��$([�!b������h�������=^���	�"��u#�����u��p��u�������
@��
A�Dž��"�5����~f����-I�|$@�_�
����H�����H��tBH�����H�����L��L������PA�Dž���H�����H�������������H�=ڇ���TH��0���H�5:��H��0\H������g��H�����H��t(L����H��L���:
A�Ņ��q	H��8[L�xH��c��tH��x����A�Ņ���L��0��I��([�(I��I��0\D�@ I��8[f�x�1E����H���H#pH��L��H��H��LE�H��`��8u��`���t
�=E��r	�=9�t
A�� ������������u~I��([L�8L9�t]H�����L��E��fDH���PrH�5�H������H��tA���uH�K(�I���H�I;�([u�H�����E��E��u
A�����H��0��H�x@�|�L��H������m��t�=�_�tH�=�!1����ƅm��I��([�'�uƅk����f���
��g����H���(
A�Ņ���H��([�T��f�����g��L��0���iM���ZM����L���1�I��H��0��H��([�;?��uEI�G ���t8I�EH��tH�xu(L����H�5�}!��uH�50}!H�=y�!1����H��([H�H9�t!H�����@H��H�H9�u�H�������`���u%�������p���S�=v����H��0��H��([H��0\�x tH�=���<t����L��0��H�����1�H�<�L��L�������H��0��H��([L�(L9��kH�� ��L��L��0���P��=���t.M9��t%L�����L��L��hL�����L��L����H��0��M�mL;�([��A���M��h��uH�����I�������H��L��A����A�ą��n���A��L��0���O�H�=9�1�E�o����#������$_�Dž(���Y�����`���)�����^������x������^������=�^����v����=DZ��i�����f���\�����g���O���H�
܂��U�H�=˃!�)���-���f�H�����1����H������H�H�=J\��w\��i\����m�H�=
�����H���H��������I��$([�7P���m���H�����1�H�r�1�L�����L�����A������I��$([�C<����H���L��H#pL��H�� H�� H��HE�I��E������L��� H��������
�����S�=�����=�����H�=6�!1�L�����L�������E1�H�����t!H�����HDž��Dž���lH�����H��t������CHDž���H������-�H�������
�J�=d����D������P���lgD���������H�=W�1����A��A����L��A������u
��H�����H������H���t0@�����������5>��H��N!1�1��*�����@���������e�������x������5���H�y�!1�1�L�����L�����������DE������A�������H�=3�!1�L�����L��������`���f�H�]��1��J���H��I�ٹ�L��H������PL�̎ 1���)��ƅ���AZA[�����b��H�5i�L����3
��j������������L�����L���������L���y!
���@H�����1��(��h���H�ƅ ��tfo����)���H�I��fo�P��ƅ$��H�����H����(��H��������H�����1��(�H�H���ƅ$��H�����H����H�����H�^��H��@������L��D������NLD�����H�����I��8[��H#p�8�L��� H���k����L�����A���[�H�=s�1�A���+��9����4�����8��������x��%�=���H�� H�ε���E1��x���I��([�7������������t���W��kW��,�H#pL��� H�������I�����H��D����������I�D��������h���H�=Z!1�L�����L������M�����H�}�fo�@��I���Z1�H��0��I��H�����I���)� ��DH��XA��H9�u�H��H��H��H���������H��H���p
I��`ZL�����M��`E1�I��@I�}H��tI�D��A��H��H��H�GH�JH�JH�J H�JH�H�JH�JH����֝	H��H��u�I��XM9�u�L�����E����L�����H��L�����H�����I��I�H�����M���I��(M9���M�~I�FM��I9�u�L�����I�M���Y@H�߾������LH��H����L����p
I�E I�uM�e fHn�fHn�fl�AGL� I�EM�eM;euH�PM���u�L�����I����^H��(��H��`��I�UH��(��I�EI�uH��3���L������'���L�����H�����A��5ɩ�1�H�<~!1���H���������E��H�� ��L��0����E����������@��D��@��E���nH��([HDž���H�H9��2	1�H��H�H9�u�H�����H���	H�����H�I�1�L�-'����H��0��H��([L�2L9�t8L��I��H��H�����H�����L��H���ʴH��0��H�H;�([u�L���������tSfo�#H���#H��@��L����H��([H������H��P��)�@���2H�����H����
L��0��H�=��M��([HDž0���.kH�����H��H���L�����H��0����H�������U����B	�����=맄L�����L�����L��0���TM�'M9��Dž���L�����L������M9�$�t#M�$$M9���L���dI���*���uӀ�o��A��$(t��tȀ=a�����=�M��$tA��$,M��$ A��$�H�gx��������tM;�$���	H��H�����H-D�����H��H��H�`�1����M����A��$�H���M��H��H�
�H�=��HM�1����H�����H��tH�+��H��1����M��t6�='�t-H�5�L�����H��tH�ٺ�H�=��m����e��L����H���H��1��7��H�
����H��H��H���H��HD�1�����������x��H��H��1������H�ٺ�H�=�����������������mE1ɀ=@�uD�
8�A��E���5���L��v�1�1�I��$h��@��芡�H�
�v��H�= �m�����H��0����o��L�����H�5dv�L�����H���=(
��o��H��([H�5@v������L�����L�������H�����L�����L��0��H�����H�����H���H�WN L��PL�
��1�L���H�
2N H�t����H�� ��H��0��A^A_H�����L�P�H9�`���-H��@��L��P��M��I�]H����L��H���D�KD�C�KP1�j�7��H��A���n
H�V� �L��H��1����H�;H�����H�5���D��0��L��8��HDž@���4�I�EI�UA[[H�X�H9��_L��p��I��H�����I�H���L��H�>�D�KD�C�KP1�j���H��A���n
H��� �L��H��1��i��H�;H�����H�5��D��0��L��8��HDž@��芩I�VI�vAYAZH�Z�H9���L�����I��H�����M�}H�?��L��H���E�GE�OA�OP1�j����L��A���em
H��� �L��H��1����I�?H�����H�5[��D��0��M�uL��8��HDž@���٨I�E_AXL�x�I9���L�����M�/H����L��H���E�ME�EA�MP1�j�?��L�����l
H�_� �L��H��1����I�}H�����H�5�����0��I�_L��8��HDž@���9�I�WY^L�j�H9�tL��L���Z��I�EL�h�H9�u�I�GL�x�I9��>���L�����I�EL�h�H9���������L�����I�FL�p�H9���������L��p��I�EL�h�H9�`����L��P��H��@��H���������H�5^r�H���#
��H�5Jr�H����$
����v�L�����L�������H���QI�� ����o��H�5r�H��L�����L�������#
��o��H��([H�5�q��,��^�H����H��1�������H���T���H�=�u!�XcH�����H��H���v���uH��0���.���H�=%v!�H���H��0������L�����A����L�����L�����1�H�=4�L�����I�4$�V���L�����L������=؟�uH�=q�L��1�H���������c���|�=���cH��0���w����Y�I�� ��H�����H��p���H�&�L�����L������y���H�����H���������Hc����1�L��_Hi��H�����3������n���H�=۳�H�5]�H��0�����H���PH��0�������H��H��([1��D�hH��0������0������teI�I9�tJE1��H�I�ƘI9��$H��0��H�����H�������H�P@L���2A�Ņ�t�A���L�����L��������H��0��I�N@1�L�������A��x����w�H��0��������5��H��o!1�1�L�����L����������H�=���L�����L������?H�����H��p���H�n��ϋH�=w���h�H�=q���1�H������H��r 虋�;�A��$��N���L�������L��H��p��L���W_I�$H��p��H��t9�=��I��$�u~�!L;��u��(L�H�H�H��tH9�u�H����H���/#D�����H��H��H�G�1��������L;��u‹�,L� H�H�H��t�H9�u��H�=��1�L�����L���������G�I���H�=�m�H��r!1���o���M�'M9�����k���L�����L�����L��0���l���H�����H�5�H��x�����H�=Km�1�H�ޅ�����H�����G����5���1�H��m!1�L�����L��������H�����H��p���H��p H���щ1�H���1�H��辉�`�����H�=W���H�H��p�����H�=�p!1�L�����L�������H�=C�1����
�fDH�����H�=jl��͈H��0���������H�=�m!L�����L������b����H�=�n!1�L�����L������A���H�����L�����L���������������L�����H�����A�����H�=��L�����L��������H��0���Y����;�@A����H�����H��p���R�A���������UH��H��dH�%(H�E��F��m�H�E�dH+%(u���������UH��H��dH�%(H�E��/����t,��D���u"�=�.���.�����H�E�dH+%(u�Ð�rm������ff.�@��UH��H��dH�%(H�E�1�1������HD���.�H�E�dH+%(u�1���Y���f���UH��H��dH�%(H�E�1��m�����C�H�E�dH+%(u�1���
���ff.�f�UH��AUATL�%�C�SH��dH�%(H�E�H��l�H�H9�tpL�-���0�H��L���u9����ǃ�H�H9�l�t7�����t͋5{��L��1�H���a������u��DH��L����>H�E�dH+%(u@H�5Ol�H��L��[A\A]]�]ADH���5��1�1�H�X����Y����������UH��AUI��ATA��SH��H�}�H��8dH�%(H�E�1����H�E��~E�A���t#Ic�fAn�H�@I���H��fnBH�fb�H�E�foM�f�E�foU�SH�E�dH+%(uH��8H��[A\A]]��`�����UH��SH��H�}�H��8dH�%(H�E�1��X��E�foE�foM�KH�E�dH+%(u	H��H�]���������UH��SH��H�}�H��8dH�%(H�E�1����E�foE�foM�KH�E�dH+%(u	H��H�]��������UH��AUI��ATI��H�}�SHc�H��8dH�%(H�E�1���H�U��Eȃ��tI���H�[H��H��@H�U�foE��E�foM�A$AL$H�E�dH+%(uH��8L��[A\A]]�����ff.�@��UH��AUI��ATI��H�}�SHc�H��8dH�%(H�E�1����H�E����tI���H�[H��H�H�E�foM�foE�AL$A$H�E�dH+%(uH��8L��[A\A]]��x������UH��AUI��ATI��H�}�SHc�H��8dH�%(H�E�1��^��E����tI���H�[H����E�foM�foE�AL$A$H�E�dH+%(uH��8L��[A\A]]����ff.���UH��AUA��ATI��SH��H�}�H��8dH�%(H�E�1����D��L���S�foM��E�foE�KH�E�dH+%(uH��8H��[A\A]]��m���ff.�f���UH��H��H��H��H�pdH�%(H�U�1�H�E�dH+%(u�H��XH��TH��P�!����ff.����UI��H��H��H�
�g�dH�%(H�E�1�H��tFH�}�H�1t ������xAH�=vg���H�E�H�fg�1�H�U�dH+%(u ��H����H�Ag�H��uָ����p���UH��AUATSH��L�oL�gPdH�%(H�E�1�H��tcH��H������H��ub����<LuX1�H�{�
�����~D��gA�EA�$1�H�U�dH+%(ugH��[A\A]]�����f��5���A�1�1��H��h!�����맋5����1�1�H��h!�}�����fDUH��AUATSH��8dH�%(H�E؋ =���w&H�
�_��Hc�H�>���H��=�H�>f�����H�z(�y��lj����H��=�H������~DE1�L�e��L����D�m�Ic�foE�foM�H��A��H�=�@HD9�u�1�H�U�dH+%(�H��8[A\A]]�H�!H��e�H�K=�H�z�����t�)�H�2=�H��u����fDH�Ye�H�x�R��x��H�5���1Ʌ�H�5e���1�H�x�'�H��<�H���A��;��������H�
�^��Hc�H�>��DH�5Y���H�5	���H�59���H�5�$�t���@H�5)��d���@H�5��T���@H�	H��d�H�3<����fDH��H�bd�H�<�����fDH��H�Bd�H��;����fDH��H�"d�H��;����fDH��H�d�H��;��f���fDH�Y&H��c�H��;��F�����:�H�#��5���1�H��H��1����������������UH��SH��dH�%(H�E�H�GH�H;u:H��H���/4H��tNH�H��?�1�H�U�dH+%(uPH�]���f�H�
�`��*�H�=�e!�#��������H�=e`�H�پH��e!��������f.�UH��AVAUATSH��H�$H��H�$H��dH�%(H�E�1�H�������I�ă��������D@H�����
j����~H���ZKH�=ce!H��1��i�ƃ�H��ƃ��3�H9�t.1�H�U�dH+%(��H�� [A\A]A^]�f�H���L�����L�5;#����~�A�$A� L��L��H���J�L��H�=� 1�����"��������t�����&�+�����_�"���L�����L�5�"�A� H��L��L���ܖ�����=�"�uk��v�l����L����~H���<JH�=ud!H��1��K�ƃ�ƃ������=B"���P��������fD�=h"�t�H�a�H�x(H���x����w����l����Bm
������H��`�H�@(�@�����!fD������~L��H�=͢ 1�����O�����fDUH��AWAVAUATSH���H��(���dH�%(H�E�1��=+7�t-1�H�U�dH+%(�jH�e�[A\A]A^A_]�f�H�5)`�H�H9�t�H���*H�H9�u�=s!�u��=V!���H�-!�H��tH�]�H���,�����H�5�_�H��P���H��L�m����o�P����o�`���H�����H��p���)U�H�E�)]��fDL����L���������L�}�I��u�E���E��u�H�O_��]�H�x(��4����A����5Lc�Lc�1ۅ��{L�� ���M��D��0���L��H����f�H9�����H�H�PI��H��H��D(�=	7����=���~nM�$I�D$L��M�t$L��8���H��@����
��4���H���.�L��A���mG��@���E��L��8���AVH��1�H���H�=H5���N�ZYH��H9�H�����I���H�PH�zI9���H;Z ��H�2H�JH�@I��H��L�D(N�$L;h��H�H H9��wH�0L�HI��L��H�A�|1(����A��`���X�����RH��(���H�qH�	I9��6��H;Z �,��Hi�ʚ;H�<1H�2H�JfHn�I��fl�H��H�L(H�H�zfDH�H �W�����=���[���1��o���@M���M;n����I;^ ����I�I�FL��I��H��H�D(I��	��4���H����H��I�N1�j��L�
M����^_�����5���H�%�1�1�L�� �����A�����E��������H�@E1�L;h�|����%D��������4�����L���k���I���H�@L;h��������DI9���H;Z ��H�:H�rI��H��H�t7(H����Ց�f/��#rK�\��#�H,�H��?fHn�H�Jfl��d���@H�����H���S���H�}��g��E���f��H,��f�D��0���L�� �������D�
�#� ��f/�r��\��H,�H��?�v����1��;����I���M��L�� �����H�@L;`����H;X �n��L� f�H�XL�D0�P���A������K���������������f���UH�=�2�H��SH��H���VdH�%(H�E�1��qFH��x"�CH3�1�H�U�dH+%(u#H�]��Ë5X��H��*!1�1��D���������H����UH��ATSH����L��`���H��H��dH�%(H�E�1��Y�H������L��H��1����������t�=������1�L����������t!�=��1�������"����lj�����H�E�dH+%(uH��[A\]��y�f���UH��SH��H��8\dH�%(H�E�1�H��Pt3�51��H��\!1���1�H�U�dH+%(��H�]���@H���Hd
H��PH��t`H��HH��t���@u7H�=�X�H����H�5�X��H�=�/��`��u ƃ@��^X���t����o������e���H�
�U���H�=&�����X����d�@��UH��H��dH�%(H�E�1�H�=]0�uH�E�dH+%(u6��fD�5��1�H��[!�H�E�dH+%(uɸ���������UH��AWAVAUATSH��H�$H��dH�%(H�E�1�H�=�I����A�D$����H��0�E1�H����H��(�L�-۪�
f�I��E9|$~eL��H��E�t���H��L��H��E��1��H��(�H�������u��H�U�dH+%(u;H�ĸ[A\A]A^A_]�1���@H�=@��J���H�=J��<�������D��UH��AVAUATSH��H��0L��8\H�=|-�dH�%(H�E�1�踥I��$H������A��$X���=�.������H�+.�H��u=1�H�U�dH+%(��H��0[A\A]A^]�@H��f�H��-��pH��([���y��5��H���1�1���������f��
�,�I�T$��H�5�O��Hc�H�>��f�A��$X���+����i,�� ���@�5���H�SY!1�1��z�����D�H�5��@H�yU�H��@H�x�l�H�-�H�����=,��w��+�H�
:OHc�H�>����H�5T�f��H�5��f��H�5���f��H�5���o����1�H�5���Z���f.�H�y,����E���H��T�H�x(����A���V�H�O,�H��� ���E���T���E1�L�m�fDL����H�!,�Ic�D�u�foM�foE�H��A��H�BJE9�u��
����H�5D�����H�A����@H������@H�����@H������@H�����@1�����H������n*�H���5��1�H��H���1��}�H�F+������|�ff.����UH��AWAVAUATSH��H��HdH�%(H�E�1������Lc�H��I��A��M��I��J�|0�����uKI��M��AoD$�AoL$CH�E�dH+%(ujH��HH��[A\A]A^A_]�f.�I��H�}�1�D��H�E��7�H�E�foU�fo]�I�AVA^�|����1Ҿ��������}��ff.�f���UH��AWAVAUATSH��H��HdH�%(H�E�1������Lc�H��I��A��M��I��J�|0�����uKI��M��AoD$�AoL$CH�E�dH+%(ujH��HH��[A\A]A^A_]�f.�I��H�}�1�D��H�E���H�E�foU�fo]�I�AVA^�|����1Ҿ���������}��ff.�f���UH��AWAVAUATSH��H��HdH�%(H�E�1������Lc�H��I��A��M��I��J�|0�����uKI��M��AoD$�AoL$CH�E�dH+%(ujH��HH��[A\A]A^A_]�f.�I��H�}�1�D��H�E��W�H�E�foU�fo]�I�AVA^�|����1Ҿ�����$���}��ff.�f���UH��AWAVAUATSH��H��HdH�%(H�E�1������Lc�H��I��A��M��I��J�|0�����uKI��M��AoD$�AoL$CH�E�dH+%(ujH��HH��[A\A]A^A_]�f.�I��H�}�1�D��H�E��G�H�E�foU�fo]�I�AVA^�|����1Ҿ��������}��ff.�f���UH��AWAVAUATSH��H��HdH�%(H�E�1������Lc�H��I��A��M��I��J�|0�����uKI��M��AoD$�AoL$CH�E�dH+%(ujH��HH��[A\A]A^A_]�f.�I��H�}�1�D��H�E��7�H�E�foU�fo]�I�AVA^�|����1Ҿ��������}��ff.�f���UH��AWAVAUATSH��H��HdH�%(H�E�1������Lc�H��I��A��M��I��J�|0�����uKI��M��AoD$�AoL$CH�E�dH+%(ujH��HH��[A\A]A^A_]�f.�I��H�}�1�D��H�E��G�H�E�foU�fo]�I�AVA^�|����1Ҿ��������}��ff.�f���UH��AUA��ATSH��H�}�H��8dH�%(H�E�H��%�L�`@�X�D��L���ݔfoM��E�foE�KH�E�dH+%(uH��8H��[A\A]]�������UH��AUATI��H�}�SHc�H��8L�-^%�dH�%(H�E�1�����E����tI���H�[H����E�foM�foE�AL$A$H�E�dH+%(uH��8L��[A\A]]��g�����UH��AUATI��H�}�SHc�H��8L�-�$�dH�%(H�E�1��J�H�E����tI���H�[H��H�H�E�foM�foE�AL$A$H�E�dH+%(uH��8L��[A\A]]�����@��UH��AUATI��H�}�SHc�H��8L�->$�dH�%(H�E�1���H�U��Eȃ��tI���H�[H��H��@H�U�foE��E�foM�A$AL$H�E�dH+%(uH��8L��[A\A]]��;��ff.���UH��AUATA��SH��H�}�H��8L�-�#�dH�%(H�E�1���H�E��~E�A���t#Ic�fAn�H�@I���H��fnBH�fb�H�E�foM�f�E�foU�SH�E�dH+%(uH��8H��[A\A]]����ff.����UH��AUATSH��H��(L���D���dH�%(H�E�1��J��H�{���1!�1���t	H�KH��uj�=c"�t	�=�"�u	�=�u�t'H�E�dH+%(��H��(1�[A\A]]��H�=�I�M��E��H��H��H�5� ��Uu�H�SZ��/�DH��H��	H��H�E�H��H�U�Hi�ʚ;H)�H�M��c���DH�sH�=���x�4����n��ff.�U�H��SH�u�H��8dH�%(H�E�1����H�u�H�
I�H�E�H+I�H��H�E�H)�H9�}H��H��ʚ;H�E�H)�H�=I�H�]�H�U��H���g������=!����5��f�H�=�~�H��~��~�fo��#Hi�@B�~���=� �t	�=� �u	�=gt�tH�E�dH+%(��H�]���H�=iH�E1�E1�H��H��	�H�5���s��Hiu�ʚ;E1�1�1�Hu�H�
^������?����5�s�H�L!1�1����$���fD�������������UH��AWAVAUA��ATA��S��H��XH�M�dH�%(H�E�1��E��cG������������I��4�ׂ�C@���I��4�ׂ�CL�m��?H��ʚ;H)�H��H��?I��H�F�i��H��H)��)øH؋�F�����=O��L���Z����H�u���t��H�=
G����������H�=�F�H�u��E��g��~�E�����w	E����H�u���!��H�E�H+E�H��H�U�H�E�H9��)���H)�I��i��H���9�����������A��I��4�ׂ�CD���^fDH�aF�H�x(�X��������(H�u�����H�=5F��������RE����D���E�����E��t��=�H�u���'��DA�����e���1��H�=�E�H�u��E��A��~�E�����w	E����H�u�����H�u�H�E�H�U�H+U�H9�}6H��ʚ;H��H)�H��i��H��?I��H��H)��)�H��2���H)��������=E�����H�M���E���������E�H�U�dH+%(�"H��X[A\A]A^A_]�D����E����E�����w
E��t�i���H�u���+��H�E�H+E�H��H�U�H�E�H9���H��ʚ;H)�H��H��?I��H�F�i��H��H)��)øH؋$D����N���H�iD�H�x(�`����6���H�u�����H�=CD�����������H�=-D�H�u��E�����'����7���H)�I��i��H���q������U���������������D��UH��SH��H��8\dH�%(H�E�1�H��Ht3�5�o�H��G!1���1�H�U�dH+%(��H�]���@H�~臭H��tfH��PH��HH��t���@u6H�=OC�H���3�H�5@C��H�=�����uƃ@�f���B���t����o������e���H�
K@���H�=������B�������@��UH��AWAVAUATI��S��H��hH�}�H�}�dH�%(H�E�1��u����oE������Hc�D�=k�H�@I��$�E��DD=�H����@��|�����x���A��$�A����D�}���~|Hc�I��$���H�4�H��H��H��H�T7�L�l7�H)�H�U�f.�M��E;}u-I�} �����H��H�E��*�H�}�A���A�����H�E�I��(I9�u��E�����fnM�fne�fn�|���fn�x���fb�fb�fl�H�E�E�foU�fo]�XH�E�dH+%(��H�E�H��h[A\A]A^A_]Ð������I��$�HcЉ�H��H��H��H��L�|�L�,I)�L�}��fDH�E�I��(I9�t[I�} M�������H��I���4�L��A���A���t�A�I�~ �E����H��H�������t#H���b����fD�E�����@1�H���$��E����t��@��U��H��SH��H��dH�%(H�E�H���H�P@���H�E�dH+%(u	H��H�]����$��@��UH��AWAVAUA��ATI��H�����SH��dH�%(H�E�1��g��o�����o���H�����)����)�����m���tIfo����fo����A$A\$H�E�dH+%(�H��L��[A\A]A^A_]�fDD�5-�1�D��H�� ���H������H��Dž����A��ABƉ�����60A�Dž�t_���������h���Dž�������E1�@H��A��H��(� �D;�����r�E���5�������������������������������������	����� ���A��wvDž�������E1�D;3t"@H��A��H��(谁D;�����s�D;3u�H�{ D������|�H��H��������D�����H�������������fD1Ƀ�t:��H���9�s����t$��p���9�s����t�E�9�s�¹Hc������H��H���@������H��I����D�������t8L��膽�����������������@1��O�H������������J���1�L���3������������UH��AWAVAUATSH��H��HdH�%(H�E�1������Lc�H��I��A��M��I��J�|0�߽��uKI��M��AoD$�AoL$CH�E�dH+%(ujH��HH��[A\A]A^A_]�f.�I��H�}�1�D��H�E����H�E�foU�fo]�I�AVA^�|����1Ҿ�����t�������ff.�f���UH��H��dH�%(H�E�1����-�H�E�dH+%(u���F��fD��UH��H��dH�%(H�E�1������H�E�dH+%(u�����fD��UH��AWAVAUATSL��$���H��H�$L9�u�H��L�-�L�5�fIn�fIn�fl�H�����A��I���H�5ԹdH�%(H�E�H��?!)���HDžس��H��г��H��8�H��(�������腭H�^;�H���L'�����eH����H�
I H���@d��MH��H��$ �'d��GH��H����dH��L��D��H���H����A�I��H������V��$���H���H���<
�p��8\�<D��$���E��t`H�����L� L���^��H��vH�L��L��H9�HF�H��������H���������L��L�����������"��=c�H�=�9���������� �����H�����?-��
D��9�HDž(���E����H�
07��&�H�=7?!����H�����H�޹H����S1�H���1�H���S��H�������$���A�H��H�
����b��$���H�!9�H��tH���D�5J�A���q'�=9��d'1ɺ����H�=a�1���I��H=��x%D��L��A���aA�� u�L���L���L���L���wL���jH��8�L�%,����I��$([D��$���E���^
�o�H�=@8�������`��� ���fDH��tD�8�E���l����=
��f�=�����=.���
�=���_��7�����
H��(�������t0�=�7�H�ʸH�5�� ��HE�����H��(���H������=���H��(����=o�H��������I
����H�=����K�������A
H�=����w
Hcd���t����
u�37��D���=�
�����
����������=s���H�=I���H�
L4��H�H�=>!����H������H��H����P�H��1�H�ϋ �P�H��1�H�}��P1�H�h�1�H���P@H�Q�A���H������=:
���
H�=(��>H�=$
��2�=A6�t
�=76���H�=26��-�H������m
�5��=�H���)�H�E�dH+%(��'H�e�D��[A\A]A^A_]�@�=��������=�������fDH�
	3��"�H�=�;!���H�����H�޹H�r' �O1�H�F� 1�H���uO����xt������x�����D��$���H�w�H�O�E����������f�H�=`����D�wj�E����H�=
����@�=�����
H��H�%��Dž�����D��H�׃��KD�%��H��t誺��H���H����'H�S4�H���H���3H��H�5�n �
K�H�={4�HE�H��H�<�D�
/�H�����D��RH��AT�5��w
H�� H�=�3�A���E�������H�i�L����1��UH��L��L���L�������H��L��L�������H��L��L�������H��3H�� ���L�����H����H��DL��Dž���H��fL��HDž���H��"L��Džh���HDžp���Dž�HDž����Džx���HDž����HDž����HDž����HDž(���HDž����HDž8���Dž����DžH���HDžP���Džи��HDžظ��DžX���HDž`���Dž����HDž����Dž���HDž ���Dž����HDž�����H�H��l Dž(���HDž0���HE€=	�Dž����HDž����Dž8���HDž@���Dž���HDž���Dž����HDž����H���������=�1����=�1��u�=�1�����	���u
��	�H�=�1�D�OE�����=�u
H�=��tHDž���L��L����L�����g����L�%��H�5��L���iL������t'H����H�=@1���&L��������H�5��L��L�����!��t H����H�=�0�������]H���H�=�0�������=L�%A�H������L���u
�����ʢI��H����o�H��E1�1�����H������L��L��PA��5>�L�������s
H�� ����L������I�I9�t�ƀvƀ�H�I9�u�H�=#0�L��L�������D�H��������H�=0�1�H��ȳ�������[D��/�E��~oH�=�/��L������3�=�/�~JH�=�/��L�������=�/�~%H�=�/��L���q������H�5y�H��t.�=�d����
H�����H�=H/���n�����
H�5o�H�=(/��#�H�=/�H�5E��`���� 	H�5/�1�H�����L�6L9���H������M��I��H����L���mI��L9���H���I���H����
H����
�w�I���A���h�A9���
L����E1�M���.I���D���I���D��A����A9���A��I�����A9�|�L����f.�M�?M9��D���������O���<�
�����e��������P�5�Y�H�;7!1�1�誓1�H�j�L�����H��L���G�H��L��H�i� �G�D���������@D��$���H��] H�s�E���"���D�������H�=y����������L������� ��L��H�=T����5�X�1�1�L��H�,o ��H�=6������H�= ��{���H�=*��m����=1�uH�=���DHc�����M���H�=���Z����=���M���H�=���?����@��3�������g�f�L�5	�H�=R,�L���A��I�� H�����E��������b�����������=�W�����D�%a�H�=>���������D��H�����\E����H�����������fDH�=�+��!�H����H��(����������������H�
�(��+�H�=�1!�p��H������H��H�9��UE1�H���1�H���BE1�H�ԝ1�H���/EA������fD�=�V���=�*�H�ޫH�5� HE����H��(���H�������=���	�L������1�L���'���L���o��H��(����H�!�H��1�蒶�����D1�H�=�����L�DH�<��3H�4�H���-�5AV�H��1��/����f.�H�
�'��'�H�=�/!�#����fDH�
a'��#�H�=0!���H�����1�H��H�9���C�V�fD�5�U�1�H�a0!1�袏H������H��H�� �C��=h��5���Dž�����D�%��1��E��������A���DH�A��`H������H�����fHn�1�H�OyE1��H�fHnˋ�$���H�iH������H�/^�H�� fHn�H�yH������Dž�fl�fHn�H�˚HDž0��������fHn�H�ʚH�
��DžP���fl������fHn�H�%-!fl�H�����H�~������fHn�H�(-!fl�H��p���H�a��X���fHn�H�+-!fl�fHn�H�����HDž����H����H�������fHn�fl�H�����H���Ƚ��fHn�H�	-!fl�H��0���H������fHn�H�-!H������fl�H�AH��о��H�ԙ�x���fHn�H�əfl�Dž����Dž��Dž���HDžP���Džp���HDž����H����ؾ����OH�Z\�H��t�8u61�H����肾����u������%�=�H�|H�\�H�
��������1�H����;��H�y��b�H��A��H=����H�9��H�=�&�H��#�H������H��([H��H��&����A�ą��u�H���V��h�H�=���@�H�=���2�=��tH�=����H�
�#��e�H�=�,!� ��H��1��H����
@�H��1�H�p���?�g��H�=����5�Q�1�H��.!1�褋H�����H�޹H�"��?�H��1�H���?���fDDž�����f�H�=i%�L�������������C���L����L�����i
�1H�TopdownL�=%�H�����L����f�����L����u�������3���9����u�����������u
�=���������H����01�L����E1�H������A�L����H�=�$������H����������P�5C���g
H�� L����L�������|�����H�����1�H�
�H���0>���D��$���E����m��L���@H������H������I9�tF�5�O�H��,!1�1�轉L�����L��L����5�O�L��1�H�R� 1�草�5�O���~oL���I�����L���I��1�1��5[O�M��H�	��H�I�����L���ĞI��1�1��5'O�M��H�Ֆ��L��L���cL��������DH�#�L�0L9�t9L�%���M�6I9�t(A���u�L��L�����tH��"�M�6I9�u�D�HE��t��Hc������M�H�=���Z�H�=���L������H�
���1�H�=(!�k�����fDH�)��H������,�D�5&N�1�H��%!1���H�����H�޹H�T��<1�H��1�H���<�o��L�%�S H��L���6f
���9����H���
��������D�
���L��D�}��H������P�5u��H�=�!���d
H�� ���Q!��� ����A���bw�5YM���	�%H�+!1�1��<���������� ���A�ą���D���
觺�������H�5(!�A��H�=���������=9���t
�S����H�=�������H�IJ���O�=� ��H�޿蕯��H�޿舯��H�޿�{��������5���H�=� ��#�A�ą����H�=� �H�=���S �H����E1�D�V��������t(�+L���~H��(���A�O�1�H�z*!����E���H�= �H��t���A�ą��-
�=������D�-��Džd���L�%��H�=�����������E�퉅`�����������������DE苅$�����~9H�����A��L�%���H�5���9����n��H�=j�����v�H�_H���2����L������L��芠���H�=+�1ҾH�H��h���H9�u�MH�� H9� E�H�H9�tH��ƀ�uֺ���H��h�����t�6��q�H��0���L��H�5��H��H�����H�������ڛ�o�0���H��P���1��o�@���H��D�� ���A��H������)�����)�����躪����H�������=�߂H��h�����H���H#����H��tH�� H9� tf������H�)߂H�5���]���y;�$���H��h����������	���Ժ�����+�����tH��h���ƀ�H����H�������6���D��D�� �������H�5n�H�����L��蟚�o�0����o�@���H��P���)�����H������)������4�H���������H��h���u	���t�������S�H���}�H���U���t�H�5��H�����L�����o�0����o�@���H��P���)�����H������)������
DH��� �H�������H���������H��h���t��T�5RH��H�O�H��1��8�������H��h���H�t݂H�5�����y"H��h����8���������tj���j���H��h���ƀ��W������ZH��h���H9�������s������H��H�=��1҈����D��������=��t'���I���F����H��h����~���@A������p�I��D9�����A���t~�������t�=�H�=I�tk��~H�5;�H�=���?��=X�t�=w�H�=�u:�=�F�H�=�u*L�����D��$���1�H�܂H�5���cFH�=���g��=�tr�="��	��KH�4�L�-ݿ��H�=��L��H���w�������������G�=���H�=m�註H�=���<�H��H��t ���J�9�r����9��T�ƒ��u�H���H��t ���J�9�r����9��G�ƒ��u�H�=��H���H����B��i�DH�
!�� �H�=0 !軽��H�����H�޹H���3�H��1�H�Dj �3��DM��L�����r����L������L��L�%^�L���E����j��������u�L���ʆ���@�!�L�%7�H������L���c]
�����=��� ����������H��h���H���C����f�=�tZ�=&�����E���i���/A��E����H���E��H�
����1�H�=8���A�ą���D��قE�����5FD�H��}1�1��2~D��$���E���[��ق��~Yi���}���H�=&�H�H9�tfDH�H9�u�H�=@ق���=kق�i	�5�C�H�B}1�1��}L��p����L���+���H�5���Hi�p���ʚ;H�x�������D��$���E���H������������H�=������tH��`���1�1���q����d����m؂���t�=b؂H��d���H�
T�1�������������d����ƒ�����~H���������H�1����H�=0؂��H�=��H�H9�tH�H9�u��=A؂�]L������Li�p���ʚ;L�x���I)݀=e�tH�a�N�,�D�����E��t
�=I���L��H�=�L��]�H�=L�His�ʚ;Hi5p��H��8�H�=L�Hi5f��HiS�ʚ;H���L��L��x���HDžp����y��������=*���D��e���E��uH�=��H��t膽��A�Ā=���L���A�������������������=��t	�=��u3�=qA�u*L�����D��$���1�H��ւH�=u�H�5���@H�=b��m��(	�2�I��������J�������=�����Dž�����1���@H�=	��D������+��z�茭�����L��蟗L�5��I�H��h���I9�ug����@H��H脤�����H9�s���A�<$u�C0tL��H���+Q������L�5|�H��h���H�H��h���I9��p������u�H���-�L�5J���1�H���Ԝ������E1���5@�H�8!1�1��y1�H�� �H�A�����H�=&Ղ��H�=0Ղ���=7Ղ��H�=
Ղ�7��}���f�蛌��H���H�x(�
�P����5y?�H�`�1�1��ey�Q�H�=y�L������H��h�������5>?�H���1��,y��1�H���1��yH�����1�H��H��
 �-���oԂ���<���A��N��H�ģH�
H�����5�>�H�P!1�1��x�:�L�5��I�I9�tH�I9�u�H�=�ӂ���=Ԃ���$�������L��p����L���Ӡ��H�5<��Hi�p���ʚ;H�x���谠�������������H��`���1��F����d����+���H�
��j�H�=k!L����L����������L����L�����%�L�5��L��舼����5�=�H�&!1�1��w��H�޿�{������D������������H��`���D�������d�����҂����;���E�������=y҂�臮������H�=K�膲�M����,����6���H�`҂H�8�4���H�=f҂�&����=m҂����H�=C҂�����-����H�
9���H�=��Ӵ���>��&҂������f�L��H�=�F�����F�fo�y#�Y��F�H��F��f�H�=o��*�H�=c���H�=W����*���H�5F�H�=��1ɉ��VA�����H�WтH�8����H�=]т�
����=dт����H�=:т���=Qт�����H�=#��V���E��t��=%�������H�=���2������H��ЂH�8�����H�=�Ђ����=�Ђ����H�=�Ђ��������艛���H�=��H������H�5H�HG�_���H�5[E�E1�1�L����������5�:�H��!1�1���t�}�5�:�H�i!1�1���t�T���������H��艘�����������H���j�����5�:�H�z�1��qt��跗���L��誗�#����`���H�=���������=�
�H������ �P��5$:�H�9�1�H��1��
t��A�������=�
��?���H�
Y���H�=�!����
������5�9���H��!1�1��s�7��5�9�H�Z!1��s���=G
����H�
�
���H�=q!脱���
�����谮��H������ �8H���d�H��h����I���)�H��� A��1�I��H��h���H��0AU1�AT�59�A���rA^���X���H���A��H������{��饵��f.���UH��H��dH�%(H�E�1����H�E�dH+%(u��蕙��D��UH��H��dH�%(H�E�1���:����H�E�dH+%(u���K���ff.���UH��H��1�H��SH��H�XdH�%(H�U�1�����H�E�dH+%(uH�]�1������ff.�@��UH��H��dH�%(H�E�H�G���@�t%�<���@H�E�dH+%(u �1��@H�E�dH+%(u	�H���D�s�����UH��H��dH�%(H�E�1��܃�H�E�dH+%(u��I��4���@UH��AWAVAUATSH��L��@dH�%(H�E�1�I�]I9���I���X�L���821�L���^8�=l��t.H;��t%H���IL��L��hL���LL��L���wNH�I9�tGL��hL���@QA���t�A���u�A���A���L���3�w����I�]I9�t�H��1��BH�I9�u�H�E�dH+%(uH��[A\A]A^A_]�����UH��H���H��ATSH��H�� H�=�dH�%(H�E�1�H�E�H�E��ȕ��H�
A�H�u�H�}غ
�Ϧ��H��xNL�eؾ
L��蹜��H��t�L�e�A�$��tDL�����BH����t,��0��	v�L���,���H�E�dH+%(u$H�� [A\]�@L��
1��A���L�e؉���$���@��UH��AWAVAUATSH��dH�%(H�Eȋ$	�����H��L���L���D�������L��A�Gt����M9�L��L��@ID�L��H���'?ƃ8L��H��h�ACL���y?�L���L���t��5V4�H�G~1�1��Bn�x����z���H�E�dH+%(u$H��1�[A\A]A^A_]�@�d�v����9�������ff.��UH��AWAVAUATI��SH��H��@���H���H��0���dH�%(H�E�1��$���H��}H�s I�Ѕ�uH�����L��D���A�D$*M�|$-A�g�����t
<E�A��A��wL�KH�H��H�����M�t$ L�����L�� ���M�d$H��(���H��8����v	H��(���H�����H��L�������L�� ���H�=�!H�� H�5�VH��0���RH��1�APL��8���AWAUAVAT��h��߂H��@��~&�C5H�E�dH+%(uH�e�[A\A]A^A_]�@�膫����蟓��ff.�@��UH��AWI��AVAUATI��SH��8�
ۙ�L�wdH�%(H�E�1���t��uTI���E1�L��L��I��$�H��H�����lMH�E�dH+%(�:H��81�[A\A]A^A_]��L�o H��M���M��t���ނ��uI��$�H��t�L;���u���H�CL��L�E�H�E�I�G(H�E��-~�H)�H��H�u�謈L�E���uL�s�7���H�M�H�U�L��L��L�E�聃H�}�A���ŇE��L�E�t�I���L�E�H����E<A���L�E�tA���t0I���H�Lj�;�I����5u�H�U�L�������Ћ5�0�1�I�H-1�H��!��j������ڑ��f.���UH��AWAVAUATSH��(L�~H���dH�%(H�E�1�A�?	H��@L���uHc��Hi�ʚ;HH;����L��P���L��L��蚯A�ą���H��p���I��([輓A�7I�ă�	������<�V�8<�<��H��������A�7I����	�0������
��I��([���>��@
�\D�5�/���H��y1�1��iH�E�dH+%(��H��(D��[A\A]A^A_]��o��f��l#��E1��@H��HH���k��u�����H��p<tb�d<t <����A�7��	t�I���$���@H������������f�<u�H����v����H�����X���I�����A�7H����	�����H�����=�7���H�=��H���Q��X���边H��������X����5M.�1�H�H!�;h��X���H�=V��	�����@I�W�o�xI��$�fHn�fl�f��xH�����@I�W�o�xI��$�fHn�fl�f���xH���k���@<�������A�G@tH���L������H������L���[�H������L��L����j�������H������tH������ƀ��y�y�=�y�t
�����H�����H�����@+��H������=�y�f�L�����H�Y�H��@���H���HE�I���)�0���L��L�����H��8���)����)� ����E7���H��L��H���������L���7L����'���H��H�������]AH������L��L�������H���H������H��([�L�H��������u[H�����H���
H�������H����������H�5v1�H�=F!H�������a�=�؂H�������@�Af�H�����H����������H����5�+�1�H��([��L
�Q��L
H��!1��xe�*����5q+�H��!1�1��]e����H�����H���?�������2������u:H�����H�������
���D��H�4��H�����H�5G}�	���H���������t�H�=�w�tnH�����L�������L��H�x �?�	H�5xw�L��1�H�
�!H�=�!�`�=�ׂ~>ƃ��Y���薋����l���H���������H�5�!H�=�!1��{`빿�?����ff.�f�UH��AWAVAUATI��SH��8H��@dH�%(H�E�1����H�M��E������Q0I�ͅ�� H�E�L�5��H�M�H��H��H)�H������I��H�������yL�b�L��L��L���r�����wCI��$E1�1�L��H��������u#H�����A��$8uWH�����I��H��u�H����M��$@H�E�H�E�A9E0~`A��$��J���f.�I���U���@M��$@L���3I��$hAƄ$8�*8L����3�v���D�}�uH�E�dH+%(usH��8[A\A]A^A_]�H�}��膰H�E�dH+%(uGH�}�H��8�[A\A]A^A_]�[�H�Ͼ�N�M��$@A�E0��~�A��$��^����[���ff.���UH��AUI��ATI��H�5nrSH��H��dH�%(H�E�1������t7H�5VrH���ؗ����tTH�E�dH+%(u[H��1�[A\A]]��H�E�dH+%(u7H��L��L��[H�=_A\A]]�DL��H���E���+t��蕈��D��UH��SH��H��dH�%(H�E�H��@H���H��tH���H���!�H��xu
H���t-H�E�dH+%(u3�5'�H�]�1�1��H��!�aH�E�dH+%(uH�]������fDUH��AWAVAUATSH��H�$H��H�$H��(dH�%(H�E�1�H���L���H��M����H���I��H-hH�����H���H�@ �����u�����������r�M��I)�L���{I��@L��p�grH����L�{xH�����1�L���I���u5I���H�E�dH+%(��H��( L��[A\A]A^A_]�B|f�H�����L��� ��H����}�5�%�I��1�I�L$-H�p1��_�H�E�dH+%(umH��( [A\A]A^A_]�I�L$-H�z!�5h%�1�1��[_H�E�dH+%(u1H��( �[A\A]A^A_]�!���L���{I�L$-H��
!��&���fD��UH��AVI��AUL�-�!ATL�e�SH�<!H�� dH�%(H�E�H�T���H�}�H�E������E����E1�1�1�H�5(o�1�迖���I��@H���H��tI���L���V�I��xu
I���t�5`$�L��1�1��P^I��@H�H9�t I��hf.�H���H�H9�u�E���I���L��H���A�A��H�H@E���R����u
AƆ��H�����%����H�E�dH+%(uH�� 1�[A\A]A^]�蹄��f���UH��AWAVI���AUATSH��xdH�%(H�E�H�H������蝍��E1�1�1�H�5�m�1��c���H��j�H������H�޿H�������H�޿���H�޿��H�޿����PH������H��h���H������H��x���Ai���H��h�����t����rH�=<�觐��H��x���1Ҿ������~H�=��T�����������L�� ����H�=�lA���M���E1������L��L����^	L����ߗ��L��n�1��ى�H�5�l�����A���u=I��@���9�<
t(��<
H�=�H�n
!H�5tl1�A��*
M���M���zI���M���L��`���L�������)n�L��H)�H���IwL��L���n{H�{��I����g�I�L$-�H�5�kH��1��L������H�5�k1���3���L��`���I���I�yx�l|A��I��@���t#I���A���L�狰����ւE����H���Ew��t���H��x�����>�������U���H�=6��q���H��h����1�������K���5w0H�BP�P �H��H�����tI��@�x�<I���H�H������H��tH���H��-H�
]���H�=�j�/���A����1�H�=2�H��!���A���1�H�=�H�!�����I��@�x~)I�����H�=���H�!H��1����A���H�=��H�*!1��L�%�i����
���1�H�=��H�4!�_��H��H�w\ H�=v�HD�H�K!�1�H��H��c�-���H�
I��H�=�i� ���A���L��H�=&�HD�H�3!�1���~��A���L��H�=��HD�H�B!1��L�����~��A����1�H�=��H�J!�~���H�
���H�=fi舖���/H�
���H�=H!�k���H�=|��O���L���7n������L������L��L��`������H�=���ہ��L��1����Z����K���5����H�BP�P �H��H���L��`������I��@�x���H�
��H�=�h�Dž����H��h襕��I��@H�8I���H9�tL��c�H�=��H�ھI��I������1��M}��I���H�8I���I;�@u�H�5jhL����I��@������9J�VH�I���H9�u"����f.�H�I���H9������;��u���H�=+h�d���A��������������������H��h���1���у��H�E�dH+%(��H��x1�[A\A]A^A_]�f.�L��I��h��A���L��D)��H�5P��
�~��A�����1�D�
�h�L�,�L���A�D)�A��E��������F��4��H�
�Hc�H�>��A�������L������H�5
!Dž����L������������d�����������A������I���I���HDž����HDž����H��tH����eIdž�H�=P�H�
�fH�e1��L�������{��H�
���
L��H����������H����H�������
��H��t�H���H��t7fDH�spH��tH������H��-�o�������H���O
	H��H��u�H�=��H������H��e1���fz����<���H������� x���k���I���H�5}!�(��S���I���H�52e��A������	I����%iA����H�5!���A�����|�����I���H�5�d��A���������Adž�����A������I���H�������Idž�H�����c���f�軎���8������������������D��H�5�!�1��"����@���DL�������Y���@�S{����fD1����{�������L��H�s����H�������v����I���H�5"��M�����H�:I�����H�=��H��!H��1��x����b�������xy�����UH��AWAVAUATSL��$���H��H�$L9�u�H��H�YH�
8cE1��D~=ͫ�fHn�H��XdH�%(H�E�1�H��i���I��A��fHn�H��`���H��@���fHn�fl�H���fHn�H��� fHn�)�����fHn�H��X���fl�fHn�H��� fo�)�����fHn�H�wXfl�H��פ��fHn�H��X)�p���fHn�fl�H������fLn�fo�H������)�`���fl�fLn�fHn�H��_H�GUfl�)�P���fHn�fLn�H�U)�@���fAl�fLn�H�����fLn�fEl�fLn�)�0���H�VVH������fEl�D)� ���fLn�fLn�H�Vc�D)����H���fLn�H������fLn�H��WfEl�fEl�fLn�H��ȣ��D)����fHn�fLn�H��SD)��fEl�fLn�H�jSfEl�fLn�fDl�D)�Р��H�ZVL�����fDl�D)���fHn�H��h���fIn��D~���fHn�fl�H��qD)�����H��9fHn�H�;D)�����fHn�fl�H�*��)�����fHn�fo�H�[� )�����fl�fHn�fo�L��H������fl�fHn�)�����fHn�H���H��ȡ��)�p���fl�fHn�fHn�H��{fl�H�l�)�`���fHn�H��� )�P���H�5�OfLn�fDo�H������fEl�fLn�fLn�H�C� fEl�H�?PD)�@���fDo�fHn�H������D)�0���fDl�fLn�fHn�H��̤��H�yVfAl�D)� ���fLn�fLn�H�lg)����fEl�fLn�H�3�fLn�H�&9H��Ԥ��D)����fEl�fLn�fLn�H��8H��Ӥ��fEl�fHn�fLn�H��Ѥ��fDl�H��_fHn�H������D=�w�fHn�fHn�H�G�H��P���D)��fl�D)���fHn�H���H������H�DOfl�fHn�fHn�H��Ҥ��)�����H�H_fHn�H�����fHn�)�����fHn�H������fl�D)�П��fHn�H��Nfl�)�����H��Ĥ��fHn�H�_)�p���fHn�fl�H��֤��D)�����fLn�fHn�H��Ȥ��)�`���H��^fl�fLn�fHn�H������)�P���fHn�fAl�fLn�H������fLn�H��Ф��)�@���fHn�fLn�fAl�fAl�H�@�H�5�^�����)�@���fHn�H��;fLn�)�����fLn�fEl�fDo�)�P���H�M7H�
ND)�p���fEl�fLn�H��NfHn�D)�����fHn�fAl�fAl�H��`���fDo�H�
�@)�`���fLn�H��LH�5�)�����fLn�fEl�fLn�H��|���D)�����fAl�fLn�fLn�H��;��)�����fHn�H��X���fEl�fLn�fDo�H��!D)�����fEl�D)�О��fLn�H��fHn�H��!fAl�fDo�)���D�����D)��fLn�H����fLn�H����fAl�fLn�H��� fEl�)����fLn�fDo�L��D)�����H�fEl�fAl��D)� ���)�0���ƅ}���f������H��I#Džģ������H������H��I#HDž������H��Ĥ���;H����H�������$��̤��H��L��fDo� ����H�ƅ����H�efo�0���H������H��H�
�dH�55fDo���������fDo��fHn�H��ئ��fo����H�
cH�
B�H�����H��JfDo�О��H�=�[H�� ���fo���H�pH�!MfDo�����H��`���H�tH������H�aH�� ���H�V� D�����D����D�h����x���D�ȧ���ا��Dž�������HDž��HDž����HDž����HDžȡ��D�(���fo�����fDo�����H��@���fo�����H�CH������fo�`���H�kH����H�i[�fDo�p���fLn�H��)D�����fo�P���fLn�H�K� fAl������H��`���H�)[�fLn����H�KfHn�H�����H�TZfAl�H�5.ZfDo�����H�� ���H�mH��`���H��YfLn�H�hv�H���fHn�fAl������H�
sIH������H�	rH������H�"� H����H�	d�����fHn�H�5T<fAl�H�� ���H�� D�����D�����h����x���fHn�H�=17�Ȫ��Dž@���Dž����fo�@���H��@���fo�p���H�DH������H�� fo�@���H������fo�`���H�	fH����H�� fo�����H�����fo�����H�iH��@���H��� H��`���H�1�����fHn�H�zH�����H��Xfl�H�� ���H�FH��`���H�HfHn������H��2fo������(���fo�P���H������H�	E�h���fHn�H�
�5fl�H������H�HX���������H��������x����ȭ��Dž����H����fo�����H�UfDo�П��H�� ���H�XfDo�����H��@���H�:0fDo���H������H�?0H�����H�vfDo��H��@���H�F�D���fLn�H�Ƭ H��`���H�s�(���fHn�H�5�MfAl�H������H���D�����fLn�H�+� �H���fHn�fLn�H�� fAl�D����fLn�H�n�����fHn�H�=g0H�
=� fAl�H��`���H�W������fHn�H�5�TDž����fAl�fLn�H�d� H������H�gH������H�%��H��а��H�O� H����H��������fHn�H�=�KfAl�H������H�#��h���fHn�H�
�/Dž��Dž���Dž�Dž ���D�(���fLn�H����fDo����H��X���fAl�H�'V�fLn�H�� �8���fHn�H������H�� fAl�H�5�-H�����H�1LH��H���H��� D���fLn�H�V"�������fHn�H�=e-fAl�H��x���H��U�fLn��X���fHn�H�А fAl�H������H��U�H�
b2fLn������fHn�H�� fAl�fLn�H��U�Dž��������fHn�fLn�H�52fAl�H��� H�=@2Dž��	����fHn�fLn�H�vU�fAl�fLn�H�
�1Dž@����h���fHn�H��1H�5�^ fAl�fLn�H�b�Dž�����x���fHn�fLn�H��� fAl�H��@���H�,�H�=!-�ȳ��fHn�fLn�H�� fAl�H������H�HT�H�
C-�س��fHn�fLn�H�J� fAl�Dž���H�5�,�(���fHn�H�=�,Dž`���fAl������fHn�H�
�* Dž����fAl�Dž ���Dž����Dž��fo�`���H�����H�iBfo�p���H��`���H�f� fo��������fHn�H�5�_fo�����h���fHn�H�0�fDo�0���fl��ض��fHn�H��� �x���fHn�fDo� ���fo�P���fl��ȶ��fHn�H�u�(���fHn�fDo�@���H�==,fl�H������H�DCH�
00�8���fo�����fHn�H��� fHn�H�����H��������fHn�H�5Gfl�D�����D���������D����Dž@���Dž����Dž���Dž`���Džd���MDž����Dž ��������fo�����fDo�����fDo�����H�����H��
 fDo���H��H���H�<� fHn����H��)fHn�fl�H�=�FD�h���H��x���H�w�����fHn�H�
��fl�H������H��Q�fHn��X���H��� fHn�fl�fHn�H�﯂D�ȹ��fHn������fHn�H�� fl�H�� ���H�bH�5�AH��`���fLn�H��AH�j�����fHn�fLn�H��Mfl�H�
�AD�(�������fHn�H�5eVfAl�H������H������H�b� H��@���H��P��x���fHn�fLn�H�l� fAl�H������H�=��H�
w:�ع��fHn�H�5EDž��fAl�Dž@���Dž���Dž����Dž ���Dž����fDo��H������H�lFfDo����H�����H�8� fo�0���H��`���H��O�fDo���fDo���������fHn�fDo� ���D�H���fLn�H�Q'H������H�� fAl�H�� ���H�GH��`���H��� D�h���fLn�H�t�����fHn�H������H��@fAl�H����H��@H��@���H�P��x���fHn��(���fHn�H�� fl�D���D����D�ȼ��Dž��Dž@���Dž����Dž���Dž����Dž ���Dž����	�����fo�@���fo�`���H������H��� fo�P���H�����fo�����H�z� fo�p���fo�����H�� ���H��MDž��Dž@���Dž����Dž���H���HDž��������H����X������������������'A�Dž�xD��v�]��[��.GH��@���H����L��H�=�����A�Dž�t(H�E�dH+%(�4H�ĘaD��[A\A]A^A_]�H�=I���A�Dž���H��@���E1�H��L��H�="��H��`
H���D��H��H�������"����
H������H��t�IZ��H���H����H������H��t�(Z��H���H����H��ȡ��H��t�Z��H�0M�H�������	A�Dž�t+H��@�����wH������a�v��f��Kw��x�H��@���D�^E��u5��0H�5�9H��@�����H�k9HE��=u��u�H��@���H��ЃH��H����_<���'�=�K�����פ��t
�=����D���E��~
�������+������H��ȣ��t_H��uHDžȣ��D�
ة��{K���������E��u
����H�=�����H�=z��fH��ȣ��t�={��t�"K���Ԥ�������e��Q�W��1�� *H��@��������LH�������~����H���������Å���H��X�����H������H��@����ai���$D��Ȥ��E��
DžȤ��H�������G!���Y	H��@����=���H�H�����`�=9J�t�=���u
�����p�	A�Dž�������tH�=(J���I�1���	A�Dž��t���H�=�΃胛H���H��H�������]L����������1ɺ����1�1��ZH����H=��q	������u,�.CH��H���H��H����H�5���菌���KH������H��H���脣���bH�=��-�
�������H����E1��o���������v�['L�����H����L��H��L��L��`�����H������L��H��H��H��P�����H��@���ƅ����H��H������ƅ(���L�������H��h���H��H��p�����������tƅ2���������tƅ3���H����H�-3H������H��H��臄����H����H��L��H�������H��@���D�����E1��H������H�P(H����H�����5&�=�b�tH�=��A�Dž��+H��@�����H��@���L�L9�trL�ƃ�H���H���H9����������xu�HH�H9�u�x��	���9���H�6H9�u���x������9�t	��������H������H�z��H��L������[L�;L9��V�I���I���L���b����%�=z��t������tH��@���H�I9��Q�o��H������L��L���A� I���s���������~�L��H�=( 1��0�s����3o��H������� �8��F1�A��&�5���H��@��H�� 1��3����f.�H�=X��&F��F��:����5r��1�H�� �`3H������1�H��H��X�h�1�H�v<1�H���U��U���A���]���DA���=������Ӥ��������������@H�=��tfH�������H��&H�����H�=�����H�=��tA1�1�H�(XH��������5���H�� 1�1��2���H�=H������H�������H������H������� ��H���L|H��H�=� 1��[.����H�� H�����H��P�������H��h���������|��������H��`������ƅ|��������5��H��� 1�1���1���� m��H�5�1�8H�Ã�tH������� ��DH��H�=�� 1���,D�A��E�������l��L������H��������D�8� L���Z{L��H�=�
 1��,A���f�����C�������y��y$���h������`���I9�u���T������L���H�=�� 1��V,A���������
���H��H����	����L9�t��`;�H�H9�u�5���H��� �1�ƅ�����0�/������H�5ɽ������������fY���R���H����H�5�ۃH�x@�ʒA�Dž�������X����5H��H�}� �1��10ƅ�����y���M�?L9������������H���K`���GH����H��@���H��([��RH��X�����H��@����S1�H��ء��L��H�������n�������=���H����L��H����H��С��HO�1��n��A�Dž����������t!1�H��������������Gl�����
H��@����d�XL������@H;�p���t4�YɃ���e�OɃ����L��H��p������������t�H��@����d��W�A�$L��A� L��H�������DL��H�=�
 1��*���H�=��������
���H�=�� 1�A�����)����U���5z�H�o� 1�1��f.A�����5Y�H�&� 1��G.��H�=� 1�A���)H��С��1��V��H��p���H���VH��ء��1��U���H��`����7�H��P����+�H��������H���7����5��H��� �1��-����H��������B�����������1���ǃ�r���1�A��H������5x�H�
� �1��a-����H�=}� 1�A���(� ���H������H���6�H��P����M���H��h����?�����|����2���H��`����$����+�����H������ ���@H�=6� H��1��4(����H�=�� 1��!(�����h��H������ �8H����?�3H�='?H��1���'���f���UH��H��dH�%(H�E�H��ƃH��tH�@PH��tH��H��H���H�E�dH+%(u�1���?S��ff.�@��UH��H��dH�%(H�E�1��#�H�E�dH+%(u���R��D��UH��H��dH�%(H�E�H�XƃH��t#H�@8H��t��H�E�dH+%(u�1��DH�E�dH+%(u��#C�R��ff.�UH��H��ATI��SH��H��HcOdH�%(H�U�1Һ���t���HF�H#G(u!H��H�φ�H��H��H#Pt*E����1�H�U�dH+%(��H��[A\]�H��H��H!P�٭H�5j��1�H�����H����*t<H;u�Hc�H�=��H��L��5��M��1�H�.� �*�{���@L�
�B���r�H���H��1��@��H����*t9H;u�H�H�֠�H��L��5<�M��1�1�H�z� �%*���������L�
^B���Q��ff.�f���U�H��H��dH�%(H�E�1��kb����t'H�=|<�;�H�E�dH+%(u�1���H�=p<�����P��ff.�f���UH��H��AUATSH��dH�%(H�E�1��xI��H��t_H�ËăH�=�ÃD�hMc�I��L���J��H��t/D�-�ÃH��ÃJ�\ �1�H�U�dH+%(uH��[A\A]]�H����L�������
P��f.�UH��AWAVAUATSH��H�$H��H�$H��(H�����H��H�5��dH�%(H�E�1��be��H���I��H�����L�5c;L�=i;�L�� H���`X��H����H�����8#uڀx!t�H�x�{��8I��tH���+R��I�D��8
u	�fD�L��L���xM����tl�L��L���dM����u�I�|$�&�H���G��H�����H�A �^���fDL���PR��1�H�U�dH+%(u>H��( [A\A]A^A_]�DI�|$���H���G��H�����H�A��������N��ff.����UH��H��dH�%(H�E�1�H�~vH�E�dH+%(u�1��H�E�dH+%(u��s�
�.N��ff.���UH��AWAVI��AUATSH��XdH�%(H�E�H��([L�8L9���I��H���L��H�=�����M�?M9�$([�zL��H�=y���t�H�SH�1��H�U�H��t	H�@@H��u�I�����WA�ŋ�����oE��~�Ic�L�e�E1�H�E�H�]�L��D�u�E1��gl1�H����H�E�@L���NlH��� ID9���I���H�@L;`�Li��M�l$L;p �=i��H�PL� L��I��J�T"(L�$�֨M�L$�u�I���I�\$H�E�M�$$L�M��AWH�U�H��L�M���M��1�R�U�H�5�� M��u�S�a��H�� L���kD��H���!H�E��3���I��L9u�����L�e�H�]�M�?M9�$([�����I��H�ǿ�H��tH�@HH��tI�~��H�E�dH+%(uoH�e�1�[A\A]A^A_]�H��H��GL�
�7�PH�L�L���PH��7H�
=�PH�t�H�5�� 1��`��H�� �����3����K�����UH�=T��H��H��dH�%(H�E�1��
�/��H�E�dH+%(u�1���WK���UH��AUATI��SH��H��dH�%(H�E�1�����L���'�
��t#1�H�U�dH+%(��
H��[A\A]]��L����
A��HcC=�����HH������@���€����V�����������u�C(	�����g��@t	�€�	����5H��$�*����������������@�]������������(����k���������lH���H��(�����E1�H��5�H��H���������������H�	�a����m���H�~�H���D�@�zH���D����H���D�	��H���D�
�=H���D�
�~H��H�L����,�C(	�X��t�C(	��H��H�L���@t	���������
H��$�H��H�L��������wH���D��HH���D���H���D�	@��H���D��H���D��LH���D���H���D���H���D��oH���D����H��H�D��X���f�E������I��$([�Y��}HcC=���H��}��������H�||������E��������DH�Q}��@��������P�������������������@t���H��H������DE1���H��H�\�����xHcC=���H��|�������H��{��:����H�5�2L���Ag���5HcC=���H��|�������H�S{��D���fDE1����H��H�� �����HcC=��EH�.|��������H��z����f�E�Ź�H��H�I2�����HcC=��4H��{����f���H��z����E�Ź��H��H��1�c���7HcC=���H��{����"���H�Uz��s���E�Ź�@H��H��1�����HcC=��\H�5{�������H�z��2���E1���H��H���������HcC=��]H��z������H��y��i����E�Ź��H��H����s���GHcC=��H��z��������H�ey��'���E�Ź@�H��H��0�#����HcC=���H�Ez����_���H�y����E1���H��H�_0������HcC=���H��y�������H��x�����E�Ź�H��H�0����WHcC=���������H�|x��k����E1�H��/�@H��H��/���HcC=����������H�(x��&���E1�H��/��H��H�������HcC=������T���H��w����H��x���������	�����@�P����������������x�����H�~x�H��"�[���H��#sd@E1�H��.�H��H��/���HcC=�t%�������H�,w��H�����x�u�H�x�H��'�����E1�H��.� H��H���������HcC=��H��v����L���������u+��������C(	������}��������5��H�{� 1�1���$��C(	uz�5��H��� 1�1��������f.�E���:����k���f��C(	�����5d�H�Q� 1�1��P뺋5L�H�q� 1�1��8�fD�����������f�H��v��{���@H��v����@H��v��:���@H��v����H��v��7���H�yv��<���H�mv��;���H�av����H�Uv����H�Iv����H�=v�����5�߃H��� 1�1��z����5s߃H�� 1�1��_�����e@��DUH��AWAVAUATSH��xH��p���L�eL��x���D�}L��h���dH�%(H�E�1�H����I��H��t{H���XH��I��H����H9�������A�$I���XH���<I9���8���M��I)�I���?v7�5�ރM��H��E���JH�S� �1��E1����L�}�L��`���L���E�A�4$L��H��H��x����H���H�}�L��`���L�g M����A��$T�L��x��������H�E�L��x���H�ڀx4uHPH+H��p���L��M�AL���A?	H��h���I��A��$�����M����L���H�E�dH+%(��H��xD��[A\A]A^A_]ÐL����`����"�I���X��`�������H����I���X�h���@H��� �1��=�����5.݃M��H��1�H�t*�E1���K���f��5�܃M��H��1�H��� ��������5�܃M��H��1�H�� �A����������=��ff.�f���UH��ATSH��dH�%(H�E�1�����Y��I�ԉ�H�I���Hc�I��H�>��fDH�E�dH+%(�H���H���L��1�[A\]�7<���H���H��1��<��A�$H�U�dH+%(��H��[A\]�f�H�E�dH+%(��H��@A�$H�
T���H�)HD�H�E�dH+%(�`H��H�)L��1�[�A\]�;���H�E�dH+%(�(��H��(H���L��1�[A\]�M;��DH�E�dH+%(����H��(��f.�H�E�dH+%(��H�������H�E�dH+%(��H��+����A�|$t@��us��H�)����u@1��.�L��H�7 �:��A�|$�������uEA�D$�u���f.�H�E�dH+%(u,H��6 ����DA�D$��A�D$�0����@;����UH��H��AWAVAUATSH��HdH�%(H�E�1�H�E��4��H�E�H�����:H��I���A��H�����H�XA���h����s��H�E��xw���x�E���Lce�L�=?o�K��A�<����+H���@��H���_H�E�H��H�E�H��H���H��H�E���:��H��H��u~�z@A�~w�k���A�N�M���t��Z���@A�>���+L���1@��H����H�E�H�}�H�E�H��H�e�H��H�E��f:��H��H����E�����HcE�E1�L�4�J��H�E�@�<+�<-�]A���^	�E�A�L�%
��E1�M���f�A��I��A��*��I�6H���3H����u�Ic�H��H��L�}��H�J�@H�E�L�=�m�I�4H��H#F�	H�FH��H��H!�H	�A��HDºH�FH�E�fA�H�U�H�u�1��o9��H��H���+���Lce�L�=xm�A���tK��I�|��]
1�H�}��5��H�E�dH+%(��
H��H��[A\A]A^A_]�A���I�E�H��A����H�5�H���1G����u2�E������P���fDA����E�H��A����H�
�����H�=�$�O������D���H��A���9H#�l��}H	
�l�H	
�l�H��H!
�l��f�
fl�I��I��M�I�GH��H#�l��H	ql��H	ul�H��H!sl�f�Ll�I��I��M�I�GH��H#ll���H	Wl�H	`l�H��H!^l��f�2l�I��I��M�I�GH��H#Rl��6H	=l�H	Fl�H��H!Dl��f�l�I��I��M�I�GH��H#8l���H	#l�H	,l�H��H!*l��f��k�I��I��M�I�GH��H#l��\H		l�H	l�H��H!l��f��k�I��I��M�I�GH��H#l���H	�k�H	�k�H��H!�k��f��k�H��H��I�I�D$H��H#�k���A�H	�k�H	�k�H��fD�=�k�H!�k���L�u�H�5G�L���D������H�5�L���D�����MH�5fL���D�����mH�5/L���hD���E�������H�
⥃�$�H�=y� �|L���Y�����-L���s;��H���B����=�i���=�i���=j����=4j����=Oj����=jj����=�j����=�j�����A�A�A�A��A�H�Ri�H�oi�H��i�H��i�H��i�H��i�H�j�H�j�f�5�h�f�=i�fD�7i�fD�
Wi�fD�wi�fD��i�f��i�fD�%�i������-H���.:��H�������K��A�H��I�DfE�,�j����}��0�5�҃H��� 1�H��1���.���H#gh���H��A�H	
ah�H��H!?h�H!Hh�fD�5(h�I��I��M�I�GH��H#Hh��|H��A�H	Bh�H��H! h�H!)h�fD�	h�I��I��M�I�GH��H#)h��
H��A�H	#h�H��H!h�H!
h�fD��g�I��I��M�I�GH��H#
h���H��A�H	h�H��H!�g�H!�g�fD�
�g�I��I��M�I�GH��H#�g��&H��A�H	�g�H��H!�g�H!�g�fD��g�I��I��M�I�GH��H#�g���H�¿H	�g�H��H!�g�H!�g�f�=�g�I��I��M�I�GH��H#�g��DH�¾H	�g�H��H!�g�H!�g�f�5rg�H��L�H�CH��H#�g���H�¹H	�g�H��f�
fg�H!gg�H!pg������q.I�$I���5xЃH�U� 1�1��d
�q�����E.I��5PЃ1�I��H�(� 1��9
�
�����.I��5%Ѓ1�I��H��� 1��
������-I��5�σ1�I��H��� 1���	�0������-I��5�σ1�I��H��� 1��	������-I��5�σ1�I��H�|� 1��	�V�����n-I��5yσ1�I��H�Q� 1��b	���1�H�U��B-H�U��5Lσ1�I��1�H�
H�� �2	�w���H�
����*�H�=�� �0G���
����E��e����}�H�U���,H�U��H�=S��I��1�H�
H��� ��.��������,H�I���;�����,I��5�΃1�I��H�~� 1�������p,I��5{΃1�I��H�S� 1��d�H�����E,I��5P΃1�I��H�(� 1��9������,I��5%΃1�I��H��� 1���f������+I��5�̓1�I��H��� 1��������+I��5�̓1�I��H��� 1�����1�H�U��+H�U��5�̓1�I��1�H�
H�u� �����H�
잃�1�H�=�� �E���c����E���}�1��;+�5I̓�H�q� H��1��/�z����E���5̓H��� 1�1���1������R����.��@��U1�H�5�� H��SH��1�H��dH�%(H�E�1���1�H�5bH����9�H�E�dH+%(uH�]�1����-��ff.�f���U1�H�5J� H��SH��1�H��dH�%(H�E�1��!�1�H�5�H��� ������2H�E�dH+%(uH�]�1����#-��UH��AVAUATSH��dH�%(H�E�1�H����L�g M����I��H����L��H�U�H����I��H��tzH�;D�u�H��tH���;����tBH�U�D��L����I��H��t;D�EԋM�H�21��L���~+���U�L�#�S�%D9su�f.�L���()���1�H�U�dH+%(u
H��[A\A]A^]��-,��ff.�f���UH��1�H��H��H�0��dH�%(H�E�1���H�E�dH+%(u�1����+��ff.����UH��ATI��SH��dH�%(H�E�1�H��t.H��H�5�H���h:����td�;tH�5��H���P:����uUH�5%1�1��,��x1�H�5SL���'���1�H�U�dH+%(u<H��[A\]�fDH�5��H�
�����H�=��B�������*��ff.���UH��ATSH��H��L��8\dH�%(H�E�1��=�Ƀ��I��$�t8�5�ɃH�ˡ 1�1��1�H�U�dH+%(��H��[A\]�@H�{�I��$�H����I��$�H��t�I��$@A��$QH��([uOH��H���(T�H��H�=ݝ��b��u@AƄ$Q�l���fDH�5!��H������1���@�*����t����<������2���H�
#����H�=^�@���뜃���)��ff.��UH��AWI���AVL�u�AUI��ATI��SH��H�0�H��XH�OL��dH�%(H�E�1��H(��L����H���	��u4L���\�H�E�dH+%(�+H��X[A\A]A^A_]�f.�L��L��L����	Hc=�th��v3H�5�^���uc��t�H��)H�U�H�}�L���赾�|���L�-I]�H��A�D�	u3H��I�t����T����fDH�5^���t�L�-
]�L�� �7��Hc����t���HF�H��H�}�A�D�	t9L��L���V�	HcH�5�]�=��=������k���H�5�]��(���@L��萡	����'��f�UH��AWAVA��AUL�m�ATM��S��H��xH��x���L��L�}H��p���L��h���dH�%(H�E�1��c�H��x�����L��H��p�����I�$H��tH�U�H;Pr
H;P ��H�}�D�u�H�E�H����H�u��[�H�E�H����H�U�H�HH;P ���ӾH���L��)�H�H-1��%������L���:�6��H��h���Hc����t���HF�H��H�[[��D�	uTL���
�G6��H�E�I�$L���ǓH�E�dH+%(ueH��x[A\A]A^A_]�f�H�u�+�I���DH�u�H�}�L��H���I�����H�1�1�L���(%���-����&��ff.�UH��AWI��H��AVH��D��L�E�AUATSH��L��H��(L�eL�m D�M�L�udH�%(H�E�1��E��>_L���L��I��H��1��$��IcU����t���HF�H��H�Z��D����CH�
�H�[�L�
VL�UL��HDѨLDɨLD��H�@HE�H��1�RH�M�$���KZ^���uXL��
�4��H�E�dH+%(��H�e�[A\A]A^A_]�f��M�H��L��1���#���C���f�E���H��L���ɾ1�A�E��#���E����x����Cf�f�ɾ�*E�H��L������*ȸ�^��Z��E#���8����;$��ff.�UH��AUL�-(ATI��SH��H���~dH�%(H�E�1�����H���r��K�S�������@����EɃ�A���A��A@���-E�A���A��X��t��������PH����L��AUP1�RH���"��H�� H�E�dH+%(u#H�e�[A\A]]��@���I���U����J#��f.�UI��H��AWI��AVE��AUM��ATI��SH��H��8dH�%(H�E�1�HcA=�����v��X� ���H�~W�� @Hc�H�nW�H���D� ��Hc�H���D�@tK�����t/����L��1�H�L�������!��IcD$L������H�W�=��~���HB�H���D���H�
�M��tL���NjH���=w���IcD$�=�t���HF�H��V�H���D��t;A�D$( t(�=w
�t*H�K �L��1��� ���(�A��$ u�H�?�L��1�� ��IcD$=������>Hc�H�$V�H��H�T����2���I�KH���L��1��P ��IcD$H��V�=�����H��U�HB�H���D�tG�=^���KXH��uH���L��1�����IcD$H�~V�=���H�tU����HB�H���D� �����E1�����7���A��
���A����A��u��� �
f.���L��1�D)�H���L����;��IcD$H��U�=��H��T����HB�H���D���H��U���wH��H��T�H�T���tg�=S��H�s�H�=9��H����E1�1ɀ=4�H�5���_H������ H���XH�پL��H�a
1��z��H�E�dH+%(�H�e�[A\A]A^A_]��H�	U���������������K�����H��u��������� �U���H�� ����ƅ@���H�SL��@���M����I��@���TH��H������H������I��L+��H�SZ��/�DH������L��H��	H��H��H������H�������S��H������H������H����Hi�ʚ;L�����H��@L��L������I)�H���
/���=�	�L�������aH��L��AW���L��1����s8��XZH�e L��L��1������IcD$H�tS�=��������@�=9���;H�=��H����H��H)�H��H��H�SZ��/�DH��	I��H��H��Hi�ʚ;H��I)�H�5ۓ��fDH��R�H��%�fH��&������������H�Ѓ�������H�������f.��KD�CH��
1��L�����IcD$���f���������������������1�H�8
�L��L���������IcD$L������=����������H�.Q�����f�H��I��H��H�SZ��/�DH��	H��H��Hi�ʚ;H��I)��=�������H�
�L��1��2�����DH�SZ��/�DH)�H��I��H��H��	H��H��Hi�ʚ;H��I)�������������wQ�@�]������H�aQ����@��� �S���D������H�75�L��1����D������A��'����A��A��������� ����H�	�L��1�D�������H��D������A����@����D������H��4�y���fDH���L��1�����V���DH�9A�L��1�D����������D������A�����Ш�)���H�ݎ�L��1�D���������D������A����@H�p�L��1��z��A����������H�t�1��L��D�������K��D������A������҃������H��@�L��1�D���������D������A�����[�����O�@�<���DH�yO����@E1�1��T���fDI��H��H��S㥛� I��L�uH��R���f�H�z��L���<;����H�$��L��1��;�d���DD������H� ����H�����UH��AWI��AVAUI��ATI��SH��H��8dH�%(H�E�1��K����?H����H��tOH�@0H��tFH�=&���A�WX����H��H�5	��H�����H�H�	H�������Ju'1�H�U�dH+%(��H��8[A\A]A^A_]�H��@�A~GA�WI�w H��([f~E��U�f�E����U��~E�H��H����H�5o���@:�}fA�G1�H�=V��A�GXI�GH����H�7H���Q���E1����t�u�L��H�M��)VH�M�I��H��tX�=L��L��L��Ѐ�J�����3���H��t{A�GX��������u�E1�L�
���L��L��H��E�$�5�H����L��L���c�L���{���fDL�5���M��tdA�GX���u;E1����t��F���fD���t��u�L��H�M��dUH�M�I���z����H��H�56����?H�����H���������b����u�L���UI���O���������������D��UH��AVAUATSH�� �E�dH�%(H�E�1�H����H��I��I��H�VH�NL�K1�M��H�6A�	��H�K�	�H�=*�N-��M���E�tLH�{L��L���p�	H�E�dH+%(u]H�{H�� L��[H�� A\1�A]A^]����L�����*���@H�E�dH+%(u
H�� [A\A]A^]����ff.�@��U1�A�	H��SH��H��H�NH�VdH�%(H�E�1�H�6L�K�%�H�E�dH+%(uH�KH�]��	��H�=#�G,���2��f�UH��AWAVI��AUATSH��(H�U�H�M�dH�%(H�E�1�H�t&H��I�H��H�������H��u/�H�E�dH+%(�GH��([A\A]A^A_]�fDH�؅���E1�f��uH��A�҄�uA��H���uA��H���uA��H����H��A��E1�E��@I�VH�u�D��D��L�,��anH�}��H�,H��M��1��$��A�OA��?�>����H��H��H!��*�����uvH�� �0A� f��uH��A�҄�uA��H���uA��H���uA��H����A��H��A��E���P����H�� �0A� ���@�E1���y��f�U��H��H��dH�%(H�U�1�=��T����H��H���H�������H�����t��H����t	���
�H�H��)H��s	���
�H���t��H�‰
�H����tH�fG�H���L� H�E�dH+%(�>�����H�57G�Hc�H��L��H��H�T�A�@�€��A�E1���tH��E��D�L�H���D�	t
A��H��D�D�H��H�T�H��)sA��L��F�D����E���H��A��D�D�H��H�T��*���@H��G�H��H������uk�pG���t	���bG�H��)s	���RG���t	���DG������fD�1��~���@A�@A�A��������G���g�����UH��AWAVAUI��ATI��SH��(dH�%(H�E�1�葐
A�Dž�ujI�$L�sI����A�V��v���uCH�H9�t9PuI9�u.H�H9�u�I�~(tGI��@L�������t4A��f�H�E�dH+%(��H��(D��[A\A]A^A_]�H��� "H��I�$H��`
��H��H����
�=�����Ic~�� uH�Ӏ�0������t���HF�H��H�
�D�H�4�H�V �€uH�N���uSH��H�L��DA��RuFH���A�VH�L��H�=��I��������������A�~�G�����f�I��@�(H��0\H�E��djH��H�E�tyL���skL�U��H�y�I��H�E�L��L�U�H�H1��:��L�U���x8I�:H�5i ��$��L�U�I�BH��tM�������L��L�U��jL�U�L������Idž�A���<���������U�PH��AWAVAUATSH��HdH�%(H�E�1��" ��H���?I��H��H�E�I�� I��0H�E���qL����PL��I����1���(��L������I��H����L�%�]�fDL������I��H���lA�E<t��u�L��L������t�A�}.M�Eu
A�xt�fDA�}.��L�m�L��H��1��L���/L���X��H�E�H���{���H�}��O��I��H���c���A�E<t���I�EH��H�E����H�E�H��t�L�m�L���]��H����M�l��H�5��L�������utA�EM�,$M9��\H�]�L��L�m���H�L9��8H�{L���H����u�I��H�]�H�}�L�E��1�H�M�H����.H�u�L�����H�}��	������@H�
�|��!�H�=� ��#��L�=\�M9�toL�-��+fDH�=�|�H�پ1�H����{��M�?M9�t;M�O M�G� H��H�
}' �M��MD�1��y&��M�GM��u�M���L���	��1�����f�A�x.����A�x���������H�}�L��蹉���O����$���H�]��(�fI��H������H�}�����I�EH�&[�L�-[�M�eI�EL�(���H�=�{�L��1�H�� �
��L���R��������5h��1�H�|�1��T�
�����ff.����UH��ATSH��H��L��8\dH�%(H�E�1��=����I��$�t8�5���H�c� 1�1����
1�H�U�dH+%(��H��[A\]�@H����I��$�H����I��$�H��t�I��$@A��$QH��([uPH��H���4�H��H�=>~��C��uAAƄ$Q�m����H�5�z�H�����1���@��}���t����<������2���H�
�z���H�=���!���K}����	��ff.��UH��AWAVAUATSH��H�$H��H�$H��H�$H��HH�����L�����H�����dH�%(H�E�1���lL��L���I���1����#��L������H����I��L������H��H�����C<t��u�H��L������tр{.L�CuA�xt���{.��L����L��1�H��L���*L���^��H��H��u�y����A�F<��H���K��I��H��u�H�����L���3��H��H���S����L�����1�H�U�dH+%(�DH��H0[A\A]A^A_]ÐA�x.�O���A�x���?���D��uL��L�������f���I�FH��H��������H�����I��H��tH�������
��L��H�������
��H�����H9�sPH)�H�����I�H��H����������u/H�����H�����L����v����t'H������f�������L���X��HDž�����L���C��L��L������d��L���L��L�����H���1���(H���<��L���4������*��f.�UH��AWAVAUATSH��H��@dH�%(H�E�1���RH��([H�uVH�w�H�@z�H9�tH�,z�@H���H�H9�u�1�H�U�dH+%(�7H��[A\A]A^A_]�DI��L�-��H9�t�H���t�H�H9�t�H���u�(L��0\�aI��H��tmH���-bI�OL��L��I���1������x@I�>H�57 ���I�FH��tI��$@L���H��([�L����`�L�����Hǃ�I��$@L��([I�]I9�u:�������L���`I�|$�	��L���^��Hǃ�H�I9�t�L���M��u���h�����UH��SH��H��8\dH�%(H�E�1�����tH�U�dH+%(u)H�]����H�E�dH+%(u
H��H�]����������UH��AVAUATSH��H�$H��dH�%(H�E�1�H�=Fx�I�����L�������ti��gH��H����AU��I��H�x�L�����L���L��p1�����H���%���L���X���ZY����M��L���3���H�U�dH+%(�H�e�[A\A]A^]��.���H��tYH�jS�L�5cS�L�`L9�u�@�H�L9�t0H�{L�������u�H��tH�CH�@w�H��������1��n������ff.��UH��AWAVAUATSH��H�$H���:dH�%(H�E�1�I���w	��H����I��L)�=��8Hc�L�����L��H��L��L�%�R����Ƅ��H�zR�L9�u��H�L9���H�{L�������u�H����H�CH�Xv�H����M�~L������H�<y�H����1�H�U�dH+%(�H��[A\A]A^A_]�@�.L������H����H��Q�L�%�Q�L�hL9�u�fDH�L9��|H�{L���`����u�H��tgH�CH��u�H���P����\�H��u�H�
^r���H�=G����������5���L������H�Wx�1������H�=u�H�
r���H�=�����������UH��AUATSH��H�5�H��H��dH�%(H�E�1��.����t*H�E�dH+%(��H��H��[A\A]]���DH�5�q��
L�%�P�����NH�
lq��H�=`� ���H�dP�L9�t8L�-v��H�CH�KL��H�=)q�L�1����H�L9�u�H�5q��
�F��1��?
�����f.���UH��AWI��AVAUI��ATI��SH��H��8�~BH�s dH�%(H�E�1�H��@�Rf~E�H��([�U�f�E���U��~E�H��H����H�5Yv��@:u[�CX1�H�=Cu�H�Cf�CH����H�7H��s|E1����t�u�L��H�M��>H�M�I��H��t?�$�H�����CX��������u�E1�L�
�o�L��H��L��E�$�B��H��o�L��L���p�L���dH�E�dH+%(��H��81�[A\A]A^A_]�@L�5yu�M��td�CX���u<E1����t��C��������q����u�L��H�M��P=H�M�I���Y���@H��H�5&t���?H�����H���������E����u�L���=I���2������ff.�@��UH��AWI��AVAUI��H��ATI��SH��H��8dH�%(H�E�1���G����I��@�A~GA�WI�w H��([f~E��U�f�E���U��~E�H��H����H�5Wt��@:uafA�G1�H�=Bs�A�GXI�GH����H�7H����@1�H�U�dH+%(�-H��8[A\A]A^A_]�@H��t{A�GX����������E1�L�
�m�D�L��L��L���:��H��m�H��L���h�L���b�fDL�5�s�M����A�GX���u_E1����t��-D���t��u�L��H�M��l;H�M�I���E1����t�u�L��H�M��I;H�M�I��H���o����R���@H��H�5r���?H�����H����������=����u�L���:I���*���@��������������UH��AWI��AVAUI��ATI��SH��H��8dH�%(H�E�1������I��$@�~C�SI�w H��([f~E��U�f�E���U��~E�H��H����H�5Kr��@:u]fA�G1�H�=6q�A�GXI�GH����H�7H����1�H�U�dH+%(�5H��8[A\A]A^A_]�@H��t{A�GX����������E1�L�
�k�D�L��L��L���2��H��k�H��L���`�L���_�fDL�5�q�M����A�GX���u_E1����t��-D���t��u�L��H�M��d9H�M�I���E1����t�u�L��H�M��A9H�M�I��H���o����R���@H��H�5p���?H�����H�����f�����5����u�L����8I���"���@��������������UH��AWI��AVAUI��ATI��SH��H��8dH�%(H�E�1��K�����H��@�A~GA�WI�w H��([f~E��U�f�E���U��~E�H��H����H�5:p��@:udfA�G1�H�=%o�A�GXI�GH����H�7H�����1�H�U�dH+%(�-H��8[A\A]A^A_]�@H��t{A�GX����������E1�L�
�i�L��L��H��E�$���H�zi�L��L���G�L����]�DL�5qo�M����A�GX���u_E1����t��-D���t��u�L��H�M��L7H�M�I���E1����t�u�L��H�M��)7H�M�I��H���p����R���@H��H�5�m���?H�����H����������>����u�L����6I���+���@���������q������UH��AWI��AVAUI��ATI��SH��H��8dH�%(H�E�1�軽����I��$@�~C�SI�w H��([f~E��U�f�E���U��~E�H��H����H�5+n��@:u]fA�G1�H�=m�A�GXI�GH����H�7H����1�H�U�dH+%(�5H��8[A\A]A^A_]�@H��t{A�GX����������E1�L�
�g�D�L��L��L�����H�sg�H��L���@�L����[�fDL�5im�M����A�GX���u_E1����t��-D���t��u�L��H�M��D5H�M�I���E1����t�u�L��H�M��!5H�M�I��H���o����R���@H��H�5�k���?H�����H�����f�����5����u�L����4I���"���@���������a������UH��AWI��AVAUI��ATI��SH��H��8dH�%(H�E�1�������H��@�A~GA�WI�w H��([f~E��U�f�E��u��U��~E�H��H����H�5l��@:udfA�G1�H�=k�A�GXI�GH����H�7H�����1�H�U�dH+%(�-H��8[A\A]A^A_]�@H��t{A�GX����������E1�L�
se�L��L��H��E�$���H�Ze�L��L���'�L���Y�DL�5Qk�M����A�GX���u_E1����t��-D���t��u�L��H�M��,3H�M�I���E1����t�u�L��H�M��	3H�M�I��H���p����R���@H��H�5�i���?H�����H����������>����u�L���2I���+���@���������Q���UH��AWI��AVAUI��ATI��SH��H��8dH�%(H�E�1��˿����I��$@�~C�SI�w H��([f~E��U�f�E��f��U��~E�H��H����H�5j��@:u]fA�G1�H�=�h�A�GXI�GH����H�7H����1�H�U�dH+%(�5H��8[A\A]A^A_]�@H��t{A�GX����������E1�L�
kc�D�L��L��L������H�Sc�H��L��� �L���W�fDL�5Ii�M����A�GX���u_E1����t��-D���t��u�L��H�M��$1H�M�I���E1����t�u�L��H�M��1H�M�I��H���o����R���@H��H�5�g���?H�����H�����f�����5����u�L���0I���"���@���������A���UH��AWI��AVAUI��ATI��SH��H��8dH�%(H�E�1������I��$@�~C�SI�w H��([f~E��U�f�E��V��U��~E�H��H����H�5�g��@:u]fA�G1�H�=�f�A�GXI�GH����H�7H����1�H�U�dH+%(�5H��8[A\A]A^A_]�@H��t{A�GX����������E1�L�
[a�D�L��L��L������H�Ca�H��L����L���U�fDL�59g�M����A�GX���u_E1����t��-D���t��u�L��H�M��/H�M�I���E1����t�u�L��H�M���.H�M�I��H���o����R���@H��H�5�e���?H�����H�����f�����5����u�L���.I���"���@���������1���UH��AWI��AVAUI��ATI��SH��H��(�VL�vdH�%(H�E�1��FI�w �U��E�H��@H��([�Y��U�H��H����H�5f��@:uefnE�fn�M�w1�A�GXH�=�d�fb�fA�GH����H�7H��s{E1����t�u�L��H�M��-H�M�I��H��t>�$fDH����A�GX��������u�E1�L�
[_�D�L��L��L������H�C_�H��L����L���SH�E�dH+%(��H��(L��L��H��L��[A\A]A^A_]馻fDL�5	e�M��tdA�GX���u;E1����t��3���fD����b����u�L��H�M���,H�M�I���J���@H��H�5�c���?H�����H����������5����u�L���,I���"����?�ff.�@��UH��AWI��AVAUI��ATI��SH��H��(dH�%(H�E�1�苺�����C�SI�w L�s�E�I��$@�U�H��([�K��U�H��H����H�5�c��@:ugfnE�fn�M�w1�A�GXH�=�b�fb�fA�GH����H�7H�����1�H�U�dH+%(�5H��([A\A]A^A_]�@H��t{A�GX����������E1�L�
K]�D�L��L��L������H�3]�H��L����L���Q�fDL�5)c�M����A�GX���u_E1����t��-D���t��u�L��H�M��+H�M�I���E1����t�u�L��H�M���*H�M�I��H���o����R���@H��H�5�a���?H�����H�����f�����5����u�L���*I���"���@���������!��UH��AWAVAUATSL��$���H��H�$L9�u�H��H��@���I��I��M��H���dH�%(H�E�H������H�XH�����tH�XH�����HDžh���Džd���H����H�H�����
%_�L��@���L���
L��X����QL������9�OЅ�D�A�CXA�ԉ���������H�����Ic�H������H�@L������H���M��H�\��H������L����H�3H��(���H������jH����H��WH��L��@���H��8����p���YL��X�����A��^�4A��D������\L��Ƚ��M��L��ؽ��f.�Hc����H�@H��H�����L�$�N�< M�M�OL��L	�H��H���t#�5G��H����1��0�
I�H��H���H�����H��H���L����L��@���N�t  H���H��8���L��0���L��j����萩����XZ���u}�������~sH�������L��H�r�������5����N�| �1�M�'M��L��H�����
jL��L��������L��@���L��H���H��8�������AZA[�Å���H��h���E1�L��н��E1�H�� ���H���L��ؽ��H��X���H��`���H�������P���D������kDL��
�����`������PIc����t���HF�H��X���H���D�@�s��P���Ã����A9��H��E�拍����M��H��0���������AUL�� ���H��@���J�0H�����H��8�����P���AXAYJ�0H��H���D)�H9���L�����H��H��(���Dž`����!H�پL��I��H���1���Ic����t���HF�H��X���H��H�H#t��������`����L��1�H���������E��H��H���H��0���H)�I9�tL��%�H�=+� ��������������������L��Ƚ��L��ؽ��M��H�����I�H9��L��X����@�{L�PL��@���j����L����L9�I���L��M��HB�H���H��8���L��P���H��耦��������L��M��H���H��P���A��L��h���L�<$�������;��E��^L��X���_��L��P���L�
-�H��`���L�����H��0���E1�L)�L�� ���H�����1�L��X���L��P�����H��X����
������`������y������D��L���G��tH�����H;�Ic����t���HF�H��P���H���D�@��D�`���D��H9�����
H��8���D��H���Dž`���L��0���H��(���L�<H�� ���E)�D��L��H�H���H��X���H��H�&�I���1��U�Ic����t���HF�H��P���H��H�H#t�������`���H��X���H���1�������I�3L��X���H��8���H���j����L����H��L��@���H���[���ZY���L�H�E�dH+%(�	H�e�[A\A]A^A_]�fDH��H�;������M��������AWL��h���H��@����|���H�;L�4$E1�H��d���H��(���E��H��PH��8���AW����IcH�� L��X�������t���HF�L�
��H��A�D�@�5���H�L��p���������L��P���L��H��X����P��H��@���L��H��X���H���N�H������L��P���H��t0H��S�H������H���L��X����Z���L��X������SL��L��X����PL��X������������L��p���L���������PH��H��@���L��������H��踹H������H��tH�-S�H������H����ҵ����uL���P��`��������
������@H��ؽ��H��H��H��d���L��н��D�����A��H��SH��(���PA��L��AU�x���HcH�� ����t���HF�H��X���H���D�@�����������L��p���L���O��H��@���L��H��H���H���H������H��t(H�5R�H������H����ڴ����t
�
�,���L���O�:����L��p���D������L���NH��A��L��H��@���H���H�H������H��tH��Q�H������H����b�����u
L���N����
�����L��X���H��(�����H��L��`���Dž`���I�3�L��X����L��I��H���1�I���Ic�L��X������t���HF�L�
��H��A�D���L���
L��P���L��X����a�Ic�L��X���L��P������t���HF�H��A�D�@����������L��p���M�#L���>M��L��L��H��@���H���H������H��t%H��H�hP�H������H����
�������L���MM�h����
�N���L��X������H��X�����H�=������0�����`����L��1�H���L��P���L��X������L��P���L��X��������
�����o������ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u���O��ff.�@UH��AWI��AVI��AUATI��SL��H��(H�U�dH�%(H�E�1�f���u
�=�R��yIc$=�����v%���@��H�
l��&f.�Hc�H�
V�H���D�
@��Hc�H���D�
 tfA����=��~H�8���w^H��H��H�T����uNH��$rGH�E�dH+%(�XH��([A\A]A^A_]�f�H�����@uQ�� �|������t�H�E�dH+%(�H�u�H��(I��L��[L��L��A\A]A^A_]���A���H���H��1�����Ic$H�?�=��{����������H�
,�����H��H���P�w���H�ٺ�E1�H�=X��d�fA���t9f�C��/�H���H��1��I�����A���D9��Ic$=������H�������������������@��UH��H��dH�%(H�E�1�f���u	�=\P�uH�E�dH+%(u�ÐH�E�dH+%(u��O���fD��Uf�H��AUI��ATI��S��H��(dH�%(H�E�1�)E���dtVL�
~���@H����ID�H�#<H�}��� ID�H�
ݟ��RLEɺ�PL�G�1��g���^_�؀䛃���������	��������C����E�����v������!����c��=���=��=��=��L�
i�=�`�����؀䚃���������	��������C����E������������!���c��=��=�
=�2L�
��=�MD�����؀䙃��F���#��	�`���)��C�,��E�;���J���Y��!�t��c��=���=��=��L�
.�=��DM��t	���z1�L9������VL9������4L9������L9�������L9����� ��L9�sx��@��L9�sj����L9�s]���uL9�sO���WL9�sA���9L9�s3���L9�s%����L9�s�� ��L9�s	��@���ǀ��L9�r{��yL9�sMA�D?H��L9�s>A�D�6L�
7H@H��H�E�L�;�PH�����L��L��1���?�ZYH�U�dH+%(�5H�e�[A\A]]��A�D?H��L9��r�������L9��]������tL9��H������OL9��3������*L9��������L9��	����� ��L9�����@��L9���������FL9��������!L9����������L9����������L9���������L9��v�������L9��a����� ��L9��L�����@�@���A�D?H���1���@A�D?H���6����A�D?H�������A�D?H������A�D?H�������A�D?H������A�D?H���}����A�D?H���X����A�D?H�������A�D?H������A�D?H�������A�D?H������A�D?H�������A�D?H�������A�D?H������A�DtH���0����A�DDH�������A�DhH�����A�DgH�������A�DxH������A�DEH������A�DBH���|����A�DAH���^����A�DiH���A����A�DyH���#����A�DsH�������A�DoH�������A�DrH������A�DcH������A�Eb��y���L�
�Df.�H��H�E�L���P�s���L�
�D@H��H�E�L���P�S���L�
���7���L�
5���L�
h��L�
�����L�
��
���L�
������L�
;����L�
�����L�
������L�
������L�
������L�
�����L�
���5���L�
�����L�
�����L�
������L�
���}���L�
D�����L�
����L�
�����L�
�����L�
O�����L�
C�����L�
�����L�
y�����L�
$����L�
����L�
����L�
��u���L�
�����L�
���]���L�
��Q���L�
���e���L�
���Y���L�
���M���L�
���!���L�
���5��������UH��AWI��AVL������AUATM��SH��H��H������L��H������L��x���dH�%(H�E�1�L�������?H����H��H������I����?H�=�F�H��t.H���t$jH������M��M��AUL��H����AXAY��ubH������I�W���H������u;�=
I��|H�=�H�t
A�GX�����H�������������tv1��
f��N�H�������?H�������?H�E�dH+%(�4H�e؉�[A\A]A^A_]�@M�GH�
uH�I9��DL�eH�1��f�L������A�wXL��L��p����VoL�5���I��M���CL��p���A���tRA;���%Aƀ�1��>���fDH��H�
�F�H�����H�H�H�����1��
���DA����������H������H������L�`-L��h���L�-��L��L��p������H��`���L��X���M��M��A��A��DI�A�<,�����s���L��L�������A9�u�H��L��L�������u�L��p���L��h���H��`���L��X���Aƀ�E���f.�H������L������H��XL����A�„���H�=D�H��tFH���t<��p���H��L��L��L������L��x���j���������^D��p�����_�����L��C�M���AH������E1��@(�H��H������L��1�H������A�S(�k����5�n�H��h 1�謨
H�F�M�G���H������H��x���L������������5vn�1�1�H�/����_�
����f.�I���L����H������L��h���L��p���H�x貯�������H����L��p���L��h�����H������H�������1�����H�xL�������`�����L�YB�L����������H������H��h���H������D�hA�����A���DC�L������H��x���D��X���L��`���I���H��HXH�CH��p����؄I��D��L�-��H��P���H��I�|������H�CA�	L��L��p���H��h���H������L���ɪ��IcFL��`���D��X���=�������Hc�H��A�D�	 ��H��H�
d��D� ���=�C���H������D��H���L��X���H��H��H��`���购L��X���D��H���A��H������E����HcP�������H�
��HB�H���D�	�)���H�
��HB�H���D�
�M���H�
��HB�H���D�
����H�
}�HB�H���D��4���H�
[�HB�H���D�
�����H�
9�HB�H���D������H�
�HB�H���D����H��������StH������ƀ��=ͷ���I������F�
AVL��E1�H���H������E1�H������H��P�AZY����H�����
L��p���L���t��H��P���H��H�
b�L�
3��I��1�L��H��H�������L�AV�
�H������[A]HcPH� ���������H�

�HB�H���D�	@����H�
�HB�H���D�������Hc�H�
��Hk�(H�D�Ā�@	��cH��H�
����D���H�������xuH�x
��H��h���L��p���L��H��x���H��`����v�H������HcP����G���Hc�H�
,��Hk�(�D��Hc�H��H�
���D��"���H�
���HC�H���D��MH������Hc@���HG�H��H�
����D��tHI�OPH��t?M�OHM��t6Ik�d1ҾdH��1��VH��p���Q�A�Љ�H���1�����_AXH��p����
�`��H������Hc@=��~����Hc�H�
7��Hk�(�D@��
H��H�
���D��
�`h������H��p���1��V�����H������L��<�L�������>���H������L��L����L��h���L��p������A��n������� �������H������D��X���L��`����$L��`���D��X���H��H����������ۉ���H��L���H��p����LE�H��1�D��X���L��`����p��D��X���L��`�������� ��	I�O0H��p���1�H�·�D��X���L��`����#��H������L��`���D��X���Hc@=��O	�������!�������@����Q���A���H��`����@D��X���H��L��`����0�H�پ1�H��p���H�,����D��X���L��`��������;��������H�!���Ā�������;���1ۿ �T���H�����������PH�����������#�����P�|�����n���uiH�a�����]�����@�x��0�Ā���������L������H������L��L���f�L��9�M���u���H��x���I���H��HX��H�
ŵH��tH�H H��p���H��r�1��#��H������HcP���������7���H��`���H��p���L��H��h����Z���H������HcP��������H�d�������1��$I�_`�dH��`���L����H��`���L��L��X���H��H�����1�1�H�پdL��X���H��`���H�Y�H��X�����;�8�H��X���~��8�I���
x8��1�H��p���H��t���H������HcP���A���H��p���H���1������H������HcP����-������I�O8H��p���H���1�����H������HcP�����������A���H��p���H���1���t��H������HcP���������r���������tDI�pH��`����r�H��p����H��pH��1����H������HcP������������tCI�xH��`����%�H��p����H��pH��1�����H������Hc@=��{�����}���I�OhH��p���H�_�1�����H������HcP����(�������������H������H���Fuf�H��H��0���I��H��h���H������x���fHn�H���L�� ���H��(���H��p���H��8���H�� ���H��`���H�R���fHn�fl��h�����I��$��B �H�J ���`
H������H���I�G0H���'
f��H*�H�������
@�"�Y�@f/����H,�H�AA��$�9B ��M�,$H�6�M��u0�
�f��H*�L��E1�H���10M�mM����M;�$���M9����I���A�WXH��`���H�@H��y�H�ƃ�f�H��H	��H*��X��I���A���H�AtH�AH�������H�9�����H�5Ž1�I��H��H��X���H�5�bL��H���I��H��P����wH�� ���H��H��@����..H��`���H��H��8����.H��H���L��L��h���H��@������L���љH��H���L��L��H��8������豙H������H��H���HcP����t���HF�H��H�
k��L��p���H��H�t�H��0���L��H��)���VL��L��H��P���1�荿��H������H������HcP����t���HF�H��H�
��H��H��p���H�t�H��p���H��)���5VH��8����Y-H��@����M-H��p���H��I��H���֛��M;>��L�#�1�L�kH��X���H��p���L���پ��H������HcP����t���HF�H��H�
J��D�	�+���H��P���L��1�H��p���肾���`���H������H��p���L��I���H�s`�,���HcSH�������
����H������H��p���L��I���H�sp���HcSH����������K���H��h���H�/�H�����H������H���軑������	H������Hc@=����������'�������I���A���H�AtH�AH�����H�9���I��E1�H��`���H��H���L��X���L��p���L�� ���H���Hc�H�
��Hk�(�D	t-H��H���H�
��H��H��0���H�t�L��H��)���TL��/���H��x���L��H���6	H������Hc@=������$Hc�H�
^�Hk�(�D	t-H������H�
E�H��H��p���H�t�L��H��)���SL��L��I���G���H���*L���*H��H���H��X���H��X���H;�V�L���*H���*I�D$I�$L��A���H��h���H��P���豘A���H��P���H��H��h���蓘H��8���L��L���5	H������Hc@=��c���z����|������H��H�����x����^�����H������������XHcӁ�������DHc�H�
�Hk�(�D
��Hc�Hk�(H�
���D����H�
��Hk�(�=���D�ltmI���tcD��X���L�������!�
E1�E1�L��I��P���H������H������L��P�1M��L������D��X�����X��Y�������
H��p���� L������D��X����2��A�� L��������	D��X���D������1�D��M��ATL�
٧�L����p���H�������wH������A]D������A^HcP����j	���HG�Hk�(H�
���D	uH�������@(tT��Hk�(�<uHH��p�����H�=��D������H������H��`���H��L��H��h����"���D������H������Hc@=��<	���HG�Hk�(H�
��D�tXI�OPH��tOM�OHM��tFIk�d1ҾdD������ARH��p���QH��1���A�Љ�H��1��)���D������A[[E���H��p���H��x���L��H��h���H��`���I�����H�޿
���H������Hc@=��i���HG�Hk�(H�
T��D@�3�H��h���H��)�H�����H������H����a��������
1����������U���H��H����������������H�������������@�������L��H���������I���A���H�AtH�AH�����H�9���H���I��E1�H��@���H��X���H��`���H�ZH��P���L�� ���H��L��H����
Hc�H�
(�Hk�(�D	t1H��H���Hk�(H�
�H��0���H�tH��p���H��)���LNH��P���L��1�H��p����/���H������Hc@=�������Hc�H�
��Hk�(�D	t1H������Hk�(H�
��H��p���H�tH��p���H��)����MH��p���L��I��臓��H����$L����$H��@���H��H���H��H���H;���L���P$H���H$M�EL��M�eA���H��h���L��L��8����L��8���H��tH��0���H�P ���uL@L+A���H��h���H��L��L��8���跏L��8���H��t!H��p���H�P ���u
H�PL�H+I��H��X���L���1�H��p���轵��H������Hc@=�tc�������\��I���H��H���������>������H��������r�����������H��������T���������H��H�����������C�E1�A�w\I���L��`���D��`���L��p���H�
Cx���fDžd�����4��e��������d������M���H��p���1�H�
��H����螴�����\��H,�H�AH�y?��H�ƃ�f�H��H	��H*��X�����>I��$���I��$�1ɉJ ����
�u���]���H������H�IH����H�=&Hc4�H�>��H��@H��([L�)L9�tZH��X���M��D��H���L��`���A��H��L���H��覷��M�mA9�DL�L9�u�D��H��X���L��`���M��D��H���H�������ى�����A�\I����O�H�IH��p���H���1���V����P��� ��H������HcPH���������������uG����H��p���H�����H�ɣH��������M����H�z����L��h���A�wXD��X���L������L���!QI���L������I��D��X���A���t�ƒ���I����5���L������M���oI��-E1�H������Hc@=������H�5��Hc�HB�Hk�(H�T��t"��u��HG�Hk�(H�
���D	�eM���H��p���H���M��1�B��L���D��X���L������趱��L������D��X����…�x0��%�9������H�9�}�B������%�9���H������HcPH�����������HB���H��`���D��X���L������訒L������D��X������H������L������M�������M�O���M����=%����%�1��N��������������A���E���0���)�H��p���L�ӢH�>����1�D��X���L�������v���D��X���L�����������������H������1�H�=�$�H��@H��([����J�H��p����
���M��E1����1�H���� A�\�H�H�5d�H�
c�I���fHn�fHn�H�
�fl�H�5�fHn������fHn�H�
#H�5�fl�fHn�H�
�����fHn�H�5ӠfHn�fl�H�
ޠH�������fHn�H�5��fHn�fl�H�
à�(���fHn�H�5��fHn�flƹ@�H��8���fHn�H���fl�H�
��fHn�)�P���fHn�H�x�fl�H�����)��������D�KH���������D��H����H���2H��p���H�,��1�萮��A��E1�E���$H��p���H���1�H�3��h���A�I���CD9���L��H���LL�D��?��H����H��u�H��p���H���1�����A��A�\I������D�I�IH��G E���A��A����A��H��p����1��ȭ���P��� �r����")�H��p���L��H�L�1��蔭���E���A�F��� �8����"D)���H��p����Ѿ1�H���\���A������A�\I�����D�H���L�
��H��p���H���A��D��LE��A��1��������P��� ������5���A�\I������D�A�I�1�H��p���H���A��踬���P��� �b������1�A�\ƅh���H��`���I����F���L�FH��`���H�=�$L��`��������D��B��t2��x.H��H��u۸H��_����
H���<u��u�L��`����H��p����1�H�ޜL��`���������P��� ������/���A�\I�������C��1ҾH��p�������H�ŜA��1�訫���KA����u]A�@��� �F����"D)�����A�\I����L��	H��p���H�j�1�����Q����P��� ����������X�����H��p���i������
�����H�<���1�����D��X���A��[���A�\I�������AD�IH�E A����A��A����A��������t���H�G�������������������H��p����(L��P���D��X���L����������H��p���H�������;@�H��p����H�=��N��L��P���D��X���L�������*���H������H��h���L���D��X���L���������M�OE1����M����E1�E1����1��K���H��p���H�k�1�B��L���D��X���L������蜩��D��X���L�����������fD��UH��AWAVI��AUL�-��ATI��SH��H���dH�%(H�E�1�L9�u��H�L9�tH�{L���\�����u�H��uhL�����H�xI���o���H��H��tLH�xI�WL������H�h��L�sH�]��H�CL�+H�1�H�U�dH+%(uH��[A\A]A^A_]ø������诩��ff.�@��UH��AWAVAUATSL��$���H��H�$L9�u�H��8f�H��Ю��H���H��Ȯ��1������������Į��1�dH�%(H�E�1�H�[Q����������H���Dž��������(���虥I��H=����%��L������I��L��L��1���+��L���3���I��H����Dž��L��f.�L������I��H����A�E<t��u�L��H���$&��t�A�}.M�Eu
A�xt�fDA�}.��H�������H��H��H������I��1�H��y���H�51�L��蔬��H���k���H�������o���H����H��u�N���fDA�E<��H�����O���I��H��u�H����諮��L���3���I��H�������L��舮��L���p�H�E�dH+%(������H�e�[A\A]A^A_]��A�x.����A�x��������D���'I��H�5?�L��襫��H���A�������9����C���Hc���H��H��Ȯ��L�~xHc�Į��L�������H�<�AUH�����L�<�1��"���L��.�Ŭ��H��Ю��L��L)�L�����I�H�pH�Eh1�I�?���M��L��H������H���1��	�H�5GL�����H��خ��ZYH���m���H�����L��@���H������H��خ��H������� ���H���H�������<I���<#t�H������f�����H�5�tL���Y���H����H�x��;H�5�H��I���ձ��������M��L�RgL��Hc��1����I��([H�H9�u�8�H�I;�([t$H���<L��H��������u�A��T���@H��خ��H������荨���M���H����������������H������L���"���������H��خ���I������������Ȥ��L��谥Dž�������1������UH��AWAVAUATSH��H�$H��h�H�Pq�~58́L�=��5�́dH�%(H�E�H�;%��I��H���H����H�5���ƅ��ƅ��ƅ��ƅ��HDž��fHn�H��fHn�H���fHn�H�mfHn�H�HfHn�H�rlfHn�1��H�H�����6ƅ�H�����H�)����~5+́H�
P��H����H�5.���H����5PˁH����H��x��)���fHn��~5�ˁH��T��5pˁ)���fHn�H�
ݝ��fl����fHn�H�5֗��5�ʁ)� ��~5�ˁ5Qˁ)�@�fHn�H�
VW��5gˁ)�P�fHn�H�5�T��fl�fHn��h�fHn�$H�{��H�5�ʁH�DH�
f�x�fHn��H�=9�fl�H����H�cA�fHn����H��ef�)���H����H����)���)���)���fHn�H�
�Gfl�fHn�H��; H����H�� �H�?�H�vH��`�H��@����fHn�H��wfl�fHn�H�1�f����H����H�5boH�LH����H�����fHn�H�5�HDž��fl�fHn�H��: H����H�lH�� �H��rH��(�H���H��@�H�C���H��X�H����h�fHn�H�
v�fl�H����H�y����fHn�H���Dž��Dž�DžP�Dž��H����H���Dž��H����H�sH����H���H����H�H: Dž��fHn�H�ڞ��H���fl�H�gH��@�H���fHn����fHn�H�/: fl�fHn�H����Dž��H�fHn�H�5ʑH�
"cDž �fl�fHn�H����X�fHn�H���Dž��fl�fHn�H�o�H���H�g����fo�fl�fHn�H��N��H��8�H�i���fHn�H�5z�fl�H��`�H��G�fHn���H�obfHn�fl�fHn�H�
D�H�dH����H�u��h�fo�fl�fHn�H�29 H����H�����x�fHn�H�V�fl�fHn�H�M�H��@�H�������fHn�H�5�#fl�fHn�H�.�H����H�k�(�fHn�H�
P�fl�H����H���fHn����fHn�H�=bfl�fHn�H�����fo�H��kfl�fHn�H��f���fHn�H�5BaDž@�fl�fHn�H�GH����H�%��H�fo�Dž�fl�fHn�H�%8 H����H��aH���H�i��X�fHn�H�
�`Dž �fl�fHn�H�\	���fo�H��8�fl�H�FH��`�H���H��h�H��7 fHn�H��a����fo�H����fl�H�aH����H�?�fHn��x�fHn�H���fl�H����H�Ĉ�H��efHn����fHn�H�9 fl�fHn�H�SDž��	�(�fHn�H�5i�H�
x�fl�H����H�|��fHn��8�fHn�H��dfl�fHn�H�舂Dž@����fo�H�`�Džp�fl�fHn�H��8 ���fHn�H�5B�fl�H���H�؍���fHn�H��8 ���fHn�H��o���H�fHn�H�
,dfl�H��x�H���X�Dž��H����H�_8 H����H�YJ��H����H�h�Dž��fHn�H�]�H�� �H��m�����H��8�H�S���fHn�H�8 H����H�m�����H����H����fHn��h�fHn�H�8 fl�fHn�H�솂Dž����fo�H�2cDž0�fl�fHn�H�8 ���fHn�H�5�Dž`�fl�fHn�H�Cfl�H����H���fHn��8�fo�H�\^fl�fHn�H�c�(�fl�H����H�	�����fHn�H�
c���fHn�H��7 Dž��fl�fHn�H�х����fHn�H��bDž��fl�fHn�H������fHn�H�5�bDž �fl�fHn�H����H�fHn�H�
,zDž@�fl�fHn�H����X�fHn�H���Dž��fl�fHn�H��΁���fHn�H�5a�Dž�fl�fHn�H�� H�� �H�S����fHn�H�
AyDž`�fl�fHn�H�}6 H����H����fHn�H���Dž��fl�fHn�H�j6 H����H�I�h�fHn�H�5Ȋfl�H�� �H����fHn����fHn�H�L6 fl�H��@�H����H�
��fHn��(�fHn�H�S6 fl�H����H����H���fHn����fHn�H�J6 fl�H�����H����H�5��fHn����fHn�H�-�fl�H��`���H����H�
e�fHn��H���fHn�H�6 fl�H������H����H�=E�fHn������fHn�H�6 fl�H�� ���H����H�&�fHn�����fHn�H��5 fl�H������H����H�5�fHn��h���fHn�H��5 fl�Dž��H�
�Dž��Dž@���Dž����Dž���Dž`���Dž��������fHn�H�=l
H����H����Dž ���fHn�H��5 H��@���fl�H����fHn�H��5 �(���fHn�H������fl�H����H�G�fHn�H��5 �����fHn�H�����fl�H����H�5hfHn�H��5 ���fHn�H��`���fl�H�fH�
�cH������H���fHn��H���fHn�H��Xfl�H������H�	�H�=�ufHn������fHn�H�F5 fl�H�� ���H����H���fHn�����fHn�H�M5 fl�H������H�-�H�5�Y�h���fHn�H������fHn�H���Dž��������fHn�H�
��fl�H������H�>�fHn�����fHn�H�_ fl�H��@���H���H�=l�fHn��(���fHn�H��Xfl�Dž��H���Dž@���Dž���	Dž`���Dž����Dž�Dž ���Dž����H������H���fHn������fHn�H���fl�H�����H���H�5�fHn����fHn�H�<�fl�fHn�H�=�Dž��fl��H���fHn�H�
��X���fHn�H��uH�=�fl�H������H�?�fHn������fHn�H��3 fl�fHn�H��~�Dž@���fl�����fHn�H�������fHn�H�[�H�5sDž����fl�fHn�H��~��h���fo�Dž���fl�fHn�H�]3 �x���fHn�H�
�rDž`���fl�fHn�H�h~�fHn�����fo�H�A3 Dž����fl�fHn�H��}�fl�����fHn�H�=rfl�fHn��8���H�!3 fHn�H������H����H��qfl�fHn�H�' �(��������fHn�H�5��fl�H�����H����fHn����fHn�H��fl�fHn�H����Dž ����H���fo�fHn�H�b�fl�fHn�H����Dž�����X���fHn�fl�H�
�2 Dž��fl�Dž@���Dž���������fHn������fHn�H�� fl�H�� ���H�.2 ����fIn�fHn�H��2 �ÀDž���)�0�fHn�HDž@�fl�fHn�H��2 )�P�fHn�fl�H��p�)�`�HDžx�� Z�+P
��A�L��H����L��P�H��0�H��L����H�����5H�=-|������V8�H�W8�����H������{�����t��.�ƅ����	A�Ņ�����~M�4$L��軒��H��x�H���bE1�E1��=6�t
�=,��q	f���t��(�9xŁs�pŁ���H��������M���"M�����=���\�{Hc�H��譠��I��H���+L�=u^M�uM�}H��A�I�E���~&IcƍS�I�t$H��I�|�H������B�3H�H��I�DL��L�����L��襋��������k���H�=H��?���L��L	��3���I�<$H�5�讄��I�<$H�5�|I��H��x�蔄��I	�I����M�<$D�k�L���H���H��vI�D��8t�I	�(��L��H��H�����8>��A�Dž���
H����H�P H��t�
��t��<��H����A��
��u�H����H�x���H����H�x���H����H�x ���H����蓊��E9��9E��H��������������>����������u����萔�����腋��M�4$L���I���H��vI�D��8t���=���p
�{Hc�H��虞��I��H���H��x�L�=Z\M�>I�F��(� �H��I�F�0L�؀M�>H�=ЀI�<6H�=��I�<A�U9�~:Hc�D)�Hc҉���I�<ƍC�H��I�4�H����������D�H�H��I�L��L��螠��L���F������������@�L��L��H9�HF�E1�螊��H��x�����L��H�=h�H9�HF�E1�H���n������R���I�|$H�5?z����I��H���5���H�
R���G�H�=	. �������{��Hc�H������I��H����L�=�ZL�pA�L�8��t���H�=`w��M���H�=Zw��?���H�=Tw��1����=w��+�������@M��M������H����H���DH�����5����b�H����H���"A���f�D�{�I�t$Ic�H����H��H��H�����:���H����H����H��I����H���؄��1�L��A�H��فD���^&L��A�lj����]����{E��Hc����H���ԛ��I��H���R����L�=�YL�pA�L�8����%����
���@I�|$H�5\{�7���I��H���R
M�4$L�����H��H������E1��6���f.�H�=p���H����H���������1��h�I��H=�������u	����t-����L��H�5���Dž���'������R����t
Dž��I�~@����.H���誂��������M�nXM��t'H���L������������x86_��I��([L����芚I��`ZI���k?L��H���P
����t&�=�ҁt�5�'�H��1�1��a
ƅ���T��u
H�=pt�tƅ�H����H�5��I��8[H��t$L�=���L��L��軫A�Ņ��8L��H�������H�=����s����=Լ��z�=!�m�=
���`�=%���S�=@���F�=[���9�=v���,�=����H����1�1��â���Dž���H��������A�Ņ������H�����.H��ցL�%�ցL�-���L9�u��DH�L9���H�{L��舕����u�H����H�CH���H����H�5U{1��PXA��1�M��P\H�� �t!H�� �HDžP�DžX����L���,WI��([�P�L���ȇH�����H����y���|H�=Q���܊�>��L�5/���X��.����t%Hc�M�$�I�<$��I���H����
�����u�L���5���H�E�dH+%(��	H��hD��[A\A]A^A_]�H�
����`�H�=�( �0����	������1�������������{Hc�H���T���H��H����	L�=UL�pL�8E����D��I�t$H�xH������A�EH�H��H�pH�PH�=#�H�<H�{�L��H�3H��H�衙��H���I���������������_64�R���H�5PyL��� ������;������/����5*$�H�|y�1��^
H����H���[����P �S����xo������xp�@������f��[���Ё���A���o����xo�u����xp�k�������l����1H�
���H�=( A���衛���d���H�=%��L���=�A�Ņ��J���H�=�H���VH��L��L���PA�Ņ�����H�
���5,#�H�	( 1����]
L�-���M��([E1�E1�M��M�M9���L���'�=�t
���v D9�tH�I9����B��u�H�z	t����I�y���zL����E���0p��L����H�I#AL	�A��A��A���M��([I��(�]���H�
��� �H�=�& �Y�������E1��=���A�9�A�y��A����D����5"�1�A��H��H��& 1���[
M��P\����� ���.���A��Ic�E)�I�4�Ic�H����H��H��H��������H����H����H��I���cH���|��1�A�L��H�jсD���2L��A�Ɖ����1���{E��Hc�����H��訓��I��H���&L�=pQ����L�8H��x�I�F�������(�� ������L��H��L����H�����6������L����H�I�AH��H����������I�A���1�H�(���H�
���H�=�oA�����荘���P�����Hk�(L�8t�xt	���A���A�A������Hk�(L�8t�xt	������A�A������Hk�(L�8t�xt	�����A�A������Hk�(L�8t�xt	�������A�A��tn��Hk�(L�8t�xt	�������A�WA��tG��Hk�(M�DA�8tA�xt����i���A��t�=.��t�=&����H���������uRI��([H�H9����@( u9�� u0H����A�A��t�M9������I��(A������1�����=�k����=ᴁ��I��([H�H9����x���@( u
�� ��H�
������6l��H���H��tQD�
��H��(�L��H�� �L��,�M��P\�~�A�Ņ��D���H�� �H��P���,���X�I��([H���H����M��P\�([A�Ņ������1�L���O���H�5�+����ڀ������t1H�Z���H�����H����H�����fHn�fHn�fl��������t#H�p���H�Y���fHn�fHn�fl�)�������H���xH��t*H�x0tH�-e��H����H�x8tH�h+��H��X�����tH�х��H��������tH�ʇ��H��������tH��}��H��������tH��Q��ƅ��H��8�����tH�>��fHn�fl�������tH���H���H�0���H���H�����}v������H���������A�����=���wH���H���=����P�5������G�����h�E�������A��������5�1�1�A��H�a! M��P\�U
���H��c��H����H�����������5��H�w�1�1���U
����H����L������A���R����|��I�<$�w��H�*�H��t<H������I��H���R���I�$H����H�� 1�H�����I�$H����H�' 1�H�����aA��M��P\�����5�H�5j1�1��U
��5�1�1�A��H�j��T
���H�
>��5��1�1�H�p��T
�g���H����H��([L�L9��@���H����H����M���H���L����I�H��������H���������f�I�M�G�H*�����H�����YS"H�  �YS"�7z��L���"�I��~��L����w��L����H����Iǁ�M�	L;�([�J����w����5��1�1�A��H�{ ��S
�e����R���f.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���z��ff.�f���UA����A�H��AWAVH������L��P���AUATI��H�5�mSH�p�H��dH�%(H�E�H���HDžH���fHn�H��H���fHn�1��H�H�
�D��H�iH������H�=Dž`���fHn�H�aCfl�fHn�H�oDž���������fo�fl�H�����H�H������fHn�H��nfl�fHn�H��!�Dž �������fo�fHn�H�anfl�H������H�bÁ����fHn�fHn�H�Mnfl�H����H�
dlH��d��h���fHn�fHn�H���fl�H�R Dž��������fHn�fHn�H�
#lfl�H��d�Dž���(���fHn�fHn�H�lfl�fHn�H�kd��8���fHn�fHn�H��kfl�H� H�
l�����fo�fHn�H�2d�fl�fHn�H� �����fHn�fHn�H��c�fl�fHn�H� ���fo�fl�H��Efl������fHn�L��Dž@���fl�H������H�v�X���fHn�H��`���fl�H�����H���fHn������fHn�H��fl�H�� ���H�������fHn��~'��H������H���z�����p�)�`����~	��Dž������L��8���)�p����~�HDž����fl�H��0���)�����f��H���)�P�������tG�=���L��H�����tHM����M�,$L���y��I��H��wzH�5-L���k�������H��0���H��8����p���M��u�H�=�=�ho��I��L��H���M��u��5G�H�T 1�1��3O
���f��L��H�=RgH9�HF�H��(����^t��H��(������L��H�=-z�@t�������L��H�=I?I9�IF��t�����H�5,,L��膄�������
L��H�=\EI9�IF�H����s����������{�Hc��(���H�=.EI���in��H�=��I�E�Yn��L��I�E�Mn��I�E�����S�I�}H��I�t$�Ko���{L���j��H�U�dH+%(��H�ĸ[A\A]A^A_]�L����~�����@H��D���L�扝D����������JD��D����A�}Hc��c���H�=�eH���m��H�=�hH��m��L��H�C�m��H�CA����A�U�H�{H��I�t$�n��A�}H���9���4���@�{�Hc���H�=qxI���1m��H�=��I�E�!m��L��I�E�m��I�E�����S�I�}H��I�t$�n���{L���X:�������=�t1H�=i��l��I���^���L������������~���H�=�:�l��I���-�����'����둸���W����rs��f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���=s��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���r��ff.�f���UH��H��dH�%(H�E�1�H���uH�B H���H�E�dH+%(u�1���r�����UH��H��dH�%(H�E�1����H�E�dH+%(u���er��D��UH��H��dH�%(H�E�1�H�E�dH+%(u�1���-r��ff.�f���UHc�H��H��H���odH�%(H�E�1�B�HH�E�dH+%(u�1����q��f���UH�ǸH��H��dH�%(H�E�H�H9�t-�r�H9�t �PH��H�9�u�H�QH��H�PH��Kn��H�E�dH+%(u�1���cq��UH��AWA��AVA��AUI�Չ�ATL��M��SH��(H�M�dH�%(H�E�1��t�
H����H��H�5[fL������H���A����I��E��trH�U�L��L���C�
I��M����L���_I��$��B�M��$�L���H���J�H�E�dH+%(��H��(L��[A\A]A^A_]�DH�����I��H��tL��M�����L����L��H����I��M���o���L�����@�5&�E��D��1�H�S 1�E1��	I
�j����p��ff.�@��UH��AUATSH��L�gdH�%(H�E�1���uqAƄ$�H��AƄ$�AƄ$NH��tNH�����H�5�MH��I����m����uAƄ$�I�]AƄ$OH���th��I��$�H��t1�H�U�dH+%(uH��[A\A]]ø����?o��ff.�@��UH��AUATSH��H�_dH�%(H�M�1Ʌ���H���H����g��H�E�H���L�e�L�-N%L��L��萂��H��HH��H��������X����L��L���_���H��H����1�1��h����P����H�F"L��L��H��`�#���H��H��t>1�1����L��L��H��X����H��H��t1��!���f��f.���`zt-1�H�U�dH+%(u9H��[A\A]]Ðƃ��J���@�5��H�; 1�1���F
��������m��������UH��H��dH�%(H�E�1�H�E�dH+%(uH��@�H��([���	�}m��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u
H��@���	�4m��@��UH��H���V���dH�%(H�E�1���1�H��HO�H�U�dH+%(u����l�����UH��AUATSH��dH�%(H�E�1��>u�yH��I��9~t%H�U�dH+%(�gH��[A\A]]��L�nH�U�H�5�aL����~����~��KD�M�M���5L�H�Y 1��:E
D�m�E����M;�$0��I��$(J��H�����P�[��t9���fnMԉXfnÿfb�fI~���H��tli�G��aL�h��Hc�I���8
H�H��tH�B��GI���8
I��H�P1����E1�I��$0�L��I��$(��B���I���������5\
�D��1�1�H��`�ED
�������59
�H�n 1�1��%D
���.k��ff.���UH��AWI��AVI��AUATI��SH���H��(dH�%(H�E�H���H9�t,�J�
DH9�t�PH��H�9�u�H�WH�PH��g��A�T$H�zH�U��|��H�U�H��I��t^A�GI�}L��A�E�d��I���fHn�L�hfHn�1�M���fl�AEH�U�dH+%(uH��([A\A]A^A_]��9j��H�=�ڂH�� H�5�S1��m�������UH��H��dH�%(H�E�1�f�~tH�U�dH+%(u!��D�V����y�1�H��HO����i��f�UH��AWA��AVI��H�5_AUATE��SH��H��HH�U�L�� L��dH�%(H�E�1��:x����t�	H�5�^L���g����u.fDH�E�dH+%(��H��H[A\A]A^A_]�fD�H�5�^L���\g����t�A��u��H�5�^L���;g����t��H�5o^L���#g����t�H�5b^L���w�����p���I���)H����L�`M����I�|$�� H��H�E��n��I��I�D$L��H�E��H�� H���-w������H�E�H�U�I)�A��L�m�~N�E�I��L����������L�tDA�?I��I���/A��A���"A��A	�E�e�M9�u�H�M���������H�H�����L���I��H���!���@���uYH��L�e�L����,H���L���
�H�� L���^;�������L���'�H���_���tML�E�A��H��L��H�
�l������H�E�dH+%(��H�� �5�H��
 1��(H�E�dH+%(u|H�� �5���H��\H��H1�[A\A]A^A_]�?
@H����K���H�� H���KbH��H��tL��H�E��w:H�}���~����Sc�������yf��f���UH��AWAVAUE1�ATSHc�H��H��dH�%(H�E�H�GH�L��HM��������I�Ժ�g�H��svH��@H��0\�x#��D�hL��PL���Kw��H��H����L��L��H��D����H��xQL9�u|L��H��L��A�$A��H���|b��E��DI�H�E�dH+%(uYH��D��[A\A]A^A_]����y��D�(E��t�A���fDH�x��~��L��HA���N���H��A����
b����3e��A���ff.�UH��AWAVAUATSH��H�$H��(dH�%(H�E�1�H����H��`I��I��H��H����L�����I��L)�H��~i�L��L��H9�HN���I��H��xRH����H��L���h�H��y���x�����t���H�U�dH+%(u*H��([A\A]A^A_]�D1���@�x��������8d�����UH��SH��H��`H���VdH�%(H�E�1����H��x$H��1�H�U�dH+%(uH�]���fD�#x���������c�����UH��SH��H��`H���VdH�%(H�E�1��q�H��x$H��1�H�U�dH+%(uH�]���fD�w��������Xc�����UH��SH��H��`H���VdH�%(H�E�1���H��x$H��1�H�U�dH+%(uH�]���fD�Cw���������b�����UH��SH��H��8\�VdH�%(H�E�1�H��`�H��x(H��1�H�U�dH+%(uH�]���f.���v��������pb����UH��SH��H��8\�VdH�%(H�E�1�H��`��H��x(H��1�H�U�dH+%(uH�]���f.��[v��������b����UH��AUATI��SH��H��dH�%(H�E�1��e.A�T$H��`L��A���H��xH��H�E�dH+%(uH��D��[A\A]]��a��ff.�@��UH��AUATI��SH��H��dH�%(H�E�1��%.A�T$H��`L��A����H��xH��H�E�dH+%(uH��D��[A\A]]��a��ff.�@��UH��AUATI��SH��H��dH�%(H�E�1��&A�T$H��`L��A��蝿H��xH��H�E�dH+%(uH��D��[A\A]]��`��ff.�@��UH��AUATI��SH��H��dH�%(H�E�1��,A�T$H��`L��A����H��xH��H�E�dH+%(uH��D��[A\A]]��`��ff.�@��UH��AUATI��SH��H��dH�%(H�E�1��U%A�T$H��`L��A��蝾H��xH��H�E�dH+%(uH��D��[A\A]]��_��ff.�@��UI��H��AVI��H�V(AUI��1�ATI��SH��H�� �{�vdH�%(H�E�1����H��H��t����tK�&k�SI��$`H����H��x]I�$�1�H�U�dH+%(uOH�� [A\A]A^]����E1�L��L�戇�A���H�}��
���H�}����r�������^����UH��AVI��AUATI��SH��H��dH�%(H�E�1��`*�SI��$`H��A���9�H��xI�$��C@u&H�E�dH+%(uAH��D��[A\A]A^]���{�sH�SHM��1���H��H��t����i���]�����UH��AWAVL�}�M��AUI��ATI��L��SH��H��hL��x���dH�%(H�E�1��}��S�sL����
H����H����L��H��I���4H��tH�U�H�z ����tVL���A�UI��$`L���)�H��xI�$�L���d�H�E�dH+%(u\H��h1�[A\A]A^A_]�@��L�戇�D�B0���H��x����=��A�M�5��1�1�H��~�5
�k�����\��@UH��AWAVI�냵�F��aAUI��ATSH��H��(dH�%(H�E�1������L��8�yL���fA���L;�H��A�G1�H��X��ƒ��	�fA�GH����H������4A�W���I)�H��I��fA�WH��8H���8H��u�FfDH�H���4H;Hu�H�p���fHn�fl��X���t��H;�0�H��(�‰��H����H��([�]H���bA�H�p(L��L����������\fAOfA�O����ƃ��H���L���H����H�`���L��8�����L���M��������L���̷H������1�fA�D$L��8ƃ�:���f�H���H��H�M�H��([�]H���^H�M��]���D1�H�E�dH+%(��H��(��[A\A]A^A_]�f.��n�������������DA�T$���I�t$H����H����H���A�<$?HǃHH�����H���L��8L��H��([�x���G���]H��HH��������tH+{�4f��H*��
'1"�^Cf/���H,����� H��H���f.���������L��8�u���f.���vj��I��H���@H��������5�H���1�1�L��8��1
�'����5����H��N1�1��1
����K����5�����1�1�H�tN�1
��fD�5���H���1�1��r1
뽋5n����1�1�H�zN�W1
��\��H,�H��?���H����H��X[�o�h[f���H��`[�����H��x[H������[������[H������H��X[�o�h[f���H��`[�����H��x[H�����[�����[��	ƃ����5~��H��1�1��j0
����5c���E�H�U�1�1��L0
�M����H����f�H��H	��H*��X����H����ڻH��H�i���H����b�H���x���H��X�5�H��L1���/
�'����5��H��L1�1���/
������V�����R�����UH��AUI��ATI��H��HSH��H�rdH�%(H�E�1�������t$H�E�dH+%(uHH����[A\A]]��A�UI��$`L���+�H��xI�$��@�j�������(V�����UH�
4�H��AWAVAUATSH���H�����H�WH�����L��8\H�wM��HdH�%(H�E�1�L�������dA�ą��dI��x��H�����L��([�I�}I9�tS�����tAH���H�4ʃ�tH�
H9�HB�H��H9�tH�
H9�HB�H�JH9�HB�H��H9�u�H�?I9�u�I��hI���H��([L�9L9���H��0���L��8���M��E���E1�E����DI���H��0���J��H����VI��H�����x$���I��hH��8���H�p�H��HD�I��h�VH��u�fHnÿ(E�d$$A�h)� ����>�H���H�냵�F��afo� ���D�` H��@H��H��8I����H��H�H��tH�AH�����I��݀H���8H�HI��E;���
���M�?L9�0������I���M��H��([L�:L9��;H��@���H��0���H�� ����AoOE�����AoW �Ao_0�Aog@�AooPL��)�@����Aow`�AopD��8����Ao��I���)�P���)�`���H�E�)�p���)m�)u�)}�)M���b��I��H�����L����b��H��H������8�����taI���1�fDH�냵�F��aH��H��H��8I��ƀH��u�H�H����H;Hu�H�H�@ I�L���H��I9�u���j�����8���L��L��H�� ���L���H��X���������j����Y�A�ą��vA������H��8���1�D�����M��I��f�H��8���K�4�B��I��@I��H��([�TI��p���@$�����L��H(A��P�X0�H,E;��r�H��8���M��D�����H���N��L���N��E���`M�?L9�0������I���L��([I��@IcwL��H��([H��LcBI)�H�5;�趉A�ą���I���I��@�賎	H��hZH��hZL�x�H9���L�-���AM����M����L��L��A���L���*�A�ą���I�G(L�x�H9��KA���t�I��@A��PH���j�
L��I���_��¸��u�A����P����m���A������^���I�� 1��OJ�¸)��B���L���)M��A��H�E�dH+%(�\H���D��[A\A]A^A_]��5�H�@F1�1�H��8����(
H��8�����L��L����L��A������5��H�F1�1���(
A������t���H���L��L���L���[����5��H�1�1�1��(
�@���AƆ[H�����1���A�ą�����H�����H�����H��8\�VH��`�-�H��xpH�����H���L��L���K���t���A���5�H��1�1��'
���A��P�5��1�1�H�V���'
�����N����#c��D� A���u������UH��AUI��ATSH��H��dH�%(H�E�1���	A�ą�u	��Pu%H�E�dH+%(uKH��D��[A\A]]��A�UH��`L���,�H��xH���fD�b��D� A����&N��fD��UH��AUATI��SH��H���NdH�%(H�E؋F�F u9�Pt@H�rI��$H��A�Ņ�txH�E�dH+%(��H��D��[A\A]]��i�G��a��H��ǀH��u
�H�H��t�;Hu�JX���t[�@I;�$xsdI��$p���v���fD�SI��$`H���$�H��xI�$��b���f��{a��D�(A���P����5�H���1�1��%
A����/����L��f.���UH��AVI��AUI��ATI��SH��dH�%(H�E�1��@�Å�t"H�E�dH+%(u^H����[A\A]A^]�@I�6I��$H����Å�u�A�UI��$`L���M�H��xI�$��fD�`�������HL�����UH��AWL��`AVI��AUI��H�N(ATI��L��SH��H��0H��@D�NdH�%(H�E�1�H�E�H�E�D�FPL���4Z^����xt4H�E�I�$�1�H�E�dH+%(uLH�e؉�[A\A]A^A_]�fDL��L��H��L���?�SH��L���E��]��M�H��x�I�$���fK��fD��UH��AWAVAUI��ATI��SH��H��8dH�%(H�E�1�H��t6H���H��t*H�U�dH+%(��H��8L��[A\A]A^A_]��@L��H��L���*�A��$�t_M��PD�sM��unA��I��$`H��蚩H��xEI�$�1�H�U�dH+%(�=H��8[A\A]A^A_]�f�D�s�f��^������DM��XA��M��$@1�I��I)�M)���M)�M��t7L9���I��@��	��uL9�s^H����C������_���f.��H�U�L�E�H�M��J[��H�M�L�E�H��I��$@H�U�I��u�H���������L��H��L��L�E�H�M���C���sH�M�L�E�J�<(H�E�L�L�L��L�E�H)�H��C��L�E�L�M�G�tL��fE�qK�D)��=����VI��fD��UH��AWL�~HAVL��`AUI��ATI��L��SH��H��0D�ND�FH�U�H��@L��L��dH�%(H�E�1�H�E�H�E�P�1ZYA����xt7H�E�I��E1�H�E�dH+%(��H�e�D��[A\A]A^A_]�@H�U�L��H��L����SH��L���E��d�D�M�H��xI���C@t��{�s1�M��L��D�M����D�M�H��H��t���D�M��;TD�M��a����-H��ff.�f���UH��AVAUI��ATI��SH��H��0�oF0�{dH�%(H�E�1�H�F(�vE�H�E��C@upI��H�M�H�SHM���e��H��H��t����tr�S�SI��$`H���y�H��xI�$�H�E�dH+%(ujH��01�[A\A]A^]�fDI��H�SH1����H��H��t�����f���D�CDL��L�戇�A���H�}��l��H�}��a����G��ff.���UH��AUATI��SH��H��L��8\dH�%(H�E�1�A���AƅK�}H��0\A�T$�x u
���[��I��`L���n�H����I��I�T$H��0\L���J���xYI�D$H�U�dH+%(��H��[A\A]]�A��p1���}X��H���toH��@[H��L�������P���H��f�IT$I��`L���̤H��xGI���u����#Z������H����b����@���fD�Z�����H��G������Y������(����E��ff.�f���UH��AWAVAUATSH��H�$H��H�$H��H�$H��L�=���*�~x�fIn�fl�fl�dH�%(H�E�1�H�����A��I��H��1�)�@��L��X��)�P����E��fo�@��E1�H�v���fHn�H�
���H�s�fo�P��fHn�)����H���H�����)����fHn�H�����fl�)����fHn�H�ZHH�5�:)����)����)���)���)� ��)�0��fHn�H�
Z�fl�)����)�@��fIn�L�����fl�L��ƅ#��)�P��fHn���fl�)�`��)����fHn�H�fl�)�p������fIn�L�����fl�)�����X��f�)����H�����1��H�)����H�bH�
�V)����D��)����fHn�H�5�9HDž���HDž`��)����)����)����H�����H�����Dž@��fHn�H��fl�H����H�����fHn�����fHn�H���fl�H��`��H��`��H�
�fHn��H��fHn�H�&�fl�fHn�H�iDž�������fHn�H�5�H�
�8fl�H����H�����fHn�����fHn�H��H�5�fl�fHn�H�ofHn�H��`��H����H�5�8���fo�H��P��fl�H������fHn�H�eDž@��fHn�H�sH�����H������P��fHn�H�O��h��fo�H�����fl�H�jH�� ��H�����fHn��x��fHn�H�a�fl�H��@��H�vH�
H�����H�;�����fHn�fHn�H�G�fl�H�����H�kH�5�4�(��fHn�H�
�fl�H�����H��,�fHn�����fHn�H��fl�fHn�H�M,�Dž�������fo�fHn�H�edfl�H��`��H�5��H�D,�����fHn�fHn�H��fl�fHn�H�
g�H�f�H��fHn�fl�H�5�fl�fHn�����fHn�H�
7H����fHn�H�����H�
]3fHn�H�c����H�� ��fl�H��h��H��@��H�2���fHn�H��gfHn�H��-Dž`���@��Dž����h��fo�fl�H�����H�����fHn��x��fHn�H���fl�H�����H��5H�5j����fHn�H���fl�fHn�H�/��Dž����(��fo�fl�H��X��H��5�8��fHn�H���fHn�fl�H����Dž ��fl�H�����H��*�����fHn�L������fHn�H��fl�fHn�H�25DžP������fHn�L��fl�Dž���Dž���Dž���H�����HDž�����)����������������t
��h���/����uG�������tuH������8-u
�x� H�����:-�7�5�܂H�
�1�1��
A�����H�E�dH+%(�MH�Ĩ1D��[A\A]A^A_]��H�����8-�p�x�fH��P���
����Z��H����������H������8-�l�x�bƅ������-u�P1���@�Ƅ���
��#��������H�����H���9H�����A��H=���1�H��P\�����yL�����I��$0\�x#���pL��H�
���H��軬	A�ą��&�����uW�� ��tN��#��������	�	A�ą��3	H��P��H�����H�
��H���N�A�ą��������t
������:�����tƅ��������t?H���H�
��A�fHn�H�q��fHn�fD�����H��X��fl�)����H�����H�x@��A�ą��=�����L���������#��D������H�5�����N=����������^H����H�
���fHn�H�D��fHn�H�����fl�)����I��([葪	�����H��8�����������H�	����h��H��������������u
�������L���5MA��H����E����H����H��@����H�����H����������������f�H����H�����K;L�� �L�� �DI�}H��t/L�?H�WL�:M��tI�W�6��L��M�?H�WL�:M��u���6��I��M9�u�H�À$I�}H��t7L�7H�GL�0M��t#�I�F�6��L��M�6H�GL�0M��u��6��I��I9�u�H����H��t)������x���7��H������7��H�����u�H����i�H��@���]�H�}���H�����H��P\�	H������2:�����tyH������5��H�������5��H�}���5���S�������������H����������y���ƅ!��ƅ����f���@�� ������������H��P��褕�v�����z���������������u&���2����5tׂH���1�1��`
���������ƅ�������@�5>ׂH��1�1��*
�l���DH�	�H�
�����h��fHn�fHn�fl�)�����������h���������������������H��`��A�fD�����H�������1��K�H��8��H����L�xM���6L���V�I��I���� H��I���=��H��H��tgI��M+w��A��(UA��uOA��~X�|2��A�V���H�҉�I�L��I�T$�DPtI��I9�t!I�$�DPu�fDH��8��L���	�M����L��M����I���M������������������S���H�L�������H��x��H��p���N�L���t	�����������h���s���c�L���#t	H���H#�x���P�~�8��I��([D��L��H��p���H��AE�	����������������D����L����1�H��h��H����H�����E��A�Ņ�xDH��h���5�ԂH���1���
H��h���cP��H��h��A���d2��E������H��,�5rԂ1�1�E���b
���DH��8��H�E��>����H������8����N����8�����-����H�x�N�����s���H��@�����I��@[�h
� ���������2�~6]��������h��1]��}���*H��@���h��H�
����fHn�ƅj��I��8[H����fHn�H���f�����H�����H�6fl�)����H�����H�m���fHn�H����I�Efl�H�/����H%�����H��8���?���H�����H��([H����H����H�H9�����H�
����H���H�H9�u�����H�����\M��A���E���I��([L�8L9�u6�H�5o*L���qB����uH����I���M�?M;�([��L���g�H�5#*H��I���5B����u�L���I�A�G(��H�'��I����H��8��1�D���}E���[����5҂H��1�1��
���L���e{��h��������������1�1��4E��H��t�*G��D� A��E���FH����H��8��H�@H���H%�H��8����h�����H�����L���������5sт��8��H�n)1�1��Y
D��8�����������O����L���o	���L����H�����1�H��h��H�����A��A�Ņ�xDH��h���5�ЂH�/�1����

H��h���L��H��h��A���.��E�������H��	�>����5�ЂH���1�H�E��

�7���L����M���}���H����H�
c��H�-XXXXXXfHn�H�����H�
v�H�/��fl�H��X��H�
-�fHn�)����fl�H��H�����fo
�
"H�����H�����H��(��H��8����"H����I��0\)M�fo
�
"f������I"��)�@��~9Y�)M�H�u�H�5����X�H����1�f��8��������j�H���H��(�H��P�H��x�H����L��H�Džp�����,I��H=���H����I��$([��4f����H�H9�u���H�H9��������t�H���H�H���H����H�}���(��H����H��H���|��,������������H����1�H��P\�����H�����BA�ą�������5s΂E��L��1�H� �1��Y
H����H��@�����H��@���(H��I��8[1��H�H����h��f�����H�����H��H��x����A������}�L���_l	����5�͂H���1�1���
��5�͂H���1�1��
���5�͂H��1�1��
����5�͂H��1�1�L���H���A����c
H����H��@������[.��L��L���@�A�����1�H����5*͂1�1�A���H�%�
���f.����UH��AWAVAUATS1�H��dH�%(H�E�1�����L�oI��H����H����&��I��H����A�EH���,H����3��I��H��t�L�=�`�H�5���I�wI��H��tcH���;����u�A�EAGA�EM��tI�\$�A�E��uA�E1�L���*��H�E�dH+%(u?H����[A\A]A^A_]�DH�=i��H�پ1�H�0��������+��믃����,��f���UH��AWI��AVL��`���AUM��ATI��L��SH��H��xdH�%(H�E�1��q�H��L��L���������}���A��$HtH��x�����L��p���M��tM�m M��tA���L�=�H�5s#L��M���A�SQ1�I��sD�C�Q�3�A��H�� A��$K��A��$L��H��x���M��H�.#H�5:#HE�H�E#H�Q-H��HD�M��tI�� H�{8H�
u�RPL�C`1�H��I�ɿ�@��XZL��軘1�H�U�dH+%(��H�e�[A\A]A^A_]��H�{pL�%�H�u��7L��H�5�CH��1��#@���<���fDH�ShH�
��1�H�5�"��?��A��$L�	����f�H�
9�H�5B�H�
�����A�H�=,��H�}L1���)��L��������������*��f���UH��ATSH��H�53�H��dH�%(H�E�H�GH��L� �;9����u��81��3��H���6��u&ADŽ$PH�E�dH+%(uH��1�[A\]Ã��3���*��f���UA���LA�H��AWL�=�AVH�� ���L�� ���AUM��ATI��H�5~/SH���H��
H�J��~rQ�dH�%(H�E�H�H��0����Q�fHn�H�yLfHn�1��H�H��X���H�l�H������)�0����x�~�Q�H��h���H���	Q�H�� ���H��	H������H��	)�@����~iQ�H����H��tQ�ƅP���H��H���)��fo�L��`����H�D��H�tH�
J H������H��p���Džp���fHn�H�!�fHn�fl�H�����Dž�����H������fl�H�DH����H��i���fHn�H�������fHn�H�����fl�H�UH�
W�H��@���H��h���fHn�H�~����fHn�H��`���fl�H�iH���H������H�ЂfHn�H���H���fHn�fHn�fl�H�CDž����H�����H��x���H�
q�fHn������H���fHn�fl�fHn�H�x�����H��`���H��H�R������fo�fl�fHn�����H��ZfHn�fl�fl�fHn�H�f����H������H��j���H�
��h���fHn�fHn�H�?�fl�H����H�pH�5��x���fHn�H�� ���fl�H��k�������fHn�fHn�H�C�H��@���fl�H��l���H��0����(���fHn�fHn�L��fl�H�3�������~�Y�H������H������Y�H��HDž@���)�0���f�H��8���)� ���������M�,$��A�E��r���p�����H��`���H��t�8u31�H��P����,0����u��h���%�=��L��`���M�,$L���o(��H�����L��H�=�H9�HF�I���#�����oL��L��H�=�)�#�����E��i����h�{�Hc���4��I��H����H��D��l����~UX�fHn�H�rfl�I�E��k���AE��p����P��u	E����fo�")�@���fo�")�P���fo�")�`���fo�")�p���fo�")E����<H��@�����H�5���0��H���[��H���I�EA���~IcƍS�I�t$H��I�|�H���G��A�D��L����L��A���� ���Vf�H��8���L�����A�E��e�����A�E��c���DL������1��1�L��f������H��H��0���H��P���f������H��˂�h���H��P�����j����x���ƅ������r���Džx����X����������H��A��H=���H��x���L��8[H��tH������H���fFA�Dž�xTH�{@�V�A�Dž�xD1�H�5���7����k����e��l����@H�=�f7��H���.5A��H���#H�E�dH+%(��H�ĸ
D��[A\A]A^A_]�fo0�!H��@���H�,locked)�@���fo �!)�P���fo!�!)�`���H��m�����tH��@�����H�5��.��H��E����������fDH��%M�,$H��`����b���f�H�΢�HL����DžL���fHn�H��0���L��DžP���fo�ƅJ���H������1��H�H�
LH�eƅK���H����H������Dž@���fHn�H�w�fl�fHn�H�����H�����H��k�fl�fHn�H�,�����fHn�H��`���fl�H�vH�
��H������H����fHn�H�a�H���fHn�H������fl�H�UH�
�H�����H��J���fHn�H�k�����fHn�H�� ���fl�H�KH�
�H��`���H��K���fHn�����fHn�H���fl�H����������h�����-A�ƅ��L���A�L��H�
YS����É�8����fH���������H��Xt�����Hc�H���/��I��H����H�߾�/��H��H����Hc�L���H�
��I�L��P��L�����uH������H�x��Pt
��փ������&��P�1��u�8����L���Hc�H�5��D�@I�t�H��H������D��L�����KtD�@H��D��L���I�D
��LtA�@H�
�Mc���L���K�L�A��H��P���H��L���H��L��D��0����E.A�Dž����L�����J���D��0���A��tD�yHc�H�5�D��L���I�t���K���tA�GH�5qMc���L���K�t�A��H������H��Xt&Ic�H�5RA��I�t�H��XD��L���I�D���8�����~@Iclj�L�才,���I�|�H��D��0��������8�����,���D��0���A�D��L����5ϼ���0���D��8�������D��L��蛿��A��DžL�����P�����~*@Mc�J�<��d����L���D�pD��L���D;�P���|�H���B��L���:�����Hc�L���H�
*I�L��B���A�����H�?�1���	D��8�����0���D9�~8Ic�D)�M�|�H�M�d�I��5뻂�1�H�TI����	M9�uۋ5ɻ�H�w��1��	D��L������Hc�L���H�
x�PI�L���L����)���H�5��1��o1�����H�5��1��W1�������r����1��yrH������������5(��H���1�1���	A���h������L��������f.�f���UE1�H��ATL�%��SH�n�L��H��H��dH�%(H�E�1�膷����H�5W��H��t:H�=B��ucH�E�dH+%(uwH�=�ÂH��H���[A\]鞌fD�5f��H�	1�1��R�	H�E�dH+%(u1H�������[A\]Ë53��H�8�1�1���	��L��H�������ff.�f���UA�L�m�H�
WN�H��AWAVAUL�-��ATL��SH��H��dH�%(H�E�1�趩��txH�=�l�L�3H��tPA��L�=�l�L���q)����u-H�E�dH+%(uSI�GH��H��D��[A\A]A^A_]��@I�I��H��u��5Q��L��1�1�H�
�:�	L��H�=`l��+��6��fD��UA�H�
�M�H��l�H��AWAVAUATSH��dH�%(H�E�1�賵1��H�e�H�5���.���=z��u��������	L�=�L�5��1�H��L��L�-��.��L��1���x.��H�=���L��1�L�%a�H�
�H�5�H��諘L��1��<.��H�޿1�L��L���#.��L���1�H���
.��L���1��-��H�=/��L��1�H�
��H�5:�?�L��1���-��H�޿1�H�/��-��L���1�H�3�-��L���1��-��H�=ƈ�L��1�H�
C�H�5��֗L��1��g-��H�޿1�H���Q-��L���1�H���;-��1�L����,-��H�=]��L��1�H�
�H�5��m�L��1��,��H�޿1�H����,��L���1�H�_���,��L���1���,��H�=�L��1�H�
jH�5F��L��1��,��H�޿1�H�V�,��L���1�H�,,�i,��L���1��Z,��H�=���L��1�H�
�H�5�蛖L��1��,,��H�޿1�H��,��L���1�H��,��L���1���+��H�="��1�L��H�
��H�5-�2�L��1���+��H�޿1�L�
�L���+��L���1�H���+��L���1��+��H�=���L��1�H�
3�H�5��ƕL��1��W+��H�޿1�L�
LL���>+��L���1�H�_�(+��L���1��+��H�=J��L��1�H�
�H�5���Z�L��1���*��H�޿1�H���*��L���1�H��*��L���1��*��H�=ᅂL��1�H�
^�H�5���1�L���*��H�޿1�H���l*��L���1�H���V*��L���1��G*��H�=x��L��1�H�
��H�5�舔L��1��*��H�޿1�H���*��L���1�H�~��)��L���1���)��H�=��L��1�H�
��H�5��L��1��)��H�޿1�H�5�)��L���1�H�6�)��L���1��u)��H�=���L��1�H�
#�H�5�
趓L��1��G)��1�H�޿H���1)��L���1�H���)��L���1��)��H�==��L��1�H�
��H�5H
�M�L��1���(��H�޿1�L�)
L����(��L���1�H���(��L���1��(��H�=у�L��1�H�
N�H�5���L��1��r(��H�޿1�H�G�\(��L���1�H�C�F(��L���1��7(��H�=h��L��1�H�
��H�5s�x�L��1��	(��H�޿1�H��
��'��1�L���H��
��'��L���1���'��H�=���L��1�H�
|�H�5
��L��1��'��H�޿1�H��
�'��L���1�H� �t'��L���1��e'��H�=���L��1�H�
�H�5�覑L��1��7'��H�޿1�H�U
�!'��L���1�H����'��L���1��&��H�=-��L��1�H�
��H�58�=�L��1���&��H�޿1�H�
�&��L���1�H���&��1�L����&��H�=ā�L��1�H�
A�H�5�
�ԐL��1��e&��H�޿1�H���O&��L���1�H���9&��L���1��*&��H�=[��L��1�H�
�
H�5���k�L��1��%��H�޿1�H�^��%��L���1�H�T��%��L���1��%��H�=�L��1�H�
h
H�5D���L��1��%��H�޿1�H��}%��L���1�H��g%��L���1��X%��H�=���1�L��H�
�	H�5�虏L��1��*%��H�޿1�H���%��H�E�dH+%(uH��1�[A\A]A^A_]����f.�D��UH��H�����������dH�%(H�E����������H)�H�U�dH+%(u�����fD��UH��H�������dH�%(H�E�1������H)�H�U�dH+%(u���`����UH��H�������dH�%(H�E�1������H)�H�U�dH+%(u��� ����UH��H�������dH�%(H�E�1������H)�H�U�dH+%(u��������UH��H�������dH�%(H�E�1������H)�H�U�dH+%(u�������UH��H�������dH�%(H�E�1������H)�H�U�dH+%(u���`����UH��H��������dH�%(H�E�1�������H)�H�U�dH+%(u��� ����UH��H��������dH�%(H�E�1�������H)�H�U�dH+%(u����
����UH��H��������dH�%(H�E�1�������H)�H�U�dH+%(u���
����UH��H��������dH�%(H�E�1�������H)�H�U�dH+%(u���`
����UH��H��������dH�%(H�E�1�������H)�H�U�dH+%(u��� 
����UH��H��������dH�%(H�E�1�������H)�H�U�dH+%(u��������UH��H��������dH�%(H�E�1�������H)�H�U�dH+%(u�������UH��H��������dH�%(H�E�1�������H)�H�U�dH+%(u���`����UH��H�������dH�%(H�E�1������H)�H�U�dH+%(u��� ����UH��H��H��dH�%(H�E���������������������������������H)��������������H��������������H)�����������������������������������������H������������H)�H�U�dH+%(u���K��ff.���UH��H��H��dH�%(H�E�������������������������������H)�����������������������������������������H������������H)�H�U�dH+%(u���
��D��Uf�H��H��dH�%(H�E�H��������t$�����f�f���H*��H*��Y��!�^�H��������t(�����f��f���H*��H*��Y
��!�^��\��H,�H�U�dH+%(u����	��f.���Uf�H��H��dH�%(H�E�H��������t$�����f�f���H*��H*��Y:�!�^�H��������t(�����f��f���H*��H*��Y
�!�^��\��H,�H�U�dH+%(u���:	��f.���Uf�H��H��dH�%(H�E�H�������t$�����f�f���H*��H*��Y��!�^�H�������t(�����f��f���H*��H*��Y
U�!�^��\��H,�H�U�dH+%(u�����f.���Uf�H��H��dH�%(H�E�H�������t$�����f�f���H*��H*��Y��!�^�H�������t(�����f��f���H*��H*��Y
��!�^��\��H,�H�U�dH+%(u������f.���Uf�H��H��dH�%(H�E�H��������t$������f�f���H*��H*��Y*�!�^�H��������t(������f��f���H*��H*��Y
��!�^��\��H,�H�U�dH+%(u���*��f.���Uf�H��H��dH�%(H�E�H��������t$������f�f���H*��H*��Yz�!�^�H��������t(������f��f���H*��H*��Y
E�!�^��\��H,�H�U�dH+%(u���z��f.���Uf�H��H��dH�%(H�E�H��������t$������f�f���H*��H*��Y��!�^�H��������t(������f��f���H*��H*��Y
��!�^��\��H,�H�U�dH+%(u������f.���UH��H������dH�%(H�E�1�����H)�H�U�dH+%(u�������UH��H������dH�%(H�E�1�����H)�H�U�dH+%(u���@����UH��H��H���dH�%(H�E�H����@+BH�U�dH+%(u�H�����ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����ff.�f���UH��H��dH�%(H�E�H���H9����H�U�dH+%(u���p����UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uH���H�@0H�@���&��fD��UH��H��H��H��H��H���dH�%(H�U�1�H�P0H�BH��tH�U�dH+%(u��fDH�B������D��UH��H��dH�%(H�E�1�H�E�dH+%(u��`�����ff.�U�HH��AWAVAUATL������S��L��H��xH��h���H�5B�dH�%(H�E�H��ƅu���Džx���Dž|���ƅv���ƅw���fHn�1��H�fo�H�eH������H��w���fHn�H�^�fHn�H��fl�H������fl�H�uH����H��u���fHn�H�U������fHn�H�����fl�H�kH�5w�H��@���H��v���fHn�H������fHn�H��`���fl�H�lH�5�H������H�sL�fHn��H���H��fHn�H������fl�H�=�H��X��������������s���H��h���L���A��A�H�
?5��z�A���RH����PA�\Hc�H���G��I��H����H�߾�.��H��H����Hc�x���H�
����w����PI�ĉ�x�����1��sW�8�z��x���HcЃ�H�
��L�牅x���H�5�xfHn�H��I�D�fHn�H��|���H��x���fl�A�H���bA�Ņ�����u���tHc�x����P��x���H���I�Ā�v���tHc�x����P��x���H���I��E��~+Hc�x���H��h���D��H��I��I�<����E�D��x����5M��������x���L���#���A��Džx�����|�����~*@Mc�J�<������x���D�xD��x���D;�|���|�H������L������H�E�dH+%(�*H��xD��[A\A]A^A_]�f.�Hc�x���H�
��I�ԍB�r���fD���UH�x���Hc�x����P��x���H�D�I�������H�k��1��=�	I�$M�t$L�-��H��t*��5��L��1�I����	I�N�H��uދ5���H����1����	���1��U���U�����5�H�?�1�1���	A���������L���x�����fD��UH��H��H��H��H��H���H�5�dH�%(H�U�1�HcQ�L��1�H�"�� H�E�dH+%(u�1���=���ff.�f���UH�5�K�H��H��dH�%(H�E�H���H�H0H9�t@H�5L�H9�t4H��t'�q8H��裉
��H�U�dH+%(u5����@(���q8H���t�
�=�O���uȺ9�O��������UH��AUATI��SH��H��Hc��L���dH�%(H�E�1�H��t7H�E�dH+%(��I�E0H�SL��H�3H�@ H��[A\A]]��fDI�E0H����p8�̈
H��J�I9�tH�K���I9�u�I�E0I��$��p8蜈
�=�N����u����9�HO��e���������UH��H�������dH�%(H�E�1���u
�������t1H��x���H�=�N��O��H�E�dH+%(u�1��@H�����t����?���ff.�@��UH��H��dH�%(H�E�H�G���t$����@H�E�dH+%(u�1��H�E�dH+%(u	�H���0�	����ff.���UH��ATL��p���SH��H��H��p���dH�%(H�E�1�H��t
�ו
L���rVH�������fVH������ZVH�{��QVH������EVH�E�dH+%(uH��L��[A\]�����.���ff.���UH�ǸH��ATSH��dH�%(H�E�1���UH���EHc5�L��H��H��?H��H���}
��H���H����Lc%�L��I�t$?H��H���O
��H���H����L��H���SUH���H����fok�!f��Hǃ�H���Hǃ�HǃHǃ0HǃX������������ �8�H�`H�U�dH+%(u0H��[A\]�H����TH����TH���x���1�����ff.�@UH��AUI��ATL�%�-�SH�v_�H��dH�%(H�E�1���I�$I��H����H�{ L�������u߿��TH����H�HXH�{0H���fHn�H�HhfHn�fl�fl�HX@h��H�@ H�y�H�
R���H�P0H�P@H���H�H(H�5�FH�
����fHn�fHn�H�P8H�
��fl�H���@fHn�fHn�fl�@HH�U�dH+%(u0H��[A\A]]ÐH�S8H�KHH�P0H�H H�K@H�P@���1���G������UH��H��dH�%(H�E�1�H�E�dH+%(u�H��H��������D��UH��AUATI��S1�H��dH�%(H�E�H���H��t!L�hX�HZ�=!��H�H�HE�H�X�L!�I��$�1�H��t!L�bX�Z�=�H�H�HE�H��L!�H)�H�U�dH+%(uH��[A\A]]��^���ff.���U1�H��AUI��ATSH��H��dH�%(H�E�H���H���H��t!L�`X�Y�=g��Hc�H�	HE�H��L!�1�H�	�L��H���H�E�dH+%(u
H��1�[A\A]]�������UH��H��dH�%(H�E�1�H�E�dH+%(u�H��H��������DUH��AWAVAUATSH��H��(H�U�dH�%(H�E�1�H����H���H�H�}�H�E��)H�}��0�H�}�H�E���H�}�L�m�L�%z�L��L�����I��H��u$�iDH���KL��L��1��c���I��H��tGL���C���H��H��u��f=
L��H���7
����t���u��5���L��1�1�H�����	H�}�H����L�m�L�%�L��L����I��H��u)�w�H��E1��EKL��L��1�����I��H��tSL�����H��H����H�%B�H9��u��C0�H������H�E�H�E�E1�H���LH�}���H�}���H�E�dH+%(��H��(D��[A\A]A^A_]�fD�C<
1�1�L��H���t%
A�ǃ��tl����.����5q��L��1�1�H����Z�	�x���DH���W���H���O�H�E�H�E�����5,��L��1�1�H�V���	����5��L��1�1�H�8���	������ff.�f�UH��AWAVI��AUATA��SH��(dH�%(H�E�1����A�|$Hc�I���NI��H����D��D�����D�D���)Ã����S�L���-H�U��d�H�U�Hc�L�� L�D�L���y���HcÍ{A� A9�~ A�T$�Hc��-A��L�A)�I�T$��H�E�dH+%(u)H��(L��[A\A]A^A_]��L��������ff.����UH��ATSH��H�5s�H��L�gH��dH�%(H�E�1��|����u�1��<���@H������uA�$H�E�dH+%(uH��1�[A\]Ã������`�UH��ATI��SH��H��H�vhdH�%(H�E�1�H��u'Ƈ�H�E�dH+%(��H��[A\]�@H�=�C�������xNH���H��H��H��H	�I�D$hH9�pt�H��xfHn�H�QfHn�fl��p�D�bh����r���H�
�a���H�=������3h��F����q���UH�
$?�H��AUATI��SH��H��(L���dH�%(H�E�1�H���H�P0H9���H�
A?�H9���H��t{�r8L����|
D��I��$�����5C�L�e��܊H����
L��1��H�sH�;1�H�p�M��D���iH�U�dH+%(uHH��([A\A]]��D�h(�f��r8L���D|
�=�B�D���p����A9�DO��_����]�ff.�f���UH��AWI�ϹAVM��AUL��@���ATL��L�����SH��H��H������dH�%(H�E�1��H�L����\H��L��L���J����,�=�A�uY��	L��M��1�D�
�9�H��H��蚣	A�Dž�tCL����\H�E�dH+%(�H�e�D��[A\A]A^A_]�fDH�����ƀ��L��H���a
I��H����H����cL��L��H�������?H��M��E1�j1�L��H�5wU�SH�=�>�j�(
H�� I��H���uH��x���L��L��p����L��H�=P@��s�KX�����H�ȺH��H��%���I�����H	L��H���N���1�A��H�=]>�@����
H��L���	A�Dž�����HcCXM��p���H��H������HD�H�i@��H�A����M���@H��L������E1�1�jL��H�5tT�L��Sj�)~
H�� I��H���oH��p���I��x���L��H�������|I���L���mHc��L��H��I�����SD�M�H�s8E��u>D�E�E���9�}������M����;��`�����tI�~��#�fDI��@����l#�KX����pH�ȺH��H��%���I�����H	H������H������1�A��L��@��荡
H��L��股	A���W���f.��(H�����GI��p���I��H��tFL��hH��L���~�
L��覲
H����1�L��ALJ��*������b���L���j�L������H�������aL���aA�����@I������d"���I��h����L"�����D��b�E���w���H�
�\���H�=���#����b��K���@I�~��!���f���b��������H�
;\���H�=J������wb��t���H�������5����H�U
A������1��~�	������@��UH��H��H��H��H���dH�%(H�U�1ҋ�=�����w�����������f�H������-����������t f��f���*��*��^��Y
��!�\��H,�H�U�dH+%(�2����u+��f�H���������������@1��@���f�H�����uk���������a���f����f�H�����u���������9���f.�f�f���*�����*��^��Y�!��fDf�f���*�����*��^��Y��!�p���f�f���*�����*��^��Yx�!���f�f���*�����*��^��YP�!����ff.���UH��ATSH��H��0dH�%(H�E�1��=�;�tH����8H���H���9v
H�{�tb��������u8��;����!��������u�����������uƃH�E�dH+%(��H��01�[A\]�f�D�%�:�H�����L����I9�L�e�uqH�ݰ�L��1��[
H�d8�H�
=N�H9�p���H�M�HD�9B(}�B(L���{�H�C��0���f����`�������������L����H������5K:��L��趃�@��������������[
H������������������������UH��AWAVAUATSH��(dH�%(H�E�1���9����:I��E1�A�I���Hc�9�H��H��H��H��?H��H��H��H��H��H���H)�H9�tH��H��$�H9�u�%�H)�H��tH�L���I��1�D�E�H��?L��M�H��H����H�9��M�L��I��$����J�����9�L��H��H�U���H�U�D�E�H9�tE������8�D����������uI�wI�?H�e��TH�II)GE1�H��I��D95�8�����H�E�dH+%(��H�e�1�[A\A]A^A_]Ã=q8���H���fDI�wI�?H���1���D��H�II)G�98����T����58�L��D�u�M��I����I�wI�?H����M�A��1�M�$����I�?I�wH��u8�H�H)�I�?I�w���������1��u2A��$���A�UP���,H�
=�H�:�1��+I�?I�wH�H�H)�A��$����I�?I�w���5A�Uf�f���H*ȸ�H*��Yڼ!H����^����]I�wI�?H���1��I�I�OL��H��57�H�H)�I�I�O�g�I�?I�wH�"bH�H�H)�1�I�?I�w�sH�II)G����DI�wI�?H�
�1�H�6�D�E��@D�E�H�II)G�*���DA��$���A�UL������f�f���H*��Y��!H����H*ȸ�^���I�?I�wH�����H�
��H���1���C���fD�������A��$���A�U`���S����z���fDA��$���A�UT���4����[�����f.���UH�
d1�H��SH��H��L���dH�%(H�E�1�H���H�P0H9�t[H�
�1�H9�tOH��tB�r8L���o
��H�E�dH+%(uPH�sH�;L�p�1�H�]�H�ն����H(���r8L����n
�=%5���u��9�O�����ff.�@��UH�
�0�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�0�H9�tZH��tM�r8L���An
��H�E�dH+%(u[I�t$I�<$H�/�1�D����H��[A\]�f��H(��r8L����m
�=E4���u��9�O����ff.�@��UH�
�/�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�/�H9�tZH��tM�r8L���am
��H�E�dH+%(u[I�t$I�<$H�O�1�D����H��[A\]�f��H(��r8L���m
�=e3���u��9�O���/�ff.�@��UH�
�.�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�.�H9�tZH��tM�r8L���l
��H�E�dH+%(u[I�t$I�<$H�o�1�D������H��[A\]�9f��H(��r8L���,l
�=�2���u��9�O���O�ff.�@��UH�
�-�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
.�H9�tZH��tM�r8L���k
��H�E�dH+%(u[I�t$I�<$H���1�D������H��[A\]�Yf��H(��r8L���Lk
�=�1���u��9�O���o��ff.�@��UH�
-�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
7-�H9�tZH��tM�r8L���j
��H�E�dH+%(u[I�t$I�<$H���1�D������H��[A\]�yf��H(��r8L���lj
�=�0���u��9�O�����ff.�@��UH�
4,�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
W,�H9�tZH��tM�r8L����i
��H�E�dH+%(u[I�t$I�<$H���1�D������H��[A\]�f��H(��r8L���i
�=�/���u��9�O�����ff.�@��UH�
T+�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
w+�H9�tZH��tM�r8L���i
��H�E�dH+%(u[I�t$I�<$H���1�D������H��[A\]�f��H(��r8L���h
�=/���u��9�O������ff.�@��UH�
t*�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�*�H9�tZH��tM�r8L���!h
��H�E�dH+%(u[I�t$I�<$H��1�D�����H��[A\]��f��H(��r8L����g
�=%.���u��9�O������ff.�@��UH�
�)�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�t^H�
�)�H9�tRH��tE�r8L���Ag
��H�E�dH+%(uSI�t$I�<$H�Kl1�L�C�H��[A\]�@�H(���r8L����f
�=M-���u��9�O��������UH�
�(�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�(�H9�tZH��tM�r8L���qf
��H�E�dH+%(u[I�t$I�<$H�_�1�D�����H��[A\]�)�f��H(��r8L���f
�=u,���u��9�O���?��ff.�@��UH�
�'�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
(�H9�tZH��tM�r8L���e
��H�E�dH+%(u[I�t$I�<$H��1�D�����H��[A\]�I�f��H(��r8L���<e
�=�+���u��9�O���_��ff.�@��UH�
'�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
''�H9�tZH��tM�r8L���d
��H�E�dH+%(u[I�t$I�<$H���1�D�����H��[A\]�i�f��H(��r8L���\d
�=�*���u��9�O�����ff.�@��UH�
$&�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
G&�H9�tZH��tM�r8L����c
��H�E�dH+%(u[I�t$I�<$H���1�D�����H��[A\]�f��H(��r8L���|c
�=�)���u��9�O�����ff.�@��UH�
D%�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
g%�H9�tZH��tM�r8L����b
��H�E�dH+%(u[I�t$I�<$H���1�D�����H��[A\]�f��H(��r8L���b
�=�(���u��9�O�����ff.�@��UH�
d$�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�$�H9�tZH��tM�r8L���b
��H�E�dH+%(u[I�t$I�<$H���1�D������H��[A\]��f��H(��r8L���a
�=(���u��9�O������ff.�@��UH�
�#�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�#�H9�tZH��tM�r8L���1a
��H�E�dH+%(u[I�t$I�<$H��1�D������H��[A\]��f��H(��r8L����`
�=5'���u��9�O�����ff.�@��UH�
�"�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�"�H9�tZH��tM�r8L���Q`
��H�E�dH+%(u[I�t$I�<$H�?�1�D������H��[A\]�	�f��H(��r8L���_
�=U&���u��9�O�����ff.�@��UH�
�!�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
�!�H9�tZH��tM�r8L���q_
��H�E�dH+%(u[I�t$H���H��dI�<$D�@H��1�[A\]�%�D�H(��r8L���_
�=u%���u��9�O���?��ff.�@��UH�
� �H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9�tfH�
!�H9�tZH��tM�r8L���^
��H�E�dH+%(u[D�����I�t$1�H�z�I�<$D����H��[A\]�B�f��H(��r8L���<^
�=�$���u��9�O���_��ff.�@��UH�
 �H��AUATI��SH��H��(L���dH�%(H�E�1�H���H�P0H9���H�
! �H9�t|H��tg�r8L���]
D��A��$���L�e�H���1��
L���u�H�sH�;1�H�a�M��D���Z�H�U�dH+%(uIH��([A\A]]�D�h(�f.��r8L���4]
�=�#�D���|����A9�DO��k����M��ff.�f���UH��AUI��H��@���ATI��SH��H��8dH�%(H�E�1���I���H��I��$�H9���H���H9���H�P0H��ts�r8�E��\
�E�D��L�mξ
�H�{�L���O�H�sH�;1�H�;�M��D���4�H�U�dH+%(u^H��8[A\A]]�f.�D�`(�f.�H�@0�E��p8�[
�=W"��E�D���l����A9�DO��[������f���UH��AUI��H�z�ATI��SH��H��8dH�%(H�E�1��I���H���I��$�H9���H�x�H9��H�P0H��tn�r8�E��X[
�E�D��L�mξ
�H�N�L���"�H�sH�;1�H��M��D����H�U�dH+%(uQH��8[A\A]]�DD�`(�f�H�@0�E��p8��Z
�=7!��E�D���y����A9�DO��h�������f���UH��AUI��H�����ATI��SH��H��8dH�%(H�E�1��{I���H���I��$�H9���H�U�H9���H�P0H��ts�r8�E��5Z
�E�D��L�mξ
�H�+�L����H�sH�;1�H��M��D�����H�U�dH+%(u^H��8[A\A]]�f.�D�`(�f.�H�@0�E��p8�Y
�= ��E�D���l����A9�DO��[�������f���UH��AUI��H�z�ATI��SH��H��8dH�%(H�E�1��NI���H���I��$�H9���H�(�H9��H�P0H��tn�r8�E��Y
�E�D��L�mξ
�H���L�����H�sH�;1�H���M��D����H�U�dH+%(uQH��8[A\A]]�DD�`(�f�H�@0�E��p8�X
�=���E�D���y����A9�DO��h������f���UH��AUI��H��h���ATI��SH��H��8dH�%(H�E�1��+I���H�}�I��$�H9���H��H9���H�P0H��ts�r8�E���W
�E�D��L�mξ
�H���L����H�sH�;1�H���M��D����H�U�dH+%(u^H��8[A\A]]�f.�D�`(�f.�H�@0�E��p8�^W
�=���E�D���l����A9�DO��[����r��f���UH�
$�H��AUATI��SH��H��(L���dH�%(H�E�1�H���H�P0H9���H�
A�H9���H��ts�r8L����V
D��I��$�1�H��tH�HL�e�H���1�L����H�sH�;1�H�r�M��D���k�H�U�dH+%(uJH��([A\A]]ÐD�h(�f.��r8L���DV
�=��D���p����A9�DO��_����]��ff.�f���UH�
�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9���H�
#�H9���H��tM�r8L���U
��L�C�M��tAH�E�dH+%(��I�t$I�<$H��1�[H�_�A\]�[�L�C��H(M��u��V@���tRH�E�dH+%(uyH��1�[A\]���r8L���$U
�=}����n����9�O��_���DH�=�9�A�!1�H�
�H�����?�����x������D��UH��H�
��H��AUATI��SH��H��(H���H���dH�%(H�U�1�H�P0H9���H�
��H9���H�����r8�ST
H���D�苇������f��tf�f���H*��Y�!�H*��^�H�]ξ
�H�D�H�����I�t$I�<$1�H�ӛI��D�����H�U�dH+%(uKH��([A\A]]�f�D�h(�o�����r8�S
�=�D��u�A9�DO�H����:������ff.�f���UH��H�
a�H��AUATI��SH��H��(H���H���dH�%(H�U�1�H�P0H9���H�
~�H9���H�����r8�S
H���D�苇�����f��tf�f���H*��Y��!�H*��^�H�]ξ
�H���H����I�t$I�<$1�H���I��D���|�H�U�dH+%(uKH��([A\A]]�f�D�h(�o�����r8�WR
�=��D��u�A9�DO�H����:����m��ff.�f���UH��H�
�H��AUATI��SH��H��(H���H���dH�%(H�U�1�H�P0H9���H�
.�H9���H�����r8�Q
H���D�苇������f��tf�f���H*��Yg�!�H*��^�H�]ξ
�H���H���I�I�t$I�<$1�H�3�I��D���,�H�U�dH+%(uKH��([A\A]]�f�D�h(�o�����r8�Q
�=`�D��u�A9�DO�H����:������ff.�f���UH��H�
��H��AUATI��SH��H��(H���H���dH�%(H�U�1�H�P0H9���H�
��H9���H�����r8�cP
H���D�苇�������f��tf�f���H*��Y�!�H*��^�H�]ξ
�H�T�H����I�t$I�<$1�H��I��D�����H�U�dH+%(uKH��([A\A]]�f�D�h(�o�����r8�O
�=�D��u�A9�DO�H����:�������ff.�f���UH��H�
q�H��AUATI��SH��H��(H���H���dH�%(H�U�1�H�P0H9���H�
��H9���H�����r8�O
H���D�苇�������f��tf�f���H*��Yǚ!�H*��^�H�]ξ
�H��H����I�t$I�<$1�H���I��D����H�U�dH+%(uKH��([A\A]]�f�D�h(�o�����r8�gN
�=��D��u�A9�DO�H����:����}��ff.�f���UH��H�
!�H��AUATI��SH��H��(H���H���dH�%(H�U�1�H�P0H9���H�
>�H9���H�����r8��M
H���D�苇�����f��tf�f���H*��Yw�!�H*��^�H�]ξ
�H���H���Y�I�t$I�<$1�H�C�I��D���<�H�U�dH+%(uKH��([A\A]]�f�D�h(�o�����r8�M
�=p�D��u�A9�DO�H����:����-���ff.�f���UH��H�
��H��AUATI��SH��H��(H���H���dH�%(H�U�1�H�P0H9���H�
��H9���H�����r8�sL
H���D�苇�������f��tf�f���H*��Y'�!�H*��^�H�]ξ
�H�d�H���	�I�t$I�<$1�H��I��D�����H�U�dH+%(uKH��([A\A]]�f�D�h(�o�����r8��K
�= �D��u�A9�DO�H����:����ݿ��ff.�f���UH��H�
�
�H��ATI��SH��H��H���H���dH�%(H�U�1�H�P0H9���H�
@
�H9���H�����r8�%K
H����Ћ��������f��tf�f���H*��Yږ!�H*��^�������u<H�E�dH+%(��H��L��[H�5C�A\]�M�D�P(�H�E�dH+%(uLH��L��[H�5�A\]��D�r8�gJ
�=����u
�9�O�H����*���耾����UH��H�
��H��ATI��SH��H��H���H���dH�%(H�U�1�H�P0H9���H�
��H9���H�����r8��I
H����Ћ������f��tf�f���H*��Y��!�H*��^���	�����u<H�E�dH+%(��H��L��[H�5�A\]��D�P(�H�E�dH+%(uLH��L��[H�5��A\]镤D�r8�I
�=p���u
�9�O�H����*����0�����UH�
�
�H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9���H�
�H9���H�����r8L���H
��H�E�dH+%(������������������������������������������I�t$I�<$H��L�1�[H�JMA\]��fD�H(��r8L���G
�=U����j����9�O��[����������UH��H�
!
�H��ATI��SH��H��H���H���dH�%(H�U�1�H�P0H9���H�
�	�H9���H�����r8�eG
H����Ћ�������f��tf�f���H*��Y�!�H*��^��S�����u<H�E�dH+%(��H��L��[H�5��A\]��D�P(�H�E�dH+%(uLH��L��[H�5K�A\]�%�D�r8�F
�=
���u
�9�O�H����*��������UH��H�
��H��ATI��SH��H��H���H���dH�%(H�U�1�H�P0H9���H�
0�H9���H�����r8�F
H����Ћ��������f��tf�f���H*��Yʑ!�H*��^�������u<H�E�dH+%(��H��L��[H�53�A\]�=�D�P(�H�E�dH+%(uLH��L��[H�5��A\]�ՠD�r8�WE
�=����u
�9�O�H����*����p�����UH��H�
��H��ATI��SH��H��H���H���dH�%(H�U�1�H�P0H9���H�
��H9���H�����r8��D
H����Ћ��������f��tf�f���H*��Yz�!�H*��^��������u<H�E�dH+%(��H��L��[H�5�A\]���D�P(�H�E�dH+%(uLH��L��[H�5��A\]酟D�r8�D
�=`
���u
�9�O�H����*���� �����UH��H�
1�H��ATI��SH��H��H���H���dH�%(H�U�1�H�P0H9���H�
��H9���H�����r8�uC
H����Ћ������f��tf�f���H*��Y*�!�H*��^��c�����u<H�E�dH+%(��H��L��[H�5��A\]��D�P(�H�E�dH+%(uLH��L��[H�5[�A\]�5�D�r8�B
�=	���u
�9�O�H����*�������UH�
��H��AUI��ATSH��H��(L���dH�%(H�E�1�H���H�P0H9���H�
��H9���H�����r8L���#B
D��I���1�H��t!L�hX���=�]�Hc�H�	HE�H��L!�L�m�H�K��1�L�����H�sH�;1�H���M��D����H�U�dH+%(uJH��([A\A]]ÐD�`(�x�����r8L���A
�=��D���T����A9�DO��C���蝵��ff.�f���UH�
D�H��AUI��ATSH��H��(L���dH�%(H�E�1�H���H�P0H9���H�
a�H9���H�����r8L����@
D��I���1�H��t!L�h`��=a\�H�H�HE�H�H�L!�L�m�H���1�L����H�sH�;1�H�r�M��D���k�H�U�dH+%(uJH��([A\A]]ÐD�`(�x�����r8L���D@
�=��D���T����A9�DO��C����]���ff.�f���UH��H�
a�H��ATI��SH��H��H���H���dH�%(H�U�1�H�P0H9���H�
��H9���H�����r8�?
H����Ћ�������f��tf�f���H*��YZ�!�H*��^���������u<H�E�dH+%(��H��L��[H�5äA\]���D�P(�H�E�dH+%(uLH��L��[H�5��A\]�e�D�r8��>
�=@���u
�9�O�H����*���������UH�
��H��ATI��SH��H��L���dH�%(H�E�1�H���H�P0H9���H�
��H9���H�����r8L���U>
��H�E�dH+%(���������������������������������I�t$H�I�<$�������������������������H��L�[H�CA\1�]����H(�v�����r8L���=
�=
����R����9�O��C�������UH��AWM��AVA��H�
��AUATI��H��SH��H��L��HdH�%(H�E�1�I��$�H�P0H9���H�
3��H9���H��tm�r8�=
��I��$�Ic�H��H�p0H��L�8H��tHM����H�E�dH+%(��H�sH�;H��1�[H���A\A]A^A_]���H(Ic�H��H�A�L���ua�@A�M��H��LD���r8�<
�=�����V����9�O��G���A�E L�ϡ��D9��X���L��@��A�H�E�dH+%(uH��1�[A\A]A^A_]��U���D��UH��H�
a��H��AUATI��SH��H��(H���H���dH�%(H�U�1�H�P0H9��=H�
���H9��-H�����r8�;
H���D��z����������+������������f��tf�f���*��*��^��Y*�!H�]ξ
�H�p�H����I�t$I�<$1�H���I��D����H�U�dH+%(��H��([A\A]]�f.�D�h(������D������������V���@��tf��h���f.���������)�����r8�:
�=��D��u�A9�DO�H�������f.��������������z���f.���UH��H�
���H��ATI��SH��H��H���H���dH�%(H�U�1�H�P0H9��OH�
�H9��?H�����r8��9
H����Ћ�����������6������������f��tf�f���*��*��^��YM�!��������uxH�E�dH+%(��H��L��[H�5��A\]���f��P(�������b������������t���D��tC���f����t�f�H�E�dH+%(uzH��L��[H�5K�A\]�%�D�������������r8�8
�=���u
�9�O�H������D������������蒬��f�Uf��A���A�A�tH�_�A�H��AWAVH��0���AUATL������SH�ƟH��dH�%(H�E�H��)����)���)���)����fo
j�!H����)�����fo
d�!fHn�1�HDž ����H�H��������)������H�fHn�H�kH��nH������D��H�R��H�
�fHn�H��ofD��0���fl�fHn�H�iƅJ��������fo�fl�H�����H��S�fHn�����H��fHn�fHn�fl�H�NDž���fD�����fl�H��HDž0�HDž8�ƅ/�����H��p���H��fHn�H��\�(���fHn�H������fl�H���H�dnfHn�H�^n�x���fHn�H���fl�H����H�p�fHn�H��\����fHn�H��P���fl�H�j��H�
I�fHn�H��\�8���fHn�H������fl�H��/�H��fHn�H��\�����fHn�H�����fl�H���H��fHn�H�������fHn�H��p���fl�H�gH�
�H������H����X���fHn�H�fHn�H�P���y��Dž���H����H������H���H�d�����fHn�H���fl�H�����H��0�fHn�����fHn�H�`�fl�fHn�H�cDž0�������fHn�H�J�H�
�H��p���fl�H��8��(���fHn�fHn�H�j[fl�fHn�H�fDž�����x���fHn�H���H��Dž�fl������fHn�DžP���Dž��H�����H�œ�Dž0���fHn�H��kfl�H���H�8��fHn�����fHn�H�/fl�L��H��P���H�JO�fHn��8���fHn�H��ZH�K�fl�H������H����H��H��H���Dž����������YC���&�=������oA�…��}H��O�H��t�8uH��oH��O�H�����͒������1�H����H�
���������ǣ
H���H=���H��0�H���4H�5��H���ŵ�����]H�5�H��讵���¸���H��8�j��L�5iJH�\���/�H�=Y��H��IDΈ���1��m�������H�=6���y���H����H��H���%H����L�%�\H��L���ͦ��I��H����
1�1�E1�E1�ƅ��L�-Po����D���D���@����M@L��L���ʹ����ui����ƅ�ƅ��������H��L��1��K���I��H���?L��L��脴������H�5*�L���m�����u�ƅ��H�5b�L���Q�������H�5+�L���:�����t��5TD�L��1�1�H���=~	H��������A������5&D�H����1�D����~	D���H���D�����
D���H�E�dH+%(�tH�e�D��[A\A]A^A_]�f����@���@ƅ�����@ƅ�����@H�=�H��0�f�����fD���H�������H�5n�����HD�D���@��H�=]�D���
�HD����U��H�j�L�?�H�0�ID�L�%J�L�]�E��uL�1�L��TE��uL����L�
SH�
�RLD�L�
'��=��H�
�IE�H��L�
(lAQL�
�VV�WH�=\��PH�t�P1�RH�P�ATASAR�V���H��P����������H����r���!�����H�
����t*H�
����tH�
����t��H�
���HE�1�H����H�=����۲�����'H�
����5�A�H��1����{	H�
����5�A�1�H�ܡ��{	H�
t���5�A�1�H�ء��{	H�5��H�������0g
H�=���Th
H�ġ1�H�=������ի��A�…�����H���H����=M��QdH��8[Hc��fn҉��H�� fn�H���fb�~
��H���f�����H�<��H���HHc=��H���H���H���~�H��H������H����~1�����������H��9��D�t�H�=u�E���'H���E1�Hc�H����H����H��?H���L��H��H��H��L�d�Ȱ��I��H����H���L��N�<�����teI��D9-����Hc5�����H��L��I��ID����H�5ءH���y���������H�5��D1�L��D���1��#�L����L����A���"f.�����L��މ��A��L���0�9���IcƾD��H��I�D�H��H��I	4׃8�t��=������A����5�>�H���1�1�D�����x	D��������H�x@�GVH�5^�H��舮��������H�5#�H��0�H��H���g�����������DD���5g>�H��1��D����Ix	D����V���DL�����G���H����G����9���
��ufo%�fo-�)%���)-���L���H�=��M�f@L���<A�…�����I��([����T�D���H��H�Ҁ�0���������� �NA����f�5n����XH�=S�D������M	D�����8�=k�tA���)A�L��D���D�-�H���gD������H���H��0\�x ����1�D����������hH����3�
D����A�����S�L�-�ML�%7���t1L�-�LL�%����tL�%���t��L�%��LE�H�=��D�����L��L��H�=o��¦��L��p�1�H�5:�H�ӜL���o1�H�=���=
H�^���L��H�=���_I
L�-��D���M����D���H�������P���7�2�A���������f�f���H*��H*��^��
yt!f/���Aƅ��M��X���M��t|��tx�(�I���I�u�A�������P�
��4)
I�}��x
L�5��L�=��I��$hH����L��L��H��荥��1�L���<
H�l���1�L���RH
L���-I��H����������U����q����������$�/�A�����������Aƅ��L��D����D���H�=]�D����)<D����L����
������
H�5��ƅ��E1�H�}�H��H��I���*���A��=<�����H�=1�D����p��D�������=����9�u������t�A��N�����������
�����t���A��-�����A�������������A������������A�����������������H�
�
���H�=ə�V�������0���D���H���D����
m�=4�D����rfo5a�fo=i������=HA�)5���)=����
Hcu�H����5�L�%z�5{��5��H�=V�H����H�fo(fop)-L�)5U�D���艥��D���H���S�5��5e��L��H�S��5������U���D���H���H��������3L�%A	�L�5�LD����v�2L���L��D�-��D-��D-��D-�����L��2�H�=�L�̯��L��2L���路���
	�L��1�H��L�苗���
��L��1�H��L��o����
��L��1�H��L��S����
��L��1�H��L��7����
��L��1�H�
M������
��L��1�H�!M�����
��L��1�H�5M�����
��L��1�H�IM��ǖ���
i�L��1�H�]M�論���
Q�L��1�H�qM�菖���
=�L��1�
.�H�M��m����
�L��1�H��M��Q����
�1�L��H��M��5����
��L��1�H��M������
��L��1�H��M�����
��L��1�H��M�����
g�L��1�H��M����
O�L��1�H�N�評��D��L��H�N1�萕���
b�L��1�H�6N��t����
J�L��1�H�JN��X����
�L��1�H�^N��<����
��L��1�H�rN�� ���f��f�L�����A*ݾH�vN�H*������^��Y�m!�۔�����f�L��H�oN��H*��^���YPm!裔���i�f�L��H�gN��H*��^���Ym!�k�����f�L��H�_N��H*��^���Y�l!�3����
��L��1�H�YN������
��L��1�H�mN�����
m�L��1�H��N��ߓ���
U�1�L��H��N�����
=�L��1�H��N�觓���
%�L��1�L��N�L��舓���
b�L��1�H��N��l����
J�L��1�H��N��P���L��
���L��2L���D�-��D-���0���L��2�H�=�N����L��2L��������
��L��1�H��N��֒���
�L��1�H��N�躒���
�L��1�H��N�螒���
��L��1�H�O�肒���
��L��1�H� O��f����
��L��1�
��H�.O��D����
��L��1�
��H�<O��"����
D�L��1�H�PO������
��L��1�
��H�^O�����
�L��1�H�rO��ȑ���
��L��1�H��O�謑���
��L��1�L��L�L��荑���
��L��1�H�{O�D��n���L��
����L��2L��H���L��([�N���L��2�H�=ZO�5���L��2L���� ���M�/D���M9���L��D������H�
���L��I��H���1��ΐ��M�mD���M9�tCH��L��I��H����H�
��L��I��H�d�1�荐��H�I9�u�D���L��Hc�H�
��L��D���H��H��N1��L���1��L��H�
��H��N�/����=G�D��������L��
D���L�-�X蠠��L��2L������L��2�H�=�N���L��2L����ͧ��L��L���踧��L���1�1�A�f�H�=G��+L��
����L��2L����p���L��2�H�=LN�W���L��2L����B���L��L��L�-�A�&����=��H�`AH��LE���U
1�H��L���o���D������L�-�߁L����M���M�D����L���"�Z�L��I�H�=�M襦��H��@�I�}�H���2 L���L��H��D1��i���L��I�H�=�M�`���E1�M��f�1�1�1�L���H*L���� I��H�����A���u�f��=��M��X���L��HDž`�L��@�HDžH��)�P������
�q�������A����D�=��I����L���{kI9�L�����jI�����5���L���*H�:ށH���I9�X���H�
�HD�9B(}�B(L���Q���I�E����b���uD�-"؀E��u�������@E1������fo5��fo=��)5��)=������=���gfo%��fo-��)%i�)-r����H��~ƅ��H�ˊI��H��H��I����Hc8�H�i��5K�H�=,�5��5��L�%�H����HЀ=�4�fo fohH�L2HD�)%��)-���H�MU�L��1��ˮ����5,�H���1�1�D�����e	D����q�H�=�܁D����D���H��I���K�H� ���1�AƄ$�I��$�蘗��1�1�1�荒��I��$�D���H�x0H��tE�Հ��H���2H��H��u�E��I��$�L�5X�E��1ɺH�5@�L������d����q����?u�L��L���]@�Ƌ5	+�H��?�1���d	D����z�5�*�H��n1�1���d	E���\�HcyށH����5��L�%��5�5�H�=�0H����H�fo8foX)=P�)Y���A���x�fo51�fo=9�)5�)=��[�M��$�M����I��p�����R݁H�����H��H������H���H����H�����L���E1�H���ƃ��ו��1�1�1��̐��H���H�x0H��t���I���|H��H��u�L���L�=�1ɺH�5��H���p���q��n��?����nuы�܁�PHc‰�Hi�VUUU��H�� )ȍ@��)ȉd܁��tb������u�fo-2�fo5:�)-��)5���q�����s�h����5'܁�\���H���ʆ�����L��H���*>�?����=�܁��fo-��fo5��)-a�)5j�����fo=M�fo%U�)=>�)%G�����5�(�H��1�1�H��<�ib	A���_��k���L��H���P�=	����H�
�����H�=�D����?���D��������H�=Z�1��[]A�����fo=��fo%��)=�߀)%�߀�7���ff.�f���UA�H��AWAVL�5���AUL�->�L��ATL��SH��H��(dH�%(H�E�1��J$����L�;A��L���T���H�����L��H�=�yH9�HF�H�U�蛆��H�U���tCL��H�=q�脆����u`H�E�dH+%(u\H��(H��D��[A\A]A^A_]�x���H�E�dH+%(u,H��(H��D��[A\A]A^A_]�X����L��L��������UH��H��dH�%(H�E�1��c��H�E�dH+%(u��腇��D��UH��ATI��SH��H�5�H��dH�%(H�E�1�� �����uI�|$ t$1�H�U�dH+%(u,H��[A\]�f.�H������I�D$(H��uʸ�������f�UH��AWAVAUATSH��H�$H��H�$H��HL��H�dH�%(H�E�H�L�����I��I��L���A��H�4XH�����1��9�1��L���z���������E���I�ML�����1�L��L��xH��W��L��1�1��.���A�Ņ��qL�����L���Lc�L����L9���H��������D������U�������������L������D��L�����H���c���L��H�5W��q���A��D��覃����蟃��H�E�dH+%(��H��H D��[A\A]A^A_]��L���8���L���Lc�L����L9�uA������A������}����5$�M��1��H�D1�A������]	A���t�D�������c���f��5�#�H��C1�1���]	A������1�����5�#�H�O�1��]	�؉�軂��A���������蛄��ff.�UH��AUATSH��H�$H��HH�
��H�4��dH�%(H�E�1�L����L���1���L��B�2�������1Ҿ�lj��Z�����xt葜��L�����H�����L��1�袥L���ʆ��L���H��I��誘��I9������L����w����������H�U�dH+%(uRH��H[A\A]]�H����L���[H�=��1�L������H��B��l������u����������Y���f�UH��H��H�=��dH�%(H�E�1�H��t�(|��H���H����H�=q�H��t,1��Ŋ��H����H�]�1�H�U�dH+%(uz��f����t��H����}����tA�,��uH��H����f��[H��t��QH���{��H������;H���s{��H�����e������h���ff.�UH��AUATSH��H�$H��1Ҿ�dH�%(H�E�1�脆���������H�
��L����H�	��þL��1�蕣L��轄��H��H��k��L��b�1�H��h�HDžb�L���kL��HDž��H)�L��`���l���H��L��f��`���nL���踃������x���H�E�dH+%(u7H�Ĉ��[A\A]]Ë5. �1�L��1�H��@�Z	���0������������@U��H��AWAVH��@���AUATSH���=��dH�%(H�E�1�����H=��H�S�H�L�L��<���L�5^@L�-7@L�x�H9�uS�f�A�P����<��A��H�q@1�1��XY	A�G8A�G ����I�G(L�x�H9�t[A� ���t�L���u�����~ً�<���I�O�5�A��A��u���L��1�A��1��X	�@L��1�1���X	�f�1�H�U�dH+%(uOH�Ĩ[A\A]A^A_]�D��H��?1�A��1��X	�E����5��H�΄1�1��X	���������ff.�U1�H�5�5H��AVE1�AUL�m�ATI��SH��dH�%(H�E�1��J������1��E�A���E�蟊��H�X
�'f��K���1�胊��H9�|3A�|$ ������L���`����~�����1��P���H9�}�A��tEA��t_H�E�dH+%(��I�L$�5��1�1�H��H��>[A\A]A^]�W	DA�|$ ���9����蹎���*���@A�|$ �������	虎���
���@H�E�dH+%(u
H��[A\A]A^]��/~��ff.�@UH��SH��H�=��dH�%(H�E�1�H����H��P����9�����u5��h��������@��H�U�dH+%(��H�]���@����8H��ta��
u,H�
��5��1�1�H��=�oV	�����+���H�
���5R�1�I��H��=1��;V	����u���f�H�
���5'�1�1�H��=�V	�H�
���5�1�1�H��=��U	����-����5��H�C���U	����|���UH��AVAUI��ATSH�� H�=/�dH�%(H�E�1�H�E�H�E��H����H��H���H�5	���H����H��A���E���Ù���H���A�ƅ����������A�ą�������HL������H��H�v���H�5"�D����u��H��H���x���L�m�L�e��.�H�
)�H�}Ⱥ����H��u]H�=����L��H�ٺ
L�����H��H���u�H���-��H�}��x��H�E�dH+%(uH�� D��[A\A]A^]�DA��������{����UH��AWI��AVAUATI�ԺSH��H��X���H�5΀dH�%(H�E�1��y������H�5�L������t01�H�E�dH+%(�oH�Ĉ��[A\A]A^A_]��I�|$ u�I�|$(H��tH��X���袉�����H��X����s��I�D$(H��u����D��A�GL��`���I�OL��t7<.t3H�u��H���H���<.t��tH9�u����>���@�<.u�.L���d���H��t�H��M�|$0H��P���I�D$0L�h�I9�u�@I�E(L�h�I9���I�}L���ˈ����u�A�}8�H��P���H�5��詈���������I�}H��t9H��X���茈���������I�}���5��L��1�H��:��R	H��X����r��I�EH������A�E8�K���f��H�&�I��H�������L���Br��I�EH����I�D$8fIn�I�U(A�E ����I�T$8�5�L��fHn�fl�AE(H�H��91���Q	A�E8���5��L��1�H��9�Q	A�E8�����5��H�
:1�1��Q	�6����x��L���_u������f.���UH��AWAVAUATSH��H�$H���<dH�%(H�E�1�L����A��H��L��L������H�H�
�EL��H�vH����fHn�H���H�
%>Dž@�fHn�H�Ifl�H���H�����fHn�H�H}��fHn�H�-ހDž���H�fHn�H�
|fHn�fl�H�}Dž0��X�fHn�H�
#�fHn�H�xfl����fHn�H�
@fl�H���H��݀fHn����fHn�H���fl�H�
�|fHn���fHn�H�c-fl�H��@�����K
L����o��H�r݀H����H���D��L��H��L�5z�A�L��H�:݀�UA�ą���H�H�5�ZH��H����A������[H���H�5��&�������H���H�5�,�������iH���H�5&������H�L#E1�H�޹$H�� �H����1��~ެ�H�H�� �L��D��fHn�H�{~L��x�L����fl�fHn�L��Dž������~��fl�����O�����2���sH�� �f�1�H��D�H�!7�@H��@��D��T��d��t�Dž��Dž@��ΖH���6���A���.1�H����E1�H�޹$ƅ��H�H�
�zL��x�D��H�ffHn�L����L��H����H���L��fHn�H�lzfl�H��������R����1�����H�4ۀ�'����
�5]�H�Oz�1�L�5�ڀ�?M	H��ڀH�B�L9�t�H�P(�@8H�B�L9�u�H�=�ڀ�H��H��t*H��H�fڀH�5����J�H��A����E����A�����H�=�ڀ���H�E�dH+%(��H�e�D��[A\A]A^A_]��Z�A�ą�ub���f�H�
ڀHDž�)���)�������1�)���)���H��t�H���������i���A���a����5/�H�y1�1��L	�F���H����5
�1�1�H��{�K	�����������������������������	�S
D�����	H��E1�H�޹$H�� �H����1��~���H�H�� �L��D��fHn�H��4L��x�L����fl�fHn�L��Dž������~<�fl�����
���e������ H�J!f�H�� �H��H��?H��@��H��X��h��x�H��@��m��H�����A�����1�H����E1�H�޹�H�L���L��D��L����L���W
�����:����{
f�H��@�Dž��Dž@��D��T��d��t��b�A���Z��������G�������<���H�=�׀�I	��I	腉���5��H�,w1���1���I	H�� ��H��H�����21Ҿ��1u�����������Ǻ�1��l��A�ą��֎��H�
׀H��uL��1���(�L���Ps��H��H��k��	L��B�H��H�1�HDžB�L����kHDž��H)�H��@���lH�������H�L��f��@�L���CL���;n�������nH���x�����������������?�����������H�'րH���h��H��I���h��H��H����M���������y�������������H������L��H�����u���5T��L����H����H��1�H��u�,H	�����H�����r�����
���H�����h��H�zՀH����	L����k��H���k��H����H���2|���H�����1�H��1���|�����������H�����������D��������ÉFՀ����L�������1ɺL����2������������1ɺL���2�������d1ɺ��L���2�������EH�[��H����o��H�޿��o����
��o��L�������D	���H�eԀH�H�X�L�a�L9��Q�S8���%�C ���;��~"H����H�K1�1��5��H�/�tF	L�CH�
Ԁ1�H��H�+t��C}�����C���H�;���l����t蕁���8�5���1��x��H�C@�̀���C A�����7�bH�;L�����)������ ���1�H�=�1���A�ą������1�����s��D����j�����B1�H�=v�轇��A�ą��x�������s���D���s��D���j����H�=�q� h����t�ǀ���8������H�=�^�g����t褀���8�{���H���sH�
�Ҁ1�H�.L�
^�L��L�4q�ɍH���L����ZYH��H���1H�=�Ҁ1��������u�����A��H�����/H�ZҀL�h�L9�t+H�'"f.�L��1�H����I�E(L�h�L9�u�D����L����2Ҁ1�A��Dž������v��H�X
���L���k�����>�Ɉ��1��v��H9��=H�5�рH�N�L9�tH��D�x �u�H�P(H�B�L9�u�I��H�fo%'H!H�X�)��L9�tU�I�W0fo��L��H�PH�AO(��I���I���L��I���sg��H�C(I�W(H�X�L9�u�H�=�Ѐ�y�H�=�Ѐ�m�H�=�Ѐ�a������t�����jh���������t���Xh���������t���Fh���5$	�1�H��r1��C	H�=�Ѐ�m���/�������1��lu��H9�����A��t,A��tw�5��H�Wr1�1��B	H�5ZЀL�~����H�JЀH�X�L9�u$�$���@���y��H�C(H�X�L9������{ ��y�H�C(H�X�L9�u����@H��πH�X�L9�u#�����	�y��H�C(H�X�L9�������{ ��y�H�C(H�X�L9�u����@A�����H��πfo%;F!H�H�Z�)��L�h�L9�tMH�S0fo��H��H�PH�S(���H�{��H�{��H��L���e��I�E(H�S(L�h�L9�u�H�=π��H�=π��H�=π�v����)l�����Q���������D���1���{��H�=�΀�q����������BH�=�1��1����Å�������Ǻ1���4d�����ȅ��1��f������	o������n�����e���H�5�m�a��H�n΀H��H���	1��`�����H�KL�K1�1��5��H�M)�@	�C8I�D$(I�T$(L��H��(L9��I�������~"H�����H�K1�1��5I�H��(�9@	H�S(H�C0H��fofD!H�BH�C(��H�{��H�{��H����c���v����5��1�1�A�����H��l��?	��5��H��l1�1��?	��������ap���5��1�L��1�H�&�?	�����d��Dž������E1�Dž������Dž����������H���������n-A�ą��i���Hc���H��0�E1�D���Hc����D���Hc����D��)���1�����A�Ą������5��H��k�1���>	H�òH��(��@8H�@(H��(H�P(L9�u�H�="̀A����H��H�������H��H��ˀH�5����H��A����E��������T�A����������qc��L���)b��H���!b��Dž������Dž�������[���H���������H���^q��H�����L�=}ˀL�,��CH�\L9�s‹C%@��u�H�{L���s��A�ą�uӻHc���H��0��D�������������1�1��s��A�ą��
���H�����H���H��H����H�5�jD���!^��H��H���ׂ����@����c�a��������L��H�H�5lL���r��A��H��ʀL�`��_E��tI�t$L����r����u@E�L$ ��D�E��x��D���)t����D�E�L$ M�D$�H��1�H��%��b��M�d$(I��(I�D$(L9�u�E1�H���g��H��0��a���A����D��H�1�D������n��I��D��E����D��L�-�ɀ��{��E��H�߉�PH���L�
�jPH��j1�AUATAUAT�+b��H��0D��H��L��ɀL�
�gH��j1���b��L���<H��H+�ɀ�H�H��D��H�ajI��1���a��H�޿
�cr��H�LɀD����L�`���AQH��jM��H��AUE��1��a��M�$E��D��H�.�H��i�H��P1�AP�aa��M�$H��D��H��TL�
^g�H��PH�$j1�APAU�-a��L��I+D$@H�߹<H��H�� H��D��H��iI��1��`��H�޿
�q��M�d$(I��(I�D$(L9��'�������M�L$M�D$A�L$ ����1�H��i�H���`����D�t�I�$H��H��i1���`��I�$H��1�L�&�H�i��a`��I�$H��1�L�gfH�li��@`��I�$H��1�L��SH�]i��`��L��I+D$@H�߹<H��H��H��hH��1���_���������M���L��D�H�5L��L�=���o��H����1҉�H�GǀL�h�L��M��A���m����E��tH�sL���ao��������uC�H�5{H���r��L�C�H������H��h����I��1��H_���L�K(I�Y�H�C(L9�u�H����D����p������h���M��H�
03H��1�H�jh��^���C����5�H�,h�1���ց�8	����L�%Lƀ�?x��H�Eg�H�߉�M��1��^����D�����H�
ƀL�=�H��1�H� g��s^��H�߾1�H�
�ŀH�g�V^��L���<H��H+�ŀ�H�H��H��fH��1��)^���a����os��1�E1�8�<����i}��@�Ss���8�k��H�=Uρ�H�6eH��1���]���=���A����L��L�����^�����\����\��Dž���������L���d[��H���\[���6������UH��AUATSH��dH�%(H�E�1�H����H���r���
1�H���I���p��E�$$E��uF��觰
H��H��tH����
��ucH��英
H�E�dH+%(uwH��D��[A\A]]�fDD��E���j���5��A��1�I��H��H�E 1��6	E���f�L�-yԁH���
I��X8��A������z����]����UH��AUATSH��dH�%(H�E�1�H���L�gH��H�5��L���l������H�5�L���k������L�%�Ӂ�/H��A�D$�(c��H��tsI��$X8H��裵
I��H��t{L�%�ӁI��$H8�Y��H��ӁL��H8�@1�H�U�dH+%(ukH��[A\A]]�f�L�%iӁA�D$뎐H���U��I��H��u����f��5^��H��1�1�H��G5	��������D\��@��UH��AUATSH��H��dH�%(H�E�1���u�WH��ҁ�E1�H��u%H�E�dH+%(�H��D��[A\A]]�@�5���H��1�H��dH�E��4	L�-�ҁI��P8H��t!H�U�H����,A�ă��u�H�M��B�H�u�H���*I��P8H�>ҁH��P8�[���H�M�A��H���H����5;��H)�1�1�H��H��%A����4	�5��H��1�H��%1��4	H�M�1�1��5���A�^H��%H)ك���3	�����Z���UI��H��cH��AWAVI���AUATSH��(L�%�с�5���dH�%(H�E�1�Mcl$L��J��L)�H���u3	H�NсM�|�B���B=����BL�CUH��H8H��tH�U��FS��H�CXH����H�U��BH��X8�E�
I�UL��L��H��H��H)�H��I�L�O��5��H�c��J��L)�H��A�LP1��2	H�E�dH+%(u3H��(��[A\A]A^A_]Ë5�����1�1�H�r������2	��Y�����f���UH��H��dH�%(H�U�1�H��tNH��H��H�5#Ё�>Lt&�@�H�E�dH+%(u;�H��8魸D�5��H�1�1��2	H�E�dH+%(u�1���X��f.���UH��AUATSH��dH�%(H�E�1�H��t&L�-�ρH��H��E�e������t)�KH�wρ�
H�U�dH+%(uDH��[A\A]]�Ic�H��H)�H��A�TP��t��5[��H��1��I1	�����MX��ff.�f���UH��H��dH�%(H�U�1�H��uH�E�dH+%(u-�1��D�WH��΁�H�E�dH+%(u	�H��������W��ff.�@��UH��AUATE1�SH��dH�%(H�E�1�H��u(H�E�dH+%(�H��D��[A\A]]��H��H��5h���H�c`H�E��K0	L�-$΁I��P8H��t H�U�H���l(A�ă��u�H�M��AfDH�u�H���%I��P8H��́H��P8�X���H�M�A��H���E����5��H)�1�1�H��H��!A����/	�5���H��1�H��!1��/	H�M�1�1��5���A�^H�~!H)ك��{/	�����V���UH�H�DL��_fHn�H��L�
�_H��AWL�=*AVL�5,$AUL�-/)ATI��H�5�SH�� ���H��(����H�� ���dH�%(H�E�H���HDž���fHn�H�pfHn�H�_fHn�H��fHn�H�DfHn�H��fl�fHn�H��)���fHn�H�����1�fl�H�0�H�)���fHn�H�vH�� ���H�U�fl�H�#fHn�H�r)����fHn�H��@���fl�H�qH��H������H��H�
���fHn�fHn�H�T�(���fHn�H������H�#^H�lfl�H����H�n&fHn�H�^H����H�%fHn�H�=�H�� ���fHn�H�dH�5C��������fo�fl�H��fl�H��@���H�aH�������L��H���H�����H��x����X���fo�fl�Dž���fl�H������H�DH�����H�fH��`���H���H�����H��8���H�5)������fHn�H�<fHn�H������fl�H�LH�5]H������H�5fHn�H�5��h���fHn�H�����fHn�H������fl�H�VH�5���H�� ���H�fHn�H������fHn�H�;���fHn�fl�H��X���H��\H�5�>��8���fHn�H�"fHn�fl�H������H��H�5������fHn�H�!fHn�H�����fl�H�kH�5h>�H��@���H�FfHn�H�5)\���fHn�H��fHn�fl�H�5���L������H���fHn�H�sfHn�fl�H������H��GH�5��X���fHn�H��[fHn�fl�H������H�5^�������fo�fHn�H�5�fl������fHn�H�5������fHn�H�]fHn�flξaL���������L��(���Dž����Dž��Dž���H�� ���H�nH��`���H��/fHn�H�[H��X���H�
cfl�H������H��ZfHn��h���fHn�H��H�
�H����fl�fHn�H�FH�� ���H��H�
k�����fHn�H��ZH��`���H��*fl�H������H��Z�8���fHn�H����H������fl�H�xH����H��H����H�ZZ�����fHn�H�mH��@���H��fl�H��H���H�4Z�����fHn�H���fl�H�����H��x���H�
�;�fHn�H���X���fHn�H�vfl�fHn�L��(���H������H�qH�
%�������fHn�H�vvfHn�fl�H�� ���H��YH�
8<�����fHn�H��YfHn�fl�H�
MtDž����	�h���fHn�H�
PDžP���fl�fHn�H�
���Dž����fHn�@Dž����Dž���Dž`���H������H�EfHn�H�9!����H��(���fl�H�f�fHn�H�U�����fl�H��X���H��X�8���fHn�H��fl�H�����������Dž����Dž ���Dž������L��W�@H��L�¾d�x�L�
�W�@H��L�ʾD�\�H���@H��H�¾l�@��@L��H�߾L�+��@L��H�߾V��L��@H�߾F��H����H��L�拽��A�H��H�����y��=��A��t�5������	�������E���?M�<$A�?-�vH�Gā���A�Ń�a��A ���H��H8�RIc�H����E1�E1�H���DI��E��uE��uK�<��P��E�tI�GH9�u�A�~H����Hc��ѧH����H����
E1�E1�H����L��M��E���f�H�CI9�tCH��uE��u�H����Ic�M��H�
@H������H�1��f��A�H�CI9�u�L����H����L����L��A���3I��E���	H�#Á�a�8�A�ą��������u
�����L�-�H��7�H�=�VE�uH��H������7�D���R��H��uH����H���A��DA��(�LH�I�Jc�H�>��I��P8H����A�uI�}�֥H�
,VA�ą�ya�5��H�M
1�1��r$	D�纀H��@������7�5Z��E��H��H��U1��=$	�5;�1�1�H���'$	H�E�dH+%(��	H��(D��[A\A]A^A_]��A�����H����H�UH��1���DA��D�]6�A��(������>�=���II��H8tA�}�	A�}UE�u膠�Å��|M�}D��L������Å���H�<��D��L���8D���Å��^�5<�E���VIc�H��H)�1�H��I�TfDAEpI��pL9�u�H�
`+H��iHM�H�U1�1���"	I�1�E1�D����I��D����M���A�|$`��~O1��*I�N I�~E1�L��H���	�A�|$`M�I�N9�~!M�T$XH��H�CM�4�I�6H��u�H��9��I��pM9�u�M��D����H����L����D�����x�58�1�H�#1��$"	�5"�1�1�H�CT�"	L����1�1�H����5��H�?L����H������!	�5��1�1�H�T��!	�5��1�1�H�T�!	L����1�1�H����5��H��!	D��L����茟�P���A�}��I��P8�`�A�ą��.���H�
���M��P8Dž�����Dž�����L����"H��H���{�5�H���1�H��R� 	�=[���&H����H�����[A�ƅ��K1�1��e1�1�H����I���RH����M����H����L�������L��L���aA�ƅ���M�wL�=WRM��t,fDI�N�5Z�L��1�1��J 	L����I��H��u�H��������bA�ƅ�xpL�������L��L���Ia����M�oL�=�QM��t'�I�M�5��L��1�1���	L����I��H��u�H��������b��xE1������x��D�������x�D��H������H�����H���SC��E���C���D����A�MI��X8I��8I��H8�!�H�
ZA�ą��������A�MI��P8I��X8I��H8�KH�
�A�ą������l���@A�?/�����L��H������>��H����H��H8H�����BL��H�����H��H�5\�I�|��|T��H�����t�BA���@���A��6���H����H���i�f�A�}������5S�H��1�1��?	A����
���@�=������.���D��L���q��������@H�ٻ��5��1�A��H�
�H���@1���	�ߺ�H��@�������0�5��A��H�OH���1��	�5��1�1�H�F�	�\���1��1��H��D���JA���ۋ5f�1�1�E��H�
�H��H	H��@��������_0�53�E��H��NH���1��	�5�1�1�H���	����H�L1�1���	���fDD��L���5������1��4�H����H�XL�5�H��u3����fDL���r��x>L����bH���T�H��H���Q���H�{1��cI��H��t�L��H���t��y�H�K�5P�L��1�1��@	�D��ۋ57�H��1�1�H�
mM�	H��@����������H�����=�H�����1�H����?���A���q���H�
9$H��M1�1���	D��L�����™���1�H�=)M�?I��P8L�-q��I��P8���������]�������O��������������A�����������������5M�H��1�1�H�:M�6	����V���5*��H��L�1�A��A��D���	������������A������5��H��1�1���	�H�-�H����H������H��1�H�~����`����A����'����5��H�B
1�1��y	�H�+�H����H��H��1����^A��ff.���UH��AUI���`8ATA���SH��dH�%(H�E�1���P��H�䷁H����H��8���Å���D��L��E1��g�H�=���A�ŋG��~J�|'��I��p襺H�=���;_|�H��8D���J�H�s��H��H8�g=��H�`��H��P8��H�M��H��X8��
H�=:���X�1���N�H�U�dH+%(uH��[A\A]]�@H�=	���'����-@�����fD��UH��ATSH��dH�%(H�E�1��䶁��t%H�Ѷ�L�$�D�;�	H���P��I9�u�H�E�dH+%(u	H��[A\]��?��fD��UH��AWI��AVAUATSH��dH�%(H�E�1��=k����A�G A��H�5S+Dž\�����X���� T��H����^��H��X����������?�����l^��A�G��tOE1�L��`���A�d�1�fDD��Hc�A�)�L�Hc��)K�����^��Ã�c~�A��E;wr�H�E�dH+%(u!H�Ĉ1�[A\A]A^A_]Ë�<���'����>��ff.���U�H�5m*H��AWAVI��AUATSH���dH�%(H�E�1�A�FDž\�����X����S��H����]��H��X����������>������]��foM!�t��E�SSSS)�`���)�p���)E�)E�)E�)E�����DžH���A�FL��`���D��tuDžL����dDD��L���E1�fDIc�H��C�|�H)�L��RR�����]��A�A��c~ك�L���A�F��L���9�r���H�����H���;
Ms�r�H�E�dH+%(uH�Ę1�[A\A]A^A_]��=��ff.�@��UE1�H�
tH�tH��AWAVAUATSH��dH�%(H�E�1�����r����<�H���N��H����H���]���=���H���IH������K������\���=l����H�������K�������=J�����
Rr��4�����Džl���L�-�H��fn�����pD�����H��p���f~������gM��H��H���6\��H�
Ģ�H��p���L�bfn�����H�fAn�H�fo�L��X���H�Pfb�H�H���H��x���H�����H�JH������H��`���f֕�����(��L��I��H����[��I�E�=]��M�uL�pI�M�n��H�������J�������Eq�fn����fn������fb����=�������A�FAFu&�N�������[����ukL���B���1��D��L����L���I7������Z���K��J��L��H���l;������Z��L��H�����L��H���R�����[��L���E��������=n��A�$��H��x���H��I��H9�����L��p���H��`���H��L�=����I��@L������I��H�������=��A�D$I�D$���M�������Z�����*A�D$A�|$�H�5�%L������������Dž�����N��H����Y��H�������������:�����fY��fo�!��o��E�SSSSH������)�`���)�p���)E�)E�)E�)E�����E1��AL��`���D������I��f���tuDž�����dDD������E1�fDIc�H��C�|�H)�L���M�����"Y��A�A��c~ك�����A�G������9�r�������������;
�n�r�1��`B��H������1Ҿ��XS�����Y����X��������6������1Ҿ�H������ S������X���=M������L�%4����L���':��L���:���
4n���������1�L��������t(������L���FD��H���X����;ۮ�r�1�H��������<��������L���L��H���6����1�L��������u$�J�L���0����������H��;y��s(�=t��H�a��t�H�<�L��H���O8��;Q��r�L��1��M<��L������H������L+�����H+�����yI��H��@B�
Χ��������dH��S㥛� H�5qC�H��H��?1�H��H��L��H)���K��H�=ŭ�L�-����3��H�=���H�L9�tH�GI��H�CH��3��H��H�M9�u�H�=e��L�-^��H�L9�tH�GI��H�CH��S3��H��H�M9�u�H�E�dH+%(��H�Ĉ1�[A\A]A^A_]�1Ҿ�H�������P����������V��@L�� ���L���2������U���K�F��L��H���6������U��L��L��L��H����M�����TV��L���S@��H������H��H9�������=���uH��X���M�|$l�;H���3��L9�u�|����l�����l�����(;
~k��`���L���H�K���3���L�5�v��=?���L�-nRL��H�5�ID�1��"J���,k�M��=��MD�H�5>A�1������I��L��H��S㥛� H��H��?H�52A1�H��H)�I��H�A�I��������^>���4��H�=��H�A�1��3����5>����T����T����T��fDUH��AWAVAUATSH��H�$H��HL�=\��dH�%(H�E�1�Hc�I�<�H���DL�%&��M�,�M�����=2���L�L��A��L������ 1�L�
H� L���]N��L����6���=A�}(�I���H�5j@1���=���Dž����G��D�A��D����tOI��H�54�1��xH��D����A��
�~��2�����qH�=K@�G���`f�A�}(H����1��H�5��R=��H���������2L��L��������G������H���1��A9���1�H�U�dH+%(��H��H[A\A]A^A_]�f���1��d0��A�����@H�5e?1���<���������?
I��I��H���]�����F��D�I��H�5�1�D�����PG��D����A������L����H�?�L������u7I��L��H�5��G���fDI�U H�5�>�1���F����������D��i�����1��f���UH��AUATSH��H���?dH�%(H�E�1��E��/���������g�E1�L�mԅ�~9fD���uJ�{�L��A���=���{�L���6F��D;%gg�|�H�E�dH+%(uDH��1�[A\A]]Ð�{�L��A���E���{�L���\=��D9%g��봐�C��1��D��UH��H��AUATSH��dH�%(H�E�1���)��H�����,H��I����6��H��H��tW�L���)��H�{H����I���)��H����H��tOM��tJ1�L���N-��H�E�dH+%(uuH����[A\A]]�f�H�=���L��1�H�H��C/�����H�
�����H�=(=�1G����H�
x������H�==�G���|����/��D��Uf�E1�H�
�hH��hH��AUATSH��dH�%(H�E�1�)E�)E�)E��g�H�}��?��H�}��?��1�H��p����w4���E��=����E��E��E��E��E��E��E��E��E��$H�m���H�M�1�H�}�H���;G��H�M�H�}�H��1��)G��H�}�1��/��H�}�1���/��H�}�1��3��L�e�H�]�L+�p���H+�x�����H�=ե��=
H�=٥��+��H�=ť��=
H�=ɥ��+���}�uN�}�uH�
J����������H��S㥛� H�5�:�H��H��?1�H��H)�H��L���XC��H�E�dH+%(��H�Ę1�[A\A]]�DI��H��@B�D�����A���Å��	H�}��8���1��7����=��H�roH�
"K��c�HE�H�5��1�Mi�@B��B��L��H��S㥛� H��H��H�5�:H��?H��H)�1�I��H��9�B��I���f���I*�f��f(����*xc�H�5�:��X����^��HB��f�1��*Mc���X����^
-!H�5u:�^��,��B�����@H�}��/���H��l���1҉��??�����f.�L��A��f��H��L	��H*��X��G���H�=*��H�39�1��+����M6���,�����UE1�H�
1gH�JgH��AWAVL��p���AUL��P���ATSH��dH�%(H�E�1���1�H��@����71��1�1�E1���&1��?=��L��H��H��x����H���=H�E�H��H�E��f��P���1�HDžp��� L��X����k)������L��A���[?����(�������L���i�=�����1�H�=�a�f�A�!P���1�A)L��L��A)FD��A)F A)F0A)F@�x&�����TL���U�����2L��H��p���L��!�D��HDžX������H��P���1�HDž`����+&������K��H��H;a�f��n�����(����	���;��1�H��<������=��9��cK����<����Ѓ���<�yK���Ѓ���	�kK��1�L���/��L��P���H��X���L+�@���H+�H���yI��H��@B�
����������H��S㥛� H�5�6�H��H��?1�H��H��L��H)��?��H�E�dH+%(�H�ĸ1�[A\A]A^A_]�fD1�1���!@D���%�����@����J��DH��_�H�5�7�1�Mi�@B�>��L��H��S㥛� H��H��H�5�6H��?H��H)�1�I��H��5�d>��I���H�t_�f���I*�H����f��H*�f(ѿH�5o6��^���(���f(��>��H�(_���(���H����f��H*��^
�!�^�H�526�1��,���=�����fDL��A��f��H��L	��H*�H��^��X�H���T���H�ƒ�f�H��H	��H*��X��?����H�ƒ�f�H��H	��H*��X��d���H�=���H��4�1��H'�����1��E1�1�1�1��	��69������H��1����%��H=���t��`<���'��f.����UE1�H�
�cH��cH��AUATSH��HdH�%(H�E�1��z�H�}�1��,����]���~1��;����;�]�|�H�}�1��u,��L�e�H�]�L+e�H+]�yI��H��@B�
����t^���TH��S㥛� H�5�3�H��H��?1�H��H��L��H)��<��H�E�dH+%(�4H��H1�[A\A]]�@�]�H�
�4H�5�41��Mi�@B��;��L��H��S㥛� H��H��H�5�3H��?H��H)�1�I��H��2�;��I�xyf���I*�f��f(����*�\�H�5�3�M��^��Q;��f��M�1��*f\��^
>� �H�5I4�^��,��;�������L��A��f��H��L	��H*��X��q���H�=Z��H�c2�1���$����}/����%�����UE1�H�
�aH��aH��AUATSH��HdH�%(H�E�1��Z�H�}�1��*����[���~1�1����F/��;�[�|�H�}�1��S*��L�e�H�]�L+e�H+]�yI��H��@B�
���t\���RH��S㥛� H�5�1�H��H��?1�H��H��L��H)���9��H�E�dH+%(�2H��H1�[A\A]]�f���Z�H�
�2H�5�21��Mi�@B�9��L��H��S㥛� H��H��H�5�1H��?H��H)�1�I��H��0�n9��I�xyf���I*�f��f(����*nZ�H�5�1�M��^��19��f��M�1��*FZ��^
� �H�5)2�^��,��8�������L��A��f��H��L	��H*��X��q���H�=:��H�C0�1���"����]-���#�����UE1�H�
�_H��_H��AUATSH��HdH�%(H�E�1��:�H�}�1��_(����Y���~O1��6������u1���,��D1�1����}5��������'t
��;<Y�|��
�.Y�'H�}�1��'��L�e�H�]�L+e�H+]�xi�
�����to����H��S㥛� H�5:/�H��H��?1�H��H��L��H)��7��H�E�dH+%(��H��H1�[A\A]]�DI��H��@B���X�H�
%.H�5b01��Mi�@B�I7��L��H��S㥛� H��H��H�5W/H��?H��H)�1�I��H�e.�7��I�xyf���I*�f��f(����*X�H�5%/�M��^���6��f��M�1��*�W��^
�� �H�5�/�^��,��6�����L��A��f��H��L	��H*��X��q���H�
ڑ���H�=�/�t8����*��H�
�����H�=x/�M8�����*��H�=���H��-�1�� ����*���
!��f.���UE1�H�
�\H��\H��AUATSH��XdH�%(H�E�1�芼H�}�1��%����V���~d1�L�%�.�f.���;�V�}DL�e�H�E��$4���Dž����1�1��2��������'u��iV�'H�}�1��6%��L�e�H�]�L+e�H+]�yI��H��@B�
Ð���t?����H��S㥛� H�5j,�H��H��?1�H��H��L��H)���4������U�H�
<.H�5�-1��Mi�@B�4��L��H��S㥛� H��H��H�5�,H��?H��H)�1�I��H��+�n4��I���f���I*�f��f(����*jU�H�5�,�M��^��-4��f��M�1��*BU��^
� �H�5%-�^��,��3��H�E�dH+%(��H��X1�[A\A]]�f�L��A��f��H��L	��H*��X��U���H�
����H�=�,�5����:(��H�u�1�L���3����H�
ێ�H�=�,�5����(��H�
�����H�=v,�X5�����'��H�=���H��*�1��$����'�����D��UH��H��AVAUI��ATI����SH��0L�wH��dH�%(H�E�1�A��H�}�1��"����S���~1����L��L���A��9�S��H�}�1��"��H�U�H�E�H+U�H+E�y
H��H@Bf��*�S�M��xRf���I*��Y�f��f���H*��H*��^
;� �X��^�H�E�dH+%(u0H��0[A\A]A^]��L��A��f��H��L	��H*��X��������UH��AWAVI��AUI��H��ATI��1�SH��8L�L��dH�%(H�E�1����L��L��L��A��H�}�1��!����R���~ 1��L��L��L����A��9�R��H�}�1��V!��H�U�H�E�H+U�H+E�y
H��H@Bf��*ZR�M��xQf���I*��Y�f��f���H*��H*��^
� �X��^�H�E�dH+%(u/H��8[A\A]A^A_]�@L��A��f��H��L	��H*��X���������UH��AWAVAUI��ATI��H��SH��1�H��(L�wL��dH�%(H�E�1��r��H��L��L��A��H�E��=���H��H�E��'��H�E�H�E��iQ���~"E1�fDH��L��L��A��A��D9=EQ��H�u��=Œ���S'��H�E�H�M�H)�H�U�dH+%(uH��([A\A]A^A_]�����D��UH��H��AWAVL�u�AUATI��SH����H��(L�oH��dH�%(H�E�1�A�Ջ=B���L����&��H�E�H�E���P���~$E1��D��H��L��A��A��D9=uP��=����L���&��H�E�H�M�H)�H�U�dH+%(uH��([A\A]A^A_]����fDUHc�H��AWAVAUI��H�vATI��SH��(�E�dH�%(H�E�1�H�L��L�<��tI�OI�H�5P(H�ÿ1��.��H���E1�A�|$ ���4�����,�=1��H��L��L��L����A�T$������@1���uA�=����H����f��H*����^E�H�56(�.���L������H�E�dH+%(�H��(H��[A\A]A^A_]����A�T$�u��f���k����=n���H�5�'���-���@L���hsI��H����H�m�H�5~��1�E1��_-���R���f.�H�A�H�5�&�1��6-������H�5K'���-���
���D1��=�uj�

� f/��G����� ��� f(��Y�f/������ �Y�f/�vof(���H�5�&�,�����H��xsf��H*����^E�H�5J&�w,���j���f�H�ƒ�f�H��H	��H*��X��(���f��Yʿ�H�5N&f(��2,���%���DH�ƒ�f�H��H	��H*��X��x���f.�f(���H�5�%��+����������ff.��UE1�H��AWAVAUATSH��H��(H�JH��SdH�%(H�E�1��j��=O��tA�L�I���/��M��A������������H�5����*1�������A�ą���H�=A}��d�f���*
dL�I��H����f��H*��Y��M�M����L�5�|�E�&A��a�L�;I�?E���,I��E1�H����DH�5�L���$����t%A�>huA�~tL��H�5�$�1��*��f�H�=�$A�L�-�$�7*��H�H�H��t)@H�HL��1��e*��H�L�I��H�H��u�A��9I�?I��A��H���\���L���$����u��E�L��D��H������E1�H�E�dH+%(�H��(D��[A\A]A^A_]�DE�fA��l����E�fL�;A��lI�?E������A�H��t�fD�E�D��L��H��A�����H�J�0I��H��u��o���@��(���8&�~H�
ۄ���H�=���u+���>���L��H��f��H	��H*��X��Y��M�M������H�
{�H�=���H�7#1��A�����������5�H�7��1�A������`���f���UH�
���fHn�H��H��0dH�%(H�E�H��f�H�U��E�H�E�H�����fHn�H�ePfl�H�E�E����H�U�dH+%(u���n��ff.���UH�
t���fHn�H��H��0dH�%(H�E�1�H�R�H�U�H�E�H�E�H����fHn�H��Ofl�H�E�E�����H�U�dH+%(u���������U1�H�=���H��H��dH�%(H�E�1��������fox��f�����fH~�H��yf��� )D��H�E�dH+%(u���n��ff.���UH��AVAUATI��SH���H��L�oH��dH�%(H�E�1�踻�-Ɋ���H��H�=���̿H�����.H�fD����E1�H�H��@I��H��I�D$E1�E1�j��������J�4�1��Q���;ZYu����2����%���8��2����G�I�F9�r��=k��O�l5t�M�l$H�E�dH+%(u5H�e�1�[A\A]A^]�D�=5��u��DH�=y���d������*��f.���UE1�H��AWAVAUATL�%�OSH��OL��H��H��dH�%(H�E�1�蝬������I��H���:2��H��0���1��H���H�H��8����4��1�H�޿H�����H��0�������=�F����F������߾ � ��H����H����1���=jF�D�=jF�L�5��MD�-^F��(��H��M���AWE���H�5j��1�E1���$��f�H�=���H�}��)f��fo�� o��蒶H�=��趺H�=���誺��E��V��H���H��H�������1�H�=o���z��L���rHc�H��H��?�s��D�
�E�H��_L����I��H��AXE����fDE�u�=nE������I�EH����0��H��1�L���
��L���1�L��D�����
��H�H��H��H9�sH���H��I	�H����L��H���'������H����I�}L��H�P����&�����CA��I�� D;5�D��F���L�����H�������H�=3����5����t!@H�5��H�=����
��
��u�H�=<���׼H�=��+��=MD��&��1�H�=煁�������foӅ�f�ۅ��fH~�H��yf�6� H�����D�)���1�L�h��t*�I�}1�������/����I�� ;�C�r�H�=ׅ�E1�H�
���غH�=���L�5:���źH�=.��艶H����L�h��C�����L�����?���M��1�L����H�5���"��L��A��I�� �hD;=6C�s`I�E1�H��~I�E1�H��I��L��H����B
H��B��8u��C�I�MA�u���u���M��H�5k�1���!���DL����H���YC
�
A� f/����L,�H���zC
H�3��M����f���I*��C
A��L���=jB�H���H�v�HD�H�5A���!��H��������L������H�E�dH+%(��H�e�1�[A\A]A^A_]���Ƅ��L�5k���f��\��L,�I��?�;���DL��L��f��H���H	��H*��X��6����L���x��A������������������,���L������H�5�1����L������H�5��1�����L��H�������f.���UH��H��dH�%(H�E�1��6��H�E�dH+%(u����
�����UH��ATSH�ބ�H��H��dH�%(H�E�1��3��-���tXH��H�=0���K�H��H�ل��|�D�%u��DH��1�D��E1�jE1�H�޿�1�����ZY��t�1�����H�=���f��@��UE1�H��AWAVAUATL�%�KSH��KL��H��H��dH�%(H�E�1�譥���k��H�����H���l+��H��0���1��H���H�H��8����@��1�H�޿H�����H��0�������=�?�����?������߾���H����H����*���=�?�D�5�?�L�%��0�!��H��M���AV��L�
����H�5<�1����f��fo	� H�="��)
��,��)
M��^��H���H�@��苯H�=���诳H�=X��裳D��1�AYAZDž���E����D�=т���H�����L�5ł�1�L����W��>�Lc�L��Y��I��?�L��D��>�I��I��I��E�����L�����L��1�L���	��H������1�H��������������H�H��H��L9�sH���H��I	T�L��L��L��� �����-1�H���L��L���������L����I�����;�=��[���L�����H�=������=u����t"DH�5���H�=:�����5S����u�H�=䀁1��ݵH�=V���1�������H�����1��	��D�%^=�E��tE���E1���H��E1�E1���j�
@=�1���H�56���y��ZYA�D9%=�u�D��1�H����L�5�����H����H��L��H+����H���I��H��@BLH��<
H��L���z<
�=�<����<�E1�t'H����1�J�<��.������'��I��D;%�<�rك���������;/������M��H�=���a�H�=���U�H�=����H���<
H��fI~���<
L��fI~��<
fIn�fH~�fIn��c=
fHnӋ
<�H�51��H,�f(ȿ�fIn��^I� �|��H�=���P��H������3�H�E�dH+%(��H�e�1�[A\A]A^A_]Ë����f�D��D��;�H�5���I*ōP��^�� �������~��L�%����H�T~�L�-
~�����H��������";����W�����5�����7����A&���L���8��H�5b�1��U��L�����H�5+�1��:��L��H���_��j��f.���UH��H��dH�%(H�E�1��&��H�E�dH+%(u���(�����UH��ATSH���H��H��dH�%(H�E�1�胭�-l~�tXH��H�= �蛱H��H����̭D�%A~�DH��1�D��E1�jE1�H�޿�1��@��ZY��t�1��"	��H�=�趱�@��UH��ATSH��H�=�~�H��0dH�%(H�E�1����H�}�1��8��H��E1�E1�jD�%�9���1���}�H�5�D������ZY�CA9�t��D��H�=0�1����H�}�1�����foE�f�E��fH~�H��yf�� C1��T��@��UE1�H��AWAVAUATL�%�FSH�~FL��H��H��hdH�%(H�E�1��=�����H��0���1��H���H�H��8�����
��1�H�޿H���H��0�������=�|����"�H������H����#���||�����D�%u|�A�D$�9����b|�A��A��߾D�538����H��}�H����#���=|�L�=A��)��AV��L�
�}�AT��M��H�5���1��t��f�fo-x� H�=1}�)
|�-|�)<|�-M|�H��{�H�/|��H�=�|���H�=g|�����)�AZA[Dž|������+fD�=�|���=a{�� ���H������H����"��H������L�-�|�E1�H�����{�Lc�L��${�I��?���D�
{�I��I��I��E����H�����L��1�L���[��H�������O�1�H��������D��������H�H��H��L9�sH���H��I	�L��L��H��������1�H���H��L���������H��A��I���f
��D;5Kz��Y���L���a���H�=�{��U�D�>z�E��t&f�H�5i{�H�="{��]��5z���u�H�=�z�E1�L�%�����H�=6{��q��������H������1�H�������y�H�=hz�1��P�n����=�y�L��������t/DL��L��H��L��������� ��A��I�� D;5ty�r�H�=z�E1�����
]y�L��������t)fDI�>1�������� ��A��I�� D;%+y�r�H�=�y����H��1��	���y���t+DH�yz�1�H�<��^������K ��H��;�x�rڋ�x����`H������E1�L�%+y�H��x�L�hM��DI�vL��A��I�� �$4
A�v�H���4
�
�x�A9�rՃ�|����=_x���H�����������|���;�&�����H�=Ty�L�%�x���H�=y���H�=uy��ЦL���h4
L��fH~��4
H�=4x�fI~��J4
fHn�fI~�fIn��5
fIn��
�w�H�5$��H,�f(ȿ�fHn��^�� �/��H�=(y�����H���������H�E�dH+%(�CH�e�1�[A\A]A^A_]�fo�� f�HDž���HDž����)���������)��������������M��E1�H������L������fDI�t$H��A��I�� �2
A�t$�L���~2
D;=�v�r�H���-3
H��fI~��`3
L��fH~��3
fIn�fI~�fHn���3
fIn�D��v���|����H,�f(ȿ�H�5�fIn��^�� ����������|����=Nv����fo=�� f�HDž���H������)�����L������HDž��������)�����������"����	v��L�=������������D����e��f.�H���H�D�%�u���u���A�D$�9��H�����1�A����;��A���@���L�����H�5�
�1�����L�����H�5�
�1����L��H���ԆH������L�������\�������f.�f���UH��H��dH�%(H�E�1���w�H�E�dH+%(u��������UH��AUATSH��w�H��H��dH�%(H�E�1����-Nv���H��H�=�v�L�%�w���H��L�-|w�����=u0��v�uiH��E1���E1�j1ɉ�L��1����_AX��t�.���8t��=20���@H�E�dH+%(��H�e�1�[A\A]]��H����1�L��j��M��E1���1�����Y^��t@��
���8�R����=�/�u�H�=�	1�����뉐H�=)v��t�����H����E1�E1�j��1�H�5vv������XZ�E���H�=S	1�����2������D��UE1�H��AWAVAUATL�%6?SH�?L��H��H��dH�%(H�E�1��m�������H�����H�����H��0���1��H���H�H��8������1�H�޿H�����H��0��������=�.�����.������߾����H�uu�H���P���v.���u
�t��D�=x.�D9�s	�m.�A�߀=P.��[�=B.�H�EL�5
�LE�L�%Y��H�ILE��3��H���ٿ��H��t�AWM��PL�
�t�H�5;�1�AV�r��f��H�� for� H�=�t�)
�s��s�)
�s��s�H�ts�H��s���H�=
t���H�=�s������Dž�������@�=At��wH�����L�55t�1�L�������=-�Lc�L���r�I��?���I��I�ŋ-�I������L����L��1�L���{���H������o�1�H���������������H�H��H��L9�sH���H��I	T�L��L��L��������1�H�����L��L��������L����I�����;m,��[���L����H�=s��w�D�%�q�E��t H�5�r�H�=�r�腣��q���u�H�=Tr�1�E1��J�H�=�r�螟�������H�����1��v���D�=�+�E����D�-oq�1�E1�E��A���A�H��D��L�
�r�1�j��H�5�r�1������AZA[������A�D;=�+�sH�=}+�D��+�t�H��L�
]r�D��1�j�����H�5Fr���AXAY��E��1�H����L�5%q����H����L��H+����I��H��@BL�%�p�LH�L���*
L��L���*
�=�*�uG�����f�=�*��I*�D��*��^� �P��D����H�5���'	���=�*��*�5�*�1ۅ�t,fDH�aq�1�H�<������E��H��;`*�rڃ���������;������M��M��H�=�p���H�=`p���H�=�p��ϜL���g*
L��fH~��*
L��fI~��M*
fHn�fI~�fIn��+
fInԋ
�)�H�5o��H,�f(ȿ�fHn��^�� �2��H�=�p���H��������H�E�dH+%(�(H�e�1�[A\A]A^A_]�fDH����n�D��E1�jH�5?p���1���E1��u�;)�Y��_9������H�=��1��e������A)�E���ٿE��H�5)������S�����(�A�����H��n�L�-�n�I�����H������J���(�������������������W��fDL����H�5��1�����L����H�5��1����L��H����}���f.���U1�H�=�i�H��H��dH�%(H�E�1��p�����oxi��o
�i�f���fH~�H��yf��� @i�H�E�dH+%(u���j�f.���UH��AUL�-oo�ATSH��H��L�gL��dH�%(H�E�1�躚�-+o���L��H�=sn��ΞL�����@�=y'������=8o���H���$o�H�s1�jE1���E1Ƀ�1��_�_AX����u�����H��H�s1ɋ�n�jE1�E1���1����%�Z^����t
�=�&�����I���=�n��y���L�cH�E�dH+%(u%H�e�1�[A\A]]��H�=�m��\��
����"�f���UE1�H��AWAVAUATL�%�9SH�^9L��H��H��dH�%(H�E�1�蝋��� ���H����H������H��0���1��H���H�H��8����0���1�H�޿H�����H��0������=�%��f��%����8�߾ ����H��m�H������=�%���D�%�%�L�������ٿH�5����E��1����f�H�='m�H��l�)�l�fo�� �l�衕H�=zl��řH�=.l�蹙�O%�1�H�=�f���l���H����L�5�l����"%�Hc�H�߉�l�H��?����=%�H��I��I�FL�,�E1�H����������H��l�H�BL��1�L���(�H������1�H������D��������H�H��H��L9�sH���H��I	�L��L��L����������H(l�H����H�j���L��H���������L��I���+���H���� D;5($�sbL��D�����L����H��k�H��Hڀ=�#�D�2������H���������H�����H�BH����������L����H�=Ik�贖�5&k���t'f.�H�5)k�H�=�j�轚�
�j���u�H�=Lj�臛H�=k��ۖ�=]#����1�H�=�d��k����o�d��o�d�f���fH~�H��yf��� �#�Ed�1ۅ�t4�H��1�H��H�j�H�x�?����*��H��;�"�r�H�=�i�1�E1�芙H�=�i�L�-j��w�H�=@j�L�5�"��4���"���tcf.�H��c�E1�H�H��~H�7j�1�H�DH��I��L��L����!
A�>�
�=A"���A��H�� D;%5"�r�L���_"
�
G� f/���H,�L���"
L�%9c�H���f���H*��#
E��H�ٿ�=�!�H��H�|�HD�H�5G�����H�=vi����H�������H�E�dH+%(�HH��1�[A\A]A^A_]�fDH�=1i�A��H�H�� H���ED;%R!����������H�i�M���H�5��H�H�H�1��������D��h���:���f��\��H,�H��?����DH��H��f��H���H	��H*��X������H�������� ���������v�����������f�L���x�H�5���1����L���]�H�5���1��z�����L��H���uf.���UH��H��dH�%(H�E��9��H�U�dH+%(u�����g����U1�H�="a�H��H��dH�%(H�E�1���h�� ��o�`��o
a�f���fH~�H��yf�W� �`�H�E�dH+%(u�����f.�UH��AWAVAUATSH��(D�-(h�dH�%(H�E�1��=�g�tD�o��g������߾�A���H��g�I��H����E1���t/M��E1������A����g����g�A��I��A9�r؍C�L�u�L�}��E�H��M�4��+D�C�A�L���A�<�H��I��������
����u�A�$L���D���z�����
��H�E�dH+%(uDH��([A\A]A^A_]�@����f��W���H��f�I��H�������
�����
��D��UH��AWAVAUATSH��8H�}�H�OD�=�f�D�-�f�dH�%(H�E�1�A���=�f�H�M�tD�oH�If�H��豐�-"f���H��H�=je�L�u��H��L�e��DD���L��D������y�$����8t��	��f.��]����������8u~�L������=�e�tր=�e���H�E��=�e�L�`���=�e����H�E�L�`H�E�dH+%(��H��81�[A\A]A^A_]�@�=ke�u�=ae�u0H�E�����@L��ھD���E������=1e�t�L��ھD��M�@�]���L��ھD���E���?���=�d�t?L��ھD��M�@���L�e�I���=�d�� ���H�E��x�|�����L�e�I�����H�=�c��~��5����D�@��UH��AWAVAUATSH��XH�}�fo� dH�%(H�E�1��=od�H�E�)E����=Ud�H� H���HE�H�5*�1����H�=�T����= d��_H�E��=d��	d����Ã���� ��-�I��H������A����H��1�Hc�L)���H��1�H�pH��H�M�H��L��H��H��oL�I��H��H��o�o@�oZAMXAE
BI9�u�L������Zc����H�M��x�E1�L�aD�=.c����Ã�v{��M�4$�Y�H�E�H������A�fD����H��1�Hc�L)���H��1�H�xH��C��H��L�I����C��I��I9�u�H�}��������t[E1�L�m�fDJ���fDH��y'�f����8uI�$�L��<�����=^b�uԋ��I��H��I9�r��Hb�I��I�� I9������1�H�}����H�E��=b������=
b�t#H�U��H�5�1��~���H�=�R���H�E�dH+%(u*H��X1�[A\A]A^A_]À=�a��������H�E���D�@��UE1�H��AWAVAUATL�%f.SH�>.L��H��H��XdH�%(H�E�1��}���[	H��0���1��H���H�H��8����e�1�H�޿H�d���H��0����(���H������H���!���=�`����=�`��+��`������Ǿ ��H������H������H������������������`��=�`��D2fn�fo�fl�)������H����������������=>`�D�=��H�!�L�%��LD�D�5q�D�-:`��I���H���AWE���M��D��H�5��1����f�H�=�_�H�_�)h_�fo�� q_��4�H�=
_��X�H�=�^��L���_�1�H�=-X��O_��2��=�_�D�5}_��AYAZ%�A��@A	ƀ={_�D�������I�=Q_���H���������Hc�H��H��?���H��D�A_�HDž����I��H��1�L������H������H������H������H���H������E����L�������=�^�t$����A�E�������=�^����CA�]�=���I�����I�EH����E����������E1�I����M�u�=M^��_^�tA�]�1�N�<����I�UM�A�L�����&����������������H��������������7�����V��I��D;%0�r��������=�]���L������L������1�L��L���T��L������L���E�1�L�������������H�H��H��L9�sH���H��I	�H������H������H������������HH������H������H������I�}L��H�^�������������I�� ;0]��>���L������L���?���=�\���H�=�\��&��5�\���t!@H�5�\�H�=\��5��
w\���u�H�=�[��H�=x\��S�H������1�H������H������7��������=������1�H�=�T��{\����o�T��o�T�f���fH~�H��yf�6� �=E\��T������H������1�� \�������O��H�=D[���H�=�Z���H�=�[�觅�=�[��;��[�L������1�L�-$T�L�%=[���tnf�I�ME1�H��~I�G1�H��I��L��L���-
���I�O���A���M��H�5��L���1������I�� ;Y[�r�L���
�
�� f/����H,�L����
D�%}S�H����f���H*��F
H��D��H�5d��1��x�=�Z����H�������0�H��������Z�L�`��t@I�<$��I�� ���;�Z�r�H���������H�E�dH+%(�?H�e�1�[A\A]A^A_]�L���(����A�1�M��H�5\����I�� ���;IZ����������\��H,�H��?���=Z�H�
��H����HDˀ=�Y�H�5ӵHE�1��x�H�=�J��|���=�Y��t���H��������c���H��H�5z��1��4�H�=eJ��8���=�Y�������qY�H�5^��1���H�=3J�����lY����}���H������������OY��c���H��H��f��H���H	��H*��X�������3���
Y�������D��X�E�����=�X�������=�X�����H�`�����H����fH~�H�5�1���@�H�=qI��D���*����5�X�H������� H�
���Q����H�=����H�=1I�����-���H����s��L���1����M�������DH�������\��H�5���1��y�H�������=��H�5K��1��Z�L��H���d�g���f.���U1�H�=BP�H��H��dH�%(H�E�1��Y��@���oP��o
 P�f���fH~�H��yf�w� �O�H�E�dH+%(u���
��f.���UH��AWI��AVAUATSH�eX�H��H��HfoF� dH�%(H�E�1�)E��N��-/X��H��H�='W��b�H��蚁H�E�H�E��D��H�����5�1ҋ=%X�H��H��H��I�G(�4��E�H���������H��Hc�H�E�H��H��H��H�H)�H��H���=H���L�u���L�������u	Hc�I�D�H�}�1�����=�W��#�=�W��N����t
���t�D�%}W�1�L�u��I�G(L��D��L�,�Hc��E�H��H�E������uI�GI�G(L��D��Jc(�E�H��H�E�������uI�GI�G(1ɾD��B�(������uI�G H��;���j����"���DH��;���P���������1ɾ������DL�u����E�L���^�����f�H�E�dH+%(u"H��H1�[A\A]A^A_]�H�=YU��ă�������f.���UE1�H��AWAVAUATL�%F&SH�&L��H��H��hdH�%(H�E�1��p����	H��0���1��H���H�H��8������1�H�޿H�����H��0����h����H������H��������Y����U��������mU������wU������Ǿ0�S�H��x���H������H��������������������-U��=#U��D2fn�fo�fl�)������H�����������������D�-�
�D�%�
���T���E��E���‰�H�5q�1����f��fo� H�=gT�)
�S��S�
�S�)T�)
T�%T�H��S�H��S�H��S��WzH�=PS��{~H�=S��o~�9T�1�H�=PK���S��U���=
T��H������E1��9�Hc�H��H��?�:��H��D��S�HDž����I��H��H��x���H������E���OL������D�#�=�	��I����H�C(H���7E��tHE1�D�1�N�4��X�A�H�C(F��E�������B	�I��A9�r̀=JS��H�=-S���L������L������1�L��L���P��L������L���A�1�L����D���������H�H��H��L9�sH���H��I	T�L���H������H������L���������L������H������H�{H��H����������_A��H��0D;%�R�����L������L���;���=PR���H�=R��"{D�
R�E��t%fDH�5�Q�H�=2Q��-D��Q�E��u�H�=�P��H�=�Q��I{�=����1�H�=I���Q�����o�H��o�H�f���fH~�H��yf�P� �=�Q��H���H��x����=�Q�1�L�`��t'DI�<$1������������I��0;pQ�r�H�=gP�H�����}H�=P���}H�=Q��y�5=Q�����L��x���E1�H���L�%]P�DE1�K�t7K�<�L�J�43I���<
I��u���H�����L������L���I�O(A����;��VH�5�AQM��L��1��A��I��0���D;-�P�ZYr�L�%�O�E1�L�����I��L���u
f/]� ���H,�K�D=L��I��(�
�B;I��I��u�H�����H����f���H*�����
H�ڿH�5����2�H�����H����f���H*��������
H�ڿH�5������H����H���qf���H*�������}
H�ڿ1�H�5������=tO�����H�������j�H��x���L�`(�ZO���tfDI�<$��I��0�P��;:O�r�H��x����<��H�E�dH+%(��H�e�1�[A\A]A^A_]���������D�5�N�E1�L�������DA��D;=�������H�C(D��L��D��H���Dž������������p����y��F��H��VH�5�������\g� �H,�K�D=O1t=����H��H��f��H���H	��H*��X�����H��H��f��H���H	��H*��X��w���H��H��f��H���H	��H*��X�����H���H���������H�����fH~�H�5ѧ1�������H�����������M��B��������=�M���׾���H�xM�I��H�����nM������M��E1�A��I������8M�A�E�A9�rߍC�L�����L������Dž����H��M�$��'�C�A�$L��A�<�H��I���������L��u�A��=�L�L��������]����%�DH�={�������H���H���p���M����=�L���}L���H�5��1����=^L��H���Y��H�RL�I��H�����������E1�������L��H���fWfDH����������H�5��1����H����������H�5���1������c�f.���UH��H��dH�%(H�E�1���K�H�E�dH+%(u�1������fDUf��H��AWAVAUATSH��H��H���fo�� ��,����5]�dH�%(H�E�1�H�E�H�E�)�p���E�)M�E����H��P���D��,���I��1�H��8���H��H��@���H��`���H��0����>f.�H�L��p���L�m���L���
Hc5�J�L���
;����H��8���1���J�����jH��H���1�AWH��@���L��A�L������ZY���H��0���1����H��`���H+�P���Hi�@BH��h���H+�X����J���H��E���L��p���L�m��L���
L��fH~��K
��,���H�R�H�p�HE�f(ȿ�H�5]�fHn����L����L����H������H�5b�f(���H�������fHnӿ�^�H���H�5`�f(¸���1�H�U�dH+%(uH�e�[A\A]A^A_]����ff.�f���UE1�H��AWAVAUATL�%fSH�>L��H��H���dH�%(H�E�1��c���0�=�H�u�=�H��
��H�f�H�_�H�E�H�E�E�E�E�萑1ɺ����1�1���	H��H=����L�����>
I��H���oH�=z�L�m��I��1�L��L��H�������������tAL����H���o�	������f�H�U�dH+%(�cH�e�[A\A]A^A_]ùL��L��H���[���L�牅�����T�H����	��������u��=�G�t�f�H���=���)E�)E�H�E�)E�)E���H�=��z��D�=��H�����D9=y�H��������A���聐H�5:�D��1�E1��x���5.�f�fo%v� HDž0���HDž`���)� ����8���)�P����h�����uI��H�L�� ���L��P���A��L����Hc5�F�L����H�����	D;%����1ɺ����1�1���	H��H=��h���H������1���F����AWH�U�1�jH��A�1�L������ZY���1�H������s��H�����H+����Hi�@BH�����H+�����"���H�����L�� ���L��P���@L��A����L��fH~��'���H�5ޥf(�fHn����L���L���������H�5ߥf(�������fHnӿ�^��H�5�f(¸���D9=T�����5�1�����fD�#�����fDH�߉������Z�	����������T�E�����d����58c�H�r�1�1��$�H����	������5c�H�0�1�1�������L��H����O���D��UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����ff.�f���UE1�H��AWAVAUATL�%VSH�.L��H��H��hdH�%(H�E�1��0_���$f��H�E�L�e�)E�foF� E�����H�E�1�L�}�H��x���L�52���L�-QV�#f�H�L�e���L���;��sN1�L������1�L��L����o��uyH��x���1����H�u�H+u�Hi�@BH�E�H+E�y�H���L���`�L���^M� fH~����H�5�f(�fHn��^
!� �T��1�H�U�dH+%(uH��h[A\A]A^A_]�L��H���)N�4��@UH��H��dH�%(H�E�1�=�B���B�H�E�dH+%(u�����fD��UE1�H��AWAVAUATL�%vSH�NL��H��H���dH�%(H�E�1��m]����A�A�A�w?�Hc�H��H���0��fox� f��H�E�H�E�I��)�p���]�)U�]�E����D��D�����M��Dž8���H�C?H��H��H�� ���H��p���H��(���H�E�H��0���H�� ���1�L������D��1�1��8���H�ʾH��H������I	tD9�rߋ
}�����H��P���E1�H��H���H��`���H��@���f�H��H���1��r���<���t[E1�D��<���E��H��L���-�A��D9�s$DD������A�VH��L���Y�A��D9�r�A��D;%�r�D��<���H��@���1����H��`���H��h���H+�P���H+�X���yH��H��@BHi�@BH��(���E1�H�4��H��H���1�����x���tRD��I��D��E1��I��M9�t$M�us�D��I����<����N�����<���M9�u܃�;*�r�L��A��H��@���1��D��H��`���H+�P���H��h���H+�X���Hi�@BA��H��0���H�4��D;%��������8���E���1����H�5�����L��(���L���L��fI~�����H�5��f(�fIn����L��0���L���d�L��fI~����H�5��f(�fIn��h���B?�98?�tWѥ8�����8���A9��W���D�����M��L��E�����A�������H�E�dH+%(u+H���1�[A\A]A^A_]ÿ
�I���L��H����I������UH��AUATSH��8L�-�>�Lc%�>�dH�%(H�E�1���t}��txH�u�H��茑��xh1�H��I���Z��M�H��I�E�����H��tH�`>��5n\�H�ٿA�E�P1��C>�H�K��G�����;(>������1�H�U�dH+%(uH��8[A\A]]�����ff.�@��UH��ATSH��H�$H��H�$H���dH�%(H�E�1�H���L���������{�����1��ϸ����{� L���������t"�������t��u�d������D�{�x���H�E�dH+%(uH�� 1�[A\]��F���fDUH��AWAVAUATSH��H�$H��hH��p�I��H�vI��L����H��dH�%(H�E�1�H��x��;��D�5�<�L��HH��H��x�H��I�\HH9�HF�1�������H�t
�H����t
1�H��f�O���t�McfAn$�H�����f����L����I��fp��I��
Dž��
f����Dž��fօ���1��L����HDž��Dž��H��H��H��A�|$L��L)��H������;�1�L��HI��H��x��|��fA��L��H��p�E��A�|$H��x�A��Mc�J������IH��xTH��H�U�dH+%(uKH��h[A\A]A^A_]�H��H��p�H��L��H��A�|$��H��ŀ���DH�������2���f�UH��AUATSH��H�$H�����dH�%(H�E�1�Hc�H��H�� �H��fnL�� �L����Dž��	H��
fp���H�H�� �H�5�:�L��H��0��1�fօ(�f������
1�L��L��H�5j:�f�����V�
�����{L���H�U�dH+%(uH���[A\A]]��B���f�UH��AVAUATSH��H�$H��P�:��HI��H�� H��A�� dH�%(H�E�1�A��A��H����1����� D��Dž��f����H����fD����Dž��Dž��D����D�����JH�U�dH+%(uH��P[A\A]A^]��v���fDUH��H��H�$H��P���dH�%(H�E�1�A��H����HDž��HDž@�H�����H���D��Dž��@f����H��8����� Dž��HDž��H�����~H�U�dH+%(u��踷���UH��f��H��AWI���AVAUATSH��X������fo{� dH�%(H�E�1�@��H�st�5PV�HD�H�q�HDž��HDž���H��I��1�)�������)����������H�E��
��H������I�GH����������L������1ۃ��5�U��1���H���跏H�������+�����+H������������I��������)��A�������A�����A��v����}��n���A�1��c���A��Z���A���L���A��C���H�=F��1�� ���Dž��������D�������A��D�`��Hc����H��H����H�=���ծ��H�=��H��Ʈ��H�CE�����}����D��H���&p��1��?����1�H����I�L������}�苳��A�肳��A��y���H��0����}��H��H���������H�����}��J���H������1�����A��#���A����H����A�wA�?���H����������EDž�����������Q����=�5�Lc�I��L-�5��7���������5�S��Hc�M�EI��Hi҃�CD��H��2)‹�����i�@B��1�A)�H����Y�Mc�L��L��L������H��xH�����uE1�1��fD��A���;���RD��A�uL��L����H��y�H�='�L���������L�����L�����L����L���^�� fH~����L��H�5.�f(ȸfHn��^
`� ���L���[��]�L��f(�f���L��H*��^�fH~��m��/�f��H�5�f(ȿfHnÃ����H*и�^��!��L�����L��fH~�����H�5�f(�fHn�����H�E�dH+%(��H��X[A\A]A^A_]��i�����������=�����������;y�����������A�L�����衰��L������A�?1�H������L���6���A��5aQ�1�D������H����L��P����<�1�L��L������+���H��0���H+�����L��Hi�@BH��8���H+����H�4��L��L����I�1��ֲ��;������L��������fDH�=���̪��H�C�
���A�H�������H�DH��0����JH���������@H�=ɕL������L��������L������x����]��������UE1�H��AUL�-��ATL��SH��	H��H��8dH�%(H�E�1���L���B1�A���r���������1��D���� � H��1��<�f�
�1��v���H��1�H������
H�5��H�=+������x�
o1��5}O�H��1���f��P1���txH�]�1�H������H������+1���~*1�DH��H��H��H=1�H���9�0��H�=�0����H�E�dH+%(uCH��8D��[A\A]]�H�=�A����������H�=K��t����j���L��H���;躯��f.�UH��AUATI��SH��HdH�%(H�E�1�輔H����L�m�H��L�����E1�1�A�L��L��H�����uOL��L�%-����L��H��蝹��xi1�L��H���n
H�E�dH+%(��H��HH��[A\A]]�L��L���-�L�����5�M�1�1�H�d��χH��1������5�M�H�s�1�1�誇����5�M�1�1�1�H���與�g���莮��ff.���UH��AWAVAUATSH��H�$H��H�$H��xH�,L�%EE1�H��L��dH�%(H�E�1���I����H���H���q���d�����H�������d������=�����K��H���L�����D�5��H��H��h��葰��D��L����I��D�Hc��R��d������Mc�1�E�~�E��7�f�A9ߺ,L��E‰���T���3��A9���H��h��L��L���uU��t�H����������8��5L�H��1�H��1��L���RDžd����3�L������ ��H��L������5�K�L��1�H��a1�讅H�E�dH+%(�7��d��H��x [A\A]A^A_]�H�=h������1�L����RH��h��H���i���H�����I��H���f�H�x1�HDž���)����fo.� ������H�5����1����I�F(�H�5���P1����M�.M9�t+I���I���D�x�M�mD�����M9�u�A�V��H�5��1������}�H�5��1���~���L��E1����Y����D�5^J�D��1�H����D�H��h�����H��H���H��p��1�����H�������^�5d�H���@�����H���@�H���(�H��耯H���8�H�����1��ʯ��L�����H�����L+�p��H+�x����Mi�@BL��M�,L����H����5�I�D��1�M��H���A���g�D;5L������L���"�L��fH~��U���H�5L�f(�fHn��&���fDH��h�����a����Mi�@BL��M�,L����H���
��5�H�D��1�M��H�@��A���ǂD95���Z����[���D��d��������H������8輕H�
�H���5�H�1�1��y�D��d��H��D��d����>���fD��d��譽����H������8�d�H���H���fDDžd������f�H����������'��5�G�H�ּ1�H��1�������L�����H�߹ ��L�����5�G�L��1�H�j1�要���H������Ǻ�跔�5�G�H�E�1�H��1��t��z���L��H���d4�o���f.�D��UH��H��dH�%(H�E�1�D���t�H�E�dH+%(u�1���"���f���UH��SH��H��dH�%(H�E�1��(�H��1�E1�E1�j1�H�޿�1��y���XZ���t�H�E�dH+%(uH�]�1���赧��D��U�H��AWAVAUATSH��(H�}��=t�dH�%(H�E�1��(���H�����I��L�-E���DH�U�������������5-��E�L�}ą�t5M��1�L�}�D1�L��L��L��������������I��;��r��E�H���E1�jE1�L�����
��1��t����
��XZ���d���1�f�I�<�1�H��葧��;��r��D���@L���h���H�E�dH+%(uH�e�1�[A\A]A^A_]��s�����UE1�H��AWAVAUATL�%vSH�NL��H��H���dH�%(H�Eȋ���,�����A����=���H��踵���=���I��襵��I��M������H���������M�fH��H���1�L�����H��@���L�����L�-�} M��I��I���@A�G���I��;o���1��L��E1��H�1�A����������L��*L��@���ƅh���bL��x���Džt���H�E��آ����y���������A�W���~������H�=a�謹��H�E�dH+%(��H���1�[A\A]A^A_]�DL�����L�����H��0���1�M��1�诩�����L��,�����tUfD1�L��H���L��蔼�����M���j���I��9�rӅ�t1�DI�<�1�H���A���;?�r�H��@���1��;���L��@���L+�0���L�����L��H���L+�8������
����t$E1�H���fDC�<�I�������A9�r�L�������趠��L��讠���x��������tF����H��S㥛� H�5��I��I��?1�H��L)�H��H�����耸������D�e��[�H�5�1���X���H������H��S㥛� I��L��H�5b�H��?Di�@BH��H��H)�1�I��H�f�����C�D%f��f���H*ȋ���H�51��H*Ћ��f(�������^�f���H*и�^�蹷�����f������H�55���H*�����^�f��H*��q��^�f��H*���Y��b����a���D�
B�H�����I��@B���3����R����A���H�=�����1�H�Ķ�%����軫��L��H���.��UE1�H��AWAVAUATL�%�~SH���~L��H��H���dH�%(H�E�1�Dž,����=����1�H��H����1��H�E1ɹ�����*H��y A�����ƅh���bDžt���H��@���H��+���H��x���H��@���H�����H��1�H�E�����Å����("��A��D%"�������D��H��H��������H�����H���F��E��tfI�ŋ�����H��,���E1�H�����L�5{����f���!�A9�H�����H�����L��IC�1�諸��������A��I��E9�uƿ'E1����H��0���1��k����
U���t>�1�1��$��耛�����q��1�1��$���h������C��A��D;-�r�H�����1�����H��@���H+�0���H�����L��H���L+�8�����Dž,���H���E1�jH��,���E1�1��
� ����h���XH�����H�����ZI��L�,�E��t@I�?1�I���z���M9�u�H������Y�����蒝���
���tH���VH��S㥛� H�5ë�I��I��?1�H��H��H�����L)��*����DD� ��
 �1�H�52��������H������H��S㥛� I��L��H�5�H��?H��H��H)�1�I��H��踳��i�@Bf�f��H�5��D��H*��~��H*ȸ�^��{���H�E�dH+%(��H�e�1�[A\A]A^A_]��H�����I��@B�P���@蓲�����~������H�=��Ȳ���fD������H�=r�H����1�����蕧��L��H����)���D��UE1�H��AWAVAUL�-��~ATL�%_�~L��SL��H��xdH�%(H�E�1��`9���f�
z�1�E1�5w<�)E�fowy ��H�v�1�H�E�L�5��E��DvL����
I��H�����:�H�=+���H�L�,@I��L���n���H����I�<$N�l(�H�������L��I�EA�D$A�EA�D$pA�E��
I�L$8I�|$8A�EA�EH9����DH�	���H9�u�A�UE�MM�ER�P�
��L��1��5{;��ru�{�L��Y^��
I��H���%�����
��d���L�m�H�E��8�1�H��x���H�E�H��p������?H��x���1�����1�E���
�R�
H��p���1���H�E�H�U�H+E�H+U�yH��H��@BHi�@BL��E1�H�4���������f�I��D9=����H���K�H��A��t�yt�H�9H��h����U�
H��h���H��I���rD�HpD�AE9���H��H��h����r�
H��h���I��D�AD9��^I�F8I�V8E1�H9�tH�A��H9�u�D�AE9��O���I�H�5��5�9�1�1���s��
L����L����x������E����x���f(���5�9�f(�1��H�
�H����d����sHc��L�5����~H�@M��M�,�I�<$I���@���M9�u�L���3���H�P��N�H�E�dH+%(��H�e؉�[A\A]A^A_]�1��|�����
��;����������5�
���H�	�5�8�1�1�H����r��
���I�H�����H�H�t�����5�8�f(�1��H�
�H��A��r�:���L��L���u%耙���5n8�1�1������H���Ur����UE1�H�
�~H��~H��AWAVAUATSH��8dH�%(H�E�1���4H�u�1�菚���	���~1������c���;��|�H�u�1��`���HiU�ʚ;HU�HiE�ʚ;HE�H)‹
o	�H��S㥛� H��H��H��H�Ӆ�tC���H�5�X�1�臭��H�E�dH+%(��H��81�[A\A]A^A_]�L�%��I��I��1��
K�L���H�C��L��L+5N�L+=?��2���1�I�ؾL�
u�H�
\�L��H�i�����H�=�toL�
��M��M��L��L��L�-!��IN�H�@�1����H���H9��t.L�
G�M��H�=��M��L��H���IN�1�蒖��f�f�ɾL���*
j�L�-Ǭ��H*�L��H���^��V���H�=^�u$H�U�L��
�ئ��H�9����@f�f��L���*
�H���L���I*��^���H���H9��t�f�f��L���I*�H���L���*
���^�讕���d���H�=�H���1�菕����%���耖����UH��H��dH�%(H�E�1�H�E�dH+%(u����K���ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u��������ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u��p����˕��f.����UH��H��dH�%(H�E�1�H��tUH��蘎��H�i�H��H�g�H��t
��p��1�H�U�dH+%(u#��DH�5J��1��=����Ӹ�������?���ff.�@��UH��H��dH�%(H�E�1�H��tUH������H���H��H���H��t
��p��1�H�U�dH+%(u#��DH�5Ϫ�1�譩���Ӹ������诔��ff.�@UH��AWAVAUI��ATM��SH��H��H��8dH�%(H�E�1�H���L�5C���Lc�E��[E��\E���UE���A��`H��H�H��Ic�H��H��H��H�I��Hc�H��H�H9��H�A�H��E�H��
H�E���H�K�E1��<H)�I�|�1�H�M�H��D�E�H��貔��D�E�H�M�I��L9}��[E��[D��A�����%b�A1�D��H�H��H��H��H9�HO�H��E��u�H9�}�A��XA��Y�-��t�I�t�I�D�H��I�T$H)ǃ�tH�H��H9��m����H�H��H�P�H9��R���H�H��H�P�H9�u��=����A��`H��H�H��Ic�H��H��H��H�I��Hc�H��H�H9�H)�H9�~�E�������H��H��A��ZI�T�I�DL��-f.�A��XtL A��YtI�L$H�H��H9�IC�H9�u�H�E�dH+%(�H��8L��[A\A]A^A_]�@��udH��H)�H��tNH��I�t�f�H��H��H�f��oH��f��H9�u�fo�fs�f�fH~�I�����H��H�<Md�����I�D�I�t�fDL H��I�T$H�P�H9�u�����fDA�A�����I�D�I�L5��*�A��XtL A��YtI�t$H�0H��L9�HB�H9�u����H��L��1����������%���DUH��AWAVAUATSH��HD�E�D�M�dH�%(H�E�1�H����H��A��A��A�ͅ��KH�E�H�� D��E1�1��� A������H�����I��A��tUE�����E����E����I����H%�H�U�dH+%(�4H��H[A\A]A^A_]�f��u����Et��H��H��胗����t�H�������u���ǀH�=q|褤���Z����1�H��L���ې��E���Z����-���H�U�1�Hc�H��?H��H���#������H�}��B���H���1�1������Hc�薘���	����1�����E��є��Lc�L���v���1�H��I�G?H��H�M�H�<�H��H�}�H���>���H�U�H�u�1��o�������L���/���I��H����H�U�1�H�������}���H���Hc����~9L�E�1��fDH��H��L9�sH�‰�I��H��I��M	�H��H9�u�H�u�1�L������������L���2���H�}��)������@����H��H�sHI�H�H��H������H���+H��fHn�L��fo
�k H��fo�k fl�H��L�Dfo�H��f��f��B�H9�u�H��H����~���H�I���r����H��H���@������C���H��������.���ǀH�=�y�]��������H�}��7������f�H�}��'����}�������H�E��p���H��I���u����u�L���
���I�I�w�H�P�U���H�.�H��t*��p��~ I�WA���1�H�5yH�
�U�����L���G����?���f�1����f��k���H�����}�H��H�E��ӆ��L�M���ulE�E��~dD�m�1�L�m�H�]�L��D�e�I��D��H���-�����t"L��H��L9�sL��D��H��H��I	<�I��D9#�I��D�e�H�]�D�m�L��藈��H�u�1�L��蹖��������L���ى��H�}��Љ�����1��%����/���ff.�@��UH��AWAVAUATSH��xL�gHc_(H�����dH�%(H�EȋG ������G$�����H��
���p�����H�G0H��������1�L��Hc�H��?H��H��������H�����D�`A���tV�p���I��H���u���D��L���
���I�EI�u�H�P�T���I��H�*
�H��t��p���qL���_��������H��L�e�D�����L�-���L��PE���1��f���L��1����H���1ҾH�H���D��mD��xH������H�����H�IH��������n�{���L�5t�H������ZA��YDž������D9�uA���������9�����������������������	ȃ����������~5H��������1�L������L������H�5�v����L�5��A_XA���lH�����1��Ԏ��H�����fo����E��`H��h���I��)����E����H�[E1�L�����HDž����H��L������H������HDž����D������M��A��L��������������iD������H����A��I��������H������I��E����A��E��I���HË����H������I���Z�E��1�H�I���H������I���7�E��hH�H����E���g
I���H����I���I��H�I���`���I���H������1�H�މ
1�胙��D�����H�����E��y&E���E��uA���uE��dE���
H�����������1�H�������H,����A��dH�������t&H��H�����H+����H9����}H��9���I9������������wA������h��h�����)�9��VA���H��h���1�I���H�����������;9��nj��Lc�L���l���1�I��I�G?H��L��H��H��H����9���H���1�L���h�������L���(���I��H��trH���1�H���������b��xLH���;��}=Hc�H���H��H��H9�sH�����H��I	�H���1�L��������tL���>���L��E1��3����������~��H�5�s�1��t����ϋ��1�L��Hc�H��?H��H���Ɛ������L������������H�����H�����L)�L)�y
H��H@BHi��f��f�Hi�ʚ;�H*�H�������H*��X�H����f���H*��^���L��������������H�5�r诚��H�=�賊��������������L�=������������wH�����H�����H+����H+����y
H��H@BHi��f��f�Hi�ʚ;�H*ȋ������H*ƒ������f(��X���x���M��t`A��p��xUf�f��H�50���*�A��`�^=] �H*ȸ�^�f(��^
�\ �Yw\ 躙��L�=��A���uA����uIc��H��H�����H�������
��H��1�E1�H��A������`���A�������I���E1�E1�A�����fDK�dH��HË;��xG袂��H���L�=�H����C,A���A9�LG�A9�DB�I��D9�~I����@I��D9��E����E����!�A�������������L���D������E1�1�A��fDH�=�D��������tC��A9�DO�9�L�H�
^�I�����D9��D��I��D����������������E1�1�D��������p���D����M��A��DH�=��D��衆��H�5��������E1�E1�D����~w�����~cE1��#f�H�5��A����D9�����D�H�H�@H��H���8����D9�u�H�5|�A������9�|�E�p���*I��D9���9�����p������D������I��D����D��������p������A�����dDž����A�����1�fDIc��I���a���I��E����D��1�H���؂��A��������E1�L��E��A���*f�H���H�A��A���D9�����D�H�H�@H��H���8������y�L���E~��L�=N�������f�f.�z��M����HDž����H����~��A��p��xH�=L�����L�=�������������A;�`�L������������S���DI��D��E���E����A�E�����������D��f�f�L���f��H��L��ofo�fo�H��fd�fo�f`�fh�fe�fo�fa�fi�f��fo�fe�f��fo�fa�fi�f��f��H9�u�fo�D��fs����f��A��fo�fs�f��f~��f��D9��E��E)�E�P�A�����C~f��fd�fo�f`�f`�f��fo�fo�fp�Nfe�fe�fa�fa�f��fp�Nf��fo�fa�fa�fp�Nf��f��fA~�fp��f~�D�E��A��D�A����Lc�G�D�D�FE9�~mMc�G�D�D�FE9�}YMc�G�D�D�FE9�}EMc�G�D�D�FE9�}1Mc�G�D�D�FE9�}Mc���G�D�D9�}
Hc�A�46�L�������������{����������������A9�DG�9�C���������A��9����������������D��A��D������A��Hc���H������H��p���H�������H��p���1�H���A��������H����f�f�f����H��H��ofo�fo�H��fd�fo�f`�fh�fe�fo�fa�fi�f��fo�fe�f��fo�fa�fi�f��f��H9�u�foȉ�fs����f�ȉ�fo�fs�f��fA~��f��9�����)�D�J�A��v}�~7f��fd�fo�f`�f`�f��fo�fo�fp�Nfe�fe�fa�fa�f��fp�Nf��fo�fa�fa�fp�Nf��f��f~�fp��fA~�A�փ���toHc��AԍP9�}^Hc��AԍP9�~MHc��AԍP9�~<Hc��AԍP9�~+Hc��AԍP9�~Hc҃��A�9�}	H��A��ly��E����������D9�AGĉ�����������D9�DC�A��D������E9����Yf.�H���H�5��D��B��1�����H�5�����A�����;���L����x��������f�f.��4�.A��p��x�
����L�=���H����x�����L�����I�~X�C%H����H����D�������������H���I��H���������I�~XH�H�����i%L�=B��I�����H�����H�{X��$H�����h蔑��H�{X�+%L�=���b���������������D������A�Ń������ �������������A9��M������f�f.�����E��pE���e���H�5=�����x����^�R �|���HDž����L�=Z��M��������|���@H��H��f�Ƀ�H	��H*��X��^�E���A�E����������y���f�E1�1�1�����)�D���H�5]��1����L�=��M��ubE1�A���������Dž����Dž��������E��pE����������f�f.��a�������HDž�����V���A��p���R���E��1�D��D��E)�H�5ˏ��Z����������Tf��E��f�L�=+���I*��I*��^���P �\�M���.���E��pE������Y�P ��H�5h����L�=�����L������M��1�L����}��H�����H�����H+����H+����yH��H��@BHi�ʚ;H�����f�Hi��H�H�A8H=�ɚ;v>H�SZ��/�DH��	H��H������H��1�H��H��H���gf��H*��^kP H������H�� ����CP���H������Hi�8����Hi�0���ʚ;H�Hi�(����H�C@Hi� ���ʚ;H�H�CHH��tI�������I����`!H����H������H��H����!H�E�dH+%(��H�e�1�[A\A]A^A_]�������f�f.�����������E��pE��x-H�5ٍ����x����^bO �-���L�=��A���tA�fE����x����������5���L�=������Z��y�H�ƒ�f�H��H	��H*��X����1�A��pDž��������������)����A���E1�A�����1ۅ��4��L���t�����I�~�
 H�V���H`�Q�P`;���5H�x�X H�1��H�xh��H�!�����ƀ�H�phH�����#H�������t�H�xh�
 L�5���������������H�5_�1���ϊ��L�=����e�L���[s���h�I�ED��H�5�aH�1�虊���m�H�}���Hc��1������H��H���H��H9�sH�‰�I��H��I��M	�H��H9�u���f��1�E1�1����AƇL������M���H���H�x0�S#H��������u��f�HDž����L���������f�UE1�A������!��� H��AWAVAUATSH��H������1�dH�%(H�E�1�����1��� H���u��fo���fo%���H����fo-���fo5���H���fo=���fo���fo%���(fo-���8fo5���Hfo=���Xfo���hfo%���x��������H�����jm�������|��H�������=�����tD��pE���8H��H����1��o���H�� ��8H����H��(H��t1��D�����HH��0H���f1��%�����P�
%K ��1Ҿ��8���Y���nD��m�Y�D��x����Y��Y��H,���@�Y�H����Y��H,���H�Y�H����Y��H,�H����H,�H����h�H�H�^�H�xh�EH�N�H����bH�;�H�x�"H�+�H�x0�BH��H������H���Hc����nD��mD��xH�<@H�����L�-��H���E���E����E���E1�A�fDO�$vIc�I��M��H�_?A�D$����H��H���}��H��1�I�D$H���rr��Ic��1�I����~/f�H��H��H9�sI�T$H�Ɖ�M��H��I��L	�H��H9�u�I��E9���r���E��pE���YI���H����
j��E��pH��`���H��E���GH��`���H�����H�����H�J'Dž0���H��H���H������w���H��H�����-H���v��I��M��tA��p�����
1�H��M�����O���I�|$�
1�I�Ɖ�(����5���D��D9���M�A�Ծ#H���Vv��Dž��H��tH�x�
1���������_H���$v��Dž���H��tH�x�
1��Ł��������xH��A���u��H��tH�x�
1�藁��A��M��tA��p���A���D9��<��(������3����VD����D�������>�����Hc�L�-2�Hc����8���D9��~H�����H�����D��Ic��H��?H��H����� Hc�0�������L�<@�I�������L�� ���f���0���A;���y��0���L�� ���M�����)A��p���bIc���z��H��1�I�GH���uo����8���9�(���}`��(���A�ą��VMc�E9��	I���k��L��H��H9�sI�GL��D��H��H��H	4�A��I��D9�8������0����������0���H�� ���`9�������������H������(�����(����8���H����9��������H������H�� H����1�艈����@�%���@�������A��p�������������(���H�5g�1���=���L�-&������,�v��������L�-���M���w����������L�����L�����D�1�E��DO�E��I��sj��L��H��H9�sI�GL���D��H��H��H	<�A��I��E9�|ċ�8���L�����A9��4����~���M�����@A��p��������(���H�5(�1��P���L�-9������(���H�5Z�1�H������$���L�-
�M��tE��pE����A�����0���9���H����h��I���A��pH�������z��d��E��pH��`���I��E����H��`���L��0���E1�M��H�����H�"H���H��H������E��H��H���r�-H���q��I��M��tE��pE�����
1�H��M�����}��I�}1��
H��8���A���}��L��8�����(���D9�DM�E�ž#H���q��Dž ���H��tH�x�
1��|���� ����xH����p��A�H��tH�x�
1��|��A��M��tE��pE����A���D9��M��(���A9��E��L��E����Ic�D�����L�<IC���8���I���D;�����|��D��H��H���d��A�ą���D�E���A��D;#��D��H���xm����t�H���f��H���L���M�E���Z��p��xD��H�5���1��~��H�����8���A��E�l$I��`A9��G���D������� ���A�D9�(��������I��H�������H��L��0���E���~e��D��H�5�W�1��(~��L�-�M��tA��p����A���D9���L����e��A��p����Ic�H����H���I�Ā���
L��P���1�L���m�������qL��8���E1�� @C��H�u�I��D9��>�|��E����A��H�P�H��t"��p��~��D��H�5�1���9}����u�H��p���D��L�e�E��H��H��8������L��A��L�z��1��r���L��1��y��H�������H�H�@H��H��D�pI��A���tU�b��I��H���j��D��L���Jj��I�EI�u�H�P�p��H�m�H��tD��pE����L���c��M�d$�l��1�Hc�L��H��?H��H���q�����#H��Hc�H���1ҾI��H�����nH���D��mD��x����H���I�ƃ�p��������L��0���M��A��f�A��D�Hc�H�IH��H��D�{$A��L�sD�k �C(�z�������L��1�H�H�[��H��I��H�C0H��8���H�CX�`~��H�9���D9��L��0�����~"1ېI�|�1�H���g��H�	�9��M��tH���L���m��L����b��1��o��H�=���z��L�-��A��p�����L�5}E1�L���jz��H������D�����~)1�H�=ր���"i����H�x�A����;��|ً��H�
�FE��E��H�lH�5@T���HD�1��Ez��H�.��H�5JTH�����`H��H����HI�1�H���z��H����H�5ITH�����`H��H����HI�1�H����y��H����H�5HTH�����`H��H����HI�1�H���y��H�=�{�>y��L���6y��H�=�Ԁ�i��L�-c����fDD��pE�������D��H�5��1��By��H�+����L��8�������1�L���i��H��`����=9< H�������8���D��E1�L��L���E��~&@C�<�1�L��I���v��H���D9��Hc�����YH���H�4RE1�H�����H��H��8H��H�I�H9�HG�H��`H9�u�H�SZ��/�DH��	H��H��I��H�����1��Lh��H��`���H��h���H+�P���H+�X���I��yH��I��@B��p����
Ii��f��f�Hi�ʚ;f��I*��H*�H����H*���(����X��^�8�����0���H���af���H*�fI~�M���+f��I*�f�ɀ���*���^��^�8���fI~���H������H�yH��HE��=S�H�������U
��0���H��L�zH�
�zH�5�y���w���=��K
��(���H������L��yH�
�zH�5�y����v���=���=
H������fIn�L��yH�
gzH�5Hy���v����0����=��f(��\�(����YK9 �^��Y'9 ��
H������L��yH�
�y�H�5�x��>v��H�'�f��fInƀ=#��*���^��^�8����N
H������L�KyH�
Py�H�5�x���u���=��fIn��^�8�����	H������L�4yH�
y�H�5Bx��u��H���f�fIn΀=����*���^���0����Y�8����^��]	H������L��xH�
�x�H�5�w��5u��H��f��fInƀ=���*���^��^�8����^�0�����H������L��xH�
�x�H�5vw���t���=��fIn��^�0����^�8����hH������L��xH�
zx�H�5)w��t��H�m���p��������L��8�����E1�f�����E1�L�e�I�SZ��/�D��f�L��wL��H�
Mx�H�5�v��	t��H�S@f�H��	H��I��H���=��H*���L�xL��H�
0}�H�5_v��s��H�SHf�H��	H��I��H���=����H*��zL��wL��H�
�|�H�5v��ks��H�T�I����D9���A��H��f�E��A)D$L�Pw�%L��A)$�%I�D$H�L�H�@1�H��H��AU��xx���=�X�CPZ�����H��v��H�5�u��r�������p���{H�=�̀�b��H��߀���H�=gt�@r��L�-y߀M�����A��p�����H�5Ut�1��^r��L�-G߀�o�A����H�5�s1��8r��L�-!߀I����Y�H�=Ct��q��L�-߀M���\�A��p���M�H�5�N�1���q��L�-�ހ�.�H��H�ڿ1�H�5�s��q���
1�H��L�-�ހM���D��n����(���A�ĉ����\�H����(���1�D����AVD����H�5ts�������\q��XL�-DހZ��ǃp������H�{��H�ހ�H`9��t#@H�pH�x0��	H��݀���9H`u�H�x��H��݀H�xh�H�=�݀D������H��h��A9���H��`���1�H��H������`��H��`���H+�P���H��H��h���H+�X����xH�
f݀H�����5�3 D��p��8���E����fo�`���H�yh)�P�����H�݀ƀ�H�xh�.H�݀H����	H��܀������(���D��1�D�� ���H�5 rD��8�����o��L�=�܀D��8����9�H��H�ڿ1�H�5�q�o���
1�H��L�=�܀M���^��zl����(���A��A���~��
�r��L�-X܀�[��
�r��L�-B܀A���D9��E�D)�D��H�5�H1���)o��L�-܀� �DH��s��H�5�q�n�����fDH�1s��H�5�q��n������fDA��D;��g���L��8���L��H��8����V��H��8���H�:H��tH����a��H��8���Lc��H�1�I��E��~/�H�[H��H��I��H�x��V��A9���L��H���H��tK�4dH��8���H���a��H��8�����H���a��1�H��ڀH�U�dH+%(��H�e�[A\A]A^A_]ÿ�;o��������P��H�=c��]m��L�-�ڀI���H�����E��pE�����A����H�52o1��lm��L�-UڀI����W�L��0���E����H�=�oH��0�����l��H� ڀH��0���H��������p�������
�Xp��H��ـH��0��������0�����H�HH�5�o��l���=���������(�����H�
HH�5uo�l���=�������fInǿ�H��oH�5Fo�ol��������)�H�5wE�1��Sl��L�-<ـ�T�H�Hp��H�5o�*l�����H�p��H�5�n�l���2���H��o��H�5�n��k�����H�_o��H�5�n��k���"���H�o��H�5yn�k�����H�G��H�5Wn�k���=���L��A��f�H��L	��H*��X���H�ƒ�f�H��H	��H*��X�fI~���H�=�m��j��H�؀H���i�����p���[���H�5�E�1��j���C���I���H������I�UA���1�H�5�AH�
D����j���U�H��0�X����������=�- ��8���1��A���fDH������H�3lH��HEЀ=h�ut��0���L��lH�
n�H�5�l��>j�����H�
I���ڿH�5E1��j��H�׀�>�L���R�����H��H@B�y�����0�����H��lH�5�l��i���Y�Hi�ʚ;f��f�Hi��H�5�D�H*��H*���X��^��i��H�
wրH�����D��pE���!���H�=�k�i��H�
Kր�	���I�	��KE1����H�5�A�1��1i���}���H�5mB�1��i���e���H�=�A�h���T���H��������M��L��0��������S����UH��jH��AWAVAUATI��H�5oDS���H��(dH�%(H�E�1��h����~6Hc�M��L�-eM�4�f.�I�L��1�I���jh��M9�u�H�=S(�	h��1��L��H�=xԀH��[�H��// ��H�
��~�WԀf��ԀH�5�H�RԀH�K+ ��ԀH�1ԀH�>+ �sԀH�pԀ1�����E1��kԀ�lԀ�������YԀ��u31���������H�E�dH+%(��H��(1�[A\A]A^A_]�H�=OCL�%���Cm��L�-C�@I�D$�I�<$H�E��4L��E1�fDH��Ic�A��H�8u�H�U��1�M�t�H�5�BL���g���H�L��1�H���f��L9�u�1�A����H�=�&�f��1��E1�H�=�ҀH�8ZL���H���- D��H�
1�~��Ҁf�#ӀH���H��ҀH��) �	ӀH��ҀH��) ��Ҁ�ӀH��Ҁ��Ҁ�)���u	H�}��l��I�ĐH���L9������
�{i���|���fDH��H�5�A1�1ۿE1��f������H�5iYH�=b�~����P�����UH��SH��H�5pH��dH�%(H�E�1��_����uH��H�E�dH+%(uH�]�1����P��ff.���UH��SH��H�$H����dH�%(H�E�H�GH����H��H�HH�����9���~$H���S�����H��H)�H�5[o�-[��H����j����t%�=������H�U�dH+%(uH�]�����O��@UH�oH��AUATLc�SH���H���5��dH�%(H�E�1��(�=�р��H�SE���*Ic�H��H�DD��H��Ѐ=wрA���H�5T�H�o�1��=(H�CH����H�8��H�� 1�H�� ��H�x�u�tmH��5�1�E�D$H��n���'A���thE����H�E�dH+%(���5��H�Ĩ1�1�[H��nA\A]]�'�H��5��1��H�^n�'A���u�H�CH����A���tI��L�H�HH����H�E�dH+%(�1H�=���H�ĨH�n1�[H�5nA\A]]�{�H�E�dH+%(��H�nH�5�7H�=`��H�Ĩ1�[A\A]]�<�@�a�����|��π������H��L����F����L����ƒ������5����DA������0���H�E�dH+%(�ZH�emH�5Xm�c���f.�H�B����H��l�1��4&@�5.�띄�������e���5��H�l��1��&�����~LL�-_3�L����N��L����N���I����ċ5���H�LlA�ʼn�1��%�T����H�=Ȋ1��g��A�Ņ�������J����J��D���S�����|S��D���tJ�������`��H��P������8�a8�55�H��k1�H��1��%�5�����L�����U�����U�TH��AWAVI��AUL�� ���ATL�%�S��L��H���H��X���dH�%(H�E�H��wHDž���HDžx���HDž����fHn�H��@H������1��H�H�
�kH�sDž����H�� ���fHn�H��x���H�
�wDž���fHn�H�>kfHn�fl�H�vH������H��fHn��(���H�rnfHn�fl�H������H�
�H�FH����H��̀�8���fHn�fHn�H�
�jfl�H��jH�����H�w�����fHn�H�
�1fl�H��@���H���������fHn�fHn�H��jfl�H�
#�fHn�H�S̀�H���fHn�H�
qifHn�H��jfl�fHn��X���fo�H�y�fl�fHn�H�Yp�����fHn�fHn�H�
�Ofl�fl�����fHn�fl����������L�����HDž�������1�H�=�����>�H�=���1�1����M��E1�L��L��H�����L���������[���l�����~I�>L���&X������H������H����H�=W!�H���W�����JH�=P!�H����W�����<H�=I!�H����W�����H�=B!�H���W�����H�=;!�H���W�����	H�=4!�H���W�������5��H��1�1�H�i�!�����H�U�dH+%(��H�e�[A\A]A^A_]�A�1���3�fD��3�訵��x�H��x���H�� ���H��tH���)sH�� ���������H�_��H��t<A�H�M��A��f.�H�8��J��A9�DL�D��A��H��H��u�D��H����H��t4A�H����A��f�H�8�J��A9�DL�D��A��H��H��u�D���B�H��X�����0���N�L�5aZ�����Hc�l���L�$�1�Hc�I���H���H�rH��H��Ƹ)�4���H����H��(���I��L��������H�����4���D��l���L�;�����8�����H���E����L��X���H������~FH��`���L��I��H�;�
L����@��H�������:�KL9��ZH��L9�u�H��`���H�SH����H�:��H�J 1�DH�� ��H�y�u�Lc��H��P���L������I��@��h���L��@���E1�L��`���H��tlN�l:D��l���E��~8H��X���H�;�
L��� @��H�������:uDH��`���H9�tHH��L9�u�H��@���I�� I9�tFH��P���H�PH��u�H��P���L�(�H�3L���eJ��H��t�H��@���I�� ƅh���I9�u���h���H��P���L��`���@����L�;�(fDH�3L���J��H�������@H��`���L�;�5<���H���1�1�D��0���M��H��e�H�� ���L���ioH����H�SH����H�:��H�� 1�H��H�� ��H�x�u�1������H�� A�Ǎ@H�z�u�5��H�[1�1��H�SH���^IcNj����L�rH��P���H��H��`���H�D(L��@�����M��I��f�I�<$�7G��9�L�I�� M9�u��H��P���H��`���L��@���A��H��`���Iclj�h���E1�H��@���L��P���H����@L��D��l���H��L�lE������l�����~?H��X���L������H�;�
L����=��H�������:uXH��P���H9�tdH��L9�u�I��L9�@�����H��`���H�PH���v���H��`�����l���L�(���z����<@H�3L���G��H��t��H��`���H�@H����L��H��L�lH����H���E�G1�AUD��h���H��c1��5����H��`���D��I����ZYL9�@����G���L��P���f.���8���H��(���I��H��H���z���L�����I��H��UI9�t��H�������H�=ٲ�H�cH�5Tb1���f�H��`���L�(�1���������H���c��~���H�;H��`����E�������H��`���1�9Ɖ�L�A9�u�������0�����`����	I��H���4H�H���(Hc�H�����`���H����L��`���H��H���H������H��H��P���H�Y)Ή�h�����@���fDf�H�
��)���)��)����)����M�}H������H��H���L����H������H��P���L������H������H������M��t`��l�������~PL��X���L������I�<$�
L���;��H�������:�IH9��XH��`���I��I9�u��I�EI��H��H���#���1�������l���H��SL��X���1Ƀ���l���H��H�0Lc��˹)�I��L�6��h���H������H��@���H��`���M����H��8���A��L����h���D��l���L�D�A����P���E����H��H���E1�L��K�|�H��`����
�:��H�������:u[L9�tnI��D9�l���̐��P���H��@���I��H��H���z���H��8���D��H��H�
�RH9���������DK�t�H���;D��H��t�fDH��H���L��5dހD��1�1�H��_�MH�sH���p���H�>�f���H�~ 1�H��DH�� ��H�x�u��A���1��H�� ��H��u�E1�H�L��H���M��I���AfDL��H��L�L�5�݀E�D$D��1�H�/_1�I���M9���H�sH��u�L���I�4$L���LC��H�������L������I�E�5s݀1�M��D��h���H��^H��������@����1��EH�� ���H���hH��t!H�=���H��^H�5^1��u��P���H������1��2��=���L��H����!����A��I��H���2���H�8�(���D��P���Hc�L��X���H��fDD��l�����P���M�~E��tyH������E1�H��`���K�|�H��`����
�7��H�������:u.H9�tAI��D9�l����I��H��I�>u����f�K�t�L����A��H��t�fD��P����5 ܀1�1�M��H�w]I��H���I�>�?����G���H�k�H��X�����l����P�P�H����H�����H�����H����H����<��@UH��AWAVAUATSH��H�$H��H�$H��XH�
ed1�dH�%(H�E�1�H�����I���]9�������H�����Lc�H�����E1�H�����I��L����H������J�'H��tp�{.taH�CL��L��H��H�����膸L���.�iN��H��H��tH�5�\�J�����}H��L��肹���2H�����I��M9�u�1��
fDH�����H�H��耖I9�u�H�����H���I8��H�E�dH+%(�"H��X![A\A]A^A_]�@�L���S6�����n���H�����L��L��贷H�5�L����P��H��H���O���f�H���C�����t��
u�H�����H�ھ�C��H��H������;>��H�����H������H�z�2�H�����H�����H����H�HH����iH�T@H�=���H�����H��H��H������4��H�����H�����H��H���H�^��H�B�L��H�����H�D�H�
L��H������ 3��H����H�����H�����H��3��H����H�����H�����H�A��2��H��tH�����H�����H�AH�����H�H�H�CH�C�<��;���������������DH�����H�����L��H���H���������5K؀H��.1��9��D���?9��H��.�5&؀1�1���D��H��Y��ff.�UH��AVAUATSH��H�$H��H�
�YfHn�dH�%(H�E�H��YH��0�L��@�L����fHn�fl�)�0�L�+L��L���B����tcH��L9�u��͛L���H�tYH��H��1��!ZH���95��L�����H�r��H�U�dH+%(u?H�İ[A\A]A^]��L��L��H�Y��YL��L���A�����s�����8�����UH��H��dH�%(H�E�H����H��tH�U�dH+%(u!��f.�H�E�dH+%(u�����7��fD��UH��H��dH�%(H�E�1�H�=���t����H�U�dH+%(u
��@�K������T7��@��UH��H��H�dH�%(H�E�1�H�G�p9ruH�@H9BuG1�H�U�dH+%(uE��L�
XA��
�5�ՀH�
�WH�
X1����������L�
XA��
���6�����UH��H���WdH�%(H�E�1�����H�H9�u�`�xu_H�H9�tO�xt�L�
wWA���5ZՀH�
oWH�}W1���<�����H�U�dH+%(uL��fD1���@L�
WWA��뭋5ՀL�
OWA��H�
WH�W������5�����UH��H��dH�%(H�E�H�H9�u.�}D�� ����@���@8���H�H9�tQ�P8��u�L�
�VA���5iԀ1�H�
|VH��V��KH�E�dH+%(u^ɸ�����DH�E�dH+%(uC��k���L�
�VA���f�L�
�VA��놐L�
�VA���s�����4��f���UH��H��dH�%(H�E�H��u �xuNH�xuV1�H�U�dH+%(uT��L�
�UA���5ӀH�
�UH��U1���a
������L�
hUA����L�
�UA����G4�����UH��H��dH�%(H�E�H�����x��H�x��H�x ��H�P(�� uY�� uP���H��x��H�x��H�x ��H�P(�� uc�� uZ����1��7DL�
CUA���5yҀH�
�TH��T1���[�����H�U�dH+%(���ÐL�
�TA���L�
}TA���L�
0TA���L�
RTA���L�
�TA���w���L�
1TA���e���L�
�SA���S���L�
�TA���A���L�
jTA���/����2��L�
pTA��������UH��H��dH�%(H�E�H��u[�x��H�x
��H�xH��H�xP��H�����H�x ��1�H�U�dH+%(����L�
_SA�sfD�5�ЀH�
SH�!S1����
������L�
�RA�t��L�
	SA�u�L�
�SA�v�L�
�SA�w�L�
KSA�}�L�
�SA�x�|����1�����UH��H��dH�%(H�E�H��u1�xu_H�x���xDu]H�xPue1�H�U�dH+%(ur��L�
iRA���5ЀH�
#RH�1R1����	������L�
�QA����L�
�RA���L�
�RA���L�
�QA����0�����UH��H��dH�%(H�E�H��u1�xu_H�x���xDu]H�xPue1�H�U�dH+%(ur��L�
�QA�u�5>πH�
SQH�aQ1��� 	������L�
'QA�v��L�
RA�x�L�
	RA�z�L�
+QA�w���/�����UH��H��dH�%(H�E�H��u1�xu_H�x���xDu]H�xPue1�H�U�dH+%(ur��L�
�PA�/�5n΀H�
�PH��P1���P������L�
WPA�0��L�
:QA�3�L�
9QA�5�L�
[PA�2��/�����UH��H��dH�%(H�E�H��u1�xu_H�x���xDu]H�xPue1�H�U�dH+%(ur��L�
�OA� �5�̀H�
�OH��O1���������L�
�OA�!��L�
jPA�$�L�
iPA�&�L�
�OA�#��H.�����UH��H��dH�%(H�E�H��u1�xu_H�x���xDu]H�xPue1�H�U�dH+%(ur��L�
)OA��5�̀H�
�NH��N1���������L�
�NA���L�
�OA��L�
�OA��L�
�NA���x-�����UH��H��dH�%(H�E�H��u1�xu_H�x���xDu]H�xPue1�H�U�dH+%(ur��L�
YNA��5�ˀH�
NH�!N1����������L�
�MA���L�
�NA��L�
�NA�	�L�
�MA���,�����UH��H��dH�%(H�E�H��u1�xu_H�x���xDu]H�xPue1�H�U�dH+%(ur��L�
�MA���5.ˀH�
CMH�QM1���������L�
MA����L�
�MA���L�
�MA���L�
MA�����+�����UH��H��dH�%(H�E�H��u �xuNH�xuV1�H�U�dH+%(uT��L�
�LA���5oʀH�
�LH��L1���Q������L�
XLA����L�
zLA����7+�����UH��H��dH�%(H�E�H��u �xuNH�xuV1�H�U�dH+%(uT��L�
*LA���5�ɀH�
�KH��K1���������L�
�KA����L�
�KA����*�����UH��H��dH�%(H�E�H�H9�u.�}D�� ����@���@8���H�H9�tQ�P8��u�L�
�KA�k�5ɀ1�H�
,KH�:K��H�E�dH+%(u^ɸ�����DH�E�dH+%(uC����L�
?KA�l�f�L�
<KA�m놐L�
=KA�n�s����)��f���UH��ATSH��H�dH�%(H�E�1��{$��D�C E����H�{
��H�{H�5~J�
8������H��{$���{ ����H�{��H�{H�5�J��7������H��{$���s ����H�{��H�{H�5�J�7������H��{$���K ����H�{��H�{H�5�J�\7������H��S$�����C ���gH�{��H�{H�5��� 7�����zH��{$�q�{ �yH�{H�5]b��6�����]L�%[�H�{L����6�����TH��{$�K�{ �SH�{H�5J�6�����7H�{L���6�����5H�U�dH+%(�4H��[A\]Ë5�ƀL�
�IA� H�
�HH��H��d@������L�
�IA�$@�5FƀH�
[HH�iH1���(��L�
AIA�)��L�
QIA�-�L�
#IA�2�L�
3IA�6�L�
IA�;�L�
IA�?�L�
IA�H�r���L�
�HA�S�`���L�
�HA�U�N���L�
�HA�a�<���L�
�HA�c�*���L�
�HA�"����L�
�GA�%����L�
yHA�+��L�
{GA�.���L�
UHA�4����L�
WGA�7���L�
1HA�=���L�
HA�F���L�
�GA�D���L�
GA�@�v���L�
�FA�I�d���L�
�GA�W�R���L�
�FA�X�@���L�
�GA�e�.���L�
�FA�f�����o%��ff.�@��UH��SH��H�dH�%(H�E�1��uq�{tH�� H�5���3�������C8���� ���@���C8�u]������1�H�U�dH+%(��H�]���L�
FA���5�ÀH�
�E�H��E�������L�
%FA���5vÀH�
�EH��E1���X���L�
�EA����L�
�EA���L�
�EA���L�
tFA���L�
rFA���L�
EA���L����$��@��UH��AWAVE1�AUL�m�ATL�%�SM�|$<H��XdH�%(H�E�1���H��H����L���9A�L��1�L���L��H���32A����uDL���9H���:I��M9�u�H�E�dH+%(��H��XD��[A\A]A^A_]�fDL�M��52€L��E�H���1���L��L���J:L���8H���:D�E��5�1�L��H�NED�E���D�E�A���EE��Y���A������"���UH��AWAVAUATSH��H�$H��H��0�H��8�dH�%(H�E�1��T�H����I����I��L����L��D�1�L���<��L���)��H��H���LH���)��H���3�x.L�xuA�tހx.uA�.u
A�t�fDH���M��L��AWL���1���?<��L���g	A��XZE��t�H�5��L���^7��H��(�H��H���g���H��@���H��H�� ��`*��H����L�� �L���H$��H��(�Ƅ?���$��L���L��L��0�L��I��:��L��8�H��I��((��I�>H��tXI�?tRH�E�dH+%(uYH�e�D��[A\A]A^A_]�f�H����'��E1���H��(��D$���������H��8�H�8������ ��ff.�f�UH��AUATSH��H��HdH�%(H�E�H�GH��t
�Є����I��H����L�m�L���5H�3E1�1�A�L��L����.��u>L��S��L���5L���.7H�E�dH+%(��H��H��[A\A]]�fDH�L�M�A����5׾�H��1���H�3L������6H�}�H��t�H�5iB������;$��H�����q�����5���H�#B�1��o��\����5h��1�1������H�B�O��<����U��DUI���L�B�H��SH�����H��H��PdH�%(H�E�1�V�HDž�����q9��H���H������H������H�������@���H�U�dH+%(uH�]�������fD��UH��AUATH�u�H�}�SH��(dH�%(H�E�1�������tGL�e�L�m�L��L���,���L����B��L���:��H�E�dH+%(uH��(��[A\A]]�fD��������<��ff.��UH��SH��dH�%(H�E�G��u#9wun1�H�U�dH+%(��H�]�����H����_
H��H��tuH���V6
��uċ5���L�
�@A��H�
�>H��>���2DL�
�>A���5���H�
�>H��>1���c�������]���L�
H@A�����U��D��UH��AWAVAUATSH��H��D�gdH�%(H�E�1��g
�¸����A9��b��f
���{H�E1�L�%r�L�-J@L��H����������C8��S� ���@���C:�������C8���H����H��H����������h����L�;L��L��� �����u{A�G8���� ���@��A�G:�����A�G8��I���H��L���#����A��h���$��e
��u+1�H�U�dH+%(�*H��[A\A]A^A_]��A����d
A9�}�I����f���d
��s���@��d
���x���랐L�
�<A���5N��H�
c<H�q<1���0�������e���fDL�
�<A���L�
�<A��뱐L�
>A��롐L�
>A��두L�
}<A��끐L�
>A���n���fDL�
>A���5���H�
�;�H��;���X����L�
�=A������fDL�
�;A������fDL�
�;A�����fDL�
�;A������fDL�
5=A�����fDL�
1=A�����fDL�
�;A�����fDL�
=A���v���fDL�

=A������fDL�
=A���F���L�
�:A���4������ff.�@��UH��ATSH��H�D�gdH�%(H�E�1��Fc
�¸��u3A9�u8�{ufH�{un1�H�U�dH+%(ulH��[A\]���cb
����L�
J:A���5ﷀH�
:H�:1�����������L�
�9A����L�
�9A���������UH�=�H��H��dH�%(H�E�1��YY
H����H�U�dH+%(u���m��ff.�f���UH�=�;H��H��dH�%(H�E�1��	Y
H����H�U�dH+%(u�����ff.�f���UH�=g�H��H��dH�%(H�E�1��X
H��t$H��H�E�dH+%(u%�H�5���.
DH�E�dH+%(u�1��������UH��ATSH��L�'dH�%(H�E�1����A�|$��I�|$�}H��L���BsH�5�:H���&������{I�<$�����H�ut�sH�5�:H����%������H�U�dH+%(��H��[A\]�@L�
8A���5���H�
�7H��71����������@L�
�7A���Ƌ5���L�
�7A��H�
�7H��7��^��L�
j7A���L�
�7A���x���L�
I7A���f���L�
�9A���T���L�
�9A���B��������UH��SH��H�dH�%(H�E�1�����{uaH����qH�5l9H���$������H�;�uq�qH�5S9H���u$������H�U�dH+%(��H�]���@L�
~6A�c�5a��H�
v6H��61���C�������@L�
F6A�h�Ƌ5'��L�
o6A�aH�
/6H�=6����L�
�8A�d�L�
v8A�i�x�������fD��UH��AWAVAUATSH���WdH�%(H�E�1����11�I���<H��H���E1�A��{���{��E1�1�f��N
H��H��t'�G;Cu�E��uf��A�ED��N
H��H��u�E����H��L���|<H��H��u�E����1�H�U�dH+%(��H��[A\A]A^A_]�L�
�7A���5Ѳ�H�
�4H��41����������L�
�4A����L�
X7A���L�
}7A���L�
�7A��띋5n��L�
�4A�zH�
v4H��4��E���N��ff.���UH��H��dH�%(H�E�H�H9�u.�}D�� ����@���@8���H�H9�tQ�P8��u�L�
<4A�^�5ɱ�1�H�
�3H��3���H�E�dH+%(u^ɸ�����DH�E�dH+%(uC����L�
�3A�_�f�L�
�3A�`놐L�
�3A�a�s����I��f���UH��SH���wdH�%(H�E�1����jH���1��=fD� ���@���B8���������9�tdH��B8�t�L�
3A�@�5���H�
�2H��21���������H�U�dH+%(�PH�]���f.�H�H���\
�x��C8���� ���@���C8������1��fDL�
�2A��V���fDL�
�2A��>���fDL�
}2A��&���fDL�
3A�����fDL�
3A�	���L�
�1A�����L�
�2A�����L�
2A����L�
�1A����L�
�1A����L�
�1A����L�
@1A�
�x����+��ff.���UH��AWAVAUATSH��H�$H��H�$H��E1�dH�%(H�E�1�Dž���L���J
I��H����HDž���I�HDž����x�H���L��I��H�������H�����H��SH��1���)��H�� ��H���$��AYAZ����H���������I��H���fDL�����H���H�Xf�.HDž��H��)������H��u�H��L�����L����L�K'SL������2)��_AX=��H�5�sL���U$��I��H����H�����H�����H���
���H���mH������?H������}��H�����H�������L��HDž�������5#��1�L���H���	�L�����H������L�����L���0H
I��H���$���H�E�dH+%(�V�����H�e�[A\A]A^A_]�@�
��L��L�����HDž����	��H��M�L��S���L��11�L������'��H��L��L����H������Y^����I�>�$
�������-H���F��H�����SI�ٺL�;1A�6��L���h'��H�����L��H�����B���XZ��������5ī�1�L��H������������D؉�����s����5����1�1�H���u��P���I��5k���1�L�����H���M������5>�������L��1�H�@��������D��������DD�D���������fD�5����H��1�H�����L���T��Dž�����������5ê�H�ٿ1�H�F����H������5���1�H��/��������������Dž�����������v��fD��UH�5�/H��SH��H��H�?dH�%(H�E�1��"k��tH�E�dH+%(uTH��H�]���b��f��5��L�
]/A��H�
,H�$,����H�E�dH+%(uH�]����������
��fD��UH�5�H��H��H�?dH�%(H�E�1��j��t1�H�U�dH+%(u4�Ë5}��L�
�.A��H�
�+H��+��T��������X
�����UH�5�.H��H��H�?dH�%(H�E�1��j��t1�H�U�dH+%(u4�Ë5���L�
L.A��H�
+H�+������������	�����UH�5H.H��H��H�?dH�%(H�E�1��i��t1�H�U�dH+%(u4�Ë5}��L�
�-A��H�
�*H��*��T��������X	�����UH�5�-H��H��H�?dH�%(H�E�1��i��t1�H�U�dH+%(u4�Ë5���L�
L-A��H�
*H�*�����������������UH�5��H��H��H�?dH�%(H�E�1��h��t1�H�U�dH+%(u4�Ë5}��L�
�,A��H�
�)H��)��T��������X�����U1�H��,�L���H��AUL�-��ATL�e�SH��(�5
��dH�%(H�E�1���L���])1�L��L���`��u4L���T��L����z)H�E�dH+%(u6H��(��[A\A]]�fD�5�����A��L��H�C��1���������UH��AWAVL�5,AUE1�ATL�%�h~S1�H��dH�%(H�E�1�����I���� t]M�$�5.����L��1���L����A�Dž�t�M�$�5����1�H������A���EE��I���� u�H�E�dH+%(uH��D��[A\A]A^A_]�������UH��AWAVL�5?+AUE1�ATL�%k~S1�H��dH�%(H�E�1�����I����Ct]M�$�5^����L��1��I�L����A�Dž�t�M�$�54����1�H������A���EE��I����Cu�H�E�dH+%(uH��D��[A\A]A^A_]������UH��H��dH�%(H�E��G��u$�G��um1�H�U�dH+%(����fD���G
H��H��txH�5M.�
��uċ5��L�
~(A��H�
�&H��&��V��1@L�
�&A���5A��H�
V&H�d&1���#�������^���L�
(A�������D��UH��AVAUATSH��H��D�gdH�%(H�E�1���N
�¸����A9���H����BA���N
�¸����D9����N
����H�E1�L�%�L��H���H�����C8��t� ���@���C:�������C8���H;�����������h����L�3L����������A�F8���� ���@��A�F:�����A�F8%�=�H��L���׵���I���A���+�����2A��h���;�^M
��u*1�H�U�dH+%(�SH��[A\A]A^]��A���L
A9�}�I����f.��kL
��A���@�[L
�[���fD�KL
���^���뇐L�
D$A�|�5Ρ�H�
�#H��#1����������N���fDL�
$A�}�L�
$A�~뱐L�
�%A�롐L�
�%A��두L�
�#A��끐L�
�%A���n���fDL�
'A���V���fDL�
z%A���>���fDL�
l#A���&���fDL�
g#A������fDL�
d#A�����fDL�
�$A������fDL�
�$A������fDL�
-#A�����fD�5v��L�
�$A��H�
~"H��"��M�����L�
&A���^���fDL�
�$A���F���L�
b"A�n�4���L�
�%A�p�"������ff.�f���UH��AUATI��SH���_dH�%(H�E�1��J
�¸���69���L���>���I�$I9�� E1�����u
�{�jH���z������7�C8���� ���@��C:�����C8��H;�����h���H�I9����C���r���H�{��C8��� ��@�(�C:��.��8�C8��=H���H9��?����D���9���D��h����I���[���L�
� A����5>��H�
S H�a 1��� ������H�U�dH+%(��H��[A\A]]�D�C8���� ���@���C:����1�C8��L��H������tH������+����u;��h�������L�
�!A���4���@��G
�D���f�1��>���L�
7#A������L�
�A�����L�
�A�����L�
8!A������L�
:!A�����L�
�A�����L�
:!A�����L�
5!A�����L�
A���w���L�
A���e���L�
A���S���L�
A���A���L�
� A���/���L�
� A������L�
�A������L�
� A�����L�
"A�����L�
"A������L�
aA������L�
zA�����L�
UA�����L�
kA�����L�
' A���{���L�
�A���i���L�
FA���W���L�
�A���E���L�
6!A���3����~���ff.���UH��AVAUATSH��H��D�gdH�%(H�E�1��2F
�¸����A9����F
A�����H���':D9�����E
����H�E1�L�%p|H�������9�C8���� ���@���C:�������C8%�=���H����H���H9�����������9�����h���L�3L��L���������A�F8���� ��@�A�F:��)��9A�F8%�=�=H��L�������BI���A���+�����]A��h���f�D
��u%1�H�U�dH+%(�~H��[A\A]A^]�A����C
A9�}�I��~���f.��C
��!���@�C
A���,����C
���:���댐L�
�A�Z�5��H�
#H�11�����������S���fDL�
WA�[�L�
\A�\뱐L�
�A�^롐L�
�A�_두L�
=A�`끐L�
�A�a�n���fDL�
�A�b�V���fDL�
(A�c�>���fDL�
&A�d�&���fDL�
�A�e����fDL�
|A�m���fDL�
wA�n����fDL�
tA�o����fDL�
�A�q���fDL�
�A�r���fDL�
=A�s�~���fD�5���L�
�A�tH�
�H����]��h����L�
.A�u�.���fDL�
�A�v����L�
rA�L����L�
�A�N���
���ff.�f���UH��AVAUATSH��H��D�gdH�%(H�E�1���A
�¸����A9���H����5A���A
�¸����D9����}A
����H�E1�L�%�wH�������C8��t� ���@���C:�������C8���H����H���H9����������9�����h���L�3L��L��������eA�F8��� ��@� A�F:��+��;A�F8��EH��L��誨���JI���A���+�����eA��h���n�1@
�����$@
1ۄ��M�&L���/����A�D$8��g� �q�@��A�D$:�����wA�D$8��VI��$��I��$�I9���A��$������A9�$��[A��$h����M�4$H��u�L���9�����A�F8��x� ���@�zA�F:������A�F8��{L��L���F�����I���A���+��������>
���6��>
1ۄ�t	�$>
9�~hM�6L�������uaA�F8���� �w�@��A�F:������A�F8��pM;���-�_>
����u�1�fDH�U�dH+%(�H��[A\A]A^]�A���=
A9������I����fD�k=
���P����[=
��i���@�K=
E1����k������L�
<A���5ƒ�H�
�H��1����������N������<
9��t������f�L�
�A��멐L�
�A��뙐L�
uA��뉐L�
yA���v���fDL�
�A���^���fDL�
\A���F���fDL�
UA���.���fDL�
�A������fDL�
�A�����fDL�
A�����fDL�
A������fDL�
A�����fDL�
A�����fDL�
uA�����fDL�
qA���n���fDL�
�A���V���fDL�
eA���5	��H�
�H�'����@����L�
�A������fDL�
"A�����L�
A������L�
UA������L�
�A�����L�
�A�����L�
A�����L�
�A�����L�
_A���p���L�
�A���^���L�
A���L���L�
�A���:���L�
OA���(���L�
,A������L�
8A������L�
0A����L�
FA�����L�
A������L�
3A�����L�
�A�����L�
�A�����L�
�A���C���L�
,A���t����G�L�
�A���]���L�
�A���K���L�
wA���9���L�
�A���'���L�
A������L�
�A������L�
WA����f���UH��AVAUATSH��H��D�gdH�%(H�E�1��9
�¸����A9���H���-A���Z9
�¸����D9��v�=9
����H�E1�L�%H���@�����C8��l� ���@���C:�������C8���H����H���H9�����������9����L�3L��L���k����u{A�F8���� ���@��A�F:�����A�F8��H��L���|����I���A���+�����'�8
��u&1�H�U�dH+%(�?H��[A\A]A^]�@A���?7
A9�}�I����f��+7
��Q���@�7
�k���fD�7
���n���듐L�
A���5���H�
�H��1���p�������Z���fDL�
�A���L�
�A��뱐L�
UA��롐L�
YA��두L�
�A��끐L�
LA���n���fDL�
EA���V���fDL�
�A���>���fDL�
�A���&���fDL�
A������fDL�
A����fDL�
A�����fDL�
}A�����fDL�
yA����fDL�
�
A����fD�5��L�
gA�H�
&
H�4
������L�
�A��N���L�
*
A���<���L�
}A���*������D��UH��AVAUATSH��H��D�gdH�%(H�E�1��5
�¸����A9���H���)A���Z5
�¸����D9��v�=5
����H�E1�L�%H���@�����C8��l� ���@���C:�������C8���H����H���H9�����������9����L�3L��L���k����u{A�F8���� ���@��A�F:�����A�F8��H��L���|����I���A���+�����'�4
��u&1�H�U�dH+%(�?H��[A\A]A^]�@A���?3
A9�}�I����f��+3
��Q���@�3
�k���fD�3
���n���듐L�
A��5���H�
�
H��
1���p�������Z���fDL�
�
A��L�
�
A�뱐L�
UA� 롐L�
YA�!두L�
�
A�"끐L�
LA�#�n���fDL�
EA�$�V���fDL�
�
A�%�>���fDL�
�
A�&�&���fDL�

A�.����fDL�

A�/���fDL�

A�0����fDL�
}A�1����fDL�
yA�2���fDL�
�	A�3���fD�5��L�
gA�4H�
&	H�4	�����L�
�A�5�N���L�
*	A��<���L�
}A��*������D��UH��AVAUATSH��H��D�gdH�%(H�E�1��1
�¸����A9���H���%A���Z1
�¸����D9��v�=1
����H�E1�L�%H���@�����C8��l� ���@���C:�������C8���H����H���H9�����������9����L�3L��L���k����u{A�F8���� ���@��A�F:�����A�F8��H��L���|����I���A���+�����'�0
��u&1�H�U�dH+%(�?H��[A\A]A^]�@A���?/
A9�}�I����f��+/
��Q���@�/
�k���fD�/
���n���듐L�
A�L�5���H�
�H��1���p�������Z���fDL�
�A�M�L�
�A�N뱐L�
UA�O롐L�
YA�P두L�
�A�Q끐L�
LA�R�n���fDL�
EA�S�V���fDL�
�	A�T�>���fDL�
�	A�U�&���fDL�
A�]����fDL�
A�^���fDL�
A�_����fDL�
}A�`����fDL�
yA�a���fDL�
�A�b���fD�5��L�
gA�cH�
&H�4�����L�
�A�d�N���L�
*A�>�<���L�
}A�@�*������D��UH��AVAUATSH��H��D�gdH�%(H�E�1��-
�¸����A9���H���!A���Z-
�¸����D9��v�=-
����H�E1�L�%H���@������C8��l� ���@���C:�������C8���H����H���H9�����������9����L�3L��L���k����u{A�F8���� ���@��A�F:�����A�F8��H��L���|����I���A���+�����'�,
��u&1�H�U�dH+%(�?H��[A\A]A^]�@A���?+
A9�}�I����f��++
��Q���@�+
�k���fD�+
���n���듐L�
A�{�5���H�
�H��1���p�������Z���fDL�
�A�|�L�
�A�}뱐L�
UA�~롐L�
YA�두L�
�A��끐L�
LA���n���fDL�
EA���V���fDL�
�A���>���fDL�
�A���&���fDL�
A������fDL�
A�����fDL�
A������fDL�
}A������fDL�
yA�����fDL�
�A�����fD�5�L�
gA��H�
&H�4�����L�
�A���N���L�
*A�m�<���L�
}A�o�*�������D��UH��AWAVAUATSH��H��D�gdH�%(H�E�1��)
�¸���A9����c)
����L�3E1�H�CL�%�L���_�����A�F8���� ��@�A�F:����%A�F8��'I���)L��L�������.A��h���WM�>H�ھL���������A�G8��G� �W�@�gA�G:��r���A�G8���L��L��衐����A��h����M�?L��L��������u{A�G8���� ���@��A�G:������A�G8���I����L��L��������A��h�����'
��u*1�H�U�dH+%(��H��[A\A]A^A_]�fDA����&
A9�}�M�7�3���f.���&
�@���&
��~����f�L�
��A���5>|�H�
S�H�a�1��� �������^���fDL�
��A���L�
��A��뱐L�
A��롐L�
	A��두L�
m�A��끐L�
��A���n���fDL�
��A���5�{�H�
���H����}��X����L�
�A������fDL�
��A������fDL�
��A�����fDL�
��A������fDL�
%�A�����fDL�
!�A�����fDL�
}�A�����fDL�
�A������fDL�
�A���^���fDL�
��A���F���fDL�
��A���.���fDL�
�A������fDL�
e�A�����fDL�
a�A�����fDL�
��A������fDL�
D�A�����fDL�
=�A���C���fDL�
2�A�����L�
�A���t������ff.�@��UH��AVAUATSH��H��D�gdH�%(H�E�1��r$
�¸���A9����U$
����H�E1�L�%5�L�-��H���Q������H����H��H���P�����c#
��u
�C8�#H�L��H�������u6�C8��H�L��H��蠻����u�C8���#
��u)1�H�U�dH+%(�H��[A\A]A^]��A����"
A9�}�H��1���f.��"
�@���"
�������또L�
|�A�#�51x�H�
F��H�O���������d���L�
U�A�$��f�L�
;�A�/뮐L�
+�A�7�L�
�A�'�5�w�H�
�H��1��褱�L�
�A������ff.���UH��AVAUATSH��H��D�gdH�%(H�E�1��R"
�¸���A9����5"
����H�E1�L�%�L�-��H���1������H����H��H���0�����C!
��u
�C8�#H�L��H��衹����u6�C8��H�L��H��耹����u�C8���!
��u)1�H�U�dH+%(�H��[A\A]A^]��A��� 
A9�}�H��1���f.�� 
�@��� 
�������또L�
\�A�Y�5v�H�
&��H�/��������d���L�
5�A�Z��f�L�
(�A�e뮐L�
�A�m�L�
	�A�]�5�u�H�
��H��1��脯�L�
�A�M���~��ff.���UH��H��dH�%(H�E�H��P8������ ����@���@8�u,�u]�xufH�xun1�H�U�dH+%(����f�L�
��A���5�t�H�
�H��1���������L�
�A����L�
��A���L�
�A���L�
�A���L�
�A���L�
��A���|����g�����UH��AUATSH���WdH�%(H�E�1�����1�I����H��H���L�-�U�#fD�{��H��L���O�H��H��tS�{��t���
H��H����L���S�	��u�L�
�A���5�s�H�
��H��蔭�Of�1�H�U�dH+%(udH��[A\A]]�@L�
��A���5as�H�
v�H���1���C�������L�
+�A����L�
y�A���i����&��fD��UH��H��H�dH�%(H�E�1��B8���� tu�@���B8��~�tH�E�dH+%(����`���L�
�A�D�5�r�1�H�
��H����胬H�E�dH+%(uCɸ�����L�
��A�A�L�
��A�@�L�
��A�C�L�
��A�B��<��ff.����UH��H��H�dH�%(H�E�1��B8�����J:������������ ���@���B8�uH�E�dH+%(����V���fDL�
=�A���5�q�1�H�
��H�����s�H�E�dH+%(ugɸ�����L�
X�A���L�
c�A���L�
h�A���L�
��A���L�
��A���|���L�
��A���j���������UH��H��H�dH�%(H�E�1��B8�����J:������������ ���@���B8�uH�E�dH+%(����&���fDL�

�A���5ap�1�H�
t�H�����C�H�E�dH+%(ugɸ�����L�
(�A���L�
3�A���L�
8�A���L�
w�A���L�
U�A���|���L�
k�A���j����������UH��AUATI��SH���_dH�%(H�E�1��
�¸����9��`�y
����I�$E1��C8�usf�� ���@���C8������6
��u*H�E�dH+%(�H��L��[A\A]]���DA���_
A9�}�H��C8�t�L�
S�A�
�5�n�1�H�
��H����¨H�E�dH+%(��H����[A\A]]Ð�
����fD��
�������L���fDL�
��A��f�L�
��A��l���fDL�
��A�
�T���fDL�
{�A��<���L�
j�A��*���������UH��H��dH�%(H�E�H�H9�u�eD��usH�H9�tS�P:��u�L�
��A���5�m�1�H�
��H����蕧H�E�dH+%(u5ɸ������H�E�dH+%(u�����L�
��A����\��ff.����UH��H��dH�%(H�E�H�H9�u�eD��tsH�H9�tS�P:��t�L�
�A���5�l�1�H�
�H����զH�E�dH+%(u5ɸ������H�E�dH+%(u��S���L�
��A������ff.����UH��ATSH��H��D�gdH�%(H�E�1��V
�¸����A9��H�H9�u-���� ����@���@8���H�H9�tY�P8��u�L�
d�A�{�5�k�1�H�
�H����ӥH�E�dH+%(��H�������[A\]�f�H�E�dH+%(uuH��H��[A\]�A������
�?���fDL�
��A�|�{���fDL�
��A�}�c���fDL�
��A�~�K���L�
��A�w�9����7�����UH��AUATSH���WdH�%(H�E�1����S1�I���O�H��H����L�-���EfD�C���H�{ ��H�{H��H�{P��H��L����H��H��tQ�{��t��u
H��H����L����	��u�L�
p�A���5^j�H�
s��H�|��B��M1�H�U�dH+%(��H��[A\A]]�L�
��A���5j�H�
&�H�4�1����������@L�
��A����f�L�
��A��뮐L�
��A���L�
��A���L�
��A���0������ff.���UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�uq�4&H�5B�H����������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
e�A���5�h�H�
��H���1��蘢�����뫐L�
�A����L�
��A���L�
��A���L�
c�A���L�
b�A���L�
��A���{���L�
��A���i���L�
��A���W���L�
N�A���E���������UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�tq�$H�5-JH���u�������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
��A�:�5&g�H�
;�H�I�1���������뫐L�
��A�;��L�
=�A��L�
��A��L�
��A��L�
��A��L�
,�A�8�{���L�
�A�7�i���L�
�A�9�W���L�
��A��E����x�����UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�tq�#H�5�HH�����������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
E�A�H�5�e�H�
��H���1���x������뫐L�
��A�I��L�
��A� �L�
`�A�!�L�
C�A�$�L�
B�A�&�L�
��A�F�{���L�
w�A�E�i���L�
��A�G�W���L�
.�A�#�E����������UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�tq�!H�5��H���U�������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
��A��5d�H�
�H�)�1���������뫐L�
i�A���L�
�A� �L�
��A�!�L�
��A�$�L�
��A�&�L�
�A��{���L�
��A���i���L�
��A��W���L�
��A�#�E����X�����UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�uq��H�5}EH�����������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
%�A��5vb�H�
��H���1���X������뫐L�
��A���L�
��A���L�
@�A���L�
#�A���L�
"�A���L�
|�A��{���L�
W�A��i���L�
m�A��W���L�
�A���E����������UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�uq�dH�5�CH���5�������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
��A�,�5�`�H�
��H�	�1���Ț�����뫐L�
I�A�-��L�
��A��L�
��A��L�
��A��L�
��A�	�L�
��A�*�{���L�
��A�)�i���L�
��A�+�W���L�
~�A��E����8������UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�uq��H�5��H����������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
�A���5V_�H�
k�H�y�1���8������뫐L�
��A����L�
m�A��L�
 �A��L�
�A��L�
�A�	�L�
\�A���{���L�
7�A���i���L�
M�A���W���L�
��A��E���訿�����UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�tq�DH�5o�H����������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
u�A���5�]�H�
��H���1��託�����뫐L�
)�A����L�
��A��L�
��A��L�
s�A��L�
r�A��L�
��A���{���L�
��A���i���L�
��A���W���L�
^�A��E����������UH��SH��H�dH�%(H�E�1��{��u:�S�����C8��1�H�U�dH+%(��H�]���f.��	H��H����H�5K���	��u�L�
��A��f��5n\�H�
���H����R�������L�
��A����L�
��A��5*\�H�
?�H�M�1�����L�
��A��������fD��UH��SH��H�dH�%(H�E�1��{��u:�S�����C8 ��1�H�U�dH+%(��H�]���f.��{�	H��H����H�5;���	��u�L�
r�A��f��5^[�H�
s��H�|��B�������L�
w�A����L�
��A���5[�H�
/�H�=�1����L�
��A�������fD��UH��SH��H�dH�%(H�E�1��{��uB�S����H��H�5f��|������H�U�dH+%(��H�]����c�	H��H����H�5#����	��u�L�
Z�A��f.��5>Z�H�
S��H�\��"�������L�
W�A����L�
\�A��5�Y�H�
�H��1���ܓ�L�
��A�����ֺ��fD��UH��SH��H�dH�%(H�E�1��{��uB�S����H��H�5���\������H�U�dH+%(��H�]����C�	H��H����H�5����	��u�L�
:�A��f.��5Y�H�
3��H�<���������L�
7�A����L�
<�A�#�5�X�H�
��H���1��輒�L�
��A����趹��fD��UH��H��dH�%(H�E�H��P8������ ����@���@8�u<�um�xuvH�x���xDutH�xPu|1�H�U�dH+%(���ÐL�
��A���5X�H�
#�H�1�1����������L�
5�A�/��L�
��A�0�L�
��A�3�L�
��A�5�L�
$�A���L�
�A���|���L�
�A���j���L�
��A�2�X����s�����UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�tq�H�5N�H�����������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
E�A��5�V�H�
��H���1���x������뫐L�
��A���L�
��A�/�L�
`�A�0�L�
C�A�3�L�
B�A�5�L�
��A��{���L�
w�A�
�i���L�
��A��W���L�
.�A�2�E���������UH��SH��H��H�?dH�%(H�E�1��G8��� ��@�!�G8�tq�H�5
8H���U�������{H����z��H�z���zD��H�zP��H�U�dH+%(��H�]���DL�
��A�V�5U�H�
�H�)�1���������뫐L�
i�A�W��L�
�A�/�L�
��A�0�L�
��A�3�L�
��A�5�L�
�A�T�{���L�
��A�S�i���L�
��A�U�W���L�
��A�2�E����X����UH��ATSH��H�$H��dH�%(H�E�1�H����观H����H��H��1����5�S�1�H�ٿH����ٍH���a���H��tuH��E1�H���^���H��t:�x.H�Pu�zt�x.u�z.u
�zt��H��I���$���H��u�H��臻��I�D$�H�U�dH+%(u?H��[A\]Ë5US�L�
�1�A��H�
�H�i���*�H����/���ff.�@UH�=H6�H��AUATSH��fo�dH�%(H�E�1�H�-XXXXXX)6�H�6�������A���@A���#��H��H���Qfo��f�fDo
�H��@fDo-2�fo�fDo%5�fDo<�ff�fDo_��fAo�fDo�fDo�fo!�fo�fo�fo�H��fDf�fD��fDo�f��fA��f��fA��fE��fD��fE��fDo�fAs� fA��fDo�fAs� fEf�fE�fD��fD��fE�fDo�fAs� fE��fDo�A���fp��fD��fr�fDo�fAr�fA��fDo�fDf�fr�f��fo�f��fD��fE��fDo�fAs� fA��fDo�fAs� fEf�fE�fD��fD��fE�fAs� fE��fDo�A���fp��fr�fDo�fAr�fA��fDo�fr�fD�f��fo�fa�fi�fo�fa�fi�fo�ff�fa�fo�f��fA��f��fA��fDo�fs� f��fo�fs� fDf�fD�f��fD��fE��fDo�fAs� fA��fDo����fp��fD��fr�fo�fr�f��fo�ff�fr�f��fo�f��f��fA��fDo�fs� f��fo�fs� fDf�fD�f��fD��fE��fAs� fA�����fp��fr�fo�fr�f��fr�f��fo�fa�fi�fo�fa�fi�fa�fA��fg�@�H9��Q����@H��D���y��L�-�2�H��H=@�LE��[���D��蓮��H�E�dH+%(uH��L��[A\A]]�D���n���E1����T���@��UH��AWAVAUATSL��$���H��H�$L9�u�H��8	dH�%(H�E�1����H���2L������1�I�źYL���ٰ��L����L��H��H������y_L�
��A���5�N�H�
�H���1��蒈A�����H�E�dH+%(��H��8YD��[A\A]A^A_]�@H��L�=��~L�u�譭I�W�1�A�
L��L��H��fA�FI�臯IcWH9���I�I9tL�
5�A���N���A�GfA9Fu�I��H���~E1�I9�u��@D�������@���D������H��I���A�1��@L��D������衯��L��
L��A�@H����D������H=�?ukH���������1��H��H���?t_H��A�4H��H��H��H��H�H)�H9�t�L�
]�A���v����L�
8�A���\���L�
&�A���J���A��tA��4���L��D������輪��H����L������D�������4���L�
��A�{���蹭��L�
��A��������UH��AWAVAUATSL��$���H��H�$L9�u�H��X	dH�%(H�E�1�L����������H��H�������5�1�L���Y�&���D�$��H������H��誯�����2H�������5�K�E��H�(����Ic�H�޿H������誵������������D���Hc�H������H��.�H����E1�E1�A��B�f.�H��.�N�,�蠴I�EH��.�J�<���I��D9����8���H��H��u�L�
��A���51K�L�%�H�T�1�L��H�ڿ�
��5K�L��1�L�
��A�H�ڿ��Dž��������H�E�dH+%(�������H��XY[A\A]A^A_]�L�
I�A���k���fD�s�E1퉵����@N�4�L��L���ɨ��y5L�
7�A��5fJ�H�
5�H���1���H��[���L��������蒩��������t�A��u"H�s-�I�U9�����~>I���f.�1�H�M�A�
L��L���I�H��
t�L�
��A��i���E�MH���P��(Mc�L��J�<�H�������H��������A��yL�
[�A�(������E��t�H�=�,�L�?A��P���E1�A���9f.�H��,�N�<�I���I��腨��L���=�D9��H�=y,�������5I��L������H��I��H��1�L����I9�����L�
�A�3�k���L�
�A��V���L�
��A�+�D���跩��L�
�A���b���L�
{�A�$����U1�H��AVAUL�-��ATS��L��H��dH�%(H�E�1��_��A�ą�u0Hc�D���]���H�E�dH+%(usH��H��[A\A]A^]�fD1�L��1����A�ƃ�uHc�D��������L��1�1�����A�Ń�uHc�D��������{��@���H�����ƨ��fD��UH��AWAVAUATSL��$���H��H�$L9�u�H��8	L�%��dH�%(H�E�1��$�1�L��H������1��a��1�L��A��1��R��1�L��A��1��C��1�L��A��1��4��Hc؉��:���D���2���D��L�������#���D��L������������1�L��Y���L����s������H�������5�F�A��H����誀L���H�������v����Å������H��)�H���E1��3DL�=�)�茯M�I�H��)�J�<0�$I��I��tj�%�H��H��u�L�
��A��L�%��H�G��5F�1�L��H�ڿ��5�E�L��H��1�L�
��A�]����EL�8L��L����A�ƅ�y[L�
}�A�a�5�E�H�
{�H���1��������H�E�dH+%(�H��8Y��[A\A]A^A_]�f�L��踤E��t�H��(�L��L�xL��荣A�ƅ�y.L�
��A�e�v���@L�
��A�����fDL���`�E��t�1�L��1����A�ƅ��jH�5(�L��L�xL����A�ą�yL�
��A�p����L���
�E��t�H��'�L�8A��P��L��L���բA�ą�yL�
@�A�z���L���ģE��t�H��'�H�@��P���D��E1��\���@H��'�N�, I��I����m���L���%�I��u�H�=`'�������5�C��L������I��I��H���1�L����}M9��C���L�
��A������f.�L�
��A�Z��L�
�A������L�
��A�v����L�
��A�l����s���L�%6�H����5SC�A��L�
��L��H�ڿ�2}�3���f.�UH��AWAVAUATSH��H�$H��(��������L����dH�%(H�E�1��=7&�u%1�H�U�dH+%(��
H�e�[A\A]A^A_]ÐH���I��A��Q�H������wL�
�%�H��E��PL�>��1����H�� H�5�H������I��H������A�MM�EH��E��1�H����>�����������1�E��H�����L���H���|���L��H��Hc��	���H��������H��1��E��L����<���L��H��Hc��ɹ��H���E����H��1�D�����L�v����L��H��Hc�腹��H�������H��1�D�����L�:�贼��L��H��Hc��A���H��������H��1�L�����L����p���L��H��Hc����H���y��E�M��1��H��L����/���L��H��Hc�輸��H���8��E�M��1��H��L������L��H��Hc��{���H������M�M��1��H��L�O�譻��L��H��Hc��:���H������M�M��1��H��L���l���L��H��Hc����H���u��M�M��1��H��L����+���L��H��Hc�踷��H���4��M�M ��1��H��L������L��H��Hc��w���H������E�M(�H��1���L�}�A��褺��L��H�߾�/���H������E�M(�H��1���L�B�A��A���Y���L��H�߾
���H���`��E�M(�H��1���L��A��A���
���L��H�߾	蘶��H�����E�M(�H��1���L���A��A�����L��H�߾�L���H������E�M(�H��1���L���A��A���u���L��H�߾����H���|��E�M(�H��1���L�I�A��A���)���L��H�߾贵��H���0��E�M(�H��1���L��A��A���ݸ��L��H�߾
�h���H������E�M(�H��1���L���A��A��葸��L��H�߾����H������E�M)�H��1���L���A���I���L��H�߾�Դ��H���P��E�M)�H��1���L�Y�A��A�����L��H�߾艴��H�����E�M)�H��1���L��A��A��買��L��H�߾�=���H������E�M)�H��1���L���A��A���f���L��H�߾��H���m��E�M)�H��1���L���A��A������L��H�߾襳��H���!��E�M)�H��1���L�`�A��A���ζ��L��H�߾�Y���H������E�M)�H��1���L��A��A��肶��L��H�߾�
���H�������E�M(��1��H��L���A��A���7���L��H�߾
�²��H���>���E�M*�H��1���L���A��A�����L��H�߾�w���H����E�M*�H��1���L�f�A��A��蠵��L��H�߾�+���H�������E�M*�H��1���L�,�A��A���T���L��H�߾�߱��H���[���E�M*�H��1���L���A��A������L��H�߾蓱��H������E�M*�H��1���L���A��A��輴��L��H�߾�G���H���ÿ��E�M*�H��1���L���A��A���p���L��H�߾���H���w���E�M*�H��1���L�W�A��A���$���L��H�߾诰��H���+���E�M+�H��1���L��A���ܳ��L��H�߾�g���H�����E�M+�H��1���L���A��A��萳��L��H�߾����H�������E�M+�H��1���L���A��A���D���L��H�߾�ϯ��H���K���E�M+�H��1���L�i�A��A�����L��H�߾
胯��H�������E�M+�H��1���L�,�A��A��譲��L��H�߾�8���H�������E�M0��1��H��L����j���L��H��Hc����H���s���E�M4��1��H��L����)���L��H��Hc�趮��H���2���M�M8��1��H��L������L��H��Hc��u���H����M�M@��1��H��L�[�觱��L��H��Hc��4���H�������M�MH��1��H��L�(��f���L��H��Hc���H���o���M�MP��1��H��L���%���L��H��Hc�貭��H���.���E�MX��1��H��L������L��H��Hc��q���H�����L��这���e��E���D��UH��AVAUATSL��$���H��H�$L9�u�H��dH�%(H�E�1��M�	����L��0���H�˶L��H���[������#��H��H����L��п��I���1�L�@���L������L��Я��1��L�
"�L�$��L���گ��H���2���L��L���מ�����7L��L���Ğ�����$�*4�L��M��M��H������0Džɯ��-vvvDž̯��vvv9�H��N…������H��ɯ��RH���P1�菶H��藯��ZY���H�U�dH+%(��H�e�[A\A]A^]Ð��0I��H�ً�3�L�����Džп��-vvvL�
�Džӿ��vvvL��9�N…������H��п��RH�/�P1��L������^_����k���@�5&3�H����1��m�������=���������3������ff.�@��UH�=��H��H��dH�%(H�E�1��ٟ��H��H����;�H�E�dH+%(u��袓��f���UH��AWM��AVE��AUA��ATA��S��H��8H�}�dH�%(H�E�1�赧��D�I�ƒ��u*E�H�E�dH+%(ucH��8[A\A]A^A_]�f�H�}�M��E���D��D��D�]�H�E����L�U�D�]���t��5�1�1�H���1���k��腜�������UH��H��dH�%(H�E�1��=�:�uH�E�dH+%(u���=��u������葒�����UH��AWI��AVI��AUATSH��L�'L�odH�%(H�E�1�H��Y�x4uH�H�@I�L�H)�I)�I��I���XL���BH��H��t�x6uL9 t*H�E�dH+%(��H�e�1�[A\A]A^A_]�fDA��YM�f �~H��I���I�1�ATM�FH��1�M�N�5�0��jL�CXZM9�tH�L�KH���1��5�0�1��xj�5v0�L��1�1�H�#��_j�C6�L���fD�5N0�H�c�1�1��:jAƇY�_����8������UH��AWAVAUATSL��$P��H��H�$L9�u�H��XH�2������H��dH�%(H�E�1�L������L���M��L��苼H��L������{�L��H��P����\����H�5�#L���u�����H��X���L��H���M���'�����H��X���L��H�E�������Dž�M��H�E�H�@ L�x`M����H���M��L���M��L���M��M��DM�}M�u M9���H�E��x4u
H�H+PI�I�H��P���1�L���7I��H��t!H���M��H�@�y4uHH+AI9���H��X���L;xt7I�]-L�%>�}H�5���DI�t$I��H����H���F�����u�L���*!I��H���F���H���M��L���M��L���M���7.���~FL��H�5uH���E��y4L��H���E�H�5�����c4H��P���L���E�H�5��I4L���A�L���9�H�E�dH+%(�w���M��H�e�[A\A]A^A_]Ð�L�%�}L�5�p�M�t$I��M��t"L���r���H��L��H���Ԍ����u��	���H��L�5��L�%g�}�B���L���M��M�����	A���@L��� ���D��)�x��L��H�����������M�|$I��M��u�L���M��L�%�}H�5 ���I�t$I��H���<H���n���H��t��b���@L���M��I�]-I�t$-H���x�����H���M��I�D$ �y4uHH+AL��H)�H��H��HH֋5�I�H9�����H���5b,�M��I��PL��H�U��1��AfZL��Y�I��H���#�������fDH��P���1�H���O5I��H���#H���M��H�@�y4uMHH+AI9��-���M�L$-�5�+�I��L��1�H����eL���I��H��������W���I9������u���E�e*H�A��E��B�<�AtB�5|+�I��L��1�H�ы��_eL��Dž�M�������I��H���9������H�5��H���
�����t�H�5��H�������t�H�5��H�������t�H�5��H���Ԛ�����n�������L���M��M�L$-���5�*�H�J�1�1��dDž�M����������5�*�H�ڻ�1��dDž�M����������5�*�H����1��id�֋5e*�H�
�1�1��Qd��Z���f.���UH��ATSH��dH�%(H�E�1��6u��YH��I��t-H�5v�H���~H�E�dH+%(u.H��1�[A\]�@�5�)�H�y�1���cAƄ$Y��̊��ff.����UH��ATI��SH��H��dH�%(H�E�H�G ���H�����tH��H���X��;H��t!�@6H�E�dH+%(uMH��1�[A\]���YtH�5��L�����fD�5)�H�׺1�1��
cƃY������f.�f���U�H��AWAVAUATE1�SH�����H��H��H�~�}dH�%(H�E�H���fHn�L���H�fl�ƅ���H�����)�����H������Dž<����ݡfo������H���HDž��I��L���H�)����M���H��L��蚓���JE1�1�H�����H��L�������#M�'��A�L��P���L����L����L���|�H��1�L���H1�E����#@�����8�^���A�����Q���A���L��H��L���H���D��賉�����t�Dž��������1��E���$H�‰�H����?I�T�H�2H��s��������EH��H��H��H��H!�H�
H��=�~�����������A���L�꾀�^������L���~����^��<���L��������L���������E1��L��E���o�D������ƅ����ƅ����ƅ����ƅ����ƅ����HDž����D������������A�G0���"1�M��I��L��H��L)�H��I��H��H�������6�����L������M��H��������H��H����D�+D����GH������A��wD�胄��H�����H��L�������������|�5�%���~/D��(���H����1�1�H�@��_H���1�H���XL����H������I9���D��(���������A9�t'H�������5M%�A��H�?��1�A���/_D�����E���E9�t+H�������1�A���5%�H�-��^E���D�����E9�t$H�������1�A���5�$�H�&��^A��
�g��L��s0A���9Ct$H�������1�A���5�$�H�4��|^�
L��s,�C9Ct$H�������1�A���5U$�H���E^A��
��H���D��Hc�H�>���苜I��H�������5
$�H�jk�1��]������r�����������D������H��k�5�#��1�E1��]D������L��D�������D������A�����E����A��D	�����H�U�dH+%(��H��H[A\A]A^A_]���5N#�D��1�H�ɄA���0]H��������L�����������H�{H�5.�����t�H�������1�A���5�"�H�ȶ��\�fDH��(�/H���O���I��H���k������uH�xH�5�
�z�����������������uI�}H�5���X�����������������uI�}�H�5e�豁��������������������A�E��l�������������H��H�C����D������E�倽�������������9��x��u2�5�!��1�A��H�
�	H���D�������[D������������u
�����������������������������������5o!��1�A��H�
�wH�b�D�������F[D���������f.�Dž��������聖��H��@�����E1�8�5n�5	!��H���H��1���ZD�������4����������5�����H��@����8��mH��H���5� ��1�E1��ZD�����������5� �M��I��1�H������H�D��A���fZL������H������M��L��������@I��E9~0���M�������������������5 ��1�E��D������H��D��������YD���������f�������H��X����fD�#���H��@������8��l�5���H��H��1��YL��謗D������1����fD�������͔����H��@����8�lH�вH���������������H�5�uH�����������������A�E��d����5��1�A��H�
"H��D��������XD�������B����5���1�A��H�
pH�ˀD�������XD�������%����5���1�A��H�
��H���D�������xXD����������5j�H���1�D������A���HXD����������5:�A��E��~$H���1�H�߉������%Q�5�D������H����1�D��������WD�������3���������[�����~����UH��AWAVAUL�-^�ATL�%��}SH��dH�%(H�E�1�Dž8������cH��H���I�4$H���C����L�3L9�t*M�<$L���T�H��L���)������YM�6L9�u�H���Q�I��H�f�}L9�u�L�%��}E1���KcH��H���/I�4$H���Ò���KL�;L9�t*M�4$L�����H��L��詌������M�?L9�u�H���єI��H���}L9�u�E��DD�8���D��8���Dž4���L��@���Dž<���E1틽<���D��E1��P�����A��A��u݃�<�����<�����uȋ�4�����D�8�����8���H�E�dH+%(����8���H�Ĩ[A\A]A^A_]�@L������5��M��H���H���1���UM�?Dž4�������L9�u_H���דE���V���A���aH��H������<���D��L��D��A����L��H���B����:L�;L9�t�f�L���X�L��H���-������M���M�?L9�u��y����M�,$L���$��5"��H���H��M��1�A������TM�?L9������5���fDL��M�<$����5��L��H��M��1��TM�6Dž8�������L9��K����m���fDI�$�5��A��H��|�1�A������zTH��蒒���DI�$�5b�A��H��|�1��HTH���`�Dž8�������������5.�L��1�H��|�TH���,��P�����5��H�/��1���SDž8������������5��H����1��SDž8������������5��H�׭�1��SDž8��������Y����z��f.����U��H��AVAUATSH��dH�%(H�E�1���=H����	�PH�É����H�p�B�����	��fn�fo-hVfo%�W��fo�Wfp�H��H��H�fDfo�fo��@H��@fo�f��fo��@�f��f~H�f��f��fp�U�@�f~P�fo�fj�fp�f~@�f~H�fp�Uf~H�fo�fj�fp��f~P�f~H�f~@��@��@��@��@��@�H9��O����Ѓ����Lcȉ�I��)�J�<��
���O�x9���A��N�DA)��xA�HE�9�~pA��N�DA)��xA�HE�9�~WA��N�DA)��xA�HE�9�~>A��N�D A)��xA�HE�9�~%A��N�D(��A)�A�HE�9�~J�t0)‰�N1�1ҾH���b>D�C��A9��C������@�H�s������fn�fo-�Tfo%�U��fo�Ufp�H��H��H�f�fo�fo��@H��@fo�f��fo��@�f��f~H�f��f��fp�U�@�f~P�fo�fj�fp�f~@�f~H�fp�Uf~H�fo�fj�fp��f~P�f~H�f~@��@��@��@��@��@�H9��O����ȃ����HcЉ�H��)�L�A�8�=��A�xD�@D9���A��L�LE)�D�@A�yE�D9�~vA��L�LE)�D�@A�yE�D9�~[A��L�LE)�D�@A�yE�D9�~@A��L�L E)�D�@A�yE�D9�~%A��L�L(��E)�A�yE�9�~H�T0)��
�z1�1ҾH���v<A�ą����SH�s������B�������fn�fo-�Rfo%T��fo�Sfp�H��H��H�fDfo�fo��@H��@fo�f��fo��@�f��f~H�f��f��fp�U�@�f~P�fo�fj�fp�f~@�f~H�fp�Uf~H�fo�fj�fp��f~P�f~H�f~@��@��@��@��@��@�H9��O����Ѓ����Hcȉ�H��)�L�A�8�=��A�xD�@D9���A��L�LE)�D�@A�yE�D9�~vA��L�LE)�D�@A�yE�D9�~[A��L�LE)�D�@A�yE�D9�~@A��L�L E)�D�@A�yE�D9�~%A��L�L(��E)�A�yE�9�~H�L0)‰�y�H�w1�f�~�5����}MD�z�E��~/L�-���H�
ߧ1�H�K]L���]s��L��H���;�1�1�H���1:�5/�A�Ņ�~5L�5��H�
��H�]1��L���s��L��H���H;�5��A����SH�{������B����N��fn�fo-Pfo%�Q��fogQfp�H��H��H��fo�fo��@H��@fo�f��fo��@�f��f~H�f��f��fp�U�@�f~P�fo�fj�fp�f~@�f~H�fp�Uf~H�fo�fj�fp��f~P�f~H�f~@��@��@��@��@��@�H9��O����Ѓ����Hc�A��H��A)�L�E�D�n�E�AD�HA9���A��L�TE)�D�HE�BE�A9�}wA��L�TE)�D�HE�BE�D9�~\A��L�TE)�D�HE�BE�A9�}AA��L�T E)�D�HE�BE�D9�~&A��L�T(��E)�E�BE�9�~
H�L0)‰D�A��f�G1�f�WH��t���J�
����~/L�-M��H�
R�1�H��ZL����p��L��H���9�1�1�H���7�5��A�Ņ�~5L�5�H�
�H�xZ1��L���p��L��H���8�5f�A��ttD��1�A�����H�]t�@JH���5H�E�dH+%(��H��D��[A\A]A^]�D�5�H��r�1��IA�������H��D�1���I�D��H�fs�1��I��D�C�5����1�H��r��I�1��g���1��@���1��!���1�����5q�H�ϣ�1�A������TI�����Zp��f.���U��H��ATSH��dH�%(H�E�1��3H���1ɺ�H��H���q4�������� H�C�8��f�x�h1ɺ�H���24���<��5������H�CD�HA����f�x����~/L�%���H�
��1�H�TXL���fn��L��H���61ɺ�#H���3�����5+�����H�C�x#��f�x����~/L�%j��H�
��1�H��WL����m��L��H���%61ɺ�XH���<3�����5�
�����H�C�xX��f�x���~9L�%��H�
,�H�iW1��L���tm��L��H���5H�C�5S
��8��f�x��D�HA����f�x��x#�f�x�"�xX�Mf�x�'QA�XA���j@H��q�1���FXZ�8f�jA�A��PH�%q�5���1��FY^A�����H����1H�E�dH+%(�LH�e�D��[A\]�@H��A�E1��jH�q�H��D�HE1��jH��p�DA�A���5
�H�Zp�1��E�`����jA�A���PH�Up�1���EXZ�1���f�H��A�A���j����@H��A���j�H�+p1��|E^_���DA�A����K���f.�jA�A�#��P�[���H��D�HA���j#�A�A�#�����H��A�#A���j�����5�
�H�J��1�A�������D�G���jA�A�X��P����H��D�HA���jX����A�A�X���r���H��A�XA���j���H��D�HE1���j���A�PE1���j�X���A�AT��j����/k��A�ASA���j�%���A�ARA���j#�\���A�AQ��A�#j��H��>�1�E1��C�+���A�AP��A�jX�
���f.�f���UH��AWAVAUATSH��H�$H��H�$H���H�)L���dH�%(H�E�1�L����L�� ��L��蝋L����fDH��L��H��8豉H�� ��H����H����L�0H�PH�L9�uͿ����I��H���qH�@8H�����fHn�I�GHH��fHn�I�Gxfl�fl�AO8AGHfHn�fl�ƅ���AGxfo�G)����fo�G)�����n��H���L����L�%f�}L����L������M�$H��H��:1��L����H�5MoL����~��I��H����M�t$L����k��L���L��H������H��uL��I���Vl��H�o�}L9�u�H����1���L����L������H�H��讃��A�ą�x*H�=m��a��D��L��I��hn	A�ą���L��1�I�ٹL�D����ʂ��L��������u)L��I�ٹ�L���蝂��L�����L��蝘	L��赉H�E�dH+%(��H��� D��[A\A]A^A_]�DH����E1�1�L��L���qx	A�ą��I���H�#��H9�(��uH�E@�H9�X��tA�������H� H9�`�����DE����L��A�����N���L����L�����L��A����d��L���߈�%����5g��D��UH��ATSL�e�H�ZL��H��H��dH�%(H�E�1��E��%&L��H����'�E���H�U�dH+%(u	H��[A\]���f��fD��Uf�H��AWE1�AVAUATSH��hdH�%(H�E�1�H�)E�)E�)E��H�OI���5e�I��I��H�7���J?A�E�KH��H����H�=+��B^H�E�H����H��1�H����H�E�L��H��I�T$H��H�E��A�Dž���I�L$���Mu3�y1����Mu$�y2�2��Mu�y3u�y��D�5��H����1��>H�}��H���H�}��DXH���|H�E�dH+%(��H��hD��[A\A]A^A_]��1�H��1���A�Dž�t=I�L$�{����y�E���A�m�5��1�H��i�=E1��a����H����L�3L9�ttA�DI���H�5�JL��H�@0L�8����uM�6I��L9�u�H�H��x���H9�t-H��x���H�}�1���
H��uuH��x���H�H��x���H9�u�I�L$�5`�H�K�1��A��C=I�L$���f�L��H�=V
�I���-�M�6I9��A����i���@L�x(L�p(M9��z���I�D$H��p���I�H��p����r����tM�?M9�u��M���f.�1�L���&��5���H�����<A�m����y�p������H���zA�������yc��f���UH�=��H��ATSH��dH�%(H�E�1���"H�5x�H�=y�H��� �E�H��t|H��twL�e�1�H��H��L���7��tH�U�dH+%(uSH��[A\]�1�L��H�\H�����u͋M�tŋ5��A�H�]g1��;fD�������b��ff.����U1�H��SH�NH��H��dH�%(H�E�1��!��tH�U�dH+%(u.H�]���f.�H�E�dH+%(uH��H�]�1���"#�b��ff.�f�UI��H��H�L�H��AWAVAUATSH��H��X����H��`����5��dH�%(H�E�1��:�m�H���?�@H��`���1�H��H���,����HH�A�E1�H�q H����H�AN�$�M��t8I�<$E��A���XZ��f�H���A*�H����M�d$M��u�H�H�q I��I9�r�H���CH��p���E1�L�u�H�QN�,�M���gH�E�L��h���H��x����!fDL;}�tFL���jvM�mM���L��M�}�v�u��H��x���L���I���{��A�$��t���EI��H����L���Y��I��H�����@H���f��H��tD�/H�x�@�of��H��u�1�A�L��L��L�uML����nL������\��L���+wL���u���1���H��p����5�1�1�A�����H�w���8H�����H�E�dH+%(�|H�ĈD��[A\A]A^A_]��H��p���L��h���H�H�q I��I9��{���H��p���H��`���H��L���5�����H�A�E1�H�H H��t\L��x���H�PN�,�M��t8@I�}E��A���0X��f�H���A*�H���|�M�mM��u�H�H�H I��I9�r�L��x���H��`���H��L������u%E1����L�u��N���L��H��p����Vt���L��X����5��1�1�H�L�L���7H�5X�L���bm����t�H�5Y�L���Om����E�����5c�H�Ɠ�1��L7A������q����L^���5:�H���1�1��&7��@��UH��H��H�w dH�%(H�E�1�H��tH�E�dH+%(u H�����H�E�dH+%(u�1����]�����UH��AUATL�%�NSH�U�}L�k(H��dH�%(H�E�1�H�3L�������uH��L9�u�H�_1�H�����t!H�U�dH+%(u5H��[A\A]]��H�E�dH+%(uH��H��1�[A\A]]�-�(]�����UH��H��dH�%(H�E�1�H�E�dH+%(uH�wH��������\����UH��AWAVH�����AUfHn�ATS1�H��dH�%(H�E�1�H����fHn�fl�)����H��輟	H��H����Dž��L�#H�C8H9C8��H�5��H�=���2I��H��������I��H����H�@8L��fHn�I�GHfHn�fl�I�GxAO8fl�fHn�I���AGHfHn�fl�fl�AOxA����T��A�GL��L��I�M�oX�f	E1�1�L����7H���L��fA�Gl�0��������2H�KL�-DL��`���H���|@�oL��L��I��fo����H�
S)�����oXH�����)�����o` )� ����oh0)�0����op@L��0���)�@����oxP)�`���)�P�����y	��I�E���HH���o���L���W�	�������������H��5�����*H�`�1��3H���ǝ	H��H������H����H��`���fHn�fHn�L�5Dfl�H���M��)����I��@I�BM�M�b�M�j�I�BH�5o�H�=p�I�BI�B@fHn�M�Rfl�L�����AB@Dž����H��H����L�����L��I�B �d	L�������5L��fA�B4��d	L����r	L�����I��I���I���H���,H��E1�fDH��A��H�9u�E9��L�����L�������;f�H��`���H�
RL��L���x	���WH�SH��H���n�ofo����L��)�`����oR)��)�p����oZ )]��ob0)e��oj@)m��orP)u�L�}�L���g�����m����5��M��M��L��H��^�1��1�~fDH���W���������@�5v�L��1�H�\��\1������5N�H�+]�1��71H��52��1�H�0]�1�����H�U�dH+%(��H��[A\A]A^A_]�fDL���p�	�"����5�L��1�L��`���H��]�0�L�����L������D����E9�usI��H� L9��?���1��e���H��\�1��e0�H�����t�E1��5W�L��1�H��\�=0� ����L��踇	����5!�L��1�H�|]�0����
W��ff.�f���UH��AWAVAUI��ATSH��H��(L�'L�vdH�%(H�E�H�M�$L�8L��L	�t_M��u:M�����5��M��L��1�H�L]��/f�������ufDM����L��L��L�M��8e��L�M���u�M�L$L�C L��L	�tWM��u*M���a�5/�L���1�H�]�/�M���7L��L��L�M�L�E���d��L�E�L�M���u�L�C(M�L$PL��L	�t_M��u2M���	�5��L���1�H��\�.�(����M����L��L��L�M�L�E��dd��L�E�L�M���u�M�L$ L�C8L��L	�t_M��u2M�����5W�L���1�H��\�=.����M���wL��L��L�M�L�E���c��L�E�L�M���u�M�L$HL�CHL��L	�t_M��u2M���I�5��L���1�H�r\��-�H����M���L��L��L�M�L�E��c��L�E�L�M���u�M�d$0H�[@L��H	�t^M��u2H��uAM��t-�5v�M��I��L��H�:\�1��V-�����H��t�L��H��� c����tH�5&(H���
c����u�I�EM��H�ٿH�#\��5�1��-1�H�U�dH+%(u`H��([A\A]A^A_]�M���6����k���f�M����������f�M���������f�M���N����{���f�M������������S��ff.�f�UH��AWAVAUATI��SH��H��L�7L�.dH�%(H�E�1�L��L	�t\M��u?M���F�5<�M��M��L��H�h[�1��,@�������fDM���L��L����a����u�L�kM�|$L��L	�tOM��u2M����5��M��M��L��H�3[�1��+�DM����L��L���ta����u�M�|$L�kL��L	�tWM��u:M�����5o�M��M��L��H�[�1��O+�2���f.�M����L��L���a����u�L�kM�|$L��L	�tOM��u2M�����5�M��M��L��H��Z�1���*����f�M���WL��L���`����u�M�|$ L�k L��L	�tOM��u2M���Q�5��M��M��L��H��Z�1��*�j���f�M���L��L���L`����u�L�k(M�|$(L��L	�tOM��u2M����5G�M��M��L��H��Z�1��'*�
���f�M����L��L����_����u�L�k0M�|$0L��L	�tOM��u2M�����5��M��M��L��H�cZ�1���)���f�M����L��L���_����u�L�k8M�|$8L��L	�tOM��u2M�����5��M��M��L��H�;Z�1��g)�J���f�M���wL��L���,_����u�E�D$@D�K@E8��|E�D$AD�KAE8���1�H�U�dH+%(��H��[A\A]A^A_]�@M�������L��L����^�����������M�������L��L���^�����$��������M���.���L��L���t^�����d��������M���n���L��L���L^����������V����M�������L��L���$^������������M������L��L���]�������������M������L��L����]�����D�������M���N���L��L���]�����|����6�����5��L��1�H��X�'�����5��L��1�H��X�{'�^����N�����UH��AWAVAUATI��SH��L�=�dH�%(H�E�1�M����I��E1�H��@I�7I�<$�\����u5A�EL��L�������utI�$�5���H�VXA���&L�{H��M��u�E��t 1�H�U�dH+%(u7H��[A\A]A^A_]�I�$�5��H�0X1���&@�������M��@��UH�5e!H��AWAVAUI��ATI��SH�+H��H�0dH�%(H�E�1��\����H��
HE�L�;M���}E1�I�7I�<$��[����u5A�EL��L�������utI�$�5���H��A���%L�{H��M��u�E��t 1�H�U�dH+%(u7H��[A\A]A^A_]�I�$�5��1�1�H�\W�%��������L��f.�f���UH��AWAVAUATSH��H�$H��������L�-p�}M�u0dH�%(H�E�1��x�I��H���	A�uL����n�H��H���uI�u1�1�H��I���.�H��薰M9�u�H����L�=#�}E1�H���L���H����L��L����fAn�H�H�߹	I�w�H�I�GI��H���fp��H����ƅ��L���fօ��H����HDž���YY��L��H��L���;�H�\�}I9��s���H��}H���H���L��H�3��H���H��trL�kƀ�M����H���1�L�xH���L�pX��L��H��I��� �L9�t{I�wI�?��M�G�H��H��u�H����V�5���H��Y1��t#L���xE1�H�E�dH+%(ubH���L��[A\A]A^A_]�DH����DVH���H���H�n�}H9������몋5�H�^Y�1��"��J����UH��AWAVAUATSH�_8H��dH�%(H�E�H��H�H$��uH�_ �5��H�
[�1�1�H�n��"H�[H��t'E1����t?H��A���C�H��H��u�H�E�dH+%(��H�e�[A\A]A^A_]�f�H���L�s@H���L�h-H���H�@ L��賲AV�5�D��AUI��H�|XM��1�1�A����!H����H��XZH���N����f�����H��ff.����UH�
T�H�{�H��AWAVAUATSH��1�H��(�5��dH�%(H�E�1��~!H�[0H����E1�fD���umH�Ch1�H�H H�CXH��tH�H�{xH�CpH�U�L��L�{(D�OL�h-D�M��H�U�D�M�D��5�I��1�1�RH��WAWAUAV� H�� H��A����H��H���r���H�E�dH+%(uH�e�[A\A]A^A_]���G���UH��SH��dH�%(H�E�H��H�@$����H��8H�1�H����DH�G0H9G0��H���H;�~H���H���ttH;�~��H; �~��H;;�~��H;V�~��5�H�L��1�������H�U�dH+%(�H�]���f�H;q�~u�H;
p�~�v���H����H��H���5���H����1���H;Y�~�L���H;
T�~t�H;c�~�C���DH;Y�~�1���H;
T�~t�H;c�~�(���DH;Y�~����H;
T�~�l���H;_�~�	���f�H;Q�~��H;
L�~����7����H� �c����5��H�ٿ1�A�H��U��������E��ff.�UH��AVAUATSH��dH�%(H�E�H��H�@$����H��8H�H����I��H�W~~I��A���Ią���E1�E1�1�����H��H��H���4H�G0H9G0t�H���H;�~H���H����H;�~��H;�~��H;�~��H;�~��I;D$�I9D$8�I9D$`�4I9�$��JI9�$��fI��I���A����H;!~�t���H;
~t�H;+~�k���DH;!~�Y���H;
~t�H;+~�P���DH;!~�>���H;
~t�H;+~�5���DH;!~�#���H;
~�d���H;'~�����H;!~����H;
~�<���I;D$�����I9T$���I;L$ ����I9D$8���I9T$@����I9L$H�����I9D$`����I9T$h�����I;L$p����I9�$������I9�$������I;�$������I9�$������I9�$������I;�$��~����}����H� �y���I��u6M�EI9���1�H�U�dH+%(��H��[A\A]A^]Å�u�E1��5��L��1�A�H��R��,�1�H�G0H9G0u$�5��H��R�1��k������@H���H;�|~H���H����.H;�|~�H;}~��H;5}~��H;P}~t~I;D$�[I;D$8�I;D$`��I;�$��WI;�$��H����H��H���.���H�������5��H�ٿ1�H�LR��'���f�H;
�|~�u���H;�|~�h����@H;
�|~�L���H;�|~�?����@H;
A|~����H;<|~�����d����H;
�{~��H;�{~����D����H;
�{~����H;�{~������$����I;L$@���I;T$H�������DI;�$���I;�$��������I;L$�����I;T$ ��������DI;�$������I;�$����������I;L$h�h���I;T$p�]����x����P@���5>�H�ٿ1�H��P�$���ff.�@��UH��AWAVAUATSL��$���H��H�$L9�u�H��dH�%(H�E�1��%H����H�5"{H��I���TH�ay~L�-�z~A��H������H������E����L��L�%z~�V褑
H��������q�I�|$I��(���M9�u�L�%6x~M��I�}I��(��I9�u�fDI��$�I��(��I9�u�H�E�dH+%(�H�e�D��[A\A]A^A_]�DH�5RzL���SA�ƅ��F���1��g�
���\L������L����pL���8�H���H���5�=��~H�5��H���`�L��@���1�fo���L��L�����H�x~�H�L��)�p���L�-�y~� �I�$H����I9�� L��ؠ��L���H��Р��L���H����H��hL�-�x~fAnMI�EL��L��L��ƅ֡��fp��H��@���fօH����8���'jL��H��E1�AWE1�1�1���
^_H���I�}�C�H������סI�}I�E��H�����H��t&�Q(�f�����q(9�t
�B��r���v�fHn�H���I��(����AE�I9��(���H����L��8���fAnUI�EL��L��L��fp��H��@���fօH����Y���Hj1�1�E1�AWE1�L��H����
ZYH���$I�}�d�H������I�}I�E��H�����H��t'�Q(�f.�����q(9�t
�B��r���v�fHn�H����I��(����AE�I9��.���H����H�����H�H9�ؠ������L��ؠ��L���H��Р��L���D�M�4$M9�t-M��h1�L���w�
�=����M�6M9�u�M�4$I�D$I��hL��L��hL����
L�����tmA�����L��L��ؠ��L���H��Р��輨�5z�H�OL1���cA����������L���X�M�6M9��D����e���L�����u�L��L����
1�L���f������j����L��E1��N�����A���k���A��������:����UH��AWAVAUATSL��$���H��H�$L9�u�H��HdH�%(H�E�1���H����H�5�uH��I���POL������L�������Å�tlL��L�%�u~�}QM��$�而
H��������l@I�<$I��0��M9�u�H�E�dH+%(�$	H��H_��[A\A]A^A_]��H�5juL���N�Å��{���1�考
���yL����kL���X�H������H���Y�=��~H�5�H��耉H��@���1���L������H�������H�L��HDžp���d�N�M�,$M9��SL�=�t~f.�f�f��H��}IDž�A��fAnL��H������)� ���H������H��(���I�Gfp��HDž0���L�����H�����ƅ֡��H��@���)��)����fօH����/���7A�G(��~1�L��H���������
���I��5�H�������ɜI�I�G���H������H��t �Q(�����q(9�t
�B��r���v�fHn�I��0H��u~�Ƞ��AG�I9�����M�mM9������L���F�M�<$M9������L�5sM��h1�L���q�
1�L���g�
�5�����sA��(
�wI���	�ZI����:A��,
�I���	�ZI�� ��:H��t~L��I������
�5V����A��(
�pI���	�PI����-A��,�
I�����I�� ��6ILJ�L���l�
H�]r~L��H�@ I����b�
�5������A��(
��I���	�nI����KA��,�+I����I�� ,��ILJ�L�����
M���L�����
�55����*A��(
��I���	��I����A��,��I�����I�� ,��ILJ�L���k�
L��ALJ���
�5������A��(
�I���	��I�����A��,�
I�����I�� ���ALJ�����L����
H��p~L���~�p~@ A����
L����
�5�����.A��(
��I���	��I�����A��,�xI����I�� ���M�?M9������������5~��H�NE1��g
L��蟡��������1�H�p1��E
L���}��p���1�H��p1��(
L���`�����1�H��p1��
L���C��K���1�H��p1���L���&����1�H��p1���L���	��+���1�H��p1��L��������L�
EoA�|�5��H�
<oH��T1��������u�B���L�
oA����L�
[oA���L�
4oA���L�
oA���L�
roA���L�
IoA���y���L�
DDA���g���L�
DA���U���L�
�nA���C���L�
�nA���1���L�
�nA������L�
DA���
���L�
vnA�����L�
~DA�����L�
enA������L�
@nA������L�
DA�����L�
�CA�����L�
5nA�����L�
nA���}���L�
�DA�	�k���L�
>DA��Y���L�
DA��G���L�
�mA��5���L�
�mA��#���L�
�mA�����L�
$EA�E���L�
�DA�C���L�
VmA�����L�
fDA�&����L�
$DA�$���L�
�CA�"���L�
`DA�A���L�
'mA�=���L�
�lA�;�o���L�
�lA�9�]����1��f���UH��AWAVAUATSL��$���H��H�$L9�u�H��h	dH�%(H�E�1���H�DH�
m
I��H�#fHn�fHn�H�bfl�fHn�H�B)�����fHn�fl�H������)�����M���	H�5�kL��L�������E�Å�tgL��L�%�m~�@GL��M��$��bI�<$I��(胼I�D$�M9�u�H�E�dH+%(��H��hY��[A\A]A^A_]�fDL����aL���H�I��H��td�=��~H�5�H���xI�$L������H��x���H������H��p���H��x���L��A��Å��2���H��p���I��I9�u���������������5@�L�
�j1�A�_H�
0l������H�JP������/��fDU��H��AWL�=>l~AVL�5��}AUL������ATL�����SH��`���H��H��H�����dH�%(H�E�1��H�L��HDž����d�u�DA��A~f��H��H�����L��)�@���������I�Gfp��HDžP���L�� ���H��(���L��H���ƅ����H��`���)����)�0���fօh����
�����Fx~1�H�����L���	�
����H�����I�I�G�]�H����H��t!�Q(�@����q(9�t
�B��r���v�fHn�I��(H��l~���AG�I9������L���Ú1�H�U�dH+%(u:H��[A\A]A^A_]Ë5^�H�3>�1��GL�����������C-����UH��AWAVAUL��hATI��SH��1�H��(dH�%(H�E�1�H�jH���H�jH����|v
L��L�������E����p1�L���L�
1�H���B�
�5�����#L���A������}I�~x�d�o��L�-cH��L���H;�����PI�FhL�%;gL��H�@ H���";�����*I�FpH�5gH�x-�;�����I�~(d�L���۽���I����H�xx����腕L��H���:������I�FhL��H�@ H���:�����cI�FpH�5�fH�x-�:�����GI�~(d�<L���T����I���sH�xx�,�b�L�58fH��L���,:�����CI�GhL��H�@ H���
:�����$I�GpH�5fH�x-��9�����I�(d��L���Ƽ���I�Dž��H�xx�,��o�L��H���9������I�GhL��H�@ H���9������I�GpH�5�eH�x-�i9������I�(d��L���>����I����H�xx�,����L��H���9�����pI�GhL��H�@ H���8�����QI�GpL�5*eL��H�x-��8�����2I�(d�'L��贻���I���!H�xx�d��a�L��H���8������I�GhL�%�\L��H�@ H���p8������I�GpH�5�dH�x-�T8������I�(d��L���)����I����H�xx�d���֒L��H���8������I�GhL��H�@ H����7�����cI�GpH�5&dH�x-��7�����GI�(d�<L��襺���I���6H�xx�d�(�R�L��H���7�����I�GhL��H�@ H���h7������I�GpH�5�cH�x-�L7������I�(d��L���!����I���OH�xx�d�A�ΑL��H���7�����)I�GhL��H�@ H����6�����
I�GpL��H�x-��6������I�(d��L��衹���I����H�xx�����K�L��H���6������I�GhL��H�@ H���a6������I�GpL��H�x-�I6�����~I�(d�sH���L����@$����H���H��tqL����'�L��L���%�L���]�
H���H��tAL���L��M�l$�轸L��L��H�����M;nu�L��蝸I�F����x
H�E�dH+%(�+�E�H��([A\A]A^A_]�fDL����G���@L�Q�H�
B�1�1�H��c�b�L��������DL�
�cA��5>�H�
=cH�aG1��� ��E������Y���@L�
_cA��L�
PcA��L�
AcA�=�L�
2cA�D�L�
#cA��L�
cA�!�s���L�
cA�(�a���L�
�bA�/�O���L�
�bA�6�=����%�����UH��AWAVAUL��hATI��1�SH��H��(dH�%(H�E�1�H��bH���H��mH����n
H��L�������E�����1�L����
1�L����
�5�����3I��$�����IH�Gx�xd�;H�(,�-�}�������SH�Px�zd�EH�x(d�:I��$�M��$��@$����I��$�H��tnM��$��$@L��H���U�H��荸
I��$�H��t@M��$�L��I�_���L��L��I��$���I;]u�H���˵I�E�D�v
H�E�dH+%(���E�H��([A\A]A^A_]�fDM��$��H���L���H�
r�1�1�H��`�L���������L�
�`A��5v�H�
u`H��D1���X��E������a���L�
�`A����H#�����UH��AWAVAUL��hATI��SH��1�H��(dH�%(H�E�1�H�t`H���H����l
L��L�����E�����1�L���O�
1�H���E�
�5������L���L�-y]I�|$x�.�L��H���c1������I�D$hL��H�@ H���C1������I�|$(���L����H�xxI���؋L��H���
1������I�D$hL�-�\L��H�@ H����0�����pI�|$(d�dL��L�5�賳H�xxI���w�L��H���0������I�D$hL��H�@ H���0������I�|$(,��L���]�H�xxI���!�L��H���V0������I�D$hL��H�@ H���60������I�|$(���L����H�xxI���ˊL��H���0�����lI�D$hH�5TH�@ H����/�����HI�|$(��9H���L����@$����H���H��tpL����&�L��L��赫L����
H���H��tAL���L��M�g��N�L��L��H����|�M;eu�L���.�I�E���{r
H�E�dH+%(���E�H��([A\A]A^A_]�fDL����H���@L���H�
��1�1�H�3]��L���*���?���L�
4]A�[�5־H�
�\H��@1����E������a���L�
�\A�g��L�
�\A�O�L�
�\A�U�L�
�\A�a��{��ff.���UH��AWAVAUL��hATI��SH��1�H��(dH�%(H�E�1�H���H����h
L��L����E����1�L��肿
1�H���x�
�5�����L���L�-��I�~x�b�L��H���-�����
I�FhL��H�@ H���x-������I�FpH�5�YH�x-�\-������I�~(���L��L�5=Y�'�H�xxI����L��H��� -������I�GhL�%YL��H�@ H���,�����|I�GpH�5�XH�x-��,�����`I�(d�UL��賯H�xxI���w�L��H���,�����I�GhL��H�@ H���,������I�GpH�5�XH�x-�q,������I�(d��L���F�H�xxI���
�L��H���?,������I�GhL��H�@ H��� ,������I�GpH�5QXH�x-�,������I�(d��L���ٮH�xxI��蝆L��H����+�����rI�FhL��H�@ H���+�����SI�FpH�5�WH�x-�+�����7I�~(d�,L���l�H�xxI���0�L��H���e+�����I�FhL��H�@ H���F+������I�FpH�5BWH�x-�*+������I�~(d��L���H�xxI���ÅL��H���*������I�FhL�=OL��H�@ H����*������I�FpH�5WH�x-�*�����wI�~(d�lL��苭H�xxI���O�L��H���*�����WI�FhL��H�@ H���e*�����8I�FpH�5�VH�x-�I*�����I�~(d�L����H�xxI����L��H���*�����BI�FhL��H�@ H���)�����#I�FpH�5CVH�x-��)�����I�~(d��H���L����@$����H���H��tlL����"L��L��轥L���
H���H��tAL���L��M�l$��U�L��L��H���胥M;nu�L���5�I�F���l
H�E�dH+%(�
�E�H��([A\A]A^A_]�fDL����L���@L��H�
�1�1�H�;W��L���2������L�
<WA���5޸H�
�VH�;1�����E������a���L�
WA����L�
�VA���L�
�VA���L�
�VA���L�
�VA���L�
�VA���w���L�
�VA���e���L�
�VA���S����>��ff.���UH��AWAVAUL��hATI��SH��1�H��(dH�%(H�E�1�H�\VH���H�VH����lb
L��L�����E����1�L���<�
1�H���2�
�5������L���L�-u�L��I�FhH�@ H���N'�����I�FpH�5�SH�x-�2'������I�~x��L��H���'������I�~(d��L��L�%(K��L��I��H�@hH�@ H����&�����MI�FpH�5SH�x-�&�����1I�~x�m�L��H���&�����I�~(d�
L��L�5�R�p�L��I��H�@hH�@ H���f&�����8I�GpH�5�RH�x-�J&�����I�x�L��H���.&�����I�(d��L����L��I��H�@hH�@ H���%������I�GpH�5%RH�x-��%������I�x茀L��H���%������I�(���L��蓨L��I��H�@hH�@ H���%�����yI�GpH�5�QH�x-�m%�����]I�x��L��H���Q%�����AI�(d�6L��L�%:Q��L��I��H�@hH�@ H���%�����I�GpH�5QH�x-�$������I�x�L��H����$������I�(d��L��貧L��I��H�@hH�@ H���$������I�GpH�5�PH�x-�$������I�x�;L��H���p$������I�(d�vL���E�L��I��H�@hH�@ H���;$�����^I�GpH�57PH�x-�$�����BI�x��~L��H���$�����&I�(d�L���ئL��I��H�@hH�@ H����#������I�EpH�5�OH�x-�#�����fI�}x�a~L��H���#�����JI�}(d�?H���L����@$����H���H��tnL����$DL��L���u�L��譨
H���H��tAL���L��M�l$��
�L��L��H����;�M;nu�L����I�F���;f
H�E�dH+%(��E�H��([A\A]A^A_]�fDL����J���@L���H�
��1�1�H��P��L����������L�
�PA����5��H�
�PH��41���p��E������Y���L�
�PA����L�
�PA���L�
�PA���L�
�PA���L�
wPA���L�
hPA���w���L�
VPA���e���L�
DPA���S�������f.�@��UH��AWAVAUATSL��$���H��H�$L9�u�H��X	dH�%(H�E�1���H��H�
=H��H�3fHn�fHn�H��
fl�fHn�)�����fHn�fl�)�����H���H�5�MH��L��������&A�Ņ�t|H��H�rY~�-)L��L����~DfDH�{H��(�k�H�C�H�{��vH�C�L9�u�H�E�dH+%(��H��XYD��[A\A]A^A_]�DL���CL��� ��I��H��tO�=��~H�5�H���PaH�L������H������H������L��A�A�Ņ��+���I��M9�u�����A����������5,�L�
�L1�A��H�
�NH�@2�A��������)�������U��H��AWL�=.X~AVL������AUL�����ATL��`���SL��H��T~H��H�����dH�%(H�E�1��H�L��HDž������e}H�����H��������=�~f��fAnL��H�Ƙ}H�
��}L��)�@���HD�fp��H�����HDžP���L�� ���H��H���I�GL��(���ƅ����H��`���H�����)����)�0���fօh����Q������Z~H������1�L���Ҡ
����I��atH������sI�I�G��H����H��t$�Q(������q(9�t
�B��r���v�fHn�I��(H�8X~H��P���AG�I9�����L���w|1�H�U�dH+%(u>H��[A\A]A^A_]�@�5�H���1���L���/|����������UH��AWAVI��AUI��ATI��1�SH��H��xdH�%(H�E�1��=�
1�I�������/�
�5������I�}(藟I��H���L�M�H�E�L��h���L�M�L�u�H�}�1�� H�2LL���0I����I�D$I9G(��I�xM�l$�wL��H���������dI�GhI�t$H�@ H���������CI�GpI�t$ H�x-����E����&�=f�~tI�GXI�$H9�-�=K�~ukL��H�èI��(�h�H�E�I��H���#���H�}��M�L��h������=	�~�#I���L�
t!A���f�I��xI��xH�����4�L�h�H�H�I9��h���L��x���E1�M��H�M�L��p����_f�I�G M��I��H�@ J�t+H���������I�G(J�t+H�x-�������M�?H�E�I��I9���H�M�H�}�M�� H�{ 1��<.L�#M9�r�L�
� A���5e�H�
JH��-1���G������H�E�dH+%(��H��x��[A\A]A^A_]�fDL�M�A���@�
��~1�H��1�D���~���L���!���L���@L��L��x���L��p���L9�����L�
�A���E���@L�M�A���2���L�
jA��� ���L�M�A������L�
IA������5d�L�
)IA��H�
IH�z,��;�����A���UH��AWAVI��AUI��ATI��1�SH��H��xdH�%(H�E�1�荫
1�I��������
�5�����I�}(��I��H���L�M�H�E�L��h���L�M�L�u�H�}�1�� H��HL���V,I��	��I�D$I9G(��I�xM�l$�tL��H���D�����dI�GhI�t$H�@ H���#�����CI�GpI�t$ H�x-�	���E����&�=��~tI�GXI�$H9�-�=��~ukL��H�èI��(踛H�E�I��H���#���H�}�	�M�L��h������=Y�~�#I��	�L�
�A���f�I��xI��xH����脚L�h�H�H�I9��h���L��x���E1�M��H�M�L��p����_f�I�G M��I��H�@ J�t+H���������I�G(J�t+H�x-��������M�?H�E�I��I9���H�M�H�}�M�� H��1��*L�#M9�r�L�
�A���5��H�
cFH��)1���������H�E�dH+%(��H��x��[A\A]A^A_]�fDL�M�A���@�
��~1�H��1�D���~�9�L���q����L���@L��L��x���L��p���L9�����L�
'A���E���@L�M�A���2���L�
�A��� ���L�M�A������L�
�A������5��L�
yEA��H�
UEH��(������������U�H��AWI��H�5WF~AVL�����AUL��hATI��L��SH����H���	dH�%(H�E�H�9:fHn�H�CBfHn�H��fo�fHn�H�@Bfl�fHn�H�$Bfo�fHn�H�Bfl�fLn�H��Afo�fHn�H��Afl�fHn�fDo�fDo�H��AfDl�fAl�fHn�H�sAfDl�fHn�H��AfLnظ<fo�H��fAl�fAl��H�H�߾ H�ȹ��H�H�8AL�����)�����)������8���)��)�������������������D)�0���)�@���)�P���)��������HDž��HDž����HDž0���HDž���HDž����HDž(���HDž����������������fHn�H��@fl�f��~)����fHn�fl���������(���D)�����)�����)�����D�(���D�8����H����X���)���)������������)� ���)�@���)�P����x��������)�0���HDžx���HDž ���HDž���HDžp���HDž����?X1��(N
�o0N~�o=XN~H�=aN~ZN~�o"N~={N~TN~�oN~UN~�p�L��L���E��������x�H��L��L���8���������I��$�M��$��@$��uM��$�I��$�H��tnM��$��$@L��H���ݎH����
I��$�H��t@M��$�L��I�_��t�L��L��I��$�衎I;]u�H���S�I�E�D�U
H�E�dH+%(u������H���	[A\A]A^A_]��W�����U��<H��AWAVL����AUL��hATI��L��SH��H�5�C~H��dH�%(H�E�1�f���~�H�� L���zW1��sL
H�=�L~�H��L�����������x1�1�L��L���������I��$�M��$��@$��uM��$�I��$�H��tqM��$��'�L��H���e�H��蝖
I��$�H��t@M��$�L��I�_��L��L��I��$��)�I;]u�H���ۓI�E�D�+T
H�E�dH+%(u�����H��[A\A]A^A_]�����ff.�@��U1ҹ-H��AWAVL��`���AUL��hATI��L��SH��H�5:D~H��dH�%(H�E�1�f��~�H�� L���U1��J
H�=?K~�z�H��L���O��\�����x1�1�L��L�������\���I��$�M��$��@$��uM��$�I��$�H��ttM��$��*f.�L��H����H����
I��$�H��t@M��$�L��I�_��|�L��L��I��$�詋I;]u�H���[�I�E�D�R
H�E�dH+%(u��\���H�Ĉ[A\A]A^A_]��_��ff.�@��U�H��AWI��H�5�B~AVL��p���AUL��hATI��L��SH����H��xdH�%(H�E�H���fHn�H�;fHn�H�;fo�fHn�H��:fl�fLn�H��2fo�fHn�H��:fl�fo�fHn�H�t:fl�fHn�H�v:fHn�fDo�fAl�H�I:fDl�fHn�H�{:fLnи-fo�H��fAl�fAl��H�H�߾ H�ȹ��H�H�":L��)������8���)���)����)� ���fHn�H��9)�0���fo�fl�fHn�H��9���fl�D)�����)�����)��)����D��������������������HDž��HDž����HDž0���HDž���HDž����HDž(���)�0���fHn�fl�f���~)�@���)�P�������������������)�����)�����)�����)������(����8����H���HDž���HDžx���HDž ����cQ1��LG
H�=�G~�ЬL��L������l�����x�	H��L��L���H��l���I��$�M��$��@$��uM��$�I��$�H��tnM��$��$@L��H���=�H���u�
I��$�H��t@M��$�L��I�_��ԎL��L��I��$���I;]u�H��賎I�E�D�O
H�E�dH+%(u��l���H��x[A\A]A^A_]�������UL�
�:L��:�H�
�:H��H��SH�}�H��dH�%(H�E�1��]���H���LO�1��5����xQH�M�5;�H�w:1���$�H�}�����H�}������H�E�dH+%(u��H�]�������������@H��ff.����UH��H��dH�%(H�E��)~��� ~��
H�E�dH+%(uP��f��=~1Ҿ$1�����=�}1�1��$���H�E�dH+%(u�=�}1Ҿ$1���t����O���ff.�@UA���H��ATA��SH��h���H��H��fo��dH�%(H�E�1�A���H�H��H�u�H�E�H��`�������E�a���E��E�)�p����sf1�A�����H��`���I�������1��*�@�����xh�ÉǺ(�1����D��
��1����������߉�1����1Ҿ$��1��q���H�E�dH+%(u5H�Đ��[A\]�H��h����5�H��81���������������UH�=X|H��H��dH�%(H�E�1����H�6|H��H�+|H�E�dH+%(u�1��$�����ff.�@��UH��H��dH�%(H�E���{����{��
H�E�dH+%(uP��f��=�{1Ҿ$1��l�=�{1�1��$�X�H�E�dH+%(u�=�{1Ҿ$1���4�����ff.�@��U�H��AUATH��H���L�%A���SH��H��@���1�H��H��dH�%(H�E�1�L��@����H���E�������H�����1�H�޿
H��@����������xH�5|���������L��
���zL��8�������H�5�z1���z����=�z1Ҿ$�É�z1��)�=wz1�1��$���1Ҿ$1�������Rz1�1��$�����=8z1�1��$���= z1�1��$���L������������JH��8����=�y�L����������L��8����=�y�L�����������L��8����=�y�<����=�y�1����=�y�&���M��M��H�ًoyH���P�`yP�5�1����XZH��t&�5̕H����H��H��1����
y��t�5��H��1����
�x��t�5w�H�$�1��`�I����I��uPH�����=�x���=�x��1�I����!Ѓ�H�U�dH+%(�AH�e�[A\A]]��5��1�L��H����H��t��Z@H��
�1���������5��1�L��H����I��t�5��L��1�H����������W����5v�H�	4�1�I������X��,����5Q�H��3�1�I������3�����5,�H��3�1�H�����������5�H��	�1�����i����5�H��	�1�����K���������UH��H��dH�%(H�E�1��*wH�E�dH+%(u�������U1�H��H��dH�%(H�E�1�����H�U�dH+%(u���X����U�H��ATSH��X���H��P���H��1�H��@dH�%(H�E�1��H�H�=�����E�H��P����e�����lH�����1۹fo�H��H��L�������H�H���)����HDž���H������H����H������H���ƅ��aH����/_L��A�����1�I��������*1���A�ą����Ǻ(�1��b��D��1��
�'�I�����D���1��3�1Ҿ$D��1��"�1Ҿ$D��1�����[����V�����u�1Ҿ$D��1����H�������D���������ukH������D����D�u1��5��H��H�91��s�H��'u�
�t��d��1�H�U�dH+%(��H��@[A\]Ë58�H��0�1�H�������D���2�D��t1��5�H�����H��0�����5�H�ٿ1�A�'H�>����
Ot��du
������[����5��A�dH�91������H������5��H�01���s�볋5o�H���1��X���a���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���-�ff.�f�UH��AWAVL������AUL�-�sATSH��HL�5�dH�%(H�E�1�@��H�~���LE�@��H������E�H������1�A��A��H������fo)�1��L�������H�D�����L�����HDž��ƅ���`)������\1�A�����L��I�������1��*�����xU���0���H��H��du��5&��1�E1�H����@H�E�dH+%(ukH��HD��[A\A]A^A_]Ë5��1�A��H������H�I.��Hc�DŽ�0���������t�H��0���L�$�@�;H����I9�u����f�UHc�H��AWAVAUATI��SH��������H��dH�%(H�E�1�H��H������H��H��H%�H)�H���H9�tH��H��$�H9�u��H)�H���_H�D$H��H��H��H�����H���E����H��(���D�����1�L�� ���H�����L�-��L�=<qL�����I��H���H�����fo
�1��L�� ����H�L��X���DžT���HDž`���ƅH���`)�0����	ZH�����1�A�����I�������1��*������7H�����D��H�
-B���5�1�I�����L9��R���D�����H������fo�P���H�������$@fo� ���fo�0���H��0���H�Z���fo�@���)���fo�`���fo�p���H����H���fo�����)�����fo������<�1�Dž��)�����)����)��)����)����)� ����T��Å����5�H�^,�1����������tgE��~$L�����L������M�A�<$I�����M9�u�H�E�dH+%(�iH�e؉�[A\A]A^A_]�f.�H�L����DH��H���1��fo
�H��L��@����H�H���Džt���H�E�H��@���H��nH��x���ƅh���`)�P�����W1�A�����L��I�������1��*�������5�H�w+�1������H��(����5ފH�V*1�����L�
�*A�X�5��H�
�*H��1�������������L�
�*A�a��H��H����5x�H��)1���a�L�
�*A�g��]�ff.�f���U�H��AWAVH��H���L�5�mAUATSH��@���H���L�-/�fo��dH�%(H�E�1�H��8���H��0����H�L��@���Džt���L��x���H�E�ƅh���`)�P����lV1�A�����H��I�������1��*�=������O1��h�������\�����(���؉�,����ƅ'���Dž ���Hc�,���H�����I��H���t���&E1�H�����I�lj�D��A���@��H��8���1��fo���H�L��@���Džt���L��x���H�E�ƅh���`)�P����zUH��0���1�A�����I�������1��*�G�����A��CI��D9��t���D��A��L������Ë�,���9���A��IcƉ����E��,���M�<�L�����M��L��0����A��H��8���1��fo
���H�H�����L��@���Džt���H��x���H�E�ƅh���`)�P����T1�A�����L��I�������1��*�k����]A�A�D$I��9��o���L����������E��A�ċ�,���A9�������,���E��t7Ic�E��H��I��M�d�M�,M)�M��DA�}I���c�M9�u�M��L�����s�H��0����$@�É�1��I���A���/�1�E����1��� ���������������(�����؉�,�����E��������	Ѕ���	Ј�'�����,���H����H����P�5��1�D�� ���D��(������'���Y^u[H�E�dH+%(����,���H�e؉�[A\A]A^A_]����H��H�6�E1ɉ�jD��(����1��5/��&�XZH�E�dH+%(�1H�eظ����[A\A]A^A_]Ë�,���E1��������Dž,������DL�����D��A��H��H����5…H�:%���1�L��8���E�t$�蝿A�����1�1��5��H��%耿L��8���Dž,�����������E������,�������5T�M���1�L�����E��H��H���H��$�����A��L��8�����A�����L��8����y���H��H����5��H�t$1�����a������E��������	Ѓ�(�����	Ј�'����p���Dž,�������������UH��H��dH�%(H�E�1�H�E�dH+%(uɸ������z�f.�U���H��SH��h���H��`���H��H��fo�dH�%(H�E�1��H�H�C��u�)�p���H��`���H��gH�E�H�E��E�`�PH��A�����1�I��������*1����Å�xH�E�dH+%(u1��H�]���f������M��5��H�N$��1���苽���@��UH��AVAUATSH��dH�%(H�E�1�����Lc�����Å���L�uк��L�-�fL���x������H�}���M�L����L�%�f�I������H�}�uG����1�H�U�dH+%(��H��[A\A]A^]�fD��������tи�������L�
e#A�p�5��H�
`#H��1���s���L�
6#A�m�ϋ5`�H��!�1��I��'����5B�H��!�1��+��8����1����UH��AVAUATSH��dH�%(H�E�1�����Lc�����Å���L�uк��L�-peL����������H�}�unM�L����L�%Be���������H�}�u{����1�H�U�dH+%(��H��[A\A]A^]�f���������tԸ�������L�
&"A���59�H�
"H�\1������f�L�
�!A���Ƌ5��H�� �1����&����5�H�t �1��ʺ�3��������UH��AWI��AVLc�AUATSH��dH�%(H�E�1������Lc��!����Å���L��@������L�%dL���������#H��@�����H��H���1��fo��H�׾$@L���H�H�>���Džt���H�E�H��@���H��cH��x���1�ƅh���a)�P������A�Ņ���L��8������D�%QcL����������H��8����>1Ҿ$��1�����L���D�%c�������vH��8�����L���D�%�b�������eH��8�������E1��?��H�E�dH+%(�XH�ĨD��[A\A]A^A_]���K�8t>�5�~H���1��͸�������@A��������t�A������DI��MwH��A�����I�F�DL�
tA���5y~H�
HH��1���[��L�
EA����L�
6A���L�
'A��뱋5*~H���1�������5~H���1���K����5�}H���1��׷�l����5�}H�c�1�蹷�}������f.�D��UH��H��dH�%(H�E�1��'aH�E�dH+%(u���u��D��UH��H��dH�%(H�E�1���`��`����H�E�dH+%(u���+��ff.���Uf�H�5[���H��AWAVAUATSH��dH�%(H�E�1�)����H�����H�����H��)��)����)� ���H��0���HDž8����~���H����I���!������I���UH����M���+H���"H��L��L���PH��0���H���1�L����L����A�ƅ��sI�$L���B8H�B �B@f%ݟf
  f�B8�A�ƅ��[��L�������|L��A����6��^_��t�
P_���������L���s�A���tI��$�H���'��x�H����)H��t)��8u��^H����#H����)H��u�H���'�z���f��5.{H����1�A����L�����H�����4�L����H�E�dH+%(�H��D��[A\A]A^A_]Ã�t��5�zH���1�说A�����떋5�zH�r��1�莴�x�����H��@����������5rz�H�H��1��X��B�����H��@������8H���b���54zH���I���1����f����5zH����1���H����5�yH���1�A������س��������f.�@U���H��AWAVH��H���AUATSH���dH�%(H�E�1�HDžD���Dž<���HDž�����H���Dž@���H��H���f��h���!HDžX���HDžP�����u�H����H��@���1�I���2H��H����H��L�����H������@RI��H����H����H��H��L����L���e���,������.��L�����A�Ņ���L���������f���<�������<�����u�L����M��$�L���u$���iH�����HDž ���H������	�L��� L���&H����8	u�H�����H��L���`�A�Ņ��{H�������,���H� ����fD�5�wH����1�A���ɱH����L�����L�����H�E�dH+%(�VH���D��[A\A]A^A_]����L��P�����H��@����8A����M��A�݋5ZwH��1�L�*�H�S��>��p����57w�1�E1�H�*A��������I���L���T#Hc�,���H�� ���H9��*�����,����5�vH�X�1��A������ΰ�����$�H��@������8I�����A��5�vH���I���1�菰����5�vH���1��q�����5jvH�Z�1�A������M�����S����U1�H��H��dH�%(H�E�1��^�����tH�U�dH+%(u%��f�H�E�dH+%(uɿ�&����������UE1�A������!�H��ATSH��1�H���5ےdH�%(H�E�1��E����H����[���H�CI�Ŀ�1��+���5yu�M��C��H��1��Z��{H�u��)�H��uK�mY��u�d���YY��t�5G�H�{���H�E�dH+%(u'H��1�[A\]�@�5�tH�H1�1���������ff.���UE1�1�A������!�H��AWAVAUATSH��h�5ȑdH�%(H�E�1���X���H����V���H�1XH��1�������5`tI��H���X��1��L�5$XA��1�M��L��I�\$�����u91�H��H�1���H������t]Mc�H��WI��L�{����{���L�
LA��L�%XH����5�s1�L��H�ڿ豭�@A�<$H�]�A��I�� �H�����A�|$�I�����A�|$����I��u�A���6���I���v�����4�=Rs�H�5���8sH��E1�1�A�H��x���L�%�VA��d��56�H�=�VM�牅t�����r�����WI� 1�A��I�� ��������A��~߅�����t������eL�-ZVH���@E�}�)�H��x���D������I�M�5�rH�NI�ǿ1��h�I�EH��L���H�P��L���7H�M�H���L��56r�1�H�*I�� ��H���S@H�<VI9��Y���H��x�����5�E1�1�A������!��V���I��H�����H�yU��1��]���5�qM��H���OU��1��艫A�L��M�~�����u;1�L��H�����L���o���t[Mc�H�UI��I�A�}�a��A�}�X��L�
�A��L�%�H�R��5q1�L��H�ڿ���wA�>�H��A��I�� �8��A�~�I�����A�~�����I��u�A���@���I��u��H2�=�pA���pI���,����HE1�A�1�H��I��L��H����L��L�-T��x������5��H�=T�Ip�G���mTI�} 1�A��I�� �������A��~߅�����x�������H����=E�l$��L��D����GI�L$�5�oH��I�ſ1��ƩI�D$H��L��H�P�]�L���U5H�M�H����L��5�o�1�H��I�� �x�H���=H��SI9��Z���L���H�E�dH+%(�'��x���H��h[A\A]A^A_]Ë5.oH��1�L�%���H��H�;��A=H��x����L�
A���5�nL��H��1���ШDžx��������i�����5�nH���1�L�%-蠨H��H�����<L���9L�
R�A���f.�L�
A���3���L�
A���!���L�
A���c���f.�L�
�A���G����)������@��UH��AWAVAUATSL��$���H��H�$L9�u�H��H	dH�%(H�E�1�H������H����1�1�H���
�1�H��I���
�1�H��I�����1�H��H������I������H��I����H������M����M����M��H����M�������H����M�'A�D$X����M9&�`H������L; �hL�
�A�3M9e�V��H���GH������H���zL��H���6L��H���6H������H���6L��H���6H������H���x6H������H���i6H������H�H�������@X����H������H������H9��L����1A�D$X����H��������1A�D$X���L���1A�D$X���L���1H�������1H�������@X���H�������|1H���D�1�H�U�dH+%(��H�e�[A\A]A^A_]�L�
6A�L�5�kH�
�H���1���s�������@L�
�
A�*��f�A�D$XjL�
�A�PP�59kH��H�
�1����XZ��A�D$XL�
xjA�SP�f�A�D$XL�
XjA�VP�f�H������L�
6A�\�@XjP�v����L�
FA�1����fDL�
.A�2��A�D$XL�
�
jA�.P�1���H������L�
�
A�J�@XjP�����5KjL�
�
A�;H�
�
H�a���"�����(���UH��AWAVAUATSH��(H�u�dH�%(H�E�1��G0�����E�I��E1�E1���A��I���E9f0��I���L�H�����x�H���I��H��uEDH�����fDA�G�E���9E�t'�H����H����I��H��t�A�?u���A�G�E����9E�u�H�u�I�������U���E�f�H�E�dH+%(u�E�H��([A\A]A^A_]����f.���U�H��AVAUL����ATL��SH��dH�%(H�E�1��H�ƅ
���DžL�������DžT�������HDžx����������������������BI��H�����h�I��H����苮H��H���cL��H��L���=�H�5GH���������H�58H���������1�H��L���ֈH�H���B8f%��f
f�B8�{����������H��������H��L�5���E1�1�1�1�L����������H�����L��H���n�������H����H�{�C���bL�5�E1�1�1�1�L����_������H���o�L��H����������E1�H���P�H���(�L���ϺL���/�H�E�dH+%(�oH��D��[A\A]A^]�f��5�fH����1�跠A��������5�fH�3��1�菠�֋5�fH����1��t�뻋5pfH�U��1��Y�렋5UfH�b��1��>�녋5:fH�w��1�A������������5fH�{��1���C����5�eH����1����%����5�eH��	�1�A�����轟����5�eH��	�1�蟟A�����E1�����5�eH�r	�1��x���������UH��H��dH�%(H�E��+H�U�dH+%(u���M��ff.�f�UH��SL��$���H��H�$L9�u�H��fof�fo%��foF�dH�%(H�E�1�H�����H�U�H��f�fo�fo�f��H��f��)H�H9�u�H�
<������H������1��fDH��H=�t9�t�5}dH���1��f�H�E�dH+%(uH�]����\��ff.��UH��AWAVAUATSL��$���H��H�$L9�u�H��h�1�� ��T���L���L��dH�%(H�E�1��H�H�6�ƅ���Džd�������H��X���H������H��H��@���HDž�����������H��H�
Z�HDž���fHn�fHn�H��fl�H�
�fHn�)��fHn�fl�)������������$H�
�^H��HXH��H��h����� ����H��h�����T���L���X��L����Q���I�E ���D�h�����A�Ɖ��)<H��X���H���nH��h���E1�1�H��H�#�A������H��h����ډ���H��(���H����臷H��H���H����A����S�����S���A!�D��D��Q���H�ȃ�L����M����A��H��L�����]�I��H���8H��X���H��H���H�����5�a1�L���H����L��L��������
1�L��L��裂I�I9�t�B8f%��f
f�B8H�I9�u�L���8����QL�������L��`���������H��`�����L�-
�L�%��襾DL��L�����H��H��t
���L�������uۻ
fD��������u�L�� �����L�����@��$����
����� ���������t%L���U����yً5�`H���1�踚H��`���E1�E1�H����H������{0HDž����H����H�����H��������L��x���H��`���H���L�H��H��8����[���ND��̫��L��8���L�������L���L���H��H�������	�h�P���vу�w�H��h���1�H���.��y���5�_�1�H���ęH��8����/A�����H��(����V%H��`�����H��H����]�H��X�����H��h����&�H�E�dH+%(�R
H�e�D��[A\A]A^A_]ÐH��SL��H��~�
N���?I�E A�����P�w�D�h�E1��.���H��8���D��̫��L�������>H��`���A��I���D;`0�n���L��x�����Q���A�������T����	��S����	A����H��Ы��H��`���H�����������,�����(���H��h�����H��0���H����
H����1���H�� ���D�������54^H���L�������H�H������D��R����H�H�ٿ�L��L�������+A��L��H��H��0���臕H����H������L�x M�����5�]I�� H��1��蚗A�����uA��������H��ج���5s]1��H���\�H������H���H�@I��I)�H9и�H��ج��LC�A���t*I9�s!�5]H�ѿ1�H������KH��0���H����M��L��H�H�p@�=�I9��eH�������K���������QA��������-H������H������H����	H�H��@���1��
H��H9���H9�u�H���5f\�1��V��5T\H��1���=���56\H����1���HDž`���A�����HDžH���HDžX����M����5�[H�T�1��ڕ빀�R����5�[�CH�V��1�貕H�������)H��0����J!�m����5�[H�X��1�A������v�HDž`���HDžH�������5Y[H�����D�� ���M�}I��M����H��H���踮H��X����$�L��1�1���L���"������5�ZH������HDž`���A�����HDžH�������H����5�Z�1�謔���H������H=��H��H������H������H��͐���M�� L��L��ث������˫����t)H������L��L��H���@����H��ث��H��ج��H������H�������VH���H��H������H��I�L�F���ث��L�
Yh~� P1�Q� �V��H�� ��=����5�YH�ٿ1�H�]�訓� H�5d�H�����H�5�H���U��H������H���iHDž����M���~H������L������L�%�1HDž���H������H������H������H������H�����H�����H���H������H������L������L������@H�����H������L���
���L��H���Z�������H����H�������:�ؿ��H���dH�H�@��u��fD�B����H��H�IA� u�H���L�� ���A�HDžp���L�����I��H��f�E1�M��H��x���I��L�������j�A�H��A�D��A�FI��������A�Dt@@��I��I���m���������	m��H������	�A�A�_�A� uM��u�H��x���L������L��M��I��v^J�D�H9�s@�2�8H��H��@�z�@�pH9�r�L�p���I��H���"����5`WH�%��1��I����@L�p���M��t,I����fDL��M��H��x���L������I���g���H��p���L�� ���L�������H������H������1�H�5���@������H������H������H9��IH������I��I)�M9���L��H���H������H)�L������H�H��p���H9�HG�H����H��J�<英��L������H������I�H������H�����L9�����>���H�����L��H������L������L������H)����H����H�����������˫���mH����H����L���/���5�U���H����1�讏���H���3���H�5��L���2���H��E�A�������5�UH����1��j�����D�bUL��`���E��~:���H������L���0H�����52UH��1�H�B����H��H���袨H��X�����H��`���1�1�H����H����HDž`�������L������L������H�����L��H������H)�莲��H��uiH������药����˫�����������������H����5yT�1��i�H������"H��0����H��8������5>TH�ٿ1�H����$�����������H�����������˫���{���H��ث���A����j���L��`���H�������H��`���H�e������5�SH����L������L������衍Dž������������HDž`������H��������5tSH�ٿ1�H���Z�H�������������8�����˫��ud���������������R���<t<�9���Hc�����L��H)���A������������H������H��ث���0����K���H��ث�������H���0����5�RH����1�觌H��8��������5�RH����1��}�����H��ث��輱������5eRH����1�L������L�������@��t����59RH�!��1��"��k���H�����������5
RH������˫���f������H�������Ǭ����˫�����5�Q���H����1�1�誋�5�Q�1�H��M��L�%�臋L�-9��H�CI9�tUH��H�����5iQL���1��R�H��H�Шuʋ5FQL��1��3��H��ث���u����V����5QL��1�E1����5QH�J�1�����I�FL9�tEI��H�����5�PL��B�01��L��H�Шuɋ5�PL��1�衊�L�������5�PH����耊H��8�������H��������U1�H��H��dH�%(H�E�1�����t"���1��H��&��Hc�H�>��fD������@�5PH�q��1����1�H�U�dH+%(ub��D�5�OH�D��1�跉��D�5�OH���1�藉�D�5�OH���1��w��耰��UH��AVAUI��ATI��SH��H�� dH�%(H�E�1���tH�F H9G ����tI�EI9$����tA�EA9D$�<A�EA9D$�����<��tI�EI9D$����@tI�E I9D$ �D��tI�E(I9D$(�H�ÀtA�EXA9D$X�����[���H��I��$8I��8���'H9������u��tI��$0I9�0��H��������M��@M��$@1��H�IH��M�L�I�I�sH3H3pH	��J�5�M�1�E1�H���އH�E�dH+%(�	H�� D��[A\A]A^]�I�EI9D$������5�MH����1�萇�fD�5�MH�,��1��o�E1��f.��5^MH���1��G���DI�E0I9D$0������5/MH����1����fD�5MH����1���D�5�LH���1��׆�c���f��5�LH����1�跆�C���f�H�@I9C�����H��H9��u���D�� tcI��$�I���H�H;�@1�H��u�?�H��H9�t/H�|�H9|�t�5ILH���1��2����D��tSA�T$\A;U\��I���I��$�D�E��\��D�E̅�t$�5�KH����1��ۅ�g���fD��������� t1I��$I;���I�� I��$ ����������@tI�E8I9D$8�U�ǀtI�E`I9D$`�_��tI�E@I9D$@�����t��tI�EhI9D$h���� tI���I9�$�����@tI�EpI9D$p�����tI�ExI9D$x��A������I��$PI;�P��I��XI��$X�����������5�JH����1�������f.��5nJH����1��W����f�H9���������tI��$0I9�0��I��@I9�$@�����v���I��HI9�$H�a����5�IH�d��1��؃�d����5�IH�
��1�跃�C���f�I��$�I���L�	L;
�H�BH9A�kM�������E���wH��H��1�H�H�qH3H3rH	�tE�5SIH����1��<�������5.IH����1������f�H�BH9Au�H��H��H��I9�u��)���I��(I9�$(�G�������I��0I9�$0�eH���i�������I��$(I9�(����u��e���f��5~HH����1��g���f��5^HH���1��G�����f��5>HH����1��'����f�I��$���II���I9�$���I��$�I;���H���"���I��$�H��t!I���H��tH�����������5�GH�u��1�虁�%����5�GH�_��1��{������5tGH�a��1��]�����5VGH�K��1��?������58GH����1��!�����5GH�/��1������H��H9B A���	����5�FH����1��΀�Z���I��$��lHI���I9�$��<I��$�I;����H���L���I��$H��t!I��H��tH���þ���������5YFH����1��B������5;FH����1��$�����5FH����1�������5�EH����1����t����5�EH�~��1����V����5�EH����1���8����5�EH����1�������5�EH�L��1��p����5iEH����1��R�����5KEH�2��1��4����5-EH���1������5EH���1��~����5�DH�n��1���~�f����5�DH���1��~�H����¥��f�UH��AWAVAUATSH��H�$H��	fo��MdH�%(H�E�1�H��H��P�I��H��@�L����Dž���H�H�����@H�����H�)���fo��H�����@H��x�H�����H�)���L��fox�H�!C���̻�HDž���)���fod�H�������H�)���foV�H�}HDž��e)���foE�H����)���fo?�)��fo@�)��foA�)���foB�H��|H����H���)���fo.�H����H����)���fo!�HDž��p)���fo�HDž�r)���fHn�H����fHn�H����HDžP�fl�H��@�H����)�0�foтH��X����fo˂H��`�)� �fołHDžp�)�0�fo��H��x�H����HDž��HDž�� H����)�@�fo��)�P�fo��)�`�fo��)�p���tH������tH������tHDž��foY�fDo%`�fDoW�fDo^�fo=��fo5��fo-��fo��fDo
E�fo%��fDoD�@fo�H��fA��fDo�fo�fDo�fE��fE��A�ňfDo�fE��E��fDo�fAa�fEi�fDo�fEi�fAa�fDo�fAa�fDo�fD�fE��f��E��fDo�f��fEo�fD�D��fAo�fEi�fAa�fDo�fAa�fEi�fAa�f��fg�f��)@�I9��3���A���6H�� �HDž��H����L��H��L����L��H��H�L���̲��I��H���QL��H���@���1�L��L��fA�E��H�H��L��A�E	fA�E��I��H�
�A����t�6fDC�|5��I�F�uI��M��u�L��H�M9����5�?L��1�H�u��yL��萝��M��t�5�?L��1�H����yA��H�E�dH+%(�tH�ĘD��[A\A]A^A_]�fo{�HDž���������H���l�L����H��@�L��L��L��H���X���=L��H���A��u3L��H��L��L��D��2�����tAH��tWL��躜���J���A��I��H�
���5�>H�C��1��x���5�>H�ٿH����x�����ƅ2�H��`�����H��@�H��L�X��=A�A�����{���L��H��L��D��2������E����5%>�H��1���	x�L��������5�=H���1���w�R������UH��AVAUATA�S�H�Āfo�~dH�%(H�E�1�H�E�)�`���fo�~)�p���fo�~)E�fo�~)E�fo�~)E�fo�~)E�fo�~)E��A���?H��tH������HE�1�H���k�����u;H�A��tNH��u�L��`���L�m��I��M9�t�I�1���0�����t�H�U�dH+%(u>H��[A\A]A^]�H��`���L�e�DH���?���������u�H��I9�u��蚝��f.���UH��AUATSH��H�$H�����dH�%(H�E�1�H����HDž��H�� �L��8�L��@�HDžh��H�H�����HDž��HDž�Dž��@f����HDžp��H���H����Dž��@f������H�H�(HDž�H����H����HDž��fHn�H����fHn�H����fl�H��0��@)� ��4DH������?w]H��tXL��������H��L9�tNH��H�3��@u�1�H�����s��t�H���5�:�1���tH�����������H����1���H�E�dH+%(uH����[A\A]]�H����襛��DUf�H��AWA��AVA��AUM��D��ATI��D��H�}�SL��H��8dH�%(H�E�1�D�E�)E��ՒD�E������ËE��u�H���D�M�L��P�5:1��tXZD8u���D9}���L�e�M��tPM����L��L��輩������L��謗��H�E�dH+%(��H�e؉�[A\A]A^A_]��M��t�L�
$�A�fD�5�9H�
��H���1��������cs땐L�
��A���L�
��A��L�
��A��L�
��A���/���ff.�@��U1�L�����H��AUATL�%��SL��H��dH�%(H�E�1��>�������
E1�1�1��L���"�������
1ɺ�L��L�6��������
E1�1�1��L���������
1�L���Q�����
�5W8E1��1�H��L�
��L��H���0r�L��������
�58�1�L��L�
_�A�H���q�L���ْ����
�5�7L��H��1�A��L�
���q��L�%��L�u��L����������
E1�1���L���������
L�:���L����������
E1�1���L���������
1�L��������
�57E1��1�L�
]�L��H���p�L���ڑ����
�5�6�1�L��L�
&�A�H���p�L��蠑����
�5�6L��H��1�A��L�
S��pL�%d�1�L�f���L����������
E1�1�1��L���������
1ҹ�L��L���������
E1�1�1��L���v�������
1�L��������
�5�5E1��1�L�
��L��H����o�L��譐����
�5�5�1�L��L�
i�A�H���o�L���s�����
�5y5L��H��1�A��L�
&��VoL�B�1ҹ�L��M���������
E1�1�1��L���������
1�M���L���m�������
E1�1�1��L���Q�������
1�L��迏����
�5�4E1��1�L�
{�L��H���n�L��舏����
�5�4�1�L��L�
D�A�H���kn�L���N�����
�5T4L��H��1�A��L�
��1n��L�%�L����L���|�������
E1�1���L���]�������
L�����L���7������v
E1�1���L���������i
1�L��膎����
�5�3E1��1�L�
ҢL��H���lm�L���O����2
�5U3�1�L��L�
��A�H���2m�L�������~
�53L��H��1�A��L�
���lL���1ɺ�L��M���J������x
E1�1�1��L���.�������
1�M���L���������O
E1�1�1��L�������W
1�L���a����W
�5g2E1��1�L�
��L��H���Gl�L���*�����
�502�1�L��L�
v�A�H���
l�L�������)
�5�1L��H��1�A��L�
����kL���1ɺ�L��M���%������f
E1�1�1��L���	������\
1�M���L��������O
E1�1�1��L���������E
1�L���<�����
�5B1E1��1�L�
��L��H���"k�L�������
�51�1�L��L�
Q�A�H����j�L���ˋ���Z
�5�0L��H��1�A��L�
~��jL��1�1ҾL��M���������W
E1�1�1�1�L��������P
1�1�L����L���������B
E1�1�1�1�L���������
1�L�������)
�5%0E1��1�L�
��L��H���j�L��������
�5�/�1�L��L�
��A�H����i�L��變���
�5�/L��H��1�A��L�
a��iL���1�1ҾL��M�������Q
E1�1�1�1�L�������J
1�1�M��L������@
E1�1�1�1�L������9
1�L�������9
�5/E1��1�L�
��L��H����h�L���ω���G
�5�.�1�L��L�
��A�H���h�L��蕉���d
�5�.L��H��1�A��L�
H��xhL���1�1ҾL��M�������

E1�1�1�1�L������Z
1�1�M��L������,
E1�1�1�1�L�������1�L�������%
�5�-E1��1�L�
��L��H����g�L��趈���3
�5�-�1�L��L�
r�A�H���g�L���|����>
�5�-L��H��1�A��L�
/��_gL��1�1ҾL��M������;
E1�1�1�1�L������4
1�1�M��L������*
E1�1�1�1�L���f���#
1�L���ԇ���#
�5�,E1��1�L�
��L��H���f�L��蝇���1
�5�,�1�L��L�
Y�A�H���f�L���c����<
�5i,L��H��1�A��L�
��FfL�q�1�1ҾL��M������9
E1�1�1�1�L������2
1�1�M��L���f���(
E1�1�1�1�L���M�A�Ņ��
1�L��踆���
�5�+E1��1�L�
t�L��H���e�L��聆���,
�5�+�1�L��L�
=�A�H���de�L���G����7
�5M+L��H��1�L�
�A���*eH�E�dH+%(�D
H��D��[A\A]]�L�
��A��@�5�*H�
e�H��1����dA������L�
V�A�5�ɐL�
F�A�6빐L�
6�A�7멐L�
&�A�8뙋5�*L�%��H���A�%L�
*�L��H�ڿ�`dL�
��A�9�5N*L��H��1���8d�[����51*L�%��H�T�A�%L�
��L��H�ڿ�dL�
��A�:룋5�)L�%`�1�H��L�
��A�%L��H�ڿ�cL�
F�A�;�^���L�
4�A�?���L�
"�A�@���L�
�A�A���L�
��A�B�n����5d)L�%��H���A�%L�
��L��H�ڿ�5cL�
��A�C�����5!)L�%��H�D�A�%L�
��L��H�ڿ��bL�
x�A�D����5�(L�%M�1�H���L�
}�A�%L��H�ڿ�bL�
3�A�E�K���L�
!�A�H���L�
�A�I����L�
��A�J�m���L�
��A�K�[����5Q(L�%��1�H�r�L�
��A�%L��H�ڿ� bL�
��A�L����5(L�%{�1�H�-�L�
��A�%L��H�ڿ��aL�
a�A�M�y����5�'L�%6�1�H��L�
f�A�%L��H�ڿ�aL�
�A�N�4���L�
�A�Q�z���L�
��A�R�h���L�
��A�S�V���L�
��A�T�D����5:'L�%��1�H�[�L�
��A�%L��H�ڿ�	aL�
��A�U����5�&L�%d�1�H��L�
��A�%L��H�ڿ��`L�
J�A�V�b����5�&L�%�1�H�ѨL�
O�A�%L��H�ڿ�`L�
�A�W����L�
��A�Z�c���L�
��A�[�Q���L�
��A�\�?���L�
��A�]�-����5#&L�%��H�F�A�%L�
��L��H�ڿ��_L�
z�A�_����5�%L�%O�H��A�%L�
{�L��H�ڿ�_L�
7�A�^�O����5�%L�%�1�H���L�
<�A�%L��H�ڿ�l_L�
��A�`�
���L�
��A�d�P���L�
��A�f�>���L�
��A�e�,���L�
��A�g�����5%L�%�H�3�A�%L�
��L��H�ڿ��^L�
g�A�h�����5�$L�%<�1�H��L�
l�A�%L��H�ڿ�^L�
"�A�j�:����5�$L�%��H���A�%L�
#�L��H�ڿ�Y^L�
��A�i���L�
��A�m�=���L�
��A�n�+���L�
��A�o����L�
��A�p�����5�#L�%l�H� �A�%L�
��L��H�ڿ��]L�
T�A�r�l����5�#L�%)�H�ݥA�%L�
U�L��H�ڿ�]L�
�A�q�)����5w#L�%��1�H���L�
�A�%L��H�ڿ�F]L�
��A�s���L�
��A�v�*���L�
��A�w����L�
��A�x�����5�"L�%k�1�H��L�
��A�%L��H�ڿ��\L�
Q�A�z�i���L�
?�A�y����5�"L�%�1�H�ƤL�
D�A�%L��H�ڿ�t\L�
��A�|�����5`"L�%��1�H���L�
��A�%L��H�ڿ�/\L�
��A�{����L�
��A�~����L�
��A�����L�
�A�����L�
m�A�������5�!L�%B�1�H��L�
r�A�%L��H�ڿ�[L�
(�A���@����5�!L�%��1�H���L�
-�A�%L��H�ڿ�][L�
��A�����L�
��A���A����57!L�%��1�H�X�L�
��A�%L��H�ڿ�[L�
��A�����L�
z�A�����L�
h�A�������5� L�%=�1�H��L�
m�A�%L��H�ڿ�ZL�
#�A���;����5� L�%��1�H���L�
(�A�%L��H�ڿ�XZL�
��A������5D L�%��1�H�e�L�
��A�%L��H�ڿ�ZL�
��A�����L�
��A����L�
u�A�����L�
c�A�����L�
Q�A����5�L�%&�1�H�ءL�
V�A�%L��H�ڿ�YL�
�A���$����5rL�%��1�H���L�
�A�%L��H�ڿ�AYL�
��A�����5-L�%��1�H�N�L�
��A�%L��H�ڿ�XL�
��A����L�
p�A�����L�
^�A�����L�
L�A����L�
:�A����5�L�%�1�H���L�
?�A�%L��H�ڿ�oXL�
��A���
�5[L�%��1�H�|�L�
��A�%L��H�ڿ�*XL�
��A�����5L�%��1�H�7�L�
��A�%L��H�ڿ��WL�
k�A������~��f.�@��UE1�1�1ҿH��AUL�-�XATL��SH��dH�%(H�E�1�襏�������������H��H����H���m��{�1�H���وA���і��A9��(1�H���r�H���e1�H���_�L��H�������H�����H���,���H��H���xH�����{��1�H���X������1�H���H���1�H����H�5*�H���s���A�ą��������H��謇H�E�dH+%(�H��D��[A\A]]�@L�
��A�$�5>H�
��H�a�1��A������V��L�
��A�%�L�
m�A�*뱐L�
o�A�4롐L�
h�A�5두L�
=�A�9끐L�
R�A�'�n���fDL�
:�A�6�V���fDL�
��A��>���L�
��A� �,���L�
��A�0�����e|��D��UE1�1�1�H�5-V�H��ATSH��dH�%(H�E�1��:�����uf衔�����*�H��H����H����1�H��1�H���S�A�ą�udH����H�E�dH+%(ukH��D��[A\]�f�L�
��A�^�5�H�
��H�Ĝ1��A������}T�L�
�A�g��L�
��A�c��e{��D��UH��AUATSH��dH�%(H�E�1�H�~��L�fH��詓��H�I9��mL�-�TH�{L���ۉ�����CH���;�H��H���M�x��1�H���[�A���S���A9���1�H����H����1�H����L��H���r���A�ą��������H��諄H�E�dH+%(��H��D��[A\A]]��5NL�
��A�GH�
��H�d���%SDA�������L�
��A�N�5H�
U�H�$�1����R�L�
h�A�O�ΐL�
=�A�T뾐L�
R�A�Q뮐L�
B�A�I�L�
)�A�H�L�
��A�L��y��ff.���UH��ATSH��dH�%(H�E�1��]������֑��H�}�A��H������1��������>H�}�1�1�1��c�H�}�H����u��H���v����~H�5]�~H�����1�H���[�����{�5�����~H�5(�~H����1�H���&�����D�c�5�E������~H�5��~H���x�1�H������t*H��虂H�E�dH+%(��H��D��[A\]��5>L�
v�A��H�
��H�T���QA������L�
�A��H�
X�H�'��1���P��L�
��A�s�5�H�
)�H���1���P�L�
��A���L�
��A���L�
��A���L�
b�A�y��w��@��UH��AWAVAUATSH��H�$H���foTUdH�%(H�E�1�H����)���H�-XXXXXXH��(�H�����:t�����
�����L��p��u��H��(��5�1�H����H����Of��1ɺ����1�L��H��p��x�����������IsL�
��A�*H��H=�����H��([H�����
H���۳�H���γ�H���H�C
����H��H��([��b�������tH��([�(�H���w�jI��H����H��(�f��L��1ɺ����1����H��p�Dž���x��������VrL�
��A�II��H=����a
I����GI�}X�H�5����s�����zA�EdE1�1�L�%����~PfDD��L���9r����I����5$D��L��A��H�H��D�D�@1��ME;}d|�H��P�1�H�� �����L���pH�� �1҉��V]
��P���L��D��l�D��h���0���T���H���X���L���\���8��4pD9���I�����L��H��@��pH��@�H�H�@D9d����L��M�����o��L�H�H�@A9�����L��M�����o��8�H�H�@A9L�����H������0������L����o9����H��P�1�H�� ���@��L���\oH�� �1҉��6[
��P���L��D��h�M�����0���T���H���X���L���\���@��oH�H�@E9|��oI�����L��H��8���nH��8���L�H�H�@9��M��L��M����n��@�H�H�@A9L��7��H���<��0���A��L���n9�����H��P�E1�H�� ���fDD��L���CnH�� �1҉��
Y
��P�D��L����X���\���0���T���L�M�����H���h���8���l���@���m��L�H�H�@A;��8D��L��M����mH�H�@A;\����H������8������@������0����A��L���mA9�����H��P�L��0�1�H�� �����L���7mH�� �1҉��U
��P���L��D��T�D��X���H���\���@���h���8���l���L�H��0�L�����lH�H�@E9d��AA����`��@���A��8���j��L���K��H���b��L���l9��.���L��0�1�L��P����L���Pl1�L�����>Z
��P�L����D��T���8���X���0���\���@���h���H���l���L��k����[
A9��3��0�����@������H������L������8������L����k9��9���L����p�=L�
��A���5�H�
��H��1���HDž�����L���]bH��(���m��H�E�dH+%(�����H���[A\A]A^A_]��A��H��E;}d������C���f�I�]X�H�5g�H���xm����t�H�5T�H���`m�������H�5�H���Dm����u(1�L���j���R
�����I����^���L�
��A�q���fDL�
��A�5�5�
H�
R�H���1���pGDž�����������5^
H�}��1��GG��DL�
I�A���n���fDL�
Q�A���V���fDL�
a�A���>���fDL�
a�A���&���fDL�
b�A������L�
?�A�����L�
U�A�����L�
k�A������L�
6�A������L�
>�A������5rL�
i�A�-H�
)�H�����IF����Dž��������L�
N�A���c���L�
'�A���Q���L�
��A���?���L�
ԷA���-���L�
��A������L�
��A���	���L�
�A�������l��L�
�A�����L�
շA������L�
�A�����L�
�A�����L�
��A�����L�
T�A�����L�
,�A���t���L�
�A���b���L�
طA���P���L�
��A���>���L�
o�A���,���f.�f�UH���H��AUATL��p���H��p���I��SH������dH��xdH�%(H�E�1��H�H���H��L��见�dL��L��p���H�H)�H�<��~�dL��1�H��H�����H��L���&z����uH�U�dH+%(u>H��x[A\A]]Ë5#
M��1�A�H�
`�H�6��C�������k����UH�5H�H�@H��SH��dH�%(H�E�1�H�}������M� H�}�H�5�������H�5�H�������H#}�	�H��H	�H�}�����M� H�}�H�5�	����H�5��	��E��!��Z�E�H�}��b���	�H�U�dH+%(uH�]����6j��fD��UH��AWAVAUATSH��HdH�%(H�E�1��[H�=�H���bH�=%�I����aL��H��I��H�E���kH�=��I����aL�u�H�E�L�}�H�E�L�e�E1�H�]�H�]�N�,�L��L���f����E1�M9�tJ�4�L���f����I��I��u�I��I��u�L����[H�u�H���hH�}�H��I���_f����L����[H�}�L���)kL��H��I���5f����L��L�e��[�H�;H���[L9�u�1�H�U�dH+%(��H��H[A\A]A^A_]��5�L�
��1�A��H�
k�H�ʉ��A������L�
_�A���5uH�
9��H����YA��L�
8�A����L�
�0A�����Dh��@UH��AWI��AVA��AUATSH��H��xdH�%(H�E�1��`H��I���`L��H��I���iH��H����cD9�uqL��`����dH��L���RV
L��L���v��A�ƅ���L���sZL���kZH���cZH�E�dH+%(��H�e�D��[A\A]A^A_]��H���`cAV�H�өP�5O1�L�
�A��H�
��0@XZA������fD�5L�
Ӌ1�A��H�
ӳH�2����?���f��ff.����UH�=��H��ATSH�ĀdH�%(H�E�1���^H�=��H���^H��H��I���fH��H���b����H�u��dH���U
H�1-2,4-5,H9E�tTL�
E�A���5UH�
�H�x�1���7?�����H�U�dH+%(uUH��[A\]�f.�f�}�7u�1�L�牅|�����XH���X��|����f�L�
ҲA���w�����e��f���UH�=ӲH��ATSH��dH�%(H�E�1��]1�1�H�KH��H��� �����H���?XH�=���~]1�1�H��H��H��������H���
XH�=c��L]1�H�I1�H��I��輒�Å�uvL����WH�E�dH+%(unH����[A\]�@L�
��A�n�5�H�
��H��1��������=�@L�
U�A�v��f�L�
=�A�~��d��ff.����UH��SH��dH�%(H�E�1�f�~�8f�~
��f�~�f�~u{H�~�bA
H��H���'`����1�H����_�����H���_=�������H���V1�H�U�dH+%(��H�]���DL�
�A�A�5�H�
r�H�ф1���<������f�L�
��A�D�L�
��A�E뱐L�
ͥA�G�L�
ЫA�?�L�
m�A�@�L�
^�A�F�q����5L�
)�A�=H�
֯H�5���;�a����b��ff.����UH��SH��dH�%(H�E�1�f�~��~
�Of�~� f�~u|H�~��?
H��H���^=��1�H���)^����H���`=�������H���U1�H�U�dH+%(��H�]���f�L�
s�A�[�5H�
ҮH�1�1����:������f�L�
_�A�^�L�
��A�_뱐L�
-�A�a롋5�L�
��A�WH�
f�H�ł��:�L�
ǮA�Z�b���L�
��A�`�P���L�
��A�Y�>����Ya��f���UH��AUATSH��dH�%(H�E�1�f�~�q�F��f�����f�~
�FL�f1�L���=
���QL���v=
���o�������tpL����N=
��u�L�
խA�%�5��~H�
_��H����9A�����f�H�E�dH+%(�"H��D��[A\A]]��L���p=
H��I���5\����1�L����[A�Ņ���������tH�s�L���[9�t�L�
$�A�,�5�~H�
��H�
�1����8�H����L���R�C���L�
2�A� �L�
��A����L�
��A�"���L�
��A�(�L�
ҬA��s���L�
��A�#�a���L�
x�A�*�O����F_��fD��UH�
���H�5�H��ATSH���H��H��dH�%(H�E�1������tH�U�dH+%(��H��[A\]�H�
A��H�59�H�=6������u�H�
*��H�5%�H�=%��^�����u�L�%���H��L��L���@�����u�L��H��L���)������e���H�E�dH+%(uH��L��L��L��[�A\]����2^��f���UH�=0�H��AUATSH��xdH�%(H�E�1��VH����H��H��p����dH���dL
H���Pf��p���1L�
Y�A��tMD�5��~H�
r�H��~1���6�����H�U�dH+%(��H��x[A\A]]�DH�=��vUH��H��tDH��p����dH����K
H���P��p���1,5tL�
��A���j���f.�L�%�L���UH��H��t2L��p����dH��L���rK
H���OL��L���k������H�=v���TH��H��t9H��p����dH���/K
H���fOL�
,���p���2-5A������L�%-�L���TH��H��td�dH��p���H����J
H���OH�1,3-6,8-H3�p���H�10,24,35H3�x���H	�tL�
��A���^���fD�}�-37u�L���TH��H��th�dH��p���H���kJ
H���NH�1,3-6,8-H3�p���H�10,24,35H3�x���H	�tL�
A�A�����f.��}�-37u�H�=N��SH��H��tn�dH��p���H����I
H���&NH�1-10,12-H3�p���H�20,22-30H3�x���H	�tL�
ŨA���n���fDH�0,32-40H9����u�1��s���fDL�
��A���6�����Z�����UH��H��dH�%(H�E�1��~uS�~�|H�~��H�~d��H�~ ���H�~(,��1�H�U�dH+%(���Ë5j�~L�
��A�HH�
ݨH��{��A3�������L�
ʨA�I�5*�~H�
��H�M{1���3��L�
��A�J��L�
5|A�K�L�
��A�L�L�
��A�M���Y��f���UH��H��dH�%(H�E��ᆳ�H9FuH�~uG1�H�U�dH+%(uE��L�
M{A�g�5s�~H�
�H��z1���U2������L�
\zA�h���JY��f.���U�.H��H��dH�%(H�E�1�H������H�~H���H���H�FH����H�~ tiH�~0��H�~@��L�
��A�$�5��~H�
<�H��y1���1�����f�H�U�dH+%(����H�~(u�H��uH�~��H�~ �BH�~0t{H�~@� L�
�A�%�p���fDH�~t�H�~ �5���H�~(t�H�~0�.���@H�~8����H��t�H�~ u�H�~(u�H��t�(f�H�~8�z���H��uH�~t/H�~ t!H�~0tZH�~@taL�
z�A�&�����H�~(u�H���������������������������1�����H�~8t�H�~@u�H�~Hu��f�H�~H�Z����+���H�~H�����K���H�~(������O����5��~L�
y�A�#H�
q�H�x���/�2���L�
��A�,����L�
��A�.���L�
w�A�-�����V��D��U�.H�O���H��H��dH�%(H�E�1�H������H�������H�1�ƅ����Dž����Dž����裄��uH�U�dH+%(u6�Ë5�~L�
9{1�A�;H�
��H�0w���.�������U��D��U���L�
��1�H��H��8foT6dH�%(H�E�1�jL�E�H�E�,)E���ZY��uH�U�dH+%(u6�Ë5u�~L�
�z1�A�YH�
�H��v��J.�������NU��ff.���UE1�1�1�H�
]����ᆳ�H��H��dH�%(H�E�1��̈́��uH�U�dH+%(u6�Ë5��~L�
z1�A�nH�
W�H��u��-�������T��f.�D��UH��H��dH�%(H�E�1�H�~{u+H�~uV��,f.Fzvut1�H�U�dH+%(ur�Ë5Q�~L�
�A�#H�
��H�gu��(-������L�
��A�$�5�~H�
n�H�5u1����,��L�
��A�%����S��ff.���UH��AUATSH��XdH�%(H�E�1��kH����H���I��H���r����1�1�H��A�{L��覀H��H�>P��H�=���bL��1�H�yH��H��H�Z�����H��+1�H�����H��H��@������H��L�������H�uH��L��H�E�覓����H�=����JH��H��L��H����Y��Å���L����iH�E�dH+%(��H��X��[A\A]]�@L�
�A�Z�5n�~H�
ʡH��s1��������K+�f�L�
�wA�b�L�
�wA�g뱐L�
�wA�l�L�
�wA�q�L�
w�A�V��Q��ff.���UH�~H��ATI��SH��dH�%(H�E�1���.
I�|${�	I�|$�~H��H���M����1�H���6M�����H��� M�����H���
M����H���D1�H�U�dH+%(��H��[A\]�DL�
.rA�G�5�~H�
j�H�1r1����)������f�L�
��A�H�L�
}�A�I뱐L�
m�A�J롐L�
]�A�K�L�
?�A�F��P��ff.�f���UH��H��dH�%(H�U�1�H�~{u/H�~u\H��H�~H��@�$_����uTH�U�dH+%(uT��L�
͞A�6�5 �~H�
|�H�Cq1���)������L�
��A�7��L�
usA�8���O�����UH��H��dH�%(H�E�1�H�~{u0H�~��H�~H�5@��s^����uCH�U�dH+%(ur�Ë5|�~L�
�A�H�
˞H��p��S(������L�
�A��5=�~H�
��H�`p1���(��L�
��A����O��f���UH��AWAVAUATSH��dH�%(H�E�1��4H���+H�5&�H��H���c����L�c�5��~f�H��\H��t�L�����I�L$0H�����1�)��)����)���)����Dž��������HDž����D'L��H���XH��4A�Ņ���L�����E1�1�L��L��H����hA�Ņ���A�L$9H���gA�Ņ���H���k�������1�1��`��L��1�1�L���hL�����L�� ���H���H�
w}�5��~�H��M9�M��M��HD�1�E1��u&H���dM9�A��A���2H��H���bH�5��H���b���;L�k�55�~H�rs1��I�M0�&�e���������������C�I��H���!	L��H���L�L��A���WE��� 	H�{�������H�����1�1�L���fL�����L�� ���M9��
�5��~�H�
d|1�H�֜�}%H���cDA�F������DD��1H��H����H�5��H���a����L�c�52�~H��r1��I�L$0�%�d���������������?�I��H���kA�L$8H��L���B�A�Ņ���L���VL���������H�{������H�����1�1�L����eL�����L�� ���M9����5��~�H�
K{1�H����d$H���|b@A�����A�F��tE���0H��H����H�5��H���_����L�c�5�~H��q1��I�L$0�#H�=��	CI��H���=A�L$8�����H��L����A�Dž����5��~�����1�H�jq��#A�����L�
��A���5��~H�
��H��k1���i#�@H�1"�5W�~1���G#A����;�5;�~L�
_�1�A��H�
a�H�Ok��#�K/A�����H��H�������f��5��~H�ؙ�1���"1���`�[����5��~M���1�H�
��H����"H���`�O�����5��~M���1�H�
g�H�ƙ�m"H���`�.H��H�������5R�~H�<��1��;"1��T`������5&�~1��H��o�"A�����L�
-�A���5��~H�
+�H�j1����!�{���L���;L����������������H�{������!H�����1�1�L����bL�����L�� ���M9����5r�~�H�
;x1�H����T!H���l_@A�����A�E��tE���q-H��H����H�5��H����\���>L�k�5�~H��n1��I�M0�� H�=��?I��H���������H��L����A�ǃ���L���:E����H�{����+H�����1�1�L����aL�����L�� ���M9�tp�5n�~�H�
7w1�H����P H���h^������A�V��tD��H�U�dH+%(��H��[A\A]A^A_]�f.��5��~M���1�H�
זH�6���H���]��5��~M���1�H�
��H���H����]�g����5��~H����1��1��]�k����5v�~H�`��1��_1��x]�����5N�~H�8��1��71��P]����5&�~H�l�1��H���']��f��5��~H��k�1���H���\�j���f.��5��~H��k�1��H����\�j���f.��5��~H��k�1��H���\�"���f.��5n�~H�Sk�1��WH���o\����f.��Y��H��@������8�R1�5&�~�H��wH��1��A��������5�~H���1�A��������{����5��~�H�۔�1�A�������p����5��~H����1��������T���L�
�A�����L�
�A�����L�
ДA���5\�~H�
��H�e1���>���L�
��A���5*�~H�
_�H�Me1�������5�~H�k�1���fDL�
�A���x����5��~H�9j�1��DL�
�A���z����5��~H��j�1�����5��~H����1��o�e����5h�~H�o��1��Q����WC���UH��AVAUATSH��dH�%(H�E�1��-�H���6H����H��H����H��船H��H���������I��H���L�5��L����;��H��H���ڸ����L�-w�L���;��H��H��踸����L��H����H��I��芁�����|�H��H����L���h;��H��H���m�����L��H���ʸH��I���?������1�H��H���dL���;��H��H���"�����L�5ÒL���:��H��H����A�Ņ���H��L���Z�H��H���πH�߃�����H�E�dH+%(��H�e�D��[A\A]A^]�L��萀jL�
U�A�$P�5n�~H��H�
�1���PXZA������fDL���H�jL�

�A�,P�fD�+�jL�
�A�5P�f�H����jL�
͑A�P�s���L����9��H��H����jL�
��A� P�H����L���9��H��H��轶jL�
T�A�!P����L���9��H��H��蕶jL�
,�A�)P��L���h9��H��H���m�jL�
�A�1P����L���@9��H��H���E�jL�
ܐA�2P���L�
��A��5�~H�
��H�$a1�������L�
}�A���L�
n�A��L�
_�A�(�L�
P�A�0��?��ff.�f���UH��AWAVAUATSH��xdH�%(H�E�1��d�H���|HH����H�5 �H��I����C��H��p���������}��H��H����L�=�L������L���8����H��H���c�H�=
��7���WH��H���D�H�ÏH��L��蒿A�ƅ��
�'f.���������H���H��L���Y�������f.������?�9H���H��L���#������f.���������H�W�H��L����������f.���������H�(�H��L��跾�����_f.������;�5H�
�H��L��聾����%Qf.���������H�ߎH��L���K�����f�f.������E�?H���H��L��������-�f.�������
��
H���H��L�������e��f.�������H�c�H��L��譽�����5Ef.���������H��cH��L���w����k�Of.�������H��cH��L���A�������f.�������	H��cH��L����������f.���������H��cH��L���ռ���c��f.�������H�g�H��L��蟼�����_f.������<�6H�;�H��L���i����
�1f.���������H�
�H��L���3������#f.������B�<H��H��L������f�f.���������H�ÌH��L���˻�����=�f.������L�FH���H��L��蕻����
ef.���������H�k�H��L���_�����f�f.������V�PH�C�H��L���-����'f�f.���������H��H��L�������f�f.�������H��H��L���ɺ����f�f.���������H�ˋH��L��藺�����gf.���������H���H��L���a������1f.���������E����H������H�o�H��H��H��x��������������L�
L�A��f.���H��x���H�?�H���׹�����H���V�H��L��H�=.�脺����H�;��wH����L������H�;H�5ډL����z����H�;L��H�5���z����H�;L��H�5ي�z����H���ͷ�C1�H��H�=
`�����H�;�UwH���sH�;L��H�5���iz���|H�;L��H�5���Oz���qH���_�1�H��H�=|�莹���_H�;��vH����H�;L��H�5l��z���EH�;L��H�5^���y���	���1�1���o����l�H�߈�n����޶1�H��H�=/��
�����	H�;�mvH���E��o���L�=�H�;L��H�5�ID��oy����H����1�H��H�=�^许����H�;�vH���.��n���H�5��H�;L��ID��y����H���'�1�H��H�=�^�V�����H�;�uH����H���1�H��H�=k��$�����H�;�uH����H���õ1�H��H�=H�������H�;�RuH����H��葵1�H��H�=%������H�;� uH����L�=ڈH�;L��L���1x����H���A�1�H��H�=��p�����H�;��tH���TH�;L��L����w����H���1�H��H�=���'�����H�;�tH���nH���ƴ1�H��H�=�������H�;�UtH���`H��蔴1�H��H�=d��ö���QH�;�#tH����H�;L��L���;w���MH���K�1�H��H�=*��z����>H�;��sH����H�;L��L����v���:H����H������H��H���\����H������H�ЇH���>�����������f/�������
H������H�чH���
����@������f/�������
H������H���H���ִ���������f/�������
H������H���H��袴���������f��f.�ztf/�������H��x���H�g�H���b�����
H��p����������<f��f/���H��農1�H��H�=[������/
H�;�MrH���H�;L��L���eu���
H�A�H��L���۳A�ƅ���
f�f.�������
��
L��H���-�d�L��I���/��L���,H����E�L��I���/��L��=H���&�L��L������I���d/���L��L��H���1��+TL���C/��L��H��L���%����C
�%�	f.������e
�_
H�=�Z�5+����
H��H��肪H�j�H��L���в���`�-�	f.��������|H���ԱH�E�dH+%(�"
H�e�D��[A\A]A^A_]�L�
��A�B�5��~H�
D�H��R1���
f�H���x�A������L�
��A���5^�~H�
�H��R1���@
��fDf(�fT
,
f.
�	w f.�zf/
�	sf��f.�z�����L�
�A���L�
E�A��끐L�
5�A���n���fDL�
�A���V���fD�k�j�H�sP�5��~1�L�
g�A�VH�
/��{	XZ���L�
ɂA������L�
��A����L�
��A������L�
��A������L�
C�A����L�
o�A�����L�
]�A���5��~H�
���H�Q���]���L�
*�A����L�
�A���L�
�A���E���L�
��A���L�
�A���L�
܁A������L�
ʁA���k���L�
h�A�B�5T�~H�
�H�wP1��A������0��L�
�A�A��L�
!�A�B�5
�~H�
�H�0P1��A���������L�
�A�A��L�
�A�B�5��~H�
jH��O1��A��������L�
�A�A��L�
�A�B�5�~H�
#H��O1��A������[��L�
IA�A��L�
LA�B�58�~H�
�~H�[O1��A��������L�
A�A�5�~H�
�~H�#O1��A��������4�L�
,�A���e���L�
�~A�A����L�
�~A�B�L�
�~A�A�5��~H�
9~H��N1��A������q��L�
q~A�B�5]�~H�
~H��N1��A������9��L�
'~A�A��L�
*~A�B�5�~H�
�}H�9N1��A��������4�L�
�}A�A��L�
�}A�B�5��~H�
s}H��M1��A��������L�
�}A�A��L�
�~A�����L�
x}A�A�9���L�
x}A�B�5d�~H�
}H��M1��A������@��L�
.}A�A��L�
1}A�B�5�~H�
�|H�@M1��A��������L�
�|A�A��L�
�|A�B�5��~H�
z|H��L1��A��������L�
�|A�A��L�
�|A�A�5��~H�
3|H��L1��A������k�[�L�
k|A�B�5W�~H�
�{H�zL1��A������3���L�
!|A�A��L�
$|A�B�5�~H�
�{H�3L1��A��������x�L�
�{A�A��L�
�{A�B�5��~H�
m{H��K1��A��������L�
�{A�A��L�
�{A�B�5��~H�
&{H��K1��A������^��L�
L{A�A��L�
O{A�B�5;�~H�
�zH�^K1��A��������L�
{A�A��L�
{A�B�5��~H�
�zH�K1��A���������L�
�zA�A��L�
�zA�B�5��~H�
QzH��J1��A��������L�
wzA�A��L�
zzA�B�5f�~H�
zH��J1��A������B��L�
BzA�B�5.�~H�
�yH�QJ1��A������
�,�L�
�yA�A��L�
�yA�B�S���L�
�yA�A�j���L�
�yA�B�5��~H�
gyH��I1��A��������L�
�yA�A��L�
�yA�B�5|�~H�
 yH��I1��A������X�<�L�
FyA�A��L�
IyA�B���L�
�zA���(���L�
uzA�����L�
czA�����L�
QzA����L�
?zA���x���L�
-zA���f���L�
zA���T���L�
	zA���B���L�
�yA���0���L�
�yA������L�
�"A�S����L�
�yA�����L�
�yA�����L�
�yA���>���L�
xA�Y����L�
yyA�����L�
gyA������L�
UyA�����L�
CyA���|���L�
1yA���j���L�
yA���X���L�

yA���F���L�
�xA�����L�
�xA���"���L�
�yA������L�
�xA���f���L�
�yA�����L�
�yA�����L�
�yA�����L�
@xA���L�
-zA���L�
zA����L�
zyA����L�
�yA���n�L�
!yA���\�L�
tyA���J�L�
pyA���8�L�
�vA�A�5��~H�
-vH��F1��A������e���L�
evA�B��L�
DvA�A�5B�~H�
�uH�eF1��A��������1�L�
vA�B��L�
�uA�A�5��~H�
�uH�F1��A���������L�
�uA�B��L�
nxA���Q�L�
�xA���?��$��f.�UH��AWAVI��AUATSH��H��H��8���dH�%(H�E�1��-���)H��E1�L��@���� L�=�xf.�E��M�����L��1�A���>��L��1��5��A��ou�H���0#�C0��~eE1�E1�L���M�L����nL���OqH��t#���tE��	uFH��8���L���,qH��u�L��I�����nD��A��;C0|�E1��)�A�롋5p�~1�1�A�����H��w�V�H����'H�E�dH+%(uQH�ĨD��[A\A]A^A_]��7����H��@���A������8�6�5
�~�H�S7H��1�����"��f���U�H��AVAUATL��@���SH��@���L��fHn�fl�H���dH�%(H�E�1�)��Dž���Dž����H�H�����Dž����H��h���HDž�����:��L�0�H��A���1���<��fo��ƅO���)�@����UH����L��H��H���n,���L�����L���G7E1�1�H��A�L��H�5�I�z0L��A���_7E����1�H��L����
H���A;����L�����L�����������H��L��L�������u2�����D�������ou
A��o���5U�~H��I1�1��A�A������(f��5.�~H�kI�1���A�����H���)8H�E�dH+%(�H���D��[A\A]A^]��5޿~H���1����D�5��H��P������8���5��~�H�SH��1���p����H����4H���:��x$L��L��H��������E��>�����4��H��P������8�Z�5.�~�H��RH��1��������5
�~H�j�1�A�������������fD��UH��H�H��H���5ƾ~dH�%(H�E�1��H�E�dH+%(uɸ����������H�U�H��ATE1�SH��`���H��dH�%(H�E�1��af�U�H�f�E�H��BH��`���H��p���H�mH�E�H�E�H�E�H�E�H�E��E�krv�E�kravH��h���HDžx���H�U�H�E�H�E�H�E�H�E�H�E�H�E���sH�;�9Cu0A��H��A��u�1�H�U�dH+%(u1H�Đ[A\]�D�5v�~D��1�1�H�as�_��������c��UH��AWAVI��AUATSH��xdH�%(H�E�1��B��I����-��I��M��t&1�A�H����M��t�L���H��`����d�dL��H���\��5ʼ~H��1�H��r��H��L���,��L����{��1�����H�U�dH+%(uGH��x[A\A]A^A_]�fD��L����Hc�L��H��H��H��I	�L���G9�|��N����I��f���UH�=@pH��SH��dH�%(H�E�1��������H�=�j�������H�=�A�������H�=�j�|�������H�wjH���e�������H���U�������H�=dj�A�������1�H�U�dH+%(��H�]���fDL�
�iA�-�5V�~H�
xq�H�t=�:�������L�
�iA�.�ɐL�
�iA�/빐L�
�iA�0�L�
�iA�1�L�
�iA�2�L�
xiA�3�y�������f.�f���UH��H��dH�%(H�E�1���H�E�dH+%(uɿ�+�������UH�dD�H��H���5f�~dH�%(H�E�1��N���:1���-����+���������$��f���UH�5�����H��ATSL�e�H�b;H��dH�%(H�E�1��E�����L��H�5���H���:H�=�~�9�M��u&H���^;H���H�U�dH+%(u-H��[A\]Ð�5��~M��1�H��o�t���������x�����UH��AWAVL�����AUL�-�oATL��`���SH��oH���dH�%(H�E�1�H��oHDž���H�����H��oH��(���H��H��0���H�noH��8���H�doHDž���(HDž ���@HDž@���H��H���HDžP���HDžX����
I�^I��H��tEM�>�dL��L���?�5n�~1�M��I��L��L���R�L��H���'(����t������H�U�dH+%(uH���[A\A]A^A_]��(�����U�;H��AWAVH���L������AUATSH��xdH�%(H�E�1�H��h���Dž|����H�H�+�|DžX���L�����HDž��H��p���H��p���I�F
HcH�~I����H���((��I��H����H����1�H��E1��A���*�Ic�D���A��H��H��D��H��I	T���A��H���A9�|�H��I����
��|�����|���M�n�H��p������D���H������H��h���H��薵�����PH���A�ą����H��詸���2�PH��蓸���:�H���}�����PH���g����,�PH���Q������PH���;�����6H�������rH������
rH�����rH���ƷH�E�dH+%(�	H��xD��[A\A]A^A_]�fDH��t[H���	��|���L�
�lA�>H�@HDŽŰ����5��~H�
lH��71��A������r��w���DL���@���L�
slA�D�L�
dlA�F�L�
UlA�E�L�
FlA�H�L�
7lA�G�x���L�
lA�B�f���L�
lA�C�T���L�
lA�I�B�������D��UH��H��H�L�GdH�%(H�E�1�H�G �5��~�W(L����1�RH��>��H�E�dH+%(u�1���~��ff.���UH��AUATSH��H�dH�%(H�E�1��FH�@I��H�H�иH9Ju
H�OI��H9Jt$H�U�dH+%(uLH��[A\A]]�f.�H�G H��H�2H����#����uA�U(��u
A��D�c�������@UH��AVAUA��ATI��SH��H�� D�B\dH�%(H�E�1�E9�uHH�}�H�U�L��H�5����E��¹��u@H�U�dH+%(��H�� [A\A]A^]�fD�56�~D��H�ej���5�~H�lj�1���K�DmL�-Q=L�4�DH�KL�L��L�C�5۲~1�H�����L9�u׋5Ų~H� j�1���1�H�5���L���������5������ff.���UH�
�iH��i1�H��AWAVAUL�-�iATSH���fo��fo
�fo	�fo5��fo-	�fo%�dH�%(H�E�1�H��i�8���H��0���H�����H�����H�����L��P���H��h���L������H������L����������)� ����X���)�p��������)����������)����fo��)E�fo��H��x���H��hL����L�����H�����L��0���H��H���L��`���L�m�H�E��������)� ����8���)�P����h���]�)E��"�H���VI��L�����L��H���I�?��H��H���T�AoH��L��8�@����pH��I���,�M9�u�L���H��H����H�=th�wI��H����H�=h�_I��H����fo{�H��L��foz�AEfo}��������H��P���L��H���f������L��L��������L��H���;�������L��L��������H�����L�������Å���L��躴H�E�dH+%(�H�����[A\A]A^A_]�L�
7gA�o�5q�~H�
gH��11��������N��@L�
gA�s��L�
!gA���L�
gA���L�
gA���L�
gA���L�
�fA���x���L�
�fA���f���L�
�fA�x�T���L�
~fA�~�B���L�
lfA�{�0���L�
7fA�i�������f.�f�UH��H��fH��ATI��SH���H���5^�~dH�%(H�E�1��F�H�u�H���z8��ufH�M�50�~L9�u7H�6��1����H�U�dH+%(uOH��[A\]��M��H�n8�1����1���fD�5έ~���1�H����1�����ff.��UH��AUATSL��$���H��H�$L9�u�H��X�U1���\dH�%(H�E�1�H��L��P���H�������oC�H�L��)�����4���52�~H�H������H��x����1�H��7HDž������L�#�%L�����H��t$H�KL�C�1��5٬~H��7���L�#H������H������L��L��L�������vF������D��������D������A9�E9�tN�5|�~���1�H�h7�c�H������1��5
��H�E�dH+%(��H��Xg��[A\A]]�f�H������1�E���pH9Du��H��A9�t]L�DH�D L9t݋5��~I���1�H�7����y���@�5֫~H����1����W���f.�1�D���A����H������E1��f�J��� H��u=I��I��@tQJ��� Mc�H��tً���@��t<J��� H������H��tË��@��u?H�������fD�����J��� �5�~H�Xc1�������J��� �5�~H�Fc1������o����5Ъ~H�c�1����Q������ff.�@��U1�H�=�^H��AWI�S��bAVAUL�-+cATL������SH��5H��XdH�%(H�E�1������ʚ;H�=\^����������H�=�b����������ʚ;H�=�bA�����H�=�bH�Jb^Hp�������n���L��H�=�b�������Y���H�����H�=hb�������@����H��L��5��~������1���H��L���W5����L9�����u
L9��������5w�~H�Fb�1�I�S��bL���S�E1��5N�~�1�L��H��4H���1�H��L����4���H�S��bH9������H��H9��������5�~�1�L��L�=�aL�����L��L���4����H�S��bH9������uH�������g�5��~�1�L��L�=�aL����L��L���54���H��������H�S��bH9��������5F�~�1�L��L�=;aL���)�L��L����3����H������uH�S��bH9�����t(�5��~1ɿ1�I�S��bH��`���E1�E1�H�������fo
�L��L������fo��H�L��H�����������)�����)�����Dž���������L��fo��D!�fo��fo����L��fo
���H�)�����L��fo��H��2�����)����fo������)�������)�����)����)���H������Dž�����5����L��fo
��!�L��fo��fo`��H�H��_L�������)����������)�����H������Dž���������L��fo�!�L��fo
D��H������H�m_L��fo�)�����H�����������)�����Dž�����m���fo%�L��!�L��fo
��fo���H�����H��^L��fo��H������H��Oh��'�����)�����fo�������)�����fo��Dž����)����fo��H���)��������L��fo��!�L��fo
F�foN��H�)�����H�]^L��fo��fo�������fo
�������)����fo����������)���)�����)����)���H������Dž���������5��~�H�\�!�1����ۍC�H�U�dH+%(��H��X[A\A]A^A_]���5f�~1ɿ1�I�S��bH�"]�C�E1����56�~E1��1�H�S��bH��\��E1��k���f.��5��~H��\�1�I�S��bH�S��b���E1�����������"�����A!�D"�����D"�����D"�����D"������G�����5��~���1�H�J\�u������5n�~���1�H�*\�U��|����5N�~���1�H�
\�5�����5.�~���1�H��[������5�~���1�H��[���������f.����UH��AUATSH��H�$H��fo��dH�%(H�E�1�L����)���H�-XXXXXXL��H�����������)���5{�~��1�L��H��[1��b�jE1�1�jA�H�
,L}��jH�`>j�H�� ��A���L��L���t��A���H�U�dH+%(uH�e�[A\A]]����UH��AWI��AVAUATI��H��SH��H��(dH�%(H�E�1�H�u����fo��L��I��H�-XXXXXXA$I�D$����H�u�����L���A���k��I9�vD�����1�L��1���������L������fHn�H�Cfl�H����D�{1��C �C$CH�U�dH+%(��H��([A\A]A^A_]��5�~H��Z�1���D�����L���7�������뫋5ޠ~H��,�1�����ދ5à~L��1�H�?Z��L���������5��~H�3Z����;���L�������f�UH��AWAVAUATSH��H�$H��XdH�%(H�E�1�H����I��H��H����H��H��H�����������0A��1�L�=�YL�5�Y��H��L������H����H������H9������<H9�����H�BH����A�D�
D9�t-H��A�eL��L��P�5��~�1�A�������AYAZ�����r���H��A�fL��L��j�5^�~�1�A�A������B�_AX�:���f.�����������������H�����Z��H���dH����H�H�����&�����ufH;����_H�BH����D�
A���������u7H��H�yXE1�1�j�5��~A�jH�
PX�A�������XZH�����uZ�������H�������H�E�dH+%(��H�e�D��[A\A]A^A_]�fD�����H����Dž�����H�H��t`~i�������������fDH��H�
�W1�A�ij��5ѝ~H��W�A�������Y^�������nƅ��A��������A���������D����������u0����H�����
��H��~_H����H�H�����d��������H����Dž�����H�H��t~����t:������X���nƅ���h���A���������6����.����&���������f�UH��AWAVAUATSH��H�$H��x�E�����EH��x�H��H��p�H������h�H��������H��D��l�L����dH�%(H�U�1ҺH��`��+�����������H�������.H����E1�A�L�����@I��Hc�I	�D����E��uQH��H9��UH�qH����D�1E��x9A�NЃ�	v�A�F����sA��WD����I��Mc�M	�E��t�A�����f�H��x�L9�t6H���5n�~M��A��PH�
UH�2U1��������A�A_X����D9�t7H��E��A���P�5�~H�
�T1�H��T�������A\A]����H������H����E1�A�L������I��Hc�I	�D����E��uQH��H9���H�qH����D�)E��xAA�MЃ�	v�A�E�����A��WD����I��Mc�M	�E��t�A�����f.�H��p�L9�t6H���5>�~M��A��PH�
�SH�T1����A[[�������l�D9�t7H��E��A���P�5�~H�
�S1�H��S��������AYAZE1�����H������A�L�����fDI��H�I	�D����E��uUH��H;����bH�QH����D�)E��x>A�EЃ�	v�A�E����xA��WD����I��Mc�M	�E��t�A������L9����;D9����vD������h�A8�t5H����H��RA��P�5�~H�
�R1����������XZH�����T��������H��`���H�E�dH+%(��H�e؉�[A\A]A^A_]������������uX����H�������H��~tH����H�H�����m���f.�A�F�����A��7I��Mc�M	��*��������L��Dž���s���H�H�����C
���nƅ��A������K�������������uX����H�������H��~tH����H�H�������f.�A�E����;A��7I��Mc�M	���������L��Dž������H�H�������nƅ��A�������������������uX����H�����F��H��~pH����H�H�����a���A�E�����A��7I��Mc�M	��!���������L��Dž������H�H��u$�����nƅ��A������G����~����L�����F���fD�e����������������f.��������������J���f�E������A�����L9���tP�H������M��1��5ϕ~A���H�
yOH��O�������_AXD9������������H��E��A��H�
>O������P�5q�~H�5O1��_�Y^�J����E�����DE�����E�������DE�����������z����x
����0����h
����|����X
������E1�A��������E1�A������Q�������ff.��UH��AWAVAUATSH��H�$H��x�E��l��EL����H����H��L��H��x�H��������D����L��p���h�dH�%(H�U�1Һ�B��������H��������H����E1�A��?f�H�qH����L�!E����A�D$Ѓ�	wnD����K�D�M�lD�E���aH��H9�u������������7����H�������H����H����H�H�����u���DE�������DE�H����L9�t6H���5b�~M��A��PH�

MH�&M1��������5�A^X����D9�t7H��E��A���P�5�~H�
�L1�H��L��������A\A]����H�����H����E1�A��Ef.�H�qH����L�)E����A�EЃ�	woD����K��M�tE�E���H��H9�u������������9����H�������H���qH����H�H�����w����E�����DE�H��x�L9�t6H���5�~M��A��PH�
�KH��K1�����A[[���������D9�t7H��E��A���P�5‘~H�
wK1�H�}K�������AYAZE1퀽��H�����A��>�H�QH����L�!E����A�L$Ѓ�	wnD����K�L�M�lL�E����H��H;���u������������S����H�����a���H���kH����H�H�����r���f�E�������DE�H��p�L9�t6H���5Ґ~�M��PA��1������H�
qJH��J��_AX��l�D9�t5H��H�
LJE��A��P�5��~H�DJ1��������d�Y^D������h�A8�t5H����H�JA��P�58�~H�
�I1���������XZH�����L�����#�L���K�H�E�dH+%(��H�e؉�[A\A]A^A_]�������H����Dž���/�H�H����������p�����c���fD�����H����Dž�����H�H�������������������fD�����H����Dž����H�H��t ~)�������������fD�C���nƅ��A���������#���nƅ��A������7�������nƅ��A��������A��������A������N���A�������������b���E1�A������+���E1�A��������������T��������d����|����t�����ff.��UH��AWAVAUATSH��H�$H����@��dH�%(H�E�1�H����ƅ��
H�aaaaaaaaH���H�H�����>H�bbbbbbbbH����H�����H�H����H���ƅ��H��H�����^�����
H��8�E1�E1�E1�H���H��(��CfDH�ZH��(�D�*E��E���>A���t|Ic�A��D��@�A��
���4��H��H9� �u���0����������H�������H���"H���H�H�� ��e���DM���L��D���L�����H���]
fo�@�fo�P�I��fo�`�fo�p�fo���fo���B8fo���fo���BL8D���BT8 B\80Bd8@Bl8PBt8`B|8p1�M��A�D��@�A��
���Mc�L��K�>H�s�$�H���H����	I��J�<8H��@�L�����E1�A����bH����n�=t;H��A��1�A�:h�5a�~�H�
EH�EA������?�[A\H���L�-�DL�%�DI��H��DE�A��at.H��A�<L��L��ja�5��~�1�A��������AZA[I��L9�u�H���D��A��
t6H��A�=1��j
�5��~H�
bDH�jDA�������AXAYH���E1�1�E1��X�H��8�L��(�H�����?�L�jL��(��A�х���A�����Ic�A��D��@���
�n��4��aL��L9� �u���0�������M���H����3���H���eH���H�H�� ��d���@��8��H���Dž<���H�H���4����nƅ4����DM��$�H�߉��L�������H���^fo�@�fo�P�H��fo�`�fo�p�fo���fo���B fo���fo���BL D������BT  B\ 0Bd @Bl PBt `B| p1�M��A�D��@���
�����Mc�H��O�,&I�u��H���H����H��J�< H��@�L����B�+A�����H���L�-BL�%#BI��H���f.�E�A��bt,H��L��A�@L��jb�5"�~�1�A�������XZI��L9�u�H������H�����C�����H�����"�H�E�dH+%(�H�e�D��[A\A]A^A_]�D��8��H����Dž<���H�H��u>�����nƅ4����f�������>������|���~��>�������3���H��(�H���E1�E1�E1����H��8�H����A@H�ZH��(�D�*E��E���>A���t|Ic�A��D��@�A��
���4��H��H9� �u���0�������n���H������H����H���H�H�� ��e���DM���L��D���L����H���\fo�@�fo�P�I��fo�`�fo�p�fo���fo���B8fo���fo���BL8D���BT8 B\80Bd8@Bl8PBt8`B|8p1�M��A�D��@�A��
���Mc�L��K�>H�s���H���H����I��J�<8H��@�L����A�I��H��A�91��h�5F�~H�
�>H�?A������)�A]A^�����8��H���Dž<���H�H���z�O����nƅ4��>���DL��(�H���E1�1�E1���H��8�H����BDL�jL��(�D�"E��E���>A���t|Ic�A��D��@�A��
���4��L��L;� �u���0�������m���H����|�H����H���H�H�� ��e���DM���H��D���L���O��H���/fo�@�fo�P�H��fo�`�fo�p�fo���fo���B8fo���fo���BL8D���BT8 B\80Bd8@Bl8PBt8`B|8p1�M��A�D��@�A��
���Mc�H��O�$>I�t$���H���H���tH��J�<8H��@�L���E��B�#M��H��H�
�<1�A�>h��5�~H��<�A������ؼY^�h�����8��H���Dž<��0�H�H��u�����nƅ4��C���f�~�>�tP����<����������>�tC�������A���������������������������������/���H��(�L������HDž�����L��(�H������HDž��	���L��E1����L���I���^������H�����1�I��H������f.���UH��AWE1�AVL�5o;AUA�����ATE1�SH��dH�%(H�E�1�f�D���L����Hc�H�����H��H�=4;��EE���H��H�=(;��EE�����EE�A��A��u�jE1�A�����1�j������L�������H���ͫxV4�#�jA�A�
j
��
A�žH�=�:��H�� ��uA���jA�A�;�
j��;H���ͫxV4H�=�:��A]A_jjx��L�-�:�����Eع�x1�A�A�xL����ZY����jL�=U:E1�1�j�A�x�L��������M�AZA[����jA��A�����1�ji�g��ͫH�=���AXAY	���A���jL��E1�A�����j�1ɺa�Na�A��������jA�A�
j
��
A�ľH�=~9��H�� ��uA��E�jA�A�;�j��;�Na�H�=l9�j�ZYjjx�������L��DE�A�1�A�x��x�9�^_����jL��E1�A�xj�������1���A]A_����j1�A�cA�����jc�a��[H�=�
���A[A\D	�����������E�H�E�dH+%(��H�e؉�[A\A]A^A_]�f.�jL�=�8�����1�j�E1�A�x�L���x�XZj1ɾ�ͫA��jiA������gH�=
�N�Y^���<���@jA�xL��E1�j�������1���_AXjA�cA�����1�jc�a��[H�=�	���AYAZ�����������UH�
H�
u
fHn�H��
H��AWAVL�u�AUATL��p���SH��xdH�%(H�E�H�
Džl���fHn�H�L
fl�fHn�H��
)�p���fHn�fHn�H�
,fl�H�i)E�fHn�fHn�H�A7fl�H�R7)E�fHn�fHn�fl�)E�fHn�fl�)E�fDM�,$1�L��袹M�|$H��H��L���o���u;H��I���_��M9�u�H�E�dH+%(u^��l���H��x[A\A]A^A_]�fD�5N|~M��I��L��H��6�1�I���*�H�����Džl�������M9��_����������UH��AWAVE1�AUL�m�ATSH�]�H��hdH�%(H�E�H��H�E�H�E�H��6H�E�H��6H�E�H�c
H�E�H��
H�E�H��
H�E�H��6H�E�L�#L����L�KI��H����M����L��H��L��x����(���t,L��x���M���58{~L��1�H��5A�������L��H������L9�u�H�E�dH+%(u4H��hD��[A\A]A^A_]�fDL��5M��u��f�I��L�
�5�����f.�D��UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��������f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ������J��f.�Uf�H��AWAVAUI��ATI��SH��H��h���H��x���L�E�L��p���dH�%(H�E�1�)E�)E�)E���H����H�=�-H�����I��H����1�H��H���H�5�H�=���L��H��H��H�E�H��H�E�茑A�ą�tMH�}��l�H����
L���+�H���t�H�E�dH+%(�3H�ĈD��[A\A]A^A_]�@1�H��1���
A�ą�u��H���
L�;L9���L��`���D��\���M��I�uM��$H����M���fDI�wI��H����L������u�M�I��$�H�5b�L��AƄ$�H�@0L�8�p9��uTM�$$L9�u�H�L��`���D��\���H9�tI��H�}�1�L��蜂H��u=M�mL9�u�f��n�E1��L��H�=N�~�)
M�$$L9��$����L�x(H��(H��`���I9�t�I�H��h��������tM�?L9�`���u��1�L���:@
H��x���H�}���?���H��p����1���L�;L9�t)D��x���H�}�1�L���فH��uM�?L9�u�D��x���f��>L�`(L�h(M9�t�I�|$H�u��4���tM�$$M9�u��L��1�D��x���H���?
H��p�������H���9�A��������f���Uf��E1�E1�H��AWL�=H�AVL��L�5b2L��AUL�-g2ATL��H���SH��P���L��H��H��dH�%(H�E�1�L��P���HDžX���,L��`���HDžh����)�p����@������)� �f.�H�������H�%2E1�E1�L��H��P���H�=D2H��H��H��p���f��H�2H��HDžX���,L��`���HDžh����HDžx����H�E�H�E�X)U�����������f.�H�������H��1E1�E1�L��H��P���H��1H�=92H��H��`���f��H��1H��H��p���H��1H�E�H��1H�E�H��1HDžX���dHDžh����HDžx���,H�E��H�E��H�E�H�E�X)]���������Ǯf.�H�����H�=�1E1�E1�L��H��H�����������f.�H�������H�=�YE1�E1�L��f��H��H��L��P���HDžX���,L��`���HDžh����)�p����*�������H�=RYE1�E1�L��H��H�����������H�01E1�E1�L��H�=01H��P���f��H��H�˺H��HDžX���	=H��`���HDžh�����)�p���������'���f.�H����V�PH�=1E1�E1�L��L��0L��0H��H��f�L��P���L��`���HDžX���,HDžh����L��p���HDžx����)u�����L��0L�~0�����=�f.�H����e�_f�M��L��H��H��@���L�a0L��P���H�=v0L�u�HDžX����L��`���HDžh���,L��p���HDžx����H�E��)E��{���������f.�@������z�=g�f.�H�������H�U�dH+%(��H�Ę[A\A]A^A_]�fDL�
*/A���51r~L�%�-H�T�1�L��H�ڿ�
�L�
2/A�/�5�q~L��H��1����������s���fDL�
�A���5�q~L�%�-H���1�L��H�ڿ襫L�
~.A�.�L�
�.A���Q���L�
*/A���5uq~L�%5-H���1�L��H�ڿ�Q�L�
s-A�,�?���L�
�,A���L�
�,A���5!q~L�%�,H�D�1�L��H�ڿ�L�
�-A�-���L�
�,A������L�
jA���L�
�A�����L�
c,A������L�
Q,A�
�5�p~L�%W,H���1�L��H�ڿ�s�L�
�-A�0�a���L�
jA��L�
�+A���5Cp~L�%,H�f�1�L��H�ڿ��L�
�-A�1�
���L�
�-A�"�5�o~L�%�+H�!�1�L��H�ڿ�کL�
�-A�2����L�
�,A��L�
�A���b���L�
��A�%������UH��H��dH�%(H�E�1�H�E�dH+%(uɸ������j��f.�U�CH��AWAVAUATSH��XL�'dH�%(H�E�1�H��%f�U�H�K�fHn�fHn�H�!��E�A,B,fl�H�E�)E�I9��$HcGH��I���H�ljE�H�E����H�E�I��H���,M��L9�t'I�����I�H����M�?I��L9�u��*�}A��$��E��U���t�E�M9�$��qH�u�1�L��H����	A�ą��b�E��@9C��L�3E1�L9�u6�afD8E���A����E�9��M�6A��L9��0D��H�M�L����}��E�Hc�A��L�<�L����.���
HcE�L�|ŠI��PH�x L��������+E��u��?�}1����p���M9���c���A������S����5nm~H��+�1��W�A�����H�E�H�u�H��L�,�E���~H�;H�����I9�u�H�}����H�E�dH+%(��H��XD��[A\A]A^A_]�f��}��E�����5�l~H�^��1��ʦ�t���E1��l����5�l~H�+�覦M��M���5�l~D��1�H�5�耦�$����5yl~H��*�1��b�I��PM��L�@ �H���H�
�}�I��LD���tM9��uA���HOȋ5l~H���1�������5l~A���1�H��������5�k~H�����ʥ�n����5�k~L�
�)1�A�H�
�)H����蘥A���q����5�k~H����1��v������ff.�@��UH��AVAUATSH�ĀdH�%(H�E�1���H���H�]�I��H�����	L��H������L��A���+�E����fo�����}H�ctions})E�H�E���I��H����H��L�u��$�A�E1�1�H��L��L���[�A�ą�� L��`���L���a�	L��L���6���H��A����L����E�����}螰I��H����H;��H����	L��H�����L��A���K�E�����E�CPI�V�I��H���0H�����	H�5DH�=E�o�H��L��L��H����A�ą���H��L���x���H��A���tL�����E���YH�E�dH+%(�AH�e�D��[A\A]A^]�f�L�M��5zi~A��L��H�)��1��]�L��H����H��H�v'���L���[�jL�
�'A��AT�5(i~H�ٿ1�H��A�������XZ�U�����5�h~L��1�H��'��H��H�'��sL�����jL�
�A��AT�f.��5�h~H�V'�1�藢L�����h���H��&jL�
'A��AU�C���H��&jL�
��A��AU�&����5Nh~H�q&1�L�
�A�}H�ٿA�����H�T��������5h~H�6&1�L�
{A�jH�ٿA�����H���ߡ�t����5�g~H��%1�L�
@A��H�ٿA�����H���褡�����5�g~H��%1�L�
A��H�ٿA�����H����i����H��%�����c��H�z%�z������UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����ff.�f���U�H��AWAVAUL��`���ATL��SH���dH�%(H�E�1��H�ƅ����ƅ����Dž�������Dž�������HDž���������%���������������@H��H�����I��H����袬I��H���	L��H��H���T�H�5f
L���	����g1�L��L����
I�I9�t@�B8f%��f
f�B8H�I9�u�L����A�Ņ��������L��� �����I���H��0���H�����H�8�+A�Ņ�tO�����A�����L����L���d�H�����H�E�dH+%(�
H���D��[A\A]A^A_]�L����E1�1�1�1�H�5{	��c�����z�E1�1�1�H���H�5[	1���5�����jL���E�A�G0���N���H��`���H������E1�HDž���HDž���H�����I���L�H��������D��(���L�� ����fDH���
H���I��H����A�>u�E�n���A9�u�E�n����A9�u�M�nH�5}L���'������H�5rL�������u�L��L�����H��H���H�����L����b����H��p���H������S���H��D��(���L�� ����A��I���E9o0�����L�����H������M�������H��������H�����H����E)H�����L��L�����I����(H�����H�����H��(����(�5Pc~L��(���H��H�����I�ƿ1��(��5&c~L��1�L���H������5c~1�M��H�����H�����L9�����*���H�����I9�����H���H9�(���A��L9���A	�E��A�����fDL��L���=�H��H��trH�����L���6a��x:H��p���H������ ������������5Tb~H�b!�1��=�����56b~H����1�H���������h���H������H�5��5b~�1����C����5�a~H�Q��1�A������ϛ�%���H���뼋5�a~H�d��1�訛���H���땋5�a~H���1�聛A�����E1�E1������{���5fa~H�I�1��O���H�S�<����5?a~H����1��(��x�����UH��SH��H���V��HdH�%(H�E�1���SH9�������H�U�dH+%(uH�]�������f�UH��ATSH��H�$H���H��H���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�� �H�EI��H���L����H��H��@�����Dž�Dž�0H��������=���D�%�_~E��~kH��H�jD��1���™H������Å�u$H��8���dH+%(uYH�����[A\]�@�5�_~���1�H� �u���H�5�H�������|�����������T���@UH��AWAVAUATSL��$���H��H�$L9�u�H����pR1�dH�%(H�E�1�H��P���A��L������H��H�����L��@�������Dž���������W���5�^~D��H�'��ÿ1�詘H�������H��H�����莔	E�ṀL��L�?���1�����E�ṀL��L�5���1�����H������A��L���H�ǹ�H��0����1�L���������H������A��L��H�ǹ�H��(����1��_��H�����A��L����H��H��8����H����1��'���H��HDž@���c菓	H���'��H���L��AUI��L��1�������L���q���_AX��tY�!H��H����H��I���L��AUL�P�1�����H������L������Y^���iL��H��P�������H��H�����I��H��H�� ����RH��L��L��H��H���HDžH���HDžP�����
����H��H���L��P���H����H�5 ��K������M����L��L���/������L������H��H��������51\~1��H�r��1�H�=v�L�������H�� ����5�[~H�q1����H��(������C���A�ƅ�y4H�
ZD�5�[~H��q�1�觕A������/@�Ǻ9H�5���ED��H��9t藺���D苺���=h[~~H��(���H�=1����H��(���H��8���1�H�=��q�����u��=*[~� H��8�����I��H����H�5�H���YNH��tH�@H������H�5�L���:NH��tH�@H������L���BHH������H��@H������H������H��@H������H���7H���.�5�Z~H����1��m��H�
V~��H��0���H��HXH������貽���������Dž��M��)���41��H�ߺ�H�fo��H�����H��@���H��P���L����DžT����HDžh�����X���������L�=��fo��� L����������L��H� H����L����)���>H�� �U������H��8���������L���fo$�H��8����H�Xf������H����H��Dž����H��(L�����f�����HDž��)�����ʵ�������H��L���H9���L��1������H�L��H������H��@���L����H����H������H�����1�H�������HDž���IHDž���eHDž���9�` Dž8���Dž����	f�������
L��1Ҿ�L��f������)�
A�ƅ�������������L����H�������H9���D�
X~A��~#H��0���H�����H�=�1�����D�
�W~L�� ���L�����H���H��H��0���M��1�AVL��L��H�����������������H�� �����A��A��tD�
|W~�fDA��H����������������x�r����=OW~�������|�����uc������uJH�E�dH+%(�>H�e�D��[A\A]A^A_]�DH��8���H�=��-��������H��0����$����f�H��8��������f�H��(��������s���L��P���L��耴��H��H����t���H�
m�����H�
��5V~H��l�1�A������b���DH�
�����H�
&���H�
��H�
��k���H�
4��_���H�
-�5V~H����1���S���H�
�,��H�
���%���H�
v��������@��U1�H��H��dH�%(H�E�1��n�����tH�U�dH+%(u%��f�H�E�dH+%(uɿ�6���聶�����UH��ATI����SH��dH�%(H�E�1����L��H�������9~��9~��~��1�@�
i9~�k9~����9��H�E�dH+%(uH��1�[A\]����f.���UH��H��dH�%(H�E����9~��u_�o)9~�oN)
9~�oV )9~�o^0)9~�of@)%9~�onP)-9~�ov`)5#9~�o~p)='9~��1�����)�8~H�E�dH+%(u���>���ff.���U�1��H��AWL�=[8~AVH��(���AUL������ATL�����S1�H��XdH�%(H�E�1��H�H���HDž0���ƅH���cH�����fo�0���fo�p���H�� ���L��fo� ���H��fo�����ƅL���8L��X���fo�@���DžT���fo�P���HDž`���fo�`���)�����)�����)�����)�����)����)���H������)��H������fo�����H�����H���H�L��)��������H�����H�����Dž����@H���������H������L��H��H���������������MH������A�����1�I��������*1��������������lL�����L������L��1�L��H����H���G������H��I9�u��t6~��j6~����������1�1��$�*�������L��調��I�<$1��ϳ���Å��mI��M9�u⋽����1�1��$��������6~����5~9�����5~����L9=�5~��������蓰��H������1ҿ���L���h��H�E�dH+%(��H�e؉�[A\A]A^A_]�@���H��@������8�B��5Q~�H�8H��1��������t���f�H��H��0�����H�H�ϊHDž(���	ƅL���0H�� ����y�*A�����1�I��H�� ��������1��F����Dž�yp�5�P~H�+��1�������r����DI�<$1�������H���j�H���P�5GP~1�L�
�A��H�
��(�XZ�U�����;���������q��H��@������8�(��5�O~�H���H��1����j����8���������H��@����8���5�O~�H��H��1�褉�?����5�O~L�
I1�A��H�
�H�����r��q���jL�
�A��P�5[O~H�
�H���1���=�Y^�:���������1Ҿ$1��R���jL�
�A��P�RL�
�A��P뢋�����1Ҿ$1�����jL�
vA��P�y���jL�
��A��P�d����̯��f.�f���UH��AWL�=��AVL�5�AUL�-qATS1�H���dH�%(H�E�1�H����H��H��tnL� L��L���4�������L��L���!������#L��L���������L��H�=��������L��H�=������u�A��.A�����H�E�dH+%(��H�e�D��[A\A]A^A_]�A���5�M~L��1�H���D��8���L�-��|蜇��sE1�Lc�8���H�3#|H��P���H��0���H��@���I���5t�|J�T1�A�����H��8����H���@����*H��H�8�|H��H��������DžD����ƅh����ƫ���Dž������'����=�|�����E1�L��H��|1�D�����A�������1�L�=��|H��(���A��M��H�� ���D�����M�싕��������1��‰����������E1�H��0���H��8���A�����������؃������H��(���L�H�� ���D�81�L������H��*L��H���D��@���DžD����ƅh����Ϊ��L�������������I����H��0���1�A�4$E1ɹI�E��L������H���@���H��8����*H��H��������DžD�����c���L��������A���H�A�t�E1�E��H��0���H�r�|H��1��H���@���H��8����*H��H��������DžD��������ǃ�����\���D���T���������I���H��(��������L�H�� ���D�8��H��PH���|M��D���4�A�D�H�,�H���PE�$1�A�6�5�J~�ƄH�� H�����������I��I���������������H��(���H�� �����H��H���������D������|���f.�D���x���������m���H��(��������L�H�� ���D�8�$���Dž�������H������A��E���A��:���A��/���������UH��AWAVAUATSH��H�$H��(dH�%(H�E�1��KH���z�d�dH��H����I��H����H�5�,~L����H�����L���>�5kI~L��1�H���Q�ATA�E1�AU1ɺ�����jH��j�,H�� I��H����L�p H��L���-�����5I~����~H�5]~L����Dž��M�~`M����E1��&f�M��I9G t}L���;I��H����A�G*��<u�I�GM��t�I;F sȋ5�H~H��
�1��o�H�5�~L��M���H�5�~L����I�GDž������I9G u��58H~H��
�1��!�H�5�~L���Dž�������L���H�a
�1���Dž������L���[5L���
H���{�H�E�dH+%(������H�e�[A\A]A^A_]��L���}	�!����5�G~H��	�1��u�Dž�������f��5^G~H��	�1��G�Dž�������U����56G~H�?	�1���Dž�������E����5G~H�s��1����������U� H�5)�H��AVAUATSH�~	H��H��dH�%(H�E�1��C\D� H��臤��E���L�5*H�޿5L���\H��H��I���Y���L��A���N���E���
H��L��3��[H�5%	H��H���#���H��A������E����L�-
	H���aL���[H�5�H��H�����H��A���ף��E����H��L��a�j[H�5�H��I��訵��L���螣������H�E�dH+%(��H����[A\A]A^]�@L�
=A��5�E~H�
7H���1��������^�@L�
A���f�L�
A�뮐L�
A��L�
7A������f.���UH��H��ATSH��H�_���|dH�%(H�E�1�H�C-H��HE�H���us�)‹=�D~H��wdH���|H��Hc�H�H��|L�A��L�$пH��1�H��M���s~L��H���H���H�U�dH+%(uIH��[A\]É�됉��H���1���2~�������H�I��H���1���~������ff.���UH��H��H��dH�%(H�E�1��	H�U�dH+%(u���פ���UH��SH��H�$H��XdH�%(H�E�1�H���$���H����H��I�ى¹	1�H���H�j��1�L�j����u�
H�U�dH+%(uH�]����[���ff.���U��H��ATSL������H��L��H��H��dH�%(H�E�1�HDžx����H�L����H����H��H��x���E1�L��A�H�=������Å�uDH��x���H��uWH�}��H��`����H�E�dH+%(u~H�Ā��[A\]�D�5~B~H���1��g|�D�5^B~A�H�5�1���A|������f.��5.B~H�o�1��|��� �����UH��AUATI��SH��H��L�/dH�%(H�E�1��=��|�t#��D)�H�U�dH+%(uEH��[A\A]]�@���|L���f������|��u����|L���J������|�荢��ff.�f���UfHnǹ�fl�L�A���H��H��@H�}�H�u�H�}�dH�%(H�E�1�H���|)E�H�E�H�E�Ћ(�|H�U�dH+%(u������ff.���UH��H��dH�%(H�E�1��`���H�U�dH+%(u���ʡ��f.���UH��H��dH�%(H�E�1����H�U�dH+%(u��芡��f.���UH��AUATSH��dH�%(H�E�1���H���#H��H�������H���@~��|�V��������=@~e萹��A��船��D��H�߉��[�I��H���H���'���L��A���|H���t�H�E�dH+%(��H��D��[A\A]]�H�5	~H���q����5�?~H�(1�1��ryA������f.��5^?~H�1�1��Jy����5>?~H��1�1��*yA������[����5?~H��1�1��	y������f���UH��H��dH�%(H�E�1���#~H�E�dH+%(u���՟��D��UH��ATS�H��dH�%(H�E�1���~H�>�
1��z�����L�%�����L���d����L���W������P����:#~��t�H�E�dH+%(uH��1�[A\]��G������UH��H��dH�%(H�E�1���"~H�E�dH+%(u������D��UH��H��dH�%(H�E�1�D��"~��t�H�E�dH+%(u�������UH��H��dH�%(H�E�1���H�E�dH+%(u�1��苞��ff.���UH��ATS�H��dH�%(H�E�1���~H�>�
1��*�����L�%����L������L������������1�H�}�H�
���H�L�����������H�}�1��מ��H�E�dH+%(uH��1�[A\]��؝����UH��}�dH�%(H�E�1��U��!~Љ�!~�����UH��H�� �}�dH�%(H�E�1��E������H�E�dH+%(t�m�������UH��H�� �}�H�u�dH�%(H�E�1��E��}�~H�E�H�H���m����E�E���v����H�U�dH+%(t��������UH��H�� �}�dH�%(H�E�1��� ~�H�E�dH+%(t�Ȝ������UH��H�� �}�dH�%(H�E�1�H�����H�ƿ�t����E���j��������f���*�fH~�fHn��<����B ~��tڸH�U�dH+%(t�I�������UH��H�� �}�H�u�dH�%(H�E�1��E��}�~H�E�H�H���I����E�衯�����t��u�E���(������������˔���H�U�dH+%(t�›������UH��H��dH�%(H�E�1��H�E�dH+%(t萛������UH��H��dH�%(H�E�1�����H�E�dH+%(t�Y�������UH��H��dH�%(H�E�1�H�����H�E�~�B�~Hc�Hi�VUUUH�� H�����)�����)‰х�t�i����2���H�E�АH�E�dH+%(t�ך������UH��H�� �}�H�u�dH�%(H�E�1��E�?B�}�~H�E�H�H���כ���E�n~�P�e~9E�|�$����吸H�U�dH+%(t�_�������UH��}�H�u�dH�%(H�E�1��X�|���O�|�H�|<{u�=�|���4�|�e�|���$�|ЈT�|�f.���UH��H��dH�%(H�E�1�H�E�dH+%(uH��H��5�8~���w诙��ff.�@UH��ATI��H��SH��H��dH�%(H�E�1��X���H��L��H��躗������H�U�dH+%(u	H��[A\]��H����UH��AVI��AUA��ATSH��H��0dH�%(H�E�1��=��|����_�|����R��tvL�%�3~L����HH��D��L���JH��D��A�V���1���@���{dL���E��tO��H�E�dH+%(�8H��0��[A\A]A^]���H�5�H�=�����m���H�=�~���H��������趢����u������%�=t�=��y���H�=F~�������QH�=2~�U������}H�=~�a������=����4���H��P������8��H�=*~�H��H��1�贖���$�A�F�ux���������|���f�H�H������H�=�Dž��������H���������t�?�|�A���f.��������$�|�&����I�H������H�=�Dž��������H���������t�S�|��������A�F�E���D�������0�|���t�����f.�����H��P������8�‚H�=~�H���H��1�苕��������H�
�~�(�H�=���s������\���ff.����UH��AUI�պATI��H�5�SH��H��dH�%(H�E�1��f�����uI�uH�{�դ����t!H�E�dH+%(u#H��1�[A\A]]�DL��H���uA�E���ʕ��f.���UH��AUI��H�5h�ATI�ԺSH��H��dH�%(H�E�1��֓����uBI�4$H�{�E�����t!H�E�dH+%(ugH��1�[A\A]]�DL��H����A�D$�H�5��H���|�����u�I�4$H�{�����u�L��H����������A�D$����fD��UH��H��dH�%(H�E�H�FH�PH�VH�WH��H�E�dH+%(u�1��諔��ff.���Uf�I��I��DH��ATL���SH������L��H��H��PdH�%(H�E�1��=9�|)������H�HDž����t&H�U�dH+%(��H��P[A\]��I���t�A��I���H��%@t�H�� r"I���A�@I��� H�H�D�I������uIǂ�I���H������L��L��A�H�=����A���DL��H���H���u&H������u�v�|��uH������� ���fDH������H�����������?���f.�D��Uf�H��H��dH�%(H�E�1�1�H�G H�G(�G0f�G1H�G4GH�E�dH+%(u���Ғ��f���UH��SH��H��H�dH�%(H�E�1��H�CH�;�8�H�H�{�6H�CH�E�dH+%(uH�]����f���fD��UH��ATI��SH��H��H�?dH�%(H�E�1���H�{�+6H�{��Ao$�AoL$I�<$K�AoT$ S �Ao\$0[0�/�I�|$H��5I�L$H�CH��t$�Q(������q(9�t
�B��r���v�H�KH�E�dH+%(u	H��[A\]�菑��f.�D��UH��H��dH�%(H�E�1��G)�GX;H�E�dH+%(u�1���E���D��UH��H��dH�%(H�E�1�H��1�G)�GX/H�G H�E�dH+%(u�1�����f.���UH��H��dH�%(H�E�1��)uH��l�G)H�G �GX#H�E�dH+%(u�1��褐��@��UH��H��dH�%(H�E�1��)uH��n�G)H�G �GX#H�E�dH+%(u�1���T���@��UH��H��dH�%(H�E�1��)uH�3�G)H�G �GX#H�E�dH+%(u�1������@��UH��H��dH�%(H�E�1��)uH��i�G)H�G �GX#H�E�dH+%(u�1��贏��@��UH��H��dH�%(H�E�1��)uH�Hq�G)H�G �GX#H�E�dH+%(u�1���d���@��UH��H��dH�%(H�E�1�H�E�dH+%(u���/���ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�����ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�1��譎��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���m���ff.�f���UI��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uH��D��M�H���L�1���¯
�
���ff.�f���UH��I��H��H��D��H��H��dH�%(H�U�H�PH��t7L�H@M��t;H��M�1�RH����`�
H�U�dH+%(u���L�H@H�PM��u�L�H8�耍����UH��H��dH�%(H�E�1�H�E�dH+%(u�H��D��H��L�XH��<1���
�2���f���UH��I��D��H��H��H��L�HdH�%(H�U�1�M��t(H�E�dH+%(uL�H���L��1��錮
@L�H���͌��ff.�f���UH��AWAVE��AUI��ATI��SH��H��XL�dH�%(H�E�1�H�y �RH�Q(H���E�y1�H��,L�E�H�U�H��H�E��o���L�S8H�U�L�E�I��M��A��I9�sE1�E����H�[@H����L9�sE1Ʉ�uz�M�E1�D�]�L�U�M��tgM�O�,L�E�L��H�U�L�M�����L�U�L�M�H�U�L�E�I9��M�s
D�]�E��uH9�s��uH��tL�HI��A� uM�OH�E�I)�RD��H�s�L��u�L��1��-�
ZYH�U�dH+%(usH�e�[A\A]A^A_]�DL�IM�����H�E�dH+%(uCI��-�fDH�E�dH+%(u(L�H�e�D��L��L��[H���A\1�A]A^A_]马
��@��Uf�H��AWAVI��AUATI��SH��H��hL�zH�>�#dH�%(H�E�1�)E�)E�L�}�)E�)E�躐��H����H�xH��x��������H��x����<H�C 臐��A�t$YL�h@�����>L���g���I��H�����L���0���H�CA�$>H�{tqH�s L���&I�>H�u�H�E��43��u H�}�H�u��4uHwH+7�%H;C t@1�H�U�dH+%(u9H��h[A\A]A^A_]�L���؏��H���[�����������H�E�H�C�葉�����Uf�H��AWAVI��AUI��ATSH��H��hL�zH�>�,dH�%(H�E�1�)E�)E�L�}�)E�)E��Z���H����H��x���H�x�謣��H��x����<H�C �'���H����A�vYL�`@�����>L�����I��H�����L���ȁ��H�CA�>H�{tzH�s L���M%I�}H�u�H�E���1��u H�}�H�u��4uHwH+7�>$H;C tH1�H�U�dH+%(uAH��h[A\A]A^A_]��L���h���H���S�����������H�E�H�C��!������Uf�H��AWAVAUATI��SH��H��hH��p���L�>�#L�jL�rL��dH�%(H�E�1�)E�)E�)E�)E�L�m��ߍ��H��p���L��H��x����qX�ō���<L��H�C8贍��H��x���H��H�C@��H9���1��L�����H��H�s L���#A�}4M�~H�E���I�V H9�I�<$H�u���L9���	ЈC1�T0��u$H�}�H�u��4uHwH+7��"H;C ��1��{1uH�E�L)�H�C(��C0H�E�dH+%(ugH��h1�[A\A]A^A_]ÐH���@���H�z1���7���H���:����I�UI�MI�IV I)�H)��<���fDH�E�H�C�o����f���fD��Uf�H��AWAVAUI��ATSH��H��hH��x���L�&�,L�rL�zL��dH�%(H�E�1�)E�)E�)E�)E�L�u�����H��x���L��H��p����qX�����<L��H�C8H��x������H��x���H��p���H�C@H��t	H9���H9�s	H���H��tzL�b1��L������H�C H��H��uq�,L��H��x���臋��H�K8H��x���H9�sH��uHH�K@H9�sH��u:H��t5�H�x1�迟��H�C H���fD�1�L��衟��H�C H��H��L���!A�~4M�gH�E���I�W H9�I�}H�u���L9���	ЈC1�-��u H�}�H�u��4uHwH+7�l H;C t^1��{1uH�E�L)�H�C(��C0H�E�dH+%(u>H��h1�[A\A]A^A_]�I�I�NI�IW I)�H)��g����H�E�H�C��9���f���Uf�H��AWAVAUI��ATSH��H��x���H��xH��h���L�z�H�;dH�%(H�E�1�)E�)E�L�}�)E�)E��_���L��x����<H�C I��L���ԉ��H����L�`H��h����pY@�����>L��覉��I��H�����L���o|��H�CA�>H�{�}L�s L��L����I�}H�u�H�E��l,��u H�}�H�u��4uHwH+7��H;C tH1�H�U�dH+%(��H��x[A\A]A^A_]�@L������H���L�����������H�E�H�C�fD�*L���ӈ��H���R���I��H�5��L��L��x���� ���H���/����1�L������H�C I�������g������UH��ATSH��H��H�>�,dH�%(H�E�1��R���H�����H�;I���{��H�C8A�$,H�{8��I��L���z��H�CH����L��H�u��m���H�}�H�C L9�t`�<���H��tQL�`�>L���Ї��H�E�H��t7�L���z��H�CH�E��>H�{t1�H�U�dH+%(u"H��[A\]�H�{�Z�H�{8�Q���������R���f���UH��ATSH��H��H�>�,dH�%(H�E�1��B���H�����H�;I���z��H�C8A�$,H�{8��I��L����y��H�CH����L��H�u��]���H�}�H�C L9�tp�<�ֆ��I��H��t^H�x�>���H�E�H��tG�L��A�$ �y��H�CA�$<H�E��>H�{t 1�H�U�dH+%(u(H��[A\]�fDH�{�:�H�{8�1���������2���f���UH��H��dH�%(H�E�1�H�E�dH+%(uH�6H�?��ʎ�����D��UH��H��dH�%(H�E�1�H�E�dH+%(uH�6H�?�銎�����DUH��AUATI��H��SH��H�=\[H��dH�%(H�E�1��O���H��H�=y�A���=�����E��u^L��H�=͇�'�����u#1������H�U�dH+%(u}H��[A\A]]�L�-��L��L�������uJ��������D��u<L��H�=k��ō����1���t�L�-C�L��L��諍��������f���t�@������t����~��f�UH��AWAVAUATSH��XH�}�HcOH�u�dH�%(H�E�1��(H�M��vH�E�L�e�E1�L�h�M9�s6K�4H�}�H��H��H��M�|I�7����������L�sM9�r�H�E�L�x0M����L�e�L�����H�P�H��H��H�U���A�t�L������H����H��L�u�H�U�L��L����1��t	�����t�<f�<H����t���D�E1�@H�E�I9�s8I�L��H��I��I��M�I�4$�2���������H�E�L�{I9�r�1��I�������I�GH�U�dH+%(��H��X[A\A]A^A_]�f.�H��H�H�κH�
���������C(�f�����1���H�u�����H�4I�49�r�H�M�I�4H�H�����DH�]�����I�D$�i����|����UH��H��dH�%(H�E�1��g	Hc��x+H��~H�E�dH+%(u���K|��ff.�UH��AWAVAUATSH��(H�u�dH�%(H�E�1��g+H��H�E��2H���b�=�~H���"A�E1�f�M9�s?K�D5H��I��H��I��N�< H�Y}I��I�I�7����A����xhtvM�t$M9�r�H�E��5�~I��1�H�
��H�v�H�1��aTA�_H�E�dH+%(��H��(D��[A\A]A^A_]�M���X����H�E�L�8I�GHH��t�H�U�H��tH�J0H�M�H�u�L����A����t�M��5�~�E�1�H�
J�H���1���SD�M��k���H�
����`�H�=X}����<�}�������D��+����z��ff.���UH��ATSH��dH�%(H�E�1��)t$1�H�U�dH+%(��H��[A\]�fDH������I��H��tS�H�5'�H���{����uSI�|$@�H�5��u{����u+H��P�C)H�C �/+L�c8f�CX�t�����l���L���}��fDL���v�������L����y�����UH��ATSH��dH�%(H�E�1��)t$1�H�U�dH+%(��H��[A\]�fDH������I��H��tS�H�5w�H���z����uSI�|$@�H�5���z����u+H�ZQ�C)H�C �;+L�c8f�CX�t�����l���L���|��fDL���u�������L����x�����UH��H�=��H��H��dH�%(H�E�1���-t&DH�=����+t��,H�uzH�
��HE�H��H�E�dH+%(u+�H���y�����.H�=zH�
V�HE�H�����1x�����UH��H���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H�EH��H��0���H��8����H��P���Dž0���Dž4���0H��@���辉��H��H���dH+%(u���uw��DUH��AWAVAUI��ATSH��8H�}�H�OH�dH�%(H�E�1�H�E�H�E�H�E�H9��EI��fDHcSd���$���}�����f�H��H�4�H)�H���HhH��8�_�f(�H9�u���Nf/���I�FI�~H�p�wL�K(I�V1�A�I�4I�FLJ1�H�x �`_
L�}�H�CHI�ċ��}�E�M��u%��f�I�OI�wH��HI�H�H����I��I�8L��������u�H�u�HcCdH�N��~B�}��8H�4��
�ML��H)�I��fD�BxH��8�\��B@H9�u�H�H9�����H�}���H��H�����H��I���}H�u�L��H���I�UH����IcD$T��H�JH����H�ʅ�~�H��H)�H��x��H�BH����H�¸x�Af/z�t\v�H�BH��u�H�Bf�I�$L��L��AD$L� �i�H���H���H�E�dH+%(�fH��8[A\A]A^A_]�fDH��8H9�u�H�BH���w���f�H�B�f.�L��LcCdE��~L�}�v{J�<�H��L)�H�4���tH�=�MH�K8H���H9�tH�=iMH��pH�yH�yPH9�u�H�{f��H�SH�u�[H�8�H�E�H�H�HH9������O����}�H�4�J�<�L)�H�3H��H�<�fD�AhH��8�D1PH9�u��L��1����H�4�H)ƋE�H��H�<�1���ADx�XDh�ADxH��8H9�u�H�H9���������H�E�1������s��f���UH��AUATS1�H��dH�%(H�M�1ɃDu(D�o@A��vI��H��H�5�9��w��H��t'�H�E�dH+%(�H����[A\A]]�H�5@�L���w��A����H��tH�5��L���w��H����H�57�L���fw��H��u�H�5h�L���Rw��H���y���H�5��L���:w��H���a���H�5ML���"w��H���I���H�5��L���
w��H���1���H�5��L����v��H���������H��tH�5�L����v��H��tH�5��L���v��H��������D������	r��f���UH��ATSH��H��L�gHdH�%(H�E�H�G@H��tDH�H��t<L���H�{H��H�{��H�E�dH+%(uEH��H�{[A\]��DM��t�I�|$8�t�I�|$@�j�I�|$�`�I�|$�V���\q��ff.��UH��H�5x�H��AWAVAUATSH���H��(dH�%(H�E�1��	���H�=©譅��H�H����H��L�-�bL�%^���I��H�����A�FT1�f�Ʌ�~gf.�H���M�H)�H���AT�xf(�fI~���H�=��}fIn�L��H�Ƹ����M�fIn��_�f(�A9^T�I�^8f(��V�H�=w�}L��H��H��1���L���I��H���S���H�E�dH+%(uJH��([A\A]A^A_]�H�E�dH+%(u,��GH��(�H�56�[�A\A]A^A_]�„����o��ff.�f���UH��SH��H��hdH�%(H�E�1��)t1�H�U�dH+%(ueH�]���@H�)�C)H��H�C H��t�H��H�E�H�M�PH�U�L�M�1�L�E�H�5'�袁��ZY��~�E��C@�CD둸����� o����UI��D��H��H��H��L�IL�dH�%(H�U�1�M��u`H�Q H��toL�IM��t&H�U�dH+%(ukɉ�H���L��1��k�
H�M�dH+%(uE�I�щ�L��H��1��B�
f�H�U�dH+%(uI��-�H�U�dH+%(uL�	��_n��ff.�@UH��H��AWI��AVAUATSH��HH�7�5�EdH�%(H�U�1�H9���H�E�I���H�^(H�H�����I9���H���f�H�	L9��iH�y(x�L�Y(M���bL��M���H��hI��H)�H�O�I��H�M�H�KI��H��L�E�H�M�H����H��H�}�H�H�M�L��DI9���L9����Hc��I�VI�FL�I9���H�}���H�}�L�E�f��f��H�H�1�f.��o�oxH��H��@�oH�fo�fl��ox�fo�fl��ox��Ո�oh�f��fm�fm�f�f��I9�u�fo�H�}�L�E�fs�f��fo�fs�fH~�f��fo�fs�f��f~�t5L�M�L��M�AH��L�WHGM9�~I��W HG(M9�~W0HG8I�:H��t/A��f�H�F0�I*�L�N(�Y���f���H*��^����,��tf�f���H*��H*��Y��^��FI�RH��t1H���f��H*��Y�H����f���H*��^��FH��H��t-H����f��H*��Y�H��x]f���H*��^��FH�	H��8H�������L��H��I9��T���H�E�dH+%(�&H��H[A\A]A^A_]�f.�H�Ѓ�f��H��H	��H*��X��DH�ǃ�f�H��H	��H*��X��\���f�H�׃�f��H��H	��H*��X�����f�H��I��f�H��A��L	��H*��X�����fDI����f��I��I	��I*��X��k���f.�1�1��)���I��1�1����L�]�M�������H�X(H�H���t&H��I9����H���O���M������L�]��k���H������j��ff.�UH��AWI��AVAUI��ATI��SH��H�E �MH�]�U(�E�dH�%(H�E�1�H�(���HcdI��f��~;��w6Lc�Hc�N��I��M)�I�K�4�@�HhH��8�_�f(�H9�u�f�ɸ�����A*�f/����ɸ@��D9���@ �@�u���H��to�
�T}L��H)�H9Xt\I9�tW�}�L�u�I��L�}�I�߉��E��E�SL��E1�H�M�H�u�E1�L��Pjj���M�?H�� M9~tM9�u��E�Hc}��څ���U�M��HO�����U�H��H)�M�4ă��0Hc�L�e�I���%I��$�H��1�H�����I��8M9�tS�CD�h�E��e��=�S}�E�H���P�=�S}H�=j�}u�H��H����I��8�x�M9�u�L�e�H�5���1��|��Ml$(L���ϜH��I����f��H�5h�f/�r/f/�@H�5aQw�
�@H�5�XH�;�f/�HF�M�H�=��}M��1�H�6����L��M�|$0�|�f��H�5�f/�r�
s@H�5�XH���f/�HF�H�=~�}1�L��H�)��M��t A�~0A�F4�����E�A�N4����M�l$HM��t?H�=��}H��tL����u����t'H�=�}L��H��1�H����3�I�D$HH�_�}�
�
��1�H�U�dH+%(�JH�e�[A\A]A^A_]�f���?H��H�������I��8M9��X����_?�j��=�Q}H��u.�=�Q}H�=x�}t�I���H��1�H������@I���H�=J�}H��1�H����a�����t�D9��+����=|Q}�����҃��H�������=gQ}t
M9���I�D$0�8��H�
�H�5n��1��z��1�����@M;n �V�������L���3��p4H�Dž�t�I�F@H���$f��H*�H�G8�Y�<H����f���H*��^�f/1>��H�5���1��E��y���E��H�5�����y�����I�F@H���Rf��H*�I�F8�Yq<H���f���H*��^�f/�=w��E�DM;n(�v���I�FHH���f���H*�� <I�F8�Y�H����f���H*��^�f/Z=�,����}��FI�FPH���f���H*��Y
�;��H�5���^��x�����DI��$�H�=�}H��1�H�v��0��\���H��E�L$8D�E�H�
PH�5���1��x��X1�Z����A���������������H�ƒ�f��H��H	��H*��X�����H�ƒ�f��H��H	��H*��X�����H�ƒ�f��H��H	��H*��X�����H�ƒ�f�H��H	��H*��X�����H�ƒ�f��H��H	��H*��X�����1���E�H�5����w��I�FH�E�H��xf���H*����H�ƒ�f��H��H	��H*��X��h���H�ƒ�f��H��H	��H*��X�����H�ƒ�f�H��H	��H*��X�����ib��f�UH��AWA��AVI��AUM��ATI��SL��H��dH�%(H�U�1Ҁ4uLL+G�5~H�
���1�H�����:I�L$I�|$ H9�smH���5�~1�M�L$-WA��H�֚�SQH�
8��:H�� ����f.�H�U�dH+%(��H�e�[A\A]A^A_]�fDH9�r
H9�u�H9�u���Ic׋5b~I�V)�IVtpH��A��o
I��H�fIn�H�xL�GI�}0L�@fHn�fl�f�HxH���H�xH��H)�W�APM�D$-AWP1���9H�� 1��A���A�D$*M�L$-A��H����<����P1�W�SQH�
,��9H�� ������`��@UH��H��AWI��AVAUATI��SH��(H�_L�odH�%(H�E�1�H�GH9�tfI��H���[Y��I��M�I�H����H��M�~I�\$H�E�dH+%(��H��(Hc�L��[H�
���A\A]A^A_]�3k��H�u�H��uM��u:L���L��L��H���,Z��I��H��t?I�\$H�M�M�l$M�t$�V���@����Yo��H�M�H��I��tA����H�E�dH+%(uH��([A\A]A^A_]��r_��f���UH��AWAVI��AUATSH��H��D�.dH�%(H�E�1�A��b��H�5�H��L�%�H}��m�����
H�5&�H����m��H�5�H��A����m��A��E��tH�5�H���m������E��L�%�G}H��H}LE�L��H��L������H�E�dH+%(��H��L��[A\A]A^A_]�f��~tt*A��b�H����{f�>����{L�%�G}�K����(����~L�%�G}�5�����DH�5a�H���	m�����W���E����M���Z����c���f.�H�5��H����l��������H�5��H���l��������H�5��H���l���������H�5��H���l���������H�5��H���ul���������H�5��H���^l�����l���A��bu�{ru
�{�V���H�5w�H��L�%�F}�*l�����8���H�5�#H���l�����LE�����L�%)F}�_����]��ff.�@��UH��AUE1�ATSH��dH�%(H�E�1��>b���~cI��H�����H�5��H���[�������H�5��H����Z������H���t_������xu�ʃ����+��E�H����lt}L�-�E}��ata��ru�|�lH�PE}LD�L��H��L�����H�E�dH+%(��H��L��[A\A]]�DE1����~dt��1���D�|�lu�f�H�5�H��L�-_E}�j����t�H�5�H���j�����s���H�5�H���j�����\���H�5�H���ij�����E���H�5�H���Rj�����.���H�5��H���;j����H�"E}LE��
����T[��@��UH��AVAUI��ATSH��jH��H��dH�%(H�E�1��;a��H���RD�3L�%�D}H�5N�H����i����tH�5@�H���i������L�%v<}A��bu
�{r��H�5�H���i����tH�5�H���ti����u@L�%<}L��H��L�����H�E�dH+%(��H��L��[A\A]A^]��H�5��H���!i����t�H�5��H���i����t�H�5��H���h����t�H�5��H����h�����p���M���n����w���f��{H��B}LD��&���@H�5:�H���h����H�p;}LD����D�3I��A��bu�{cu�{tuL�% C}����;b������{rH�C}LD��t����vY��fDUH��AVAUI��ATA�SH��dH�%(H�E�H�G �=�D}�t
H9���<�H��H���eM�u0I�}8L����R��A�U@H������I�UHD���H���H���cI���u%H�E�dH+%(�YH��H��[A\A]A^]�f�H������8H���H�HH�5��H�KD�`E��u��H��H�KD�!E��t
A�� t���]Q��H�H����H�CD� H�{��M�eL�3H�CL��L���{��H��t~H�CH�@H���@���I�UH�sL��Ѕ��+���H�C����D����E��DN�Ic�H��H)�H�<��蒲H��H�������1������I�D$ H��t�L��L���H�CH���g������H����k�H��1��>T������dW��@��UH��ATSH�� dH�%(H�E�1��)upH��I��H��t_H�M�H�U�L��L�E�H�5���vi����uafnM�fnE�L��H�5��fb�f�C@�:U��H����H�J�HD�H�CP1��C)H�U�dH+%(uH�� [A\]�@�������V��@��UH��AUI�պ	ATI��H�5�SH��H��dH�%(H�E�1��T�����FH�5��H���e�����WH�5��H���e������H�5��H����d�����iH�5�H����d������H�5�H����d������H�5�H���d������H�5�H���d�����mH�5��H���~d������H�5��H���gd������H�5�tH���Pd������H�5�H���9d������H�5߼H���"d�����+H�5ڼH���d������L��H�=ɼ�������@}1�H�U�dH+%(�H��[A\A]]��I�}L��H�5����A�E<w��u�A�E�f�A�E�f�L��H�=|��A���A�E��L��H�=E��!���A�E�]���DL��H�=Q�����A�E�=���DL��H�=v��������?}����L��H�=&�����A�E���DL��H�=�������?}����L��H�=1�����A�E���L����L��I�E(H��������5��}H���1��,�����@L���L��I�E H���s����5y�}H���1��g,��DL���hL��H��?}H���@����5F�}H���1��4,�f��5.�}H�ٿ1�H�ٺ�,����L��H�=��������>}����R��ff.�f���UH��AWAVI��AUI���XATI��SH��dH�%(H�E�1�艭I�D$HH����I�<$I�����8H����H�PH�5��I��X��u�H��I����t	�� t���YK��I�D$8H����I��I�?��L��I�I�\$8H���{��H��tFI�D$@H�@H��tI�t$HL��L��Ѕ�xB�H�E�dH+%(uCH��1�[A\A]A^A_]�I�E H��tH��L���I�D$@H��u�I�|$H讬�I�D$@���Q��f���UH��AWI��AVE��AUATI��SH��H��L�dH�%(H�E�1�H�y@��D��L��L��1�H���r
H�KHA��H�I)�I�<H�C@H�@H��t6H��8H��E��L��H���D�H�U�dH+%(uiH��[A\A]A^A_]�L�	L�C8D��L��H���1��r
�H�E�dH+%(u(L�	H��D��L��[L��A\1�A]H�~�A^A_]�Qr
�P��ff.����UH���H��AVI��AUI��ATSH��H�>dH�%(H�E�1�D�'H��E��u�D�cH��E��t
A�� t���0I��I�ED�#I�}��A�vXH���1V��H��H��t{�$�I�}H�5��H���T��H��t^H��H�uкH���gj��H�}�I�E H9�t<�<��U��H��t-H�X�>H����U��I��H��t�H���H��I�EA�$>1�H�U�dH+%(uH��[A\A]A^]ø�������dO��@��UH��AVAUE1�ATI��H��SH��H�5�H��dH�%(H�E�1��S��H��t)H�E�dH+%(��H��D��[A\A]A^]�fDE�d$DA��v̺H�55oH��A��#M����t�D�3A��cu
�{m��A���1A��au
�{d��A��su
�{u��A��au�{nu�{dA��T���DA��i��A��du �{eu�{cA��)���f.��;ou�{rA��
���A��xuD�sA��ou	D�sA��rE��A�����D�{dA������J����{p�#���H�5��H���_R��H�����������{bA�����������{n�8����{cA��m����#���f�E1��W����sM��Uf�H��AWAVAUATI��H��SH��xH�E H��������H�]L�}8������H������H�E0D�������OH��p���H�E@D������L�E(H��x���D�MdH�%(H�E�1���~
A���,�=j8}I�|$(������������H������H�@ H�����=��}�@���%Dž����f�ɾf.���Eք���H��������T������M��$�E1퉅����A����L������M���H��=�7}�#	�%H�5�H�߸A��H������A��I��8D9h�x
��������$H��A�Ԁ=b7}t�I�VH�5��H��1�A���fDLc�D��J��I��L)�H�I��@�HhH��8�_�f(�H9�u����DH����Dž����f��f.�������I�D$PH���f�.����L�h������f�H��A��M�����=�6}H�
Ku�=�6}H�
��H���HE�H�X�������H��H������H��1�L�5�A��H������H�x ��I�D$PH�����f��.�z��A�L�5��D�������H�߸H�5H��Z�A�׀=��}D��������I�D$PH���H�HH���D�������H��1�H�5�A��D������E����@1�L��H��A��I�D$0�8�g������������L��H��H������)‹�����)�1�A��H�E�dH+%(�
H��x[A\A]A^A_]�f.�������f�H��A��H��L�5��������H��H������H��L��1�A��H������H�x �D���I�D$PH��tT�f��.�ztEE1����L��L��h���H�@ H�
��L�5T�H������H����I�D$PH���6L�-�L��H��1��L��A��D��}E����I�D$PE1�L���H����H�HL�HL������H���L�@� 1�L��D������L�������j
L��H��H������1�A��D������E���D���I�D$0�8�6���H������H�@ H���H�f�H��t,H�HH���[f��H*�H���+f���H*��^��Pf�Ʌ�t!�@f��f���H*��H*��Y
j�^�L��������L��H���Ni
L��$H��H�581�A�����f�M�L$(I����A�=��}��H������L�������H�`�L��H�1�L���h
�������������'�7H��H��������L��H�߉�����1�A�׋�����H������H���I�D$�H����H�x��H�c/}H9���H�C0}H9���H�S(}H�
l0}H9���H9������H�A/}H9���H��/}H9��0�,�fDE�D$X���}E�������\�=��}L��������H������M��H�B��H1��L����g
����������������L��H��1�A�����@��tkH���tf��f.���������f�H��A��Dž���������f��.�z�����H�
�E1�L�5��H���������Dž���������D��L��h���I��L��L������I���0@H�SH�5�L��1�A��H������A��H��8D9h�����B\�؋�����L��H������������f(�Ѐ=�0}u��={0}��H�H�5��L��1�A���DI�D$PH��t
H�HH�������L��L��H��1�A������I�T$�H�
T.}H�5-&}H9���H9�@��@�u}H�
$-}H9�tq<u|L�������(����Dž����I�D$PH�������������f�H��A������L��E���cH�
z�L��H��1��A�����L������<�����H������L������L�*�H���H����+H��x���H���L��H��1�A��H�������=��}�H�&I�D$�H���H�@H���I�|$�I��XA��L��L���Ћ�����������L��H��H������)‹�����)‹�������)�1�A���k���f.�������H�5ުL��A�������I�H�5ʪH��1�A�����f�L���1��H��L������L��H�
0A��D���}I�D$PL������E���NH��tH�HH��tA�L�5���N���L�5���X���f�M�L$�M�D$�L��1�H�-���d
���H�52H��1�A�����@H������E�D$8�HE��t
�=Y�}��L������L�P��1�H��L���c
A��L��H��1�A�׋�����������H��I�L$0H������D)�)‹�����)�1���A������@����H�����Dž��������fDL�������V���@I�D$PH��t^L�?����f�L�5��H�������H�
9�L��H��1��A�����A�|$��N���1�I�D$(I9D$�@�ƃ�-�;���L��E��u�L�-�L��L��H��1�A������Dž�����3�Dž�����I�L�-\��H������H����L��L�������H1��3b
������H��A�t$XH��p�����L��H�߉�����1�A�׋�����H������H���L����������L���������1�H�T�L����a
A���-����(�ښH������H�A H������f�f(��+���Dž����I�D$PH��������H�у�f��H��H	��H*��X����H�΃�f�H��H	��H*��X�����?��ff.�UH��AWAVAUATSH��H��dH�%(H�E�1���*}H)�H�CL�0L9���I��L�-t�}L�=m��DA�}tI�~(�tYH��H����E1�1�AWE1�H��L��PH����PH�ϯ��PH�G���P�`�}PAT�h�H��@L��
�gN��H�C1�M�6I9�u�H�E�dH+%(uH�e�[A\A]A^A_]��>��fD��UH��AWAVI��AUATI��SH��(H�>�,dH�%(H�E�1��yD��H����M�,$�(H��L���YD��H��t0�,I�<$�)�CD��H�����x,���@M�,$H�XL���6��I�D$8�,I�|$8H����E�~ZE1�E��t6A�v[@���E1��fDA��H�xD����C��H��u�A��A��E�l$PL�{L����A�vXL��H�E��C��H�U�H��I���H�X�H�
ƴH9�r��H��H9�t�I�� u�D�{�CH���26��I�D$D�{I�|$H����A�^ZE1���t:A�v[@���qD��1��f���H�xD���C��H��u�A��E�|$2M����L��L�5s����I�|$8L��H�X�7A��H��t[H��H�u���!W��H�}�I�D$HH9�t<�<�B��H��t-L�h�>L���B��I��H��t�L���P5��I�D$@A�>I�|$L����@��H��t\H��H�u���V��H�}�I�D$ H9�t=�<�,B��H��t.H�X�>H���B��I��H��t�H����4��I�D$A�E>1�H�U�dH+%(��H��([A\A]A^A_]�D��A��H��H���������f.��A��H��H���~������f.�L��H�U��D>��H�U�H����I�|$8�A�������m����?;��ff.�@UH��AWAVAUATSH��H�$H��H�$H��H�^dH�%(H�E�1�I��H�s H�
I��fHn�H�=
HDž`��fHnNj��H�g<H�����fl�H��h��HDžp��HDžx��)�P����u��������������H�����1�1�1�躁I��H����
H�����H��&}L��H��I��H�����趶L����6��L���3��I��H���0H�Ǿ/�}L��H��H��t��<��H��&��H�����������������v=L������L��L���9����x"H�H�5ɁL��Ƅ���'>��H����H��������H�� ��t	�9/�3H��%}H��������H��������
H�������H4�����0	H������$�
L����5���{4I�W ��I�GR�5��}M�o-�PL�����1�M��H�
&�H�s���5��}M��1�L�����H��s�M�� L�,$L���A���ZY��������������	H���������G�����!ƅG��ƅF��L�˼}H�o�H�����M���O
H���}H�a�A�"H�����H���
L�-K)�=T�}I�w H��H�9�D��P��IDŀ=3�}L��X��H��`��H��x��H��IEŀ=�}H��p��H��ID�H��h���e�I�wH��I���V�L�
��}H��`��L�ןL��X��D��P��M���Y	H�
û}H�5�VH�����H��HD�H���AR�����ASRH�+rAS�������x����p����h��AVP1���F��H��`�Å��U	H������5��}H�Y�1��L�������H�����f�L������H��`��H���������H��p��H��P��H�����HDž�������ƅ��������-�A�Ņ��
	�����H�5Z��0��H�����H����HDž���HDž���Džp��HDžx��D�����L��8���H������/������H�����H������
H������E��H����H�����H����L�����H��L���B:��I��H��tL���8��A�|:t�H����H��I���g8��H��H����H�@�H���RH��f��f�L��H���f��f��J�4*��ofo�fo�H��fDo�fDo�ftfd�fo�f`�fh�fe�fDe�fo�fa�fi�fo�fDf�fAa�fAi�fDo�fEb�fAj�fDo�fD�QfDf�fD��fo�fAb�f�6fAj�f��fo�fA��fDo�fDf�fAb�f�

fAj�fDo�f��fo�ff�fDb�fj�fA��f��f��f��H9�����fo�fs�f��fI~�H9��YA�|	uI��H�BH9��@A�|	uI��H�BH9��'A�|	uI��H�BH9��A�|	uI��H�BH9���A�|	uI��H�BH9���A�|	uI��H�BH9���A�|	uI��H�BH9���A�|	uI��H�BH9���A�|	uI��H�B	H9�s|A�|		uI��H�B
H9�sgA�|
	uI��H�BH9�sRA�|	uI��H�BH9�s=A�|	uI��H�B
H9�s(A�|
	uI��H�BH9�sA�|	uI���M���YJ��L��X��L)�H��`��H�DH��H��h���
D��H��`��L��X��H��H����E1�H��M��H��1�L��E1�M��M��I����M9���M����C�D5L��I��<	u�H)�H�<L�L��H��L��P��H��X��H��`���B,��H��`��H��X��L��P��L��H��H�H�Z� ��tfDH���D� ��u�I��L��M9��k���f�L��M��I��H��H��I�M��H)�L��L�I��H��I����+��H�����B�0�c.��H��h��H�����H�����E1��L��M�t$H��@��H�=�}��}��F�������H�����L����K��H��H�����L9�t	�8:��H�����I�D$0H��x��L��M�l$8D�����I�D$HE�l$@A��M�|$�v��D�����H��H�����x@t�xAt)I�wL�j0L��H��h���p�H��h��I)�L�j8�B@H�BH��t7H�=N}H�5'}H9���H9�@��@�uH�
}H9�uH�z(��L��H�rhH)�H�@H�HfHn�H�pfHn�fl�BhH�1��p�������H�H�KH�IGH)�H)������KD���8����H�����H��������H������q+I��H�������H������H�����L���y,���t���@Hc�H���
1�L��jA��H��x��������H,��L���p(��H��x���1���@H���������rH�����H��������f��x����I�wL��H��`�����I�w L��H��h����H��h��H��`��H9�����H9������H�����H��H)�L�o���f.�H�����I�wH��H������f�H�����fHn�I�G I+GAGH����������,���
���H�����H��������ƅG��ƅF�����L����C���T�H�����H����1��3�����E1�1�����M��M�����H�9A� H���������L� L���������DH�E�dH+%(�H�e؉�[A\A]A^A_]Ë5��}H��h1�1����G��u��F��t�H������(.�H������+����H�����1�1�������5F�}H�ƕ�6H������
*���L��8��H�����H����)��H��x����)��L���~����.��p������H��������������H������A0���������*���{���H�B0I�|$f�H����H��h��)���)���L����H����)� ��)�0����H��h�����
���H����H�� ��H9x��H�B(���L����H������H�����L���"���lH������L���	:��ƅF����H�����1�1�������5��}H��������H������5��}1�1�H�U�����I�D$0����H�=���}�$��L��A�D$@I�D$8I�D$H�	��H��t+L��H�phH)�H�RH�JfHn�H�rfHn�fl�@hH�1I�|$81��0��h�����}L��H)�L�pM96�A��������L�=͓�}@H�=A}H9���H�CH�fHn�fl�H�AH�H�C�H����H�H����H�{���L��誅H�{H�
H�{0蘅H�{P菅L���d'��M;6t]I�^H�C�L�k�H���r���L�c0L��L���.��H���j���H�5�L����.��H���R���H�5�L����.��H���:���������J����L�c�I�|$8��I�|$@�I�|$��I�|$���0���L��8�����H��������$��������7������������������������)���5��}H�Me1�1�L��8���uH������O���H������5`�}1���H��d�K���fD��UE1��H��AWAVL�}�I��AUL��L�-�}ATI��SH��8H�_8dH�%(H�E�1�H�{@�s>������I�\$I�D$M�|$H9�toH��L��H��L�H�U���!��H�U�H�H��t$H��L�jH�
����L��I�\$Hc���3��H�E�dH+%(��H��8L��[A\A]A^A_]�@H��u	M����H���L��H��H�U�H���"��I��H��t�I�\$H�U�M�|$I�T$�I���E1�L���L��H��L�-�}�=��������H�5��L��L�-�}��6����H��}LD��������7��I��H���$������|����'��fD��UE1��H��AWAVI��AUL�m�ATL��I��SH��8H�_8dH�%(H�E�1�H����<������L��H�{@E1��L��L�-�}�<������I�\$I�D$M�|$H9���H��L��H��L�H�U�� ��H�U�H�H��t$H��L�jH�
Ħ��L��I�\$Hc��2��H�E�dH+%(��H��8L��[A\A]A^A_]�f.�L�-i}�g���@H��uM��uFH���L��H��H�U�H���� ��I��H��t�I�\$H�U�M�|$I�T$�7���@E1��q��������5��I��H���V��������)&��f���UH��AWAVI��AUATI��SH��(�dH�%(H�E�1���ju
�~a��A�>j��A�~rL�-�}��I�\$I�D$M�|$H9���H��L��H��L�H�U����H�U�H�H��t$H��L�jH�
O���L��I�\$Hc��0��H�E�dH+%(�&H��(L��[A\A]A^A_]�D�H�5o�L���|#��������ruA�~e��A�L�-�}��<b�6���E1��f��~lL�-�}�������f.�H��uM��uVH���L��H��H�U�H�����I��H���6���I�\$H�U�M�|$I�T$�����L�-9}���@����4��I��H��������fDA�~tL�-<
}�n��������,$��ff.����UH��AWAVI��AUATI��SH��(�dH�%(H�E�1���bu
�~l��H�5��L���2������L�-�}I�\$I�D$M�|$H9���H��L��H��L�H�U����H�U�H�H��t$H��L�jH�
M���L��I�\$Hc��.��H�E�dH+%(��H��(L��[A\A]A^A_]�A�>b����b���H�5��L���i!�����A�H�5ߋL���M!�����%E1�눀~L�-�}�������f.�H��uM��ufH���L��H��H�U�H�����I��H���8���I�\$H�U�M�|$I�T$�����A�~L�-}������3���f�����2��I��H���������fDA�~euA�~qL�-�
}�Y�����b���A�~ntO��b����A�~ltW��b����A�~g�����A�~eL�-o
}�������@L�-Y
}���@A�~eL�-D
}����@A�~tL�-,
}������!��ff.�@��UH��AWAVI��AUATI��SH��(dH�%(H�E�1��>bu
�~a�W�H�5�L���������L�-�
}I�\$I�D$M�|$H9��<H��L��H��L�H�U����H�U�H�H��t$H��L�jH�
����L��I�\$Hc��+��H�E�dH+%(�UH��(L��[A\A]A^A_]Ð�H�5z�L���������Y����H�5e�L��������=����H�5P�L��������!����H�5;�L������������H�5&�L���l��������H�5�L���P���������H�5��L���4����������H�5�L�������������H�5ψL��������y����H�5��L���������]����H�5��L���������A����H�5��L��������%����H�5u�L��������	����H�5]�L���p������A�L�-�}��<b����E1��4���f.��~lL�-�}��������f.�H��uM��uFH���L��H��H�U�H�����I��H������I�\$H�U�M�|$I�T$�|��������!.��I��H������������Y��L�-R}�)���ff.�f���UH��AWAVI��H�5e�AUATI��L��SH��(dH�%(H�E�1���,����tH�5��L����,������L�-�}I�\$I�D$M�|$H9��uH��L��H��L�H�U����H�U�H�H��t$H��L�jH�
l���L��I�\$Hc��(��H�E�dH+%(�H��(L��[A\A]A^A_]�f�H�5��L���!,�����]���H�5��L���
,�����JH�5h�L����+�����3H�5��L����+�����H�5?�L����+�����A�<c��<b�
E1�<f�G���A�~b�<���A�V���S�B�<�$����QhH������A�F���,��g�(��l����n�<e��<z��E1�����@H��uM��u>H���L��H��H�U�H�����I��H�������I�\$H�U�M�|$I�T$�C�������+��I��H���n�������fDL�-�}���@L�-1}���A�F<r����tX<a��<c��<e�&<g�rA�F��t/<t��E1�<e�����A�F��t<u���A�~����L�-�}�r���A�FE1��w<�����A�FI���U���A�F�ƒ��luAA�~z��<ltE1�<g�����A�VE1�e��<g�m�����z�d����x���<zu�A�~�s����o���A�~�c����_���A�FE1���<c�(���A�~�����<�����<e�0���A�~L�-}���������A�F���
���E1�<q������^��<e�����A�~������A�~z�����A�~���������<lu"A�F�������<t�.���<u�&����y���<nt$<btAE1�<v�i���A�F���<c�Y����,���A�F���k���<et)E1�<z�����3���A�FE1�<pt*<z���������A�F���1���E1�<g��������A�~o��A�~s����0���E1�u�����P���������H��sA�~����<gtE1�<l�����E1�A�~e��������f���UH��I��H��D��H��H��dH�4%(H�u�H�wL�NM��tH�u�dH+4%(u9�H��H��L��A��f�H�u�dH+4%(uL�
L�H�w}H���L��1��F:
������UH��H��dH�%(H�E�1�H��t H�GPH��tH�M�dH+%(u��DH�E�dH+%(u�1���8�����UH�
�}H��H��H�WdH�%(H�E�1�H���|H9���H9���	�H�
�}H9���	�H�U�dH+%(u��������UH�
D}H��H��H�WdH�%(H�E�1�H�3}H9���H9���	�H�U�dH+%(u�����ff.�@��UH��H��dH�%(H�E�H�P}H9G��H�U�dH+%(u���3����UH��H��dH�%(H�E�H�0}H9G��H�U�dH+%(u��������UH��H��H�?dH�%(H�E�1��%������H�U�dH+%(u�����f���UH��AVL�5���AUL�-*�}L��ATI��SH��L��H��dH�%(H�E�1���}H)����H�=��}H��t7����t$H�|J�y7��@H��)�H��H��H��H�貿
H�CH��tHcP(H�P1�H�x���H�C H��t(H�xH��tI�D$ I+D$1�H��H��H)�H������L��L���Y��H�=Z�}H��tU����t$H�|J�y7��@H��)�H��H��H��H�E�dH+%(u3H��H�[A\A]A^]�k�
H�E�dH+%(u
H��[A\A]A^]��G�����UH��SH��dH�%(H�E�1�H��t?H�G H��H��tH�U�dH+%(u(H�]���fD�(�oH�C ���1����������UH��AVA��AUI��ATI��SH��dH�%(H�E�1�� }I)�I�]H��t2H�{tMH�E�dH+%(��H��H��[A\A]A^]���8�&oH��H��tnfHn�fl�I�EI�t$ I+t$tBH��������H9�r�H��H��Ic�H��H��p�H�sD�s(�#��H�C�o���f.�� ��f�I�E�H�������ff.���UH��AWAVAUATSH��(dH�%(H�E�1����GL�oH��A��H����L9n�L�FM���2H�WI�EL�
I�M9���H��H�K�59�}1�jH�"O�� �L�kXE1�ZH�[ M�������|M��I)�M�~ M����I�GM�uH���L9��FI�U H9��9M��t M9��+I9��"��D)�I9�����1�E1�1�D)�H��H��H)�D��H�ȃ@lHPH9PsH�PH�H H��tlH9�rgM��uk�xpu�HhHPD�A��vh@�xpH�0H�PD�@h1�H�E�dH+%(��H�e؉�[A\A]A^A_]��L�οL)��h���H�P M��t��Hh��uHHPA�1�D��H�\�(�f.�E1�E1�M���~���H�GM�ME1�L�k���fD�xpt2L�L9�r*I9��8����O���@L�N M����HI���-����Hrf����v�����f�Hr�j���fDL�N M���,���L�FM����H�WI�E�@E1������(L�M���kL�M�H��I�F I���������5��}�ٿ1�H�9z������f�I�} �xL�M�L)��{ ��L�M�H��I�G������H�_ ������������@��UH��AWAVAUATSH��8L�gdH�%(H�E�1�M���H���I��L��H��L�G I���H���|H)�L�rM����I�~toH�E�dH+%(�
A���M��L��L��H�{H��8[A\A]A^A_]鍭��DH�BH�E�dH+%(��H��81�[A\A]A^A_]�@I�t$ I+t$��H��������H9���H��H��Hc�H��H��p}I�vA�N(L�E��!��L�cL�E�I�F�9����8H�U��M�L�E��jL�E��M�H��H�U�I���L���fHn�I�t$ fl�H�BI+t$�l���� �}������L�c����ff.����UH��AWAVAUATSH��8L���dH�%(H�E�1�M����H���I��I��L��H��I��H��|H)�L�rM����I�~t}H�E�dH+%(�(A���M��L��L��H���H��8[A\A]A^A_]����H�B�H�E�dH+%(��H��81�[A\A]A^A_]�@I�t$ I+t$��H��������H9���H��H��Hc�H��H����I�vA�N(L�M��m��L���L�M�I�F�$���f��8H�U��M�H�u��[h�M�H�U�H��L�M�I���4���fHn�I�t$ fl�H�BI+t$�\���� �m����E
��L������f���UH��SH��H��dH�%(H�E�H�GH��tH�H��tH����.f.�H�{H��gH�{P��gH�{��gH�{ �gH���gH����(�	H����gH����gH�E�dH+%(u
H��H�]���T	�����ff.�@��U��I��D��H��H��H��dH�%(H�U�1҄�u6H�GH��t-H�@H��t$H�U�dH+%(u=�H�WH��H��L���DH�E�dH+%(uL�OL�H��p1��L���-
������UH��ATSH��H��L�gdH�%(H�E�1�M��tI�|$�fL���t��H�[ H��t+H�{�fH�E�dH+%(u+H��H��[A\]�C��H�E�dH+%(u	H��[A\]��S����UH�5����H��SH��H�=ʏ}H��dH�%(H�E�1��
��H�=��}H��tR����t$H�|J�y7��@H��)�H��H��H��H�U�dH+%(u)H�]�H���W�
�H�E�dH+%(uH�]����
��fD��UH�5���H��SH��H�=�}H��dH�%(H�E�1��	��H�=��}H��tR����t$H�|J�y7��@H��)�H��H��H��H�U�dH+%(u)H�]�H����
�H�E�dH+%(uH�]����	��fD��UH�5T���H��SH��H�=j�}H��dH�%(H�E�1��N	��H�=O�}H��tR����t$H�|J�y7��@H��)�H��H��H��H�U�dH+%(u+H�]�H���׳
�H�E�dH+%(uH�]�1����D	��@��UH��H��dH�%(H�E�H�H9�u�-DH�H9�t H�x(x�H�U�dH+%(u���1����������UH����H��AUATI��SH��H��HH�@dH�%(H�U�1�H�p ��y)��'���3H��~Hc�H�>��f�H��H����H�E�dH+%(�9H��H1�[A\A]]�DH�� H��qL��H��1���)
�H�� H��EL��H��1���)
�fo��H�E�H�
3�)E�f�)E�)E������H��CL��H��1��x)
�N���H��DH��H��1��\)
�2����H�	EH��H��1��<)
�����H��DH��H��1��)
����H�^EL��H��1��)
����@H�E�H���L�m�H���GL���M����$��@��UH��H��dH�%(H�E�1�H�E�dH+%(u�q�|H�W H+WH)�H��銘������D��Uf�H��AVI��AUATSH��H��H��pL�kD�%&�|dH�%(H�E�1�H�u�H�ʊ}H��x���H�E�HDžx���)E�)E�)E�)E�������x M��t
H��x���I�M��1�M)�I�VH;t#H�U�dH+%(ucH��p[A\A]A^]��H��x����o�=Q�}H�{H�E�H�CM�H�E�H�pu觡I�H�u�L������fD�k�������@��UH��AWAVAUATSH��H��hL�wL�gH��dH�%(H�E�1�I�N M��H�������haI�t$L��I�����|I)�Hc��I�UH�BHBH��������H�������=��|H���������}E�H�� A�������A������H������H���u�=8�}I�����=y�|t
H9�����O�}����H��y{H��H�������=:�|L���H���H��D��RH�5�BD��P1�AW�l��L���|H�� H�5n�‰��1��J���H�}���\I�UH�BH9�u�f.�H�@H9�tH�H(H���t�H������H�&�� H������H�1��%
I�U��L�2L9�uMDž�����H���������H�E�dH+%(�J������H�e�[A\A]A^A_]�@L�21�L9�t�������A����jL������M��I�މ��&f������������M�$$M9e�s����͇}E��L��L��H������H������PS���}jPD�t�}����H�� ��u�A��밐�=��|L��jH�
�jLE��U���f��k�|L��M�\$ E1�Lc��H)�H�@L�PLPM��M+\$t_H������M��L���fDI��L9�t:L��H��M�DM��t�I�L$� H�58l1��L�I���Z��L9�u�H������M�� �1�H�
�kH�5�k�,������H������I���5���E1�E1�L������H��p���M��L��E��Dž������x����]���x���RE��H��p���H������WH������H��SP趗��H�� A�ƅ���I�܃���E1�������H�I;]�������}�܅}D�х}M��t���x���RE��H��p���H������WH������H��ATP�A���H�� ��t��t�A����M�$$�@G�|>E1�E1��A��t���D������,���L�������H��L��x���L��D����aL��x������H�=)q}H���1�A��H�
:j�L��x������L��x���H�������A�����Dž���������r��f���UH��AVAUI��ATSH��H��H�� dH�%(H�E�1��-\H������H��iI��H�CH�H-1��������H�����H�5#���I��H�����=�|t	M9��twH�CH�KM��H��iL��H�@ H��-L�� 1����H�{L��1��!���L���	��H������]���H�E�dH+%(uRH�� ��[A\A]A^]�@A����{���L������L��L���C`�_���fD�����뤃���'������UHc�H��H��dH�%(H�E�1��}�|H)�H�GH�PH�xH��H�H�E�dH+%(u�1��������f���UHc�H��H���,�|dH�%(H�E�1�H��H)�H�@H�pHpH�G H+GH���~:��H�V1�H��L�D H�
H��H��H)�H��H�B�H�L9�u�H�>H�E�dH+%(u���%���D��UH��AWAVAUI��ATSH��H�dH�%(H�E�1�L�3H9�uU�f�H�H��tcH�{���L���XH�{H�1�	H�{0�XH�{PL���XL���t���I�M9�t\I��H�CfHn�L�c�fl�I�FL�0H�C�H��u�L�{�I�8�[XI�@�RXI��IXI��@X�v����H�E�dH+%(uH��[A\A]A^A_]�����ff.�f���UH��AWAVAUATSH��dH�%(H�E�H�H9��I��I��L�p�E1��2H�r��L��1����H�H�I�I�FhL�p�I9���I���H���tTM�1�H�pfL���{���M�NHc�A�9t��L����L��)�H�Af1��J���H�H��p���I���H�c�L��1���#���H�I�I�FhL�p�I9��l���DH�U�dH+%(uH��L��[A\A]A^A_]��E1�������fD��UH��H��dH�%(H�E�1�H��thH�WH��t_H�0�|H�
�|H9���H9����t)�G@��t!�GA��u1H�W8H��xH�F H+FH9���f�H�U�dH+%(u
���1����?���ff.�@��UH��ATI��SH��H�~-H�5�H��dH�%(H�E�1����H��tH�E�dH+%(��H��[A\]�M�D$ M+D$t�H�CL�
Q�|L�:�|H�x H��J�4��DL9�t"H��H9�t�H�H��t�H�J�H��t�L9�uـz�tۀz�u�H�R�H��x�L9�}�H��H��t��QX���QX;S~��S��F���fD��UH��AWAVAUATSH��L�gdH�%(H�E�1�1�I�$fA�D$4I�D$,I9�t{I��A�E1��0A�T$0�JA�L$0�S`L9�}	I�T$ H��H�A��I9�tCE�l$4H�{0���I9�sfA�D$4A�G�E�|$,�C\H�C(H���u��C`����H�A��I9�u�H�E�dH+%(uH��[A\A]A^A_]��`�����UH��AVAUI��ATSH��H��H�~ H+~dH�%(H�E�1������A�E��fA�UH�{ ���A�UA�E���c��	������M�eA�EI�$I9�tEE1�f�H�{(�tH�{����A9�DL�H�I9�u�E�uH�E�dH+%(uH��[A\A]A^]ÐE1������fD��UH��H��dH�%(H�E�1��=�|}t4�G�=�|}�G�Gt�W�D�GH�E�dH+%(u��D�=||}�u��G�����ff.�@��UH��SH��H��H�VH�~dH�%(H�E�1��-|}H�R��� |}H�ք�tf�i��=|}H�t=�C�=�{}�C�Ct�S�D�CH�E�dH+%(u/H�]���f.��=�{}�u��C�@�#���\���ff.����UH��AWAVAUATSH��H�$H��H�$H��81�L�gdH�%(H�E�H�GH��I��HDž���H�@ H�������A�ƅ����[�|I�T$ L��I+T$H��I�|I���l����=�z}uKH��L������#�|I)�I�|$�t���H�E�dH+%(��H��8 D��[A\A]A^A_]�@��z}H�{H��L����}H�����H�������~��H�����H�����H�� �Ԅ���l����H�����D��� H��L�����A�������� L���
�I�t$-L��1�H�=�_�$��;�������f.���UH��H��dH�%(H�E�1��=�A|u��|����H�U�dH+%(u���{���ff.���UH��H��D��y}�JdH�%(H�E�1���r0�r(�r �r�rAP�rD�JD�B��賧��H��@H�E�dH+%(u���	���f���UH��AWAVAUATSH��H��8H�U�L�oM��M�u M+udH�%(H�E�1��A�|H�}�J�<�I)�M�g�wOI�D$ I�GH�x ��L�E�H�U��E��=�|t
H9���H��L�����E���t<I�H�� �BOH�E�dH+%(���E�H��8[A\A]A^A_]�f.��
��|L��I�E H��I+EH)�I��H�zH��詅��L��L�����L��L�����I�O H���zH�y�oI�GI�^�H�p H���L��f��f��H��H��fo�H��H���oH�� fv�fv�fpȱf���o@�fv�fv�fpرf���ˈf��H9�u�fo�fs�f��fo�fs�f��f~�A��t;L��H��H�<�L�JH�<���L9�rH�|>��H��H9�r	H�|>���Af�H�={w}H�5Pv���A�a�H�=bw}H��t7����t$H�|J�y7��@I��)�H��H��H��H���
f��H����L�u�M���^�I�}P��A�|$p��A�D$l��t0��I�D$1�I�}PH��fHn�AD$GI�D$ H�G�H��rZI�W H��H��H�RH)�L�$�M��t�I�|$t�I�GL��H�P L�,�M���j���A�|$pt�I�4$H9��R�M��H�=Jv}H�5u���:�H�=;v}H��t7����t$H�|J�y7��@I��)�H��H��H��H��g�
I�E I+EI��L������A�G��fA�WI�} ��A�G��A�G��c
��	��@�ƃ�M�gA�wI�$I9��S�M�E1�L�m�I��D��A��@I�}(�tI�}���9�L�M�mM9�u�L�m��M�D��A�ދE��=�t}E�wA�G��A�O�=�t}A�OA�Ot�L1A�OA�M+�5���@I�4$H9�����H�x H��H)�L�HH����L��H��f��H��fo�H��H�oH�� fv�fv�fpȱf���o@�fv�fv�fpбf���ʈf��H9�u�fo�L��fs�H��f��H�A��fo�fs�f��f~�t4H�<�L�PL����L9�rJ�|��H��H9�r	J�|������A�D$h����M�L$M����fA�|$r���A��f��I*�M����f���I*�f���H*�H��J�|E1��^��^�f���Z�fDH�H��tH�IPH��t.	z
u�A��H��H9�u�I�G H���xE��t-H��t(A�T$h�A~D$�o8D@fHn�fl�f��M���^������f�� L�E��rII�EPH��tIA�|$pL�E�f���,���I�4$H9�����I�G����������OȉM����H�CM��L�u�H��I��H��H)�H��I9��n���I�G H��HHt+H�yt$I�GH�@ J�<�H��tH��P��Hf.�I��H��xM9�u��!���fD�=r}�E�����@�E��e���E1����H��1�����1�1��p���M��A��f��I��M	��I*��X��'����(�U�D�E��9H�U�D�E�f��I�G �c����P���UH��AWAVAUATSH��H�$H��H�$H��81�L�gdH�%(H�E�H�GH��L��hHDž���L�p ���A�Ņ��T�=q}��H�������L��H���z��4q}M�L$-M�� ����H��a{L��H��H�=�\}H��1�AVH��V��q�H�5�\}L��������|I)�I�|$�.�XZH�E�dH+%(��H�e�D��[A\A]A^A_]���]p}���|H��H�{�a�}H�����H)�H��H������|t��I�� H������z�����@H�=)\}A��1�H�
AUH����L�������L�����L������� ��H��A�����A��� L�����L����I�t$-L��1�H�=PU袿�����H����Uf�H��H��dH�%(H�E�1��)Uo}H��o}f�Do}�Fo}�Ao}�ko})4o})=o})Fo}H�E�dH+%(u������UH�=o}H��H��dH�%(H�E�1��EH�E�dH+%(u
�H�=�n}�pE�x����UH��H��dH�%(H�E�1�H�E�dH+%(u�H�5~n}H�=������o�-�ff.�f���UH��H��ATSH��dH�%(H�E�1���H��tu�-H��H����H��tX�L�`H��L���j�����t1�Cn}E1�H����H�E�dH+%(u1H��D��[A\]�DH��L����i�����u�A������A����s���UH��H��dH�%(H�E�1�H�=�m}t
H�=�m}tH�U�dH+%(u�Ë5�}H��'1��������������UH��AWAVI��AUI��ATI��SH��(H�>H�5��dH�%(H�E�1�������M�mXM���XI�D$f�A$I�]8A�$����H����E1�A�v[H��@�u���H����A�D$A�FZ��t\:�U���H�u�1�H���2���H�}�A�D$A�vZ�_�H�E�H��H��t#�.�H��H��tH��1��$H��A�$���A��t*I�]I��A�$����H��tA��U���f.�1�H�U�dH+%(uoH��([A\A]A^A_]�I������H���u�����HЀ�	w(�3����CH���HЀ�	@�Ƅ���@������8�u������������[�ff.���UH��AWAVAUATSH��XL���L���dH�%(H�E�1��k}H�����H���H�����=v�|�sI������H�u�H��H�E��j�����DH�CxH���H�E��8�|I��I)�I�VH�H9���L�x�H9��H�v�DI�GhL�x�H9���I���H�I9�u�I�L�5N�|L�-G�|H�E�M9�u��f�M�6M9���I�~H�u����u�L�m�H�}�L��L�����������}�u�}���L�m�E�}A�UL��H�}�D���.I��H���qA�F�=m�|�?D���H�E�dH+%(�`H��XL��[A\A]A^A_]�L���[���i}E1���@�ui}���� �.@I��H��t�H�}��M��I�FH��t�H�5�|L�5.�|M�.I�FL�0������)i}A�F�f�H�u�H�}�1��1����x]I�vH�H�H�z�L�h�H9�u�D@I�EhI�MhH�P�H9�t/L��I��H����u�H�WpH�PH���I�v��f�H�����|H��H)�H�PH�����KhL�C@D��L��H�u��
3���DA�F����[h}A�F�����@���UH��H��dH�%(H�E����H�U�dH+%(u����ff.���UH��H��H��H���dH�%(H�E�1�H��uH�U�dH+%(���ÐxfH���f���H*�H�@ H��xvf��H*��^����H���H�R �Y��H,�H��xgf��H*��^��Y��H,�H)��@H�Ѓ�f��H��H	��H*�H���H�@ �X�H��y�H�ƒ�f�H��H	��H*��X��u����H�у�f�H��H	��H*��X�������UH��H��dH�%(H�E�1�H�E�dH+%(u)H����H�b�L�NL����H��1�L���M
�����UH��AVI��AUI��ATSH��H��L���H���dH�%(H�E�1�H������|I�$I�t$Hp��zH���I�t$H��@���I�$H���Hp��zH��@���H��H���I��H���|I9�t(H9�t#H��P���H�N��1�H���~
�+@H��P���I�L$1�M�D$H��M��H���Q
H��@�����	H��H�����	I�uI�}1�A���H��I���
H�U�dH+%(uH�Ġ[A\A]A^]��E�D��UH��H��f�H��H��H���H���dH�%(H�E�1�H��t�Bt��uA�����,|����unH�E�dH+%(���H�5!���)f�Lc�H�B 1�I��H��xWf��H*�H��xgf���H*��^��Y4��f.�H�E�dH+%(uR�H�5������H�ƒ�f�H��H	��H*��X�H��y�H���f��H��H	��H*��X����f.���UH��AUATI��SH��H��(dH�%(H�E�H���1�HcHtH�@ H��H=?B��H=�wdL�m�H���1�H�LL���W
A��$�H�;1�M��H�sH�8��7
H�U�dH+%(��H��([A\A]]�f�L�m�f��H*�H��KL���^���
�H��x;f��H*�L�m��H�cK�L���^���
�Q����H�ƒ�f�H��H	��H*��X��������UH��H��L����dH�%(H�E�H���H�vH��t	H�@ H��u-H�E�dH+%(u6L����H�#�L��1��
DH�U�dH+%(u	L�����K��ff.���UH��f�H��H��H��dH�%(H�M�H���H���H��t,H�I H��xaf��H*�H��xqf���H*��^��Y�������)|����ukH�E�dH+%(u}�H�5���
	f.�H�΃�f�H��H	��H*��X�H��y�H�у�f��H��H	��H*��X��z���@H�E�dH+%(u�H�5����o��:��f.���UH��AUATI��SH��H��(dH�%(H�E�H���H�H H��?B��H���w[L�m�H�=I�1�L���A��$�H�;1�M��H�sH�b��a�H�U�dH+%(��H��([A\A]]�L�m�f��L���H*�H��H�^����H��x;f��H*�L�m��H��H�L���^*����W����H�ȃ�f�H��H	��H*��X�������UH��ATSH��H���dH�%(H�E�1�H�����H�;H��t<L����I�4$H��t'H��-H��-�z���uFH�SI�D$H9�t(H)�DH�U�dH+%(u%H��[A\]��I�D$H+C��DH����W�����UH��H��dH�%(H�E�1�H��t �Wx�����Ox9�t
�B��J���v�H�E�dH+%(u�H���������UH��H��dH�%(H�E�1�H��t!�Wx��J�9�r����Ox9�t�ƒ��u�H�E�dH+%(u!��fD��u�H�E�dH+%(u��O���z��f.���U��H��H��dH�%(H�E�1��5H��t�@xH�U�dH+%(u���)��f���UH��ATSH��H���dH�%(H�E�1�H�����H�;H��t<L����I�4$H��t'H��-H��-����uFH�SI�D$H9�t(H)�DH�U�dH+%(u%H��[A\]��I�D$H+C��DH����w�����UH��AWAVAUATSH��8H�u�H�U�H�M�dH�%(H�E�H���H����H���I��H����f��
��|fHn�)�]})^})
^}fHn�H��H)�fl�H�@ )�]}H���gH�XH���ZH�r H�zH9��$H�E�E1�1�� f.�A��H��D��H)�H9��H��H��H)�L�$�A�D$l��tӿ��93I��H���=�@xIc�1�H�}�I����A~$fHn��A~D$H�M�I�I�D$fl�AOfHn�fl�AG�A~D$hI�Ohfp��f~�fA�Gp�Aod$(Hc�H��Ag(�Aol$8Ao8�Aot$HAwH�Ao|$XAXL��H�5�\}HE��.hH��tYI���H�p H�x���H�E�DH�E�H��tH�]�H�1�H�U�dH+%(uTH��8[A\A]A^A_]�A�Wx�f.��J�9�r���A�Ox9�t�ƒ��u�fD�����뫅�u�L�����������fD��UI��H��AWAVM��AUI����ATA��SH��hH�U�H���HcfHn�H��dH�%(H�E�H�o�L�M�fHn�fl�)}��I�H��H���eL�M�I�	I9��R�]�L��hH�M�H��x���L�M�L��p���DH�E�I������L���A����I�GE��(H��H�E�I�����H��H�E��ǚH�}���ALJ ���E���zI�W`H�E�fHn�I�Wp�fHn�fl�fl�AO`A���AGp��w_H�5IL��Hc�H�>��H�5�I�w0DH�H�5�J{foU�H�}�H��H�H�u�AWH��@I���A����*A����I��H�E�I���fHn�I�� �@fHn�fl�fl�A�A��HA� ����H�=�K��Hc�H�>��f.�H�5��I�w0�@���H�5��I�w(�0���H�5����I�w0� ���H�5��I�w0����H�5i���I�w(H�5����I�w8H�5��I�wH���f.�H���I���f�H�H��I{fo]�H�}�H��H�A��H��@I��PA��L��)A���.I���H�E�I��hfHn�I����@fHn�fl�fl�A��A���A������H�=�J��Hc�H�>��H�����H�
����H�=��I���I���I����)���f�H���I����
���DH�1�I������DH�
)���I�������DH�1�I�������DH�
��I���f�H�H�wH{foe�H�}�H��H�A�pH��@I��A����v(A����I��pH�E�I��fHn�I����@fHn�fl�fl�A�pA���A������H�[I��Hc�H�>��H�=a�I����E���DH��I����-���DH�
���I�������DH�=��H�"���H�
�I���I���I�������H�)�I�������DH�Q�I��@f.�H�H�'G{fom�H�}�H��H�A� H��@I���A����&'A����I�� H�E�I���fHn�I��0�@fHn�fl�fl�A� A��XA�0����H�#H��Hc�H�>��H�=�I��@�E���DH���I��@�-���DH�=!�I��@����DH�=��H�
��H���I��8I��HI��X����H�
i�I��8����DH�
�I���f.�H�H��E{fou�H�}�H��H�A��H��@I��`A��\��%A���>I���H�E�I��xfHn�I����@fHn�fl�fl�A��A��A������H��F��Hc�H�>��H���I����E���DH�=y�I����-���DH�
q�I�������DH�=��I������DH�1�H�=j�H�
c�I���I���I������H���I���H�H��D{fo}�H�}�H��H�A��H��@I��A���$H�u�H�}���$M�����I�~�L��L��H���^���L���`I��H��u�E��~WfIn�AA��A��t@A�XA��t2A�A��t$A��A��tA�hA��uA�1�H���hzH�E�I�ǘH�H�E�H9E�����]�H��x���L��p���A�H�E�dH+%(��H��hH��[A\A]A^A_]�H�=��I������H���I������H���H�=��H�
��I���I���I����v���H�=��I����c���H�
��I����P����H�u�H�}��c#M�����������DH�u�H�}��C#M���j���fIn�AA������fIn�AA���|������f���UH��AUI��ATSH��dH�%(H�E�1���~-Lc�H��Mi�I�f�H��H�Ø�gL9�u�H�E�dH+%(uH��L��[A\A]]�k�����fD��UH��SH���m|dH�%(H�E�1���tJ��t%�����H�E�dH+%(uU��H�]���f��ٷ|H�E�dH+%(u.H�]���KL�A<}1�1ҾA����|�g�������Uf�H��H��H���dH�%(H�E�1�H�BhH��uH�E�dH+%(u{��H�RH��x/f��H*��Y>�H��x?f���H*��^��Z��fDH�у�f�H��H	��H*��X��Y��H��y�H�ƒ�f��H��H	��H*��X���2��f���UH��H��dH�%(H�E�H�0P}H��u�-f�H��H�H��tH;x r�H9x(sH��H�H��u�H�U�dH+%(u������fD��UH��AWI��AVAUATI��SH��(L�-�O}dH�%(H�E�1�M��u
��DI��I�] M�uI9�r
M9}(s*M�uI�H��u�L��M9}(��I9��	L���L9�r��A�E0���X�v��I��H����1��L��A�u0�AoE8�H�I�G�I�X I�@(I�EA�p0A@8M�} A�E0I�E@H���vDH��H�@H��u�H�Af�I�H�5�N}L��A@L���RM�}(M9��BM����L�{(M9���I��M9���L��M���[H��H���0L�@ M9��#M�~(I��M9�t��XL�E��x��I��H����H�ǹ1�L�E��H�M�y I��H�KM�A(H���zf�H��H�IH��u�H�HI�H�5�M}L��L�	�RL�{(M9��K����X���I��H����1��L���oCHD�K4H�s8�H�I�D$A@Hf�I�@ H�CM�x(E�H4I�p8L�c(�C4CHH����@H��H�@H��u�H�Af�I�H�5BM}L��A@L��bQ�u�X�f��H��H����I�F(�H��L�@1��H�L�C L�c(I�F�C4H���yf�I��H�@H��u�I�wL�;H��H�H�5�L}��PH��L}H�E�dH+%(�cH��(L��H��[A\A]A^A_]�H��H�K���L���YH��H������H�X ����XH�u����H�u�H��I����1��L��H���H�M�} I�](H�FA�E0H����H��H�@H��u�H�AI�MH�5�K}L��L�(�P�;���A�F4L������1�L�5�K}�X���I��H��ts1��L���H�H���I�]L��M�} H�5�K}L��M�e(I�E0M�.�O���H��H�C� ���I�v���L��I�E���L�����H��H�F�G���E1�1�������1��~������UH��H��dH�%(H�E�1�H��tXH�GH��t]�b�|H)�H�P H��tJH�G8H��xKf��H*�H�B H��x[f���H*��^�H�E�dH+%(uZ��H�=�J}f�u��r���H����f�H��H	�H�B �H*��X�H��y�H�ƒ�f��H��H	��H*��X���>��f.�@��UH�=�<H��H��dH�%(H�E�1��F�DtK��DH��H��'t.�L�Du����������!�H�U�dH+%(u��f�������1��������UH��H��AUI��ATSH��H���V�vdH�%(H�E�1����K�SH�=1�sD�CI��1�莧M��tL��L���.-L����(H�E�dH+%(u
H��1�[A\A]]��%��DUH��H���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H�EDž0���H��8���H��P���H��@���H�Dž4���0H��t5I��L��0����H��H������g���H��H���dH+%(u��H��0�����o�����H�����UH�~H��SH��H��dH�%(H�E�1����H��1�H��tH�U�dH+%(u,H�]�����KH�E:�
Dt��C�D��������ff.�f���UL��H��AUI��ATSH��H��X�R�sdH�%(H�E�1���H��tdL�m�I��L���H/��H�L��L�������H��tH�E�H�@ ���L���w/��L����&1�H�U�dH+%(u,H��X[A\A]]�A�M�5
a}1�1�H��������������ff.�f�UH��H��AWAVAUATSH��hH��p���dH�%(H�E�1�H���
E1ۃ�A��A��E��G��[���G��@���H��PXL��PXL�m�H�X�I9���L�U�fD�E�fD�]�H��x������H��D��*H�E�������D�}�H��x���f�H�}�H��H����M�f@A�E D�PH�U�I��A)ED�U�A)E���H�U�D�U�L��fD�}�L��p���A�D$$�U��$L��D�U�f�E�������H�u�I�VL��L��������H�C(H�X�H9E�������t�uH������t�H������������������vCH�� D��(H�E���������H�}�1��������D�}�����DH��x���H�@0H��H�E�����I�����f�1�fDH�U�dH+%(u*H��h[A\A]A^A_]�f.�A����A��������蚿��f.���UH��AWAVAUATSH��dH�%(H�E�1��H�tjI��I��I��1�L�=˫E�DL��L��1�H������I��H���Y��I;]r�M)�A�D$H�U�dH+%(uH��[A\A]A^A_]�D������ff.����UH��AWAVAUATSH��H�$H��8H�v+dH�%(H�E�1�H��H��H�֯HD�H����1�I��H��L������(�L��H����
��xWH����A�$tjL��E1�L�=ȪDG�D5H��L��1�H������H��I���Q��L;���r�L)�CH�U�dH+%(uH��8[A\A]A^A_]Ð������@��UH��AWAVAUL�m�ATI��L��SH��8dH�%(H�E�1�荑
��xLH�}�A�$teL��E1�L�=�G�D5H��L��1�H������H��I�����L;u�r�L)�CH�U�dH+%(uH��8[A\A]A^A_]������,���ff.����UL�
tB}L��)H�����H��AVL�5AUI��ATI�ԺSH��L��H��dH�%(H�E�1�WH��AV�6��1�H���̷��^_��t^AUH������1�AVL�
�A}L��H��L�*����1�H��葷��ZY��t#1�H�U�dH+%(uH�e�[A\A]A^]�DH�����N���ff.���UI��H�
�A}M�HH��ATI��SH��H�}�H��(H�� H�u�H��dH�%(H�E�1�������x+M��tH�H9�rH�E�H�U�dH+%(uH�� [A\]�1���迻��ff.�@��UH��ATSH��H�$H�� 1�H�
�@}H�i(dH�%(H�E�1�I��H����HDž��M�H�8�������H����H����L������H��L������H��~D�/L��Ƅ�����H��t*H����H9�s�1�����[��I�|���I���E1�H��襷��H�E�dH+%(uH�� L��[A\]��E1���覺��fD��UH��AWAVAUI��ATI��SH��xH��x�����d���D��t���dH�%(H�E�1��
���s���H��x���H��h���A�����I���E�L�u�t?E1�L�u�H���K�<~H�ٺ)1�G��=��I���#��M;�r�1�1�H�}�M��L�M�H�
4?}H�E�H��&������H�]�H����H���7������t���L��>t{H��x���H��L��1�H���P�����xLH��h���tH�I9�r;H���#���H��x���H�U�dH+%(��H��x[A\A]A^A_]�f.�HDžx������s���L��%�q�����d���L�E�H�fLE��S���fDH��x���H��L��1�H��z���H����1��]���褸��@��UE1�H��H��dH�%(H�E�1������tH�� E1��8/A��H�E�dH+%(u	�������J���f.���UH��AUATI��SH��H��H��dH�%(H�E�1�����A�Ņ�u9H�� [H��u�+f�H���IH��H��tL��H�������t�A��H�E�dH+%(uH��D��[A\A]]�謷��ff.����UH��hZH��H��H��hZdH�%(H�E�1�H9�tH�B�fDH�P(���H�B�H9�u�H�� [H��tI�H��PXH��PXH�P�H9�tf�H�J(���H�Q�H9�u���HH��H��u�H�E�dH+%(u�1��������UH��H��dH�%(H�E�1���;}H�E�dH+%(u��訶�����UH��AWA��AVAUATSH��dH�%(H�E�1�HDž8���@���BH��0����1�1�H�
�;}H�B#�������1�1��nH��H����H��0���H�5���τI��H���;L�`M���wL��8���H��(���1�L�����L�����I��M�D$H��0���1��H�����H�Q�������7H��8���H�5i��T�I��H���5L�pH��`���H�u�M���gH�����H������^f�H��)E�)E�E����I��H��t*H�5[�H���������A�}/�6L�����L����FI��H����H��M�L$A�vH�߹)�L�R�1��)�E��ZY��(E���e���H��(���H���k��y�L�����H�����H��(���L������oL���|H��1��oL���oH��0����;���H�E�dH+%(�IH�e�H��[A\A]A^A_]�fDH�����H�=p�H�� ����F���������H�� ���H������L� ����Ѱ���� ������.�������fDH��@���L��H��H������诇
�������H��X����E��5H�E�E1�L���L������H�� ���L����M��H������H��DG�,H�ߺ)1�H�
��H��I�����L;�X���r�H�� ���H��L���L����H������H)ǍG���D1��i ���@L�����L���1nH�������
L���DI��H������L�����H��(����O���fD����5�Q}�H��0���D�I��1�H��L��8���膋A�<$����1����@H�E�H�� ����R���L��H��(���L�����L�����������H��8����55Q}�D�H�>1�L�����H��(���L�������1��y����
���f.���UH��AWAVAUI��ATSH��dH�%(H�E�1�贴��H��(w0I��H��tVL��K�t%H�
)�DH��H9�t7��Du�1�H�E�dH+%(��H��H��[A\A]A^A_]�������I��H��t�H�XH��tUE1�f�H�{L��L��葯����uM��u8I��H����BH��H��u�M��t I�~����H��L���<l�k����1���������UI��H��ATSH��H�� dH�%(H�E�1���u	E���H����E��H���H��LE�E1�L�մSH�
�5}H�e��PH�}�1��W���ZY��yH�E�L���1���H�E�H�U�dH+%(uzH�e�[A\]�DL��H��L�M���H��L�M�I��H�^�t>M��L�N�ME��t���H�;�H��E���T���L�
8��H���f�H��H����ϯ��ff.�@��UH��AUI��ATSH��H��dH�%(H�E�1��EL�ȠH�
�4}�H��APH�S�I��APHE�H�}�1�I���?���ZY��yH�E�L������H�]�H��tMH�5�}H��E1���}I�EH��t%H�����H�E�dH+%(u#H�e�D��[A\A]]��K��D� A����A�������fD��UH��AWAVAUATSH��H�$H��H�EL�mD���I��I��E��H����H����H����dH�%(H�E�1�HDž��;	D���M��H��MD�D��D����8M���?E��H�
�L��LE�H�e�E1�L�[�H�� �L�����M��H���H�
Y3}P1�RH�ˬ�ɽ��^L������_yHDž �L��虪��L�� �M����L���+��tL��������}��L���y�������bL��2E��u����L���H�ZLE�H���L��H����H��1�H��~��������H���1��0�����tDE���3H����H��tH������H���H����4������t@�����L��裯��I�D��8.����HDž��K���I��H����H����H�
�H��tL�����L���(L��H���|�L����(�H��M��H�H������H)�I�<I�D$PL�a1����H���H�����1�L��迳��H���ZYH��t�H��������H����L��蘨��L���M����L����L���1�L��L�H�.}L���i�������H���1�胦������H����H��tH���W���+H���L��萼����tz臿���8tpH���L���:��t]�Dž������H����f�H�3�H��E������L�-0�����H���H�=>�-:����E1�1�M�L$M��H���H�
0}H��H�� ��r����r���H��tH�H=�_���H�� ��Q����/H���ܼ���H���I���Y�����t��H���u������A�/H�=�/}����H��M�t�A�../.L��A�F.�ԣ����t�K����8�2Dž������H���txL����L��L����
I��H��t>H���L���5H���L����
H���A���WE����L����
H����5mH}H�:�1���V�H����*���L���"���L������H������H�E�dH+%(�Y����H�e�[A\A]A^A_]�f.�H����L���H�8�I��L��M���M��L��ME������xk�����xo�����������5�G}D��1�L���H���}�L����
L��x~��
H�������D購���8�����H��0�L��蛽�����k�����H�H���L���N7���N���fDDž������H���E1������+�
�p���fDH����H���L���6��������H��H�������H������H��H����蕧��H����H����L��Ƅ���U�����������5kF}I��L��1�H����N��q���f�H����7�c����Dž������1�E1�����H����H���L����5���D�������Dž������H���E1����Dž������1��w����Ѧ���5�E}H��1�1�H�	������UH��AWI��AVAUE1�ATI��SH�����dH�%(H�E�1���tI��$ �8/A��L��1��
�HDžX�����G���I��$ H��H���A��$��A��$�������M���BI�G(�8H��8�����1�E����HDž8���HDž(���L��L��`���L��p����VO
I��$�L���6�H��H���L���y
L��A���\�E���3L���O
E1��I�G0A��H��H����zI�G(�8H��8����>A�L��H���H��1�H��X���H��v�M���	������H��X���L��(���H��H���E���%���L��E1�L�}��N
H�f��E�I��$�I��$H��0���t4DK�<wH�ٺ)1�G��4��I���Ӿ��M;�$r�E������G����KH��H���1��5���I��M���L��8���H�}�E1�L��H��0�����(���H��H���D��G����X���Y^��L�����L���$N
H��X������H�E�dH+%(��H�e؉�[A\A]A^A_]�@HDž8���A�HDž(�������A�������HDž8���HDž(������f���8���H��0���1�H�}���(���A�D��G���H��H������XZ�8���@L��L���%�L��A���JM
E���������@H��0���H��H�����I������������������ff.���UH��AWI��AVI��AUI��ATM��SD��H��(L�EdH�%(H�E�1�����L�E���ti1�L���o���L�E�H��H����APD��L��L��ATE1�L��H�U���H�U�Y��^H���B���H�E�dH+%(uPH�e؉�[A\A]A^A_]�f�H��L���L�E�H���@APH��A�1�AQD���@��XZ먻���������ff.���UI��H�
Q'}1�M�HH��H��ATE1�SH�}�1�H��dH�%(H�E�1�H�E������xH�]�E1�H��t1�H��諜����A��H���]���H�E�dH+%(uH��D��[A\]��m���ff.�f���UH��AUI���ATSH��dH�%(H�E�1����I���H��M����H����H�E�H�}�1�M�MM��H�
Y&}�H��
����=��H�}���1�H���؛��������L��H��蠠��H��x{H�������uo�/H������L��H�JbH�xH��H)�H��1���H���n��E�L���+���H���#���H�E�dH+%(uH��D��[A\A]]�fDA��������#�����UH��AVAUATSH��dH�%(H�E�1��='%}t%H�U�dH+%(��H��[A\A]A^]�DH��I��H�=#%}I�־�������t
����8uSH��L��L���vH�� [A��H��t(�H��L��L���RH��A	��'1H��H��u�A����`���������V����F���fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�1�H�5\����������f���UH��AUD��ATD��SH��H��hZH��dH�%(H�E�1��j�H�� [A��H��t%H��PXD���I�H��A	��^0H��H��u�H�E�dH+%(uH��D��[A\A]]��t���@��UH��AUI��ATI��SH��H��dH�%(H�E�1�H��w1H��L��L���S���I�\$H�E�dH+%(u6H��[A\A]]�@H�=i}A��H�
rH�ݚ��������@��UH��H��dH�%(H�E�1�H��t	H�WH��uH�U�dH+%(u��fD1��5H������茝��f.�f���UH��H��dH�%(H�E���"}��tH�U�dH+%(u��@���.����l"}���1����UH��AWAVAUATSH��(H�}�dH�%(H�E�H�H�L�h�L�r�H9����I�M(fHn�M�efl�H�JH�I�EAE H�H�X�L�z�L9�tL�H�s fHn�H��fl�H�rH�C�H�{�H��L���T���I�WH�CL�z�L9�u�L���^�L��M���0���I�V H�u�I�F H�J�H9�tI���S���H�E�dH+%(uH��([A\A]A^A_]�����ff.�f���UH��AWAVAUATSH��(H�u�dH�%(H�E�1�H���cH���ה��H�E�H�E�H���,H�}�H�5��v���L�m�I��M����H�}���H�L�p�H9�u ��f.�I�F L�p�H9���I�>L���4�����u�M�~I�FH�X�I9�u �f.�H�CH�X�I9���H�;L������u�H�5�5}H���(H�=�5}�ԩ��H�}�����A�F�C���I��H���<H�{��L�c1�H�}�蛗��H�E�dH+%(�H��(��[A\A]A^A_]���0�f�I��H����L�xL��fIn�fl�@�q���I�H����H�CfHn�I�V H�SfHn�fl�AF H����fD�(��H��H��tL������H�H����I�FfIn�H�SI�VfHn�fl�CH�����@H�=g�H�E4}H������5�8}�H�
�H�d_�rL���w���������蚙���5�8}H�
��H�1_�lr������5b8}H�
��H�_�FrH�������ff.����UH��ATI��SH��H��H�2dH�%(H�E�1������t H�E�dH+%(u&H��1�[A\]�fDH�sH�SL���Ц���C(���֘��fDU1�H��AUATI��H�u�SH��dH�%(H�E�1�膪��H�]�I�ŀ;tzH�5E�H��軦����t7H�5�H��訦����tdH�5�H��蕦����1���u�@�fD�I��I�$�H�U�dH+%(u&H��[A\A]]�@���f�������@UH��AVAUATSH��dH�%(H�E�1��H����E1�>H����I��H�5�H��I���ߥ��A���tmH�5�H���ƥ����tZH�5<uH��賥����tGH�53�H��蠥��A�Ņ�t1H�5{H��芥��A�Ņ�tH�50wH���t���A�Ņ�u=DH�E�dH+%(��H��D��[A\A]A^]�DA����A�$�;H�E�uKL�l1}�5�5}M��tL��H���1�1��oA������L��H���1�1��o��f�H�u�H��������t�D�m��O���肖��f�UH��ATSH��H�$H��H�=�[dH�%(H�E�1��[���H��t2�8H��t*L�%�L���?���H��t"H��L�H��L��������tE1��_�H����H�پ1�H�e[�[H�����I��H����H��P�H��������x\��l���u*H����tHH�E�dH+%(uFH�İL��[A\]�f����9�t͋5u4}L��1�1�H����^nfDL���0����G����V����5D4}H��1�1�H����-n�$����UH��H��dH�%(H�E�1����H�m/}H��tH�U�dH+%(u����Q/}�����f�UH��AWAVAUATSH��H��XH�u�H�5��dH�%(H�E�1��]���H���lH�-/}I��I��H�;H�/}L�=���.}��.}H�E��E��E�@L�e�M����L���S����Ã�
���
�����^M��t
A�$����L�e��E�������A�� �y��#�4��;�+��[������S �H�
&-}L�m���HcU�H�M�D�D�b��,.}L��I�A�ՉE�H�%.}H���4H��蔛��A�ƃ�
���
�������-}D��L�m�A�
�H�E��H��-}H��tTA�� t
A��	�hH���,���A�ƃ�
����
�����u�H��-}A�
�k-}H��u�fDA�� t
A��	��1��Hf�H�}�t$H�E����t!<
��H�
JH9M���H�E��-}�E�����L�5-}����H���x�����
����,}A�
�=�,}��uA��A�uA��-tA��_tD��L�m�����DA��E�4$A����=I��H���b����
a	D��H�}�L�m���f����A�
���D�>,}M��t
A�$����1�L������H�,}H�E�dH+%(�G	H��X��[A\A]A^A_]�H���x�����
����+}H�=�+}A�
�d���1��DL���@�����
����+}M�������A�$��tn<
��H�
��I9��a���fD�n+}�E���L�f+}1�1�������5�/}H����i����fD�E�L�5:+}�M���DL�e��
����8�ttH�0�I9�u�H�E��c���H�މ�����H�=�*}�x����E���*}���c����L�������M������A�$������<
u�@L�5�*}I��M�������L�e��B���<
t�H�
��I9��8��������Ѝr�
����k���������A��
���A��=�P���E1�L�m�E1�I���E�L���E��^��U�����E��tH��tH��$}� H��L�-�)}A��\�{A��"��H��$}E1�D�4H��M��t~L���2���A�ƃ�
����
�������H������M���u8A��A� �a����E����a���A��;t
A��#�Q����E��L�-A)}M��u�L�m�I��H����@����u����5���H�5�#}B�6H�U�H�}��d������L�5�(}������(}L�m�I��H���v����@��(}L�m�I��H���v������L���(�����
t�L���蹌��H�������@L�m�����L�-q(}A����fDM������L���ϕ����
tj��
tv�������b������n����tu��	H�
�"}�H���Bf.��u�E1��5���@H�މ���������L���X�����
�B��'}L�-�'}E1����f�H�y&}L�m�E1�H�]�fDL�-�'}M���XL������A�ă�
����
�����bD�K'}E���,��]����A�� �����A��-�A��_�A�����A��.���.�A��H��M���V���D�
�&}L�m�Mc�E���W������‰������ �>���H�u����2���f�A����#���������*B�&I����������fDA���tQA�T$ ���AD��d���D�N&}D�%C&}���>&}E�����
A�
�����&}��t�L�m����DA���t�D���������%}L�m��m���DL���`�����
�w���L������D��%}E��u��
�q����H�E��]�����%}�����
�s���L���L�m�蟉�����A��
����A��=�~���E1��A���L�m��m���L�m�A��
�����H�9%}H�������H��訒����
����
�����u��$}�����A� u���"�o���H�]�Ic�A�VLc��.�KL���P�����
����
tZ�������"�8�ƒ�\��B�#I��A�������L�5�$}M��u������e$}���@�V$}���E����H$}�����H�������
t�H�މ��Q���� �������L�5$}M�������L��耑���ƒ�
����
t�����B�����#}��#}�E����X���L���E�����
�T���L�����҇���
������"�������\�|����	������l����E�L�m�������L�5q#}M�����L�������
tc��
�������b�����]�����E��A�FIc�A�.L�5)#}�E�H�E�fD��0�L��萐���ǃ�
�����L�������F���L���p����ǃ�
�}���L�������"}�E����X����8��������L�m�E���v����.���ff.���UH��AVAUATI��SH��dH�%(H�E�1�H��t�:I��H��u3L�\"}�5�&}L��M����H���1�1��`������r1�H�u�轉��L�u�H��A�>tHH�5;�L��豕����teH�5qL��螕����tZH�5��L��苕�����x����@�	@�H��I�E1�H�U�dH+%(u6H��[A\A]A^]�D��ΐ���H�"�1�1���_�B������ff.�@��UH��ATI��SH��dH�%(H�E�1�H�E�H��t�:uEL�.!}�5�%}M��tSL��H���1�1��x_�����H�U�dH+%(uAH��[A\]�H��H�u�H������t�H�E�1���L��H�^�1�1��%_��.���ff.���UH��ATI��SH��dH�%(H�E�1�H�E�H��t�:uEL�n }�5�$}M��tSL��H���1�1��^�����H�U�dH+%(uAH��[A\]�H��H�u�H�������t�H�E�1���L��H���1�1��e^��n���ff.���UH��ATSH��dH�%(H�E�1�H�����>H���}I��H�5n�H���K�������H�5�nH���4�������H�5�bH��������tyH�5��H���
�����t&H�5qhH�������tH�5�dH�������uPH�U�dH+%(uwH��[A\]�L�}�5#}L��M��tGH�l�1��e]D��f�H�u�H��H�E��|���t��U�1������H�U�1�1��]��%���D��U�H��ATI��H�5��SH��H��dH�%(H�E�1��;��������H�5��H�����������;utr�H�5��H����������H�5��H����������H�5��H���Ɓ������1�H�U�dH+%(��H��[A\]À{iu��{.u�H�5%�H��������u�H�U�L��H���"�����n|��H�5��H���ё����t]H�5��H��辑�����x����
1�L����|���	�{�^���@H�E�dH+%(�NH��L��H��[A\]�.f��
1�L���|�����{�f�H�5��H���A�������H�5��H���*�������H�5��H������������L���3{��H�< }����H�E�dH+%(��H��L��H��[A\]�Ef.�H�5��H��豐�����k���M��tr��L��H�=%}�}���}�F���@H��H�U�L����1���@���T����=����H��H�U�L���y�1���@���������b����5P }H�n�1��>Z������fD��UH��H��dH�%(H�E�H��}H��tH�U�dH+%(u!��f.�H�=����H�]}�����fD��UH��AUL�-C�ATL��A�SH��dH�%(H�E�1�軌��H�����8H����H�5ڎH��跎������H�5�iH��蠎������H�5^H��艎������H�5�H���r�����tNH�5�cH���_�����t;H�5`H���L�����t(H�u�H��H�E��4���t-�E�E1�A��@H�E�dH+%(uHH��D��[A\A]]�L�T}�5�}L��M��tH���1��XE1��H�ľ1�1��X�����@��UH��AUL�-�ATL��A�SH��dH�%(H�E�1��k���H�����8H����H�5��H���g�������H�5�hH���P�������H�5�\H���9�������H�5��H���"�����tNH�5�bH��������t;H�5�^H�������t(H�u�H��H�E������t-�E�E1�A��@H�E�dH+%(uHH��D��[A\A]]�L�}�5j}L��M��tH�W�1��PWE1��H�t�1�1��;W���D~��@��UH��H��dH�%(H�E�H��}�=�}uH��tH�U�dH+%(u�Ð�{�H�T}H��u��P}����}�����UH��H��H��H��dH�%(H�U�1�H�5@}H�U�dH+%(u�H��H�����}�����U�H��ATSH��dH�%(H�E�1��8�H��H��t fHn�H�=�}fl�H��t'H���`�H�E�dH+%(�H��H��[A\]�L�%��L���"���H��tWH�U�H��L������tDL�%��L�����H��tH�U�H��L�������u��=4}H�%}u>H��t\H���n���L�%}M��t0�L���w����u�H��L������y��E���H���<����H�=���N�H��}I����-�H�������=�}H�=�}�����H��������o����(|�����UH��ATI���SH��dH�%(H�E�1����H��H��tfHn�H��L��fl���H�E�dH+%(uH��H��[A\]��{��fD��UH��AWAVAUATSH��H�$H��H�$H��8dH�%(H�E�H�H9���I��H�����L�p�1�H�����L�����I�FM�~H�X�I9�tdM���L�cM��t@I�ML�L�����1�H���� L��賜H�����L��L��H������Љ…�x/H�KH�Y�I9�u�M��I�F L�p�H9�����v���A���$D�5�}A��M��L��H���1�1��SH�E�dH+%(uH��8 D��[A\A]A^A_]�E1����kz��ff.���UH��ATI��SH��H��H�=�}dH�%(H�E�1�H��t(H�E�dH+%(uJH��L��H��[A\]�^���fD�s���H�t}H��H��u�H�E�dH+%(uH�������[A\]���y��f���UH��SH��H�4}dH�%(H�E�1�H��tH���p��H���hv��H�}H�E�dH+%(uH�]����sy����UH��ATSH��H��}dH�%(H�E�1�H��tH�����H���v��H��}����H��H��t fHn�H�=M�|fl�H��t+H����H�j}H�E�dH+%(��H��[A\]�L�%C�L���ׄ��H��tWH�U�H��L������tDL�%>�L��谄��H��tH�U�H��L������u��=�}H��}u>H��t\H���j���L�%�}M��t0�L���bs����u�H��L���c���y��A���H���8����H�=����H��}I������H�������=j}H�=[}��H��������o�����w��ff.�f���UH��SH��dH�%(H�E�1�H��t'H���w��H�E�dH+%(u%H��H�]���[t��H�E�dH+%(uH�]����nw��ff.���UH��H���1�H��H���56}dH�%(H�E�1��PH�E�dH+%(uɸ������w����UH��SH�`�|H��dH�%(H�E�1�H��tH��H��8�H��聘�=*�|t(H�E�dH+%(uH��H�]��H�=L���0}��H�=	<褂��I��H��t<H���H�߹H���L�
H�P1��А��XZ��}�D��H�5��H���q�����5v��D��UH��H���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H�EH�����H�=5}H��(���f�H��P���)�0���H�����Dž ���Dž$���0H��0���H��t-H�����H�5/�������8���H��H���dH+%(u�����H��}H��H��u����5u��D��UH��AWAVAUI�͹ATI��SL��H��(D�
1}�U��A��dH�%(H�E�1�I!�M)�K�4A��1�����H����}I��H��u�l@t/I�I�H)�t[O�4'�}�L��H��L��讉��H��y�����8t�M�4�����L��L���k|��H�E�dH+%(u"H��(��[A\A]A^A_]�M��1��˻�������Et��DUH��AWAVL�����AUI��ATI��H��SH��H����L������dH�%(H�E�1�HDž�����m�L��H��0����.���L��������t@L������L���p��H�E�dH+%(��H����[A\A]A^A_]�f.�H����1�H������H�0���O������"L�������/L���Ӆ��H��H����H���v��H�{H��H�P��o���.H�������@p��A�Dž���H��`������������j{����t&D��������p��H�������q�������L��L���E�L��1�1�蹍��L��A���n�E��x�L��`���1�1�D��D���c���D����p��D���p����u�H����H������躃�����z���H������L��L�� ���HDž���L��H�������L��H�5 ��և��L��H�����H������H�����H�5%x诇��I��H����L�����L������H�����L���!s�����t\H�ٺ
L��L���ف��H���L���u��H������pn��H���u������D���y���������D���o�����DL����t��H������,n��H����t���Y���������|���E1�������o���L������������^����"q��f���UH��H��dH�%(H�E�1�H�E�dH+%(u�H�Ѻ������p����UH��H��dH�%(H�E�1�H�E�dH+%(u�1��n����p��f���UH��H��dH�%(H�E�1�H�E�dH+%(u
�1ɺ��)����dp��@UH��AWAVAUATSH��(dH�%(H�E�H�FH����L�H H�FI��I��H��I��M��H�P@I���H��u:H���H�O(H��H���I���H��tL�M�L��х�utL�M�I���H�sI�EH��t�B[|I��I)�I�EH��u6I��$�I�L$0H��I��$�I�EH��tL��L��х�uI�EH�sI�H�C(H+FI�1�H�U�dH+%(uSH��([A\A]A^A_]�DH�{(L��^1�1�L�M��@�H�CH��H��t�H�}���H�sL�M�H��t��B����o��@UH��AWAVI��AUI��ATSH��H��(dH�%(H�E�1�H���H���I��M��u0H���H�PH�GH���I��$�H��t
L��Ѕ���L��L���3�I��H����H�x(��H���H��H���I�@(H�CH��tL�E�L��L��H���L�E���u6H���H�pH�C H���H����L�E�L��L��H���L�E���txH�U�dH+%(��H��([A\A]A^A_]�fDM9���I�����H���H��H���I���H�CI��$�H��twE1��U�M�M9�t`I���uVH���H��H���I���H�CI��$�H���H���H�pH�C H���H����f�L���h�H��H��tPH�x(uIH���H��H���H�F(H�CH��t*H�U�dH+%(��H��(L��H��[A\A]A^A_]��1����f�H��t�H���u�H���H��H���I���H�CH���[���1�L��L��H��Ѕ��F����a����L��L��H��Ѕ��-����H����A�L�E�L��L��H���L�E�������E���������l��ff.����UH��H��H��H��dH�%(H�E�1�H�G�HLJ�H��H)�������H�H�E�dH+%(u�1���k����UH��SH��H��H�`dH�%(H�E�1��8�	H�C`H�E�dH+%(uH�]����Vk��fD��UH��H��dH�%(H�E�1�H���u3H�GpH��H�GpH���H�H��tH�U�dH+%(u��fDH�E�dH+%(u�1����j����UH��H��dH�%(H�E�1�H���Xu3H�GxH��H�GxH���XH�GH��tH�U�dH+%(u��DH�E�dH+%(u�1���pj����UH��H��L���dH�%(H�E�1�M��uIH���H��H���H���H��tL���H�GH��tH�M�dH+%(u�H��L���H�E�dH+%(u�1����i�����UH��H��dH�%(H�E�1�H�~(u6H���H��H���H�F(H�GH��tH�M�dH+%(u��DH�E�dH+%(u�1���pi����UH��AUATSH��dH�%(H�E�1�H�~(uqH���H��I��I��H��H���H�F(H�GH��t�Ѕ�uEH���H�pH�C H���H��t(H�U�dH+%(u5H��L��L��H��[A\A]]��@1�H�U�dH+%(uH��[A\A]]��h�����UH��H��H��L�G dH�%(H�M�H���H�qH���M��tH�M�dH+%(u�H��H��A��H�E�dH+%(u�1���Hh�����UH��H��dH�%(H�E�1�H���u;H���H��H���H���H�G(H��tH�M�dH+%(u���H�E�dH+%(u�1����g�����UH��H��H��dH�%(H�E�1��S|H)�H�9u2H���H��H���H�H�G0H��tH�M�dH+%(u��f�H�E�dH+%(u�1���Hg�����UH��H��dH�%(H�E�H�G8H��tH�M�dH+%(u��@H�E�dH+%(u�1����f����UH���H��AWAVAUI��ATSH���zI��H��XA�4$dH�%(H�E�1�I�E8H��t$L��Ѕ�uI�T$H��tI�E8I��A�4$H��u�1�L�=@�L�u�f.�D�#A����A����M��L��L��1��@��@裀��I�E8H��tD��L��L����Ѕ�uTM��L���L��1��@��@�b���I�E8H��tD��L��L����Ѕ�u1�L�{H��M���Q���H�U�dH+%(uH��X[A\A]A^A_]��e��ff.���UH��AVAUATH��(dH�%(H�E�1�H�~�L�.I��M����I�}��M�uM��taI�~uZI�6H��tH�}����H�}ȅ���H���H�PH���I�VH�WHH����H�}�L����H�}ȅ���DH���H�OHH�PH���I�UH��tQH�}�L���H�}ȅ�uRH���H�WHH��H���I�D$H��t0H�E�dH+%(u[H��(L��A\A]A^]��H��H���I�D$1�H�U�dH+%(u)H��(A\A]A^]�H�PH��I�UH���I�D$���!d�����Uf�H��AWM��AVAUI��ATSH��H��(H����L����dH�%(H�E�I�H���H��`���H�E�H��h���H��p���L��x���HDž���H������)E�)E�)E�)E�u+H�GpH��H�GpH���H�H��tH���A�ą��iI�GL�p@I���Xu/H�CxH��H�CxI���XH�CH��tL��H���A�ą��(L������L��L�����L��L��H��L�����H��H������A�ą���H�����H�����H��tH�@(H�E�H�M�H�U�L��H��H���L�E�H��H���H�E��=�A�ą���L�[hM���^M���XM����w�{�=�M|L�����L�����������'H����H�����7�{�J'H��E1�E1�jH������H��L��H����I����^_��L�����L�������M����I�FI�FL�� ���HDž���HDž���HDž���L�����L������I�F 1�D�����M���I9�M�~ M���L���:��I�GI�OH��8���H��t�Q(������q(9�t
�B��r���v�H������H��0���H�8��I�7H��(���H��0���H��H���H��tH��8�����H�����H�����L��H��L������w�I�H�{hL��L�����H��8�����	L��I��I�F H�@PI�FI�F ����I�FHDž���HDž���HDž������@M��L������D�����������[�{L9[ht&M��t!L��H��L��������L�����I�CH�E�H����uMH�C@H��tH��`���H���A��H�����H�E�dH+%(��H�e�D��[A\A]A^A_]�@L����H�M�H�U�H��L�E�L���R���u<H�C`H��t�H��L�M�L��M��H����H�����PH��������	ZY���U���A���e���f.�L�����M���XL�[h�����H�x ��H��8����4���������$�{���_��f���UH��AWAVAUI��ATI��SH��H��(L�vdH�%(H�E�1�I�~�M�>M����I���I�H��tUH�zuNH�2H��tH�U��
���H�U�����H���H�HH���H�JH�KHH���.H��H��х�u]f�H���H�KHH�PH���I�WH��taL��H��х�u0DH���H�SHH��H���I�FH��tAL��H��҅�t5H�U�dH+%(��H��([A\A]A^A_]�H��H���I�F�I�|$PuH���H��H���I�D$PM��t$I�EH��uH���H��H���I�EI�D$XH�CPH��t/H�U�dH+%(uLH��(L��H��[A\A]A^A_]��f.�1��D���f�H�PH��I�WH���I�F�T����]��ff.�@��UH��AWAVI��AUI��ATI��SH��H��HdH�%(H�E�1��FH���XH�E�H�E�f�E�u)H�GxH��H�GxH���XH�GH��t
H��Ѕ���A�UA�uH����I��H�����x!���p�E���u	�H���E�L��H��� �H��L��L�E�H��L��H�E��7�M���H�}��E�L�E��L����E�L�E����YH�U�dH+%(��H�e�[A\A]A^A_]��H���x�A�>t1���fD1��a�A�>u��E�E1�A�VA�vH��L�U���L�U�H��I����x!���PE1���u	�@��A��L��H��L�U��4�H��L��L�E�H��L��H�E��K�M���H�}��E�L�E��ԿL���̿�E�L�E�L�U�������M��t�}�tM���3���E���*���I��$�H�U�H�pH�E�I��$�f�E� ��H���]L�J(H����H�H(1��ffDA�>��M�������}������I��$�1�E1�H�pH�E�I��$�f�E� ��E1�H��tL�H(H��tiH�J(� I�D$XH���p���D�}�H��1�A��fA��`���f��@��@��	�L��RH��QL��AR��H�� ���L��M��I���f�� 1���M��E1�E1�����f�1�1��w����M�������H��L�U��D�L�U�M�������}������M����D1���L�U����nY��E1����fDUH��SH��dH�%(H�E�1�H�t1�H�U�dH+%(uGH�]����H��H��`����qR����tH�CH��uƸ��DH��d�����Q��H�C����X�����UH��AUI��ATI��SH��H��H��dH�%(H�E�1���	I�EM��$@�pI��$@H��u�f.�H��H�P�H�H�R9�r9�sZH�HH�H��u�I�}f�I�EL��AEH�9��A��$HH�E�dH+%(u>H��H��[A\A]]�x�	���5��|�1�H�����0�L��1����W�����UH��SH��L��@H��dH�%(H�E�H��xH��@H��u
�DH��H�P�H�H�R9�r9�sJH�HH�H��u�H�~f�H�FFL��H�9����HH�E�dH+%(uCH�]����H�E�dH+%(u'�5�|H�]���1��H�����0L��1���W��D��UH��AUL��ATA��SH��L��H��dH�%(H�E�1���	H��@@H��tH�C��@A9�s/H�[H��u�L���>�	H�E�dH+%(u%H��H��[A\A]]ÐD9�sH�[�DH�����eV��D��UH��AUI��ATI��SH��H��H��dH�%(H�E�1��+�	I��$PA�uI��$PH��u
�DH�ЋPH�H9�r9�s^H�HH�H��u�f�I�EH��L��AEL�)��A��$XA�H����	H�E�dH+%(u8H��D��[A\A]]���5��|�1�H�5�E1��j.�H��1���lU��ff.����UH��SH��H��L��PH���vdH�%(H�E�1�H��PH��u�}fDH�ЋPH�H9�r9�sFH�HH�H��u�f�H�L��GH�9�<���X�H�U�dH+%(u/H�]�����5��|�1�H�e��-1���L��1���T��ff.�f���UH��AUL��ATA��SH��L��H��dH�%(H�E�1���	H��P@H��t�CA9�s3H�[H��u�L�����	H�E�dH+%(uH��H��[A\A]]�DD9�s�H�[��T����UH��H��dH�%(H�E�H��PH��t�P9�s$H�@H��u�H�U�dH+%(u��f.�9�s�H�@���S�����UH��AWAVAUATI��SM��$@H��(dH�%(H�E�1�H��H��H�E��^�	L���V�H��t;H��fDH��I��L�k���L��L��H���+�L����L����O��H��u�ADŽ$HM��$PL����H��H��t(f�I��H����L��L��H�����L���O��H��u�ADŽ$XH�}���	L���nL��蘭I�|$莭I�|$脭I�|$�z�I�|$(�p�I�|$0�f�I��$��Y�I��$��L�I��$��?�I��$��2�I��$��%�I��$���I��$���E�L$tE��~"1�@I��$�H�<�H����A9\$t�I��$��ҬI��$��ŬE�D$dE��~+1�fDH��H��H��I�$�H�x�cDA9\$d�I��$�胬A��$���~>E1�I��$�K�T�I��H��H�{�U�H�{ �L�H�{�C�E9�$��I��$��,�A�t$h��~)1�fDI��$�H�[H��H�|���A9\$h�I��$���A�L$x��~<E1�fDI��$�L��I��H��H��I�$�H�{诫E9l$x�I��$�E1�蘫A�T$|��~i@I��$M��1�I��L���~&fDH�GH�<�H���Z�I��$L�9�H��I���>�M�$I�}�-�E9t$|�H�E�dH+%(uH��(I��$[A\A]A^A_]��P��@��UH��SH��H��H��dH�%(H�E�1�H�G8H�GH腿	�CP����H�E�dH+%(uH�]����O��@��UH��ATSH��dH�%(H�E�GP���tH�U�dH+%(�H��[A\]�H���������L�%�>�H�5�ML���M�������H�5�L���iM�������H�5ҾL���MM����tu�H�5g�L���5M����t]�H�5��L���M����tE�H�5��L���M����t-1��CP1��)���DL�c�H�5�BL����L����u�CP�����H�5��L���L����t��
����NN��ff.���UH��AVAUI��ATI��SHc޾H��H��dH�%(H�E�1��]��I���H��t>I�ޅ�~EH�<�1��f�H��H9�t'I�4H�4H��u�I���豨���
�E�uT1�H�U�dH+%(u
H��[A\A]A^]��M��f���UH��AWAVAUATSH��dH�%(H�E�1�H���t*1�H�U�dH+%(��H��[A\A]A^A_]�fDD�w$I��E����A�����Ic���\��I���H����E��~WE1�1��DI�����N�< �4��A�GM���M��/�߃�A�M���M�I����2A�GA9�u�E�u$�:���@�7A�E$A���_�����������hL��������ff.���UH��AWAVAUI��ATE1�S1�H��(dH�%(H�E�1��f�A��H���T�H��H��u�E����E�elA��D��L�e�L���L�����L�5ݻL�==�/@H��S1�L��L���-���x9�L��L�������x%H���݅H��H��u�1�L����I���1��
L���x������H�U�dH+%(u6H��([A\A]A^A_]Ë5C�|H�,��1��,$������¸���)K��f���U��H��AUATL��P���I��SL��H��dH�%(H�E�1�趋�Å�u"I�|$0�G��L����C��H��I�D$0�D�H�E�dH+%(uH�Ę��[A\A]]��J��f.���UH��SH��dH�%(H�E�1�H��tH�����t#H��9H�U�dH+%(uH�]����H�C���5J��D��UH��SH��dH�%(H�E�1�H��t
�G$H����tH�U�dH+%(uH�]����5�C$����I�����UH��SH��H��H��dH�%(H�E�1�諤H�{ 袤H�E�dH+%(uH�{H�]��酤�I��ff.�f���UH��AUATSH��dH�%(H�E�1�H���GH�_H���:H�54=H���X�����S�;i�2H�50�H����W�����CL�%���H��L���LG�����T�H�5$�H���0G�����XL�%oG�H��L���G�����D�#A��au
�{r�5H�5��H���fW�����(L�-���H��L����F����t[L�-r��H��L���F����t@L�-ò�H��L���F����t%A��p���{p���{c���L���J�=��|toH���|����{8�����{6�����@H�B���H�K�H�E�dH+%(��H��H��[A\A]]��L����H�=�|��@����y�1��@H�F���{m�����H�zw�DL�%���H��L���E����t��;su�{hu�C��0��	v"L�%��H�ߺ	L���_E����ID��;���H��g�/�����F����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H����F�����UH��AUATSH��L�g0dH�%(H�E�1�M��t$H�E�dH+%(uNH�ĘL��[A\A]]�@L��P���H����L������u�H�{0�C��L���4?��H��H�C0LE���"F��f���UH��ATSH��D�gldH�%(H�E�1�E��t!H�E�dH+%(u$H��D��[A\]�fDH�������u�D�cl���E�����UH��ATSH��L���dH�%(H�E�1�M��tH�E�dH+%(u$H��L��[A\]�H��� �����u�L������^E��ff.���UH��AWAVAUI��ATSH��(�u����dH�%(H�E�1�����Wd���61�E1��L��H��I��H�x�B9�L�I��E9edڃ�Hc�A��H���(V��I���H��H�����~Hc۾�H���E��A�EdE���H�E���~pDH�U�1�E1�A��H��I��H�zI���@Hc��&�I���I�A��D��D�4���?Hc�I��@D9��H�E�H�E�A9Ed��M���x`�E�A9��~THc�I�����H�U�dH+%(u?H��([A\A]A^A_]ÿ�-U��I���H��H��tA������������C��f���UH��AWAVAUI��ATSH��H���dH�%(H�E�1�A�El��~UI��E1�L�}��9fDH�]��;:u:H��L��H���R����tLH��A���F��H�|E9el~1�L���+=��H���u�1�H�U�dH+%(uH��[A\A]A^A_]�D�����B��@��UH��AWAVAUATSH��8H�}�dH�%(H�E�1�H���)I��H���H��I���xE���x�E�I��Hc��W�H��H����Ic�L��H��I��H��H�E��<��B�3=H�5�L���Q����H�E�uoLchtE����A��L���I��E1�Mc��I��M9���K�<>L��H���T@����u�H����>��H�E�H�M�H���J�8H�D�ZfDHc@|��~BH�M�D�e�H��L��A��L�H�E�Ic�H�E�I�~L���oP����t;H�E�I�� I9�u�H���V>��1�H�U�dH+%(uaH��8[A\A]A^A_]�fDIcI�N��~�I��L�<��
@I��M9�t�I�<$H�U�H���?����u�H����=��I�$H�M�H�D��A��f.�D��UH��AVI��AUI��ATI����S��H��dH�%(H�E�1��Y���At1�<uI�4$L���O��1҅�u
M�t$�H�E�dH+%(uH����[A\A]A^]��@�����UH��ATI��SH��H��H��H�3dH�%(H�E�1��!O����1���u	L�c�H�U�dH+%(u	H��[A\]��#@����UH��H��H���dH�%(H�M�1Ƀ�tz��tM������H�
�H���HE�H�U�dH+%(���H��H�ۯ�1��>��fDH�U�dH+%(u\�H��H�7�1��>��f�H�U�dH+%(u4ɉ�H�ǾH��+1��X>���H�E�dH+%(u�1���8?�����UH��H��dH�%(H�E�1�H�E���Rw��H��zH�8�H��H��HD�H�U�dH+%(u����>�����UH��SH��H�����H��(dH�%(H�E�1�H�u�H�u�H�E�����~H�E�H�1�H�U�dH+%(u
H�]��ø�������g>�����UH��SH��H����H��(dH�%(H�E�1�H�u�H�u�H�E��"���~H�E�H�1�H�U�dH+%(u
H�]��ø�������=�����UH��AVAUATSH��H�VdH�%(H�E�1�H��teI��I��L�% ~1�� @H����H�@A�F8�CH��H9�s4H��L�H�HH��tCv�H��uKH�@A�F�CH��H9�r��H�E�dH+%(uMH��[A\A]A^]�@H�xA�F�@�5�|L��1�1��I�U�v���DH�@A��e����<��ff.�@��UH��H�
.H��L�@�H��H��dH�%(H�U�1�@ H���HEʋPRD�HH��1��;��H�U�dH+%(u�H���<��f���UH��|H��AWAVAUATI��H��SH��8H�u�M�|$�A�L$E�D$E��dH�%(H�E�1�D�}��+;��Hc�E����I��E1��	fDE���E�E�uM�|$M�$A9�thD��L�M�I��訋L�M�H�}�D��I��H�;��PH�&�1�AW�:��Y^H�H�A��u�H�}�H���1��:��H�H��f�L��E��L�M�D��I���;�L�M�H�}�D��I��H��VH����P1�AU�P:��H�H�XZH�E�dH+%(uH�e�H��[A\A]A^A_]��#;����UH��H���L�@H��H��H�H1�dH�%(H�U�1�H�[���9��H�U�dH+%(u�H����:��ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���~�:�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���}�H:�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���݀�:�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H������9�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���}��9�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H��靁�H9�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H��齁�9�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���m���8�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H��靁�8�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H��齁�H8�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���^�8�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H��魃��7�����UH��H��H�p(H��H���HdH�%(H�U�1��PV�f�� f��҃���rRH�x�p �pL�HD�@1��`6��H�U�dH+%(u�H���H7�����UH��AVAUATI��SH��H��`dH�%(H�E�1��G@���GDL�GH�����G@���ƒ����s����Ƀ��ᵃ�x��҃��ⶃ�w���H����AP��rV�Q��L��RH��wP�s8�s0�C,P�C(P1��s �sL�KD�C�5��H��`H�H�U�dH+%(��H�e�[A\A]A^]Ð�W(L�u�H�w,L�m�L���ؗ��L��L���v���CDL�CH�{�����C@AP��ƒ����s����V�Ƀ��ᵃ�x��҃�Q����L���w���RH��v�ໃ�rP1�AU�s �sL�KD�C��4��H��@H��:����5��fD��UH��AUI��ATSH��dH�%(H�E�1��ȳH���L��I��1��o4��Hc�M��t7L��L���L�H�L���x?H�E�dH+%(u/H��H��[A\A]]�@H�yv�L��1��4��H�H���5��ff.���UH��H��AUATI��SH��dH�%(H�E�1���H����L��I��1��3��Hc�M��t3L��L���h%H�L���\'H�E�dH+%(u+H��H��[A\A]]�H��u�L��1��j3��H�H���^4��ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���
��4�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H��靘��3�����UH��H���H��H���HdH�%(H�U�1ҋPRD�HH�E�D�@1��2��H�U�dH+%(u�H���u3��D��UH��H��dH�%(H�E�1�H�E�dH+%(u	�H��靝�83�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���͟�2�����UH��H��H�5hLH�
��L��H��H��L�HL�PdH�%(H�U�1�H��#A��HD�A��HD�A��IE�VL�@�Q1�L��RH�t�v1��H�U�dH+%(u�H���^2��ff.���UH��H���H��H���HD�@dH�%(H�U�1�1�H����1��H�U�dH+%(u�H���1��ff.�f���UH��H���H��H��H�H1�dH�%(H�U�1�H�Y��0��H�U�dH+%(u�H���1����UI��H��H���dH�%(H�E�1��G�� uW�����GD�OH�
�L�-�H��H�'��L��P1��>0��ZYH�H�U�dH+%(����D��@u#��tf�GD�OH�
ˡL�С����tS�GD�OH�
��L����@H�
��H�y"�L��1��/��H��z���@H�
l����H�
D����0��f���UH��H���H��H��H�HdH�%(H�U�1�H�PR�PRD�HH�(rD�@1��E/��H�U�dH+%(u�H���-0��ff.�f���UH��H���H��H���HD�HdH�%(H�U�1�D�@
H�ڠ1���.��H�U�dH+%(u�H����/�����UH��AWI���AVL�u�AUATI��H���SH��H��hH�OL��dH�%(H�E�1��w.��Lc�M����L���3���I���XH�s��H��H����P(�f�����O(9�t
�B��J���v�H�}��߼��x5H�}�H�s�4��H�u�� �H�E�H��tL��L��H����I�L�������KD�C�1�H�ݟL���-���sH�{M��M��Lc��E�H�
~�H��x���袭�sM��M��H�H��x���H�
X��I��C�E�M�H��m�H�L�H�U�dH+%(u=H��h[A\A]A^A_]�f.�L��H�E��P����=���HwH+7�����.�����UH�
+�H��AVI��AUI��ATSH��H��dH�%(H�E�1����RwH���zH��H��H��HD�H����L��1��,���Lc�wH�
���Hc�H�>��H��L��1��b,��H�L�DH�U�dH+%(��H�e�[A\A]A^]���CH���K�H�ǙL��PD�K1�D�C�,��AXAYH�L��@�C�� ����@������CD�KH�
v�L���H���L��PH���1��+��^_H��@���L��L��H������L��2���f.�H�KH���L��1��f+��H�L�����@�CH�S(�K�RL��H��lf% f�������rP1��s �sL�KD�C�+��H�� H�L����f�H�KH�#��{���L��H����L����DL�KH�H�
PEL�CH�q�H�5ӷL��A��HD�A��HD�A��HE�H��H�sQRH��H�%m�P1��x*��H�� H�L�����f.��KD�K�L��D�C
H�8�1��=*��H�L�����H�KL�C�L��H���1��*��H�L������C L�C�L��H�0�H�
HEȋCH��H��PD�K1���)��AZA[H�L��^���fD�KD�CH�,�1��L���)��H�L��1���f�L��H����L�����DH�CH�K�L��P�CH�$lPD�K1�D�C�;)��ZYH�L��������tB�CD�KH�
̚L���E���f���tG�CD�KH�
��L�������H�
��H���L��1���(��H��]���H�
a���H�
p����)��fD��UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���-��h)�����UH��AWI��AVAUI��ATA��SH��H��(L�7H�ydH�%(H�E�1�I�V@H�U���H�CH�{�{�H�CH�;蛍H�L���,�H�U�L�{(H�D�c2�C1H���1A��tZA��t4A�����=��|�D�%J|�C0gL���XA���H@�=�r{��.�C0E1��*fD�=�r{��D�%|�C0kL���XA��L�����H�s(L��H�C��H��H�����P(�����O(9�t
�B��J���v�H�{E��uw�4H�C(uHGH+H�C(H�E�dH+%(u{H��(H��[A\A]A^A_]�f�A��u_�=��|�u�*����Hf�S01��H�C�fD�C�H�{�{���f.��H 1�f�C0�v����['���C0H1��f�����UH��AWAVA��@��AUI��ATI��SH��H��(dH�%(H�E�1��u�����u�L��I��H�H�x@�?�M��u:D8�t5H�U�dH+%(uGH��(L��L��H����[A\A]A^A_]�g����H�E�dH+%(uH��(L��[A\A]A^A_]��&��f.���UH��AWI��AVAUI��ATA��SH��H��(L�7H�ydH�%(H�E�1�H�AI�V@H�U��D�H�CH�{裲H�CH�;�ÊH�L���T�H�U�L�{(H�D�c2�C1H���A��tZA��t4A����=�|�D�%r|�C0gL���XA���H@�=�o{��.�C0E1��*fD�=�o{��D�%(|�C0kL���XA��L����H�s(L��H�C��H��H��tT�P(������O(9�t
�B��J���v�H�{E�����4H�s(uHwH+7H�s(�)�H�C�H�CH�CH�U�dH+%(udH��([A\A]A^A_]�fDA��uN�=��|�u�����HH�Cf�S0�f��[�H�{�o���f��H f�C0H�C��|$���C0HH�C�{���ff.�@��UH��AWA��@��AVI��AUI��ATSH��H��(dH�%(H�E�1�H�A�u�����u�L��I��I�EH�x@�F�M��uAD8�t��H��L��L�����I��M��u#H�CH�U�dH+%(u#H��([A\A]A^A_]ÐH�s(H�{�ӲH�C���#�����UH��AWAVI��AUI��ATSH��H��8dH�%(H�E�1��=|��H��t
����A�uL���[\I��M���RE�|$L���ŒH�=~�H��D��1��NI�UH��L��A������H�CH��tL�x M��t
I�� �@E1�H�5��{0HH��HD�1�H�=-���H�=|t L���?�H�=�|H�����H���'H�=|H��tIct$��LH���H�=�|H��tIct$�LH����L����A�EXf��C8����C�C4��x"I��HXH��tH���H��t
H�@���C8H�{H�J|H����H��t%M����I��H���4�H����H�{H�s(��H�=|H�CH��tH����H�p-��H��tG�1�H�U�dH+%(��H��8[A\A]A^A_]�@A�UA�uL���_I������H�CH��tWL�HH�C�x4�-L�e�� 1�� L��L�Q��;��H�=j
|L���b�H���i���f�H�=�
|H��ttH�CH��tk�x4L�c(uL L+`L���"KH���)���Lc-n
|E��t=H�F
|H�xH��t-DH�GI9�rL�I9����N�H��H��u�fD�K1������K1�����H��t�K1H�=�|u�����I�� I9�u(H�{@�K1�H����LL+H����@H�=A|�L�H�{H�������Ÿ�����E�������ff.���UH��H���dH�%(H�E�1���u�GuH�U�dH+%(u���H�����������UH��H���dH�%(H�E�1���t.1���u�GtH���H�U�dH+%(u%��f�H�WH�B�H����H����	���������UH��AWAVAUI��ATI��SH��H��H��(L�r���dH�%(H�E�1�L��@�u��u��f����u�L��I��I�EH�x@��M��uD�E�A8�t��H��L��L���0���A�D$XH�{H�C�C4H��t
H�s(莭H�CH�E�dH+%(uH��([A\A]A^A_]��G�����UH��H��dH�%(H�E�1�H�E�dH+%(u�����ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�� ����ff.���UH��H��H��dH�<%(H�}�1�H�}�dH+<%(u�H�zH��H���#�	�~��ff.�UH�r��H��H���dH�%(H�E�1�H�}��"-����xH�E�H�U�dH+%(u��1���� ��UH��ATSH�ĀdH�%(H�E�1�H���mH�5Vf{H���@H����$�
��|H��H�D�H��H!�1�H��H��H�����?H�����H��H��>u��H��H�Ћ��|L�e��dH��?L��)���H��H���B�5c�|I��1�L��H�h^1��I�H��H�� ��H��H�U�dH+%(��H��[A\]�DH�C�H��t�H��H�� ��H�� ��H�������H9�su��H��H��8u��H��H��������H9�������H�������H��H��x����
���H��H��x����8����f�H����;���@H����u���/�?�b���fD��UH��AUI��ATI��SH��H��dH�%(H�E�1��@L��L��H��� Eǃ�����ǃ�Hǃ�
����ǃ�
����H�E�dH+%(uH��[A\A]]�����ff.����U��
H��SH��dH�%(H�E�1��zuH��H��t=H���}?1�1�H���Dǃ�����ǃ�Hǃ�
����ǃ�
����H�E�dH+%(u	H��H�]����H�����UH��H��dH�%(H�E�H�H��H���H�E�dH+%(u�������UH��SH��H��H���
dH�%(H�E�1�H��tH���tH���
�tH����tH����tH�E�dH+%(u
H��H�]���B������UH��ATI��SH��H��dH�%(H�E�1���@���L��������A�|$uI�$H��I��$�H�E�dH+%(u	H��[A\]��	��f���UH��H��dH�%(H�E�1�Hdž�H�E�dH+%(u��@�����UH��AWAVAUATSH��(H�u�L�.dH�%(H�E�1�L9��	I��f�H�]�I9���I�UI�EfIn�L��fl�L��H�BH�AE��?A���M�����A���A���H�L�3I��H9]�u��@H�U�I�M��L��I9�tnI��L��H��� ���t�H�CH�fIn�L��fl�L��H�AH��I?���L��������A�u�I�H��I�����I��L9m�����H�E�dH+%(u7H��([A\A]A^A_]�DI�H��I���H�E�H�����L�m���8�����UH��AWAVAUATSH��(H�U�dH�%(H�E�1�H��tiH�I��I��E1�H�E�L�u�I�$M9�u�9�M�6M9�t0A�~u�I��H���%����u�I���u:I�D$I���I��I��L9m�u�1�H�U�dH+%(uH��([A\A]A^A_]ø�����n��ff.���U�H��ATI��SH��x���H��fo7�A�t$dH�%(H�E�1��h����H�H���H��`���H��`�����mH��t_H��H��L���n=���L��������A�|$t1�H�U�dH+%(u)H�Đ[A\]ÐI�$H��I��$��͸������ff.�@��U�H��AUA��ATI��H��h���SH��foR�A�t$dH�%(H�E�1��X����H�H��H��P���H��P����
mH��H��tQ�H8`H�=XD���ƀ���
��H��L��H���a<���L��������A�|$t!H�E�dH+%(u'H�ĘH��[A\A]]ÐI�$H��I��$������fD��UH��AWAVAUATI��SH�]�fHn�fl�H��(dH�%(H�E�1�)E�H��tsI��I��E1��*�H�U�I��H�E�I�LjH�H�PH�M9�t>A�t$L��D���kH��u�H�}�L�'H9�tD蓔L��M�$$H9�u�����
H��L������1�H�U�dH+%(uH��([A\A]A^A_]������UH��AWAVAUATL�e�SfIn�fl�H��HH�}�H�U�dH�%(H�E�1�)E�H����H��I��E1��L��M��I�ň�^�M�vL9u�u�foM�E1�)M��+fDH�U�H�ÈH�E�L� H�PH�I�FM9�tVI��H�E�H�ߋpD���jH��u�H�}�H�L9�t��{�H��H�L9�u����f�)E�@H�}�L������1�H�U�dH+%(uH��H[A\A]A^A_]��w�����UH��AWAVAUATSH��8H�U�dH�%(H�E�1�H��u#H�U�dH+%(��H��8[A\A]A^A_]ÐI��H��I��E1�@L��M��I�ƈ��M�mL9m�u�L�m�E1�fIn�fl�)E��+fDH�U�H�ÈH�E�L�(H�PH�I�FM9�tFI��A�t$H��D��iH��u�H�}�H�L9�tf��;�H��H�L9�u����3���fDL��L�����1������Y��f���UH��H��dH�%(H�E�H�H9�u�-DH�H9�t �xu�;pu�H�U�dH+%(u
��@1���������UH��AUATSH��H�dH�%(H�E�1�H9�tHI��I���H�I9�t8�{u�H��L���s����u�H�E�dH+%(uH��H��[A\A]]�f�1����w�����UH��SH��H��dH�%(H�E�1��%�H��sH�CH�����C���uJH�H�CH;BuՋC�p�s;s}/H�H�z H�C�H�{ �C��H��t)��sH�C�H�E�dH+%(uH�]���H�C����ff.�f���UH��AVAUI��ATI��SH��H��0H�~ dH�%(H�E�1�H�u�H�E�H�E��XL�3�E�����E�L�m�I9�tzL�u�M��t/H�{ 1���
L��ƉE��QI����u��|�E����tJH�E�foE�foM�I�D$ A$AL$H�E�dH+%(u(H��0L��[A\A]A^]�D�E��H�}��W�������UH��AWAVAUATI��SH��H��x��l���L�o��{���L��dH�%(H�E�1��r
����L�m�L�������L��p���M����Dž|���E1�L�m�H��p���H��L������E�9E�|<�`�L��L���m��tA���u	M9��t^L������E�9E�}&L�}�A�u�I�	u�L���d����E�9E�|�@E������|�������Dž|����^���f�I���t���{���tA���A�����DE�9�|����j����u�L��轇�Z����1����H�E�dH+%(�@H��x[A\A]A^A_]�fDH��p�����H�I��H9�ts��l���t-�L��L����l��t
M9����M�mL9�tA�}u�I�}	u�M�mL9�u�@H��H���t
�����H�H9��=���H9��u���f�I�}	tL��L���Nl��t	M9��tM�mL9�t�A�}u����I���t�A�}�Aƅ���f�I����6���Aƅ��)���DI�	�s�����1�L�������d���HDžp����o���D��p���fD��l����E1�E1�L�m�H��p���H��L�������E�9E�|�QDL�������E�9E�}<H�}����u�H9��u�H���t������DE�A9�u��u�薅�E��t E��uA��~���I�}	������H��p�����H�H9�u�Ff�H�H9�t5H9��u�H���t倽{���t
�x��ƀ�H�H9�u�ƃ��_���E1�E1�L�m�H��p���H��L�������E�9E��S�L�������E�9E�}BH�}����u�H9��u�H���tЃtI�����DE�D9�u��u�萄�E������E���
���A��t���H�x	�D�������H�	u��u�����	��UH��AWA��AVAUATI��SH��H��h�����L�oL��dH�%(H�E�1�����<L�u�L��������L�m�L��H��L�������E�9E��JM���vE���'L�}�A�t<DL��L���-i��t
M9����L�������E�9E�~,L�}�A�u�I�	u�L������E�9E��f.�L����L�+L9�u-�FfDL��L���h��t
M9���M�mL9�tA�}u�I�}	u�M�mL9�u�@ƃ�H�E�dH+%(��H��h[A\A]A^A_]��I�	tL��L���Fh��t
M;���L�������E�9E��L�}�A�u��@H���t�����t
����u��ہL������E�9E�}H�}�H;��t�L���v����E�9E�|�L���L�+L9�u�!���f�M�mL9�����M9��u�I���t����tA�}��Aƅ���f�I����6���A����u�L���,������I�������u�L����L������E�9E����L����L�+L9�u0�f���fDL��L����f��t	M9��thM�mL9��;���A�}u�I�}	u���I�	������u�L��芀�y���DI�������A�}t[Aƅ�����fDI���t�Aƅ��@1�L�����������E1����H�	�7����:���DI�}	u��h���@L���L�+L9��t���M���`���E���'����B���DI�}	�i����0�������ff.�UH��AVA��AUATSH��H��PL�gdH�%(H�E�1�L�������L�m�L�������L�e�L��H��L�������E�9E���E��u�L�����E�9E�}9H�}�H9��u�H���tك��u��~L����E�9E�|�L����H�H9���ƃ�H�E�dH+%(�H��P[A\A]A^]ÐH���t�u��~L���V�E�9E�}H�}�H;��t�L���9�E�9E�|�L���i�H�H9�u���@H�H9��t���H;��u�H���t�ƀ���H���t
�xtPƀ�H�H9��5���H9��u���f�H�	������1�L�������f���E1��r���DH�x	t�ƀ��L���H�H9�����E���W��������ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u�1�������f�UH��AWAVA��AUATI��S��H��XL�odH�%(H�E�1�L���<����3L�m�L�����������E1�H�]�L��L��H���b�E�9E��h�H����E�9E�~PH�}����u�H;��u�H���t������DE�D9�u��u��}H���>�E�9E��fDE����E����A��c���AƄ$�H�E�dH+%(��H��X[A\A]A^A_]�DE1�E1�H�]�L��L��H����E�9E��nfDH����E�9E�}XH�}����u�H9��u�H���tЃ�������DE�D9�u��u��4|H���\�E�9E�|�@E��t[E��uVA��e���L���p�I�$I9�u����f�H�I9�����H9��u�H���t�ƀ����L���(�I�$I9�u����f.�H�I9������H9��u�H���t�xt;ƀ���f�1�L�����������E1�����DH�	��������H�x	u������f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1��������f���UH��H��dH�%(H�E��G9G��H�U�dH+%(u���X�����UH��H��dH�%(H�E�1�H�E�dH+%(uɾ������fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�1�������f���UH��H��dH�%(H�E�1�H�E�dH+%(uɾ������fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�1��n����Y���f���UH�t���H��H��dH�%(H�E�1����H�`���HE�H�U�dH+%(u������D��UH��H��dH�%(H�E�1�H�E�dH+%(u�E1��1���.������UH��H��dH�%(H�E�1�H�E�dH+%(u	����\/������UH��H��dH�%(H�E�1�H�E�dH+%(u�A��1��F.�>���ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u��/���ff.���UH��H��dH�%(H�E�H�냵�F��aH��H��8H�D�`H��u�f�H�H��tH9pu�H�U�dH+%(u�����ff.����UH��H��dH�%(H�E�1��tgH��tbH�냵�F��aH��H��8H�D�`H��u&fDH�1�@:HE��f�H�H��t�H;pu�H�@H�U�dH+%(u��DH������ff.���UH��H��dH�%(H�E�1�H��tHH�냵�F��aH��H��8H�D�`H��u�f�H�H��t
H;pu�H�@H�U�dH+%(u��D1����o���ff.�@��UH��H��dH�%(H�E�H��tvH���>�@:��NL�FH��H����	tHc��H9���H)�I��H��t6H�냵�F��aH��H��8H�D�`H��u
�H�H��tH9Hu�H�@fDH�U�dH+%(u7�����	u��NL�FH��H��Hc��H9�}	I�����1���}���ff.�f���UH��AUATSH��H��H���dH�%(H�E�1�H��t1�S0��~jE1�E1��	f�H���L�A��I����@D;c0|�H���H��t4�C0��~-E1�E1��DH���L�A��I����K@D;c0|�H����UH�E�dH+%(uH��H���[A\A]]�U���f.���UH�=]mH��H��dH�%(H�E�1�H�u��R��
w�|�����E���
)��
1��H��tqH�P�H��thH��H��H�� H���|H��0�H�¸H��H��8uH����H��H��<u��H��H��H��>u��H��H�ҸH��?)�H��H�U�dH+%(u%�����d���fD���������UH��H��dH�%(H�E������H9�t=1�H��uH�U�dH+%(u?��DH�W�H��u�Y�|H�GH���������=�|H��H�GH���������UH��SH��H��H��dH�%(H�E�1�����H��x�1�H�U�dH+%(u#H�]��Ë5��|H��:1�1�������������f���UH��H��H��SH��H�XdH�%(H�U�1��U��H��x�1�H�U�dH+%(u#H�]��Ë5E�|H��:1�1��1���������5���D��Uf�fAn�H��AUI��H�=S��ATA��S�ˉ�H��xfnMfnUdH�%(H�E�1�)E�H�� )E�fb�fHn�H����)E�)E�fAn�fb�H�E������fl�H�E�E�fHn�fl�)�p���H9���H��ueI�M8�5o�|H�hj1���X�I�u8��H�}�D��H�]��A�	H��H��p���L���}1H�U�dH+%(uWH��x[A\A]]�DH�A�H��u7�)�|H��H������@�k���H���
�|H��H���`���D1��T�������@��Uf�H�����H��ATSH��H��pdH�%(H�E�1�H�[)E�fHn�)E�H�G��)E�)E�fHn�H�E�fl������H�E��E�)E�H9���H��u\H�K8�56�|1�L�e�H�)i���H�s81�H�}�1��
�	L��H�u�H���I0H�U�dH+%(uSH��p[A\]�H�A�H��u7���|H��H�����;���H���ڱ|H��H���i���D1��]������@��U1�H��AVI��AUATSH��H��dH�%(H�E�1��~/t�N,�S(H�sH�;�pI��H�����{.ucH�{tt���I��M����H�{L��L��L��A�F�L�����L���2�1�H�U�dH+%(udH��[A\A]A^]�D�{/u�H�{���I���@H�;u�H�{�{����{,u�H�{H��uҀ{-u��a���L��������������UH��AUATSH��H�dH�%(H�E�1�H9�t`I��I���H�I9�tPH��0H��tH������u@H��0H9�0t�I�]�����H�U�dH+%(uH��[A\A]]�D1���@I�]����D��UH��AUATSH��dH�%(H�E�1�H��tOH�I��I��H9�u
�;H�I9�t0�{u�L��H���k��t�H�U�dH+%(uH��[A\A]]Ð1���������p���UH��AUATSH��dH�%(H�E�1�H��tOH�I��I��H9�u
�;H�I9�t0�{u�L��H���k��t�H�U�dH+%(uH��[A\A]]Ð1�������������UH��AVAUATSH�� dH�%(H�E�1�H��tl�I��I��H�}�H��e������xy1�L�-�eH��I9�t9E��H�M�1�H�}�L���[����x?H�}�H���:�H�E�H�E�I9�u�H�E�H�U�dH+%(uH�� [A\A]A^]�DH�}���1����&�fD��UH��AVAUI��H��H��ATSH��dH�%(H�E�1�����I��H��t]I�]I9�u�MDH�I9�t@�{u�L��H���iA�ą�t�L����H�E�dH+%(uH��D��[A\A]A^]ÐE1���A��������~�ff.���UH��AVAUI��H�}�ATSH�� �u�dH�%(H�E�1�����I��H��t\I�]I9�u�L@H�I9�t@�{u�L��H���iA�ą�t�L�����H�E�dH+%(uH�� D��[A\A]A^]ÐE1���A����������ff.���UH��AVAUI��H��H��ATSH��dH�%(H�E�1����I��H��t]I�]I9�u�MDH�I9�t@�{u�L��H����hA�ą�t�L��� �H�E�dH+%(uH��D��[A\A]A^]ÐE1���A���������ff.���UH��AVAUI��H�}�ATSH�� �u�dH�%(H�E�1��o��I��H��t\I�]I9�u�L@H�I9�t@�{u�L��H���hA�ą�t�L���p�H�E�dH+%(uH�� D��[A\A]A^]ÐE1���A��������n�ff.���UH��H��dH�%(H�E�1���tD���1���x8�����x.H�H9�u�:f.�;�uH�H9�t ;�t�1�H�U�dH+%(u��D������@��UH��H��H���dH�%(H�E�1�H��uH�H9�t�HP(H�H9�u�H���H�E�dH+%(u�H����t�@��U1�H��H��dH�%(H�E�1�H�HLJ�H9�tHP(H�H9�u�H���H�E�dH+%(u�H�����@��U1�H��H��dH�%(H�E�H�H9�tDHPXH�H9�u�H�E�dH+%(u�H��������UH��AWAVAUATSH��H�dH�%(H�E�1�L�c0L�k(H9�tEI��M��L�5�/�)D�5f�|L��L��1���P�H�I9�tL�C0M9�u�H�I9�u�I���A��A��AE�H�U�dH+%(uH��[A\A]A^A_]���ff.�@��UH��H��H�?dH�%(H�E�1��G:uH�E�dH+%(u"�1��f�H�E�dH+%(u�鋔��fD��UH��H��H�dH�%(H�E�1�H�H9�t*�J:�@H�H9�t�P:1ʃ�t�1��f��H�U�dH+%(u���5�D��UH��H��dH�%(H�E�H��@:����H�U�dH+%(u�����@��UH��H��dH�%(H�E�1�H���H�E�dH+%(u�������UH��AUATI��SH��XH�_dH�%(H�E�1�H����H���h�����L�m�L�������xwH�]�L��L��H������E�9E�}!D�u�H�}��H������E�9E�|�L�����I�\$I9�tf�H����H��� H�[I9�u�L�����H�E�dH+%(uLH��X[A\A]]�fD1�H���d�����F���DI�\$I9�t�fDH����H�[I9�u�����UH��AWAVAUATI��SH��dH�%(H�E�1���%I��$�H��t4A�T$0��~sE1�1��I��$�L��I����/A;\$0|�I��$�H��t;A�D$0��~2E1�1��f.�I��$�L��I����K/A;\$0|�M��$�M��$�L���DL���DL�����I�<$H�I9�t8H�GfHn�I��fl�H�CH�HLJ��jH��H�M9�u�I��$�
A�D$H��tH���7DI��$�
�*DL���"DL���DL���LH�E�dH+%(uH��L��[A\A]A^A_]�����D��UH��H��dH�%(H�E�1�H��tH�E�dH+%(u��;���H�E�dH+%(u����f���U��
H��ATSH��dH�%(H�E�1��HCH����H��H���G
1�1�H���T�ǃ�����ǃ�Hǃ�
����ǃ�
����腸H�5�H�߄�H���HE�����uE�{~"L�#I9�t�L��1��f=M�$$I9�u�H�E�dH+%(u"H��H��[A\]�f�H���8����1��������U��
H��ATSH��dH�%(H�E�1��EBH����H��H���D1�1�H���QfoM�1�ǃ�����ǃ�H��x�����H��h���H���sHǃ�
����H��`���ǃ�
����H��`�����>I��H��tbH��H���^A��$�I��$���A��$��{t#H�E�dH+%(u3H�ĐH��[A\]�DH�H��H�����H�����1���t�@��UH��AUI��ATSH��dH�%(H�E�1�H�(��I�]I9�tyf�H���4H�I9�u�I�]H��I���L9�u�W�H�I9�tHH���H���H����A�ą�yۉ��L������������fDI��I���f�E1�H�E�dH+%(uaH��D��[A\A]]�H��C����|�H��H��t+�s�I��H��tL��H��H���YL���|�H�����A���f����8����UH��AWI��AVA��AUI��ATM��SH��H�� ���H���dH�%(H�E�1��^���e��H��(����J�������m���������`����E���`1������ �������,�������(����1����H�5�W�1��t�����$����i���(����H�������Ã��G�����
��������M��t2H��8����1�1��H�H��0����
L��0����E��Y�I�}����$��������(�������� ����H��������H�����	����,�����1������,����� ��������1�H�U�dH+%(��H���[A\A]A^A_]�f����Q����@I�}�O���I�}�D���A�},�9���I�}�.���H�{(H��tY���1��������I�?L������M���N	���'���������
��H��������	��������O���H�=S|A��1�H�
T[H�%�����(�������,����}��� ����r���$����g�������ff.�@��UH��ATSH��H�����dH�%(H�E�1���%E1�H�E�dH+%(u=H��D��[A\]��H�u��E����A�ą������������������UH��ATI��SH��H��H�?dH�%(H�E�1��{ty��G:���FH�NH��H����	��Hc��H9��H)�H��H��t8H�냵�F��aH��H��8H�D�`H��u���H�H����H;Pu�H�xH����L���~��u	�=&�|uLH�U�dH+%(��H��[A\]Ã�	u��FH�NH��H��Hc��H9�}gH���_���fDI�L$ H��t�H�냵�F��aH��H��8H�T�`H��u��H�H���x���H;Ju�H�R,I��$��a���D���R����I�f���UH��H��H��H��H�?dH�%(H�U�1҃xtxD��G:���VL�NH��H��A��	��Lc��L9���L)�I��H��t5H�냵�F��aH��H��8H�D�`H��u�eDH�H��tXH;Pu�H�xH��tIH�E�dH+%(uP�H���Q��A��	u��VL�NH��H��Lc��I9�}K���}���DH�E�dH+%(uɸ���5��D��UH��AWAVI��AUI�պ�ATI��S��H��@�����H��dH�%(H�E�1���I�ǃ�
����tJ����L��H���L��L��1��jH�E�dH+%(�
H�Ĩ1�[A\A]A^A_]�H��<���H�=b"I��g���x�Hc�<���L�K I��I9�r�L��H�a"L��L��1���f.�L��H�� L��L��1������2�Hc�L��H��QH)�A��L�1���A��EHc�L��H�0!1�H)�L��L��D��H�N!�1�Hc�H)�I�|�r�����DHc�L��H�� 1�H)�L��N������D��UH��AWI��AVAUI�պ�ATA��H��@���SD��H��H��dH�%(H�E�1��c�I��I�G8A��tDL��H��H��L��1���H�E�dH+%(��H�Ĩ1�[A\A]A^A_]�fDH��
H��<���H�=�OI���˼L��E��H��D��<���H�O!L��1��m���<���A��D9�~Ic�H��!1�H)�L�H���E��k���Hc�H��D�1�H)�H�k!L��#�A���i��f���UH��AWAVAUATSH��8H�dH�%(H�E�1�H�E�fHn�H�E�fl�)E�H9���L�;I��I��H9�u�yI�M9�tJL��I��H����L��I���׍I9�u�H�CH�H�U�H�AH�H�E�H�]�H�H�CH�I�M9�u�H�E�H�u�H9�tI�UH�M�L�hI�EH�H�JH�E�dH+%(uH��8[A\A]A^A_]��o��ff.�@��UH��H��H�dH�%(H�E�1�H9�t!H����H�H9�t���t�H��H�E�dH+%(u�H��������UH��H��dH�%(H�E�1����u'H�H9�t@H9�t+ƀ�H�H9�u�Ɔ�H�E�dH+%(u��@H�H9�u���������UH��SH��H��(dH�%(H�E�H�H9�tH���fDH�H9�t���t�H�Ѓxt^@��H�����H��t5���u,H�H9�t@H9�t[Ƃ�H�H9�u�ƀ�DH�U�dH+%(u;H�]���H�x	u�@��t�H��H��H�E��ZH�E����H�H9�u��������UH��AUATSH��H�dH�%(H�E�1�H9�t)I��I��f�H��tL��H���K9��u
H�I9�u�1�H�E�dH+%(uH��H��[A\A]]��;��ff.���UH��ATSH�����dH�%(H�E�1�H���H��t(H��A���Qw7���'����fDH�E�dH+%(�qH��[A\]�@��uc��u�LJ��O0��~�E1���H���L��H��L)�H���|��x1�1��	$@�����u��K0I��D9���x����Rv|����D����^���fDLJ��O0���C���E1��
fDH���L��H��L)�H���|��x1���	$@����������K0I��D9����f�������LJ�������������LJ�����H�
�G|��H�=�J�s��au|�����O��ff.�@��UH��AWAVAUATSH��(�U�H���dH�%(H�E�1�@��HD��H��tBLce�L��H��L)�H��H�H�E�dH+%(��H��(H��[A\A]A^A_]��HcG0I��A��H��H��H)�H���s1H��H��t�A�V0��~YA��1�H�
����H�߉‰E�I���A�~0~5A�f�L��U�I���A��H�
H���L���xE;~0|�E��t-A���I����������L���������DI������������UH��H��dH�%(H�E�H�H9�u�DH�H9�t�@8 u�1��fD�H�U�dH+%(u�����D��UH��ATSH��H��dH�%(H�E�1����tH�E�dH+%(u%H��[A\]�fDL�#H���AƄ$����-��ff.�f���UH��AWAVI��H��AUATI��SH��(�U�dH�%(H�E�1��ۆ�5�s|�H��HH��D���H��1�豭M�>M9�tiA��;�L���؆��t&�}�t
E��tL����H��L���&�AƇ�M�?M9�t&H��M9�u�L��薆A�ń�t�E1���f.����u
ǃ�H�E�dH+%(uH��(H��[A\A]A^A_]�������UH��AWI��AVAUI��ATI��SH��H��(dH�%(H�E�1���?fH�E����H�5�GH�����A�ƅ����CH�{����<,�����H��H�����,H�����H������H��H�E�1��X�H�U����,�zA�EA�$��H������@�d�R���D�wA��:�C���H�OL�e�1�H��L��H�M����H�M�A�EL�m�L9����,H������H��t3I9���I��1�L��L������A�H�E�I9����8��H�E�dH+%(��H��(D��[A\A]A^A_]��1��H���a���x=A�EA�$�����L�b1��L���5���xLA���f�H�ً5q|H��*1�1���R�D�0A������A����I���L��������A���4�����UH��SH��dH�%(H�E�1��:uH�E�dH+%(u9H�]���f.���������x�H�E�dH+%(u��H�]���w���b��f���UH��AUATSH��dH�%(H�E�1����tSA��A��1�H��A���#���
��xGD���
D���
1�H�U�dH+%(uOH��[A\A]]�@�5�o|H�S����ǃ�
�����5�o|1�1�H�T蟩�����������UH��H��dH�%(H�E����
���H�U�dH+%(u���f��fD��UH��H��dH�%(H�E�1�Hc��
��x"H�WP�����H��LJ�
����HLJ�
����H�E�dH+%(u�1�������UH��ATE1�SH��H�����
dH�%(H�E�1����t�H�5v���A��t H�E�dH+%(u/H��D��[A\]�D���
�5�n|1�1�H�A�l����u��D��UH��AWE1�AVAUATSH��xdH�%(H�E�1�Hc��
��x>H�WPH��L�4�A�Ff��t)�u]�tI�����I�ǃ�
����Hǃ�
����@H�E�dH+%(��H��xD��[A\A]A^A_]�1�fA�F����f�I��E1�H��{���)E�H��h���)E�)E�)E����
H��h��������A�Dž�����{���<
������B�D-�I�UI��>���5<m|H�E��L�r�A�?H��`���H��1�H��A�
�H��`����H�5��R������H��`����H�5�A�2������A�$E���yD���u������S���jE1��5�l|I��?�O�����{���
H���L�LA�LD�H�E�H�;AH��`���H��1��M�M���:���E����E�,$A���]�A���-E���A���*�E�H�U����|< ���5�k|1�1�A�����H��@�֥A�$�P���vJ��tF���
���t;�H�5p������u%���
�5�k|1�1�H�^艥f�A�F�����Hc��
���v���H�SPL�4��H���f�L��I�����DA�$�q������
�5(k|1�1�H����x����A�E����5����5�j|D��1�H�@�ߤA�$����fD�E�ƅ���Dž{�����t=< �����f�}�-v�5f�}�-g�Mf�}�-F������}������ƅ{���L�+E1�L9������H��;|H��h���L����M�mL9�u�A�$E1��k���DH��`����H�5si�����tzH��`����H�5U��d����u1A�$�1���A���f��������E���tH�U�����H��`����H�59��������A�$���A�$�5�i|�H��>胣���1�H�����H���5ki|1�1��^�����1�H������H�����L�;H�BH��h���L9�t(I��tH��h���L���*��u^M�?L9�u�H��h���1�1�E1��5�h|H���A�$����H��`����H�5�j�*��������A�$��H��h���1�H��A��uK辿��L�5�I���5�h|1�1�H��=E1��w�A�$����}������ƅ|�������裺��L��변}������ƅ}�������?��ff.�@��UH��AWAVAUATSH��hH�}�H�u�dH�%(H�E�1���t0E1�DH�E�dH+%(�
H��hD��[A\A]A^A_]�H�E�H�Ӻ
H��H��H�E����H�U��:�(H�P��H9��H�M��A4��u��;�GI��E1�H�]�L�u�L��H�5�<L�m�M��L�}��
f.�H��1�M��L��L��L����������E�9E���LcE�E��� ���M�H�SH�5J<A�<$u��(I��H�]�H�U��"H�U�H��H�E���H�׾H�U��|��H��H�E�H�xH�����;�?H�U��L�e�E1�L�m�H�5�;I��A��H��x���H���f�I��L�E�H�U�1�L��L�����������U�fnM�fn�fb�9U���HcE�fB������E��uB9T����I�E1�I�GA�}H�5N;u�L�e�H��x���M9���H�]���H�S����C�ƃ����H�}�A��1��A��H�E�D�@E����H�M�H�H���
H�@H�M���A4���f�H�E��@4���A���H�E�D�E�H�x�L!D�E�H�}�D�E����D�E��G����A����5����x���8A��A��D�E������5e|H�X:1�H��1���D�E�뎋xD�E����D�E��y���A���������A���s������UH��S1�H��8dH�%(H�E�1�H��t^H�Wf�1��B+H�G HcЉ��)E�Hi��Mb��H��&)�Hc�i��H�M�1�)�H�U�H�Hi�@BH�E��s����xH�E�dH+%(u;��H�]�����k���8�������5d|1���H��H�g91����������UH��ATSH��0dH�%(H�E�1�H��t!H��H�?1�HcSH�GPH���Pf�H��u$1�H�E�dH+%(��H��0��[A\]�@L�c �A�������5^c|1�1�H����J�H�CL��H��H�P�H9���I��L��H��H9�s�H�S�{f�1�B��B+D��L�c 1�HcЉ�)E�Hi��Mb��H��&)�Hc�i��H�M�1�)�H�U�H�Hi�@BH�E�������&�������8������5�b|1���H��H�81�藜���f�軽���5�b|1�1�H��I���q�L��H�CH��H9������5���f�f�{1�1�)E�H�U�f�)E��p����x����f��{���8�����5b|H��71�H��1�������@��UH��SH��dH�%(H�E�1�H��t7H��H�?H��t,H���H�E�dH+%(u)H��H�]����H�E�dH+%(uH�]������ff.���UH��H��dH�%(H�E�H�H9�u�-DH�H9�t 9��u�H�U�dH+%(u
���1����'�����UH��AWAVAUATSH��L�?dH�%(H�E�1�L9���I��I��I��1��FH��L9���L���H�
7xI��Hc�L��H�%�1�H)�L��W�M�?�M9�tMA�t6L���~H���f����u�H��L9�syL���aH�
��I���DI�	u�M�?M9�u��H�E�dH+%(uNH����[A\A]A^A_]�Hc�H�
�wI)�I�H��5L��L��1������H�
3���1�����ff.���UH��AWAVAUATSH��L�/dH�%(H�E�1�L9���I��L�=15�
@M�mM9�twL���rI��L9�t�H��H��t�L�����H��t�L���/f�L9��u�H��H���rǃ�H�H��t�I9�$�u�M�mM9�u��H�E�dH+%(uH��[A\A]A^A_]����ff.�f���UH��AWAVAUATSH��H��8���H��0���dH�%(H�E�1�H���zH��H��豷I��H���cL�#L9�uE�.fDL�x0L��L����L��H��H��苼��t?H����M�$$L9�8�����L����
I��H��tv�xu���I���fDL��@�����L��L��L��(���芭L����L��(���M�H��H�1�PH��0���1��5�]|�ƗXZ�h����蓱L��H��I���L��H��H���ǻ���8���L��@�����L��L��L��(�����L���iL��(���L�Ι�n���fDH�E�dH+%(u7H�e�L��[A\A]A^A_]�H�E�dH+%(uH�e�[A\A]A^A_]�����D��UH��AWAVI��AUATSH��(dH�%(H�E�1��:f�E��+����I�L�=b�I9�u�fDH�I9��|H���Do��t�L���/L�����H��uϾ:L�����I��H���~�L��H�� 1�H�}�M��M�ML����#����u/A�E:H�I9�u�f�H�E�dH+%(u:H��([A\A]A^A_]�f�H���Թ��H�E�H���<���@L�m�������f���UH��AWAVAUATI���SH��(dH�%(H�E�1������E�A��$�
����E��A�D$0�����E�E1�E1��fD�E�I����E�A9D$0��I��$�L�H���E��u�� fDH��L����H��A��H���	I��H��t>L��L��裿��H��tH��H��u��5�Z|H�m1�1��̔�f.�H����S���E�������}�����H�E�dH+%(u0H��(1�[A\A]A^A_]þ�L���P���A�T$0����������i���f���UH��AVI��AUI��ATI��SH��H��dH�%(H�E�1��F*tLA�vH���H��H��tRL��L��L��股��1�H�U�dH+%(u2H��[A\A]A^]�@�5�Y|H��1�輓�K*뚸�����躺��f.���UH��H��dH�%(H�E�H�H9�t+��H8@�@@H��H��H�H9�u�H�E�dH+%(u���N���ff.���UH��AUATSH��dH�%(H�E�1�H����H���o����u<�{eL�#L9�u���M�$$L9���H�S(H�sL����T��y�H�����������H�U�dH+%(��H��[A\A]]�@�kmL�#D��L9�t�L��D���M�$$L9�u�H���,����b����ǃ�
1�H���
H��H�c����>�����g���1��m���������H���K�����D���L�#L9�u�f�M�$$L9�t�L���2��t�����������UH��SH��dH�%(H�E�1�H��t?LJ�
H��1�H���
脹��H�E�dH+%(u*H��H�]������H�E�dH+%(uH�]����f���fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�1���-���ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�����ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�H��I�оH�<,1�霶��藷���UH��AVAUATSH��H�$H�� dH�%(H�E�1���H���پ��H���H��L�-�+fDH���Ⱦ��H�����xu�x.L�`uA�|$t׀x.u!A�D$�.9�uA�|$t�f.��t�L��M��L����H��1�L���|�H����H����L�������n���L����H�=P+�	L�����L��A���X���E���?���A�H���q���H�E�dH+%(uH�� D��[A\A]A^]��E1����>���E1���f�UH��AWAVI��AUI��ATSH��H��dH�%(H�E�1��G8�pu_�O8����1�E1�E1��C:�������8��6E����H�E�dH+%(�,H��[A\A]A^A_]�� ����`�@���A�L�=ϰL��hL��1�H)�L���AċK8Ic����ux�C:�A���Z���fD��Z���E����E�|$L��1��GIc�H�_�H)�L���E���-���Mc�C�D>�:����@�A���L��H���1�H)���L�A�L�j)�[��A����fDE��uA��E��Ic�L��H1�H)�H�ίL���A��C:�1����Mc�L��G1�L)�K�<&H���Mc����C�D>�:�m���f��A�L�=w�L��uL��1�H)�L���A�C8@�����Ic��{����H�r�I�~�k1�L�=3�L����D�`�C8Ic��t��@�`����f��O8A�����������E1�E1����聳�����U�W�H��H��dH�%(H�E�1���w
��H��0zH��H�U�dH+%(u���:���f.���UH�5ޘH��SH��H��dH�%(H�E�1�������tAH�5�'H��������t>H�5�'H�������1���t7H�U�dH+%(u/H�]���f����f����f����蔲��@��UH��H��dH�%(H�E�1�H�E�dH+%(u���_���ff.�@��UH��H��dH�%(H�E�1�H��tH;=	�{r2H�=�{H��tH�5��{H��tH���{1�H�U�dH+%(u	�ø�������f���U���1�1�H��H��dH�%(H�E�1�H��H����ƒ�@u��H�U�dH+%(u��舱�����UH��H��dH�%(H�E�H�G(�ut�@tyH��H��H�ƃ���H��H������H��H������H������H��Ƀ�H�������DΉ���H�E�dH+%(u��D1ҹ�պ������������ΰ��ff.�UH��ATSH��H��dH�%(H�E�1��=�N|tH�gX�����=�N|tH�c0�=�N|tL�c(A��@�A�����={N|t�Cl�=jN|t�c;��Cl�=UN|tH��P��=CN|t�c:H��`H��t	���uv�=%N|tH�cX�?���=N|t�C8uf�=N|t�c;߀=�M|t�c;��=�M|tH�cX�����=�M|t�c:�H�E�dH+%(uxH��[A\]�fD�c:��f.�H�c0��f�A������H��L�c(�������I��@��H��L�c(���A��������"���f�UH��AWAVE1�AUI��ATI��SH��H��(H��dH�%(H�E�1�H��tH�=�#謽����A��H���H�=hI|H��tH��`
H�UI|H��HD��)e��I��H�C(� �jA�UA�|$\f�S|t�K:@A�|$]t�K: A�U�����t_E��u8H�E�dH+%(��H��([A\A]A^A_]Ë5.M|H��1�1����5M|H��1�1����K:@�fDE��u�L�s(A���RA�� �%I��$���L��A��h
L��M��H�E��H�U���I��I���w�L9���L���6
L��I���k�5yL|H�6�1���1�I��M��L	c`�X��gfDI�|$xupH�I��C8uj����H�CX�����DH�� ��H��H�C(H�E����H�E��r���@��H	C`A�E�K:@�Ch����H�I��5�K|1�1��…A�U�]���f�I�� ��H��L�s(�&�������I����H��L�s(������������H��H�C(����#����`�����U��H��H��H�w(dH�%(H�M�1�H��tH�E�dH+%(����D��H	�H��H�w(�y��uu@��@txH��H��I�����H��H�����H��H�����H����A��I��Ƀ�I��E�A����ADȉ������Y���1ҹ�ݺ������������v���fD��UH��H��dH�%(H�U�H�W(��uH�E�dH+%(����f.�����H��H!�H�w(�y���us@��@tvH��H��I�����H��H�����H��H�����H����A��I��Ƀ�I��E�A����ADȉ������R����1ҹ�ߺ�����������膪��fD��UH��ATSH��H��L�g(dH�%(H�E�1�L���@@��t0H��uKA��t_H�K0H�E�dH+%(ugH��[A\]�DH��u�I��@��L�g(�����DA�促�L�g(�l���A��u�I����H��L�c(�I�����©��f���UH��H��H��dH�%(H�E�1�H��tH�=f�]�������H�U�dH+%(u���r���f���UH��AUA��ATI��SH��H��dH�%(H�E�1��˴E��H�=r�����,���H��Hǃ8����H��HH���Hǃ�H��@H���H���H���H�� Hǃ�fHn�H��0fHn�fl�ǃx����fl�� �0���{I�t$1�1Ɂ���H��H����ƒ�@u��H�߉����ƃ�f�Hǃ�Hǃ�ƃrƃv� H�E�dH+%(uH��[A\A]]��������UH��AUI��ATA��SH��H�=ґ{dH�%(H�E�1��H��H��tD��L��H���X����{t"H�E�dH+%(uoH��H��[A\A]]�DH�CH��
uI�}u�fo��C 뿐H��u/H��H�?���H�=L�c���H��HH�m�H��@�H��t���?���ff.�@��UH��AVAUATSH��L�&dH�%(H�E�1�L9���I��I���/f.�I�EfIn�I�]fHn�fl�H�M�$$M9�t[�(�!���H��H��t>�Ao$�AoT$PI�D$ �{H�C t�I�|$茟��H�CH��u�H���K������@1�H�U�dH+%(u
H��[A\A]A^]��M���ff.�f���UH��AUATSH��L�-8D|dH�%(H�E�1�M��tdH��I��L��薪��H��1�H��tI9�t'�{�,t!H�U�dH+%(u6H��[A\A]]��L��訨��H����,������	���1��觥�����UH��H�
zH��H��H��H��H�@dH�%(H�U�1�H��	wH�D"zH��H�BH��HD�H�E�dH+%(u�H��f1�����/���ff.�@��U��@��H�NH��H��dH�%(H�E�1����H�H#���H�U�dH+%(u���Ҥ��f���U@��H��M��H��@��H��H��dH�%(H�M�1�H�
\zH�9��u4H�U�dH+%(ujH��H�zzH��1�L�D2H�fL�����H�}�dH+<%(u6��H�=�zH��H��L�H�4zH��1�L�2H�L����������fD��UH��AVAUATSH��dH�%(H�E�1�H����H��H��H��t#H�U�dH+%(��H�Đ[A\A]A^]ËO���
H�5}Hc�H�>��H�OL��P���H��1���L����H���H��H)�I�4�)�L���Q���H��H���n����H����a���@H�G<��H��H������H��H��@�����������H�
/Hc�H#���H��H��zH��L��P���H�@���kH��zH����L�D8L��1��M�DHc�H��H)�L��R��$���DL��P���H�
�H�%d��L��1���������`���r�J���wH�kzH��L��P���H���L��P�����L���4�����H�OHD�wD��1�L��P���H�8L����A��A����A����A��uvMc�H��L)�K�4,�o��A���L��P���H����1�L���-������H�
��L��P���H�c��1�L��������Ic���H��d1�H)�L����A��f���@Ic���H�*�1�H)�L���A��8���@Hc���H��1�H)�L���A�����@H�GH�
�H��wH�0zH��H��H��HD�L��P���H�Rb��L��1��1��
���@H�
t����H�
�����H�
z���H�MzL�
����L�8H�0L��1�������"���f���UH��SH��H��dH�%(H�E�1����H��H���������H�U�dH+%(uH�]����ҟ��f���UH��H��dH�%(H�E�H��XH��tH�U�dH+%(u9��f.���`��uH�����D�J���w�H��zH����^���ff.���UH��H��H��dH�%(H�E�H��H��HD�H�U�dH+%(u������ff.����UH��AWI��AVI��AUI��ATSH��(H��dH�%(H�E�1�H�CH��HDȀ����H��E1�H��L��H�u����H�u�H��H�P`H��1��4�I�A�H��uB�I�L9��u9H���O���Ic�L��H��H��H)�1�L���H�A�H��t	I9��u�A���tTH�E�dH+%(ufH��(D��[A\A]A^A_]�L��H�L��1�蜿L��Hc�I��H)�L��0����Ic�L��H�H)�I�|1��d�A��誝��f.���UH��AWAVAUATSH��(dH�%(H�E�1��:u'H�E�dH+%(��H��([A\A]A^A_]�DI��H��H��I��E1�H��tH�=�����A��H���H�=�7|H��tH��`
H��7|H��HD��yS��I��H�C(� ��A�T$A�}\f�S|t�K:@A�}]t�K: A�T$��t8����E���7����5�;|H���1�1��u�K:@�����I�}x�-H�n��C8�#����H�CX��f�H�� ��H��H�C(H�E���H�E��B���@E����L�s(A���A�� ��I�����L��A��L��M��H�E��H�U���I��I����L9���L���S�L��I����5�:|H�S�1���1�I��M��L	k`�utA�D$�K:@�Ch���@�5^:|H���1�1��Jt���DH����57:|1�1��*tA�T$�p�����H	C`�DI�� ��H��L�s(�������I����H��L�s(�f����������H��H�C(�J��b��������UH�Lj1�H��H��dH�%(H�E�H�H9�tfD;pHD�H�H9�u�H�E�dH+%(u�H����h������UH��H��dH�%(H�E�H�G(��@tH�E�dH+%(����f���H�€�@H�W(���uv�@t{H��H��I������H��H������H��H������H����A��I��Ƀ�I��E�A����ADȉ������[���f�1ҹ�׺������������v���fD��UH��H��dH�%(H�E�1�H�E�dH+%(u���?���ff.�@��UH��AWAVI��AUE1�ATI��SH��H��dH�%(H�E�H����~.H��h���H�GH��p�����������t
D�n/A��E���SB��6|�K_M�~(I�F0�����������	�A�V8	�%����	�A�F8A���dA���:A��h��t9A����A��@��H��h���I�F0���~
A�f8�I�F0A��pI�F �
H��t�{t�uH����t��Ch���H���I�F A�F9t
I�F(����
�{DtI�F �{@t
I�N0A�N9�{Ft&I�F(��n
�����A�F:�����	�A�F:I��H��tH�=E�<�����uA�N:@M���JA�<$�?A����H����sD�c,E��uH�{��
I�F(���/
�{KtA�="5|u8�{B�fE���]H�{�RA���H�{L�>fD�{Et2A���u(M�f(A����A���{A�Ā���{Ft
I�F(�Ā�

�{GtI�F(���{At
A�f9�A�F@L�cxM��tA���uI�F(���PM�fX�{J�7	�����A�F9����ރ����	�	�A�F9�Ke@�����4|A�V8�����������%�	Ѐ{fA�F8�WA�N<���W�{cA�F;�p1҃����	�A�F;�{Vt�����������	�A�F;�{Wt71������t
��3|������A�F<��	�A�F<I�F(� ���{HtI�F(�@�y�{ItI�F(���D�{Xt�����A�F;�����	�A�F;���tI�F(���
�{QtI�N0I���L9��PH�{��A���tfA�f8�������2|t	A�N;A�FlA��otA�N8��{[tA�F8��σ� A�F8�{ZtA�F8��σ�A�F8I�����I�N0��zf�1�E1�M���M���)E�1҉E�L�-
)E�)E�)E�M9��}DA�|$��A�D$IcD�L�>��@A�N9I�F ���f�H���H�������A����r���E�f��f�I�F(������H��A��L��I�F(�������A�t$A�F;�����	�A�F;fDM�$$M9��C���H��������E����fD�U�H�
�jH�u�H�ω�h����E��7��h������w
�}�D�e�A�Dž����=��z��E��tJE��t6M�f(A���
A�����	��������A�F:��	�A�F:H�U�H��L���X��C`�{PA���t'I�F(H���{O�H���	�A�~��H�E�dH+%(�
H��p���H�ĈL��[A\A]A^A_]���f�A�t$A�F;����	�A�F;M�$$M9��������I�v(I�D$H����H�����8nu
�xo��H����I�vXH��D��d�����x���H��h�����yM�$$H��h�����x���D��d���M9��l����$����I�D$M�$$I��8M9��G������f�E�T$M�$$M9��.������f�A�t$A�F8M�$$�����	�A�F8M9���������DA�T$M�$$M9��������f�I�L$M�$$M9�������v���f�I�F(H�ƃ�A�|$�2H���A���H��A��D��d�����x���H��h���I�F(��A�|$ t
�{t������I�D$A�N9I�F I�F(�������A��D��d�����x���H��h���I�F(�\fDA�|$ tH���������I�D$A�f9�I�F I�F(�������D��d���%������x���H��h���I�F(A��L�����M�$$H��h�����x���D��d���M9�������A���@A�f<����������-|A�F;����߃���	�A�F;�{c������^-|�����@L��H��L�����f.�H���H���@���A�������E�fA����I�FpI�F(��@H���H�������A����I	F`I�F(���v�����A��L��I�F(����Z���f.�E���WfD�U�H���U����9n�S����yo�I����y�?����E�E1�E1��E��Z���fDH��������I!F8A�F;���m������A�F;�a���f�H�������Ch�������������x�0���H�����������D��d�����x���H��h���I�v(����f.�I�FH��	�RH��
�S���L���p�H�5
H���A������4���I�f(�!�'���@H������D��d������x���H��h������I��A��L��M�~(�����I��A��L��M�~(�x����L��������A��L��I�F(�J�����DH�;����H�{������{,���H�{���L9������C4������A�N9�����A�N8���fDI��H��������DH�������%����A��L��I�F(�������H�������D�e�E1������=��z�B�E��/���M�n(A�� �����z�������	���A���sA�� ���A����A��L��M�n(�������fDI��A��L��M�~(���A��@�#�L��A��L��H��@I�F(������I�~	�_������A��L��I�F(������I��A��L��M�f(����e�I��A��L��M�f(�j���;��A��L��I�F(�N����A�̀A��L��M�f(�1����H��L��A��I�v(H��X���D��d�����x���H��h������H��X���D��d�����x���H��h������fDH
A��L��I�F(������H��A��L��I�F(����u���A��L��I�F(�y���&�@H
A��L��I�F(�V����H
�A��L��I�F(�6����H
@A��L��I�F(����h�H
 A��L��I�F(����3��̀A��L��I�F(�������@�{M�7��&�I�F(�������%����A��L��I�F(������A����I�fX�����4���A���A��L��M�n(�c�����I�~	������I���A��L��M�f(�3������I��A��L��M�f(������H
A��L��I�F(������I���5Y'|1�1�H����Ea����A���A��L��M�n(����m���A����A��L��M�n(�����������ff.���UH��ATI��H��SH��dH�%(H�E�1��׀��H��t2I��$0H��蒄��I��$01�H�U�dH+%(uH��[A\]Ã���薇��fD��UI��H��SH��H��H��0dH�%(H�E�1�H��tR1�H�}�H���+�����~WH��0����H�E�H��01�H�U�dH+%(u6H�]���f�H������H��tH��0��f.����������@��UI��H��SH��H��H��0dH�%(H�E�1�H��tR1�H�}�H��{�����~WH��0�[���H�E�H��01�H�U�dH+%(u6H�]���f�H���X��H��tH��0��f.��������4���@��UH��H��dH�%(H�E�1�H�E�dH+%(u������ff.���UH��SH��H��dH�%(H�E�1�肣��uƃ�H�U�dH+%(uH�]���觅�����UH��H��dH�%(H�E�1�H�E�dH+%(u�鋣�k���ff.���UH��SH��H��dH�%(H�E�1�臣��uƃ�H�U�dH+%(uH�]����������UH��AUATSH��L�'dH�%(H�E�1�I�$L9�tkI��fIn��%f.�L��蘁��H�fHn�L9�tBI��H��I�D$fl�H�CH�A�|$A$t�I�|$��L���V���H�fHn�I9�u�H�E�dH+%(uH��[A\A]]��Z���f.���UH��AVAUI��ATM���SH��dH�%(H�E�1���L����L���/�M���I�$fIn�M9�u%�P�L��踀��H�fHn�I9�t3I��H��I�D$fl�H�CH�A�|$A$t�I�|$���@I��P�|�I����OvI����CvI���蟍I���_�I���S�I��0�G�I�� �;�I��(�/�I��H�#�I��X��I���H��tQH�G H��t<E1�@H�WJ��H��tH�����H�[H��u�I���H�G I��I9�r���I����I���IDž���H�E�dH+%(uH��L��[A\A]A^]�%wl{肂��f���UH��AWAVAUATSH��dH�%(H�E�1�H�����H��1�H��0��I��H����H����tH���I��$��tH���I��$��H��I��$����A��$����fA��$����A��$�H��t�z��I��$H���H��H��t�z��I��$H����H�� H��t�vz��I��$ H����H��(H��t�Tz��I��$(H����H��0H��t�2z��I��$0H����H��XH��t�z��I��$XH���gH��P�s�I��$HI��$PH���I��$�H���I��$�H��8I��$8��`A��$`�s}��H��H�y��I��$HH����H��l��@L���M��$�H��dL���I��$l��uI��$dA��$uH��`�A�$@I��$`M9�u9��I��$�fIn�I��$�fHn�fl�H�M�?M9�tg�(�:���H��H��t:�Ao�AoWPI�G �{H�C t�I��x��H�CH��u�H���h|��L���@���L���X|���E1�H�E�dH+%(uH��L��[A\A]A^A_]��W�����UH��SH��dH�%(H�E�1�H��t'H������H�E�dH+%(u%H��H�]����{��H�E�dH+%(uH�]�����~��ff.���UH��H��dH�%(H�E�H���H��t^H�@Hc�Hc�H;p�{���H;P �q���H�0�oH�PH�T(H��o�oYH�PXH�q H�p �oH)Qf��H�E�dH+%(u���G~�����UH��AWAVI��AUATLc�SHc�H��8L�o0dH�%(H�E�1�A��uiH���Ic�Hc�H�IH;AsJH;Q sDH�H�QH�D(H�H�E�dH+%(��H��8D���L��[A\A]A^A_]��D1���@L���L�}��-�A��M�8Hc��|M;���oM���qI���H;X�HL;` �>H�0H�HH��I��H�|(���-L���!�H����I�Ic��I�F0H9��H��M�o��H�U�tI�WM�oH�U�H�ƒ�H�U�tI�UI��H�U��M�����E1���`�f�H����A~EH�FH;X�}���L;` �s���L�H�xE�H�M�L��I��I�|9(H�H�HH�@ H�FH;X�-���L;` �#���H�8H�pI��A��H��I��H��D(D9}��I�uI����~��H���S��������f�H���I�}�A~EH�FH;X�����L;` �����L�L�HE�H�U�L��M��O�L
(L�H�PH�x H�FH;X�m���L;` �c���H�8H�pA��I��H��I��H��D(�E�A9�t^I�uI�����}��H���U����=���苏�����H�U�dH+%(uTH��8[A\A]A^A_]�f��%�1���@Hc��U���I��H��tH�E�HcU�L�x8�k�����z��������UH��AWLc�AVLc�AUATSH��HdH�%(H�E�1���H���H�H���H��L;x�k���L;p �a���A��H�H�pI��I��H��L(���<H���H��M��M����D�M�D�E�L;p �1���H�0H�HL�m�I��I��H�L��|(��D�E�D�M�H����D��D��L��H�����A��1�L���F�H���H�@L;x�����L;p �����L�8foE�L�pL�L�@(foM�H�P(H8H�E�H�B 1�H�U�dH+%(uuH��H[A\A]A^A_]�D諍�������DD�u�D�}�H�U��_���x2H���H�U�D�E�D�M�L;x����'���f����놸��|����x��f.���UH��AUATSH��D��odH�%(H�E�1�E����G8��XH������������u	�Љ�X���S8�����������	�H�>��C8�=]|�5[|����1�1��FQ�=C|�7|����L�-��H�
�c{H�=��{1�L���w���H�
o�{�H�=������H�=W�{H�s1�H�
����5L��1�H�
<c{H�=-�{��v���fD��%�����	ЉG8E1�H�E�dH+%(uH��D��[A\A]]ÿ1��tP�)����zw��f.���UH��AVAUI��ATI��SH��H��H��dH�%(H�E�1�蚁�=]|A��t�C;uq�=O|ubM��tmM����H�����H��PH��H�H��H��H��P�$��1�H�U�dH+%(��H��[A\A]A^]�f��{;y������L�%�|M��u��8hH��|I��H���o������DH�=�|�^����������H��|H���D�����fDL���8rD��H�߉������-�����,v��ff.����UH��H�� dH�%(H�E�1��=0|u
�GZ�r�=|u
�G0���=|u
�G+���=�|u
�G*����=�|u
�G*@���=�|tm�=�|u
�GZ�z�=�|u
�;���=�|un�G;@th�
R|��|H���5B|���
1�1��-N����G<t�D�|�I|H����5|E���v���="|u
�G; ���=
|��=�|���G;�9�=�|u
��P���=�|�G:u�������=�|�i�=�|uH�GX����=�|uj�G8td�G0t^H9��uU�>|�o|H����5.|�������DD�|�I|H�{��5|E��tx1�1���L1�H�U�dH+%(�>����G;�������|��|H����5�|��t(�fDD�
�|��|H�C��5�|E��u��1��tL�f��5n|H�c����|�RLf���Y���fD�z|�57|H�T��1�� L��fD�5|H�[��1��=|�K�fD�=|�*����G;� �����|�|H���5�|��t����fD�=�|��|H���5�|���������f�H��`H����ƀ�D��dE���	D�
R|�5P|H�սE��������?�����*|�\|H���5|���������f��5�|H�#��1��!|��J�����|��|H���5�|��������{����D��|��|H�
��5�|E���`����Q�����z|��|H����5j|���2����#���f��=z|��D�<|�f|H����5,|E�������f.��=
|�3|H����5�|���������H�}�耼H�}�H��`H���\����g:��Z����
�|��|H����5�|���u����f����p���UH��AWAVI��H��AUATSH��xH�u�H�U���|���D��h���dH�%(H�E�1��E��z�=y|��tA�F;�_	�=g|�G	H�E�I��H���N
H�}��
I����e
I��PH�H��H��I��PH�E�H��HD$|H�E�H�E�H��HD	|H��H�E��"z�E������E�I��PH��t�@(�E�I�F��|���M��H�E���h�����)؉�L���þ��L���k���5i|�H��H��1��OH�=L|�U�5<|���G��h���9�|�����	H�E�A��L��M����|����M��u�ω}�����	H��`���E1���l���D��p���E��D�u�D9u����"�yjH���M�A��AT�5�
|A��1�H�պ1��GXZ�u�H�}�M��P�?j�U�H�u�A�؉��*M��1��l��Hc�|���H�}�I���H�H;J����L;r �u���H�rH�
A��I��HʉD(���b肂��D�
|�5
|H�~�D� H�E�D��ىM�E����1�1���FA��o��A�E8A��X���Y������u
��A��X��A�U8�����������	�H�m�A�E8D�
�|�5�|E����1�1��rF�=o|D�b|E��txH�
�X{H�=��{H��1���Ll���H�
��{�H�=���?���H�u�1�H�=��{H�;����&+H�
wX{�1�H�=a�{H����k��D9}��2I��P��I���L9�������tA����������A�����E�����EH���H�H;B�����L;r �����H�JH�I��Hʋ\(������o���
9|M��P�u�H�}����[�����gH���M�A��AT�5|A���H�-�1��DA[A\�Q���H�
^W{H�=O�{H���1����j���H�
0�{�H�=x��ς��H�u�1�H�=�{H�˳���)H�
W{�1�H�=��{H�7��j���<�����%�����	�A�E8H�}��Vg�u�H�}�����uA������!A����A���	H�E��P���s�E�9��hD9��_I���D�R�L�L9��M9���������p����r��]�D�U���x���)���t���M�\6E1�I��D9}�~qI���L;@�����H�x I�VL��fDH9���L�H�pM��H��I�t2(H�H9�������H�0H��L�PI��L��H��H�A�\2(I9�u�I��D9E��{���L��M9��GM�	M9��;M9��Q���D�U���x�����t����}����������u�H�}��M��V����1�M��5�|H�v�1��B�m�D9}�����H��`���H�}���l���H9��NH��H�}��q���f�1������Բ������������I����u��eH������e����������������fD�1��B�*���A����H�}���������M��A����]�A��������u�H�}��fs�E������)����b�����������P����1��A�+���M��A�����H�E��]��XH�E�D�m�D�}�M����]��]��OH�pH�8I��I��HƋ|7(��x �rf��I���L;`�>L;p �g���L� L�pL�A�D(������sA����E��X�I���Lc�Mc�L;`sL;p r��%M�	L9���������f.���x�������=�|�H�=�|�5�|D��H��P�����1��@A��x�����=�|�E��;�=�|�.I��D9u��h�������5F|�1�M��I��H���A����@�z{��H�E��}����]�H�E�D�}��H�E�dH+%(��H�e�D��[A\A]A^A_]�A�~;�����A�����@1�1��?A��x���1���1��ھ$@D����a����������z���8H�E��������Ns���5||��1�I��H��1�M���`?A������D�}���l���E��M��A����M�����U���uL���
�������M��A����s����H�=@|���������8�H�)|H������A������DL�%|M��������\WH��|I��H���������fDL���a��L�����ar�������f.��u�H�}�M��P�a�u�H�}�A�؉�M��D��������E1��5����De��@�y��M��A���H�E����D��M��A�����~����o����.���ff.���UH��AUI��ATI��H��SH��H��dH�%(H�E�1��`A��H�E�dH+%(uH��L��H��L��[1�A\A]]���d��ff.���UH��SH��H��dH�%(H�E�1��vH�E�dH+%(u
H��H�]���p��Kd��ff.���UH��SH��H��(dH�%(H�E�1����t,H�E�dH+%(uPH��H�]���D�B�1��X��H��H�u���_H�u�A��H�E�dH+%(uH��H�]�1�1�����c�����UH��ATI��1�SH��H��dH�%(H�E�1��u_A��H�E�dH+%(uH��H��L��1�[1�A\]���Wc�����UH��H��dH�%(H�E�H�H�G8H�E�dH+%(u���c��f.���UH��H��H��H��!H��?H	�H��H��H��dH�%(H�U�H��H��=��H	�H��H��;��H	�H��H��9��H	�H��H��(���H	�H��H�����H	�H��H����H	�H��H����<H	�H��H!�H	�H�U�dH+%(u���Sb����Ufv�H��AWAVAUI��ATI��SH��H��H��XH�W(D���H�{dH�%(H�E�1�H���vH�Hǃ`H)���h���H�H�C�����CX����I�D$ H�C����C H�C0A�Eǃ�������f���H�!��H�C`���A�}	��A�D$:u-1�H�U�dH+%(�H��X[A\A]A^A_]�fDA�EI�T$(A��$�H��H��L��tH�H��H�K �€tH�@��H��H��E�H���KX��tH�H��H�K(��@tH�H��H�K ��tH�H��H�K���L���H�fHn�@��tHȉ�H�� ��fn�fn�fb�f�C1������A��$A�MH��H9���I�E���V��t
H�H��H���t/H�fHn�E��tHɉ�H�� ��fn�fn�fb�f�CH����tH�H��H�K��tH�H��H�K��@tH�H��H�K ��tH�H��H�K(�€tH�E��H��H��E�H���KX��tH�H��H�K0D��K�L=����H�xI�t$0H9�s������@L�I��A��L��8@���}@����M����H��������
L9�r���H��H�H��H��I��I9�r�H�H9�r�H��@��� tCH�pH9��x���H���H�H��H��=�a���H��I9��T���H�H9��H���fD��tCH�pH9��0���H�0E�����s\����I9�����H�xH�7H9�����H���f�������tzL�pL9�����H�H���H����I�t$`H�M�D�E�H��H�U�H�u���H��I9������H�M�L�H9������H�u�H�U�L���D�E�H���D�� t3H�pH9��`���H�8L)�f��H���HǃH��f���@t4L�hD�E�L9�H�M�����H��H��H�U���H�M�H�U�L��D�E��ƀtH�pH9����H�H�C`H���tH�pH9�����H�H�C@H��Hǃ���tmL�hL9������H�H���H����M�d$pH�M�D�E�L��H�U��H��I9��j���H�M�L�H9��Z���H�U�L���L��D�E�H�Ch��tH�0H��H�shHǃ��� tH�0H��H���H�Cp��@tH�0H��H�spH�Cx���tH�0H��H�sx������L�`L9������L�(M9������K�,H9������E����L��P1�L��X����I�EH�C I�E����������fDH�xH9��M���H�@H��(�f���H�GH9��-���H�?H��0H���N����H�pH�u�H9��	���L�0H���H��������
L9����K�4vH��H�u�A�D$Z��H��H�u�H�pE��tOM��tJE1ېH�~H�M�D�E�H�U�D�]�H�u��#���H�u�D�]�H�U�D�E�H�FA�CH��H�M�L9�I��r�H�E�I9��g���H��H�E�H�H9��T���M��$�M���R���I��$�H���A���H�7H9�u�4���H�6H9��%���L;��u�FZt�H�pH9������N��H���M9����L�H9���������H�GH9������L���L��@� ���H�GH9������H�wH��H����H�Ήs\H��H�M�D�E�H�U�H�E��I�{\H�M�D�E�H�U�H�E��2���ƃ�H�u��y���L������I9��0���L�>L9��#���I�BH�� H9�����I�2H��H9������=��{���H�
��{��H�=D��xp�����{����L���x����LY��D��L����H����ff.����UH��H��H��H��H�O(dH�%(H�U�1�����8	tm������G:uH�E�dH+%(��ɉ���PH��H��H��H�P�HE���H�P�HE��H�P�HEƒ�@H�P�HE�1�H�H�랋��xH��H9�rGH�PH����HD��H�PHEƒ�H�PHE�1�H�H��V����������D������:����'X�����UH��H��H�W(dH�%(H�E�1�H��H��������HE���@�HE����HE��€�HE����HE�H�U�dH+%(u���W��ff.�@��UH��AWAVAUATSH��(dH�%(H�E�1���w"�DH��I��M��H��A��E��t|�G��t-E1�H�E�dH+%(�aH��(D��[A\A]A^A_]�DH�GH��uʀ~,�GH�
d���H�CL��H�ѣL��1��xH���ֱ돐��
u��G8 u���&A�ǃ��o���H��謲���C8�`����/H��H�E��\��H�M�L��GH��t{1�H�}��H�o��Zf����� ���H��A��0S��H�E�D��L��H�g�L��H��1���w�K8`���D1�H���H�~HD�������H�Ͼ:�)\��H�M�L�U7H���d�����pH�!GLD��M�����U��f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���U��ff.�f���UH��AWAVI��AUI��ATM��S��H��dH�%(H�E�1�Dž<�����=����~/��=w*��H�e�Hc�H�>���蓝�����L��L��L�����t.fDH�U�dH+%(�7H�Ĩ[A\A]A^A_]�L�����H��@����ߺ�I����@M���L��I��H��L��1��Nv�@L��H��H��1��4vH��<���H�=l�A���l1��u��<������d�����^$Ic�L��H�	���H)�1�L���u�-���D����H��L��L��H��1��u�����H�٪L��H��1��u����H�
ѥH��L��L��1��uu���H�G(��t
�=��{���@t)�=��{t H�I�L��L��1��4u�����A�F;t)�=��{t H�Y�L��L��1��u�O�����=e�{��=Y�{�^�=R�{�R�~,�����H�~��L����H���L��L��H��1��t����H�~�����H�
F���f��G( u
�� �����1�H�=l��M���������H�{�L��L��1��,t�w������_�O����G)���;�cH� �0H�
ɦ�G8��[����GH�
�����
����D���DH��L��L��1��s����Ic�L��H���H)�L��sA��|�����
�{L��L��1�H����fs����H�!�L��H��1��Ls����L���x���H�!�L��L��H��1��!sA�����f��K���H��L��L��H��1���r�?����H�i�L��L��1���r���������H�D�L��L��H��1��r�����۬��H��L��L��H��1��r����H� �L��L��1��kr����P�����UH��H��dH�%(H�E�H�0�{H��t!H���H��tH��`
H��{H��HD�H�U�dH+%(u���TP��@��UH��AWAVI��AUATSH��H��(dH�%(H�E�H���H���D�`�LL����D���bo�E�����I���H�H����H�P E1�D�m�E���~{E1��I9���v��I9���v��H�H�PL��H��I��I��H�D��D�D(D���\}��x2I���I��H�P H�HD9���u���9�}I���f.��E�����H�E�dH+%(u�E�H��([A\A]A^A_]��E�����*O��f.���UH��AUI��ATSH��H���dH�%(H�E�1�H��tdH�G H��t=E1�DH�WJ��H��tH��軩H�[H��u�I���H�G I��I9�r�H�E�dH+%(u)H��[A\A]]�͌H�E�dH+%(uH��[A\A]]��nN��ff.���UH��SH��H��dH�%(H�E�1�茗��1���t���H�U�dH+%(uH�]����N��f���UH��H��dH�%(H�E�H���H�U�dH+%(u����M��f.���UH��H��dH�%(H�E�1�H9����H�U�dH+%(u���M��D��UH��H��dH�%(H�E�1�H9����H�U�dH+%(u���UM��D��UH��H��dH�%(H�E�1�H���H�E�dH+%(u���M�����U1�H��H��H���dH�%(H�E�1�H�H9�u�f�H�H9�tH;��u�H���H9�u�H�E�dH+%(uɉ���L��ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���mL��ff.�f���UH��ATI��SH��H��dH�%(H�E�1�藥L9�t<tH���ǃ�A��$�H�E�dH+%(u	H��[A\]��K���UH��AVI��AUI��ATI��SH���H��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(���1�A�}��H���L���eJ����H�EL��L��H�����H�����H��0���Dž���Dž���0H�� ����O]���H��(���dH+%(u5H���[A\A]A^]�H�H,�L��1���I��A�E���s�����J�����UI��H��H��dH�%(H�U�1�H�U�dH+%(u�H��H�)�H��H��1�����J��fD��UH��AWAVI��AUATI��SH��dH�%(H�E�1��~�E��H9��t'H�U�dH+%(��H��[A\A]A^A_]�DE1탿�~.H��H�8;�L��H�m�H��HD�1���H��A��L��L�=<�迥��H���L��H��1��H��I�$A�H��ucf.�A��$���L���
�$Y��A�E�<���L9��u�H���W���L���L��H��1��RH��H�A�H��t�I9�$�u��H��� ���H��
�L��H��1��H���{A��un�;�t���A�D$9H�\�H�u�L��H�
Z�M�D$ H�`�HE�1����A��:���H�
��L��1��G��A�����f.�H�M�I�t$L��H������A�����{H��ff.���UI����L��H��AWI��AVAUATSH����l���dH�%(H�Mȉу��gM���VA� I����2M�oM�I�GM�o M����ƉÉ�L���A�����D��<���E1���h����ƃ���X����É�\����ƃ�����D����É�8����ƃ�@�� ��@�����T�����%��L��p�����P���L��`���H��x�����H���1�M���dI�]M�}H��t�C+t��H������#��l���H��x���1�L�
p�H�e��A���F��AƋ�P�����t"E��uH��x���H�v��1���E��A�E1�M��tA�4M�euMgM+'��h������=D��\���E����D��X���E���H�����C+��D��T���E����H��x���H����1��XE��AƋ�L������	�H��`���A��H����A ���H��p���L�L�h H�@M�mPH��p���H��L�o H�GL9������H�E�dH+%(�JH�ĨD��[A\A]A^A_]�A�	M�������H�
[��D��8���1�H��x���L��L��@����AƋ�T�����tH��x���H�<5L��L���b�A�H���F�C+������L����������H��x���H���1��$D��A�����@L�m�L���ܱ��H��x���H�N�1����C��L�e�A�M��tA�W(����A�O(9�t
�B��J���v�D��@���D��D���1�L�}�E����E����L��x����L��H��蝻A�L��貱������DM�E��<���1�H��H��x�����TC��A����@H��`���H�s-�H���<���H��p���E1�L�L�h H�@����D��L�����u������H��x���L��H����A��\���fDE1�����H�
5H�E�dH+%(u$H�ĨH����1�[A\A]A^A_]�B���C�����UH��AWAVAUI����ATI��S��L��H��L�udH�%(H�E�1�M��t6H�E�dH+%(�NH��M�ȉ�M��[A\A]A^A_]����A�Љ�L�
d�L��H�V��1��A��A���u>������ux�� uSH�E�dH+%(��H��D��[A\A]A^A_]�fDI�$H�vL��1���A��A��f�I�u(I�}L��H�M2�y�A��@��I�U(I�}L���	���X�A��h���H���L���1��:A����I�}��Aǃ���tM��L���&�A��!���fDL��L���A�������A����UH��AWI��AVAUI��ATSH��H���H��(����>dH�%(H�E�1�蒃D�I��H���H�H����H���L�������PL����L��1���[��Y^H��(���L��H�5MdL��A��D�K��$���E���?L�K�L��L�Ή����L������qsL����������H��u?�������=���EI��	�;H�\�Jc�H�>��H��H����L��PL�E��1��[��XZH��(���L��H�5�aL��A��D��$���L�KA�M����H�SH����H�S H����D�K(D�ȃ��;A����A����A���A���UA�� ��A��@��E���*D�K)D�ȃ��lA����A����A���?A����A�� ��A��@�D�K(A����VD�K*A����A����A���%A���lA�� ��A��@��E���AD�K+D�ȃ���A����A���A���VA����A�� ��	A��@�&	E���m	D�K,D�ȃ���A���bA���A����A���TA�� ��D�K0E����D�K4E���`L�K8M���L�K@M����H�SHH���L�KPM����D�KXE���LcK\E���2L�K`M����D�KhE����D�KlfE���ID�KpE����L�KxM����H�E�dH+%(�rH�e�D��[A\A]A^A_]�f.�L������L��!�1���L���9X���[���@H��@���t��L��1�L�e.��X�����A��w�H��Jc�H�>���L��1�L�,!��W��H��(���L��L��H�5��A��A��������L��1�L�� ��W��H��(���L��L��H�5N�A��A��������L��1�L�� ��@W��H��(���L��L��H�5��A��A��x������L��1�L�l ��W��H��(���L��L��H�5��A��A��)������L��1�L�%-��V��H��(���L��L��H�5^�A��A��������L��1�L�����V��H��(���L��L��H�5��A��A�������L��1�L����@V��H��(���L��L��H�5̹A��A��B������L��1�L�e,��V��H��(���L��L��H�5{�A��A�����1�H��0����*�H�H�<�L��0���Dž0���H��8����H���H��H���H���H��X���H���H��h���H�w�H��x���H�r�H������H�o�H������H�j�H������H�e�H������H�]�H�����H�/�H�����H�G�H����H�D�H������H�4H�����H�1�H�����H�,�Dž@���DžP���Dž`���Džp���Dž���� Dž����@Dž�����Dž����Dž����Dž���Dž��Dž�Dž��� Dž���@Dž ����H��(���H���H��8���H���H��H���H���H��X���H���Dž0���Dž@���DžP���Dž`���H��h���D��$���I��H�����L��L�����M��DIc$L��t6��M�D$H�߾H���H�
d*HD�H��Q1���Z1�H�H�I��I�|$u�L�����D��$���H�5ܶL��H�����H��(���L��A��A��H������L��1�L��)�� S��H��(���L��L��H�5�A��A�������L��1�L�E)���R��H��(���L��L��H�5��A��A�������L��1�L���R��H��(���L��L��H�5ZA��A��a������L��1�L����`R��H��(���L��L��H�5t�A��A������A��L��L��1�A������R��H��(���L��L��H�5V�A��A����f�A��L�GL��1�A�������Q��H��(���L��L��H�5k�A��D�K,A��`���@A��L��L��1�A������xQ��H��(���L��L��H�5�A��D�K,A�����@A��L��L��1�A������(Q��H��(���L��L��H�5��A��D�K,A����@A��L�XL��1�A�������P��H��(���L��L��H�5Z�A��D�K,A��S���DI��L�L��1�A������P��H��(���L��L��H�5�A��D�K,A����DA��L��L��1�A������8P��H��(���L��L��H�5��A��D�K+A�E�������A��L�gL��1�A�������O��H��(���L��L��H�5^�A��A��L���f�A��L�L��1�A������O��H��(���L��L��H�5��A��D�K+A����@��L��1�L����PO��H��(���L��L��H�5:�A���$�����fD��L��1�L�t��O��L��H��(���L��H�5��A��H�SA�H����1�H��0����2�H�H�z�L��0���Dž0���H��8����H�h�H��H���H���H��X���H�* H��h���H�t�H��x���H���H������H�f�H������H���H������H���H������H���H�����H���H�����H�p�H����H�o�H������H�k�H�����H�h�H�����H�e�Dž@���DžP���Dž`���Džp���Dž���� Dž����@Dž�����Dž����Dž����Dž���Dž��Dž�Dž��� Dž���Dž ���H��(���H��H��8���H��H��H���H��H��X���H���H��h���H��H��x���H��H������H��H������H��Dž0����Dž@���@DžP���Dž`���Džp��� Dž����@Dž�����Dž����H������D��$���I��H�����L��L�����M��fDIc$L��t6��M�D$H�߾H�;�H�
#HD�H�0J1��hS1�H�H�I��I�|$u�H�����L�����H�5��L��D��$���H��(���L��A��H�S A�H����1��H��8���HDž4���HDž����L��0����H�H�2��Dž0���H��8���H�(�H��H���H���H��X���H�>H��h���H�p�Dž@���DžP���Dž`���Džp���H��x���D��$���I��H�����L��L�����M��Ic$L��t6��M�D$H�߾H��H�
�!HD�H��H1��R1�H�H�I��I�|$u�H�����L�����H�5d�L��D��$���H��(���L��A��D�K(A�D�ȃ����I��L��L��1�A������^J��H��(���L��L��H�5�A��D�K(A�A����A��L��L��1�A������J��H��(���L��L��H�5�	A��D�K(A�A���9�A��L�<L��1�A������I��H��(���L��L��H�5�QA��D�K(A�A�����A��L��L��1�A������lI��H��(���L��L��H�5=QA��D�K(A�A�����A��L��L��1�A������I��H��(���L��L��H�5�OA��D�K(A�A�� �d�A��L�IL��1�A�������H��H��(���L��L��H�5�OA��D�K(A�A��@��A��L��L��1�A������yH��H��(���L��L��H�5~OA��D�K(A�E�����A��L��L��1�A������)H��H��(���L��L��H�5թA��D�K)A�D�ȃ����I��L�VL��1�A�������G��H��(���L��L��H�5A��D�K)A�A���N�A��L�L��1�A������G��H��(���L��L��H�5�uA��D�K)A�A����A��L��L��1�A������6G��H��(���L��L��H�57A��D�K)A�A�����A��L�dL��1�A�������F��H��(���L��L��H�5��A��D�K)A�A���z�A��L�L��1�A������F��H��(���L��L��H�5Z�A��D�K)A�A�� �3�A��L��L��1�A������CF��H��(���L��L��H�5��A��D�K)A�A��@���A��L�qL��1�A�������E��H��(���L��L��H�5��A��D�K(A�A������A��L�L��1�A������E��H��(���L��L��H�5�LA��D�K*A�A���h�A��L��L��1�A������OE��H��(���L��L��H�5$�A��D�K*A�A���"�A��L�}L��1�A������D��H��(���L��L��H�5�qA��D�K*A�A�����A��L�,L��1�A������D��H��(���L��L��H�5��A��D�K*A�A�����A��L��
L��1�A������\D��H��(���L��L��H�5H�A��D�K*A�A�� �M�A��L��
L��1�A������D��H��(���L��L��H�5�A��D�K*A�A��@��A��L�9
L��1�A������C��H��(���L��L��H�5ͥA��D�K*A�E�����A��L��L��1�A������jC��H��(���L��L��H�5��A��D�K+A�D�ȃ��}�I��L��L��1�A������C��H��(���L��L��H�5H�A��D�K+A�A���7�A��L�GL��1�A�������B��H��(���L��L��H�5�A��D�K+A�A�����A��L��L��1�A������wB��H��(���L��L��H�5��A��D�K+A�A�����A��L��L��1�A������&B��H��(���L��L��H�5{�A��D�K+A�A���c�A��L�TL��1�A�������A��H��(���L��L��H�5FA��D�K+A����I�����H��Jc�H�>��DH�͟�}�@H����m�@H����]�@H����M�@H����=�@H����-�@A��A���H���1�Hc�H�>��H�R��L����H����H����H����H�����H�
��H�����H�����H��@�����H��L�ɡ�L��P1�Q�R��@��H�� �c�H����p���H�,��d���H���X���H���L���H����@���H����4���H�����H�Þ���H��}���H��}���H����H�����H��}��H����H��}��H���|�H�.��p�H�;��d�H��}�X�H��}�L�H�+��@�H�=��4�H�O��(�H��}��H�T���H�b���H������H�
�}�U���@H�
��E�����
����$��D��UH��H��H�dH�%(H�E�1�H��t%�G ��tH9�t8H�U�dH+%(uF���H�W1�H��t݀ uH9�t1���fD�G!�G ����G!�G ����$��fD��UH��AUI��ATI��SH��H��H�wdH�%(H�E�1�H��tL���J��H�H��ty�C H�sH��tL���I��H�CH��t1�H�U�dH+%(uWH��[A\A]]�L�CH�
]H�2}�L���e"��L��:�H�=9}�\:��������L�CH�
���3#����UH��H��H��dH�%(H�U�1�H��u�oH��@H��H9�s_H�H��t��ugH�� �0� f��uH������u��H����u��H����u��H����H����Hc�H�H9�HG�H�U�dH+%(u���1���z"��f.���UH��H��H��dH�%(H�U�1�H���}1�E1��f�I��@H��I9�sgL��L#�t�E��ulI�� �0� fE��uI����E��u��I��A��u��I��A��u��I��A��I����Hc�L�H9�HG�H�U�dH+%(u���1���!��f.���UH��H��H��dH�%(H�U�1�H��tz1��f�H��@H��H9�s`H�H��t��ufH�� �0� f��uH������u��H����u��H����u��H����H����Hc�H�H9�HG�H�U�dH+%(u
��f��1���� ��f���UH��H��dH�%(H�E�1�H9�s9H��H��H�����H��H��H#�t�4@H��H��u'H��H��H��H9�r�H�E�dH+%(uq�H���H����uXH�� �0� f��uH������u��H����u��H����u��H����H����Hc�H�H9�HG���1��� ��f���UI��H��H��H��dH�%(H�E�1�H9�sDH��I�����H��I��I��H#�L!�t�:f.�I��H#�u&H��H��H��H9�r�H�E�dH+%(up�H���f�H����uXH�� �0� f��uH�����u��H����u��H����u��H����H����Hc�H�H9�HG���1�����f���UI��H��H��H��dH�%(H�E�1�H9�sDH��H��H�����H��H��I��H��H!�t�8�I��H��u&H��H��H��H9�r�H�E�dH+%(up�H���f�H����uXH�� �0� f��uH���ʄ�u��H���u��H���u��H����H����Hc�H�H9�HG��D�1���"��f���UH��AWE��AVE��AUI��ATSH��X�U��M�H�}�dH�%(H�E�1��� ��L��H�E�� ���p�E�H�E�Hc�H���u�H��H�]��/��H��H�E��/��H��I���.��H�U��u�L�E�H�Å�������fAn���L��fo��fp���fo-�H��fo�L�fs� @fo�fo�f��H��f��fs� f��fp�fp�fb�H�H9�ủ���t0D��Hc���H�<�A��9�~D���A�D<9�D�A�D<E����A�p�D��E1�E1�H�u�D�R�@�E������H�E�E�ɉM�A��B�<1��,@A�T��4�D�D�9�O�9�OщT�H�PI9�tSH��A�T�M�@8�AD�A��L���~�E��t�H�u�B:T�u�A:|�u�H�u��U�T��9�~��T����fD�M�I�AD�L9M�t(I��H�E�L�e�I��H���:���L��L�e�H�]�H��@H�E�L��D�l����H�����H�}����H�E�dH+%(uH��XD��[A\A]A^A_]�1����������U��H��AUATL�����I��SH��L��H��H�?�sdH�%(H�E�1��ͶH��L�KM��Ƅ����5(�{H��1�AUH������XZH�E�dH+%(uH�e�[A\A]]����ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u��b_���ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���}��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u���?��ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�����ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�����ff.�@��UH��ATI��SH��H���dH�%(H�E�1��S��I��$���
A��$�I��$���~Q1�H�<���L����]H��I��$�H�<��)!��I��$�A��$�H��H��I��$�9��H��t
I��$���sI��$���sI��$���sI��$�t$L���t]I��$�H��� ��IDŽ$�H�E�dH+%(u(H��I�|$`[A\]�%�DH��9��$����n����z��f.���UH��AWAVAUI��ATI��S��H��HdH�%(H�E�1��]����E�D$E�����=�{�IcD$A�t$I���I�E8��
����A�|$��tA�������I�UI�t$I�}`����A�ƅ��OA�D$A�������H�E�dH+%(��H��HD��[A\A]A^A_]�f.�A���X�H�H�p?I���H��H��H�4��'��I���H����A�D$����������IcEI����H��H��H��H	ƃ=��{���I���H�5���]��������HcؾH���&��I���H������H���c&��I���H�����H���F&��I���H������l��A���H�Dž������1�D�u�1�M��H�}�I��L�e��:f�I����E��L�)�H������H��I�ƨ�BA9����L��L�,��ZE1�E1�1�M���H�ƹ"��'!��M�I�$I���L�H�8��H�E�A�W�@���i����U��A���X���I���L��J�(H�E��3Z�}�I����Lc�A�uD�m�Hc�H��?H��H���%���M�H��I���1L��H�}�E1�H��H��M�EL��I	�L��L�]���(��L�]�H��uxL���������L���YE1�E1��"H�ƺ1��& ��I���H������ )���5��{�H�~o�1���1�I����6f.�H�M��5��{M��1�M��H�wp1�N�!�l�L���D��A��������f�D�u���������
A�D$����A�}��E��I��H�������H��������L�e��]�D��A��f�L�������A���l�9E�uI���IcĿD��H��H��H	<ƃ�A9�u�L�e��]����H��5��{H�*o1����������'���5z�{�H��m�1��a�����'���5U�{�H��m�1��<������'���50�{�H��m�1�������5�{H��n1�1����������5�{H�n�����r����5Ա{H�1n����V����5��{H��m����:���ff.���UH��AWI��AVI��AUI��ATSH��(dH�%(H�E�1��\YL���}�{H�E�I�H�E��V]A�ą���H�E�I�W(M�G IcwH�I��H��L��M)�H��H!�H!�N�I9�t6��H�L��L��Hc�H)�I�M�G A�Յ�xmI�W(I�O IcGI��H!�I)�I�W L��H�L��L��A�Յ�x@H�E�L��I�G�"YH�E�dH+%(u4H��(D��[A\A]A^A_]�f.����tA�������A���s����UH��AUI��ATI��SH��H�_�dH�%(H�E�1�H�^Hc�H��?H��H���� ��I�EH��t8H�S?I�4$H��H��H���$��1�H�U�dH+%(uH��[A\A]]ø�������f.�f���UH��H��dH�%(H�E�1���~!�F����@H��@�H��ȉG�H9�u�H�E�dH+%(u���z��f.���UH��H��dH�%(H�E�1���~$�F����@H��@H�H��H�H�G�H9�u�H�E�dH+%(u������UA��H��AWAVI��AUATSH��H��8�E L�mH�}�L�}L�e(L�E�L�M��E�dH�%(H�E�1�M���hI�}0�M��:L��I���9A�D�U���������E���S�3L���mg��I��H�����L��L�����I���M���/A�EA�]M��`I�}��fA����E�A��q� ��I��H�E�M�� H��tH�����I��H�E�H��tH������I��XM��t9I�I9�t1I���I�wfIn�I���fl�H�xI���H�H�qAH�U�H��tH�BfHn�L�rfHn�fl�AL�0H�E�dH+%(�H��8L��[A\A]A^A_]�DM�������L��M��ND�U�I��E�������L���L�����Idž`1�fA����E�A��q����I�vH�U�1�L��L� /D�U��4I�v8H�U�L��L��/���3I�v@H�U�L��L��/���3I���H�U�L��L�}/��3D�U����L���/����f
��fDUH��H��H��AWAVAUATSH��8dH�%(H�U�1�H����D�p8D�@:D��E��E��D��A��@��E��A��E����D�H8A����D�}�D���E��D	�E��A��A��	���A��A��A��A��A��A��A��@��D��dA��f�H�G0GG ��E��E��E��E���tMH�p�@��D<1w1��Hc�H�>��@A���E��DD��AH����u�@A�����E�D�/D�g�G�E��_�G�E�D�_�G$�E�D�G�G,�E�D�OD�W D�(D�w0�G41�H�U�dH+%(�wH��8[A\A]A^A_]�f����D�DD�E����E1��=³{DD��Q����E1��E�����A��0���1ۅ��&����A�A�����A�����D�E���@�E����@�E�����@E1�E������A�A����E1�E�������A�A����A����D�E1��s����E��d���@�E�E1�E1�E1�1�E1�1�E1�E1�E1�E1�������E��$�������v����U
��DUH��AWAVAUATSH��H�dH�%(H�E�1�H9�tsI��I��L�%��C$����wPIc��(L�>��fD��dH����H�@�@�S1H�{�P I�VI�FL�0H�PH��@H�I9�u�1��fD�sdH����H�@�@�D�SdH�E�I��H���sH�@�@	�C1H�{A�G I�FM�~M�7I�GL�8�E��I�GH���*A�G�q���fD��cH���H�@�@�+���f.���cH����H�@�@�S1H�{�P I�VI�FL�0H�PH��@�����cH����H�@�@�S1�P I�VI�FH�PL�0H�H�SH�P������KcH���rH�@�@�S1�P I�VI�FH�PL�0H�H�S�P���f��cH���2H�@�@�C���f���bH���H�@�@����f���bH����H�@�@�;���f��bH�E�I��H����H�@�@�S����bH����H�@�@���f.��[bH�E�I��H��tH�@�@
������3bH��t^H�@�@���fD�bH��t>H�@�@
����fD��aH��tH�@�@�g���H�}��aD��H�U�dH+%(uH��[A\A]A^A_]������UH��AWI��AVAUATSH��dH�%(H�E�1�H���Q��H�����I��I����
D�������L��fA9�DG��P	��H�����E�L$�
����
Mc�L������Hc�L��L��D�����I�4���D�����D�����I����A)�f����E9���!fB��%���BƄ%��H�=Gv{1�H�
_�H�m����������H�E�dH+%(�*H��[A\A]A^A_]�Mc�L����L����L�ǹ�L��D���������D�����I���R�D9�����[����h���fDH�E�dH+%(��H�=�u{I�Ⱦ1�H��H�
NaH���[A\A]A^A_]����H�=Yu{H�
s�H���1���!����H�=3u{1��KM��L���H�[�����M�����H�=u{L��1�H�<�����������UH��AUATSH��dH�%(H�E�1�H����I��H�����H�=��A��I��A�U,M�������������H�CH�KL���H��`�5��{�H��LE�1����H�{���L�cH�{���H�C����H�E�dH+%(��H�����[A\A]]��H�=R���I���N���@�oC�K�SL�c�KH�CC ���SL�cH�C��H�
�s{�2�H�=�_�;���\����!�����UH��H��dH�%(H�E�H����t"9H��w��t��H�c�H�xHD�H�U�dH+%(u!�����H�5�H���HD������@��UH��AWAVI��AUI��ATM��SH��H��(dH�%(H�E�1�M�����}�I�x0���L��I�����D�M�������H��D���Z��H��H���jL���L����A�T$I�<$H���A�D$L��`��ƃqf������I��L�� M��tL�����H��M��tL����H��XH�E�dH+%(��H��(H��[A\A]A^A_]����H���fY��H��H����Hǃ�1����ƃqH���1�f���Hǃ`�U����H�sL�a"1�L��L��D�M��D'H�s8L��L��L��"��)'H�s@L��L��L��"��'�L��L��H���L��"��&D�M�����L��@H��1��e������ff.����UH��AWAVAUATL�%y{ySH��H��XH�}��u�H�U�dH�%(H�E�1��2��H�E�H�D�����H�E�@M�t$�M�.M��t-L�����I��9�~H�}�Hc�L���*����AD�I��M9�u˅�H�E�H�E�I��@H��u�����4DH�E�Hc�H�u�H�DH�E�H9�rIH�E�H�u�H�0�I��u$1�H�U�dH+%(��H��X[A\A]A^A_]�H�E�H�u�H�� H	�ˋE��E�A������E�H��yyH�E�I��DM�}�@I�H��t.H�����I��D9�~H�}�Hc�H���A����ED�I��M9�u�E�����E��E�I��@��u��E�L�%�xy�����fDM�l$�M�}M��t1L�����9�~H�}�Hc�L��H�E�����H�M���D�I��M9�uƅ����U�I��@���d�E�랋u��}��SY���������H�E�Mc�N�l �E����E�H�E�I9��O�E�L�5�wy�����fDM�~�@M�'M��t0L�����9�}Hc�L��L��H�E��"��H�M���D�I��M9�uȅ����E�I��@���
�E��H�E�Hc�H�u�H�DH�E�H9��������E1�H�E�L�`�M�,$M��t5L���o��9�}H�}�Hc�L��H�E����H�M���D�H�E�I��I9�u…�GA��H�E�@A��u��E��}��tvD�m��E��u�A��	�A	�Ic�H�E��d����E������d����}�D����W����� ���A��D�u�벋E��]�	�Hc�H�E��'���D�m��E�A��A	�Ic�H�E��
����E��]�	�Hc�H�E��������UH��H��H�8dH�%(H�E�1�H��t$H�6�T������H�U�dH+%(u��fD1����_��ff.�@��UH��H��dH�%(H�E�1����{H�E�dH+%(u��������UH�=�XH��AVAUATSL��H��L�udH�%(H�E�1�����H�=�zI������A�VI��H����H�����������uD�K�oS�SL�c�KL�kS ���H�E�dH+%(��H�������[A\A]A^]�H�CH�KL�zH��W�58�{�H��LE�1��!�H�{��L�cH�{���L�k��fIn�fIn͉Sfl�C�l���fDH�
Ik{�2�H�=(W����L����L�����9�����f���U�H��AWAVI��AUI��H��H���ATA��SH��@���H��dH�%(H�E�1�H�E�HDžD����H�H�=>MDž@���HDžH���	�@�H��I���K�A�uH���R��H����A�EL��H��L�����ƃqH���1�f���Hǃ`Hǃ M��tI�FfIn�I�^fHn�fl�H�D��`A��A��v(1�H�U�dH+%(uNH�Ę[A\A]A^A_]�DH��H�<��H�=���`��H��H��L��������<��ff.����UH��ATSH��L�&dH�%(H�E�1�L9�t2H��H��L���d6I��$H�E�dH+%(u@H��[A\]�@�"�{��u�H�
'i{�)�H�=�U������{�����UH��H��dH�%(H�E�H�H9�tH�NH�WH�HH�H�2H�VH�E�dH+%(u��$���O��ff.�@��UH��AVAUATSH��@dH�%(H�E�1�H���5H��H��I��A�����H����A�4$@��t,M��DI��@��ptL����H���UA�6@��u�E���L�3L�m�L9���L��L��L���:�����E��U��M�������� 	ЋU�����@	ЋU�����	ЋU������	ЋU�����	ЋU�����	�A�V8���	ЋU�A�F8H�E�I��d�E���A��o��A��s��A��tM9���?M�6I9��;���1�H�U�dH+%(�]H��@[A\A]A^]�fD1�H�}�L���J����*H�H9�t��M��U�D�U�D�M����D�E̋}����� A��H�u�	ыU�A������@	ыU�����	ыU������	ыU�����	ыU�����	ыUȃ���A	���P8H��d���	ʅ���oE����sE�ɉP8��tH;��t
H�H9�u����P8���D	҈P8H�H9�u�����fD�EЋUȃ�������	�A�V8���	�A�F8M�6L9��������D�������i��f���UH��H��dH�%(H�E�1�H�E�dH+%(uɺ����&��fD��UH��AUATSH��H�dH�%(H�E�1�H9�t8I��I���H�L9�t(H��u�L������H��H��uڸ��1�H�U�dH+%(uH��[A\A]]����ff.�@��Uf�H��AWAVL�}�I��AUI��L��ATI��H��x���SH��hdH�%(H�E�1�)E�H�E��E�)E�)E�)E�蝩�Å�u}H��x���M����L��蟣H��x���L��I���]�H��x���L����̝H��x���L����H��x�������u#H�E�H�H9�tI�MH�@L�jI�UH�H�AH�}��NH�E�dH+%(u-H��h��[A\A]A^A_]ÐL���h�H��x���L���ɱ����`����UH��H��dH�%(H�E����+��H�U�dH+%(u���%��D��UH��AVI��AUI��ATSH��H��dH�%(H�E�H���H9���D���H���H9�t4���A9�tAD��)�H�U�dH+%(�>H��[A\A]A^]�@��������D9�u�H��(I��(�E����u�H�E�dH+%(��H��H��L��[A\A]A^]�'G�����L����?�tvH���K��tjH���E�&H9�����D9��7����fDA�>�t"H���JK��tA�D9������d���D���D9��P�����@H���E���H9�t���A9������ �������~����A9�����������n��ff.���Uf�H��AWAVL�}�AUATL��x���SH��L��H��H��8���D��@���dH�%(H�E�1�E��GL��E�E�fIn�fl��E��E�H�M��E�L�E�H�U��E�)E��A�L�m���h�����ufH��x���H���D�H��x���L��H����H��x���H�߉�h���A���j�H��x���H��軙H��x�����L�m�E��u	M9���Džx�������M9���Džl���DžD���L��P����aDM�&M��H��&LD�L�����I��(H���G��l���H��`���A����XI9��WM�mM9��z��l���L��贡��L��H��`���襡��L��H���:;H��H����L�'�V��uH�������]���H���
;I��H���L���&���6�������,���L�u�M9�����L��X����M�6M9��L9�t�L������H9�u�L���:I��H����L�����u�M�$$������2H��H���A���L����J���5ō{�H��mH��1���H�E�dH+%(�6��h���H�Ĩ[A\A]A^A_]�D��x����uA����aM�m��D���M9������DL��P���H�*���L��L��译L�u�M9���E1�L��1�L��H���M��ƅl���E1�A��ƅ`���I���6�L��L��襠��M�mH��H���I9�����`���M��D��P���L��1�跟����x����I��(H��X���tL��H��P����GH��P�������l����E9��E���ADž�E�M��MD���l���A�GM�����P���I��(M9�t���V��`����I����`���MD�ME�EÉ�L9�X����	���M�mH��H���I9�����H�]�I��E1�H9�t(fDH���Ȟ��1�H9�H��ƒ��A�L9�u�D9�D�����
�l���t��@���t
�}���H��8���L��������h���������H��8���H�@ƀ����D1��/I��H����������1��i/I��H���'���M�6M9�������L��X������@L���hE�������A�����x����}���fDM�������5Ί{H�I1�1����,���H�����L��L���#�L�u�DžD���M9��j������ƅl���E1������Ή{��tDžh�����������j��H�
�[{�$�H�=rH�]�����{���Uf�E1�1�A�H��SH�M�H��HdH�%(H�E�1�)E�)E�)E����H�}�����EH�}���EH�}���EH�}���EH�E�dH+%(u��H�]������ff.���Uf�H��H��dH�%(H�E�1�GG H�E�dH+%(u���p����UH��SH��H��H��dH�%(H�E�1��;EH�{�2EH�{ �)EH�E�dH+%(uH�{(H�]���E���@��UH��AUI��ATI��SH��dH�%(H�E�1�H����H��H�����������uF�W�oG�wL�g�WG H�K���H�E�dH+%(��H��[A\A]]�f�H�GL�$hH�OH��E�5X�{�H��LE�1��A�H�{���L�cH�{���L�k���wH�WH�O�t���H�
yY{�2�H�=XE���L������H�E�dH+%(uH��L��[A\A]]�������D��UH��ATSH��dH�%(H�E�1����uH�E�dH+%(urH��[A\]�@H�WH��I��H�w�L�����;~�H�
�X{��H�=}g�e��H�E�dH+%(uH�S(H�s L��{H��[A\]�[��&��fD��Uf�A�E1�H��ATI��SH�M�H��@dH�%(H�E�H�G)E�)E�)E�H�PH�H�8�q�����uKH�}��BH�}��BH�}��BH�}��BH�E�dH+%(��H��@��[A\]�f��E���u)H�
�W{�+�H�=���l���f.�H�U�H�u�L��}��m��}�~�H�
�W{��H�=Bf�*��H�U�H�u�L��}��7�������UH��AUATSH��8L�gdH�%(H�E�1�M�,$I�}tQ�����u&H�E�dH+%(��H��8��[A\A]]�fDI�$H�8���I�$H����U�H�u�H�}����H�}�H�u�I�EI�$�U�H�8u�H�
�V{�#���H�=���G���l����-��ff.�f���UH��AWAVAUATSH��dH�%(H�E�H�GL� A�T$����I�\$�E�H����1��{L�}�I��L�5��u�UD�C9G�|��H��H��u�Eą�t\L��H���^����x0H�[L9�ti���u`1��{�E�u�L��H����]����y�H�
�U{�(�H�=C�L������ DL��L��H�5Wd1���x���1�H�U�dH+%(u5H��[A\A]A^A_]��E�H�
IU{�B�H�=PB��������ff.����UH��AUATSH��XdH�%(H�E�H�GL�(A�E��~bI�]H��tYL�e��M@��@L��L�vWA���@1�����L��H���\����x]H�[L9�tP���uG�{t�H�
�T{�;�H�=	B�$�����H�U�dH+%(u3H��X[A\A]]�D1���H�
ET{�(�H�=�A�����������UH��H��dH�%(H�E�1��G$����H�U�dH+%(u�������@��Uf�H��AWI��AVE��AUATM��S��H��hH�}�H�uH�M�dH�%(H�E�1�H�E�)E�)E�)E�H����E1�M��tE�l$E1�H��tD�f�8�a��H�����]�fHn�H�]�L�}�H�M�fl�D�m�foM�D�e�foU�D�u�H�U�HH�P0H�XH�P 1�H�U�dH+%(uJH��h[A\A]A^A_]�H�=�a��w
��H��_yH�<�H��x����k��H��x���I���8�������P����Uf�H��AWAVI��AUA��ATI��S1�H��XH�}�dH�%(H�E�1�H�E�)E�)E�M��tA�XE1�M��tE�y�8�J��H��tg�]�fHn�H�U�L�u�H�]�fl��E�foM�D�m�D�}�foU�HH�P0L�`H�P 1�H�U�dH+%(uH��X[A\A]A^A_]ø����r��f���UH��AWI��AVM��AUATA��SH��XH�}�H�=�`dH�%(H�E�1���w
��H��^yH�<��!��f�1�H�E�I��)E�)E�M��tA�_E1�M��tE�~�8�I��H��tc�]�fHn�foM�H�U�H�]�D�e�fl��E�D�}�foU�HH�P0L�hH�P 1�H�U�dH+%(uH��X[A\A]A^A_]ø����u��D��UH��AUATI��SH��H��H�o�oVdH�%(H�E�1��o^ H�F0H�~)M�H�E�)U��E�)]�H��t���H�E�H����D�k H�[E����H������H��H�����8�:��H����foe�fom�fHn�H�U�fl�`H�P0h �@1A��u)H�XI�$1�H�U�dH+%(ucH��H[A\A]]�DH���@������f��8���H��t:fou�fo}�fHn�H�U�fl�pH�P0x �@1�� ��H�}��
:���v���ff.�f���UH��SH��H��dH�%(H�E�1��G ��u*H�{��9H�E�dH+%(uH��H�]�����DH��9�������UfHn�fl�H��H��dH�%(H�E�1�H�E�dH+%(u���c����UH��AUATSH��H�dH�%(H�E�1�L�#H9�tUI��� H�{�9H������I�$M9�t6L��I��H�CfHn�fl�I�D$L� �C ��t�H�{��8�fDH�E�dH+%(uH��[A\A]]������UH��AUATSH��dH�%(H�E�1�H����H�I��L�#H9�u)�W�H�{�j8H���?��I�$M9�t6L��I��H�CfHn�fl�I�D$L� �C ��t�H�{�+8�fDH�E�dH+%(u3H��L��[A\A]]�����H�E�dH+%(uH��[A\A]]�����f���UH��AWAVAUATSH��dH�%(H�E�1�H���L�?I��L9���H��L�-\�L�5�[�<�A�2I�W��L��H������xbM�?M9����,H���Ƀ��xEA�G ��t���u�I�WH��to1�H�5�H��螅��xI�W1�L��H��艅��y�DH�U�dH+%(uUH��[A\A]A^A_]�f�I�OL��H��1��O��d���f.�A�G$��w�H� YyH���x����1��������UH��H��H��AUATSH��H�XdH�%(H�U�1�H��twA���i��I��H�������t����H�CH�KL��YH��7�5&z{�H��LE�1���H�{����L�kH�{����H�C����H�E�dH+%(��H��[A\A]]�@D�cH�CH�C��fD�oC�CL�kD�c�CH�CC ��H�E�dH+%(u'H�
�J{H���2�[H�=�6A\A]]�r���]��ff.�f���UH��AWA�~HAVAUL������ATL�%�WyS1�H��xH��h����
hx{dH�%(H�E�1�ƅ������u&��D�8L��L���P��1�H��H��tdI��M�4�s�M��t�A�><t�L�w������L��H��x������H��x���H�DH=7w��w�����u��,fA�D�fDH��h���H������H����1�M��H��X�#����H������H�U�dH+%(��H��x[A\A]A^A_]��L��M��$�A��%D�8L��L��E1��M��H��L9��`���L�#M��t�A�<$<t�L�����L��H��x������H��x���H�DH=7�"���E��u��,fA�L�1�L��H��W�J���'���1��'����V��fDUH��AUATI��SH��H��dH�%(H�E�1��F$���bH�
'T��I��Hc�H�>��@�N ���}�=Jv{t�~HH��s.1�H�U�dH+%(��H��[A\A]]À=v{t׃�v�M��t>H�UyH�}оH��1�H��5�t��xH�U�1ɾ����L���m�D���느�~ �i����L��H������������@�v ���-�{�6���H�=�V�'��s,1�L��H�����DD�^ E���sH�VH�W���fDD�V E����H�VH�W8����fDD�F E���}H�VH�������~ �VH�~�?n�)I�uH��
�����C$�������H�=V�p��1ɾ����L��H���N����f��V ���������H;V�9���H�=A����f.�D�N E����H�VH�W@�	���fD�~ ����H�~������D�~ �p����=#t{��������@1��i���H�=�TI�ŋC$��wH�SyH�<����s(L��L��H���v��	����1�����f��o������_��������L��H������������H�{�?n������o������������y���f�1�L��H�������������{�i������@1�L��H���[�����[���H�S�C$I�U8�>���1�L��H���6�����6��������H;C�����d���f.�1�L��H�����������H�S�C$I�U���1�L��H������������H�S�C$I�U@���1�L��H������������H�S�C$I������1�L��H������������H�{�v�����������H�=iS����UH��AWAVL��0���AUfIn�ATfl�SH���H��(���L�}H��H���H������ʹH�� ���dH�%(H�E�1�H�E�HDžD���)�0����H���@���L��H���E��t������M���$H��(���M�/H��@���L�`M9�u�I�M�mM9�t?L��L��H�������t���H�E�dH+%(��H�e؉�[A\A]A^A_]�@L��L���}������I�I9���H���@H�I9����z$u�L�B��H�I9�tx�x$u�L�HH��(���j�H��@���jH�� ���AVH��������?��H�� L��H��ۃ���*M���5���DI�� M	�L��H���M������E1�E1�듐E1��E1��x��������������UH��AWAVM��AUATA��SH��H��8H�u�H�M�dH�%(H�E�1�E��tv�A�DŽ�tj�E�E1��A�H�{8H��t
I�u�^��u&H��E�ED��L��AVL�M�H��H�u����ZY��uMD�}�L���I��H��u��}�t
1��/fDD���H��H��E1�AVH�u�H��D��L�M��9���^_H�U�dH+%(uH�e�[A\A]A^A_]�����@��UH��AWAVAUM��ATSH��H���H����H�����H�� ���dH�%(H�E�1�H��0���fHn�H��(���fl�)����M���DI�I9��H���f�H�I9���z$u�H�RH�����f�H�I9����x$u�H�@H������HD����E1�1�H��D���H������H�����H���7H��H����H�� ���fo����H�x8)�0���H��tH�3���u�H�����H��H���H��H���H�H)�H��1�H�E�������H�Dž@����sH�������������M����jL����L��@����jL������L����(���H����H���S�#���H�� H����H��(���A��J��H���<H��H������A�������H�U�dH+%(��H�e�[A\A]A^A_]�fDH�� ���M�eL��@���L�pM9�u�+M�$$M9�tL��L��L���A�����t����fDH��(���L���!������������o���1�1�HDž������1�1����HDž��1�1�����&��fD��UH��AWAVM��AUI��ATSH��@���H��H��H�� ���H��H�ʹdH�%(H�E�1�H��0���fHn�H��(���1��H�fl�H��x���)�0���H��t0���t)<w��<x�!<r��������Džt���M����DL�E�Dž@���HDžP���M����M�>M�eM9�u
� M�?M9�tL��L��H������t��@H��(���L���������I�I9�u�w�H�I9�th�x$u�L�@jH�� ���I�uE1�j�H���(���j蟼��H�� H���21�H�U�dH+%(�'H�e�[A\A]A^A_]�fDE1����J��t�����t`��w����x����r��������������R��t�����t,��w����x����r�������}�������t���M�������A��������A��z���f.���[���fD��K���fD��������i�����������Y������������}����������m����������a��UH��AVAUI��ATI��SH��H��dH�%(H�E؋F$��t;������tX��tSH�E�dH+%(�CH��[A\A]A^]��D�?��I��H���H������u1�C$�C21�H�U�dH+%(��H��[A\A]A^]�@H�sL������u�A�EH�E�dH+%(��A�vH�{H��I�U[A\A]A^]�����?�9I��H��tBH�sH��������d���H�CA�EI�E����R���A�FH�� I	E�A���A�MH�}�1�H�V(�����x�s(H�U�1�L����������	���A�MH�}�������fD��UH��AWI��AVAUL���ATfIn�Sfl�H��HH�����H�OH������L�g0H������D������dH�%(H�E�1�H����H������fHn�H������fl�ƅ���)���M���-)��H��@���M��tjM�7M9�u-�`H��@���H������H������L�(H�PH�M�6M9��EL��H���j���t�H�U�dH+%(��H�e�[A\A]A^A_]�@�=�g{�1�H���mA�|$H������t
L9���oH�5dIH��1���qH��L�����/H����oH�=�8{H��P���H��G1���3��H���+nL���M9���H������L�=-��M�6M9�ttA�~$u�I�vL���m�I�~���1��"H�=����I�F���1��I�FH�x�=��I�~H���q��M�~ I�^A�F2M�6M9�u�H������1��H���H�I�D$(H��tH��L���A�D$L�����@���M9���H�����L�x�fDM�6M9���L��L��H�������t�H���L�#L9�u/�ifDH�{��!H�����I�$M9��EL��I��H�CfHn�fl�I�D$L� D�K E��t�H�{�!��!I�FA�F2I�F I�FI�F���f�H�����H�x0���=[e{~LL�� ���1�L���kL��L���i�H�=�6{1�L��0���H������H��$��!��L���l�������H�����L���L�pM9�u
�M�?M9�txL��L��H���z�����t�H���L�#L9�u+�%f�H�{� H�����I�$M9��L��I��H�CfHn�fl�I�D$L� D�C E��t�H�{�e �H������L���������aI�|$(tbL���M9�tVE1����H�����LD�M�6M9�t2A�F$��u�I�vL������u�I�vL����M�6I	�M9�u�M���gH�����H�x0��H���������L9���H���
�H�L9����z$u�L�J��H�L9��d�x$u�L�@H�����H������jH��Q�������H�pAT�P���H�� I��H���H��tƀuI���I���H9�u��H�H9����xu��@A��nH�����H���H�x0L�#��L9�u*�DH�{��H����I�$M9�t{L��I��H�CfHn�fl�I�D$L� �S ��t�H�{��fDI��H�L��H������p�������I��H������A�@�����fA��l1��f���E1�f�E1�����1�����f�E1��t����L9�u/�n���fDH�{��H��诿�I�$M9��J���L��I��H�CfHn�fl�I�D$L� �C ��t�H�{��f��=�a{�h������fD�(�NH����H�@H������H�����@H�����@ H�H�PH�L�xH�����H�x0�T����H�HL��H��L���^����9���H�������<��L�����cH��)�����L���fo�����H��I�������H������1�H��@���H�; ����x�sH��@���1�H���������������L������H�����L��L��H������`��������L�����fD������E1�E1�H��H�����j�PH������jH��AT����H�� H���������8���H�5�@H��1��mj���H���L�#L9�u)���H�{��H��蟽�I�$M9�t�L��I��H�CfHn�fl�I�D$L� �{ ��t�H�{��H���L�#L9�u+�j���f�H�{�jH���?��I�$M9��J���L��I��H�CfHn�fl�I�D$L� �s ��t�H�{�'�H���L�#L9�u/����fDH�{�H���׼�I�$M9����L��I��H�CfHn�fl�I�D$L� �K ��t�H�{���ſ�D��UH��AWAVAUI��ATI��SH�]�fHn�fl�H��H��X���L��h���dH�%(H�E�1�H�)E�H��tL�:L9�twM��H��`���L�u�I���$DH�E�H�M�H�E�H�H�HH�M�$$M9�t9L��L�������t�H�U�dH+%(�H�Ĉ[A\A]A^A_]�DL��`���L�����H��x���I��H����H��h���f�H�E�1�)E�)E�)E�H��t�P�8��`������I��H������`���L�u��foM��E��U�foU�HP H�E�I�GI�G0H�E�I�L�}�I�GL�8���I��H����fHn�E1�Dž`���fl�DL���H�I��H����I�|$8H��tI�6���u�L��L���[���t�L�����I�H��L��L��h���D��L������u�H�E�1�H��H��P����bH��P���H����M�L�M�L��5o\{H�F=�1��X�H��P����\cL����`����I��H���E����I�|$0t&L��h���H��L��L��A�L���Z����L�e�M�,$I9�uPD��`�������H��X���L�81������I�|$��I�|$�L��蔹�I�EI9�t�M��I��I�D$fIn�fl�I�EL�(A�T$ A$��t��H��x����wL�e�M�,$Dž`���I9�u�E1�L���2������>����L�e�1�L���aL��H���W��L�M�L��1��5[{L�<�H��;��L���b��`��������L�e�1�E1���`���M�,$I9��&����i���fD��UH��AWAVAUATSH��H�$H��XH����H�=}H����dH�%(H�E�1���� H��H��1��t��H��A���_�E����H����1�HDž���9�Lc�I������D������A�}u4���H��I9�tkH����H�<HDž���uր.L�ot�A�}.uA�}.tw����1�� L������yvH����H�<H��肷�I9�u�DD����H�����e��H�E�dH+%(�*H�e�D��[A\A]A^A_]�|��@A�}�<����y����L�1�y1�L��E1�����H��������虴�D����H����Lc�I�����ML����I��H����L��E��L�����@A�|$u-諶�H��I9���H����H�<�u݀.L�gt�A�<$.uA�|$.uA�|$t�@��L��1�M��L��������1�1�L��D����������g��H���1�AT��L��L����L�p����H��91�1�H�$E1�E1�L��jjPjH����H�����PH����H��0H�<H��讵�I9�����DL����H����E��D���Ƕ�H�����{�����fDH�E�dH+%(u9�5W{H�e�H�P1�[1�A\A]A^A_]�]�DH����H�<�x����S����UH��AWAVAUATSH��HH������1�H������1�dH�%(H�E�1��pH�����I���\��H��H����L�pM����H������@I�~1��
�H��H��tsL�hH�XL������L9�tZH������f.�M�M A�v�L��A�u��1�L�D8����L��L���YnM�mXZI9�u�H��������L���
II��H���f���H������H��E1��\rI�\$H��uU�mDH��H��7E1�1�jE1�jjR1�jH��������H������H��0豳�H���HH��H���H�{�@E1��ܼ�HDž����H��t�L�pM��tL�{L��L���a��tWH���EHI��H����L�h�@L��舼�H�����I�wH�{H���������H���������@uzL�{L���~���I��H��t;H�KI��H������1�M��H��6�����yHDž����L��軲�M��H������H������H�@H�������H�K���@L�k��f.�H�E�dH+%(��H�e�L��[A\A]A^A_]�p�L�{L��L���A���3����y���H�E�dH+%(ud�5CT{H�e�H�D1�[�A\A]A^A_]���y��H�U�dH+%(u)��5T{H�eؿ[H���A\1�A]A^A_]�����ff.����U�����H��AUE1�ATH��X���SH��dH�%(H�E�1�H�E�HDžT����H�1���P���H��X�����x����,H��tFH��P���1�H��A��L��I��H��t1�H��H���GO����x;A�L����4��H���T�H�E�dH+%(uKH�ĘD��[A\A]]�DA�L$8 1�H��L���N����y�A�L$:H��1�L����N����A��A����γ�ff.���UH��AWE1�AVAUATSH��H��@���H��8���dH�%(H�E�1��L���I��H��tUA�u�E1�A�t��E1�H�����D��D���#����uOA��A��u�A��A��u�L���S�I��H��u�H�E�dH+%(��H�e�1�[A\A]A^A_]��H��h���D��\���E1�H��P�����\���D��D��H��A�@��
��A�wH��P���H���������1��H��x���HDžt���H��h���H�C��H�1�Džp���H��x����������*I��H����H��p���1��/
��H��H��t%1�L��H��H����&M��H��H���������2��L���1�H��M�L��@���1�SL��2��L������K��I�E1�M��H��2H�$H��H��8���jH�5ĻjPH��@���j�PH��0E��uA����DD��\����=���@�O8 1�L��H��H����cL��H��H������=����O:L��1�H��0����?L��H��0�����H�����1��L���L���H������z��������
��ff.�f���UH��AWAVL�5�1AUL�-�1ATI��SH�/yL�{0H��(H�u�dH�%(H�E�1�H��H�KH��H�}�jE1�1�L��jjAVL�CjA�T$H��0L9�u�H�E�dH+%(uH�e�[A\A]A^A_]��e��D��UH��AWI��AVAUATI��1�SH��1�H����P���D��X���dH�%(H�E�1��hH������X�����P���I��E1�����H��H���L��A��L��@���M��I���Xf.�H��H��`�����dPL����d1�H��X������H��X���L���fXZI��H��M9�t9H�;t�L��D�������t�H�CL��8u�L��L��I��H���>fM9�u�H��H���L��@���M�}M����D��P���H��-yL��P���J��L�5%0H��X����CDH���I�OE1�jL�@jj��X���j1�1�L��SL��H��0�@I��H��t2M�oL��L���C��H��u�H��E1�E1�L��jjj��X���j뱐L��P���H�E�dH+%(uPH�e�L��[A\A]A^A_]�i@H�E�dH+%(u'�5?M{H�e�H�h
1�[�A\A]A^A_]���%��D��UH��AWAVL��`���E1�AUL�-��zATI��1�SH��1�H��dH�%(H�E�1��ifH��H���H��uQ���H���d�L��PL���d1����H��H���L���|dY^I��I��I��
t?I�}t�1�L�������t�I�EM�M�8u�H��H���L��I��I���3dI��
u�H��H���L�-F.L�pM��uF�|@H���I�NE1�H�'.jL�@jjRj1�1�L��SL��H��0�>I��H��t8M�~L��L���a��H��u�H��E1�E1�L��H��-jjjPj�DH��H�����g1�1�L�-��zE1��eL��`���H��H���H��uJ��H����dL��PL�/��d1����H��H���L���,cXZI��I��I��tBI�}t�L����8�����t�I�EM�M�8u�H��H���L��I��I����bI��u�H��H���L�-�,L�pM��uC�y�H���I�NE1�H��,jL�@jjRj1�1�L��SL��H��0�X=I��H��t8M�~L��L�����H��u�H��E1�E1�L��H��,jjjPj�DH��H����|fL�-�)yL�5J,M�}0H��I�MI��E1�j1�H�5',L��jjAVM�Ej�SH��0M9�u�L��H��L�-7,�3���L��H���x�H��1�1�jE1�E1�H�
,jL��jAUj�S1�H��0���H��X����H�
H�1��{��~;H��H�
L��1�jE1�E1�1�jPAUH��X���j�SH��X���H��0�,��H��H��+E1�1�jE1�H�
�+1�jL��jPj�SL��H��H��0�R�L��H�����L��H���<TH�E�dH+%(uQH�e�[A\A]A^A_]�fD�5�H{H�	���0���@�5�H{H���衂�`���觩����UH��SH��H�$H�� ��L���dH�%(H�E�1�H��H����I��VH�߾���1�H��1��?��ZY��x!���B��1�H�U�dH+%(uH�]�����������ff.����UH��AWAVAUATSH��H�$H��H�$H��(H�����dH�%(H�E�1��Z�H��H����@H���0��H���w�xu�x.L�puA�~t؀x.�&L��胋I��H��t�H���ޯ�I��H����f�L���د�H����xu�x.L�huA�}t���x.�&H��H����M��1�AU��L���H������R��H�����1�1�����^AX�Dž��u����Х�H���1�AU�M��H�����L��wH�������H�����H������I��ZY������L���g��L����H���W���:A�~.����A�~����H���®�H�������f�H�����1�H�U�dH+%(u\H�e�[A\A]A^A_]��A�}.����A�}����L���b��H�������f�L��踭�L���3�����覦�fD��UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��j��f.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���-��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����ff.�f���UH��ATA��SH��H�5'H��H��dH�%(H�E�1��}����H�5&H���f����H�5�H���O����H�5�H���8����H�5�&H���!����H�5y�H���
����H�5�H�������H�5/�H���ܳ���H�5��H���ų�uND���	��D����H��t0H�U�dH+%(��H��[A\]��D���
H��u�H����f.�D����fDD���H�fDD����fDD���x�{���D���X�k���D���H�[����.��ff.���UI��H��Hc�H��H��L�OdH�%(H�E�1���?wzL����L��H���u_I��s`��t1�1ɐL��H�����9�u�Hc�H��H�GI��L��H�H�D�I�1�H�U�dH+%(u��f�H�D��ڸ�����m��ff.�f���UH�5o�H��SH��H��dH�%(H�E�1������H�5ġH������H�5n
H���ױ��H�5�
H������H�5E
H��話��H�5<
H��蒱��H�5>$H���{���CH�5��H���d���LH�5�H���M�����5cA{1�1�H��H��L{H�E�dH+%(�"H�]�1��ÐH�E�dH+%(�H�]���H�E�dH+%(��H�]���SH�E�dH+%(��H�]���H�E�dH+%(��H�]���3	H�E�dH+%(��H�]����H�E�dH+%(ujH�]���7�H�E�dH+%(uJH�]���W�H�E�dH+%(u*H�]�����H�E�dH+%(u
H�]����"��f���UH�5/�H��SH��H��dH�%(H�E�1��ů���H�5��H��讯��H�5.H��藯��H�5@H��耯���H�5H���i���H�5�
H���R���H�5�!H���;���CH�5��H���$���LH�5�
H���
�����5#?{1�1�H��H��yH�E�dH+%(�"H�]�1��ÐH�E�dH+%(�H�]���H�E�dH+%(��H�]���S
H�E�dH+%(��H�]���H�E�dH+%(��H�]���3H�E�dH+%(��H�]����H�E�dH+%(ujH�]���7�H�E�dH+%(uJH�]���W�H�E�dH+%(u*H�]�����H�E�dH+%(u
H�]������f���UH��H��dH�%(H�E�1���.wH�%��Hc�H�>��D1�fDH�U�dH+%(�!��H� ���H�hy���H�Sy��H�>y��H�)y��H�y��H��x�|���@H��x�l���@H��x�\���@H��x�L���@H��x�<���@H��x�,���@H��x����@H�qx����@H�]x���@H�Ix���@H�5x����@H��x����@H�{x���@H�fx���@H�Qx���@H�<x���@H�'x�|���@H�x�l���@H��w�\���@H�$x�L���@H�x�<���@H��w�,���@H��w����@H�Pt����@H��w���@H��w���@H�1w����@H�w�����g�����UH��H��dH�%(H�E�1�H�E�dH+%(uɸ ��*��f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ����f.���UH��H��dH�%(H�E�1����0H����Hc�H�>��f�H�jf�H�U�dH+%(����H��r���H��v���H��r��H�yv��H�"��H���H��r�|���@H��Q�l���@H���\���@H���L���@H���<���@H���,���@H������@H������@H�~���1����耚���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��J��f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ
��
��f.���UH��H��dH�%(H�E�1���w8H�A��Hc�H�>��DH���H�U�dH+%(�	��1���@H��t���H��t���H�q��H��r��H��r��H��r��H���t���@H���d���@H���T���@H���D���@H���4���@H���$���@H������@H������@H�}��@H�r���蟘�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��Z��f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ����f.���UH��H��dH�%(H�E�1����0H����Hc�H�>��f�H��f�H�U�dH+%(����H������H�����H����H�y��H�d��H�O��H�:�|���@H�%�l���@H��\���@H���L���@H���<���@H���,���@H������@H������@H�����@H�����@H������@H������@H�����@H�����@H�����@H�r���@H�]�|���@H�H�l���@H�o�\���@H�Z�L���@H�E�<���@H�0�,���@H�9����@H�$����@H����1����谕���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���}��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��:��f.���UH��H��dH�%(H�E�1����H�=��Hc�H�>��f�H��f�H�U�dH+%(����H�����H�r���H�^��H�J��H�6��H�"��H��|���@H���l���@H���\���@H���L���@H���<���@H���,���@H������@H������@H�n���@H�Z���@H�F����@H�2����@H����@H����@H�����@H�����@H���|���@H���l���@H���\���@H���L���@H���<���@H�s�,���@1��!����H�M��������ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�1��譒�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��j��f.���UH��H��dH�%(H�E�1���:��H����Hc�H�>��f�H��f�H�U�dH+%(����H�=i���H�����H�ql��H�hl��H�n���H�~��H�j�|���@H�l�l���@H�l�\���@H��k�L���@H�"�<���@H��k�,���@H������@H�����@H�j���@H�U���@H�@����@H������@H�����@H�����@H�����@H�����@H���|���@H�o�l���@H�Y�\���@H���L���@H�r�<���@H�]�,���@H�H����@H�Q����@H�<���@H�6���@H�;����@H�&����@H����@H�����@H�����@H�����@H���|���@H���l���@H���\���@H�~�L���@H�i�<���@H�T�,���@H�?����@H�*����@H����@H����@H������@H������@H�����@H�����@H�����@H�����@H�r�|���@H�^�l���@H�J�\���@H�6�L���1��E����P����UH��H��dH�%(H�E�1�H�E�dH+%(uɸ ����f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��ڍ�f.���UH��H��dH�%(H�E�1����0H�I
��Hc�H�>��f�H�tf�H�U�dH+%(����H��h���H��f���H��f��H��f��H��f��H�|f��H�hf�|���@H�Tf�l���@H�~�\���@H�h�L���@H�S��<���@H�O��,���@H������@H������@H�����@H�d���@H� ]����@H�����@H��
���@H��
���@H��
���@H��
���@H����|���@H�pe�l���@H�&�\���@H��L���@H���<���@H�~
�,���@H������@H������@H�����1�����p����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���=��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ���f.���UH��H��dH�%(H�E�1���!�PH��
��Hc�H�>��f�H��
f�H�U�dH+%(���H��
���H��
���H��
��H��
��H��
��H��
��H��
�|���@H��
�l���@H�n
�\���@H�Z
�L���@H�G
�<���@H�4
�,���@H�!
����@H�
����@H�����@H�����@H������@H�
����@H�
���@H�����@H�����@H�����@H���|���@H���l���@H���\���@H���L���@H���<���@H���,���@H�o����@H�x����@H�c���@H�����@H��u����1������p����UH��H��dH�%(H�E�1�H�E�dH+%(uɸ!��:��f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ���f.���UH��H��dH�%(H�E�1���?wH�u��Hc�H�>��D1�fDH�U�dH+%(����H�����H�����H�v��H�a��H�L��H�7��H�"�|���@H�
�l���@H��
�\���@H� �L���@H�
�<���@H��
�,���@H��
����@H��
����@H��
���@H��
���@H�
����@H��	����@H��	���@H��	���@H��	���@H��	���@H��	�|���@H��	�l���@H���\���@H��	�L���@H���<���@H��	�,���@H�pH����@H�B����@H�g���@H��?���@H�o	����@H��<����@H�L	���@H�9	���@H�&	���@H�	���@H�	�|���@H���l���������UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��ڄ�f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ�蚄�f.���UH��ATI��SH��H���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�EI��L�� ���H��(���H�����L��H��H��@����Dž ���Dž$���0H��0����́�L9�sEf�;./H��uH���{/u
�H���8/t�H��8���dH+%(u)H���[A\]�f�L��H�5�H���>���w�����UL��tH��H��dH�%(H�E�1��:H���LE�H�E�dH+%(u�I��1�H��H�Wp�̤
������UI��H�
;tH��H��dH�%(H�E�1�H�"�A�9I��LDр:APHD�H��ARH���I��1��j�
H�U�dH+%(u��褂�@��UH��H��dH�%(H�E�1�H��`����Ɨ��1���u��x���%�=���H�U�dH+%(u���E��D��UH��SH��H�$H����L��SdH�%(H�E�1�H��H����I��VH�߾�X��H��P�H���)���X1�Y��u��h�%�=@��H�U�dH+%(uH�]���袁�f���UH��SH��H�$H����L�SdH�%(H�E�1�H��H����I��VH�߾踛�H��P�H��艖�Z1�Y��u��h������������@E�H�E�dH+%(uH�]����������UH��AWAVAUATSH��XH�}�H�u�dH�%(H�E�1�H����H��I��M��M��H�E�I��tsH��H�� ���/�?L��H��0uI����L��H��8u��I��L��H��<u��I��L��H��>u��I��I��I��?D)ЍH�H��H�E�L�P�1�1�L�U�L��L��A��H�}�����H�E�L�U�E1�H��L�U�H�E��s�L��L��������A��D��L��L��ÿD�u�A��L��L����H�E�B�40A���H�}���H�E�H��L9�t>I��L9u��)L�E�M!�t�H�E�L�E�L��L���B�40A��L�E��L9E�u�L��D�u�H��H#E�H�E��E1�L�u�M��L��L��������A��I���H�E�I9�u�L�u��u�L��L���A��L�M�M!�M9�r;L�m�M��fDH�E�H�M�L���B�4(I��A���M9�s�H�}�L�m�t3E1�L�u�M����u�L��L���A��I���L9u�u�L�u�L��L��������A��I���L9u�����L��L��������	A���H�U�dH+%(udH��X[A\A]A^A_]�f��u�L��L���A��L�M�H�E�I��M!�M9������p���I�� ���R���@1����}�ff.�@��UH��H��dH�%(H�E�1�H��tP��tL�N��<u1��t(�V�H�
��H����t*H�GH9�t
H�����u�H�U�dH+%(u�Ð1����G}����U�H��SH�]�H��H��(dH�%(H�E�1���tH�E�dH+%(ueH�]���f.�H�޿H�e�H�e�詅�y�foE�H�޿fs�)E�芅�y��5�{H����1��U��|�fD��UH��AVAUATSH�� dH�%(H�E�1��?v!1�H�U�dH+%(uyH�� [A\A]A^]�L�m�H��茐�L��D�0I���~�u)�H�Eȅ�t
H�H�E�L��H�E��Є�tE�4$�fD��E�4$�x�����{�f.���UH��ATI��SH��H�?dH�%(H�E�1�H��t L��@�kx�H��H�C�H�;H��u�H�E�dH+%(uH��L��[A\]�8x��c{���UH��AVI��AUATI��SH��dH�%(H�E�1��?�1�L�-��fD�;�H�DŽ�uq�{Hc��豊�I��H����M��tA�$L��A�>tL������utH�H�E�dH+%(��H��L��[A\A]A^]�f.��C��WH����tA�D t�?t~���X�������X���f�I��H�
���@A�VI����t� t�L��H��H)���t�H��tH��H�C��4����1�����L���9���E1��4����{��Hc������y�f.�D��UH��AWI��1�AVI��AUATSH��H��(L�cdH�%(H�E�1�I9���A�$�iI�D$H��t	���M�l$M��tA�E�!I�$H���H��w,H�E�dH+%(��H��([A\A]A^A_]�f.�H��H��H��L�cI9��u���L�cA�$�:I�D$H��t	��3M�l$M���x���A�E�m���I�EL��I�D$M�eL�kH��t
L��H��H�H�U�L��L��A��H�U�I�EH��H��H�CI�]I�$H��tH�0��H	�H�0H�I�EH�H����H��H;X��H�PH�E�dH+%(��H��(L��H��L��[A\A]A^A_]��M�l$H��H��L�kI�\$I�EH�I�$L�#H����H��H;XtL�`L��H��M��A���K���@L�`��f.�M�l$H��H��L�kI�\$I�EH�I�$L�#H��v/H��H;Xt-L�`L��H��M��A���~����M�&�M�&��L�`��f.�H��H����@I�EL��I�D$M�eL�kH��t
L��H��H�H�U�L��L��A��H�U�I�EH��H��H�CI�]I�4$H��tH���H	�H�H�I�EH�3H���r���I��|���L��M��I���H�P�h���L��M��I�������v���UH��I��H��H��dH�%(H�E�H�H����H���u_H�rH9�ttH��t	���H�pH��H9���H�rH�PH��t
H��H��H�H�
H�H�:H��vpH��H;Q��H�yH�E�dH+%(���f�H�rH��t�t:H�pH��H9���H�rH�PH��t�H��H��H��f�I�8�H��H��H�H�H�
H��H��H�
H��H���
���f�H��f���@H�qH�pH�AH��tH��H�>H�qH�H��H��H�rH�PH����������DH�y�����H�qH�pH�AH��tH��H�>H�H�qH��H���$����u���UI��H��H��H�WH�wdH�%(H�E�1�H����H���`H�FI��H��H��u�@H��H��H�PH��u�L�PI��L�QH�pH���H	�H�H�WH�PH�2��L	�H�2H�H���5H��H��H;~�DL�FM����H�0H���tHH�q1�H9�tl���H�VH��t	���H�FH��t	���H�H��tpH��wH�E�dH+%(�����H��H��H�pH��H9�u�H�A��H�pH��t	���H�PH��t	��H�H��u�H��H�덐H��H�I�
�@H�VH��H��H�QH�NH�H�H�H�1H��vKH��H;H�H�pH���	����M������L�VH�����@L�F����I�1��H�H��v/H��H��H;y��H�qH��u!�����������I�1H�������H����@H�pH��H��H�qH�HH�H�H�H�H��vnH��H;Jt0H�BH�����DH�H�H��vH��H;xtBH�P�U���H�B��I��G���H�p���H�qH���n���������!���I��H�P����H�PH��H�VH�pH�AH��t
I��I��L�H��H��H�FI��I��H�AH�NL�H��tH���H	�H�H�H�L�H��vH��H;HtH�x���H���I�9���H�x���H�rH��H�pH�BH�QH��t
I��I��L�H��H��L�@I��I��L�AH�HL�M��tI���H	�I�H�H�L�H��v�H���q���H����q���UH��H��AVI��AUI��ATSH��H�?dH�%(H�U�1�H���	H����H�SH9���H��t	���H�WI��H9��H�SH�_H��t
H��H��H�H�H�L�#H��v|H��H;X�L�`H�E�dH+%(�CH��H��L��H��[A\A]A^]��H�SH��t�t:H�WI��H9���H�SH�_H��t�H��H��H��{���fDM�&�H��H��H�H�H�H��H��H�H��H�������f�H�H�E�dH+%(��H��[A\A]A^]�f�H�PH�WH�xH��t
H��H��H�
I��H�H��A��I�T$L��H�SH�_H����������L�`����H�PH�WH�xH��t
H��H��H�
I��H�H��A��I�T$L�����o�ff.�@��UH��H��dH�%(H�E�H�H��t'�H��H�@H��u�H�E�dH+%(u	�H���1����n�ff.�@��UH��H��dH�%(H�E�H�H��t'�H��H�@H��u�H�E�dH+%(u	�H���1����On�ff.�@��UH��H��H�dH�%(H�E�1�H9�tFH�WH��t0@H��H�RH��u�H�U�dH+%(u"��H9xu�H�H��H��H��H��w�1�����m�ff.���UH��H��H�dH�%(H�E�1�H9�tFH�WH��t0@H��H�RH��u�H�U�dH+%(u"��H9xu�H�H��H��H��H��w�1����Nm�ff.���UH��H��H��H���odH�4%(H�u�H�7H�H�yL�@M��tI�8��H	�I�8L�@M��tI�8��H	�I�8H��v/H��H;FtH�NH�E�dH+%(u��H�N��f.�H�
���l�fD��UH��H��dH�%(H�E�1�H��tNH�1�H��v
H��H��H9xtH�E�dH+%(u+�H���@H�BH��t��H��H�@H��u���1����)l�f���UH��H��dH�%(H�E�H�H��t0�H��H�@H��u�H�BH��u�H�E�dH+%(u	�H���1�����k�fD��UH��AVI��AUI��H��ATSH��H��dH�%(H�E�1��mn�I��H��t"I9�H�C�L��L��IB�H��H���e�A�DH�E�dH+%(uH��L��[A\A]A^]��?k�ff.�@��UH��ATI��H��SH��H��dH�%(H�E�1��d|�H��H��tH��L��H���e�H��H�E�dH+%(uH��H��[A\]���j�ff.���UH��H��dH�%(H�E�1�H���|���yt��M~��N�H�H��H��u=H�H��unH����H��uLf�H�E�dH+%(uWɉ��D�G<ft8><Ft2<Nt fD�����f���0t��1u��1����1�롐<nt�����i�D��UH�
4�H��H��H��dH�%(H�U�1��� tf��PH��� u�H�U�dH+%(u���i�ff.����UH��SH��H��dH�%(H�E�1��<l�H��tEH�D�H���H9�s�@H��H9�r	��
 u��@�� t��CH��� u�H�E�dH+%(u	H��H�]����h�D��UH��H��H��dH�%(H�M�1����t@8�t#�HH����u�H�U�dH+%(u��fD��HH����u����h�ff.���UH��H��H��H��dH�%(H�U�1�H���%�‰���tp�)�@:8����tU@:x����tF@:x����t7@:x����t(@:x�l��t@:x����t
@:x��H�H)�H��H������I�@����I��H���H��H9���H90t�@:8�%@:x�#@8x��@:x�@:x��@:x�
@:x�1�@:x��DH�E�dH+%(��H��Å�����H��H��fDH��H9�tk@:2t��H��D��tW@::u���tM@:zu`��tB@:z����t3@:z����t$@:z����t@:z����t@:zu+1��U���H�P�L���H�P�C���H���:���H�P�1���H���(���H��� ���H�P����H�P����H�P����H�P���H����H�����H�����H�������f�f.����UH��AWI��AVD�v?AUA��ATSH��(dH�%(H�E�1���DI�D���E�tq��I��1�L�d�@I�>I���T�M9�u�A��?u'H�E�dH+%(u<H��(��[A\A]A^A_]��D�u�D��H�������H��K#<����1���We����UHc�H��?H��H��H��dH�%(H�E�1���~`�A�I�Ѓ�vkH�FH9�tbH�BH9�tY��1���H����o�Aof�H��H9�u�ȃ��tH��I�H��H�E�dH+%(u&��D��1�@H��I�H��H��H9�u����d�ff.����UH��AWAVAUATS��H��H�u�H�}�H�U�H�M�dH�%(H�E�1���H��H�E��
A��9���E�I��A��E1��EfDH�E�H�u�D��H��qJ�<8L)�1�谅
H�I�E9�rv�E�A9���E��]�E��H�u�H�}�A�V�U���B���M�I�ŋE�A9���D9��� ����}�u�H�E�H�u�H�J�<8L)�1��=�
H�I��c���H�E�H�u�D��H�:J�<8L)�1���
H�INjE�A9��e���H�E�dH+%(u-H��HL��[A\A]A^A_]�fD�]��8����E1����c�ff.���UA��I��I��H��H��dH�%(H�E�1�A���A�B�����H�BH9���H�FH9�����1�f�����H��f.��Ao�Aof��H��f��H9�u�fo��6fs�f��fH~�A9�tI�4�I#4�H�4�H	�?t!E���H�����K��H��K#�H!�J��H	�H����H�U�dH+%(u?��f�E��1�1�I��DI�4I#4H�4H��H	�L9�u��fD1����a����UI��H��H��dH�%(H�E����t=D�H��f�H�xL9�t'H��H�L�I9L��t�1�H�E�dH+%(u4ɉ�����?t���I��H3�H�����H�Ή�H��H������.a�ff.���U��H��H��dH�%(H�E����t>D�@��H�PL9�t'H��H�T�H#T�t�H�E�dH+%(u)ɉ��1��?t���H��H#�H�����H��H�������`�fD��UH��H��dH�%(H�E�����%UUUU)lj�����3333��3333�����%���‰���H�U�dH+%(u�����&`�fD��UH��H��dH�%(H�E�����%UU)lj���%33��33���������H�U�dH+%(u�����_�ff.�f���UH��H��dH�%(H�E������U)lj�����3��3����Ѓ�H�U�dH+%(u���a_���H�UUUUUUUUUH��H��dH�%(H�E�H��H��H!�H)�H�33333333H��H��H!�H!�H�H��H��H�H�H!�H��H��H�H��H��H�H��H�� H�H�U�dH+%(u������^�f���UH��H��dH�%(H�E�1��=�z��ztH�U�dH+%(uE��@H�u�H�=���n;��x�}������z���z�fD�^H���#[���<^�ff.����UH��ATA��SH��dH�%(H�E�1�@��t�=Y�z�Q�zH��tW��u#H�E�dH+%(�H��D��[A\]�@�;^H��H�E�dH+%(uXH��H��[A\]�[f�H�u�H�=���:��x�}�����z��z��t��f���]H���CZ���\]�f.�f�UH��AVI��AUI��ATSH��H�� H�7H�WdH�%(H�E�1�H���IL�bAL9�r(�����H�U�dH+%(�<H�� [A\A]A^]�1�L���.W�H���H�CH�SL��L�#�AoH)�M��M��H�����E�I�FH�E�H�{H׺�Z�x�L�#H�M����H���*H�SL�d�����L9��X����I9�LB�1�L���V�H����H�CH�{L�#L��L�M�M��H)�H�����H��Z�H�Lc�1�H��tH�B�H+CI9��H�SL��H�;L�$
��H�CL�cB� 1������H��H)�H�������H�BAH9����H9������H�tv0H�{H��H9�HC�I������H�SI�t$�H��H)�H��H9��z���H�DL9�scH�C�!���f.�H�S1�H�;L�$
�W���H�BH9������H9�HC�H��I���xl�H��t\H�CL�+�&����H9����O�dd0H�{I��I9�LB�����5�zH�R��1��3�������Z�����ff.�f���Uf�H��ATSH��dH�%(H�E�1�H��zH�GH��u1�H�U�dH+%(uIH��[A\]ÐH��t2�H��H9�HC�H��I���k�H��t	H�CL�#뷸���������Z�ff.����UH��SH��dH�%(H�E�1�H�?uH�E�dH+%(u/H�]���f�H��H�觴f�H��zH�C���Y�ff.���UH��H��dH�%(H�E�1�H�?tH�GH��tH�WH�H�
��zf�H�OH�U�dH+%(u���7Y����UH��ATSH��H�dH�%(H�E�H�GH�T0H9�r5H9�sTH�DI0H��H��H9�HC�1�I��H��u2L���*S�H��t7H�CL�#1�H�U�dH+%(uH��[A\]�@H�{�ȸ�������X�������UH��AUA��ATSH��H��H�WH�7dH�%(H�E�1�H�JH9�rzH9�s{H�Dv0H��H9�HC�1�I��H��uLL���R�H��taH�CH�SL�#H�JH�KD�,H�CH�S�1�H�U�dH+%(u(H��[A\A]]�H�{�f.�H�G붸��������W������UH��AVI��AUATI��SH��H��H�wH�dH�%(H�E�1�H�TH9���H9���H�DI0H��H9�HC�1�I��H��ufL���Q�H����H�CH�sL�+H�<0L��L���SQ�H�CI�H�;tFH�CL�cB� 1�H�U�dH+%(u]H��[A\A]A^]�H�{�f�H�G�f.�H�PH9�s%�H9�HC�H��I��� h�H��tH�CL�+됸������V�����ff.����UH��H���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H�EH��0���Dž0���H��8���H��P���Dž4���0H��@������H��H���dH+%(u����U�ff.�f���UH��AWI��AVAUATA��SH��L�wL�/dH�%(H�E�1�� H��HD�I�DL9���I9��PK�\m0H��H9�HB�1�M����f�H���O�H��ttI�GI�OI�H)�H�4D��H�S��ua�H��H����I�O��H�I�H�� I�OH9�rIH9���H�\R0H��H9�HB�H��uH���Df�H��u�H����ufDI��g����I�GH���l���@H�GL��L���Y����I�M��uXH��t2I��}�f�H���zI�GA�DI�G�I�_L)�H�E�dH+%(uaH��H��[A\A]A^A_]�H��tI�GM�wB�0��H�������I�WH�BH9�s��H9�HC�H��I���_e�H��t�I�GM�'���S�f.�f�UH��AWA��AVAUD��ATI��SH��(��dH�%(H�E�1�����L�����*�„�����@ ���E��t��A� ����A� ����?t;��[����\u�^H��E��tQ�эA A��S D���A�D�8�u9A�L$�^I��H�����o�����*����@���fD8�t�@1�H�E�dH+%(��H��(��[A\A]A^A_]�f.�A�L$I���@D�NA��!��H��E1��FH�V<]A�„���A!�D8�tzE��u)�fDH��8�tP��A��<]@��A�����r<-u�@��]t��B�8���@8�A��D��u.@8��5����BH���@��]A��@����A!‰�E��t�BH��������<]u���E1��!��^H���+���1�������E��H�rDD�E�������A�L$�ZI��������*�������^H����*t����x������X���L��A��D��H�u��k���M�t$�DŽ��N���A�L$H�u�M���u�� ���fDD�NA��H���u���������E������H���K�����P���UH��H��dH�%(H�E�1����0��	wJH�u�
��R�H�u�H�~H�}�H���t/�J���2w L�E���Ic�L�>��@�~Bt9f�H�����H�U�dH+%(u`���H��(H�
���tǀ~buɀt���~t���H��
��f.�H���f.�H����P�D��UH��H��dH�%(H�E�1�H�E�dH+%(u
�1�1������O����UH��H��dH�%(H�E�1�H�E�dH+%(u
ɹ1�����O�@��UH��H��dH�%(H�E�1�H�E�dH+%(u
�1ɺ�i����DO�@��UH��AVI��AUI��ATSH��dH�%(H�E�1���Q�L��H��Lc���Q�ߍP�)�H�I)�Hc�K�D%����x�H��A�t@8�u)���y�1�H�U�dH+%(uH��[A\A]A^]�D��)����N�ff.����UH��AWAVAUI��ATS��H��8H�}�H�M�dH�%(H�E�1�H��H)�L�$�L���_�H������I��L���H���H�
��LE�H��HE�E1�1�M��tvL��H�M�I��L�E�H���,DM9�t{H�M�L��K�</1�L)�H�>A�o
Lc�M�H�E�L�E�L��K�</H�M�L)�H��F��1�I���Mo
Lc�M�L9�u�H�E�dH+%(u H��8L��[A\A]A^A_]ÐL���8J�E1����^M�ff.���UH��ATI��SH��H��dH�%(H�E�1��f.�H�XH��t7�x�\u1�x�\t+L��H���0T�H9�tH�SH9�uҀx�\uH���x�\u�f�H�U�dH+%(u	H��[A\]���L���UH��AWAVAUATSH��dH�%(H�E�1��E�I��H��tv�\H���R�I��H��ta�xL�`u)�~fDI��L��L��M)�L�cL��M��-H�{tWI�|$�\�XR�H��H��u�L���O�L��L��H�P�G�H�E�dH+%(u!H��L��[A\A]A^A_]��A�E����K�@��U�W�H��H��dH�%(H�E�1�@�ǀ�	v)��a�P���7@��F�H�U�dH+%(u�����0���K�fD��UH��AWAVAUA��H��ATSH��H��8H�U�dH�%(H�E�1��*N�H��I��A�ʼnƉE��VQ�H����E�~�E1�fD�u�H�xA���0Q�H��u�E��A��Mc�H����M�J�< �O\�H�E�I��H��tm�u�H���P�I��H��tOMc�DI��I�_L��H��L��L)���D�L��H�u�L��L)�L�H���D�u�H��N�$0�P�I��H��u�H��L���M�H�E�dH+%(u"H�E�H��8[A\A]A^A_]�@A��E����@J���UH��SH��H��dH�%(H�E�1��0u#H�E�dH+%(uH��H�]����F��H�~������I����UH��AUI��� ATI��SH��dH�%(H�E�1��[�H��tCA�}0H��u!L�cH��H�U�dH+%(u'H��[A\A]]�L���xB�I��H��u�H���8F�1����_I�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u
H����W��I����UH��H��dH�%(H�E�1�H�E�dH+%(u��m��H�ff.���UH��AVAUI��H��H�5��ATSH��dH�%(H�E�1��I^�H����I��H�����fDL��H���PQ�H��t[H���CK�H��t�H��L��Ƅ�����lA�ƅ�t�L���K�H�E�dH+%(u/H��D��[A\A]A^]�f.�E1����V\�D�0A�����G�f���UH��H��dH�%(H�E�1�H�E�dH+%(u��m�G�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u��m�{G�ff.���UH��AWAVAUATI���8SH��H��(dH�%(H�E�1��X�H���*I��H���D�;L�s�[A��L����mH�(���H�
����E�}0fHn�fHn�H�����A�]1I�E(fl�H�E�L�=P�H�E�AEM��uH��f�H�}�1���A���A�}1��L��L���7kA��H�}��[C��,E��urL�c�,L���L�H��H������L��L��H�E��D�toM��t�H�}�1�M��L��H����V��]���H�}���B��,L����B�E1�fDH�E�dH+%(�H��(L��[A\A]A^A_]�I�t$L�����A���8���H�u�L�����A������@E1�1�A�����A�<$t��H�5��L��H�E��C�tmM��t71�H�}�M��L��H����'U�x9H�}�1��H@�tIA�}1u#L��L����i��H�}���A���������H�}���A����I�t$L����������H�u�L�����������D�fD��UH��H��dH�%(H�E�1�H��tH�E�dH+%(u��;lH�E�dH+%(u���D�f���UH��H��dH�%(H�E�1�H�E�dH+%(u��l�KD�f.��UH��SH��H��dH�%(H�E�1��@���H�Ƅ�tH�p��|t��&t��!t��(��wH�3H�U�dH+%(uwH�]���H�P�>f.���|t;��&t6��!tA��(t,��)t'H�=�� uf.�H���J�H�r���u��z�\u�����z��O���v��w����jC�f.�UH��ATI��SH��H��dH�%(H�E�1�H��t;H�sH��t2�<&t{<|t_<!tCH�E�dH+%(uuH��L��[A\]��@1�H�U�dH+%(uPH��[A\]�fDH�{L���t��������H�;L���]�����u�H�[�p���H�;L���E�����t����B�f.�UH��AVAUATSH��dH�%(H�E�1�H���yL�wI��M���iA�H��<&��<|��<!u~A�1�H����I�UH���I�}Ic�H�H����(H�s�p���A�ą�xH�A��D)E�G�d5H�E�dH+%(��H��D��[A\A]A^]ÐL���D�A��H��t�H�PL��H���;���I�}H�tmH�����(H�s���A�ą�x�H�E�t$�D)A�D$�.���I�}E1�H�A��E�H�����A�ą��F����I���DE1���E1�H�����A��A�D�pE����������@A���A���������@�UH��AWAVAUATSH��dH�%(H�E�1�H����H�GH��H��t�<|��<&�„�t<!��L�#M���>I�D$H��t�<|��<&�„�t<!��M�,$M���8I�EH��t%�<|��<&�„�t<!tI�}�"��M�uM����I�FH��t�<|��<&�„�t<!�IM�>M��t;I�GH��t�<|��<&�„�t<!��I�?���I�����L���<�M�~M��t;I�GH��t�<|��<&�„�t<!��I�?���I����L���B<�L���:<�M�uM��t;I�FH��t�<|��<&�„�t<!��I�>�W���I�~�N���L���;�L����;�M�l$M����I�EH��t'�<|��<&�„�t<!tI�}�ܙf�M�uM��t;I�FH��t�<|��<&�„�t<!�UI�>����I�~����L���l;�M�uM��t;I�FH��t�<|��<&�„�t<!�!I�>���I�~���L���(;�L��� ;�L���;�L�cM����I�D$H��t�<|��<&�„�t<!�HM�,$M����I�EH��t"�<|��<&�„�t<!t
I�}�ט@M�uM��tvI�FH��t�<|��<&�„�t<!�5M�>M��t;I�GH��t�<|��<&�„�t<!�[I�?���I����L���B:�I�~���L���1:�M�uM��t;I�FH��t�<|��<&�„�t<!��I�>�N���I�~�E���L����9�L����9�M�l$M����I�EH��t�<|��<&�„�t
<!t	I�}�ӗM�uM����I�FH��t�<|��<&�„�t<!�!M�>M��t;I�GH��t�<|��<&�„�t<!�gI�?���I����L���>9�M�~M��t;I�GH��t�<|��<&�„�t<!�I�?�[���I��R���L���8�L����8�M�uM����I�FH��t�<|��<&�„�t<!�3M�>M��t;I�GH��t�<|��<&�„�t<!��I�?���I�����L���8�M�~M��t;I�GH��t�<|��<&�„�t<!��I�?���I����L���<8�L���48�L���,8�L���$8�H�E�dH+%(�oH��H��[A\A]A^A_]�7�H�E�dH+%(�CH��[A\A]A^A_]�fDH���L�#M���e������fDI�|$�ɕ�n����I�|$蹕����I�~誕���f�I�~蚕���f�I�~芕�\���f�I�~�z�����f�I�~�j����f�I�~�Z��#���f�I�~�J����f�I�~�:�����f�I��*����f�I������f�I��
����f�I���9���f�I����g���f�I��ڔ�]���f�I��ʔ������9�ff.�f�UH��AWAVAUATSH��XH�}�dH�%(H�U�1�H����L�m�f�L�e�I��L��H�E�)E��0���H�E�H�������<)��H�M�1�M��H�M��@<!��<&�0H����I�T$H�����H�U��ۓI��H���_H�U�H�d�I�GI�GI�H�U�M�|$M��f�L��H����H�E�H�������<)��I�W<(tc�]���<|��L�e�H����M������E�I��H����H�̼M�'H�U�M��I�GI�GL�}��s���H���H�u�H�{�j���H�]�I�GH��t}H�����;)��H�S�2���f�H�����轒H����H�U�f�H��H�E�H�@H��I�GH)�H�U��W2�L�E�H�U�H��I�@����f�L�e�H�E�1�f�I�M����I�D$H��t�<|��<&�„�t<!�!I�$H����H�CH��t#�<|��<&�„�t<!tH�{� �DL�+M��t<I�EH��t�<|��<&�„�t<!�I�}����I�}����L���3�L�kM��t<I�EH��t�<|��<&�„�t<!��I�}����I�}����L���o3�H���g3�I�\$H����H�CH��t �<|��<&�„�t<!tH�{�U�f�L�+M��t<I�EH��t�<|��<&�„�t<!�-I�}�M���I�}�D���L����2�L�kM��t<I�EH��t�<|��<&�„�t<!�I�}����I�}��L���2�H���2�L���2�E1�H�E�dH+%(��H��XL��[A\A]A^A_]��H��uc��Y�H��t$H�
��f�H�U�H�HI�GI�����f�I�G1�L�e�H�E����DI�|$�)������L�e�����I�L�e������I��E���I�}������I�}�����I�}�׏�&���I�}�ɏ���I�������4�@��UH��AWAVAUATSH��dH�%(H�E�1�H���cL�'H��M���)I�D$H��t"�<|��<&�„�t<!t
I�|$�N�M�,$M���(I�EH��t�<|��<&�„�t<!�!M�uM��tvI�FH��t�<|��<&�„�t<!�.I�>��M�~M��t;I�GH��t�<|��<&�„�t<!�+I�?���I����L���0�L���z0�M�uM��tvI�FH��t�<|��<&�„�t<!��I�>��M�~M��t;I�GH��t�<|��<&�„�t<!��I�?�d�I��[�L���0�L���/�L����/�M�l$M����I�EH��t�<|��<&�„�t<!�M�uM��t;I�FH��t�<|��<&�„�t<!��I�>���I�~���L���/�M�uM��t;I�FH��t�<|��<&�„�t<!��I�>��I�~��L���;/�L���3/�L���+/�H�E�dH+%(��H��H��[A\A]A^A_]�/�f�H�E�dH+%(��H��[A\A]A^A_]�fDI�}������f.�I�}�ڌ���f�I�~�ʌ�
���f�I�~躌����f�I�~誌�3���f�I�~蚌����f�I�芌����f�I��z��6����}1�ff.�f���UH��AVAUI��ATI���SH��dH�%(H�E�1���H�E�H��tQL��H�u�H���b���H�I��H���H�EЀ8uBH�E�dH+%(�H��H��[A\A]A^]��M��tI�E1����M��tI�EI�D$H��t%�<|��<&�„�t<!tI�|$艋fDM�,$M���}I�EH��t�<|��<&�„�t<!�qM�uM��tAI�FH��t�<|��<&�„�t<!t
I�~�$��I�>�H�I�~�?�L����,�I�}�.�L����,�M�l$M����I�EH��t�<|��<&�„�t<!��M�uM��tFI�FH��t$�<|��<&�„�t<!tI�~虊fDI�>��I�~��L���W,�M�uM��tGI�FH��t%�<|��<&�„�t<!tI�~�J��I�>�h�I�~�_�L���,�L���+�L���+�H��1���+������M��t�H�E�I�E�ڐI�}������f�I�}�ډ�����.�ff.�f���UH��AWAVAUI��ATSH��dH�%(H�E�1�H�E�H���bH��H���VH�u�I����L�e�H��H����A�<$ui�M�u�+�I��H���OfIn�fHn�H���fl�I�D$1�A$M�eH�U�dH+%(�eH��[A\A]A^A_]��M��tM�&H�CH��t�<|��<&�„���L�+M����I�EH��t�<|��<&�„���M�uM��taI�FH����I�>��M�~M��t;I�GH��t�<|��<&�„�t<!��I�?��I��v�L���*�L���*�M�uM��t&I�FH����I�>�H�I�~�?�L����)�L����)�L�kM����I�EH��t�<|��<&�„���M�uM��t&I�FH���nI�>���I�~���L���)�M�uM��taI�FH����I�>��M�~M��t;I�GH��t�<|��<&�„�t<!��I�?��I��{�L���#)�L���)�L���)�H���)�M��t&�������@<!�F���H�{�
��8���f�������fDH�E�����<|��<&�„��<���<!�4���I�~轆�&���D�<|��<&�„�����<!�	���I�~荆���D�<|��<&�„��K���<!�C���I�~�]��5���D�<|��<&�„��}���<!�u���I�~�-��g���D<!�D���I�}���6���f.�<!�X���I�}���J���f.�M�������M�&����I��…�c���f.�I�誅�F����*�ff.�f���UH��AWAVAUI��ATSH��dH�%(H�E�1�H�E�H���^H��H���RH�u�I����L�e�H��H����A�<$ui�M�u�I��H���OfIn�fHn�H�~�fl�I�D$1�A$M�eH�U�dH+%(�eH��[A\A]A^A_]��M��tM�&H�CH��t�<|��<&�„���L�+M����I�EH��t�<|��<&�„���M�uM��taI�FH����I�>��M�~M��t;I�GH��t�<|��<&�„�t<!��I�?�O�I��F�L����%�L����%�M�uM��taI�FH����M�>M��t;I�GH��t�<|��<&�„�t<!�.I�?���I����L���%�I�~���L���|%�L���t%�L�kM����I�EH��t�<|��<&�„��yM�uM��t&I�FH���I�>�{�I�~�r�L���%�M�uM��t"I�FH��uxI�>�P�I�~�G�L����$�L����$�H����$�M��t*�������<!�N���H�{���@���f.�������fDH�E�����<|��<&�„��s���<!�k���I�~荂�]���D�<|��<&�„�����<!�	���I�~�]����D�<|��<&�„����<!���I�~�-�����D�<|��<&�„�����<!����I�~�����D<!����I�}���q���f.�<!�X���I�}��J���f.�M�������M�&����I�蒁����f.�I��z��K����}&�ff.�f���UH��ATSH��dH�%(H�E�1�H��tMH�H��tEI��H�sH��t9�<&��<|tb<!tFH�E�dH+%(��H��L��[A\]���1�H�U�dH+%(upH��[A\]�fDH�{L���t������H�;L���]���u�H�E�dH+%(u+H�{H��L��[A\]�6�fDH�;L���%���t����z%�f.���UH��AUATSH��L�'dH�%(H�E�1�M����H��I�|$H���~�<&t|<|tx<!udA�I�|$1�L�g�~���xU1�M���<PD��Hc��Q6�I��H��tH�;H���N�H�E�dH+%(uDH��L��[A\A]]Ð�'�Dž�y�E1���I�<$1�L�o����x�1�M����D�lP�m����$�fD��UH��AWI��AVAUI��ATSH��H��(H��p�=|�zdH�%(H�E�1�H���<@���f�f(�f(�H�����L��L�����f(�L�^�H����������L��x�S>�Lc�M9�MG�H�� H��@�xu\���H�M��K�<'H�
UH����L�J L� ��HE�H��M)�H�����L��P1���=�_AXH�L9�IG�I�H���M��M)��J��K�<'L��H��H��1���(�L��H�§H�L9�IG�N�4 1�L)�K�<7H��H�M��(�H�M�L��PLc�I9�LG�M�M����M��K�<'L�u�M)�1�H������L���>=�H�L9�IG�I�H��@M)�H�x�H��`K�<'H������L�
�H�4�H�����LM�H��L��1�RL�.����<�H�ZYL9�IG�L�Hǃ�f�Hǃ������pH�U�dH+%(��H�e�[A\A]A^A_]�DHc��H��1�H��H����f���H*�H���1�H��H����f��H*�H���f��Z�H���If���H*��
@��Y�H���f���H*��^��Z��Z�@����f��.�z��Z��Y�f���^��Z��Z������H�ƒ�f��H��H	��H*��X��C���f�L��XM��K�<'M)�M��tJL�������fDH��X��1�H��L���Y&�H�L9�IG�L��r����L��hL�b�M������1�H�Z�L���&�H�L9�IG�I������H���f��H��H	��H*��X����f�H�ƒ�f��H��H	��H*��X����f�H�ƒ�f�H��H	��H*��X��a���f�f�f�Hc���
��f(�(�H���1�H��H���]f���H*�(�H���1�f(��\�H���^��Z��Y��\�H���f���H*�(�H���1��\�f(�H���^��Z��Y��\�H���f��H*�D(źL��L���D\��^�f�H�����L�����D^�f(�f(��Z��Y��EZ��DY��\�f(��A\��9�Lc�M9�MG��.�����H�
��A��L��H�#L���HM�H��H�����1�R��69��]����(��\����@H�ƒ�f��H��H	��H*��X����f�H�ƒ�f��H��H	��H*��X����f�H�ƒ�f�H��H	��H*��X����f�f��� ����B�f���Uf�H��H��dH�%(H�E�1���HLJ�HLJ����pH�E�dH+%(u�������UH��H����H��H��H�=�zdH�%(H�E�1����@'���UH��H��dH�%(H�E�1������UH��H��dH�%(H�E�1�H��t0�����t%H����H�U�dH+%(u��f��!���$�@��UH��H�����dH�%(H�E�1����w�pH������H�U�dH+%(u�������UH��AWAVAUATSH��H�$H��H�$H��(dH�%(H�E�1����H�ˉ�H�
��I��Hc�M��H�>���H�� H��zL��H���ߘ��E1�H�E�dH+%(��H�e�D��[A\A]A^A_]��L�� H��L��H��H��z���f�H�� H���L��H��1��e!��H�� H�jzL��H���W���H�H�H9�u�H��H9�t�8/u�H)�L������H��L��H��I����H��BƄ-����٘�����QA���������fD1�L��H��L���b��H��E����@���f�H��zL��H��H�
�觗��L��M�� L�I�H�H������H)�H�<1��Z5����DH�qzH�
��L��H���W���I�� H�L��H�<H�r�H)�1��& ��R����L�� L���q�H�������	H�5.L����������H��zH�
C�L��H�����I�� H�H���H�� D��(I�L9�u��I��L9�tA�>/u�H��zH�
=L��H��舖��I�� L��Lc�L��H)�L)�H��H9��d���J�<;H���1��s;
L��L��H���Hc�1�L�H)�H��S;
�O���fD�������L����H���L����Y��H�zL��H��H�
�����L��H��M��H��L���H�����H)�H�<H����P1��3�XZ����L�����H��L���	�
A�Dž������L���xH��H�����L��1�AUM�M��H��L������;3�H���#���Y^���m���L�����H�˗xI��L9�u��,��������UH��H��dH�%(H�E����������H�U�dH+%(u���R�f���UHc�H��AWAVAUATI��SH��H��8H�U�H�IfoB�L�E�dH�%(H�E�1�)E�H�-XXXXXXH�E�H��*yL�4�A�V����L�}�L����A�Ņ�����H��A�V��u:M��tmH�U�L��L�����H�E�dH+%(uhH��8D��[A\A]A^A_]�DH�E�D��������L����A������fD1�H���V2�A��룐L������+�H�]������2�f�UH��AWAVAUATI��SH��H��dH�%(H�E�1����t!�
I��$�H�� ����emL����
��3(�I��H���TL���O�
H��H��tH�S(A��$�A�L��L��������tbL���
L���R�A��$�u/���H�E�dH+%(�
H�ĸ��[A\A]A^A_]�H�� ����m��f.�L��舓����uD�o*�8u�I��$�H���w����lL����j�H��H���\���L��I����A��$�������E1�L�5��f��L��1��0�Å����)�H��@������8H����5z�zL��H��1��d�H�=�z���;��H��z�{�x��Z�H�CH��C���H�C�fHn�H�Bfl�H�H�ųzH����H��H���z�A����A��$@���dL��@���L��M��$�L������É������>L��L��A�������f.������E���zL��芾
L���R�A��$�tH�� ����+l����H��yI��$hH�
��yH��zH���yI��$pI��$hH�H���zH����H��������H9��z�����L�%m�yA�|$��~�����I�D$I�$A�D$���I�D$�fIn�H�Bfl�H�H�a�zA$H����H��H�H�z�)���H��0������u{H��0���H�����H��H�бz�R����
��z���A���H�
��z�"�H�=Zv�E*�H�ֱz���z�����L���P��y����5��zH��1�1�����H�J�z����H�:�z�����[����'�z������H�
�z�"�H�=�u�)�H�C�z��z����������A��$������A��$�tH�� ����j������M�ff.�f�UH��AVAUI��ATL�%��zSH��L��H��0dH�%(H�E�1��z�H�+�Dž����H��������P��y7���L��������L��H�������P����ǃTH������������H���E1�H��`L���"�H�E�dH+%(��H��0D��[A\A]A^]�@I�����t+A�L��H�߉��������P��x��m����ǃT�����a%�D�(A���|���fD�K%�H��P������8A����5ӯz1�A��H��H���1���ǃT�����0�����DUH��AWI��AVAUI��ATM��SH��H��hH�u�D�M�dH�%(H�E�H��`H��u.��T���������������I��`L9���L��L���E1�I��HM��M��H�E�L�E��M��HM��u�2f�I��M�M��t$I�@I9�r�HI9���I��M�M��u�M��(I���L�]��jI��H����A���L�]����G�����H�=�zL�E�L�]����H����E�L�]�L�E�H�E�A��P����A���L�}��5L��x���M��M��I��L�E�H�]�L�]��DI��A����OA�$H��L��A������A��P��x�L�E�L�]�L��M��L��x���ADžTI�p(L�ٺ��L�E�L�]��z�L�]�L�E�H��H�=�zH��x���L�E�L�]��$
�H��x���L�]�L�E�H���^L��I���1�L�E�M��ME��mA���I���L�]�L�x(H�E��2���L�E�H����H�L�]�H�����B H�r(I9��q�L)�H9�HG�Lމƒ��gH�I�x0H��I���H�L�I�L�I)�B�8L)������H�M�XL��I�@ L�]�L�E��4�
M��HL�E�L�]�M��u��I��I�GI�WI9�rHI9���I�WH�H��u�f�M�8H�u�L��A@L�L�E�莖��L���6�
L�E�f�M�xL��L)�Mx M)�M9�MG��}�tZI�t(L��H���"�M��xZtL}�L�M�M)�����L�E�H�U�dH+%(��H��hL��[A\A]A^A_]��I�|(L��H�����M��y�M���L��L�E�蒶
H�}��Y	�M���Q��������������A���������L�fA�L����f����H����>���H����H�H�����@ I��`����I���*���H���J���H�u�L�����L�]�L�E���A��P����ADžT����L�E�L�]�� �L�E�L�]����Hc�����L��L�E�L�]�M��L��x����H�U�E1��7���L���\�I���������A��L�A�L����ADžT������ADžT����L������F�fD��UH��AWAVAUATSH��(dH�%(H�Eȋ��������Hc�@I������H�@H��yI��H��fo�L�4�H�-XXXXXX)E�H�M�A�V��tkL�}�L�����Å�xx��L��A�V��u,L�����H�E�dH+%(ujH��(��[A\A]A^A_]�@ADŽ$�����߻�����p��fD1�L���N%���f.�������������A��$���
�ff.���UH��AWAVAUATSH��8H�M�dH�%(H�Eȋ�������8Hc�@H�����&fo��I��H�@I��H��yH��H�-XXXXXXL�4�)E�H�M�A�V����H�E�H��H�E���A�Dž���L���A�VA�ą�uMM����H�U�H�u�L��脝��D���L�H�E�dH+%(��H��8D��[A\A]A^A_]��ǃ����D��A�����A�������H�}��)�D�������L��1���#�A��A��A����f�H�}����������������A��������O�����fD��UH��AWI��AVAUATSH��/H��(H�}�H�߉U�dH�%(H�E�1����H�߾.I����M��f�I��I�D$AHE؀;[��M�}L�5yA�H�5zM��u��I�v0I��A��H��tL����u�H�E�I��D�`L9���A�E��.uA�E��kuA�E��oH�}����G�}�t<����D��I�ؾ)�H�Ԍ�Q��tnH�E��_�-H�8�f���1�H�U�dH+%(�H��([A\A]A^A_]�f��H�5FOH���l�uX�}�t�H���
�H�M�H�H��u������}�t�H�}�1�H��H��������[�����D�H�5��H����t��H�5�H������t����H�5�NH������X����	H�5qNH�����<����
H�5_NH����� ���A�G�����)�f���UH��ATI��S��H�� dH�%(H�E�1���wp��u#1���t&H�U�dH+%(��H�� [A\]Ã�1���t�1�H�}�L���8������E܅�t‹5��zL��1�1�H�*i����fD��z��u�H�=�uz��H��h��d����z�]����P���UH��ATSH��H��dH�%(H�E�1�H�����z����������T�D
�~���t�F��u[ƃ�H�>���I��H��t&���x[L��L������f��*H�E�dH+%(u=H��[A\]�fD�����@�f���
�s����H���D���m�ff.�f���UH��SH��H��H���dH�%(H�E�1��5Z��H�E�dH+%(u
H��H�]������f���UH��H��dH�%(H�E�1�H�R�zH�E�dH+%(u�����@��UH��ATL�%?�zSH��L��H��dH�%(H�E�1���P��y&H�E�dH+%(��H��L��[A\]���{�H��hH��hǃP����Hǃ`fHn�H��pfl�H�BH�H�ҡz�hH��~H��H���z�x���fD�b�z��u�H�
Wsz�"�H�=f���H���z�0�z����f���UH��AVAUATSH�� dH�%(H�E�1���T���L�%
�zH��I��L�������H����E�H�Eȋ�P��y,���L�u�tHL��H������P��xVǃTH�U�dH+%(u^H�� [A\A]A^]�I�����t#A�L��H�߉������P��x��ǃT����L���n�P뚸�������f.���UH��H��dH�%(H�E�1�H�E�dH+%(u
�H�=��z���t�@��U��H��H����XdH�%(H�E������u
	�1ɉ�XH�E�dH+%(uɉ����ff.�f���UH��SH��dH�%(H�E�1�H��`u[��T�H��tp���tH�E�dH+%(u_H�]���|�@���H���覩��H��t)H�H��t!�@ H��`1�H�U�dH+%(uH�]���ǃT������������b�f���UH��SH��dH�%(H�E�H��`H��u%��T�H��tf���t%�����uTH��`H�U�dH+%(uGH�]��Ë��H������H��tH�H��t�@ H��`�ǃT����H��������f.���UH��H��dH�%(H�E�1���T�tH�E�dH+%(u%�A����H�E�dH+%(u	�H�������S����UH��H��H��L��M��H��H��dL�%(L�M�E1ɀx4uHPH+��T�tH�E�dH+%(u(�A��D�@H�E�dH+%(u	�H�����������UH��H��dH�%(H�E�1���T�tH�E�dH+%(u%�E1����@H�E�dH+%(u	�H�������s����UH��H��H��L��M��H��H��dL�%(L�M�E1ɀx4uHPH+��T�tH�E�dH+%(u(�E1��g��H�E�dH+%(u	�H�����������UH��AUA��ATI��SH��dH�%(H�E�1��e{H��H��t2M��t&���xGL��L�����f��*D���H�E�dH+%(u"H��H��[A\A]]�fDH���,����U��D��UH��AWAVAUATSH��dH�%(H�E�1�H����L�oPH��I��A������M��t|L�{8L��L�����L�{8L��H�CPL�� �����f��(D�����	Ј��H�E�dH+%(��H��H��L��1�[1�A\A]A^A_]�{L�� L���Y��D��f��(�������	Ј��H�E�dH+%(u$H��[A\A]A^A_]�@H�� �������"��f���UH��AUATSH��dH�%(H�E�1�H��t@���H��I��A��xIL��L����D��f��*�������	Ј��H�E�dH+%(uH��[A\A]]ÐH���d�����ff.�f���UH��H��dH�%(H�E�1�H��t8�N�z����*H�U�dH+%(u��fD��(����	�����ff.����UH��H��dH�%(H�E�1����H�U�dH+%(u��������UH��H��dH�%(H�E�1����H�U�dH+%(u�������UH��H��dH�%(H�E�1�Ƈ�H�E�dH+%(u���X�����UH��AWI��AVAUI��ATSH��dH�%(H�E�1����H���I���	�H��H����L���I�T$L��L���
��M��tI�E�AoMH�����L�{P�����M���sL�c8L��L��褄��L�c8L��H�CPL�� �i��1�L��H�ހ���L��f��(�[����LL��L���/��f�L�c8H��f��*H�f�CXH��PH�\�CxH��������%u�H�Ch
H�Cp���H�C(fHn�H��hHǃHfl�Hǃ�C(fHn�ƃ�fl�Hǃ�ƃ�ǃ�ǃ@H�CP�h�4�
ǃ�H�E�dH+%(ulH��H��[A\A]A^A_]�f�L�� L��L�c8�
�������f��(�����H����������H�� �����3������f.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1��^�����f���UH��AVAUATI��SH��dH�%(H�E�1�H�G8H9G8tH�� �5X�z1�1�H�1[�D�I�|$x��I��$���I�|$X��7I�|$hI�D$p�RI��$��DA��$���A��$��UH�n�zH���V��A��$P����H��M��$H�f��I��$8���L��豇��L��H���6�
H��t'�I��H���U���L��L��H��臁��L���O��H��u�L���r�
L����I��$��PQI��$���IL��IDŽ$��\�
H�E�dH+%(�H��L��[A\A]A^]����D���I��$hI��$hADŽ$P����fHn�I��$pIDŽ$`fl�H�BH�H�l�zA�$hH��~QH��H�S�z����fDI��$ �PA��$�����DI��$�fPA��$��a������z��u�H�
�ez�"�H�=cX�N�H�ߓz���z�r����#����U1�H��ATSH��dH�%(H�E�1����H��H��tCH��1��}���I���fD�J�9�r������9�t3�ƒ��u�L��f�H�E�dH+%(u"H��H��[A\]�D��u�H��L��������z��f.���UH��H��dH�%(H�E�1�H��t+�����������9�t
�B��J���v�H�E�dH+%(u�H������ff.����UH��H��dH�%(H�E�1�H��t,������J�9�r������9�t�ƒ��u�H�E�dH+%(u����u�H�E�dH+%(u�������f���UH��H���odH�%(H�E�1����oN�����H�E�dH+%(u���1����UH��AVE1�AUATSH��H��L��L�ndH�%(H�E�1�M9�s(I��tBH�E�dH+%(udH��D��[A\A]A^]�M9�u�H���L���
�A����@H���L����	�u�L��1�J��+�L)�����H��A����z��f.���UH��ATSH��H�$H��dH�%(H�E�1�H��H��t&�F��uH�E�dH+%(uRH��[A\]�@L�F(L����1��L��H�
�^��"�H���L����
��u�����������UH��AVAUATSH��H�$H��dH�%(H�E�H��H��I��L����L�`L���d��AT�M�����L��PL�jU1����H���L����
ZY��u���H�E�dH+%(uH�e�1�[A\A]A^]����ff.����UH�nvH��AWAVI��AUI���ATSH��HH��L��dH�%(H�E�1�����I�� Lc�I9�tH��}�L��1����H�I�A����L��H���H�
�uHE�H��uL�}�1��i��I���L��Hc���0��L���L��H��1��>��H�aG�L��H�H�1��#��L�Lc�I�I�^`H��t�H��L���fH��I�躁��H��H��u�H�E�dH+%(uH��HL��[A\A]A^A_]�����ff.����UH��AVAUATSH�� dH�%(H�E�1���T���L�%
�zH��I��L��������H����E�H�Eȋ�P��y,���L�u�tHL��H�������P��xVǃT�����
L�������Wf�I�����t#A�L��H�߉�������P��x��ǃT����L���n��P��y�1�H�E�dH+%(uH�� ��[A\A]A^]����ff.�@��UH��ATI��SH��H�����dH�%(H�E�1���yJ��'��wWHc�H�
mxH��H��L��H��1���
1�H�U�dH+%(u+H��[A\]��-�H��H9�u���f������������@UH�5�sH��AUATH�U�SH��H��(H�� dH�%(H�E�1���teH�� ���I��H��t4H���9��H�����L��I��H�E��R��M��t�L��H���M�H�E�dH+%(u2H��([A\A]]��M�1�H�}�H�Js����x�L�e���'�����UH��H��������dH�%(H�E�1������9�rx�9�ro�����������9�rZ�9�rQH���H��������H9�r9�H9�r/H���1�H��t!H���H��t�����H9�r1�H9���H�U�dH+%(u���b��f���UH��AWAVAUATSH��8dH�%(H�E�H�H9��H��L�x�@����A��E1��_f.�I���L�e�L���}BI���I�� H��H�E��ÿ
���;A���E��L���CI�G(L�x�H9�t$A�����k�t�I�G(E��L�x�H9�u�H�E�dH+%(�lH��8D��[A\A]A^A_]�f�E1��SI���L�e�M���L����AI�� L����
��~;A���A�L����BI�G(L�x�H9�t�A���t�A���fD�K��8u�I���t�I�� L���}�H��H��t"L��H�E�詾
H�}���~A���A��~���|���f����8����I��������I�� L����H��H��t H�u�H�E��@�
H�}���~A���E������s���L�������h���A����x���E1���������UH��AWAVI��AUI��ATI��H��SH��H��L�?dH�%(H�E�1�M����M���qM�����I���L���y���9I�}uI�}uI�}t.@I�����I�����I����vI�G�H���	H9��I���H�������H���uH���uH�����I���uI��������A���9��[9��o���A���9��>9��RH���I���H9��H9��2H���H��t"I���H��tH9���H9��@�5V�zL��1�1�H�kn�?�1�DH�U�dH+%(�RH��[A\A]A^A_]�fD����I�WH�H����I��I���L�����u�I�G�H��t�H9�t�I���H����u�H���uH���uH����C���I���uI���uI�������fD���A���9��K9��K������A���9��.9��.���H���I���H9��H9�����H���H�������I���H�������H9���H9�����������A�UA���9�rY9�rqA�UA���9�rF9�r^I�UI���H9�r2H9�rII�EH���B���I���H���2���H9�rH9��$����I�GI�WH��tI�������x�I�GI�WH��u�H�������H�{8f�L�{8L��C@H�:�o��L�sP1�����I�W�����I���������
���DL�� M��� ���E1������ff.���UfHn�H�V(H��H���H��SH��H��dH�%(H�E�1�H�G�H�W�fHn�fl�F(H�1��n���H�E�dH+%(u
H��H�]������]��ff.�f���UH��AUL�oATI��SH��L��H��dH�%(H�E�1��VH�CH�{L��fHn�I�T$(I��$�fHn�H�Sfl�AD$(H�1�����L���l�H�E�dH+%(uH��L��[A\A]]�V���fD��UH��AUI��ATI��SH��dH�%(H�E�1���t^H�H�X�H9�tGf.�H��L���1��uH�E�dH+%(uOH��H��[A\A]]�H�C(H�X�I9�u�1����H�E�dH+%(uH��H��H�1�[1�A\A]]������f.���UH��ATI��H��S1�H��dH�%(H�E�1��u�H��H��tQH�P(I�D$fIn�H��I�T$H���I�|$fHn�fl�C(H�1��t���H����H�����H���l�H�E�dH+%(uH��H��[A\]��L��ff.����UH��AWAVL�wAUI��ATI��SH��L��L�{H��(dH�%(H�E�1��T1�L��L��L�����H����H���H��u5H���u+H���u!M��tI�$I�D$H��H	�uCI�|$u;H���0�L��H���SH�E�dH+%(��H��(H��[A\A]A^A_]�fHn�H���AD$���DL��L����H��H��t�H�P(H�CfHn�L��H�SH���fHn�H�u�fl�F(H�1����H�}���H�}���H�}����H�u��;�������ff.���UH��AWAVAUATSH��XH�u��M�dH�%(H�E�H�H9��I��I��H�X�E1�H����D�u�H��A�ք�usL�}�H���L����!��H�}�L��1�L�� H�yg��?��H�I�H�C(H�X�I9�u�H�E�dH+%(��H��XL��[A\A]A^A_]��H�C(H�X�I9��o����DL�u�L�=
gDH���L���9!��H�}�L��L��L�� �1����H�I�H�C(H�X�I9�u��h���DE1��[��������UH��AVAUATSH��dH�%(H�E�H�H9�tPI��I��H�X�E1�H��L���-�I�H�C(H�X�I9�u�H�E�dH+%(uH��L��[A\A]A^]�fDE1������f.�@��UH��H��dH�%(H�E�1�H�E�dH+%(uH�6H�?�H��-H��-������ff.�f�UH�
�CH��efHn�H�
�eH��ATI��SH�wfH��H�='~zdH�%(H�E�H��eH�E�fHn�H��efl�fHn�H��e�H���fHn�fHn�H��efl�H��e�X���fHn�fHn�H�
�efl�H��e�h���fHn�fHn�H��efl�H��e�x���fHn�fHn�H�
}efl�H�#CE�fHn�fHn�H�sefl�H�reE�fHn�fHn�H��efl�fHn�H��eE�fHn�fl�H�E�E�fHn�fl�E�H��t/L������H����H�U�dH+%(uiH�İ[A\]�fD1�1�H��H���舖��H�5+dH��|zH���DH�=�|z�Ĕ��H�3H��H��u�H�=�|zL���	���H��������ff.����UH��AVI��AUI���(ATSH��H��dH�%(H�E�1��;8H����L��I���W��I�\$ I�D$I��H��tvI�]L��H��u�.�H��H�sL������H�S��H�C��HH�H�H��u�f�I�$L��L��AD$L� �=f��1�H�U�dH+%(uH��[A\A]A^]�L�����������ff.���UH��H��dH�%(H�E�1�H9�t�g��H�U�dH+%(u���r��f���UH��AWI��AVI���AUI��ATI��SH��dH�%(H�E�1����H��tkI�7L��H���3eH�CH��tLL L�hI�WL�`I�GfHn�H�XfHn�1�I�_fl�H�U�dH+%(uH��[A\A]A^A_]�H�����������f.���UH��H��dH�%(H�E�1��~tH�E�dH+%(u�1��@H�E�dH+%(u����^��ff.���UH��AVI��AUATSH��H��dH�%(H�E�1���d��t'1�H�U�dH+%(��H��[A\A]A^]�DH��� e��u�H���te��u�H���hf��u�H����e��u�H�C L�+I�L���H��tH�sL���o��xt)H�[H��u����i���fDH�[��f.�L;k �G������_��ff.�@UH��AWAVAUATSH��H�$H��dH�%(H�E�1�I���8�t��H��xzH���MLc=�xzH�=s�H������J��M��N�4�H����A�GH�=a�}xz���J�D3H����H�C�yA��D�%Xxz�8��M����I�EH��(�L�=�XxL����M�o(L��(�M�L��1�������Hc�wzH��wzL��L�4�H���1��I�H��tK��I����wzM9�u�1�H�U�dH+%(uyH�ĸ[A\A]A^A_]�@H��wzH�H�<���3��wz����wzy�H�=vwz�twz�3������H��0����x�H����H��(��
�������UH��AWAVAUATSH��H�$H��xL�f`H����fHn�H��x�fl�H����dH�%(H�E�1�H����)�`�H����H�G@H�5�I��H��H�����nR����M����L����Dž��Dž��Dž��I�@XH�����L��L��M���ji��L�s-�	L��I�����H���-�=�y���I�W L�pL��H��H�����/��tqL9���t%H�������uH����H�����mH����L���n�I��H���2H�@ ���tH����H���E�H���:A�4�AoEu�A~Ofl�f��Aofl�f��H����AEI9��XH����M�w H;X`��H����H���a��I�FXI�uM�FXH���4��DH��H�HH;prH�H1�H�H��u�f�I�EAEH�@���	L��H���y_������M���a���L����L9���tA����������������H�����5�tzM��H�q:�H�H(1�詮L����f�H����H;X`�H����H���`����yf��t
�=�y�wL��H)��<���E��������tH�5�\L�����t�L9�����H��x�t�AoEf��`�AE��������H����D����L����L�R\���tL�T\L����1���7��L������I��H���OH����I�}L�����A����]I��H����@4H����H����s���H��������I9����������L����� ���f�f�I�EAEI�^XI�^`���f�H����e��H����H�A`�i����L��H)�����p�y�r���f�H���e��H����H�A`�0����H�����p�������Ƃ��u���f�H��x��=����AoEf��`�����L����AE�J���L���d�������H�U�dH+%(uEH��x[A\A]A^A_]�H����H�@@H���/����@���$���I�G ƀ�����1�����fDUH��AWAVAUATSH��H�$H��H�$H��XdH�%(H�E�1�H��H���qH��tCL�����H�޺I��L�����/L�����H��H��tH�xH�5�W�I��t.A���H�E�dH+%(�IH��X D��[A\A]A^A_]�H�modules�=ʽyHDž���H�C�1L��H�57HDž������I��H����H�����H�����H�����H�����H�����H������H�����H�����L��
����H����H�����H���H�D�H������x���H��t�H�����H�x�H�����H������ H������q��I��H���u����L�����1�H�����H�S�L�����	I�~1�H��� ��H������< t<	�*����(�+I��H����L������I�FI��H�����I�F M��tbH�����H�����H��u�*H��H�sL���q��H�S��H�C��HH�H�H��u�H��f�I�H�����L��AFL�2�Y�����L���+��H��������L�����H������;a��H��H�������H��I����a��H�����L��H���[��I�|$�*L������H��u����fD1�L�����H��H�������H��H�5�a���H��A�����E��������=���f�L���(���E���H������d��L�����H�����H�5.�L��H����tH��A���h`��L�����H��H��t8f�I��H���a��L��L��H���7Z��I�}�!*L�����H��u�E�������������H�����H��������ff.�UH��AWAVAUATSH��H�$H��H��p�H��H��I��H��h�dH�%(H�E�1��mH��tgI��H�@@H��H��X��JX��tMH����L���I��H��H��`��e��/L������I��H��tL�pH�5�SL���
��t9Dž|���H�E�dH+%(�K��|�H�Ĉ[A\A]A^A_]�@�eH��A�D$kcorfA�D$��kI��H��t�H�H��t8H�0H��t0H��h�H����������x���I�$H����H9H�c���H��h�H��������L���H��p�H��`�L����1�L����L����H����1�L�����K��x����G�s,��L����L��H�������,�
��|����>H��p����������҈�|���	Ј��L9����fH��H�5�L����rH��X�H��h�H����H�5(Tƀ�X�̍��H������uaL9�t\H����H��E1�E1��f.�L9�r%H�L9�t+H�PL�H�rL9�r�H9�s�L)�M��u�H�I��I��L9�u�M��uL�y�S(������K(9�t
�B��J���v�H��L���m�AoL��H��I�GH�CA�G4�C4�JkH��A�Ɖ�|��9XE��tH���I�I�FfIn�I�vfl�H�BH�AI9�tL���,�����L���L��L����M9�u�H��X�H�5S���E���*L��p�1�L��`�A���L������A����(��L���H��������x����C,���5�izL��1�H�<0�ף���f�Dž|���fDH����L9�t;@H�H�CfHn�fl�H�BH�H�{�
WH���e��H����L9�uɋ�x�����J���f�Dž|�����x��k���'���fDH��`��57izH��Q1��� ����H��h�H����H�5ZQ�A����������H��X�ƀ�X���H��`��5�hzH��.1���Ƣ�������ff.����UH��AWA��AVAUATSH��HH�}�dH�%(H�E�1���H��@�A�G��ADǃ�B<���$H��A��E���v�>$I���jA��H�M����uA��WL��A�ƸD�������y�H�pH�u�H�t1�U�H�U����I��H���m�M�H�U�M��L�M��5�gzH�f��H�
MLE�A����fIn�D	�fl�H��A�_*H�]�H�HPM�w-AG�؃�fA�G(1�AQ�{�H��L��L�����[L�����H�u�ZI�_YL�fXH��u&A�-.��L��������A�G+��	�A�G+H�E�H�@XH��u
�h�H��H�HH;XrH�HE1�H�H��u�f�I�AGL�9E��uHL��L���5Q��1�H�U�dH+%(uEH�e�[A\A]A^A_]�DH�E�I�f�AGL�xXH�E�L�x`�fDM�w.�=����������UH��H��dH�%(H�U�1�H�U�dH+%(u�H����L��ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u��������ff.���UH��H��dH�%(H�E�1�H�E�dH+%(uɉ��������f���UH��ATL�g-SH��L��H��dH�%(H�E�1��s��1�H��v'�{-StEH��	v_�
H�5&NL�����1҅���H�E�dH+%(u9H����[A\]�f.�A�|$yu�A�|$S�t��f�1������UH��AWAVAUI��ATSH��(L�gdH�%(H�E�1�M��t.L���W��H��H��tI�D$H;Ct9I��L���~W��H��H��u�H�E�dH+%(�~H��([A\A]A^A_]�@I�L$ H�S H)�H)�u_H��~ZD�s*A��A��
uA�L$+I;]��L��H���PP���˰yf��t
�=°y��H��H)����C����E�|$*H��ueH��~`A��A��
��L���V��H��M;e��L��L����O���]�yf��t
�=T�y��L��I��H)�������fDD�s*D�����D����< ��� ����< �v�������<�������\���A�|$-_�S-I�|$-��H��@H���8_t�H)�H�K-H���_��H��f�H���:_t�H)�Hc�H9����������H�M�����H�}�H�E�����H�U�H9��z���H9�����H��L���������Y���E�|$*����H���xU��I�E�T����H��H)�轷����y�Z������ �����������<�
�������K+�f���H�K-1���_�$����B���1��,���L���U��I�E�O���L��H)��Q������y�\���� ����UH��H��dH�%(H�E�1��=��yuH�E�dH+%(u������H�E�dH+%(u������f.���UH��AWAVAUATSH��(H�_dH�%(H�E�1�H����H��A���DT��I��H���xL�5�FE��� L�-J��L���T��H��tKL��I��H�C H9Cu�M�L$�5$az1�L��L�C-L��L�K ��L����S��H��u�f�I�D$I9D$ ��H�E�dH+%(��H��([A\A]A^A_]�fDL�C-�[L��L�E�����I�|$-�[I�����M��L�E���H����8�t}M���I���L�K �5i`zL��1�H�'I��O�L��L���S��H���K���I��L�{ L;{u��q���f�H�H%�HI�D$ �$���@M�L$�f�I����������UH��AWAVA��AUM��ATS��H��8H�}�L��H�u�dH�%(H�E�1�����/�y�H�HH�t1H�M�I��H�U��?��I��H��txH�U�L�M�M���5e_zH�
�DH�fE��L�e�LE���A��H��D	�H��GM�A�_*H�]�M�O��M�g ��fA�G(1�AT��H��I�-L���1��XZH�E�dH+%(uH�e�L��[A\A]A^A_]����f���UH��SH��H��dH�%(H�E�1��<�yf��t	�=3�yu$H�U�dH+%(u&H)�H��H�]���]��DH)�蠳�����y���r��f���UH��AVAUATSH��H�_dH�%(H�E�1�H����I���4@L��L���-J�����yf��t	�=��yu8L��H)��ݻ�H��tPH��I��I���P��H��M;uu�L���P��I�E�L��H)�����P�yL��H)�蓻�H��u�fDH�E�dH+%(u
H��[A\A]A^]�藾����UH��AUI��ATSH��H��L�fdH�%(H�E�1���t$�~-.H�~.tH�~-��������C+��	ЈC+I�EH��te��	fDH��H�HL;`rH�H1�H�H��u�f�H�CH�@��u=H�E�dH+%(u4H��L��H��[A\A]]�&G��fDf�H�CI�]I�]�貽�f���UI��H��H��H��H�vdH�%(H�E�1�I�H��tSA��H��H�HH;prH�HE1�H�H��u�f�H�GH�9E��u+H�E�dH+%(u"�L���F���f�H�GI�9I�y�������UH��AUI��ATSH��H��dH�%(H�E�1���uUH�5�D�i��I��H��tAL��I)�覿�Hc�L9�D��M�H�E�dH+%(u?H��L��H��[A\A]]���fDH�E�dH+%(uH��L��H��[A\A]]�,����g�����UH��H��dH�%(H�E�1�HLJ�HLJ�H�E�dH+%(u�����f���UH��AVL�wXAUI��ATSH��H��L�fdH�%(H�E�1������t$�~-.H�~.tH�~-�#�������C+��	ЈC+I�EXH������	fDH��H�HL;`rH�H1�H�H��u�f�H�CH�@��ueL��H���D��I���H�SH9�rH�K H9�rH9�uI���H�E�dH+%(u,H��[A\A]A^]�fDf�H�CI�]XI�]`���f.���UH��ATI��SH��H��dH�%(H�E�1�H;w`t~I�t$XH���E���4�yf��t	�=+�yuDH)�H���i��IDŽ$�IDŽ$�H�E�dH+%(u<H��[A\]�f�H��H)��u����Хy�@H���L��I�D$`�p����1����UH��H��dH�%(H�E�1�H9��t\H���H�GX�H��tH�PH9�s"H�@H��u�H���H�U�dH+%(u1�ÐH�H H9�r
H9�t�H9�u�H�@��H���H��u��蝹�ff.�f���UH��H��dH�%(H�E�H�GXH��tH�PH9�s"H�@H��u�H�U�dH+%(u#���H�H H9�r
H9�t�H9�u�H�@��"��f���UH��H��dH�%(H�E�H�G`H�U�dH+%(u�����ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u
�H��X�J��觸����UH��H��dH�%(H�E�1�H�E�dH+%(u��0J���k��ff.���UH��H��dH�%(H�E�H�H��H;Gps"H�WhH�H��H�U�dH+%(u��fD1������ff.�@��UH��AWAVAUATSH��8L�wpH�_hH�}�H�u�H�U�dH�%(H�E�1�H���H�����M���E1��f.�M��M9�s/O�<4H�u�I��N�,�I�EH�x-�<�����M�gM9�r�H�E�H�}�L�xpH�XhtH�E�H�����M����H�E���L�}�L9}�sH�E�H�5�>L�H��L�4�H�E�I�L�h-L��莻�I��H���H�}��ɹ�L��H�u�L��L)�Hc�H9ʉ�M��������2H�E�H��H�E��@M�������E1��]f�H�E�M�uH��tsL�8M����M��u��DH�E�I��L�8��M��N�t��I�u-I�~-����t�M����H�E�dH+%(��H��8L��[A\A]A^A_]�M��t/M��u�Y@I��tsM��N�t��I�u-I�~-����t�M��u�H�E�L�xpH�Xh���H�u�L��������M��tM���n���H�E�L�xpH�Xh�L���f�L�p�A���M��u��H�E�H��tH�M�H�M�.�3����s����UH��AVAUATSH��H��dH�%(H�E�1���^
H���n�����t*H�E�dH+%(��H��H��[A\A]A^]�_
H�{`H����E1��F��I��H��H��u�J�<��B��I��H��tfH�{`I��H��tfDI�>I���|F��H��H��u�L��H�
����L���Ϳ�L�khH��L�cp����N����1�E1���t��1�H�Ch�/���f���UH��AWAVAUATSH��H�$H��XH����H�5&H����dH�%(H�E�1�HDž�����H���nI��L����L�����L��
L��L�����H���$H����H�����D�H�����x�.��H��t�H����H�x�H���!��H����� H����虹�H��t��L����H����H��bH�����L��1���	L����1�H��I�x�A��H��H�����< t<	�(���H����H����L��H�����Ѕ��������Pf�H���������误�L���G��H�E�dH+%(u/H��X��[A\A]A^A_]�@L��1��&��t�H�����蔲���ff.�@��UH��ATSH�� dH�%(H�E�1��=�ytH��1����I��H��u1�H�U�dH+%(u/H�� [A\]�DH��H�����L�����E��ݮ��E������f���UH��AWAVI��AUATSH��H��(dH�%(H�E�1��=c�yH�E�H�E�t1��v��I��H����L�e�L�=���H��L��L���1�������=�y�<L�m�L��L��L���
�������L���ZB��L��H���OB��I��H��uE�KDI�F H9C �:I�vH�{���%H����B��L��H����B��I��H��tM��u�I��L����A��H��H��t9f.�I��H���B��L��L��H����;��I��L��膭�H��u�I��E�L���A��H��H��t2I��H���MB��L��L��H���;��I�~�iL���>��H��u�H�E�dH+%(�H��(D��[A\A]A^A_]�@1�L����H��H�������H��H�5�A���H��A�����E�������A������Q���@I	����H��H�5�A豾�L��A��覬�E���#���A������Y���L���@��H��H��t�I��H���gA��L��L��H���:��I�~�
L���X��H��u��w���L���v@��H��H��t�I��H���#A��L��L��H���U:��I�}�?
L�����H��u��m����5��D��UH��AWA��AVA��AUI��ATSH��HH�}�H��H�U�dH�%(H�E�1���L�=��yH��t1�L��蝶�I��H����H����H�{��H�u�H���L���[���wH�H���6H�0H���*L�]�L��L���o�����HH�H�U�H+PI��H�E��H�xXH�}����=әyu	H�}��-�H�M�1���������E��uH�u�L��H���#��A�ƅ�t<H�E�dH+%(�JH�{H�M�L��H�u�H��H[A\A]A^A_]�W���H�E�L�S�oPXL�h`)U�)U�M����f�@XM���L�]�L�U�L�]��L��L��M���B?��I��H;]��uH�u�H���i8��I�$I�|$-�	�v��H��t�I�t$H�}��]H���OI�t$H�HL�H H+I�T$ H�@H�I�t$H9�sI�D$ H��H��tH�I�T$ I�AXM�QXH������@H��H�HH;prH�HD��H�H��u�f��I�$AL$H�@����L��H��A����5��M������H�E����H�E�dH+%(��H��HD��[A\A]A^A_]�f�E1����H�5?H�����L��E����E����Z���A������f�I�$AD$I�YXI�Y`�W����H���=��H�E��z�����c�yf��t	�=Z�yuL��H)�蘨��(���L��H)��؟���3�y��誫�f.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1��>����i��f���UH��AWAVAUATSH��H�$H��xH��h�A��H��I��L����H��dH�%(H�E�1��:/��H���y�L���'��1Ƀ��L��H����L��p���L���…
����L��A��H���k���1�H��L���H��h�L����E1�������~�
L��A����
E��~#�5lIzL���1�ƃ�H�52�K�H�E�dH+%(uSH��xD��[A\A]A^A_]��H��k�L��蜯��!����E��uA������L���˦������@��UH�\H��AVI��AUI���ATSH���5�HzdH�%(H�E؋jHz�H1�蘂�ZHz��~WE1��f�I��D9%=Hz~CH�,Hz1�L��L��J�������Å�~�H�E�dH+%(u`H����[A\A]A^]�1�D�=��yu�1�1�1�L����H��H��t�H�E�dH+%(uH��L��L��[A\A]A^]��������UH��AWAVAUATSH��H�$H��H�$H��H�$H��H�� H�����I��dH�%(H�E�1��R
I����
H�5g0H��H��p��车�M���A�ƅ�H�����H�������M����L���<���tnL��L�������L�.�L��A����1��v��H�����L���w��L����H�������������������zL����I��H���&	L��H�����M���$�L����L����L��-�H��A����1����M���f.�H�����L����L���9���A�„��.A���Džx����
����A����E���P��f��I��H���XA�����	��x��H�_+H���������1�1�H�����E1�H��h��H��`��D�����I��f.�H�����D�0A����H�
%*D��Hc�H�>���A���������������A�����H������DH�5'�H�X@H��� ��tL��H����f�A�Aƅ�L���O
H������H�E�dH+%(�4H�Ĉ3D��[A\A]A^A_]�fDH�5�
H��HDž����V��I��H���)H�����D��p��H�����DL������H�����H�����L��
�u����H�����H�����X�L�����Hc�L���L������L��西�L�����H�����M)�A�@9��x���A��L���Ic�H����D��x��H��H������\��H�����D��x��D����H��A)�A�@9��%���H�����A����Mc�L������H��H���y
I�UXH�@M�MXH����A���H��H�rH;BrH�rE1�H�H��u�f�H�GH�>E����L���e-����p�����f�1�1�H�����E1�H��h��H��`��D�����I��f.�H�����D�0A��w%H�5�'D��Hc�H�>��@E;���H�����H�����H�
I(H9�u�H��h��H��`��D�����H��H	��H����H����H��D��x��H�����L��H�������
A�ƅ��E��~QIc�H��H��H��H��P��H�����A�W�H��H��H��H)�I���H��H��P�1}
L9�u�L��蔟�E�������H��p��H�5�*�5��H���DE����@A����������A�L��D��L��H���蒅���������Hc����L��H��H��H��L�����������8�����A�F�I�����\����L��L��裝��H����H��H��P���K��H��P���L�爅[���6��H��P��蕞�D��[��E���<D��L��L��H���|
�����\��A�����I���H������E������H��h���H��`����H���{
����A��������A�L��D��L��H�T��E������r���Hc����H�����H��H���H��L��L��C�������&��8��I���H������:�����DA�����t4H�����H�����H�5S%H9���������A�������t�A�L��D��L��H���膃����u�Hc����L��H��H��H��L��������w��8�y���A�F�I�����\���vL��L��蛛��H���bH��H��P���C��H��P���L�爅[���	4��H��P��荜�D��[��E���D��L��L��H���z
��\������I���H�����A���E������H��h���pH��`���0H���y
���A��������A�L��D��L��H�T��E������h���Hc����H�����H��H���H��L��L��C������
�&��8�mI���H������:�����DA����Džx��E�����������M����$���D��L��L��H���cy
��������H��h�������H���rx
����I����H��`����H��`��H��D�����H���D��L��L��H����x
���W���H��h�������H���x
���H��`�������H���w
���p��������H��`������Df�H�GI�}XI�}`�o���@H���Pw
���$���D�����H��h��A��H��H����H���A�����E���%���f�L��A���������u���DI�� �|�����(���I�� H���y�L��H��������H��L����p
����H��L���T�������H�����D��p��腙�L�����A�������A������D��\���������fD��\���������fDI��������A�F���\���=���I����e���A�F���\������H����u
����������H�����L����\
A���DO�E������L��讘�����I�����H��`�������H���u
���������HDž`��H��h�����H��`���-���H���Iu
�����������H��`������H���������M���L�����H�����H���u
��t7D�����H�����L�����I�������L�����I����+��������HDž`��H��h���=���L�%��y1�M���UH�����1�L��L����A�ƅ���H���o���Q�H�������8L�`@I�\$8H���=L�����1�H��L��L���5�A�ƅ���5H9zH�ٿ1�H�"�.sA����������ADž�I�t$01�L�����L���'L���a'��H�����A�����躖��?����5�8zL��1�H��!�rH��茖�A��������`�ADž�1�H�5��L���=���H�����H���&H����&�(�=�y�^H�
�yH�����=Մy�NH�=�7zt)H�����L��D������7�D�������A�����H���y�8���A�����H�����H�=�D�����H���n
D���������L�����I���D�����L��H��������M��H��H�
�zL��i1�H�j�.�	H�5Ǽ��H���/gH��H���cL�xD�����M����H�����L��h��L����L�����H�����D��p��H�����L��x���L����)��I��H����M�GH��H��1��L��蓹	L����5I��H��t�H�H��t,H�0H��t$H�����L����X����u�I�EH�����H9pu�L��L��������x���H������L��H��L��x��H������+��H������R��H���S��I��M�����L���y���A�L$����H����M�D$(�1�H�
L*�H���;������=��y���1�E1�1�1�L��D������A��D�����H��H��t.H������L��D������V�D�������A���Z�=#�y�O����}���H�b�yH��uH�^�yH��������!�H�����1�L����A����L�=�)L���H��I����H�����D��p��L�=`)L��x��L��h��H��D������=Q��D�����E��u��H��L������H���NH���ߎ�I�����H��L��D�����蕢��D�������A�����H�=�q1�1�袰�Dž�xr觓�H������{3H��H��tYH�H����H�0H����L�=�(H�����L���V����u'H�H�����H9puH�����L���2��������L�����I���L��H������}��M��H��H�
[zL�Vf1�H��f薶	H�5/���H���cH��H���t���L�xE��M���m���H��L�=�'��O���W���袔�A�����5�3zL��H�1�1��rm�.�L�=�'�0���A�������H���O���V���D��L��L��H���5o
��D��L��L��H���o
��A����@��UH��ATSH��dH�%(H�E�1�H��tH��H��1�I���}L��H�H��t!�xy1�H�U�dH+%(u'H��[A\]Ë5�2zL��H��1��l�������術���UH��ATSH��dH�%(H�E�1�H��tH��H��I���_�H�H��t1�H�U�dH+%(u'H��[A\]Ë5;2zL��H�>1��&l��������*��f.���UH��H��dH�%(H�E�1��=�~yu�=�~yu"f�m~y(�i~y1�H�U�dH+%(u�Ë5�1zH���1��k�������豒���UH��AWAVAUATSH��XdH�%(H�E�1��~y�E���t.1�H�U�dH+%(�(H��X[A\A]A^A_]�f.���}yH������f��}y褛
�=�}y�7H��}yH��t	�8.�6H�=~yH��t1��J��H�8~yH���.��}yH�=�}yH��t1��eJ��H�~yH���$�X}yH�=�}yH��t蝼H�&~yH���H�=�}yH��t�|�H�
~yH���H�=�}yH����1��I��H�E�H��}yH���X��|y1��3�H��}yH����H�]�L�{M����L��E1�L�-u��"��H���X��I��H�E�H�E��>H�=�}y輺����H�}�L��A����H��H����H��I���"��H��H�u�I��A�$賊�H��A�$��u�I�WH�M�H9�t��9H�M�t�H��H�u�H�U��R��H�U�H�M�H�u�H�T�H9�s�_����H��H9��K����:A�D= u�H9��7���H���[���fDE����H�=8|yH��t1��H��H�u|yH������{yH�=~|y1�蟗�H��H���#�8/���x��H��H�J|yH9�t�x��H�5��H�=��E��H��H��tIL�e�H�¾L���Y��H��t(�"�c�
1�L�����3���E�H��贒��O_��~�"�c�]����D؈]��E���zy��zy���f�H��{y�B���@H��蘴���������������Z���fDH�{yH�E�H��������m����H�=A{y�?/���������������k���E��4���H�	{yH���Q�H��zy�J����5O-zH�
�xH�N1��6gH�=�zy�jI��H�=�zy��H�=�zy��H�=�zy�H�=Wzy�:I��H�=Czy�.I�������5�,zH�
exH��1���f뮋5�,zH���1�1��f����5�,zH�
��H��1��f����5�,zH�
#�H��1��vf�w����5o,zH�
��H�n1��Vf�K����5O,zH�
{VH�N1��6f�����<��ff.����UH��H��dH�%(H�E�1��=�xyuH�E�dH+%(�����H�=ayy�H��H�=-yy�H��H�=yy�G��H�=
yy��G��H�=Ayy蔸H�=-yy舸H�=1yy�|��N+z���E+zx&H�1+zH�H�<��i��(+z���+zy�H�=+z�+z�B�f���wyH��xyH��xy)gxy�������ff.�f���UH��H��SH��H��dH�%(H�E�1�H�E����H�rxyH��tU1�H�}�L�
�H��H�[]�蔛�x0H�}����H�}��n��1�H�U�dH+%(uH�]���������t��@��UH��H��dH�%(H�E�1�H��t+�����������9�t
�B��J���v�H�E�dH+%(u�H������ff.����UH��SH��dH�%(H�E�1�H��t+���H���@�J�9�r������9�t#�ƒ��u�H�E�dH+%(u>H�]������u�H���H�{@�H�E�dH+%(u
H��H�]���7���b��f���U��H��H��dH�%(H�E�1���H��t
ǀ�H�U�dH+%(u�����fD��UH��H��H�=�uydH�%(H�E�1�H��t����uQH�=�uyH��t��Մ�u1�H�U�dH+%(u/��H�
_uy�5�(zH��1�1��b�����H�
3uy���|��f.�f���UH��A�gH��H�p-H��H��dH�%(H�U�1��P*�у��t��E�A��A��wH��H�HL�@ 1�VH�o��	��H�H�U�dH+%(u�������UH��AWAVM��AUATI��SH��(dH�%(H�E�1�H��A��H��ur��tNE��tIH�N(H�L��1��藇�Lc�H�E�dH+%(��H��(L��[A\A]A^A_]��H�gq�L��1��R��Lc��DH��A�ϾD�E�H�O-H��IL���&��Lc�E��t�D�E�E��t�I�L$(H�CH;K rI�T$HH)�H�_L��1�����H�I��F����Շ�D��UH��AVAUI��ATSH��dH�%(H�E�1�H��u>H��p�L��1�萆�Lc�H�E�dH+%(uqH��L��[A\A]A^]�fDH�O-H��I��L��H�I��J��Lc�M��t�I�N(H�CH;K rI�VHH)�H��L��1�����H�I��������UH��H��H��H��dH�%(H�M�1�H��uZH��t5��t1H�N(H�9�1�躅�H�H�U�dH+%(uD���H��o�1�荅�H���f�H�H-H�7H�1��i��H���`����UH��H��H��H��dH�%(H�E�1�H��u*H�9o�1��'��H�H�U�dH+%(u��@H��-H��G���H������f���UH��AWAVAUATSH��L�pdH�%(H�E�1�M��t@I��I��1�E1�L�-�:�I�FhL��L��H��1�H��H��-莄�H�I�I;^pr�H�E�dH+%(uH��L��[A\A]A^A_]��]��f.���UH��SH��H��H�?dH�%(H�E�1��))H�H�{�H�CH�E�dH+%(uH�]��������UH��SH��H��H�?dH�%(H�E�1���(H�H�{�)H�CH�E�dH+%(uH�]���藄����UH��AWAVI��AUI��ATI��SH��H��(���xdH�%(H�E�1���xVutH��L��E1�L��L��营	ANj��x��t
A�>��H�E�dH+%(��H��(D��[A\A]A^A_]�@�L�E��r��L�E���tz�h�xA�>t�L��H��L��1�H��EL�E��o�	L��L�E�Hc�I��H)�H��\����Ic�L��H�

H)�H�<H�GE1��.�	A��M���fDL�E���L�E����q������x����G�����UH��AVI��AUI��ATI��SH��H�����xdH�%(H�E�1���xHu`L��L��H���#��A�ŋr�x��tA�<$uOH�E�dH+%(uxH��D��[A\A]A^]��K����4��t@�.�xA�<$t�H��L������f�H�ٺ�H�=�
臙��D����u����x�R����S����UH��AWAVI��AUI��ATI��SH��H���L��@���L��H�����t))�P���)�`���)�p���)]�)e�)m�)u�)}�dH�%(H�����1��a�xH�EDž��� H�����H�� ���Dž���0H�������xXunH��L��E1�H�����L���ޢ	ANj
�x��tA�>u{H�����dH+%(��H���D��[A\A]A^A_]ÿ�ƒ�tr���xA�>t�L��H��L��1�H��B�ˢ	L��Hc�I��H)�H��j����Ic�L��H�
m	H)�H�<H��B1�莢	A��[���fD�;���u��E�x����賀���UH��AUI��ATI��SH��H���H��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(���1����xH�EDž���H�����H��0���Dž���0H�� �����x[uvL��H������H���"��A�ŋq�x��tA�<$ufH��(���dH+%(��H���D��[A\A]]��H���8����!��tM��xA�<$t�H��L���р��s���@H�ٺ�H�=��o���|���f.����u����x�/����3���UH��AWAVI��AUI��ATI��SH��dH�%(H�E�1��>��H����I���+@L���
�{����H��H��L)�I)�tiI��L��
L���Q��H��L9�t�L��L�����xbH��L��L��L)�H��ID�荕�H��u?L��H�=���x,H���s���1�H�U�dH+%(u9H��[A\A]A^A_]�������ؐH���L��L���-��H��������~�ff.����UH��H��fT�YdH�%(H�E�1�f/MVH�[gsf/�UH�wH��nHF�H�U�dH+%(u���}�ff.����Uf(�H��H�5
gH��H��fT
^YdH�%(H�E�1�f/
�Usf/

UH�5�vH�ynHF�H�E�dH+%(uɸ�q����}�ff.����Uf(�H��H��fH��H��fT
�XdH�%(H�E�1�f/
OUsf/
�TH�vH��mHF�H�E�dH+%(uɸ�Q����|�ff.����UH��H��H����t)E�dH�%(H��x���1��E�H�EDžd���0H��h���H��P���H��ef(�fT
 XH��p���f/
�Tsf/
�SH�VuH�CmHFи���H��x���dH+%(u����{�f���UH��H���H��h�����t)E�dH�%(H��H���1�H�EDž0���H��8����E�H��P���H��@���D�@H�
eDž4���0f(�fT
WWf/
�Ssf/
SH��tH�
�lHF�H��H�¸���H��H���dH+%(u���{�f.���UH��AUI��ATA��SH��H��dH�%(H�E�1�H��tDH�5YH�������H�5�?H�����¸��tTH�5.H���҈�tH��L���3�����t_E��xbE��tEH�=艆�H��H��tAH�5��5������H�U�dH+%(u5H��[A\A]]�����u��1���@�螋�A����z�@��UH��ATI��H�5�SH��H��dH�%(H�E�1�谈�tH�E�dH+%(u%H��1�[A\]�f������L��H������2�x���y���UH��H��dH�%(H�E�H�FH9Gt���H�U�dH+%(u
���1����Wy����UH�~H��SH��H��dH�%(H�E�1���H�E�dH+%(u
H��H�]����u��y����UH��AVI��AUL�n(ATSH��H�^(dH�%(H�E�1�L�#L9�t2H�{��H�{@��H�{8��H��L���ru�M�$$L9�u�H�E�dH+%(uH��L��[A\A]A^]�Fu��qx���U�PH��SH��H��dH�%(H�E�1�觉�H��t+�o�oK�oS �o[0�oc@HP X0`@H�U�dH+%(uH�]����w�ff.�f���U�8H��SH��H��dH�%(H�E�1��'��H��t.�o[ H�H(�o�oSfHn�X fl��@ P@(H�U�dH+%(uH�]����zw�f.���UH��AWI��AVL�u�AUI��ATS�H��dH�%(H�E�H�FH�8�3�A�ĉ����I�L��H���:�	��A������u�I�E�H�8�A�lj��p��I�}L��H����	��A������u�D��D)�H�U�dH+%(uH��[A\A]A^A_]��v�f���UH��SH��H�dH�%(H�E�1�H��t#H�5�H���z�H��t�@��t��09rH�E�dH+%(u
H�]�1��Ð����7v����UH��AVAUATSH��dH�%(H�E�1�H�tgH�0I��t]I��I��1�H���-�H��H��tEH�sH��t�I�|$0����t�H�E�dH+%(u=I�UI�EH��L��[L��A\A]A^]��H�E�dH+%(uH��1�[A\A]A^]��}u�ff.�f���UH��ATI��SH��H��H�vH�dH�%(H�E�1����u+H�E�dH+%(u4I�t$ H�{ H��[A\]���fDH�U�dH+%(u	H��[A\]���t���UH��ATI��SH��H��H�vHH�zHdH�%(H�E�1�菃�u+H�E�dH+%(u4I�t$ H�{ H��[A\]�f��fDH�U�dH+%(u	H��[A\]��st�UH��AUATSH��dH�%(H�E�1�H����H��I��H�5y!H�����¸��tNM��tnH��L����x�I��H��tSI9�t�P���;���� ���tH����v�H�A�T������;��	�H�U�dH+%(u,H��[A\A]]�1���@H�5V�H���ف������s�ff.�f�Uf�H��AWAVAUATM��SH��H���H��H���H�MH�����D��(���H�����D��0���dH�%(H�E�1�H��zH�H��`���)�P���@����E�l$E����A�|$�	A�|$�/H�;E��u��H����H�;H�G �E�H����H�����E1�1�A�D��,���L��P���I��L�=o�H�WJ��H����L�� ���I��fDI�]�5bz�1�H��H���HKH��� ������E�����0������@H���Ex�H���H��H��L��H��@���H)��D�������/L���_������H��@����@�V��H��@���L��H��I��H)�H�qH����������H�5`�L��������u~����	L��@���L��8����9�!L��������uOL��L��L)��r0������u:�CH������D��L��D���Sw�I��H��u�D��L�������t�@H�U�dH+%(��H���[A\A]A^A_]ÿ�i���H����i�H��H����H�;���	A�|$�����7���H���i�H��H����H�;��	���fDL��@���L��8����H�5�tL��������N���M��t"I��L���5s�L��L��H��������'���H��H���t%H��H���H���s�H��L��H���X���������E1�M�mM�������H�����L�� ���H�8H�G I��I9��E���D��,���A��t"��(���t1�H�5��L���&���������E����A�H�]�B�<+�vE��tED������H��I���Xr�L��L��H��������J���I��I���[F�$+E���,�,L�������t�������ƅ,����D�����D�:H���+u�I��H���H��H)�H��L���.���������H�5��L��������4������D�,L���#�����y������fD�{L��������Y����n���fDH���Xq�H���w���H�:�h�H�������E�l$E���H�����ƺ��H���>g�H��H��t%H�;�>�	�!���H�=�S�g�H��H���n���������L��P����$S��H��@���H��H���>H��`����1�L�}��5�zH����FL������E1�1�L��L�����H��`���H���7|������H�
�zf�H�M�H��@���)�p���L�)L9��/��,���H��p���L�%(�L��8���L��0���@I��X��H��p����$HDžx���H�E��M��XA�7L��@��uI�f.�L�p�@��0H�H����A�4H���<����u'A�vI�F@����@��!t�H��I�������t�L��8���L��0������p@M�mL9�@����7�����,���H��L��8���L��0�����H����U����H���H��@���H�����HDž@���H�L����H���貁��H��@����&���L�������H������M��XL���h�H�}���d�I��XH����I��H�5���Up�H���4���I����L�}��@L���q�H���!fD�/H�x�@�q�H��u�H��H���t%L��H���L���An�L��H��H������������L�}�L���?d�I��H�������L��8���L��0�����H�߉�H��������H�������1�H������������L��8���L��0������5�	zL��1�1�H���L��8���L��0����CH�����������s�����L�}��e���H��`���L����H���谁����H����E���H��H���� ����:L���zp�H������:H��������������H��p�����H����%����H�������I��I���q��������j�f���UH��AWAVAUI��ATSH��H��H�dH�%(H�E�1�H�m�H��HD��b�H��P���H��h���H���<L��h���L�5��L��L���E}�H��H�������f�M�e�8)�p���)E�)E�)E�)E�tpH���Hb�fIn�fHn�fl�L��p���H��E�L���d�H��H��X���tXH�}���e�H��X����AoE�Ao]8@8X(I�U(H�PH�W����H�=~���a�fIn�fHn�fl��@L��H���U�L��H����H��������H��P����\e�1�H�U�dH+%(uH�Ĉ[A\A]A^A_]ø����]h�ff.�f�UH��AWAVAUATL��@���SfIn�H��fl�H��HH�EL�u(H������H�����H��H�5�NH������H�E D������H������H�E0L������H�����E�����D�����D��������dH�%(H�E�1�H��0����E�fHn�H�����fl�)�����HDž ���)�0����Ev�E�V�����E���RH���Z`�H������H����H��(���H��(���E1�H�����LH��@���L9���H��0���H��H���H��0���H�����H�zH�H�q��������
A��H����H�5I�z�H��H�����:H��E1���l�H��t�L�xH�����fo�����L��`���H�5�H����L��ƅ���H��h���H������L��`���H�E������H��p����E������L��x����E�����E��E�)�@����&�����������E�f�H��P���H�=��)E������H��H��P���H�����)E�H��h���H�����H�E�H�����H�E������H�E��E�H������L��`���H�E����H��p����E�H����L��x���H�E�L��X����o&������H��@���Dž�����L9�t'H��0���H��H���H��0���H�����H�pH�H�J�5zH��1�1�H���=H��������a�A���H��0���L�����L�#H��L9�tbE��fDH�SfHn�H�{PM��fl�I�T$L�"觿H�{��	H�{(蕿H�{`�{��H��L���^a�M�$$L��M9�u�E��H�E�dH+%(��
H�e�D��[A\A]A^A_]�H��@��������L9��$����F���A���������H������D�������`�D���������@L���ȊH��H�Z�fHn�fHn�H���fl�I�F(AF�u���H�������`�=�z��E����	H�����1�H�5��
����������������������H��0���H�������I�������H9��o	H�� ���H�����H��tA�|$XtZ�������M�l$(H��I�D$`L��I�T$E�D$X�����PL�M�H�������p�ZYA���������I�D$`H�����I�D$H������Dž����H�H����H��H������H����覡�H�xH����Ar�I��H����H�����H�H9��BL������E1�L��������������u6H�� t,H��������t H�� H�����p��LDH���H��I��E����H�����A�G�I��L�t���I��M9���I�}�
��L��H���p�u�H�H9�����[���H���L������L�����I9��H��`���H�����E1�H���tyL������L�����@O�|�AƇrL��M������H�ÐM�?M9�t+L���p���H��H���p�u�K�D�I���M�?M9�u�I��L9��u�L������I�EH�����f�H�E�H������)�p���)�`���H��x���)E��
�H��H��u'H������L�����H��L���L�H��L����H�ÿP��q�I��H���I�D$PM�D$(I�L$ I�G@I�D$0I�D$PI�GM����H�����1��H��0� p���H��`���I�GH����I�D$�AoT$8M�o8H�S(fHnڋ@AW A�GHI�D$HI�G0������C H�C(fHn�L�xH�����fl�AL�{(M�$$I9��c���H�� ���H��tH������H����F��H���v��H��0���L�����L9���H�s`H����H�������F��H�L9�u�E1��b���@L��`���H����L��L���o����l���H�������5�yL��H��I���1��8H�����I�GJ��H���H9��cH�I��H9�����~�������H�H9�����s����	���I�D$H�5�H��H�����ym�t������Dž��������H���W�I�G�J���I�GL���7[�A���b���@H��0���H�����H9��
���I9�����M�l$(I���YH��t?L����l�u3I�|$H�sH��t]H��t ��l�uI�t$H�{�S�	��u{M�l$(H�I9������L9������H�{`t�H�s(M��u�H��u�I�|$H�sH��u�H��u��H�����t��������������L�����L������L��������I�L$ L�C �1��5R�yH�7��B6H�C`H�����H���W�������f�H�����H��`���H����������5��yH�*�1�1���5�6���H�L9��c�������H�����H���1��>
�D���H��0���H�����H9���H��`���D�m�D�e�H�����D�u�E���gE��E����E����H�H�����H9���E����L��`����E��t=H�H�����H9�taE��u�诨��H�{L��H���@�	��u��E�E��E��uÿ膨��H�{L��H����	��u�H�H������E�E��H9�u���	I��H���e���L��0���L�����M9�u�T@M�6M9��DA�~Xu�I�~(u�I�FH�H�P H��t�1�H�HL�<�M��u�f�M�M����I�?�[T�H��H���WL���'�	A����t�L��D������!�	D������+����蛧��H�{H�����H���(�	���t����E�A�E���m�����c���H�{H��`���H�����	���H����E�A��9���E��������'���H�{H��`���H����	�������E�A�����I�FH�H�P H��H9�������I�<$�W�H��u
L���:�	���H��H�� ���E1�1�PH������L�M�L��1���L�牅�����	AXAYD�����E���j�����A�����H�� ���H���*���E1��V�����Y�A�����A������L��A��H�K L�C01�1��5��yH���D������2D�������L��L���HV�A������UH��AWAVL�5�AUL��ATI��SH��H��L�/L�:dH�%(H�E�1�H��4M��L��LD���g�tL��L����g��1���uaM�l$M����L��L��L�{�g���M����L��L���]�I��H����I9�t?�P���;t61��� t/�H�U�dH+%(��H��[A\A]A^A_]�fDL���X[�H�A���t
1���;u�fDI�D$�o�oKH�oS P �o[0X0�oc@`@�okPhP��u���DH�5��L���9f�t�1��V����W�f���UH��AWAVL�5AUL��ATSH��H��L�'L�:dH�%(H�E�1�H�3L�jM��L��LD��of�tL��L��E1��]f�uaM��tLL��L��A��Cf�tGL�sM����L��L���\�I��H��tI9�tJ�@�< tB<;t>fDH�{L����D��H�E�dH+%(uNH��D��[A\A]A^A_]��L����Y�H�A���t<;u�A�빐H�5~�L���e�u����V�fD��Uf�H��AUATSH��HdH�%(H�E�1�)E�H�E�H�u�)E�)E�H��tWL�m�H��A��L���|H��t H�U�dH+%(u5H��H[A\A]]�fDE��tL��H����zL��H���m|��1���V�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u���|��U�ff.���UH��AWI��AVI��AUL�m�ATL��SH���H��XdH�%(H�E�1��S|H���H�
�fHn�fHn�H�$��fl�H�E�E��#_H��tL��H��H���PH�u�H�=��H�]�L�m��8H�]�H��tH�H�S L�K8L��I��L�C0H�K(H�s�sH�s@A�VH����L��L��H���zXZH��u�H�E�dH+%(uH�e�[A\A]A^A_]���T�@��UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��T�f.�UH��AWAVI��AUATE��S��H��XH�EH�NH�}�H�U�L�F�H�^��55�yD�mH�E�H�E L�}(L�M�H�E�dH�%(H�E�1��-I�~�?�'Z�H����L���6����…���A����L�u�L�u��E�E��E1�]���fDH��E��A��AW�u��u�AUAVD�E��M�H�U�H�u�H�}��yH��0D9�~��t�H�U�dH+%(uQH�e�[A\A]A^A_]�fDH��A����E1�AWE��L���u��u�P�u�H�U�H�}��H��0�@1���'S����UH�5OH��AWAVAUATI��SH��H��L�/L�zdH�%(H�E�1�H�D.L�rM��L��LD��a�tL��L���a��1���uPI�|$L���:����tf�C@�K0L��H�SH�;�sXL�K8�sPD�C1�sHP���H�� ��uH�S(�H�S �H�U�dH+%(u/H�e�[A\A]A^A_]�f�I�|$L��������1���t���$R�@UH��AWAVI��AUATSD��H��H�EL�}(H���L�nH�����H�������EfIn��� ���fIn�L�e0����H�E fl�D����H����dH�%(H�E�1�)�0���M��u�[DM�M��tMI�7L���L`�u�5f�yL��H���1��Q*�����H�U�dH+%(�.H�e�[A\A]A^A_]�H����t^H����H�xPH���]H�7H���Q�I���!fDH��H�SH��I�4H���hH��L���_�u�1��v����h蘫H�����I��H����`�	I�GI��H����I�H��+H��HD�H��AfHn�AFAGI�FPI�G(H��HD�H�����I�GHtH������LI�H�����H�A(H��tV�Ao~H�����M�~ I�Vy0I�F(H������H�A@I�Et`H������H��(����H�H��(���H��I�Eu=H�����H�{P�ɪH�{��	H�{(跪H�{`��f��H���L���M�������A�]1ۀ� ���A�E��H������XXH�@PH�@`M����������H���H��0���1�L��L�����	����I�6H��*H��HD�H�����H�xH�L�H M����E1�H��(���1�1�D��$����H�HL�<�M���H�����L��`���L��@�����M�M�����~�(���L��H�51���L��AL��P���)�@������tÃ�$���Hc�$���H��H�@H��H��H��H������H�H�����H��H����fo]�foe�H�D�fo�`���fo�p���fom�fou�X P`0h@pPI�M�H�P`M���=���H�����H�����H�xH�L�H H��L9�����D��$���E���@Ic�H��(���L�����I��H�RH��L�,���I�~H�s`H��h��	L9�u�����H��(���M��L��0���D������(����� ���H�����L�Ӊ�$����H��hL9��"ATL������H��D��(�����$���AV�����H�����H���AW�u���H�� ��t�H�������(���H���I�(���H�����h���H�������(���H�{P衧H�{��	H�{(菧H�{`�c��H���[I�(����$����sL��I��Hc�H���F�H����H�APH�������I�~�A~FH��1�H�QfHn�fl�B8f�DH����	�¸���������H���������H�������H�H��������H���H�����H�fHn�fHn�H�x1�fl�H�9�c���E1�1۾ �@���M�~�L���A�F\��t]��t6��������������I���/���1�H���BH��p����������M�~ I�V����H�����L�h�������u"H�����M�~ �I�VL�h����K�I�N�5�y1�1�H�Y���#H��������yM�~ I�VL�h�R���ff.�f���UH��AWAVAUATE1�SH��(H�u�dH�%(H�E�1�H���L�/H�BI��H��L�zH�5��M��H�E�H��%L��LD��8Y�tL��L���)Y�u^L�}�I�~L��������tq�{(�uI�~HH�u������H�SH�;�C+L���u�jj�C*PL�K D�C)�~���H�� A��H�E�dH+%(u0H�e�D��[A\A]A^A_]�fDI�~L��E1��Q����t��w����I���UH��AWAVAUATE��S��H��8H�}�L�uD�mL�} H�u�H�U�D�E�dH�%(H�E�1��&SH��tPH��E����E��PAWjAUAVD�E�H�U�H�u�H�}����H��0H�U�dH+%(uH�e�[A\A]A^A_]ø�����I�D��UE1�E1�H��H��dH�%(H�E�1�H�6yVH�5�Q1�Pjj�s�H�U�dH+%(u���H�ff.�f���UH��ATI��SH��H�� dH�%(H�E�1��7RL�e�H��H�]�1�H��tH�U�H�5j��U����H�U�dH+%(u	H�� [A\]��3H���UH��H��dH�%(H�E�1��E���QH��1�H��tH�U�H�5T�����E�H�U�dH+%(u����G�fD��UH��AWI��H��AVAUATSH���AdH�4%(H�u�1�����E1�H��p���I��D�u�H�M��u�H�}���oL��H��H�@������I��H����f��H�E�)M�)M�H�E�)M�M���ZL�e�L��L���bmI��H����H��p���E���H�
�SM��H��tH�H �5��yH�d��1�L��x����L�s(H�S(L9���L��x���H��`���M��L��X���I�B(L��h���H��x����P��W�I��H����I�D$I�|$I�FI�D$ I�F �d?�I�FH����I�D$(I�F(A�D$HA�FHI�D$@H���oI�F@I�D$8H�8� H��1�H���Ӄ�H�x�u�{�Hc��U�I�F8H�����E1�Hc�H���fDI�V8J�*I��I9�tgI�D$8L��J�(����0���H��u�I�~8蕠I�~@茠L���aB���H�U�dH+%(�@H�Ĉ[A\A]A^A_]��H��h���H�A(fHn�L�pH��`����x���AL�q(M�$$I9������L��X���H�M��E��E�;A�����1��{�������T�I�F8H��u�I�~@�ҟL���A���A���DH�8tR�1�H���H�v��H�<u��Hc���HT�I�F@H��H��tXI�t$@H���>��K���f.��1����L��L���hL��L���jI��H���(����b����4D�L���@��P������UH��H��dH�%(H�E�1�H�E�dH+%(u�1����C�ff.�f���UH��H��dH�%(H�E��+H�U�dH+%(u���C�ff.�f���UH��H��dH�%(H�E�H�+H�U�dH+%(u���lC�ff.��UH��AWAVAUATSH��H�$H��H�$H���A�dH�%(H�E�1�L�������D�¾H���I��L��H�����d	��M��H��H��H�w1��d	H��0��H���X�t0H�E�dH+%(��H��� D��[A\A]A^A_]���H��L��H����)d	L��H���l��t
A������f��H��L��H����c	I�t$H���:��uξH��L��H�����c	I�t$H�����u��H��L��H�l��c	I�t$H�������z����H��M�|$L��H�T�L��(���qc	L��L��H���f���A���I�T$H��(���I�|$����H��L��I�D$H�	�1��#c	I�D$L��H��H��H�������usI�T$H��(���I�|$���L��H��I�D$H���1���b	L��I�t$ H���A�ƅ�u1I�T$ H��(���I�|$ �l��I�D$ �"���L���͛�k���H����輛L��贛�R����@����UH��H��dH�%(H�U�1�H�U�dH+%(u!H��H�&�H���H�H�H@1���e?��`@���UH��H��dH�%(H�U�1�H�U�dH+%(u!H��H���H���H�H�HH1���?��@���UH��H��dH�%(H�U�1�H�U�dH+%(u!H��H���H���H�H�HX1����>��?���UH��H��dH�%(H�U�1�H�U�dH+%(u!H��H�g�H���H�H�Hh1���u>��p?���UH�O�H��ATI��SH��H��dH�%(H�E�H�H�ߋH`1��2>�H�E�dH+%(u%I�$H�߾H���HdH��1�[A\]�=��>�f���UH��H��dH�%(H�U�1�H�U�dH+%(u!H��H���H���H�H�HP1���=��>���UH��H��dH�%(H�U�1�H�U�dH+%(u(H��H���H���H�Hi��1���N=��I>�f���UH��H��AVAUATI��SH��H�=`�H��dH�%(H�E�1��U�H������~IE1�L�-G��L��L��I��H��H�8L��H�L�@1��<�H�D9���H�E�dH+%(u
H��[A\A]A^]��=����UH��H��dH�%(H�U�1�H�U�dH+%(u(H��H�,�H���H�H��0\H�H01���.<��)=�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�H��I�оH�V�1���;���<����UH��H��dH�%(H�U�1�H�U�dH+%(u!H��H��H���H�H�Hx1���;��<���UH��H��dH�%(H�U�1�H�U�dH+%(u!H��H���H���H�H�Hp1���5;��0<���UH��H��dH�%(H�E�1�H�E�dH+%(u�H��%�H�=��R���;����UH��H��dH�%(H�E�1�H�E�dH+%(u�H��2�H�=ɤ�R��;����UH��H��dH�%(H�E�1�H�E�dH+%(u�H���H�=���\R��G;����UH��H��AWI��H�=��AVAUATI��SH��dH�%(H�E�1��
R�I�����~k1�L�5�QL�-��L���L����Q�I�H��H���L��H��H��H��L��L�HL�@�p 1��9�I�ZY9��H�E�dH+%(uH�e�[A\A]A^A_]��b:�f���UH�
;�H��H��dH�%(H�E�H���D��D��H��HD�H�E�dH+%(u�I��H�c��L��1���8���9�ff.�@��UH��AWE1�AVAUATI��SH��(L�/dH�%(H�E�1�E���A�EdI����E�E��~8f�H��H�u�L��1��A���s8�H���K<�H�\E9�u�E���E���!I�����E1��H��H�=�L��1��A���#8�H���;�H�\E9�u�E���I���E��~5E1�H��H�
�L��1��A����7�H���;�H�\E9��A�������I���H���0�u���~PLc�1�L�5'��DI���H�[H���پH��L��L��H��D�HD�@�P1��Z7�XZI9�u�H�E�dH+%(�H�e�[A\A]A^A_]ÐE���I���E������f�I���H��tT�u���~�Lc�1�L�5���I���H�[�پL��H��H��L��D�D�@1��6�I9�u��]���H�E�dH+%(uhL��5�H�=��H�e�[A\A]A^A_]�N�H�E�dH+%(u2L��=�H�=���E���I���E���@��������47�@��UH��AWAVAUATI��SH��H�dH�%(H�E�1�L��HL���7�H�������H��t7H��L�5�@H��I�����A�OL��L��H�þ1��5�H��u�H�E�dH+%(uH��L��[A\A]A^A_]�*��6�D��UH��AWAVAUATI��SH��H�dH�%(H�E�1�L��HL��臦H����;��H��t4L�k@H���H��I������I��L��L��H��H���GeH��u�H�E�dH+%(uH��L��[A\A]A^A_]�}���5����UH�$�H��AWAVAUI��H��ATSH���H������dH�%(H�E�I�EHc��L��0L��(1����p4����H�[L�� ���I��H��`���H�����I�~A�vI��I�EL��0����2L���I���)[	I�~�A�v�H�ڹd���I�N�I��M��H�����H�8��1���3�L9����u�H�E�dH+%(uH���[A\A]A^A_]��4���U� H��AUATL�e�SH��L��H��8L�/dH�%(H�E�1�I��([H��p
�km	L��H��H���1��R3�I��([� L��H��x
�7m	L��H��H���1��3�I��([H��x
H+�p
xGf��H*�H����H�߸�^���2�H�E�dH+%(u)H��8[A\A]]�H�ƒ�f�H��H	��H*��X���3���UH��AWAVAUATSH��L�'dH�%(H�E�1�I��$([L�0L9���H��E1�L�-���fDE����M�6I9�tgM9��u�A���~�L������I���H��I��H�E$H���H��HD�1��1�A���M�6D�x�I��$([I9�u�H�E�dH+%(udH��[A\A]A^A_]�f.�L��蘎��L��H��H��1��1�A��t
I��$([�9���H�ٺ�H�=aI�wI����`2���UH��AWAVAUI��ATSH��(dH�%(H�E�H�D���E����H���H�E�L�5��H�E�L�=s��Bf�H��A��L��I��H���L��1���0�H��M���4�H�|A��tOH�u�1���+�H�]��;:t�L���H�=o��H�H�E�dH+%(uaH��([A\A]A^A_]�@L��
�A���f�H�E�dH+%(u'H��(H���[H�=�A\A]A^A_]�:H��%1�D��UH��AWAVAUATSH��dH�%(H�E�H������~pI��I��L�=ԛE1��L��L���L��H��H� 1�I��L�KL�C��/�H�j�1��L���/�H�{L���N!I�ED9���H�E�dH+%(uH��[A\A]A^A_]��^0�ff.���UH��H��AWAVAUATI��SH��8H�}�dH�%(H�E�H�H�=�Hc���G����H��E1�L�-ͻH�E�fDH�E�H�H���J�8H����(�H�E�H����I���#@�H�XL��L��L��1�I���.�'L���5�H��u�L��L��H��"1���f.�H�}��-,�I��L9}��o���H�E�dH+%(u4H��8L��
[A\A]A^A_]��>�H��H��"�L���.���/����U�H��ATSH��H��L�'dH�%(H�E�1�L���Ϗ������H�{uXH��L���uv���Å�x'L��1��e���H�E�dH+%(uVH����[A\]��5v�yH�˙�1��_��DH�=��yH�
J�H�{�1���G-������;.�ff.���UH��AWAVAUATI��SH��dH�%(H�E�H�Lc��H���E����1�H�
K	�L��H�����,�E��~@N�<�H�
�L�5.FL�-�fDL�L��L��1�H���,�L��L9�u�H�E�dH+%(uZH��L��
[A\A]A^A_]�=�DH�E�dH+%(u+H��L��H�
�1�[H���A\�A]A^A_]�&,��!-���UH��AWAVAUATSH��H��H�7dH�%(H�E�1����fH���L���H�SZ��/�DL�����D��L��H��H��	H��H��H��S㥛� H��H���Hi�ʚ;H)�H��H��H��H������L��H��	H��H��H���H��Hi�ʚ;I��I)��%(�H���H�}�L���@H�T�H����L��@����<�@L��1�D������H����H�(��M	D����	E��H��H��H��1���*�D�����	H��L��H��PH�\��1�AUATD������L����*�H�� H�E�dH+%(upH�e�[A\A]A^A_]�@H�E�dH+%(uNH�e�H�ٺ�[H�=X�A\A]A^A_]�ZB�f.�H�<error>L��@���H��@����!����+�ff.���UH��SH��H�H�w dH�%(H�E�1���J���Å�xH�E�dH+%(u$��H�]���@�5��yH���1�1�����*���UH��SH��dH�%(H�E�1�H�uMH��H��@[�K�Å�xH�E�dH+%(uN��H�]���fD�56�yH�3�1�1��"��H�=��yH�
"�H�C�1��������
)���*�UH��AUA��ATI��SH���H���5��ydH�%(H�E�1��H���E��tYH��tH�ڸ����H�H9�u#A�D$�5��y1ɿ1�H����r1�H�U�dH+%(��H��[A\A]]�f�1�H��P��H�PH9�t�H��X��H�XH9�u/A�D$A��5	�yH�N��1����{���D�H��`t]H�`H9�t��H��ptCH�pH9�t�H��xt"H�x������H9��z���������E�D$�j����(���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���M(�ff.�f�UH��AWAVAUI��ATSH��H���wH��dH�%(H�E�1��\H����I���C��f�����f����f����E1�L��L���c�I��H����HDžX���f�{y�C H��X���H�sH��X���H��p���H������H��L���3��A���E����H�]�I���H���g���5?�yI��1�I�� L��X����H����L���3��H�E�dH+%(��H�Ĉ[A\A]A^A_]�f.�f��u�����DA�����DA����DH��`���f�L��H��)�`��������u	��l���u!E���H��`����N#�����f�L��H��L���!�����[&�ff.�UH��AWAVAUATSH��H�$H��H�$H��H�� ��H�H��(��dH�%(H�E�1�H��0��H9��DH��`��I��A��H��H��8��L������0@H��8��L��L���~�����f��H�H��0��H9���H��8���$D��艂H��$��A�~����f��L��D��L�z�L���[�L9��YH�nel.kallI9$�u���H�allsyms]I9D$�`���H��(��1�D��Dž0���e7�H����H�� ��H�H��(��H9���H��@��L����H��8������F��L��D��L�b�L��谁I9���H��@���o�H��H�����L��H��H�����L��H�� ������f�������؉����H��X��H��������������H�H��(��H9�sIH��8��� D���$�H�� u%A�~�J���H��8���n5�9���f�Dž0������H�E�dH+%(uC��0��H�ĸ [A\A]A^A_]��H��8���5�<����Dž0����#�ff.�@��UH��H��H�O H�WdH�%(H�E�1��wH�?������uH�E�dH+%(u"�1���56�yH�ۏ�1������(#��UH��AWAVAUATSH��H�$H��H�$H��XdH�%(H�E�1�I��I��H�������H�߾H��H��1��mD	H���5*�H����HDž���I��E1�HDž���L���*�H���_�x.H�xu�t߀x.u�.u�t�D1�H�����H�5���4�u�H�����I9�r.H�����I�t$��|)�H����H�����H����������H�����H����H�����K�dH��H�������L�����H��H��H���1��eC	H���-)�H��H����Dž����H���)�H��tc�x.H�xu	�t��x.��1�H�����H�5˭�3�u�����������H��9�CƉ�����(�H��u����������Hc򉕔��H��?H��H���0�H����������H��H�A��H��H�����H��H���H�H�4�H���H(�H��ts�x.H�xu	�t��x.��1�H�����H�5����2�u������H������H��H��H��H��%���HFH	��'�H��u��H��I���4'�L���'�H�������L���'�M�&�L��H�����H�
_��I�}E1��#+�H�E�dH+%(��H��X D��[A\A]A^A_]��.�X�����$����I�����.������������H������5v�y1�A��H����^�L���f&�M��t*H�����K�dH�YL�d�DH�;H����L9�u�H��������3����5�yI�ؿ1�H�
�H�ЋA����������H��A����%�L����%��t����5Ƚy1�1�A��H�%����ff.���UH��AWAVAUATSH��H��(H�}�H�?dH�%(H�E�1��������H�E�L�5��DH�E�H��H�@Lc H�HL�xE����1�H���H���'�E��~3O�,�H�
QL�%�6M�L��H��1�I����L��M9�u�H�޿
�-�H�E�H�E�H�8H�E�9���f���H��@�=��H�5�H���~,�tBH�E�dH+%(��H��([A\A]A^A_]��H���H��1��j��H�E�H�5۩H�H�x@H�E������t�H�E�H�ӼH�5��H�8H��@�K��H���x���1��
H����.��a���H�E�dH+%(u'H��(H�ٺ{�[H�=k�A\A]A^A_]��3����UH��AVI��AUATI��SH��L�odH�%(H�E�1�M����H�OH�w H�AH=����H��H)�H��H��w�H�H��H)�H��v�H9�H��HF�H9�r-A�A�D
1�I�D$H�U�dH+%(ueH��[A\A]A^]ÐL��H���e�I��H��tII�D$I�L$I�\$ �@���yH�����H��HH�H��LE�L��듸����������ff.�f���UH��SH��H��dH�%(H�E�1���T�E��o"�H��x:H�u�H�߉E������xH�u�H�����H�U�dH+%(uH�]���fD��������4�@��UH��AWAVAUATSH��H��(L�'dH�%(H�E�1�I��$HH��H�E��2�I��$�H������A�Dž���I��$��ʫ��I��M����fDL���p���I�|$�I�ŋWL����)PH�{M�D$�H����H�sL�K I�6H=����L��L��H)�L9�s�H�H��H)�L9�r�H9�HF�I��I9�s(H��L�E���L�E�H��H����H�CH�sL�{ H�L��L���(�LsI�|$��zQE1�M��M���3���H�}�肊H�E�dH+%(uuH��(D��[A\A]A^A_]Ð�{L��L���bwL9�t-H��H�����I�|$�HH�I��A���QE��x�M���DI�|$��P�w���L��A�������P�s����Y�I�|$�A����P�Y���@��UH��AWAVI��AUATSH��(H�dH�%(H�E�1�H��HH��H�E��C�H���L���$���A�ą���H����ݩ��I��M�����L��I��脪��E�gI�~I��I��H����I�NI�v I�H=����H��H)�L9�H��sfDH�H��H)�L9�r�H9�H��HF�H9�s H����H��H����I�FI�NI�^ H�L��L���P�MfE1�M��M���M���H�}�贈H�E�dH+%(uKH��(D��[A\A]A^A_]�A�~L��L���uL9�t�H��H�����HI�A�ą�x�M���A��������A���ff.�f�UH��AVI��AUATI��SH��L�odH�%(H�E�1�M����H�OH�w H�AH=����H��H)�H��H��w�H�H��H)�H��v�H9�H��HF�H9�r-I�I�D
1�I�D$H�U�dH+%(ueH��[A\A]A^]ÐL��H���5�I��H��tII�D$I�L$I�\$ �@���ktH�����H��HH�H��LE�L��듸���������ff.�f���UH�5i{H��AWAVAUATSH��8H�}�H�=ޢdH�%(H�E�1�H�E�H�E���+�H����H��L�m�L�e��&�L�u��	H�5��L���P�A�Dž�tYH�ٺ
L��L���&�H���H�}�A�������H���:�H�E�dH+%(uOH��8D��[A\A]A^A_]�f�L�e�1�H�50�L��L����'�tH�}��H�}�L������A�����g�A��뗐��UH��ATSH��H��H�WL�'dH�%(H�E�1�H��tcH�OH�G H)�H��~H�
I��$H�GH��xu 1�H�U�dH+%(u[H��[A\]�fDI��$H�I��$���I��$��qH��t�H��H�����HI…�t������������UH��SH��H��H�OdH�%(H�E�1�H��tPH�GH�W H)�H��~hH�H��H�GH�U�H��xuH�Px1�H�U�dH+%(uOH�]���H����H�u��qH��t!H��H�����HI…�t�������H�U�����D��UH��AWI��H�=āAVAUATSH�]�H��H��XdH�%(H�E�1�H�E�H�E�H�E�� �A�ą�t'H�E�dH+%(�WH��XD��[A\A]A^A_]�f�L�m�H�}�L��� �A�ą�u�H�u�L�����H�M�H�M����}H��L���r������jL��L���_������WH�}���H�E�H�E�H��H�E�H�E�H�E�H�E�L��H�p�� ������H�u�L���������H�M�H�u�L��H�L�iH�E��������H�E�E1�H��?H����@I�H����I�wM�W H�FH=���#L��H)�H��L��w@H�H��H)�H��v�H9�H��HF�I9�s H���U�H��H����I�GI�wI�_ I�EH�7I�GH�E�I��I��H��?H��I9��[���H�E�H�U�H�E�H�E�H9������
fDH�U�A��H��t%H�E�H�XH�RL�,�@H�;H���D�I9�u�H�}��6�����A��L���nH���e���H��H�����HI‰ƅ��M���H�U�A���@�������A��륾��������UH��ATSH��dH�%(H�E�H�L��0\A�|$!��H�WH��H��tbH�OH�G H)�H����H�
I�D$0H�GH��xu&1�H�U�dH+%(��H��[A\]��I�D$0H�I�D$0�ː�I�t$0��GmH��t�H��H�����HHЉЅ�u��f�H�=��yA�71�H�
��H����	�����k�����f.���UH��AWI��AVAUATI��SH��L�wdH�%(H�E�1�M�nM����I�NI�v H�
H=����H��H)�H9�H��s�H�H��H)�L9�r�H9�H��HF�H9�r6I�|
L��L���v	�Mf1�H�U�dH+%(ucH��[A\A]A^A_]�f�L��H���u	�I��H��tDI�FI�NI�^ ��A�~�lH�����H��HH�L9�LE�L��땸�������������ff.�@��UH��AVAUATI��SH��L�oL�7dH�%(H�E�1�M����H�OH�w H�AH=����H��H)�H��H��w@H�H��H)�H��v�H9�H��HF�H9�r5I��I�D
1�I�D$H�U�dH+%(upH��[A\A]A^]�DL��H���M�I��H��tPI�D$I�L$I�\$ �@��I���|kH�����H��HH�H��LE�L��눸������
���r���ff.���UH��ATSH��H�� H�OL�'dH�%(H�E�1�H����H�W H�GH��H)�H����H�4H��H�GH�u�A�|$u_H)�H�����~H��H�Cf�M�H��xuG�~E�I��$([fl��p
1�H�U�dH+%(��H�� [A\]ÐH�H�u�H�C�fH~�H�fHn�몐�H�uغ�iH��uiH�H�K�xuuH��u7�{H�u��oiH��t0H��H�����HI…�t������g���@H�S �~�����~M��&���fDH��H�����HI…�u����H�E�H�H�E��{������UH��AUI��ATI��SH��H�dH�%(H�E�1�H����I�t$I�D$ H�VH������H��H)�H��H��wH�H��H)�H��v�H9�H��HF�H9�r=I��p
H�7I�D$H�E�dH+%(��H��I��x
L��[A\A]]��H����H��H��ttI�D$I�t$I�\$ ��A�|$H��p
��hH��t�H�����H��HI‰…��x���H�E�dH+%(uH����[A\A]]ú�������
����D��UH��AVAUATSH��dH�%(H�E�H�L��0\A�~!��L�oI��M����H�OH�w H�AH=����H��H)�H��H��w@H�H��H)�H��v�H9�H��HF�H9�r5I�F0I�D
1�I�D$H�U�dH+%(��H��[A\A]A^]�@L��H���-�I��H����I�D$I�L$I�\$ 룋�I�v0�_gH�����H��HH�H��LE�L���@H�=�yyA��1�H�
�H�[��i�����S���������I����P	���:���fD��UH��AWAVAUATSH��H��hH�OdH�%(H�E�1�H����H�GH�W H)�H���SH�H��H�GH�U�H�3�~�jH���,H�KH����H�S H�CH��H)�H���H�<H��H�CH�}��~�H)�H����H�H��H�CH�U��~�H�<RH���-cI��H����I��E1�H�E�H�}�H��p�����L�m��H�KH����H�S H�CH��H)�H����H�4H�;H��H�CH�u��tH�H�u�H�CH��H)�H���qH�4H��H�CH�u��tH�H�u�H�CH)�H���CL�H��H�CL�E��tI�L�E�Ic�L�E�H��?H��H����I��H����L�E�I�@?H����A�L�e�L��x���M��M��f.�L�kM���H�CH�S H)�H���VI�TH��H�CI�H�;�t	I�H�I�L�E�M�H?I��M9��M���M��L��x���L�e�Ic�L�[L�S H���
�H��H�CL��K�4�H)�H����I�H��H�CH��tH�H�H�BI��L9�r�L�E�foE�I��I��L�u�AG�H�E�I�G�H�E�I9�����L�m�H�H�M����1�H��0L��(�u@�{�L���bH�������H��H�����HI…����x&L�E�I�@?H��I9��qI��I�����@L��L�m��|�L���t����H�U�dH+%(�1H��h[A\A]A^A_]�DH��H�����HI…�t L�m�봋{H��p�����EbH��u�H�;H�K���H��up�{H�u���bH��uyH�;H�K���H��uS�{H�u����aH��tH��H�����HI…��p���fDL�E�H�;�+���@H�S �����H�S ����H��H�����HI…��q���L�m������H�H�}�H�C����H�H�U����H�H�U����L�e�L��x�������H�u���0aH��tH��H�����HI…��w���H�U��+����{H�u���`H��uTH�3H�K�~ufH��u9�{H�u����`H��tH��H�����HI…�����H�U�H�3�<���H�S �.���H��H�����HI…�����1��U���H�E�H�H�E��H�E�H�H�E��c���H�E�H�H�E��&����V�fDUH��AVAUATSH��H��H�OdH�%(H�E�1�H����H�GH�W H)�H�����H��H�G�U�H��xunA��L���K�I��H����H�sH��tVL�sH�C L)�I9�kL�L��L�����K�D5H�CH�E�dH+%(��H��L��[A\A]A^]�@ʉU�닐�{L��H���k_I9�t�H��H�����HI…�t�L���#��E1��fD�H�uԺ�0_H��tH��H�����HI…�űU�������f���UH��ATSH��H��dH�%(H�E�H�H�xp��L�#H�����I�D$pH�H�xp����H�U�dH+%(u	H��[A\]���ff.���UH��ATSH��H��dH�%(H�E�H�H�xh�E��L�#H������I�D$hH�H�xh����H�U�dH+%(u	H��[A\]��;�ff.���UH��ATSH��H��dH�%(H�E�H�H�xX���L�#H�����I�D$XH�H�xX����H�U�dH+%(u	H��[A\]����ff.���UH��ATSH��H��dH�%(H�E�H�H�xP�e��L�#H���:���I�D$PH�H�xP����H�U�dH+%(u	H��[A\]��[�ff.���UH��ATSH��H��dH�%(H�E�H�H�xH��L�#H������I�D$HH�H�xH����H�U�dH+%(u	H��[A\]����ff.���UH��ATSH��H��dH�%(H�E�H�H�x@��L�#H���Z���I�D$@H�H�x@����H�U�dH+%(u	H��[A\]��{��ff.���UH��ATI��SH��H�dH�%(H�E�1��E�H����I�t$I�D$ H�VH�����	H��H)�H��H��w�H�H��H)�H��v�H9�H��HF�H9�ru��7H�]�I�D$I�$H��L�狀�E������x*I�$L��H�������xI�$L��H�����H�U�dH+%(uyH��[A\]�DH����H��H��t`I�D$I�t$I�\$ �E��i����H�]�A�|$�H����[H���U���H��H�����HHЉЅ�x��<���������x��������i���ff.���UH��AWAVAUATSH��8H�}�dH�%(H�E�H�GH���MH�O H�WH��H)�H�����H��H��H�W�E�H��z�������H�|�EXH�E�H�����EčxH���)XH�E�H��tl�E�1�E1�uO��H�E�E��L��N�,H�E�L�,�H����L��L��H�PI���'��L��G�d4���;]�s]H�}����I��H��u�H�}���H�}������H�U�dH+%(��H��8[A\A]A^A_]�ȉE�����fDH�E�H�M�H�H���H�M�H���1����H�uĺ�XYH��tH��H�����HI…��q���H�E�H�u�H�H �E�����*��f.���UH��AUATI��SH��L�/H�dH�%(H�E�1�H���I�t$I�D$ H�VH�����?H��H)�H��H��wH�H��H)�H��v�H9�H��HF�H9�s#H�����H��H���I�D$I�t$I�\$ A���7I�D$I�$L��H�������t#H�U�dH+%(��H��[A\A]]�DI�$L��H���M����u�I�$L��H���6����u�H�E�dH+%(ujI�$H��L��[A\H��A]]���fDA�|$I����jXH���F���H��H�����HHЉЅ��E����)���������6�������'���f.���UH��AWAVAUATSH��H��HH�OdH�%(H�E�1�H����H�GH�W H)�H���]�H��H�G�U�H��x�l���q���L�m���L���M������H�E�L�5�iH�E��E�L�=�������H�CH�S H)�H�����H��H�C�U�H��xt�E�ȉE�H���,���I��H�����U�H��L��1�L���͢�������L��L��腡����xoH�5��L����uH��U����L�����m���H�KH���K����{H�u����UH���S���H��H�����HI…��=���L���ʞ�������H�U�dH+%(��H��H[A\A]A^A_]�ʉU���������5��yH�jh�1��j�1��fD�H�u���XUH��tH��H�����HI…��y����U��"���H�1�L��蛞��H���1��X�������UH��AWAVI��AUI��ATSH��HH�M�H�u�L�E�L�M�dH�%(H�E�1��H�H�OH���H�GH�W H)�H�����<H��I�F�}�I��xtω}���u1��@��H���ERI�EH�����E�����E1��V�H�5��H������H�5��H������L��I������H������E�A9���L����H��H����L����I��H����I��H�}�1�H��H�@������I�EH�U�H�5[�H��J���j��B����
1�L���c�H�M���(�����
1�L���A�H�M���4���fD�
1�L���!�H�M�����fDL�����H������A�\$�H��E��tf�I�EH�<H������H���u�I�}���H�E�I�E������H�U�dH+%(uTH��H[A\A]A^A_]��H�u���RH��tH��H�����HI…�u��}����1�DH�M��1���q����UH��ATSH��H��dH�%(H�E�H�H���H���H���L���L�������A�ą�u
H�H���t"H�E�dH+%(u.H��D��[A\]���5ޓyH�c�1������������UH��AWAVAUATSH��H��(H�OdH�%(H�E�1�H����H�WH�G H)�H�����H��H�W�E�H��z��������H���)OH�E�I��H�����uą���I��E1��fD�E�A��I�� A9�sjI�NI�VL��H��M�NM�F���A�ą���H����I�FH��trA���u�H���5͒y�1�H�CbA��I�� ���E�A9�r�H����H�E�H��@�$ȉEą��/����5��yH��a��l�E1��fA������U�E1��tM�A�1ۅ�~�I�GH�<�H�����A9�I�A��I�� ���I������D;m�r�H�}�����H�E�dH+%(uZH��(D��[A\A]A^A_]ËH�uĺ��OH��tH��H�����HI…�tA�����뮋E��>���1����A��������UH��AWI��AVAUATSH��8H�wdH�%(H�E�1�H���\H�GH�W H)�H�����<H��I�G�}�I��x����H���MH�E�H���I�u�����I��I��H�E�E1�H�E��I�GI�W H)�H�����H��I�G�]�I��xtˉ]ĉ�H���%�I��H���OI�wH���M�OI�G L)�H9��&L�H��L��L�M����L�M�I��L�I�_M�$L����I�D$H�����u�A��I��A9��I�H���=���A�H�u���$NH����H��H�����HI…����u�I�$1ۅ�tI�>��I�����I�~����;]�r�H�}�������H�U�dH+%(��H��8[A\A]A^A_]�DA�H��H��H�E��ML�E�H9�����H��H�����HI…������L���:��I�$�u��Z���f.��]��k����ω}����1�@I�H�M����H��81��F���D�H�u���LH��tH��H�����HI…������}��������������ff.����UH��SH��H��H�WdH�%(H�E�1�H����H�O H�GH��H)�H����4H��H�GH�?�u�uUH)�H�����H��H�C�uGfnM�fn�1�fb�f�G`H�U�dH+%(��H�]���f.�Ήu��f���@�H�u���KH��uYH�;H�S���H��ur�{H�u��KH��tH��H�����HHЉЅ��i���@�U�H�;�@���DH��H�����HHЉЅ��=����fD������+����Y��H�K H�C����E�ȉE��o���ff.�@��UH��ATSH��H�� H�OdH�%(H�E�1�H����H�GH�W H)�H���M�H��H�G�U�H�D�@E�������%H�SH����H�K H�sH��H)�H����<2H��H�s�}�E������H��H)�H����H�<2H��H�sH�}�x��H�H�}�H���H)�H����H�2H��H�sH�U�xtH�H���ƀ1�H�U�dH+%(��H�� [A\]�f�ω}܉��]���ʉU�����fD�{H�uܺ�IH��tqH��H�����HI…�t_�������f�H����9���@�H�uܺ�hIH��tH��H�����HI…�u��U��p����H��M�H�S�p@������H����L�e�{�L���IH��tH��H�����HI…��R���f�H�H�M�H�S�xuvH���H��uS�{�L���HH��tH��H�����HI…������H�H�U��f���@H�K H�s����H�K H�s�(���ɉM��8���H�H�M���[��ff.���UH��AWAVAUATSH��H��H�OdH�%(H�E�1�H���\H�GH�W H)�H�����<H��H�C�}�H��x���H���EI��H���l�Eą��?M��E1���H�KH�C H)�H���)�
A�$H�CH��xt
A�$�A�$H�SH���/H�KH�C H)�H����H�
I�D$H�CH��xt
I�D$H�I�D$H�SH���!H�KH�C H)�H����H�
I�D$H�CH��xt
I�D$H�I�D$H����I��H��tnH�����L��I�D$���I�|$tQ�E�A��I�� A9��7H�SH�����{�L���FH�������H��H�����HI…����L���B�����H�U�dH+%(��H��[A\A]A^A_]��{I�t$��/FH������H��H�����HI…�u����D�{I�t$��EH�����H��H�����HI…��d�������f�ω}�����fD�H�uĺ�EH��tH��H�����HI…��!����}����1�f�H����1�L�� ��������Z��f.���UH��AUATSH��H��H�WL�/dH�%(H�E�1�H����H�OH�G H)�H�����
A��H�GL�#A�|$�"H�SH���2H�KH�C H)�H���X�
A��$H�CL�+A�}�JH�SH���\H�KH�C H)�H����
A��H�CL�#A�|$�bH�SH���rH�KH�C H)�H�����
A��$H�CL�+A�}�zH�SH����H�KH�C H)�H�����
A��H�CH��x��1�H�U�dH+%(��H��[A\A]]�@A��H�S�A��H�������{I��$��CH������H��H�����HI…������fD������|���fDA��$H�S�A��$H��������{I����&CH�������H��H�����HI…�u����@A��H�S�A��H��������{I��$���BH�������H��H�����HI…��F����y����A��$H�S�A��$H���t����{I����vBH���z���H��H�����HI…�����_����A���A���O����I����BH���!���H��H�����HI…�������������f.���UH��AWAVAUI��ATSH��(H�OdH�%(H�E�1�H���4H�GH�W H)�H���P�<H��I�E�}�I�E�x�������������!��I��H���L�p1��}DI�U I�EH��H)�H�����4M�}H��I�EA�v�A�t
�A�v�I�EH)�H�����H��I�EA�A�tA��A��Eă�I��9���L����I�F�H��tnI�MH���j���A�}I�v���@H����M�}I�MA��zH����A�}�L���r@H��tsH��H�����HI…�ta�E�A�����M��1ۅ�t�L���I���,>;]�r�L�����H�E�dH+%(��H��(D��[A\A]A^A_]��M�}����I�U �����H��H�����HI…��i�������Dω}ĉ�����0����5��y�1�E1�H�po聻�`���@�H�uĺ�p?H���=H��H�����HI…��'A������ ���@I��([L�6L9��
H�E�1�E1��fDM�6I9�t@A9�sD��H��L�JA9��t]��t�H�u�L����蚔��I��([M�6�E�I9�u�����A9�uE1����k����5��yH��n�1�蚺�D���DL��L��H�U��A���H�U�H�5znH�
H��H�M��G��H�U���tH�M�I��H��R�E�A�����u�A9�s�L�u�I��([�Z�A�������}����1�E1��K������A�F��A�F��w���f.���UH��AWAVAUATSH��HL�7dH�%(H�E�1�A�~�nH�OH��H����H�GH�W H)�H�����H��H�G�U�I�F@E1�H�E�I��HH��H�E��}QH�E�H�E��E������%DH�S H�CH��H)�H���;H�;�4H��H�C��u�t	Ήu�H�CH)�H���D�<H��H�CD�}ĀtA�D�}�E��I�} �R��I��H����fnE�fAn�H�sH�x fb�f�@H����L�{H�S L)�I9���L�L������O�D=L�CH�}�L��A���*���D;e��@H�KH�������{H�u���[<H����H�;H�K��nH�����{H�uĺ�&<H����H��H�����HI…��}E1������H�}��\PL������H�E�dH+%(�H��H��[A\A]A^A_]�H���{L���;I9�����H��H�����HI…��	���뗐H�S �k����D�}�H�;�y���@H��H�����HI…��]����
���D�5N}yH��L1�1��:��Q���D1�E1��1���fD�H�u���;H��t!H��H�����HI…�t������	���DH��x�P����E�ȉE��C�������E�ȉE����ff.����UH��AVAUATSH��H��H�OdH�%(H�E�1�H���~H�GH�W H)�H���g�H��H�G�U�H��p@���+���@H�KH���mH�SH�C H)�H����H��H�S�E�@������H�<�H����7I��H�����EЅ��ZM��E1��R�H�KH�C H)�H�����
A�$H�CH��xt
A�$�A�$H�SH����H�KH�C H)�H���:�
A�D$H�CH��xtA�D$�A�D$H�SH����H�KH�C H)�H�����
A�D$H�CH��xtA�D$�A�D$H�SH����H�KH�C H)�H�����
A�D$H�CH��xtA�D$�A�D$H�����I�D$H��t~H���v��I�D$H��tlH���d��I�D$ H��tZ�E�A��I��(A9��H�SH��������{�L���r8H�������H��H�����HI…������f��EЅ�t/I�]E1�H�;A��H��(���H�{����H�{�����D;e�r�L���������H�U�dH+%(��H��[A\A]A^]�D�{I�t$���7H���O���H��H�����HI…��f����4�����{I�t$��7H���[���H��H�����HI…��.����@���f��{I�t$��W7H���_���H��H�����HI…�����D���f�ʉU�����fDȉE����fD�H�uԺ�6H��tH��H�����HI…������U��p����{H�uк�6H��tH��H�����HI…������H��p�E��w���1��H���1�L���l����t��@��UH��AWAVAUATSH��XL�'dH�%(H�E�1�A�|$�=H�OH��H���MH�GH�W H)�H�����H��H�G�U�M��$HI�D$@L��H�E���I�M����ZE1�H�E�L�u�H�E�D�m��l�H�sA��I��$�M)�M9��eL��L�����K�>H�S� ���I��H���<L���M�'H�}�L��蕀���E��E�;E���H�KH����H�C H�SH��H)�H����L��4H��H�SA�{�u�t	Ήu�H�SH)�H���s�H��H�S�E�A�{t�E�ȉE�D�m�A����l�}�L�]�I��H���.��I��H���#H�sL�]���D�xH���GH�C L�{H��I��L)�H���<J�<>I��E��M�T$L�{I�|$A�{tH�I�|$L�{I��L)�L�M�L9���L�L��L��M��\��A���L�{L�M�I�‹E��Q�����M�L)��U�������DH�sD�u�I��$�H���_L�K L�{����f��{H�u���3H���|H��H�����HI…��fL�u�E1�L���`��L����G�����H�U�dH+%(��H��X[A\A]A^A_]Ð�{H�p��H3H���H�D�m�H�s�xt
I�D$H�I�D$E��M�T$H���F�{L��L��L�U��2L�U�I9�tH��H�����HI…���D�m�A�������E���L)�M������DI�z��I�I�D�H��I)�B������1��H����fDH���{L���k2I9�����H��H�����HI…������L�u�����H��H�����HI…����L�u�����A��������1�fA�T��
���D�5�syH��C1��ܭ1��b���D�H�u����1H��tH��H�����HI…��+���H��x������E�ȉE����f�L�u�L����E1����D�5fsy1�1�L�u�H��C�N����f���A�A�D��A���L�H�KA�{t�E�ȉE�H��u>�{H�uĺ�1H��tH��H�����HI…��R����L�����H�C ����H�C �c�������f�UH��AWAVAUATSH��H��HH�WdH�%(H�E�1�H����H�O H�GH��H)�H���~�4H��H�GH�?�u����H)�H���VD�4H��H�CD�u���vE��L�����H�E�H���$�M��h�y�M����M�H��I������A9�AFƉ…���H�sE1�B�L�m��E�I��E���H���bH�KH�C H)�I9��~H�}�H�L��H�M����H�M�L�H�KH��x�SI�EA���A����E��tH�u���A����A�}<?��fA�}~��E���E���|I�M(H�������I�E0H���%��tI�MXH�����NH�KH���H�CH�S H)�H�����H��H�C�U�H��xt�E�Aƅ�ȉE�H���V��I��H��tjD�U�E���mI��hA��D;e��H�sD�}�E���H��������{H�u�L���J.I9������H��H�����HI…������f�L�m�A�EI������f�L������E1�H�}�����H�E�dH+%(��H��HL��[A\A]A^A_]��Ήu��i���fDA�D�u��~���@�5�oy1�1�L�m�H��?膩A�EI�����s���H���n+H�{�H��h�^+�������u��L���@H�u�H��J�T6�J�T0��M����H����f�H�}��'����f�D�׾D�U����H������D�U�I���L�m�E���I��D�e�E��L�{M����H�CH�S H)�H�������I�H��H�CI�UH�3�~tI�EH�I�EA��I��E9��M��t�E��L��D�e�L�m�L�[H�{ �.f�I�H��H�CH��~tH�H�A��H��E9������H�CH��H)�H��������{�L���,H��tH��H�����HI…�����@D�U��;�����{H�uĺ��+H������H��H�����HI…���L�m����fD�H�u���+H���}H�;H�S��/H����{H�u���[+H��tH��H�����HI…�uPf.�D�u�H�;��@�5my1�1�L�m�H��=���{����H��H�����HI…��m���H�E����D�5�lyH��1�1�H��=L�m�軦�0���fDH�u���B�T6�B�T0��V����5�ly1�1�L�m�H��=����H�u�B�T6�fB�T0��"���L�m�D�e�����L�m��Z���H�K H�C����M��E�ȉE�������UH��AWAVAUATSH��H��dH�%(H�E�1��T���H����I��H�H��0\D�r A�UE��������L��([M��f.�I��H��t2I�$L9�t)A����
f�H�L9�t;��u�H����A��|I��h��u�E��u5I��@H���['H�{�H��h�K'�������u�L�����H�E�dH+%(u8H��1�[A\A]A^A_]�L�k(���6���������H���m������f.���UH��AWI��AVAUATSH��H��(L�g(dH�%(H�E�1�M����E�D$M�t$L�-y�E���AL�e�M��L�}��7f�L��1�H�d���H��茉��I��hH�޿
���A�L$����I��$H�߾1�H�WX�=��A��$���t��H�ٺH�=HX�(��A��$�M��$���tDE1��+�K��L��H��1�I������E;�$�sE��t�H�޿,�b����H�ٺ�H�=�G�������f�L�e�L�}�A�T$��t1I��$�H���k%H�{�H��h�[%�������u�L���&��I�G(H�E�dH+%(uVH��([A\A]A^A_]��k���I��H���f���H�E�dH+%(u'H��(H�ٺ.�[H�=o:A\A]A^A_]�������@��U�H��AWAVAUATSH��H��XL�7dH�%(H�E�1�H�E�Ic~dL�u��}��I��I���H����H�KH���H�CH�S H)�H�����H��H�CH�E��U��x��H�E�L�u���L������n�������U�A�����E1�L�}��NfDH��H�E�����H�u�L��H�P�,q����x9H�}�A�����L��H��@H��M�d�#D;m�spH���h��H�E�H��u�L���n��L���#H�}�H���#�����H�U�dH+%(��H��X[A\A]A^A_]��ʉU�����fD1�L���n��H�M�H���H�KH����H�CH�S H)�H��~��H��H�C�U�H��x��H�E�I���������E1�L�}��OH��H�E����H�u�L��H�P�p�����
���H�}�A�����L��H��@H��M�d�"D;m�sdH���<��H�E�H��u�����fDʉU��l���fD�{H�u���P$H��tH��H�����HI…������H��U�����1�L���m��H�M�L�k H���M9���L�yX�M��t�H�5+L���<��1Ʌ����E����M�,�H�E�E1�H�E��xfDH�E�A�D�M�H���F�L8H�CH)�H��������H��H�C�U�@��tʉU���t���t	9U��VH�E�I��H���B�8I��M9��jH�sH��tUH�S H�CH��H)�H�������D�H��H�CH�D�M��x@���M���H�E�H���F�L8�O�����{H�u���M���"�M�H��tH��H�����HI…�����@H��U�H�s�x@��tʉU�H�E�H���B�T8H��uK�{H�u���M��p"�M�H��tH��H�����HI…�������H��U��x����H�S ����{H�u���"H��tH��H�����HI…��{����U����H�52L���>��������L�k M9�r1��J���@H�CH����H�SI)�I���#����H��H�S�E�H��ztȉE�H�M�E1�L�}������u:�@H���P��L��L��H�P�l���������L��A���@D;e�sMH�����H�E�I��H��u�����H��H���1�����5cyH��4�1����[���L��1�E1�E1��Zj��H�M�L�m�H����E��������L�{M����H�SH�C H)�H������A�H��H�S�E�H��z@��tȉE�H�M�A��H���B�D6�E�A9������I��M��t�D��L�KL�C H�@H��H�CL��H)�H�������A�H��H�C�M�@��tɉM��E�A���LH��A9�r�1����f.��{�L����H��tH��H�����HI…��5����E��-����{H�u���H��tH��H�����HI…������E������f���U��H��H��H��dH�%(H�E�1�Hc�H��H	T� H�E�dH+%(u���I��f���U��H�����H��H��H��dH�%(H�E�1�Hc�H��H!T� H�E�dH+%(u�������U��H��H��dH�%(H�E�1�Hc�H��H�D� H�H���H�U�dH+%(u�������UH��AWI��AVAUI��ATI��SH��L�wdH�%(H�E�1�M����H�OH�w H�
H=����H��H)�H9�H��sH�H��H)�L9�r�H9�H��HF�H9�r6I�<L��L���/��Me1�H�U�dH+%(ucH��[A\A]A^A_]�L��H���-��I��H��tCI�EI�MI�] ����hH�����H��HH�L9�LE�L��땸���������ff.�Uf�H��AWAVAUI���hATI��S�Ӊ�H�����@���L��H���dH�%(H�E�1�)�`�����h���1�)�p���)������k��I��$([L�8L9���L��`����fDM�?M9�$([��1�����)��A���I���L��I���H��������y���H���H��L�5�^y�1�腘H��p����Y��H���H�E�dH+%(��H�����[A\A]A^A_]�@��h����1�L��`������M�}H������H��8���M9�����0���L��I���fDH�I9����{�w�C��o[�oc L��L������ok0���~���os@)�����H���o{P�oK`)����fHn��o��H���)���fl��oSp)��H��@���)����)����)� ���)�0����H���������9�����H���H�,/������0���I�D$H���hI�T$��@���H�I�L$��M�t$ f�Dž����L��L�����������������������W��A�Dž��1Hc���^��H�� ���H����I�D$A��1҉�Ic�H�4H�����H���������L���:���A��=���H������H��H���H�� ���H��0�����H��P���L�����H�����L������I�̉��D���Lc�H��������M����?I����@���N�,�J�D( H�H����K��H�
/<wL��M��L��(�����H�������U������1������L��(���I�$H��H���H�H��t@H�
����L��(���H�������H��P���H��0���H��H���H��X�����L��(�����uH�����H��0���A�҅����������1�I���b��I+D$�I�D$��S�L��Hc�������=�����L������L��������H�����1҉����H�����H�� ���H��0����
�������H�������f��H�� ����Z���AoD$��fHn�fHn�M�t$ fl�IcEf���Aon1�H��8����Aod$ M���H��fo
m�L��`���E�H�P1�H��x���H��)�`���e�m�HDžp����H�E��N��H��`����hL���J���H��p�����H���訷�H�����x2I�t$1�It$�����1��1����1������I�D$����5�YyH��G�1��s���H������������L��(���L�����E�������H���Mc�H������E��M��A��?I��I��J�D H�L����K��H�
w9wL��M���H��������������1��L��@���L��H����,��H��(���H��0���H�L��H���A��L��@��������������1�H������H+C�H�C�A�T$�L��Hc�蟘��A��=��!���L�����L��(�����������H�=�)yH�
*>H�k$1���7����@����H��H��K!.����H�=u)yH�
�=H�/$1��L��H������L��H���H�����D��H�K!�C����5�Wy��H����1�H��)訑H�������|��H�� ����p��H���H��p�����H����X��H������H������H��0������K��H�
�7w�5MWy�H�L�H��E1��1�I�4$������1������Ik�(H��7w�5Wy�H�_EL��H���H�L1���H�3������1��;��L��H��������;����з���UH��AWAVAUATI��S1�H��dH�%(H�E�1��D�E���H�߉E����H��H��u�H�u�L��諚����xgH����H��H����H�sL��臚����xCL�;L���(��H�u�L��I�ƍ@@��E��`�����xA��L��L��D�m�L���v�����t"y�H�U�dH+%(uEH��[A\A]A^A_]�f�D��H�5&<L��L)��;�����x�H����H��H���`���1��跶����UH��AWAVAUATI��SH��8dH�%(H�E�1��d�H���oH��L��I��蝙������H�E�E1�H�E�A������:f.�H�U��E�L��L��E��BH��H�E����������L�{L�����H�u�L��H�Í@@��E�������xj���E�L��L��H�ډE��2������xGA��E;.��D��H��L�L�{L��胸�H�u�L��H�@@��H�U��E�跘�����?���L���E����E�H�U�dH+%(u]H��8[A\A]A^A_]��U�H�E�H�5�:L��H)�������f��U�H�5f:L��H)��{��L���fD1�델����������UH��AWAVAUATSH��H��(dH�%(H�E�1�贵H����H��H��I��������5A�M�nE1��!L��H���ŗ�����
H�{H���PH�KH�s H�AH=���pH��H)�H��H��wf�H�H��H)�H��v�H9�HF�I��H9�s H���u��H��H���5H�CH�KL�{ D��H��I�DH�H�CI�uH���L�����uhD��H��I�LH��H�M�谶�H�u�H��I�Ǎ@@��E������x4A���E�H�u�H��L���E����tG��xA��I�� E;&���1�L���E����E�H�U�dH+%(��H��([A\A]A^A_]ËU�H�5�8H��L)����f��{I�u���H������H��H�����HHЉЅ������x���������n������r������Z����ղ�D��UH��AWAVAUATI��SH��H��8dH�%(H�EȋFH�u��E��ɕ������H�u�H���E��讕������M�<$M9�u_��A���E�L��H��L��E����������A���I���H��H���~��xlM�?M9����U�I�wH���_��xMA���H�u�H�߉E�������x3L����
��H��I��讴�H�u�H��I�ƍ@@��E�������N���H�U�dH+%(u3H��8[A\A]A^A_]ËU�H�5�6H��L)�����6���fD1���g�����UH��AWAVAUATI��H��SH��H��8dH�%(H�E�1��F�H�u�L��E��O�������L�+L9�u�f.�M�mL9���M9��u�A�����~�M��H�
�=A����E�M���U�LD�L��蔳�H�u�L��I�ƍ@@��E��̓����xHA���E�L��L��L��E������tL��x(H�u�L��蜓����xH�u�L��茓�����T���@H�U�dH+%(u5H��8[A\A]A^A_]�f��U�H�5f5L��L)��{��f�1��������UH��AWAVAUATSH��H�=H�H��(dH�%(H�E�1���H���NH��I���	�����I�upH���Ւ������I�UxI�MxH�M�L�b�H9���L�u��A���E�L��H��L���E�����������M�l$L���#��L��H��I�Ǎ@@��E��\�����xZA���E�L��H��L���E��p���t|��x:I�T$L�b�H9U�t+M�,$L���ͱ�L��H��I�Ǎ@@��E��������V���H�U�dH+%(uPH��([A\A]A^A_]ËU�H�5�3H��L)����>���fD�U�H�5�3H��L)�����j����������j��f.���UH��ATSH�u�H��H��dH�%(H�E�1��E�@�_�����x�H�5�3H��D�e��s���tH�U�dH+%(u(H��[A\]��D��H�5&3H��H���:����ӭ���UH��AVAUATSH��H��P���H��dH�%(H�E�1�����L�����L���e��H��L���H��I�č@@���L���藐����xA��L��H��D��L���L������t&H�U�dH+%(u>H�Ġ[A\A]A^]��D��H�5V2H��L)��k���f����������@��UH��AVAUATSH��H��P���H��dH�%(H�E�1������L��T���L��腯�H��L���H��I�č@@���L���跏����xA��L��H��D��L���L�������t&H�U�dH+%(u>H�Ġ[A\A]A^]��D��H�5v1H��L)�����f����������@��UH��AVAUATSH��H��P���H��dH�%(H�E�1��<����L������L��襮�H��L���H��I�č@@���L����׎����xA��L��H��D��L���L�������t&H�U�dH+%(u>H�Ġ[A\A]A^]��D��H�5�0H��L)�����f��������4��@��UH��AWAVAUATSH��H�$H��8�dH�%(H�E�1�I��H������H����L��H�Ë�Ey������������cH��蛭�L��I�ō@@�����H����H��H�����Í�����+A��H��L��D����L�������������PEy1ۅ���f�H�qEyL�$�L�����I�D�@@I��A��D����H����I�wM�O H�FH=���8L��H)�H��L��w�H�H��H)�H��v�H9�HF�I��I9�s'H�����H��H����I�wI�GM�o D����D�7I�GA��L��L��D����L�������tH��xH��9fDy����1�f.�H�U�dH+%(��H��8[A\A]A^A_]�D��H�5n.L��L)���롐A�H������H���d���H��H�����HHЉЅ�x��K���D��H�5.L��L)��3��d���������d������Z���赨�D��UH�5�
H��AWAVAUATSH��8H�}�H�=�5dH�%(H�E�1�H�E�H�E����H��tYI��L�}�L�u�L�-�5�@H�]��
L��H��脦�tXL��
L��L���=��H���H�}��ߤ�L���w�����H�E�dH+%(�IH��8��[A\A]A^A_]�fD�:H�����H��t
�x ���
H���ϭ�H��t����t`I��L�=��
@A�E��tGM��I��A� t�L���=��A�E� I9�t�1�D�A�LH����u�A�E��u�fDH�����H�}�H�u�I�ƍ@@��E��O����������H�}�A��H��D�m�L���`��Å�t:H�}���L���Y�����������@�x����H�X�	���DH�}�D��H�5�+L)��
����衦���UH��AWAVAUATI��SH��(dH�%(H�E�1���H����H��L��H��草����xnD�E����H�E�E1�H�E��)A���E�L��L��L���E�����tl��x5I��D;3sH�CN�,�L�����H�u�L��I�Ǎ@@��E�������y�H�߉E����E�H�U�dH+%(�OH��([A\A]A^A_]��U�H�5�*L��L)����z���fDH�sL��輈����x�D�CE��tlH�E�E1�H�E��/f�A��H�u�L��D�m�L�������Q��x:I��D;ss0H�C N��L��L�E����H�u�L��I�Ǎ@@��E��G�����y�H�=�?y�W���������=�?y��~RE1�f�H�5A@yO�,vL��I��L�H�����������H�5@yL��L����������I��D95i?y��s�������H�sL��輇����������K����H�E�E1�H�E��1@A��H�u�L��D�m�L������tg���Z���I��D;sslH�CN��L��L�E����H�u�L��I�Ǎ@@��E��?�����y�����fDD��H�56)L��L)��K����D��H�5)L��L)��1�낋�>y������E1�fDH�	?yK�DmL��H�t��φ���������I��D9-P>y�������������v��fD��UH��AWAVAUL�-�~ATI��S1�H��8dH�%(H�E�1��E�f�H���h�H��H��t/H�;L�����t�H���Y���~�H�߃E��9�H��H��u�H�u�L���������?H�E�H�E��E����Rf.�H����H��H���4H�;H�5~�m��t�H�������~�H�spL��豅������H�CxH�KxH�M�L�h�H9��*H�E�H�E��A���E�L��L��L���E�����������M�uL����H�u�L��I�Ǎ@@��E��4�����xbA���E�L��L��L���E��H�������x>I�EL�h�H9E���M�uL��螤�H�u�L��I�Ǎ@@��E��ք�����N���H�U�dH+%(��H��8[A\A]A^A_]�@1���@�U�H�5�&L��L)�����&���fD�U�H�5�&L��L)�����V���H�E�H�E�fDL�+L����H�u�L��I�Ǎ@@��E��5������_���A��L��L��D�u�L���G����t�������8���fDD��H�5&L��L)������贠�@��UH��AWI��AVI��AUI��ATI��SH��H�dH�%(H�E�1�H����I�VI�F I�H������H��H)�L9�H��s@H�H��H)�L9�r�H9�H��HF�H9�s H���n��H��H����I�FI�VI�^ H�L��L�����MfH�E�dH+%(unH��L��L��[L)�H�5%A\A]A^A_]�"��f�A�~�g�L9�t�H�����H��HI‰…�t�H�E�dH+%(uH����[A\A]A^A_]ú�������r�����ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���-��ff.�f���U�H��AUATL�m�I��H��SH��L��H��XdH�%(H�E�1��f��urE1�L��H�MкL���;��L���衢��t%�H�U�dH+%(uTH��X[A\A]]�fDL���p��H�‹E�+E�H�H9�������f.��5^=yH��1�1�H���Gw��P����UH��H��dH�%(H�E�1�H�E�dH+%(uɸ&����f.���U�@H��AVAUATL�e�SH��L��H��`dH�%(H�E�1�����uvL��讠�H�u�H���E�@I�������xA��L��H��D�u�L�������t"H�U�dH+%(u2H��`[A\A]A^]�fDD��H�5�"H��L)������ǐ�������T��@��UA���L��*��H��AUATL�����L��@���S��L��H���dH�%(H�E�1��l��L��L���A���1���t)H�U�dH+%(��H���[A\A]]���A�ٹL��L�	����L��L�����¸��u���L��1�A��L��
��ֶ�H��8���H��0���L���z��x0H��0����
1����H��0�����,�����,����3���������)����
��ff.�f���UH��AWAVAUATI��S1�H��h�}�H�u�dH�%(H�E�1�H�E�H�E��u�H�}����ZX����������E�<$E���B�E�D�M�E1�D�U�D�]��E�L�u�E;��E;V��E;^���E�A;F��I�vH�}�D��|���D�U�D�M��
��D�M�D�U���D��|���uI�vH�}����D�M�D�U���D��|���u_I�v H�}��ʩ�D�M�D�U���D��|���u?E9�tKH�}����P��������1�H�U�dH+%(uhH��h[A\A]A^A_]�DA��I��(E9�����H�M�E��K��H��foE�foM���H�U�H�P HA�$�������1��H�E����O��ff.�@��UH��AWAVAUATI��SH��HdH�%(H�E�1���H���H��H��H��H���H)�H9�tH��H��$�H9�u�%�H)�H����E�H���E��E�荄A�ƅ���E1�L�m��f�A��E9�tgL��H��D���y�����t�D�U���t%E1�fDH�߉E�A��H��(�mO��D;e��E�r�H�U�dH+%(��H�e�[A\A]A^A_]�f��u�I��H��H�
0U���(D�u��2��H�u�L���&|����x�H�u�L���|�����n����U���t��E�I�����E�H��L��E��BH��H�E�����������%���K��H�L�H��H�M��`��L��L��H�@@��H�U��E��{��H�U�H�M�������E�H��L��E��BH��H�E�������B�������K��L�t� L����L��L��H�@@��H�U��E��.{��H�U���������E�D�jL��L��L��E��:������U����Z����E��M�I��(9��G���L��L����z�����1���I�wL����z��������I�wL���z�����	���I�wL���z���������D�u�L�m�K��H�L�H��H�M��(��L��L��H�@@��H�U��E��]z��H�U�H�M����]��������U�H�E�H�5BL��H)��W���U���f��U�H�E�H�5"L��H)��7�����f��U�H�5L��L)�������fDH�L�����1����虖�f���UH��AWAVAUATI��SH��H������dH�%(H�E�H��0\�x#�D�hH��0���D��諠����H�E�H������H�������۪�H��#�L��H��1����H��#1��L�����H�K�1�H��#L���Д�H�K�1�H��#L��趔�H�K�1�H��#L��蜔�H�{ ��~/��A�ƅ���H��0\�x t.1�H�U�dH+%(��H��[A\A]A^A_]���L��H�=M#�?��H�S H�����H	�H�����H��f�����E1���uH��A�ΨuA��H���uA��H����L�=3wI�����H��A��L��E��uSH	�H�����H��f����H���A���uH��A�ΨuA��H����jA���uA��Ic�H�LJ�L��H��I�L�1��D��A�NA��t"�H�S H���H��H	�H����p���@L��
諣����fDHc��裣�H����I��H���]���H�s1�A��D�����Ic�L��D����H���W�{�
H�S H�Ѓ��=f���H���A���uH��A�רuA��H���uA��H����L����H��A��I�61�D��蓥�H����QIc�H�5�wH��H��H�PH��tIf�x Dž,���H�����D�������������u
�����!H�����L���A�OA��tkH�����H��H#C H�ƒ�tUf����H���A���uH��A���uA��H����uA��H����H��A��I������@H�����$�������H�x�ϫ�A������H���A�����@�E1��z�����?�������E1��N���I��5�0yE��1�H�{��j���@H�HH��L��1��覐������H����D���!�������@�E1�����v��fD��U�H��S1�H�u�H��(fo�tdH�%(H�E�1�)E����H��t-H��H�����HI‰Å�y6�50yH�!�1��iH�E�dH+%(u��H�]���fD1����ߐ�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u���E1����蕐�D��U�hH��H��dH�%(H�E�H�H9�tf.����H�H��H9�u�HcGH��H�HH��H�U�dH+%(u���(�����UH��H��dH�%(H�E�1�H�E�dH+%(u�I�ȹ�h�������UH��AWAVI��AUATA��SH��H�� H��8H�U�dH�%(H�E�1��)���…�u+H�E�dH+%(��H��8��[A\A]A^A_]��Hc���E����H�E�I��H�����U�H�sD���A��1�艡�Ic�L��D���$�H���G�{�H�S H�Ѓ���f���H���A���uH��A�ըuA��H���uA��H����L�}�H��A��fDD��L�E�D��H��L��A�։…�xqA�MA��te�H��H��H#C H�ƒ�tNf��uiH���A���uH��A���uA��H����uA��H����H��A��I���y����1�H�}��U����U�����f.��E1��fDH�}�D���}��������E1�����������ύ���,������H�PERFFILEUH��H��dH�%(H�E�1��H9�t"H�2ELIFREPH�PERFILE2H9���H9���	�H�U�dH+%(u���Y��f���UH��AUA��1�ATI��1�SH��D��H��dH�%(H�E�1��k��hH��D����H����H�H�{H�PERFFILEH9���H�PERFILE2A�$H9���H�2ELIFREPH9��A�D$�HH���7|��H�CH��h��H��H�f�L�kHCHAE�oKHAL$ �AoUAT$0H�C(H�S0�oC(H�I�D$1�AD$H�U�dH+%(��H��[A\A]]�@1�L���b����xzA�|$�Z���H�CL�kHH��h�c����y����A�|$L�kH�b����L���c{��H�CH�t[H�CH��A���f�CHAEH�KH�*�����5�*yH���1��wd�������,���fDL����z���L���z����O��ff.�@��UH��AWI��AVAUA��ATSH��H��0\dH�%(H�E�1��{#��D�s�)p��I��([H���YI�W@I��0\f�E���[H��`
I��`Z�D�����L������L��L������Dž�����������z�H����H������H������H�PERFFILEH9�t|H�PERFILE2A�H9�t{H�2ELIFREPH9���A�GH�H������E��ug1�H�������f�C H�U�dH+%(�2H�Ĉ[A\A]A^A_]�fDL�����_������A�t�H�������L�������L��L���	�����z����5�(yH���1��xb����{ �b���H��`���D��L���������A�t
�{$�hH�}��sH��p���H����H�E�1�H��x���D��H��1�H�É�h����`��1�L�����������l���L��P���L��p���H��p���1��H��p����@�H�D����H����A������tʉ�H��t"H�����H��@tH�����D���~�H��H����D���j�H���OA��U�1�D��螚�H��p���1�H��X����)�I��H����A�GI��([L��A����n��H��P����L��H����H��`�����x����I��Å��:H��H���1�D��L���������`�����4�f.�I��([��1�L��L��������迴9�x���tk�L��D���t�H���YA�t��L����v���@H�{�ߠ�A���I����55&yH���1��`���f�H��X���1�D���_��l�����l���9�h�������L��P���I� ��� ��A�ą�u
1����Hc���s��H��H��t�I�w1�A��D����Ic�H��D����H���A��lI�W H�Ѓ���E1�f��u
H��A���uA��H���uA��H���uA��H����I��H��x���H��A��D��M��I�4$I�D$f��1�D������������Dž����L������D������H������H�������+��H�����Hc�H�
'wH��H�D�H��t1�L��Ѕ��$�K����H��H��I#G H�ƒ���f���
H������uH�����u��H����u��H����H����I�������5%$y�@H���1���	^�d�������H��P���H��p���H�H��P���H��H���H�H��H����ڌ�x���DH�K�5�#y1�1�H�3��]�n���������$���I��([諛��ILJ([���s���H��x���H���G��1��]����1����H�K�5N#y1�1�H�?��:]����-���I�$�5*#yA��1�H����]�q���D��H���s������5�"yH��x����1�H�����\�����5�"yH��1�1��\��Ƀ�f���Uf�H��AVAUATSH��@�L��8\dH�%(H�U�1�H�V)E�)E�)E���R�H��H�z�H���.H��H��wH��H�KH����H�VL�u�H�E�H�U��VL��1�H��H�U���A�Ņ�u9H�CH��t6A��$8��t*�{ H�=)�xu	����H��L�����
@A�����L�e�M��tCA�T$I��$��t*�H����H�{�H��h���������u�L���f�H�E�dH+%(ulH��@D��[A\A]A^]���5^!yH�3�1�1��J[E1��H�KH�2��1��>���W����5'!y1�1�A�����H���
[����fD��UH�|H��AUI���ATSH��H��(H�OL��dH�%(H�E�1��Ҁ�H�SLc�H����wOH�����C�L��H�'蘀�H�L�H�U�dH+%(��H��([A\A]]�DH��uZH��L��1��T��H�{H�I��f^H��H����L��H����qH��L�H�E���sH�E��f.�H���L��1���H�L��]���H�KH���L��1����H�L��9���@H�KH�V��H�m�誀�f.���UH��AWAVAUI��ATSH��(L�"dH�%(H�E�1�M����I�}1��R��H��H����H��L����f��A�UA+UH�߃�����U�芟�E���ulA�MD�u�E1�I�E��t f�O�D�D��1�H��L��I���#�M9�u�H�E�dH+%(u3�E�H��([A\A]A^A_]ÐH���d��H�I��H���L����E�����ff.���UH��ATI��SH��H��dH�%(H�E�1��=by��M���.I�<$H���!H�s�Ё��I��H���H�CH����w<H�����C�A�$@1�H�U�dH+%(��H��[A\]�fDH��u�H�{�	\H��H����I��$��qI��$��fDH�5��xH������=���@I��$�k{�H�{�w�I��$�i���DI��$H�C{�H�{�jw�I��$H�A���D�5FyH�C�1�1��2W�!���D��������)~�f���UH��H��AWAVAUATSH��H���vdH�%(H�E�1�藲H����I���C��f�����f����f����E1�H�C$L��H��H��X����7�I��H����f�{A�yD�k H�sH��p���L��H������H��L���؉��A���E����H�]�I���H��褽���5"yM��1�I�� �I��H����UL������H�E�dH+%(��H�Ĉ1�[A\A]A^A_]��f��u�����DA�����DA�����DH��`���H��X���f�H��)�`����t����u	��l���uE���H��`����2y�����DL��H��L���v�����C|�UH��ATI��SH��dH�%(H�E�1��~�H�5�]L��H9�H��HF��Pz����H�5�L��H9�HF��-z�ti�H�5�L��H9�HF��z�tj�H�5~L��H9�HF�H����y�uX�z�w1�H�U�dH+%(uDH��[A\]�@�R�w��@�B�w��@�2�w�@�������4{�@UH��AUATI��SH��dH�%(H�E�1���}�	H�5=]L��H9�H��HF��>y����H�5�xL��H9�HF�I���y�tdL��H�5�rL���y�tn�H�5g�L��H9�HF�H����x�u\���w1�H�U�dH+%(uKH��[A\A]]�f��f�w��@�V�w�@�F�w�@�������$z�@UH��XH��AWAVI��AUI��ATM��SH��H��(dH�%(H�E�1���
��H����I��M����I�G�L��L�}�H�E����H�}�H��M��L��L��I�����L�U�I�B�I�J�H9�t>f�H�P8IM��tH�PhIUH��tH�PpHM��t;H�PHH�I$H9�u�M��u�H�E�dH+%(�]H��(1�[A\A]A^A_]�f�H�H9�u�M���I�����M����I�G�L��M��H�E��
��H�}�H��M��L��1�I������I�F�I�N�H9�u
�XH�H9�tMH�PhIUH��tH�PpHM��t�H�PHH�I$H9�t$H�PhIUH��t�H�PpHH�PHH�I$H9�u�M���f�������DH�PpHH�H9�u�M������L��M�w�M���	
��H��M��1�1�L��I������I�E�I�M�H9�t�H��t%f�H�PpHM��t�H�PHH�I$H9�t�H��u���M��u��H�H9�u����w���UH��ATI��SH��H�_dH�%(H�E�1�H�GH�H�GH��t8�H�{�G�H�[PH��u�I�\$H��t@H��H�[P�Dt�H��u�H�E�dH+%(uH��L��[A\]� t��Kw�ff.�UH��AWI��AVAUI��ATI����SH��(dH�%(H�E�1����H������L� H��H�@I�WH�E�H�CH�CH�CH�CH�C I���)щKh��H9��M�g �M������}�I��H���՝�I�$�AoL$I�FI�D$ANI�N I�F(H��t#�Q(�fD����q(9�t
�B��r���v�I�N I�~��A�|$)I�FI�D$ I�F0tRI�T$8I�~`I�F8H����H����A�D$0��tI�Fh�tI�FpI�$I�t$0�H�C�~E�L�sfHn�fl�AL�0I�G L�`PI�GH��M�g I�GI;���Hǃ�L�kxH�ClH�E�dH+%(��H��(H��[A\A]A^A_]�f.�H��t�?t�A�D$0����I�FHIcD$@I�FPI�D$HI�FX�I���D�����I�F`H��H������I�T$8��@�5�yH�K�1�1���MI�WI�������t�f�UH��AVL�wAUATI��SH��H�_dH�%(H�E�1�L�+H��L9�u�Mf.�I��H�SfHn�H�{fl�I�UL�*��H�{`�W�H��L���)q�I�UL��M9�u�I�\$M�t$L�+H��L9�u�IfDI��H�SfHn�H�{fl�I�UL�*��H�{`��H��L����p�I�UL��M9�u�I��XL������H��H��t2H��I��L�k����L��L��H�����L�����L���|p�H��u�H�E�dH+%(u
H��[A\A]A^]��s�fD��UH�5����H�=EyH��H��dH�%(H�E�1����uH�E�dH+%(u�Ë5+yH��1�1��L�~��s�ff.�f�UH��AWAVI��AUATSH��(�E�dH�%(H�E�1�H���H�G`H���Pf��H*��YE��L��Kf(�fT�f.�v3�H,�f��f(��%/JfU��H*����fT��X�fV�f(��
Jf/����H,�I�~XM�f`�M��I��M����I�E�L��M��H�E������E�H�}�I���
���M�GPMGXI9�r�I�F`H��u
�f�H��H�H8HH@H�xH�PL9�HB�H�
H��u�I�f�I�GL��AG H�:����M���x���H�E�dH+%(uTH��([A\A]A^A_]��\��H,�H��?�+���DH�ƒ�f�H��H	��H*��X����f�L��1��x����Qq���UH��ATI��H�~SH��H���A�^�HdH�%(H�E�1�����H�ChI�$H�E�dH+%(u	H��[A\]���p�UH��AWAVAUATI��SH��H��XH��(dH�%(H�E�1�H�G���H��t;I��L�k`I�G�L��M��H�E��Z��H�}�L��I�����I�~PI~XL9�s&M��u�H�E�dH+%(uqH��([A\A]A^A_]�H�C`H��u
�MDH��H�H8HH@H�pH�PH9�HB�H�
H��u�I�~f�I�FL��AF H�:�Z�����L��1�����o�@��UH��ATI��SH��H��H�{H��dH�%(H�E�1�����H�ChI�$H�E�dH+%(u	H��[A\]��o�ff.�UH��AWAVI��H��XAUE1�ATSH��dH�%(H�E�1��^��H���;I��L��M��I��I�0�@��1�I��H����L�u�L�}�I��I�|$0���1�H��H���zL�}�I��H�{0���1�H���&L�e�L��x���I��H��p���H��I�~0E1�����H����L��h���I��L��`���I�0E1����I��H���II�~0���H�E�H��H����H�]�L�e�H�y0H�M�1��j���H�M�H��I����I�|$0�P���1�H��H��tGL��I��H��H�y�H��P���H��X������H��X���H�����H��P���H��H��u�H��L��I��I�L$PI�t$XL��H��H)�H��I�D$PH����I��H���p���H�M�H�QPH�YXH��H��H)�H��HE�H�AP�_���H��H������H�]�L�e�I�VPH�u�L��H��I�vXH)�H��I�FPI��!���I��H�������I�WPM�oXL��H��H)�H��I�GPI����I��H���m���L��h���L��`���I�VPM�fXL��H��H)�H��I�FPH����I��H������H��L�e�L��x���H��p���H�SPH�KXH��H��H)�H��H�CPI��h���H��H�������L�}�L��I�L$PI�t$XL��H��H)�H��I�T$PI��,���I��H���9���L��L�u�L�}�I�OPI�wXL��H��H)�H��I�WPI����I��H������L��M��I��I�VxM���H��H)�H��I�FxH�U�dH+%(uH�Ĉ[A\A]A^A_]���k�fDUH��AWAVAUATSH��XH�}�H�U�dH�%(H�E�1�H���H�VL�&I��H�U�L9���H�~ ��L�wXL�XM���BM��L�}�H��M�h�M�p�M9����L�}������1�M����D����I�}0I�v H����H���„��������M�L�E�L�U���y�L�E��M����'L�U�A�~)t]I�V8I�E8I�}`H���*H����A�F0��tI�Eh�tI�EpI�I�v0L�U�L�E��3�L�s L�{L�E�L�U�I�FPM�mI��L�{H�C M9���L�#1��M9���L�s M�����P�w������I�vH����I�}(H�����G+�$�F+�I�E L�NI�VH�H����H�@ H���H;B ��f.������f�L��M��I��H�M�H��I�^�H)�H�E�H��A�F@H9��M�'H�U�L��H���������H�E�H�u��@pH��1�H�U�dH+%(��H��X[A\A]A^A_]ÐH��tH�z �I9��@���L9��T������V���M�hf�I�EH��uTL�}�M��I��H�U�H�}�L����H��t[H�x(f�L�p(L��@0I�}���O����I�@M�hH��t�I��L�}�M�h�M�p�M9��K����iy���k���"���DI�E I�>I�VM�MH��t,H�@ H����H;B �����L9��e���I9��t���@H��t�H�z t�@���h���M�h�����H��u���A���H��������u����f�H��-H��-�M�L�U�L�E��v�L�E�L�U����M�����x���DH������U���f.�H��t�?t�A�F0����IEHIcF@IEPI�FHI�E@IEX���I9����H�E�A�FDIFP����D��L�M�H�U���I��H���
��L�`H�H�@L�`�I�XL�`�I�GI�G I�F0I�GXI�F0���H�U�L�M�H��H��t'H�U�L�M�fDL�����H��H��u�H�U�L�M�I�(f�I�F0L�M�AG0H��I�G(I�~0H�U�H�E����I�F�I�}fIn�H�U��AoVPH�0fHn�L�M�fl�H�7H�~I�vPAGA�~HM�eL� I�FXAWxI�	H�A�F@I�vX)�A�GhA�FDA�V@H�U�A�Gl���A�pA�FHH9���H�U���I�FPA�FDH�A�FHI�vXI;I�2I�I H��L��H�M���H��H���2����ɯwM�f0H�M���M�l$��_����I�E H�1H�QI�}H����H�@ H����H;B ���nfDI�D$H�{(f�L�c(H�u�C0H�8������f.�H�E�A�FDI�FP������M�L�E�L�U��ӿL�E��M�H��I�E`H���ߌ�I�V8L�U�����I�}0H�q H����H���„�tk��tg�s���H�M��y)�G���H�Q8I�E8I�}`H����H�����A0��tI�Eh�tI�EpH�H�q0H�������H��u�����H��u��uMH�qH�������I�}(H��������G+u
�F+��H��-H��-H�M���r�H�M����M��������I�D$���H��tH�z u�H9��(���H9��p�����H�������I9��������H���N�����1�����H��t�?t��A0����IEHHcA@IEPH�AHI�E@IEX����H�VH�wI�} H�AH����H� H����H;x ����H9������H9��7�������M���%���H�
{�x��H�=���z���y�i�����H�M�踽I�E`H��H������H�M�H�Q8�C���H��t�H�x �����u���H���M����g���L��M��I�ل���������������b�@UH��AWAVAUI��ATI��H�~XSH��H�U�dH�%(H�E�1��J�I��H���rL��M�����I�~0I���'�H���3L�u�I��L��L��M��I��L��L�u���L�E�I��I�x0���L�E�H����L��x���L�m�I��L��M����I�|$0I����H�E�H���jL��p���L��M��I��H�U�H��H�U��O�H�U�H�E�H�z0�~�H�U�H��I����L��h���H��`���L��X���L��P���L��M����I�|$0I���:�I��M���|L��M�����I�0I����H����L�m�L�}�L�e�I��L��M����I�}0I�����H����L�e�I��L��M����I�0I����H��tWH��L��M��M��I��H�p�H��H��@����Z�H�U�H��@���L��H��H�������H��H���H��u�L��M��M��I��H��I�WPH��t
H�E�H9��WM���n���L�e�I�uPH��t
H�E�H9���M���$���L�m�L�e�L�}�I�WPH�E�H9�����H������H�H��H��u�H��H�HH9P8sH�HH�1H��u�I�f��I�GH��AW H�9��M�������I�T$PH��t
H�E�H9��UM���@���L��h���H��`���L��X���L��P���H�rPH�E�H9�r	H����H�}������L��L��p���M��I��I�L$PH�E�H9�r	H����M���Q���L�m�L��x���I�HPH��t
H�E�H9��.M����L��L�u�M��I��I��I�NPH�E�H9�r	H����M�������I�MxH��t
H�E�H9��0H�E�dH+%(��H�Ę[A\A]A^A_]ÐH�H��H��u�H��H�HH9p8sH�HH�H��u�I�}f��I�EH��AM H�9������H�H��H��u�H��H�HH9P8sH�HH�1H��u�I�|$f��I�D$H��Ad$ H�9�Q��a���@H�H��H��u�H��H�pH9P8sH�pH�H��u�I�f��I�GA_ H�>H�����_���H�H��H��u�H��H�HH9p8sH�HH�9H��u�H�zf��H�BH��j H�9������H�H��H��u�H��H�PH9H8sH�PH�2H��u�I�|$f�I�D$H��At$ H�:�s���I�$L��H��u�H��H�PH9H8sH�PH�2H��u�I�~f�I�FL��AF H�:�+�����H�H��H��u�"f�H��H�PH9H8sH�PH�2H��u�I�xf�I�@H��Ax H�:������I�$L��H��u
�!�H��H�PH9H8sH�PH�2H��u�I�}@f�I�E@AEHH�:H�E�dH+%(uH�ĘL��[A\A]A^A_]�k��\�fD��UH��AWAVI��AUI��ATI��SH��dH�%(H�E�1�H�H�~`���H��H��t"H��L�{���L��L��L��H���.���H��u�I���L9�rH��u(H�E�dH+%(u{H��[A\A]A^A_]�f.�I�$L��H��u�f�H��H�pH9P8sH�pH�H��u�I�~Hf�I�FHAFPH�>H�E�dH+%(uH��L��[A\A]A^A_]�^��	[�f���UH��AWAVAUATI��SH��8H�u�dH�%(H�E�1�H�E��]�L�hL���l�H����H��L��L��H����T�L�}�L�5
H��L��L���	[�H��H��HD�H�}��?f���pu|�uvH�E�1�L��L���@��Z�H��t)H�u�1�H���KT�I���S$��I9�sH�E�fD�`E1�H����V�H�E�dH+%(�MH��8D��[A\A]A^A_]�H�5SH�}��h�H�}���A��tEH�5�9�h���1�L��L���4Z�H�����5��xH���1�1��2�H��2H�M�L��1�L���B�xH�A��Y�I��H���A���1�H�u�H���cS�H�U��:ubH��H��H�PH=��wN��H�M��A������5�xL��1�1�H����1A���������@H�E��@�����5�xM���1�H���1�A������11��A������X���UH��H��dH�%(H�E�1�H�E�dH+%(u�����{X�ff.�UH��AWAVAUATSH��8@�u�dH�%(H�E�1�H�E���w��CxH�����E�L�m�L�%��E�L�5r?�E��L��L���}X�H��H���H����Z�L��H��H9�HF��"V��JH�����1���tdH���Z�H�5��H��H9�HF�I����U���L��H�5z�H����U�u0�v�w�s�w�E�1��T���@�E��G����H�������t�H���Z�H�5 H��H9�I��HF��fU����H�5�2H��I9�IF��CU����H�5�H��I9�IF�H���U�u/�נw�S���f.����w���w�3����E���"E�A��u{�}��!�}�H�u�t71�H���}P�[�wH9]��p�E�1��J���f��^�w�����H���(q��(�wH9]�u��8D�.�w����H�5�wH���������n����=֟w��D�}�1�������Ɵw��������������H���H���w1�H�U�dH+%(��H��8[A\A]A^A_]�@�b�w�O�w��@x�fD1�H�u�H���bO�H�U��:uyH��H��H�PH=��we��w����D�}�1�D�}�����H����H�
�w�`�����t�5��xH���1�1���-������=���H���H�՞w�(����5��xI�ع��1�H���1��-���T�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����iT�f���UH��H��dH�%(H�E�1�H�E�dH+%(uɾ����&T�fD��U�H��AUATI��H�5��SH��H��dH�%(H�E�1��9R���H��H�50*H���b��fH�5��H���b�A�Ņ���H�5��H���mb��eH�5E3H���Vb���H�5��H���?b���H�5�;H���(b���H�5��H���b�u%H�u�L���!n��H,���wL9e��@E1��>1�H�u�L���M�H�UЀ:��H��H��H�PH=�����Љ��wH�E�dH+%(��H��D��[A\A]]�@H�u�L���m����wL9e��B����5��xL��1�1�H����i+f�A�������H�E�dH+%(�DH��L��H�5�w[A\A]]�4���@L������A�Ń���G����5
�xL��1�1�H����*�)���fDL����T�H�5��L��H9�HF�H���"P�tfH��H�5��L���P�uf���w���w���f�L���h��A�Ń��������5z�xL��1�1�H�`��c*���fD�f�w�c�w�:����5@�xL��1�1�H�l��)*�����5"�xM���1�H�-�1�A������*1��.����Q�5��xL��1�1�H� ���)�v���fD��UH��H��dH�%(H�E��G��tOw-��t8��u(H���H�G 1�H�U�dH+%(u4��D��t�������@H�i�H�G ��H���H�G ��^P�ff.���UH��ATSH��dH�%(H�E�1�H��t\H�>H��u$1�H�U�dH+%(uIH��[A\]�f.�H�FH�FI��H�H�F ����xH�I9$s�I�$뭸�������O�D��UI��H��AWAVI��AUM��ATSH��H��HH�EL�}D�M�L�O�M�H�E�H�E M�!H�E�dH�%(H�E�1�M����M�$I�|$����AoAD$I�FI�>I�D$���I�vI�D$H��t%�V(������~(9�t
�B��z���v��E�I�t$M�|$HA�D$)�E�A�D$@H�E�I�D$ M��t	I�EI�D$0H�E�I�L$PI�D$81�H�H�KH�U�dH+%(u>H��H[A\A]A^A_]�H�u���XL�M��9^�I��H��tL�M�L�]�I������lN���DUI��H��AWAVI��AUL�jATSH��XH�u�L�zM�'dH�%(H�E�H�GH�E�H�H�E�M9���H�U�fIn�H�]��fo�I�f��H�E�fl�)U�)M��{�I�O H�E�H��t&�Q(�f�����q(9�t
�B��r���v�H��I�wH�M�E1�A�w0E1�1�H��jL��j���I�GI�H�� fo]�H��H�BH�A���I����I�`�?�L��M���J�I�$fIn�M9�tI���+���L�E�I�PxH��t,I�FH�}�L��L�E�I�FI�F �+�L�E�����I�XXH������I��H��t=L��M��M�g����H��L��I�����H�u�L��L���O�����uL���sI�M��u�1�Lcm�H�]�M�.I�^H�U�dH+%(uH�e�[A\A]A^A_]ø�������cL���UH��H��dH�%(H�E�1�H�E�dH+%(u�H��H�������#L���UI��H��H��H��dH�%(H�E�1�H���tMf�={7xu�MRx��u	�=j7xtH��I�H��AQM��M��H���n�ZYH�U�dH+%(u���=17xu����K����UH��AUATI��SH��dH�%(H�E�1��=�6xtdH���tZL�n0H�=�xH�5�����J�=�x��a�H��H���|H�;u61�H�U�dH+%(��H��[A\A]]�fD�=�6xu���DH�CH�CL��H��I��$0H�C �����xnH�I9�$(s�I��$(�f��(�v�H��H��t�=p�xH���L��_����5v�x�H�
�1�H����X#�=:�x1��KL�����-����LJ�ff.����UH��AVAUI��ATI��S��H��H�dH�%(H�E�H�FL�p@��I�}��I�|$I�D$�_�I�MH��t�Q(������q(9�t
�B��r���v�I�EfHn�fHn�fl�AD$I�U I�T$ I�UI�T$(H��taA�FI���XI9\$t_���t�=��xtiA�D$2A�D$0u�A�D$2A�D$0.�H�U�dH+%(uVH��[A\A]A^]�1���u�H��u������t#A�D$2A�D$0g�DA�D$2A�D$0H�f�A�D$2A�D$0k���H�ff.�f���UH��AVA��AUI��ATI��SH��H��H�O(dH�%(H�E؋��w��H�����A+L��9H�"�ID�H��-I�у�w$L�G0M��tH���L��H��1��j�DM��H��`L��H��1���iE��t5I�U H�
�7H��tH�R H��H�L��H���H)�H�<1��iH�E�dH+%(u2H��H��[A\A]A^]��H�OH��8L��1�H���xi��G���UI��H��SH��H��H��H�OxL���dH�%(H�E�1��=u�w�Wl�GptL�‹��w������u8��L��H�FH��1��iH�E�dH+%(��H��H�]���fDf�H��t(H��xbf��H*��Y�H��xlf���H*��^�H���L��H�߸�h�fDH��*L��H��1��|h�u����H�ȃ�f�H��H	��H*��X��DH���f��H��H	��H*��X���F���UI��H��H��H��H�Ox�WldH�%(H�E�1��==�wL����GptL�‹R�w������u,H�E�dH+%(��ɉѾL��H��D1��E�f�H��t(H��xrf��H*��Y�H��x|f���H*��^�H�E�dH+%(u~�H�5B�L��� ��H�E�dH+%(u_�H�k)�L��1��D�f.�H�ȃ�f�H��H	��H*��X��y���f�H���f��H��H	��H*��X��o����=E�ff.�f���UH��H��dH�%(H�E�1�H��tH�H��tH�H��tH�M��tI�H�E�dH+%(u
�H�������D����UH��AWAVAUATA��SH��H��HH�wXH�O`H������L�w8L�PL�W@dH�%(H�E�1�H������H�GHH����M�����9��L�GhL�Op�H��L������L��L������L���������L������L��������A���\HcиI�|D)�M9���
�M��tN�I�|D)�M���Pf��I*��Y�M���f���I*��^��
Q��Z�/��hHc�H���1��7eF�48�fDM����M��A��M����A!�L9���E���
L������ƅ����H��tBL��H��H��1���!B�H�U�dH+%(��H��H[A\A]A^A_]�@H������Ic�L��1�H���d�L������H�I��1�L���kd�w���fDM9���M���X�����f��I*��Y/M����f���I*��^��
��Z�/����L��H�
���Z��"@M9����L��1�L������E1��L��H�
��I��I��H�\�H������H���H������H������L��R1��c1ҾH������A�H������L�d�D)�Ic�I��H������Hc�L�I��1��ScAƾIc�H���1�D)�L�Hc��1cA�E���6����*���1�L������L�j�I��L������D������H�
��L��I��H���H������H��1���bD������L������A��E���j���M9��a���L��1ҾIc�I��D)�L�Hc�I��H�.�H������H�������M����f��I*��
V�Y�M����f���I*��^¾L��H�
���Z��Z�L��H����L�������������bL������A�M��t@������Ic��Q����Hc�H�
v��Z�L���H�����aAǸIc�D)�L��\���@M����f��I*��
~�Y�M��xmf���I*��^�Hc�H�
��Z��Z��,���f�L��A��f��H��L	��H*��X������L��A��f�H��L	��H*��X�����L��L��f��H���H	��H*��X��{����L��A��f�H��L	��H*��X��;���f�L��L��f��H���H	��H*��X��W����L��A��f�H��L	��H*��X�����f�L��A��f��H��L	��H*��X��,����L��A��f�H��L	��H*��X����|>�L������ff.�@��UH��H��dH�%(H�E�1��=�)xuH�E�dH+%(u��H�E�dH+%(u
�H���?���
>�f.���UH��AUATSH��dH�%(H�E�1��=g)xuH�E�dH+%(ulH��[A\A]]�DI��H�`E1����H��H��tH�{����H��I��M��H��H��u�I��$�M��$�H��H)�H��I��$���W=����UH��AWAVI��AUATL�e�SfIn�fl�H��(L�/dH�%(H�E�1�)E�M����@M�}I�]I9�������FN�H��H�����Ao�Ao_X�Aog ` �Aoo0H�p h0�Aow@p@�AoPxP�AoO`H`�AoGp@p�@yH��t'�V(�f.�����~(9�t
�B��z���v�H�E�H�q H�M�H�AM�L�!H�I9��E���M�mM��� ���H�M�I�^fHn�H�QH��L9�u�f.�H��H�1fo�H�VH�2I�v I�F fHn�fl�H��H�H�rH��L9�u�I�^fH~�H9�t$M�f@L������H�¸H��t/�CyI�F�@y1�H�U�dH+%(��H��([A\A]A^A_]�L���+��H�����I�FfHn��H�]�L�+H��L9�u�J�I��H�SfHn�H�{fl�I�UL�*�͵��H�{`��H��L����7�I�UL��M9�u����^�����:�ff.���UH�5T��H�=��xH��SH��dH�%(H�E�1��A:�=��x�FQ�H��H��tH�E�dH+%(uYH��H�]���fD�(�F�H��H��t�=@�xH���P<��fD�5F�xH�
ۿH���1���(���1:���UH��AUI��ATI��SH��H�_dH�%(H�E�1�H�GH�H�GH��tf�H�{藴��H�[PH��u�M��thI�D$1�I�D$ �OH��tRH��D�H@�H)H�PH�0�p L�@0L��p8�pH���H�� ��u$I�D$ I�L$H�@PH�QI�D$ I�T$I9$u�1�H�U�dH+%(uH�e�[A\A]]��P9���UH��SH��H�_dH�%(H�E�1�H�GH�H�GH��t@H�{迳��H�[PH��u�H�E�dH+%(uH�]�����8�ff.����UH��H��H��dH�%(H�U�1�f�=H$xt8H��H�Ҁ�0tU��te��wH�E�dH+%(uU����=]�wu�H�57H���8G�u��)�x���2�w��x�D��w��/8�ff.�@��UH��AWAVL�wAUI��ATSH��H�_L�fdH�%(H�E�1�I9���L�~M9�tH�{0H��tYf�I�t$0H��tM�F�t%1�H�U�dH+%(uVH��[A\A]A^A_]�DH�M�$$�L9�tM9�t�H�{0H��u�H�M�$$L9�u�M��t�I��1�M9�E��1����Q7���UH��AUATE1�SH��H�_0dH�%(H�E�1�H��tH@H������H��H��t E1�f�Lo8���H��H��u�M�H�����H��H��u�H�E�dH+%(uH��L��[A\A]]��6�f.���UH��E1�H��H��H�dH�%(H�E�1�H9�t*fDH�y0tH�q8H��tH�AH1�H��I�H�	H9�u�H�E�dH+%(u�L����C6���UH��ATSH��H��dH�%(H�E�1��G�@�nG�@H�C�`G�H�C�H�{H�C0tgH�{t`H��t[����C�$G�H�C I���G�H�C(H��teM��t`�C1�H�U�dH+%(uuH��[A\]�@�5n�xH�˫�1��WH�{�Q�H�{�H�H�{0�?���멋53�xH����1��H�{ ��H�{(�
���5���UH��ATSH���wdH�%(H�E�1������OH���������~E1�H�C0J�<�I��貏D9#�H�{0褏H�{蛏H�{蒏H�{ 艏�C��~E1�@H�C(J�<�I���j�D9c�H�E�dH+%(u*H��H�{([A\]�D��H�E�dH+%(u	H��[A\]��34���UH��AWA��AVAUI��ATI��SH��XL�E��L�M�dH�%(H�E�1���~}H�GHc�E1��f�I��I9�t_F;<�u�I�uB;�u�A�]M�E ���WHc�1��
H��H9��CM;$�u��L�<���xxI�E0H�u�1�N<�I7�e@A;]�~I�E0Ic}Lc�U�J��H��H�M���H�M��U�H�I�E0J�<���I�EF�<�I�EB���CA�E���P���H�E�dH+%(�cH��X��[A\A]A^A_]�D�I�}�U�Ic�D�E�H��H�M�H���-�I�}H��I���-�H�M�I�}0H��H�4���,�M����H��@��@���H��D�E��U���I�]A�]E�EM�uI�E0���@A;]t<I�E(H�E�HcˍCH�}�A�EL�<�M�$�H�M��/+�H�u�H�M�H������L��Lc�J��H��H�E��R,�H���=I�}(H�u�H�E��8,�L�E�H��H�E���A�E��~|L�u�E1�I�E0L�E�L�e�M��f�J�<�H�u�N�<���+�I��H��t|IcE9�~��I�<�1�)ƒ�H���a2�I�E0I��N�48E9e�L�u�L�E�L�e�H�E�A�]M�E A�]I�E(����5(�xH���1��
������L�E��5�xH�N�1��L�E���	H�}��-�L�E�L���-�뾋5��xH���1�L�E��	L�E��Ӌ5��xH�ǧ�1��	��0�L��H�E��`-�H���X-�H�}��O-�5m�xH�*�1���V	�@������UH��AWI��AVAUATI��SH��HdH�%(H�E�1����D�E����H�}��E1�A�H��=A��fDI�G1�1�I��H������F��1��NJ�I�غH�����A9�DL�I�G1�1�F��1��%J�A9�DL�I��E9/�A�wD�e�D�u�L�e����gA�L�e�1�M��A�L�-�"E��fDI�D$(H�<��:2�M��H�����A9�DL�I�D$ 1�1�L��1��I�A9�DL�A�D$H��9��E��M��D�u�L�e�A�1һL�5����~L�e�A��D�U���~dfDH�U�H��E1�I�G01�1�M��H������H�N��1��I�A9�DL�A�GI��D9��H�U��JA;}H�����D��D�U�L�e�H���L��H�/�L�	�PH�&�H���SPH���ARD�U�P�E�PH�f�PD�M�1��M��$-�E�/H��@E����A�GD�u�L�e�1҉]�����H�U�L��1�L�,�M��L�$�I��f�I�EH���H���F� I�E0J�8�4؋E�PI�E �4�AVI�E(�4؋E�H��PI�EB� PD�M�1��M�H�}��v,�A�EH��@9��H�U�M��JA;M}H�����V���H�E�dH+%(�,H�e�[A\A]A^A_]�@HcVH�<�H�U�I���p>�H��H����E��H�U�~0M�o(H�]�I�D�I��I�}I��H���/�C�M9�u�H�]�E��E�E1��E�E����L�e�M���I�E1�1�L�R:H������N�$�F��1���F�u��L�$:H�����9�M�1�1��E�I�EF��1��F�}�E�U9�M�E1��E�E��~Lf.�I�E01�1�L��H������J� N��1��fF�B;���B��I��E9}�I��E9u�0���L�e�M��H��L��E1�H���L�X�PD�M�H���1��M�L�-���*�E�O_AXE��~+I�G(B��L��L��N��1�I���^*�E9w�L��
��:�A�7E1҅���DI�GH��L�U�L��H���E1�F��I�GB��P�M�1�D�M��)�L�U�A�OXZN�4���~=L�U�DI�G0B���L��H���J�0N��1�I���)�E9o�L�U�L��
L�U��;:�L�U�I��E9�R���H�E�dH+%(ulH�e�H��[A\A]A^A_]�5'�DI��E9}�2���I��E9u������o����~�E��E���������E�A������
*�H�E�dH+%(u�H�e�L��6�[H�=Z�A\A]A^A_]��@�@��UH��AUATSH��dH�%(H�E�1���	��Q�I�ԉ�H�G�H��Hc�H�>��fDH�E�dH+%(��H��H��H��H�5�1�[A\A]]飨��H�E�dH+%(��H��H��H�߾1�[A\A]]�(�DH��H�)��1��(�A�L$H���H��A��H�5m�1��1���D�H�U�dH+%(�0H��[A\A]]�H�E�dH+%(�H����k����H�E�dH+%(����H���H��H��H�5��1�[A\A]]鹧��f�H�E�dH+%(����H���f�H�E�dH+%(��H�������H�E�dH+%(uvH�����D@��H�U�@���uC�.H�E�dH+%(u<H�)#�G���H�E�dH+%(uH���?���D@���.H���'�fD��UH��H��dH�%(H�E�1�H�=n�xH�E�dH+%(u���X'����UH��H��dH�%(H�E�1�@�=�xH�E�dH+%(u���'����UA��H��H���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H�EDž0���H��8���H��P���Dž4���0H��@���A9�IH�׋hrwH��0�����~
�o�x��t#��H��H���dH+%(u��f.��k�1����/&�ff.�@��UH��H��dH�%(H�E�H��xH��tH�U�dH+%(uL��f.����x��tH�/�xH���x��fD�5��xH�ö1�������x���%�ff.�UH��AWAVI��AUI��ATSH��H�o�xdH�%(H�E�1�H�����=0�xu>E1�L��L��H���h7�D�H�U�dH+%(�OH�Ĩ[A\A]A^A_]�L��0���1�L����)�u�L��@���L��E1�L��� �H��tEL�e�L���@L��H��5�L��H�߾L��8���H�е1��#�H���xA��H���H������x����H�ޔxH�w�x�'���f��b�x��tFH���x�=8�xH�Q�xuE1��f.�L��0���1�L���)�u��+���fD�5�xH�#�1�1�������x�fD�5��xH���1�1��������x�N�����#�ff.���UH��H���H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1��
F�xH�EDž0���H��8���H��P���Dž4���0H��@�����xA�owH��0�����~
��x��t�q���H��H���dH+%(u��D��1�����"����UH��H���H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1��
V�xH�EDž0���H��8���H��P���Dž4���0H��@�����~A�nwH��0�����~
�"�x��t���H��H���dH+%(u��D�#�1�����!����UH��AWAVAUATSH��dH�%(H�E�1�9�|e�5�mwI��H�˅�~
�
��x��t;L�-��xM����=d�xubE1�H��L��L���3�D���H��H����D1�H�U�dH+%(�XH�Ĩ[A\A]A^A_]�f�L��0���1�L���%�u�L��@���L��E1�L�����H��tEL�u�L���@L��H���1�L��L��L��8���H��1���L�-��xA��M���$������x��tiL�-�xL�-��x����fD�r�x��tnL�-ϐx�=H�xL�-a�xuE1��f.�L��0���1�L���/%�u��+���fD�5�xH�3�1�1��
�����x�r����5��xH��1�1������x�m������ff.���UA��H��H��ATSH��H���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�D9�})H��8���dH+%(�iH���[A\]��H�EH��Dž ��� H��(���H��	H��@���H��0���H�SZ��/�DDž$���0H��H��H��Hi�ʚ;H)�H��S㥛� I��H�=ڽxI��I��I��I��H��tGH���1���H�=��xA��H��tEH�� ���H�ھ�0�D�� ���f��r�x��t0H�=ώxH�=h�x�fD�R�x��tLH�=��xH�=H�x롋54�xH�I�1�L�����H���������L�������xH�����딋5��xH�
�1������x����D��UH��H���H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1��5f�xH�EDž0���H��8���H��P���Dž4���0H��@�����~&�+iwH��0�����~
�2�x��t6����5�x1�H�������H��H���dH+%(u��@���5ٻx�����ff.���UH��H���H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1��=N�xuH��H���dH+%(uO��H�EH���H�=]�xH��8���H��0���H��P���Dž0���Dž4���0H��@����0.����f���UH��H��dH�%(H�E�1��=��xuH�E�dH+%(u4��H�E�dH+%(u �wI��L�
ËxH�
��ɺ陚����@��UH�54xH��H��dH�%(H�E�1�����u�C�x��CЉ7�xH�U�dH+%(u���-�ff.�f���UH��H��dH�%(H�E�1�H�=�xtH��x@H�PH��H�8�����u��ڹx���xH�E�dH+%(u�1������UH��H��dH�%(H�E�H��xH���xH�E�dH+%(u�H�=����H�����H���<�^�ff.���U�H��AUATSH��P���H��H��dH�%(H�E�1��	1�H��Lc�L����L��H�5:�I��1���.�M��t1�I�<�H���{.�I9�u�L����H�E�dH+%(uH�Ę[A\A]]���ff.����UH�5t�H��AVA��AUATSH��P���H��dH�%(H�E�1��u�H���H0�H��Lc�L���Z�L��H�5y�I��1��!.�M��t1�f.�I�<�H���-�I9�u�L�����1�D�����H�E�dH+%(uH�ĐD��[A\A]A^]�6)������UH��H��dH�%(H�E�1����t61�@i�?H������u���1�H�U�dH+%(u��D1����o�ff.�@��UH��AWAVAUATI��SH��(dH�%(H�E�1�����^H��1�f�i�?H������u���1‰�Hi�?�%CH��$k�=��)�L�-�xH�I�\�H��u�MDH�H��t@H�{L���&�u�D�sH�E�dH+%(��H��(D��[A\A]A^A_]�fD�L����L��A���U�H�xH�E���(�H�U�H��A�$��t{L��1�i�?H������u���1���Hi�?�%CH��$k�=)�A��H���]���H��H�{L���(�Ic�D�sI�T�H�H��tH�ZI�\�I�D�H�C�"���E1���1��������@UH��AWAVL�}�I�ֺAUI��L��ATE1�SH��HH�u�L��dH�%(H�E�1��
������I��hXH��H�E��d�H�u��I��PXH�}��1��H�}�H��H��twH����!��H�}�莇H�}�H���2�I��H��tI���XH���{�����H���!��L����pH�E�dH+%(�~H��HL��[A\A]A^A_]�fDH�u���1��H��H��tGL��L��H���Y��L����H��H���A��ǃ��C���f�L��E1����m���H�}��dž�_����]�ff.�f�Uf�H��AWAVM��AUL�m�ATI��L��SL��H���EH��X���H��0���L�} ��T���H�EH��8���H��H���H�E(H��@���dH�%(H�E�1�)�`���HDžp���蚁��f��E�E�M���5H���v\H����H����HH��������5y�xH�ٿ1�H�L��L��`����S�H��X�������zf�A�6L��H��L����H�E�H�����
�x��tH��0���H�?��x�x��t4H��8���t*H�E�E1�1�1�H�=p�xH�p-�W)����=m�wtH�}��(M���{A�M�w��8���H�}��E�H�M�H��`���H���i�Q(�@����q(9�t
�B��r���v�fHn��u]wE��h������@L�a L�}�H��0���I��$�L��H��H��(����H��0���H���iH����T���D��8���L��`���PL��H���H��L��@���H��X���AV���H�� ��L������L���x���H�E�dH+%(�vH�e؉�[A\A]A^A_]�@A�1�L��`���빐A���f.�L��H��L��貀H�E�H���4����=��w������fDA��f.�Dž8���E1����fDHDžh���H�E�H��p���1���E1�1�H�p-1�H�=ֹx�a'�����H�E�H��0���H����fDH��8���L���a��H��X����e������H��p���E1�H��L���=�[wA��H��0���D��P����B�M��1�L��D��P���H��0���H���4�H��(���L��H��H��0�����H��0����&����:�f.���UH��ATI��SH��H��dH�%(H�E�1�藮H��tH�xH�5;����tH�E�dH+%(uHH��1�[A\]�@H�sI�<$�#�H9�t�x4H�StH�SA�D$��HPH+����f�UH��AWA��AVI��AUATSH��H��(�JdH�%(H�E�1�D��M��H���\K��I�DI��H���H��t	H9���Ic�H��H�HH��M�l@E����H�{�B�tK��I�DM�$�I;\$H�CL��H�����A��$�H�E�dH+%(�FH��(H��[A\A]A^A_]��fD�=�Yw�p���H�M�H�U��6t1���sH�M�H�U�H����H���M�|PH�U�L���g�H�U�H�{�B�sK��I�DM�$�I;\$H��H��L���5���H��A��$����H�E�dH+%(��H��(L��[A\A]A^A_]�[�K��I�DH�\�@H�������H�C;Hx�|���H�[H���o���H�C;Hy�H�[��@H���h���I�D$H���fDH���P���I�D$H�F�����UH��AWA��AVI��AUA��ATSH��(H�}�dH�%(H�E�1��=|Xwt*H�^PH��t!;KD�E��tH����rI�FPD�E�I�H��tx���L�c|L�c1�I�$H��tkH��L�cE;|$u݀=Xw�H�}�D��L����H�E�dH+%(��L��H��([A\A]A^A_]��q�M����U�E���JD��D���oI��H���3� ����U�H��I���Tf�L�xH�@I�$��tI�FL��L��L�E��y���H�u�L���pL�E������=:Ww��A�FHH�E�dH+%(��L���)���@I�~P�wqL���qI�FP���fDH����H����pD�E�H�������H�U�dH+%(��H��([A\A]A^A_]Ë5o�xD��1�1�H���L�E��T�L�E�M;FtDL��L��L�E��K���H�}��	�L����p1��fDI�~P��pL���_pI�FP����L���Ν��L�E�I�F���L���p1��M���UH��AUATSH���NdH�%(H�E�1�9���������u���u%H�E�dH+%(��H��[A\A]]���VH��;Vt���A�I��H��H�H��H�t�@���I��H��tqH�8H��tUH�H9�t%H��tH������ttH�;�<�I�}�ӮH�H�E�dH+%(uqH��L��[A\A]]�o�L����I�EH��H��u��KD�CH��1��5ҩx1�����D�KD�CH���1��5��x���l����
�ff.�UH��AWAVAUATSH��H�$H��8H����I��H����dH�%(H�E�1�HDž��H��t�W����H�O(H����H�j�1��H����+H�5V�H���W�����~L�=)�wL�-"�wL����M��u���M�}I��M����L��L��H�������u�H����M�>L��H��H����H�5Z�H��G����ucH����H����H�1�H�U�dH+%(uhH��8[A\A]A^A_]��H����H�
:�w�H��H���*�����L��H�5�H���^����t����������	�@��UH��AWAVAUI��ATSH��H��HL�gH�WdH�%(H�E�1��=s�wt	H�����=f�wL�s�M���IH��H�U���I�vL��L�I+6�S�M�N H��I�AxL�M�H��H�u�H�E��H�u�L�M�H��H�U�I���<H�;��fIn�A�V(fHn�fl�����A�v(9�t
�B��r���v�)E�I�GI�OL�}�H�E�H�M�L�p�H9�u�uDI�FL�p�H9E���I�H��E1�E1�1�L��L��L��H�E�A�vjj���H�� ��t�L�sL�cM��t?��Qw����M�~ MfM+&I���L��H��H�E����H����L�cI��H��E1�E1�1�AVH��L��L��jj艷��H�� H�U�dH+%(��H�e�[A\A]A^A_]�L�����I��H���W���H�}�H������E1��L��蘁��1��@H�SE1�L��L���=�PwA��H�U�D�E��{�D�E�H�U�M��H��1�L���s�H�}�L��H��I���!�L�c����L���0���L�sL�c�����n�ff.�UH��AWAVAUATSH��H�$H���H���H��I���Ӊ��dH�%(H�E�1��
�H����I�ą��L���
�I��H���:L����I�^�L��L��H���^���H��0�L����u���H�%�=@��A�~.u�{t�A�~.��H�5�H���N��v���H�5@�H���7��_���H����L�����������=���D���L���*�H�E�dH+%(����H���[A\A]A^A_]��L�� ��H��L���a��������u���,�uNL���_L���N�I��H����������o�����{.�	����{���������H�� �H���轵H��H���t�L���Y��H��H���MH���L�z �L������H�5h�L���V����(����J���A����у��
�5�����A��@A�������DDž�L�����L���X�I��H�������H�X�L��L��H���5���H��0�L�����u‹�H�%�=@tXL�� ��H��L�����������)�����,���L���9^L����
�I��H���v������DA�~.u
�{�G���A�~.t0���H���L���P���������������D�{.uʀ{�����fDH�� �H�����H��H���[���L����H��H����H�[ �H���4��H�5��H�������(�����������у��
��������@L������/]�g����5%�xM��1�H�
`�H�ғ���Dž�����������L����\Dž�����f�UH��AWAVAUATSL��$���H��H�$L9�u�H��hdH�%(H�E�1�H��H���X�wL�%v�w���FH�5X�L���N������
H�h]H��L���L��A�ƅ��l
L�C(��1�L����H�
�L���\�H�5fL�����I��H����	L��H�¾��	�L��I���f�M���}	H�5ݒL���n�H���e	L�`� L�����H��t�L����I��H���8	H���L�������L������L����L��PL�K(1����L���9��H���XL��H���������H������ZYH���D��|���1�L��،���H��������I��H����H������H������M�u�I��L��H��H�������||��H���L���-�A�ą�u������%�=@��A�}.uA�~t�A�}.uA�~.uA�~�i���f�H�5��L���Q��I���H�5C�L���:��2���H���������H������H����	H��0���H��Ќ���H��������I��H���H������H������M�u�H��L��H��H�������|{��H��H�������-�Å�u�������%�=@�QA�}.uA�~t�A�}.uA�~.��H��������H������H���h�������H��������I��H����H������L�����I�]�H��L����z��H�����L����A�ą�u���(���%�=@��A�}.u�{t�A�}.u�{.u�{�v���fDL���`�H��Ȍ��H���lL������L�����f�H��Ȍ���D�I��H���H������M�~�L��L���z��H������L�����Å�u�������%�=@��A�~.uA�t�A�~.uA�.uA��{���L����I��H���D@L����I��H����H��،��M�t$�L��L���y��H��Ќ��H��،���-�u���H���%�=@��A�|$.uA�~t�A�|$.uA�~.uA�~�z���f.�H��،��H������������Å��N���fDL��A���]��������������f.�L�K(��1�L������L����L�������L�����L��L���y�Å�u�������L����V���f�H�����L��H��H�������2�A�ą�������jH�������V����f�L�����H��L�������������k������L���9V�����L�����L��L����Å��������2L���U����DH����H�������=�I��H�������H��،������H��H����M�v �L���h���H�5��L�����������������A����у��
�������A��@A������L�����L��L�����A�ą��>������L���,U����@H����H�������m�H��H���w���L���	��H��H����H�[ �H�����H�5�H���
���������5�������у��
�!�������@����
����D������H��Ȍ����E��������������f�H����H������譪I��H������L���I��H��H����M�d$ �L������H�5^�L���L�������������A��$��у��
�������A��$@A��$����H����H��������I��H�������H���������H��H���ZM�d$ �L���G���H�5��L������������h���A��$��у��
�R�����A��$@A��$��:���@H����H������腩H��H�����H���������H��H���xH�[ �H�����H�53�H���!�����������������у��
���������@����z���������A��H����������k���H��������E���S���D��|���H�������p��5^�xH��o�1��G���DH������D��|����=���u�H�E�dH+%(��H�e�D��[A\A]A^A_]�@D���p����A�~�����O�����A���7���A������L��D��|�����QL�����H��Ȍ����H��������H���������"�����L��D��|����}QH�������~�����H������D��|����YQ띋5R�xM���1�H�
�|H���D��|����*��H�������.��H�������"�����L�������5�xH�
I|H����D��|�������H����������d����5ΔxM��1�H�
	|H�{�D��|���������M��D��|���L���PH��������H������������L�������5i�x1�H�
�{H���D��|����D������L��D��|����3P���L�������5"�xH�
g{H�ن��������UH��AWAVI��AUATSH���H��@���Lc}H��H���H��0���L��8���L��(���dH�%(H�E�1��}ƅ_���tfE1�H��_���M��I��L����I��E9��O�L�SM��H��8���H��0���jH��H���H��@���jj���H�� ��t�A���J��L�e�L�z�L��`���Df��L�kL��HDžp���)�`�����`��f��E�E�I�����I����+I����I��������5ʒxL��1�H��kA����H��H����^���L����`��L���Nn��H�E�dH+%(�,H�e�D��[A\A]A^A_]�f���_���H��@���L��L������H�E�H�����
��w��tH��0���H�9����x��tH��8����o�=��wtH�}���H�}�蚖H�M�H��`���H�����Q(������q(9�t
�B��r���v�fHn���<wE��h�������H�A H�u�H�� ���H�����H�H��H�����H��������H�� ���H����H��H��H���E1�1�PE1�L��L��(���j聢��H�� L��A���b_��L����l��E�������H��L9�����E1��n���@L��ƅ_����)_��L���l�����L��ƅ_����	_��L���l����L��ƅ_�����^��L���al����H�E�E1�1�1�H�=�xH�p-���n���H��8���L���_��H��H��������N���D�=��w�P���L���{^��L����k������fDHDžh���H�E�H��p���1����E1�1�H�p-1�H�=�x�q�����H�E�H��0���H�����fDH��p���H�����E1�H�σ=�:wA��H�� ���D������n�L�����1�D�����H�� ���H�����H���X�H�����H�����H��H�� �����H�� �������Z��f.�UA��H��H��AWAVAUI��ATSH��H�]H��@����uL� L�����L�� ���H��H���dH�%(H�U�1�H�QH��E��HD�H���ƅ_���I��tI�UI�E I�UH����@����D�����Hc�Mc��L���H��I)�H�HH�@M�t�K��H��I�DL�e�H��P���H��(���H��`���H��8���DH��H���f��M�~�L��HDžp���H�)�`���H��0����[��f��E�E�I�����I����"I�����I��������5ٍxL���1�H��fA����L���q���L����[��H��8����]i��H�E�dH+%(�[H�e�D��[A\A]A^A_]����_���H��@���L��L������H�E�H�����
��w��tH�����H�?�����x��tH�� ������=��wtH�}��pH�}�誑H�M�H��`���H���v�Q(������q(9�t
�B��r���v�fHn���7wE��h������PH�A H�u�H�����H�����H�H��H�����H��������H�����H���hH��E1�L��M��PH��8����L��0���j莝��H�� L��A���oZ��H��8�����g��E���}���H��@���H���H��tqH���I�EH�I9E�?I�E H����H�@PI�E �o�oXZ�o` b �oh0j0�op@r@H�@PH�BPH����D(I�EH��XI��H9�(����9���L���H��H���L��_���L��H�� ���H�����I�M�JH��@���H�PI�BjPj���H�� A������I�E�A����L��ƅ_����IY��H��8����f�������L��ƅ_����!Y��H��8����f�����L��ƅ_����Y��H��8����uf������B(������=E�w�����L����X��H��8����?f���`���f.�HDžh���H�E�H��p���1����H�E�E1�1�1�H�=ΒxH�p-������H�� ���L����X��L���ֱ������I�E��I�E ���K���1��t�H�@P9�tf�H�@P��H�@P9�u�I�E @������H��H���I�H��_���I�ZH��8���M�JI��L��H�L��@���L��0���H�� ���PH�����L��jSj�1��H�� A�Dž�����I���L��0���t'I�EI;EtI�U H���H�RPH��I�U I�EE���A�D$�E1�L��@���H�@M�d�(L��M��M��I���cH�@PI�D$ �o8:�oxz�ox z �ox0z0�oP@R@H�@PH�BPH���B�D((I�D$H��I��XI9���H��H���L�K�L��L��L��8���H�� ����0H�����jSj�&��H�� ���I���H��t�H���I�$L�I9D$tI�D$ H���3���I�D$�-����H���B(I��XI9��s���E1��c���H��p���H�����E1�H�σ=3wA��H�����D����螄L�����1�D����H�����H�����H����H�����H������H��H������+�H����������E1�1�H�p-1�H�=V�x����*���H�E�H�����H��/���fDA�����I�U����:��f.�UI��H��AWAVAUATSH���EH�����H��(���L���L�� ���L�����M�w�����dH�%(H�E�1����uM�wI���ƅ7���Dž���H��t�������BY��M��t
�=�1w�Dž���H��t=�=~1wt4�������H��fDH��L�L�I����*��y�fD��������������9������L��7���L�����A��E1�L�����L��A��E��Mc�I��D�=�0w��D)�Hc�L�T��P�I����^Hc���H��L�L�I�������y�fD�����D9������A9���I����u�1��s�����I�I��H���9lj�N�Hc����H�vH��H�JH��H���I)�H���L9�tH��H��$�L9�u��H)�H���WH��I��H��I��H��H��H���H)�H9�tH��H��$�H9�u��H)�H��tH�L�H�����H��������������=�/w�6H�@L�I�L��L��fD�oH��H��P�H�q(H�p�H9�u�Dž���L�����L��1�M��L�����E1�L���(��fv�H����M��)E�������I�냵�F��aL����)�@���)�P���)�`���)�p���)E�)E�E��2D��H�@H��I�H;0�h	I��I��I��D9��KI�7H��I��H��9Hi���H�� )���������)���)�H���@������u�D��@����A��M����xHc�H�|������jH�����M��L��H�� ���H��(���jjj����H�� ���w�����O�H�U�dH+%(��H�e�[A\A]A^A_]�fDN��A�T$�I���A���c����jH�����L��7���L��H�� ���H��(���jjj�D��H�� ���x������I�H�@@H����H��HXL������������י��H�5��H��������L����������H�����L��L������}N��L�����H��I��t^L9�tYL������H�����L��7���L��H�� ���H��(���jjjjL��������H�� L�����L���������j������L��7����Y���@H��L��������1�L�����H��t�PDI��������HDž8���D�i,w�9�Nȅ���H�FE1��f�A��H��D9������H�8���u�D9�����H�����D���E����A����E���H��8���L�����D��I���L�����L�����jL�� ���H��(���PL���d�AXL�������AYuEI���L��8���AUL��H��(���L�����jH�� ����f�^L�������_���D��������K���E���E���wA���B���E1�L�����H��E1�H�� ���L�����H��(���AUL�����jL�����ZL�������Yu�H��8���I���A���jPL�����L��L�� ���H��(����j�AZL�������A[�G���E������H�����L���M�eM9�����H�����L��M���H�I9����H��D�KP�K9H�SH�s�s0L�C@H��(����sH�sX�{���H�� ��t�H�����M������@L������H�����L��7���H�� ���H��(���jjH�����jj���1�H�� L������������N����������uA���������H�L<����H���H���^M������H�A H���M�KL������L�N@��L�����L�NLE����L���M���nH���eM�KI�;M�YM��I)�L�L�NI)�L�����I��M)�LNH;VLB����H�6I�QH����H9����D��D�_�D�������������@ �@�������H���Ic�H�RH�4�H������D��H������H�RH��1��1H�BH9Fu/H�BH9Fu%��H��H��A9���A9���H�H9t�H���������s������9�����x��Lk�XA���D���foM�M��L����A��D�����I��H������H�����H�H�xH�{H�I��$�L��o+fIn�h�osp �o{ x0�ok0h@�os@pPH�[PH�X`I�|$I�D$fHn�fl�H�A��I��XD9�����I��$�L�{(t�H�����H���H�GH��H9��M����hL�����D��������foP�D�����H��L������2���L��H������D���H�L����D�����H����H9��RfHn�fl�H�qH�QH�rH�QH�QH�2I�H�xL��H��H�I��`H��`H)�H)�h�����H�A���|���I����9���Hc�L����H����������L���������I��H�@M�,�M��M��M�O�A�w�E1�H�����jH�� ���H��(���AWjH��������H�� ��tM���t_H�������f�M�O�jE1�H�����H�� ���AVH��(���H�����AWj�`��H�� ���t��u�I��I��M9��b���M�⋅�������������)������H�������E��D9���A9���A��D��M��)�E)�1�M)��fDH��D9��vH��H)�J�4H90�H�����9�u�A��A�)�E)�E���-���Hc�H�����L��1�L�H��H�@H��M�4�H��fD�BH������H�L9�u�H�NMc�L��L������L��L�����H���o��L�����L��L��K�IH���U��L������I�냵�F��a���1�H��tX1��$@I�<H9�s
H��H9σ�H��H9����AoAI�LI�LHc�H�L�H���v�����D�Ao$A$I�LI�LH��H9�u��z�5�xxH��R1�1�L�����谲��H���L������!�����������B�1����H��L��1�L�����p��L����Dž�������E1��<���A��E)�E�����A�L��M��I�@�����L���D�������������3D������L���H��H�����H��H����H�����������X�z���H���������H��D������L���H���tTH�AfHn�A���M���fHn�fl�H�A ���fl�H���	A��M�KL���������H��L������D��������H�����1�D�����L������H����5wx1�1�H��PL������D��������D�����H�����L������A��ƀ�����g���H�fHn�fl�H9����������I�H�xL��H��H�I��`H��`H)�H)�h�����H�A����H�����H���L�'L9��s���H�����L��L��(���D���I��L�������f.�H�I9�tDH��D�KP�K9H�SH�s�s0L�C@L��sH�sX�O���H�� ��t�H�����L���������H�����D���L���������H����I�L��H������D���L����H�xH�I��`H��H��`H)�H)�h�����H�I���D������F���H����������H����I�L��H������D���L����H�xH�I��`H��H��`H)�H)�h�����H����D���fo
:�M��L����A��D�����I��H������H�����H�H�xH�{H�I��$�L��o+h�osp �o{ x0�ok0fIn�h@�os@pPH�[PH�X`I�<$fHn�H�Gfl�I�$A��I��XD9���������I��$�L�{(t�H�����H���H�GH��H9��N����hL������D������v��fo
>�D�����H��L�������3���L��H������D���H�fHn�L����D�����H����fl�H9����I�H�xL��H��H�I��`H��`H)�H)�h�����H��
���I�H�xL��H��H�I��`H��`H)�H)�h�����H��R��H�����UH��AWI��1�AVA�ֺYAUI��ATSH��XdH�%(H�E�1����L���wI���XH���	M��PXM�mI�]PIDž`XfIn�I��hXfl�A�PX�xC�f��H��H��XK��\C�C�H�C�L9�u�E�uf��L��A�EIDž�XIDž�XA�@X�R��I�E(H���A����.E����I�]01�D��H�5eH������I�}0��A��H��H�PH��M�dPL����CI�t@L��D��A�������J��L��H���DH����L�e�E��L��d1��@��@L�����H��1�1�L���9H���7IDž�X1�H�U�dH+%(�|H��X[A\A]A^A_]�H�=ud�=��I�E0H���.���I�]0I���X�-I�}(�
-H���-�H�=(���I�E0H��u���fDI�E0뺸��q����������UH��AWAVAUI��ATSH��8dH�%(H�E�1�H�GPH�E�H��PXH�E�fDH�]�H���BH�[�H��ua��fDH�Njv�6K��I�GM�|�I;_H��Ic�H��H��H�HI�t�@�6\��A���H�����M����L��H����b��H�sI��D�~K��M��I�GM�D�H��I���H9��s���H���j����=w�]���L�E�H�u��`51��4L�E�H�u�I���H�C�1����H���Xb��I�GH�A����H�]�H����AH��H�U�H��XH�E�H9�����H�E�dH+%(uH��8[A\A]A^A_]��A��UH��AVAUATSH��H��L���XdH�%(H�E�1�M��tLL���mH���XL��I���qM��tI�}H��t
��*L����*H���X�B\Hǃ�XH���XL��hXL��PX�sL��Hǃ�X�@H��PXH�H�x�L�r�L9�tDH�O8H�GPfHn�H�O8H�O0fl�H�JH�G(�S��L��I�V(H�G(L�r�L9�u�L���@L���/?H����H�{(�*H�{0�*H���X�)H�{8��)H��H��P�$���@H��H��X��>L9�u�H�E�dH+%(u
H��[A\A]A^]����ff.���UH��H��dH�%(H�E�1�H��tH�E�dH+%(u��;���H�E�dH+%(u���e��D��UH��SH��dH�%(H�E�1�H��t'H�����H�E�dH+%(u%H��H�]������H�E�dH+%(uH�]������ff.���U�����H�5�H��SH��H��dH�%(H�E�1����f��YH�E�dH+%(uH�]������ff.���UH��H��dH�%(H�E�1�H��tH�E�dH+%(u�����H�E�dH+%(u���B��f���UH��AWI��AVAUA��ATL��YSH���YH��dH�%(H�E�1��b��H����D��L��H��I���������H��Y�H��u
�mDH��H�HD;h|H�H1�H�H��u�f�I�AFL�1@��uPL��L����U��I���XH�E�dH+%(uEH��L��[A\A]A^A_]�fDI�f�L��YAFL��Y�L�����E1���.��ff.���UH��SH��dH�%(H�E�1�@�wH��YH��t��f��_�]��H��H��u�H�E�dH+%(uH�]�������fD��UH��H��dH�%(H�E�H�����t.H��Y1�H��t ��JH�z9�}#H�z��HD�H�H��u�H�U�dH+%(u��H�����V��fD��UH��AVAUATSH��H�$H��dH�%(H�E�1�I��A���SH��Y1�H��t8D�PH�HA9�|
�nH�H��HD�H�H��u�H��t
D9c��E���L���wM���E���1�H����H�
�H��I�����H�������Y����H��H����D��L��H����������I��Y�H��u
�DH��H�HD;`|H�H1�H�H��u�f�H�CH�@��urI��YH���CS��L���XH�E�dH+%(��H��H��[A\A]A^]�fDH��H��t��t�L�5��/���H�f�I��YCI��Y��H�����H���@��1��@H�=qjxH��t:H��褁��H��uߋ5=hxH��H��[1��(���H�=AjxH��1������6���1�諁��H�$jxH����
��f.���UH��H��dH�%(H�E�1����tXH��Y1�H��tRf��PL�@9�|~3L�@��HD�I�H��u�H��t,H�E�dH+%(u4�H����H����H��H��u�H�E�dH+%(u�1������d��@��UH��AWAVAUI��ATA��SH��hdH�%(H�E�1����H���)I��A��H��H�PH��L�sPH��@O�7L��L��x����8L��I�4D��A�������`���H��x���I���19M����I��@\��t.H�E�dH+%(��H��hL��[A\A]A^A_]�f�M�L�L����7E1�H��L��D��������L��H���8H��tUL�m�E��L��Y1��@��@L�����1�1�L��L���V.I�?H�3�vH��A���+E���I���L���+E1��9�������f���UH��AWAVAUATSH��hL���XdH�%(H�E�1�M���-@��I��A��H��H�PH��L�kPH��@N�/L��L��x����7L��I�4D��A��������H��x���I����7M����I��@\��t/H�E�dH+%(��H��hL��[A\A]A^A_]�f.�M�L�L���R6E1�H��L��D������|���L��H���6H��tUL�m�E��L�)X1��@��@L���5��1�1�L��L����,I�?H�3�+uH��A���@*E���H���L���/*E1��8������f���UH��AUATSH��H��YdH�%(H�E�1�H��t%I��I��fDH��L��A��H���V��H��H��u�H�E�dH+%(uH��[A\A]]������UH��SH��dH�%(H�E�1�f�wH��YH��t��f�f�_�V��H��H��u�H�E�dH+%(uH�]������D��UH��AWA��AVAUD��ATI��SH��8�u�dH�%(H�E�1��=�wt7D��H��H�CL�4�I���H��t;S��H����(Idž�Ic�H��H�PM�t�@I�H��t}A���H�S|H�SE1�H�H��tcH��H�KD;yuހ=w��U�H��L��H�M����H�M�H�E�dH+%(�
H��H��8[A\A]A^A_]��'L��A���}�D��D�M�H�U��%H�U�D�M�H��I����� D�M�H�U�����H�U�D�M�H��I���vf�L�xH�@H�E��tI�FL��L��L�U��wL��L��L���&�����==
wD����H��H�CA��ĈH�E�dH+%(�*L�������K�D�H�M�I�DEI��H����R'H�}���&H�M�H������f���H��薶��H���&H���6���H�U�dH+%(��H��8[A\A]A^A_]�H��H�CM�,�I�����&L���p&I���� ����M��5ax1�1�H��S���K�D�L�U�I�DEI��L;SHt'L��L��L�U���L��H�}�諾�L���s&1��W���L��L�U��S��L�U�H�CH������UH��AWA��AVD��AUATSH��H��8�u�dH�%(H�E�1���D�u�H��L�$PI��N�l'PL���_2�=�wt@D��H��H�BH��L���M��t%E;~��L��H�E���%H�E�Hǀ�N�d#@I�$H��t}A��L�B|L�BE1�I�H��tkH��L�rE;~uހ=w�!�U�L��H���Ӵ��L���$I��L���2H�E�dH+%(��H��8L��[A\A]A^A_]�M��A�f��}�D��H�U�D�M�L�E��y"L�E�D�M�H��H�U�I����� H�U�D�M�L�E����L�E�D�M�H��H�U�I���Rf�L�pH�@I�E��tI�D$L��L��L�U��FI��H��L���[#�����=
w�U���H��L��H�B��È�#I�����D�}�K��I�GL�$�I��$��3$L����#I��$����fD�U�L��H���z���L���#I��H��������;����H��H�U�H�BL�$�I��$���#L���k#H�U�I��$��G����M��5^x1�1�H��P��D�}�L�U�K��I�GH��L;SHt(L��L��L�U���I��H�}�蟻�L���g#E1�����L��L�U��sP��L�U�H�CH��褾�@��UH��AWD��AVA��AUI��ATSH��(�u�dH�%(H�E�1���H��H�PL�d�PL���.�=�wt>K��I�GI�D�H���H��t%D;s��H��H�E��"H�E�Hǀ�K��I�GI�\�@H��u�K@H�SH��A9�HL�H�H��t0H�s�FA9�u݀=�wuL�U�L��H�u��ͱ��H�}���!H��L���I.H�E�dH+%(uyH��(H��[A\A]A^A_]��K��H�u�I�GI�\�H����"H�}��!H�u�H����D�U�H��L���J���H���r!H��H���u����������ff.����UH��AUL�oPATSH��L��H��dH�%(H�E�1���-1�1�H��H�s@A��K���L��I��� .M��t1�1�H�5OL����#��t<�K�5�[x1�1�H��5�{���H�E�dH+%(u&H��L��[A\A]]�fD1�1�L����!��u����Q����UH��H��H��H��dH�%(H�U�1ҀxtH�E�dH+%(u��"@H�E�dH+%(u��K"��fD��UH��AWAVI��AUATI��SH��H��(�NdH�%(H�E�1��F�M��E���H��L�,PI��N�|/PL���,�M��U�K�t,@A�L������L��I����,�C A��tA�D$�=MZxuNM��taI�VH�sA��L���u"�Å�uGL����H�E�dH+%(uEH��(��[A\A]A^A_]��H�51+xH���~����H�=41������������޺�ff.���UH��AWAVI��AUATI��SH��H��(�NdH�%(H�E�1��F�M��E���H��L�,PI��N�|/PL���{+�M��U�K�t,@L��A����L��I���+H�CH����H��vs�=)YxuRM����I�vH��L����Å���L���H�E�dH+%(��H��(��[A\A]A^A_]�@H�5	*xH���Y}������Zx��u�H�
*x�a�H�=n3�����Zx�W���f.���Zx���?���H�
�)x�`�H�=�2�u��H�C�cZx�	���f�H�=q31�������m���� ����3����UH��ATI��SH��H��dH�%(H�E�1��=�Wxu;H�sI��$HXH�S���H������H�U�dH+%(uH��[A\]�DH�5�(xH���}���貸�f���UH�=KH��H��H�VH�vdH�%(H�E�1�豛��H�E�dH+%(u�1���i��f���UH��H�=�JH��H��dH�%(H�U�H�VH�p 1��^���H�E�dH+%(u�1�����fD��UH��H��dH�%(H�E�1��=�VxuH�E�dH+%(u�1��f�H��H�5�'x�ф����躷�f.���UH��H��dH�%(H�E�1��={VxuH�E�dH+%(u�1��f�H��H�5�'x�������Z��f.���UH��H��dH�%(H�E�1��=VxuH�E�dH+%(u�1��f�H��H�5.'x��������f.���UH��H��dH�%(H�E�1��=�UxuH�E�dH+%(u�1��f�H��H�5�&x������蚶�f.���UH��AWAVAUATI��SH��H��(dH�%(H�E�1��=LUx��H�sI��$�X�C���fI��H���L�h E1�L�{A�~4�sI�>tJM��1�1�����H��H����L�����1�E��u3H�U�dH+%(��H��([A\A]A^A_]ÐI�~밸�DL���E��%B�E���fH��H��tI;�$�Xt1I��$�X�W1���H�5�%xH���������@�~4H�X H�uH�FH��H������H��t�H��H���L���1��B���DL�{L���D���I��H����ǀ�1�H���>L��I�����M����f�{�SuADž�I��`Aƅ�H�CI��$�XL��H�fHn�fHn�fl�A�T������Aƅ��H�5/GL���ϲ�t�H�5'GL��跲�uADž�1�H�5��L�����A��������:������5����#����UH��AWI��AVE1�AUATSH��H��H�vH���XdH�%(H�E�1��CdD�kI��H��tL�p �=�Rx��f�{tNA��A��ulM�����CL��L�l�ZAH�KL��M��D�KL��L�������S9�ux�H�E�dH+%(��H��1�[A\A]A^A_]�@�56RxH�
�9H��-1�������fDH�A#xL��H���N����D���f�H�K�5�QxH�-1���Ӌ���n���fDH�K�5�QxH��-1��請���F���豲���UH��AUI��ATSH��H��PXH��dH�%(H�E�1����H��YI��H��t)�H��PXL������H��I��D��H��H��u�H�E�dH+%(uH��L��[A\A]]��$��@��UH��H��dH�%(H�E�1�H�E�dH+%(u
�H��PX������@��UH��AWA��AVI��AUI��ATSH��H��PXH��dH�%(H�E�1�����H��YI��H��t-DH��PXD��L��L�����H��I��0C��H��H��u�H�E�dH+%(uH��L��[A\A]A^A_]��B��f���UH��AWAVAUATSH��H�$H��1�dH�%(H�E�H���XI��L�x A����|��Ox��~IE1�L�-�CA���L��L��H�vOx��N���1�D�I��误�H�H�D95[Ox�H�E�dH+%(u]H��H��[A\A]A^A_]�DL����1ɺL��L�����H���b���L��H�CL��1���=��Hc��A����0����UH��AWAVI��AUI��PXL�oPATI��SH��dH�%(H�E�1�L���0 A�M8�1�H��BL���֮�M�}�Hc�M��t)f.�I�L���dL��H��iA��I��H��u�L��I��X�5 M9�u�H�E�dH+%(uH��H��[A\A]A^A_]��j��f.���UH��H��H��H��H��dH�%(H�U�1�H��t/�P��u(H�E�dH+%(u;H�
��wH��p1����H�U�dH+%(uH�H(H�"B1���������UH��AVAUI��ATI��SH��H�:dH�%(H�E�1��7H�����AoD$H��H��@�LI�t$�L�pL���B��I���XH����MA�ą�t-H����:H�E�dH+%(uCH��D��[A\A]A^]�fDL�KL�L���5MxH�)1������A������fDUH��AWAVL��PXAUI��ATI��SH��H��8H�w0dH�%(H�E�1�H��PXI9�tPH�P��f.�H�B(H�P�I9�t3�������w�1�H�U�dH+%(�VH��8[A\A]A^A_]ÐH��H�u�D�{�?��A�}�H�u�H�E�H�P��@H�CH��H�E�������E�A��/�?I��hXH��H�E��LI��PXL�x�I9��qA������QI�� 1�軦�����;L���[���H�}�I���_M���8�E�I���XA���H��tPH��H�u��JI���XH�u�I���NM��tI�>H��t
�bL���ZI���X��8IDž�X1��8L��1��O5I���XH��H�����@4I���X�K����I�� H�5��葰�H��t1�H�5�>L���˯��M���XL�KL�M��t!A�V(�f����A�v(9�t
�B��r���v�I���XM���XL��L�U�L�M��)ML�U�L�M�L��I���XH�����L�M	�LD�L�HI���X��JL���E���7�E����L���h
������H�SH����A�E��uI���XL���,��L�������z����H�CH��H�E��H���XA��/��fDH�3H�U�L������I��H��teH�CH+L��IEI�E�������"L���7����DI�G(L�x�I9������H�}��I�u01�L���0��I��H����������������f.�A��/�f���H�[kernel.H3CH�kallsymsH3S H	���A��[�7���I��HX�{_��H�5��H���̸��_���H�}�H�5-1贸��G���I���XH�p H���d���H�E�dH+%(��H��8H��L��[A\A]A^A_]���@�E��c���@I�} L���������H�u�H�E�I���XH��@��(���L��L���е������H�E��E�����L���/��������%��D��UH��AWAVH������AUI��H�5ї��ATSH��H��XH���XdH�%(H�E�1�ƅ����H�������N������u	���Xt)1�H�U�dH+%(��H��X[A\A]A^A_]�f�L���h�I��H��t�L�5p;��L�����I��H��t�A�G*���<u�M�g-L��L�����t&H�5C;L�����tH�5m/L�����u�M�M���U���H��HX��]������������H�L������I�`���H��L�4PI��K�M��H������H�����H��������H������I���I9�tm1�L��#��H���cxH������H�5�.L������L������L�L������H�������;��L��L��H���e�����y���������������������X�c���������UH��H��dH�%(H�E�1�H�E�dH+%(u�1���ݦ�ff.�f���UH��AUATSH��L���XdH�%(H�E�1�M��tOH��L���DH���XL��I���HM��tI�<$H��t
�gL���_H���X��2Hǃ�XH�E�dH+%(uH��[A\A]]��6��fD��UH��AVAUI��ATSH��L���XH��YdH�%(H�E�1�M��tLL����CI���XL��I���nGM��tI�<$H��t
�L���I���X�'2IDž�XH��tWM��Y�)fDL��H���0��H���E��H���M��M��t(L��H���-7��I��I;�Yu�H���7��I��Y�H�E�dH+%(u
H��[A\A]A^]��/��ff.�@��U�H��AUATI��SH��H���XdH�%(H�E�1�L�j L������Å�~Aƅ�I��$�X��XH�E�dH+%(u
H����[A\A]]�詤�f���UH��SH��H���XdH�%(H�E�1�H�^ H�������~ƃ�H�U�dH+%(uH�]����L��ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���
��ff.�f���UH��ATI��SH��H�}�H�u�H�� H�U�H��H�M�dH�%(H�E�1������xXH�u�H��L����H��H��tAH�E�HE�I�t$(H�{ H�C迱��H���/1�H�U�dH+%(uH�� [A\]�D��������\��ff.����UH��AWAVAUATSH��H��(dH�%(H�E�H�G0���mH�5�w�H�,6H��HD�����I��A�����M����A����L���XH�E�H�E�H�E�����M��tLL���@H���XL��I���0DM��tI�<$H��t
�
L���x�
H���X��.Hǃ�X1���.L��1��m+H���XH��H�����@4H���X�AA�ƅ����=��w�"H�M�H�U�H��H�u��n�������H�u�L�}�L���XH��tL��L���������L���XL�u�M��t)A�T$(�����A�L$(9�t
�B��J���v�L���XH���XL��� CH���XH�����L��L�8M	�LD�L�pH���X��@L��A����-E��xL��H���z�
����H�}����L���/���H�E�dH+%(��H��(D��[A\A]A^A_]�f.�H�������������K�5�?x����6H�/�1��y�����fDH��L���E�������H�5Y�w�H�s�H��HD�衢��I�����f��5n?x1��H��Wy��H�}���%���H���XH���X��SH���	���H�H�U�H���XH�H	�H�����HD�H�A����L���XM��tLL����=H���XL��I���zAM��tI�<$H��t
��
L����
H���X�3,Hǃ�XA������v���DH���1��x���n���A���N���耟���U�YH��ATSH��dH�%(H�E�1�踰�H��tKH��H�Ǻ����I��H�5x����H�������xH�E�dH+%(uH��L��[A\]�f�H���؛�E1�����ff.���UH��H��dH�%(H�E�1����H��tH��H�E�dH+%(u��c���H�E�dH+%(uɸ�����蘞����UH��AWAVAUATSH��H�$H��8H����dH�%(H�E�1�H�=)�wHDž����H����1�����H��H��t����H�=�wE1�H���V1�1�H���������H�L����E1�H����L����L�$�L�����w�M���1��L����L���wH�
�0L���̷�L��蟘��7H�������)��H��H��t����H����I��M9���J�/�B��0��	w�H�zL���
���H��H�����8��H����N�*M�yL9�t�[��8"�:����5�;x�L��1�H��I����u��H����M9��z���E1�D����蓙�D����H�E�dH+%(��H��8D��[A\A]A^A_]�@H����N�(M�y�z���@H�=X�w�*���H�=B�w�����2����H�����57;x����1��H��.�u��H����D�����H���A������P���������U�YH��ATSH��dH�%(H�E�1��8��H��tVH��H�Ǻ����H�5���|��H���d�����x+H���X�H�5�.L�b L���a���-H���E��H���M��1�H�E�dH+%(u#H��H��[A\]�AƄ$�H���X�KO���D��@��UH��AWAVAUI��ATI��SH��H��x�oN0dH�%(H�E�1�H�F(�=�9x�x���H��p�����E1��C@��A���<��<���K�C��l�����H����h���L�,PI��O�|,PL�����h���K�t,@L�狕l���A����L��I����M���H�CHH�K H�SL��H�sAUL��p���P�CDAVPD�K@�
H�� H��H����H��L�������L���H���w&�oD1��#H�SH�sHH������L�������H�H�CH�����H�fHn�H�C fHnҺfl�H������)�������-��L��L��L������x6H�E�dH+%(ukH�e�1�[A\A]A^A_]�fDH����%L����H�=a1��|���L�������S(H�s,L�������U���@H�5Q	xH����a���0���������UH��AWAVAUI��ATI��SH��H��8dH�%(H�E�1��=�7x��A���<��<���KD�s��������H��L�,PI��O�|,PL���	K�t,@L��D�򋍬���A����L��I����	M����CH�K H��(E1�H�S�H�s�AUL��f��
S��jj��D���H�� H��H����H��L�������L���H���g$�nD1��#H�SH�s(H������L�������H�H�CH�����H�fHn�H�C fHnʺfl�H������)�������+��1�L��L������x7H�E�dH+%(uLH�e�1�[A\A]A^A_]��H����#L����H�=�1��rz���H�5axH���q_���Y����'�����UH��AWI��AVAUI��ATSH��(�VdH�%(H�E�1�D��K��M��I�DH�\�@�H��tH�C;P��t	H�[H��u�K��I�DI�T�H���I9�u	H����Ic�H��H�PH��M�tPH�U�L���yH�{A�G��K��H�U�I�DM�|�I;_H��H��I�t@�D!��K��H��I�DA��ň��H�E�dH+%(uqH��(L��[A\A]A^A_]�ffDH�[������=�v�J���H�U��z�1���H�U�H����*���H���x'��H�U�I�GH�Z���覕�fD��UH��AWAVAUATI��SH��H��(�ND�nH�U�dH�%(H�E�1����M�H��H�PH��L�tPL�|@L����M�E1�D��L��H��賆��L��I����A�L$A�T$���U�H�4��M�L�,pI��N�t+PL����M��U�J�t+@A�H���c���L��I���8�=�3x�cA�uA9t$t|A�UH�=-1���w��L��1�H������L���4�A�L$A�T$���U�H�4��M�L�,pI��N�t+PL���h�M��U�J�t+@H��A��υ��L��I���M��tH�߹L��1�蝃��L����A�L$A�T$���U�H�4��M�L�<pI��N�t;PL����M��U�J�t;@H��A��`���L��H���5A�L$f��
����H��tpM��tkH�E���L��H��H�P���xQE1�H���6�L���.�H�E�dH+%(uEH��(D��[A\A]A^A_]�DH�5�xL���_�����@H�=�1�A������lv����5��D��UH��AWAVAUI��ATSH��H��(�ND�fdH�%(H�E�1����M�H��H�PH��L�tPL�|@L����M�E1�D��L��H���G���L��I���\�=�1xu[M��t�=M~wt5A�D$ L���7�H�E�dH+%(uAH��(1�[A\A]A^A_]���L��1�H���΁���@H�5yxL���y^����B��f���UH��AWAVAUATSH��(dH�%(H�E�1��>w�H��H��I��H��Hc�H�>�������H�U�dH+%(�oH��([A\A]A^A_]Ð�=�0x�1����H�VH�q H�=3$1���t��1��fDH�E�dH+%(�H��(H��[A\A]A^A_]����H�E�dH+%(��H��(H��[A\A]A^A_]����H�E�dH+%(��H��(H��[A\A]A^A_]鏷
��=�/x�+H�sI��$HXH�S�ƪH�����������H�E�dH+%(�LH��(H��[A\A]A^A_]�����=�/x����H�5�xH���^��1����DH�E�dH+%(��H��(H��[A\A]A^A_]�?����H�VH�vH�=�"1��bs��1��8���H�E�dH+%(��H��(H��[A\A]A^A_]�����ND�n���M�H��H�PH��L�tPL�|@L���
�M�E1�D��L��L���9���L��I���N�=�.x�M��t�=;{w�A�E L���"�1����H�E�dH+%(��H��(H��[A\A]A^A_]�����=..x�x���H�5\�wH���<\��1��2���D�=.x�P���H�54�wH���\��1��
���DH�E�dH+%(uxH��(H��[A\A]A^A_]��H�5�wH���S�����@H�5�wH���	]��1����f�H�5��wH���Z�����@�L��1�L����}������l��ff.����UH��AWAVAUATI��SH��H��xdH�%(H�E�1�����I��H���YH�L�m�M�<$L��H��x�������H��x���L��L���9��~�x���E�AF�E�A�F(H�}��w1H�M�I�H�E�I�FH��t#�Q(�fD����q(9�t
�B��r���v�I�Nf�L��AF0����oKhH�CL��E�|$2M�$$)�`���H��x����2���A��L��L��L��x���L���f��fIn�E�AFX�E�A�FhH�}���0H�M�fo�`���I�F@H�E�H��I�FPt%�Q(������q(9�t
�B��r���v�I�NHL��ANp����H�C`I���H�E�dH+%(uH��xL��[A\A]A^A_]�覌�fD��UH��AWAVAUATSH��H��x���dH�%(H�E�H���H��h���H�����H��X���tH��h���H��H��X���H��h�����H�H���ٛ�H��`���H����H����E1�1�H�]��H��X���H�@H��L�,�H��`���H��H�PM�eL�<�H��x���H�H��p������H��p���L��H�����E�fIn�H�}�E�A�GhAGX�0/H�u�I�G@H�E�I�GPH��t#�V(�fD����~(9�t
�B��z���v�I�wHf��H��AOp�s���H��x���M�eH��H�H��p������H��p���L��H���T��E�fIn�H�}�E�A�G(AG�.H�u�I�H�E�I�GH��t!�V(�@����~(9�t
�B��z���v�I�wf��H��AW0����I�EH��h���I���A�FI��H;�����H�E�dH+%(uH��`���H�Ĉ[A\A]A^A_]��\��ff.����UH��AWAVAUATSH��(L�E�D�}L�M�dH�%(H�E�1�H���DI��H��I��I��H���P���=�v��I�F(H���0tBH�E�dH+%(�D�}L�M�H��L��L�E�H�e�L��L��[A\A]A^A_]�|���@H���t�H��t�E1�E��H��L��L��H�=n����i�	��t�H�U�dH+%(��H�e�[A\A]A^A_]�H��H��L��L��AWL�M�L��L�E�����ZY��u�I�V(H�Ҁ�0u�H���t�H��t�H�E�dH+%(u3H�e�E��H��L��[L��A\E1�A]H�=���A^A_]���	���T����Ĉ�@��UH��AWL�HAVL��HXAUI��ATI��SH��dH�%(H�E�1�I�H��u�A�H���8��H��H��t0H�{L��A�Յ�t�H�U�dH+%(u H��[A\A]A^A_]�@I��XM9�u�1����.��ff.���UH��AWAVI��AUL�oHATI��SH��H��(dH�%(H�E�1�H��HXH�E�M�}M��u�Kf�L�����I��H��t2I�L��Ӆ�t�H�U�dH+%(��H��([A\A]A^A_]�H�E�I��XI9�u�M��YM��t_DI��HXM�uHH�E�M�>M��u�'�L�����I��H��tI�L��Ӆ�t�끐I��XL9u�u�L������I��H��u�1��_����
��f.���UH��H��dH�%(H�E�1���x1Hc�H;��Xs%H���X��H�U�dH+%(u��f.��������褆�@��UH��AWAVAUATSH��(�U�dH�%(H�E�1��E��������H��A��A��Lc�L;��X��H���XF�,�A��H��L�4PI��N�|3PL���)��U�H��J�t3@A�D���w��L��H���e�H��tWD�cH����1�H�U�dH+%(uHH��([A\A]A^A_]�@H���XL�EĹL��H���X�]���X�����밸���薅�fD��UH��SH��dH�%(H�E�1�H��tH��HXH����:��H��H���%����H�U�dH+%(uH�]����6��fD��UH��SH��dH�%(H�E�1�H��tH��HXH���;��H��H���œ���H�U�dH+%(uH�]����ք�fD��UH��H��dH�%(H�E�1�H��t H�E�dH+%(u$H��HX��d:��@H�E�dH+%(u�1���x�����UH��ATSH��L���XdH�%(H�E�1�H��H���XM��tLH��L������tH�U�dH+%(uFH��[A\]�fDH��HX�l9��H�5�wH��轒�u	1��DI�$H���X1���̃�ff.����UH��AVAUATA��SH�� dH�%(H�E�1�� t)H���XI����H��t\��v?����wH9�A��A��H�E�dH+%(��H�� D��[A\A]A^]�f���t�H9�A��A�����L���XH��H���XM��t�L��H�U��H�Uȅ�tI���X�g���I��HXH�U��H8��H�5�vH��虑�H�Uȅ�t�I�I���X�.���譂�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u
�H��PX�)����d��@��UH��H��dH�%(H�E�1�H�E�dH+%(u�H��PX1�����"��f���UH��AVAUI��H�U�ATI��SH��H�6H���XdH�%(H�E�1��%)H��H��t,L�u�L�����tMH�U�1��z4I�EH�Ct)I�$H��-H�E�dH+%(urH��H��[A\A]A^]�f�HH+B���L�����u�L�����u�L������u�L���TH�UЄ�t1���H�B H���i����+��ff.���UH��AWAVL��PXAUATSH��(H�U�dH�%(H�E�H��PXI9�tgH��I��L�x�E1�f.�L��H�U�H��A�ԅ������DE�I�G(L�x�I9�u�H�E�dH+%(u!H��(D��[A\A]A^A_]�f.�E1����v��fD��UH��H��dH�%(H�E�1�H�E�dH+%(u
H���X��%�4��@��UH��AUATI��SH��H��dH�%(H�E�H���XH��tXH��tI9�r�L;��XrL;��Xs&1�H�U�dH+%(�H��[A\A]]�fDL;��X����@L�m�H���XH�5�L���'H����H�U�H�@�z4uHH+BH���XH���XL��H�5��'H�U�H�@�z4uHH+BH���XH���XL��H�5��Q'H�U�H�@�z4uHH+BH���XH���XL��H�5o�'H�U�H�@�z4uHH+BH���XH���X�����Hǃ�X�����~�f.����UH��SH��L��H��dH�%(H�E�1�H�3H�SH�KH�C����C(H�C 1�f�C4H�E�dH+%(uH�]����;~�ff.���UH��AWAVAUATSH��H�$H��H�ED�mL�e H����H�E(H�����8H����H����H����L��x�D����H����dH�%(H�E�1����H�����H�5'L��H����{�A����}H�5�rL��A��8��t=�	H�5�rL���{�t%�H�5�rL���{��D�������DE�H�5jrL�����H�5�rL�牅���N{���Dž��A�����H����D�k0�C,H������I��H��tE��t
������E���3��������H��x�H����L������I��M����H����H����H�CL��H�H�H�CH����H�C�Ї�������C(H�C 1�f�C4��t�C4����uAƆ�L���%I����|�M���L����%L����L���������L��L���K���L���Ç��H�E�dH+%(��H�e�H��[A\A]A^A_]�fDL�����I��H��tL��M����L����H����H������HDž��I��������H�5�pL���y��6���H�5�pL�����������D	�A	lj�������f��H�5�L��E1��9y�A���a���fDL����M��hXL����I��PX1�L������L��I���F�M������A��$�����I��$�L�����A��������/L�����HDžp�I��H��tH���(}�H��p�H�=�
�E��I��H�������H���}�H�5�
L��H��h��Vx���H��h�H���K���H��p�H�=�
H�DH��p��߅�H����H��H��h��|�H��p�L��h�H�tH����AVL�����1�AWL�<
�L�����AXAY������H�5�L���w������H�=	
�H��H�=
H��`��5��H��`�H���r���H��X�H���b���H����{�H��X�H��P���{�L��P�H��E����������*���H��h�����E�A��a�+A�r� A�m�H����	H��p�A�t	Hc�H�H�H������H��L�����AVL�,�L��P1���X�Q���`�角�H��0���fDH��L������L���L��A����1��f���E����L���h�H���t�1�����f�H��p�����H��H��p�M��1�AV��L����L��L�S��^_���H�5���L��H��P�L��h�D�����u�L��h�H��P�H�5����t8D����A��x�����A�8�����A�6�z����H�z��}����H���p����v�f.���UH��AUI���ATI��SH��dH�%(H�E�1����H�H���H��H�X��H��H��t4L�(L��H�@H�@H�@�
����C(H�C 1�f�C4H�E�dH+%(uH��H��[A\A]]��Jv�f.���UH��H��H�W dH�%(H�E�1������uH�U�dH+%(u%��fDH�G@H�����H�@@H9��X������u�ff.���UH��H��dH�%(H�E�H�G H��t&�����t�H��H�U�dH+%(u
��@1����u�ff.�@��UH��H��H�W dH�%(H�E�1�����t$H��1�H��t�	H�5	�ts���H�U�dH+%(u���	u�f���UH��SH��H�W dH�%(H�E�1�����t-H��1�H��t�H�5`H���s�¸��uH�U�dH+%(u!H�]��úH�5<H����r������pt���U1�H��H��dH�%(H�E�H�G H��t
�����H�E�dH+%(uɉ���*t�f.���UH��H��dH�%(H�E�H�G H�@XH����H�U�dH+%(u����s���UH��SH��H��dH�%(H�E�G(H� ���H�E�dH+%(u
H��H�]���kp��s�fD��UH��SH��dH�%(H�E�1�H��t(�W(H�����J�9�r����K(9�t�ƒ��u�H�E�dH+%(u4H�]���f���u�H�{ �C(� ��H�E�dH+%(u
H��H�]����o��r�ff.�@��UH��H��dH�%(H�E�H�G H�@`H��tH�@H�H�E�dH+%(u���r�ff.�f���UH��SH��H��dH�%(H�E�H�G H�xX����H��tH�@ H�CH�E�dH+%(uH�]����Or�ff.�@��UH��AUATSH��H��HL�g dH�%(H�E�1�L��M��$ �v����t%1�H�U�dH+%(�H��H[A\A]]�DH��L��������xVu�L���t�D�%�xH��H��
vI�|�H�5���v����L��H�$�D��1���uJ��������x���A��$�tNH�]�I��$�H���̱���5JxI��1�L��H�3��-J���5+xH�L�1��J��띋5xL��1�H��I����M��K�H�/�D����I���`�����p���UH��AVI��AUATSH��H��@L�g dH�%(H�E�1�L��M��$ �u����t0H�E�dH+%(�0H�{ H��@L��[A\A]A^]�E���DH��L���u����xnu�L���7s�D�%DxH��H��
vI�|�H�52�����L��H���D��1���I��H�E�dH+%(��H��@1�[A\A]A^]�A��$�tNH�]�I��$�H���D����5�xI��1�L��H����H���5�xH���1��H��녋5�xL��1�H���nH����M��K�H���D���RH���H����Xo����UH��AWAVAUI��ATI��SH��H��HL�w dH�%(H�E�1�L��M�� �t����t<H�[ H��萹��H�E�dH+%(�0H��HL��L��H��[A\A]A^A_]�Ѷ���H��L��������xpu�L���q�D�%�
xH��H��
vI�|�H�5���f}���L��H��D��1���eG��H�E�dH+%(��H��H1�[A\A]A^A_]�A���tMH�]�I���H��褮���5"
xI��1�L��H���G���5
xH�$�1���F��녋5�xL���1�H����F����M���K�H��D���F���H����m����UH��AVAUATI��SH��H��PL�o dH�%(H�E�1�L��M�� �er����tAH�[ H�����H�U�L��H���V���H�U�dH+%(�H��P[A\A]A^]�fDH��L���5����xSu�L���o�D�%xH��H��
vI�|�H�5����{���L��H�t�D��1����E��1��x���A���tRH�]�I���H���!����5�xI��1�L��H����E���5�xH���1��iE��1������5`xL��1�H�e�FE����M��K�H��D���*E��1������.l�ff.���U�8H��ATSH��L�g dH�%(H�E�1�M��tA��$�H�H���H��H���H��H��t�@(L���Nw��H�C H�E�dH+%(uH��H��[A\]��k�f.���UH��H��H��H��H�p H�dH�%(H�U�1�L�HL�@1�H����RH����Ej�H�U�dH+%(u�H���-k�ff.�f���UH��H��AUATSH��H��Hc5�WwdH�%(H�E�1�H��FH�H��H��H%�H)�H���H9�tH��H��$�H9�u��H)�H����I��H�
�SH��tH�B H��tH�� H��tG�=	Vwt>L�%9,��uEL��H��1��ai�H�H�U�dH+%(uCH�e�[A\A]]�DH���L�%�+��t�L��L��1�豌L���@H�L��b����j����UH��AWAVAUATSH��H��(H�U�dH�%(H�E�1�H����I��H� @���H����L��A��H��H��1�I���h�/VwH��A�čBH�H��H��H%�H)�H���H9�tH��H��$�H9�u��H)�H����I�E H��H�
8RH��tH�� H�����=�Tw��L�-�*����L��H��1���g�L��A�E����H��H��1���g�D�H�H�U�dH+%(�jH�e�[A\A]A^A_]�E1�����E������[t�����������t0�L�-*Hc�1�H�}�L���؊H�M��>����H��)�H��1��"g�L��A�@H�M�H�y�H��1���f�A�����fDH�Z�H��1�I����f�uTwH��A�čBH�H��H��H%�H)�H���H9�tH��H��$�H9�u��H)�H��u:H��E1�H�
�P�h����H����T���@H�L�����DH�L���Cg���UH��AVAUATSH��dH�%(H�E�1�H����L�w H��I��I��M��tCA�����t8H�HH�51��u�u$H�C@H��tH�@@H��tH���XH��HE�@L��A���t*A�����A�����tr�{4uH3H+sH+sH�E�dH+%(uhH��M��L��L��[A�A\�A]A^]�%ODH��gwH�U�dH+%(u(H��[A\A]A^]�DI���H+s��
f�ff.�f���UH��AWE1�AVAUATSH��(dH�%(H�E�1�H����L�W H��M����E���I��I��I��E��t<H�HH�5��L�U��gt�L�U���u H�C@H��tH�@@H��tH���XH��HE�L��A���t(A�����E�����{4uH3H+sH+sA�1�M��L��E1���MH9�fwH�E�I��tL��H�v}L��1���c�A��H�}��ZMH�E�dH+%(u7H��(D��[A\A]A^A_]�f�H+s�f.�I��j����d�ff.�@��UH��SH��H��dH�%(H�E�1��_�
�CH�E�dH+%(uH�]����Kd�ff.���UH��AUI��ATSH��H��L�g dH�%(H�E�1�M��tAA��$���t5H�HH�5>���r�u!H�C@H��tH�@@H��tH���XH��HEؐL��A��$�t+A��$�u?A��$���t;�{4uL+L+kL��H+CH�U�dH+%(u"H��[A\A]]�DH+C��f�I�$���ac���UH��H��H��dH�%(H�U�H�W ���tF���u&�����t,HGH�U�dH+%(u7����4u"H��DH+��4u�HH+G��f�HG���b�D��UH��H��H�dH�%(H�E�H�F�4uH+GH�1�H9�rH;G��H�E�dH+%(uɉ���}b�ff.�f���UH��H��dH�%(H�E�H�G H��t�����tH�G8H�U�dH+%(u
���1����b�ff.�@��UH��H��dH�%(H�E�H�G H��t&�����tH�G8H�U�dH+%(u#����5�xH���1�1��:��1����a�f���UH��H��dH�%(H�E�H�G H��t.�����t$H�G@H��t1H�U�dH+%(u<��f.��5>xH��1�1��*:���5(xH�-�1�1��:��1���a�f.����UH��ATSH��L�&H�dH�%(H�E�1�I�D$ H��H�C H���o�uL9�t
H�L)�A+$D�H�U�dH+%(u	H��[A\]��`�ff.�f���UH��AWAVI��AUI��ATSH�_H��H��L�f dH�%(H�E�1��V�� M�}�q�H����H�A�U(H������A�M(9�t
�B��J���v�I�L�oL��H��u�"fDH��H�PH�HL;:sH�HH�H��u�f�H�L��GH�9��A�F\M��tA��$�����I�~PH��tPA�F\A9F`����A�U(H�4�����A�M(9�t
�B��J���v�L�.I�~P�H�
T���A�v\�j�E1�H����H�E�dH+%(��H��D��[A\A]A^A_]�L������H��tDI�~PL�pH���_�����D�$Ic�H���@Y�H��H��t,I�FPA�F\E�f`�:����5�wH���1�1��7������E1��I�FPD��A��H�<���E;f\r�I�~P臹
1�A�F`A���+����~^�ff.���UH��AVL�wAUI��ATI��L��SH�� dH�%(H�E�1��<�M9l$H��L���)�H��u���H�����H����L;hu�L��H��H�E����H�E�H�H�x�R�H�}��Z�I�D$PH��t;A�T$\��t1��f�I�D$PH�<�H����A;\$\r�I�|$P萸
A�D$`A�l$\H�E�dH+%(u%H�� L��[A\A]A^]���I�D$H�)����U]�L��1��K�1�H�%ff.�@��UH��H��dH�%(H�E�1���H����H�U�dH+%(u����\�@��UH��ATI���xSH��dH�%(H�E�1�蕷
H��H��t2�@XH�x�m�H�L�c@H�CH�C\H�CPH�E�dH+%(uH��H��[A\]��k\�ff.���UH��H��dH�%(H�E�1�H��t �WX�����OX9�t
�B��J���v�H�E�dH+%(u�H����\����UH��AVAUATSH��dH�%(H�E�1�H��t"�WXH�����J�9�r����KX9�t.�ƒ��u�H�E�dH+%(��H��[A\A]A^]����u�L�sL����H�CPH��t6�S\��tE1��H�CPJ�<�I�����D;c\r�H�{P�;�
�C`H���9�I��H��tEH�����I���@L��M�����I��H��L����M�$$I�|$�i�L���W�M��u�L���D�H���l�	H�E�dH+%(uH��H��[A\A]A^]�W��Z�@��UH��AWAVL�wAUI��ATI��SH��L��H��dH�%(H�E�1���H���o�H��tZH���DH����H��H��t@H�{L��A��A�Dž�t�L�����H�E�dH+%(uH��D��[A\A]A^A_]�fDE1����Z�fD��UH��AWAVI��AUI��ATI��SH��(dH�%(H�E�1�H�GH��H�E����A�D$\L��E���H��taH��I���c�H���fDH��tFH��I���H�H��I�L��A�Մ�t�L��L���l�M�?I����L���(V�A�l$\H��u�I�D$PH��t
A�T$\9U�u)H�E�dH+%(uXH�}�H��([A\A]A^A_]�s���t%1��
�I�D$PH�<�H���^�A;\$\r�I�|$P�г
A�D$`���X�ff.�f���UH��AVL�wAUI��ATI��SH��L��H��dH�%(H�E�1����H�fDH��tH�CL; s2H�[H��u�L����H�E�dH+%(u{H��1�[A\A]A^]�L;`r
H�[�@L�����H�[H��t�H�������x�M��tI�]�{4uLcL+#H�E�dH+%(uH��L��H��[A\A]A^]����W�f���UH��AWI��AVAUATI��SH��H��(dH�%(H�E�1�H�GH��H�E����H����I��H�����I�^L��H����I��H��tqH��H�����tbM��t)H��t �S(�����s(9�t
�B��r���v�I�$H�}���H�E�dH+%(u5H��(L��[A\A]A^A_]�f.�L����I��H���d���E1����V�f���UH��AVAUI��ATSH��H��H�~L�fdH�%(H�E�1�L;'rL;gr^H��t7L�sL�����H��H��tH�CL; szH�[H��u�L����I�E������7f�L�����H�{I�}H��t�M�e�4tQM�e L���E�H��I�E�H�U�dH+%(u5H��[A\A]A^]��L;`r�H�[�i���f�LgL+'���U�f���UH��AWAVAUATI��SH��H��(dH�%(H�E�1�H�GH��H�E����H����H����I��E1��DL���0�I��H��ttM�wH���L��1���NT�L��L��Hc���H�I݃='�w~�I�~ L���d��H�gt�L��H��1��T�L��H�H�I���I��H��u�H�}���H�E�dH+%(uH��(L��[A\A]A^A_]�E1����T���UH��AWAVI��AUATSH��H��8dH�%(H�E�1��q.��H�E�I�FH��H�E��}�I�L�+H��tBE1��DI��L;*��H�@H��tH�PL;jr�H�@H��u�M������ �e�H��H����H��S(�f�����K(9�t
�B��J���v�I�H�_L��H��u�#�H��H�PH�HL;*sH�HH�H��u�f�H�L��1�GH�9���H�}���H�E�dH+%(��H��8��[A\A]A^A_]���S�I��H����H�I�7� I�GH�u��d�H�u�H��H���XH�A�W(�fD���E�G(9�t�B�D�B���v�I�L�M��H��u
�!DH��H�PL�@H;2sL�@I�H��u�f��H�L��OI�8����=��w~���v����L�����I�}H�GH9C��D���L���[O�M����L��M��M���4�H�KI��I�GH9���5N�w��~,�
?�v���/H�C H�l��H���1��+��L��L�����I�}H�M�}H9�����H�GH9C�d������I��H���H�s� H�0I�EH��H�u�H+IO�(c�H��H����H�H�u�A�W(�����E�G(9�t�B�D�B���v�I�L�M��H��u
�!DH��H�PL�@H;2sL�@I�H��u�f��H�L��WI�8����=3�w~�'�v����L�����I�}���fDH�a��1��)��H�u�H���i�I�H�u��\����L���O��I�}�F��L���M�L�+���fDH�u�L���$�����H�u�L�����h����P���������UH��AWAVL�vAUI��L��ATSH��H��dH�%(H�E�1��H���B�H����I���@@1�H��L��裰	�Å�u@L��L�����Å�u/L���t��L����I��H��tDI�|$���I��H��u���L���u�H�E�dH+%(uH����[A\A]A^A_]�D1����O����UH��AUL�oATI��SH��L��H��dH�%(H�E�1�访H�H��tH�CL; s2H�[H��u�L����1�H�U�dH+%(u.H��[A\A]]�DL;`r
H�[�@L��谿H�C���O�D��UH��H��dH�%(H�E�1�H�E�dH+%(u�w\H�PH�
������Y��N����UH��AWI��AVAUATSH��H��8H�}�H�u�dH�%(H�E�1�H�GH��H�E�设H�[HH��tH�C L��H���"]�taH�E�L�hP�@\M����H�E�E1�D�`\�M9�s/K�4H�}�H��M�|�I�G H����\�xGtML�sM9�r�M��tO1�H�}�脾H�E�dH+%(�IH��8H��[A\A]A^A_]��I���L��M��u��fDH�}����I��H��u�DL���@��I��H��t�I�]H�u�H�C H���0\�u�H�E�H�XH�b����H�<��^�H��H��t�L�}�L���ǽL����H�M��A\H�YPH�ωA`�	��I��H��t@�I�HH��t�Q(�f�����q(9�t
�z��r���v�H�L��H�����I��H��u�H�]�H�
����s\H�{P��W�L�}�L���L���ѼL�kP�N����L���UH��SH��H��dH�%(H�E�1��\��H��tGH���f����H��H��t3H;_u����H��t#H�@H�U�dH+%(uH�]���f.�1����L����UH��ATL�gSH��L��H��dH�%(H�E�1��ӼH������H��t=H��H���{��H��t-H�SH�pH�JH�6H��tH9�s�H�rH��H���N��H��u�H�E�dH+%(uH��L��[A\]�ʼ�eK�D��UH��AWI��AVI��AUL�m�ATfIn�SH�_fl�H��H��8dH�%(H�E�1�)E��Y�I�H���mI�1��fDH��H;
s%H�@H��tH�PH;Jr�H�@H��u�H���3H�FI�H98�"H���Z�L�����H��H��u*�u�H9��7I�GH���H��H��H��tML�cI�WI�$H9�r�I�7I�L$H9�s�H9�r�H9���I�GI�H��H)�H�I�G���H��H��u�H�]�E1�L9��fH�H�CfHn�fl�H�BH�E��u&��H�H�CfHn�fl�H�BH�H�{�E��H���F�H�]�L9�u�M��t5�E����L������DH���8�L��L����A��H�E�dH+%(�H��8D��[A\A]A^A_]�D��Z�H��H�E���L���!��H�U�H�BH����I�$H�HH�E�L�*H�BH�U�H�I�T$I�GH�I+I�I�G�k���H�sL���\�H�{A���P��H���E�H�]�L9������M���
����3���L��L���"�A�����L��E1�E1����H�]�L9��l�������H���RE�H�]�A��L9��L���A������_H�ff.�@��UH��ATL�gSH��L��H��dH�%(H�E�1��c�H�����H��t	H�x����H�E�dH+%(uH��L��[A\]鎸��G�f���UH��S��H��dH�%(H�E�1���H�<�肢
H��tf�XH�U�dH+%(uH�]����G�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�� D��KG�ff.���UH��H��dH�%(H�E�1�f�?��H�U�dH+%(u���G����UI��H��SH��H��dH�%(H�E�1���x����@����H�L9D�t@��f���u�H�E�dH+%(uy�5��wH�]�1�1��H�
3�H����w���f9�rf�;H�E�dH+%(u9H�]����׃�H�K)���H��Hc�H�|�H��H�4�B���x���+F�ff.���UH��H��D�dH�%(H�E�1�fD;Gt*D��Mc���f�J�t�H�E�dH+%(u7���H�E�dH+%(u�5��wH�
D�1�1��H�&�����E�ff.���UH��H��dH�%(H�E�1��f��t-��f���H�T�H�D�H�E�dH+%(u&�H���f��5.�wH���H�
��1����1����E�ff.����UH��H��dH�%(H�E�1��f��t��H�H�D�H�U�dH+%(u��f�1�����D����UH�=Y�H��H��dH�%(H�E�1���'��H�E�dH+%(u�1���D���UH�=�H��H��dH�%(H�E�1��'��H�E�dH+%(u�1���AD���UH�=��H��H��dH�%(H�E�1��I'��H�E�dH+%(u�1���D���UH�=��H��H��dH�%(H�E�1��	'��H�E�dH+%(u�1���C���UH�=Y�H��H��dH�%(H�E�1���&��H�E�dH+%(u�1���C���UH��AWAVI��AUATI��SH��H��8H�U�D��dH�%(H�E�1�H���\L�PM���LM�j(M+j E1�1�O�|+0A������"�L��L�U�L�]��BN�L�]�L�U�H���I����H�E�M�qA�0M�yI�AI�A M����K�1M��I�t$L�M�E�l$H���\I��H�xL���
L�M�H��I���IA(H���\H�8��H�PL�
L�H�5W�wL��1�H�$���=��1�H�U�dH+%(��H��8[A\A]A^A_]�f�I�B I�y0L��L�]�L�M�M�u0I�t0�<�L�M�L�]�M�i(�(���fDM�{0E1�1�A������"�L��L�]��M�L�]�H���I��tYH�E�M�qA�0M�yI�AI�A ����L�����L��L���mI�5k�w1�1�H���W������������5K�wH���1�1��7�����@A���UH��H��dH�%(H�E�1��=�wu$1�H�=���>$��H�E�dH+%(u�1��H��H�5�w������@�f���UH��H��dH�%(H�E�1��=��wu$1�H�=X���#��H�E�dH+%(u�1��H��H�5��w詍���@�f���UH��H��dH�%(H�E�1��=K�wu$1�H�=���~#��H�E�dH+%(u�1��H��H�5V�w蹌���"@�f���UH��H��dH�%(H�E�1��=��wu$1�H�=���#��H�E�dH+%(u�1��H��H�5��w�Y�����?�f���UH��H��dH�%(H�E�1��=��wu$1�H�=8��"��H�E�dH+%(u�1��H��H�5��w�i
�����b?�f���UH��H��dH�%(H�E�1��=+�wu$1�H�=���^"��H�E�dH+%(u�1��H��H�56�w�Y	�����?�f���UH��H��dH�%(H�E�1��=��wu$1�H�=x��!��H�E�dH+%(u�1��H��H�5֮w虼�����>�f���UH��H��dH�%(H�E�H�GH�H�GH�GH�H�GH�E�dH+%(u���[>�ff.���UH��H��dH�%(H�E�H�GH��H�H�wH��t"1�1�H�@H��H�AH�H�A�BH��H9�r�H�E�dH+%(u����=�ff.����UH��H��dH�%(H�E�H�GH�H�GH�E�dH+%(u���=�fD��UH��H��dH�%(H�E�H�GH�H�G�GȉG�GȉGH�GH�H�GH�G H�H�G H�G(H�H�G(H�E�dH+%(u���5=�D��UH��H��dH�%(H�E�H�GH�H�GH�GH�H�GH�GH�H�G�G ȉG �G$ȉG$�G(ȉG(H�E�dH+%(u����<����UH��H��dH�%(H�E��GȉGH�E�dH+%(u���<�f���UH��SH��H��dH�%(H�E�1��=G�wu(H�E�dH+%(u,H��H�]������H�5Q�w�
�K����<����UH��H��dH�%(H�E�H�GH�H��H�U�dH+%(u
�H���p�`+����;�ff.���UH��H��dH�%(H�E��GȉG�GH�U�dH+%(u
�H���p��+���z;�f.���UH��H���OdH�%(H�U�H�Wf��f�OH�H�W�Wf��f�W@��uH�E�dH+%(u>��fD����H��H�TH��H�|H�U�dH+%(u�P�H�4)��r*����:�ff.�f���UA��H��H��L�GdH�%(H�E��GL��H�H�wȉG�GȉGM��t8H�G1�H�H��H��H�H�P�H�P�H�H�P�H9�r�M��A�LE�E��uH�E�dH+%(u,��I��I��H�E�dH+%(u�wL��D)��)���:�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�wH��Ƀ��e)����9�UH��AWAVAUL�o0ATI��SH��H��dH�%(H�E�1��(���~E�A���~E�A��A��HcC@I�|�H��tH�s8�[A�HcC@I�D��
p�wH�C`1�1�H�s8D�H��H��HCXH�S`D��H�CXI��D���hD�H����~HcS@H�K`H�CHI�D�H�SX�C@H�A��$�[H�KPu81�H�U�dH+%(u`H��[A\A]A^A_]�A�A��=����I��$�[I��$�[�fD�5��wH�x�1�1��z����L�����z8�f.���UH��H��dH�%(H�E�1�H�E�dH+%(u�鐱�;8�ff.�UH��AVAUI��ATSH��H��([dH�%(H�E�1�H��8\H�=����L���H9xH�9H�
��H9HP��L�5���L9pX�_��@
���	��H
������D
������L
����I��([H�H9�t#�1�f��@;H�E�H9�u��tA��\��u:L���J'��X
����H�E�dH+%(�{H��[A\A]A^]�@H�=Y�1����H�=�1���^���D��	H�=;�1����2����H�=�1����
���DH�=�1�����DH�E�dH+%(��H��H�=�1�[A\A]A^]�{H���H����H����H���H���s�����	H�=e�1��6�Z����H�����	H�H����f��H*�H����f���H*��^�f/8�����Yz
H�=����
I��8\����D�������������H�=��1��
I��8\���f�H�у�f�H��H	��H*��X�H���i���H��H��f��H���H	��H*��X��Q���DH�u�H�=ʹ�E��
�}�H���H�
L&HEȋ�	H���1�H�=ȴ�
I��8\L9pX���������D��	H�=C�1���	I��8\L9pX�[�������4�f�UH��AWAVAUATSH��dH�%(H�E�1��=f�wu'H�E�dH+%(�LH��[A\A]A^A_]�DD�I��L��D�FH��I��H�5/�I�Կ�I�H���0���;	��M��t L���:E���;	I��uZA�ǀ��A��uz�;��I��H�E�dH+%(���KH��L��[H�5��A\1�A]A^A_]�H�DL���pG����u�H�
��w��H�=���J��DI�UH�5c!�1��QH��j���@A�UXH�5\#�1��1H��D���@I��h
H������L��H��L���������3���UH��H��dH�%(H�E�H�Gf� H�H�GH�GH�H�GH�GH�H�GvH�G H�H�G H�G(H�H�G(H�E�dH+%(u���2���UH��H��H��dH�%(H�U�1��W��f��f�Of���f����f�����O
��f��f�W
��f����f������H����H��H�f��oBH��fo�fq�fq�f�B�H9�u܉��@��t}��)эy���v-�zH�<x�~fo�fq�fq�f�f��σ����tD��f�DH�J9�s5��f�DH9�s(f�DP� @fnGfo�fq�fq�f�f~GH�E�dH+%(������W��f��f�Of��t3f��tlH�E�dH+%(���5�wH�̴1�1���
��f��W
��f��f�w
��f��t�1���L�ɉL�H��9�r��e���f��W
��f��f�w
��f���B���1�@H�L�H�H�L�H��9�r��"���1�����0�f.���UH��H���O�wdH�%(H�U��W��fn�fn֋O��Ήw�fn‹Wfb��fnʋWfb�ʉWH�W fl�GH�H�W ��t H�W(H�H�W(��v�WpʉWp�WtʉWtH�E�dH+%(u����/�ff.����UH��H��dH�%(H�E�1��?u�GȉG�GȉG@��uH�E�dH+%(u,��f.�H�E�dH+%(u�GH��ɍp������[/�ff.���UH��H���W�OdH�%(H�E��G��fn�fn��fn��Gfb��fn�H�Gfb�fl�H�H�GG@��uH�E�dH+%(u$��f�H�E�dH+%(u�GH�� ɍp��P���.�ff.���UH��H��dH�%(H�E��GȉG�GȉGH�GH�H�GH�GH�H�GH�G H�H�G H�G(H�H�G(@��uH�E�dH+%(u'��DH�E�dH+%(u�GH��8ɍp�����.�ff.���UH��ATSH��dH�%(H�E�GȉG�GȉG@��uH�E�dH+%(uQH��[A\]��L�gH��L���0�H��H��I�<H�E�dH+%(u�CH��H�4[A\)�]����z-�f.���U��H��ATSH��H��dH�%(H�U�WʉW�WʉWH�WH�H�WH�WH�H�WH�W H�H�W �G@u&�W(ʉW(�W,ʉW,H�W0H�H�W0H�W8H�H�W8��uH�E�dH+%(uMH��[A\]�fDL�cHL���/�H��H��I�<H�E�dH+%(u�CH��H�4[A\)�]�"���,�ff.�f���UH��ATSH��dH�%(H�E�GȉG�GȉGH�GH�H�GH�GH�H�GH�G H�H�G @��uH�E�dH+%(uPH��[A\]�fDL�g(H��L����.�H��H��I�<H�E�dH+%(u�CH��H�4[A\)�]�_����+�f.���UH�=Y�H��H��dH�%(H�E�1�����H�E�dH+%(u�1���+���UH�=�H��H��dH�%(H�E�1����H�E�dH+%(u�1���A+�UL��H��AWAVAUATI��SH��(H�U�H�^dH�%(H�E�1�H�H��wH�^�uL��H��1�H�ٿH�5����?�H���H�؅���E1�f��uH��A�Є�uA��H���uA��H���uA��H����M�t$H��A��E1�E���H�u�D��D��M�<�腄��H�5���H��L��1��<?�A�MA��?tr�H��H��H!�tb����H�� �0A� f��uH��A�Є�uA��H���uA��H���uA��H����A��H��A��E���\���@H�E�dH+%(u6H��([A\A]A^A_]�f�H�� �0A� ����@�E1��p����)�fDUH��AUATSH��H�$H��dH�%(H�E�1�H��~7A��H��L�����@H)�H��~�L��D��H9�HN��a5�H���H�E�dH+%(uH��[A\A]]��(�f.���UH��H��dH�%(H�E�H�GH�H�GH�GH�H�GH�E�dH+%(u���(�ff.���UH��ATI��H�=1�SH��H�� dH�%(H�E�1����I��$0\�x t�x#H�su(�x����H�CH�U�dH+%(u"H�� [A\]�@H�xH�u��A�H�u؉����(�fD��UH��H��dH�%(H�E��GȉG�GȉG@��uH�E�dH+%(u#�ÐH�E�dH+%(u�GH��ɍp��@���'�ff.���UH��H��dH�%(H�E�H�GH�H�GH�GH�H�GH�GH�H�G@��uH�E�dH+%(u"��H�E�dH+%(u�GH�� ɍp�����+'�ff.���UH��H��dH�%(H�E�H�GH�H�GH�GH�H�GH�GH�H�G@��uH�E�dH+%(u"��H�E�dH+%(u�GH�� ɍp��@���&�ff.���UH��ATSH��dH�%(H�E�H�GH�H�G@��uH�E�dH+%(uNH��[A\]�@L�gH��L���))�H��H��I�<H�E�dH+%(u�CH��H�4[A\)�]����&�f�UH��AWI��AVAUL��`���ATI��SH��H��H��X���L��8\��L��dH�%(H�E�1��H�I��0\�x#���@��T���A�<$Qu;I�� H���H9�t(H��X���H��L��L����A�ƅ��CIc��ffDI��([L��H��L��L��X�����A�$��@����M�H��Hc�H�>��H�x�>�T����j���@1�fDH�U�dH+%(��H�Ĉ[A\A]A^A_]�L��L��A��H�����Ao$I�D$0L��L���AoL$�AoT$ A�P[I���[A�`[A�p[A���H��t���@I��([L��L��A���H��U���DL��L��A��H��<���@L��L��A��H��$���@L��L��A���H�����@L��L��A���H���@L��L��A���H�����@L��L���L��L��A���H�����I��0\�x �L��L��A��(���DL��L��A���H��|���@I��0\�x ��L��L��A���H��S���I��([L��L��A����Å���Hc��*���f�I���[L��L��A���H��
���DL��L��A��H���@L��L��A���H�����@L��L��A���H�����I�� �0�����T���1�H���5��<���A�t$��T���1�H���4�����DI��([M���u5��L�����Z]��I��([H�H9�u�Jf�H�H9�t9�@;t�L���V�����I��([L��H��L��L��X����t����1����"�fDUH��AWAVAUATI��SH��H��xH�}�E�D$�H�M��J�VH�5��dH�%(H�E�1�A�t$A�t$0M�$�6�L�k(Y^A�� uL�� tjI��$�H�E�H��@Y�F1�H�5��E1��P6�1�H�;L�=��t$�H�L�D��L���1��)6�A�FI��H;r�H�E�H�@(����H�E�����A��t#I��$�tH�U�I��$�H�=����A��t#I��$tH�U�I��$�H�=��s���A�� �FA��@�9A����hA����A��@��A�����A����A���H�E�dH+%(�JH�e�[A\A]A^A_]�@I��$�A��$�H�X��H�}�M��$�H�GXI��H�E��A��A��H�E�I��$�H�M���"1�H�Y��H�5^��4�I��$�H�8��L�m�L��x����fDH��M�n���{�SH�5��L���D�KH��L�C��@��L�|�LD�@��H��8LD�@��HD�A����H�;��H��AWQRASARPH��8PH��L��E��H�5V��1�H����3�I��$�H��@H�I9���M���{L�=
���7���@���I���&���fDH��1�H�P��H�58��3�I��$�H�8��H�KL�A�1�H�5���1��N3�I��$�L�CH�H��vLL�5�L�m��M��M��M��I�H��L��H��1�I���3�I���H�H9�r�M��L�m�M�����H�E�H�5y���HLD�@H1���2�I��$�H�8�����1�L�5}�I��H��L���1�H���2�I��$�H;r����@H�X�r����H��AWQRASARPH����G����L�m�L��x����K����H�E�H�=��L�h0��1�A���RA���(I��$8I��$@A����H��H�5��H��1����1�A��$8�������A��L�5��A��jfDH�H�SL���1�H��A���1�
��4�E;�$8|��3����I�T$@H�5���1��X1�����I�T$81��H�5#��81�A�����
�q4�A��������I�T$`1��H�5���0�A�������I�T$h1��H�5���0�A��@�h���I�T$pH�]�H���X�E�N/A1�H�ڿH�5Ʊ�0�A����9���I�T$xH�]�H���<�E�N/AH��H�5���1��_0�����f.�A��$I��$H�5(�1���,0�����M��$�A��$�M�Q�H�������1�E1�E1��f�E�pM��L��I9�sJ�|����u�H9��g���I�H���[���A�P�H�5�L��p����U�H�T1�L�=�L��x���D�E��/�U�E1�D�E�L��x���L��p�����tYL�M�L��x���D��p���L��h���M�ܐJ�L�D��L���1��9/�L��I��L9�u�L�M�L��x���D��p���L��h���I�J�U�L��1��D��p���E1�L��x���L�U���.�D��p���L��x���L�U�A�@��1�I�9tYL�m�M��H�]�L��L��x���E��A��fDH�@C�4L���I�L�1��.�A�D$I��H;r�L�m�H�]�L��x���H������� H���s?����������fD� H���S?����������fD1�H�5߯��
.�A�����
�I1����@M�Q����I��$0H�5j��1���-����I��$(H�5.��1��-����A��$�H����1�H���-�H�޿1�A��$��i-��9���I��$HH�5;��1��I-��A���L�=#�DH�H�SL���1�H��A���-�H�S�L��1���-�
�M0�E;�$8|����fD1������ff.��UH��AWI��AVI��AUM��ATI��SH��L��L��H��H��8L�EdH�%(H�E�1���I�w L������=��wI��tA�����<v �;���H�b�Hc�H�>��@A�����u���tF��
tAA�w�=�wL�U�L��t��K��L�U�I�����N��L�U�I���f.��s�H�E�dH+%(�	I�EpH��8L��L��H��L��[A\A]A^A_]��DH�E�dH+%(��I�����@H�E�dH+%(��I�E0��H�E�dH+%(��I����@H�E�dH+%(uuI����d���DH�E�dH+%(uUI�Eh�G����H�E�dH+%(u5I�E(�'����I�EPH;�=v��H�U�dH+%(���������H�E�dH+%(u�I�E`�����I�EXH;
>vu�H�S��t	I��$���t	I��$���t�I��$���Ct	A��$X
H�E�dH+%(�r���I�E�d���DM���L�U�M����I��HX����=�wL�U�tL��H��L��H����L�U�I�B0A�B(��I��@���A��8I�������E�H��H�H��H��H�E��kDI�QI�W I�H��H+H8I�O0H�P8H�@H��t\H��t#L�M�M��H��L��H��L��A�UL�M�����H�E��E�I��E�A;�8�I�qL��L�M��B��L�M�H��u�A��$H
�fD�=��wtdL��L�cL�U���o���K�S�I��M��H�5Ȫ1���(�L�U�M��t,M�b0A����A����A����A���TH�E�dH+%(�����I�EH��8M��L��H��L��[L��A\A]A^A_]��DH�E�dH+%(�����I�E@�s���@H�E�dH+%(�a���I�E �S���@I�EHH;-;v�0���H�SI�$�����fDH�E�dH+%(����I�E����@H�E�dH+%(�����I������f�H�E�dH+%(����I�Ex����@H�E�dH+%(�����I�E8���A��$@
�����H�U�dH+%(�����H��8[A\A]A^A_]�@f�{�V���H�SI�$��E���@A��$H
1��H�E�dH+%(�1���I�E�p���@L�����H��t�I��@I�W I��8H��H+H8I�O0H�P8H�@H��t�H��t�H�U�dH+%(����M�MH��8M��L��H��L��[H��A\A]A^A_]A��A��$L
1�����=c�w�I���H�}�H��L��H���^�1����H�S0�1�L�U�H�5~��,&�L�U����H�S(�1�L�U�H�5A��&�L�U��Z���H�S �1�L�U�H�5���%�L�U��,���H�SH�5ҧ�1���%�L�U���������K����UH��AWAVL��`���I��AUATI��L��SH��H��H��X���H��([L��P���dH�%(H�E�1��.��A�Ņ���L��L��H��L���T����uBH��H��M��L��I��([��P���I��L��X����=����=�wA��XZuW�H�E�dH+%(uUH�e�D��[A\A]A^A_]���5ήw��H��1�1����fDA���H�}�t�L��L������ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u#H�NH�FH��[L�FH��8\�H������>�ff.�UH��AWAVAUATSH��HdH�%(H�E�H���\H�XH����L�C H�K(I��I9���f.�H��w��EċEą�utI�@A�UL�S0H9�rbO�<E�O��u~E��K�H9����5��wL��1�H��H��H)�L9�s+H���5n�wE��1�QH�t�H�
����K�XZ1�H�U�dH+%(� H�e�[A\A]A^A_]�DA�A�GfA��E��fE�O��f��K�< �fA�GA�7H9��5f��A�fA�GD��f��fA�G�C���H�CA�7H�E�I���sH�CM��([H�E�I��8\H�E���R�HI����A�??��H�E���0tuH�U�L��L��H�E������.-���P��v.H�H���2I�L�C H�K(M�L�C I9��`������L�E�H�M�L��I���[H�U��-S���u�L�E�H�M�L��L��H�U��9���H�H����t��f.�H�M�H�U�L��L������H�CH�E�I��vbH�CM��([H�E�I��8\L��H�E��h ��A�H�=�uH��H��H��������L����A�7��R����f.�H�CH�E�H�K A��E�G1��58�wH���H�1��#��������A�7����ff.�@UH��AWAVI��AUATSH��L�G`H�O8dH�%(H�E�1��VL�gHI�@H9���M�H��I��E�L$����E��K�8H9����5��wL��1�H��H��H)�L9���H���5u�wE��1�QH�{�H�
Ē�A����L�Y^H�E�dH+%(�LH�e�D��[A\A]A^A_]�DA�$fA��E��fE�L$��K�48�A�$A�D$f��fA�D$H9�s4f��A�$fA�D$D��f��fA�D$�4���@A��s���DI�����I����H�KH�SPL��L��S H��xCI��oK`L{PL��fIn�fl�f�C`�F���A�Ņ�����L��L���@�
������A�����H��H�K`1�E�$E�D$H���HKX�5�wP1���XZ����A�����E������	�fD��UH��H��H��AWAVAUATSH��8dH�%(H�U�1ҋPʉP�PʉP���~H�HH�H�H���jH�HH�H�H���VH�H H�H�H �� �BH�H(H�H�H(��0���H8ɉH8��4v_�H<ɉH<��8vRH�H@H�H�H@��@vBH�HHH�H�HH��Hv2H�HPH�H�HP��Pv"H�HXH�H�HX��Xv�H`ɉH`��h����H0�p2A���A����A���A	�D��A����A�����3A	��H1E��E�A���A��A����A�A���A��UA	�D��A����A�����3A	ɉ�@����@��E��EɁ��A�A��	�A��U�����3�����	��p3��Ɂ���M���@����U��@�����	����������3	��������U�M��u��p4A��@��A��@��D�с��	����������3	�A���A�D�ك�U���u��p5�M�A��@��A��@��D�с��	�A���A�����D��D�X6��3E��	�A��A��E��A���D��A������A��U�u��u�A	�E��A��A��A���D��D�P7��3A	�D��A����E��E��Eہ��A�A��A	�A��UD�����3A��E	�D�}�A���E	�D�u�E	�A	�D	�D�}�E��D��E��E	�A��D�}���UD	�A	��u���E��H��D	�L	�@��H��H	�A��H��L	�H��I����I	�L��H��H	�A��H��I��I	�A��M��I��I	�L�@0���pH�H�U�dH+%(uTH��H��8H)�[A\)�A]A^A_]����HpɉHp��l�����f�@t��p����HxɉHx������(v�������ff.�f���UH��AWAVAUI��ATI��SH��H��(H�U�L��([L��8\dH�%(H�E�1����A�4$��R�
I����>�A�<$?��A��0tiH�U�L��L��H�E�������$���P��v*H�H�U�dH+%(��H��([A\A]A^A_]�fDH�M�H�U�M��L��H���[��J���u��H�M�M��L��L��H�����f�L���x��A�$H��uH��H��H���*�����L�������H�E�dH+%(u-H�U�H��(L��L��H��[A\A]A^A_]�A���H����,����?�ff.�@��UH��SH��H��H��([dH�%(H�E�1����H�U�dH+%(uH��H�]������>�����ff.�f���UH��SH��H��H��dH�%(H�E�1��U`����yH�U�dH+%(u&H�]���@H�E�dH+%(u
H��H�]����d���g����UH��AWAVA��AUI���ATI��SH����\H��(�U�dH�%(H�E�1���]
H���I��D���[H��P\L�`�M��M�}@I��x\I��h\L��I���\I��@[fHn�H�E�fl�A�@[��4��I���[1�H�5��XNL��蠲��H����H���/]�E����<�{(I��0\��I��`Z��@
A��8�C(��u4L���_������f��5.�wH�ٙ1�1����H��t�{ uM��tA��$1uo�H�E�dH+%(��H��(L��[A\A]A^A_]�H�=y�wI��`Z�=@
L��A��8�n^�����v���L���c����y��e���DA��$0t�I��([�Y�����y���H�=�Q��AƄ$0�_����H���HX�E�����DL����H�}���L���Z��I��h\H��tH��H�H�w�	�H��u�L���d���L���l3��I��0\H��t�(�F��]L����Lcm������u�L���u�����9�L���>����t�K�v�{ tWI��([��)�{!�)���H�=9�v����H�=#�v�����H���bI��`ZH��v��>
���D�L���K>����u<I��([��������I��([�w������I��([�C�������{ I��([�R�������L������:��I��([H�H9�u�Af�H�H9�t0�@;t�L���3������I��([���I��0\���1��׋5r�wH�/�1�1��^���E����������]��5K�wH�ܖ1��9���ً55�wH���1��#���Ë5�wH�z�1��
���ff.���UH��AUATSH��dH�%(H�E�1�H����I���oM��$I��$@[�*�L���X��I��$h\H��tDH��H�H�w��H��u�I�|$@��L���0��I��$0\H��t�(tG�b[H�E�dH+%(uJH��L��[A\A]]�!��H�E�dH+%(u(H��[A\A]]�fDI��$([�3��I��$0\����@��UH��H��dH�%(H�E�1�H�?��H���H��H� �H�(�H�0�)H�8�4H�@�?H�H�JH�P�UH�X�`H�`�kH�p�vH�����H�����H�����H�h��H���H�x��H�����H�����H�����H�����H����H����H����2H����@H��(�NH����\H����jH����xH�����H����H����H�����H����H�� ��H����H�E�dH+%(����DH��H�H�����H�����H�H�G�����H�����H� H�G���H�p���H�(H�G ���H�Z���H�0H�G(����H�D���H�8H�G0����H�.���H�@H�G8�����H����H�HH�G@�����H�B���H�PH�GH�����H�,��H�XH�GP�����H�V���H�`H�GX�����H�����H�pH�G`�����H�*��H���H�Gp����H�Q��H���H����q���H�u��H���H����c���H����H�hH����U���H�@���H�H�Gh�J���H�j���H�xH�G�?���H����H���H�Gx�4���H�����H���H����&���H�����H���H�������H����H���H����
���H�'���H���H��������H�K��H���H��������0��H�"���H���H�������DH���H���H��������H����H��(H��������H����H���H��(�����H����H���H��������H�����H���H��������H�5���H���H����z���H�����H��H����l���H�=���H��H���^���H�����H���H���P���H�E���H��H����B���H����H�� H���4���H�ʹ��H��H�� �&���H����H������DH�Y��H����E���������UH��AWAVAUATSH��(dH�%(H�Uȋʉ�WʉW���dH�OH��H�H�O���MH�OH�H�O���9H�OH�H�O�� �%H�O H�H�O ��0�`�O0ɉO0��4vg�O4ɉO4��8vZH�O8H�H�O8��@vJH�O@H�H�O@��Hv:H�OHH�H�OH��Pv*H�OPH�H�OP��Xv�OXɉOX��h��f��P(D�@+D�H.������ҁ��	щ���������3	��P)A��ɉ��������A����A��U	։���������3	��P*A������������A����A��U	׉�����3�����	�D��A����E��A������A���D	�D�@,A��UA���A�����A��3A	�D��A����E��E��Eҁ��A�A��D	�A��UA���A�����A��3D	�D�@-A���A�D��A��U�����U�A���ځ��E��D	�A���A�����A��3A	�D��E��A����D��A��D�E���U��E��D�@/�U��ځ��A	�D��A����A����ڃ�3A	�D��A����E��D��EɁ���A��A	Ѓ�UD�����3A��D	�E	�A���D	�D	�D	�A	�D�e�D�}���D��E�D�u�E���A��E	�@����UE��E	�D	�E����H��H	�H��L	�H��L	�H��L	�H��H	�@��H����H��H	�H��H��H	�H�H(H�E�dH+%(uJH��([A\A]A^A_]�D�OhɉOh��l�/���f�Gl��p�!����WpʉWp������(v��
������D��UH��H��dH�%(H�E�1�H�E�dH+%(u
�H�Ǡ[��9����@��UH��SH��H��dH�%(H�E�1�H��t,H��� H�����tH�E�dH+%(uH��H�]����N/A���c����UH��AWAVAUI��ATI��SH��H��L��([�6dH�%(H�E�1�L��8\I�����A�<$?wHH��L��L��E1�jH��M��L�����ZYH�U�dH+%(u'H�e�[A\A]A^A_]��1�1�L��H����������f���UH��AWAVI��AUM��ATI��SH��H��(L�E�dH�%(H�E�1����[t
��YI��0\�x �8�x#�^D�xI��� 1�D����H�����H��D���O
H����A�~�Cuwf������I9���L�`�H�sD��L����N
L9���A�~u^M��t	�;?��H�E�H�1�H�U�dH+%(��H��([A\A]A^A_]�D�f��f�Cf�Cʉ�q����I��([�4���H��uuH��H��t���H����w���DI��([L��H���n�����f���fD������_���fDH���[H+��[H��,���f.�H�xH�u��s
�H�u�A���������f���UH��AWAVAUATSL��$��H��H�$L9�u�H��8H������I��I��L������dH�%(H�E�1�H�H������@A���[tA�}�sI��0\�x ���x#�pD�p1�L��D����H����mH�������D��H���M
H���LA�}�����t!������f��f�����f�����ʉ�����f�����H�����D��L�x�L���L
L9���A�}�~H������L��H��L��H�������Ѕ�u!�SIԃ;Gt=H������I9������DH�U�dH+%(��H��8[A\A]A^A_]�H������LcI9��������f�I��([����������H�
�suH��H���\�����H����O���DL��I+��[I��[�4���f�H�x�W�A������������N������f���UH��H��fnGdH�%(H�E��fo�fq�fq�f�f~GȉH�E�dH+%(u���O��ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(uɉ�H��������R,�����ff.�f���UH��H��SH��dH�%(H�E�1��0��H��H���]RH���H�U�dH+%(uH�]������ff.�f���UH��AWAVAUI��ATSH��HdH�%(H�E�1�H��H��H�������@0��H��H����QH���
M��0\A�|$ �A�|$!t
A�T$@����H�� ���1��A�|$#H���H���
A�D$�� ���I�D$�AoEH��(���H� �H��@���A�D$$�f�fI~�)�0�����H���I���[H�����I��8\H��H�������u�M���L�����H���L��L��达
H��8���H�E�H�0���H����jH��X���Aƅ�[L�e�1�HDžP���L����	����H�E�L�e�I���\L��H���(�����t>�Nf���t���w�������������H��8���H�0���H9�p�����L��L��H�������y�A��I��h\I���\D�������t�
H������D��������4�9H�����D�������8L���~�H�]�D������H��tE��H��H�H�w���H��u�E��L��D������R�	Aƅ�[D�����H�E�dH+%(�H��HD��[A\A]A^A_]�HDžX�����������A��I��h\I���\E������H�������u5A���������H������L���K�A�������H������1�H�5��;b��A������I��h\A�����I���\���f.�L��D��������D���������DI���[H������I��8\H��H����������H�B��H��H����	Aƅ \E1�L��Dž����HfD�H���GI��H����A�ED�c��t�fA��f�CfD�cʉA��fA����9���������t&H�sA��I��0\H���4GH����A�EI��8\M��([H����������3��R��I������;?�iH�������0��H����H��L��HDž����������P���|H�H����E��M�I�L���o���������w�� ����� ������RI��0\����L���8����H�
�luH��H��H���8�����H����)���f�H����H������L��H��L�t[�0.���uH�����L��H��L��L�P[�<��H�H����E��M�H���:����2���@A��H�߉�����H��H��������H�����������H����������H�pH���@���@H�
�ZL��H��L���k����|���fDM��8\L��L����L�������#HL��H���8��H��L��H�C葹
A�L$@�����A�I�t$8����H�Ff��f����fo�H�RH��H��o@H��`f@�fv�fv�fpȱf���o@�f@�fv�fv�fpбf���ʈf��H9�u�fo�fs�f��fo�fs�f��f~؃�������ȃ����Hc�H�<RH�|�H���x�����������9�~jH�|(�x�������9�}TH�|@�x�������9�~>H�|X�x�������9�}(H�|p���������9�~H����������Hc����H��H�<�H���@
H�����H��H����I��0\�x#��PI���p$L�@H��1���AoE�H�H����@�s(1�H�C f�CI�F�L�CI�^xI�F`IFH��I�F8I�F0�@�	���9I���H�����L��I���[�K���A������A�L$@���D������E1��L������M��M��A��@I�W8K�vH��H�pH����Ic�D�XL�H��I��0\H���H��D�H$1�H��H����H������H���H�H����H�sH�KxH�s8H��1�D�L�SH�C D�K(H�C0H�������L�	���EH������H������L��H����H���H���M�������A�O@A��I��D9�� ���D������D������L������E��tdL�%��wE��@A�$�� ����� �����uBIc�H�����H��H��H��H߀p�tH�GHGH9GP��������Gpu�I���[�H���N.A����uH������1�H�5���2[��A��D�������3�
H������D��������4�gH��D�������0I��h\Aƅ�[D������I���\�������~oHc����E1�E��H��H��L�4�DL�����M�I��$�H��tf�H��H�H�w���H��u�I�|$xI�Ũ�˲	M9�u�E��H�����D������c=
D������a���@I�|$���M��0\�[����58�wI����H�Th1�1�����H��������,A����taH��D���������H������D�������4t'H������D������.L����D��������L��苩��D�������H������L���s�A����u�H������1�H�5����gY��A���o����H���L��L��I���\�O�����#H���������H�H�xh���]���H�@hA�F������A���B���L��A��D�C�5�w1�H�`f1����A�������H��x������5�w1�1��¹��E�����H��x��L��艨��D���������A�����H�x�,��L�������I��0\���H�<L��諦����uCH������$���A������]���Dž������~���H�7x1�1��,���E���$���A��I���[����A������Dž���1�����3L�����A�����I���[���Dž������������$��D�A��E�����5�~wH��e1�袸��E�����f.���UH��H��H��([dH�%(H�E�1�H�H9�u�@H�H9�t�xu��H��5C~w1�1�H��e�/���1�H�U�dH+%(u���'�����UH��AVI��AUI��ATI���SH��dH�%(H�E�1��9
H��tgL��H������H�H��H��tI�]����H��t�L�kL���|��H��tH�1�H�U�dH+%(u
H��[A\A]A^]����H���O��������UH��H��dH�%(H�E�1�H�E�dH+%(u
�H���+���4��@��UH��H��dH�%(H�E�1�H�E�dH+%(u
�H���,������@��UH��AVI��AUI���ATS��H��dH�%(H�E�1�����H�
-d�L��H���H��uHD�1����I��([��L��Lc�H��趃L�H�U�dH+%(u
H��[A\A]A^]��R��f���UH��H��dH�%(H�E�1�H�E�dH+%(u
�H����,�����@��UH��H��H��([dH�%(H�E�1�H�H9�u�$@H�H9�t9pu�H�U�dH+%(u��f�1���������UH��H��H��AWAVAUATSH��H��D�`dH��([dH�%(H�U�1ҺA9�L�DO�1�L9�t!L���
DH�H9�t9Pu�@(�������u��>�I��H����E1�A��+DD��L������D9�}KH�L��A��H��H��H	�L�����D9��1�L����H�E�dH+%(uKH����[A\A]A^A_]Ë5�zw1�1������H��b萴��뻋5�zwH�Yb1�1��x����������|��5jzwH��s1�1��V�����@��UH��AUATSH��dH�%(H�E�1�H��tkH��H��tcI��A��H���H�=us�$��A��H��L���uD��H�E�dH+%(u@H��H�ٺ
�[H�=EsA\A]]����H�E�dH+%(uH��[A\A]]������UH��AWAVAUATSH��H�VL�FdH�%(H�E�H��([H��H��H��H�E�L9��^K�@I��I��H��H9��`1ۀ=4yw��I��A�E1�M����M��D�M�M��L�E���H�}����I��H����I�EA�F I�EA�F$I�EA�F(��H����H�H�s�E���A�F,A�v0�����u�9��!��I��H��H�E��L��H��H����A��8H��H�M��A �i��H��H���]�>�u�I��0\�y<H�M��v�wA�UH�A8A�F,�K�E���H�}��M��~��H��H����M��H�=H��H�U�I�� I�D$I9���I�Ā=�wwI�u����H�=
IwH��H��q1������I�M�1�H�=�HwH�zq���I�M�1�H�=�HwH�hq���I�M1��H�=�HwH�Vq�r��H����H�H�=�HwH�Cq1���L��H�K�1�H�=bHwH�2q�.��I�uH�}��1��I��H����I�EA�F I�EA�F$I�EA�F(������fDH���������H��H��L9���L��H���=�vwH�\�|���H�=�GwL��1�L�E�H�Up����L�E��R���I��H�E��F���H�5�Gw�
���I�uH�}��r��H��t=I�U�P I�U�P$I�U�P(1��.����1�H�U�dH+%(u^H��H[A\A]A^A_]ø������f�����L��H�5uo�1��������H��H�5toL��1������������f.�f���UH��AUATSH��H��H��`
dH�%(H�E�1�����H��`
I���ҏ��M��tML��H�=� I���;��tWL��H�=�@�(��u$M��t�H�5�<L�����t7�H�E�dH+%(u=H��[A\A]]�fDH��H��h
��H�����t�H�
	H��h
�����f.�D��UH��AUI��ATSH��H�~HdH�%(H�E�1�H��t0I��H�5�n�%��H��H��tH�U�H�5�n1������t$1�H�E�dH+%(u,H����[A\A]]�fD�E�A9Eu�I�|$�=��I�E���2��f���UH��AWAVAUATSH��hdH�%(H�E�1��>	t'H�E�dH+%(�	H�e�[A\A]A^A_]�DH���x��I��H��t�D�c\E��t�H���H��t�H�@H=��H=��H�
�mH=u�A��	�&I��`��1�I��L9��GH�C
E�TM�LH�E�I�GfA��M��`I�E�҃���������CH�
�[��Hc�H�>��A���f��E�L�!mH�E�M��t:L��H�U��D�U�H�
���L�M��y�L�u�L��lD�U�L�M�M��ME�H�=�CwD��1�H��H��[H�59��R��L���T��I9�r_H�]�����fDA�B@�g����A�B �W����A����D���@��DЀ���,���A�B��#���H�E�dH+%(�"H�=.CwH�e�H���1�[H�5v8A\A]A^A_]�3R��D������A��D�c\I��`H����@����H�
�k����@M��`M���D��1��4f�H�>�Qf��f�9���I��H�T�H9��8H��H9�r�H���@���1�DH�u�H��x���DH�E�H�=MBwL�$E�|$A�\$D��f��f��fA�<$��f�E�����D��H�M�H��Y�E�A��A��H�5\71�� Q����H�M�H����fE����fA����fA��H�E�H�M�1�fD�m�H�E�H�U�������C@fA��E‰E�H�E�M����H�U�H�
����L�����L�m�M�L�L�]jM��I�ME�H�=IAwH��1�H��H�IYH�5�6�UP��L������H�E�H9�tdfA��tLf�}��a����E��S�H�E��f�}�E‰E�M���b���M�L�E1�L��iI�������'���DH�M�H��H��H�H��x���H9��>����b���f�H�E�dH+%(�b�5;owH�e�H��X1�[1�A\A]A^A_]����f�H��1�H)�H��D�����5�nwH��1�1�H�BW���H�E�dH+%(���5�nwH�e�H�AW1�[1�A\A]A^A_]鮨��fDH�E�H�M�E1�L�-�hH�E�H�U��f@H�U�H�
�����L���0�H�]�M��O�L�H��I�LE�H�=�?wL��1�I��H��WH�5�4�N��H�����H�E�I9�t&D�}�H�E�M��u�O�L�1�M��I��fDH�M�H���{���@��u���fDH�E�H�M�E1�L�-WH�E�H�U��c@H�U�H�
�����L���h�H�]�O�L�L��gH��I�LE�H�=�>wL��L��1�H�5
4I����M��H���G��L9}�t1A�G H�E��E�M��u�O�L�1�L�zgI��f.�H�M�H�U����I�D$M�$M��E�D$E�L$
H�I��I�D$I��8M�}0fA��fA��I�\$ H�H�E�A�E8E��H�H�]�D��E��A��D��E�\$M�d$(��fA��I�<D��A�I������ԃ�L<D��҃���݃�C<�����Ӄ�M���A�����A��E�H��AVA���ASAQD�KSAPE�BTVH�5�2RH��TP1��L��H��@A��M��PH�UH�5�21�AWL�E�H�M�H�=E=w�hL��XZ�
���H�=Sf��
D�c\I��`I��H����[�������fD��UH��AWAVAUATSH���dH�%(H�E�1��>	uD�B\H��E��u(H�E�dH+%(�	H�e�[A\A]A^A_]�fD���H��t΋@;�mwtC;�mwu�L���A�\$��Ш��H�E�dH+%(��H��W�6fDL���E�t$
D��ШtBH�E�dH+%(��H�xT�5�jwH�eؿ1�[A\A]A^A_]�Ȥ���H��eH�
�eI�\$fHn�H��efHn�fHn�H��efHn�H��efHn�H��efl�fHn�H��e)����fo�fHn�D��fl�fl�fl΃�)� ���foӃ=plwfl�)�P���f�)E�)�0���)�@���)E�E���E1���tH��H��5��L��� ���H��H��3��L�������=�kwL�m���A��L��tH��L�dH��8�H�dLE�H��H��H��H��9H��8H��I��H��7����A�؃�H�
��M��LD�H��4��M��LD�H��I�� ��AUA��E��AS��A��W�VH�5"SRH��AWPH��H��2AR��PH��H��1��PH��H��0��P1����I�T$H��`1�H�5Hd�����A�D$
�I�T$H�E�dH+%(�XH�e���H�5+S1�[�A\A]A^A_]���=�jwM�t$L�m�H�E�H�E��%L��H�
�bM��M��H�� H��A��������HE�RL��I��H��A��L��PL���H������	�H�5�RPL���H����P1����H�� A�D$@��I�T$H��H��H��H��H��(I��H��'H��&H��%����I�� ����A�� ��A��L�1bL�bMD�L�:bA��L�!bMD�A��L�.bL�
3bME�WD�ڿVH�5QRQD��P1�APA��ARA���J��H��0�={iw�.�=jiw�!A�D$&!�1�I�\$$f�HDžf���f��n���H�E�H�E�)�p���)E��=iwwH��L��f���H���!uYI�ٹ
�1�I��L��f����
A��L�ObL�����A�ٹL��A����1�L�0b����H��L��p���H�����yH��H��I��I��H��0��I��H��PH��I���H�� H�5�Q���PH��H��AU��AWPH��H��AV��PH��H����PH��H����PH��H����PH��H����PH��H����PH��H��
��PH��H����P�����PH��H����PH��H����PH��H����PH��H����A��A��P1��v��A�D$&H�Ġ��\��7A�D$ �����I�T$<H�������H�E�dH+%(��H�e�H�52a�1�[A\A]A^A_]���I�T$�=+gw���PH��I��H�
Mu����I��L��A��H�
�<�@1�H�5 P����1�f�I�\$$�=�fwf��n���HDžf���H�E�H�E�)�p���)E����������=�fw�Z�������H��E1�H��5��L���@����c���H��L�����I��L��H��=I��;�*�*��A���PH��L��MH��<��P1��u��YL�����^����L�*�M��M���b���I�T$H�5:_�1��������Hc�H�
LuI��L��I���&H�
�A��H��������� H�
]^H�@^HE����I�T$H�5�^�1��W���_���M��L��^L��1�I�����A��������I�T$4H�5_�1��
�����I�T$,H�5�^�1�����A�D$&���H��A��1�H��L��^�L������A���,���L�������������	ȃ�����I��L�
δI��L��A�����E1�E1�����t��@��UH��AWAVAUATSH��8H��`
dH�%(H�E�1�H��H�]��}��H��A���n}��E��tyE�e�H��L�m�L�}�L�5*^��H������H�\A��rM1�L��L��L��H���J��u�A�}ibs_��H�ibs_fetcI9Eu�A�}hu��E���cw�DH�}�H��]H�5O���H��t��cw��cw1��cwuMH�E�dH+%(��H��8��[A\A]A^A_]�f�fA�}op�l����E��Zcw�%���D�Vcw��t���H�}��_{��H�
0cwH�-cwH��H�53]1��P��tŋ5�`wH�']�1��š������f.��UH�
G^H��AVI��AUI��ATSH��L�&H�_`dH�%(H�E�1��GtH�w`�5i`wL��D�@1�D�Gt�蚡��H����I�U(L;#rZH�C H9�t�H�X�L;`�rnH�C H9�u�I�E0fHn�I�N I�M0fHn�fl�AF H�M�e�_DH�X�L;`�snH�C(H9�u�I�E(fHn�I�N fHn�H�Hfl�AF I�M(�"H�PfHn�I�N H�HfHn�fl�AF H�
H�E�dH+%(udH��[A\A]A^]�f�H�fHn�I�N fHn�H�Jfl�AF H��DI�E(I�M(I�V fHn�fHn�H�Pfl�AF I�U(M�e��6��fDUH��AWAVAUATSH��D�OtdH�%(H�E�1�E��t\H��A����wS��������H�w(H�G(H�O`H9���H����ˆ�g�������`w����DE1�����WH�Wƅg���D��H�
bGu�5d^w�H��H�
DLD�U�I��H��h���1�臟��H�S1���5.^wH�
�[�j���H�S`H�CE1�D�U�H��H�E�tL�H�}��,��g�����L�{(H�S(H�5`wI�M�w�L�h�H�C8H��x���L9���H��H�U�L��L��M��L��X���I��I��D��p���I���DH�E�H;��H��L��A�Vh���yH�C(H�s H�FH�0I�F8H�{fHn�L�h�x���C A�ntA���M�n8tH��t
�GI)F �	��H�H�CM�o I�I�G H�� L9m��5L��I��A�$�EċEą��U���I�FD��p���L��H�E�H�U�H�CA��uH�CH��D�SxE1�5�\wD�Kt1�H�
�JL��h�����؝��H��5�\w1�H�
ZZ�輝��H�E�dH+%(��H�ĈD��[A\A]A^A_]�@ƅg���H�C����H��������D�stL�u�1�H�HJL��D��x���L�E��}�
H�S(L�K(L�E�D��x���H�5^wL�[8H�L9�L�j�H�H���L��p���M��I��I��L�M�H��I��L��P���D��X���L��x�����H�E�I;�L��L��A�Vh����I�G(I�w H�FH�0I�F8I�fHn�L�h�x���AG A�ntM�n8H��tA���t
�GI)F ���I�H��p����I�GL�k I��
H�C H�� L9m�tI��H��A�$�EċEą��G���I�FD��X���L��H�E����L��X���H�U�L��D��p���I;V(��L9E�rH�C0H�� ��g���H�C`u7H�CH�E����f�L�M�L��P���L��D��X���M;N(ttL9E�s�D�U��V�
H�CD�U�H�E��m���Dƅg������@ƅg���H�S���H�F�H�H)�H��H�H�W����I�VA��L���5���H�C`��I�F`�=���H�C`���H�
/+w��H�=gW������[w����襺�D��UH�V H��SH��H��H�N dH�%(H�E�1�H�F(H�AH�H�G8H�O8fHn�fHn�H�PH�Ffl�F �ot���H�W8tH��u&H�CH�E�dH+%(u!H�]���f��PH)W H���ж�����f���UH��AWAVAUATSH��8H�M�dH�%(H�E�1�H�B�H����H��I��I��M��H;�����L�c8��M����H�C8M��I9���H�H�PfHn�L�`�fl�H�QH�
M�\$L��H��M�,$���H�E�M�|$I�D$1�H�U�dH+%(��H��8[A\A]A^A_]���5�WwH�
�U�1�L�c8�#���H�D�Cx1��5�WwH�
]F������C|����.���H�CH9C sxA�vL���{M��I��H����A�FHC H�C8I9�����f�H�KXH����HcSpH��H�RH�����CpL�d=U��H�CX����1ҾH����������DM����H�C8I9���H�H�PfHn�L�`�fl�H�QH�
M�t$L��H��M�,$��������H�K L�KL�]�H��H�M�L9����L�M����L�M�H�M�H��H�CXL�]��7�5kVw�1�L�]�H�EA��V���H�CHH�SHL�cXfHn�H�C L�]�fHn�L�`fl�A$L�cHI���Cp�����5VwL�ɿ1�H��D��1ҾH��������������H�CH9C s>A�vL���K��H��t,A�VI��HS ���1ҾH���t������u����U���fDH�KXH��t7HcSpH��H�RH�����CpL�d=U�j���H�CX�]���DL�c L�KI��$L9����L�M����L�M�H��H�CX���5�TwL��1�H��CA��ގ��H�CHH�SHL�cXfHn�H�C fHn�L�`fl�A$L�cHI���Cp���������e����5�TwL�ɿ1�H�OC�r�������x�������A�FL��I)�L�c �'���������A���A�CL��H)�H�K ����(���ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u�1������f���UH��H��dH�%(H�E�1�H�E�dH+%(u�H���x�裴���UH��(H��H��dH�%(H�E�H�H9�tH�@�H�U�dH+%(u��fD1����W�����UH��H��dH�%(H�E�1�H�G(H�whfHn�H�G8H���fHn�H�GHfl�fHn�fl�W(fl�O8GHfo?�GH�E�dH+%(u���ճ�D��UH��AWAVAUATSH��(L�HdH�%(H�E�1�H�GHH�E�L9��H�GXI��H��twH�H�PfHn�fl�H�QH�
���L�oXtC�Gp��t<��I�](H�@H��M�|Xf�H�;H��t�GI)D$ ��H��0L9�u�L�����M�|$HM�/fIn�L9}�tvfDI�Gfl�I�EL�(A��$�At1I�_(M���H�;H��t�WI)T$ 芯�H��0L9�u�L��M���v��I�EfIn�L9m�tI���f�H�E�dH+%(uH��([A\A]A^A_]��m��ff.�f���UH��ATSH��H��L�ghdH�%(H�E�1��f���H�{H��1�H��H�Hǃ�H)�������H�H�C(H�C����fHn�H�C8L�chfHn�H�CHfl�fHn�fl�S(fl�K8CHH�E�dH+%(u	H��[A\]�謱�f.�f�UH��AWAVAUATSH��HH�}�H��H�u�H�5rH�U�dH�%(H�E�1�H�E�H�E����H����I��L�u�L�m�L�=6N�\�H�]�L��H��豵�H��t,H�߾	���
1�H������H�M�H�U�H�]���H�5�MH���q��H��uLL��
L��L�����H���u�L���+��H�}�肭�1�H�U�dH+%(uOH��H[A\A]A^A_]�f�H�߾	���1��
H��H���Q��H�M��H�E�H��H9�H�E��딃���M��ff.�f���UH��H��dH�%(H�E�1�H�] ��w
��H�08uH��H�U�dH+%(u����fD��UH��AUATSH��dH�%(H�E�1�H��t[L�oI��I��I�}�

H��H��tH�@����H�xI�t$L��趩�H�E�dH+%(u3H��H��[A\A]]�f����6

H��H��t�H�@������O��ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�������ff.���UH��AUATSH��H�$H��H�$H��H�tfo'���dH�%(H�E�1�H��f�����H�����H��K)����HDž����b�����L�����H�����L�������H�����H��@�����xtH��H��H9����tH������CHDž���H�CD���1�L����L�K�L���`��L��H�S
H�sH�{�<���A���
�A�����H�����莪�H�E�dH+%(uH��H!D��[A\A]]�fDA����莭�ff.���UH��ATSH��dH�%(H�E�1���tnA��� ���H��H��tTfAn��@H��fp��D�`f�1�f�C�������t H�E�dH+%(uH��H��[A\]�D�C��f�1���������UH��H��dH�%(H�E�1�H��t �W�����O9�t
�B��J���v�H�E�dH+%(u�H���臬����UH��SH��dH�%(H�E�1�H��t(�WH�����J�9�r����K9�t�ƒ��u�H�E�dH+%(ukH�]���f���u�C��u%H�{�
H�E�dH+%(u@H��H�]����"Mw��u�H�
?w��H�=�H������Lw�踫����UH��AUATSH��dH�%(H�E�1�H��tzI��� ��)��H��I��H��t]�@I�$I�|$H�A�D$�CA�D$f�CH��t�?��H�CH��tH�E�dH+%(uH��L��[A\A]]�H�����E1���������UH��H��dH�%(H�E�1��GH�U�dH+%(u���˪�ff.���UH��H��dH�%(H�E�1��GH�E�dH+%(u��苪�ff.���UH��H��dH�%(H�E��GH�U�dH+%(u���N��ff.���UH��H��dH�%(H�E��GH�U�dH+%(u�����ff.���UH��H��dH�%(H�E��H�U�dH+%(u���ϩ�ff.�@��UH��H��dH�%(H�E�1��G
H�U�dH+%(u��苩�ff.���UH��AVAUATSH��H�$H��dH�%(H�E�1�H��tH�����I��H��H��t�u%H�E�dH+%(��H��[A\A]A^]�f�foh��tL����f����)����9��I��H��t�L��1�1�����A�ƅ�x>I�|$1�1����A�ą�x9����M��x>L�kD�3D�c�d���f�L���X���N���L���H��D��耦��6���L���3��D���k��D���c�������I��f���UH��SH��dH�%(H�E�1�H��tTH���?���tJ�{�tDH�{t=�螯�H�{H��t���uLH�{��
�;��x���������{��yH�E�dH+%(u\H�]���fD軥��C������f���Hw��u�H�=�wA�J1�H�
�DH�a����Hw�e���t����[��ff.���UH��SH��H��H�u�H��(dH�%(H�E�1����H��1��ۮ�}�H�Ã��tL�}�tFH�}�t?�虮�H�}�H��t���uGH�}���
�}Ѕ�x����E�����}ԅ�yH�E�dH+%(uUH��H�]���@賤��ݐ��Gw��u�H�=�wA�J1�H�
�CH�a����Gw�e���y����[��ff.���UH��ATI��SH�u�H��H��H�� dH�%(H�E�1����H��L���e��}ЉÃ��tL�}�tFH�}�t?�蔭�H�}�H��t���uRH�}���
�}Ѕ�x�ݣ��E�����}ԅ�yH�E�dH+%(u`H�� ��[A\]�D諣���f���Fw��u�H�=�wA�J1�H�
�BH�Q����Fw�U���n����K��ff.���UH�
�BH��H�� dH�%(H�E�1�H�U�H�u��E�H�}��i��E��H�U�dH+%(u�����f.�f�UH��AWL�=KFwAVAUI��ATM��SH��H�3FwdH�%(H�E�1�H��tDH�s�L��L�s��g����I��xI�D$I��H��tH�����H�CL�cH��u�(�)�I��H����L���E��I�H����I�~f�I�^L��A�F AFI�<$�d-��@H�E�dH+%(uWH��L��[A\A]A^A_]���S�����K9�tʼnJ��t��u��fDM�$$�-���L�����E1��襣�D��UH��AVA��AUI��ATI���0SH��dH�%(H�E�1��;�H��tfL�hL�-�DwH��D�p L���LL���d���L��I���L�#M��t!H�E�dH+%(u&H��H��[A\A]A^]�f�H���؟��1��������UH��AWI��AVAUL�-DwATI��SH��H��(�M�L�7L��dH�%(H�E�1��L������L��I���M����M��t'A�V ���J�9�r���A�N 9�tM�ƒ��u�}�L�;L�cu)1�H�U�dH+%(uuH��([A\A]A^A_]�f��C ��f.���u�L���H�5�CwI�~�-��L���\L����L��輞�}�L�;L�cu�넸��|����Ρ�ff.���UH��AUATI��SH��H�dH�%(H�E�1�H��t�S ��J�9�r����K 9�t.�ƒ��u�H�E�dH+%(uUH��L��[A\A]]�&��fD��u�L�-�BwL���=H�5�BwH�{�-,��L���H����H���������ff.���UH��H��dH�%(H�E�H�H�H�U�dH+%(u���ˠ�f.����UH��SH��H��H��H�{dH�%(H�U�1�H�U��E��
	����u�U�H�E�dH+%(uH�]������b��f���UH��H��dH�%(H�E�1�H�=�AwH�E�dH+%(u���(�����UH��AWAVAUATI��SH��dH�%(H�E�1��tI�<$H��t
��C��I�$I�\$8M�t$(H����I�|$(L�/H��L9�u�8f.�I��H�WfHn�fl�I�UL�*�Q�I�UL��L��M9�u�H��M��$�M�t$p��L���eI�D$pH�H�x�L�z�L9�u�:fDI��H�OfHn�fl�H�JH�G�h���I�WI�GL��H�J�L9�u�L���lI��$���I��$�IDŽ$��V:��H����L����M��$�M����I�}H�I9�t'f�H�GI��H�CH��m��H��H�M9�u�I�}M�}H�L9�t f�H�GI��H�CH��=��H��H�M9�u�I����I�I��$����IDŽ$�H��?wH��t
I��$���H�E�dH+%(uH��L��[A\A]A^A_]�Қ���ff.�f���UH��AWAVAUA���ATA��SH��8dH�%(H�E�1��H���H��D�hH�@(L�}�D�`�L�spH�{8H�@����@��ƀ�fHn�fl�C(fIn�fl�Cp�#
H����
�L��1�� E�� L��:褷�1�1�L�����H��tsH�SpfIn�H�HD��fHn�H�Jfl�@H�Kp�C�r�Hǃ�H���ǃ�H�E�dH+%(u+H��8H��[A\A]A^A_]�DH������1���藜����UH��ATSH��H��H���sdH�%(H�E�1�9stT���tO�����I��H��t3H�8��?��H�A�T$�fD�J�9�r���A�L$9�tD�ƒ��u�H����?��H�H���H�U�dH+%(u!H��[A\]�f.���u�L�������͛�ff.�f���UH��H��dH�%(H�E�1�H��t �W�����O9�t
�B��J���v�H�E�dH+%(u�H����g�����UH��H��dH�%(H�E�1�H��t!�W��J�9�r����O9�t�ƒ��u�H�E�dH+%(u!��fD��u�H�E�dH+%(u��������f.���UH��AUL�o8ATSH��L��H��(H��dH�%(H�E�1���
L�#1�L��I9�LD��9H�E�dH+%(uH��L��[A\A]]��w�����UH��AWI��AVI��AUATL�g8SH��L��H��(dH�%(H�E�1��7L�k(H�C(L��H�E�L9�LD��'�H��tSH�S(fHn�H�BE�H�C(M��tM��tH�L�p1�L���?H�E�dH+%(uH��(��[A\A]A^A_]û���賙���UH��pH��H��H�dH�%(H�E�1�H�B�H9��HD�H�U�dH+%(u���h�����UH�wpH��H��H�WpdH�%(H�E�1�H9�tXH�B�E1���H�PH�J�H9�t#I��H�Ȁx t�H�U�dH+%(u$��fDM��t�H�xu݋w9wID���1����ט����UH��AWL���AVI��AUI��ATA��SH��L��H��(dH�%(H�E�1��	H�CpH�KpA��H9�H�x�HD��{!uG��L��L���r���A�ą�u�C!E1�L���	H�E�dH+%(ufH��(D��[A\A]A^A_]�L��L��H�M��y�H��t5H�SpH�M�H�pfHn�fHn�H�rfl�@H�spE��t�H�;���A����җ�f���U�@��@L�)5H��AWAVAUATL�e�SH��H��pdH�%(H�E�1��GHDžp���PD�O1�L�����H��x���H��p���L���zrZY����H��p���A��H��x���L�{pL����D�L��L��p����"H�CpI9�H�x�HD��{!th1�1�L���\�H��twH�SpfIn�H�HfHn�H�Jfl�@H�Kp�C!L���)H�E�dH+%(uBH�e�D��[A\A]A^A_]��1�1�L�����t�A���A������A����s����UH��ATL���SH��L��H��pH��dH�%(H�E�1��|H�;H9�t4H���+���H��L���H�E�dH+%(uH��H��[A\]�D1��������UH��AUATSH��D�g$dH�%(H�E�1�E��t'H�E�dH+%(u]H��D��[A\A]]�f.�L���H��L����H�{pH�CpH9�tH���x�H��H��t�K��C$A��L�����V��fD��UH��AVAUI��ATL���SH��L��H��dH�%(H�E�1��YH�{pH�CpH9�tdH����I��L����KM��H�j2L��1��ܓ�H�;L��Lc��>��L�H�U�dH+%(uH��[A\A]A^]��E1��螔�ff.���U1�H��ATI��SH��H��H�?dH�%(H�E�1������tH�U�dH+%(u2H��[A\]�fDH�E�dH+%(uI�<$H��H��[A\]�]?��������UH��AWAVI��AUATA��SH��H��8dH�%(H�E�1��~!��L���I��L���I�~pI�FpH9���H����L��H�E��AH�}���L���L���H�CpH�KpH9�H�x�HD��{!��H�u�L��1��g�A�Ņ����C!L���A�F�KE�N�CD9���H�;I�6H9���E��u-E1�H�E�dH+%(�,H�e�D��[A\A]A^A_]�DH�E�dH+%(�H�e�[A\A]A^A_]�BB��f�H�}�1�L��H�M���H����H�SpH�M�H�pL��fHn�fHn�H�rfl�@H�sp�C!���.���fDL����I���f�E1�=1w)E��.���H�;H�U�H�5r�H�}��y7��D�m�����H��H���PD�C1��5�0w��j��XZ����L���A������L���5���Α�ff.���UH��AWAVL�}�I��AUI��ATI��SH�]�H��dH�%(H�E�1��E��3L��L��L����j��I�|$u	H��L9�u�H�E�dH+%(uH��[A\A]A^A_]��?��ff.�@��UH��H��dH�%(H�E��F;Ft���tRH�U�dH+%(uGɉ‰��Q����V�����N9�t
�B��J���v�H��H�U�dH+%(u
��@1���诐�ff.�@��UH��AWI��AVAUM��ATI��SH��H��hH��p���D��x���dH�%(H�E�H���XH����1�H9�L�u�@��L������|�������L��H��L����|�����f��H����H�}�L� M����A��T����������H�E��x4t[M��tA������A�EL�����H��L��L��Lc�x���H��p������H�U�dH+%(uIH��h[A\A]A^A_]�HXH+��H�����I��$�X����L������������L��ff.����UH��AWAVAUATSH��L���dH�%(H�E�1�M����I��I�<$H�L9�t#DH�GI��H�CH�赋�H��H�M9�u�I�|$M�|$H�L9�t&�H�GI��H�CH��}��H��H�M9�u�I��$���I����Y��Idž�H�E�dH+%(uH��[A\A]A^A_]��[��f.����UH��H��dH�%(H�E�1��.��H�U�dH+%(u�������DU� H��AWAVAUATSH��������1�dH�%(H�E�1�HDž����a�H�� ���I��H����H�=�e�1��I��H���/H�� ���� H�f�L�����H����L�pH��(����
L���G��I��H��(����8u�M���1�L������L��*�L��螧�D�����A���t$H��0���L���b���z���D9�L����m���E��L��>L��1�����J��H�����1�L��H�w����‰�A�ƅ��$H�� ����GD�9�#fD�9�~����$�H����H�� ���Mc�E1�DH������
1�J�<�H���=��H�� ����‹wD�I���J�M9�u�I��E1�f�H�����L�I����M9�u�H������܈�H�� ���L��Dp艓�H���q���L�����L�� ���H�E�dH+%(ujH���L��[A\A]A^A_]�1�H�����H�<�H����A9��H������c��H�� ����z�L�����L�� ����H�� ����:����c��Uf�H��AWAVH������AUATSH��hdH�%(H�E�1�)�����HDž����HDž����ƅ�����C��I��H����L�xM���pH������L��p���1�E1�H������H������H������H������H��x���f.�I�H�������
�{��I�����������HH���������t<,�2L������H�
Y<�1��L��聤�H��x���1�L��H����9��A�ą���A�H������D��譑H����H������A�E1�fDH�������
1�J�<0H���ś�H�������ރ����בH������L�I����D9�u�H������H������D�h�s��L���[��I��H������L��p����L���D��L������M��tA�H�E�dH+%(u]H��hL��[A\A]A^A_]�L��p���H�������!��L��p���1�H������H�<�H����A9��H�������˅�����@��UA��H�
�:��H��AVAUE1�ATSH�����H��H�� dH�%(H�E�1�HDž����ʢ�H�����1�H��H�7���肅�����1�A���Mc�I��H��t?1ېH������
1�H�<�H���%���L��H�����:�I9�u�E�uA�EI��1�fDH�����H�H����L9�u�H������Ą�H�E�dH+%(uH�� L��[A\A]A^]��͇�ff.�f���U�H��ATA��1�SH��dH�%(H�E�1��$�H��H��tH��D��1�胏H��_H�H�E�dH+%(uH��H��[A\]��T��@��UH��H��dH�%(H�E�1�H�E�dH+%(uɿ�����������fD��UH��H��dH�%(H�E�1�H�E�dH+%(u������ۆ�ff.���UH��ATSH��dH�%(H�E�1����u}��u&���t!H�E�dH+%(u~H����[A\]�s����1���I��H��tH�lj�1��e�H��^I�$H�E�dH+%(u2H��L��[A\]�f.�H�E�dH+%(u
H��[A\]�$������ff.�@��Uf�H��AWAVAUATSH��HdH�%(H�E�1�)E�H�E��E�H����H�u��F>��I��H����H�XH����H�E�E1�H�E��QH�E����t<,uaH�}�E�eD����H��H��tID��D��H�E��_�H�E�H��D�`�
��H��H��t+E��H�{H�u��
�
��A��������v�H�}��
�L���?@��L�u�M��tA�H�E�dH+%(u"H��HL��[A\A]A^A_]�fD�ӍI�����Ʉ�f���UH��H��dH�%(H�E�1�H��u0H��u���u^��u:H�E�dH+%(ub�H���z���f.�H�E�dH+%(u@����H�E�dH+%(u(ɿ�����.���fDH�E�dH+%(uɉ��������ff.����UL��PH��!H��AWAVL�5)uAUI���ATSH��H���OL��dH�%(H�E�1���ML�躂�Lc�C��~p1�H���&�L��L��L�5�;A��1�L��臂�H�Iă{~<A�D��H��A����L��L��A��H�
�01��K��H�I�D;{|�H��V�L��1��*��H�L�H�U�dH+%(uH��[A\A]A^A_]����f���UH��AWAVAUATSH��(dH�%(H�E�1��G����I��L�}�L�5l 1��G�H�}���5�!wD��1�1�H���[��H�E�H��H��H��I�DA9]����L����H�E�A�ă��t^��OE��L��H��L��1��!���t�H�}�H�U�H�u��y[���k���H�U�H�E��H�}����H�}���~��j���H�=x���z��]����H�E�dH+%(uH��([A\A]A^A_]��Ł�D��UH��AVAUI��ATSH���w1�dH�%(H�E�1��"�I��H��tiI�EE1�A�FH��tRf�D��D��L��A��H�[H��A�T��V�H�[�I�|���{�H��H�؉�H��I�TI;]r�A�H�E�dH+%(uH��L��[A\A]A^]���ff.����UH��H��dH�%(H�E�1�HcG��~%H��H��
@H��H9�t9wu��1�H�U�dH+%(u��萀���UH��AVAUATSH��dH�%(H�E�1���I�9G~bLc�H��A��I��J�|/�@��CD�p�E9�}D)�J�t+ J�|+�P�H��H���|�D�s1�H�U�dH+%(uH��[A\A]A^]ø������fDUH��H�5�H��H��H�=2�vdH�%(H�E�1��~��T��@UH��ATSH��H��H�(dH�%(H�E�1�H��tjH�C H�P�H9SsH�E�dH+%(uvH��[A\]�@L�`J�4��y�H�C(H��tTH�S f�H��@@ @0L�c �D����H�C(H��tfo�\C�{�����~�H�=+
���fD��UH��AUI��ATSH��H��H�~(dH�%(H�E�1�H����H�F H�VH�H�H9���H��H�I9�tZH��t'H�C@�S0�H�SH�C(H�K@H��H�H�J�K4�JL�(A�EI�U�C4I�EH�SH�C@H�����CP�C0H�E�dH+%(��H��[A\A]]�@L�`J�4��Ox�H�C(H��tuH�S f�H��@@ @0H�C(L�c H��uYM��t�H�CH���\���@���Y��H�C(H��tfo[CM���+����T����}�H�=����H�SH��H�����D��UH��AWAVI��AUI���@ATA��SH��(dH�%(H�E�1�艎�H����D�`A�|$H��Hc��l��H�CI��H�����G��L�c�I��H�V�C(�C8H�C1�fA�$I�F(H��t
I�NH;�tcL�+�C4H�C,1�M��tL��U��'������U��������C$A�H�E�dH+%(uNH��(H��[A\A]A^A_]�fD�C�C4M�f@A�F4H�M���I�FA�F0L�+�H�=�
�2����|�ff.�f���UH��AWAVAUI��ATSH��H��dH�%(H�E�H�F(H���3H�VL�$�M���"���D�8I��I�D$A�D$�I�D$�@I�T$A�D$(H�C(I�T$A�D$8H��tH�KL9$���M�,$A�D$4I�D$,1�M��tL���ݔ���ƌ�1҅�H�C(��A�T$$H�SE�>H�ЋB�C4H�BH�H�C@H���H�S��C0H�E�dH+%(��H��[A\A]A^A_]��A�L$H�S@H����K4I�$H�K��S0M�,$A�D$4�Q���DH����H�SH�C(�@H�{L�$�H���#���I�$H�C(H���Ģ�H�SL�$�M�������鮢��Wz����UH��AWAVAUATSH��H��xdH�%(H�E�1�H����zHH�����uyH����BH���sL��u�CLH�{��H�{��H�C(H���AH�SH��H���0�P�S4H�PH�H�S@H���H�C��C0H�3D�f(A����A���RE����L�C@H�u�L�=�ZL�5�D�e��S0L�lfL��OL�-eM��A�H���M�̋KLH�xH����Hc�H�wE�Wf�A�H�=%e�<A���H�E�FD9�t.�A�S��f��~A�|=Hc�A�W�H�fA;Fu�H�=Z)H���I��H�GH��H�vE�W�V���fA���u�H�p�I�RH��H����HcH���I��H��H��I�R�����t܃�Hc�A�J9�~�H��oL����PL��L���L)�S8A��S0A�L�K@��`tHc�H�%������L�e�M��L�M���d��H�5_���Hc�H�>���CLH�SH�C(�F(H���@0H�E�dH+%(�AH��xD��[A\A]A^A_]�H������H�SH�C(�@H�{L�$�H������H�SI�$H�C(H������詈�H���H���:���H�=��=���D�CL�P���H�=�vH�C�1���H���vH�C����HcK8�������H���H�fD�:
uH�{H�s(H�4��F,�F0H��H9�u����H���H�KL����B�BH�C(H�ȋA0�BC8H����A0�;'H���(�ro�I�$A����H���H�u�H�KL����B�BH�C(H�ȋA0�BC8�~@H����A0E�A��H��A���;'���	o�I�E�N���H���H�KL����B�BH�C(H�ȋA0�BC8H����A0�;'H���W�n�I�$A����H���H�KL����B�BH�C(H�ȋA0�BC8H����A0�;'H���E�in�I�$A�
���H���H�KL���L����B�BH�C(H�ȋA0�BC8�A0�r��
�H��1�L��蚏�����I�$A��?���H���H�KM���B�BH�C(H�ȋA0�BC8�A0�S0���H���H�K�B�BH�C(H�ȋA0�BC8�A0A�,����H���H�KL���L����B�BH�C(H�ȋA0�BC8�A0計��H���1���D�e����H���H�KD�{8L����PL�E�L��PH�S(L�E�L�4�H���E�n0H�U�D�hE�E�n0�CL��l�H�U�L��H��v�Ic�L�E�A)�L�E��L��E�n0~�8
uA�n,H��H9�u�H�u��C0A�	A�H�s@H����C8��C0�H�s@����L�E��C0H�u�A�I��H�FI9�r A�8
uH�KH�S(H�ʃj,I��L9E�u�H�u�H�C@�C8H����V�S0�FH�C@H���H�K�B�BH�C(H�ȋA0�BC8�A0��CLA�/�,���H���H�K�B�BH�C(H�ȋA0�BC8�A0H����A����H���H�K�B�BH�C(H�ȋA0�BC8�A0H����
�H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����V���H���H�K�B�BH�C(H�ȋA0�BC8�A0H��������H���H�K�B�BH�C(H�ȋA0�BC8�A0H�������H���H�K�B�BH�C(H�ȋA0�BC8�A0H�������H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����z���H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����C���H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0�i�I�D$I�$A����H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0�gi�I�D$I�$��CL�S0M���
���H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����b���H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����+���H���H�K�B�BH�C(H�ȋA0�BC8�A0H������H���H�K�B�BH�C(H�ȋA0�BC8�A0H�������H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�
A��y���H���H�KA��B�BH�C(H�ȋA0�BC8�A0�CL�B���H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�	�H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�A�����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H��H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H��H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����4���H���H�K�B�BH�C(H�ȋA0�BC8�A0H����	���H���H�K�B�BH�C(H�ȋA0�BC8�A0H����
����H���H�K�B�BH�C(H�ȋA0�BC8�A0H�������H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����X����C0H�u�A�L�E�A�H�FH�C@�C8H����V�S0�FH���H�C@H�K�B�BH�C(H�ȋA0�BC8�A0���H���H�KA�=�B�BH�C(H�ȋA0�BC8�A0��H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�����H���H�K�B�BH�C(H�ȋA0�BC8�A0�CL�l���H���H�KM��L�E�H����B�BH�C(H�ȋA0�BC8�A0�C0D�A�$H�SH�C(H�<�H�OL�IM9�scHcGH�T�C4��H�H�H9�s'�H�H��H���
H�K(H�{H�<�H�OH9�r�L�IH)‹GHc�HU�H�M��C4H։GL9���H�E�D�@�L�H�A��
uH�SH�C(H�Ѓh,H�E�H����P�L�K@�CL�S0���H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�A���H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�	�H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H��'���H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H��G���H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H��g���H���H�K�B�BH�C(H�ȋA0�BC8�A0H�������H���H�K�B�BH�C(H�ȋA0�BC8�A0H�������H���H�K�B�BH�C(H�ȋA0�BC8�A0H�����L���H���H�K�s8L�M��PL�e�L�M��PH�S(�u�H�ʋJ0H�U�D�1�HH���D�B0�CLH��H�M�D�E��}j�}�H�M�L��TH�U�L�M�L� >)�HcE��z0H��Hȅ�~�9
u�j,H��H9�u��C0A�M��L�c@L����C8A�$�C0A�$�S0L�c@���H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0��_�I�D$I�$�1���H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0�_�I�D$I�$���H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0�Y_�I�D$I�$���H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0�_�I�D$I�$�S���H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0��^�I�D$I�$�	���H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0�{^�I�D$I�$��H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0�1^�I�D$I�$�u�H���H�KH���L����B�BH�C(H�ȋA0�BC8�A0��]�I�D$	I�$�+�H���H�KA�{�B�BH�C(H�ȋA0�BC8�A0�CL���H���H�KA�:�B�BH�C(H�ȋA0�BC8�A0��H���H�KHcs8H����P�PH�S(H�ʋQ0�P�Q0H�K��A{�L�K@�S0L�BQL��:���H�KH�C(�CLH���L�M�H�4�L�e�H��L�M�H�u�H�U��f�H�u��K8L��PL�M�L�g:)F0H�E�Hc�H…��W����8
u�n,H��H9�u��@���H���H�KL����B�BH�C(H�ȋA0�BC8H����A0�;'H����W\�I�$A���H���H�KA�}�B�BH�C(H�ȋA0�BC8�A0�f�H�u�H��H+�����E��C0�H�sH�S(H�<�G8���HcC4L�OH�K@M�M��L�E�L���I9���I�DH9��YD�g4L)�H�M�E����H���v�CL�CPL�C@�P��������a��H���H�K�B�BH�C(H�ȋA0�BC8�A0��W�H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H��6���H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H��V���H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H�����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H����H���H�K�B�BH�C(H�ȋA0�BC8�A0H���H����H���H�KH���L����BH���BH�C(H�ȋA0�BC8�A0�GY�I�$A���H���H�KL����B�BH�C(H�ȋA0�BC8H����A0�;'H������X�I�$A�
�3��C0H�u�A�L�E�A�H�FH�C@�C8H����V�S0�FH���H�C@H�K�B�BH�C(H�ȋA0�BC8�A0����\b�H�{H�p��Z��a��Eb�H�{H�p��Y�I�$���*b�H�{H�p���Y�I�$���A��w��b�H�{H�p��Y�I�$���E�D�`�E��~;�H���vI�PL��H)�H��� D��1�A�A�H��H9�u�H�S(H�sH��y8��D���A����� 9�N��A$�}��E�����1�H��Ic�D�e���I��H���-��
�uL�BH�z(��J�<�H�B�'I��9]��AH�zH��x���H�U��`�H�U�H��x���L�EK���L��4u�H�zD�e��]�H���Vj�U�L�KL��4����H�=�������H�KHcG�C4H��G8������ID��1���H���AoAH��H9�u�D����ȉ�H�E�I�L�A��������M�)��q�����v,H�M�I�L�E�K���A�����H�H�A���s����
��OA9��b����J�H�OA9��O����J�H�OA9��<����J�H�OA9��)����J�H�OA9������J�H�OA9������R�P���HcE��sLM��L�H�C@H�E�H���H�PH����0H���H�}�I9���A�$���tH�=�H�Hc�A��Hc�E�VA9�t>M��H�5�2�4~��~Hc�H�=H�Hc�A��Hc�E�VD9�u�M��H�5�I���4VH��H��H����2�a���H�=�2��4OHc�A�O��Hc�E�VD9�u�H�5k�V��tH�PH������uH���HcP�L�M�M��H����L�M�L�E�I��L�K@H���L�e��V�1�D��L��L��H�M�1����Y[�H�=B��]��H�=��Q����^�H�{H�p���U�����HcC4L�H�E�H���H�}��sLH�PH�{@H����0I9��H���L�E�L�`M��A�����H�=�F���Hc�A�O�H�E�FA9�u2�If.�Hc�H��F���Hc�A�O�H�E�FD9�tH�#1�4H���@����H�5
I��L���I���4FH�E�A�t$�I9��Z���L�E�������[����]�H�{H�p��T��"���H�=�����H��D�e���H�É��$H��Hc�D�e�H�ÍBH�{H�K(H��Hq�
�C4H�sH�S(�E��C4H��A����H�yA�4;q�'H�A�s4Hc��0H�C(H�SH��HcC4H�R�DH�SH�C(H��L�@�E�L������������%���LcM��KLL�E�M��H���M�H�PL�K@H����M9������H��H�E�A�$����H�5 E���Hc�A�w�H�E�FD9�t+H�}/�p��~Hc�H��D�����@���H�5R	I���FH�E�H���H���H�H�E�M9��w�����������H�M��0Hc�U��R�H�M��U�L�xEL��.H�AH�KH�C(H��H�yt8�s4���QD����1��{4�yE��t&H��C4�E��A8�P���H�=k����H�{H������H�KH�S(�E��C4L��DL�j.H������H��h���H��p����k�1�H��h����0I��HcE�H��p���D�e�H�E�Ic�I��L��H��x����FI�|$�c�L��DL�.�����;�b����I�|$�/d�I�T$(I�t$H��H�U��I�L$H��x���Hx�S]�L�,DL��-��A�D$4H��t�L��D�e�H�C(H�KH�ȉЉQ�*���H�=������L��D�e���@��UH��SH��dH�%(H�E�1�H��tWH�F(H��H��tH�VH��H;8uH��C ��u H�E�dH+%(u6H��H�]���,S�@H�{�S���DH�E�dH+%(uH�]����.V�ff.���UH��H��dH�%(H�E�1�H��t?H�G�G�H�G�@H�G�G(H�GH�F(�G8H��t
H�VH;<�tH�E�dH+%(u&�ËGH��F4H�GH�VH�F@H�����F0���U����UH��AUATSH��dH�%(H�E�1�H����I��H�~(H��H���H�F H�VH�H�H9���H��H�H��t8H�C@�S0�H�K(H�SH�{@H��H�0H�~�{4�~H��tH�BH�CH��L� A�D$I�$�C4I�D$H�SH�C@H�����CP�C0H�E�dH+%(��H��[A\A]]�DL�hJ�4���N�H�C(H��tlH�S f�H��@@ @0H�C(L�k H��uPH�CH���^���f�����c�H�C(H��tfo�1C�,����T�H�=K����H�SH��H�����fD��UH��ATSH��dH�%(H�E�H�G(H��tH�WH��H��L� M��tlH�A�D$ ��uxL���pP�H�S(H�CH��H��tH��H�CH��t2H��H��t)�P�S4H�PH�H�S@H���H�C��CP�C0H�E�dH+%(uH��[A\]�@I�|$�O��y����S�ff.����UH��AVAUATSH��dH�%(H�E�1�H����|7�I��I����|7����@I���d�H��H����A��L�hL��L�hfAn�H�fp��H�@ �@(H�@4f�@���I�F(H����I�VH��H�H9�t]H��t)I�F@A�V0�I�VI�F(I�N@H��H�H�JA�N4�JH��CH�A�F4H�CI�VI�F@I����A�FPA�F0H�E�dH+%(u'H��H��[A\A]A^]�D1���@I�FH����Q�H�=�����ff.�f���Ufn�fp��H��AWAVI��AUD�nATMc�I��SL���H��(dH�%(H�E�1�f�E��b�H����I�Dž�����L��H��Hc��SK�1�fA��@�b�H��H����L�xL��H��L�xH�H�E�H�C H�C�C(H�C4����C H�E�dH+%(uOH��(H��[A\A]A^A_]�DHc�1�fA�I���p���H�=f����H�=a����H�=������sP���UH��ATI��SH��H��dH�%(H�E�1��'S�H�U�dH+%(uH��L��H�߉�[A\]����P�ff.���UH��H��dH�%(H�E�H�H�U�dH+%(u����O�ff.���UH��H��dH�%(H�E�H�G(H��t&H�WH��H��t�@,H�U�dH+%(u��D1����O�ff.�@��UH��H��dH�%(H�E�H�G(H��t&H�WH��H��t�@0H�U�dH+%(u��D1����O�ff.�@��UH��H��dH�%(H�E�H�GH�U�dH+%(u����N�ff.�f���UH��H��dH�%(H�E�H�GH�U�dH+%(u���N�ff.�f���UH��H��dH�%(H�E��G8H�U�dH+%(u���^N�ff.���UH��H��dH�%(H�E�H���H�U�dH+%(u���N�f.���UH��H��dH�%(H�E�1�H�>H�E�dH+%(u����M�ff.����UH��H��dH�%(H�E�H�F(H��t!H�VH��H��t�x,H�E�dH+%(u��H�=������|M�ff.����UH��H��dH�%(H�E�H�F(H��t!H�VH��H��t�x0H�E�dH+%(u��H�=���1���M�ff.����UH��H��dH�%(H�E�1�H�~H�E�dH+%(u����L�ff.���UH��H��dH�%(H�E�1�H�~H�E�dH+%(u���L�ff.���UH��H��dH�%(H�E��G|H�U�dH+%(u���^L�ff.���UH��H��dH�%(H�E�1��~|H�E�dH+%(u���L�ff.����UH��H��dH�%(H�E�H���H�U�dH+%(u����K�f.���UH��H��dH�%(H�E�1�H���H�E�dH+%(u���K����UH��H��dH�%(H�E�H���H�U�dH+%(u���ZK�f.���UH��H��dH�%(H�E�1�H���H�E�dH+%(u���K����UH��SH��dH�%(H�E�1�H��t7H������Z�H�H��t41�H�U�dH+%(uH�]���fD�_������J���^����@��UH��ATSH��dH�%(H�E�1�H��tMI����H���[�H�H��H��tIH�p�1�H���H�L�"H�U�dH+%(u!H��[A\]�fD�k^������	J��T^����ff.����UH��ATSH��H��H�(dH�%(H�E�1�H����H�CH��L� M��t-H�A�D$ ��ubL���jF�H�{(H�CH��H��tU�PF�H�{`�GF�H����;F�H���3F�H�E�dH+%(u(H��1�[A\]�f�I�|$�F��@1���'I����UH��H��dH�%(H�E�1�H�E�dH+%(u��PZ���H�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u��C��H�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u��@E��kH�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��*H�f.�UH��ATI��SH��H�?dH�%(H�E�1�H�H��I9�u�0H��H�WfHn�fl�H�SH����H�H��H��L9�u�H�E�dH+%(uH��L��[A\]�tD��G�ff.�@U��
H��AUATSH��(dH�%(H�E�1���+wdH��PHc�H�>��H�E�dH+%(��H�>H��([A\A]]�D�H�E�dH+%(�oH�>H��([A\A]]�Ki��H�E�dH+%(�GH��([A\A]]�f.�L�.I�}H�H��I9�t6fDH�WfHn�I��fl�H�SH��Y��H��L��H�M9�u�H�E�dH+%(��H��(L��[A\A]]�CC�L�.I�}H�H��I9�t�fDH�WfHn�I��fl�H�SH�����H��L��H�M9�u��f�L�.I�}H�H��I9��r���f.�H�WfHn�I��fl�H�SH����H��L��H�M9�u��6���fDL�.I�}H�H��I9�����f�H�WfHn�I��fl�H�SH��A��H��L��H�M9�u����fDL�.I�}H�H��I9�����f�H�WfHn�I��fl�H�SH�����H��L��H�M9�u����fDL�.I�}H�H��I9��z���f�H�WfHn�I��fl�H�SH����H��L��H�M9�u��F���fDL�.I�}H�H��I9��*���f�H�WfHn�I��fl�H�SH��Q��H��L��H�M9�u����fDL�.I�}H�H��I9�����f�H�WfHn�I��fl�H�SH����H��L��H�M9�u����fDH�>H�u��@�H�u�H�E�dH+%(�gH�~����@L�.I�}H�H��I9��Z���f�H�WfHn�I��fl�H�SH����H��L��H�M9�u��&���fDL�.I�}H�H��I9��
���f�H�WfHn�I��fl�H�SH��1��H��L��H�M9�u�����fDL�.I�}H�H��I9������f�H�WfHn�I��fl�H�SH�����H��L��H�M9�u����fDL�.I�}H�H��I9��j���f�H�WfHn�I��fl�H�SH����H��L��H�M9�u��6���fDL�.I�}H�H��I9�����f�H�WfHn�I��fl�H�SH��A��H��L��H�M9�u����fDH�E�dH+%(��H�>H��([A\A]]�Sc��L�.I�}H�H��I9������f.�H�WfHn�I��fl�H�SH����H��L��H�M9�u��f���fDL�.I�}H�H��I9��J���f�H�WfHn�I��fl�H�SH��q��H��L��H�M9�u������A�f���UH��AWAVAUATSH��H�$H���
fo4ME1�A��H��`�L���H����H��h�I��dH�%(H�E�1�H�����H����L����I��H����HDž���Dž��Dž������H����)���)���H����E�<$J�I9��RL��H����H)�H��p�L�pH��'�� H۸'H9�HN�H��H����H��H�|��Q�H���%L����L��H��I��H����H�[L���z:�H����I��L��H��L����HI�I��L��H���L�H���H:�L��H����L��H��L�HH��LI�I���I�L���:�L����I��H����I9�t$L��L����L�����<�L����L����H����L��p�I��N�,3M�L�P�M�K�I9���L����H����L����A��)�HMc�H��NB��˃�������������������=��
��=���Y�����Hc�H�5+L�49���H��LD�<D����E��~]����fo���Dž������fo�����Ae��AnI��I�������fDH�9MB�����H�5eJLcغfAnNB�fAnV)ʉ�Hc�H��L�H�rL�:H��������H�ɺH)�H��L�fnfnZfb�fbÍH�fl���>woH�!HHc�H�>��I�MI�U�1�M��H����M�F�L��@�L��P�)�p��[��fo�p�L��P���L��@��� �L����H��H����L��H��I)�H��H)�H�pL�hH�5�KL�x�H)�H��I�H��IB�AA�$��H�����wHc�H�5WJ:�H�wKD�<I���/���f�H��KB����p������������������������D���������M�������g
H����L��P���p�L������L��P�Dž��������p�L�����@Dž��1�1��4���Dfo�fo�����Hc���H�5�K������fDHc���H��K�<�������#�������H��h�H��L��P���p�L�����3`������D����L������p�����L��P��:f.���������������������t�����D��������L����L��H�kFM��I��f����t�����wHc�H�VH�<�TL9�����A�E�~����H��GB���
<+w��Hc�H�>��f�I�<$�7�M�E�I��I��I��H��IB��u���DI�<$�\����DM�$I�9H�H��L9�tfL��P�D��p�M��L��@�I��H�WfHn�M��fl�I�T$L�"����L��L��M�$$M9�uѐM��L��P�L��@�D��p�L���7��D���I�<$�[���3���f.�I�<$��6�I�|$��6������M�$I�9H�H��L9�t�L��P�D��p�M��L��@�I��H�WfHn�M��fl�I�T$L�"�P���L��L��M�$$M9�u��<���@M�$I�9H�H��L9��:���L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"���L��L��M�$$M9�u�����@M�$I�9H�H��L9�����L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"�p���L��L��M�$$M9�u��\���@M�$I�9H�H��L9��Z���L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"����L��L��M�$$M9�u����@M�$I�9H�H��L9����L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"萸��L��L��M�$$M9�u��|���@M�$I�9H�H��L9��z���L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"� ���L��L��M�$$M9�u�����@M�$I�9H�H��L9��
���L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"谷��L��L��M�$$M9�u����@M�$I�9H�H��L9������L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"�@���L��L��M�$$M9�u��,���@M�$I�9H�H��L9��*���L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"�ж��L��L��M�$$M9�u����@M�$I�9H�H��L9������L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"�`���L��L��M�$$M9�u��L���@M�$I�9H�H��L9��J���L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"��L��L��M�$$M9�u�����@M�$I�9H�H��L9�����L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"耵��L��L��M�$$M9�u��l���@M�$I�9H�H��L9��j���L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"����L��L��M�$$M9�u����@M�$I�9H�H��L9������L��P�D��p�M��L��@�I���H�WfHn�M��fl�I�T$L�"蠴��L��L��M�$$M9�u����@H��A��������fo���L��fn���M��fn���I��I��fn���pfAn�I��A��fb�fb�L����Dž��fl�A�@���f�L���������M��L����tn�����wHc���H��B�<H������L����M9�t,L�%�?�I�L��I��I��A�<�O�M9�u�L����H����I9�tL���/�H�E�dH+%(�FH�e؉�[A\A]A^A_]�H��`�H����H����L��P���p�L��������L��P���p�����L����������L�����L����M������H��?D�<���M�}�I�}L��@�L��P�L��)�p��J9��fo�p�L��P�L��@��&�E1���M�}���L��@�I�MM��1�L��P�A�u�M�F�H����)�p��<O����fo�p�L��P�L��@����A��L����I�}���f�����D����Dž���������L����1�L����M�惽������������f�M�}�I�u1�L��0�L��@�L��)�P��8��I�}��p��-�p�fo�P�L��@�L��0������H��h�H�=��L����L����L����A��H�X�w)�1�H��H����H�ߋp�PF��H�����4�I��H��L����M��H��I)�I)�����M�}�1�L��@�L��P�L��)�p���6��fo�p�L��P�L��@��H�M�}�I�}�L��@�L��P�L��)�p��6��fo�p�L��P�L��@���H��L��P�I�UH����L��@�M��A�)�p��j��K��A[A_����H��h��L��0�L��@�L�@)�P�L��p��@�L��p�fo�P�fHn�H��I��L��@�L��0�fl��
M��tA�F�A�@H��h�H��L��0�L��)�P�M�MI�M�H�pI�F�L��@�I�U�P�2��I�}��p���P��I�}��r+�I�}��i+�p�_fo�P�L��@���L��0�AX���M��L����A�߉�L���++�I��H��I)�H��I)Ճ���;L�����M�������L��@�L��P�)�p��n?�fo�p�L��P�fHn�H��H��I��L��@�fl���I�U�M�ME1�L��(�L��0�)�@�H��h�1�H��P��_��I�}��p���O����p�H��P�fo�@�L��0���L��(����A��L������H�����f.��L��@�L��P�)�p��>�fo�p�L��P�fHn�H��H��I��L��@�fl��I�M�I�U�E1�L��(�M�ML��0�)�@�H��h�H��P��^��I�}��p��N��I�}��)�����H��L��@�M��1�L��P�I�UH����A�)�p��j��H��AYAZ����M�}H�=��L��@�L��P�)�p��C%�M��M��L��H��H���������L��@�L��P�)�p��g=�fo�p�L��P�I��L��@�I�EM����	L��L��0�L��@�H��p�)�P��M��I�WH��p�fIn�fo�P�L��@�fHn�I�GL��0�fl�H����H��I�MA�u�M�N�L��@�H����E1�L��P�)�p�AV1���G��Y^��fo�p�L��P�L��@��w�H��L����H��I)�H��I)̓����������H��h��H���HO��L����M������L��@�L��P�)�p��<�fo�p�L��P�fHn�H��H��I��L��@�fl���I�M�M�EE1�H��h�A�U�L��(�L��0�H��P�)�@��bX��I�}��p��L������L��@�L��P�)�p��;�fo�p�L��P�fHn�H��H��I��L��@�fl���I�U�M�ML��(�L��0�M�E�)�@�����H��A�MI�UE1�L��@�M��H�����L��P�)�p�j�
F��_AX���I�EM�}�H��������L��0�L��@�)�P��:�fo�P�L��@�fHn�H��I��H��p�L��0�fl��%L��(�L��0�)�@��S=�1���H��P�I�E�H�x�rC�L��P�fo�@�L��0�L��(�A�0���\I�}�L��(�L��0�)�@�H��P��e%�M�EE1�H��P�H��p�H��h���V��I�}��P��J����P�fo�@�L��0�L��(������A��L����H��p�������@M�}�I�uL��0�L��@�L��)�P��2������I�MпL�� �L��(�H����)�0�H����p�����@�A������A	�D��P��9�D��P���@�fHn�H��H��I��fo�0�L��(�fl�L�� ��pHc�p�M�E�A��H��h�L��(�L��0�)�@�H��P��AU��I�}�p��bI����p�H��P�fo�@�L��0���L��(��N�L����A��H�����������fDI�u�H��h�1�H����M�F�L��@�L��P�)�p���f��fo�p�L��P���L��@��R
I�}�L��@�L��P�)�p��:#�L����fo�p�L��P�L��@����L��0�L��@�HDž��)�P��~7�fHn�H��fl�H����	I�MI�U�E1�H����H��h�I�F�I��H��p��\��fo�P�L��@���L��0��I�}L��@�L��P�L����)�p�HDž����G��H�����P"�I�}��G"�H�����;"�fo�p�L��P�L��@����L��@�L��P�)�p��6�fo�p�L��P�fHn�H��H��I��L��@�fl��I�M�I�U�L��(�M�MM�E�L��0�)�@�����L��@�L��P�)�p��6�fo�p�L��P�fHn�H��L��@�I��fl���I�U�M�EH��H��h�L��(�L��0�H�q)�@�H��P��bS��I�}��p��F��I�}��
!�p�L��P�fo�@�L��0���L��(��f�A��L������L������M�}�I�}M���aI�GfIn�I�fHn�fl�H�8��H��h�H�x �fH��I�EH�F ��M�}L��0�L��@�L��)�P���H��p�H��H���E1�H����M��L����A��fo�P�L��@���L��0����I�}A��L���������H��p����I��L��H��H��H)�L��H)ƒ����L����I��I�ֻ���I�u�I�}L��@�L��P�)�p��-��I�}�A����E��fo�p�L��P�L��@���M�}����L��@�L��P�)�p���3�fo�p�L��P�fHn�H��H��I��L��@�fl�tFA�U�H��h�L��@�L��P�)�p��i'��fo�p�L��P���L��@��R�H��L����H��I)�H��I)�����fDH��L��@�E1�1�L��P�I�MM�N�H����I�U�)�p�AV� >��ZY��fo�p�L��P�L��@����A��L����I�}����A�UA�u�I�N�M��H����L��@�L��P�)�p���?�����H��L��@�A�uH����L��P�M��A�)�p�j���I�}H��h�L��@�L��P�)�p��5(��fo�p�L��P�L��@���I�M�L�� �L��(�H����)�0�H����p�����@�A������A	�D��P���1�D��P���@�fHn�H��H��I��fo�0�L��(�fl�L�� ��4���Hc�p�H��h�E1�A��L��0�L��@�)�P��
N��fo�P�L��@���L��0��6���f.�M����I����I�M�1�H����H����L��0�L��@�)�P��h/�fo�P�L��@���L��0���E1���@�DžP�L��M��M��L��(�I��L�� �)�0�L���nYI��H����H��h�L��I�$�_"����uպH�5��H���G�I�M�u.�H��H�5ܼH����$�H�����H�C��HE�H����H��H���?G��tI�U�I�t$H�����&G���X���L���6I�MI�$L��p�H����D��H��h��T�����"���H��h�L�烅P��@A�~XI��H������M��M��D��P���@�fo�0�L��(�L�� �E���C���L����L��0�L��L��@�)�P���xI�UI�u�L��L��p�H��h��]��fo�P�L��@���L��0����H��h�I�M�A��H����H���L����L����H�X1��E-�y
E1�L����H����H�=M�H�����=�H����H��H��H�����p��3��I�}�X?��H�������I�}����H���������I�}�L����A�߉���I�}�t�I�}L�������H��H��I)�H��I)���L����I�}I��I�� ��>��H�����Z�I�}�Q�H�����E��j�1�L����H�����L����H����I�}L����A���{>�����L����I�M�A��H����L���������H���H��h�H�X1���+�y
E1�L����H����H�=�H�������H����H��H��H�����p��1��I�}��y�I��H��I)�H��I)Ճ�����J���L����A���w<����L�����`��a�L����I��I���G�ff.�f���UH��H��dH�%(H�U�1�H�U�dH+%(uH��H��H�-��p��`?����f.����UH��ATI��SH��H��H�vH�?dH�%(H�E�1��)�tH�E�dH+%(u1H��1�[A\]�f�H�E�dH+%(uH�{H�CH��L��[A\]���w��UH��AWAVAUATSH��H�$H��H�$H��HL�-��fInʼn����L�����H����������L���L����dH�%(H�E�1�H��iHDž���fHn�fl�)��������@M��L��H�h�L��1��l;�����1�L��1���#�Dž�x,H�5�~�H�I��H��tH���5L��I�����M��u&L�kH��M��u������t�-H����I��H�E�dH+%(uH��H L��[A\A]A^A_]��)�f�UH��AUATSH��H�$H��dH�%(H�E�1�I��H�����H��tdL����H���1�H�K;L���x:H�H��t=I�ML��I�<H)�H�ض1��P:L��1�1��3�ǃ��t	�Cq��H�E�dH+%(uH��[A\A]]��b�f�UH��AUATSH��H�$H��dH�%(H�E�1�I��H����H��tdL����H���1�H��:L���9H�H��t=I�ML��I�<H)�H�.�1��9L��1�1���2�ǃ��t	����CpH�E�dH+%(uH��[A\A]]���f�UH��AUATSH��H�$H��dH�%(H�E�1�I��H���C�H����L����H���1�H��9L����8H�H��tcI�ML��I�<H)�H��1���81�L��1��2�A�Ń��t.��H�sH��8#�D��I��H��x=��B�|#G
t(B�D#HH�E�dH+%(u&H��[A\A]]�DB�D#G�����CH����UH��AWAVAUATI��SH��,H��(dH�%(H�E�1�H�E���L��H����W�H�E�H��H���[L�}�L�5��L��L����H��I����L��L��H���h�t�8f�M��tkL��M�����H�L��L��1��p�H��L��I���r�H��H��u�E1�H�}���H�E�dH+%(��H��(D��[A\A]A^A_]�f�L���x�L��H��H��I�����u�L�A����t�<_����H��fDH���;tw���0��	v��m������L��H��H��I���z�u:J�+A�����C�����_����H��H���8t"���0��	v�E1�����@A����A�������DUH��AUATSH��H�$H��dH�%(H�E�1�I���f�H��t=L����H���1�H��6L���6Hc�H��tL���;�H�DH=�v&1�H�U�dH+%(uKH��[A\A]]���1�I�|L��H)�L��cH����5��t�L�����������ff.�f�UH��AVAUATSH��H�$H�� dH�%(H�E�1�I��H���~�H���L����H���1�H�6L���/5H�H����I�ML��I�<H)�H�ȱ1��5L��1�1��G.�A�ă����H����������L��P��D��L���N�H��xg��O�
��ƄP�1���g�H�����I��H��t H�5�
��F�1�L���-��Ch�L���*�L���r�D����H�E�dH+%(u H�� [A\A]A^]�ƄO��x����f�fDUH��AUATSH��H�$H��(dH�%(H�E�1�I��L������H��t=L����H���1�H��4L���3Hc�H��tL�����H�DH=�vWH����H����L������xmH����H�����D�H����H�U�dH+%(uHH��([A\A]]�fD�I�|L��1�H)�L��H�
��3�f�1���W����UH��AWAVAUI��ATI��SH��(H�ZdH�%(H�E�1��{st
�{t�rL�KM�t$M�<$M����M��tL��L��L�M�����L�KM�t$(M����M��tL��L��L�M�����RL�KM�t$ M����M��tL��L��L�M�����A�D$@I�|$�CptCH�{ �
2��I�EI�t$1�H�x ������t"H�U�dH+%(�UH�e�[A\A]A^A_]�M�d$8M��t{1��M�u��H���	�H��H���H�5��q�H�u�L����*�H�޿�AFh�R�H����I�}H�M�1�H�{�� H��H�+�1��R���@L�2H��L����H��L�����H��L������H��L���Q���I�]�V����H��L�M��5F�v1�AVL��L���H����#�H�{�jL���"�H�CI�]_M�<$L�KM�t$(AXM���3���M���F���L�����L�KH�CM�<$M�t$ M���6���fDM���C���L����H�C�2���fDH��L�M��5��v1�AVH�w�L���L���s�H�{�miL���r�H�CI�]XZ����H���5J�vL�M�1�AVL��L�ŬH����#�H�{�iL���"�H�CI�]YM�<$^�]����M������L����H�CM�<$�
�����
�1���Y���}���ff.�@UH��AVAUATSH��H�$H�� dH�%(H�E�1��~"t(H�E�dH+%(�$H�� [A\A]A^]�DL�7H���3�H��H��t�L����H��/�1�L����.Lc�M��t�L����I�DH=�w��1�K�|%L��L)�L���H����.���^���L�����L��I�|�/f�H��H�sH)�H����H�5�qL���`"�I��H������H������v��u.H����L���EuH����H���yH������w�C"L����������T�@UH��AWAVAUATSH��XH�}�H�u�D�E�L�M�dH�%(H�E�1��z0t*1�H�U�dH+%(��H��X[A\A]A^A_]�fDH��H��I���"(����u�H�E�L�kL�p8H�@8H�E�I9��bI���@M�?M9���I�L���p�u�H�}�L������A�G f���h��H�U�f��H�J8L�jLE�C �����{2I���L�c���H�������?�H��H�H�H�}�t	L9���1�1��}�A�u`f.�I�w��H��sI��s
L��H��I	]H��H��H��@u�����L��H��H��H��I#MI�MH��H��H��@�����I�w��H��s�I��s�L��H��I�MH	���L�m�I��f����������U�����u�L�CA�8?tR�5L�v����L�u�M��t�H�=���;�s,1�L��H��� ���f�1����L�m�I��@���A�xu�M�4$M9�t*@A�V ��uI�~H��t
H�s��tiM�6M9�uڋ��v���M���H�SH�5��1����1���H�KH�R�1�1����?�����#������DI��"���M�fI�A�F0����H���vf�L�e�H�E�)E�1�L��讯��I��L���3���H�E�H�KL��H�1��L�1����y1�H�M�L���.��H�}�I��H�����s(H�U�H������L�����]���f�H� �vE1�H�E�L�e�L�-y�)E��H�E�A��H�H�E�I9��Q���H�E�E��H�5�L��ID�H�P1������y�E1��2���H���H�}��1��6�H�U���x\�s,H�}�1��0�������6�L�u�H�=ŦM��������H�M��5�vH���1�����H�}��������H�=�����H��듐UH��AWAVAUATSH��H�$H��H�$H��(dH�%(H�E�1�I��I����t�lthI�D$HI��HH�X�I9�u�L@H�C0H�X�I9�t;H�;L����u�H�E�dH+%(�sH��( H��[A\A]A^A_]�@1���@H����H��H���H����(L����	�H��H�5`~H�<H��t'��JH������ H���BH9�u�M�<$��H��H����L�����H�()1��L���N(Hc�H��H�������L���c	�H��H������T	�H�����H�����H��H�D
H�H=�w[�I�<1�I��H)�L��H�����'��t7L�������t+L���;�~���fDH��H9������.���fDL�����H��H�5F}H�<H��t%D�JH������ H���BH9�u�M�<$��H��H������L�����H�(1��L���6'Hc�H��H���������L���K�H��H������<�H�����H�����H��H�D
H�H=�������I�<1�I��H)�L��H�����&���w���L�����������b���f.�H��H9������&������f�UH��AWAVI��1�AUI��ATM��SH��H��h�EH�M�L�E��E�dH�%(H�E�1�H�E����H��t2E1�H�E�dH+%(�OH��hD��[A\A]A^A_]�f.�M���gI�D$(H�E�I�D$ H��x���I�D$8H�E�A�D$@�E�A�D$AM�d$0�E��x��^I��H���}H�@ H��H��p����I%��H�
��A�GHH�U�H�u�A�GqI�Oh�M�H��p���A�Op�M�A�Or� ��A������L����I�M���YL����H�}�I�G��H�}��q��H�E�I�GH��x���H��tH���U��H��x���H��x���I�GM��tL���6��I��L�u�M�g@M��ts1����H�����I��H����H�5���u�H�u�L�����L���AGh�V�L����H�M�I�H1�H��� �3�E���������H�{XA�GsH��t&L�E�L��H��H�]�H�
+�L�}��������C`H�CPI�W0H��HH�SfHn�fHn�fl�AG0H����H�}�I�G�����H�E����@H�M��5�v�E�1�H���1�����L�����D�E��k���f.�HDžx���H�E��E��E�����Ch�Q�����Cd�A����L����H�E��"�����Cd����A�����1����
�L���S\I��J\I��A\I��8\I�@�/\H��p�����"��L����A�������������UH��AWAVAUATSH��XdH�%(H�E�1�H�tH��H�0H��tH�2I���.���u*H�E�dH+%(��H�e�1�[A\A]A^A_]�fDL�sL�m��M�|$L��L����uoE1�H�M��L��L�����E�uL���;�HcU�H9�tL���*��{���DL����H��H�SH�3H�KjI��E1�L���I���XZ�H���f��5��vL��1�1�H�<q�����(������ff.�f�UH��AWAVAUATSH��H�$H��(dH�%(H�E�1�I����H����H����H���1�H�"H���3!H�H����I�$�H�<H�r�H)�1��
!�H��1��K�A�Ń���_�����H��H����@H����H���'�x.L�puA�~tހx.uA�~.u	A�~t�f�L�����I��H��voI�|�H�5;��
�t�I��tTK�|>�H�52��
�t�I��v9K�|>�H�5��h
��h���I��	tK�|>�H�5���I
��I����D��1�L��1���ǃ����H�5Dc����������H��I����H��1�1�E1�jI��L��L���G���ZY��xYL���y�H����H������H�����D�����A�D$lH�E�dH+%(ufH�e�[A\A]A^A_]�@�5��vL��1�H�ɜ����f.��5~�vL��1�H����d���G����z���=����`��D���h���y�����UH��AWAVI��AUATSH��1�H��HL�'L�odH�%(H�E�1�L�H��H�E�L���&���H��t)H�E�dH+%(�}H��H1�[A\A]A^A_]�DI�F(A�vA�xH�E�I�F @�u�H�E�I�F8H�E�A�F@�E�I�F0H�E��mWI��H��t�H�@ H��H�E�����H���u�A�FH�M�H�}�A�FqI�Vh1�A�vrL��A�Np�������JL���B��I�M���L���.��H�}�I�F�OH�}����H�E�I�FH�E�H��tH�����H�E�H�E�I�FH�E�H��tH������H�E�H�E�L�m�I�F@M��ts1���?�H�����I��H����H�5�����H�u�L���~�L���AFh��L���C��H�M�I�~H1�H�$�� ���H�CPH�KHI�V0�CdfHn�H�SPfHn�fl�AF0H��(���f�H�}�I�F���H�E���@�5�vA��1�L��H�ޙ1�����L���������L������H�E����1���3�L���UI�~�UI�~�UI�~�UI�~@�zUH�}����L���F���p����l��ff.����UH��H��dH�%(H�E�1�f�w H�H�GH�E�dH+%(u���$��@��UH��AWAVA��AUA��ATI����SH��(dH�%(H�E�1���H���H��E����M�l$8f�H���X�H�����x.L�puA�~tހx.uA�~.uA�~t�f.��(�VTI��H���zL���r��I�GH���\I�D$@fIn�M�|$@H��fHn�fl�AL�8���H���v���E1��3D�x.u2A�}.u+A�}u$H����H��tҀx.L�hu�A�}t�x.t�I�D$8�(H�E��SI��H����L������I�GH����I�D$@�~E�L��1�M�|$@D��fHn�fl�AL�81���A�Ņ���H�5q]���%��H����H�}�H�E��bH�U���tH�����6���f.�H�u�H����`H�u�L���HeH�}��cH�U�A�G"H���~�����L������A��H�����H�E�dH+%(u'H��(D��[A\A]A^A_]���D� A����A�������D�����u���f.���UH��AVI��1�AUI���ATI��SH��dH�%(H�E�1����H���a��H��H��tYH�5^�����L��L���-��A$E1�H����H������H�E�dH+%(uH��D��[A\A]A^]�A���������UH��ATI��H�=�SH��dH�%(H�E�1����H��tfH�����H��H��tV�=/�vt%H�E�dH+%(uPH��H��[A\]�f.��5n�vH�ٿ1�H����T����v�L���`7	H��H��u���A����UH��H��dH�%(H�E�1�H�E�dH+%(u�1��>��	��f���U�H��AUI��H��ATL�e�SH��L��H��XdH�%(H�E�1��F���uBE1�H�MкL��L��1���E�tDL���|��H�E�dH+%(uAH��X��[A\A]]Ë5n�vH��1�1�H��f1��U����L���8��HcU�H9�����G�����UH��H��dH�%(H�U�1�H�U�dH+%(u�H��H�����H��H��H���-�������UH��H��dH�%(H�E�1�H�t&H�E�dH+%(u(�H��H�=��鯴�H�E�dH+%(u�����f���UH��H��dH�%(H�E�1�H�E�dH+%(u���_��ff.�@��UH��ATI����SH��dH�%(H�E�1��NH����H�=x�H���
��H�H��t}�C�C���H���H�C0H�C8H�C@H�C8H�CHH�CPH�CHH�CxH�CxH���I�D$I�T$L���H���H�H�E�dH+%(uH��H��[A\]����H���P��1���ff.����UH��AUATSH��dH�%(H�E�1�� ��H��u�G I��H9�tsH�_8L�o8L9�u�d@H�L9�tXH��L���M�D�K fA��v�H�E�dH+%(uLI�$L�C1�1��5ԑvH��H�]�[A\A]]���f.�H�E�dH+%(uH��[A\A]]������UH��H��dH�%(H�E�1��>1�H��t�PH�E�dH+%(uɉ���]��ff.�f���UH��AUL�o8ATSH��H�_8dH�%(H�E�1�I9�t,I���fDH�I9�tH�{L�����u�H�sH��u'1�H�E�dH+%(�*H��H��[A\A]]�@����1�H��f��uH���Ȅ�u��H����u��H����u��H�����H����1҉�H��H��HH	ڃ�?�s���H��H��H��H!��a�����ubH�� A�0� f��uH��D����u��H���u��H���u��H���tRH��H��H	�H��H��H��H!��������t�1�A��fDH��0� H�� ����f.��A�9��������UH��AWI��AVI��AUATI��SL��H��H��dH�%(H�E�1��U��H��t6L�hL��L������I��t-H�E�dH+%(uEH��[A\A]A^A_]�@L��L������H��H�����I�T$HE�H��H1�H!�H1�I�\$������UH��AVAUL�o8ATSH��H�_8dH�%(H�E�1�I9�tYI��I���f�H�I9�t@H�{L���|���u�H��L������C H�U�dH+%(uH��[A\A]A^]�D��������l��ff.����UH��AWAVAUATSH��(L�"dH�%(H�E�1����E�L9�t>I��I��H��M���	M�$$L9�t'D�E�M��H��L��L��L������t۸���@1�H�U�dH+%(uH��([A\A]A^A_]�����ff.���UH��AWAVAUATSH��(H�M�L�*dH�%(H�E�1�H�(A��L9�tGI��I��H��E����M�mL9�t'L�M�E��H��L��L��L������t۸���@1�H�U�dH+%(uH��([A\A]A^A_]����ff.���UI��1�H��H��AWAVAUATL�e�SfIn�fl�H��H�}�H�dH�%(H�M�1��fA�BH�I�I�BH�E�)�P���H9���H�u�L�m�L�U�H��h���L��`���DH���	����uP�C ��ue�{2tCH�E�L�sL�x8H�H8L9�tgH��p���L��I���H�I9��tH�{L�����u�H�]�H�H9]��]H�E��D��u�H�{H�5�m�#���u�L�sH�}��L����I��H����L���&��M�w I�O L9���L��p���M��I���(fDH�E�H�M��@1H�E�L� H�HH�M�?M9�tnL��L�������t�L��E�L��`����
��H�=���Q��s(1�L��H���1��D�E�H�E�dH+%(��H�ĈD��[A\A]A^A_]�DL��p���fHn�H�E�fl�)�p���L9�t!H�H�u�H�Xfo�P���H�H�H�q)}�L���g
��H��h���D�s(�A�st7A�tu0H�}�L�����H�}�L�����H�}�L���'��H�}�L���[��H�E�H�8tA�H��H�E�f��f.Xztf��fA.oh����H�U�A�Gq�z������A�H�9�AGhf��I�GHH�f.�zt	H�E��@A�ptH�E��@H�CH�H��fo�p���H�BH�#����H�]�H�H9]������L�U�I�:�AJ�f�f.�z��E1��M���f.�A�HtI�OHH�
�AGhf�f.�zt	H�U��B���X���H�E��@�K���f�L�}�A�m�
���I�XH������M��H�
��L��L��蟟�����L��1�L����I��H��� �������f��AGhf�f.����������H��p�������H���I�H�C�I�B����H���I����L��`���H�=u{�x��1�D��L��H���X���A���� ���L��`���H�=o{��L��`���H�=�{��8�����UH��AUATL�g8SH��H�_8dH�%(H�E�1�L9�t3I���fDH�L9�t H�{L�����u��f�1�H�U�dH+%(uH��[A\A]]����ff.�@��UH�5��H��ATA�SH��H��dH�%(H�E�1��=���tH�5��H���*���uH�E�dH+%(uH��D��[A\]�H���p����A�����#����UH��H��dH�%(H�E�1��GH�U�dH+%(u������ff.���UH��H��dH�%(H�E�1���uH�U�dH+%(u��f���0���������ff.���UH��ATSH��dH�%(H�E�1�H��tm�I��H���m��H�¸H��t H�U�dH+%(uEH��[A\]��A�|$mu(I�|$XH��tE1�1�H��L��莜������1���������UH��ATSH��H��dH�%(H�E�1����D�chDc`�{mt,�CdIĀ{I��H�E�dH+%(u+H��L��[A\]�H�{XH��t�H��连�SdI)�I���_��ff.�@��Uf�H��AWAVAUATSH���H��(���H�� ���@�����1�dH�%(H�E�1�H��@���H��`���H��0���H���h����x������������������H��8����'���H��0������L��0���I�{XH��tA�{m��I�CHI�KHL������L��`���H�X�H9��H�����L�����L������0fDH��P���HDžH����H�C0H�X�H9������H�C@H���qH�{H������HDžp����lH�A�M��E1�L�s H��h����{H�ChHDžx���uf.t�ztQL��L��L�KH�L�9�H������L��0���L��x���A����L��0�����H�L�M�,I)��oKH��8���L��L������)������}��H���1���P���L������L��L��H�����L�e��H�CH�����H��(���H������H��P���H�������Cr������H�� �����ZY���|H��@����z���H��8���1�蜊�����d����t����H�����H����f�H����������L� ��L���a��A���3L���1�AT��L��L�s ���L�c AXA��AYM9�u�h@M�$$M9�t[A�|$ u�I�D$M�L$1�A���D)�Hc�H��Ic�L�y�H�����PL��1��Z��M�$$^A�_M9�u�A������E�H�����L��h����xtH�L��p���H��h���L��A��x��L�XO�,M)�����L�����1�A�{��H��8�����0����Z�����0���H�U�dH+%(�H�e�[A\A]A^A_]�f�Ic�Ƅ����/A�E�L���H�Ƅ�����A���@L��1��.A��H�����L� �n���@L��L��H�����L��0���A�Cm�%���DM���1�H������L�\a�L��0���H��h�����L��0���f�ƅ����H��(���)�p���H��`���I�)�����)�����H������H�� ����������9��f���UH��H�� dH�%(H�E�1�H�u�1�H�U�H�U�H�M�H�
�����H�U�dH+%(u��������UH��AUATI��SH��H��L�/dH�%(H�E�1�L������t;�{u%�C��t2H�5w�L���^�������L��L��������t̐�H�U�dH+%(uH��[A\A]]��L��ff.����UH��ATS1�H��dH�%(H�E�1���w�G��w'������H�E�dH+%(uXH����[A\]�@���t�L�'H�5XL������t�H�5L�L������t�H�5s�L���v���������f.���UH��AWAVAUATSH��H�$H��L�7dH�%(H�E�1�I���+�H��tNL����H���1�H��L����Hc�H��t&L�����L��I�����H��J�D;H�H=�v*1�H�U�dH+%(u[H��[A\A]A^A_]���1�I�|M��H)�L��H�Y��g��t�L���K����t�H�5�CL���H��������UH��ATI��SH���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�EDž ���H��(���H��@���Dž$���0H��0����k���H��H��t>L��H��H�� ������H��A���F��H��8���dH+%(uH���D��[A\]�A�������f.���UH��AWAVAUATSH��H�$H��L�7dH�%(H�E�1�I���;�H��tNL����H���1�H��L����Hc�H��t&L�����L��I�����H��J�D;H�H=�v*1�H�U�dH+%(uHH��[A\A]A^A_]���1�I�|M��H)�L��H�i��w���t�L���[������@��UH��AWAVAUATSH��H�$H��HdH�%(H�E�1��nH��t,�CpH�U�dH+%(�iH��H[A\A]A^A_]�@�GpL�7��H��H��t:L����H����1�L����Lc�M��tL������I�DH=�v������|���D�1�K�|%L��L)�L�Z{H�e��s���t�H����L��������L��� ��I��H����H���|�����fDL�����H���/�x.L�huA�}tހx.uA�}.uA�}t�f.�����1�L��1��N��A�ƃ��t�H�5@������H����H���L��@�H�¾�L������H����H�Cx� H�����5I��H����L�����I�H����L�����L��H�p��?��I�GH��tgH���I�O�~���H���H����fHn�fl�AGH��Cp����L������H������f.�L���8���Cn���L���5L�������H�����|�������Cn1��������D������c�������h���f���UI��Lc�H��AWAVAUM��ATI��SH��H��dH�%(H�E�1��"�%H�8M�q8A�L9�u��H�?L9���D�G fA��w�H�wA�A!H��t�H����1�f��uH���ф�u��H���u��H���u��H����K����H����L��H��H	A��?�5��M��I��L��H��H!�����6H�� A�0� f��uH��D����u��H���u��H���u��H�����L��H��H	A�@A�A"A�y!tK��٘H��L!�H��X���u=H�E�dH+%(��H�e�[A\A]A^A_]�H�� �0� ����DL��`����d�@H��X���L���ps��H��M��M��H���5�vvH�CjHD�H��1�1�ATH��議��XZ�i���fDK�����3���������A�1������~��ff.���UH��AUATSH��dH�%(H�E�1�H��tgI��1�H������uVM��tVL���
��L��H��H��I���l���u4J�+�
��t.��_����H���H���:t�
��0��	v����H�U�dH+%(uH��[A\A]]������UH��H��dH�%(H�E�1�H�E�dH+%(u
����������UH��ATI��SH��H��dH�%(H�E�1��-�H��t2H��H�E�dH+%(u:H��H��L��1�[H���A\]��@H�E�dH+%(uH��1�[A\]������UH��SH��H�$H��dH�%(H�E�1�詢H��tDH����H��1��H��H�.��^��H��1����H�U�dH+%(u
H�]��ø�������~��ff.���UH��AWAVI��AUI��ATI��SH��H��(dH�%(H�E�1���H��tGH��H���H��L��1���Lc�M��t(L������L��H�E�����H�U�H��I�DH�H9�r'H�E�dH+%(uSH��(1�[A\A]A^A_]��H�E�dH+%(u,H��(L)�K�<<M��H��L��[1�A\H�6�A]A^A_]�=�������UH��AUATSH��H�$H��dH�%(H�E�1�L������I��A��H�ۥH��L����D��L�������H�U�dH+%(uH��[A\A]]����ff.�@��UH����H��H��H�0dH�%(H�M�1��H�����x$��H�E�dH+%(u&�H�5�8�V��fDH�E�dH+%(u�1��������UI����H��ATI��SH���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�I�2H�E1�H��(���H��@���Dž ��� Dž$���0H��0����h����Dž�xRH�5�7���H��H��t>L��H��H�� ����\��H��A���!��H��8���dH+%(uH���D��[A\]�A������������UH��AWAVI����AUA��ATI��SH��8dH�%(H�E�1��-H���HL��H���5��H�H���!L�E�H�
��D��1�H��H�����A�ǃ���H�C8�L��D��fHn�H�CHH���fHn�H�Cxfl�fl�K8CHfHn�fl�Cx�4�����x1҉�H���������H�5��L���]����tH�5�jL��U��B���U������SL��D��D������ L��D��H�C0�E�H�͛�C������\���5���CL��蹾��H�CL�}�H�
��D��1�M��H��pH���E������l����E�H�3D��1�H�M��C$�R����Dž��0H�5�5�l��H�E�H�E�I��H���H�}�H���
L�����H����tH�U�H�D��8
u�L������H�E�H�CH���؋H�{H�CXtH��H�=3���>�I�FfIn�H���H��I�VfHn�fl���H��	�DH����*H������1�H�E�dH+%(uVH��8H��[A\A]A^A_]�D�C����L�������A����E���@���fDL�����1��-������ff.����UH��AWAVL�w8AUI��ATSH��(L�g8fo��dH�%(H�E�1�I�$)]�M9�t:@I�D$foE�I�|$I��H�CH�A$�*L��I������H�M9�u�I�UHfo%&�M�uHH�H�Z�)e�L�`�I9�tlfDH�S8foM�H��H�PH�K0�)H�{�)H�{�)H�{�)H�{@�)H�{ �/�H��L���T��I�D$0H�S0L�`�L9�u�I�Uxfo-��M�uxH�H�Z�)m�L�`�I9�tHfDH�SfoU�H��H�PH�S�)H�{�)H��L������I�D$H�SL�`�L9�u�I�}0�L����(I�}��(I�}��(H�E�dH+%(uH��(L��[A\A]A^A_]������f���UH��AWAVAUATSH��H��(���dH�%(H�E�1�H����I�����I�~XH��tA�~m��I�FHI�VHH�p�H9���H��0���L��@���H���L�z 1��L���H�I�~(L�b ��M9���H��8������fDM�?M9�t`E1�A��L��L��L��L�������t�H��8���H�B0H�P�H9�0���u�1�H�U�dH+%(uXH�ĸ[A\A]A^A_]�f.�H��8���H��H���H9�(���u�H��1���L��H���L��莀A�Fm����O��f.�D��UH��AVAUI��ATSH��L�wH�~dH�%(H�E�1�H�M;u��K��I��H��I]H�H��t����H��H�{I�|$H��t����H��H�{I�|$H��t���H��H�{I�|$ H��t���H��H�{ I�|$(H��t���H��H�{(I�|$0H��t�|��H��H�{0I�|$8H��t�f��H��H�{8I�|$@H��t�P��H��A�D$PI��H�{@�CH1�M�uH�U�dH+%(u:H��[A\A]A^]�f.�H��5�ivI��1�H��j1�����������UH��AUL�-�uATI��SH��dH�%(H�E�1�H�øuL9�tfH��x����-DH�{H��tL���_���t"H���H��x���L9�t0H�;L���=���u�H�E�dH+%(uyH��H��[A\A]]�@H�A�uL�-:�uH��x���L9�u.�D@H�{H��tL�������t�H���H��x���L9�tH�;L�������u���1��x�������ff.����UH��ATSH��dH�%(H�E�1�H� ��H�~ ��8�t.����)�H�U�dH+%(�!H��[A\]�f.�I��H�v8H��H�8H��tMH��H���HD�����u�H�I�$H�����HH��t-:J�����������H�5C�H��u��f�����]���I�t$@H�{@H��tuH��H��HD������4���H�E�dH+%(uYI�t$H�{H��[A\]�u��DH��tрz�����������f.�H9�u��f�H�5��H��u���]��ff.�f�UH��AWAVAUA��ATSH��(dH�%(H�E�1��(�����A������H��H���H��uL�5�uH�E�E����H���p��H��ts�x.L�xuA�t�x.uA�.�aL������H��uĀ=:ivu�L����������="ivH�=��uu�L��D����H�����H��u�H���`��M96�H�`1�L��H���jH�u�1�H���jM96t��hvE��u��hvH�E�dH+%(�H��([A\A]A^A_]��x.tJL���J����tL�����H��tIf�H���X��H���W����x.L�xu�A�tހx.u�A�.u�A�t����=hvu�L��������tk�=
hvH�=}�uu�L��D������fDA��e�������L������H�������5evH��X1��������fDH�=	�u��H�=��u�q�������H�E�dH+%(u�H��(D��[A\A]A^A_]����f.���UH��H��dH�%(H�E�1�H��t@�uQH���H�
��uH��x���H9ʺHD�H�U�dH+%(uD����=�fvu1�����H�=ѲuH���H�
K�uH��x���H9�u�H�=��u��!����UH��ATSH��dH�%(H�E��fv��uf�=�fv���=|fv���L�%�u����H�
زu�RfvL9�t)H��fDH������0fvH��x���L9�u����=fvu�=fvu
�����H�x�uL�%q�uH��x���L9�t*D�s1�H�� �b����t^H���H��x���L9�u۸��evH�E�dH+%(u5H��[A\]��H�
	�uL�%�uL9��,���f�1���������UH��AWAVAUI��ATI��SH��dH�%(H�E�1����H�5�aL��I��A������uGE��~B詾�D��H�Ic�I�D��f�H����tH��DQu�A9�tHc�A�|�_t$H�E�dH+%(u4H��D��[A\A]A^A_]�M��tI�<�
1����I�ED�s������@��UH��AVAUATSH�� L��x���H�u�L��x���dH�%(H�E�1�H��H�E�M��H�E�LD�M��LD�L�����H�u�L��Hc����L��L��9�Hc�A��HN���D9�u��u��tH�E�H�U�H9�r%H9�����H�U�dH+%(uH�� [A\A]A^]ø���������ff.���UH��AWAVAUATSH��dH�%(H�E�1�H����L�/H��D�wH��M��LD�1�L����A��E����H���L�=��uL�5ٲH��x���L9��H�;H��ID�1����D9�uH�3Ic�L��H��ID�贿����H�E�dH+%(��H��H��[A\A]A^A_]���=�bvu1�����L�-S�E1�H���uH���L�=�uH��x���L9�tQL�5(�H�;H��ID�1��
���D9��x���H�3Ic�L��H��ID������[���H���H��x���L9�u�H��u����H���H��x���L9����1������m��ff.�f���UH��ATL�%_�uSH�� H�S�ufok�dH�%(H�E�1�H�)U�H��x���H��x���L9�t>f�H���foE�H�PH����q�H��H���H���H��x���L9�u�H�ͭufo��L�%��uH�H��x���)]�H��x���L9�t@@H���foM�H�PH�����H��H���H���H��x���L9�u���`v��`vH�E�dH+%(u	H�� [A\]��9��f���UH��AVAUATI��SH��dH�%(H�E�1��&�H��H��t&H�E�dH+%(��H��H��[A\A]A^]��=f`vu�L���'��A�Ƅ��|�=K`vu���H�=��uA��L��D����D��H��螼�H��u��=`vuE��t	�=
`vu	A������H�E�dH+%(u+H��L��[A\A]A^]�f�fD�;�H�=4�uA����*��f.���UH��AUATL�%�uS��H��H��udH�%(H�E�1�L9�tKH��x����f�H���H��x���L9�t-;Xu�H�U�dH+%(��H��[A\A]]�f.�H���uL�-��uH��x���L9�uafD�=_vu_1�� ���H�y�uH��x���L9�u�KH���H��x���L9�t5;Xu��s���H���H��x���L9�t�;Xu��S���1��I����H�	�uH��x���L9�u��H���H��x���L9�t�;Xu������ּ�fD��UH��H��dH�%(H�E�1�H��t0H���H�
��uH��x���H9�tVH�U�dH+%(uK��D�=^vu�=^vu
���H�m�uH�f�uH9�tH-��f�1���7�����UH��AWAVAUI��ATSH��dH�%(H�E�1��=�]vu1���L�%z�uL�=�uL�5�YI��$�H�
�uL��x���H9���I�$L��H������to�L��H������uH�{L���b���tK�H�5<[H���ʹ��uH�{L���:���t#A�|$�v���I��$�L��x���L9�u�E1�H�E�dH+%(uH��L��[A\A]A^A_]�f�L�%��u����f���UH��H��dH�%(H�E���\v��uY�={\vu�=s\vu���[\vH�
ԨuH�5ͨuH9�t$H���H������0\vH��x���H9�u�H�U�dH+%(u���~��ff.���UH��H��AWAVAUATSH���H��XH�}�H��H�u�dH�%(H�E�1��Q ��A��H����HE�E1�E1��@L���0��A�L����I��H��u�Ic�H�<�H�E�H���H�E�H����H�E�H�E�L�5��H�E�H�E��f�H�U�A��L��L���]��L����I��H��u�H�u�H�}��PH�
�����E���/L�}�1�E1�I�H��L�sPA��L�HL�@H�=YH�HH�P8H�p@�p0�p(�p �@HWH�}�PH�E��PH�}�H��0H�H���H�}�H�H���H�}�H�H����H�}�H�H�� ��H�}�H�H��(��H�}�H�H��0�H�}�H�H��8�H�}�H�H��@�E9�tXL�}�L�O�7H�sI�xH��tH��H�=HD�L�E��H��L�E���uPH�s@I�x@�3���u?L��A��L�sPE9�u�H�}��9H�E�dH+%(uMH�e�[A\A]A^A_]��L������H�5�<H��u��f��5�VvH��J1��ܐ������D��UH��AWAVAUI��ATI��SH��dH�%(H�E�1����H��H��t1H�E�dH+%(��H��L��H��[A\A]A^A_]���D�=YvuL������A�Ƅ����=�Xvuc�N�H�=W�uA��L��D����D��H���>��H��u��=�XvuE��t	�=�Xvu	A����L���!�H��H���L���DH�E�dH+%(u%H��1�[A\A]A^A_]����H�=ĤuA���x���跶����UH��H��dH�%(H�E��!Xv��uY�=Xvu�=Xvu��!���WvH�
t�uH�5m�uH9�t$H���H�������WvH��x���H9�u�H�U�dH+%(u�����ff.���UH�5��H�=�WvH��H��dH�%(H�E�1��r���oWvH�U�dH+%(u���ŵ�D��UH�ģuH��ATSH��dH�%(H�E�H���uH9�t1H�U�dH+%(��H��x���H��[A\]�j��f.��[���Å�������I��H����fDL����H��tk�x.H�Xu�{t�x.u�{.u�{t�f�H���X����t�H�����L��H�����H��t$H�E�dH+%(uNH��H��[A\]ÐL��踻�H�E�dH+%(u*H��H�=�[A\]镭��螲�H�E�dH+%(t��z��f.���UH��SH��dH�%(H�E�H��`H��tH�U�dH+%(uH�]���DH�������H��`��������UH��H��dH�%(H�E�1��=�Uvu�={Uvu
���H��uH�
ۡuH��x���H9ʺHD�H�U�dH+%(u��袳�f�UH��H��h�H��H��H�=�#vdH�%(H�E�1��n�����@UH��ATSH��H��H�(dH�%(H�E�1�H��tjH�C H�P�H9SsH�E�dH+%(uvH��[A\]�@L�`J�4��O��H�C(H��tTH�S f�H��@@ @0L�c �D���q��H�C(H��tfo0�C�{���袲�H�=�@���fD��UH��AUI��ATSH��H��H�~(dH�%(H�E�1�H����H�F H�VH�H�H9���H��H�I9�tZH��t'H�C@�S0�H�SH�C(H�K@H��H�H�J�K4�JL�(A�EI�U�C4I�EH�SH�C@H�����CP�C0H�E�dH+%(��H��[A\A]]�@L�`J�4���H�C(H��tuH�S f�H��@@ @0H�C(L�c H��uYM��t�H�CH���\���@���	��H�C(H��tfoȎCM���+����T����1��H�=j?���H�SH��H�����D��UH��AWAVI��AUI���@ATA��SH��(dH�%(H�E�1��9��H����D�`A�|$H��Hc����H�CI��H�������L�c�I��H����C(�C8H�C1�fA�$I�F(H��t
I�NH;�tcL�+�C4H�C,1�M��tL��U��������U��������C$A�H�E�dH+%(uNH��(H��[A\A]A^A_]�fD�C�C4M�f@A�F4H�M���I�FA�F0L�+�H�=O>�2����ͯ�ff.�f���UH��AWAVAUI��ATSH��H��dH�%(H�E�H�F(H���3H�VL�$�M���"����D�8I��I�D$A�D$�I�D$�@I�T$A�D$(H�C(I�T$A�D$8H��tH�KL9$���M�,$A�D$4I�D$,1�M��tL�������v��1҅�H�C(��A�T$$H�SE�>H�ЋB�C4H�BH�H�C@H���H�S��C0H�E�dH+%(��H��[A\A]A^A_]��A�L$H�S@H����K4I�$H�K��S0M�,$A�D$4�Q���DH����H�SH�C(�@H�{L�$�H���#���I�$H�C(H���~��H�SL�$�M��������h��������UH��AWI��AVAUATSH��XD�VHdH�%(H�E�1�H���E���(H�~@�F0H���L�5�I��M��L���L�[�L�%��L��A�A�ELM��I��Hc�A���Kf.�A�2H���fA�<N�40tE�OhM�Wp�Hc�A�<PD9�t*f�A�K��f��~Hc�A�44Hc��K�Hc�fA;Pu�H�q�I��H�P�KA��f��u�A�<N��u
IcGhM�WpA�<FL��M���L)�L�U�A�G8A�L�m�M��A�G0A�M�W@��
�F
H�5i���Hc�H�>��D�NL�FHE��u�FLI���I���I�G(H��tnI�WH��H��ta�PH�xH�A�W4I�@I���I�G�A�G0�t���I�OIcw8�M��I����%��M�W@A�G0L��L����e���L�����I�WI�G(�@I�H��L������I�WH�I�G(H���f���A�G0L�U�M������1�H�U�dH+%(��
H��X[A\A]A^A_]�A�G0M��L�m�A�IcGhM�WpA�<F�t���赿�M����
1�M����H��L���O��D�H�¸E��u�I�$��t�����j����,�`���L��I+�����E�A�G0A�EI�WI�G(H��L�A�q8���iIcW4I�II�@H�U�L�I���L�U�H�U�I9��uH�U�H�TH9��%H�U�H)�H��A�y4���H���5IcwLH�E�L�U�I�G@A�<v�u�I9���L��L�U�L�
�L�-m�����aH�=s����fA�<vt�E�A�GhH�E�I�Gp�sD�U��H�A�@D9�u,��Hc�A�L
��Hc��s�H�E�@D9���A�q���@���׸:�
���H�3vI�I�G�4���H��vI�GI�G(H���%�������-����D�R�D�U�E��~L�B���vL�M�H��I�yH)�H���
�}�H�u�1���H��H9�u�I�OI�G(H��L�A�q8���uA�q�E���)�������I�G@L��L�m�M���Z�6���FI���A�G��Hc�H�U�� ��H�U�H��I�GtBH�rH�J(Mc�}�L�L�<�H�B@A�w��)�����LI�A�O H)�I�Ņ�u�I�GH�=�;���DI�OIcQ�A�W4I�	A�A8�z���L�m�M��I�׸ 9�O�A�A$�E����L�M��M��p��L�m�L�M�H���HcE�I��H�E�HcE�H�E��Qf.�I��7��L��L������6A�}�DA�EI�襴�I�WI�G(L��I�OH�U��H�}�Iy�ϭ�L���L�A���A�G4H�Ɖ�t�I�I�G(L�m�L��A�q�E�I�y�A;A��A�G4H��I�G(I�WH��IcG4H�R�DI�WI�G(H��H�@H�E�I����E��������KHcE�L�m�M�TA�GLM�W@M9����E�L�
��L�U�A�U����H������Hcu�fA�<vtA�whM�op�sD�U��Hc�A�PD9�u3�T@H�=��Hc����Hc��s�Hc�E�PD9��&A�q���@���փ���D��1�L���H���oH��H9�u�}�H�E����A��A��J�4J�	�E�������D)׍W�����v%H�}�J�<J�<	�у��A�H�H����������}��A�J9��z����N�HA�J9��g����N�HA�J9��T����N�HA�J9��A����N�HA�J9��.����N�HA�J9������N�H����H�E�A�GPI�G@A�GL���������
�e���LcM�1�L�m�M���M�A��L�M�L�M��6��
��I�}I�M(A��H��H�}�H�I�9H��H�}�D9}���I�}肧�L���L�t����u�D�}�M��L�m�I�������M�L���L�B�A�O4I�wI�G(�E�H��L�A�I��������U����lL��E�1�A�A8�����H���I���P�E�L9m��F���L�U�L�m����H�=`�H�E�H�u��<GH�E��}�H9�t,�Hc�������������������I��HcE�A�<FL�m����A�G4A�A�5����L�M��Hc�M��Ν�L�M�I�wL�o��M�L�%�I�AI�G(H��H�xH������H�E�AG4���M��M�L�m����Ic�M��L�M��E�I�I�G(�NL�m�H��LHA�1
I�wI�G(A�O4L��A�I���I�L����I�wI�G(�E�A�O4L���L�x�L���O���IcG4H�}�H�H�E�� ���L�m�A�O4����M��L�U����H�=/@���H�=_1���H�=2��D��L��H��E1�E1��`���H�=�1��fDHcE�A�OLL�M�W@L9���I��A����H�=I����Hc�fA�<vtA�OhM�Op�s�H�E�,@A9�tCM���%Hc�H������Hc��s�H�E�@D9�tH�m��p���@����M��H�=�I���GM9��g���Hc�A�<Vf��tA�OhM�Wp�S��H�A�4@9�tH�5�H�V�S��H�E�@D9�u�H�5���F���{������r���I��M�W@����@�������ff.����UH��SH��dH�%(H�E�1�H��tWH�F(H��H��tH�VH��H;8uH��C ��u H�E�dH+%(u6H��H�]���\��@H�{�O����DH�E�dH+%(uH�]����^��ff.���UH��H��dH�%(H�E�1�H��t?H�G�G�H�G�@H�G�G(H�GH�F(�G8H��t
H�VH;<�tH�E�dH+%(u&�ËGH��F4H�GH�VH�F@H�����F0��跟����UH��AUATSH��dH�%(H�E�1�H����I��H�~(H��H���H�F H�VH�H�H9���H��H�H��t8H�C@�S0�H�K(H�SH�{@H��H�0H�~�{4�~H��tH�BH�CH��L� A�D$I�$�C4I�D$H�SH�C@H�����CP�C0H�E�dH+%(��H��[A\A]]�DL�hJ�4����H�C(H��tlH�S f�H��@@ @0H�C(L�k H��uPH�CH���^���f������H�C(H��tfo�{C�,����B��H�={,��H�SH��H�����fD��UH��ATSH��dH�%(H�E�H�G(H��tH�WH��H��L� M��tlH�A�D$ ��uxL��蠚�H�S(H�CH��H��tH��H�CH��t2H��H��t)�P�S4H�PH�H�S@H���H�C��CP�C0H�E�dH+%(uH��[A\]�@I�|$�&���y����L��ff.����UH��AVAUATSH��dH�%(H�E�1�H����|7�I��I����|7����@I���K��H��H����A��L�hL��L�hfAn�H�fp��H�@ �@(H�@4f�@�>�I�F(H����I�VH��H�H9�t]H��t)I�F@A�V0�I�VI�F(I�N@H��H�H�JA�N4�JH��CH�A�F4H�CI�VI�F@I����A�FPA�F0H�E�dH+%(u'H��H��[A\A]A^]�D1���@I�FH������H�=�+�=�ff.�f���Ufn�fp��H��AWAVI��AUD�nATMc�I��SL���H��(dH�%(H�E�1�f�E����H����I�Dž�����L��H��Hc�胕�1�fA��@責�H��H����L�xL��H��L�xH�H�E�H�C H�C�C(H�C4�}��C H�E�dH+%(uOH��(H��[A\A]A^A_]�DHc�1�fA�I���p���H�=�8� �H�=�*��H�=�*��裚���UH��ATI��SH��H��dH�%(H�E�1��W��H�U�dH+%(uH��L��H�߉�[A\]����N��ff.���UH��H��dH�%(H�E�H�H�U�dH+%(u�����ff.���UH��H��dH�%(H�E�H�G(H��t&H�WH��H��t�@,H�U�dH+%(u��D1���诙�ff.�@��UH��H��dH�%(H�E�H�G(H��t&H�WH��H��t�@0H�U�dH+%(u��D1����O��ff.�@��UH��H��dH�%(H�E�H�GH�U�dH+%(u���
��ff.�f���UH��H��dH�%(H�E�H�GH�U�dH+%(u���͘�ff.�f���UH��H��dH�%(H�E��G8H�U�dH+%(u��莘�ff.���UH��H��dH�%(H�E�H���H�U�dH+%(u���J��f.���UH��H��dH�%(H�E�1�H�>H�E�dH+%(u�����ff.����UH��H��dH�%(H�E�H�F(H��t!H�VH��H��t�x,H�E�dH+%(u��H�=�'��謗�ff.����UH��H��dH�%(H�E�H�F(H��t!H�VH��H��t�x0H�E�dH+%(u��H�=�'���L��ff.����UH��H��dH�%(H�E�1�H�~H�E�dH+%(u�����ff.���UH��H��dH�%(H�E�1�H�~H�E�dH+%(u���˖�ff.���UH��H��dH�%(H�E��G|H�U�dH+%(u��莖�ff.���UH��H��dH�%(H�E�1��~|H�E�dH+%(u���L��ff.����UH��H��dH�%(H�E�H���H�U�dH+%(u���
��f.���UH��H��dH�%(H�E�1�H���H�E�dH+%(u���ȕ����UH��SH��dH�%(H�E�1�H��t7H������=��H�H��t41�H�U�dH+%(uH�]���fD賩������Q��蜩����@��UH��ATSH��dH�%(H�E�1�H��tMI����H���m��H�H��H��tIH�p�1�H���H�L�"H�U�dH+%(u!H��[A\]�fD�������蹔�������ff.����UH��ATSH��H��H�(dH�%(H�E�1�H����H�CH��L� M��t-H�A�D$ ��uRL�����H�{(H�CH��H��tE���H�{`��H�����H�E�dH+%(u$H��1�[A\]�DI�|$�Ɛ��@1��������UH��H��dH�%(H�E�1�H�E�dH+%(u����諓�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u����k��ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�����+��ff.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ����f.���UA��A�����A��H��AWL�=��AVH�����L������AUI��ATE1�SH��H��xH��p���H��x���dH�%(H�E�1�L������Dž����H������K�DD�#H9��2L)�D������L�sI��'���'M�I9�LO�K�|�L�������w��L������D������H����L��L��H��D������L������I�����L������H������L��H��L��M�PL������H��H������LI�I��I�L����H������L������I��H������D������I9�t9L��H������D������L�������/��H������L������D������L������M�X�H�O�t2�J�H9���L������I��A���Ic�E�$D��A�����A�����E����A���7A����A�T$���
��Hc�H�5o��49���H�l�D�$D���E��~H������A���������I��������H������I��f.�H�9�����Lc�H�=ۣ���J�)�I��Hc�I��H���������EH���Hc�H�>��f�H�٣���u�������uNE��uCH�������I9�tL��蚌�H�E�dH+%(�;H��x��[A\A]A^A_]�A�����H�K�H�T��!f.�I9�t�H�K�H��I��E�$A���t�A��A��
w�Mc�B�< u�F�$"E��~�H������I��Dž����I���L��h���A�v�L��L������D������L������H��p���葔��L������D������L������L��h���J��L��L)�H)�H������H�5��L�pH�PH�O��B���	H�����
wHc�H�5:�:��H�H�D�$H������@1�E1����fDH�i�Ic��A��o���f������������E���z����z����,����H��x���H������L��h���L������H������D����������L��h���L������H������������A�����fDH�q�D�$�2����I�IF�H���������DI�H����������I�>I�F�HDž����H����H9��w���L������H��H������f.�H�‰�A�H��H��I��L	�H9�u�L�������0���DI��HDž����H��H��H��H	�ո�������fDL��h���L��1�L������D������L���������A�����H���K���H������1����I�ͻ����w��H����������fD��UH��AWI��AVI��AUA��H�5c�ATA��SL��H��dH�%(H�E�1��ѡ�H�23vH���H��H�?3vH���a�w̫I��H��Bz�Ք��H��Hi��H)�H�3vH��H��9��t}���tA��C�D-f�f���*��A*��X��Ye�
Hcf/��^�H,�H��2v�'�H�=��|��IH�
x2v�H�=��_��L�h2v1��
`�tH�=Q2vH����(��/H�
42v�H�= ���)H�
2v�H�=3��mH�
�1v�H�=F���mH�
�1v�H�=��ġ�mH�
�1v�H�=�觡�mH�
�1v�H�=? 芡�mH�
�1v�H�=� �m��mH�
i1v�H�=� �P��mH�
L1v�H�=8!�3��mH�
/1v�H�=�!���mH�
1v�H�=�!��mH�
�0v�H�=1"�ܠ�mH�
�0v�H�=�"迠�mH�
�0v�H�=�"袠�mH�
�0v�H�=*#腠�mH�
�0v�H�=}#�h��RH�
d0v�H�=�#�K��RH�
G0v�H�=$�.��RH�
*0v�H�=F$���RH�

0v�H�=�$���RH�
�/v�H�=�$�ן�RH�
�/v�H�=�$躟�RH�
�/v�H�=2%蝟�VH�
�/v�H�=m%耟�H�E�dH+%(uOH�
r/vH����[H�=/(A\A]A^A_]�F��fD�\��H,�H�@/vH�=7/v?����
��H�E�dH+%(u�H�=W�uH��L��1�[H��'A\�A]A^A_]�ӆ���UE��E��H��AWA��AVAUI��ATI��SH��H��H�aD�MdH�%(H�E�1�f/�w$�@_f/�w�j`f/�w�l`H�
u.vH����L�5�.vH�~.vf���*-Z�tL)��if���H*���e�H�='�m��]�D�M�D�E�D�U����D�M�D�E�1��M�H�=�-v�H�'$�҅�f��M)��]��A*��m��e��Y'`H��-v�Y`��f���I*��Y�H���^�L)��Mf��H*��Y��^��\�f��*|�tH)��f���H*�H�{-v�Y�H)���f���H*��^�L��H�=7-vH��#���	��H�E�dH+%(�H�
-vH��H��[H�=�%A\A]A^A_]�ۜ�H�ƒ�f��H��H	��H*��X����f.�H�E�dH+%(��H��H[A\A]A^A_]�fDH�Ѓ�f��H��H	��H*��X��-���f.�H�ڃ�f��H��H	��H*��X����f�H�у�f�H��H	��H*��X����f�L��A��f��H��L	��H*��X��`������ff.����UE��E��H��AWA��AVI��AUATI��SH��H��H�!^D�MdH�%(H�E�1�f/�w$�P\f/�w�z]f/�w�|]H�
�+vH����L�-�+vH��+vf���*-j�tL)��yf���H*���e�H�=*$�m��]�D�M�D�E�D�U����D�M�D�E�1��M�H�=+v�H�7!����]�f��M)��A*��m��e��Y7]H��*v�Y]�X(]�\���f���I*��Y�H���^�L)��Qf��H*��Y��^��\�f��*��tH)��f���H*�H�*v�Y�H)���f���H*��^�L��H�=;*vH�� ���
��H�E�dH+%(�	H�
*vH��H��[H�=�"A\A]A^A_]�ߙ��H�ƒ�f��H��H	��H*��X��r���f.�H�E�dH+%(��H��H[A\A]A^A_]�fDH�Ѓ�f��H��H	��H*��X��)���f.�H�ڃ�f��H��H	��H*��X����f�H�у�f�H��H	��H*��X����f�L��A��f��H��L	��H*��X��\������ff.����UE��E��H��AWA��AVI��AUATI��SH��H��H�![D�MdH�%(H�E�1�f/�w$�PYf/�w�zZf/�w�|ZH�
�(vH����L�-�(vH��(vf���*-j�tL)��yf���H*���e�H�=*!�m��]�D�M�D�E�D�U����D�M�D�E�1��M�H�=(v�H�7���f��]�M)��A*��m��e��Y'Z�
7ZH��'v�Y��X�f(��\���f���I*��Y�H���^�L)��Mf��H*��Y��^��\�f��*|�tH)��f���H*�H�{'v�Y�H)���f���H*��^�L��H�=7'vH�����	�H�E�dH+%(�H�
'vH��H��[H�=�A\A]A^A_]�ۖ�H�ƒ�f��H��H	��H*��X��r���f.�H�E�dH+%(��H��H[A\A]A^A_]�fDH�Ѓ�f��H��H	��H*��X��-���f.�H�ڃ�f��H��H	��H*��X����f�H�у�f�H��H	��H*��X����f�L��A��f��H��L	��H*��X��`�����~�ff.����UA��H��H��H��H�=�%vdH�%(H�U�1�H����H��%vL�
�%vf���*%��tI)���f���I*�H)���f��H*��Y��^�H�u�dH+4%(��f���A*��Y�WH)���f���H*��Y̾�H���^���W��\��}��M��A��f��I��M	��I*��X�H)��c���I���f�I��I	��I*��X��N����H�E�dH+%(u'���H�ƒ�f��H��H	��H*��X��O����}}�ff.�f���UH��AWAVAUATSH��H��H�
i$vdH�%(H�E�1�H����I��A��A���H�=,�M���'��H����#vH�=�#vL)�H=�vAH=?B�H����f��H*��P�H�
���^�T���H�=�#v1�L�j#vD��H�h��{�M��tH�=�#vL��1�H���t{�H�=�#vH����H��#vH��#vf���*%j�tH)��Qf���H*�I)��f��I*��Y�f���A*��YyU�^�H)���f���H*��Y̾�H�
&H�_�^��SU�\���z�H�=�"vH�E�dH+%(�H��H����[H�=�A\A]A^A_]陒�f�H�E�dH+%(��H��[A\A]A^A_]�fDH�ƒ�f�H��H	��H*��X��]���f.�H�؃�f��H��H	��H*��X�����f�L��A��f�H��L	��H*��X������H�у�f��H��H	��H*��X����f�f�P��H*�H�
���^aR�Ԕ�����z�f.���UH��AWAVAUATSH��H��(�}�H�
�!vdH�%(H�E�1�H����H��vM��I��A��I��I)�L�=�H���`H�=1��L�E��&��L�E��� vH�=� vI���vBI��?B�^M����f��I*��P�H�
���^�Q���H�=� v1�L�i vD��H����x�M��tH�=� vL��1�H���sx�H�� vH�� vf��f���*U��Y�R�*%h�tH)���f���H*�L��H)���f��H*�H���Y��^�H)���f���H*��Y�L����H�= vH�e�U��^��TR�\���w�H� vf��H��v�*%��t�U�H)���f���H*�I)��Qf��I*��Y��^�H)��bf���H*��Y��%"P�^��\�A��	~�Y�� Q�d�]�f(���Q�Y܃��f/�r�f/Q�?H�E�dH+%(��H�

vH��(��[H�=�A\A]A^A_]���L9�H�LB����DH�у�f��H��H	�L���H*��X�H)��i���H�у�f�H��H	�H���H*��X��Y��^�H)��Y���H�Ѓ�f��H��H	��H*��X��D����L��A��f�H��L	��H*��X��Y��^�H)������H�؃�f��H��H	��H*��X�����H�у�f��H��H	��H*��X��8���f�H�=�vA�M�
=PH�����X��\
@Nf(��u����f�f�P���I*�H�
��^!N蔐�����H�E�dH+%(uAH��([A\A]A^A_]�f.�L��A��f�H��L	��H*��X��5���f(�����v���UA��H��AWAVAUATSH��8�u�H�=�vdH�%(H�E�1�H���6I��H��I��M��I)�I�������H���\vL�=UvH�E�I����lH��vH��vf���*��tH)��f���H*�H��H)���f��H*��Y�L���^�H)���f���H*��Y���L�d�^��yM�\��]�f(��}ND�YӃ���f/�r�f�ɾ��U��A*��Y
%NH��s�I����U��^vvOI��?B��M���Ff��I*��U�H�
��^aL�P�L���肎��U��M�1���U�H�=OvL��vH���$s�M���U�t'L��1��U�H�=vH�_�r��U�H�,vH�vf���*%��tH)���f���H*�I)���f��I*��Y��^�H)��df���H*��Y�H�M�H�=�vH�5���U��^��\��
�L�ar��U�f/TL�nH�E�dH+%(�ZH�
LvH��8��[H�=+A\A]A^A_]� ��H�c��vL�=�vH�E�M����f��I*�D�M�H�
��^�JL���P�����H�=�vD�M��'���H�Ѓ�f��H��H	��H*��X��d���f.�H�у�f�H��H	��H*��X�����f�H�у�f��H��H	��H*��X����f�H�؃�f��H��H	��H*��X����f�L��A��f�H��L	��H*��X��L����H�у�f��H��H	��H*��X�����f�H�=�vL��f(�H�����p��i����f�H�
��I*��^PI�*���H�E�dH+%(��H��8[A\A]A^A_]�fDL��L��f�H���H	��H*��X��b����L��M��f�H��A��L	��H*��X����fDI��?B����f�D�M�H�
�I*��^�H����f(�������p�ff.����UH��AWAVAUATSH��xH�
�vdH�%(H�E�1�H���H�5�vLc�H�=�H��v�肇�H�{vH���Ic�f���%�I����h����D�*��Y�f��H�iv�*
I�tH+bv�<f���H*�f��H�=v�Y�H�#H��p����Y��^��^��hI�\���n�E��PH��H�
<�1����H��vH���!Ic�f�ɋ��D�*��Y�h���f�f���X
�HH��v�*��t�Y�H+�v�Wf���H*��^�H��H�=XvH����L�=��X�H�n�L��H�=~���v资�I��H����H������L�5f��f�L��H���s�H����L��H���w�H��u�L�5pvL���r�L��H�=>�I��I��H��tLH�������&�1��
H������H9�v�2L��H���2w�H��u�L���q�H�NvH����B��f�ɍD�*��Y�h���f�f���X�h���H�>v�*�t�X
vG�\
�G�Y�H+#v�f���H*��^�L��H�=�vH��
���X5G�l�H�
�v�H�=�
蛄�H�E�dH+%(�H��x[A\A]A^A_]�fDC�D-f���5�F�*���h����Y����f.�H�Qv����@L�5�vH�������L���E���P���H�ƒ�f��H��H	��H*��X����f�H�ƒ�f��H��H	��H*��X����f�H�ƒ�f��H��H	��H*��X�����f�C�D-f���*��Y�h����i���fDC�D-f���*��Y�h�������L�5v����Ul�D��UH��AWAVAUATSH��8L�E�L�Hv�M�dH�%(H�E�1�M����H��
vI��Lc�H��I��M��I)�H����L�=4I9���H��vH����B��f�ɍD�*��Y
#EH��vf�H���*ŵtH)���f���H*�H��v�Y�H)���f���H*��^�L�Ǿ�H��	�Yj��vH�=vI���vBI��?B��M���f��I*źP�H�
-��^�B�0��L�E��M�1�L�
�vH�=vH����i�M��tH�=�vL��1�H���i�H��vH��vf���*��tH)��sf���H*�L��H)��f��H*�H���Y��^�H)��f���H*��Y�L����H�=XvH���^��\��
�C�$i�H�]vH�Nvf���**�tH)��Af���H*�I)��f���I*��Y��^�H)���f��H*��Yød�^��wA�\��KC�]�f(��#C�Yƒ���f/�r�f/}B��H�E�dH+%(�~H�
uvH��8��[H�=T	A\A]A^A_]�I��f�H�5�
vL�=�H���6���H�}�D�U�L�E��m�LcU�L�E�H��H�>	LE�H��vH������C�Df���*��Y
5B�
����H�ƃ�f��H��H	�H��v�H*��X��Y�H)�����H�ƒ�f��H��H	��H*��X����DH�у�f�H��H	�H���H*��X��Y��^�H)����H�Ѓ�f��H��H	��H*��X�����DH�у�f��H��H	��H*��X��x���f�H�؃�f�H��H	��H*��X�����f�L��A��f��H��L	��H*��X������H�у�f��H��H	��H*��X����f�H�M���H�=�vH���f�����f.�f�P���I*�H�
d�^?�t���?����H�E�dH+%(uCH��8[A\A]A^A_]�f.�L��L��f�H���H	��H*��X�����f(��a�����f���UH��AWAVAUATS��H��H�
�
vdH�%(H�E�1�H����Lc�I��H�=�I�վ�L��@����}���L��9�H�
��O�1�A��艀�H�b
vH����Ic�f���%�?���D�*��Y�H�d
vH�U
vf���*-1�tH)��8f���H*�L��H)��f��H*��Y�L���^�H)���f���H*��Y�L����H�=�vH�F��8����^��*?�\��d�H��vH��vf���*��t��8���H)��6f���H*�I)��f���I*��Y��^�I)���f��I*��Y���<�d��>�^��
�>�\��Y��]�f(�@�YӃ���f/�r�f/�=�'H�
�v��H�=���{�H�E�dH+%(�gH�Ĩ[A\A]A^A_]�DC�D$f���%�=�*��Y��G���f�L��A��f�H��L	��H*��X�� ����L��A��f��H��L	��H*��X�����H�у�f��H��H	��H*��X����f�H�ƒ�f��H��H	��H*��X��%���f�H����f�H��H	��H*��X����f�H����f��H��H	��H*��X����f�H��
vH��tDB��f�D�*�f(��Y��Xʉ�f(žH�=�
vH�O��eb����C�D$f��*�f(��Y��f(��[����;c�ff.���UH��AVAUATI��SH�� H�
+
vdH�%(H�E�1�H���KLc�H��I�վ�H�=���y�H��	vf�H��t0M����f��I*�H���qf���H*��^��Y,<H��	vH����B��f���
�;�D�*��Y��X:H��	vf��H��	v�*%n�t�X��X�;�\�H)���f���H*�I)���f��H���I*��Y��^�H)���f��H*��YľH�=	vH��L�-�v��U��^�f(���`�1���L���H�M��H�
;L�����{�I����U���L;%�v���
(;H��vf��*��t�X�H)��Xf���H*�H��v�Y�H)��f���H*��^�L��H�=<vH�u���`�H�E�dH+%(�DH�
vH�� ��[H�=�A\A]A^]��w�f�C�D6f���
':�*��Y��B���f�H�E�dH+%(��H�� [A\A]A^]�L��A��f��H��L	��H*�H���X��Y��^�H)��\���H�ƒ�f�H��H	��H*��X��G���@H����f��H��H	��H*��X����f�H�ƒ�f��H��H	��H*��X�����f�H�؃�f��H��H	��H*��X����f�I��$�H�
a�L��H��S㥛� H��H��1�H��I�к��y�I��`��U�����M����f��I*�H�
��L���X9�U��^K7�~y��U����@H�ƒ�f��H��H	��H*��X��z���f�L��L��f�H���H	��H*��X��E������vTurb�of��v�]���DL��L��f�H���H	��H*��X��6����^�f���UH��AWAVAUATS��H��HH�}�H�
�vdH�%(H�E�1�H����I��H�=t�A��M�ź�M���du�H�
D`M��H�=[vI��H���ME�M��IE�1��"]�M��tH�=.vL���1�H����]�H�=vA9�|T����E����H�E�dH+%(�H�
�vH��H��[H�=��A\A]A^A_]�t�DE������t��=�6�-;7L�=,��}�H��vH�E�f��f���*��Y]��*s�tH)��Jf��H*�H�rv�Y�H)���f��H*��^�f(�L����\͸�M�f(��[�M���M�tjH�,vH�E�f��*��tH)��3f���H*�H��v�Y�H)���f���H*��^�L��H�=�vH������[�E�������f���A*��Ye��X%�5H��vH�]�f��*s�tH)��Jf���H*�H�rv�Y�H)��
f���H*��^�H�=1vf(�H������Z�����f.�H�E�dH+%(�H��H[A\A]A^A_]�fDf��5$5H�E�f���A*�H��v�*��t�u��Y�f(��E��X%5H)��]f��H*�H��v�Y�H)�� f��H*��^�f(�f(��-�4���e�L�=��X�L���m�f(��Z�M���e��m��%�
�4H�6vf�H�E��*�t�X�H)��yf���H*�H�v�Y�H)���f���H*��^�L��H�=�vH������m��e��Y���e��m���H�=�v���H��vH�E�f��f���A*��Y%�3�*X�tH)��of��H*�H�Wv�Y�H)���f��H*��^�f(�f(�H�=v���e��\
�3H���f(���X�M���e��W���H��vH�E�f�f(��*ƣt�\
n3H)��f���H*�H��v�Y�H)���f���H*��^�L��H�=yvH�����e��FX��e�����@f��H�mvH�E�f���*��Y
�2�*1�t�X
�2H)���f��H*�H�(v�Y�H)��f��H*��^�|2H�m��M��X�f(��W�M�������H��uH�E�f��M��*��t�X
F2H)���f���H*�H���u�Y�H)��f���H*��^�L��H�=Y�uH������+W��:���fDH�ƒ�f��H��H	��H*��X�����f�H�؃�f��H��H	��H*��X����f����e���E���e����e��[���DH����f��H��H	��H*��X��6���f�H����f��H��H	��H*��X����f�H����f��H��H	��H*��X�����f�H����f��H��H	��H*��X��r���f�H�ƒ�f�H��H	��H*��X�����f�H����f�H��H	��H*��X����f�H����f�H��H	��H*��X����f�H�ƒ�f�H��H	��H*��X����f�H����f�H��H	��H*��X��|���f�H�ƒ�f�H��H	��H*��X��^���f�H�ƒ�f�H��H	��H*��X��Y���f�H����f�H��H	��H*��X��K���f�H�ƒ�f��H��H	��H*��X�����f�H�ƒ�f��H��H	��H*��X��O���f�H�ƒ�f��H��H	��H*��X��5���f�H�ƒ�f��H��H	��H*��X��S����U�ff.�f���UH��AVI��AUATSH�� H�
��udH�%(H�E�1�H���H��A��A�Ծ�H�=i��ll�M��tH�=h�uL��1�H���:T�f��f��f��H���A*���.H�W�u�A*�H�=#�u�*#�t�Y��Y�H)��f��H*�H��u�Y�H)��"f��H*��^�E9��2�X%7.f(��e�f(�f(¾�H�E��S�H��uf��e��*��tH)��?f���H*�H���u�Y�H)��f���H*�H�=Z�u��H���^�f(��$S�H�E�dH+%(��H�
"�uH�� ��[H�=�A\A]A^]�j��H����f�H��H	�H��u�H*��X��Y�H)�����H�ƒ�f�H��H	��H*��X��^�E9������X
-f(��e������H�E�dH+%(uOH�� [A\A]A^]�@H�ƒ�f��H��H	��H*��X����f�H�؃�f��H��H	��H*��X�����
S�ff.�f���UH��AUATSH��(H�
�udH�%(H�E�1�H����I��H���A��H�=����i�%H�
��u�H�=��i�M��tH�=��uL��1�H���rQ�H���uf��f�H���A*��Y
�+�*k�tH)���f���H*�H�j�u�Y�H)��
f���H*��^¾�H�=�uL�%X��M�L����P�H�,�uf��M��*��t�X
S+H)��f���H*�H��u�Y�H)���f���H*��^�H�=��uL����P�H�E�dH+%(��H�
��uH��(��[H�=d�A\A]]�]h�DH����f��H��H	�H�i�u�H*��X��Y�H)������H�ƒ�f��H��H	��H*��X����DH�E�dH+%(uWH��([A\A]]�fDH�ƒ�f��H��H	��H*��X�����f.�H�؃�f��H��H	��H*��X������P�ff.�f���UH��H��L���udH�%(H�E�1�M����H��H���uH�E�dH+%(��f��f��*��Y
�)�*<�t�X
�)H)�xGf��H�<�u�H*��Y�H)�xWf���H*��H�]��L�Ǹ�^���N��H���f��H��H	��H*�H��u�X��Y�H)�y�H�ƒ�f��H��H	��H*��X��@H�E�dH+%(u���jO�f.���UH��ATSH��H�
b�udH�%(H�E�1�H���b��H�=)��,f�L�%��1��
�(H�=�uL���L��f(��H�����M��`(H���
E(��(��H�=�uH�
i��M��
(�dH�=��uL���L���f(��wM���'H���
�'�<(��H�=c�uH�
��?M��
�'��H�=C�uL�B=L���f(��M���'H���
s'��'��H�=��uH�
����L��
F'�,H�=��uL�&
L���f(��L��%'H���
'�z'��H�=��uH�
@��mL��
�&��L��H�=n�u��L��	f(��<L���&H���
�&�'��H�=(�uH�
?D�L�H�E�dH+%(u=H�
�uH����[H�=��A\]��c�H�E�dH+%(u	H��[A\]��L���UH��ATSH��H�
��udH�%(H�E�1�H���:��H�=y��|c�L�%
�1��
�%H�=l�uL�.�L��f(��H���0K���%H���
�%��%��H�=�uH�
���J��
h%�dH�=��uL��$L���f(���J��G%H���
,%��%��H�=��uH�
v��J��
�$��H�=��uL��$L���f(��^J���$H���
�$�+%��H�=J�uH�
��&J��
�$�^H�=*�uL�@$L���f(��I��u$H���
Z$��$��H�=��uH�
���I��
-$�&H�=��uL���L���f(��I��$H���
�#�y$��H�=x�uH�
V��TI��
�#��H�=X�uL���L���f(��#I���#H���
�#�$��H�=�uH�
����H��
[#� L��H�=��u��L��f(��H��:#H���
#��#��H�=��uH�
���H�H�E�dH+%(uCH�
��uH����[H�=c�A\]�^`�fDH�E�dH+%(u	H��[A\]��+I�ff.���UH��SH��(dH�%(H�E�1�H�=�u��H�/�uH� �uf(�H9�sw�H�!�"Kg�H�a��*H��H��H9�so��"A��H�m�.:B�G�H�	��KH��H��	H9�r�� A��f/�sDH�À��H9�r�H�E�dH+%(�H�]����� A����H�i�uf��H���*:�tH)���f��H*��Y�H)���f��H*��^�H��H�
�u�
"APE����H�=��uH����e�H�À��f(��F�H���uX�e�YH9�������%���DH�΃�f�H��H	��H*��X��Y�H)��g���H�Ѓ�f�H��H	��H*��X��R����?G�ff.�@��UH��H��H�
5�udH�%(H�E�1�H��t-��H�=��^�H�=�u�WJ�H���uH�E�dH+%(u����F�fD��UH���H��AWAVAUATA�SH��x�Z`dH�%(H�EȋG HcXH�U��]��}�I��D9�|���DN��V�Hc��H�E�I���V�H�U�H�E�H���H�M�H���H�M�H����M����H�E�A�E���H�U�H�E�@H�}�H��M�t�=I��H��t~1��&f���L���|A��A9�~_H�L����H��H��I	�L���A9�|�L���g8H�]�H���|H�H�E�H�DH�]�H�E�H�E�9CX~qL�m��x����L���'8H�
��u�#�H�=���[\�����H�}��0�H�}��'�H�E�dH+%(��H��x��[A\A]A^A_]�H�ڋ[`����H�E�A�H�U�L�u�H�}�I��Lu���<I��H���g���1��+��L���d@��A9��C���H�L����H��H��I	�L���@9�|�L���K7H�]�H���`G�H�E�H�DH�]�H�E�H�E�9C`�q���Mc�J�<��U�H�Z�uH��H������|�����~D��H�����������t���E�1�E1��3D�e�E��I��H��H�}�M��L��I��L�� ����9E���L��h���L��p���f��u�����Hc‰�|���E1�H��H��H�E��Ѓ�?�E��I��D9�~vH�}�M��H�E�I���M�L�H�H�H��s�L���. ����9E�~:D��M��A��fDHc�H�}���H��Hc�L�8�tgL���G"����9E��E���u�I��D9����|�����H��p���L��H}�Hc��"����9E��'���L��h���I��D9m�����1����D�8A�w�u�L����!����9E�~D�}��^���fDD�e��z����H���H��H�����H�D��������H��_�����������D������J���H�
��u��H�=s��RY����8B����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���A�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u���A�ff.�@��U���H�=R�H��H��H�
�udH�%(H�E�1��X�H�E�dH+%(uɸ������]A�ff.�f���U���H�=��H��H��H�
��udH�%(H�E�1��(X�H�E�dH+%(uɸ������@�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���@�ff.�f���UH��H��dH�%(H�E�H���H�H�wH�WH�O L�G(L�O0H�GH�E�dH+%(u���[@�ff.���UH��SH��dH�%(H�E�1�H�=t�utZH��CuH�=]�H��蔕�t`�5��u1�1�H�o�����H�E�dH+%(ucH�]�H�=(�u��͚f.��@�&Q�H��uH��t���H��H�=o�!��u�H�E�dH+%(uH�]����?���UH��H��H���dH�%(H�E�H����@+BH�U�dH+%(u�H���;?�ff.���UH��H�����dH�%(H�E�1����1ƒ�u(���������H)�H�U�dH+%(u���������H)����>���UH��H��H���dH�%(H�E�H���H�@H+BH�U�dH+%(u���{>�ff.���UH��H��H���dH�%(H�E�H���H�@XH+BXH�U�dH+%(u���+>�ff.���UH��H��dH�%(H�E����+��H�U�dH+%(u�H����=���UH��H��dH�%(H�E�H���H+��uH���H+��H�U�dH+%(u���=���UH��H��dH�%(H�E�H���H+��H�U�dH+%(u���S=���UH��H��dH�%(H�E����+��H�U�dH+%(u�H���=���UH��H��dH�%(H�E��������u�1���x1�9����H�U�dH+%(u����<�@��UH��H��dH�%(H�E�H���H+��H�U�dH+%(u���<���UH��H��H���dH�%(H�E�1�H���H��t2H��t=���2��������H�U�dH+%(u��fDH��H��������<�@��UH��H��H���dH�%(H�E�H���H��t4H��t?��������������)�H�H�U�dH+%(u��f�H��H��������;�@��U1�H��H��dH�%(H�E�H���H��tH�PXH���1�H��tH�AXH)�H�U�dH+%(u���*;�f.���U1�H��H��dH�%(H�E�H���H��tH�PH���1�H��tH�AH)�H�U�dH+%(u����:�f.���U�H��H��dH�%(H�E�H���H��t
�����H����H��t
�����)�H�H�U�dH+%(u���W:����U�H��H��dH�%(H�E�H���H��tH���H����H����H��tH���H����)�H�H�U�dH+%(u����9�ff.�@��U�H��H��dH�%(H�E�H���H��t�������?H����H��t�����%�?)�H�H�U�dH+%(u���^9�ff.���U�H��H��dH�%(H�E�H���H��t
�������H����H��t
�������)�H�H�U�dH+%(u����8���UH��H��dH�%(H�E�H���H+��H�U�dH+%(u���8���UH��H��dH�%(H�E�H���H+��H�U�dH+%(u���c8���UH��H��dH�%(H�E�H���H+��H�U�dH+%(u���#8���U�H��H��dH�%(H�E�H���H��t
�����H����H��t
�����)�H�H�U�dH+%(u���7����U1�H��H��dH�%(H�E�H���H��tH�PpH���1�H��tH�ApH)�H�U�dH+%(u���Z7�f.���U1�H��H��dH�%(H�E�H���H��tH�PxH���1�H��tH�AxH)�H�U�dH+%(u���6�f.���UH��H��dH�%(H�E�H���H+��H�U�dH+%(u���6���UH��H��H���dH�%(H�E�H���H��t,H��t/���2������H�U�dH+%(u��H��H������D6�@��UH��H��H���dH�%(H�E�H���H��t,H��t/���2������H�U�dH+%(u��H��H�������5�@��UH��H��dH�%(H�E�H���H+��H�U�dH+%(u���5���UH��H��H���dH�%(H�E�H���H��tDH�J H+J1�H��tH�P H+P1�H9�H�������HO�H�U�dH+%(u��f�1�H��u����5�f���UH��H��H���dH�%(H�E�H���H��t<H�JH+
1�H��tH�PH+1�H9�H�������HO�H�U�dH+%(u��1�H��u����4�f.���UH��H��H���H���dH�%(H�E�1�H���H���H��t�4t6H��t�y4tH)�H�U�dH+%(u"���HH+A���HH+W��
4�f.���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uH���H�@���3�f.���UH��H��H��H��H��dH�%(H�U�H���H�BH��tH�U�dH+%(u
��@H�B���]3�ff.�f���UH��H��H��H��H��dH�%(H�U�H���H�BH��tH�U�dH+%(u
��@H�B���2�ff.�f���U1�H��H��dH�%(H�E�H�.H9GtH�E�dH+%(u"ɉ��DH9Fu�H���H9�������2�f�UH��AUI��ATH���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�EI��L�� ���H��(���H������L��H��@���H�����Dž ���Dž$���0H��0�����/�A��H��uE��~H��H�����u=A�E�E9�DM�H��8���dH+%(u2H���D��A\A]]�fD�.H�Nu�0�7�H��H��u���o1�ff.�@��UH��AVI��AUI��ATI��S��H��H���dH�%(H�E�1�跚���L��L��9�C�A��H�G"A��H��HD�I���H��E���JPH�1�1��R���H�U�dH+%(u
H�e�[A\A]A^]��0���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uL���H�Q"1������r0�f���UH��H��H��H��dH�%(H�U�1�H�U�dH+%(u#H���A��H��1�L���H�o������0����UH��H��H��H��dH�%(H�U�1�H�U�dH+%(u#H���A��H��1�L���H����-����/����UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uL���H�A!1�������b/�f���UH��H��H��H��H��H���dH�%(H�U�1�L�H-H��H�z�LD�H�E�dH+%(u�A��H�U�1��r����.�ff.�f���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uD���A��H��1�������.�ff.�@��UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uH���L���1�H��������;.�ff.���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uD���D�A�H�F�1���S�����-�ff.���UH��H��H��H��H��H���dH�%(H�U�1�H��tX����t5L�
�L�
uH�E�dH+%(u9�A��H���1�����fD�tL�
z�L�
�u��@L�
�u��:-�f.���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uL���H�Z�1���W�����,�f���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uD�@hL���1�H��������,�ff.�f���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uL���H���1������2,�f���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uD�@hL���1�H�Z���R�����+�ff.�f���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uL���H��1������+�f���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uD�@hL���1�H��������-+�ff.�f���UH��AWAVA��AUI��ATI��H�w�SL��H����dH�%(H�E�H���L��H�Xp1��?���L��H���Lc�I��1�L)�K�|=����L��L��H��Hc�1�L�E��L��H)�I�|H)����H�H�I9�sC�D=H�E�dH+%(uH��D��[A\A]A^A_]��F*�fD��UI��H��H��H��L��udH�%(H�E�H���H��t���t5L�#�L�uH�E�dH+%(u(�H�W�L��1��F���fDL��L�Ju���)�ff.���UI��H��H��H��L�udH�%(H�E�H���H��t���t5L���L��uH�E�dH+%(u(�H���L��1����fDL�T�L��u���+)�ff.���UI��H��H��H��dH�%(H�E�H���H��t-H�U�dH+%(uFL�@ L+@H�ڹ1��L���<���@H�E�dH+%(u�L�0L��1�H�Q������(�ff.���UI��H��H��H��dH�%(H�E�H���H��tH�x u.H�E�dH+%(uG�L��L��1�H�����fDH�U�dH+%(uL�@L+H��1��L���x����(���UI��H��H��H��L���dH�%(H�E�1�H���H��t�x4t&H�E�dH+%(u �H�,�L��1�����DLL+@���'�f���UH��H��H��H��H��dH�%(H�U�1�H�U�dH+%(uH��H���L�@81�����>'�ff.���UH��AUI��ATI��S��H��H���dH�%(H�E�1����I��H�E�dH+%(u#H��A�؉�L��[L��H��A\1�A]]�7���&�f���UH��ATI��SH��H���dH�%(H�E�1�蓅��I��$�H��胅��H��H���H5�H�U�dH+%(uH��H�[A\]��Y&�f���UH��H��H��H���H���dH�%(H�U�1�H��t/H��t:H��-H��-��4�H�H�U�dH+%(u#��f.�H��H���������%�@��UH��H��H��H���H���dH�%(H�U�1�H��t/H��t*H��-H��-�]4�H�H�U�dH+%(u ��f.�1�H	�t�H��H�H�����W%����UH��SH��H���dH�%(H�E�1�H���tH�E�dH+%(u&H�]���fDH�SH�s H�{跽��H�������$�f���UH��AUATI��SH��H��L���dH�%(H�E�1�I���tIM��$�I���H��tUH���H����R3�H�H�U�dH+%(uZH��[A\A]]�fDI�UI�u I�}����I����fDI�}I�UI�u ���I���I��$�H�����$�f���UH��SH��H���dH�%(H�E�1�H���tH�E�dH+%(u&H�]���fDH�SPH�s`H�{H�w���H������#�f���UH��AUATI��SH��H��L���dH�%(H�E�1�I���tIM��$�I���H��tUH���H����2�H�H�U�dH+%(uZH��[A\A]]�fDI�UPI�u`I�}H�ϻ��I����fDI�}HI�UPI�u`读��I���I��$�H������"�f���UH��ATI��SH��H��H���dH�%(H�E�1�H��t0I��$�H��t[�^1�H�H�U�dH+%(uyH��[A\]�@H���H���H�������H���I��$�H��H��u��I��$�I��$�I��$��ۺ��I��$�H��H����q����!�ff.�@��UH��AVAUA��ATI��SH��H��PdH�%(H�E�H���H���7�2
uH)�H�@ H����H�f�H��t,H�HH����f��H*�H����f���H*��^��Pf�Ʌ�ueL�u��@��@L���L����;�1�M��D��H���L��H����H�U�dH+%(��H��P[A\A]A^]�@�@f��f���H*��H*��Y
���^��u���f�f�f(��f���H�΃�f�H��H	��H*��X�H���)���H�у�f��H��H	��H*��X�����H�E�dH+%(u'H��PL��H��1�[L�@$H���A\A]A^]���E �D��UL�
$L��H��AVAUL�u�A�͹@ATL��I�ԺSH��@H��XdH�%(H�E�1�AQ�Z:�1�M��D��H�R�L��H���@�H�U�dH+%(u
H�e�[A\A]A^]���ff.�@UH��AUATSH��H���dH�%(H�E�1�H��tiL���L���H��L������H��H�{ 1�ATL��H��A�A��H��H9� uXZt�:H���A%�H��t�;u/H�����H�(�uH�E�dH+%(uH�e�H��[A\A]]�������ff.���UH��ATI��SH��H��H���dH�%(H�E�1�H��t0I��$�H��tC�^-�H�H�U�dH+%(uIH��[A\]�@����H���I��$�H��H��u�@L�����I��$�H��H�����/�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u������ff.���UH�
��H��ATI��SH��H��H���dH�%(H�E�1�H��u1H�E�dH+%(uHH��H��L��1�[H�H�A\]���fDH�GxH�@@H��HX��8H�
�H��t�H�H ��M�ff.�f���UH��AVAUL�u�A��ATI�Ժ SH��L��H��0H���dH�%(H�E�1��={utA�VH��1�M��D��L��H���J�H�U�dH+%(uH��0[A\A]A^]�fD�U���ff.����UH��AVAUATSH��dH�%(H�E�H���H���8L���I��M����������H��8��8���L�pHI�UHL��H	���M����H����M�n H�r L����.���������tEA�F0u>I���u4I���u*I���u I��$�H����@9B�}|KH���M��$�H�X`�~���=��uH�H�HE�H��H!�I#E`H9�r@H9������
D�H�U�dH+%(u%H��[A\A]A^]��H���@H��������*�f.���UH��AVAUL�u�A��ATI��SH��
H�� H���L��dH�%(H�E�1��
31�M��D��H��L��H���3�H�U�dH+%(u
H�� [A\A]A^]���f���UH��AVAUL�u�A��ATI��SH��@H��PH���L��dH�%(H�E�1��,1�M��D��H���L��H����H�U�dH+%(u
H��P[A\A]A^]��"�f���UH��AVAUL�u�A��ATI��SH��@H��PH���L��dH�%(H�E�1��M-1�M��D��H�E�L��H���3�H�U�dH+%(u
H��P[A\A]A^]���f���UH��AVAUL�u�A��ATI��SH��@H��PH���L��dH�%(H�E�1��m/1�M��D��H���L��H����H�U�dH+%(u
H��P[A\A]A^]��"�f���UH��AVAUL�u�A��ATI��SH��H�� H���L��dH�%(H�E�1��11�M��D��H��L��H���3�H�U�dH+%(u
H�� [A\A]A^]���f���UH��AUA��ATI��SH��H�u�H��8dH�%(H�E�1�H���H�xx�$��D��L��H��I��H���1���H�U�dH+%(uH��8[A\A]]��*�f.���UH��AUA��ATI��SH��H�u�H��8H���dH�%(H�E�1��'$��D��L��H��I��H�K�1��=�H�U�dH+%(uH��8[A\A]]���ff.���UH��ATI��SH��H��Hc��dH�%(H�E�1�H��t8H�E�dH+%(uAI�t$I�<$I��1�L�H��H���[A\]��8@H���H���p8�������ff.���UH��AUI��ATI��SH��H��Hc��dH�%(H�E�1�H��t;H�E�dH+%(uHH���I�T$L��I�4$H�@ H��[A\A]]��f�H���H����p8�I������ff.�@��UH��H��dH�%(H�E������tH�U�dH+%(u��@H���H���p8��������ff.���UH��H��dH�%(H�E��������u1�H��t1�H9����H�U�dH+%(u�����@��UI��H��H��H��dH�%(H�E�1�����td��H�
*���<w,��uxH�E�dH+%(���H��L��1����H�E�dH+%(ub�H��L��1����H�E�dH+%(u:�H�SL��1����H�E�dH+%(u�H���L��1��W����f���UI��H��H��H��dH�%(H�E�H���H��tUH�@L�
��H��tH�@ H��t���u��~RL�� H�E�dH+%(uE�A��H���L��1�����H�E�dH+%(uL�
m����L����2�f���UI��H��H��H��dH�%(H�E�H���H��teD���A���t-H�E�dH+%(un�A��H���L��E��1��<�@H�E�dH+%(uA�L��L��1�H����H�E�dH+%(u�L���L��1�H�O�(5�s���UH��AVAUA��ATI��SH��H��L���dH�%(H�E�1�A���!L��P���ƅP���L��A���(A���2A���EA��u\A�� umA��@�lA���uzM����H�M�1�M��D��L��H���3�H�U�dH+%(�NH�Đ[A\A]A^]��RETRH���G�RY A�� t��CON H���A��@��A���tH�CAP-READH��	H�G�� f�G�A����L��H�� �]���I�� H�
�H�����1���L,��:����H��S���L��P���DžP���EL A�������TX H��A������� �SYNCH��f�W�A��������ASYNH���G�NC ����H�NEITHER �GH��H�G��>���DH�CAP-WRITH��
H�G��G�TE ���]�ff.�f���UH��SH��dH�%(H�E�1�H���tH�E�dH+%(u1H�]���DH���H���H��H���賩��H�������D��UH��H��dH�%(H�U�H� ���H9WtH�E�dH+%(u0��f�H���H�@0H��t�H�U�dH+%(u�H�����v�fD��UH��H��dH�%(H�E��������u=1�H��t6H����H��t%H�yPH��tH��-H����H�������H�U�dH+%(u����f.���UH��H��dH�%(H�E��������u=1�H��t6H����H��t%H�yH��tH��-H���0�H�������H�U�dH+%(u���z�f.���UH��H��dH�%(H�E��������u-1�H��t&H����H��tH��-H����H������H�U�dH+%(u���
�f.���UI��H��H��H��L�����dH�%(H�E�H���H��t/H�M�dH+%(uGL+HL�@-��L���H�t�1����@H�E�dH+%(u�D�A�L�׉�1�H�9������l�ff.����UH��H��dH�%(H�E��������u*1�H��t#H����H��tH�IHH��t	1�H9Q ��H�U�dH+%(u���
�ff.���UH��H��dH�%(H�E��������u*1�H��t#H����H��tH�IH��t	1�H9Q ��H�U�dH+%(u���
�ff.���UH��H��dH�%(H�E��������u!1�H��tH����H��t	1�H9Q ��H�U�dH+%(u���'
����UH��AWAVAUA��ATI��SH��H��8dH�%(H�E�H���H���]H�H �ϫuD�P(L�xH�M�L�p��~NM����I�W H����H��D�U�H�U�� �H�U�D�U�D�ȋ������L�E��@H��E1�L��A��H�ۭ1�L�E�����L�E�L��Lc�M�L)�J�<M���$M���A�F*��<�;D��M�F-H��1�L)�L�M��w��L�M�H�N�,A�F+��D��H�U�dH+%(�|H��8[A\A]A^A_]�DI��A�!L��H�߹1�H���D�U����L��D�U�Lc�L)�J�<����H�E�dH+%(�H��8L��H��A��[L�
��A\1�A]H���A^A_]���f�L��J�<+H�ȃ1�L)����H�I��,���fDL�E��1�L�M�H�ʬ�m��L�M�H�N�,���fD1�I�N-H���L�M��B��L�M�Lc�I�FM�A�4uII+GH�M�L��J�<+H�|�L)�H)�1����Lc�M����@L�E���������A�4�����MM+G����[
�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�����
�ff.���UH��AWAVAUA��ATI��SH��H��(dH�%(H�E�H���H����H�H H�pH�=�L�x1�H�M���H��H�u�L�����L��Lc�L)�J�<3M����H�}���A�G*��<��D��M�G-H�-1�L)�����H�M�Lc�M�I+O��D��H�U�dH+%(��H��([A\A]A^A_]�@H�E�dH+%(��H��(L��H��A��[L�
�A\1�A]H�7�A^A_]�Q���L�E��H���1��9��Lc�M��u���fDL��J�<+H���1�L)����H�I��M���fDH�K�1�I�O-����H�U�Lc�I�GMƀz4uHH+BH�M�L��J�<3H�)�L)�H)�1����Lc�M����4�@��UH��ATI��SH��H���dH�%(H�E�1��g��I��$�H����f��H��H����H�U�dH+%(uH��H�[A\]����f���UH��ATI��SH��H���dH�%(H�E�1��f��I��$�H���f��H��H���H�H�U�dH+%(uH��H�[A\]��Y�f���UH��ATI��SH��H��H���dH�%(H�E�1�H��t0I��$�H��tC���H�H�U�dH+%(uIH��[A\]�@�K�H���I��$�H��H��u�@L���(�I��$�H��H������ff.�@��UH��SH��dH�%(H�E�1�H��tH�E�dH+%(uEH�]���DH�����H��tH����f.�H���tǃ�H����!���UH��ATI��SH��H��H���H���dH�%(H�E�1�H��tIH��tTH��-H��-��H�H��uI��$�H+��H�U�dH+%(u)H��[A\]�f�H�����H��t���f������@��UH��H��H���H���dH�%(H�E�1�H���H���H��t�4t6H��t�y4tH)�H�U�dH+%(u"���HH+A���HH+W���f.���UI��L�
��H��H��H��dH�%(H�E�H���H��tH�@ H��t���u��~+L�� H�E�dH+%(u�A��H�֥L��1�����L�����r�f���UH��ATI��SH��H��H���dH�%(H�E�1�H��t0I��$�H��t[��H�H�U�dH+%(uyH��[A\]�@H���H���H���趜��H���I��$�H��H��u��I��$�I��$�I��$��{���I��$�H��H����q�����ff.�@��UI��L�
��H��H��H��dH�%(H�E�H���H��t#H�@HH��tH�@ H��t�:�u��~2L�� H�E�dH+%(u%�A��H�m�L��1�����L������f���UH��AVAUATI��SH��H��L��L��dH�%(H�E�1�M��tMM��tpI�v8I�}8��H�H��uA��$�+��H�H�U�dH+%(��H��[A\A]A^]�@�#��I��H��t;I��$M��u�L���DH�����I��H��t0H���t���@L�-��tADŽ$�M��$�L�5��tǃ�L���3������ff.�UH��ATI����SH��H��dH�%(H�E�1���H����H��I�D$H�
��H��fHn�H���H�H�F H�H�
�fHn��FxH�Z�H�F(fl�H�[��H�F0H����H�F8H����H�F@H�J��H�FHH��H�FPH�D�H�FH�FXfHn�H�FhFH�F|fHn�fl�dž�fl�NXFh�sV	1�H�U�dH+%(u$H��[A\]Ë5��uH�R�1�1����������f���UI��H��H��H��dH�%(H�E�H���H��tUH�@HL�
p�H��tH�@ H��t�J�u��~RL�� H�E�dH+%(uE�A��H�}�L��1�����H�E�dH+%(uL�
-����L������f���UH��AVAUATSH��H��L��L��dH�%(H�E�1�M��t8M��tcI�v8I�}8�v�H�H�U�dH+%(��H��[A\A]A^]�@I���(��I��H��t@I��$M��u�L���f.�H�����I��H��t0H����L�-��tADŽ$�M��$�L�5��tǃ�L���@������ff.���UH��AVAUATSH��H��L��L��dH�%(H�E�1�M��t8M��tcI�v8I�}8�f
�H�H�U�dH+%(��H��[A\A]A^]�@I�����I��H��t@I��$M��u�L���f.�H������I��H��t0H����L�-��tADŽ$�M��$�L�5y�tǃ�L���@������ff.���UH��AUATI��SH��H��L���dH�%(H�E�1�I���tIM��$�I���H��tUH���H����B�H�H�U�dH+%(uZH��[A\A]]�fDI�UI�u I�}���I����fDI�}I�UI�u �ߕ��I���I��$�H�������f���UH��AUATI��SH��H��L���dH�%(H�E�1�I���tIM��$�I���H��tUH���H����r�H�H�U�dH+%(uZH��[A\A]]�fDI�UPI�u`I�}H�/���I����fDI�}HI�UPI�u`����I���I��$�H�����2��f�UH��AUATSH��dH�%(H�E�1��G��t%1�H�U�dH+%(�H��[A\A]]�DH����I��A���5
�H��H����H�CH�
�L��fHn�H���H�H�F H�H�*�fHn�H�~��FxH�F(H���fl�H�F0H����H�F8H���H�F@H�j��H�FHH�/��H�FPH�d�H�FH�FXfHn�H�FhFD���fHn�fl�H�F|fl�NXFh�P	H�CH�xt	A�D$$�C�������5ϙuH�j�1�1�����������UH��H��H���dH�%(H�E�1�H���H��tzH�P H��tQH�I H��tPH��tK�i�uH�� H�� ��HN�HN�� 	�H�H�U�dH+%(u8��DH��H���1�H	�t�H��H�H����@H��t�1�H�y ������f���UH��H��H���dH�%(H�E�1�H���H����H�RHH��t}H�@HH����H�R H������H����H�@ H��@���������
x�uH�� H�� ��HN�HN��/�H�H�U�dH+%(ue��@H��t�H�B H��H����H��t�H�@HH��t�H�x @�Ɖ�1�@��u�@��H���H���H��t�H�x �@��!������H��H��|���f���UH��AVAUATSH��dH�%(H�E�1�H���t$H�E�dH+%(��H�e�[A\A]A^]�@L���H��M��tlL���L���L��L������H��I�|$ 1�AUL��H��A�A���I��L;%��tXZt!�:L���9��H��tA�<$uL������L�%�uL����N���f�������fD��UH��H��dH�%(H�E�H���H+��u[H���H���H��ttH�R H���H�I H��tFH��tA�w�uH�� H�� ��HN�HN��.�H�H�U�dH+%(u=��H	�t�H��H�H����fDH��t�1�H�y �����H��H�����ff.���UH��H��dH�%(H�E�H���H+��u[H���H���H��ttH�R H���H�I H��tFH��tA���uH�� H�� ��HN�HN��N�H�H�U�dH+%(u=��H	�t�H��H�H����fDH��t�1�H�y �����H��H���+��ff.���UH��AVAUATI��SH��H��L���dH�%(H�E�1�M����H���H��H�x0����I��$�H���H����H�@ H����H�R H���=H���4�
��uH�� H�� ��HN�HN��9�H�H��uRM��$�M���QM���HM9���A�E+��A�F+u}I�UI�FH9��TH)�f�H�U�dH+%(�?H��[A\A]A^]�I��$�H��H�p0���t��������H���e���H�z �u��T���fDI�}-I�v-�s����I�UI�FI9V �d���I9E �Z����H���I+�$��T���@H	������H��H�H���7����H����J���H���H+��H������H���I+�$�����M	�t�I��H�H������H������H���u���H��������I�F I+E ����f���UH��ATSH��H���H���dH�%(H�E�1�H����H����H�YPL�bPH��t]M����L9����C+u]A�D$+uUH�SI�L$H9���H��H)�DH�U�dH+%(��H��[A\]�@H�����M��u�H�BXH+AX��f�H�{-I�t$-���u.H�SI�L$I9T$ r�1�H9K r��@��f�H����f�H��H��m���DI�D$ H+C �Z���f�1��Q����t��@��UH��ATSH��H���H���dH�%(H�E�1�H����H����H�YL�bH��t]M����L9����C+u]A�D$+uUH�SI�L$H9���H��H)�DH�U�dH+%(��H��[A\]�@H�����M��u�H�BH+A��f�H�{-I�t$-�r��u.H�SI�L$I9T$ r�1�H9K r��@��f�H����f�H��H��m���DI�D$ H+C �Z���f�1��Q����4��@��UH��AWAVAUA��ATI��SH��H��(dH�%(H�E�H���H����H�H`H�pHH�]�L�xP1�H�M���H��H�u�L���6���L��Lc�L)�J�<3M����H�}���A�G*��<��D��M�G-H�M�1�L)����H�M�Lc�M�I+O��D��H�U�dH+%(��H��([A\A]A^A_]�@H�E�dH+%(��H��(L��H��A��[L�
;�A\1�A]H�W�A^A_]�q����L�E��H���1��Y���Lc�M��u���fDL��J�<+H���1�L)��0���H�I��M���fDH�k�1�I�O-����H�U�Lc�I�GMƀz4uHH+BH�M�L��J�<3H�I�L)�H)�1��Լ��Lc�M����T��@��UH��H��H���dH�%(H�E�1�H���H����H����H�HHH�BHH��t`H�P H����H�I H��tbH��t]�ۍuH�� H�� ��HN�HN���H�H�U�dH+%(uY���H��t�1�H�y �����1�H	�t�H��H�H���@H��H�밸�f�H��H���S����UH��H��H���dH�%(H�E�1�H���H����H����H�HH�BH��t`H�P H����H�I H��tbH��t]�یuH�� H�� ��HN�HN���H�H�U�dH+%(uY���H��t�1�H�y �����1�H	�t�H��H�H���@H��H�밸�f�H��H���S����UH��ATSH��L���H���dH�%(H�E�1�M����H����I�D$H�SH��ttH�@ H����H�R H��tvH��tq�
׋uH�� H�� ��HN�HN���H�H��u	H�CI+D$H�U�dH+%(u]H��[A\]�fDH��t�H�z t͸��DH	�t�H��H�H���fDH��H���H��t�H�������=��ff.�f���UH��ATSH��L���H���dH�%(H�E�1�M����H����I�D$HH�SHH��ttH�@ H����H�R H��tvH��tq�
��uH�� H�� ��HN�HN��n��H�H��u	H�CXI+D$XH�U�dH+%(u]H��[A\]�fDH��t�H�z t͸��DH	�t�H��H�H���fDH��H���H��t�H���������ff.�f���UH��ATSH��H��L���dH�%(H�E�1�M����H���H��HD�@0E����H���H���H����H�@ H����H�R H���#H����
x�uH�� H�� ��HN�HN��/��H�H��uHH���M��� H���I9��fA�D$+u~�C+uxI�T$H�KH9��.H��H)�H�U�dH+%(�4H��[A\]�@H���H��H�p0����������f�H���o���H�z �u��^���fDI�|$-H�s-�r�����I�T$H�KH9S �h���1�I9L$ �[����e���DH	�����H��H�H���G����H����c���H���H+�������1�L	��
���I��H�H�����DH����H�������H���������H�C I+D$ ����f.�1��������@UH��AVAUATA��H�JSH��H�ZdH�%(H�E�1�H9�t*I��I��D��f��C0D9�C4D9�0H�H9�u�H�E�dH+%(��H��[A\A]A^]��H�C(H��t6E��H�g�L��I��H�
;_L��HE�H��1��	1�H�I)�I�H�SH�[H9�t�H9�t���C0A9�|C4A9�|
H�H9�u��c���L�C(M��t`@��H���L��L��H�
�^H�HE�1��I	E1�H�I)�I�H�E�dH+%(u#H��D��H��L��[L��A\A]A^]���D�����W�����UH��AWAVAUATSH��H�$H��8L��I�Z(dH�%(H�E�1�I��I�R(ƅ��I��I��H9�t|D���D�C0A9�|C4A9���H�H9�u�L�����E�I�J81�E��H���L��L������H�U�dH+%(�LH��8[A\A]A^A_]�f�ƅ��D���H�no fieldL����H������L�C(M����L����H�
o��1�L��H���L����L������E1�1�L����H�L����H)�I�<H�SH�[H9�t#H9�tfD�C0A9�|C4A9�|0H�H9�u�E������A���L����L���L�C(M��tg��H���H�
�\L����HE�H��1�L����H����H�����H����E1�1�H����H�L����L����H)�H�H�SH�[H9��W�����C0A9�|C4A9�|
H�H9�u��3���L�C(M��te��H��H�
�[L����HE�H�9�1�L����H����H�����\H����E1�H����H�L����L����H)�H�D��E��H��L����L�������E���L����L��������J��f.���UH��AWAVAUATI��SH��H��8�M���uD��L���L���dH�%(H�E�1�H���H�E����$M��tOM�~ M��tFL��D�U��J��D�U�D��A�������L�E�A���tA�~4uMM+F�
@I��A�!L��H�߹1�H�S�D�U��ڰ��L��D�U�Lc�L)�J�<;A��H�Ą1�趰��L��Lc�M�L)�J�<M���}M��txA�E*��<���M�M�E-H���1�L�M�L)��l���L�M�H�N�4A�E+��D��H�U�dH+%(��H��8[A\A]A^A_]�f�H��E1�L���Z���f�L�E��1�L�M�H�b�����L�M�H�N�4�f�1�I�M-H�5�L�M��گ��L�M�Lc�I�EM�A�~4uII+FH�M�L��J�<H��L)�L�E�H)�1�蛯��L�E�Lc�O�4�4���L�E�����L��J�<3H��Z1�L)��`���H�I����������UH��AWAVAUATSH��(�M�dH�%(H�E�H���H���
�I��H�HXL�pHH����L�hPH�M��U��y�u��~aM����M�~ M����L������D��A�������L�E�A�����A�~4��MM+F��H��E1�L���M�H���1��u���L��Lc�M�L)�J�<;M����M����A�E*��<���M�M�E-H���1�L)��+���H�N�48A�E+��D��H�U�dH+%(��H��([A\A]A^A_]�DI��A�!L��H�߹1�H�C��έ��L��Lc�L)�J�<;�5���@L�E��H��1�衭��H�N�48�|���fD1�I�M-H�ա�~���Lc�I�EM�A�~4uII+FH�M�L��J�<;H���L)�H)�1��G���Lc�O�49�!���L�E��H����L��J�<3H�@X1�L)�����H�I���������UH��AWAVAUATSH��(�M�dH�%(H�E�H���H�����I��H�HL�pH����L�hH�M��U��)~u��~aM����M�~ M����L�����D��A�������L�E�A�����A�~4��MM+F��H��E1�L���M�H�3�1��%���L��Lc�M�L)�J�<;M����M����A�E*��<���M�M�E-H�;�1�L)��۫��H�N�48A�E+��D��H�U�dH+%(��H��([A\A]A^A_]�DI��A�!L��H�߹1�H���~���L��Lc�L)�J�<;�5���@L�E��H��1��Q���H�N�48�|���fD1�I�M-H����.���Lc�I�EM�A�~4uII+FH�M�L��J�<;H�lL)�H)�1����Lc�O�49�!���L�E��H����L��J�<3H��U1�L)����H�I�����A����UH��AWAVAUATSH��8�M�H���D��dH�%(H�E�1�H���{�L�sHH�E�I��I��M��tI�F H�E�H�C`H�}�H�E��Q?���=*�uH�}�H�H�HE�H��H#E����H�E��M����A�F,�@�
~{uA��L�{P�E����I�^ H���rH�����D�ȋ�����hL�E�L��L��1�H�~裩��L��Hc�H)�I�<�M�H��}1�腩��Lc�I�M���rM���iA�G*L��K�<L)΃�<���M�M�G-H���1�L�M�L)��7���L�M�Hc�L�A�G+����H�U�dH+%(�H��8[A\A]A^A_]�fDM������5mzu�����E�XL�{PI��A�!�����A�F0�����H�E��E�sH���u H���uH���uA�ljE�D��yuL�{P�������fDL��L��1�����H�E�I����������A�~4�}���II��M+F�n���f.��XL��L��1�H�|����Lc�L�E�L��K�<�L)�H�B|1�L�M��ߧ��L�M�Hc�L����1�I�O-H��L�M�躧��L�M�Lc�I�GM�A�~4uI+FIH�M�L��K�<H��{L)�L�E�H)�1��{���L�E�Hc�L��J���@L�E�A�!���f�L��I�<H�hR1�H)��8���H�H�����fD�=�xu��������E�XL�{PI��A�!�E������ff.����UH��AWAVAUA��ATI��SH��H��8dH�%(H�E�H���H���]H�H`�/xuD�PhL�xHH�M�L�pP��~NM����I�W H����H��D�U�H�U�耻��H�U�D�U�D�ȋ������L�E��@H��E1�L��A��H�;z1�L�E��)���L�E�L��Lc�M�L)�J�<M���$M���A�F*��<�;D��M�F-H�;�1�L)�L�M��ץ��L�M�H�N�,A�F+��D��H�U�dH+%(�|H��8[A\A]A^A_]�DI��A�!L��H�߹1�H��yD�U��r���L��D�U�Lc�L)�J�<����H�E�dH+%(�H��8L��H��A��[L�
�A\1�A]H��xA^A_]����f�L��J�<+H�(P1�L)����H�I��,���fDL�E��1�L�M�H�*y�ͤ��L�M�H�N�,���fD1�I�N-H���L�M�袤��L�M�Lc�I�FM�A�4uII+GH�M�L��J�<+H��xL)�H)�1��g���Lc�M����@L�E���������A�4�����MM+G������ff.���UH��ATI��SH��H��dH�%(H�E�1�H��toH��tjH9����G+tCH�{-I�t$-�5�����H�SI�L$I9T$ r1�H9K s?H9�tXH��H)��2��F+u�H�WH�NH9�t5��1�I	�tH��H�H��H�U�dH+%(u+H��[A\]�fDI�D$ H+C ��DH���@1����������UH��H��dH�%(H�E�1�H�E�dH+%(uH���H���H�����;n���v��fD��UH��H��dH�%(H�E�1�H�E�dH+%(uɸ ��:��f.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����ff.�f���UH��H��dH�%(H�U�1�H�U�dH+%(u�H������ff.����UH��ATSH��dH�%(H�E�H���H9GtH�E�dH+%(uKH��[A\]��H��H�?I���:��H�U�dH+%(u��H���L���p8H��[A\]�m`�(�����UH��H��dH�%(H�E�H�`���H9G��H�U�dH+%(u��������UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����ff.�f���UH��H��H��dH�%(H�E�1�H9WuH��tH9����H�U�dH+%(u���Q����UH�����H��H��dH�%(H�E�1�H9WuH���tH9����H�U�dH+%(u�������UH�T���H��H��dH�%(H�E�1�H9WuH���tH9����H�U�dH+%(u�������UH����H��H��dH�%(H�E�1�H9WuH�!�tH9����H�U�dH+%(u���a����UH�����H��H��dH�%(H�E�1�H9WuH���tH9����H�U�dH+%(u�������UH�d���H��H��dH�%(H�E�1�H9WuH��tH9����H�U�dH+%(u�������UH��AWAVAUI��ATSH��(�u�H���dH�%(H�E�1�H�H9���I��H�X�A�����L�5Ϲ���DH�CXH�X�H9�tHL9su�H���H�@(H��t݋u�L��L��Ѕ�x1�E��AI�	�A��H�CXI��$�H�X�H9�u�H�E�dH+%(uH��(D��[A\A]A^A_]�f�A�������������UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���m��ff.�f���UH��H��dH�%(H�E�H�����H9GtB���e��H�HXH�PhfHn�fHn�fl�fl�HX@hH�U�dH+%(u��D���d����������U��H�H��SH��dH�%(H�E�1�H��(uH�ЋC��t1�H�U�dH+%(uuH�]���DH�{���Rd��H�Ƹ����H��t�H�FXH�=��tdž�fHn�H�FhfHn�H����fl�H�FPfl�NXFh�C�$	�z����!����UH��AWAVAUATSH��H�$H��H�$H��8H�����H�=�pI��H����������dH�%(H�E�1������aL��H�=�p�z����bL��L�-��t1��q��M��I��I�6H���_L��L��H����������EH�����H�=ap�"����bH�[M�|�M�'M��t]L��H�=?p���L����H�=p�����H�[�WI�t�H�=�o�����uH�[M�d�I�<$� I�$H�[H���tI�D�H9��+H���tH9���H��tH9���H���tH9��3H���tH9���H��tH9��+H�l�tH9��.H�[M�d�A�T$���R1�H�U�dH+%(��H��8 [A\A]A^A_]���I���������H�5)&uL��L��������H�5'&uL��L��������H�5%&uL��L���������H�5#&uL��L���������H�5!&uL��L��������H�5&uL��L��������H�5&uL��L��������H�5&uL��L���h����H�H�@H�P%uH�ЋC������H�{����`��H��H����H�@XH�����fHn�H�FhfHn�H�����fl�H�FP�����fl�NX���Fh�C�!	�l���fDM�d�M�|$I�?�I�4$I�H����������f�M�gI�<$�I�7I�$H���D������fDL��������������L��������������H������=~ru�A,�����H�
����H�H���D���N��H��H����I�D$H�
6���L�����fHn�H���H�L��H�F H�H�;���fHn�H������FxH�F(H�����fl�H�F0H�і��H�F8H�&���H�F@H�{���H�FHH�@���H�FPH�u���H�FH�FXfHn�H�FhFfHn������H�F|fl�fl�NX���Fh� 	I�D$H�xtA�F$H�[A�D����@H�[M�d�I�<$�I�$���DH������@0�U���DH������@8�=���DL�%qquH�5��t�L��������H������@(����f�H������@4���DH������@<�����մt����1�����5huH���1�1����������������H���tE1�I��I�uH��tgL��L������uX�=0pu�ZD��H�
��tH�@H�T�H9���H�
��tH9��������H�����H�@H�<��P���1���D��I����A�ƃ�
�z���H�5��tH���L��L���j���1������=�ou����L�%ȶtH���tH�[I�D�H9���H�(�tH9�uH������@,H�[�����H�����I�<�������H������A,�)�����~�����t�����j���H������ L���H������H�
��t1�1��5ofuI��H��i�\�����������]����)�����[�����H�5��tH��tL��L���W��¸�����H�5�tH��tL��L���1��¸������H�5�tH��tL��L�����¸�������H�5յtH��tL��L������¸���x���H�5ǵtH��tL��L�����¸���R���H�5��tH��tL��L�����¸���,���H�5��tH��tL��L���s��¸������H�5��tH��tL��L���M��¸�����H�5��tH��tL��L���'��¸	�������H�5��tH��tL��L�����¸
�������H������L��輾�I��H�����.H������H��H�����H�xL��/���H��t�L�hH�5��L���8�����H�����L�(L9���E1�L�5�j�M�mL9������A�}u�L���!��E��H�
�{�5duID�I��1�1�H� �A��������뱸���L���S����5�cuL��1�H��f贝��L���������j�����m���E���(�;%���:H��E1����I��H�����L�8�H��L���L$����u@M�?L9����t7M��u�M��H��L��L���������H��t�M��L�����u!M���M��M��t7A�}uQL����������5�buH�ٿ1�M��H��i�ٜ���5�buH�ٿ1�H�f轜�������5�buH�ٿ1�H�f蜜�����1�H�{1��z��H�������;A�L�)�M�m������R����5ebuH��1�1��Q������ff.����UH�
��tH��H��H�v�tdH�%(H�E�1�H9�t8H�B�L�w����DH�PXH�B�H9�tL9@u�H����R89�u�@�pxH�E�dH+%(u������@��UH��AVAUATL�%��tSH��dH�%(H�E�1�H���tL9���I��H�X�L�-��H���L9ktf.�H�CXH�X�L9�tSL9ku�H����@8<��<�����"H�=��t1�H��t��3f��SxH�CXH�X�L9�u�I�$H�B�L9�t(H���fDH�PXH�B�L9���L9hu�xxu�H�E�dH+%(��H��[A\A]A^]�H����@8<��<�]����H�ޭt1�H��t�x��H�CX�SxH�X�L9�tL9kt�H�CXH�X�L9�u�I�$H��XH���f���DH�AX�AxH�H�L9��X���L9it�H�AXH�H�L9�u��@���1҃=shu�����<��H�7���Hc�H�>��f.�1҃=;hu�Q�����<��H����Hc�H�>��f�H�=�t1�H���~�����t���1��
|��H�
	L�@�DH�=��t1�H���F�����<���1���{��H�
'�L�@�k�H���t1�H����������f�H�Y�t1�H����������f�1҈Sx����1��o���1��h{��H�
Z�L�@H�Ub�L��1��Ǿ����H�&�t1�H���$����&���H��t1�H���
�������H�=��t1�H���]�����S���1���z��H�
bL�@��H�=��t1�H���&��������1��z��H�
�aL�@�H���DH�=��t1�H���������1��}z��H�
�aL�@����DH�=A�t1�H�������������1��Ez��H�
`aL�@����DH�=�t1�H���~�����t���1��
z��H�
aL�@���DH�=�t1�H���F�����<���1���y��H�
�`L�@�h���DH���t1�H����������H�z�t1�H�����������
��ff.�f���UH��AWAVL�5�tAUI��ATM��S1�H��(H�}�H��dH�%(H�E�1���I��I�4$H��tML��L�������u>H�[I��D�CE����1�H�U�dH+%(�hH��([A\A]A^A_]�D��I����u�H�5uuL��L���j����+H�5suL��L���P����8H�5quL��L���6�����H�5ouL��L��������H�5muL��L��������H�5kuL��L���������H�5iuL��L���������H�5guL��L����������H�@H��uH�Ћ{������H�{���(Q��H��H���RH�@XH�}�dž�fHn�H�FhfHn�H�ձ��fl�H�FPfl�NXFh�C�	�o������V��H��H����H�CH�
?���H�}�fHn�H���H�H�F H�H�J���fHn��FxH�����H�F(fl�H�����H�F0H���H�F8H�5���H�F@H�����H�FHH�O���H�FPH�����H�FH�FXfHn�H�FhFH�F|fHn�fl�dž�fl�NXFh�	�C���1�����5�YuH���1�1����������a�����f���L�%��t1�M��I�6H��tKL��L�������u<�= bu��H�[I�ċs������H�u�H��跸����x��C�����I����
u�H�5�tH��t~L��L������1���uk�=�auuXH��tH�@�L��������Hk�H�돸�������������������{�������b���H�5��tH��tL��L�����¸���o���H�5��tH��tL��L������¸���I���H�5��tH��tL��L�����¸���#���H�5x�tH��tL��L�����¸�������H�5j�tH��tL��L���b��¸������H�5\�tH��tL��L���<��¸�������H�5N�tH��tL��L�����¸�������H�5@�tH��tL��L������¸���e���H�52�tH��tL��L������¸	���?���H�5$�tH��tL��L������u
�
�������������ff.����UH�L�tH��H��dH�%(H�E�1�H��0����=�tD�H��0�@�H9�u��8u�Fu�Tu�bu�pu�~u��u��u���t���t���t���t���t�Χt�ܧt��t���t��t��t�"�t�0�t��t��t��t��t��t�,�t�:�t�H�t�V�t�d�t�r�tH�E�dH+%(u��輶�ff.����UH��H��dH�%(H�E�1�H��t�?+��H�U�dH+%(u���t��@��UH��AWAVAUATSH��xH��x���H�=^udH�%(H�E�1�H�����?+���'��H��`���H����H��]uH��t{�8+tvL��`���E1�E1�1�A��H�5�XL�����I��H���-�A��E��A��<{�<}�DD�A�A�?M�P�E��M���f.��=�\ut�H�`XH��`���H�����H�����=�t�U���H�=XH��`���H���չ�H���6���L��`���H�}�H��H��4�����yH�E�H��`����ձ�H�E�H��`���H��`�������5�SuH�O[1�1��ƍ�����H�E�dH+%(��H��x��[A\A]A^A_]�@A�?tZM��H��x���D��L��H�=˺tL��h���L��p����X�L��p���L��h��������������M�������DH��`��������d���H�]�H9��tt,H��x���L�%V�t�����H�5�L������Å��(������tH�ߧtH��0����H��0�@�H9�u���u��u�
u�
u�(
u�6
u�D
u�R
u�@�t�N�t�\�t�j�t�x�t���t���t���t���t���t�̣t�ڣt��t���t���t���t�ȡt�֡t��t��t��t��t��t�*�t�=�Yut��	H�5ZuH���TH���d��H��p���H���U1��;+@��Hǀ?�WL�}�L�5�_L��L��該�I��H����L�%V�t�&@�����L��L��1��z��I��H����L��L�����Ã��u�H�=�L��1���H��p���菮������DA���DH�H9�x����;�xt��XuH�LŐ1�H�}��H��0�H����(H�}�H�=YuH��� ���H�YuH��t	�8+����H���tH��x���H�E�H��H�E�H���H�E�H�_�H�E�H�D�H�E�H�1�H�E�t1H��x���H�H9�u� f.�H�H9�x������xt�XuH�|Ő�~���f.���MH��tH��x���L�GH�E�H�x�H�E�H���H�E�H���H�E�H���H�E�H���H�E������H��x���H�H9���������H��p������fDL�%Q�tL����	L����	H��x���L����	��������H�=S1��*�H��p���螬��
����D����u"L��蘲�H�5�L��H���������L��H�=�R1��݃H��`����Q�����H�=�RL��1�軃H��`����/����������=�tH�
RH�����VuHD����L��H�=j�1��l�H��p�������H��p����ҫ������%����=��tH�=�QH� ��:VuHD����H�=fU��H��`���腫���L��`���1�H�}�H��H��-�M���l���x2H��`���H�]��H��=�tH��`����j���H�������j���L������]���H�=
Q荂�y����5&MuH�KT1�1������G������5MuH�ST1����)����5�LuH�U1��ۆ������fD��Uf�H�ȡtH��H��dH�%(H�E�1��tH��0���H�aUuH�^Uu���t@�H��0�@�H9�u���u��u��u��u��u��u��u��u��t���t��t��t� �t�.�t�<�t�J�t�X�t�f�t�t�t���t���t�F�t�T�t�b�t�p�t�~�t���t���t���t���t�ět�қtH�E�dH+%(u
�H�=[�t��	�����UH��AWL�=uAVAUI��ATL�e�SH��(dH�%(H�E�1�蹮�,L��X�)Q��L��衮�L��L��M���H����S���3f.�L��H�5]XL��1��T��L���d��\I��M9�t/M�7M��t�J~ʺH�5�NL���S����L�=A�tM����1�L��H�5�WL��1��T��L�����\I��M9�t/M�7M��t�J~ʺH�5:NL���!S����L�=��tM��8�1�L��H�5}WL��1��T��L��脭�\I��M9�t/M�7M��t�J~ʺH�5�ML���R����L�=�tM���1�L��H�5
WL��1��S��L�����\I��M9�t/M�7M��t�J~ʺH�5ZML���AR����1�L���^P��L��H����O��H�E�dH+%(uH��(H��[A\A]A^A_]�轩�f.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���}��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�����;��ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u
�H��(�����@��UH��SH��H��0H��dH�%(H�E�1���H�C 9C������H�U�dH+%(uH�]���虨�f���UH��SH��H��0H��dH�%(H�E�1��[H�C H�E�dH+%(uH�]�1����D��@UH��AWAVA��AUI��ATSH��L���dH�%(H�E�1�M�������t�����tfE�fA����H���A�$H��H����=]�t�EH��L���H�fD���H�{x�IK��H���H�CxH��t!�Q(�@����q(9�t
�B��r���v�H���H�������蹸�H���H��H���oI����o	�oPH�qQ�oX Y �o`0a0�oh@i@�opPqP�ox`y`�oHpIp�o����H���H���H��t#�V(�fD����~(9�t
�B��z���v�H���H�qH�OHH��t$�Q(������q(9�t
�B��r���v�H�OHH���H��tlH�OI��H��t+�Q(������q(9�t
�B��r���v�L���H�OI�HHH��t$�Q(������q(9�t
�B��r���v�I�HHf��t_�=y�ttVH��8f�Hǃ0H��8H��@H��HH��HH��PHǃ�Hǃ(��H���H��t����L:��H���H���GH���H��tH;=�tt�R��H���H���Hc=ۑt��t��ݴ�H���H����H�C0H���fHn�fl�C0�@	��f�=��tH�����t~H�E�dH+%(�H��H��[A\A]A^A_]�f��0���H�CpH�����o[@�ocP`�ok`h E������f�C@CPC`����ƃ�v���@L�%��tL����3���H����$�
H�����
H���H��t!����H���H�x@���H�����
H���H��t���H���H�x@���H�{x�~��H�{p�
H��A�T$1�����豣���UH��SH��H��H�dH�%(H�E�1��(��H��tH�C01�H�U�dH+%(u
H�]��ø����\��ff.����UH��AUATSH��L�o0dH�%(H�E�1�M����LcgD9'"H�U�dH+%(��H��[A\A]]�@H�~H����F��K��I�DM�d�I�|$@�uF��H�{H�C�8/��I�L$HH��t&�Q(�f�����q(9�t
�B��r���v�fHn�AD$PCI�D$XH�C(��\���fD1��O����d��@��UH��ATSH��H��L�gdH�%(H�E�1�L�����H��t2I��$��CH�H�C01��H�U�dH+%(uH��[A\]ø��������UH��SH��H��dH�%(H�E�1���f��H��tGH�PH�@H�P H�H�<����H��t"�CH�C01�H�U�dH+%(u
H�]��ø����t��@��UH��ATI��SH��H��dH�%(H�E�1��gf��H��t:H�H9Ht1H�p H��t(H�E�dH+%(u3�SH��L��[A\]��V��DH�E�dH+%(uH��1�[A\]����f�UH��AWAVAUATSH��L���dH�%(H�E�1�I��HH�PH��H9�tmI��I��H�Z�M���7fDL��L��H��S@H��uII��HH��H�ShH�Z�H9�t/M��$��{xu�H���q����t�L��H�������u��@1�H�U�dH+%(uH��[A\A]A^A_]����UH��AUATI��SH��H��H���dH�%(H�E�1���	��f9��sf�����f���I��$�H��tH�x �2���f9����I��$�H��t�@(f9���7M��$�M����I�E���H���"�H(�5L>u�A���Af9�sf���I�EH�x 赣��f9��sf���M��$�I�EP���H�����H(D��=u�AE���Af9�sf���I�EHH�x �Z���f9��sf���M��$�I���H��t葡�f9�sf��I���H��t�p��f9���I��$���H����H�PPH�����R(�rf9�sf����f9�sf��H�P��H���,�R(��f9�sf��H�@HH����H�x �{���f9�s
f��f��wA�fD��f��
wA�fD��
f���w�f���f���w�f���f���w�f���f���w�f���f��w�f��f��w�f��f��w�f��f��&w�'f��f���w�f���f��wA�fD��f��(	wA�
fD��(f��*wA�
fD��*f��,wA�
fD��,f��.wA�
fD��.f��0w�
f��0f��6w�f��6�=LJt�����f��w�f����f��w�f��I��$�H��t+�؞�H�=��tI���ɞ�L9�AB�f9��sf���I��$�H��t蠞�f9��sf���I��$��I��$�H��t�o��f9� sf�� I��$�H���H�E�dH+%(�TH��[A\A]]�f������@f���f��2��f��������H�=2�t���H�=̆t���H�=6�t����A�fD������Df����f��������f���w����f���~����f����m���D���f9�����f������f.�I�D$xH�@@H��HX諵�H��tH�x ����f9�������f������Df���"���H�="�t����H�=��t����H�=&�t������f������f���f���f�����H�=��t����H�=T�t����H�=��t�����A�fD�����Df���f��4��f����x���H�=R�t�j���H�=�t�\���H�=V�t�N����f����=����f�������f������Df����'���@f���9���@A�f��fD�����A�f��fD�����������f��2�?����A�fD��4����DA�fD�������D�f���Q�����f����������f���UH��SH��H��dH�%(H�E�H�GH� H��tO����(��t4H�s�+L��H�C0H�C H�U�dH+%(uH�]���fD��,�ø�����{��ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���=��ff.�f�UH��AWAVAUATI��SH��H��8H�u�H�U�dH�%(H�E�1�H��tqDL�k0H�C0I9���M�}�I9�u�\@M�G0M�x�I9�tKM9��uꀻuH��I��L��L���p�����xH���T(��H��H��u�1��
������H�U�dH+%(��H��8[A\A]A^A_]�f�H�E�L�8M���*�E�@I���H�PH��L�r�H9�u$��I���I�VhH��L�r�H9���H��L��L��A�V8H��t�I�Wx�E�I�WH�H��tI��뗾H��H�U��~�H���5���H�U�f�}�L�8@I��H���H�u�H��H�E�����H�E�f�Ҁ�ƀL���P@PPP`uI�D$PI�D$H�H�E�I�O0fHn�I���I�G8M�o8fHn�fl�AEL�(�T����H�����H�������H�M�f�H�@H�H�M�I��H�A�D����Ք�DUH��AVAUATSH��dH�%(H�E�1�H����I��I��M�eM��tff.�I���H�PH��H�Z�H9�u �vfDI���H�ShH��H�Z�H9�tXL��L��H��S8H��t�I�D$IHD$I��H��u�L����%��I��H��u�H�E�dH+%(ugH��[A\A]A^]��I�F8I�N0I�T$0I��fHn�I�V8I��$fHn�fl�AD$0H���L���|%��I��H���
����詓�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���m��ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���-��ff.�f���UH��H��dH�%(H�E�H�G H��tNH�WH�wH�G ����(��tH�U�dH+%(u0�H���4G��@��,���H�E�dH+%(u�1��蘒����UH��hH��H��SH��H��pH��dH�%(H�E�1�HLJXH��H)���h���H�H���H����o�x�h��8H�Y�tǃ�����H���H���H���H���H�E�dH+%(uH�]�1����ב��Uf�H��AWAVAUI��ATSH��H��8L�'dH�%(H�E�1�)E�M���>I��A��H�BL�zH��t3I��I�t$�H����I�H���H�BL�zH����E1���DH�{f�L�cC H�zE��tI�}L���s������ucL�� M��tKH�E�L��H�E�L��M�l$��"��I��L;� tSL��L������H�}�L�����M��tM����f�foM��H�E�dH+%(ufH��8[A\A]A^A_]�fDL���H"��H�� ��H�{f�L�cC H�z�4����H�~H�FF I�}�����:��f.�UH��ATI��SH��H��dH�%(H�E�H�GpH��tH���H��tH;B t��I�D$hH��tH;��t��I��$�H��tH���H��tMH��-�D��H��t?A��$D��x;��uH�E�dH+%(u%H��[A\]���@�������b��f�UH��AWAVI��AUATSH��8H�}�L� H�U��M�M�/dH�%(H�E�H�F@�E�H�E�M���A�M���I��$HH�PH��H�Z�H9�u2�~fDL��L��H��S0H��u7I��$HH�ShH��H�Z�H9�tNH���ֽ����t�L��H��������u��ʐM�?��I�GI���E�H����I���j���f.��}�tBA�EhH�M�IM@fA��t*�=�ytt!A��I���HHX��u
HH`fD�=�yttI�EpH�M��@(HI������I���Idž����I���Idž�H��t#�W(���J�9�r����O(9���ƒ��u�Idž�I���I;��t7���I���H��t�Q(�f�����q(9�t
�B��r���v�I����}���xtL�����t9H�E�H�Sp�@2<�<�<�u<uH�E�HB f�H�E�dH+%(�}H��8H��[A\A]A^A_]�I�GI��H���U���D�e�L��A����H��H��t�E��t1f��t'�=7xtt��H���H�M�HHX��uHH`H�E�f�H�@H�}�L�+H�p CI�tH�^H������}���wt�����H�E��@2<t{wX<t><��H�E�HCP������H�SpH�E�HB����<�����H�E�HB���H�E�HCH������H�Sp��<����H�E�HC`�������H�Sp���H�E�HCX�������H�SpH�E�HB���������f���������y���H�Sp�K����{��ff.�UH��AWAVI��AUI��ATSH��H��h�EL��x���H�>L�eL������H��p���L�} ������dH�%(H�E�1��6��o�oSH������H��H������1��E�H�fo�I�D$0fH~�f������fo�f��H������H����Dž����(�����L������f�H������H��8���L������M��L��x���H��p���t�AoCxI�D$@M��)�@����A~�$��Ao\$8H�=�vtL��0���H��`���C(I�L$A��$�)�P����~C4H��8���H������fp��A��$�fօh����AoD$xH�������C2flÈ�����I��$`)�p���H�������C0��������"Gut��
C1������H�C H�� ���H��tH��1�H��H)�I��$�H��@���H��L��������L�}�H��h���A�D$\L��H���L��P���HDžX���L��`�����p�������A��@H��uKH��tf��tAƅ@D�-�utE��u9H�E�dH+%(��H��hH��[A\A]A^A_]�H��t�D�-tutE��tNj��A9�\D��1��A��A����۠�D9�r�1�A��fAnD$XfAnd$I�D$Hc�fb�H��H��H�f�B�g�����B�����X�����UE1�E1�1�H��AWAVAUATSH��H�� L�L�odH�%(H�E�1�L�w0H�W(jjI��hAW���H�� H���|I��H�C HcCL��L��P�SM�$��B<����L��H��tH�PH�@H�P A��$A��(��t#1�H�U�dH+%(u#H�e�[A\A]A^A_]�A��,�Ӹ����j��f.���UH��ATSH��H��L�gL�C0dH�%(H�E�1�HcC�{H�KI��$hL��H��J�HM��tI�BH��twI�BPH��tnA���H�A0���������HD�H��H�S(E1�E1�H�A8jjQL���K���H�� H��tD��A��$(��u	A��$,�S��H�C 1��SH�U�dH+%(uH�e�[A\]ø����b��f���U�EH��AWAVI��AUATSH��H���o�oVH��h���L�L�ofo�dH�%(H�E�1�H�G0H������f��H��P���H��@���1��H�����fH~�fo�f���(�����H��8���I�F(H��X���A�F4��l���I�F H�� ���H�C(H��0���I��hH��8���H��H���I���H��h���A�G\��p����J��H��H���H��H�J,��L���H���+�oL��@���E1�)�p����o`)�����H�P H������H�H H�PH)�p���H��x���H�IPH��H�PH�H H��h����P����L��`���D��M��L��X���A�ċ�L���M�}��t*I���H��(���H��X���H��H	��HI;��uwM���I��HH�pH��H�^�H9�u9�H��P���L��H��S0H��u;I��HH�ShH��H�Z�H9���H���W�����t�L��H��舳����u���f�H��h���A��I��D9`�8���L��`���L��X���H��h���H��E1�1�H��8���E1�L��H�P(jjAW�]���H�� H����H��h���f��HcWH�G �J�OH��@���H��uUfD1�H�U�dH+%(ugH�e�[A\A]A^A_]�H��h���H�@ ���裬��H���*���M�}����=�ntt�I�W0H��p���H��(��2��돸�������UE1�E1�1�H��SH��H�� H�W(dH�%(H�E�1�H�Gjj�sH��h�^���H�� H��tH�C 1�H�U�dH+%(u
H�]��ø���螂�ff.���UH��SH��H��L�G0H�OdH�%(H�E�1�H�GM��tVH��hH�A8�H��HD�H��H�S(E1�H�A0jjQ1����H�� H��t"H�C 1�H�U�dH+%(uH�]��ø����������Uf�H��AWAVAUATSH��8H�u�H�M�L�E�D�M�dH�%(H�E�1�L�bM���0I��L��L���^��I��H�E�L�8M���[A��I��I�w�H����I�OH��I�OE1�H�H��u�H�{f�L�{C H�9E���$H�u��
��H���H�PH��L�j�H9�t1@I�UH����L��H���H���I�UhH��L�j�H9�u�H�}�tH�}���RI�FH��������}�t,�=��s�4H�U�H��(H��H�
k�s���sM������H�E�dH+%(��H��8[A\A]A^A_]�f.�I�UhL�j�H9��'����O���f.�H�{f�H�CC H�8H�E�H�x����@I�FPH����1���H���A���H�����H(�5�u�A���Af9�sfA���H��L����������@D�M�L�E�H��H��H�u�L���������=�jtuGH�C@�S�s�^�VH��xUf���H*��Y��
�Vf/�s#�H,�H�E����DH�CpH����\��H,�H��?H�E��U���H�ƒ�f��H��H	��H*��X��f��w
�fA���fA�������H�=�jt��H�=njt���H�=�jt�����fA��������{~�ff.�UA��I��H��AWAVAUATI��SH��hH�u��U�dH�%(H�E�H�GX�=�ittH�G`�!�s�^�UH���Pf���H*��Y�f/�U���L,�I��$�D��f�IDŽ$�H��AD$HIDŽ$8)�A�$���@1����H��=Eit�,I��$H�x$I�D$8���aH�@f�M�L$(AD$(H�E�H����L��x���L�-��tL�M�L�U�L�E��H�}����H�}�H�E�� H�u�H�}�H�E��Ѕ���H�E�H�]�H�E��}�t/�=��sH��x�����H��(H��H�
��s���sM�|$(M���bL�u��L�e�M��M��A���H�FL�~H��t3I��I�t$�H�����I�7H���H�FL�~H���JE1���DM��H�{f�L�e�L�{C H�~E��tI�|$0H�u����H���tL�z�L9�t$f�I�GH����L��H���I�GhL�x�L9�u�H�S@I��$�I�D$HH�H������I�D$PI�$�H���I�D$HI��$��H�E�H��t
�H���MH�}��W���H�E�dH+%(��H��h[A\A]A^A_]�DI�GhL�x�L9��7����T���f�I�D$HI��$�두H�]�H��t�H�����H�]�H�E�����f�M��H�{f�L�e�L�{C H�~����H�]�H�E�����=�ft��H�C@���s�^�RH���Cf���H*��Y�f/qR��H,�����A��$�H���H��t}�H(�5�u�A���Af9�s	fA��$�H��L���^�����H�{f�H�CC I�|$(����\�Q�L,�I��?�<���H�CpH��9���I�D$ ���f���fA��$�w�H�= ftu�H�=�et�w���H�=(ft�i����fA��$��V����H�ƒ�f��H��H	��H*��X�����\RQ�H,�H��?���H�ƒ�f��H��H	��H*��X����H�u�I�L$(E��M��I�T$8L���h���f�I�D$0A�$�fDH�������H��H����
��H�S(I�$����u�I�$�H��u��f����fA��$�������x�ff.�f�U��H��H����dH�%(H�E�������!€=Pdt��tw��H���H��ti@�oVP�oN@�o@P�oX@f��f��H@@PH�V`HP`�VhPh �uNƀ
ƀǀH���H��u�����t?H�E�dH+%(���f.�H���H���h���������FhƆ
Ɔdž��H�F@H�GPH��H���u�H������H��t:�H(D��u�AE���Af9�sf���H�E�dH+%(uW��[��f��v:f���w�H�=pctu�H�=ctu�H�=|ctu�fLJ����f�����w�DUf�H��AWAVAUATI��H���SH��8dH�%(H�E�1�)E�D��H�G�H�GX�G�HLJp���H�G�H��)���@1����H�I�\$0H���A���A��I��A��D�}�f.�L�{�L��D��L��螤��������mD��L��L���_���H�����H��H��t�DI�����H��H��u�M���M��u�I�D$0f�A�$�H����H��H�����H�S(I�$����uI�$�H��u�I�\$0H���EH�E�M�|$(H�E��)fDL��H�����H�}�L����M���L��H��L�k��1��I��I;\$0u�H�����I�D$0��f���E������K(K8KH��H��H��t"����I�����H��H�������M���M��u�����f.��E���H�����H��H��t�Q����I��w��H��H���;���M���M��u����f.�H���H��H���^���IDŽ$�@foU�AT$(H�E�dH+%(uH��8[A\A]A^A_]��Bt�f���U��H��H��dH�%(H�E�1���w�H�U�dH+%(u���t�D��U��H��H��dH�%(H�E�1�f��w�H�E�dH+%(u����s�D��U��H��H��dH�%(H�E�1�f9�w�sH�Nh�f�TOH�U�dH+%(u���us�D��UH��H���H��H��dH�%(H�U�1�H�G�H�GXH��)���@1����H�H�E�dH+%(u���s���UH��H��dH�%(H�E�1�H���tH�E�dH+%(����fDH������H��tE�H(D��u�AE��~*f9�sf���H�E�dH+%(u_��y��f��A��f��w�f���f���w�H�=t^tu�H�=^tu�H�=�^tu��f�����+r�ff.���UH��AVI��H���AUATSH��H��P���dH�%(H�E�1�H�G�D��H�GXH��)���@1����H�H��������D�nA��"f�H���X��H��H��tpA��E9�tg���u�H���u�H�CpA���H��t_�H(�5Mu�A���Af9�sfA���H�s�L���&��H������H��H��u�fDH�E�dH+%(u[H��[A\A]A^]�f��w
�fA���fA���w�H�=�\tu�H�=�\tu�H�=
]tu��fA����t����p���UH��ATSH��H�0dH�%(H�E�1�H��t'Lc�1ۅ�u�>fDH��L9�t/�*��H��H��u�1�H�U�dH+%(uH��[A\]��H�G����5p�D��UH��H��dH�%(H�E�1��EjP�u��H�U�dH+%(u����o���UI��H��H��L��M��H��SH��L�ML�]dH�%(H�]�1ۋE H�]�dH+%(u��L�U H�]��EL�]��#��o�ff.���UI���EH��H��0�oFdH�%(H�E�1�H������H�H�FH�U�L��H��L��x���H��X���H�����H���H������H�U�dH+%(u���o���UH��AWI��AVE1�AUI��ATA��SH��H��(dH�%(H�E�1�H��t1L�vM��t(A�V(�f����A�N(9�t
�B��J���v�H�KH�M��3��H�{H�M�E��H��H�S(M���P"��A�ą���H�C8L��H��A�ą���H�C8L��H��PA�ą�uzH�{ t#H�C@H��tL���L��H���A�ą�uSH�C8L��H��P��tH�C8L��H��PA�ą�u+H�{ t�H�C@H��t�L��1�L��H���A�ą�t��H�C8L��H��P L������H�E�dH+%(u.H��(D��[A\A]A^A_]�f.�H�C8L��H��P A����im�f���UH��AVAUATSH��L���dH�%(H�E�1�I��$HH�PH��H9�tbI��I��H�Z��0fDL��L��H��S0H��uAI��$HH�ShH��H�Z�H9�t&H�������t�L��H���/�����u���f�1�H�U�dH+%(u
H��[A\A]A^]��l�ff.�f���UH��AVAUATSH��L���dH�%(H�E�1�I��$HH�PH��H9�tbI��I��H�Z��0fDL��L��H��S8H��uAI��$HH�ShH��H�Z�H9�t&H���.�����t�L��H���_�����u���f�1�H�U�dH+%(u
H��[A\A]A^]���k�ff.�f���UH��ATSH��H��L���H���dH�%(H�E�1��,��H�{xHǃ��(�H���H��tG��H���H�x@��H���H����SH���H����SH�����
H���H��t,���H���H�x@��H������Hǃ�H���H��t���Hǃ�H���H��t5�W(���t"D�J�9�r����O(9����ƒ��u�Hǃ�H����w�
H�{p�n�
H�����RH���H��t�8uNH��(��+��H����9�
H����-�
H�E�dH+%(u=I�D$H��H��[A\]��f�H�����
�f����]�����f��S�����i�f�UH��AUATI��SH��H��(dH�%(H�E�H���H��tdH��L��H;^tqH����H�{I;}t~L����I�l$H��uI�l$PH�E�dH+%(uhH��(H��[A\A]]���H��HH�w8�@$��uH�w M�l$(H;^u�H��H�u����H�u�H�F�v���fDH�}�����H�}�I�E�l����h�DUH��AVAUATSH��L�f@dH�%(H�E�1��M����J���VhI��H��L)�H��H�F@��)���= Tt�Fht+H�VpH�
H��H)ȋJ(H��H���)���B(H��(�U*�����H�C@uH��L)�I����uI����u?L�� M��t3L��M�t$�����L��L��I��������tL��L������M��u�H�C@H����H�U�dH+%(u
H��[A\A]A^]��g�ff.����UH��AWAVAUL��hATSH��H��L���dH�%(H�E�1�M��t_fDL��M�t$��#���L��L��I���u���M��u�H��hH��t9@L��pL����L��L��H��p��L���W���H��hH��u�H��xL��xH��t=�L���L�����L��L��H������L������H��xH��u�H���L���H��t=�L���L���Q���L��L��H�����L�����H���H��u�L���H�øM�uI9�tt@I�UM�eH�H�z�L�x�I9�tx�H�W`H�PH���b�L��I�GXH�WXL�x�L9�u�I�UI�EL��M��H�BH���b�I�I9�t
I���DH�E�dH+%(uH��[A\A]A^A_]�f�L����e�fD��UH��AWAVAUATSH��(H�_0dH�%(H�E�1�H����H�G(I��H�E��f�I�mPL�����M��tjL��H��L�s�����I��H���H��tpH��L��L;vt|L���$�I;_��L��H����I�mH���t�L���9���M��u�H�E�dH+%(uvH��([A\A]A^A_]�fDI��HI�u8�@$��uI�u L�}�L;vu�L��H�u��d���H�u�L��H�F��I;_�p���f.�H���8���I�G�U����jd�f.���UH��AWAVAUATSH��8�U�H�_0dH�%(H�E�1�H����I��@���H�G8H�E��jfDH��H��L;v��L��H�U����H�U�L;j��H��L�����I�l$HA���uI�l$PL�����H���,H��L�s�I��I���Z����}�H��t
A���.uL��L�������t�I���H���X���I��$HH�u��H$��uI�t$ I�T$(L;v�I���L��H�U�H�u����H�u�H�U�H�F�(���H�G(H�E���u"�?�I�l$PL���:���M��tuL��H��L�s���I��H���H��tH��L��L;v��L����I;_��L��H����I�l$H���t�L������M��u�fDH�E�dH+%(��H��8[A\A]A^A_]�fDI��$HI�t$8�@$��uI�t$ L�}�L;v�r���L��H�u����H�u�L��H�F��I;_�^���H����I�G�J����L��H�U���H�U�H�B����H�G8H�E��jfDH��H��L;v��L��H�U���H�U�L;j��H��L����I�l$HA���uI�l$PL�����H������I��H��L�s�I���
�A���.H��tL��L���B�����t�I���H���^���I��$HH�u��P$��uI�t$ I�T$(L;v�O���L��H�U�H�u���H�u�H�U�H�F�.���fDL��H�U���H�U�H�B�)����`�f���UH��H��ATS��H��H�HXdH�%(H�U�H���H9�Ht
I��H��P9�|H�E�dH+%(uZH����[A\]�@I�<$I�t$Hc�)؉�H�H)�I�<$I�t$H�E�dH+%(uH��L�gH��1�[A\]鵁�`���UH��AUATL���SH��L��H��dH�%(H�E�1��^	L�k H�SL��I�EH9�HB�H�C �	H�E�dH+%(uH��L��[A\A]]��_�ff.�f���UH��AWAVAUATSH��xH��p���dH�%(H�E�H��H�P$��u$1�H�U�dH+%(�f	H��x[A\A]A^A_]�H�GHH���H�}�H���L�]�H��M�{ I�SI�GL�}�H9�IB�I�C ��M�gM��t�L�]�I�[8L�]�H��x����H��t��EċEĉE����]���L���^�H��H�E�L;`�vH�u�L����L��x����5JtH�E�L�m�@����L�x8�M����M�H�]�L��fDL���I��HH�pH��L�v�H9�u3��L��H��L��A�V8H��u6I��HI�VhH��L�r�H9�tNL��������t�L��L���7�����u��ːI�UL�jx�E�L�jI�EH����H���i���f�I���AoD$PH�]��AoL$@�AogP�Aoo@f��f��AGPAO@I�D$`IG`A�D$hAGh�=�HttBI�T$pI�Gp�oB�ox�o
f���o8@f��H�r �R(Hp P(f.�fA��$t
�=�Ht��L���/�H��p���H��t
�H���.H�������I������H�E��M�I��f�H�]�H�@HM�<$AD$M�e���sH��x���L�����H�}�L���L���L��PHPH�E�L9��i���H��h���L��E1�M��@�u�I��f�A�D$P����A�|$T��H�E�L�(M����E�I�\$ L�}�I�߈E�I�D$ H�X�I9�u�T@H�ChH�X�I9�tCL��L��H��S8H��t�I�Ux�E�I�UH�H����I��I�D$ H�X�I9�u���AoFP�AoN@�AoUP�Ao]@f��f��AM@AEPI�F`IE`A�FhAEhI��M��H�E��E�A������E�M�$$L9e������H��h���M��M���0���fA��AƇ�����=�Ft����� ��I��H����H���!��L��I��$(I��(�s��L�������L�}��L��H�U��k���H��H���uH�E�I�|$H�U�H�@HH�=�FtH���L�����I�t$H�^�H9���H�U�L�e�I��H�ːL���H�������H��H�U�L�e�H�����uM��tA���M���M��u�@H�=@FttrH���H�7L�~�H9���H�]�L��I��H�U���H�CXH�X�I9����H���S�����t�H�]�H�U�L��I���A���oH��H�=�EttxH���H�7L�~�H9���H�]�L��I��H�U��H�CXH�X�I9���{H���+�����t�H�]�H�U�L��A��uH��t���H���H��u�H���H��H�U�M�|$ H�M����I�t$ H�M�H�U�I9�H�^�tuH�U�L�e�I��DH���������Idž�H����������Idž�H���:�����tvIdž�H�ChH�X�I9�u�L��H�U�L�e�f�}�L�)qH�
tH�E�H�HH�u�H��H�M���L�m��������H���H��u����fDIDŽ$�H�ChH�X�I9�t�H���������/���H�����������IDŽ$�H���#���������IDŽ$������L��������P���I�D$XL�`�H9���*���H�U�L�e�H����M���GA��H�����	�@���7���f�H�@HI�$AD$L�`8H�E�L�`@���L�����H�M�H�A�u���H�]�H�U�L����H������H�����	�@���<���H�]�H�U�L����H��������	�@�����H�=
Ct����H�=Ct����L���i�������I��H���h���H�����L��I��$(I��(��	��L��A���u�E���=����L���b������������H���@�����H���E��E��7�����H���@���Q�����@��������U�f���Uf�H��H��dH�%(H�E�1�GH��H�E�dH+%(u���U���UH��H��dH�%(H�E�H�F@��uH�GPH��H�GHH��H�E�dH+%(u���,U�ff.����UH��I��H��H��dH�%(H�U�1���@tH��t��u/H�M�dH+%(uL
j@tH��hH������W����
T@t��u�G( u�H��H����������T�ff.�@��UH��H����?tdH�%(H�E�1�H��t��u-H�E�dH+%(uJ
�?tH��hE1�1���������?t��u�G( u�H��H����������S����UH��H��dH�%(H�E�1�H�E�dH+%(u�M?tE1�1���D���S�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(uH����>tE1�������^S�ff.���UH��H��dH�%(H�E�H�����u
H�x耿
uH�U�dH+%(u"��DH���\����H�x�t�����R����UH��SH�_�H��dH�%(H�E�1����u7��t2���u��u$H��H��u"�H���H��tH�{�;�H��t�H��H�E�dH+%(u	H��H�]����VR�fD��UH��SH��H��dH�%(H�E�1��l�H��u'H���H�PH��HE�H�U�dH+%(u7H�]��À��u�H�x耿
t�H���>����H�x�t����Q�f.���UH��SH��(���E�dH�%(H�E�1�����H�� H�G�H��u��3�H��H�@�H��to��u�H����=�<tH���HD��H�����=�<tuWH�@@H��xZf��H*��Y�(H��xjf���H*��^��Z�/E���H�E�dH+%(ud��H�]��Ð1���@H�@pH�H��y�H����f�H��H	��H*��X��YS(H��y�H�Ѓ�f��H��H	��H*��X��f���P���UH��ATI��SH��dH�%(H�E�1��=�;tt.H�E�dH+%(��H�WhH���[A\]���DHLJ�H���D��H�GX�G�HLJp���H�G�H��)���@1����H�I�\$0H��u:H�E�dH+%(uKH��[A\]�����H���a�H��H��t�I�D$hH��tH;Cxu�H�s�L��������qO���UH��ATI��SH��dH�%(H�E�1��=�:tt&H�E�dH+%(��H�WpH��1�[A\]���HLJ�H���D��H�GX�G�HLJp���H�G�H��)���@1����H�I�\$0H��uAH�E�dH+%(uIH��[A\]�H�ShH��tH;B t!���H���R�H��H��t�I�D$pH��u�H�s�1�L��������kN�ff.���UH��ATI��SH��dH�%(H�E�1��=�9tt6H�E�dH+%(��H���H���[A\]���f.�HLJ�H���D��H�GX�G�HLJp���H�G�H��)���@1����H�I�\$0H��uJH�E�dH+%(uWH��[A\]�H��-�R�H��t7H�s�L�����H���)��H��H��t�I��$�H��t�H�{pH��u�������=M�ff.�f���UH��ATI��SH��dH�%(H�E�1��=�8tt6H�E�dH+%(��H��H��D�[A\]����f.�HLJ�H���D��H�GX�G�HLJp���H�G�H��)���@1����H�I�\$0H��u:H�E�dH+%(uGH��[A\]�;��t#���@H���	��H��H��t�A��$D��y�H�s�L���D�����L�ff.�f���U��H��H��dH�%(H�E�1��G0�D�0H�E�dH+%(u����K�@��UH��H��dH�%(H�E�1����H�E�dH+%(u���K����UH��H��dH�%(H�E�1����@��u���H�E�dH+%(u���LK�ff.����UH��H��dH�%(H�E�1���H�E�dH+%(u���	K�f���UH��H��AWI��AVAUATSH��dH�%(H�U�1Ҁ=m6t�aH��H�R$����H�G L�pM����I��H�@$��� M�o8M�����M���I��$HH�PH��H�Z�H9�u2�L��L��H��S8H��uGI��$HH�ShH��H�Z�H9�t~H���Fy����t�L��H���wy����u���H��8�U����I�EIHEI��M���k���L�����I��H���1���H�E�dH+%(��H��[A\A]A^A_]�DI�F8I�N0I�U0L��fHn�I�V8fHn�fl�AE0H��B��I��H�������I�G L�(����H�U�dH+%(uH�@H��H�v8[A\A]A^A_]�n����9I�f���UH��AWAVAUATSH��8H�}�dH�%(H�E�1��=�4t�qH��H�P$����H�v L�vM��u ���L�����I��H����I�F0H�E�I;F0u�H�M�H��H�@$����H�A8H�E�I��M�/�E�M����DM���I��$HH�PH��H�Z�H9�u6�+L��L��H��S8H��uGI��$HH�ShH��H�Z�H9���H���:w����t�L��H���kw����u���H��8����@M�?x#I�GI���E�H��tI���b���f.�I�GI��H��u�L���v���H��H���f�Ҁ=.3tP@PPP`H�E�H�����f�ۀ}�L�+[I�tH�E�H�XH�u�H���������H�C@H�M�I��H�AHH��ƃ�I�E8I�u0H�M�L��fHn�fHn�I�M8fl�AF0H����I��H���2���1�H�U�dH+%(uH��8[A\A]A^A_]�H�A H�E�I���1���H�M�H�C@H�APH���\���������H�CpPP ����H�E�dH+%(uH�N@H��8H�W81�[A\A]A^A_]�.����YF�f���UH��H��dH�%(H�E�H��H�@$��tYH��8H�H��t1@H�G0H�W0fHn�H�G8fl�H�BH�G0���H��H��u�H�E�dH+%(u�1���H� ���E�D��UH��AWAVAUATM��SH��H��(dH�%(H�E�H������H�xuH�xH��tH�;u%H�E�dH+%(��H��([A\A]A^A_]��G�t�H�׉M�蜸��I��H��t�H�A��A��xfD��M��M�H��H�P�M�|�����1�f�A���L��A�������'1��A���I�w@I������I$A���u�H�E1�1�H��t3�H��H�PM�t�I�~@�J���L���B���A�D$I��H;r�H�E�dH+%(��H��(L��[A\A]A^A_]�,A�@A���L��1�A��I�������v0��A������I$A���u��U���f.���uDM�|��A���L��L��A��M�g@I�������0��A���u��	���fDM�d�A��$�L��1�A��I��������/��A���u������C�ff.�f���UH��AWAVAUATSH��L�?dH�%(H�E�1�L9���I��I��L�5
�1ۄ�u%��E��0E��u~M�?M9���A��(��uA��0��t�L�����L��L��H��1���A�E��(H�H�E��t�H�
j�H���L��1���A�E��0H�H�E��t�H�
V�H�j�L��1���A�M�?H�H�M9��`����H�E�dH+%(��H��H��[A\A]A^A_]�H�
��H��L��1���+A�M�?H�H�M9�t�L������L��L��H��1��A�E��(H�H�E��u E��0E��u�M�?M9�u��g����H�
f�H���L��1���@�H�H��@1��1����A�ff.����UH��H��dH�%(H�E�H����=-tHD��H�U�dH+%(u���KA�ff.���UH��AWL������AVAUATI��SH��H��H��H���D�����(���L���dH�%(H�E�H�GpH��0���H�GhH��8�����DL����,���蹜��f�=V,t)�����)�����)�����)�����fo
$H��@���)�`���fo$�n���tD���L����=�+tt
L9�p����g�=�+ttNH��@���H�5�#��D�H��t6��(����9H��_���L��L�������CeH��H��`����4���(�����H��_���L��L�������
eH��H�#���x���L�
�0AVL��PL��H���H�[H���AWLM�1���@���D��_���L���<aL�KxH�� A��M��t)Hc�L��1�H�����H)�L�H�L���Y�A�H��8���H��tJH��H�Q!�@8���	D�AH�
`0����H��H���Ic�H���1�H)�L��`A�H��0���H��t(H��H���Ic�H��1�H���H)�L��|`Aŋ�,�����x!H��H���Ic�H���1�H)�L��Q`A�H�E�dH+%(��H�e�D��[A\A]A^A_]�f�H������L������H���1��@L���_H��_���L���mcH��H����[���fDH�
[/���H��H���Ic�H��1�H)�L��_A������x��������H�������L��H��@����Ȟ��H������H��@���H��tE�=F)tH������uf�$L;��u'��(L�H�I�H��tH9�u�f.�H��@����
���@L9��u狈,L� H�I�H��t�H9�u����H��8���D��@���警��D��@���H����fDH��8���茦��H������@H������L������H�	�1��@L���|^H��_���L����aH��H��`��������<�f���UH��SH��H�5��H��H��dH�%(H�E�1��BK��u��'t1�H�U�dH+%(uEH�]���H�5VH���K��u	��'t�͋5"�tH�ٿ1�H�\�����������<�ff.����UH��SH��H�5D�H��dH�%(H�E�1��J��t!1�H�U�dH+%(ujH�]���f.�H�5��H���qJ��tH�5�H���^J��u�'t밐�'t릋5e�tH�ٿ1�H����K������Q;���UH��ATI��SH��H��H��H��dH�%(H�E�1�HLJXH��H)���h���H�H�[ H����oC��H��PǃD����L��HH��PH��XH�E�dH+%(uH��1�[A\]��:�f.���UH������H�5����H��SH��dH�%(H�E�1������Å�uH�E�dH+%(u.��H�]����H�
��t�(�H�=���;Q����$:�@��UfHn�fl�H��H��dH�%(H�E�1�H�GfHn�fl�GH�E�dH+%(u����9�f�UH��AWAVAUATSH��H�$H��1ۉ�$�I��I��dH�%(H�E�1�H��0�H��H��(��B��ugL��I�@�I��@�I��H����L����@�H��t#��u�x.H�XuU�{uOL��1��@�H��u�L��� @��x
L���d<��H�E�dH+%(�:H�ĸ��[A\A]A^A_]��x.u�{.u�{t�fDM��t7I�uH����M�}��I�7I��H����H������t�L����I��L��1�H�
�L���!ZH��(�L����A��xn��H�%�=@u:��$���������$�L��L���p��X�����������[6������@L���H6������L���������>������5��tL���1�H�
�����L����>�����7������UH��SH��H�$H��@H�
�|�L�%	fHn��dH�%(H�E�H���VH����I���H��HDž��fHn�H�Q H����fl�1�)����Q�H����1�H���F���H�U�dH+%(uH�]����6�ff.����UH��ATSH��H�5�L�e�fHn�H��H�� dH�%(H�E�1�H��H�E�fHn�fl�)E��DI�4$I��H��tH������t�H�U�dH+%(u	H�� [A\]��b6�f���UH��H��dH�%(H�E�1��n�sH�E�dH+%(u���(6����UH��H��dH�%(H�E�1��.�sH�E�dH+%(u����5����UH�=M�H��SH�]�H��H��dH�%(H�E�1��
��u	�E��sH��H�=J��
��u	�E��s��sH�U�dH+%(uH�]����h5����UH��SH�����tdH�%(H�E�1���t!�j�tH�E�dH+%(u6��H�]���H�u�H�=���
��xҋE��3�t���È'�t���4����UH��H��dH�%(H�E�1��=�~su�O*�=��tu�O*�G�H�E�dH+%(u���4�ff.���UH��AWAVAUATSH��dH�%(H�E�1��?/��L��0���A��I��L��L���I����H���;/t���/H���3:�I��H��tuA�$L��L��I�\$�FI��u"A�|$/A�$/u�DH���;/t��DD��L���3��t�A�$/�����H�U�dH+%(u6H�Ĩ[A\A]A^A_]�L��L����H��u1���D��L����2�����m3�ff.�f���UH�
%�fHn�H��AWAVL�5f�AUfIn�I��ATSH��hdH�%(H�E�1�H���H�E�fHn�H���fHn�fl�fl�)U�)E��l:�H����1�1�I���g�H��x���H����L���O:�H��tVfoM�H�XL�}�L��H�E�)M��@I�7I��H��t�H������t�H��x���H���a�L���9�H��u�L���\9�H��x���H�XH��u�Vf.�H�����H��H��t<H�sL���t�����t�H�U�1�L���B���H�U�dH+%(u2H��h[A\A]A^A_]�H��x��������1F�L�����8����1�ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u
�1Ҿ�������1�@��UH��H��dH�%(H�E�1��~.��H�U�dH+%(u���H1����UH��AWI��AVI��AUATSH��dH�%(H�E�1��8�H����1�1�I����I��H����M��twL���s8�H��H��t)H��L��A�ׄ�t�H�sL����L���J8�H��H��u�L���7�H�E�dH+%(uHH��L��[A\A]A^A_]�f�H�pL���d�L���7�H��u��D�D����N0�E1��f���UH��H��dH�%(H�E��H��t@H��H��u�H�U�dH+%(u���/����UH�=��H��H��dH�%(H�E�1�H�u��
�¸�����u�E�H�U�dH+%(u���/���UH��S���H��dH�%(H�E�1����t$�H�U�dH+%(uCH�]���f.��&����u�H�u�H�=���
�¸�����u�E�9�����/����UH��AWAVI��AUI���ATI��SH���H��H��dH�%(H�E�1���)����E1��H��@����(�Å��qM��t	M����M��tYE��uTL�����1�H��0���H��,���L��8���L��H�5M���@�����,�����0���������8���A�$H�E�dH+%(��H�ĸ��[A\A]A^A_]��H�����L��L���)�C�D5��W���HDž0���HDž8���M����H��H�5���rC�H��H����H��8���H��0���H���
�=�H��I���1�M����H��8���� H����?�H����H�xH��(���1�H��$���L��,���H�5+��?�Ã�u<��$�����(���H��8���������,���A�$��)�A��G����H��8����5��tH�d�1������H��8����)��A���	���f��A�8�t9�5��t�H���H��1����H��8����\)�������5n�tH�ٿH����V��H��8����*)�����5C�tL��1�H����)����������*,��u@�8��8�5�t�H���H��1������9���ff.�f���UH��ATI��SH�� dH�%(H�E�1�H�H�=��H�u�H�u�H�E��<�H��twH�Ë@��u-E1�H�����H�E�dH+%(u`H�� D��[A\]���C�KH��H�H�������H�G��L��H�H1��;��y�A����{?�D� A����+�ff.���UHc�H��H��SH��H�=��H��dH�%(H�E�1���*��~#H��H�E�dH+%(uH��H�]���D�perf�C���*����UH��AUATSH��H��dH�%(H�E�1��toL�/L�%y�M��tH�5��L���)9����L���Y6�57�t�H�S�H��1�����{u?H�E�dH+%(u}H��[A\A]]�DL�%
��H�5/L���}0��H�E�dH+%(u>�5��tH��H���1�[1�A\A]]���f��L��L���00��J����)�fD��UH��AUATSH��H�$H��HH���dH�%(H�E�1�L������H��L�� L����HDž����J��L��L���)��~VH�Ƅ��f����/tBH�5��L���-�H��u.H����I��L��H�z��8��xH�����1�H�U�dH+%(uH��H[A\A]]��(�@��UH��AWAVI��AUI��H��ATM��SH��(H�}�M�}L��dH�%(H�E�1�M��u)�H��?wH�Y?1�H��H��H)�H9�r�H��H�xgH9�s�I9�tVL��H����7�H�E�H��tIM��ulM��t)L��H�E�I��HǐL��L��I���"�H��L�L9�u�H�E�H�M�H�I�]1����H�U�dH+%(u:H��([A\A]A^A_]�DH��L��H�E�I��H�0�!�M��t�I9��u�����}'�f.�UH��ATSH��H�$H��L����dH�%(H�E�1�VL����A��H�Ӿ�L���A�H��L���
H�U�dH+%(u	H�e�[A\]��&�fDUH��ATSH�U�H��H�u�H�� dH�%(H�E�1��
����H�U�A��H�E��H�}�H�E��D�4�VԀ�vTH��H��H�E�u�H�H��H�5;41���8��~?�H�}��3#�H�E�dH+%(u4H�� D��[A\]��H�M�H����A������A�������&�ff.�UH��ATSH��H�$H��dH�%(H�E�1��8�t�*�t��	H����H��I��L����1�L�
���L���@�=���H�5��tL�������u=I�ٹ�L��L������?�=�UH�5��tL���V�����tf��
��t�5(�t1�1�H�������H�E�dH+%(u2H��[A\]�f��5��t�1�1�H�b��������$�ff.���UH��H���NdH�%(H�E��G9�u
�G�N9�t)�H�U�dH+%(u0�ËG�N9�u�G�N9�uًG�N9�uϋG�N9�uŋ+��]$�ff.�f�UH��SH��H�$H��dH�%(H�E�1��r�t���	H��tHH����I���1�L�����H���^>�=�OH�50�tH�������t @�
�t�5��t1�1�H������H�E�dH+%(u*H�]�����5��t�1�1�H����m�����v#�fD��U��H��H��H���vdH�%(H�E�1�f�t=�ɍA?I�1��9�|H�E�dH+%(u@ɉ�Ð�H�H��H#T�
����@�ɍAI�1��9�}úH���#T������"���UH��AVAUI��ATSH���dH�%(H�E�1�f����f����f���;D�wD����
I��H���8E��tA��H�x��H���W#�A�M��f����Q�1���v-��M�D$H��I�|EI9���I�<�M�E1�I9���A�TEf���tA�T�H��9���A�TEf���u�A�D�����H��9�r����W�G)��W�\���
I��H��tu��~��H�x��H���"�1�A�}tA�D$�����A�EA�Uf9�r:�J)�@�0A�D���9�u�� ��5N�tH�s�1�1��:���E1�H�E�dH+%(�yH��L��[A\A]A^]�@�_���0E1�E1��@K�|�
���I��A�D9�~fA�}u�C�|���D���
I��H��t�E��~D��H�x��H���!�E�]1�E1�E1�A�E��A���f.�I��D�D9��9���fA���K�t�
H��t�H���pH�� �0� f��uH���Ȅ�u��H����u��H����u��H����H����A��IcЍA��A�L��H��?�l���L��H��H��H!��Z�����uVH�� A�0� f��uH��D����u��H���u��H���u��H���t&H�����A�D�A���f�A�1��fD�AH���a���@C�T�H������H�ֹ1�������������fv�f��1�H���AoLfo�fo�fo�fi�fu�fa�fe�fo�fa�fi�fo�fo�f��f��f��f��A\DADDH��H9�u��ȃ���������)r���vy�~I�xf���A~L}fo�I�4�fu�fo�fa�fa�fp�Nfe�fo�fa�fa�fp�Nfo�fo�f��f��f��f��f�f�F�փ��������Ǿ����A�T}f���D�A�T��P9�����A�|Uf���D���A�|�9������A�TEf���D�A�T�����1����H�E�dH+%(uH��1�[A\A]A^]�
1������fD��UH��ATS��H��dH�%(H�E�1���
I��H��t��~��H�x��H���[�H�E�dH+%(uH��L��[A\]��K�ff.���UHc�H��SH��H��H��H��dH�%(H�E�1��q.�H��t2�X��~%�K�H�Pfv�H��H�L(�H�� B�H9�u��H�U�dH+%(uH�]�������UH�5�H��H��dH�%(H�E�1�H�U��%�����u�E�H�U�dH+%(u���x����UH��SH����H�U�H�5��H��dH�%(H�E�1�����u�E�H������CH�C����H�C�����C����H�E�dH+%(u	H��H�]�����f.���UH��AWAVI��AUI��ATSH��XH�U��M�dH�%(H�E�1��
Hc�I��H��H���-�H����D�`H��E��~*A�T$�H�@fv�H��H�T(@H�� @�H9�u�H�1�L��E1��
L��A��H�E�H�E��1
D9����H�}�D��H�U�A�֋{Hc���~xHc��M�D�E�H��H��D�M�H��H��H�� H9�tO;Hu�D;@u�D;Hu�D�PD9U�u�D�XD9]�u�D�XD9]�u�D�X D9]�u�D�X$D9]�u��)f.�foM�foU�H����H�NV�{A��L��D���
L��A���W
D9��.���D�cL���B
A9�u
H���!�HcsH��H��H���|�H��tڀ}�uH�U�dH+%(u2H��X[A\A]A^A_]�HcpH�xH�
$���� H�E��%�H�E�����1�����UH�54�H��H��dH�%(H�E�1�H�U��5��u�E�H�U�dH+%(u�������UH��AVAUL�u�A��H�5�ATL��I��D��SH��dH�%(H�E�1����Å�u�]�1�L��D��H�5��D����u�Eԃ�������A�D$fv�D�I�$����AD$A�\$H�E�dH+%(uH��L��[A\A]A^]����ff.�f���UH�5+�H��H��dH�%(H�E�1�H�U��%��u�E�H�U�dH+%(u���x����UH��AWAVL�}�A��H�5�AUL��ATI��D��SH��dH�%(H�E�1���A�Ņ�uD�m�L��H�5��D����Å�u�]�1�L�����D��H�5T�D����u�Eĺ�������A�D$A�D$����D�DD�H�U�A�\$I�$I�T$E�l$H�E�dH+%(uH��L��[A\A]A^A_]���ff.����UH��AWAVL�}�A��AUATI��D��S��H�5пH��HH�U�L��dH�%(H�E�1����A�Ņ�uD�m�H�U�D��L�����D�M��E�D�U��M�D!�foM�D�E�D!��~E�!�f~�D!�fp��f~�f~�!�!�!�t]���t7E�l$A�\$A$fA�D$H�E�dH+%(uLH��HL��[A\A]A^A_]É���D!�D!�D!�!�!�D!�u�fDA����������fv��~����b�f���UH��SH��H��dH�%(H�E�H���tH��tGHc���������CH�C����H�C����H�C����H�E�dH+%(u/H��H�]�����5޴tH�b��������������ff.�f���Ufv�H��H��dH�%(H�U�1�fo&�GH�U�dH+%(u�H����y�f���UH��H��dH�%(H�E����t��tH�U�dH+%(u��@���}�t���&�fD��UH��H��dH�%(H�E�1��W�t��t�M�tH�U�dH+%(u
��@��������@��UH��H��dH�%(H�E�1���t��t���tH�U�dH+%(u
��@�{�����@��UH��H��dH�%(H�E�H���tH��tHc���H�U�dH+%(u$��@�5.�tH���������������ff.�f���UH��AWAVAUATSH��H�$H��H�$H��8dH�%(H�E�1����z�Hc=�t�H���f#�H���tH������~��H�Ǿ�H�����`�	I��H���fL����1���L���L����-�=��|L�����I��H��� H�����L�=��H�����L�5޻@L����H�����xu�H�XH�����1�L��H���I%��~�H��H�����1�M��S���L�[�H������"-�ZH�����=�Y����H��H���u���DH����H��tB�x
u�H�xH�����1�L���$��~ԋ����H���tH�ߋ���������H��u�H���1�L����H������L����1�H�U�dH+%(uxH�e�[A\A]A^A_]���5ްt�1�1�H�R��������5��t�1�1�H�2��������똋5��tH�
�(1�1�H�.�������f.���UH��AWA�AVE1�AUA�����ATI��S1�H��8H�U�dH�%(H�E�1�H�u��qfDA�������L��A����
E��H�M�H�u�H�IL�
{�LE�H��L)��PJ�<1L���1�H������N+�Y^H�I����L���
9��-L���
9��u�����L���I
A�����A����@D��L���+
�s�A9���L���
D��L��E��	
�U�E��H�u�H�
��L�
�LD�H�M�RL)�PL���J�<1�1�A��E1�H������*�H�I�XZ�>���fD�E���D��L��D)�E��
�U�)�9U������s�A9��_���D��L���s
E��H�
6�L�
�LD�H�u�H�M�H��PL���L)�J�<1�e����H�M��5z�t1�H�M���c�H�E�dH+%(uH�e�L��[A\A]A^A_]��M�ff.�f���U�H��ATSL����H��L��H��dH�%(H�E�1����1�L��H�(�H����
�H�U�dH+%(uH��H�[A\]����ff.�f���UH��AWI��AVI��AUATSH��(H�u�H�U�dH�%(H�E�1��y

L���p��$

M���,���x��A�I�E1���Hc��$i
I��H��u8��D��L����	
���P��IЃ�D��A����Hc�ADL���	
D9�lj�H�M��������)�)�y �f.���t<�A,H����x8���H�A�D�ƒ�����Ep0�PW<	��Gˆ��t�H����y�H�E�H��H)��L���R
�H�E�H�u��D0�H�E�dH+%(u*H��(H��[A\A]A^A_]�@H�E��1���D1���7
����UH��H��dH�%(H�E�H�P�tH��tH�U�dH+%(u��f.���
H�$�t�����ff.�f���UH��H���dH�%(H�E�1�9tH�U�dH+%(uC��fD�V9Wu�V9WuًV9WuыV9WuɋN9Ou��N9Ou��F9G����X����UH��H��dH�%(H�E�1��?�tH�U�dH+%(u6�����u��u܃�uփ�uЃ�uʃ�uă�������fD��Ufv�H��H��dH�%(H�U�1�GH�U�dH+%(u�H�������UH��AUI��ATSH��dH�%(H�E�1��X�������9�L�A�ă�Hc�A��H��?H��H��H����I�EH��tLH��Ic�1��_�H�޿���I�EH��t!A�E1�H�U�dH+%(uH��[A\A]]�L����e
������
�fD��UH��AUATLc�SH��H��dH�%(H�E�1�������9�L��A���t��D9�#H�E�dH+%(uKH��[A\A]]�f�D��H�SI���CI��A�Hc�1�I��N	,"I����LcM!,$��4
�@��UH��SH��dH�%(H�E�1�H��t7H�����{uAH�{��d
H�E�dH+%(uHH��H�]����d
@H�E�dH+%(u(H�]������H�9�L�1���Hc�����	�f.�f�UH��SH��H�$H��dH�%(H�E�1�H��P����1���x��T�x86_t)��T�s390te1�H�U�dH+%(uaH�]���fDf��X�64u����	H����E1�H�G�H���H��1��*1�H������������X�xt�1�����fDUH��AWAVAUATSH��H�$H��H������I��dH�%(H�E�1�HDž��HDž���D�	A�ؾH�߲H��H����H��H����H��1���)1�H���G����nH����H�5m���H��H����H����H����H���
��H��I���Y�M����L�����
L����
�H��t
�L����I�FA�H��������I��E1���A��I��D9���I�4$L���K��u�D9��n1�I�~���2�	L�����D����H��H���1�L����(H�5#lL�����I��H����H����H����H���
��L��I���d
�M��~sL�����
L����H��t
�L����I�FA�^H��������I��E1��DA��I��D9��7I�uL���[��u�D9��1��M�	L����D�����H��H�J�1�L���(1�L���V�����H����H�5$k���H����H��H����H����H�����
��H��~nL�����
L����H��t
�L����I�F A�^H��������I��E1���A��I��D9�tkI�uL���g��u�D9�tV1�H�������H�����D�H�E�dH+%(�UH��H��[A\A]A^A_]�D���������fDH�����؃�H��H����L� A�^HDž���|���f.�H�����؃�H��H����L�(A�HDž��HDž���Z������	D�����H����H��H�V�1��G&�d���f��a�	D�����H����H��H���1��&�%���f�H�����؃�H��H����L� A�^HDž��HDž�������4��������������UH��ATSH��dH�%(H�E�1�H�����H����tE1�DH�CJ�<�I���^
D;#r�S��t"E1��H�CJ�<�I���^
D;cr�C��t!E1��H�C J�<�I���Z^
D;cr�H�E�dH+%(u*H��H��[A\]��f�H�E�dH+%(u	H��[A\]��#���UH��AUATSH��dH�%(H�E�1��G��t`H�_ L�,��"��-L����H��uH��L9�tL�#�,L�����H��tиH�U�dH+%(uH��[A\A]]�1�������UH��AWAVAUATSH��(H�}�dH�%(H�E�1�H����H��H���^�	I�ŋC����H�E�H�E�H�M�H�@ H�<��3�	1�H��H����	H��A����	��~uD��L��E1���	A��A��H��D���	H��A����	A9�}ED��L����	D8�t�H����	L���|�	1�H�U�dH+%(uAH��([A\A]A^A_]�DH���O�	H�U�H�E�H�E�;B�<���L���1�	���f�fD��UH��AWAVAUATSH��dH�%(H�E�1�������`�A���$�	H���XI��E���ÿH�pI��I��H��(��I��H���DH�@(I�D$L��uxI�D$ E��t~A�����1�fD��L���	��t��L����A�Ņ�xQ��A9�u�L���X�	E��uDH�E�dH+%(��H��L��[A\A]A^A_]��I�D$L��{���L����	A�$��t 1�fDI�D$H�<�H���![
A;$r�A�T$��t 1�DI�D$H�<�H���Z
A;\$r�A�D$��t1�@I�D$ H�<�H����Z
A;\$r�L����E1��3����5��tH��I�1������L���c�	����ff.�f���UH��H��dH�%(H�E�H�ЧtH��tH�U�dH+%(u6��f.����H���tH��uԋ5-�tH��1�����
��!����UH��AWAVAUATSH��H�$H��H�$H��dH�%(H�E�1�H�����HDžx��HDž�����	�H��H���H��1��V H�5�cH���G�H����H�����H���
I��H��x����H����H��x���
H���s�H��t
�H��x��H���F�	H��P��H���TH����	�lj�L��H��H��H����X
I��H���������L�`H����Džd��H��X��M��L��0��L��@��L��8��f���d��H��P���T�	HDž���HDž�����A�F��`���]�	A�ؾH��X��H��H�֨1�H���H��H�5Ob��H��H����H�����L�����H��h��L�����DH�ٺ
L��L���5
�H����L������:L����H��t�H��h��1�L��H�����H�5���4���H�MemTotalH9������H�MemFree:H9������I�~�j���I�~�_���H������P�	H��X���D��`��H��H��1�H���H��H�5>a���H��H���sH���
L��L���E�H��~`L������
L���,�H���#�H�����I�H��I�� �Z���d����d��9�L������L��@��L��8���T�H�����L��0��L��@��L��8���o��H�����A�E1ۅ�tL���I�� �qV
A;]r�L���@��E1�H��x���1��L�����H��P����	H�E�dH+%(��H�Ĩ L��[A\A]A^A_]�Df�����:�^���H�����I�F�N���f�������V���H�����I�F�F���M�&���HDžP��E1��X���L��0��L��@��L��8��������E1��Q���ff.���UH��AUI��ATSH��dH�%(H�E�1����tL�g1ېL���I�� �DU
A;]r�H�E�dH+%(uH��L��[A\A]]���%��D��UH��AWAVAUATSH��8dH�%(H�E�1��GC�����WHc���H��H���T
H�E�H���8L�p�E1�1�M���@H�;H�E�H�E����I�EH����H�56IH������I��H����H�u�H�}�H���
�	�H��~hH�}��
�p��H��t�L��A��I����H�E�I�E�H���X<��H��H���d���H�E�dH+%(�H�E�H��8[A\A]A^A_]�L���^��H�E�Mc�I��J�|8��S
H�}���H�E�1ۋ��t$@L�����S
I�~I���S
H�E�;r�H�}��g��H�E��n�����D��UH��AUI��ATE1�SH�_H��dH�%(H�E�1����tH��A���7S
H�{H���*S
E;er�H�E�dH+%(uH��L��[A\A]]�������f.��UH��AUATSH��H�$H��H�$H��(H���dH�%(H�E�1�L����H��L���P�	��uzL�����I��L��H�.�L���91�L��1��}�Ã��t&H�E�dH+%(u>H��( ��[A\A]]��H�=�gtL��1�H�n��3��뻐�������$��@UH��AWAVAUATSH��H�$H��xdH�%(H�E�1�I��H�������H���H��L�H��p��i�	���sH����1ɺH��H�5v��l�I�������DL�%	�s��I9�ukI�$�@L�k�,L����H��H��u�H��p�I9���H��s�@H�E�dH+%(����l�H��x[A\A]A^A_]�@H��L)�L�����H��x�H��H����L�����L���[���uM�<$M9�t8fDK�t7�>/u�~H��E1�1�1�L�����u3A�GM�?M9�u�L���n��H��x��R��H�������5���@M�?M9�u���fDH���K���H��x����Džl���������8�����UH��AUATSH��dH�%(H�E�1���t#1�H�U�dH+%(ueH��[A\A]]��H����H�xI���4�I��H��t<�@H�xI�UH������H�9�sH�
*�sL�%+�sI�$I�D$L� ������ff.���UH��AVAUATSH��H�$H��H�$H��@H�+�dH�%(H�E�1�L����I��L�����	����M�F L�����L���H����L��1��E1�L����H�����H�����Dž�������x.H�����I�FH�E�dH+%(u+H��@ ��[A\A]A^]�f�H������������������@��UH��SH��H�$H���dH�%(H�E�1�H����H��H�����	��t�����H�U�dH+%(u+H�]���H��`�H���A	��x�1�H��`�prgc�������fD��UH��AUA��ATI���0SH��dH�%(H�E�1��M
H��ts�@,L��H�����H�C H��tIE��u+�C(����H�E�dH+%(uAH��H��[A\A]]��L���h����C(���u�H�{ �JM
H������1���?��ff.�@��UH��AVI��AUI��ATSH��H�dH�%(H�E�1�H9�t%L��PM��tI�|$ L�����tsH�I9�uۿ0�L
I��H�����@,L�����I�D$ H��trL�����A�D$(���tVf.�H�E�dH+%(uTH��L��[A\A]A^]ÐA�T$,�f����A�L$,9�tɍB��J���v��I�|$ �-L
L�����E1���(�����UH��SH��dH�%(H�E�1�H��t(�W,H�����J�9�r����K,9�t�ƒ��u�H�E�dH+%(u=H�]���f���u�{(��x���H�{ �K
H�E�dH+%(u
H��H�]���[�����fD��UH��H��dH�%(H�E�1�H��t �W,�����O,9�t
�B��J���v�H�E�dH+%(u�H����'�����UH��H��H�dH�%(H�E�1�H9�u
�LH�	H9�tAH��Pu�H��t#�V,�@���D�F,9�t�B�D�B���v�H��PH�	H9�u�H�E�dH+%(u�����f���UH��AWAVAUATSH��H��(dH�%(H�E�H�GH��L� �<��H�H�E�M;$$�h�,H���[��I��H���H��H9���H)�H�����I��H���eM�<$M9�t+I��PH��tH�{ L�������M�?M9�uؿ0�I
H��H����@,L�����H�C H����L������C(�����I�$I9�����t�H��DH���I9���9�u�H��PA��L�����D�=��tM����I�^���f����t���H�E�H9�twH�������S,�����K,9��_����B��J���v�I�$I9��R�����S,��J�9�r����K,9�tQ�ƒ��u�L���w���������tD�xD�=��tA��tO1�H�U�dH+%(��H��([A\A]A^A_]Å�u��{(��x�e��H�{ �?H
H�����L������I�4$I9�t�H��PH�6I9�t�H��P�Q,�B��z���w����y,9�t؉���H�{ ��G
H������9�������H�
<]t�"�H�=������������UH��AWAVAUATSH����G����OH��`���H��P���H��h���dH�%(H�E�1��������H�E�H�����I��H����H����H��`���H�}�H���z��H��h����CH����og �o�oW)E�)U�)�p���)e��H�E�H��X���H��P���H�5L�H�����H���7H��H�I�s����pL�%5�sI9�t)H�H�]�H��H���A�|$��M�$$H�E�I9�u�H��H��`���H;���ؓtE1�H�}��t��L���l��H��X����`H�=��sH9�t@H�H�GH�BH����H�;H9�u�H�E�dH+%(��H�ĨD��[A\A]A^A_]�DH��H���M�lA�}/u	A�}I���0�E
H��H���v�@,L�����H�C H���\��G����]�C(����H�E�L�8L9���L��8���E1�M��f�L����g��I��H���L��PM��t.A�P,�#f.��r�9�r���A�p,9��I�ƒ��u�S,�D����K,9�t
�B��J���v�I��PM9�$���L��L��萜��L��L���U��M�$$L9e��W���L��8����S,��J�9�r����K,9����ƒ��u��tH��h���tH��X���H��h���H��L��衡����xH��`���L�����A�F����H�]�A����������L���8�C(��������I��H�]�I�} �D
L��������f�L��L��赛��L��L���z��M�$$L9e��%���M���t���@�������A�x(��xL��p�������L��p���I�x L��p����C
H��p����q���z���H��I���q��L�u�L�<H��sf��,L�����H��H��I��ID�I9���L)�L������I��H���L�3I9�u�4@M�6I9�t(I�~L������u�L������M��toM�e�DL������H�xH��p����P��H��p���H��I�����@H�xH��L������H�J�sI�L��L�5=�sI�FL�0�y��M��u�L�%�sL�u�L��I9�����D�@H�H9�u�1����DH�H9�t ��x/u
�x�8���H�H9�u���H����/�@f�PH���sH�H���sH�PH���H�E�H��H��X����
�������P����{(��x����H�{ ��A
H������.����H�
Wt�H�=��A�����|����"H�
�Vt�H�=A�A������T���H��P���H�=�VtH�ُ1���X�������N��I��H�]��&���L��L�u�������L�u��������UH��AWI��AVL��`AUATSH��L��H��(H�U�dH�%(H�E�1���VH���H���H�E�H��u'�Wf.�L9�H�SL�cLB�I�$H��t8H��H�CI9�u�L����VH�E�dH+%(umH��(H��[A\A]A^A_]�I�Ŀ0���I��H��tSH�}��U��I�E H��t9f�I�]H�u�L��H�f�M�}L��AEI�E(M�,$�mn���|������L������1��h���@��UH��H��dH�%(H�E�H�H��u�%DH�HH��H9�HB�H�H��t	H�PH9�u�H�U�dH+%(u�����f���UH��AUL��`ATI��SH��L��H��dH�%(H�E�1��TH���H��u�%DH�SH��L9�HB�H�H��t	H�CI9�u�L����TH�E�dH+%(uH��H��[A\A]]����ff.���UH��AVAUL��`ATI��L��SI��$�H��dH�%(H�E�1���T@I��$�H��tlH���t��H��I��H���n��M��t�A�V,�f��ƒ��tɍJ�9�r‰��A�N,9�u��u�A�~(��x�u��I�~ �O>
L���$��I��$�H��u�H�E�dH+%(uH��L��[A\A]A^]�T���ff.�@��UH��AWAVAUATSH��H�$H��hH����H����H����H��dH�%(H�E�1��`�	��t*H�E�dH+%(��H��h[A\A]A^A_]�DH���h��1ɺH��H�5G�H��������x�L�=��sH���sI9�t�H����H����H����H��x��H����I�wH���������H��x�L�H�E�A�:Dž��LD�E1�L�������L�������H����H����L� M��u%�r�I�|$I�L$HC�H�I��H��t_I��I�D$H9�u�M�?I9��V���M�?I9������f.�I�I�GL��H�BH��*��L�;I9�u����I��f.��0H��p�L�������I��H��t�H�������H��p�H��I�F tUH�-�f�I�vL��M�&H����I�F(AFM�u�&j��M�?I9�������?���DH�����������L���w������f���UH��H��H�O H�WdH�%(H�E�H�H����H�GH�thH�GH�����,H�G�������W/H���������,uH����G/���������@H�����,H�Gt�G,�����fDH��^���H����H��G,��H�G���������W/H���`���H�G����������t
�G/fDH�U�dH+%(�$���,�	����G,����D1��,���G,�������fD�����G,����H��t�H�G�����/�y���끐�G,H����H�G������@�G/H����H�t��H�G�����-����2����/t<�G/��������fDH�G��u��������������f.�1����f���������fD1�����4���tЀ,t	�G/����1����f.���UH��AWAVAUATSH��XL�gdH�%(H�E�1��G(����M��t@L������L������H���L������M��L��L��L����H������H��t/�@�C(1�H�U�dH+%(ufH��X[A\A]A^A_]�fD�
L��H�������<��H������H�Ǹ����:u�M���L��L���U��H������H��u���������ff.�f���UI����I��H��H��H��dH�%(H�E�1���yv��'��wxH�H�2fr��'H�ƒ�v+H�~�L��1��2��1�H�U�dH+%(uE���M�II�ȺL��H�����1������f�H��L����	뱸������W���UH��AWAVA�AUI��ATI��SH��H��(�U�L�?dH�%(H�E�1�M��u�;@H�H�CH��H��t'I��L��L��A�T$���tXH�E1�H�CH��H��uـ}�tcL��L��A�T$ I��H��tPf�L�8@H�E��tI�D$L��L��M����d��A�D$H�E�dH+%(uH��(L��[A\A]A^A_]�E1����f��fD��UH��AWAVI��AUI��ATSH��L�'dH�%(H�E�1�M����H��A���H�H�CH��H��t*I��L��L��A�U�����H�E1�H�CH��H��u�L��L��A�U H��H��tsf�L� @H�E��uQL���d��A�E1�H�U�dH+%(uIH��[A\A]A^A_]�W H��H��t(f�H�GI�}fDI�}�f����미���M��ff.�f���UH��ATI��SH��H��dH�%(H�E�1�H;wt6H��L���e���kH�E�dH+%(u&H�C(H��L��H��[A\]��@H���k��H�C�����ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1��>������f���UH��H��dH�%(H�E�1�H�E�dH+%(uɺ����F��fD��UH��H��dH�%(H�E�1�H��t�Gf�H�E�dH+%(u�����ff.����UH��AUATSH��L�gdH�%(H�E�1�M��tGH���"f�H��L���c���kL��H��S(M��t#M��L���Xj��I��L9cu�L���Gj��H�C�H�E�dH+%(uH��[A\A]]��a����UH��AUATSH��dH�%(H�E�1�H���L�gH��M��u[H�E�dH+%(u{H��H��[A\A]]�����L���i��H�C@H��L����b���kL��H��S(M��t�M��L���i��I��L9cu��DH�E�dH+%(uH��[A\A]]����f���UH��SH��H�dH�%(H�E�1�H��t�^���u	�f���r�i��H��H��u�1�H�E�dH+%(u	H�]�H�����/��f.�D��U�H��H��dH�%(H�E�H�GH9�rH9��H�E�dH+%(uɉ������ff.����U�(H��SH��H��dH�%(H�E�1����H��tH�XH�@ H�U�dH+%(uH�]����|��ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���
���8�����UH��H��dH�%(H�E�1�H�E�dH+%(u�������ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�������ff.���UH��H��dH�%(H�E�1�H��tH�E�dH+%(u����H�E�dH+%(u�1���`����UH��H��dH�%(H�E�1�H��tH�E�dH+%(u����H�E�dH+%(u�1�������UH��AUI���0ATSH��dH�%(H�E�1��C��H����H��H�����H�����H�
����fHn�fHn�H�@���fl�H�C(CM��tWL�e��"f�H���(�����u/H�EЀ8L�ht/L��
L���G��H��H�E��<,tɄ�t�H�����1�H�E�dH+%(uH��H��[A\A]]��&��fD��UH��H��dH�%(H�E�1�H��tH�E�dH+%(u����H�E�dH+%(u������f���UH��H��dH�%(H�E�1�H�E�dH+%(u��������f.����UH��SH��H� dH�%(H�E�1�H��tKH�� �:/tH�U�dH+%(u4H�]���f.�H��H�6�u����C�������1��������UH��ATSH��L��@XdH�%(H�E�1�M��tvA�<$H��u<A�|$0uFA�|$`uPH�E�dH+%(ueH��H��@X[A\]�-
f�I�|$����A�|$0t�I�|$2����A�|$`t�I�|$b����H�E�dH+%(u	H��[A\]��S����UH��AWAVAUL��hXATI��SH��L��H���dH�%(H�E�1��CL��@XM����H��0���I�<$H�5b���H��0���H��H�����Dž8����"w����8������3��unH��PX�H�5�H��H��������I��M��tn@L�����L����BH�E�dH+%(��H���L��[A\A]A^A_]��H���H��PX�H��H������~�I��M��u�H�i�H�����I�<$H�����H�5v���H��0���Dž8����@v��H������H������(�I��H���<���A�>I�^��A�~��H�5�5H�=${�P��I��H���H��@���L�='{fDL�⾀H���P��H����H�����1�L��H��H��(���L��$���Dž$�����������u�Hc�$�����x�H�����Hߺ�g���u�L���{��H��(���L��0���I)�L����d��I��H����I�^H�����Dž�x%L��L�扅����������I9������L���w��fA��f�H��PX�H�5�H��H�������I��H������H���H������H��H�������I��H������H��H���i���������������H�=�Xr��c��H��@XI��H����E1��\���@����L�����fA�f�H���������I��H���(���H�����H�����L��1�H���L��L���������L��������y��H�
�>t��H�=�x�l���c������UH�5��H��ATA�SH��H��dH�%(H�E�1�H�������tH�5H�������uH�E�dH+%(u'H��D��[A\]�@H�5�H������A��������@��UH��AUA��ATA���SH��dH�%(H�E�1��`(
H��ts�(D��D��H���(
H��tLH�C�D��D���(
H��t*H�CH�E�dH+%(u3H��H��[A\A]]�f�H�{�!)
H�������1�����ff.�@��UH��SH��dH�%(H�E�1�H��t7H��H���(
H�{��(
H�E�dH+%(u(H��H�]���~��fDH�E�dH+%(uH�]������ff.���UH��SH��H��H�dH�%(H�E�1��(
H�E�dH+%(uH�{H�]����'
�6��fD��UH��SH��H���dH�%(H�E�1�H�{�'
H�E�dH+%(uH�{H�]���'
����f���UH��AVAUATI��SH��dH�%(H�E�1����	I��$�H����	H��A����	�A���^&
H��ty�(D��D��H���&
H��tRH�C�D��D���}&
H��t0H�C1�I��$�H�U�dH+%(u4H��[A\A]A^]�fDH�{�'
H�������1۸�����f���UH��ATSH��H��L���dH�%(H�E�1�M��tI�|$��&
I�|$�&
L�����Hǃ�H�E�dH+%(u	H��[A\]����f.�D��UH��H��dH�%(H�E�1��H�U�dH+%(u���M��ff.�f���UH��H��dH�%(H�E�H�H9��H�U�dH+%(u��������UH��H������XdH�%(H�E�1��H��x`f��H*��gf(��\�f(��^��X��\��O�Y��XG�GH9wsH�wH;w sH�w H�E�dH+%(u"��f�H��H��f�H���H	��H*��X���M��ff.�f���UH��H���GdH�%(H�E�1�H�E�dH+%(u���
��f.���Uf��H��H����L�dH�%(H�E�1�f/�vH�E�dH+%(u9�f(��f.�f(��\D��G�^��^�f.�wf(��Q�����H�E�dH+%(u���=��ff.�f���Uf��H��H��dH�%(H�E�1�f.�zuH�E�dH+%(u�f(��@�Y��f(��^����	��f���UH��AWAVLc�AUM��ATI��SH��H�dH�%(H�E�1�H9�t1L���M��tE�o(�0L���[��I�G0H��t(H�I9�u�1�H�U�dH+%(uH��[A\A]A^A_]ø�������n��ff.���UH��AWAVE1�AUI��ATSH��dH�%(H�E�1�H��tH��H��tD�pM�eM9���Mc���tN�i�fo
��H�x0f�H�@HH��u|L��������M�$$M9��w�@�!
H��H����I��$�E��t�D�p(L���0�;��H�C0H��H���Wfos�H�Cf��[HcC(1�H�@H���=���l����D�p(L���0����H�C0H��H����fo-�H�Cf��#kHcC(1�H�@H������L���	�������L�����	H���	I��$�����	�߉����H����I��$�M�$$M9�tW�@�e 
H��H��t}I��$�E���<���fo=t�H�x0f�H�@0xH���c����K����1�H�U�dH+%(��H��[A\A]A^A_]�IDŽ$�H�����I�]I9�tZ�L���M��tI�|$0��
I�|$8��
H�����
H������H������Hǃ�H�I9�u�������]������ff.���UH��AUI��ATSH��H�dH�%(H�E�1�H9�tXDL���M��tI�|$0�=
I�|$8�3
H����'
H���,���H���� ���Hǃ�H�I9�u�H�E�dH+%(uH��[A\A]]�����ff.���UH��ATI��SH��H�dH�%(H�E�1�H9�tU�H���fo
��f�H�x0H�@HH��tHc@(1�H�@H���b��H���:���H�I9�u�H�E�dH+%(u	H��[A\]��E��D��UH��ATI��SH��H�dH�%(H�E�1�H9�t2�H���H�x0H��t8Hc@(1�H�@H������H�I9�u�H�E�dH+%(uH��[A\]�DH�I9�u������f���UH��ATI��SH��H�dH�%(H�E�1�H9�t �H���H��t,���H�L9�u�H�E�dH+%(uH��[A\]��H�I9�u����9��f���UH��AWAVAUATSH��L�?dH�%(H�E�1�L9���I��DI����I�	����Hc�E1�fDE1�DL�����	H��谽	D9���I���H�@L;hs~L;p sxH�HH�I��I��H�T(H�4I���H�@L;h����I�ML;p ����H�PL�(�oI��H�L�I��@(�oNH�P(H8H�F H�B �^���fD1��@I��I9��;���M�?M9�����H�E�dH+%(uH��[A\A]A^A_]����@��UH��H��dH�%(H�E�1��?u]H�H9�tU�
`�H���@�H,�H�H�
H9�t-H����AH�Q0f/�r��\�H��H,�H�
H1:H9�u�H�E�dH+%(u���M��ff.�f���UH��AWAVI��AUI��ATSH��H���dH�%(H�E�1���m�I����P�	L��A����	H���л	E����Mc�1҅��
H��U�H��X���L��`���H��x���L��M��I��H�RH��p���E1�H��H��h����f�H�E�H�x0��I���D��L�}���	L��L����A��H�E��x(����1�L�}�M��I��I��L��H�}�H��H�t�H�������L��H�M�A���M��H�RH��HA0�@(��u+I����:�tA�?�eH�{tH�{�S�x,uH�@f��@,�H��x���I��I9���I���E��H�XL;c��H��p���H;C ��H�CH��H�I��H�D(H�I���L��H�E�I���H�E��D�	D��H��H�E��Ź	A��m�E���H�}��!�	����H�}���H�{��H�{���}������E����!�}������E������H��H�����U�HcE�H�u�H�}�H�� H	�H�1��H�u�����H�}�E1�E1�1ɺ�~�����fDA��l��A�v1�H����	A�>�����H�H��uA�~(�v���H�M�H��h���I��HA0HH�S�@(HPH�SHPH��x���I9��P���H��p���H��`���H��H9����U�����f�H��H�&et�q��A��l�Q����U�H��D��L���=���;���D1��%�����x,�����o�o(f��H�SHP���f.�H�E�I��D9p(�����M�����fD1�H�5��H�=����H�E�H=��SI������L��H��X���M��I��A�}t(1�H�U�dH+%(�;H�e�[A\A]A^A_]�@H�S0�D��XH��H����f��H*��cf(��\�f(��^��X��\��K�Y��XC�CH9CsH�CH;C sH�C �
1Zt���]���L�zL��H�ZL�"���H��I�}0I��AWH��H��eM��1���XZ����DH����k�����H��H��f�H���H	��H*��X��;���f�H��I9��������fD�5�YtH��f1�1�肓����������胺���UH��AWAVAUATSH��(H�}�dH�%(H�E�1������L�>I���fDH�E��x��M�?M9��nA���u�A��qt�I���M�7L9�u��fDM�6L9�t�L������L��I������L��H������u��A�@fA.�@z�u�I��PI9�Pu�I��HI��H�e���u�A�A�F��I�WH���`H�������j���I�FH����DI�� I�� �
����=���I���I���H�A0H����HcI(;J(���~=H�4IH�R0H��H�f.��o�oH��0f�H�J�HHH��0H9�u�AƆ������H�E�dH+%(��H��([A\A]A^A_]�fD���7���I�FH�������1�H����8��q�������@H�z0�;���AƆ��P����L����i���������I���M�7L9��-���I�����������I�F�H��u�����5�VtH�ld1�1��Ӑ�������ٷ�f���UH��AWAVAUATSH���dH�%(H�E�1������L�>L9���H��`���H�����H��H���H�E�H��0���A��n�bI���I���1�H�������	HDž���Dž,�����H�E�H��8���@I�����	9�,����H�����H�����H�@0�|-��H��H�����1�E1�E1��e����o�`���I���1�I���)}��o�p���H��@���)}��G�	f��)�P�����H��@���H��H���1҉�L�h0����o�`����o�p���H��0���H��8���)M�)U��r�����t$K�dH��I��AoEfԅP���Mu)�P���I���A�t$I��諱	��I�����	D9��f���I���1�L�� ���E1�E1��y�	���@H��@���H��H���1҉�L�`0�=����o�`����o�p���H��0���H��8���)]�)e�貨����t"H�� ���M�fo�P���A�D$-I�D$A4$I���A��I��0D����	��I����'�	A9��f�����,�����,���I�����蹰	H�����0�����@M�?L9���������H�E�dH+%(uH���[A\A]A^A_]��ʴ�f.���UH��AVAUATI��SH�� �oFH�^(dH�%(H�E�1�H�vH��([)E����H����E�t$H��I���{�	H��D��贰	�����I���IcL$H�H�RH;BsIH;J sCH�JfoM�H�H�D(H�1�H�Z
Aƅ�H�U�dH+%(uH�� [A\A]A^]�L������A�L$1�E�D$�5�RtI��H��`1�赌�����벋5�RtH�a`1�1�蘌����L�����A�L$�5�Rt1�I��H�z^1��p�����y��f���UH��`H��AUATI��SH��H��H�OD�OdH�%(H�E�1�D�GL���*��H�KL�K(L��L�C Lc�1�H�R`���H�L�H�U�dH+%(uH��[A\A]]������UH��L��]H���H��H��H�HdH�%(H�U�1�H�xH��OH��]LD�1�葱�H�U�dH+%(u�H���y��f���UH���.H��AUATH��`���SH��H��H��dH�%(H�E�1��H�H��`����9t���H��1�H�������`����H��Lc�H�.]1������h����H��Lc�H� ]1��԰�M�H�ߋ�����Lc�H�]1�M�诰�H�L�H�U�dH+%(uH�Ĉ[A\A]]�舱����UH��AVI��AUA��ATI��SH��H��dH�%(H�E�1��=c�������HO�H�C01�A�|$	uH�� H9� ����C8H�C ��	�A�|$
�C8tH�C(A�|$t
�C8��σ� �C8A�|$t
�C8��σ��C8A�F,H;��tz��t6A�~/t6H�E�dH+%(��H���H��H��[A\A]A^]��L���I�~t�H����	H��H�E�dH+%(ugH��D��H��[A\A]A^]�L����K8I�~�w���I�>�m���I�~�b������^���I�~u�A�F4���R����K9�I��������UH��AWfI~�AVAUATI��SH��H�=�XtH��L�iL�1dH�%(H�E�1��n�f��f.�z$u"H�E�dH+%(ubf�L��Z1��8@H�E�dH+%(u@L��ZH�
�Z�A�$@�Y�fIn��^�H��L��H��L��[1�A\A]A^A_]���,��ff.��UH��AWAVI��AUATSH��H��(H�u�H�?dH�%(H�E�1�H���UHc�E1�L�<@I�������������}H�ɇH�=�WtH�E��a��YE�H�;A��E����H��聧�H��H���3�E�L��D��H��A���'H�;H������`���s���H���L��HH0��E1퀿��}�t�H�H��xcf��H*��E���`��H�;�E�A���]���H�!�H�=WtH�E��3���f�H��H�=�VtH�E�����f�H�ƒ�f�H��H	��H*��X��E1�f�L�m�M��u�DL��L��I���'��u
I�}u�D��H�U�dH+%(uYH��([A\A]A^A_]ø��ۃ�u�5$LtH��X1�1�����諸��	���5LtH��X1�H��1����舸����UH��SH��H��dH�%(H�E�G���+���T������fH�{�¸�����C���'������IH�{�¸�����C�����T������,H�{�¸�����C�����'������H�{�¸���W�C����������rH�{�¸���*�C��uw�������YH�{�¸����C��uN������@H�{�¸�����C��u%�������'H�{�¸	�����C�����Q������IH�{�¸
�����{�u�%������-H�{�¸���U�{�I����H�{�¸���)�{�������H�{�¸�����{�������H�{�¸
�����{���u����H�{�¸�����{���F����H�{�¸��uw�{uo����}H�{�¸��uP�{uH����eH�{�¸��u)�{u!�����MH�{�¸��u1�H�U�dH+%(�3H�]���f.�H�v�1���D�{�����@�{�����@�{�����@�{������@�S��������{�����@�{������@�{�����@�C��������{������@�{�����@�{�������{���'����{���G����{���g����{�������{������{������x���UH��AWA��AVAUI��ATLc�SH��H���dH�%(H�E�1��G8H�A��A��A��E�D����DE�D����@DE�D����G:DE�D�����DH�H9�u!���H;��t!H�H9���I9�t�I��������S8�������ƃ���EƉƃ���@EƉƃ��C:EƉƃ���H�A9�u�H��PI9�Pu�H���w���D9�ubH���K�dH��HB0H�H��xWf��H*�A��t�Y�@�
fDf�H�E�dH+%(u@H��[A\A]A^A_]�fDI�������@H�ƒ�f�H��H	��H*��X���Ц���UH��ATI��SH��H���ֺH�� �E�dH�%(H�E�1��(����M�f�Һf.���E„�tlf.���E„�t^�^�H���Y
~f/
��f(�vuH�E�dH+%(��I�4$I�D$H�� H��L��Q[H�
�QA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L��QA\1�1�]��@f/
XH�H�v���f/
3~H���H��HF��W���蟥�ff.�@��UH��AWAVI��AUI��ATA�ԺSH��D��H��H��8�E�L�9dH�%(H�E�H�AH�E�����H�ߺD���E����H�ߺD���E�����U��M��_�f�f.�fH~�����f�L��P1�1�H�E�L��L����f�fHnۺf.���E„����e�f.���E„�tsL��L��A�UH�E�dH+%(uxH�E�fHn��^E�H��8[L��A\L��A]L�BPA^1�A_H�
.P]��fD�E�L�
PH�
P�^��P���@H�E�dH+%(uH��8[A\A]A^A_]��
��ff.�f���UH��ATI��H��S�ֺH��H�� �E�dH�%(H�E�1��X����M�f�Һf.���E„�tLf.���E„�t>H�E�dH+%(ua�^�H�3H�CH�� [L��L��A\H�
�N1�]f(���H�E�dH+%(u#H�3H�CH�� L��[f�A\1�L�֋1�]���)��f���UH��ATI��SH��H���ֺH�� �E�dH�%(H�E�1��x����M�f�Һf.���E„�tlf.���E„�t^�^�H�@��Y
Szf/
�|f(�vuH�E�dH+%(��I�4$I�D$H�� H��L�gN[H�
)NA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L�)NA\1�1�]��@f/
�{H���v���f/
�zH��H�7�HF��W������ff.�@��UH��ATI��SH��H���ֺH�� �E�dH�%(H�E�1��8����M�f�Һf.���E„�tlf.���E„�t^�^�H���Y
yf/
�{f(�vuH�E�dH+%(��I�4$I�D$H�� H��L�BM[H�
�LA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L�MA\1�1�]��@f/
HzH�X�v���f/
SzH���H���HF��W���诠�ff.�@��UH��ATI��SH��H���ֺH�� �E�dH�%(H�E�1�����M�f�Һf.���E„�tlf.���E„�t^�^�H����Y
�wf/
czf(�vuH�E�dH+%(��I�4$I�D$H�� H��L�L[H�
�KA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L��KA\1�1�]��@f/
(yH��v���f/
xH�m�H���HF��W����o��ff.�@��UH��ATI��SH��H���ֺ
H�� �E�dH�%(H�E�1�����M�f�Һf.���E„�tlf.���E„�t^�^�H����Y
�vf/
#yf(�vuH�E�dH+%(��I�4$I�D$H�� H��L��J[H�
iJA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L��JA\1�1�]��@f/
�wH���v���f/
�vH�-�H�w�HF��W����/��ff.�@��UH��ATI��SH��H���ֺH�� �E�dH�%(H�E�1��x����M�f�Һf.���E„�tlf.���E„�t^�^�H�@��Y
Suf/
�wf(�vuH�E�dH+%(��I�4$I�D$H�� H��L��I[H�
)IA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L��IA\1�1�]��@f/
�vH���v���f/
�uH��H�7�HF��W������ff.�@��UH��ATI��SH��H���ֺ
H�� �E�dH�%(H�E�1��8��M�f�Һf.���E„�tlf.���E„�t^�^�H���Y
tf/
�vf(�vuH�E�dH+%(��I�4$I�D$H�� H��L��H[H�
�GA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L�fHA\1�1�]��@f/
huH�X�v���f/
CtH���H���HF��W���诛�ff.�@��UH��ATI��SH��H���ֺH�� �E�dH�%(H�E�1����M�f�Һf.���E„�tlf.���E„�t^�^�H����Y
�rf/
cuf(�vuH�E�dH+%(��I�4$I�D$H�� H��L�G[H�
�FA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L�AGA\1�1�]��@f/
(tH��v���f/
sH�m�H���HF��W����o��ff.�@��UH��ATI��SH��H���ֺH�� �E�dH�%(H�E�1����M�f�Һf.���E„�tlf.���E„�t^�^�H����Y
�qf/
3tf(�vuH�E�dH+%(��I�4$I�D$H�� H��L�QF[H�
iEA\]��fDH�E�dH+%(u]I�4$I�D$H�� H��f�[L�FA\1�1�]��@f/
�sH���v���f/
�sH�-�H�w�HF��W����/��ff.�@��Uf�H��H��dH�%(H�E�1�)BtH�/Bt)Bt)�At)�At)�At)�At)�AtH�E�dH+%(u��诘�ff.�@��UH��AUA��ATI��SH��dH�%(H�E�1�H�E��H��tXI�t$@I�|$8D��H��H���0���xI�T$H�}�H�����u7H����E�H�E�dH+%(u%H��[A\A]]��hq��fDH�E�������UH��AWM��AVI��AUM��ATSH����P���H�}1�H��(���H�����dH�%(H�E�I�H�����@��H����H��M���H�Q(L9���H��`���ƅ��H�����L��M��HDž����I��H����H������\fDH��X���H��0���H��HE�H��X���I��H��8���f�1�1�H��@���L����H����M�mH�����I9��2A�~uKH�����X ��t<H������I�u0H��HD�H��H�������{��������������H�������P���~H���L��A�WA�EHM�e8��T���I�E(H�����I�EH��X���H��(���H��H��0���I�E@H��H���I�E H�����I�EH�� ���I�GH��@���I�H��8����H��H�������I�~ H��t	���H�C��T�����P���H��L��H��H����CA�F(�C���������H�M�$�M��t"A� �_���H�ʆH��X���I���h����H�� ���H�����H���*����H�����H��tfH��p���H�����uS��p���f.�zEf(�fT
qL�%�~f.
�mw(f/
�msf��f.�z	L�%C�tL�%�~@H�����H��tH��X�����H��X�����`����`L��X���H�
�AH��8���H��@���L��L������������H�=�=tA��H��tTH�������@���uDA��~%H��(���H�=�=tL�� L��������H���1�L��A�W���@A����H������H�}��@1�H��UH��X���詵H��X���H��H���L��A�WH������H�#=tH��(���H�� H�=t�#���f�1�H�U�dH+%(��H��[A\A]A^A_]�f�A� ����H��X���H��0���H��HE�H��X���I���8����H��(���L�� H������H�}�M��1�H��?�@H��X����ʴH��X�������fDH��h���H��x����U�����x��`����Y�h�����`���H�� ����?���H��x���H�}�H��txL��X���D��T���H�]?1��@H��X����@�H��X�����`���I��H�
B?���f�L�x(����A� H���HE�0���H��X������L��X���H��>�@1�H��X����ϳH��X����fDL���Z��������UH��AWI��AVM��AUA��ATI��SH��H��HdH�%(H�E�H�A��E�H�E�H�H�E�tkH���H��H�M�D��M��AVE1�L��H������M�XZ��u|H�E�dH+%(��H�u�H�E�H�e�H��f�[E1�A\1�A]1�A^A_]��H���E��K�H��r�M���H��H��tDL��f(�D��L��H����b���DH�E�dH+%(uOH�e�[A\A]A^A_]�f.��D��L���M��[��M�f(�f�f.�zu�E����襐�D�Y
�h1�H�}��E� H�E�/secf�u�f(��^��%�D�M�H�}�A�� t/�
�1�H�}�L�&=�
�E�谪��E�H�}�I��H�u�H�E�1�H�
�;H����n���f���UI��H��H��dH�%(H�E�1������tH����H�����tH�U�dH+%(u��fDH��1�L����8��H������規�fD��UH��H��dH�%(H�E�1��FH�E�dH+%(u���k��ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u���/��ff.�@��UH��;H��AUATM��SH��H��L�.�dH�%(H�E�1��L���ލ�1�L��H��;L���ō�{tH�E�dH+%(u6H��[A\A]]�DH�E�dH+%(uH��L��}[A\A]]����u��D��UH��AVAUATSH��H��PL�&dH�%(H�E�1�M����H����L�u���@M��L��I�ȸ�@耨�L���($��I����PЀ�	v<.��L����PH���JЀ�	v�.t��L����#��H��H�KXM��PH��z�L��I��1�裌�XZH�E�dH+%(uZH�e�[A\A]A^]�DH�KXH�E�dH+%(u5H�e�L��I�Ⱦ[H�ǥA\1�A]A^]�H���L���e����3��UH��ATA��SH��H��dH�%(H�E�1�����{t%E����H�E�dH+%(��H��[A\]À{tBE��t�H�E�dH+%(��H�KXH�{0H��H��9[�A\�]霋�@f�ɺf.���E„�t�A���{���H�E�dH+%(uAH�{0H��9�H�E�dH+%(u"H�{0H�I9H����[A\]�'���"��f���UH��SH��dH�%(H�E�1�H��t_H��H�0I��1�H��� ��݊�H�U�dH+%(u[H�{0H�]��1L��|�)�H�\_�1�養�@H�E�dH+%(uH�H�]��1��H�=�8郢��n��ff.���UH��AVI��AUATM��SH��H��L�n@dH�%(H�E�1��tHI���H���H���I9��t*H�E�dH+%(�	H�e�[A\A]A^]�f.�H�CHI9�Pu�M��t�H�5�L���O��H��u�H�56L���;��H��u��H�5�7L������t^A�~�y���A�~H�;t)M�FXL��H�ܢ1���_���P���f.�A�NDM��H�*�1���6���'����L��L�������H���L��ATI��L�*�1���M���e��XZ�`������f�Uf�H��AVAUI��ATI��S��H�b���H��H�w0dH�%(H�E�1�H�E�E��H��P���H�.���E�fHn�E�E�f��h���fHn�fl�H�E�H�u�ƅp����X������t#�O8���GA�|$�L������bf�� 趘��uJA�$H�G����j1t��uI��$`t��I�|$0L�zH��\1���͇�DA�|$u�I��$`I�]tH��PH�E�M��$ I9�u�G�H;��tH�I9�t/A�$��u�H��H��P���M��1�f�L��H�]��X���H�I9�u�A�|$t(H�E�dH+%(ufH�Đ[A\A]A^]�f�I�t$0�
豗���A�$H�drI�t$0H�<��F���)���H���H�=5�������·�ff.�UH��H��AWAVAUI��ATA��SH����oE�oM �L�w0� �����$���D�}�0����u D��,���dH�%(H�U�1Ҁx�������4�����(���D��8�����<������xt#L�PX����A��H���Nc�I�>A��D�X��wtL�����Ic�L�>��L��@���A��L��4���L��1����6��H��Hc�A�M��ATH���L����H��41�蔅�XZH�E�dH+%(�eH�e�[A\A]A^A_]�D�P��w�L�'�Ic�L�>��DH�E�dH+%(�#L�U�����E��M��H��3H�e�L���1�[A\A]A^A_]�	��f�A��nu	E���e���S���H�E�dH+%(��A�йH��3H�e�L���1�[A\A]A^A_]馄�fDH��L��@���A��APL��3L�﹀�1������_AX����H��L��@���A��1�W���L��V��APL�(3螟�H�� �_���DAQL��@���A��APL��2�f�I���D���q�	I���D������	I��H�E�dH+%(���]H�e�L��A�[�A\�A]H��2A^1�A_]阃��D�����L��@���L��2���fDA��nt
�x��������H�E�dH+%(�'H�e؉�L��M��[H�2A\�A]1�A^A_]����H�E�dH+%(��L�UE��M��H��1����H�E�dH+%(��L�UL��M�ѾD�eH�e�H�X11�[A\A]A^A_]鞂�fDH�E�dH+%(�k�}A��L��H�1L�U(�1�D�e L�UH�e�[A\A]A^A_]�O���H�E�dH+%(�L�U L��H��01�D�e�L�UH�e�[A\A]A^A_]���DI���D��L������j�	I���D�����
�	L�����H��H�E�dH+%(��H�e�A��L��M��[H��0A\�A]1�A^A_]钁�f�A��nu	E���H�����H�E�dH+%(�HH�e؉�L���[H��/A\1�A]A^A_]�<��@H�E�dH+%(�E��H�k0�S���fDH�E�dH+%(��E��H�0H�e�L���1�[A\A]A^A_]�ր�fDH�E�dH+%(���}A��L��H��/D�eH�eؾ1�[A\A]A^A_]鏀��H�E�dH+%(�[�����E��H��/���H�E�dH+%(�3D�eH�e�L���[H��.A\1�A]A^A_]�%��DI���D��葋	I���D�����4�	H��H�E�dH+%(��H�e�A��L���[H�>.A\1�A]A^A_]���H�E�dH+%(��L�UH�e�L���[H�c.A\1�A]A^A_]��AQH��@���A��1�AP���H��L�z.���ʚ�I��L���H���1��<�Y^���H�E�dH+%(uH�d-�'������D��U�H��ATI��H�=7.SH��H��H��dH�%(H�E�1����H�{H��tH�3����oC H�� �SL��H�s@$�oK0L$����H�� H�E�dH+%(u	H�e�[A\]��{�ff.�UH��H��H��H��dH�%(H�U�1Ҁxt���H�E�dH+%(���Àxtr��t�L�P0H�HXH9���H��1�H��H��H��H���+f��H*�H�E�dH+%(���I��I�ɾH�-L�׸�}��H9��j������a���H�U�dH+%(�QH���*f��H*��Y!VH����f���H*��^�H�x0�H��,ɸ�H}��L�@0H9�tWH��1�H��H��H��H��xqf��H*�H�E�dH+%(���H��H��,�L�Ǹ��|����U�fDH�ƒ�f�H��H	��H*��X����f�H�ƒ�f�H��H	��H*��X��z���f��0U���H����f��H��H	��H*��X����f�H���f�H��H	��H*��X�����=}�ff.�f���UH��AUI���
ATSH��H��H�6dH�%(H�E�1�蝌�H�{H��tH�3�<~��oC H�� �SL��H�s@$�oK0L$�����CH�� ��~!E1��H�3I�}XA����}�D9c�H�E�dH+%(uH�e�[A\A]]��{|�ff.���UH��AVAUI��ATSH��H��dH�%(H�E؋FH����I��E1�~@H�3I�}XA���p}�D9c�I�u0L���^}�H�3�
衋�H�{H��tH�3�@}��oC H�� �SL��H�s@$�oK0L$�
�CH�� ��~E1�@H�3I�}XA���|�D;c|�H�E�dH+%(u@H�e�[A\A]A^]�fDE1�~��H�3I�}XA���|�C��A9�|���N{�ff.���UH��AWAVAUATSH��(�E�L�>dH�%(H�E�1��F�FM���SI��H���GI��L����H�<)�L��1���y��E�L��A��M����L��L������A�H�E�dH+%(�8�%I��H�*D)�H�e�L���1�[A\A]A^A_]�jy�f.�H�}�I��
L�����I�|$L�M�H��t
I�4$�{�L�M��AoL$ H�� A�T$L��I�t$@$�AoT$0T$L�M��@�L�M�H�� A���tqI�$�1�H�=T'������f��L����x�A��
���fDH�E�dH+%(u@L��j�&H�)����f�I�$��H�=��v���p����\y�ff.����UH��AWAVAUATSH��h��x���dH�%(H�E�1�M��t I��I��L��I��H�5)�L���}�H��t,H�E�dH+%(�%H�e�[A\A]A^A_]�f.�H�52$H���Q}�H��u��H�5�%H��M�}��v����M��H��i��x���H������LD�@�H�߾@�M���В�H���x��H����PЀ�	H��v<.u�rH���~�@��	v�@��.t��M�FXH���1��L���w�A�E	����f�I�}@����H���H������SI��L�����1��;��XZ�(����w�ff.�@��UH��AWAVAUATSH��8������dH�%(H�E�1�M��t#I��I��L��I��H�5��H��M����{�H��t)H�E�dH+%(�AH�e�[A\A]A^A_]��H�5�"L���{�H��u�I�E�L��E�vDH�5=$H�������Iu����L����y�D��PH9�DB�M��twL���y�H��E�tH��gHD�L������������H��L��L�Ǿ�L�������>�D��1�L������H������H�W��ju�A�E	����L�%�gH��ID��I�}@�7��H��H�������AWI��L�L�1���H������胐�XL������Z�����v���UH��AWAVAUATSH��h��x���L�.dH�%(H�E�1�M��tI��L��H�5܎I��L���Az�H��t,H�E�dH+%(�\H�e�[A\A]A^A_]�f.�H�5� H���z�H��u��H�5�"H���s����M��H��f��x���L������LD��@L���@�M��脏�L���,��I����PЀ�	L��v<.u��JH���q�@��	v�.t���;�"���A�9����A�|$	H��eI��L��H�
"H�#�HE�1��s�A�D$	�����I�|$@L�������_��H���L��SI��L�y���1�L��贎�XZ����8t��UH��AVI��AUI��ATA��SH��H��0dH�%(H�E�1���<I�}H��t	H�s0�:u�M�6Ic�H�� H��H��I���H��L��H��oH�o@H�IH��HB0�P()M�)E�$D$���I�EHH�� H�����
�t��tS�{L�@ H�{0���{tkH�E�dH+%(�H�KXH�e�H���1�[�A\A]A^]�-r�DH��`u�H�E�dH+%(��H�e�[A\A]A^]�fDH�E�dH+%(��H�e��1�[H�C"A\A]A^]�q�H�w0�{�R�����D�tI��P��tWH�������{H�{0L��c����H�E�dH+%(u9H�e�L��H�� 1�[�A\A]A^]�Hq��H��`u������,r�ff.����UH��ATSH��dH�%(H�E�1�H��trI��H�0H��H�ѾH�b ��p�H��H�= ��ֈ�H�{H��tH�3�s��oC H�� �SL��H�s@$�oK0L$���H�� H�E�dH+%(u	H�e�[A\]��nq�ff.�UH��AWI��AVAUATSH��H��H��p���L�f@H��x���D��d�����P�����X���dH�%(H�E�1��L��h����G����H��L�-}�H�����L�5��LE�H�t�LE�I��$P҃��SH����H����I��$�L�.�:��mL�m�L�u�L�E�H�]��E�����A��$��J�oS H�� �SL��L��E1�L�u�$�o[0M�� \$�w�H�E��E�H�� H��P���A�Lt(H��h���H���������X����L�����H��x���H��p����L���g�H��M��L��AU��d���L��L��P���H��h������I��XZM����A�H��E���H�=���膆�H�{H��tH�3�p��ok H�� �SL��H�s@,$�os0t$��H�� A�L�����9���L������A��$��RL�m�L�u�L�E�H�]��E�E1�A��$���f�L�`1�1�H��L��A��A�uDA�Lt%H��h���H���諥����X���1�L���i�H��x���H��p���1�L����H�E�dH+%(��H�e�[A\A]A^A_]�����L�'���L�50�L�-�����H��p�����H��x�����������I��$��:��m������D��d���H�M�L��L����P���M�� ���������L���L�5��L�-s���z���L�-�H��x���t*H��p���t I��$��8�t�L�5������f�H�E�dH+%(��H�e�L��^H��1�[L��A\L��f�A]L��A^A_]��@L�-)������@A��oK �oC0L��L��H�� �S)M�)E�$D$�-�H�� A����A�$@�F�%FI�G0f(�f(�fT�H��H���A��$�f.���A�����L�(H�LE�A���f.�z	H�+tH�E���A�����P���H��H����.k�M��$HM��tA�O@H��H���H���1���k�L������� �H��H���I��H�W1���j�
?tI��$P��u
I��`tAL��\H��tL�@ A�I�0�^A��3I�OXH����1��|j�A�Lt"I��$��h�����X����L���#��H��x���H��p����L�����E���K���A��,���A��$�����L�c@���@�
H���z�H�{H��tH�3�:l��o{ H�� �SL��H�s@<$�oc0d$��H�� ���I��$�L��H���H��@������L��H�����tQH��@���H�H9�u
�@H�H9�t8���t�A�L�m�L�u�L�E�H�]��E�@���i����R����A��$�A�GPA�~�I��$�H�H9�t�A�L$��9���H�H9�t��P��t�u������H,�f���%wAfU��H*�f(����fT��\�f(�fV�����f.�M�GXz	H�XtH�H��H�
/H�HE�E������P���H��H���L����L��@����Qh�L��@���I��$HH��tH��H���H����1��#h�L�����H��H���H���\j��.����I�0H�
�A��$�H�yHE�H��H���E���A��P�����H���g�I��$HH��tH��H���H���1��g�L���t��H��H����H��H��1��gg����f��H���1��Hg�����L��H���1��*g����DA�GT���H��H����H���1����f����@H��H���H�K��1�L��@�����f�L��@����q���f.�z
H�{�K���H���?���f�H�y�1��}f������sg�UH��AWAVAUI��ATA��SH��H���dH�%(H�E�H�G0H��h���Ic�L�<@H��H��oHI��Lz0���)M��o@I�H��x����G)E���p���A�G(I �AH�q@A0t+H�E�dH+%(��H�Ę[A\A]A^A_]�fD�I��H����H���8������M�I�WI�� H��M�L��`���L��H��X����U����u�L��`���M����H��x���H���af�ɀ�p����H*��qA�~��I�}H���{H��h���L��p�����x����Hg���x���L��p���M���xf��I*�H��X���L��L��E���Y�@L���W�H��h����
�Fu������A�~��������������u���H�� H������H��H��X����<h�H��H��`����=���H��`���H��X���H���c�������H���/�>k�I��H���H�� 1�H�}�H�o}���t���)ƃ��P���H��H��f�Ƀ�H	Ȁ�p����H*��X������M����f��I*�H��X���E��L��L���Y�@L���(����A�>�6��`�������H��`H�������x�����H�x01�L��`�����_	1�H�M�L��P���D��L���I��A��L��@���A��� fDH��`A��D��H�x0�_	A��H��`H�x0��_	A9�����L��L��D��A��H�}�L����V����t�L��`���L��P���D��L���L��@����K���@A�~�����A�~�����A�~�����A�F8�������M�FXH��h���1�H�
��H��{�L��p�����x����7b���x���L��p����:���L��A��f�H��L	��H*��X��Y����H���������H�� L��H�}�1�H�����r������H���_�H�E�H������H��h����{L��p�����x���� r�L��p�����x����L���@L��A��f�H��L	��H*��X��r���f�A�~(������U���H��L�� H�}�1�H�?���q��;����b���UH��AVAUATSH��dH�%(H�E�H��H��t4�@��~-I��I��I��1�f���L��L��L���@���I��$��;X|�H�E�dH+%(u
H��[A\A]A^]��a�ff.�@��Uf�I��H��AWE��AVM��AUI��ATI��SH��H��hH�V0dH�%(H�E�1��F�~�����HDž8����������F8H���ƅ�������������(���������H�=��sL��������e�A�}
L������uK�
t����A�}��1�A�}u_�PA�}��	t�A�EH�exHc�H�>��H�=�I�u��	tL��������t�A�}
t6A�}��A�}t$�L��L��L�������B���t	tL������1҃��r����p�����������M�2M9��|H���M��L��M��H������DA��nI����H��t8�x��~1L������E1�DD��L��L��L������I��A��D;`|�M�?L9�u�M��I�}`�'���A�u8I�]0����H���I#EI����A�}��
A�}L�^H7��������I�}`�����^)7f/�6������A��sA�}��E��D��H�-H����������������L�%lm�]��������������7���A�}���H�پL���u�A�UP���#
A�ET����I�]0H���Sc�H�E�dH+%(��H�e�[A\A]A^A_]ÐH�H������C���H��@���H������0���I��`I���NH���z���I���l���I�
I9��`���L���H������L�=�
M��L�������H������H��PH9�8������XH��8�������1ېA�}ƅ����tH��������L��L���.�M�&M9�t$fDH��8���I9�$P�;M�$$M9�u�A�}t@A�}I�M0t(��������H�ο}H�������l�H������H�ο
�l�I����;X�X���H������H�	H������I9������I���A�}�
���I�E0A�U8H����������A�E��	�/H�
�tHc�H�>��A�}�0I��`��M�"L���M��M9���f.�H��8���I��$PH9�tsA�MH��tG���)A�}I�]0t�������9H�޿}�k�H�޿
�k�I��$PA�MH��8���ƅ������t1�L��L��L����I��H��t,D�PE��~#1�f���L��L��L��� �I����;X|�M�$$M9��4���H��8��������A�}A�EI�]0�����t�������H�޿}��j�H�޿
��j����H��@����~L�AH�����H�	�'�~L��������L�NXH�2
�@1��|L��������A�}�8���f�ɺf.���E„�����I�}0��H���Y����A�}�����:����%`�fW
>��3��3f(�fT�f.�v3�H,�f��f(��=�1fU��H*����fT��X�fV�f(��L,�A��A�}�&���������D��H�}�H�E
�@�D�������{�}� D���������H������I��H���< t�D��1�L��JH��H���D�������X�A�MLD���������D������D������I��J��H����f��H*��^[1������f(��\�����H��	�H�߸A���������������W��������Y
�0�������^��,�Hc��Hi�gfffH��!)�A��A��DH�E1�A��f�H�޿#A���?h�E9�u�H�޿
I���)h�E9}L����D������D������L��ID��H��1�H���D�������JW�D�������\���H��@���H��L��L��L���L� ��������I�z1�E1�L�������S	D������L������L��������f.�I�|$��S	9�������M�,$D������M9�ul�I@L���Ic�H�@H��IF0H�HH�PH�H����f��H*��AY�@�
/L��E1�H��������M�mM9���L��M����Tv	��H���S	��������x�1�H��������L��0����?���o�����E���o�����D������)����)� ����5���H������ƅ����L��������D��L��L��D��������D���������H���,���I������D�XE������E1�L���M��A�}ƅ����tD��L��L��L���%�I�I9�tDH��L��D��L�����H�I9�u�A�}t2A�}I�]0t��������H�޿}�e�H�޿
�e�I��A��D;`�m����l���H��@1�L�������rwL���������H���qH��L������L�ew�4�H��m�D��H��H�������1��pT�L������A_XA�}�"���H��H��E�M@L������PH������1�L�S0�H����T�A\A^�l�sL����������H������L���L���|�M�$$M9���������f.�H�ƃ�f�H��H	��H*��X��5���f�E��u@H�������y�AH�Y0t+��t��������H�޿}�d�H�޿
�d������������I�|$���O	���k�����L��H�������?k�H����������I�V0E�nH������H�����I���{�A�~�x���6��H��H���/I��1�1�L�����D�BE����D�����H������H��p���L������A��L������A��f�Ic�L��H���t$1��;��E����H������L�hIc�H��H������H��L��
�I�� L9�twL��L���lF����t�H������A��H��D;r|�L������D�����I��H������H��p�����O�E���t�H�������
�b��^�Ic�H������f�H������H������D��A��H�������?�L������H������fo����I��I�A}fo���A]�C���H�ƒ�f�H��H	��H*��X�����H�a�H�߸�DQ�A�}L�%�`���f�f��H�ٺ�I*Ep�
*L�%�`��I*UhL���^��X�fI~�f��I*���^�f���I*Mx�X�fI~���h�fIn�H��H�����P�fInǾH��H����P���H�޿
�������a��������1�H�ٺV�H�=r�]h�������������H�ٺ��H�=��2h�������E1�L���D��L��L��L����I��A��D;h|��c�H�ƿ
L�������m`�H�������H�=���g�I�L$ L������H�=H����H�������1��O�L������L�������'L������L���_�A�MLL��������~H�0�L��1��9O�L������H��������H�=!$L�������g�A�}L�������,�N�s���H��8���ƅ�����%�L�������b�A�}ƅ����t"L��H���1�L��L�������y��L������M�"M9��0�I��H��tfL���M��D�HE��~&1�D��L��L��L�����I����;X|�M�$$M9�u����H����@1���pL�������I�I�$I9�����H�I9�u���H�ٺ�H�=��e��`���H��H�_�L������H������PA��H�H�jL�xp�H� �P1��M�L������H�� �&���H��H��)L������A�PL�4p�H������A�}���H������L�
p1��H����L�������#M�L���������H�ٺ�H�=���e����A�|$,��I�L$H��tZL������H����<���1���H�ٺ�H�=���d���H�������.�H�=���d���I�D$I�$H��tnH��tvL������H�3�����H��������H�=��L�������Od�L���������H�ٺ�H�=��*d����E1��b�H��u�I�|$tL������H��H���V���M����I�H������1�H����L�������K�A��L�������2���A�G�H������M�fL��M�t�L�=U�I�$H������L��1��I���pK�M9�u�I��H���������L������H�
��H�+�����=L�f.���UH�
9�fHn�H��AWAVAUATSH��HdH�%(H�E�H��H�E�fHn�H�9�fl�H�E�)E���?	H���MH��1�L�m�H���bG	H�߉E��p>	��H���b��I��I�}�M�u�8�I���0��H��H����L��H���)`����u�H�D�=��rH�E�L�p�M��*M��D��A�����L��1���H�Dž�y'A���u��t_�8
�s����E�rE1��@�I�H�E��M�M��'�r�*A�����L��H�H(1��vH�Dž�x0��H�H����a���H�U�dH+%(u3H��H[A\A]A^A_]���^�H�߃8����a��f.�1���wJ����UH�
y�fHn�H��AWAVAUATSH��HdH�%(H�E�H��H�E�fHn�H�y�fl�H�E�)E��>	H���MH��1�L�m�H���E	H�߉E��<	��H����`��I��I�}�M�u�x�I����.��H��H����L��H���i^����u�H�D�=ϓrH�E�L�p�M��*M��D��A�����L��1��G�Dž�y'A���u��]�8
�s������rE1��@�SG�H�E�M��L���*A������H;�M�1��S�r�F�Dž�x4�G�H���`���H�U�dH+%(u7H��H[A\A]A^A_]�@�+]�H�߃8�����_��f.�1���H����UH�
��fHn�H��AWAVAUATSH��HdH�%(H�E�H�H�H�E�fHn�H���fl�H�E�)E��R<	H���MH��1�L�m�H����C	H�߉E���:	��H���0_��I��I�}�M�u踳I���0-��H��H����L��H���\����u�H�D�=�rH�E�L�p�M��*M��D��A�����L��1��UE�Dž�y'A���u���[�8
�s����őrE1��@�E�H�E�M��L���*A������H;�M�1����r�D�Dž�x4�_E�H���W^���H�U�dH+%(u7H��H[A\A]A^A_]�@�k[�H�߃8����^��f.�1���F����UH�
��fHn�H��AWAVAUATSH��HdH�%(H�E�H���H�E�fHn�H���fl�H�E�)E��:	H���MH��1�L�m�H���"B	H�߉E��09	��H���p]��I��I�}�M�u�I���p+��H��H����L��H����Z����u�H�D�=O�rH�E�L�p�M��*M��D��A�����L��1��C�Dž�y'A���u��4Z�8
�s�����rE1��@��C�H�E�M��L���*A������H<�M�1��ӏr�:C�Dž�x4�C�H���\���H�U�dH+%(u7H��H[A\A]A^A_]�@�Y�H�߃8����Z\��f.�1���7E����U�H��ATSH��h���H��dH�%(H�E�1�H�E�HDžd����H�Dž`����M� ��8	H��tU1�H��H���n@	H��A���|7	�*E1�D��H��`���A����������1��9B�Dž�x�B��	�1�H�U�dH+%(uH�Đ[A\]��^D�ff.���U�E1�A����������H��H��dH�%(H�E�1�H��p���H��p����H��*�E� Džt�����E��A��y#�6X�8��H�U�dH+%(u�������A����C�D��UH�
��fHn�H��AWAVAUATSH��HdH�%(H�E�H�H�H�E�fHn�H���fl�H�E�)E��R7	H���MH��1�L�m�H����>	H�߉E���5	��H���0Z��I��I�}�M�u踮I���0(��H��H����L��H���W����u�H�D�=�rH�E�L�p�M��*M��D��A�����L��1��U@�Dž�y'A���u���V�8
�s����ŌrE1��@�@�H�E�M��L���*A������H<�M�1����r�?�Dž�x4�_@�H���WY���H�U�dH+%(u7H��H[A\A]A^A_]�@�kV�H�߃8����Y��f.�1���A����UH�
��fHn�H��AWAVAUATSH��HdH�%(H�E�H���H�E�fHn�H���fl�H�E�)E��5	H���MH��1�L�m�H���"=	H�߉E��04	��H���pX��I��I�}�M�u�I���p&��H��H����L��H����U����u�H�D�=O�rH�E�L�p�M��*M��D��A�����L��1��>�Dž�y'A���u��4U�8
�s�����rE1��@��>�H�E�M��L���*A������H<�M�1��ӊr�:>�Dž�x4�>�H���W���H�U�dH+%(u7H��H[A\A]A^A_]�@�T�H�߃8����ZW��f.�1���7@����UH��AWI��AVAUATI��SH��H��8H�u�H�dH�%(H�E�1��Fb1��E��;	��yA�GB�o���L�3A��L9��'H�u�L��L��葦��A���t	E���nM�6L9�u�L�+L9���A�@L���x�H�E���h����L���^�H��I����L�����KL�3L9�u�)�M�6L9�t L���0�I9�u�L���#�I9�t�M��M9�tmI���I���1�H9���f.��HD��H���Hc�H	�H9�u�H��%��u
A�e9�I�E H����H�M�I�D$(HA(I�E(M�mL9�����H�E��xRu�@N�����^�L�#L9�tD��f�L��D�����M�$$L9�u�H�E�dH+%(��H��8H��[A\A]A^A_]�$��A�N;M�6L9��_������A�e9�I�E A�e;��L���L��訊�������L��蘔������������{~5L�#L9��m���I�L$(L��H�H9��:���H;J(�(�����f��}��:���L�#�����=�f���UH��ATSH��H��D�gtdH�%(H�E�1�H���A�����H�����A���tD�chH���H�����Ch����H���H�u�H�=���	��u@�Ch�M�A�����9�s,�{a�5��s��A��A��H�g�1�1������E�Ch1�H�U�dH+%(��H��[A\]�f��Ch���@H����F���H����K���f.�9�s��5j�sA��H�4���1�1��Q���E�Ch뉋5G�sH���1�1��3��������k����5'�sH���1�1������H���1�1�������
<�f.���UH��AVI��AUI��ATE1�SH��dH�%(H�E�1��!��H����L��H��H���yP��A�ą�uuL�sM��tI�}�7	�����/	I��H��t
1�H���'7	A��L���5.	�!�I���*D��I��A����������1�L����8�Dž�y_�O�8
t-E1�H���BR��H�E�dH+%(u^H��D��[A\A]A^]�軦�*D��1�I��A�����L��1��8�Dž�x���8�A��I�}1��s6	A���O����:���UH��ATSH��L�gdH�%(H�E�1�H����H��H�5g�H���H��t/�
1�H���PL�A�D$t1�H�U�dH+%(u`H��[A\]ÐH�u�H�=%~�-	��u�M�5'�s1�1�H�������E�뮋5�sH�Q�1�1���������똸����9�DUH��AWI��AVM��AUI��ATI��SH��H��(D�M�dH�%(H�E�1�H��H�*1LD�H��tL��1��H��I��LE�H���MH�s-L���QH��t.�S*H�{H�s �������H)�M���kx��H��H��t�H+L���6�M�����=��s��D�E�1�H�}�L��H������H����L�e�� �͓	H�����=��rH�H�HL�`tpI�UI�ufHn�fHn�H�Jfl�@I�M1�H�U�dH+%(��H��([A\A]A^A_]�f.�L���/�K�H�PH��LE��B���I�UI�]I�MfHn�fHn�fl�@H�
�DE1��9���1�1�1�1�����������m����$8�@UH��AWAVAUATM��SH��H��H�E����H����H�����H�EH�����D�����H���D����dH�%(H�E�1�HDž0���Dž,���M��tL��萒	H�����H��tH���|�	H���H��t�H��0���E1�E1�M���24�H�SH��8���HDž���H������L�����I���Bf�L�iL�kD�!D��E��� A���t_Ic�A����@���A��
���{$��L��L9ku��S �;�����SH�s�C�H����H�KH�H�C�DM���H�����D�����L����0�H����fo�@���fo�P���H�����fo�`���fo�p���foM�fo]�B<0foE�foU�Bt0�����Bl0 Bd00BL0@B\0PBD0`BT0p1�M��A���@���A��
����DL�����M��Ic�H�����N�<*H�����I�w� 0�I��H���H�����J�<(H��@���A�����H������/�C�>L��0���M����L���S2�M��tL���i�	H�����H��tH���U�	H�E�dH+%(��
H��D��[A\A]A^A_]�f.���8����H������Dž<����5�H�H��u(�SI�L�����M���n�C$���f.���
��>�����
�;���fD�5��s1�M��L����H�
MH�K��
�������������������H������L��0���L��E1�E1�E1��1�H�SH��8���L������H�����M��I���A�L�yL�{��х��CA����~Ic�A����@�����
��{$�L��L;{u��S �;���G�SH�s�?�H����H�KH�H�C�L��0���������7����5�s1�M��L����H�
�KH�L��W��M��tH��0�������H���N,�I�$H��0���E1�E1�H��H�����M����	H��0�����/�H�SH��8���HDž���H�����L������I���?fDL�iL�kD�!D��E��� A���t_Ic�A����@���A��
���{$��L��L9ku��S �;�����SH�s��>�H���b
H�KH�H�C�DM���H�����D�����L���,�H����
fo�@���fo�P���H�����fo�`���fo�p���B<0foM�fo}�Bt0fou������Bl0 fom�Bd00B|0@Bt0PBL0`Bl0p1�M��A���@���A��
����DL������M��Mc�H�����K�/H�s��+�I��H����	H�����J�<(L��A������+�A�L��0���H�������5K�s�1�M��L����H�
�IH�8��#
��H���H��0���H��,���H��H��HEƾ
H����#7�H��t�H�5��H���?�����:H���6�H�����1�H�x1���*�H����H�����H��tH��0����)�H�H�����A��{�	�!���M��$�L����L��������*�H����fo�@���foM�I��fo�P���fo�`���B$ fom�fo�p���B\ foe�fo]�B|  ����������Bt 0BL @Bd PB\ `Bl pM��1�A�����D��8����H�����Dž<����0�H�H������C�L������M���n�C$����fD��8����H�����Dž<�����/�H�H�����C�M��L�������n�C$Ic�L��I�H�����H�qH������g)�I��H����H�����J�<8H�����A������)�H�����L��0���A�H���G����<���DM��L�������@����>������;��������>������;���L��0���I������A�>,����H��0����P�	E1���DI���DI����I�G�L��0���I�O�H���)H��f��f��L��H���fo=�fo�f��fo5�J�7D�oP�o@fDo�H��ft�ft�ft�fDd�fDo�fDt�fA�fDo�fAh�fE`�fDo�fEe�fEo�fEa�fEi�fDo�fA��fA��fDo�fDe�fEa�fAi�fDo�fDd�fA��f��fo�fA`�fAh�fDo�fDe�fDo�fEa�fAi�fDo�fA��f��fo�fe�fDa�fi�fA��f��H9�����fo��H�Wfs�f��f��fo�fs�f��f~�fo�fs�f��fo�fs�f��f~�fo�fs�f��H9��;M��I)�I�H�I��I���,�A~\>f���~/�~%7ft�ft�fo�fo�ft�ft�fo�f��fo�fd�fd�f`�f`�f��fDo�fDo�fp�NfDe�fo�fEa�fAa�fA��fp�Nfo�fo�fe�f��fo�fa�fa�fo�f��f`�fp�Nfp�Nf`�fo�f��fo�fo�fe�fe�fa�fa�fo�f��fp�Nfa�fa�fp�Nf��f��f��f~�fp��f~�fp���f~�f~��H��H��H�����A���0����
�����H�JL9���A�L��0����
�����H�JL9���A�L��0����
�����H�JL9���A�L��0����
�����H�JL9�s`A�L��0����
�����H�JL9�s=A�L��0�m��
�����H�JL9�sA�T��0�i��
����Ѕ���������"��������������L��0���A�������5%�sH�R��1���������\���L��0���E1��w�L��0���A�>0u�A�~xu��K���f�L�����M������>�L�����M��������b��������H��0���莄	H�C�K$�H�BH�C���~I��
tD������H��H;CuۋS �;�����SH�s�5�H����H�S�K$H�H�C�L��8����#H�PH�S����������
������K$H�Є������H9CuϋS �;��uc�SH�s�*5�H��H����H�CH�H�S롉�8����H��8���Dž<���� )�H�H��tP~Y��>����0�;�4�����8����L��Dž<�����(�H�H��t~��>������;�c����<��n�C$���D���`������1�����������k���L������M����������M��L���������f��1��1�fo�1��8����-<�L������M����9����<�M��L��������o���L�����H������k$�HDž0���E1�A����L������L���E$�1�H��0������;�������U'�L�������ff.��Uf�H��AWAVAUI��ATSL��H��H�EH��(���H�����M���H�� ���H�EH�����D�����H�����dH�%(H�E�1�)�P���HDž@���HDžH���Dž<���HDžp���)�`���M�����=��s��D�5��sE��tS���1�M��L��@���L�b���L����@�A�|$�L���;�H�����=�s��H��@���E1���"�H��H�����"�H�E�dH+%(��	H�e�D��[A\A]A^A_]�@H�5��I���I���t�L�=�sH�B��8L������HDž����M��IE�H������H���H������H�uH������H���H������H�h�H�������5�	I��H���i�H(L��H�@�����@����H������I�$���	I�$�����=��sL���������A�|$�H�5����9�H�������A�D$L��������L���lj������1�H���$D������I�A��,�xA��0���=9s���5�sH����1��h����G���L��(����5W�s1�1�H�
=H����<��������A�D$fIn�L��D��L��h���fl�L��@���H��P�����P����CnrL��H���A�L������H��(�����p���H��<���DžT����H���H�����X���PAW��AZA[A�Ń���\����E1�H�����tH��H���A���H�����H�H�����H��t��<����H�� ���t
�������L�� ���L������D�����L���H�����H����fDSH��(���D��L��AWM��E1�����^_��t�L�� ���D�����H�����D��t����Zf.�jH��(���E1�D��jA��H�����AXD��t���AY�������t�=*s��f�H��@����D�H��H����8�E���N���Hǃ�A�|$���t/�	�2�L����	A�|$A�D$�����5 �A�|$�+ �L��������fD�5��sH���1�H���A��=�s�:�s���H���L��H������E��I����H��H9�t0�H�x��~��
u�A��u��
�c#���fD��������L���-�H��~�I�L�����=�s��D��t���E1�����5�sH���1�H���A��e�s�b�s���H����#���DH������D�����1�E1�HDž ���I��I���8f�D�L�`E��E����A���tKIc�A��D��@���A��
�bL��M9�u‹�������L���,�H���>M�4L���DL���H�� ���D�����L��D�������H����fo�@���fo�P���H�� ���fo�`���fo�p���fom�fou�fo}�foM�T\ D�����D�����d0l@tP|`LpL��1�A�����f.��=;s����L��(����5z�s1�1�H�
#8H�D��_������f.�L��(���1�1�E1�5@�sH�
�7H����)���D��t������@D�����Mc�H�� ���M�dI�t$�X�I��H����H�<H��@���L���	�C�'L��(����5˽s1�H�
^7H��1�����5��sM��1�D��H���1���������L��(���A��1�L���5w�sH���1��e���A�|$���t/�	�.�L�����	A�|$A�D$�����V�A�|$�L�L����=�	sHǃ���L��(����5�s1�1�H�
�6H�����������5޼sH�;�1�1�������H�����D��<���H��L��H���H��@���H�� �����1҅��X���L�����L����D�����L���H�����H���H��ATH��(���E1�D��AWL�������L���'�ZY��uPH���w�D��<���L��H���H��@���H�����H�� ���H���������u.Dž�����L�����D�����H�������L�����H��������L��(����5��s1�1�H�
S5H�����������=5s�����1�A��E1�H�� ���1��U����q�D�����H�� ���E1��+��r���fD��UH��ATSH��H���dH�%(H�E�1�H��tI���{���u3H�����IDŽ$�H�E�dH+%(u;H��[A\]���	�,�H���F�	�C�����{���{���������UH��AWAVI��AUA��ATE��SH��H��HH�u�L�}dH�%(H�E�1�H�E��E������H���H�����?[D�M����
H�5�H�}��z����SH�M�H�U�M��jD�M�H�u�H�}�E����ZY����L�M�D�E�M�����=9�sL��u(L�Ͼ/D�E�L�M��C-�L�M�D�E�H�HH��ID�1�H�}��L�M�H�z��u*�L�M�����H�E�L��H�E��I�H�E�H��tAdž���A�����t}��A�����{vnI���A����H��tZ�z���t:�	H�U��\*�H�}�胾	H�U��B�����z��H�U��z��H�U�H����Idž�DE��tcH����E��H�K-H�}�H��
H���HD�L+{M��1���z)��x+H�E�H�U�dH+%(��H�e�[A\A]A^A_]�H��uH��s��f�I�� ����@E��t�H�E�dH+%(uC�s(H�e�H�{-[A\A]A^A_]��I��L�E�H�}�H���_���D1��t������@��UH��AVAUATSH��H��dH�%(H�E�1�H�E������L���I��I��M����A�<$[tq�
H�5x�L������tYjH�U�L��A�jI��L��L���"�ZY��t4ǃ�H�E�H�U�dH+%(��H�e�[A\A]A^]�fD�����t>�������{v0L�������M��tA�|$���u+L����Hǃ�1��@L�� �,���@�	�'�L���&�	A�|$A�D$������A�|$�����f���UH��SH��H��H�?dH�%(H�E�1�H��tH;=�st�+�H�H�E�dH+%(uH�]����:�f.���UH��AWM��AVI��AUA��ATE��SH��H��HH�u�dH�%(H�E�1�H�E��E������H���H�����?[���
H�5��H�}������SH�M�H�U�E1�jH�u�M��H�}��I�ZY����L�M�D�E�M�����=ÿsL��u(L�Ͼ/D�E�L�M���(�L�M�D�E�H�HH��ID�1�H�}��L�M�H���%�L�M�����H�E�L��H�E����H�E�H��tAdž���f.�A�����t}��A�����{vnI���A����H��tZ�z���t:�	H�U���%�H�}���	H�U��B�����z��H�U��z��H�U�H���8�Idž�DE��tcH����E��H�K-H�}�H�rH�V�HD�L+{M��1���$��x+H�E�H�U�dH+%(��H�e�[A\A]A^A_]�H��uH�ts��f�I�� ����@E��t�H�E�dH+%(uC�s(H�e�H�{-[A\A]A^A_]�A�I��L�E�H�}�H����_���D1��j����t�@��UH��AUI��ATI���(SH��H��dH�%(H�E�1��
o	H����<�I�$H�L�hH��td��DH��H�zH;Z�rH�z1�H�H��u�H�Hf�H�P@H�@��u=H�E�dH+%(u5H��L��H��[A\A]]�����H�Hf�H�@@I�$I�L$���ff.����UH��H��dH�%(H�E�H�@H��tH�P�H9�s"H�@H��u�H�U�dH+%(u ���H9�sH�@��DH�@����%�D��UH��AVAUATSH�� H�_dH�%(H�E�1�H����I��L�m��@�L���؝��L�u�I�~H��tH;=Tst��I�FL���m	H��t8H�C�H��H�E��X���H��H�E�H�xI;|$u�H�}��=���H�}�I�D$�f�H�E�dH+%(u
H�� [A\A]A^]��O�ff.�@��UH��AWAVI��AUI��ATI��SH��L���dH�%(H�E�1�M����A�?[���
H�5ؙL���5���}�0�l	H��H����:�H�@L�+1�A�fHn�M��1�L��fl�L��CAVS�X�XZH�E�dH+%(u+H�e�H��[A\A]A^A_]�DL�� �a���@1����W����UH��AVAUL�oATI��SH��dH�%(H�E�H�GH�H�X�L�r�L9�u$�sH��L����
�I�VI�FH�J�L9�tTI��H�KfHn�fl�H�JH�H�{CH��tH;=Yst�
�H�CH�;H��t��G+t���P���DH�E�dH+%(uH��L��[A\A]A^]�M
��x����UH��H��L�dH�%(H�E�1�H�H��tZA��f�H��H�HL;@�rH�HE1�H�H��u�H�Vf�H�FF H�E��u3H�E�dH+%(u*�H��H���A����H�Vf�H�FF H�H�W�����ff.���UH��H��dH�%(H�E�H�@H��tH�P�H9�s"H�@H��u�H�U�dH+%(u ���H9�sH�@��DH�����U�D��UH��AVAUI��ATSH��H�_dH�%(H�E�1�H��u�@L��L������L�����H��t(H��L�s�I��蹠��H��M;eu�L��訠��I�E��f�H�E�dH+%(u
H��[A\A]A^]���f.�D��UH��AWAVAUATSH��H�����,���H�� ���dH�%(H�E�1������H��s��?L�,�H�����M��u��M�mM����I�u H�����u�I�MI�UI�EH�QH�
H��sH�
�sH��sH�BI�MI�UA�U8��,�����9��0I�U(H��H��t$I�U@IU0�
H��H)��e�H�� ���H)؉H�E�dH+%(�H���H��[A\A]A^A_]Ð�
�sL�%#s�fDL�-sI�UI�EfIn�M�u�fl�H�BH�I�E�I�U�AEH�H��tH�Pfo
d�I�u0I�} H)5��sAM���I�}�h	I�}�g	L����	�{�s���r�s��@
H�=j�s~
M9$$�^���1�H��1���'�A�ą��oH��0������!���Y�H��I��H����H����I�E H�����
��sE1�E��1�H��`���H��L�|
�I�U@�عI!ǺL����D��I�E0�J
�I�M0H����hI�E@H��������	Lc�H��1�I��N�$L9�reA�E81��H�������H�����H��I�E(��L��H����I�} �f	L����1����H�x��L9���L��
H)��0�H��u�L�������A�]8Hc�������������H�����H��I�E(�z���L�pA�H�H��L�����M��E��A��H������)�A9���H�xA��I��I�}�L9���L��
H)���H��u�H�����D��Mc�L�����J��H�
fsI�EH�[sH�AH�P�sI�MH�
EsI�MH�����H��I�EH��tL�hH�����H��s��sL�,�H��I�EH�����H�s�Z���D�5>�sH�ٿ1�H�K�1��"��t���DL�����D���L���f�A�E81��H�������H�����H��I�E(����1��
���f.�L������C����5��sH�ٿ1�H�ۺ�������	�f.�@��UH��H��dH�%(H�E�1��G��0��	��H�U�dH+%(u�����O	�ff.�@UA��I��H�
|��H��ATSL��`���H�Ӻ�L��H�� dH�%(H�E�1��*#�H�����L���;��ufo����H�E�dH+%(uH�� [A\]���ff.��UH��AWAVAUATSH��H��hdH�%(H�E�1�����H�G(�oO0L�oHH�U�H��PXL��H�E�M��%��I��H��t
������{L��p����Z��L��H��I���^��L��H�u���L�����T��_��L���[���E�foU�1�f�K@�C<H�E��C)�C(f�S*S,M���A��$���f�L�����H�E�dH+%(�H��h[A\A]A^A_]�fDH�u�H�=EtE1��-������{H/u��5]�sH�KH�1�H�Ͻ�B���o�����1��Ao�$�f�K@�C<)]�H�E��C)�C(f�K*)E�C,A��$��C���H�u�L���w���2���f��E�foe��C)f�K@�C<H�E�c,�C(1�f�C*E1�����f��{^��L���3Z���{H/����5�����ff.�@UH��ATI��SH��H��H�?dH�%(H�E�1��X	H�;1��C�	1�H�;���@�Ɖs��	H�;�C�N	HcS�s��+K�C�׃�)�9���H�H�|H��H��H��H�PH9�r2��u.H�x
�CH��H��J�< H�{ H�E�dH+%(t*���H���CH��L�H�{ H�E�dH+%(u�H��[A\]�n`	fDI�|$�CH�{ H�E�dH+%(u�H��[A\]�<`	ff.��UH��AVAUATSH��H��D�gdH�%(H�E�1�A����A��tCE��u^H�W(�C1�f�:f�B��~Jf�H�;D���	H�K(Ic�A��f�DQD;c|��%DH�G(�f��W�P�Wf�P�Wf�PH�E�dH+%(��H��[A\A]A^]��HcGH�W(�E1�H�?A�H��f�r1�H��f�
f�B�	A���6E��A�VH�C(D��AI�D��H�;A����Hc�	t�D����A��H�;�	A9�|��S�����fDUH��AWAVAUATSH��H�$H��8����I��I��L����L����dH�%(H�U�1������A���������H��H����A��1�V�L��H�߹���XZ1�H��1��x�A�ą����Ǻ�H����D��I���c�M����H��H�5ôBƄ-�����H�5'�H��H��H����HD���H�5��H��H��I��HD���H�5��H��I��HE�H���s�ƅ��H����H����H���cH�z�ژ���
H��H�����H��t�H���z�H9�HG�H����H�I�~H��I�H�L�I�L�L��H)�H)�H�H��H��H��rH��H��1�L�
L�H��H9�r�A�M����I�}�
1���A�M����I�|$�
1����H�����H���������1�H�U�dH+%(�gH�e�[A\A]A^A_]ÐA���1�H����L����H�����
�������H���F����A���8����T�fA�T��(���������5H�s1�H����1��M���
��������5 �s1�H����	��M�����������5��sH��1���������@H�5x�H���i�H����H����������A��T�A�T��t����5��sH�ٿ1�H������������������5o�s1�1�H���[�����d�@��UI��I�ɹ�H��H��pfo�dH�%(H�E�1�H�������H��FH��L��HDž�����������������&���H������HDž��������H��Dž������A��H�U�dH+%(u������UH��AWI��AVM��AUI��ATSH��H��hH�}�H��H��x���L��p���dH�%(H�E�1��Z�H�E�L)�L�`A��tJ�;DI��B�D �A��u�E1�H�M�H�U�H��I�E�����A�EA�FA�EB�D �E�fA�E����cH�E�I�}L��I�EH��x���H�4��A�V1�H��L���H�}�L��L��H��p����[������9H���+�I��H���E�E��L����H�����xu�x.L�xuA�t؀x.uA�.uA�t�@H���(�L��H�E���H�U�H�DH=�w�H�E��|�/t	�/f�L��H�����H�}�M��H��L��p���H��x���L���,����E���xH�E�L����e�H���M���@L����H�E�dH+%(uR�E�H��h[A\A]A^A_]Ë5��sH�ٿ1�H����s���E�����뺋5h�sH�
��1��Q�����Z��5H�sH�ٿ1�H����.���ff.����UH��AWAVAUI��ATSH��H��L�fdH�%(H�E�1�轆����t)1�H�U�dH+%(��H��[A\A]A^A_]�DL�������u�L���L�����u�L���@�����u�L��複����u�M�u H�SA��(�R��������=�r����HA�$
M�|$H1�fA�D$L��A��H�KI�UL��I�� �AfAD$I�EH)�fHn��AfHn�A�D$A��(fl�AD$H�P�!��H�s1�L���C�H�KH�SL��H�;������������(A�$M�|$(1�fA�D$L���H�KI�UL��I�� �AfAD$I�EH)�fHn��AfHn�A�D$A��(fl�AD$H�P���h����V��fD��Uf�H��AWAVAUA��ATM��SH��H��HH�}�H�M�dH�%(H�E�1��E����FM����E�pA�����D�u�E����D�sL�{�L����A�T$1�H�HH��I�<H�M���H�M�H�}�L��A�D$D�kH�ލDH�M�f�C�)�����ueH�E�dH+%(u^H��HD��[A\A]A^A_]�@H�V1�H�M�D��L�M�L�E��6�����u"D�u��K���f�D�4%�1���A�����������UH��AWAVAUATSH��8H�}�L�E�L�M�dH�%(H�E�1�H������2u&H�U�dH+%(��H��8[A\A]A^A_]�@A��A�QH��1�H��A��E1�H�ˆ�v��D�c1�H�CD�{L�{D��H��M�,� I��L��D��H����A�FI��H;Cr�H�U��H��H�M�H�}��Bf�E�f�f�C�������D���f�1��;������@��UH��AWAVAUATSH��H�$H��H�$H���Cr�EH����I��,�������L�����L��0�������dH�%(H�E�1��*�Dž(��H�����H��tH���J���(��H��0��H��t
D�pE���:��,��L������ L���� L��PPH��0��L�H(1���1�1�L��1����<��ZY����Hi�@B�L��M��A�$
M��H����H��@��H��H�����)��ƅ;��Hi�@��ʚ;H�H��H����f���;���dH��A�D$H1���<��A��f.�I�D$Hc�H��H	�H��E1�I�D$I9��U�H�J���t�PЃ�	vƍP����jI�T$��WH�H��H	�부� ��H���\	M�l$H�� ��A�D$H��
� H������9��H����Hi�@��ʚ;H�H��H)�H9����`H��0��A�T$@I�D$8�x������D@fA�D$��u����������������� fA�D$A�|$H�M���(����tH�����Hc�L���t����OL�����H��0��I�T$1�H�HH��I)T$H��PHH)�fA�T$�WI�|
H����H��0���GfAD$������=]�rA�D$��,��A�D$��1���H��P��fo^��H�A�D$L��HDžX������H��0��H����HDž`������H��P�����x�������H�����Dž��������Ѕ����� �������E1���<���!��H�E�dH+%(�H�e�D��[A\A]A^A_]�@� L������H����L��M�<�H�J�������H���"���f��P���wI�T$��7H�H��H	��A���f�E��uу�-u�H��1�A�H���fDI�D$Hc�H��H	�H��E1�I�D$L9�t1�H�Z��xT�PЃ�	v΍P���wVI�T$��WH�H��H	�����<��� L���M�H����L��M�<�H�Z��y�H��H���W�����P���wI�T$��7H�H��H	��a���H��E��������� ��A�D$@I9��b�H�A��r���-��L9���H�H���w���-�����L9����H�A��x�V��-��L9��SH�P���s�r��p���A�D$DL9��	�: H�J�B���1��I���I�D$ Hc�H��H	�I��1�I�D$ M9��vA�EI�U���Z�HЃ�	vōH����yI�L$ ��WH�H��H	��H��H�����A�L$@L9�������<��� L����H��~aM�<L��H�H���w���A�L$@L9�������<��� L��H�� ���_��H�� ��H����M�<L���h���L��ƅ;��H���a���A�L$@L9��������<��� L�����H��~�M�<L��H�P���s�����������<��� L��H�� �����H�� ��H���\L��M�<�H�A��x�!����r���H��H��������<��� L����H���M�<M���b����H���wPI�L$ ��7H�H��H	��1���H��ƅ;��H���p�����<��� L���-��H�����M�<L���������m����� �d���1�A��DH��Hc�H	�H��E1�I9�t-�H�J�������PЃ�	vԍP���w3��WH��H�H	��ȋ�<��� L����H���W���M�<L��뮍P���wa��7H��H�H	��ƅ;��L���r���A�D$HH��ƅ;���]����5�sL��1�H�q�A�����������������E���%�����:����A�L��A�\$(H��I��1�D��I���H��H�H	�L��1�M9�t)�L�`��xb�BЃ�	vڍB���w<�B�H��H�H	��͋�<��� L���� ����H��~1M�<�� ��L��멍B���w+�B�H��H�H	��L��M���s���L��ƅ;��M���a���L��A��L��I��E���L����� �C����X,1�H��H��ƅ ���7H�XH�H�…��8�HЃ�	����I�D$0ƅ ��H��H�TB�H��I�T$0I9�u���<��� L�����H���`���M�<L��뚋�<��� L����H���U���M�<L��H�X��� ��H��I9�u���fDH��0��D��,��1�H�i��5�sH�H(E��1����fA�L$A�|$Hƅ ���������A�D$H��A�D$K���H��1�L���"��)���A�L$D�pA�D$H�hA�D$K���A��������H��A�D$H����H�م�������
������L�����I�\$II���(L�`���x^tG��
tBH�SH��L)�H���/H�ӈC�L��M9�u͋�<��� L���]��H��~2M�<L���L��L������H��� ���L��L������1���L����L��ƅ;��L���������UH��AWAVAUATE��SH��L��H��HH�E�U H������L�E�u(L������H������������H��H��L������������dH�%(H�U�D��������������H������tH��������2uy������A9�uF������t=��������H��D��L������L������H������H������P���ZY����1�H�U�dH+%(��H�e�[A\A]A^A_]�@H������1�H��E1�E1�L��@����PH�ˆ��������D�cH�C�CH�CH������H�����H�����f�D���;���L��E��I��H�
��1����g�H�����L���x����H������fo����I��B8E�~M��L;{r�H������H��������fo��H������Ff������f�f�C1��H��CH��H��H�����������HDž�����������f���H������HDž������Dž(��������Ѕ��0���������y����E�~M��L;{����G����=��ff.�f�UH��AWAVAUATSH��H�$H��H�ED�e(D�}0H�] H��p�H�EI��H��@�H����H����D��d�H����D��O�D��N�dH�%(H�E�1�E���iH��t
D�SE������d�H��L����L�q����L��PL�K(1����H����1�L��H�����I��AXAY���9�'H�E1�I��H��H��x�H����H��h�fDH����H��h��
ƅ��J�<8H�����H����H��H�����8��f�ۉ�����AA^A�]Dž������������������IA�^I�NA�H��H�����W��H����A�U1�L�`I��J�<!�H��A�U����1�H����F�d"A�NH�� fE�fD�������H����H����� fnù�fo%��L��p�9�fn�f�~A�EDE�H������� fAn�f�F1�L�����H�fb�fb�L��H���fl�L��HDž������H����FH����Dž(��������A�҅��9H������H������2��A�UH����1�H�ˆ�%��H����E1�E1ۋ�����`��XH��D�ӉH�H�@�H��X�H��@�H����L��P�M������6���H����D����I��H�
�1������H����L������uH��X�fo���M��I��B,H����D�kL��L;hr�L��P�H���L�繭fo=�L������`�A�EL��f�f�F1��H�H���H����L��HDž������H�����FDž(�����f���������������f�H��p��Ѕ���1���L��L���H�H���fo5}�HDž������Dž(�����H����H����L��H����A�F�������f�H��p��Ѕ�u&����9�d���H��x�I��I9��(���L��x�1��H����H�H���@	L9�u�H��������H�E�dH+%(��H�e�[A\A]A^A_]�f���d�H������I�VL����L���������f��������
���������G�����O��:�����N�H����M��P��d�L��p�H��@�H�����U�ZY�����������fDL����H��p�D��H��I��L��������������������M��tH������2ug����9�d����E������H�E�dH+%(��A�Nj�d�L��p�I�ىEH��@�H����H�e�[A\A]A^A_]���L�����S1�L����L��H�ˆ�]�����E1�I�FH��H����A�N��d�H����H����H����A�NE1�L��M��E��f�D����2��D��d�L���I��H�
I�1����#��H����L���4���uH����fo���H��<H����A�]I��H;Xr�H����H�����H����foa�H�����Cf�f�F1��H��FH����H��HDž������f��������HDž�������������f�H��p�Dž(������Ѕ��%����������f�UH��AWAVAUATM��SH��X�ED�rH�}�H�u��]H�U�M�n �E�L��M�D�E�dH�%(H�E�1�� ��H���I��HI�����H�E�H���L������H�E�H����I�������H��H�����E�D�,���~H�u�Hc�L�u�@I�<��G��0��	wRH���
L�����H�U��:u8�U�H��H�M�A��H�u�A�L��R�U�RH�U��u��u��u�����H��0H��A9��H�u�H��1����H�}����H�}����L�����H�E�dH+%(uH�e؉�[A\A]A^A_]Ã�������뷃�뻃��@��UH��H��D�G(�OdH�%(H�E�1�H�WH�wH�L�O APD�G,APD�GH���)���H�E�dH+%(u�1���!��UH��AWAVAUATSH��H�$H��H����D��L�J(I��D����I��I��A�Ϻ��D����H����L���dH�%(H�E�1�H�������H����1�H����H�����������������D�����i��� �����D����9�N�Hc�H��H��������H����H���hH�����0����H����H���>����D���������fn��	H����H����H����H�4vH��H��H�fDL�)H��0L�q�L�a�D�y�D�Y�H�y�H9�u�1�E1�E1Ʌ�tVf~�LcʍpO�IH����I��H�H(J�|(M��1�D�AH��0�q�H9�u�H����B�t�Bt�9���H����A��A)�N�A�C�D�߃�	v5D��K�IM�j(N�$H��O�$dH��(I��M9��)I��,L9��H����K�IH��H�T(1�fDf~A�H(H��0��H���J�H9�u�L����H����L����M��I���DI��I��0L9��/1�L��H��L���k���t�A������I�>1�I���2��L9�u�H�������H�������Lc���1�L��I����t�H����H�H���8	I9�u�H��������H�E�dH+%(�3H�e�D��[A\A]A^A_]��H����fn�fn�fo	�fp�fAnh(fDp�fDoO�H�f��fp�D���fp�H�@fo�H��fs� H�@fo�fDo�H���f��fA��fo�fs� f��f��fp�fp�fb�fo�fA��fb�f։@���fo������f։p���fo�fj�fp��fDb�fo�fb�fD�Q�f�I�H9��q���D�ك�A�������Hc�L����H�<H��L�f~W(A�H(�O,�H9����Hc�)у�H�<H��M�:fA~Q(A�H(�A�I,9������I�L:0)�f~Q(A�@(�A,����A����������L��L��L������L����PD����j����A��XZ����f��TD��������D�������w������D���� ���A���������A���~���A����������UH��AWAVAUATSH��H�$H��H�$H��hdH�%(H�E�1�H������3H��u/H�U�dH+%(��H��h [A\A]A^A_]�f.�L����I��I�־H���L�����xRL�������H�50�I��H)�I�<���M��M��L��H��p��L��H��������a���1��Z����5�xsH�\��1�萲��������7��������UH��ATSH��H��0L���XdH�%(H�E�1��=�rH�U�H��RH�}�H���H�E�H��HH�u��4	H�E�H��tI1҃{�H�5���L���TRf�PH�U��X~��H�}؉�����H�E�dH+%(u)H��0��[A\]Ë5�ws������H���跱���������UH��AWAVAUE��ATSH��H��XD�qH�}�H�U�H�M�M�~ D�E�L��dH�%(H�E�1�����H����I��HI�����H�E�H���L�����H�E�H���eI������H��H���H�s�U�A��E1����)�M�H�E��U���A��D9{�
D��H���g�L�M�H�M�L��A���E�H�U�H�u�P�E�P�u��u����H�� A�ƅ��E�l$D��H����A9�t��C��~&E�l$D��H����A9��w���A��D9s݋E�L�M�L��H�M�H�U�P�E�H�u�PE�D$�u��u��r�H�� ���6���fDH�}����������H�}�����H�}�����L������H�E�dH+%(uH�e؉�[A\A]A^A_]�H�}�1�������봃�븃�뼃�����UH��H��dH�%(H�E�1�H��t �B��uH�E�dH+%(u&�1��fDH�E�dH+%(u
���E���D����_��ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�1�����ff.�f���UH��AWAVAUATSH��(H�}�L���XdH�%(H�E�1��=}�rH�H���H��HM����L��I��I���s��H�8I����A�|$H��j0	H��H����1�A�|$�M�L$0���=�r�D@f�CI�H���H���H�{(H�����PL����1����A�T$�H�H��H��D(I�Uf�CI�H�@H�C I�EH)�fHn�A�D$fHn�fl‰CCXZH�}�L��L��H���y��H��A�����E����H�E�dH+%(�H�}�H�e�L��L��[A\A]A^A_]�E%DH��H�{HH������PL����1�����A�T$L��H��H��
H��H��DHI�Uf�CI�H�@H�C I�EH)�fHn�A�D$fHnʺ�Cfl�C�Z��Y^�����5�rsH�Ƌ�1��ڬ��f.�A�����f.�H�E�dH+%(uH�e�D��[A\A]A^A_]����f.���UH��AWAVAUATI��SH��8H�}�H�U�H�M�dH�%(H�EȋF�@��Hc��*.	H����IcT$�II��f�XH�P��~JI�]E1�D��L���Y�D��L��I��H��tg��H�ߺL��H�A��H��H�C����E;|$|�H�}�H�M�1�L��H�E���L������H�E�dH+%(u@H��8��[A\A]A^A_]��+�f�A��H��H�C�H�C�E9|$�Z���뛻���|��ff.����Uf�H��AWAVL�}�I��AUI��L��ATI��SH��HdH�%(H�E�1�H�u��H�E�E�E����H��teH��H�@L��H�E�H�E��Jf�C���L��L��1�H��A��H��A�����H�E�dH+%(u$H��HD��[A\A]A^A_]�f.�A���������UH��AWI��AVI��AUI���PATI��SH��dH�%(H�E�1��6,	H����H���K�P1�f�CA�$L��L��fo�H�C H��H�CA�D$8CH�C(A�D$H�C0H�C8A�D$H�C@H�CHA��H��A�����H�E�dH+%(uH��D��[A\A]A^A_]�A�������ff.����Ufn�fn�1�fb�H��H��@�AodH�%(H�E�H�L0H�u�H�M�H�Mf�E�U�H�E�I�@H�E�A��H�U�dH+%(u���@����I�MUH��L��H��H�� dL�%(L�E�E1�H�u�H�u�H�U�1�L�M��H�U�dH+%(u������f.���UH��AUI��ATI��SH��dH�%(H�E�H��%H��H�H��H��H��H�H��H��@��HD�@��H�CHE�@��H�CHE�@��H�CHE�@��@H�CHE��H�CHE�@�ƀH�CHE��H�CHE؃�tCH�CH����HD��H�CHE�H�Ѓ�����H��H�H��H��H��8H�A�� tI���H�H�\�A��t	A�E\H�\A��tI���H�H�@H�\�A��tH��I�����A�� tI��H��H�TH��HE�H�CA��@HE�A���H�CHE�A��H�CHE�A��tH��I���utH�CA��HE�A�� H�CHE�A��@H�CHE�A���H�CHE�A��tI��PH�\H�E�dH+%(uXH��H��[A\A]]�fDI����Ln��H���w���I����4n��H�����H�SH��H��HD�����o��ff.�@��UH��H��dH�%(H�E�H�G8H�H�E�dH+%(u���*��f.���UH��H��AWAVAUI��ATI��SH�_H��dH�%(H�U�1��tH�Q H�_H�WA��tI�UH��H�S�A��tI�UH��H�S�I��A��tI�UH��H�S�A��tI�UH��H�S�A��@tI�U H��H�S�A��tI�U(H��H�S�A�ĀtE�uXH��L�s�A��tI�U0H��H�S�A��tdI��8H����H���H���tI��0H��H�s�M��@��H���
L�H����I��HH��H�C��A�� �~A���1A����A��t@I���L�sH���gH�I����(l��I���L��H��H��L����A�� tM��H��L�s�M���2A��@��A���tI�E`H��H�C�A��tI�E@H��H�C�A��t@I���L�sH����H�I����k��I��L��H��H��L�����A��tI�EhH��H�C�A�� tI���H��H�C�A��@tI�EpH��H�C�A���tI�ExH��H�C�A��ubH�E�dH+%(��H��1�[A\A]A^A_]�fDH�L���g����H�L������I��(H��H�s����@I��PI��XH�{H��������f�I���H��H�H�@L�4�L��L����������H��L��L��H���N�\���f�A�U\H��H�����I���I!�I	�L�s�H�����A�E\H����f�I���H��H�L�<�L��L��P���]���H���G����I�� H��L���&��J�3L�0H�X���fDH��H�H��H��������1�A��I)ِJ�H�KH�H��H�J�D�J�D�H��H)�H)���I�҃�r��1�A�Ӄ�O�<N�<9�r�H��A;�8|�����n��ff.���UH��H��H��dH�%(H�E�1�H��@��tH�BH�H�G@��tH�zH��H�x�@��@tH�z H��H�x���tH�z(H��H�x�@�ƀt�zXH��H�x���tH�R H��H�P�)�H�U�dH+%(u�����f���UH��AWAVAUATSH��xH�}�L�"H�u�H�M�dH�%(H�E�1�L9��L��1��H9�rA��$�H�M�$$H��L9�u�1�H��H�M��	�5*fsH�1y�����H�M��TH9�H�M�HF�H�<vH�u�H��H����!	I��H����H�U�M�,$A�EH�M�H��I�VH��H��M9�H�E��X��H��x���E1�1���D�E�M��E1�f�E�I��M��H��I9���M�$$I��M9�u�H��x���D�E�1�H�ʉ�H����H��E��D��I�NH�}�1�fA�FH�M�L��H�E���L���E����E�H�U�dH+%(��H��x[A\A]A^A_]ÐA��$����p���L��p���1�L�U�H��h����@f.�L��H�}�Hc@0I��H��H��H�L�H�H�BA;�$��H�E�I9�rA1��}�fEE�fE�1�H�M�L��fA�FH�}�H�E��Ѕ��1���H�}�H)�x���E1��E�I��$�M��H�}�I��H�4�M�I�u�M��H��tpHcP I�UHcP$I�U HcP(I�U(HcP,���4���L��H�}�Hc@0I��H��H��H�L�H�H�AA;�$�s6H�E��E�I9��u����E��6���@L�����������fDL��p���L�U��E�H��h�������DL��p���L�U�H��h������f�1��6���H��1�H��H������������H�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�E1��]���������UH��AWI��AVAUI��ATE��SH��H��8�ED�uH�M�L�E��E�dH�%(H�E�1��y��H�u�����I�}t>H�E�dH+%(�H�U�H��8E��E��H��L��[A\A]A^A_]��fDI�}u�I�}u�A�},uI�}��H��t�C����H�E�dH+%(��D�M�H�u�H��8A��E��H��L��[A\A]A^A_]����5�asH��z1��؛���5�as1�1�H�{�›���5�as1�1�H�A{講���5�as1�1�H�c{薛�������H�U�dH+%(uH��8[A\A]A^A_]�1����z��f.���UH��AWI��AVE��AUA��ATI��SH��H��(D�M�dH�%(H�E�1���������H�{tEH�E�dH+%(�H�k���H��(L��1�[E��A\E��L��A]A^A_]�(��H�;u�H�{u��{,uH�{��M��t
A�D$����H�E�dH+%(��D�M�H�5�L��1�H��(A��E��[A\A]A^A_]�R��5``sH�uy1��N����5L`s1�1�H��y�8����56`s1�1�H��y�"����5 `s1�1�H��y���������H�U�dH+%(uH��([A\A]A^A_]�1��������UH��AWAVI��AUI��ATSH��(H�}�H��HdH�%(H�E�1����I��I���I�T$0H��L�8H��H�U��d	H�ø�H��tKH�U��NH�{H�CI��Hf�SI�T$L�{�T��H�}�1�1�H��A��H�߉E����E�H�U�dH+%(uH��([A\A]A^A_]����f���UH��AWI��AVAUI���0ATI��SH��(dH�%(H�E�H���L�0�	H�ø�H��tD�A�@1�1�H�޸0L��L�s�C�Nf�CH�CA��H�߉E��S��E�H�U�dH+%(uH��([A\A]A^A_]��]��ff.�f���UH��AWAVI��AUI��ATSH��(H�}�H��dH�%(H�E�1��
��H�����I��I���I�T$0H��L�8H��H�U��	H�ø�H��tKH�U��NH�{H�CI��f�SI�T$L�{��R��H�}�1�1�H��A��H�߉E��k��E�H�U�dH+%(uH��([A\A]A^A_]��u��D��Uf�H��AWAVL�}�I��AUL��I��ATI��SH��HdH�%(H�E�1�H����E�H�E�H�E�E�胷��H��tqH��H�@L��H�E�H�E��Nf�CI��$�H�CH�H�C�v���L��1�1�H��A��H��A��莺�H�E�dH+%(uH��HD��[A\A]A^A_]�A����落���UH��AWAVAUATSH��8H�}�L�>H�u�H�U�dH�%(H�E�1�L9��:@A���M���L�,�M���L���	H��H���
�AoGL��L��@�AoO H�AoW0P(�Ao_@X8�AogP`H�Aoo`hX�Aowpph�Ao��xxI���H����CH�|�˶��@fD�cI����vOH��A������Y��5w[sH�lu�1��`���H�E�dH+%(uTH��8D��[A\A]A^A_]��H�}�1�1�H�E�H���H��A����E��u�M�?L9}�����E1��A���������UH��AWAVAUATSH��XH�}�H�dH�%(H�E�1�H9��I��I�ׄ����f�H���H����L�e�f�H�E��L��H�E�E�E����I��H����H�@A�NL��H�E�H�E�I�FfA�FH���H�I�F�յ��H�}�1�1�L��A��L��A�����E����H�I9��G���t�H��HH��t�8tH�}�L��H�����A�ą���
k�f.�@z����H����0L� �w	I��H����0L�`H�}�1���@f�PH��1��NH�@�@A��L��A���*��E���������@H����0L� �	H��H������@H�}�1�1��N�0L�ff�FH�FH�u��FA��H�}�A��赶�E���RH���H����L�e�f�H�E��L��H�E�E�E�����H��H���%H�@�NL��H�E�H�E�H�Ff�FH���H�u�H�H�F���H�}�1�1�H�u�A��H�}�A�����E����H�}�L��H������A�ą���H�I9�tY���t�H��HH��t�8tH�}�L��H������A�ą����}�f.�@���������|���@E1�H�E�dH+%(��H��XD��[A\A]A^A_]��A���5xWsH��q1�1��d����A���5ZWsH��q1�1��F���뗋5BWsH�_q1�1��.����|����5'WsH��q1�1������a������f���U��H��AWI��AVL�4�AUM���ATI��SH��(H�}�L��L�E�dH�%(H�E�1��	H�����Ao$H��L��L��@�AoL$H�AoT$ P(�Ao\$0X8�Aod$@`H�Aol$PhX�Aot$`ph�Ao|$pxxI��$�A�����H����CH�|�Z���@fD�kI����wH�}�H�E�1�1�H���A��H���ڳ�H�E�dH+%(uH��(D��[A\A]A^A_]�A�����ܶ�ff.����UH��AVAUATSH��H�$H��PdH�%(H�E�1����u)H�U�dH+%(��H��P[A\A]A^]�fDL����1�I��I��L���	L���H�H�����(L���H9�HG�H����������sx��������Cf����$H�� f����H������H�G@Dž��CH���$f����H����H��葻�H��1�L��L��A������fDL���L����A��O�T�N�T	�L����L)��I)ȃ���b�����1�A�Ƀ�O�O�
9�r��F���fDD���D������)�����E�D�fD�D�����fDD�����D����E�D�D�D�����ff.����UH��AWI��AVI��AUI��D��ATI��SH��XdH�%(H�E�1�E��tL��L��L��D�E������M������y��L��L��L�����I�t$(1�L��L������Å��1I�D$H�]�f�H��H�E�H�E�E�E�训��I��H����H�@A�$JH��H�E�H�E�fA�D$谮��1�1�L��L��A��L����ɰ�����P�	I��H�����K�P1�1�fA�D$A�L��L��fo��I�D$ I�D$A�G8AD$I�D$(A�GI�D$0I�D$8A�GI�D$@I�D$HA��L����6���xb1�H�E�dH+%(uiH��X��[A\A]A^A_]û��5)RsH�n�1�1��������5RsH�,e1�1����먻��5�QsH�(e1�1��ڋ��������Uf�H��AWAVI��AUATI��SH��hH�}�H��x���dH�%(H�E�1���ns)E�)E�H��GH��)E�H!�H������H�E�H���lL�e�I�� H���L��H�]��&�����=���H�E�L�-�1qH�E��_�H�E�1�H�}�H�@H�U�L�xH�u�f�P1��PH��x����Ѕ����S�L��Hc�������=�yLc�K��I�D��x!t?H�E�H�}�L�����uH�}��w����5�PsH��c�1��~����@�5vPs�ٿ1�H�*k�]����s����H�u��H�}�1�1�f�FH��x���H�F �P��H�}��E���E�H�U�dH+%(uH��h[A\A]A^A_]ø�����ff.���UH��H��AWAVI��AUI��ATI��SH��L��([dH�%(H�E�1�L���!�Å�x;L��L��L��L�����A��Å�xAH�E�dH+%(uMH����[A\A]A^A_]Ð�5^OsH�|b1�1��J�������5>Os1�1�D��H�$j�'�����0����UH��AWAVAUATSH��dH�%(H�E�1�H���H�}�E1�L�u�L�-dfL�=��f.�L��L�����H��H����L��H��������H�5�H���׽��tsH�5�\H���Ľ����H�5�aH��譽��u	A���H�5�H��葽��u
A���t���@H�5�H���q���u=A���T���@E1�H�E�dH+%(u&H��D��[A\A]A^A_]�@A���A����������UH��ATSH��H�$H��dH�%(H�E�1��(tH��H�?H��P�����t+1�H�U�dH+%(��H�Ġ[A\]�f.�H����t�L����L��L��`L������L����z����uGH�;L���G���t��~��H��8���5MsM��1�H��I��H�4h1����������R���H�
]`���t�:��8裺�H���5�LsM��1�1�H��g跆�����UH��AUATI��SH��(�w$H�dH�%(H�E�1���/�����H�������lj�����x{A�|$"t;H���H���I�D$H�E�dH+%(�H��(��[A\A]]�D�����E��t����A9�t�I�L$�5Ls1�1�H�Lg�����߻�������f.��+��H��P����������I�L$1��5�KsI��H�2_1�蘅����t#�5�Ks1�1���H�9��{����0���fDI�|$H�5�t�?���uȋ5YKsH��^1��G����I�L$�5>KsH��f1��,����?����2��f�UH��SH��H��dH�%(H�E�1��(t<H�1����B����x3�C1�H�U�dH+%(udH�]���f�������y��:D���H��`������8�—H�K�5�Js1�I��H�G^1��{���H�{�u	�������v��fD��UH��AUATSH��L�o8dH�%(H�E؋G@��x?HcЉ�H�RH�@H��H��M�d�I�\I)�@�{�(��H��H���	L9�u�H�E�dH+%(uH��L��[A\A]]鶧������UH��AWAVAUATSH��(�u�dH�%(H�E�1��!�E��BHc�I��A��H�<@H���b	I��H���Z�E�H��L�e�E��~xI�D�E�1�H�<]�H���6���y%�D蓾�I�Nj��u\L���-����tMH�;1����B����x̓E�H���E��C�E�9E�u��E�I�F0E1�M�n8A�F@�\A���A�ċM��A���t?HcЉ�H�RH�@H��H��M�t�I�\I)�@�{谧�H��H���	L9�u�L���W��H�E�dH+%(uTH��(D��[A\A]A^A_]�H�=�sA�+1�H�
\H�1��A����9���A���T���A������ff.�@��UH��AWAVAUATSH��H�$H��dH�%(H�E�H�G0H�����!I���H���3H�?�3��I��H���Dž,�E1�f.�L�����H���H��L�p�1�AVM�$H�����L��y�H�����H��0�H��苽�ZY��u���H�%�=�u��H�5f�L���_����w�����,�L������(�H�H�@H��H��H�� ��,��I��H����H�� �H��L�|�輠�I�H��H���V1�1����Å���A�GH��`�L��I�G��(�M����,����H�����L���`��M������,�M�|$8A�D$@1�H�E�dH+%(��H�e؉�[A\A]A^A_]Ã�,�M����L���
���,���x3Hc�,�M�n�H�@M�$�DA�|$���L��I����	M9�u�L��蕣��{���H�=sA�g1�H�
wYH����虥����J����H�=�sA�k1�H�
?YH�S��������\���������;����H�����UH��AVAUATSH��dH�%(H�E�1��!t}�G@I��1�L��@������`H��p���H��I�D$A9^@~JI�V8H�[L��L�$�A�|$�A���t͸����H�U�dH+%(uOH�Ġ[A\A]A^]�f�1���@H�=�sA��1�H�
OXH�c���q������e��D��UH��ATE1�SH��H��dH�%(H�E�1�H��(A��H���e�8-���C �C#H�����������{(���C!H�����1�H�{�H��W贴�����S(��uH�;�������xH���x���A�ą�tt�C(��uH�;�2q��H�E�dH+%(�RH�ĠD��[A\]Àx�J����{#���{(H�F	H�5k�D��HD����H�CH����C E1����C!H�f�H�����H�CH����H�E�dH+%(��H�ĠH��[A\]���DD�c�C �fDH��P���D���!���u��h���%�=�1���H��C �C#H���o���H��kH��`���@H�;H��P���豸���9�����h���%�=@���C!�H���fDA���������(��A�����D�c�C#������UH��AVAUATI��SH��dH�%(H�E�1��!umI�|$��A�|$#t3H�E�dH+%(��I�|$H��[A\A]A^]���f.�H�E�dH+%(uoA�|$H��[A\A]A^]鋠��G@L�w8��x=HcЉ�H�RH�@H��H��M�l�I�I)��{�P��H��H���'�L9�u�L�����=������ff.�f���UH��ATI��H��SH��H��dH�%(H�E�1�A�|$#tQI�L$�H�����H��u!H��H�U�dH+%(uJH��[A\]�fDI�|$����H���fDH�E�dH+%(uA�D$H��[A\��]�f��h�����UH��H��dH�%(H�E�1�H�E�dH+%(u	�����(�����UH��H��H��SH��H��dH�%(H�U�1Ҁx#t5H�H�H�����H��H�����HD�H�U�dH+%(u'H�]���H�U�dH+%(u�@H��H�]�ɉ��O�蚠�f.���UH��AVAUATSH��dH�%(H�E�1��(�$M��A��H�H��I��I��H��L��������I�4$H�;�:���u6D�cE��tSH�E�dH+%(��H��D��[A\A]A^]�f.�M�$H�H��R1��5�>s1���x��D�cE��u�D���ҝ�H���Z���A�ą�x��{1�L����H���tD�c�z�����۳�8A���A��L��A�܋5d>sI��H�mR1��Ox���=���f.�A���(���DA��������0����UH��H��H�WdH�%(H�E�1�H�0t&HcO@��~H�G8H�IH��H��f�HH��H9�u�H�E�dH+%(u�H����˞�ff.���UH��ATSH��dH�%(H�E�1��!t\I��H��L�L��QH������H��L������x1H�H9�s*H�E�dH+%(u8H��L��[A\]閝�fDH�E�dH+%(uH�������[A\]����ff.���UH��ATSH��dH�%(H�E�1��m��H��tkH��L�%QfDH���`��H��t#H�x�	L���
���t�A��	fDE1�H��蝤�H�E�dH+%(uH��D��[A\]��}��E1������UH��H��dH�%(H�E�1��!t\H�H�qP�H��X�������x=H��X���H��`����j���H��X�����uH�U�dH+%(u��@H����1���������UH��H��dH�%(H�E�1��!tlH�A��H��X���H��O�~���xJH��X���H��`����ױ��H��X�����uH�U�dH+%(u��f�H���(���1����G�����UH�5)H��ATSH��dH�%(H�E�1��Ʊ�H��tQH�}�H���H�þE1��5��H��vH�}��&��A��H���K��H�E�dH+%(uH��D��[A\]�E1���趛�fD��U1�H��H��D�FH+~dH�%(H�E�1�H���I��H��H��1�H��H��I��H�H�U�dH+%(u���X�����UH��H��H��H��dH�%(H�E�1��~!tH�FH)�H#VH��H������wH��H��H!�H��H��H��HWH��H�H�U�dH+%(u���ښ�f.���UH��H��H���O�'dH�%(H�U�1��
���to��P4�o@@�oHP�V�P2fl�f�H�PXFH�V�P(�����V �P(�����V!��ʋH9�u���u��~ ���H�U�dH+%(u"�Ë59sH��T�1��s�������������UH��AWAVAUATSH��H�$H��dH�%(H�E�1�L����I��I��L���	�H�H�O8H����M���+I��A�@I�վ'�f.������A�X(A�H4E�`2�A~@@���M�XPM�PX���������A�@9�u��u�L��X���d�L��p�L��x�fօh������5�7sH��S�1���q����d�1�L��L��X�����L���~�h�L��p�H����L����H��x�L����L����ƅ��fօ��A��H�U�dH+%(u;H�Ĉ[A\A]A^A_]�D1��֋5Z7sH�S�1��Cq�������G�����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���
��ff.�f���UH�SKH��AVAUI���ATSH��H��H�OL��dH�%(H�E�1���H�K�L��Lc�H�$K1�裖�H�K�L��Lc�H�!K1�膖�M�Lc�M�f�{ w&H�E�dH+%(��H��L��[A\A]A^]�H�K H��JL��1���6��H�K(�L��A��H��J1����Ic��K0L��H��H�1�I�H��J����K1�L��Lc�H��J1��ו�M�Lc�M��S����Ė�@U�H��AWAVH������L������AUATS�����H��8dH�%(H�E�1�HDž����HDž0����H�Dž��������� �&��1҅�I�A�ֿ*A�D���A�����L��1��̓�I�ʼnDž��G���?�b��1ۋI�ă�
t����������H��߾�H����E1�D��ڿ*1�A�����L���j��E�,$���������� ���1�A��
t�A����A��
�����������%As���������H�U�dH+%(�H��8[A\A]A^A_]���@s���[�����H��@������������C��������H�=wsI��H�P1������@s������������1��d���@���������I��E��������������Ē��2���f.�H��@�����D��覀H�=�sD��H��OI���1��l���@s����X���������UH��H��dH�%(H�E�1��=�?stH�e�qH�U�dH+%(u5��@�K�����~H�@�q��?s���H�%�q1����ܓ�f.�f���U�hH��H��dH�%(H�E�1��{�H��t+H�P(�@ f�H�P(H�PHH�@@H�PHH�PP@H�U�dH+%(u���e��D��UH��AUI��ATL�gHSH��H�WHdH�%(H�E�1�H�H�����H�����I9�t7�H��HH�PH��Տ�H��H��HH��HH�����L9�u�H�E�dH+%(uH��L��[A\A]]闏��’�f���UH��AWI��AVI��AUATI��SH��8dH�%(H�E�1�L9���M��LE�H���fH�^@H�N@H��u�I9�s%H�CL�kH��t%H��H�C�L9�u�L;s�� r�H�CL�kH��u�I�GXI;G`��I�PH��HL�@��f�H��M�GXH��L�<H�|(I�71�M��LE�M�gH��I�GM�wA�W I�G@I�_(AG0I�}���H�E�dH+%(�\H��8L��[A\A]A^A_]�fD�HH�u�H�M��U��K�H��H���L��HI�GPI�WHH�u�fHn�M�GPH�M�fHn��U�fl��HL�I�GXI�G`�����L�{��\���H�GXH;G`sdH�OPH��HH�p��H��I�wX1�H��M��LE�L�<H�D(I�M�gM�wI�GA�W I�G(I�G@���I���x����H�U��l��U�H��H��t<H��HI�GPI�HfHn�I�wPfHn�fl��HH�0I�GXI�G`�R���E1�����G�����UH��H��dH�%(H�E�1�H�E�dH+%(u�1�龌��	��f���UH��H��dH�%(H�E�1�H�E�dH+%(u��p���ˏ�ff.���UH��H��dH�%(H�E�1��=��qtH�E�dH+%(u"�1��f�H�E�dH+%(u��+���f��fD��UH��H��dH�%(H�E�1��=n�qtH�E�dH+%(u"�1��f�H�E�dH+%(u��;�����fD��UH��H��dH�%(H�E�1��=�qtH�E�dH+%(u"�1��f�H�E�dH+%(u��ۥ�覎�fD��UH��H��dH�%(H�E�1��=��qtH�E�dH+%(u"�1��f�H�E�dH+%(u��{���F��fDUH��f�H��H��pL�PHdH�4%(H�u�1�H�0E�fHn�H�<�@PH�4�)E�H�~8H�}�H�~H�M�H�H H+NH�}�H�M�H�H(H�@0H+F(H+N �~@H�E�H�F0H�M�H�E�H�FL�E�H�E�tX����E�E��t�}�Ȁ~Bt�E�H��1�H�}�H��HD�I�RA�RH�U�dH+%(u��D�����B��f�UH��AWA��AVA��AUE��ATI��SH��8H�U�H���dH�%(H�E�1�H����D�G�SXE��t4���4H�;tCH�E�dH+%(�JH��8H��[A\A]A^A_]Ð���u�������/H�;u�E����E���QI�$H����L�`@M����I��$HX��B��I��I��$�XH����H�C8H�5��L������u�C\H�E�H�CH�E���D�OE�����x�輛�H��H���pA�D�AXH��H�M�躈�H�M�A�t$I��$�H�˅����A�T$���E����H��D;qX�����Mc�L��H��L)�H�����D�G�������� кulA�D�Ǿx�U�D�E����D�E��U�H��H����H���J�����H��H��D�E�H��H��H)�H���E��D�E�H������f�1�L��Ic�H�� A����uKH�ο�H��0�B�H��H�C8H�E�H�CH����DH���������I��I��8��H��H��<u��H��H��H��>u��H��H��H��?)���H��A��9����H�ل����������f.�D��H�@H�<���H�C`H����D�kh���fDH�CL��K�<�H���X��H��tcH�L�{�M����H�����<���DL���X��I��$�X�e����x��U��V��H��H��t�U�A��L���1����脉�@UH��AVAUL��p���ATI��SH��H��pdH�%(H�E�1�H�~H���DH��H�3f�H�S@H�<�E�fIn�H�KHH�4�CPH�CH�~8)�p���H�}�H�~H�U�H�S H+VH�}�H�U�H�S(H+V H�U�H�S0H+V(�~@H�U�H�V0����~@H�U�H�VH�E�H�U�҃��~B�U�t�}�H�QH��H��u1�L��QA�ƅ�u3H�CH���6���E1�H�E�dH+%(uUH��pD��[A\A]A^]�@�5>'sH�V<1�1��*a��H�C�H�F`H�F�FlH��t�H���
��f.�UH��AVI��AUI��ATI��SH��H��pdH�%(H�E�1�I�FH����I�H��H�L��y ��H��f�I�NHH�4�E�fIn�H�4�AFPI�FH�V8)�p���H�U�H�VL�e�H�U�I�V H+VH�U�I�V(H+V H�U�I�V0H+V(�~@H�U�H�V0����~@H�U�H�VH�]�H�U�҃��~B�U�t�}�H�QH��tCH��H��p����Q���'���DH�U�dH+%(u/H��p[A\A]A^]�@1���@1�H��p����Q�������赆�D��UH��AWAVE1�AUATSH��H��X���L���dH�%(H�E�1�M���9A�EX���-M��E1�H��`���fDI�H�UDI�GH���=H��f�I�W@M�GHI�GH�<�E��~�X���AGP)�`���I�7H�4�H�~8H��p���H�~H�U�H��x���I�W H+VH�U�I�W(H+V H�U�I�W0H+V(�~@H�U�H�V0����~@H�U�H�VH�E�H�U�҃��~B�U�t�}�I�PH��toH��H��A�P���,����5Z$sA��H�o91�1��C^��I�GA�EXA��I��xA9����H�E�dH+%(uYH�ĈD��[A\A]A^A_]�f�1�H��A�P��u�I�GH������A�EX�I�W`I�GA�GlH��t�H���Ʉ�f���UH��AWAVE��AUM��ATSH��8L�MD�UdH�%(H�E�1�D�E D�](H���-I�ϋOH���A�ԅ����W������I�H��t ;CXsH�H��H��H)�H��H�;���A��1�D�]�L�M�D�U�D�E�����D�E�D�U�H��L�M�D�]�H���kL�HD�XpE������Cl�ShD��H�s`��D�@�������ClH�@H��D���
H�A ��L�y��
CpL�i	���
�A H�H9�s2H��H��)�H���G���H�CL9�t
H����L�KE���x���H�{H��E����A����A����H�CH��H�ո���H��� �H�3H��H�4H��HI9��0H��u�H��tnH�H��H�T��
H�CH��HH��tSH���:u��H�H��D�E�D�U�L�M��,���D�E�D�U�L�M��6���M��tE��M�M9���E1�DH�E�dH+%(��H��8D��[A\A]A^A_]�A������A��t�M��t�H�CH��H�ո���DH��t�H�H��H�H��HI9�u�H�C끐A��	H�SH�;E1�A��H;St,H��H��H��D�`AH�SL�0�T���@H�SH������L��K�4�H���{�H��H��t3H�H�SL�{�莁�5| s1�1�A��H�=�bZ������5[ sH�(=1�A���CZ��H�;1��a���f���UH��ATSH��dH�%(H�E�1�H��tf�OL���H�Ӆ�u<�W��u5��H�M��tDA;t$Xs=Hc�H��H��H)�M�$�I�<$u�#f.�M��tI�D$H9�t
H��u$I�\$H�E�dH+%(uH��[A\]��L��������艀�f���UH��AWAVAUATSH��xL���dH�%(H�E�1�M���\A�FXH�����:M��E1�L��`���I�H�uDI�GH����H��f�I�W@M�GHI�GH�<�E�fHn�AGP)�`���I�7H�4�H�~8H��p���H�~H�U�H��x���I�W H+VH�U�I�W(H+V H�U�I�W0H+V(�~@H�U�H�V0����~@H�U�H�VH�E�H�U�҃��~B�U�t�}�I�PH����H��L��A�P���+����59sH�Q31�1��%X��I�GL��A����I�`I��x��E;nX����L���L����{�Hǃ�H�E�dH+%(uZH��x[A\A]A^A_]�f�1�L��A�P��������o���f.�I�G`I�GA�GlH���f���H��Z����~�f���UI��H��AUATSH��H��dH�%(H�U�1�H���Q�WL�������G���1���I�M���$A;D$X�H�H��H��H)�M�$�I�<$��1�M9��H����I�C���I�����M�CfDH����M�D$��L�k�K��H�4Ÿ����IDI�$H�<0L9�H�H%����H���L9�tL9�s'I�D�H��I�|�H��H��H��HH9�sI��I9�s�I�H�E�dH+%(��H��[A\A]]�fDM9�M�1�I����I�€H��v�M�SM�CM���6����@1�M9�r9H��v�I�C����M�C��H��v�I�C����I�€���M�C��f�H���_���I�C���M�C��|���UI��I��H��ATSH��dH�%(H�U�1�H�����WH��������G����1���H�H���V;qX�MHc�H��H��H)�H��H�9�21�M9��GI��v^1�H�����H�YH��t7L�!H�۹I�tԸH�L9�r~I9�u@��utH��H��HH9�s��I�B�M�BI�H�E�dH+%(�H��[A\]�@M9����M9�H�1�H%����H���I��v�H���g����DM��t�H9�r�H��1�H)�H��I�4�M�c��L9�s�I��H�>L9�H�H%����H���L9�tL9��d���I�D�H��H��I�|�H��HH��H9�s��@���1�M9�r9H�����I������� ���I�������H��������DH����I����������z�D��UH��AVAUATSH��H��dH�%(H�E�1�H���"�WL�����ut�G��um1���H�M����A;t$X��Hc�H��H��H)�M�$�I�<$��M�l$`H�I�EH��u;�H�E�dH+%(��H��[A\A]A^]�H�M��t�M�l$`I�EH��t�9�A�T$lH�{Gȉ�H�A�D$h)�9�G���L�4@��H�@I��I�t�L���s�A�D$hI9E�{���A�D$lJ�|3I�uH�@H��H�E�dH+%(u"H��[A\A]A^]�es�DH��4����/y�ff.�@��UH��H��AWAVAUI��ATSH��8dH�%(H�U�1�H����Hc��΋HH������~�@��uw1���HH�H����;zX��H��H��H)�H��H�:��L�R`I�EI�H�E�H��uJDH�E�dH+%(��H��8[A\A]A^A_]�fDI�EH��t�L�R`I�H�E�H��t��Bl��@��H�@M�|��BhH�E�H�@I�\�I�EI9�A��A!�M9���L��1�E1�E1�E���ZL�U�L9	rUH�yI��L9�A��H��@��A �u;H��9�A��D��H9��E���E��uL;Ar�M9r�f��o��I��E��H��@�H�yH�x�멐E���M��1�1��0fDI�xH����L9�@��@ �uI��9�@��I9�s3@��t.��t��Ao��H��I��H�I�H�H�H�9�D��@��I9�r�L�u�L9u�rlM�BM9�A��A �u)�Z@I�xL9���H��@��@ �uI��M9�s79�s3��t��Ao��H��X�I�HH�H�D����@L�U�H�M�H9M�s��I�E����I�JL9�A��A �t�E��uM��t@�3@�o��I��H��P�H�yH�x�D��H��L9�s�9�s�@��u�L;ArM9s�L9	r�L�YI��M��@��M9�A��D �t��DI�E�k���1�1�������u�f.���UH��AUI���ATI��SH��dH�%(H�E�1��p�H��tKH�����H�H��t+L�kL�cH�E�dH+%(u(H��H��[A\A]]�fDH���(r��1����Gu����UH��SH��dH�%(H�E�1�H��t/H��H�?��H�E�dH+%(u*H��H�]����q��H�E�dH+%(uH�]�����t�fD��UH��AWI��AVI��AUM��ATI��SH��H�UH��P���L��X���A�t$XdH�%(H�E�1�H��tQ�OH������OD�_E���B��I�H��t(;CXs#H�H��H��H)�H��H�;�"f�E1��L�����H��H����D�H\L�xPA���H�K�@\H���fDH�CHM�<$H�8M���LM�|$M����H��X���H�PL�C8L��H��D��H������M�\$H��M��H���
H�CH;CH�;D��H����	H�HH��A�H�4�H�{(H�C0H�KL�FL�C L�>L�nL�FH�~ H�F(H�V8fD�V@�FBH�F0�`f�H�����H�{H��D�K\H�CPA���jI9�tA�FA9F�OH�KH����L�C H�{(H�C0M�\$I|$HE��$�I��ID$PL�C H�{(H�C0L�[@A���YH�CHD��H���H�8I�$H���I�t$H���E��$�I�L9�L��@�����H��X���L�H�PH��H��I��L�C8H�@�H���k��M�d$I��H����H�CH;CH�;L��@���D��H�����H�HH��A��	H�KH�K H��A��L�H�HH�K(L�`H�H H�K0L�hH�H(L�p8�@@D�xA�@BH�@0A��u5H��X���H�@H��t%H��P���H;BuH��X���H�@H9B(t�C\1�H�U�dH+%(�<H�ĸ[A\A]A^A_]�A����M�T$M����M�<$M��t�A���EH���;H��L�L�I��K�t�L;��H�Q��~BH���XH�I���p���L;���xB��L��H���L��`���I��L��@���I��L�����f�I�T$I�L$HH��E��~�H���AD$P)�`���I�$H�4�H�F8H��p���H�FH�]�H��x���I�D$ H+FH�E�I�D$(H+F H�E�I�D$0H+F(�~@H�E�H�F0҃��~@H�E�H�FL�m�H�E�����~B�E�t�U�H��H�QL���Q���I�L$H�Q�I9��2���I��L��L��H���E1�H�SM��L��H��L��L��@����V��1��C\���@A���CA����A�����H��X���H��P���H�PH9W����H������H�zH9x(�����H�;H��L�C8I�L$H��H�p�H�CHH�8�E��M�|$I��H���p	H�CH�SH�;H9���
H�PH��1�H�SH�S H��H�H�PH�S(L�xH�P H�S0L�hH�P(L�p8f�p@H�@0�@B1��$���@H��P���H�P����A��P�����H�E�dH+%(�:H�ĸL��H��L��[L��A\A]A^A_]�1��H�������L�H��I���x������H�Q�H�SH�E�dH+%(��H�ĸM��H��L��[E1�A\L��A]A^A_]���f�H��P���H�@I��H����L�H����H��H�I�tѸH�Q�H��L;������~B�����H�{H��E1�M��L��H��L���&��fD�����������M�\$M�<$M�T$H��P���L�H�H��X���H�@H��@���H�CHH�H��X���H�C8H��H���I9��tI9��kL��L��H��L��L��(���L��0���L��8���������U���H�CL��8���L��0���L��(���H����H�H��H��L�b�H��P���H�RI9T$��L��H���H��@���L��L��H��X���L��0���L��8���L��P������I��H����H�CH;CH�;L��P���L��8���L��0�����H�PH��L��L��H�SH�S H��L�D��GH�PH�S(L�XL��H���H�P H�S0L�hH��X���H�P(L��L�`8fD�P@�@BH�@0L��P�������I��H���H�SH;SH�;D�iGL��P�����H�K H��H��H�HH�K(L�8H�H H�K0L�XL�hH�H(L�`8fD�P@�@BH�@0H�SH�E�dH+%(�"����k�@D�CXH��L��H��@���D��H����s�H�����H�{`���H�{H��1�H��H�H)�H�Cp��x���H�D��H���A�t$XH��@���D�CX�n���fDH��L��D��H�����������L�{PD��H������fDH��D��0���H�4�L��8���H��H��@���H��H����d�H��H����H��H���M�\$H�D��0���H�CH�KL��8���H��@������H��HH���������DH���j���H�H��u
L;h�W���H��L�C81�H�t��H�CH1�H�8����I�L$E��$�I��M<$H���H�SH�;H;S��H�BA�H�CH��H�S H��H�PH�S(L�8H�P H�S0H�HL�hH�P(L�p8fD�@@�@BH�@01����H��D��8���H�4�H��H���H���Nc�H��H���nH��H���H�D��8���H�CH�KL��@�������DL��L��H���L��@����b���f�I�Q8H;B��M;u
1�A�yB����I���`����H�CH����L�#H��I��L�b�A�|$ tH��H���I9��YL������H�CHH��P���L� H�F8L�pH��X���L�hM���iI�~-�H�5;L��8���L��@���L��H����@f�L��H���L��@�����L��8���H��P����LM9��H��1�H�K�L���L��H��X���K�4�H����a�H��H���	H�SH�L�cH��X������L��H��X���I��H9P���H��X���L��H���L��L��8���H��@���L��P���H���q��L��P���L��8���H��I����H�CH�;H;C��H�PH��H��H�SL�L�XA�L�hH�S H�PH�S(H�P H�S0L�p8H�P(fD�X@�@BH�@01��I���K�t�L�C8L��L��L������H���
H�SH�H��H��H�B�1�����H��uMH�CE1�1�M��L��H��L��L��8���L��P�����������H�{L��P���L��8�������L��H���H��@���L��L��H��X���L��P����=��I��H��tqH�CH;CH�;L��P�����H�PH��A�H�SH�S H��H�H�PH�S(L�XH�P H�S0L�hH�P(L�p8fD�P@H�@0�@B1������H��L��0���H�4�L��8���H��L��@���H��P����_�H��H��t�H��P���H�L��0���H�CH�SL��8���L��@�������H�CE1�M��1�L��H��L��������L��L��H��L��L��(���L��0���L��8����������]�H�CH��P���L��8���L��0���H��H�RL��(����%���Hk�HHL�a������H�A�L��H�CI��K�D�H�@H�������I9������H��X���I�UH9P(�����H��1�H�K���L��Ik�H�q^�H��H�������H�H�CL�c�%���H��X���L��H���L��L��P���H��@���H�����I��H���N���L�cL9cH�;L��P�����H�CE1�H�PHk�HH�SH�L�8���H��Hk�HH��X�����]�H��H�������H��X���H�D�S?L��P���H�SH�S���L��L��P���Ik�HL��X����]�H��H�������H�L��P���H�CL��X���L�c����L��L��X���Ik�H�D]�H��H���d���H�L��X���L�cH�C��I��L��X���Ik�H�
]�H��H���*���H�L��X���L�c���ff.���UH��H��dH�%(H�E�1�H��t`�OH�����t"H��tMH�@H�U�dH+%(u>����W��u�1҅�H�H��t;pXsHc�H��H��H)�H��H�8u��1���b����UH��AWAVAUATSH��(�u�dH�%(H�E�1�����Hc�I��I��H�����L�$�H��f.�H�H9�HG�H9�HB�H��I9�u�H)�H�E�H��H��H��vH��$I�$I�$H��H)�H��H�
H��H�E�E1�@I�1ҋu�H�=	�pI��H)�D)�H��Hc�H�u�H��"H��Ic�1�L��̂A�M9�u�H�E�dH+%(uH��(D��[A\A]A^A_]�E1�����`�fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�1���`�f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ������j`�f.���U1�H�BH��H���59�rdH�%(H�E�1��!9��H�E�dH+%(uɸ������`�fD��UH��H��dH�%(H�E�1�H�E�dH+%(u����_�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u���_�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u���__�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u���_�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u����^�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u���^�f.�DUH��AWAVAUI���ATA��SH�Ӊ�H�5�H��(dH�%(H�E�1��As�I�ExH����f��H*�H�CH����f���H*��^�L��H�������Y�5�������R'���������H��H��H�_��E����L�%_H�ٿ1�L�5�NL��L���r�L��L��H�
\1�M�e�r�M�}L������M9�tCDL��1ɺL�����L��H��I��H��1��H����q�M�?M9�u�H�E�dH+%(��H��([A\A]A^A_]�DL�%�H��M�u1�L����q�L��1�H����q�M�eM9�t�L������L�=ofDL��1ɺL������L���H��H��1��Q~H���9q�M�$$M9�u��I���H�ƒ�f��H��H	��H*��X��E���f.�H�ƒ�f�H��H	��H*��X������=\�ff.�f�UH��AWI��H�5�AVI���AUATM��SH��H��8dH�%(H�E�1���p�I�FxH����f��H*�H�CH���f���H*��^�L��H�-�YV3��������$��������H��H������H����H�������&}I�GxH����f��H*�I�D$H����f���H*��^�L��L������I���Y�2�������r$��H�ھL��������H���H���|H��L��H������1���o�H�޿1�H�
�H���o�M�.I�_M9���I��L9���H������H������H������H�������f.�L9�tfH������L��1ɺ���H��1ɺH������I���l��L��L������I��H��1�L����{L���n�M�mH�M9�u�H�E�dH+%(��H��8[A\A]A^A_]�H�ƒ�f�H��H	�H�C�H*��X�H�������H�ƒ�f��H��H	��H*��X����@H�ƒ�f��H��H	��H*��X��A���f.�H�ƒ�f�H��H	��H*��X������]Y�ff.�f���UH��AVAUI��ATSH��LcgL�7dH�%(H�E�1�E��~ I��L��M�DH��H�� �L9�u�L����U�H�E�dH+%(uH��L��[A\A]A^]�U���X�ff.�@��UH��AWAVAUA��ATSH��8H�}�D�w�dH�%(H�E�1�D�u��S�H����Ic޾ I��H���h�H��H����E��~JH�E�H��Mc�I��H�E�HþL����g�I�$H���gE�l$I�� A�D$��I9�u�H�}��E�I�?I��A�GH�E�L�0L9���I��h1�H������M���M����fDI�����H��H��tt@A�D$M�$L�_�A;D$��I�L�Bx����I�JE1ɺ@H�1H�vxL9�sI��Lcʃ�H��9�u�L;G8sI��O�
��H��H��u�L����I��H���d���H��I�� ����I�D$�A���M�6A�D$�L9u�����H�E�dH+%(ucH��8L��[A\A]A^A_]ÐE1��HcЃ�H��M�A�D$�s���L�e�L�m�L��I�� 蟱I9�u�L���oS�E1��L���bS����V�ff.���UH��H��HcWdH�%(H�E�H���~,H��H��H�� H9�t9pu�H�U�dH+%(u�Ð1����'V����UH��AWAVAUATSH��(H�}��WdH�%(H�E�1����}I��E1��H�E�L��H��HA�GI�օ�~WE1��f�I��E9g~'L��I�>H��IH�3�����t�H�I�FI�H�CH�E�A�U�@9�}I���f.�H�E�dH+%(uH��([A\A]A^A_]��MU�ff.�f���UH��AVE1�AUI��H�=�	ATE1�SH��H��dH�%(H�E�1��i�A�M��(�F@H�8A��L��I��D��I�����A�MD9�~ I�UL��H��H�H�pH��u�I��D9��H�=�E1�E1��Di�A�M��~I�UL��H��H�H�xt_I��D9��H�=�E1�E1��i�S��~H�L��H��H�H�xtQI��D9��H�E�dH+%(ubH��[A\A]A^]�@H�8A��1�L��D��I�����A�MD9��g���냐H�8A��H�ڹD��I���U����SD9��t������S�f�UI��H��H��dH�%(H�E�1�H����+t+��-���� t}1�H�U�dH+%(����fDL�HH��L��H��Q���v'f��� ��H��I��H���Q���w��a���	I�AH��t���f.�H����f.�L�HH��L��H��Q���v#f��� u+H��I��H���Q���w��a���A	I�A�����������R���UH��AVI��AUATI��SH��H��pdH�%(H�E�1��yt�>Gt�9t�;	t-1�H�U�dH+%(��H��p[A\A]A^]��L��p���I��$([H��L���fp����u�H�}�t�H�M�1�L��L��I��$0[H)�L�P�@�Nf��/v3H�E�dH+%(u.H��0[H�H��1�H�@H��p[A\A]A^]�����F����Q�ff.��UH��AVAUI��ATI��SH��H�dH�%(H�E�1������H�5��H���4X�H�I�$�8#t(1�H�U�dH+%(��H��[A\A]A^]�fDH�XI�$�P��߀�GuH��I�$A�E�f.��Ke�1�H�u�H���I����J�H��A���u*H�E�I9$t0H�����w'I�$A�U�b���f.����S���f�����@����P�UH��AWI��AVI��AUL�-��ATL��I��SH��(H�M�H�H��dH�%(H�E�1��W�H�I�$���0��	wtM��tG�d�H�u�1�H���I���j�I�A�E����H�E�I9$tI�$1��f.����H�U�dH+%(u`H��([A\A]A^A_]�DH��L���V�H�u�H�I�$H��I���[�H��t�H�I�$�;t��1�I�$�f.�����wO��UH��SH��H�$H��(dH�%(H�E�1�H��H�HH����H������;b�L�
� H��to�{L�C8H����H�Ku:H��H��P1���^�ZY��x<H����H�U�dH+%(u=H�]���P�H��1�AQL�K@�^�^_��y�1���@H��?I���z����N�@��UH��ATI����SH��H��dH�%(H�E�1�����t1A�|$ tHI�T$�e
sH���H�H	�H�DH)�I9D$sI�D$H�E�dH+%(u H��1�[A\]�DA�D$ H��I�\$��M�ff.�UH��AWAVAUATSH��H�$H��L�`H��h�H��M��I��H��`�E��dH�%(H�E�H���1�H��x����H�����H�ChL�� L��p�E��tA���M��t6I�D$0H��t,H�S`L��x�L��L��L��p��Ѕ��oL��p�L��x�1�M9���L��H������5��rL)�H�y	�P1���%��H�Sp^L��p�_H����L�CxL��1�H��x�I��H��H��1�I��H��H9�rHCxH)�I9���E����E1�M��t'H��X�L��A�T$@L��p�H��x�H��X�I��L9�r	M9��rM)�L9��>H�CxM��I)�H�L)�M�A�D$P��t��1�L��H��I)�I)�L��I�F�	��H)�H��H����LE�H��1�H���H��0L����L��f����H���M��L����H��h�H�������Dž��G����H��`�L����VH���ZY����H��p�H���E��u-H�Sh�$|���H��(I�D$HH��t���L��Ѕ�x�H�U�dH+%(uH�e�[A\A]A^A_]ÐH��x�H��L!�H!��[���L)�M��M�7E1�1�����@I���Y����H�{p�����H�{x1�H��H��H��L�I)��l���������r����J�ff.��UH��AVAUATSH��dH�%(H�E�1�H9����I��H�I��I��H��H9�u�u�H��I9�tDH�I9�t<I9�u��	�H�I9�t(H���0���I9�tH���#���H9�u4���+I9�u�I�UH��I9�tI9�tH�I9�t
I9�t*H��I9�u�H�E�dH+%(uhH��[A\A]A^]�fDL��H�������tI9�t�H�I9�t�L��H�������u�L��H���R���A��$����Nƒ�A��$���~I�ff.�UH��AWI��AVAUI��ATI��SH��H��(D�E�dH�%(H�E�1�H�H��
���H�����u�I�ƅ��
E1�I�$H����H�;t-1�H�U�dH+%(�KH�e�[A\A]A^A_]�f�I�NH)�H�u�L������I��H��u�I�<$�5��ru��M�M��H��1�1��!���5�rH�,1�1��k!������v����I�v-L���$�����u�A��D9}�u�I�NI�$I�F H)�H��{���I�<$�7����E��5�r���|���ulL��H��1�1�� ���x�����I�$H���iH�;u
I�FH)�H�I�v-L��蚀����tFL���.���I��H��u�I�<$�5��r�����L��H��1�1�� �������G���5~�rL��1�1�H�$1�E1��b ��L���J���I��H��ui�DA�G*A�g�ƒ��t
<E�A��A��wH��M�G�5�r1�AV��H�)�1���A����ZYL���a���I��H��t8M�w-L��L�������t�E��uE1��Ӌ5��rL��1�1�H�������5��r1�L��1�H�}����5��r1�1�H���������I�v-L���A���������I�NI�$I�F H)�H����I�$H��tVH�;u
I�FH)�H�I�v-L���~����uA�F*���<�����L��聍��I��H��u�I�<$�5�r�������I�v-L���~����u�A�F*���<u�I�NI�$I�F H)�H��UH��AWA��AVI��H��AUM��ATI��SH��(H��8[dH�%(H�EȋA H�RHH��tH���tCHc�H��H��H�H��r/E1�H�E�dH+%(�(H��(D��[A\A]A^A_]���x���H��H����A��$�[��I��$0\�x ��A�NA9���M�K��I���xuH�S�@H�PI�VfHn�H�JI�NH�S`H�PH�X�fHn�fl�H�fA�FM���1���I�]�(����A�NH�@0I+�$�[I�$�[H�C(A9��o���A�G����A��9�sE�tA9�r�9�C�A9���A��fff�[D��(�M�H��H�U���S�H�U��M�H��I���1H��L��I��fDfHn�H�@ H��(fl�@�H9�u��tPI�H��L��L��H�H9�tH�zH�pH�yH�H�H�rH�HH��(H��(H�J��H�J�H�H�H�J�I9�u�E�fM����f�A� �� �����(� �M��S�I��H��tw�M�� �9���f.��x#L�c���@�E�M����L���{T�H�����}�L��H��H�E��H�M�I9�u~H�K(�CH����f.�A��H�{(t2H�{8H��t)H�s@�J�H�C8H�C@H�C(H�Cp�{HuH���c?�����fD�CHH�{(�n���H���A?�H�C(A���H�x��[�E��#���A����j���A�������4B�@UH��AVAUATSL��$��H��H�$L9�u�H��E1�H��I��I��I��H�����L��H���L��H��dH�%(H�E�1���O����uH��H����:Gt)H�U�dH+%(��H�Ġ[A\A]A^]�fD�Bf��/vv��L9�un1�H��P����E1��H�H�BH��P���L��Džh�������H��`���H�B$H��l����oBJ�&H�ދR H������)������N����`���f�����M����A�Uf�H��AWI��AVI��AUI��ATS��H��HdH�%(H�E�1�H�H�E���H�H��H�#H�}�H�=��E�H�E��E��E‰M�E��������}����}�t<H�E�E1�I�H�E�I�H�E�dH+%(�-H��HD��[A\A]A^A_]�fD�5&�r1�1�H�t������^�5�rL��usH���1�1������5��rH���1�1�����A����D�5��rA��H���1�1�����_���f��5��rM���1�H���1�����H���1�1����닋5|�rL��1�1�H�j��e��H�u�H�ZH�=���E��T��5E�r1�L��H��1��.���5,�r1�1�H�E�����6����?�ff.���UH��AWAVD��AUA��ATI��SH��D��H��(H�M�dH�%(H�E�1��a���tOL�;L���A�L��L��H�E��M��ua�{!��E��H���B�(���{"����{$uRH�E�dH+%(��H�e�1�[A\A]A^A_]�fDH�U�L��L���<��u�H�E�A�<	u��|���D�C$�5�rL��1�H�2�1�����f��{"tR�C�K���C9��f���fDH����L�E�E��K�5��r1�1�ATH�������C$XZ�2���@�K���=�ff.���UH��AWAVI��AUI��ATA��SH��H��(dH�%(H�E�1�� ��H�GH��uH��H+GH�G�{"t,H������H�U�dH+%(�_H��([A\A]A^A_]ÐA������tCL�;L����?�L��L��I���K����L��L��L���$;��uC�|5	��@1��@���>���t�L�;L���?�L��L��H�E��bK��t&H�U�L��L����:��u�H�E�A�|	u���{!ub�{"t�C���C;Cu��C 1�L�s������{!uR�{"t�C���C;C�Z���f.��C#�����f�E��H�U�B� u��{"u�1�����E��H�5�B� u��{"u�1�����;�ff.����UA��H��AUI��ATI��SH��H��(dH�%(H�E�1�H�?��I�t$I�D$L�k�A~$H�C H�C(fHn�A�D$(fl��C0CH��tA�|$$u(H�1�H�U�dH+%(��H��([A\A]]ÐM�L$A�T$�1�fIn�fl�A�0�)F�H�H���u��5��rH�T��1����1�H����D�^�r���0����M�H�
�r��H�=���Q�D�E��(�r����r:�f���UH��SH��H��H�?dH�%(H�E�1�H��tH�s�0B�H�H�E�dH+%(uH�]����:�ff.�@��UH��H��H��dH�<%(H�}�1���tfH�p�5��r��H��1�H�PH��tH�r�H��HE���H�0Ƀ����HH�E�dH+%(u9�5��rH�ѿ1��H�*��{��H�@H�E�dH+%(u���j9�f.���UH��AVI��AUA��ATI��SH��H��H�~dH�%(H�E�1��E5A����S$��t2D�k��uJI�|$ D���4I�|$(�C(H��tP1��qC�C fDH�E�dH+%(u:H��[A\A]A^]�@�C(����I�|$(D���4C�C ����C ������8�f.���U�(H��SH��H��dH�%(H�E�1��G � �H�H��tHH��H��@fHn�H�B H��(fl�B�H9�u�1�H�H�E�dH+%(uH�]����ú����8�f���UI��I�ʹH��H�Ā�oBdH�%(H�E�1�H�}��H�H�BH�M�L���E�����H�E�H�B$�R L�U�H�E�)E����H�U�dH+%(u���7�f.���UH��AVAUI��ATSH���OdH�%(H�E�1�����H�E1�f.�O�$�I��J� H�H9�u$��H����3�I�EJ� H�H9�thH�H�CfHn�fl�H�BH�H�{(t2H�{8H��t)H�s@��>�H�C8H�C@H�C(H�Cp�{Ht��CHH�{(蕑�A�MI��A9��O���L���z�A�EH�E�dH+%(u
H��[A\A]A^]��^6�ff.���UH��AVI��AUATI��S��H��H�?dH�%(H�E�1�A;vr<����A� fDE�D9�s�D��H���D0�H��H���}I�E�nA�N�AA�F��u
�P�o��tE�ȍH�H����H���H��H�L;br؉L�`1�H�U�dH+%(u-H��[A\A]A^]�@H���ӾA� �r��������_5�ff.�@��UH��SH��H��dH�%(H�E�1���H�CH�E�dH+%(uH�]����
5�f.���UH��H��D�OdH�%(H�E�1�E����E�Q�D�WH�?A����A�����A��)@�o	H��D���4D�FE9�sG��D9���D����H��H��H�H��H�L�ZH�L9Yr��o��4D�FE9�r�I��J�H�rD����o��t �B�H����H���H��H�H;qr�H��D�H�wH�E�dH+%(u*��DI���Bo��H�wD���H��A����3���UH��H��dH�%(H�E�1�H��t H�E�dH+%(u$H�G��f.�H�E�dH+%(u�1���h3����UH��H��dH�%(H�E�1�H��tH�E�dH+%(u3H�G��5�r1�1�H�1����H�E�dH+%(uɸ����2�f���UH��H��dH�%(H�E�1�H��t H�E�dH+%(u"H�G��f.�H�E�dH+%(u���2�f.���UH��H��dH�%(H�E�1�H��t H�G H��tH�U�dH+%(u��DH�E�dH+%(u�1���82����UH��H��dH�%(H�E�1�@��t'H��t"H�G(H��tH�U�dH+%(u���H�E�dH+%(u�1����1���UH��H��dH�%(H�E�1�H��t H�G0H��tL�U�dL+%(u��DH�E�dH+%(u�1���x1����UH��H��dH�%(H�E�1�H��t H�w`H�E�dH+%(u H����H�E�dH+%(u�1���1����UH��H��dH�%(H�E�1�H��t H�E�dH+%(u$H�G@��f.�H�E�dH+%(u�1���0����UH��H��dH�%(H�E�1�H��t0�:eu�FTH��H��t6H�G8H��t-H�M�dH+%(u;��1�H�U�dH+%(u$��D�56�rH���1�1��"	��������&0�fD��UH��ATSH�� L�g`dH�%(H�E�1�M����H�GXH����I�$I9�t�@�f.�H�I9�th9Cu�1����u]I�|$�u���+�u܄�uaI�|$ �@+H�������+�Ƹ�����t%H�E�dH+%(uMH�� H��[A\]�CL����H�U�dH+%(u(H�� [A\]�H�E�dH+%(uH�� H��[A\]�6L�/�ff.�@��UH��AWAVAUI��ATSH��H��(H�}�H�M�dH�%(H�E�1�H���UH����1�H��H�u���(�I��H�E�L��8��H�� �����M����L�#L9�u�Cf����xM�$$L9�tM9�$�u�L���;��M�$$L9�u�@L�;I9���E1�E1�fDL���;���
L����ME��]���H��t'�@A�����tM��tL��L��H���G�A�M�?L9�u�H�}�D���ƒ� �A����H�}��L�#L9�u;�uA�����E��tJE���5L���0���M�$$A�EUL9�t<E��$�M9�$�u�L����:��A��E���,L���߁��M�$$L9�u�A�}U�t�������1�H�U�dH+%(��H��([A\A]A^A_]�f.�E��$�M�$$L9������M9�$�u�L���9:���w���@H�M��D�qTM��LD��!�����5��rA��1�1�D��H����������[����L�>L9��0����A�����5V�rH���1�1��B��뿋5>�rH�3�1��,���f.��5�r��tH���1�1�����H���1�1������n���H�M��5��r1�1�H�b������O����5��rH���1�����6����5��rH�B�1�1���������5��rH�S�1�1���������+�ff.����UH��AUATSH��H�dH�%(H�E�1�H9�tCI��E1�f�H���8���H�߄�LE��u���H��t8M��t3H��L��L���m�H�L9�u�H�E�dH+%(uH��[A\A]]�H�I9�u�����*�f���UH��H��dH�%(H�E�1��H�E�dH+%(u�1���*����UH��AUI��ATSH��H�?dH�%(H�E�1�H�I9�t f�H�GI��H�CH��-'�H��H�M9�u�H�E�dH+%(uH��[A\A]]��3*���UH��AVI��AUI��ATSH��H��dH�%(H�E�1�H;?��L�gI�T$H���wBH�BA�MH��L�L�rH�J I�D$1�H�U�dH+%(��H��[A\A]A^]���:�H��tmL�`1�H�@H�CH�I�$I�ĸ�fD���:�I��H��t2H�@H�CfHn�1�L�cfHn�fl�A$L� �G����,)���W���f���UH��AWAVAUA��ATSH��HH�u�dH�%(H�E�1�H�H�E�H9�t1�HPH�M�H�H9�u�H�U�H�u��D���k�H��t5�=���H�U�dH+%(��H��H[A\A]A^A_]�f.�H�E�L�u�L� L9�t]E1�I�|$I�\$u�>fDI��H��M;|$s)�o�L��D��)E���H��t��v<���uM�$$H�E�I9�u�1��`������Y����(���UH��AWA��AVI��H�u�AUA��ATL��@[SH�ӺH��8dH�%(H�E�1�贄H���qH�E�E����H�H��H�E�H��H��I9��IL�u��,H�rH�E�H�M�H��L�H�H�H�BH�E�H�J I�wH�P�H�U�H�����L��D���/�H����L;�@[�L��H[I�WH���v���a8�H����L�x�1�H�@H��H[L� I�I���T���H��H��H��I9��|L�u��$fDH��H��foM�H��ALI�GH�E�H�P�H�U�H����L��D���j�H���'L;�@[��L��H[I�WH���v���7�H����L�x�H�@H��H[L� I�I�Ǹ�_������V7�I��H����H�@fIn�1�H��H[L��H[fHn�fl�AL�8�8������7�I��H��t^H�@fIn�1�H��H[L��H[fHn�fl�AL�8���@1�H�U�dH+%(uH��8[A\A]A^A_]����������4%�@��UH��AWAVAUATSH��(dH�%(H�E�H��8[H��tj�xudL��@[H��@[I��H��H�E�I9�tGE1�I�}M�}t%�I�OI�H��L������u$I��I��M;ur�M�mH�E�I9�u��1�H�U�dH+%(uH��([A\A]A^A_]��s$���UH��H��dH�%(H�E�1�H��t H�1�H9�HD�H�U�dH+%(u��H�H9�HD����$�ff.�@��UH��SH��H�v dH�%(H�E�1�H��tCH��H��([��%��H��t/�@ ;Cs'H��H�H��H�U�dH+%(uH�]����1����#�ff.�@��UH��AUATL��`���I��SL��H��H�ιH��dH�%(H�E�1��H�H�u�H��PH�r L�E�H��p���Džx�������H��tYH��([�-%��H��tO�H(�P E1�H�ދ@$L�牍|���L��E��%��H�U�dH+%(u$H�Ĉ[A\A]]������Ը�������"�ff.�f���UH��H��dH�%(H�E�1��U�H��8[@�u�H��t>�zu8H��0\�z u+H��0[H��t0H�xt)H�WH�wL�E�H�
����t1��H�U�dH+%(u	�ø�����'"����UH��AVAUATSH��L�g(dH�%(H�E�1���҃��M��t"H�E�dH+%(u[H��L��[A\A]A^]����rL�O0H��A��L�w�1�D�h�M!�M�M)�L����,�H���t�N�$(H�C8L�s@L�c(��{!�ff.���UH��SH��dH�%(H�E�1�H�(t5H��H�8H��t)H�s@�()�H�C8H�C@H�C(H�CpH�E�dH+%(uH�]���� �ff.���UH��SH��H��dH�%(H�E�1�H�(t2H�8H��t)H�s@�(�H�C8H�C@H�C(H�Cp�{HuH�E�dH+%(u*H�]���D�CHH�{(�^{H�CpH�C���T �@��UH��SH��H��dH�%(H�E�1�H�(t2H�8H��t)H�s@�(�H�C8H�C@H�C(H�Cp�{Hu"H�E�dH+%(u"H��H�]����fD�CHH�{(�z����ff.����UA�҉�fn�fn�fAn�fAnں@fb�fb�H��AVfl�AUATSH��H��L�s0H��D�m(D�e0dH�%(H�E�1�H�G���H�GdH��)��Hx1����H��HL��D�KH�EH�u�CCH�C H�E H�C(�?���E��t:�C�xD�kpD�ctf�CH�E�dH+%(u#H��[A\A]A^]�fDL���!��8������ff.���UA�҉�fAn�fAn�fn�fnƺ@fb�fb�H��ATfl�SH��H��L�c0H��dH�%(H�E�1�H�G���H�GdH��)��Hx1����H�D�KL���HH�EH�u�CCH�C H�E H�C(�;���L���� ��8��f�CH�E�dH+%(u	H��[A\]����ff.����UH��AWI��H���AVI��AUI��ATI���SH��(�5��rdH�%(H�E�1��i���I��([M��t}L��A�T$H�xH�E��(xH�M�H��H��tn�F�AL��H��f�CL��A�T$A�ą�u1�1�H��L��A��A��H�����H�E�dH+%(uZH��(D��[A\A]A^A_]Ð��wH��H��uA���ĸ�F�5��r1�f�CH���1�A���������@��UH��AWAVAUI��ATI��SH��(�^dH�%(H�E�1��=Y�ru����H�5
Hc�H�>��H�=q�r�پH���6���@L��L���5��E�f��E���uqM��$([I�I9�u?�_�H�H8H����H��L���M��$([��t
H9����H�L9�t"I��$0[H��u�H�I9�t
H�I9�u�DH�E�dH+%(�%�E�H��([A\A]A^A_]�L��L����v�E��M���DL��L���]��E��5���DL��L�����E�����DL��L���
��E�����DL��L���%��E����DM�.M9��*���E1�f�H��L�����<uL9�tM��L��MD�L���z��M�mM9�u�M��t?I���uH��I�����Hǃ��A���ǃ�M��$([����k��E������H�I9���������ff.���UH��ATI��SH��H��dH�%(H�E�1��=�rucI��$8[H��t�xt H�CH�U�dH+%(��H�e�[A\]�I��$0[H��tb�;Gu]I��$8\H��L��PH�H��y��@�F(H��H�NH���H�=��rP�F$P�F PL�N1�L�F��z�H�� �^���H����i����`���UH��H�����dH�%(H�E�1����Gf�W	�G�G�G@��t9�G�1��G8H�d�H�W0H�G(H�G@H�E�dH+%(u��f�W�����������UH��AWAVI��AUATSH��8dH�%(H�E�1�����I��H���"H�u��H��1��E�L�=S1
�����P�L�o��Yw��Ic�L�>����5>�rL��1�1�H����'���H�U�dH+%(��H��8[A\A]A^A_]�L�m�<y��A�F�G<,t< �H�W�H��H�R< t�<,t�H�}���0��	�F���H�u��
�@2�L�E�I�F0A�0@��,t@�� uI�P@�2I��H��@�� t�@��,t�I�xH�}�@�����i@������L�
�1
@��Ic�L�>���L�m�<L�<A�FA�F,@�G< t<,�AH�W�H��H�R< t�<,t�H�}��Ѓ�0��	�s����
H�u����H�}��P�H�}�����v���A�F,����G������t�}�uA�F8I�F0��1��]����L�m�<G�dA�FA�F(�G< t<,��H�W�H��H�R< t�<,t�H�}��Ѓ�0��	������
H�u��5�H�}��P�H�}���������A�F(����f�A�EL���{���A�F�GL��L�m��c���A�F�GL��L�m��K���A�F
�GL��L�m��3���A�F�GL��L�m�����A�F�GL��L�m�����A�F�GL��L�m����A�F�GL��L�m�����A�F�GL��L�m����L��H�u��
�/�H�}�I�F@I9������H�}�����f�A�FA�F�GL��L�m��n���fDA�Fl�GL��L�m��S���A�F�GL��L�m��;���A�F	�GL��L�m��#���A�F�GL��L�m�����A�F�GL��L�m���A�FI�V`I�v\H�}�L�m��~����������H�}������f.�A�F
I�VhI�vdH�}�L�m��F����������A�Fdt�H�U�1�H�5��E�H�=��距���E��@��D�A�Fp�@A�FA�F�GL��L�m��>���fDA�F�GL��L�m��#���A�F�GL��L�m������G1��C���D�|�|�G��G�Gf�W	�Gt]�G�1�A�F8H���I�V0I�F(1�I�F@���fDA�F���fDA�F���fDA�F���f�W�����L������L������L�����Hi��Hi��I�F0I�xA�xsH�}��Q���A�F8�A�@�E�����A�F8�A�@�E���A�F8�A�@�E������}������A�F81������2�f���UH��H��dH�%(H�E�1�H�E�dH+%(u
H���,��������UH�
��H��AWAVL�w0AUI��ATSH��H��D�GL�(dH�%(H�E�1�A��Ic�H���pH��H���H��HD�H����L��1��{�A�ċC��t	M����H����L��1��R�AċC����L�s(�CH���K�AVH���L��PD�K1��s D�C��A�Ic�H�U�dH+%(��H�e�[A\A]A^A_]�f.�L���L��H�SZ��/�DH��	H��H��H���H��Hi�ʚ;I)�1�M����AċC���P������K����Kp���@���D�CtH���L��1���f�A������Y�f���UH��H��dH�%(H�E�1��F��wH��([���P
H�E�dH+%(u�������UH��SH��H�����dH�%(H�E�1���tH���H�=���������t*H�E�dH+%(u0H�]�H���H�=��1�����H�E�dH+%(uH�]����v�fD��UH��AVAUATSH��dH�%(H�E�H��8[H��t�xt&H�E�dH+%(�RH�e�1�[A\A]A^]�@D�FL�v(H��L�n0L�%*rH�
��A��Ic�H��pH��H���H��HD�H����L��1���
�C��tM��uwL���H�=���%�C��tG��t�Kp�����CH���K�AUH�'�L��PD�K1��s D�C�Y
�H�� ����L�k(��f.�L��L��H�SZ��/�DH��	H��H��Hi�ʚ;H��H�&�I)�1�M���
��_���DD�CtH��L��1������R�����
�@��UH��H��H�W�����dH�%(H�E�1�@H�� H�� H�� H1�H9�r�H�E�dH+%(u�H����r
�f���UH��H��H��dH�%(H�E�H�GH�� u*�$|���H��(1�H�U�dH+%(u�����������
�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�E1�E1�������D��UH��H��dH�%(H�E�1�H�E�dH+%(u�M��A�駾����f���UH��AWI��AVAUATA���0S��H��dH�%(H�E�1��*gH��t~A�D��I��I��L�����H��tUD��I�EH��(\��(H��M�uH��M�}H��E�e(H��I�UH�E�dH+%(uH��L��[A\A]A^A_]����L����E1���f���UH��AUATSH��dH�%(H�E�1�H����H�GI��E1�H��tf�I�$J�<�H��tHH�H�WH�H��t$@H�S�7�H�H�SH��H�H��t
H����H��DH����I�D$I��I9�r�I�D$ L���fH�E�dH+%(u,H��L��[A\A]]���H�E�dH+%(uH��[A\A]]���
���UH��H��dH�%(H�E�1�H�E�dH+%(u
H�����
����UH��H��dH�%(H�E�1�H�E�dH+%(u	�H���=��h
����UH��AWAVI��AUA��ATI��SH��H�OdH�%(H�E�1�H��uZH�E�nEi�G��a� A+L$(A��J��H�I�H��tL�rL�0I�FH�E�dH+%(��H��1�[A\A]A^A_]ÐH�G H�PH�H�W H9�s�H�WH��teE1�J�<�H��tPH�H�WH�H��t(�H�S�W�H�H�SH��H�H��t
H����H��DH���0�I�T$I�$I��I9�r�I�D$ �����;	�ff.���UH��H��dH�%(H�E�1�H��t0i�G��aH�� +O(��H�<���H�;wt H��H��u�H�E�dH+%(u&���H�WH�H��tH�Pfo������fD��UH��H��dH�%(H�E�1�H��t>i�G��aH�� +O(��H��H��u�f�H�H��t9pu�H�U�dH+%(u��1����9�f���UfHn�fl�H��H��dH�%(H�E�1��GH�E�dH+%(u�����ff.����UH��AVAUATSH��H�dH�%(H�E�1�L�#H9�t@I��H�CfHn�H�{PM��fl�I�D$L� A�m�zbH��L���L�M�$$M9�u�H�E�dH+%(u
H��[A\A]A^]��R�f���UH��AWAVAUL�-��ATI��SH��H��(dH�%(H�E�1��>�fD�X��aI��H��tfHn�fl�L�����I�GPI��H���PL��H���
�I�A�L�u���0��	�xL��L���}
�L��I�M�wL�����H���RL�8H�E�t�H��M�wH�E�H�5A�
L���8�����	ofA�GH�E�I�W L��I�w8H��H�E�詵��A�ƅ���I� tH�}�I�w0�z���A�ƅ���L�u�L��L�����I�A�>/��L��L����H�S�I�A�>@tpL��H����fHn�I�H�CM+wPL�{M�fHn�fl�AL�8�CA�<$�����E1�H�E�dH+%(�H��(D��[A\A]A^A_]��I��L��L���)�I�A�L�u���0��	�jf�A���M�gPL���!`I�G(f�I�GHAGL���`L�����L�#M�,$L9��a���DI�D$fIn�I�|$PM��fl�I�EL�(A$�k�_L��M����M�mL9�u�����@H�5��L���i��u
A�G�7���H�5�L���I��u
A�G����H�5ɺL���)�������I��fA�GM�w���f.�H�}�I��I�W(I�w@L��L�u�脳��A�ƅ�����I�(tH�}�I�w4�U���A�ƅ������A�GL�u����@L��L���
�H�8�I�H��M�wHL�����H���k���I�H��A�>�����A�I�����A��M�gP�f����v�fD��UH��AWAVAUATSH��L�/dH�%(H�E�1�L9��aL�e�H��X���fIn�fl�)�@���f�M��0L��L��`����N���E�H��H���
H�E�H��H��h���H��1�H�5
��D$���]�M��������fo�@���L��L���E�IDž0)U��G���A�����Q�M�9��HL�u�M9����V�I�^HH����H���3
��I��H���'H���������I� �
��L��H��蓎��H����I�v H���M�>*��~��1�H����������H��`I�F8H��I�F@��
��L���U���H��H���xL����z��A�����eM�6M9���I�~ H���%���I�~(H��t�I�^HH�������=�q�JL��x���A�N4H��h���L���P���A�����
H�U�L��x���I�N8J�H9��DH)�I�F@H���L���I�N(H����H�����E�F0H��h���L��x���H��L���s���A�����8H��x���A�~I�v(I�F8�I�~@��H���Jf.�E�F4H��h���L��H������A������L��x���H�E�I�N8L�H9��H)�I�F@H���U��L���ݰ��H��H�������A��L�u�M�>M9���H��`����5�r1�1�H���D��h���H�������5�r1�1�H��������5ٞr1�1�H�
�����H����D��h������I�v(L��x���H�������J����H��D��h������L�u�D��h���M9�M�>�R���L��h���M��E��DI�VfIn�I�~PL��fl�I�UL�*A�m��3ZL��M�����M�mL9�u�L��h���E��E����H��`������I��0�5�r1�H�l������M�mL9�X��������E1�H�E�dH+%(��H�e�D��[A\A]A^A_]�@�5��rH��1�1�H������[���f��=�q�c�?*�����H��h���f�H�ί��H�=��H�E�)E�)E��?������}����o]�A^8�T����I�NHH���5�r1�1����L�u�M�>M9��A���L��h���M��E���v���fDA�N0H��h���L��x���L��込��A�����x���H��x���A�~I�~(I�F8t-I�~@u&H���*���H�E�I�F@H�������I�N �g���H���������f�H�E�I�F@����5A�r��T���H��1�1��'��D��T���E���Z������f��5�rH�;�1�1����L�u�M�>M9�����f.�A������M�N I�F(�5˛rM��tH��H�7�1�QH��1����XZ���I��H�I�H��1�1��������5��r��h���H�U�1�1��l��L�u�D��h���M�>M9�����8���I�NH�5J�r1�1�H����6��H���>���3����5'�rA��1�1�H�
�����������L�u�M�>M9������������UH��H��dH�%(H�E�H��0[H��tL�E�dL+%(uH���fDH�E�dH+%(u�1�������UH��H��dH�%(H�E�H��0[H��t3H�@H��t*H��8[H��t�zuH�U�dH+%(u��fDH�E�dH+%(u���2��f���UH��H��dH�%(H�E�H��0[H��tH�U�dH+%(uH�@ ��DH�E�dH+%(u�1��������UH��H��dH�%(H�E�H��0[H��tH�U�dH+%(uH�@(��DH�E�dH+%(u���z��f.���UH��H��dH�%(H�E�H��0[H��tH�U�dH+%(uH�@0��DH�E�dH+%(u�����f.���UH��H��dH�%(H�E�H��0[H��tH�@8H��tH�U�dH+%(u��H�E�dH+%(u�1�������U��H��H��dH�%(H�E�1�H���pH��H�U�dH+%(u���r��f���UH��H��dH�%(H�E����"w(H���n�H��r0��u�G��t4�fDH�E�dH+%(u!���������������UH��f�H��I��H��H���	dH�%(H�U�1�H�����A�у��S���A�����������wE����	���@�W
���� ������������������������1��H��9�O�H�W�Lc�I9���B�<��D�R���
Mc�I9��FB�<�;D�R����Mc�I9��"B�<�D�R����Mc�I9���B�<��D�R����Mc�I9���B�<��D�R���zMc�I9���B�<�����Z�H��t�@��҃��H��H���n�H���a�t�G���A��H�E�dH+%(��ɉ��f�A���6D�Ƀ�����L�0
��Ic�L�>���у�����H������H�@����H�G� �W�	�N�����у��������H���j������҉W�P�W�����f�H���0�P�у�������у��O�H���������	����H��	��H�@H�G�
@A����@D���l������A��L�V��(	M����D�HL��H�����H	�A���@	I���wD�HL��H�����H	�A����	I���ND�HL��H�����H	�A���v	I���%D�HL��H���H��H	�A���u	I����D�HL��H���H��!H	�A���B	I����D�HL��H���H��(H	�A���	I����D�HL��H���H��/H	�A���"	I����D�HL��H���H��6H	�A����I���X�P	�����������&���fD������A����@��������	��a����#���6���/	��"����u�H�����P��H�W��i����ʹ�B������W���D���H�
U
Hc�H�>��H���s�P��W�P�f�W�����A��Y��A�����A�����H���(��P�W�@��G� �������W�������H�
�

Hc�H�>��H�����P��W�P�f�W��z������W���a���H�
�

Hc�H�>��H�����P�
�W�P�
f�W��-������W������H�
y

Hc�H�>��H���C�P��W�P�f�W����H����H��H�O����H�����P��H�W����H����H�@���	H�G�V���H�����P�
�
H�W��E���H���{H�@�
�
�	H�G����H���T�H��
H�O�
���H���.�H��H�O�����H����P��H�W����H����H�@���	H�G�n���H�����H��H�O��^���H�����P��H�W��7���H��vqH�@���	H�G�����������������������
�
����������������������������^��&�����H�

��Hc�H�>��H��v�H�
H��P�
�W�P�W��U���H��t��x��;���H��
�{���H�@��H�G��#���H��	�T���H�@�H�G�^���������H���"���H��/H��x
H���tH��y�H���WH�G�����H�������P��W�P�W������]���H��������P�������N�����P�����8����ҹH�W��,���H���b����	�P�	H�W������ʹ������b��!���H�


��Hc�H�>���������H��������x������x�������x������x�������x�~����x��t����x�j����x	��`����x
�V����x��L����x�B����x
��8����x�.����x��$��������H���T�����PH�W�P�H����	ʹ�W����H��������P����҉W�P��H�W��������ʹ�n�ʹ�b�ʹ�V��C����S�U��3�L�������A�H�W����(����t������������H�O����������DH�������PH�W�����P�W�P�����|���\��������H�W���y��s�����i�����_�����U�����K���H��H��=H	Ѻ
�7����	�-�����#�������
�H��
�@����"�PH�@��?�W�H�G�D���H�E�H��������P�@�U�f�E�H�E�H�G�������H��������P�f�W��o�H��������H���� ��P���W�PH�W��=�H�G ���&�@����-��ff.�f���UH�
4vpH��AWI��AVAUATSH��H��H��(L�sdH�%(H�E�1��L����"�H�5^
H��Hc�H�>��DH��L�K�AVH������L��1��
�ZYH�U�dH+%(��H�e�[A\A]A^A_]�fDH�E�dH+%(��H�e�L��L��1�[H��
A\A]A^A_]���D�CE���k���H�E�dH+%(�kL���H�e�L��H�����1�[�A\A]A^A_]�]�DH�E�dH+%(�(L����@H�E�dH+%(�L�՟�@H��L���AV�CP1���!��PH������L��1����H�� �����M��D��L�
'�I���L�#�A��PAR���f�D��M��L�
���I��L��PAR�n���fDH��L�
�L��AV�O����L��L�
+�L��H����PL��H����PL��H����PAV�4���f�L��H��L�
�H�� L����PA��PAV�	����AV�CL�
8�L�;�����P�����CL�
�L���PAV����1�L�
НL��H�}�L���H��������������H�}�D�KH�M��I)�L�$E��~L1�D�M�H�sM��xH�]�L��L��1��]��M����:���D�KH���M�I�I)�A9���1�L��L��L�U�H�������B�8D)�I���f.�AV�CL�
ٝL�֝P����AV�CL�
םL�ԝP�����sH��hAVH��hL�
m�L�j���HE�P�c���L��L�
H�L���H����PD���PL��H����PAV�P���fDH��L�
ΜL�ϜAV�����CL�Z�PAV���������U@��H��H��dH�%(H�E�1�H�:Y
��H�U�dH+%(u���a����U@��H��H��dH�%(H�E�1�H��X
���Ѓ����E�H�U�dH+%(u�������U��H�
Azp��H��H��dH�%(H�E�1�H��H��H�H��t@@�����t��uH�U�dH+%(u#��DHc�H��H��H��t����1������ff.�@��U��A��H�5�upH��H��dH�%(H�U���%?�������I��I��J�H��t��������tE��u	�H�U�dH+%(u��DIc�H��H��H��tڋ������fD��UH��H��dH�%(H�E�1�@��wG��wB@��H�
�ppH��H��H�H��t'@������u��uH�U�dH+%(u#��@1���@��H��H��H��t�����f��fD��UI��H��A��L��H��H��dH�%(H�E�1�H�G�H��H)���p���H��I�pX9�I�phO�A�@PHc�H�E��A�@SA���I�P`���A�@QH�E�dH+%(u��������UH��ATSH��D�_dH�%(H�U�1�E��t1��f�H�WhL�W`H��H�zI9����:�`H�JI9��S�z�IH�JI9��<�zx�2H�JI9��%�ze�H�JI9���zn��@HH�HhH�yI9���D�!H��U
E1�A��D��4���D�F�A��
vG�Y���u�pPA��H���@H�HhL9��~�1A��H���4���D�F�A��
����E��~/:t�A��t%8Pt�A��t:Pt�A��t8Pt�A���\Ic��8��u��xS�pQ����@�pQ�o���fD����H�U�dH+%(�(H��[A\]À:u@H�JI9�r7�zu1H�JI9�r(�zku"H�JI9�r�zvuH�JI9�r
�zm�����H��������@�pQ���H�y��t�p@8�t@�����PD�@SE��t#I9��V���D�!A��D��4��������@I9��/���������r�w@H�yI9�����D�	�qE��tAfD�H����������@@�pH�xh�@�@1�����H�yD���A���A��A��A��u�밃�D�`�@
H�xht�@PH��H���W���E������:u@�0A���
���8Pu@�pA�������:P��@�p���@H���p���D�@SE��������@����H�QI9��$����QH�q�PI9������Q�@H�ph�PE�������������@P�	���H�qI9������Q�@H�ph�PE����������ff.���UH��AWAVAUATSH��(dH�%(H�E�1���M�H����H�KhH�S`H�AH9��@D�!�{H�Ch�CD�c�6�s���+H�4R
F�$�D�cLA��0�z�L�-�sp�@@�C����A��A��I��K�D%H����F�$�D�cLA��0�0A��L�ChI�xH9���E�0D�xH�{hD�{D�t�{�D��t��{���C����D�����I��I��O�DM��t2G�$�A���{������s���H��I�D�H���]�����CL�C1�H�U�dH+%(��H��([A\A]A^A_]Ð�K�C����ƒ�H�=sjp����E��C���H��H�H���?��F�,�A��u����D�kLA�� t�{�(���A�����C1��L���������������3���fDH��H�U������sH�U�����H�
9P
����*��������fD�������fDH��H�U��t����sH�U������������C���U���@��H��K
�����@��H��H�:ipH��H��t!F�,���A��0E��������CL����L����H������K�������f���UH��AUATSH��dH�%(H�E�1��$uX�H��tqD�cLA��@t+H�ShH�BH9C`��D�*H�Ch�C%D�k A��uY�{St
A���t�CP�C$1�H�U�dH+%(��H��[A\A]]�f�������u�D�cLA��@u����C���,�K�����S��uqD��H�
�kp����H��H�H���)A��A��?���A��F$�D�cL���H���H������K���5���A���(���1��CL����2���f�H�5	N
����u���D��L�tkp����H��H��I�<8H����A��A��B�<���t��tH��I��H��teB�<�A��?���A	�D�cL���e����U���fD�{tJ�S�����fD�������fDH�������C�����A��?������S���A��?���D�cL���+��������Z��f.���UH��AUATH�� dH�%(H�E�1��St�$t�G%��u]1��hf���6D�gLA��@tiH�WhH�BH9G`r�D�*H�Gh�G%D�o A��ujA���t�GP�G$��G ���<����H�U�dH+%(��H�� A\A]]�@A����G%t�GP��G$�N�����G���%�W�����O���$D��H�
{ip����H��H�H���3A��A��?���A��F$�D�gL���3���H�}��,���H�}؋W������A������1��GL1��#���@H�}�����H�}؅������1�����@����O����D��L��hp����I��I��O�M��tvA��A��G��A��t��tH��I��H��tPF��A��?���E	�D�gL���G����2���H�}��^�H�}��G����H�5�J
�����������j���A��?�����O���R���A��?���D�gL��������������@��UH��AUATH�� dH�%(H�E�1��,u�$t5�G%�����G,1�H�U�dH+%(��H�� A\A]]�fD���D�gLA��@��H�WhH�BH9G`��D�*H�Gh�G%D�o A�����S�|�G$��Q�G �i���������[�����<�P���H�GhH�PH9W`��H�Wh�G-�G(�+���@�S�G%t
A���t�GP�G$���A����w����GP�G$�v���fD�G���7�W�����O���6D��H�
�fp����H��H�H���EA��A��?���A��F$�D�gL�������H�}��D�H�}؋W������A������1��GL����V���f�H�}����H�}؅��e����3���fD�����#�������O����D��L��ep����I��I��O�M��tvA��A��G��A��t��tH��I��H��tPF��A��?���E	�D�gL���5���� ���H�}��d�H�}��G���H�5�G
������������j���A��?�����O���R���A��?���D�gL���������������f.���UH��H�� dH�%(H�E�1��4u�,���%u1�G41�H�U�dH+%(�p��@�Q�G ���G,�W �O(���<t�<t{����A��<@�ƀQ��������@�u����D��t�H�WhH�BH9G`���H�Gh�G5�W0�f���D�$���%�l����G,�D���H�GhH�PH9W`���H�Wh�G5�G0��������D��u	@������H�GhH�PH9W`rv�H�Wh�G5�G0��������������<�����H�GhH�PH9W`r9�H�Wh�G-�G(����fDH�}����H�}��5������fD�����}��������UH��SH��dH�%(H�E�1��<u~�4H�����CL�u'��8t^��H�
������Hc�H�>��f��CQ<�t<�$<�|H�ChH�PH9S`rn�H�Sh�C=�C8�CD�C<1�H�U�dH+%(��H�]���D�{�����uًCL��b������SP�J���ta��t@����룐H�ShH�JH9K`r��H�Kh�C=�S8��u���H�ChH�PH9S`r��H�Sh�CE�C@�T����H�KhH�QH9S`r��	H�Sh�C=�K8�H�ShH�K`H�rH9��s����:H�shH�r�C=�{8H9��Y����RH�sh�CE�S@�j���fD�SP�������S���!���H�ShH�JH9K`�����H�Kh�C=�S8�CD�C<����@�SP����������H�{hH�s`H�OH9������?�{8H�yH�Kh�S=H9�������H�{h�C<�S@�f�SD����H�ShH�JH9K`�v����H�Kh�C=�S8���H�ChH�S`H�HH9��K����0H�KhH�H�C=�s8H9��1����@H�Kh�CE�C@���fDH�ShH�BH9C`�����H�Ch�C=�S8���H�{hH�s`H�OH9������?����H�ShH�K`H�rH9������:H�shH�r�C=�{8H9�������RH�sh�CE�S@���H�KhH�QH9S`������	H�Sh�C=�K8�p������@��UH��SH��dH�%(H�E�1��Ru�<H��t%H�ChH+CX�CR1�H�U�dH+%(uH�]���������u�H�ChH+CX�CR�����D��UH��ATI��SH��H��dH�%(H�E�9�O�Hc�H���H�H���H��H��1�H)���p�����H�L�cXH�S`L�ch�CStN��CPH�߈CQ�z�����uH�ShL)�{�SRt�{$uh���H�U�dH+%(uqH��[A\]���f�H�H�H��1�H��H)���p���H�H�sXH�S`H�sh�q�����{,t��{4t��{<���D��������fD��UH��AWAVL��P���I��AUATI��L��SH�˹H��dH�%(H�E�1�L�e�L�e��H��L���E�9�N�H�L���E���H�E������E��S�����uwL�m�M)倽l���D�m�D��u0�����H�U�dH+%(�QH�Ę[A\A]A^A_]�fD��t���tǀ�|���t��}�t��}�t�E��M9�s��x�1�E1퀽T����C�C����`����ʅ�uL��h���<��<ov9�p�v4H�=��@��Hc�H�>����p�������� �J��bf�H��K��w)H�CD��A��sTA�����u~1������Ao$1�K����L����O����B���O����=���fDI�$H�{L��H��H�SK�T,�J�T(�H)�A�LH)�1����H����A�$�S���q���A�T�f�T�1��b���D<5�h���<����D��fnU�fn��3�Cfb�f�C���f�H����KH����fDH����KH�����fD����<�����H�{��KH����H�9��KH����H�g��KH����@��i���<4tm�7���<tc<��<�S�����p���<���<��<���H�5��KH��4���f.�����������f�H���KH�����������A�$�SA�T��T�1�����H����KH����<��������S���<�t<������H�|��KH����H�r��KH��y�������f.���U�H��AUATL��`���I��SH��L��H��dH�%(H�E�1�H�]�H�]��H��L���E�9�N�H�H؅��E���H�E������E��J�����u6H�E�H)؀�|����E�t�}�t
�}���������fDxd�������p���������x������vO�J>�H��H��H�?H��uZH���H��uK���uK�E�������<�����4�������ow��u��y�������fD�H�U�dH+%(��H�Ĉ[A\A]]�f.�1���@L���p��*����}�������}�����I9���������1�������fDw��t)1������q���@��5v)�€1������X����U����w1�������?���1���3���2�������)�����c�����<��������������UH��AWA��AVL�5c~AUM��ATI��SH��D��H��H���O	H��P���dH�%(H�E�1�� �����xz�U���D9�oM��tA�UA�D$insnM�t$A�Fn: ��tLD��A��A�I�D�Ic�Ic��L�L�1�H��H������-��A�E)�L9�u�H�E�dH+%(uH�ĈL��[A\A]A^A_]����f���U��H��H��dH�%(H�E�1�H��qH��H�U�dH+%(u���B��f���UH��H��H��H��H��dH�%(H�E��A��vf�P�1���wB�QL���H�5�
�	��R�IO�L��|PH���qL��H�����1��<��ZYH�U�dH+%(u6��f�H�E�dH+%(u�H�X�qH��H�O�
1����������U��H��H��dH�%(H�E�1���w
H�����H�U�dH+%(u���=��f.���UH��H��dH�%(H�E�1��H�E�dH+%(u�1��������UH��AWAVI��AUI��ATSH��H�?dH�%(H�E�1�H��tdI��H��t\I�^I�FI���$f�I�^H9�rI�F1�A�FI�>H)�L��L9�IG�H�H��I�芽�I�FH�I�FI)�u�H�E�dH+%(uH��L��[A\A]A^A_]��4��@UH��ATSH��0dH�%(H�E�1��=�nr�H�=!prt1�H�U�dH+%(�H�e�[A\]Ð�=�nrH��2r��H��orH�����=�nrt�f�=�nrH�����H�E�)E�L�%onrH�E�H�T���H�=enr)fnrH�E�����foM�H�� H�]nrH�6nrH�58�
L��$foU�T$���H�� H��tLH�Ior�%���@H�5��H�=2nr���H��H�#orH���>�����mr�����������L����1�H��nr�א��UH��H��dH�%(H�E�H��nrH�U�dH+%(u����f.���UH��H��dH�%(H�E�1��.mr@�=smr�5imrH�E�dH+%(u���K��ff.���UH��H��H�=MnrdH�%(H�E�1�H��t�����lrH�E�dH+%(u�������UH����H�=�lrH��H��dH�%(H�E�1�聼�H��H�E�dH+%(uɺH�5�x�
�������UH��H��dH�%(H�E�1�H�=Mlr��H�=�mr�[��H�
Olr�H�=�x�N��=/lrH�
0lru^H�5lrH�=lr��&��H�
lr�H�=bx�	����krH��krH�E�dH+%(����f�H��krH�=�krH��krH�H)�u
�1�H��H��t&�?
u�H�p�H������H�
�kr�U���1�����H�5]krH�
fkrH�=?krH��u�5���DH��H���"����?
u�H��H�������+��ff.���UH��AWI��AVI��AUA��ATSH��H��dH�%(H�E�1������t,H�E�dH+%(��H��[A\A]A^A_]��H�=�krA��L��1�H�$w�蘽�E��~;Mc�L�=�
I��H�=�krL��1��H���i��I9�u�A��1E��H��b�H�
ikr��H��A���C��A��u�H�5FkrH������� ���H��L�������H�پ1�H�=krH�s�������޽�ff.���UH��AWAVAUI��ATSH��HH�u�D�wdH�%(H�E�1��l�����t(H�E�dH+%(�OH��H[A\A]A^A_]�fDIc�A�A�L9�H�E�LF�D��H�5ijr� ����A��u�H�M�H�=Njr1�H��u����E��t@A�G�M�uM�|L�%|�
f�A�H�=jrL��1��I�����M9�u�H�}�w/L�%fa���L���H�
�ir����u�H�5�ir� H�]��2�� H��L���B�����~&H�=�irH�پ1�H��q�a������@H�
qir��H�=�t�K������1����UH��AUI��ATI��SH��8dH�%(H�E�1�������t!H�E�dH+%(��H��8[A\A]]��H�5�hr� �g���u�L��1��H�=�hrH�'tL�%5`虺�f�H�
�hr��L������u�H�5�hr� H�]���� H��L���
�����~)H�=bhrH�پ1�H�bp�,���&����H�
9hr��H�=�s��������f���UH��AUATI��SH��H��8���H��@���H��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(���1��=3frtPH��grH��teH�EL��H��H�����H�����H��0���Dž���Dž���0H�� ����Q��H��(���dH+%(�H�e�[A\A]]À=frH�*r��H�grH�����=�er�j���f�=�erH����HDž���)��L�-�erH������H�g���H�=xer)yerH���������fo��H�� H�jerH�CerH�5E�
L��$fo����T$����H�� H��H��tFH�Pfr����H�5��H�=:er����H��H�+frH���&�����dr�������L����1�H�fr��f.�@UH��H��H�O(dH�%(H�E�1��wC�GH�e0
Hc�H�>���oO�A1	@1�H�U�dH+%(uF��D�A4���D�A0��f.��oG�A3A 빐�oW�A2Q��,��ff.��Uf�H��ATA��SH��H��0dH�%(H�E�1��=�crH�E�LJH	)E�)E�uiH�s(H�}����u5H�U�H��H�U�H��H����H�u؀}�H��xu;E��u6H�U�dH+%(��H��0[A\]�f.�H�=p�t����f�H�E�=crHǃPǃ	Hǃ`ƃ$H��pH�Cxƃ/u������z����=�bru�����g���H�=�o1������H�=�o�����ڶ�f.�UH��ATSH���H��H���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H��0���H�EI��H�� ���L������H��H��@�����Dž���H��(���L�%JkDž���0��1�H��L��H�=[&r����=�aru(H��8���dH+%(u%H���[A\]�f.�H��L��1�������謵�ff.��UH��ATL��(	SH��H��dH�%(H�E苇(	��P	f�Hc�H	H��H��H�@H�H)�H��H��u;H��p
H����H��x
H��Hǃp
H��Hǃx
��	H��	L�≃	���fn�fp����fփH	�=�`ru.��(	�I���1�H�U�dH+%(��H��[A\]�H��H��@��L���`�����(	����1���H���@�����u�H��H���F���f�H�i��=�_rǃ
ƃ$H��H	u������W���fDH��H��@�L������	��tˀ=�_rt�H�=�l1�������ų�DUH��AWAVAUATI��SH��(dH�%(H�E�1��=V_r��I��$H���ZM��$p
M����fDI��$x
M��$L�5PlIDŽ$p
I��$IDŽ$x
�L��H��L������H����A�I�@L9�rL��L��L��L)��B���t^I��u�M��$p
I�$@IDŽ$M���[���1�L��������I��$M��$L�5�k�d���DI��$p
I�$@D��IDŽ$H����I��$x
I��$IDŽ$p
I��$IDŽ$x
A�A)�Mc�L9������K�4>L��H�}��c���uTH�}�I��$�
L)�M)�$@fo�I��$L�I��$x
�I��$p
IDŽ$A�$�
M��$�}���H�=�j����
���H�U�dH+%(uuH��([A\A]A^A_]�1�L��D�}��Q�����u�I��$I��$�U�����L)�A��$H	H�E�dH+%(u"H��(L��[A\A]A^A_]���L�5j�^������@UH��SH��H��H���H��0	dH�%(H�E�H���Ƈ%Hʀ�#H���tH��	ƃ
H������x	uH��T	����H����f��H*��Y�h	H��y6H�ƒ�f��H��H	��H*��X��$H��x{f��H*��Y�p	H��x�f���H*��X��
�f/����H,�H��`��[rH9�sn����Hǃ0
H�E�dH+%(��H�]���f�H�у�f�H��H	��H*��X��p���f�H�у�f�H��H	��H*��X�����f�H��`Hǃ0
��t�H�E�dH+%(uYH�]�H��H�=�h1��H�5sh�n�fD�\��H,�H��?�$���D1�H�=_s�B�H��`��Zr����ff.�f�UH��H�������,	dH�%(H�E�H��0	D���������#��%����uƇ
A!�A�����D)�H�����H��hA��E��H)Ƌ��D������A��H)ƀ=.ZrH���HLJ�Ƈ$Ƈ&t,H�E�dH+%(�w�D��D��1�H�=�r�4�@H�E�dH+%(�K����(�����9���H��`L���	Ƈ
I9�����L)���f��H*�H���	�Y��	H����f���H*��X��
F�f/�sx�H,�H9��	����H���	���f���D��1�D���H��I��H)�H��1�I��H��H)�����@���~����~��	�`��	�c���D�\��H,�H��?�z���DI�Ƀ�f��I��I	��I*��X��@���f�I�Ƀ�f�I��I	��I*��X����转�ff.�f�UH��H��H��L�H�(dH�%(H�E�1��F��	����to��	wjH��$
Hc�H�>��f��2uJH��H�G(H!�HNH9�s
H�H��~$�I�WH����SH����f��H�U�dH+%(���fD�P���w�H��t�H��r��t��u�H�FH1��H�F�W9�t��u��A�`	�Gf�ɉ��H*�1��^��G8�D�0t�A���L�N�W���[�1�QA���G1A)�D������D!�	ʉWD9��A���D��)�A�����HGD�OH�GH�O���E���E��t&1�E���I��I��H��1�I��M��I��I�J�H;O(������~$�����H�O(1������2�����E���E������H�VA����v����A#��H�O ���WA���H)����1�A���I��H��H)�H��1�H��I��H)�H�O�1�H�Gf�O0����)��҉WA����A��)�D9���������f�H��H�����@fHn�1�fl�G ���@A��T	�����A�h	�W�G8�����H)��Y���DI+�`�f��H*�H����f���H*��^��O8�Urf/�vf(��^�f/��*Aƀx	�A�p	������H�vH�=n������f�H�����I+�`��f��H*�H����f���H*��^��=�TrAƀx	�A�p	�����H�vH�=�m������H�ƒ�f��H��H	��H*��X��
���f�H�ʃ�f�H��H	��H*��X�����f�H�ƒ�f��H��H	��H*��X��c���f�H�ʃ�f�H��H	��H*��X��1����������H�vH�=�l���������ff.�UH��AWAVI��AUI��ATSH��H��(dH�%(H�E�1���"H�E�uƇ"���	����E1����DL�K(H�u�M��L��H��PL��S�~U��o��	�o�0
A��fo�fl�f��f���0
��	��t_�=�Rrǃ\
ǃ	��A��������A�����DE�H�E�dH+%(��H��(D��[A\A]A^A_]�fDM����M�G�fH~�I9���E�}A�EE���T���S���:E�uA����A�Eǃ\
���D����Aoe����
�T�������H���H��0
H�`���	H���	H���	u{H��H!�H9��}H���	H���	ƃ�	H�H)�I���d����L9�P����E�uA�EA������@���L���	L+��	M���&���f.�H!�A�H9��
���H���	I��H9�s����f.�H��PH�5kH�=�^1��d��A����E�uA��uA�U��tJH���Ic�H�PH��H���iHc�	�B���S��	H�L��e���A�U��\
D�HcҍA��\
H��PH�fHn�fHn�H��Pfl�C@��tP���/;�X
�sH;�@
�f��d
u%��`
H��@
��fn�fp��fփ`
@A�EA������H��PIcU�C0A�H�CHI��H�H�K@H��P���f.����	��tE��u0H���	fH~�H�`H#��	H9��H���	fD�K0�����Hǃ�	��H��	H���Hǃ	H�01�H��H�����y���@H��{H��@
H��`
���fD��	H�����tG����	H�H�D�H�������=�Nrurǃ	A�EA�������fDH��t.H�H��	H���tX貟�H���E�}��H��u�1��f�H��	H���	����H�5�[H�=�[1���E�u�p���H��	H��묿 H�u�H�M��ѳ�H�M�H�u�H������A�������P��U1�H��ATSH�u�H��H��@dH�%(H�E�1��H�����������H��X��3��2�Չȃ�����28�t�K0@f�K6��3�Eă������HcE�Lce�H��PI�H�CI�fIn�fl�)E�H������	�tH�s(L���foE����W�K0ƃ#ƃ�	ǃ	L��PC@1�H�U�dH+%(��H��@[A\]�DH�CH��tԃ�	u�C0t�H�s(H�{H�Є�t�H��X�K0ǃ\
��21���2ƃ#ƃ�	ǃ	�u���fD��	��,	H��PtBǃ	H�S@��uH�CH1��8����H��HH�CHH��P1������H�S@1�ƃ#ƃ�	ǃ	��tH��HH��P�K01�H�SH����H��P�=�Kru;ǃ	��������f.��=�Kru+ǃ	�������H�5�eH�=�X1�����H�=
Y1�����觟��U��H��SH��H��H�w0dH�%(H�E�1�HLJ����f��
�W0to��
fn�L
��E1�fn�P
�� fD��
�C0���
fb�@����H���
�����H��ǃ�
fփ����
��t)��3�K0@ƃ
f�C6�ă���3�Љ����	��t3�C0��
ƃ�	A������
A��@�����AD��C0�����	��t"�K0H��
���ƃ�	H��������	��t�K0H��
ƃ�	H��������	��t�K0 H�� 
ƃ�	H����Ȁ��	���	���	tz�C0���ƃ�	��@�C0������ƃ�	�C0@��tƃ�	H��PH�CHH�C@�����H�E�dH+%(��H�]��������t$�C0����#t�� �S0�+����@��t[ƃ�	��u���#uO��)���C0
�C0H��Pƃ#H�C@H�CH�a���@���=����1���f����.����s0�F�����H���
H��ǃ�
fփ����D��!H�E��������#�����)���H;�H������"uƃ"���	�����������H��0
H�`���	H���	H���	��H!�H9�r H���	H��H9�rH�9H)�H���\���1�L�K(H�u�H�}�H��PA��S���6����E�H��P��tx�=�Gr����H�5�aH�=�T1�������ǃ	��j���H���	H+��	�t���H��H!�H9��N���H���	H���	ƃ�	�C����~E��o��	�o�0
���	fl�f��f���0
��	��tB��u&H���	fH~�H�`H#��	H9�s+H���	HcẼK0H�H��P�4���Hǃ�	��H��	H���	��豚�UH��AVI��AUL�-�SATL�e�SH��0H��HdH�%(H�E�1�DH��L��L������G����A��8t.��tzAƆ�	H�U�dH+%(�CH��0[A\A]A^]�f�AƆ�	��uҋE����!��Er��tL��uAdž	�p����L��1�������@�E���t@AƆ�	�yEr��u�@I��P����Adž	������J���@I��PHcE�H�H9�t-AƆ�	�=&Ert�H�5�_H�=�R1��_���DA��	L��Adž	@����@�������t(��t$1�����H��H�5y_H�=1R1�����U��������������I��P�n���ff.���U�H��QH��AWAVAUATSH��H��HL�L�'H�u�L��L��dH�%(H�E�1��G��H��tRI��L)��E�I)�t@L�m�L�e��fD�U���tP��t#H�I�I)�tL��L��L��L���H������@1�H�U�dH+%(��H��H[A\A]A^A_]�@H��H�SI��I!�Le�I9�r;H��L��L�H)�H9�LB�=�Cru@H�M��L;!s�H�CH�A�H��H��L)�H9�s�H�I��@L��H�=^1������p��UH��AWI��AVAUATSH�����H��0	dH�%(H�E�1������~
��&�E��)�9ލ�C���A���I�����I��I������FH��H�I��`H9��r�=�Br�A��%��A��#AƇ
trI���	H9�sfH��H)��f��H*��AY��	I���	H���(f���H*��X��
nf/����H,�I9��	sI���	@A��P	A���ILJ0
��=�Ar��H�E�dH+%(��H�Ĩ[A\A]A^A_]�fD��Ƈ&)�����!�	�9��#)�������A����������1�E���H��I��H�0H��1�I��H��I��`H�4H9������I��`H�����fDH�E�dH+%(�H�ĨH�5?NH�=JN1�[A\A]A^A_]�'���I��h�]�H�M�A��&H��x���H�E�A��$I��@M��I����Ao����I��ILJ�f�E�A��	AƇx	��L���Ic�H	H�E�H��E�I�H�U��E�H�E�L��P�����p���Džt���H��h���)U�H)��-���H��P���L��L���H��8���L��X����I���X�����p���t"H��8����U���u8��X�����t�����p���H�H�h���I�H)�tL��L��H��L���ݚ�����I��`���DH�=yZ1����I��`����fD�؉��)��s���f�H�ȃ�f�H��H	��H*��X�����f��\��H,�H��?����DH����f��H��H	��H*��X������%��DUH��AUATSH��H��dH�%(H�E�1�H��pƇ$H����H��H��H!�H�0	H9���H��H�H)�H��H9�HB�HǃpfHn�Hǃ0
fl��`��P	���=6>r��H�E�dH+%(�!H��[A\A]]�f�H��`H��t�I��I!�L�0	L��hI9�s'H�֋���
�=rL)�H9������XI�Ԁ�,t9L;�xsL��L;��s'H����uH��H�=dKH���1�����L�⃻P	H��`Hǃ0
�����=R=rH���Hǃ�ƃx	����H�E�dH+%(�$H��H�5eJH�=pJ1�[A\A]]�Q���H��H)�H9��z���H�H��h����H��xI�M�H��t'I9�r"������,�%���I�����D��uL��,L��hL�������M�����DL��H�5�WH�=�I1����H��`���@L��H�5�IH�=�I1��x���fDL��H�5�IH�=qI1��X��H��`�R����7���UH��AVL�5_
AUL��	ATL��(	SH��H��dH�%(H�E�1�Ƈ(��(	��P	�Hc�H	H��H��H�@H�H)�H��H��u;H��p
H����H��x
H��Hǃp
H��Hǃx
��	L��L�≃	�l���fn�fp����fփH	�=�:ru*��(	���K�����"�5�����Ic�L�>��fDH��H��@��L��������(	���	�����H�������uAH��H���N����H��f�=r:rǃ
ƃ$H��H	u0�����ƃ(H�U�dH+%(�SH��[A\A]A^]�@H��@H���L���-����	��t��=�9rt�H�=
G1��<���f.��=�9rƃ$�Y������o����=�9r�/��Xǃ
Hǃ0
��ǃ	��ƃ#ǃ�
��H��Pf��1H�C@1�f��
��4HǃP��3�����Hǃ�	����H��0	H��X���ʈ�f��1�_���H��0	H��(
��;�T	�B���f���`	��T	�*�H��`��#Hǃ�f(�H����^��^���h	���	�����%�����~��	fHn�fl���	���H�������(	�����,	ƃ#�������H��H���KH�56
Hc�H�>�ျ$tH������(	���	�S����K0�J�����0	����
�6�����,	H��0	����|	����3��4�S6�S7����H��������(	��H�������(	���1��3���H�=�E1��������H�=^E1�������H��0	H��Hƃ'H��h
���H���H!�H�0	��H��0	H��/s�H���H	��H�����H!�H�0	�f1�H�0	�1���!��UH��AVAUATSH��H��dH�%(H�E؋���ƒ���
tLJ
����‰����(	L��(	L��	L�5�
��P	@Hc�H	H��H��H�@H�H)�H��H��u;H��p
H����H��x
H��Hǃp
H��Hǃx
��	L��L�≃	�<���fn�fp����fփH	�=�5ru*��(	���K�����"����Ic�L�>��fDH��H��@��L�������(	���	�����H�������uAH��H���N����H��a�=B5rǃ
ƃ$H��H	u(�����H�U�dH+%(��H��[A\A]A^]�H��@H���L�������	��t��=�4rt�H�=�A1�����f��=�4r�ǃ	�����ǃH	�r���H��P��,	H�C@1�����H��H���H�

Hc�H�>��=R4rƃ#�s��,	H�C@1����%H��H����H�
�
Hc�H�>��H���4����(	����H��0	H��(
��;�T	�b���f���`	��T	�*�H��`��#Hǃ�f(�H����^��^���h	���	�
�����%������~��	fHn�fl���	�����$tH�����(	���	������K0���H��P��,	H�C@1�����H��H����H�
�
Hc�H�>�⋓,	H��0	����|	����4�S���H��0	H��X�@����=�2r����Xǃ
Hǃ0
��ǃ	��ƃ#ǃ�
��H��Pf��1H�C@1�f��
��4HǃP��3�����Hǃ�	����H��0	fHn�ƃ'fl��H�K0��%H�CHu�~��	�`��	��X���Ј�f��11������=�1r��ǃ	�����|���H��0	fHn�ƃ'fl��HH�CHH��X�K0��21���2ƃ#ƃ�	�*���H��0	fHn�ƃ'fl��H��3H�CHH��X�Ո�2�ȃ�����28��5����K0@1�f�K6��3����H�=s>1��'������H��PH�=?1��
���s���H�=�>1�������H�=�>1���������H���H!�H�0	�Z���H��0	H��/�H���H���H	��6���H�����H!�H�0	����f1�H�0	����H���H!�H�0	�|���H��0	H��/�j���H���H	��X���H�����H!�H�0	�?���f1�H�0	�0���H���H!�H�0	�i���H��0	H��/�W���H���H	��E���H�����H!�H�0	�,���f1�H�0	����1��=���1�����1����艃�f�UH��AVL�57�AUL��	ATL��(	SH��H��dH�%(H�E�1�Ƈ(��(	��P	�Hc�H	H��H��H�@H�H)�H��H��u;H��p
H����H��x
H��Hǃp
H��Hǃx
��	L��L�≃	載��fn�fp����fփH	�=L.ru*��(	���K�����"�5�����Ic�L�>��fDH��H��@��L���(����(	���	�����H�������uEH��H���N����H�9Z�=�-rǃ
ƃ$H��H	�������ƃ(H�U�dH+%(�cH��[A\A]A^]�ƃ�	��=i-r��������@ƃ#ƃ�	ǃ
�=9-rƃ$uxH��Pt_ǃ	������s���f�H��@H���L�������	���C����=�,r�6���H�=�91�����#���ǃ	�U���H�=�:1�����u���H�=�:1������/����=�,r�Pǃ	��������H������(	�a���H�������(	�N�����,	H��0	����|	����3��4�S6�S7������0	����
�
�����$�����H�������(	�����,	ƃ#��������'������������H��PH��0	fHn�ƃ'fl�H��h
�HH��������=w+r�t���1�H�5�9H�=�8�����(	�T����H���x����(	�@���H��0	H��(
��;�T	�#���f���`	��#��T	Hǃ��*�f(��^��^���h	�~�`f֓����	������%������~��	fl���	���H��0	H��X���ʈ�f��1����=x*r�*��Xǃ
Hǃ0
��ǃ	��ƃ#ǃ�
��H��Pf��1H�C@1�f��
��4HǃP��3�����Hǃ�	�L���1��E���H��PH��H��w}H�=Z�Hc�H�>��H���H!�H�0	����H��PH��0	H��/���H���H	�����H�����H!�H�0	���f1�H�0	���1����DH�=M71��������H�=�61��w������]}�ff.�f�UH��AWAVAUATSH��H��dH�%(H�E�1���+��L�e��@���h�}��n�E��������)��<	H��@	H��P�P������<	����	HcE�H���NH�C0�qƃ
H��P����H�	��+H��@	u_1�L��H��������Q����E���+1�DH�U�dH+%(�6H�Ĉ[A\A]A^A_]Ë�<	H��@	fD�@ƃ+)�H��=�'r��`���H��h�������	fn�H	H��p���fn�P	H��@��\���H��`���L��H�E�Hc�H	fb�L��f�E�H�I�H�U�I)���L��\���L��x����f�H���H��r>��uzD�L�U��@D��|���H�~E9�EN�D)�I��D��H��I	�E)�L�VD�tA�U�H�HE�I�I)�t0L��L��L��L��������~��x����E���t�H�u���"�q�����`�������H��P�C0H�CHH�S@H��h���H����V���fDƃ+�D���@�~�P�� ��H���fo�fHn�fl�H����H��@	H������<	H��PK@�W�����<	���H���	H��@	���@H���h�����������(	
���,	���H��H����H�
:�Hc�H�>��@�=y%r��ǃ	�����O����H��`H���H��0
H��8
H���	H�C`����������E�H�H�s@H�H��@	H�H��PH�CH���f.�H��C0H��@	H�s@H�CHH��P����~�0	�H��X��3ƃ'�~�P��2�Չ�flȃ�fl�����2K@�H8��Q����K0@f�K6��3�;���H���H!�H�0	fHn��|����~�0	fH~�H��/�d���H���fH~�H	�fHn��H���H�����H!�H�0	fHn��*���f1�H�0	fHn�����f��
���H�="21���������H�=@11����,����=�#r��ǃ	ǃH	������d����=m#r��ǃ	�݀=T#rt�fH~�H�5�>H�=�01�舼���π=/#rt�fH~�H�5�>H�=�01��c����H��PH�5�>H�=k01��E����^������������fH~�H�5�>H�=B01������`����w�f�UH��AWAVA�AUE��L�-n�I��ATL��	SH��(	H���H��@dH�%(H�Eȋ�(	ƅ���A��P	��A��(	����I��@Ic�H	I��I��H�H�H)�I��@I��I��u;I��p
H���I��x
I��Idžp
I��Idžx
A��	L��H��A��	�}��fn�fp����fAֆH	�=�!r�9���I��I��@��H��衶��A��(	���!���I���	tA��
tA��tAƆ
A��A��)����"����IcT�L�>��A��#AƆ
�Ao�(	A�H
�y�I��@���@L��������uGI��I������H�9M�=� rAdž
AƆ$I��H	�������H�U�dH+%(��H���[A\A]A^A_]��A��*t
A��(t������H�
����Hc�H�>����I��@AƆ'L��Idžh
I���IdžH�������M�����R���I��h
A�F0H����A�F0I��P��I��I��@H�߾�Ŵ��A��	�����=�r���H�=�,1��˸������L�����������A��(	���A��XA��,	AƆ#������
I��HM������H�5��Hc�H�>��A��XA��,	�����z
I��HM�����yH�5��Hc�H�>��A��,	������I��HM�����TH�
u�Hc�H�>��=�rM����ALJ	�������L�����A��(	I��@���I��@f�A��!Idžh
HDž@���I���)�0�����	I���AƆ'IdžHIdžh
H��t-@H�I��	I����H	��n�I���H��u�Adž	L��������M	M��I��h
A�G0I�GHI�G@1�����Ao�(	L��A�H
����������A��(	���z�=Pr����I��@1�H�5�+H�=�*�~���A��(	���I��0	I��(
��A��T	9�t~f�A��#�A�`	A��T	Idž��*�f(��^��^��A�h	�A~�`fA֎��A��	tA��%u�A~��	fl�A��	��A9�X	�{���A�F01�����@1�AƆ�	fA��#I��@Adž
����I��0	I��XI��@����=rM���%
A��X1�ALJ
ILJ0
��ALJ	��AƇ#��I��PALJ�
fA��1I�G@A��4ILJPA��3�����fA��
ILJ�	���I��PA�F0I�FHI�F@I��0	I���1����I��PA�F0@I�FHI�F@1����L���˹���������A��(	�����=r�����I��@1�H�5n7H�=^(�:���A��(	�m���I��0	L��I��
�h������#���A��(	�����=�r�2���I��@1�H�5�6H�=�'�׳��A��(	�
���I��0	AƆ�	I��
I��@���A���	I��0	��I�� 
I��@AƆ�	���I��PA�F0�I�FHI�F@I��0	I���1��\���A��	����H��Hf�I��0	�E�)E�H�U�H��E��)E�)E�A��	�E�H�U��E�)E������ʋT����A�� 	���R����Hc�A�������^����=Wr�Q���1�H�=6蓲��A��(	I��@����A�� 	A��,	���[���R��Lc���M�H4��C����t
�=�r��	�I��0	C����L��H��H�TI��I��@�S���A��%AƆ#AƆ�	u�A~��	A�`A��	A��X���ʈ�A��,	fA��1�����=\rI��@���1�H�5�&H�=�%花��A��(	I��@���L���?��A��(	I��@���A�F0I��PM��I�G@1�I�GH�J���L������A��(	I��@�b���A��,	I��0	L����A��|	��A��4�B����������A��(	������AƆ
ƅ�������A��#I��0	����
A��(��
L��H�����������ܵ���������A��(	�����H��������f�=r��A��0	��A��
���A��$tL�����A���	�NA��(	I��@�V�A��,	M������I��H���	H�
{�Hc�H�>��A��,	M�����xI��H����H�
d�Hc�H�>��A��,	���K����Ao�(	L��Adž	A�8	������K����|���f�L��訴�����c���A��(	���'�=�r�r�I��@1�H�5z$H�=;#����A��(	�J�A��,	���Z�
�rI��@��������&�1�H�5$H�=�"�ˮ��ƅ���A��(	I��@��Ic��
I��@��?���qA��,	H��A���
I��0	L񉹘
H���
��I��0	I��HAƇ'ALJ	H�E�dH+%(uIH���L��[A\A]A^A_]���I��0	I��HAƇ'ALJ	H�E�dH+%(t���h�I��	H�������H������ʈ�I��@fA��1�������A��(	���I��H����H�
W�Hc�H�>��A��	I��L��P���fAn�H	I��fAn�P	��,���H��0���H��x���Ic�H	fb�fօp���H�H�H��h���H)���H��,���H�����H��H�����H��X���H������L�����I��fDH�����H������H��L����n����~Z��X�����p������^L��x�����"w9���iH���H��H���/��0����(H�����L�������@������fo�0���I��HM��A�(	A��,	�J	A��,	H�
�Hc�H�>��Adž 	�����=�r���1�H�=5/���A��(	I��@��A��"�����I��`AƆ"�����I��P1�A�F0I�~HI�F@1���AƆ�	ƅ������A��,	��A������f�AƆ�A��A������H�=�1��2�������AƆ
�AƆ�	�AƆ�	뇀=�r���A��	H�=�.1��������f1�I�0	fHn�I�GH1�fl�A�O0AƇ'I�G@A��2A�H��I��0	�H���H!�I�0	�I��0	H��/s�H���H	��H�����H!�I�0	�p���I��0	fHn�AƇ'fA���	fl�A��!A�H�3A�G0�L��I�G@I�GH�F��1���H���H!�I�0	�I��0	H��/s�H���H	��r���H�����H!�I�0	�Y���f1�I�0	�J���I��0	A��3fHn�I�G@A��2fl�����AƇ'����A�G0I�GHA�H8��U�A�G0@1�fA�O6A��3�3�H���H!�I�0	�I��0	H��/�n���H���H	��\���H�����H!�I�0	�C���f1�I�0	�4���1��-���1�����1��b���H���H!�I�0	�.���H���H!�I�0	�^���I��0	H��/�L���H���H	��:���H�����H!�I�0	�!���f1�I�0	����I��0	A��!I��HAƆ'��A��#��A���	�?������2Adž	L�����������H�E�dH+%(�����H���L��[A\A]A^A_]�f��fDH���H!�I�0	�S���I��0	H��/����H���H	���H�����H!�I�0	����f1�I�0	����I��0	H��/�����H���H	����H�����H!�I�0	����f1�I�0	���1����1����1��h���I��0	I��HAƇ'ALJ	
I9�PtL������������I���ALJ	ILJHILJh
AƇ'H��t)H�I��	I������]�I���H��u�ALJ	L����������ALJ	�������H���H!�I�0	�%���I��0	H��/����H���H	�����H�����H!�I�0	���f1�I�0	����@���&���E�XE������A�x����D��\���E��������o�X���A�@A0��t���H�H�h���I�H)��[�������fD��	w�����H�����L����������E�HE�������A�@���H�=51������������A��#���������������1�L������A�O0L���z�������I�H���ALJ	1���I��	H���D���H������A�P��������A�P��������A�P��������A�x����A�@����I��P�����L���c�����������������AƆ�	����A��
�����Dʈ������I��@1�H�5�&H�=�踣��A��(	�S�Adž		L������������ƅ���A��(	I��@��A��	1�H�='L������L����������������G���L�����A��(	L�����������C������������A��
I��@�K�I��PA�F0 I�FHI�F@1�I������1�����A��3M��������8�tA�N0@fA�v6A��3I��H����H�
��Hc�H�>��I��0	fHn�A�O0A��)fl�AƇ'I�G@I�GHA�H�����1��P����H��0H!�I�0	�I��0	H��/s����H��0H	�덺����H�� H!�I�0	�u���f1�I�0	�f���1��_���fD�L������1�����=mr���H�5AH�=�1�袡�����ff.�f���UH��ATSH��dH�%(H�E�1�H�?��H�I��������H��H�����AoD$�Ao$���@I�D$ �A~D$8A�L$TA�t$PH�C I�D$(fl�H�C(A�D$0f�� A�D$h����)����*A�D$2��f�f��,A�D$l�H*���D�I�T$@��X
A�D$dH���	��8I�D$H��\	H��H��H���	�������	HE���`	H���	����A�L$X����������A~D$\fփ�f~���uHǃ��=�rǃ���H�E�dH+%(�XH��H��[A\]��fp��f~օ�t�1����u�����H���1�@H��H��u�H��H��H��H���	H���	�.����1��r���f�1���H�=�`����=	r�L������1�H�=,#�?����=�r�+������1�H�=+#�����=�r�
������1�H�=�����=�r������1�H�=��ܞ����)�����=xr�����H�=�"1�贞������H����������Y����UH��H��dH�%(H�E�1�H���H�E�dH+%(u���HY����UH��SH��H��H���dH�%(H�E�1�H��t*DH�H��	H���tT��U�H���H��u�ǃ	H����ȳH��	輳H�E�dH+%(u#H��H�]���}U�DH��	H��t�H����X�f���UHc�H��H�5�H��H��dH�%(H�M�1ɍH���
wH�
�oH�4���H�E�dH+%(u�1���8X����UH��AWAVAUATI��SH�E�H���dH�%(H�E�1��A��$	A�D$0ADŽ$���A��$	Hc�H�>��f�L���h�������t�M���?�6L���@�����u�L������AƄ$'f�A�$HA��$4E1�A��$!ADŽ$�
fE��$
A��$3IDŽ$�	�w�=�r�L�-w�L���h������P���A��$(	w�A��$(	IcD�L�>��I��$�f�AƄ$#AƄ$�	AƄ$'IDŽ$h
A�$HH��t-�I��$	H�I��$����QS�I��$�H��u�ADŽ$	L��蠢���������A��$,��I��$`M��AƄ$(uIDŽ$`A�A0A��T	�Aǁ	A�A8A;�X	��A�Q0A��X	���9��A���A�Q0I��(
I������XA��%uA���A��1A�y0�A~��	I��8
�����H�������I��hH����I���fA�q4A��1I�yh��tA��\	��t	H��1�H���A~��	H�fl�I�ApI�A0AAPH�U�dH+%(�3"H���[A\A]A^A_]�A��$(f�M��)�p���)E�)E�)E�)E���M��	A��(	I��(	M��L��(���fDA��P	f�Ic�H	I��I��I�@H�H)�I��I��u;I��p
H����I��x
I��ILJp
I��ILJx
A��	H��(���H��A��	�[��fn�fp����fAևH	�=��q�/A��(	�ƒ��=������$���H�5q���Hc�H�>��I��$PM��ADŽ$	A�D$0I�D$@I�D$HA�A8A��T	�����A9�X	�p���I��`A��
I���I��0
I��8
I���	I�A`�s���A���I���	AƁ
�W���L���Y�������P���L������C���L���;�������2���L������%���I��$HI9�$PtL�������������I��$�M��ADŽ$	L��IDŽ$HIDŽ$h
AƄ$'H��t.f�H�H��	H������#O�H���H��u�I��Aǁ	L��L��(������L��(������CI��h
A�A0I�AHI�A@A��	��1�A��T	A�Q8A;�X	��������A��(�"���AƇ#����DI��@I����H���x���A��(	�ƒ����������L���X������I��I���:���DH��)�=
�qM��ALJ
AƇ$I��H	��A�q0I��XI��0
A�A8����I��P��I��I�A@H�	��A��2�A~��	��M��8
��I��`fA�I`fA։�	����I���A��T	�����+���I����6���f�I��$	H������H�������H��	H������H������I��I��@�H��L��(�������L��(���A��	�����=�q���H�=�1�L��(�������L��(�������1��=��qM���7I��XI��0
Aǁ	A�A8���f�ADŽ$	M��A�D$0����ALJ	���A��$$�d���L������W���A��$0	��A��$
�?���A��$,	I��$0	��A��$|	��A��$3A��$4A�D$6A�D$7����L��������L���ݻ�����A��$%AƄ$#u�A~�$�	A�$`A�$�	A��$,	���*A��$'�����p���	I��$0	AƄ$'fHn�fl�A�$H��A��$,	AƄ$�	AƄ$#����A��$'�-���S����I��$0	AƄ$'fHn�fl�A�$H��=��qM����A�y0I��XAǁ	I��0
���
����=��qM���uI��PE1�A��XAǁ
Iǁ0
A�q0I�A@A��4��Aǁ	IǁPAƁ#Aǁ�
Iǁ�	fE��
E1�A��31���A�A8���4���I��$@I��$�IDŽ$h
IDŽ$HI��$�AƄ$'H��t2fDI��$	H�I��$��
�I�I��$�H��u�ADŽ$	L��� �������I��$h
M��I��$PA�D$0I�D$HI�D$@H���=	A��	���`���AƄ$�	1�ADŽ$
fA��$#�!���I��$0	I��$(
��A;�$T	����f�A��$T	�A�$`	A��$#�*�IDŽ$�f(��^��^��A�$h	�A~�$`fA֌$��A�$�	���A��$%����A~�$�	fl�A�$�	�l�A��$,	���0A��$'�I��$H����H�
y�Hc�H�>��A��$,	AƄ$#����A��$'��I��$H����H�
K�Hc�H�>��I��$0	I��$X���Ј�fA��$1��L��賙����I��0	H������H9�����I������L��耙��A��(	���A��$����L�����A��(	����L���J���A��(	���A��(���}��i�}���
I���H������I�(H9ƸHD�A�W I��I��`H��uI��xH��I��I!�M�0	I9��7H��L)�H9�s
H�I�M���M���=
�M�L�E�H�E������H�M�D��H�����H�H�����)�H��H�H������A���H���������H�������L�HЀ=��qH�� �����
H�� ���L��H)��M�H���������D��x���A����M����I�U I�}H����H���?A�})��I��0	H�� ���H��������H��L)�H�H!�A��-I��0	���=O�q��E1�E��.�AƇ#AƇ0���A��	���A��,	���I���M��0	H������I�(H9ƸHD�A�W A��#H���yA��X��H����L�A M��I��`H��������M)�H��I!�H��H!�I	�I9��~H��L)�H9�s
H�IĀ=U�q�M;�xs	M;��s$I����uH��H�=I���1�艐��A��-M��0	uI��L�`A��(	��I��0	A��	�~�A��	I��@AƇ(fAn�H	M��Dž8�����4���H��8���fAn�P	H��h���Ic�H	M��fb�ƅ<���H�L��@���I�E��#H��X���fօ`���I)���H��H���H��4���D�� ���M��H�����I��L��I���0�� H��sZ�)����d���H�H�X���H�I)���L��L��L��H���0M��������H�����`�����t�H��h�����v���D�� ���H������A��<���A��#A8�t
�=��q���������A��(	AƇ0����I��0	I��X���1�AƇ0fA��#���I��0	I��(
��A;�T	���f�A��#�A�`	A��T	ILJ��*�f(��^��^��A�h	�A~�`fA֏��A��	�^�A��%�P��A~��	fl�A��	�6�AƇ(�E��%�A��	f�H��p����Ao��)E�M��fAn�P	)E�M��fA����8���I��@H��h���Ic�H	)�p���)E�H�I�)E�fAn�H	L��@���fb�H��X���m�fօ`���I)���H��@���H��8���L�����H�����H��H���I��H�� ���H������=@��H�����`�����tH����������u4��d���Ic�H�X���I�I)�tH�� ���L��L��L���J��A�Dž���E�L�����H������U���t��uH�=��
1�藌���U�A��(	A��(����������h
I��$PH����M��A��)I�A@�I�QH���A��)Ƀ���=��qA��	�A�A8A��T	A9�X	�j�A�Q0A��X	������I��$	H�����H�����H�=��
1�蝇���n�D�� ���H�������<����������'���M��A�q0I��0
I��X��I�ȁ������
����r
�������������t1����@�ƍ4�A�q8��A��$	)E��Ao�$�H��p���fAn�$P	)E�I����8���I��$@fA�$�H��h���Ic�$H	)�p���)E�H�)E�fAn�$H	L��@���M��$fb�H��X���e�I�fօ`���H)���
H��@���L�����L��8���H�� ���H��H���H��(����Ff.�D��H�����`���A��tH�� ����1�����u5D��d���Ic�H�X���I�H)�tH��(���L��H��L����G��A�Ņ���U�L������E���t����A��(���H�=�
1�L��(���蜅��L��(���A�y0����AƄ$'L��ADŽ$	�ټ�������I��$h
M��I��$PA�D$0I�D$HI�D$@���A��$)�eA�D$8A��$T	�ADŽ$	A9�$X	����z�@Aǁ	A�q0I��XI��0
��A�A8����I��PI�AHI�q@��I��$PH���m�M���DI��$PH���O�M����H�u��"���H�=�
1�L��(����B���L��(����j�H�=t�
1�L��(����!���L��(�����AƇ#E���>����=��q�1���1�H�=(�
���A��#����1�H�5�
H�=�
L��(������L��(���A��	����L��L�H)�H��H9�LB����A��	f�H��p����Ao��)E�M��fAn�P	)E�M��fA����8���I��@H��h���Ic�H	)�p���)E�H�I�)E�fAn�H	�E�fb�L��@���H��X���}�fօ`���I)�tqH��H���H��8���H�� ���L��I��M��I��H�� ���L��L��L���D����~7��H�����`�����tWH��h�����t?��	t:��u�o�H����F3f A��#��I��X�E�H��x�����nHtՉ�d���H�H�X���I�I)��j����E��(E����H���CM���	I�U H1�H��H��������H��H�� ���A��I9���A ����M;��r
M;�x��E1���f.�A���1����@�H��1�E���H��I��H��1�I��M��H��L���A��(�G�}���AƇ.M;��r	M;�xrtM��t
I�U H���H�=
1��C����RI��$H����H�
e�Hc�H�>��I��$H���~H�
_�Hc�H�>��H�=.�
1����L��藨��A��#AƇ/A��(	A��0���H��1�H�5ȹL���H�=��
腀���=.�qL����2�1�D��H�5��H�=�
�Y����=�q�
�H�����1�H�5l�H�=�
�0����=��q���H������1�H�5C�H�=��
�����=��q�������1�H�5�H�=��
�����=��q���H�����1�H�5�H�=��
����=_�q�j�1�L��H�5͸H�=w�
����=:�q�E�����1�H�5��H�=l�
�i���=�q��A�������H�����H��H��H�5h�1�H�=?�*���=��q���H�� ���H�5?�H�=�
1������H���HA�}(�GA"�(A���:A��.A��/����@���H�����H9���A�E(H��H��1�I�M H�=�
D�����褂��I�U D���������x����6M��t
I�U H����H�=1��c����o���H�� ���I9��!M;���M;�x�AƇ.�8���H�= �
L��(��������E�L��(����'���I��$0	AƄ$'fHn�fl�A�$H�x���ADŽ$	��E�u(E��tE��I��0	H��H)�H��������H!�A��-I��0	�]�=�q���I�MI��0	H�=�1�M�E �E}����I��$0	H��/���H���M��AƄ$'H	�fHn�fl�A�$HA�A0��A�A0��I��$0	H��/���H���M��AƄ$'H	�fHn�fl�A�$HA�A0���A��(��������A��.A��/�������1����f�A�$H�>�H���H!�I�$0	H���e���I��$0	H��/�R���H���M��AƄ$'H	�fHn�fl�A�$H���H�����H!�I�$0	H������f1�I�$0	H����H���H!�I�$0	H����H�����H!�I�$0	H����f1�I�$0	H�����H���H!�I�$0	H���0�H�����H!�I�$0	H����f1�I�$0	H����M���AƇ.�Q���H�=q�1��2�����M����I������H��H�=;�
I���1��~����I��0	L�����H�=:�1�H�������z����A��0	I���PA��3	�P���I��0	H��H)�H��������H!�A��-I��0	�1�=�q�#���I�MI��0	H�=��1�M�E �3z������I��0	H��H)�H��������H!�A��-I��0	���=��q�#���I�MI��0	H�=X�1�M�E ��y��������(��&wL�U�Ic�L�>��	����M;��r
M;�x�@�H����I����uH��H�=��
I���1��}��M��`���1����L��L�H)�H��H9�LB���I�uH�=k�1��<}��A�E)�3�A��0	I���PA��3	�P���H�� ���I9�����M;������M;�x��������E���1�E���l���H�����1�A���I��H��H��1�H��H��I��H��>���1���1�H�=��
�|��I��0	H�� ���H��������H��L)�H�H!�A��-I��0	t8�=��q����I��0	L�����H�=��1�H�������x�����A��0	I���PA��3	�P���2��A��0t$���������A8E(���I�M A�E(�������1����H�IL��L��1�H�=��w�����H�=��
1��{�������M�
�C�f��%�1����@�ƍt��"��H�	���A��0	I���PA��3	�P���A��0	I���PA��3	�P���ff.����UH��AWAVI��AUI��H���
ATI��L��SH��L��O�|%H��x�ED�E�L�M��E�dH�%(H�E�1��5J�H�����H��L��I��H�V�
�J�H��H��tjL��L��L)�H)�H��L)�H�u�H)À}�I����H��L9�sgH��H���@H��L)�I)�L9�sJI�t$�H�x�I��H���
�I�H��u�H�E�dH+%(��H��xL��[A\A]A^A_]�H��L��L��L��H���dI�H����M��t�I�t$�H�{�H���
�<I�H��t�H��H)�H��I)��f�H���v���I�����H�S�I�����H���f�H)�H���D����H���=�H���.���L9hu�L9pu�H��M���E�H��H)�L�m�L�u�I)�tgL��p���L��I��H��x���H�M��#��U�������tH�I�H)�tL��L��H��L���6�����H��x���H�M�H�������H�B�I��I��H�����I�����H����L)�H���d����L���<�H���N���H9Xu�L9hu�L��I��L)�L��I���E�L�m�L�u�I)�����L��H�U�M��H��x����+��U����m�����H�H�I)�����L��L��L��H���5���������H�E�I�T$�H��H��I��8@89�5�y@8x�A�x@8y�*�y@8x��x@8y� �x@8yu�IM�8H�L���L�x�C���L�x�:���H�E�H�M�I��L��p���H�E�L��p���H�E�L��x���H��h����E�H�������H��M����U���th��t#H�I�H)�tL��L��H��L���4�����@H�]�I��H���
H�s��CF�H��tNH��L)�I��H)�H�]�H���f�H�E�H�M�H9�tSH9�s.H)�H�������H9�r��}�u��Q����I��H����H��H)�H�������H9��g�����DH��x���H9��P���I��H�E�H��h���L��p����H�E�I�D�H)�I�J�D!��A8����A�O8H��A�O8H��A�O8H���HA8Ou~A�O8Huk�@A8GuXI�����H�U�H�E�M��H��x���H�E�I���E���I���a���L�x�X���L�x�O���L�x�F���L�x�=����,�I���/���I���&���I������I������I������I������f���UH��AWAVAUI��ATSH��hH��x���dH�%(H�E�1��=k�qH�E�H�u���I�}(H�U�H�5����A�U����H�U�H���I��H����M���H�M�
H��L���D�I��H��tkH)�M��L�E�M��I)�M���E�M��tLL�}�L�E�L�e�H�]�M��M���@�U�������tH�I�I)�tL��H��L��L����1�����1�H�U�dH+%(��H��h[A\A]A^A_]�@I��I��x
IDžp
I��IDžx
I9�x�����I��I�@I��p
IDžH��u��L���r����t	����c���H�U��I��xL�E�H��H!�Hu�H9���H��H)�H��H�H�H9�HC�H��x���H9�������=��q��H�]�I�p�I��IdžPI�@�M��H���
L)�H�{I��I��@Adž	Idž`AƆ$L�E��B�H���y���L�E�H��H�E�H)�I)�����H��H��H)�H��H�H9�HB��(����H�=��1�L�E��m��L�E��#���DH�=Y�1���m���4�����(����UH��H���NdH�%(H�E�H��0[9����H�U�dH+%(u���~(�ff.���UH��AWAVAUATSH��L��0[dH�%(H�E�1�A�WHM�w@����I�G@E1�fDO�,�I��J�\( H����H�{hI��襌��H�ChH�{x蔌��H�CxH���而��H�{ Hǃ����H�{@趂H�{8譂H�{0褂H���y$�I�G@A�WHJ�D( A9��g����Jf��H�E�dH+%(u*H��L��[A\A]A^A_]���DI��A9��+������L'�ff.����UH��AVAUATSH��H��L��0[dH�%(H�E�1�I�}XM�����H�����L��Hǃ0[���H��t*H�ÐI��H��蕸��L��L��H���DZ��L���#�H��u�I����N���I�������I���艁I����}�I����q�I����e�H�E�dH+%(uH��L��[A\A]A^]�#��J&�f.�UH�h�fHn�H�$fHn�H��AWA��AVAUI��ATSH��P���H��H��dH�%(H�E�H�[fHn�H�O&fHn�1�fl��H�I�ExflԿ()�@���L��HX)�0����z�H����A��I����A��ufA��	u\���6�I�F@H��tyI�EpM�.E�~H��([H�2H9���A���H����H�H9�tp9Hu�@8 u�1��f�A����`9�HB�H�@H�<���I�F8H���t���I�~@��I�~8��I�~0��L���!�E1��}D�fo�0���fo�@���A���M���I�FP����A�FX����A�F`����L��x���)�P����h���M����A���H���H�H9�t9Hu�L��H#xt�1��fD��E�H���H�H9�t 9Hu�H�x�� H��u�E1��fDA�D�E�H��9HtH�H9�u�1��f�H�@H�E�I��pf�A����E�H��tN@���%H��1��H���t�H9�tE���H��D9H�eH�H9�u�f�f�A��|A��lfAn�x�E�A��fbʼnM�f�E�I���f�E�H�E�A����E�E��t4H9�t/A����fDH�6H9�t9Fu�F�t��u	�E�f�A�����~H��+H��`���H���I#�tDI��0H����A��8�����������E�H�E��I�|$0H��t�H�5X�
� ��u�M�H������I�F H���X���H�E�dH+%(�=H�ĨL��[A\A]A^A_]�H#xH��fHn�����A��(��H�<��|I�F0H���T�������A��������H�E�H���3����E�H�E������E�H�E�����1����A���1�A����E�H��H��H��1�H��H��H��H�H�E��fo�0���fo�@����AƆ�f�E�A�1�I�FP����A�FX����A�F`����L��x���)�P����h��������� �UH��AWAVL���AUI��ATSH��8H�u�H���dH�%(H�E�1�L9��E1�E1�E1�H���0D�]�E��D�U�H�M��D�{H�sHE��EE�H����H�}��>/��uvL�K8M9�rmH�C@I�I9�s`�=
�qt:E��H���
H�M�H�u�L��H�=c�LD�H��L��P1��(e��D�{XZ�E�E���DˆE��E�AELjE�H�L9��X���D�]�D�U�E��H�M�E��u4E��u/�=��qt#H��H��Z
H�u�L��HD�H�=(�1��d��E��H�E�dH+%(��H�e�D��[A\A]A^A_]�f�H�M�L�%6�E���H�I9����C��DE�H�{Hu�L�K8L9�r�H�K@J�4	H9�s̀=��qtB��L���
D�U�H�u�ME�H��H�=<�1�QH�
�Y
H�U��d���CH�U�D�U�Y^��H�DE�DD�I9��s���E��H�M�I������E1��=f�q���������fD��UH��H��AWAVAUATSH��(dH�%(H�E�H�L���L	���H���I��H���H��u�BH�SL�cLB�I�$H��t3H��H�CI9�u�H�E�dH+%(uwH��(H��[A\A]A^A_]�I���0H�u��xI��H��t4fIn�fIn�M��H�fl��@(H�u�H��@f�@I�$���L���f�1��z�����@UH��AUATSH��H���wPdH�%(H�E�H�L�hp1�I����I�A��H�GpH��tD9`tSH�CpH����Ձ���=�qHǃ�uQD��L���T��I��H��tfH���_��H���H��tRL�cp1�H�U�dH+%(uDH��[A\A]]�f.�H�{x�g���H�CxD��L���TT��H�Cx�fD��������ff.��UH��ATSH��H��H�W(L�'dH�%(H�E�1�1����f�������LJ�����t
�����t
���A��$�t/�J��@���B��u
��� 8�t���@f�H�E�dH+%(��H��[A\]�@��t3H�z���z���z��LJ�#�S���DH�zuqLJ����t	��������f����o����	������X������ �I���f�LJ�!���������V��H�S(�������ǃ�c������ff.��UH��AWAVAUI��ATI��SH��H�^ dH�%(H�E�1��~�tX�����uNH�ChH��tn�PA�|$��SPu�@�CXA���uH�E�dH+%(��H��[A\A]A^A_]�D�sXI�}x�L����CT����PH�{h��~��H�Ch�ST���t�I�}x������y[��H�ChH���o���A���t�f�H�D�cPH�xpE���m���H��D���N��I��H���R���H;CptPH�CpH�{x�Z~��H�CxH����F~��1�1�L��Hǃ���Z��H���H����L�kpH�ChH����D�xE���}L��D���V���H�{xA��H��t;Gt)��}��H�CxL��D�����Z��H�CxH��H��t8fnOfAn�fAn�fAn�fb�fb�fl����q����CP�������fo����Q������ff.���UH��H��dH�%(H�E�1�H�E�dH+%(uH��@1���'%����f�UH��AWAVAUATSH��H�$H���D��dL�uD�] D��$�I��D�E��,���(�dH�%(H�E�1�D��%@�� ���`���������E1�����H�u��@�D���D���L��0�L���H����&���D���H��D���H���L����L��AS��,�APD��(�AVV�AQD��$����H��0�=�qt�� ����,@I�|$pL��1���#��A�Dž���H�E�dH+%(�H�e�D��[A\A]A^A_]�f�E1���@u�H�u��@��D���D���L��0�L���H����5���D���H��D���H���L�����L��AS��,�APD��(�AVV�AQD��$�����H��0�=.�qt
�� ���tBA�������������U�����D�5.�q��H���1�1�������KT��H��t�H��L��������@��UH��AUATSH��H��(L��0[dH�%(H�E�1�H��uaH�~I��E1�H�G�H���v-H�E�dH+%(ufH��(I�}@L��H��[A\A]]��DI���H�M���y��H�M�I����H�E�dH+%(uH��(I�}@H��E1�[A\A]]�H���C���UH��AUI��H�5-�
ATI��SH��H��dH�%(H�E�1���#��t7H�5�
H����#��tDH�E�dH+%(uJH��1�[A\A]]��L��H���e��A��$���I��$�L��H��轍����fD��UH��ATI��SH��H�5��
H��dH�%(H�E�1��0#��tH�E�dH+%(u,H��1�[A\]�f�1�1�H���&�H�P�H�����w�A�$����ff.��U��fHn�I��fl�H��AWAVAUATSH��H��L�+L�g(H��`���dH�%(H�E�1�H��X���L�{@L�v(�H�I��@H��tEI���H�JI���1�H9�s,H�E�dH+%(��H�Ĩ��[A\A]A^A_]�D�A�	A���fA�WH�CPH��h���tBI�|$��A�|$���~��H����~��H��h�����f֍���CX�o�)�������������������f���A�B9uI�B H������A��$�����I��$�H��`���H����A�|$�+I����f��@I������fA�W������A��tF����A���u3H���H��t'I���L��P�����v��L��P���H��p���fDA�� tA����A���8E��$�A��$�D��	��I�Jp�A��$�H��`���H��`���L��X���A�H)�H��P����H��P���I��$�L��8���H��H���H�<�L��@���L�@`L��H�����H���H�ΐ���x1E��A��E��t&A��L��tM	�Hc�H��L��X���I��H�O�DH���L9�u�H��P�����H���L��@���L��8���H�� !�I��$�H��H�� L	�H��X�����t �@��tH�H��H�W�H����u�A����A��$�L�K8��uI��$���I�M�AM��$�M��$�I��$�A�L�օ�tqfD��ШuZH�I��I�@�H�FI�@�H�NH��H��H��H��?H��?�	�H��H��>����	�H����H��=������	�	�I�@�I�H����u�I��I��L9��q���L�� ���A��tA��$���A��@�HA��$�����H������H���&��t!I��$���H������A���'A��t3H��X���1�L��H���r?��H��1�L��fA�GL���B�����������I�}pH��X���L���������������5�q��X���H��1�1������X����[����A��$��1I��$�H��`���H���*���A�|$�=I;����f��@I;����Ѓ��#���f�I�|$�����A�|$�x����I���A����A��$����I��$�H�� ��A��$�t$�t I��$��tH��H��H!�H	�H���������f.�I��$�H��H�� ����f������H�������6���DI��$�H��x������@I��$��g���I�D$���fDA����I����fDH�H��?f��@�����D�@�����H�S0�sXL��P���A��(H�{hM���L��`���褎��H�C0L��P���H������	���DH������H���Z���A����sXL��H�{h�S���L�K8������D��UH��AWI��AVAUATI��SH��XH�H�_H�U�L�wdH�%(H�E�1��GH��H�A@L�,��f�H��L��H�E�)E�)E����H��H���uH�P(M�$H����A���%��t�{It	M����H�KpH����H�shH�SXH�M�H�u�H�U�M��������E�H��� M;t$tM;t$tL�����H�u�H�}�I��A�ׅ��<���M��tM9t$tM9t$tL���E����E�H�U�dH+%(��H�e�[A\A]A^A_]�f�H��L�]�H�KL�M�A��E����E�I�vI�~(P�n��L�]�H��XZH���lA���H�sHs(H�KpH)�H�sht
�}�t�CIH�CXH�M�H�u�H�E��{I��H�C`�E�H��H�E�H�����@I;\$�=���I;\$�2���H�����%���DI�CpH��0\�x#uW�p1�H���b�H�C(H��H��tKM�$�)���DH�C`�E�H��H�E�H���}����DH�sH���&���@H�x�#���I9�tyI;\$tFI;\$tH��� ����J���fDH�{(H��1�H�M�H)���
�H�M�����f�1�����M��t
���������%���I9�tI;\$t�I9\$u�������	�ff.�UH��H���H��AWI��AVAUATI��SH��n
H��xH������H�=yqH��dH�%(H�E�1�Dž����膈��M���ZH������L�=��
HDž����H��p���H������H��x���H������H��h����H��p���H��x���L��M��H����������A��.��������DO�E���� �H������H��1�H�=�xqH���
���Ic�H������M�$@A�MH��1�I��H�=�xqH���诇��M9�uڃ������H�=qxqL��H��1�A��與��A��u⋅������~xL��h���H��x����L��������~H�=*xqL��H��1�H���
�>���H������H�����H)��������H�E�dH+%(u.H��x[A\A]A^A_]�f�H�=�wqH���
H��1���������U�
H��SH��H��dH�%(H�E�1���H�E�dH+%(uH��PH��XH�]������;�ff.���UH��AVAUATSH��L��0[dH�%(H�E�1�A��$�t,1�H�U�dH+%(�H��[A\A]A^]�f.�H��0\H��I���x#��D�h�x ���1�D�����H��H�����I�|$@L�E�L��H���{�����y����=Y�q�j���H�}�1�D���8�H���S���H�E�H�=_}
L�`H�X(���H��L�����H�}����"���fD1��@H�x��A��H��0\�C�����;���������ff.�f�UH��AUI��ATI��SH��H��8dH�%(H�E�1�H��t*H�E�dH+%(��H��D��[A\A]]����DL�����Hc
��qH�Å�tjH�ؿ
H�H��H=�~�H= ���x���P���I��$8H��H���u���H�E�dH+%(uFH��1�[A\A]]�H�5�qH�=Z�腊�Hc
�q���t�����q@�@�`�����ff.�f�UH��AVI��AUI��ATI��SH��H��dH�%(H�E�1���	f�BH�FPH�AH����tCH�F(H�x��x�
H���I�D$�~���~����fAք$��CXA�D$X���fA��$��o�A�$�A����H�S(L�BH�BM�$I�D$M�����z��H�H;���҃�H;����Ѓ�A��$����A��I�D$0A��$�fA�V��A����H�E�dH+%(� H��[A\A]A^]�f�H�x�����x��������fDH�H��?�����m�����z��H�L;���҃�L;����Ѓ��8���f.�H���I����mg��I�D$����A���H�S8�sXH�{h�	���H�C8I��$��&����A��(H�S0�sXH�{hM����H�߃��H�C0I��$�����fDL��L��H��?H��?��������*�f.���UH��AWAVAUI��ATI��SH��(H�vM�t$dH�%(H�E�1�A�|$I����@A���%��t�{It	M����H�spH���~H�KhH�SXI�uI�MI�UM���D���2�A�|$JA�EtA�D$IH����H���q�A�|$II�t$M�t$�HA�D$I�$H��H�A@H�<����H��H���H�P(M�<$I�D$H���7���I�GpH��0\�x#���p1�H������H�C(H��H���AM�<$���@H���E�I�vL�M�A��E���I�~(H�KP����I��XZM����A����H�KHK(L�CpL)�H�Kht
�}�t�CIH�CXM�EI�MI�E�{I����H�C`H��I�E 1����f.�H�KH���z���@H�x�������M��tL�����I�E1�H�U�dH+%(uUH�e�[A\A]A^A_]�H�{(L��1�L�E�H)���L�E��4���f.�M��tL�����I�\$롸������UH��AWI��AVAUI��ATM��SH��H���H�����L�� ���dH�%(H�E�I�H�@xH��P���H��`���H��H��0����k��CI�U�M��t	L9���I�L$(I�$�y��I�L$hH;���9H����Dž���H�E�ƅC���E1�H��H��X���H�� ���H�����H��H��8���H��0���������3��H���*H��p���L�O M���@A��T��HI�E�4H�����H��(���uHGH+H��(���M��ua��C���tXH��(���H��P���L��L��H����G���L��H���H��tH�� ���H�PH���<H9��3I�EH��p���H�����L��H���萋��L��H���L��(���A��������D����ZD�CI������L9�8����/HcCI�UH�M��@��L9�I�U��@����H��p���H;Q�nI�H��P���H��X���A�L��H��H������H��H���T��D���H��X���H���/0�������=��q�R���I�uH��I���?���C���F����{L��H����ƒ��� ��H�������C���L� tSH��p���H�x M���%H��(���H��P������H���1�fDH��0����i��%f.�E1�H�����H��0���1�L� �ui�H�E�dH+%(��H�����[A\A]A^A_]�fD���H������ut�=��p�A�L���Y������I�D$pH��P���I�L$xH���A��I�U���������@H����Dž��������A�I�D$pH��P���H��tA�D$PA9�$�t��=#�q��D�������fDA���u��H���f�H����D���@1�L��L��H����������H��p���L��H������@�=��qt�H�=7�
1���?���|���@�=��qL��H����d���1�L��H�=��L��X����?���=]�q�?�����8��H��X���H���s	���&���H��p���L�p M�mH�����M��8I)�M����L���m�I��H�������L�`��(���L��L��L�h H�I�F(�CA�F0H�CI�F4�oCAF<��������L��L��1��R��u���DƅC���H������0����=��q�p���H�=I�
1���>���]���A��t2�=h�q�J���H�=�
1��>���7����C�� ���Dž���I��$�I�U���H��P���L����Hc
t�qI�Dž�u-H�5f�qH�=����~�Hc
S�q��u�E�q@�@L���
H�H��H=�~�H= ���x���P�Q�I��8I��H���y���1��O����H�=!�1���=���U�����X���HcSH�M�A�H��P���L��L�����D��X���H��tb�=2�q��E1�D�S���H��p�����qu ����H��0����ke�������q��t�I�uH�=��1��)=����H�perf,pH3E�H�twrite  H3U�H	��y����=��qt�H�=��1���<��D��X����e���H�=��1���<���O���H�����H�H�P IUH�P(�=^�qH��P0�SH�P4H�S�oH<K�����I�uH��1��?;������������I�uH�=�1��^<�������D��@��UH��AWAVAUATI��SH��H��hdH�%(H�E�H�F(D�PE���H����L�6I���I�ưL9���E1�E1�E1���H�L9����C��DE�H�{Hu�L�K8M9�r�H�S@I�I9�s̀=V�qtX��L���
H�U�D��~���LE�H��D�����1�RL��L��H�
41
H�=���b;���CD��~���D�����ZYH���ED�DE�L9��b���E����E�����=͡qtH�
�0
L��L��1�H�=u��;��E���H�>L;����L�vhM����L�m�L���b�L��L��L���L��H����H�E�H�H H�����x4L��tAH�;H�� L�����L��A���b�H�E�dH+%(ubH�e�D��[A\A]A^A_]�HPH+��H�E�dH+%(u.H�e�L��L��1�[A\A]A^A_]���fDE1����E1�����fDU��H��AWAVL��`���AUATSH��H��xL�7L�o@L��dH�%(H�E�1��H�I��@H��tEI���E1�H�JI���H9�s+H�E�dH+%(��H��xD��[A\A]A^A_]�H��L��L��L����H�A��I����~��fl�)�����u8I�~pL��L�����A�ą�t��5�q��H��1�1������j���D1�H��L���$��L��1�H��fA�EL���&��A�ą�t��7������ff.�f�U��H��AWAVL��`���AUATSH��H��L�7L�o@L��dH�%(H�E�1��H�I��@H��tEI���E1�H�JI���H9�s+H�E�dH+%(��H�ĈD��[A\A]A^A_]�H��L��L��L���_�H�A��Dž��DžT����~�(H�C(Dž����I���H�@xfl�)�����H��X���H��T���H�����u=I�~pL��L���>���A�ą��H����5��q��H���1�1��k���+���fD1�H��L���"��L��1�H��fA�EL���.%��A�ą�t�����=��ff.�f�U��H��AWAVL��`���AUATSH��H��L�7L�o@L��dH�%(H�E�1��H�I��@H��tEI���E1�H�JI���H9�s+H�E�dH+%(��H�ĈD��[A\A]A^A_]�L��L��H��L�����H��`���u
Dž��H�A��DžT����~�H�C(I���H�@Xfl�Dž����)�����H��X���H��T���H�����u;I�~pL��L�����A�ą��>����5��q��H���1�1������!���@1�H��L��� ��L��1�H��fA�EL���#��A�ą�t�������DU��H��AWAVL��`���AUATSH��H��L�7L�o@L��dH�%(H�E�1��H�I��@H��tEI���E1�H�JI���H9�s+H�E�dH+%(��H�ĈD��[A\A]A^A_]�L��L��H��L���_�H��`���u
Dž��H�A��DžT���Dž�����~�H�C(I���H�@`fl�)�����H��X���H��T���H�����u;I�~pL��L���4���A�ą��>����5w�q��H�z�1�1��a���!���@1�H��L���{��L��1�H��fA�EL���&"��A�ą�t�����5��DU��H��AWAVL��`���AUATSH��H��L�7L�o@L��dH�%(H�E�1��H�I��@H��tEI���E1�H�JI���H9�s+H�E�dH+%(��H�ĈD��[A\A]A^A_]�L��L��H��L�����H��`���u
Dž��H�A��DžT���Dž�����~�H�C(I���H�@hfl�)�����H��X���H��T���H�����u;I�~pL��L�����A�ą��>����5��q��H���1�1������!���@1�H��L�����L��1�H��fA�EL��� ��A�ą�t�������DU��H��AWAVL��`���AUATSH��H��L�'L�w@L��dH�%(H�E�1��H�I��$@H��tDI��$�E1�H�JI��$�H9�s(H�E�dH+%(�H�ĈD��[A\A]A^A_]�L��L��H��L���_�H��`���u
Dž��Dž\���H�Dž�����~�H�C(I��$����fl�)���������A��$��\���H��\���H�����u:I�|$pL��L���*���A�Ņ��7����5m�q��H�p�1�1��W������f�1�H��L���s��L��1�H��fA�FL�����A�Ņ�t�����-��ff.�f�U��H��AWAVL��`���AUATSH��H��L�'L�w@L��dH�%(H�E�1��H�I��$@H��tDI��$�E1�H�JI��$�H9�s(H�E�dH+%(�H�ĈD��[A\A]A^A_]�L��L��H��L�����H��`���u
Dž��H�H�S(DžT���I��$��~�������fl���)�����A��$��T���H�BPDž����H��X���H��T���H�����u?I�|$pL��L�����A�Ņ��,����5҉q��H�ն1�1���������1�H��L������L��1�H��fA�FL���~��A�Ņ�t��������ff.�f�U��H��AWAVL��`���AUATSH��H��L�'L�o@L��dH�%(H�E�1��H�I��$@H��tDI��$�E1�H�VH9�s0H�E�dH+%(�3H�ĈD��[A\A]A^A_]��H�C(L��L��H��L�狀�����H��`���u
Dž��H�A��$�Dž\���Dž�����~� H�C(��I��$��@pfl�)�����	Љ�T�����A��$�A��$��X���H��T���H�����u;I�|$pL��L������A�ƅ������5�q��H��1�1�������1�H��L�����L��1�H��fA�EL������A�ƅ�t��������DU��H��AWAVL��`���AUATSH��H��L�'L�w@L��dH�%(H�E�1��H�I��$@H��tDI��$�E1�H�JI��$�H9�s(H�E�dH+%(�>H�ĈD��[A\A]A^A_]�L��L��H��L����H��`���u
Dž��H�H�S(DžT����~�X�Bfl�����T���)��������HDžx���A��$���Dž����I��$P����H��T���H�����t-1�H��L�����L��1�H��fA�FL���]��A�Ņ��
���I�|$pL��L����A�Ņ�����5E�q��H�H�1�1��/�������f.�����T���H�BH��X����A������f�U��H��AWAVL��`���AUATSH��H��xL�'L�w@L��dH�%(H�E�1��H�I��$@H��tDI��$�E1�H�JI��$�H9�s(H�E�dH+%(�]H��xD��[A\A]A^A_]�L��L��H��L����H��~��A��$lfl�)���������H�C(H�P H��H+���{MH��������H������H��t$H���H+���o��H��������A��$H���I��$�t-1�H��L������L��1�H��fA�FL�����A�Ņ�����I�|$pL��L���?�A�Ņ�����5��q��H���1�1��l��������H�C(�{MH�P �H�������,���H���H+��H�����������3��U��H��AWAVI��AUL��`���ATSH��	L�'H�_@L��dH�%(H�E�1��H�I��$@H��tDI��$�E1�H�JI��$�H9�s(H�E�dH+%(�rH�Ĉ	D��[A\A]A^A_]�L��H��L��L������H��`����I�N(I��~�H�����������fl�����f��V���	�)�������T��������U�����~>H���Hc�H��X���H��H�D�H�H��H���J�H�H�H�J�H9�u��H��T���M��$@��H�����A��$������uOI�|$pL��H���O�A�Dž������5��q��H���1�1��|�������Dž�����1�L��L�����L��1�L��f�CH���/��A�Dž�t��{����>��ff.�UH��AWAVE1�AUATSH��(D�n`dH�%(H�E�1�A������=��qI��H�����sXI�|$xD������7\��A�ƋCH��I�D$@L�<�A��M�o tiA��$���u]I�EhH�����PA��A�UPu�@A�EXA��$����C`����H�E�dH+%(��H��(D��[A\A]A^A_]�A�uXI�|$x�B[��A�ET���uA�EP����I�}h��F��I�EhA�UT���t�I�|$x������h#��I�EhH���[���A��$��p���@I�EE�ePH�xpE���W���H��D�����I��H���<���I;EptPI�EpI�}x�AF��I�ExI����-F��1�1�L��IDž���"��I���H����M�}pI�EhH�����@�E�����L�����=Z��I�}x��H��te;GuMfnOfn]�fn�fAn�fb�fb�fl�A�������vXD��H�=��
�%�����f��E��xE��I�Ex�U�L��������U��"���U�H��I�ExH���}���fo��A���������U��H��AWAVAUATL��`���SH��H��xL�7L�@L��dH�%(H�E�1��{M�H�t;H���H+��I��t(I��@H��tLI���H�JI���H9�s5D1�H�E�dH+%(��H��x��[A\A]A^A_]��H��L��L��L�����H��o��L������L�������~��H���H+��A����fl�H������I���)�����u6I�~pL��L�����Å��O����5K~q��H�N�1�1��5����2���H��1�L���S��H��L��1�fA�GL������Å�t��������ff.�U��H��AVAUL��p���ATSH��H��L�'L�w@L��dH�%(H�E�1��H�A��$���t#��t&I��$@H��tBI��$�H�JI��$�H9�s)1�H�E�dH+%(��H�Ġ��[A\A]A^]�f��A�	A��$�fA�FH�CPH��x���tCH�C(H�x�B�x�8�~��H����~��H��x�����fօ�����CX�o�L�扅����������A��$�f�������H�S(�oBH�J�H��p���f֝����fH~�H���Q�z��H;���҃�H;����Ѓ��~�������A��$���HDž����flɉ�����fA�V)�����t;�=��qu2H��@���fo
��HDž`���H��0���)�@���)�P����{M�H������H��t$H���H+��o��H�������A��$I��$�t,H��1�L�����H��L��1�fA�FL���a���Å���I�|$pL��L�����Å������5K{q��H�N�1�1��5�������z��H;���҃�H;����Ѓ����DH���I��$��@��H�3H�������/���DH�x����x�������fDH���H+�H����������fDH��H��?H��?�A���'���f�H�H��?���������z��f.�UH��AWAVAUATSH��H��HH�u�L�'dH�%(H�E�1�I��$�u-M�l$xM��I���XH����	A���I������džq���?H�E�L�;���L�k(��A��ƃ��A~E ����AE0���=W�p�CMtfA�}��A��1A�Et	���cA��
t�� ���@�/A���t]���<H�C(��9��tH�����A�ƅ���A�E��t'���� ���@��	���/	��t A��x��A����	A�EA���t��2A���t��@���A���I�UH�sXH�{h�gE���M�EI�MAQE���AQE���AQD���R����T��H�� A���t5A�EA8EtI�UH��t
I�MH���wH���/���A��E�����{Lt-H�I�EH;���aH�����C\f�H�{ 跀��D�pI��E����A���g�{LtI��$�I9E�}I�}@L�;A��$H��������1�A���D�sPD�CT�(A���tA�}�������1�H��M�M�SXA�uWL��QD��P�ǿ��H�� A�ƅ��A���H�E�dH+%(�
H�e�D��[A\A]A^A_]�A���AE(�������8���f�H�C(H��ƃ��M���A��$�t2I�EI��$�H��tH9�rI�EH9�sH����f.��{Lt
�{\��I�U8H���H9�s
H���H��L���M����A��$��`���H�M�H���H;�L���H�������U������fDH�C(H�H�E�H�M����tH���H����H�E���0��H�E�H��8H��H���H�����A�ƅ�������A�E�,����H���������������I9��$������L�;�QA;����ƃ�D�s\A��#���I���D�E��:��D�E�����D�{`�CLA����q����=߁q���sXI�|$xD��������dO���CL��H��I�D$@H�4������C`�����+���������D���D����]�������H��I��L�*ƃ�L���L9��
L�;���ƃ�H��I��L�jL���M������������S\���=�C\�Y���f�A����������A�������I�GpH��([H�H9������A�����H�H9�����9Hu�@8 u�A�������A�������ILJ�I�GxL���XM����L���^b����u~I�~ �q��I��H��H��tj�B*���<uOH�z-H�5f�
H�U��7��H�U���u3H�rA�~4I�H�u�uH��I+NH�H�u�H�M�H9�r
I;N��H�����H��H��u�ILJ���q���DL�;I���I9E�\������%����H����{`��>���fD�=�q��I�E@H����5�����������������C\��������H��L���C�A�ƅ��s�+���H���(�A�ƅ�����A�E��@����H���h�A�ƅ������A�E���@H���h��A�ƅ�����������H�����A�ƅ������A��������H���G�A�ƅ���������KP�SXH�=�1��sD�CT������H�����A�ƅ��U���A�E���@H���X�A�ƅ��5���A�E���@���k�E1�f��uH��A��@��uA��H���uA��H���uA��H����H��A��Ic�H��H�H��(H���?H��0H��D�M��Խ��A�ƅ������D�M�A�IA��?�����H��H�M�H��H#�����A���uH�� A�0A� f����H�����H����;����H���8��A�ƅ��%���A�E� �2���H����A�ƅ�����A�E����DL���L��I���X���@������I;��������������C\���f�H����A�ƅ������A�E���@I�EH��H�M�H�U���A�ƅ��e���H�M�I�EH��I�M��H�U�A��I�U�I���D�sXD��H�=�
1��l���>����H����A�ƅ�����A�E����@�5oqH���1�1��
���H�H�E�����fDI�U@I�u8H�=�
1�����2���H�� �0A� ������S���A��\���fDE���x���H�E���0tH�����5�nqD��1�1�H�G��z�����ƃ�L9m������{Lu!H�{ L��腣����u	L�m���A������H�;H�����C\L�����H�}�����A���H���
H�֌
HE�H�E�H�u�I�}-�����u'A�~4I�EI�u
H��I+NH�H9�r
I;F��L���,��I��H��u�H�E��=yzqI���uNA��������A�OHAƇ������I�W@H��H�� H�4�H�
H��t�ALH��(H9�u��[�I���H��1�H�=Q�
�Z��A�����yq�.�A�OHAƇ���u������I����K���ff.�@UH��AWAVAUATSH��(�O`dH�%(H�E�1�����I��H���hDI�GXH��H�E�踘��A�G`��tI�GXH�@H��H�E�H9�sH�]�L��L��謲��H�u�L�������t^A�EHA�W`����I�GXH�PH9�sx��=yqH��I��I�G@L�4�M�n �n���H��D��H�=�1��2���U���DH�U�H�}�D��踖������y�f�H�E�dH+%(u1H��(��[A\A]A^A_]�1���@H�U�H�}�D��E��u����M�����ff.���UH��AWAVAUATSH��dH�%(H�E�1��=rkq����0��H��0[�{L�����u8H�E�dH+%(��H��H��H�����[A\A]A^A_]�(�����KHH�E���tiH�C@E1�L�u�fDK��H�4�L�n M��t7IDž�����H��I�����L��L���]�KHA9�sH�C@��I��A9�r��1�H�U�dH+%(��H��[A\A]A^A_]�@�KH�CL������E1�fDH�C@K�T�E��L�4�M�f M;6�M���BA�|$H��A�|$LtA�|$\��������=�vq��A��$�I�|$ t&I��$�H��t�fD����I�|$ �r��I�Ƌ@��u�I�V8H��t�=svqI��$���A��$�M�t$(AƄ$�t$I��$�H��tI9�$�s
AƄ$�@L���Э��I��$�H�{XD��������qA�D$HfD�KHI��A9�����������=�uqt�D��H�=^�
1�����KH�̐D��H��赣��I��H���CI�F A�F���tA�D$XA�F���ADŽ$����A�D$Tt
��������A�D$L������P���H���H�ADŽ$�I��$�H��tWAƄ$������1�D��H�=��
�_���=uq�:���A�L$PA�T$XD��1�E�D$TH�=���2������DH�BAƄ$�I��$����fD����?���A�D$J�4����������������%����e���D��H�=(�
1���
������������������������UE1�H��AWAVAUATSH��dH�%(H�E�1��=Lgq����0H��0[��H�zI��I��H�G�H����U�����HDžx���A���	���������g�����P������IH�CxL��`���E�jE�rH��H���H���H��h���I�BH��X���H�E�H��H��p����a4�L��`���H��X���fA�z��N�|0�H-L��P���A��H��`���H��X���L��M��H�E�H����
H;��
H;X��
L�` M��tII��$8H��t<�x4I��uLpL+0D���_���H��tH�P Hcp4H�H�I9W���P,��uH��`���H��H9��z����H��X���L��P���M��H��p���L��h�����3�L��h���DE1ۀ=Frq�IH�E�dH+%(�H�e�D��[A\A]A^A_]��{L��HDžx��������I��$P��A���	������tI��$���
���f���I��$��W
A������H��p���H����*��L��p���H��H��x���������{L��	����T���L���M����H��x���H��L��p����q���L��p�����A�������3���f.�A����2���I�t$E�rH�E�H��p����sH���3���E1�A�����L��h���L�m�A��L��`���E��M��f�H�{@K��H�4�L�n M��t+E;eTu%H��p���H��I����ߩ��L��L���D�D�CHI��E9�r�L��h���L��`����m���@����Bpq�������A�JA�RL��p���A�t$XH�{x�=��L��p���A��E����=�oq�����I�L$H��P��X��du��h���������A�2A�T$XH�=H�1�L��x���D��h���L��p�������D��h���L��p���D��x���L��p��������=toqD��x����'���H������H��p���H��1�荕�D��x��������A�B���������H��A�L$E1�H��A��$�A�T$X�L��p���PA��$�PE�D$A�t$觪��H�� A�Å������L��p���A��	���f�A�RA�փ���fA�� ���^E�|$X���D����fE���4���E�t$A�L$��������M�L$����w�{H���l�G�9�L�[@C�A��K��I��D;xt4�����B�1�H��I������H��(9���D;xu�L�@ M���A�xL�A�@\�����f	������A�H`A�A�@\����H�SpH�{@L��M�zL��p����ŝ��I�t$ I��H�CpH��([����M��L��p�����I�V H����H����I��@��I��L�H��(I�D$ H��0A�����KH�CLHDžx���������L��p���E1�L��h���DH�S@K��E��L�$�M�l$ M;$$�M���aA�}H��A�}LtA�}\��������=�lq�*A���I�} t!I���H��t�k����I�} �vh��H���@��u�H�Q8H��t�=LlqI����A���I�M(Aƅ�t!I���H��tI9��sAƅ�@L��谣��I���H�{XD���݉��A�Å������A�EHD�KHI��A9��������L��p���L��h��������H��x����H������f.��=�kqt�D��H�=~
1������KH뜐D��H���e���I��H���0
I�D$ A�D$���tA�EXA�D$���ADž����A�ETt���u���tA�EJf�������A�EL���&���H���H�ADž�I���H����Aƅ���DL��x����SHL������`���M��@H�K@K��H��H�@ H��tH�x H��tL���:e���SHI��A9�r�M������fDH�SpH�{@L��L��p���H�E��q���H���L�x L��p���M���=���I�T$�A~D$A�GI�=jqI����PI�L�pxA�WXfA�GP�sI�hL��p����"��A�WTI�GhL��p������t'A�wP�����L��L��p����7���L��p���I�GhH�u�L��L��p����Y�L��p���A����f.�1�D��H�=�{
����=Xiq�����A�MPA�UXD��1�E�ETH�=ڊ������H�BAƅ�I����G����H�ɸD��h���HE�L��p���H����D��h�����������=�hqL��p����=���I�L$����fE��������E�rA�J�&���I�|$H���L��p����!��A�t$XL��p���H�=�M�D$I��1�A�JA�R���L��p�������f�H��p���H��h���H��D�����H��t	H�E��<���I;_���������f.��k���A�Å���������A�xH��A�@\A�@`����H�{xD��D��L��p����j5��L��p���A������KH�CL��������@���@�=�gq�"���H�=��1�L��`�����h�����p�������L��`�����h�����p������f.�A�T$A�t$L��p���H�{x�������M�$H���A�t$XH��I��L����.B��H���L��I��$�����L��p����D���A�T$A�t$L��p���H�{x�^���H���A�t$XH�Nj�(L���M�$�H�F>��H�����L��p���I��$�������fDA�wfp��f~�1�fA~�H�=�L��p������L��p����Z���H�CpA��$�L��p���H�������ƃ�ƃ�L��p���I����fE���M���A�L$A�T$L��L��p���A��$��m3��L��p���A�����I��$8H���D��走���=�eq���I��$ H��H�=�1��������9��������K��)�I��J�H��I�T�(�fDH��(H9��c���D;xu��=���D��H�=�w
1�H��`����p���H��`�������L�����L��p���H��I�Gh�\����@A�GP�P���A��B�H�{@L�m�@K��H��L�p M��tOH��p���H��L��h���I��I���H������L��L���h���sHL��h���A9����H�{@��I��A9�r�����y����=Zdq�l���D��H�=��1�L��`���L��h�����p�������L��`���L��h�����p����.������E�l$E�t$uE��xz�sH��ts�V�A9�H�{@AB�A��K��H��D;xt,���t�B�1�H��H�����H��(9��ND;xu�H�@ H��t�xLt�p\�@`�����V���w�@\H�{xD��L��p����0��L��p���A9��u���H�{xD��D��D��L��p�����0��L��p���A���,�5gVqH���1��U���A������SHƃ�������H�{@L��p���E1�M��K��H�t� H��t*�FLH��I�������SHA9�sH�{@K��H�t� H��u�I��A9�r�M��L��p������H��H���L���x���H�‹�cq��u;H�5�cqH�=-���H��@����Q<��cqH��@�����u
��cq@��cqHc�H�п
H�H��H=�~�H= ���x���P�Ʃ��I��$8H��H���U����X���L��H���L��`�����h���L��p����j��L��p���H�{XH��I���A�p�����h���L��`�����A����L��p���A�@H���L��p���H�Kt
�5�Tq1�1�覎��L��p���A����`�9�����Ik�(�N�)�J�Hk�(H�H�T(�
H��(H9������D;xu��}���A������Y�����.���L��p���H���v���ff.�UH��AWAVAUATSH��(L��([H�����I�$dH�%(H�E�1�I9������I����H�I9���9Cu���t�H���1��A���H������H�Dž��L�K(�A���I��A���L�����uA��L�����H�C0�S8H������������p%���	Љ����H���L�0�I��ʚ;LD�A����A��tI�� L�����A��tI��H��8���L�����A����A��8I��0HDž����u(A���1�A���H��H��H��1�H��H��H��H�5|RqL�=4
M��H�����L��H�%��1�L�����J���L������1��)L��H������L�v����H�H�����L��H����H�E��	���A�����>L�����fIn�AƅxI��fIn�fl�A��A����A��8I��0HDž�������5�QqL�=]�M��H�����L��H�N��1�L�����s���L������1��)L��H������L������H�H�����L��H����H�E��2���A�����gL�����fIn�Aƅ�I��fIn�fl�A��I����A��HDž���L������I��A��Dž��L�������A����A��
t�C��	A����.E1���f�A���I�����D�5VPqI��M��1�foѐL�=�\
H����L��L����������L��������L������1��)L��H������L�=����H�H�����L��H����H�E�����A����tif�D�����M���5�OqH�
/1�1�H���虉��D�����H�E�dH+%(��H��(D��[A\A]A^A_]�f.��~����L�����fIn�Aƅ�I��fl�I��L�����A������A���1�A���H��H��H��1�H��H��H��H��P�����5�NqH�k�1��׈��E1��=�����5�NqM��1�L�=cn
H�rHDž����L��L����萈��L������1��)L��H������L������H�H�����L��H����H�E��O���A���������L�����fIn�I�$Aƅ�fIn�fl�A��I9�t#fDH���H��t	L;0�cH�I9�u�I�������5�MqM��1�L�=�k
H��~HDž����L��L����貇��L������1��)L��H������L�ޕ���H�H�����L��H����H�E��q���A����������~����fIn�I�$Aƅ�fl�A��I9�t!@H���H��t	L;0��H�I9�u�I���a����5MqM��1�L�����Aƅ�L�=�l
H��}L��L����M���HDž�����Ć��H������1��)H�����H������L����H�H�����H�����H�E�H����H��H�������q���A���������I�$M�� I9�t#fDH���H��t	L;0�SH�I9�u�51LqM�~1�L�����M��H�
�k
H��|�HDž����L������H�����1��)H�����L�'�����H�H�����H������H�����H�E�����,I�$M��(I9�t&f�H���H��t	L;8��H�I9�u�A��M�~t
�C��M������5QKqM��1�L�����H�k
H��{HDž����H��L��������L������1��)L��H������L�@����H�H�����L��H����H�E����A�������~����fIn�fl�A�PM�,$M9��!���f�I���H��t	L;0��M�mM9�u���������L�3j
����5iJqM���1�L�����H�
j
H�{HDž����L�����/���H�����1��)H�����L�c�����H�H�����H������H�����H�E������CI�$M��I9�t"DH���H��t	L;8�uH�I9�u�5�IqM�~1�L�����M��H�
ci
H�Wz�HDž����L�����s���H�����1��)H�����L�������H�H�����H������H�����H�E��1���WI�$M��I9�tH���H��t	L;8�nH�I9�u�5�HqM�~1�L�����M��H�
�h
H��y�HDž����L����輂��H�����1��)H�����L����H�H�����H������H�����H�E��z���&I�$M��I9�tH���H��t	L;8�H�I9�u�5CHqM�~1�L�����M��H�
h
H��x�HDž����L��������H�����1��)H�����L�9�����H�H�����H������H�����H�E�������I�$M��I9�tH���H��t	L;8��H�I9�u�I�����D�5~GqM��1�L�����H�@g
H�#xHDž����H��L�����A���L������1��)L��H������L�m����H�H�����L��H����H�E���A�������~����fIn�M�<$fl�A�@M9�t I���H��t	L;0��M�?M9�u�I��A��
��������@H��t!H��H������~L�����H�����L��H������L������g��H������L�����H���J���H��tH��H������#H�����L��H��������H�����H������D�����I���2���H��tH��H��������H������L��H�������ş�H������H���o��������L�\e
����H��tH��H�������vH������H�=(e
H�������i��H������H������H��tH��H�������,H������H�=�d
H���������H������H���I���I��tI����H�����I���Q�����L��d
�
���I��tI���H��貞�I�����H��tH��H�������|H������H�=8d
H�������o��H������H���P��������L�d
��H��tH��H������� H������H�=�c
H���������H������H����������L��c
�(�H��tH��H�������H�����H�=�c
H�����距�H�����H������蟤�ff.�@��UH��AWAVAUATSH��XdH�%(H�E�1�f�W��I����H���!�I��H����Hǀ�H���H��H�E����L��H�=ݎ���)�A�Dž�tQH�}��(���I�����I�����L��踠�H�E�dH+%(��H��XD��[A\A]A^A_]�I�E@H��H�E�� k��A�Dž�u�L��8[A�<$��Ao$A��AoT$A��Ao\$ A� �Aod$0A�0�Aol$@A�@�Aot$PA�P�Ao|$`A�`I�D$pI��pA��e@��H��I�~0I�]pI�ExA�FA�EhI�FA���I�FfA���I�F A���I�F(A���I�~PI���I�F8I��`I�F@I���I�FHA���I�~XA����=vAqA���tCL�=�8oM�fDI�H��tI�$H�=�q�1��Q��I��H��8oI��L9�u�A�Ff=���M���M�M9�sI�?���=�@qA�����	I�EpI��`H��([H�
H����E���E����E��E����	H9��M
E��H���f�H�H9��L	�@(�zA���9pu�H��H#p�aE1���@I�Vp�AoF`�=T@qA��xI�VxA�hA��|I���I���tNL�%V7oM�~`M�D$(DI�T$PH��tI�H�=<q�1����L�I7oI��I��M9�u�A�Ff=������I����=�?qA����*H�=�qH��_
�1�M���詟�E�VL��M�f=��q����=z?qM�����H�=�q1�L��L�U�H�\_
��_��M��L�U�tuI��M��I��M��M�M9��IL��L��L�U��4��L�U�H��I������{�ZB�|0��$H�}�L��L�U�裘��A�Dž���L�U�M��=�>qI��������H��L���H�=�qH�
�^
LE��1�L�U�H��^
蚞�L�U��n����H�=������j����A�t$I������A�|$uA�|$uA�AƅfE��A�D$A������fDE���Aƅ�E����Aƅ�H9��$E1�A�H���@*t�������H�H9�u�1�A��A���E�����E����H��8[H�xP�kH9��A����f�H�	H9���9Au�H�qI#�ht�I�� H����H�}�L�u�蕲�H�}�I��I���H�E�A�$H�}��B4��H�E��8ta1�L��H��蜸�I��A�$���mH�}��4��H�E��8:H����M����A��Aƅ�Aƅ��D��ɚ;��ɚ;���I���H��H���V1�1�H�5
����A�Dž���I����b�I������IDž����H�}���e��Hǃ0[�)���f.���T���fDAƅ�E���E��uADž�E1�A�H9���A���H��E1��H�H9�t(9pu�I��L#@�QH�A�H9�u��E������@D��M���M�f=��e���M���M���"����P���H�M���0H�u�H�U�H�M��"�H����H�u�H�U�M��f��H�M�L�x H��H�pH�u�H��@(HH��d%��H�}��+2��H�E��8,H������H��L��1�H�}��y��H��A�$���JH���NI���H��u �M���H�zH�JHB�H�H���@���H��H�BH9�u��f.�ADž��p���I�uxI����������H�1���H�5����=@:qfHn�fHn�H�5B���fl�H�����AEfHn�fHn�H��r��fl�H�5f��fHn�AEfHn�H�@r��H�5�s��fl�fHn�AE fHn�fl�AE0L��0[��A�����������A��
�nA��������ʚ;1�A���H��H��H��1�H��H��H��L�$8A�����u"H���a�w̫I��$��H��H��A����Ѐ=�Eq�y��1�L��H��H��S㥛� H��H��H��A���H��8[D�`XL�pPE����M����A�����IcľH��H�E�耩�I���H���2�=yEqE����'E���IL�u�M���H�E�L�m�H�]��9M�uE1�M���
�=/EqM�u�>H�E�H�E�H�E�H9E���H�E�L�m�E1�I��L��H�E�H�L�`H��t�L��H���l���I����I��L��L�����H9�s�@I��L��L�����H9�r��Y����5�7qH�
r1�1�H��h�q��f�A����]���H��D��L�U��6���I���L�U����fD��A�Dž������5n7qH�{i1�1��Zq���
���DA����E���E���P����+���A������D�57qH��h1�1��
q���U���H�=6q�Ⱦ1�H�BW
�����5�6qH�
�1�1�H��V
��p������E���Aƅ�E�������E1�����5�6qH��g1�1��p������fD�5~6qH�Kh1�1��jp�����E1����A����z�L�m�H�]�A��tA���"A��tA���fA��t
�=��p��A���(I��H���H��tfAn�,fp��fAօ�A����I�EpH��([H�H9�t�@)�5H��H�H9�u�A���H�@H�<��W�I���H����I�EpH��([H�H9��)A�����H�H9��
9Hu�@8 u�A���I��H������H��L��H��A���A�����A������A�Dž��n���A��	��I�EpH��([H�H9��n�
�q�H�H9��V�x;y�H���t�A��0�0fA��0I��8��H�H9����������L��L�����I���@I��L��L�����I9�s�@I��L��L�����I9�r�����u�1�L��H��H�=�f�u�����=�@q�����I�M�u�H�=�f1�I�U����}���I�EpH��([H�H9�t�@( ��H�� H�H9�u�A��(��H�<��n�I���H�������A������A������A����E���Aƅ�E��uADž�E��E1�Aƅ��g���A��dA��p��������t���H��([H�H9�tfD�@;�G���H�H9�u�5�2qH�
�1�1�H�6e��l��A����S���L��([M�wM9���L�%f��
M�vM9���L�����L��H���a���u�M���M�������5k2qH�
1�1�H��d�Pl���Aƅ0H��0\�x �"A���udH��@[H9�@[tTH�}�H����m��A��E�������A�}MtAƅ�A�����E1���fDH�H9��
����"�����H���p��A���1�L��H�=R
����=h>qtA���H�=
R
1����A����L���D��H�5�H�=R
1��}�����H�=A�o��}p�uA�����5�����}pfADž�-���A���I������51qH��c1�1��j�������5�0qH��d�1���j����1�I����_����ב����UH��H���NdH�%(H�E�H��0[9����H�U�dH+%(u��莑�ff.���UH��AVAUATSH��L��0[dH�%(H�E�1�A�VHM�n@��t;I�F@1�DL�$�I��J�|  H��tF��I�F@A�VHH��J�D  9�r�H�E�dH+%(u#H��L��[A\A]A^]�mY��DH��9�r����ِ�f���UH��H��dH�%(H�E�1�H�E�dH+%(uH��@1���7���蒐�f�UH��ATSH��H�$H��X�	�NXD�ND�FdH�%(H�E�1�H�M
�vH��PL�����jL���q��H�{pH�� 1�L���Ĝ���Å�uH�E�dH+%(u)H�e��[A\]�@�5�.q��H��b1�1���h�������UH��AWAVAUATSH��H�$H�����L�'dH�%(H�E�1�L���H��I��L���H�I��$�H��t I��$PE1�H�JI��$PH9���I�L$xM�.L��H���XL���H���7I9��A~F�oSDHDž@��~�@�Dž��	�����f֍8���I9�fl��f�������f�������(�A��$�����H�SH����S$��h��ST�����S<f����u^H����I�|$pL��H���/���A�Ņ�t�5v-q��H�qa1�1��`g��H�E�dH+%(uvH���D��[A\A]A^A_]�@I��$HI��$8L��1�H����H��f�������A�Ņ��s����H��H����	��H���H�3H���X������fDUH��AWAVAUATSH��dH�%(H�E�H��([H�H9������H��I���fDH�H9��|9Ju���t�E1�L����L��L���H�Dž��L�B(�J8A��K��pL��H
H�����H�B0H����������%���	Ȁ��������H����5�+qH�``�foklL�8������I��ʚ;LD�I��1�L�����L���e��L��)L��L������L�����L����L���H�H����L��L�e��k��A�ą���H�����fIn�ƃ0E1�fHn�fl��8�e��H�H��H��HH�E�dH+%(uXH��D��[A\A]A^A_]�@�5�*qH�3_�1���d��E1��f��5�*qH�
1�1�H��_��d����̋�ff.��UH��AWAVI��AUATS1�H���OHdH�%(H�E�1���u4��A���uA�}uI�}��A�NHH��9�spI�V@H��A��L�$�M�l$ M;$$t�M��u��X��I��H����L�0�X�@�����@$����I�D$ A�D$���uA�E$A�E$A�D$A�E �j���f�1�H�U�dH+%(uNH��[A\A]A^A_]�1�L���Vf��I�EH���M���H�PXI�~XD���YT����u�A�E�/������茊�ff.��UH��ATSH��H�$H��XdH�%(H�E�1�H��F
jH��PL����A�ɉ�AP�A��L���k��H�{pH�� 1�L��踖����uH�E�dH+%(u'H�e�[A\]�@�5�(q��H��\1�1���b�����ى�f�UH��AWAVAUA�ATSH��xH�u�dH�%(H�E�1�����wH�H��L�g�W H�xx���������H�E��CH�M��H��H�A@H��H�E�M����A�~IA�����M�n(H�M���������T����I�FpD��4H����I�Nh��0�H���H�U�L��x���I��I��H��h���I��H���\�H��t=A�FTI�>A�F<���ufE��t	D��A#FTtL��L��������VI��I�DL)�H��v|I�$I�D$H��t�I�>H�������A�FTA�F<t�H��x���M�D$I�$A�VTH�@`A�v$jjH�}�jE�N<H�E�H��P�@��H�� �X����L��L��x���E1�L����f��H�}�L���_c��H�CH���zH�@XH�]�H�H�}��N�H�E�dH+%(�hH�e�D��[A\A]A^A_]�f�����H�E�H��������@�C���H�xA�V �����H��p���H�}����H����L�U�H�u�H��H��p���L��h���L��A�H�E�L��p����h���L�]�L��p��������U�L��I�N0Hc�L�]����H�}����2�m�A�~0�D��I�>I�$A�FTH�WxH���XH����H9���I�T$H9����A�~T����A�FTc����fDL����I�>A�FTA�F<��������A�N A�VA�v$M�$���I�>���H�BpH��0\�x#���p1�L����c��I�F(I��H����H�����������A�FI��������I�FH�u�H9��rL�HI�N1�H�p(M��I)�L9�LC�M9��`L�u�M��L��x���I��H��h���L��H��p���H��`����
I��I9���I��K�<4L��M)�L��螜��u�L�u�L��x���K�D=H��p���H��h���H��`���L�I�FpH)����I�Nh�n�D�������H�}�����M��t#���u�������A�~I������I�F`�s$H�}�H�P�l��H����@�;��.���fD1�H���`��I��H���&���H����u�CA�����I�NI�F(�L���H����������C�x����L��A��L��x����3���fDH��H��p���H�U����H�U�H��p���H;��X��I�>I�T$H�OxH���XH���2���H��H��p���H�M��F���H�M�I�>H��p���H���X����D��4���H�x�����p���L�u�L��x���L��H��p���H��h���H��`����3���A����������I�>���L�������.��ff.�UH��AWAVAUATSH��(H�u��O`dH�%(H�E�1�H�E�����I��H�_X�A�FA�G`H�E����I�GXH�M�H;Hrq�I�W@H��I��H��H��L�p �M��H�u�L�����A�Ņ�xIu�H�U�D��H���(L��A�Ņ�y��H�E�dH+%(u2H��(D��[A\A]A^A_]��E1���H�U�D��H����K����*��f.���UH��AWAVAUATSH��(L��0[dH�%(H�E�1��=� quH��0�hH�zI��H��1�H�G�H���vIA�~LuXL�������uA�$������t\1�H�U�dH+%(�8H��([A\A]A^A_]�I������A�~LH��t�A�FLL��H�u����H�u���t���A�D$t�A���t�H�E�dH+%(��H��(H��L��[A\A]A^A_]�z�f.�A�VHA�L$���K���I�F@H��H�� H���L�8M��tA;O tH��(H9�u�1�����f.�L�m��f.�uL��L��������y����f.�A�$�����5eqH�BT1�1��QY���������R��f���UH��H�� dH�%(H�E�1��=qu<H��0[���u,��0tR�Lu5H�E�dH+%(uD�H����������1�H�U�dH+%(u%��D�GLH�}���H�}�y��Ӹ������D��UH��AWAVAUATSH��8L��0[dH�%(H�E�1�A��$���A��$���H��0\H��I���x#�D�h�x ���1�D��胑�H��H����&I�|$@L�E�L��H���G�������=�q��H�}�1�D����\��H���nH�E�H�=��H�Y�L�5GkL�=]#
L�`H�@(L�e�H�E��Q��L��H��1�H�=��pH��R���1�M���H�E��H�U���.H9�HF�I��H�E�蟖�H�M�H��1�H�=w�pH��;
���H�u�I��M�$4�A�ML��H��1�H�=D�pI���c���M9�u�H�}�L�m�w!H�=!�pL��H��1�I���8���I��u�H�}�H�=��p��H�E�H�c�L�
�^
H��@H�LD�L�@H��>
1����H�M�HM�H)M�L�e�����H�}��\���1�H�U�dH+%(uuH��8[A\A]A^A_]��1��#���f�H�x�ǖ�A��H��0\�����H�b>
H��1��_����l���f.��K�����|�����|�ff.�f���UH��AWAVAUI��ATSH��(L��0[dH�%(H�E�1�I�~X�YG��M��0[A�WHI�G@H�E���t:I�G@1�@L�$�I��J�|  H��t^�Ay�I�G@A�WHH��J�D  9�r�H�}���D��IDž0[H�E�dH+%(u'H��(L��[A\A]A^A_]��x��H��9�r���	|�f���UH��AWAVAUATSH��(dH�%(H�E�1�f�7��I���XI����H��H����H�@@H��H�E��C��A�Ņ�t.H���fx�H�E�dH+%(�`H��(D��[A\A]A^A_]ÐH�I���I�~0I��$L�cpH�CxA�FfHn�H�
�H�5]���L�=�o�ChI�F���I�Ff���I�F ���I�F(���I�~8H���H�F���fHn�H�j����I��fl�fHn�H����=�qfHn�fHn�fl�ƃ�C fHn�fl�C0I��$0[t?DI�I��1�H�=��pI��I���oy�H�XoI9�uӀ=Iq�����I��$8[�8���o ���oh���op ���ox0���o`@���ohP��op`�H�@pH��(���t
��4"���t
��4L��H�����A�ƅ�tH�}�E���#B��IDŽ$0[��f�H�}�L���TT��A�ƅ�u΀{M����ƃ�������pH�����_��I��$8[�@����R���A������A������y�f.�@��UH��H���NdH�%(H�E�H��0[9����H�U�dH+%(u����x�ff.���UH��AWAVAUATSH��L��0[dH�%(H�E�1�A�WHM�w@��t`I�G@E1�f�O�,�I��J�\( H��tnH�{PI�����H�CPH�{8�5H�{ �:�H���u�I�G@A�WHJ�D( A9�r�H�E�dH+%(u)H��L��[A\A]A^A_]�@��@I��A9��s�������w�ff.��UH��AUI��ATI��SH��H�^ H���dH�%(H�E�1��s4����uFA�D$�C0H�CPH��tI�PA�|$��S,tH�E�dH+%(uPH��[A\A]]�D�@�C4�ىC0H�{P����H�CP�S0���t�I��������蓸��H�CPH��t���#w���UH��H��dH�%(H�E�1�H�E�dH+%(uH��@1��釃����v�f�UH��AWI��AVAUL�-\ATS1�H��8�OHdH�%(H�E�1�H�E��GLH�E���u��@H��9���I�W@H��L�$�M9$$t�I�|$ u�f�`)E��0�I��H����誇�I�F H����H��PM�>A�^H�}�I�F,A�F4����I�FX�]�L�m�L�u���2I�F8H��H����A�D$M�t$ ���tA�F4A�~(uA��0t	��I�~8y:�53��u�A�OHH��9��%����1�H�U�dH+%(uWH��8[A\A]A^A_]�H�W0�u�I�XI�VH�,?����u�A�F(A�OH����f.�I�~ �J�L���r����Cu�UfHn¹�H��AWAVL��`���I��AUE1�ATSH��H��L�'H�W8dH�%(H�E�1�L�G L��I��$H�H�H�CXH��H�CXH9�s)H�E�dH+%(��H�ĘD��[A\A]A^A_]ÐH�CXA��$0�qH�B I;�$�A���H��`�����I;�$��1��Ѓ�������H�C,H��h����C4�������BA��A��A��tD�ЩA��D�RB@D�����A��A��A��AE��@�ǸD�A�|$jH�}�fA�@H�B8A�	fA�HH��x����BL������L������H������H������)�����tJI��$81�L��L��X���H��趣��1�L��H��L��X���fA�@L���Z���L��X�����A�������I��$�L��L�����A�Ņ��q����58q��H�cG1�1��"L���T���DH�z0I��$L��P���H��X���fօH������I��$H�~�H���H��p���L��P���H��X����>�����r�f�UH��H�GH��AWI��AVAUATI��SH�1�H��XH������H�=��pH��dH�%(H�E�1����M���6H������L�=
HDž����H������H������H������f�H������H������L��M���w"A��.��������DO�E���H��H������H��1�H�=�pH�./
�9�Ic�H������M�$A�MH��1�I��H�=��pH�6^��M9�uڃ�����'f�H�=��pL��H��1�A�����A��u⋅������~XH������H�������� %��t\H������H�����H)���������H�E�dH+%(uQH��X[A\A]A^A_]�H�=A�pH�[.
H��1��X��fDH������H�=�pH��b
H���3����p�ff.����UH��AVAUATSH��L��0[dH�%(H�E�1�A��$1t,1�H�U�dH+%(�H��[A\A]A^]�f.�H��0\H��I���x#��D�h�x ���1�D��茂�H��H�����I�|$@L�E�L��H���8�����y����=�q�j���H�}�1�D����M��H���S���H�E�H�=��L�`H�X(�w��H��L�����H�}��SN���"���fD1��@H�x�7��A��H��0\�C�����ۃ�������}o�ff.�f���UH��AVI��AUATI��SH��dH�%(H�E�1��$fDH�SI�$I�T$H����H���2N��A�FI�I�vM�nH��H�A@H�<��J��H��H��tZI�FH�@(H��u�I�H���H��0\�x#u&�p1�H���L��H�C(H��u����1f�H�x�7�����M��tL���M��I�D$1�H�U�dH+%(u$H��[A\A]A^]�@M��tL���kM��I�^���Pn���UH��AWAVAUI��ATSH��(dH�%(H�E�H��0[H�xXH�E���8��M��0[A�OHI�G@H�E���toI�W@E1�f�K��L�4�J�\2 H����H�{PI���i��H�CPH�{8��*H�{ ��H���wj�I�W@A�OHJ�D2 A9�r�H�}��6��IDž0[H�E�dH+%(u-H�}�H��([A\A]A^A_]�'j��I��A9��S�����<m�ff.��U��fHn�H��AWAVL��`���AUATSH��H��L�'L�8dH�%(H�E�1�L�o L���H�A��$0�II�G I;�$��HDž������H��`�����I;�$��1�Ѓ�������H�C,H��h����C4������A�G����t��@��A�w�A~O(��fl����A��A����AE�����@�A�|$jH�M�fA�EA�GA�E	fA�UH������fօ�����x���t0I��$81�L��H���	���H��L��1�fA�EL��贞���Å�uI��$�L��L���[x���Å�uUH�E�dH+%(u`H�Ĉ��[A\A]A^A_]�f�I�0H��X���I��$�(���~�X���H��p������@�5N
q��H�y?1�1��8D����Ak�U��fHn�fHn�H��AWAVL��`���AUATSH��H��L�/L�g8dH�%(H�E�1�L�w L���H�A��0�UI�D$ I;���HDž������H��`�����I;���1�Ѓ�������H�C,H��h����C4������A�D$����t��@��A�t$�A~T$8AD$@��fl����A��A����AE�����@�A�}jH�M�fA�FA�D$A�	fA�VH������f֍�����x���)�����t/I��81�L��H������H��L��1�fA�FL��賜���Å�uI���L��L���[v���Å�ueH�E�dH+%(upH�Ĉ��[A\A]A^A_]�f�I�|$0H��X���I��H��P����!���~�P����~�X���H��p����p���D�5>q��H�i=1�1��(B����1i�UH��AWAVAUATI��SH��(H�u�H�I��dH�%(H�E�1�H���uL���I���XH���LH���M�|$8��0���uuI�OHH���tkA�t$4I������������t(H�U�dH+%(� H��([A\A]A^A_]�fDA�D$L��H��I�F@H�4���ƃ�M�4$M�|$8E��H���D��A�����������tjH��;H�@��9H�@��@��t�A9�u�A�G���A�OA��ʩ��fA�PwuA�GPH�5�Hc�H�>��f.�A�G��aA����A�O���V���ZI�̀�D���tH��I����I	��0tH��������I!Ń� ����I	�A��@tA�G������A��AtA�G�����
A��BtA�G� ���4A��CtA�G@�AA��DtA�G��LA��Et	M���aA��F��I�|$8�	$����M�|$8��0x'I�O0I�T$HH9�sI�L$HH�ʄ�u
H�}�H;��M�4$���A�OA�������������������I�̀����DE1������A�WA�H������L!�I� I	��l������I	��{���I���L��L���n������I�|$8�#�������5�qH�:�1��k>��������I��PL��L�������������A�G�� ���I��XL��L��������������I��`L��L���������n���A�G������I��hL��L������������C���I��pL��L��������&���A�G�����I��xL��L���h�������������I���L���Y��������������@I���L��L���&�������������f�I���L��L����������������I��@�B����E1�����I��@�
���I�B����I�B�v���I�B�g���I�B��X���I�B�I���I����:���I�B �+���L�����I���XM�4$H������H�1������hc��UH��AWAVAUATSH��(�O`dH�%(H�E�1����H�GXH��I��H�E��0DH�u�L������������S`A�D$(����H�CXL9h���H�}�H��I��H�C@L�<�M�g ��-���C`��tH�CXH�@H��H�E�I9�sL�m����u�L��H����H�u�L���Y������u���H�U�H�}�D���E��,���M�H�E�dH+%(u@H��(��[A\A]A^A_]�H�U�H�}�D����+������xNjS`���2����1���b����UH��AWAVAUATSH��(L��0[dH�%(H�E�1��=�qu/��0�H�zI��H��H�G�H�����A��0u-1�H�U�dH+%(�&H��([A\A]A^A_]�f�A�}L�5A�<$u�A�MHH�E�L�sE�d$��t�1�A����9H�E�H�E��I�U@H��H�4�L�~ M��t"E;g0uM�w@L���9�H�u�L������A�MHH��9�r��O���@I���<��I��H���)���A�}L��A��0�R���L��L���\������	���A��������A�$�������A�D$ ����A�L$E�t$�[X�����H�E�dH+%(��I���H��(D���[A\A]A^A_]���f�E1�L���U��������A��0�����M���O����d����I�U@L�e��H��H�4�L�~ M��t/M�w@L��H����L��L�����A�MH9�����I�U@��f�H��9�r������5��pH�V41�1��8���������5��p1�1��M�H�O.�j8���M�����m_�ff.�f���UH��AVAUATSH��L��0[dH�%(H�E�1��=�puF��0�A�|$L��A��$0uJH�����L�������uA��$���1�fDH�U�dH+%(��H��[A\A]A^]�A�T$HH�E���t�I�L$@1�L�u�@H��H�4�L�n M��tOI�E@����L��H����L��L���@���A�T$H9��{���I�L$@�@H�=)3�\31��e���DH��9�r�1��Q����L���H��������;�������1����^�ff.��UH��AWAVAUATSH��H��([dH�%(H�E�1�H�H9������I��I���@H�H9���9Bu�1�H����A��$0H������H�Dž��H�B(�r%�	H
�I��$8�J8H�����H�B0��pH����������%���	ȉ����H���L�(�I��ʚ;LD�A�|$~�;A�|$�oA��$���A�|$m�2A��$���A��$��tA�|$k��A��$����}I��$�H���L�������)H�����H�����I��$HL��1�L�J��H��AƄ$FH����L��L����HDž����L�u��$������b@H�U�dH+%(��H��[A\A]A^A_]�%�	H
�����5�pH�#1�1���4��1��L������1��)AƄ$@L��H�����L�����H�H����L��L�u�H��L����H������l������L���H�M��$PH9�t!@H���H��t	L;(��H�H9�u�1��)L����H�M�]H�����H�����L���L��L�u�L����L��������������L�����L�;M��$XL9�t$�I���H��t	L;�:M�?L9�u�I�����L������1��)AƄ$CL��H�����L�j���H�H����L��L�u�L�����X������8���L�;M��$�L9�tI���H��t	L;(��M�?L9�u�I���F���L������1��)AƄ$DL��H�����L�����H�H����L��L�u�L�����С���������L�;M��$�L9�t%�I���H��t	L;(��M�?L9�u�I������f.�L������1��)AƄ$AL��H�����L�H���H�H����L��L�u�H��L����H������,���������H�M��$`H9�t!@H���H��t	L;(��H�H9�u�1��)L����H�M�]H�����H�����L���L��L�u�L����L�����讠���������L�����L�;M��$hL9�t$�I���H��t	L;�sM�?L9�u�I���s���f�L������1��)AƄ$BL��H�����L�(���H�H����L��L�u�H��L����H��������������H�M��$pH9�t!@H���H��t	L;(�H�H9�u�1��)L����H�M�]H�����H�����L���L��L�u�L����L�����莟�����n���L�����L�;M��$xL9�t$�I���H��t	L;�M�?L9�u�I���b���L������1��)AƄ$EL��H�����L�
���H�H����L��L�u�L�������������L�;M��$�L9�tI���H��t	L;(�ZM�?L9�u�I������M��$�L�#L9�����fDI��$�H��t	L;(��M�$$L9�u�1��b����5x�pH�5,1�1��d/��I��$�����H��tH��H������=�H�����H�=/
H������0O�H�����H������H��tH��H�������H�����H�=�
H�������N�H�����H������H��tH��H�����詰H�����H�=�
H������N�H�����H�����I��tI���f�H�=h
�gN�I�����I��tI���8�H�=m
�9N�I������5�pH��*1�1��.��1����I��tI����H�=
��M�I���g���I��tI��迯H�=
�M�I������I��$t
I��$華H�=��M�I��$1��Y���I��tI���^�H�=
��_M�I�����I��tI���0�H�=Z
�1M�I������� T���UH��AWI��AVI��AUATSH��(dH�%(H�E�H��([H��`
�5
�1��H���e�fA�~H�E�����茮H��H����L�h@L�����A�ą���I��I�~I��([L���H���A�F�������H�E�H��H�H9�t1���@(H�E�H9�u�0I��X[fA��V[ f��I��`[��I��h[H��v.�Ao�p[�A���[��(A���[��)H���H�
��=��pfHn�fHn�H�
K�fl�H����H�I�fHn�fHn�H�u��fl�fHn�C fHn�fl�C0I��0[��I��8[H��t	�8��H�{h1���8��L��H���3�A�ƅ�u$L��L����,��A�ƅ�u�{Mt*ƃ1�!L��E���}��ILJ0[H���N�H�E�dH+%(��H��(D��[A\A]A^A_]�DH��H�=�p1�H�
��P�=��pu��7���D�o(kh�opsx�ox ���oh0���op@���oxP���o``��H�@pH������A����>���A���3����Q��UH��AUI��ATI��SH��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(������uyH�EI�4$I�}I��H�����L�����H��0���H������H�� ���Dž��� Dž���0�IN��xI�$Hc�I�uH9�r5�D����u
��H��(���dH+%(uH���[A\A]]�H�H)�I�uI�$���O�ff.���U��H��H��dH�%(H�E�1�H��nH��H�U�dH+%(u���O�f���Uf�H��H��dH�%(H�E�1�H���{�������������q�n���<B�<C���ȃ�<d��<H��< ������������!��I���A����JA�A�H����A��E��M�L9���I����EA������#A�	H�JD�H�U�dH+%(�[�����H9�sӍHHc�������L�AH��H9�s�L���<t��DH���N�G������<���<��/��L�GA����G����	��������A�H����A��E�HL��L9�������A���������OH�J���������D�������Hc�H9�rq��P�!�)Ѕ�������ƒ���������fD���A��H����A��D�Z�H������D�HA��L��L9��;���������H���������>���fDH�O�7�����O�'�����O������	����DI�	����A�	�����A�	����������B�z���@�����:�����!����EL�D��UH��L�
q�nH��H��AWAVAUATSH��H��XH�u�D�GH�U�L�odH�%(H�U�1ҋH�u�H�E��E�M�$у�	w:H�5��Hc�H�>��H�U�H�u�M��1�H�}�H�
z
����E���t7D�CH���E�M��1�APH�U�H�u�M��H�
(
H�}��j����E�ZYH�U�dH+%(�H�e�[A\A]A^A_]�H�U�H�u�M��M��H�}�H�
�
1�� ����E��x����L�}�L�u�H�M�E��H�}�H�E�L��1�L��
H�
�
L��H�}��E������CH�}�<�2<�
���H�
�
L��L������H��A��H�u�M��APH�}�H�U�1�L�M
H�
N
�j���^�E�_���H�M�H�E��E�A���wA���������E����L��L�}�L�u�%�H��H�E���H��H�E�H�
$

1�L��L�����A��H�}�L��H�=
L�B
L��LE�H�
��1������E��*H�M�H�E��E�A�����yA���yH�U�H�u�M��1�H�}�H�
/

�z����E���f�H�E�L�}�H�E�L�u�H�M�H��L��H�E�H�
�
1�L���E��:���A����A����A����A���rA���HA�� �A��@��A�ŀ��A����A���pA���CA���A����H�
�
A��uY�E��E����fDH�E�L�}�L�u�H�E�H��L��1�H�
��L���a���A����L��%�H��u�H�
�
f�H�}�L��L��1��/����DA�������L��H�U�H�u�Mc�H��?H�}�I��������PL��M!�H�
�
H��=��PH���nN��1�����AZ�E�A[�4���f.�H�}�H�
�

L��1�L��������H�}�H�
�

L��1�L���������H�}�H�
V

L��1�L���h������H�}�H�
*

L��1�L���H����s���H�}�H�
�	
L��1�L���(����F���H�}�H�
04L��1�L����������H�}�H�
�	
L��1�L��������H�}�H�
�	
L��1�L����������H�}�H�
[	
L��1�L��������H�}�H�
/	
L��1�L������q���H�}�H�
	
L��1�L���h����G���H�}�H�
�
L��1�L���H�������H�}�H�
�
L��1�L���(�����L��H�U�H�u�M��H��8I��?H�}�I����������M!�H�
�	
PL��H��>��P1����AX�E�AY�:���A��H�M
H�
.
HE�L�}�H�E�L�u�H�E�H��L��L��1���L��%�H����L��%�H��0w+H�[�Hc�H�>��H�
�
f�H�}�L��L��1��O�L���
H�������L��A� H�}�1�H��L��L����A��H�
@
��A����A�ŀ�g���H�
}
���H�
X
�H�
8
�H�

�v���H�

���H�
?
�^���H�
+
�R���f�H�
�
L��L��1�������H�
�
L��L��1��|������H��H�E�H�

1�L��L���U�L��A� 1�H��H�}�L��L����A��H�
V
�*�A��uqA�������H�
71����fDA����A��ubA���f���H�}�H�
"
L��1�L������I����H�}�H�
M
L��1�L�����\���H�}�H�
�
L��1�L�����r���H�}�H�
�
L��1�L���~��H�}�H�
�
L��1�L���d��a���H�}�H�
x0L��1�L���G��8����MC�f.���UH��SH��dH�%(H�E�1�H�?t>H���x��H��tH�H�H�SH�PH�U�dH+%(uH�]���f�1�����B����UH��H��dH�%(H�E�1�H�E�dH+%(u��p?��B�ff.���Uf�H��AWL�=,�AVL�5�AUL�-�ATSH��H��8H�w`dH�%(H�E�1�G@H�GPH�GH����GG G0L�e��WfDH�E�H�u�H�CXH�s`H������~iH�{XH�Sh�D����H�s`H�HCXH)ƋChH�s`���H��uɋ5��pf��1�L��)M�)M����H�sL�����x���H�U�dH+%(��H��8[A\A]A^A_]�fD�5^�pL���1��K��H�s`�K���f��{lH�Sp����	�]Ic�L�>��H�CX�����H�k`���f�SP�����t�K��t�K�� t�K ��t�K��t�K��t�K��t�K��€t�K@��t�K��������K�u���@���@����@�����C��������H��D��C�5���H�S0�����������S����@��v}�������%�Q�pH��H�������5�p1�H��	�H�'�%�p1�����H�s`���H�SH����5��pH��
1�1����������(���H��������H!�H��yH��=��H��H��vn��u{H�C �d����K�[����C��
����E���
����H��D��C�+���H��������H��H!�H��H��t#H�C8����H��H	Ѕ�t�H�C(���H��H	���H��������H!�H�C@������>�f.����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���>�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���m>�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u���/>�ff.�@��UH��H���NdH�%(H�E�H��0[9HX��H�U�dH+%(u����=���UH��H��dH�%(H�E�H��0[HLJ0[H�U�dH+%(u	�H���m:��=����UH��AWAVAUI��ATSH��H��dH�%(H�E�H��0\�x#�/D�`L�{Mc�L���N�H��H��t|I��0\�x tOL��H��D����A9�uT�=�pucH����9�1�H�U�dH+%(��H��[A\A]A^A_]��1��D���!O�H���u�H���9��Q����DH�=ij�DQ�1�H�=��p�Щ���H�S���D�$�I��1�H��A��E!�L�=�Mc�L��L��譻��M���A���E1�D��D��H���r��t.H�I�I)�u������H�x�U�A�������H�=1�pH�K�L���J������;���UH��ATSH��dH�%(H�E�1�f���H���`I��臖H����I��$H�KH�5�����=��pH�PP�SfHn�H���H�=����L�`H�P@H����fHn�H�����HXfl�fHn�H�-���fHn�fHn�fl�@ fHn�fl�@0I��$0[u!1�H�U�dH+%(u>H��[A\]��H�=!�pH�I��1���9���@���뺸����:�f.�UH��AWAVI��AUI���.ATL�%'�S��H��dH�%(H�E�1���R�H�=��p��1�H���L��轹��Hc�I�\M�|L�-��H�=w�pL��L��1�H��莹��L9�u�
L�-��DH�=I�p1�L��L���d�����u�H�E�dH+%(u)H�=!�pH��L��1�[L��H��+
A\A]A^A_]�'�����9�f���UH��AWAVAUA��ATSH��(H�}�dH�%(H�E�1�����Lc�L�%�J�7�.D�;�Q�D��L��1�H�=��pH���趸��H�E�J�D0L�5�~H�E��H�=p�pL��L��1�H��臸��H�E�H9�uܻ
L�5��f�H�=A�p1�L��L���\�����u�D��H��E��L���H�=�pA��L�
@�PH���H�
5�PD��H�S��%�PH�!�PD����
��PH��PD����	��PH��PD������PH���PD������PH��PD������P1�豷��H�]�H��pA�uH���H�����A�uH���H���s���A�uH�|�H���`����H�U�dH+%(��H�e�[A\A]A^A_]�f�H���vH������A�uH��H������A�uH���H�����A�uH���H�����A�uH��H������A�uH���H������ �Z����p7���UH��H��dH�%(H�E�1�H�E�dH+%(u���?7�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�1���6�ff.�f���UH��H��dH�%(H�E�1��~uH�~���H�U�dH+%(u���6�ff.�UH��AVAUATSH��H�$H����L�VD�ZL�NfAn�fp��dH�%(H�E�1�L�� �I��H��L��L�����H��	L��L�� ��H��N�FHDžP�D��x�fօ(���A�ƃ�A��������tH�~uf�~���A�����A�����A��҃������������f�����f����H�UDž��	ASVARARQH�
L�P�5i�p1��^��H�L��H��0L��H�xh�A���¸��uEH�U�dH+%(uvH�e�[A\A]A^]ÐA�����A�����E��A�AE��I���@�5��pH��1�1���
��1��fDA�����A�����A��҃�������4���UH��ATI��H�5"�SH��H��dH�%(H�E�1��]C��1���t%H�U�dH+%(uH�Ġ[A\]�f.�L���X-�H���H��H��tWH��P����I���t��h���%�=@t%�5�p1�L��1�H�����H�������r�����3�5��pL��H�1�������f�UH��ATSH��H�$H��fo�dH�%(H�E�1�)E�H�E�H��fo�L��P�A�ɉ�L��)E�f�)E�E�APA�кPj���H�{hH�� 1�L����?���Å�uH�E�dH+%(u)H�e��[A\]�@�5�p��H��
1�1�������3���UH��AWE1�AVAUATI��SH��(dH�%(H�E�H��0[H�xXH�E��t���I��$0[H�C@H�E��CH��tgDH�{@K��L�4�L�L�o M��t3I�} H��t
��5�I�E I�}(H��t
��5�I�E(H�{@L�H�� I���?�D;{Hr�H�}����H�E�IDŽ$0[H�����H�E�dH+%(uH�}�H��([A\A]A^A_]��.��1�fD��UH��AWAVI��AUATSH��H��L��0[dH�%(H�E�1�H��0\�x#��D�hA��$�uOH��0\�x uo�1�D����C�H��H�����H��I�|$@L�����L���\����Å�u�=<�puM1�H�E�dH+%(�ZH�e؉�[A\A]A^A_]�@1��@H�x�J�A���`����H�����1�D������H��t�H�����H�=��L�xL�h(L������hE�H�=�pL��1�H��H�53����A��E��$�M����fA�}��A���A���A��A���fA��A��fA����u@fA���fA��
�TfA��2�fA��0�/A�@A� @A��A��fD�����H������A��H����A���fD�����H�H���H������H����L����H�K�\%H�����H�����I9��H��Dž"���H�H��I��H��H��(I��H��A��A��H��A��f��&������H��!A��H��L	�I��A��I��	H��A��A��A����`H�� A��L	�I��fA��I��fD�� ���A��I	�H��H��L	�L�S���H	�I�L��0���H�H!�H�{H	�H�������H#� ���H	�H�sH�H��8���H�� ���H�H��(���f�����E��E��E����#���ARWH�=��p���AWA�˃�)VH�5�A���� PA��A��AVE�A��RH��A���A��PA��Eۃ�AUA���A��W���ASA��1���̃�TQL���]���H�������U�H��PH�;D���I�<H�H�� fA����	ЈE�fA����f�E�H�=�pE��H�H�56�����)D�H 1���H�����H���I�Hø�L���H)�H9������I��L����f��H�E�I���)M�M�T$�)M�K�D�o@�o�oX �o`0�����)�@���)�p���H��p���f��D����������H��x���)�P���f��F���H��@���@��H�@�}�A�Љ�H���A������H�A��I��H�u�A	�H��H���I��)E�A	Љ�f��)�`�����H�D�E�f��f�E�f�U�H�M�fA�� �@�߃�E����@����L�\=�D�ǃ�@��I��A����̃�TA��E�A��A���A��E�H��A��AVA���H�5��SA��FASQL��P1�RH��WH�=�p�?���H��@����fD�+@������f�E1�H��H�����1�1�S�5��pH�����XZf�H�����1��"
���E���D�5v�pL��1�1�H���_����D�5V�pH�s1�1��B��밋5>�pL��1�1�H���'���A��l�f��w/A�pA� ���A����f��wA�JA� ���A��E������A�UA� ������*�fD��UH��H��AWAVAUATSH��H��XL��0[H�{dH�%(H�U�1Ҁ=��p����0�����	���u
�F�H����A�L��I�GXH�}�H�E�E�G`E����I�GXH�]�H9X���I�w@H�}��E�H��H��L�p �
���A�`H�]���tI�GXL�hI��I9�LG�L�m�I�I�^H�P@A�FH����H�{(uxI�H�@hH��0\�x#�0�pH��1����H�C(H��H����H�sI�N H�CpH�shH��H��t3��@�H��t�5Y�pH�1�1��E��DH�shH�CH��L�K`E�FH�V�H�
�P1��sP�5�p���I�~I�H�� L�WhH�Wp���M��A��uf�:�&H�H�CfHn�H��I�Ffl�A�����H�BH��f��I������u�H�}�L���P��	fDE1�H�E�dH+%(�?H�e�D��[A\A]A^A_]�D�S\E�������H��([�+�H��t�H�x�u�A���t�D�CXE;GHs�M�O@D��H��I��L�h M��t�I�M(E1�H���h�C\H�����p��?�H���V����5��p1�1�A�H�4����5���f.����D���D�������fA��fA��fD�M�fD�E����L�����H���I�H�L)�I��%�I��	M��I��M)�O�$�I��I��I)�J��H��	I��=L9e���M���C�E��}�L�}�H��H�]�M��L��I���H�H�E�L��L���S��tE�U��E�H�M�H�IǸ�L����H)�H9�r7I9���K�t=L��L�����u�L�}�H�]�A�����I�~��I��H���I��H9���I�t
���H�����H���H�H�H)�H��%�H��	H��H��H)�L�$�H��H��H)�H��H��	I���L9e�����I�FL�}�HHpH)Hh�s@H�O0�5��p1�1�H�I�����A����I�~H�H�CH�GhfHn�H�Gpfl�H��I�FH�BH��C��A���f�u�H�}�L���*����+���f�A�������L�}�H�]�I�����A�I�~�u���f�H��1�H�<����I�FH��H������H�x(I�N H���H�pH�xpH�phH������<�H�������5��pH���1�1�������@f=��f=
��f=2�Zf-f�������A�J� fD�e�f�E����H�x�>������A�OHA�GL������M�oX1�I��L�m��'H�}�L��D�����������A�OHH��9���I�W@H��A��L�$�I�D$ M;$$t�H��u��0��~I��H���dA���L�8�X�@����tXI���H�E�H�}�H����A��H�R��1��3�L�U����#I�B H����H�}�L�U��Y �L�U�A�D$M�T$ ����"���A�B����f�H�������f=0�`����@� f�E�f�M�����f-�f���4���A�pA� fD�M�fD�]��q����H���'���H�p���fDL�}�H�]�A�I�~���f��UA� f�u�fD�E������L���E����A����DH�}�H�5�(
L�U��8�L�U�I�B ���H�E�dH+%(�	�K�SI��L���sXH�e�[A\A]A^A_]�Z���H����1��1�L�U��a���H�M��5��p1�L�U�H�}����AƇ�L�U��I���A�����L�U�A�������5��p1�1�A���H����������I���H�}�H��tVH���1��a1�A��E��~H�}�H�5�'
�7�I�E(I�}(tIH�}��%�I�M(H��������7����>!�D��H����1��1�A���M��A������f���H�M��5��p1�1�H�(�A�������UH��AWAVAUATSH��dH�%(H�E�1�f��!I����I���{H��H���I��$8[H�����8��H������H#t\�5j�p1�1�A���H����P���H����G{H����H�E�dH+%(��H��D��[A\A]A^A_]��H������H#Pu�H������H#Pu��@
������L�{@L���R�A�ƅ��w���I��$L�chH�U�H�CpA�EH�5_��C|�CxI��$([�E�H��`
H�x01���1��1���u�E�f���H�
��H�{��=Q�pfHn�fHn�H�
#�fl�H���fHn�fHn�H�D�fl�H�
)�fHn�C fHn�fl�C0I��$0[�����L��L������A�Ņ�u3�{M�����ƃ����DH��H�=��i������@L��E���5�IDŽ$0[�D���@A����I���A���>�����D��UH��AWAVAUATSH��HdH�%(H�U�1�f��bH�OH���#�=)�puB�5(�pH�-�1�1����������H�U�dH+%(�GH��H[A\A]A^A_]�DL�L�o�M�I��L�m�L�%�nD�}�I�\$fDI�MI�$�1�H�=�pI��I����I9�u�L�m�L��E���^����E�E1�H�E�f.�HcE�M�T�L���E����LH�00000000K�D
�HI9��	H�@@@@@@@@I9��VH�PPPPPPPPI9��<�����p�H�}��M�9�L�m�L���nO�J�E1�I��L��I��A��f�I��I�L�1��H�=�p���H��H��L�V�nA9�}ыM�D�JL�m�L��D9�~b�u�L�m�A��E��D�u�H�^��TH�u�Hc�L�|�M��I��M�H�=��pD��H�ھ1�A��I���L�E9�u�L�m�D�u�L���u��D�E�A��D9u����������H�00000000H�=/�pI9�tH�@@@@@@@@I9���L��H���1�L�U��L�M�H��n���L�M��1�H�=�pH���L�{8K�L
��H�E�L�M�L�U�N�d H�00000000I9���I�$H��1�H�=��pH��I���V�L9�uكE�	������������p�H�}��M�9�L�m�O�N�<1�M��I��A��H�j�nI�L��H�=!�pH��1����H��H��A9�}ыM�D�JL�m�L��D9�������u�L�m�A��E��D�u�H����TH�u�Hc�L�<�M��I��M�FH�=��pD��1�H�ھA��I���y�E9�u��(����L�=��nL��M�g H�I�W�1�H�=m�pI��H���8�M9�uكE����f.��5�pH���1�1���5��p1�1��H������������D��������p�
H�}��M�9�H�E�L�=��nO�1�I�L�m�I��M�͉��K��K�L��1�H�=��p��L��I��D9�}؋M�D�JL�m�H�E�D9��$����u�H�}�L�m�A��D�u�H��E�͍THc�L�|�M��I��f�M�H�=N�pD��H�ھ1�A��I����E9�u����L��H����1�������H�=�pL�Ѿ1�H����������UH��AWAVAUI��ATSH��(dH�%(H�E�1���H�E�H����H��L�5>
��,H����I��H��t�L�=!�nL���@I�wI��H��t+H���s&��u�IcWIUI�UM��tYI�\$���5�pH��1�1�H���������H�}��E����E�H�U�dH+%(u$H��([A\A]A^A_]�H��w�I�E�Ã�����ff.���UH��H��dH�%(H�E�1�H��tH�E�dH+%(u ����H�H�E�dH+%(u�1���\�ff.����UH��H��dH�%(H�M�1Ʌ�u8H��H��H�pH�>u;H��tH�E�dH+%(uD��G����H�1�H�U�dH+%(u�Ë5ԵpH���1�1�������������@��UH��H��dH�%(H�E�1�M��tA�H�E�dH+%(u	�H�y
��|�ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���=�f.�UH��AWAVAUATS1�H��8H�}�H�u��M�dH�%(H�E�1�����H�?���}����aH�}�H��H�������H�E�I��H����H���nH�E�f��,L�����I��H��t�A�<$?uA�|$��H�}�t4H�u�L�5S�nM�~L��tL���#����I�vI��H��uڀ}�H��L��H��H�=^�HE�1��3�H�}���������DH�E�dH+%(��H��8��[A\A]A^A_]��_H�}�H��H������H�E�H�8uH�H�}�1����DH�E�L	8M��t�M�e��H�
��p��H�=v�L�%d�nL�-�
�+�H�}�u�?�I�D$I��H�E�H��t&H��I#D$t�H�M�H�=��pL��1���2���H�5��p�
�#���������������ff.���UH��H��dH�%(H�E�1�H�E�dH+%(uH�1��������D��UH��H��dH�%(H�E�1�H�E�dH+%(uH����W�����f���UH��AWAVAUI��ATSH��(dH�%(H�E�1��T�H�E�H���FL�5��H��L����H��H����f���H��H�����=H��E1���H��t�L�`I�uH����M����I�wI��H����H���!��u�M��tf�
1�L���$�H��I�G�H���n�1�L���T�H��H���h���H�}��O�1�H�U�dH+%(�H��([A\A]A^A_]�I�G��@�56�p1�H��1�H�5���H����H�}�����뜋5�pH�B�1�1�����ڋ5�pH�*�1���������fD��UH��SH��H�=��H��dH�%(H�E�1����H��tHH��1��
�#�H�=��f���H��t%1��
H���^#�f�;f�Ctf��u%�1�H�ھT��t��t �PH�E�dH+%(uH�]���Df�;t�f�{t�����ff.����UH��H��SH��1�H��XdH�%(H�E�1��W��o�oK1��oS �o[,1�1�H�U�)E�)M��e��)U�f�E�]���H�E�dH+%(uH�]�������UH��H��H�?H�6dH�%(H�E�1�H�H�9�t)�H�U�dH+%(u!��f�H�E�dH+%(u�H��H�����.�ff.���UH��ATI��H�55�SH��H��dH�%(H�E�1����tH�E�dH+%(u6H��1�[A\]�f�H�E�dH+%(uH��L��H��H�=�p[A\]�Lj���f���Uf�1�H��AWAVAUL�m�ATL�e�SH��H�=W���H��HdH�%(H�E�1�)E�)E�H�E�H�E����L��H�=-�L���%H�}�H�U���E�H9�s1H�tR0H�}�H��H9�HB�H�u�H���S	�H���OH�E�H�}�H��tDL�E�H�E�1�L�]�I�PJ���I�4ˉ�I��I��D)�H��H��H�p�H9�r�L�U�I�1H�}��iH�
)uH�u��H�}�H�E���L����{H�}��iH�}�E1�E1�f�J�4�1�H�߹A�A�H�����H�}�H�u�H�J��E�wM��H�I9�r�H�
������?�H�M�H�u�H�9L�?H���7D��A����A�VI��H9��DH��H9t�A������p���&���H�L�wL���zL���zM��H�پH�=�}pH�&�1��o���p��~Af�H�=�}p�H�~��*���Z��^���4�1�k[�pd1��
�H�E�dH+%(ueH��HL��[A\A]A^A_]�H�=\}p1�H��H�H�����H�}���L����yL���y��a��A�����H�
}p�<�H�=��#��H�=�|p1�H��H�����o�H�}�t�A��w�A����H�=�|pH�
��H���1���7�I��1�L�=Z�H�E�H�=|pL���H�1�H��H����L9�u�����H�=S|pH�
&�H�$�1����
����H�=-|p1�H�
��H�����
�E������A��h���f.�D��UH��H��dH�%(H�E�1�H��t<� �t$�G$�H�G(H�U�dH+%(u��f.��!uր"u�1����+�ff.���UH��H��dH�%(H�E�1�� tH�G@H��H�U�dH+%(u��fD1�����
��UH��AUATSH��H�$H���/dH�%(H�E�1�H����H��t&H����H�U�dH+%(��H�e�[A\A]]þH���s��tg�mI��H��t�H��L����I���S�L�QiL��1��$�L�����L����ZY���n���L���f���@L����I�ٹ�L�<��L���@$�����	�f���UH��SH��dH�%(H�E�1��>Wv?H�^PH��t6H�FPH���v�H�E�dH+%(u,H��H�]���:�f.�H�E�dH+%(uH�]����F	�fD��UH��AUATSH��dH�%(H�E�1�H����� �I��H��tuH�8H�?���u4���f��tX�H���H�U�dH+%(uH��[A\A]]�Df��u�M�l$PI�uH��t%H�H��tH�R@H��t�+�I�|$8�1��@H��I�|$HL������x�I�uI�|$8H�H���k���H�R@H��u��]����L�ff.����UH��AUATSH��dH�%(H�E�1�� �E���H��H��tL�oPI�}t\I�}E1�H��t$L�g M��tI�u(螣��L��H�U�H�����I�ċEԉH�E�dH+%(u5H��L��[A\A]]�f.�H�W8H�HL������y�@E1���~�ff.���UH��AWAVAUATSH��xH��x���dH�%(H�E�1�� ��L�PH��I��A��I�?�TI�GH��t;L; r6L;`s0L�sHI���XH����H�s8I9���L�6I9���8��9�L�u�L���s�H�C8I�?L��L������k��H�M������H��t3�y4H�sHL��t`H�AK�|%A��E)�H9�H�y H��x���MB�����L����x����s�x���H�U�dH+%(��H��x[A\A]A^A_]�@HQH+��L��踁��H�C8H�sHM;��XL�0H���X��H������H����o���H��p����~���H��p�����o���H���X���@H�W8H�HL��� �������������H���fDI�GH�sHL��x4uHPH+H�HK�|%A��E)�H9�H�x H��x���MB��������`���UH��AVAUATSH��H�_hdH�%(H�E�1�� �pD�3E��t(H�E�dH+%(��H��H��[A\A]A^]�DL�oPH�W8I��H�HI�}�I�uI�U�XH����=Q�oH�F ��H���H�K(���H�����K1�H�K4I�M(H�C8H����oBH�B-H�C�fH~�CfH~�H9���A��A)��B*D�s��f�C0�C@CHI�D$8M�d$HH�KL�0I��$�XH����I9�H���C2I�}H��t�m��H�CHA�E1�C@�����H�� H���)�������L���0������1����f�H���M���A��D+6A)��?���f�L�����I��$�X�]���f�H�C1��CC����f.�H�C(1�1��C1����6�fD��UH��AWAVAUATSH��dH�%(H�E�1�� ��H��H����L�oPI��I��M�}M���lL��0���L���o�I�D$8L��L��L������S��H��@���Džp���XH��H���H�����=�oH�F �H���H�U����H�����U��P�U�H��X���H�E�H���oH�A-�oIH�yH��x���H�A M�H9����)���t����A*��M�d$H�E�f�H�U�I��$�X�E�E�H����I9Ƌ�XH��p����E�H9�H��HG�����sz���������WvS�@L���n���H�CP1�H�U�dH+%(�bH�Ĩ[A\A]A^A_]�H�� H���������L���n��fDH��p���H�{H��H�H�L�H�L�H��H)�H)�����H��d���fD1�H�������+)�����f.�L���x|��I��$�X��Džt���f�1�HDžx���E����@H�E�1�1��E��=�����p�����������D�f�D������H�W8H�HL�����xM�}M���s������������fD��p�����D��D��q�����ff.���UH��AWAVAUATSH��H�_pL�oXdH�%(H�E�1�� �*H�G`I������D�3E����I�}H�W8�SI�uI�M�XH�����=�oH�F ��H���H�S(���H�����S1�P�S4I�U(H�C8H����oAH�A-H�C�fH~�CfH~�H9���A��A)��A*D�s��f�C0�C@CHI�D$8M�d$HH�SL�hI��$�XH��tvI9��C2H�E�dH+%(��H��H��[A\A]A^A_]�f.�1���@H�� H����������H���h���A��D+6A)��Z���f�L���y��I��$�X�u���L�PI�?H��tTL���4������f�H�C1��CC����f.�H�C(1�1��C1���I�|$HL���K���3���I�?H���'���I�T$8����ff.���UH��AVI����AUA���ATI��SH��dH�%(H�E�1��6
�H���-L��H����H�H��H���D�k$�L�c(�!
�H�CH��H����H�5:����H�{H�5��H�Cx���H�{H�5��H������H�{H�5l�H������H�{H�5��H�����H���H��t:H��nH�xH�5ޖnH��H�H�ȚnH���H)�H)������H�H�E�dH+%(u;H��H��[A\A]A^]�H��5b�pH���1��P��H���KWH��� ��1���G�����UH��SH��dH�%(H�E�1�H��t'H�GxH�wH��H��t�G!H��H����C!�@1�H�U�dH+%(uH�]������ff.����UH��SH��dH�%(H�E�1�H��tOH���H��H��t�G"H��H����C"H�{�F�H���qVH�E�dH+%(u$H��H�]���2��f�H�E�dH+%(uH�]����F��fD��UH��H��AVAUL�����ATfIn�I��SH��H��D�udH�%(H�U�1�H�UH�w0H�G8H�WXH��@���fHn�H������H�O@fl�H�WpG`H��oP�oX �o`0L�GHH�����H�PL�OPH��������Dž���������Dž@���Dž���������(����8���H�PP�oh@�op`�oxpH��X����PX�H�����`�������h�����d���H����x���H�U�����U����f�U��P\�U�H���H�U�H���H�U�H���H����H�
���H�M���H��H���H�U�1�H��tH�H��H�E�1�H�U�A�D$(uqL��E��vU��C H�{H��H�E�L��E��t?����C H�U�dH+%(uSH�Ġ[A\A]A^]�fDH���{���������I�|$�������H�E��G�����ff.���UH��AUATSH��H�$H��0L�i�dH�%(H�E�1�VH����I���H��I��I�̺���H���X�ZYH����H�5�H��H���K��H��tnH�5�H���7��H��t/H������H��tH���<��I�EH����H��t	�'��I�$H����
�H�U�dH+%(u+H�e�[A\A]]�@H�5{�H������H���z���1�������UH��AWAVAUATSH��HH�}�dH�%(H�E�1��'��H���WI��H�E�L�=XVH�E�@L�����H��H����L�cL���H��{H�E�H�E�t�H��v�I�t�L�����u�H�M�H�}�H�U�L���7�����t�H�]�H�
R��L��H�5F�H��HE�1�����pH�}���N���H�����L���h��H��H���X���@H�E�dH+%(��H��HL��[A\A]A^A_]��H�]�L�m�H��L�%6�H�}��!�H���H�54��1��V�L��L���
�H��H��u�H��H�]��Z���H�E�dH+%(uH��H[A\A]A^A_]��$��@��UH��ATSH��H�$H��H�=ȽdH�%(H�E�1��
�H�=�l�����YH��t=I��H��L����1�L�����L����L������H���g��1��0��UH��AUATSH��H�$H��dH�%(H�E�1�L��`�H��H���dL��L������M��H�پH�&�L��1���H����L���i
����H�U�dH+%(uH��[A\A]]�����f���UH��H��dH�%(H�E�1���(Hc�H��H��H���oH�H�U�dH+%(u	��1������ff.�@��UH��S��H��dH�%(H�E�1��JH��t��tH�@H�U�dH+%(uGH�]����=��ptH���p��fDH�P�
r>o�d1�H�=x�p�Q�p������D��UH��H��dH�%(H�E�1�H�E�dH+%(u�1������ff.�f���UH��AWI��AVAUATSH��(H�}�dH�%(H�E�1�H�E��h��H�XH�����H�E�H����H��L��H��H���~��L�}�H��E1�L��H�5������I��H����f�1ۉ��WIH�xI��H��tL����H��t
A�A�����u�L��H�5e�1��k��I��H��u�H�}����E��t)1�H�U�dH+%(u9H��([A\A]A^A_]�H�}��|��H�M��5��p1�1�H�'���������������ff.�@��UH��AWAVAUATSH��dH�%(H�E�1��[�H����I��E1�E1�D��1��[HH�xI��u"�0�I�WH�3L���y���A
GA�Gu?H���7,��H��H��u�A��A��u�E��t31�H�U�dH+%(u)H��[A\A]A^A_]�A��A��A���z����ȸ�����������UH��AWL�=��AVL�5��AUL�-��ATE1�SH��(dH�%(H�E�1�D���GL��L�@�xH��ID�M��t]�53�p��kL��E1ɹ
R�L��A��PH�={ap1����XZA��u�H�E�dH+%(ufH�e�[A\A]A^A_]�fDH��E1�1�I����1�D��H�U���GL�CH�U�M��t#�
��pE1ɅɹDOɹ
�g������L���E1�1��Q������UH��AWI��AVAUE1�ATSH��H��XH�}�H�U�dH�%(H�E�1��Z��E�D�#H�E�H�]�L�}�D���XF�8I��t=�6��uvA�~�4H�]�Ic�H�
�1�D��A��H��H�\��GH�A��A��u��E�H�]�L�}�D�#A�1�H�U�dH+%(�hH��X[A\A]A^A_]�@A�~��E1�L���L���)��I��H��t�I�7D���FH�SI�7H�}�I��������t�H�M�Ic�H�=d�H��H�<�M��tWL��H�U��+��H��trH�U�H�M�A��H�}�H�DHcU�H�׍BL���E��;)��I��H���w�������f.�A���O���1�D���E�5��pH���1�H��1������������蹻1�L�=|�I��f�H����(��H��H��t�I�VH�3L�������u�H�3D���E�5P�pL��1�H��1��=����F��fD��UH��AWAVAUATSH��H��8dH�%(H�E�1�H�F��H�E�H���H���H��H�ȃ�H�E�H�ȃ���yH�E�I���:E1�E1�L�-m�n�#K�T�1��lH�I�I��I��t>I��w8A��t�H�u�H��M��t��q��H�u�I��H�J�<3� or L)��@��;��H�}�u0H�}�uND��H�U�dH+%(��H��8[A\A]A^A_]�@H�u�J�<31�H��9L)���H�I�H�}�t�H�u�J�<3H��91�L)��H�I��H�E�A�H�E���DH�u�M��L)�H�ڴH��1��]Lc�O�48�:����H�u������D��UH��AWAVAUATI��SH��(dH�%(H�E�1�H�F��E��E�H�E��H��tZ���D���H��H������A���A�����A�vf��?�����uU��@��
��ۅ�uVL������A�N/A�H�U�dH+%(��H��([A\A]A^A_]�D�hi�E�t��f�E�@��
����t�E1�E1�L�=��n1��4�H�u�K��K�<,1�L)��
H�IŋE�I���t:I��
w4��t�H�M���t�L��I�����L�� or �@�f.����$���H�u�H�M�K�<,1�H�ʗL)��D������E�miss��@��
�>���H��%reH��(1�H�u�L���8uxA��H�X�nA��J��H����H��1��MH�H�H�u�H�M�I�<1�H�J�H)��+����@H��(H�q��H�Remote ��8I�$I�D$t���H�
��nH��1�H��H�����H�u�H�H�H)�I��T����H��H�b�1��H�H��]���������UH��AWAVAUATI��SH��8H�U�dH�%(H�E�1�H�F��H�E�H��������ÈE�����H����E1�E1�L�=��n�&�K��1��%H�I�I��H��t?I��w9��t�H�u�L��M��t��+��H�u�I��L�K�<4� or L)��@�DH�E�H�����������H�����tfL��M��������H�u�I��L�K�<4� or L)��@�f��������H��tu�t(H�u�E1�1�H�İ�U
H�I�H��t&M����H�u�L��E1�H���1��*
H�I�A�<$t.D��H�U�dH+%(��H��8[A\A]A^A_]�E1�fDH�u�H�X�L��1�L)���	H�I�볐����fDH�u��T����L��I������H�u�K�<4L�� or L)��@�O�������f���UH��H��dH�%(H�E�1�H��t`����ƒ��uP��u#H�E�dH+%(uZ�H���1��-	DH�E�dH+%(u7�H���1��
	f.�H�E�dH+%(u�H�\�1����-��ff.�f���UH��H��ATSH�� dH�%(H�E�1��H��tF���A��A��t6�u21ۨuTH��1��~�H�U�dH+%(ugH�� [A\]�@H�E�dH+%(uKH�� H���1�[A\]�;1�H���H�u�H�}��"A��H�}�H�u�v�Hc�H)�H��z����Q����UH��AWAVI��H�m�AUI��ATI��SH��dH�%(H�E�1���L���H�H)�I�|M���WA����ƒ���B�u.���������=H���1��o�DH��1��Z�L��H��1�Hc�H)�L��>L��L���Hc�L����L��H����1�Hc�H)�L��L��L���Hc�H)�L��Y���L��H����1�Hc�H)�L���L��L���Hc�H)�L�����L��H�i��1�Hc�H)�L��L���Hc�H)�L�M����A����ƒ�������H�ݬ1��h�L��H��1�Hc�I��H)�L��HD�<Ic�I�I)�A�EA���A��A�������1ۨ��H���L��L��1���D�H�U�dH+%(�.H��[A\A]A^A_]�@H�<�1���L��H�j�I���1�Hc�H)�L��D�<Ic�I�I)�A�EH���L��L��1��|�f.�H�7�1��b���DH�ī1��J���DH��1��2����D1�H���L��L���A������Hc�I)�I����@H�~�1������DH�l�1����s���DH�4�1���M��������UH��H��H��SH��D���H�^XdH�%(H�M�1ɋ�����D���D���A�������D�����A���f��?A����A��v�@@��t�@p@��v�@t@�����@ H����fA�� 8���Ef���v�@,��t�@0��t�@<��t�@@�� t�@DA��v�@X�@`��@t A�����@L�@TA��v�@X�@`��f������3�@hA�����X(�{�x(f�����@l���x(��ufA�� ��f��@d�������@H������tQf���v�@��u=��t�@H�zH��H�z��1�H�U�dH+%(��H�]����@��փ�u��@�D��u+fA�� t$@��t��@4�DfA�� ���t�A���6���A��vP�~
��~@Pf��f�@P��f��t��@lA�����x$���x$��u�fA�� u��fDA���v����~@\�@d�~
��f��f�@\�W�����X$�{�x$f��uRfA�� �����X����)���f��@H�����fA�� � ����@l�@(�X�����@l�M�����x(������@lA��uŃ@$����@8������k�����@l�܃@x��@|�݃@���{��ff.���UH��H���o~�oF �oN0�oV@�ow�oo dH�%(H�E�1��og0�o_@f��f���o~P�oF`f��f���oO`�oWP�Dof��f���o~p�oGpf���o>wo fA��g0?_@WPO`GpH�E�dH+%(u�������UI��I�ɺH�����H��SH��H��dH�%(H�E�1��j��S�Hc�H9�M�H�U�dH+%(uH�]����T��@��UH��SH��H���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�EI��H�����H��(����H��H��@���L�� ���H��0���Dž ���Dž$���0���S�Hc�H9�M�H��8���dH+%(uH�]����{��ff.���UH��AWAVAUI��ATI��SH���H��8���L��@���L��H�����t))�P���)�`���)�p���)]�)e�)m�)u�)}�dH�%(H�����1�H�EI��L��H�����L������L��H�� ���H�����Dž���Dž���0H��������Hc�H��I9�EE�|$�D��Ic�E9�|?L9�AM�H�����dH+%(uyH�����[A\A]A^A_]��E�|$�D9�}�D9�E���� ��A)�D�����H����HD�L����������1���DD�B�\3Hc�A�D=�n������f.�@��UH��AUI��ATSH���6dH�%(H�E�1�@��t=I���A�uI��@��t*L������H��H��t�
H�u�L�����H��H9]�t(H�����H�U�dH+%(uH��[A\A]]��IcEH��q����P����UH��H���
�dH�%(H�E�1�� f/�v"�^��Kf/�v�^�f/�v!�^��G�H�E�dH+%(u��D�M������ff.����UH��H��dH�%(H�E�1�H����f��H*��
S�� f/�v�^��Kf/�wA�
)��f/�s�H,�H�U�dH+%(u[���\��H,�H��?����^��Mf/�v��^��G�fDH����f�H��H	��H*��X��_������ff.�f���UH��A�BH��H��dH�%(H�E�1��E�BKMGH���v/H��H��
H����vTH��H��H�����v4H���D�D�H�E�dH+%(u0�H��1������H�����fDH�����I��f�UH��AWI��AVI���/AUI��ATSH��H��8dH�%(H�E�1��*��H�����%H��I�����H�����H�u�H��H�u�����H���E����H�H9]���H�u��
I�|$�U��^E��U��s��H�U��:���U�f��f/����P�f�f���*��*�L��L)��Y��Y�f/��`��f/��Nf/��Df/��:M���	f��I*��u�H����f���H*��Y��M��U������XE��U�f/���M�se�H,��Y�I�f(�����XE�f/[�sY�H,�I9�t	H9�sH��I�F1�H�U�dH+%(��H��8[A\A]A^A_]�fD�\��H,�H��?�@�\���H,�H��?�@H�ƒ�f��H��H	��H*��X��!���f.�L��A��f��H��L	��H*��X��U����@������N�������f���U�
H��AWAVAUL�m�ATI��L��SH��(dH�%(H�E�1����H�u�H�����.t����1���.t:Hi�ʚ;H�1�I�$H�U�dH+%(��H��([A\A]A^A_]��L�vL��L�u����H��	��L�}��	L��L������L���E�����H��	tJH�00000000�	)�L���r_��H�0H�t�H�HH��H)�ƒ��r��1��ǃ�H�499�r�
L��L�����H�U��:����������%������u��t��0��t��00f�L���0000�D�0000��V��fD��UH��AUATE1�SH��dH�%(H�E�1�H��t�>u#H�E�dH+%(�=H��D��[A\A]]�f�H��H�����I��H����,H�����I��H�����f�A�<$uoA�}��L���|��H�CH�H��t	H9���E1�5�spH�9��1��k���H�K�1��5^spH�&��N����6���f�H��L���u�����t��,�f�A�<$�r���H��L���K������_���L������A�����H��i���DI�}H�s����L���/�����A����������A�������UH��AWAVAUATI��Hc�SH��H��H��h�u�1�H�M�L�E�dH�%(H�E�1��m��/L�����H�����-L���z��H�����%L���d��I��H����L�����Lc�K�T,�I9�����Hc��t��I��H���QL��L��H��M����/1L��H��H�M�H�U�fA�EA�E���L��A�Ņ��DD����H�E�dH+%(�H��hD��[A\A]A^A_]�f.�L�����H����H��H�E��S��L�U�Hc�I�<I9����U�����H�}�I��M��A�L��x����z�A�<$��D�m�M�H��1��5qp�D�����M�GD��1��5�ppH�כ�E���Ԫ��H�E�L�cI9��SA��I��D9m���A�F��,L��E�����H��H���i���A�<$�VL�����I��H�����-H�����I��H��t�I���%L���y��H���p�H�E�L��H��H�E��*��L���E��
��L�H9E��@�%L���U��^���U��!��H����H�u�L������L���E����I�L9e���L���M��^
g��M����H�E�H�M�f�H)�f/E����e�f/%.����]�f/���f/���H���bf��H*��}�H���+f���H*��E��M��Y�����XE��M�f/ͧ���L,��E��Y������XE�f/�����H,�H9E�tI9�H��M��M�'D�e��I�G�5�np1�E��D��H���袨��M�GD��1��5�npH����肨��H�������f�L��x����@L���h��I��H����H���4��Hc�M�$M9����M�����L�}�E1��|�H�M�H��L��H�U���������L��5�mpD��1�H�Θ�M�~�ߧ��L�CD��1��5�mpH����A��軧��M9��bH��D9m��d�,L������I��H���k���M��H�M�H�U�H��L��L�}��A�������L���A��A��������fD�\��H,�H��?�]���f��\��L,�I��?����f�H�ƒ�f��H��H	��H*��X����f�H�ʃ�f�H��H	��H*��X��E����DL��x���L��A�����������fDL��5�lpD��1�H�t��艦��L�CD��1��5~lpH�i��A���e���L���=������L�}���f.�L�}�������]�L��x���1�E��M��5lp�H����L�U�����M�G�ٿ�5�kpH�ߖ1����L�U�L������"����L��x���L��L�U����L�U���E1��G���E1���A�����������UH��AUI��ATSH��(dH�%(H�E�1�H��t`H�}Ȼ�J��H�}�L�$��,�v��H��tH�x��L9�r�Hc�A�]H�E�dH+%(u#H��(�[A\A]]��������������UH��H��dH�%(H�E�1�H��tH;7r+H�WH9���H����!�H�U�dH+%(u���������@��UH��H��H��dH�%(H�E�1�H��������	�H�����t1�H�U�dH+%(uc�����t;��~+Hc�H��H�7@H;rH�wH��t�H9�s�H��H9�u��DH;r�H�WH9���H����!������f���UH��AWAVAUI��ATS�H��hH�u��%H�U�H�M�L�E�D�M�dH�%(H�E�1�����L��H��I��A���t��L��M�d� f.��,���H��tH�x��L9�r�Hc�����I��H�����}���E����A�EL��E1�����fD<,��H����A����u�E����L�����I��H����A�W����LL�e�1�L�-4A
M��D��|���L�E��U��]��þ,L������H�x��_��I�����A�D �I��<,�A���u�L��L���"���/�E���I��9��QM���H�E�H��([H��p
H��uH��x
��M�����L��x
L���L���N���A�Dž����}�tBE��t=H�E�A�W�H��H��([I�T�~�p
L��flɐ�oH��f�@�H9�u�H�E��H�E�D�8H�E�L� 1�H�U�dH+%(�;H��h[A\A]A^A_]�A�I�����L�e�L�E�L���0��5NgpH��1�1��:���L�������떋]�L�e���L�E�L�ljM�����M���x��}�A������L���L�e�Hc�L�E�M��H��L���]�D��|���L�L�E���L�E����h���A�W�I�D$H��I�TfDH�HH9�C���H��H9�u�L���j�����H��L��H�E��6�L�E�D���������D����5`fpH�m�1�1��L����
����R���������UH��H��dH�%(H�E�1�H�E�dH+%(u	�E1�����������UH��H��dH�%(H�E�1�H�E�dH+%(uUH�SZ��/�DI��H��H���L��H��	H��H��H��Hi�ʚ;I)�H��S㥛� I��I��1�I��H���I���1��|��ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u=H�SZ��/�DI��H��H���L��H��	H��H��H� �H��Hi�ʚ;I)�1������@��UH��AWAVL��P���AUI��1�ATI��L��SH��dH�%(H�E�1�������L��`���L����L���v��H��tqL�u�L��� H���L���V��H��tQD��X���L��L��L��Y��H�~�L��1�I��-��H�E�dH+%(uH�Ĉ��[A\A]A^A_]���������$��@UH��AWAVAUATI��SH��dH�%(H�E�1�����
A��H��L�5��I���<?tl�H��L��L�x�@��t*<\u�A�GH�S�����I�GH��L�x�@��u��H�E�dH+%(��H��L��[A\A]A^A_]�DL��H�}�D��1��:��…�y�0H���r����H�}�t5�B���vH�wH��H)�H��w*Hc�1�D��H��H9�u�H�����%��������1���H��@�oH��H9�u�Ѓ���H�9�t�A��A)�E�H�A��vL�7L�3D�ƃ�A���L�A��t�Lc��pF�D�9��t���Hc�D�@�47@�qD9��\���Mc��pF�D�A9��E���Hc�D�@�47@�qD9��-���Mc��pF�D�A9�����Hc����47@�q9�����H���A��f.�H���K���H���C���A��H��1�1��#�������ff.��UH��H��w�H��H��H�=3pdH�%(H�E�1����$��@UH��ATSH��H��H�(dH�%(H�E�1�H��tjH�C H�P�H9SsH�E�dH+%(uvH��[A\]�@L�`J�4��o��H�C(H��tTH�S f�H��@@ @0L�c �D�����H�C(H��tfoP�C�{������H�=�O���fD��UH��AUI��ATSH��H��H�~(dH�%(H�E�1�H����H�F H�VH�H�H9���H��H�I9�tZH��t'H�C@�S0�H�SH�C(H�K@H��H�H�J�K4�JL�(A�EI�U�C4I�EH�SH�C@H�����CP�C0H�E�dH+%(��H��[A\A]]�@L�`J�4����H�C(H��tuH�S f�H��@@ @0H�C(L�c H��uYM��t�H�CH���\���@���)��H�C(H��tfo�CM���+����T����Q��H�=�N���H�SH��H�����D��UH��AWAVI��AUI���@ATA��SH��(dH�%(H�E�1��Y��H����D�`A�|$H��Hc��<��H�CI��H�������L�c�I��H�ט�C(�C8H�C1�fA�$I�F(H��t
I�NH;�tcL�+�C4H�C,1�M��tL��U���������U��������C$A�H�E�dH+%(uNH��(H��[A\A]A^A_]�fD�C�C4M�f@A�F4H�M���I�FA�F0L�+�H�=oM�2������ff.�f���UH��AWAVAUI��ATSH��H��dH�%(H�E�H�F(H���3H�VL�$�M���"����D�8I��I�D$A�D$�I�D$�@I�T$A�D$(H�C(I�T$A�D$8H��tH�KL9$���M�,$A�D$4I�D$,1�M��tL���������1҅�H�C(��A�T$$H�SE�>H�ЋB�C4H�BH�H�C@H���H�S��C0H�E�dH+%(��H��[A\A]A^A_]��A�L$H�S@H����K4I�$H�K��S0M�,$A�D$4�Q���DH����H�SH�C(�@H�{L�$�H���#���I�$H�C(H�����H�SL�$�M�����������'�����UH��AWAVAUI��ATSH��xdH�%(H�E�1��FHH������9L�N@�V0I�EL�M�H��BL�5�CL��DL�%[>M��H�E�L�-@L�=BL�CH�}�H�}��A�ALHc��Kf.��7fA�<JA�46tA�AhI�yp�Hc�E�,TD9�t1f�A�O��f��Z~Hc�A�43Hc��K�Hc�fA;Tu�I�PH���KH��f���u�H�}�A�J��uI�ApH�E�IcAhA�BH�}�H�u�H��I���H)�H�}�A�Q8�A�Q0�I�y@����H�=�<Hc�H�>��D�~L�FHE��u�FLI�}��I�}��I�E(H��t7I�UH��H��t*�PL�HH�A�U4M�M@M���I�EA�A�U0�b���L�����I�UI�E(�@I�}H��L�����I�UH�I�E(H���H��+pI�}I�E�t���H�+pI�EI�E(H���e����I�IIcq8�L�M�I�������L�M�L�3>L��BL��AI�A@A�Q0H�E����/fDH�U�dH+%(��H��x[A\A]A^A_]ø*�׸+�и-�ɸ>�¸<뻸&봸^뭸,릸)럸(똸%�H�}�H��I+�����E�A�A0�I�QI�A(H��H��y8����IcQ4L�iI�q@H�U�L�L�m�H�U�I���H�U�H9u���	L��L�m�J�T*H9��m	H�U�D�i4H)�H��E���mH���)L�m�H�U�L�m�L��H�U�A�QLI�A@Hc�H9E��I���A��H�E������A���Ic�fA�<rtH�E�A�qhI�Ap�s�H�A�DD9�u5��Hc�H��?���Hc��s�H�E�,DD9��oH�8>�p��Z�@����H�E�A�Q0H�E�����A�A0H�}��I�ApIcIhH�E����1������|����H�E�I���I���D�`�o��H��D���D�H�H��H����D���-�H�����M���M����}��1��H��L���
��D�3�
E��������A$��q���I���H�u�I����;f.������B���f.���.�����$��������������	�����
����������A�@H�E�H�}�A��H�E�H9������Ic��=��������I�qHcQ�A�Q4H�1�A8�;���D�n�D�m�E��~P�F���vH�}�H�M�H�wH)�H�����M�H�u�1��H�}��H��H9�u�I�II�A(H��H��y8�����q�E�A��A)�A��E����I�A@�d�6���FI���A��Hc�L�M�H�M�辰�H�M�L�M�H��H�AtFI�II�Q(Mc�}�L�H��I�A@�qA��A)�A��E��*H�yD�A H)�I��E��u�H�AH�=(I�K�� A9�DO�A$�E�����Hc}�1�D��A�͉�H�}�H���-��
�QI�yI�q(A��H�4�H�v�H��D9���I�y��x���H�U�L�M��S��L�M�H�U�L�9�����x���L��=L�M<u�I�yD�m�L�M������D�m�L�M�L��8L�\=L�<�A�A4�A�U����%H��E�E1��A8�E�H�yD�;A�:A�A4H��I�A(I�QH��IcA4H�R�DI�QI�A(H��H�@H�E�I����E����P����HcE�H�}�A�QLH�H�E�I�A@H9���H�}�A��H�E������A���Ic�fA�<rtH�E�A�qhI�Ap�s�H�A�DD9�u+�?@Hc�H�;���Hc��s�H�E�,DD9�tH�d9�p��Z�@����A�@H�E�A��H�E�H9E��e���D��H�E�H�}�H�E����3������V���A�L�M�A�H�M�Ic����H�M�L�M�L�7L��;L�b:H�AI�II�A(H��H�xH���'A��D�h�E�AA4�b���H��h���L��p������H��h���H���Ic�L��p���H�E�HcE�H��x���H�E��X�I�}�O��L�x6L�;��L��9�2H��x����8��I�}賿�I�UI�E(H��H�}�H�U��HyI�M�ݸ�L�6L��:��A�E4H��L�_9�q���M��A��I�II�A(H�ȉq�]����
����H�E�A�API�A@A�AL�P���������e������D��1�H����H���oH�}�H��H9�u�H���}�H�u������A��L�L��������)ǍW����U���v,H�}�H�U�J�</J�<*�U��׃�A���L�L�������>�U�@�9�x9�������~@�y�x9�������~@�y�x9�������~@�y�x9�������~@�y�x9��p����~��@�y9��]����F�A�Q����E�H�u�E1�H�M��E�1��=���H�}�IcA4H�H�}�H�E����I�yL��L�M���L�M��E�L�O4L��8L��7I�II�A(E�i4H�����A��E�i4I�II�A(�E�H��H�D�iE��������\���I�qI�A(Ic��E�H�}�D�iH��Hx�
I�II�A(E�i4H��D�i�<���H�=�?�r�H�=?�f�HcE�H��H�IcQLH�E�I�A@H9���I��A�E����A��E���Hc�fA�<rtA�QhM�ip�M��s�H�A�D9�t@HcM�L�m�H�5�p��Z~H��6�<Hc�@���s�H�E�,DD9�u�L�m�I�@I��L9m��o���Hc�fA�<JtH�E�A�QhI�Ap�K��H�A�4D9�tH�=�4H�W�S��H�E�,DD9�u�A�@��Zt��uH�E�H�E����E������H�E�H�E�I�A@����H�=�>�!��ܮ�H�E��x
�o���H�g�H����H�=lL���M��E�m4���@��UH��SH��dH�%(H�E�1�H��tWH�F(H��H��tH�VH��H;8uH��C ��u H�E�dH+%(u6H��H�]�����@H�{����DH�E�dH+%(uH�]������ff.���UH��H��dH�%(H�E�1�H��t?H�G�G�H�G�@H�G�G(H�GH�F(�G8H��t
H�VH;<�tH�E�dH+%(u&�ËGH��F4H�GH�VH�F@H�����F0���g�����UH��AUATSH��dH�%(H�E�1�H����I��H�~(H��H���H�F H�VH�H�H9���H��H�H��t8H�C@�S0�H�K(H�SH�{@H��H�0H�~�{4�~H��tH�BH�CH��L� A�D$I�$�C4I�D$H�SH�C@H�����CP�C0H�E�dH+%(��H��[A\A]]�DL�hJ�4�跦�H�C(H��tlH�S f�H��@@ @0H�C(L�k H��uPH�CH���^���f�����H�C(H��tfo��C�,������H�=+:�&�H�SH��H�����fD��UH��ATSH��dH�%(H�E�H�G(H��tH�WH��H��L� M��tlH�A�D$ ��uxL���P��H�S(H�CH��H��tH��H�CH��t2H��H��t)�P�S4H�PH�H�S@H���H�C��CP�C0H�E�dH+%(uH��[A\]�@I�|$�֧��y�����ff.����UH��AVAUATSH��dH�%(H�E�1�H����|7�I��I����|7����@I����H��H����A��L�hL��L�hfAn�H�fp��H�@ �@(H�@4f�@���I�F(H����I�VH��H�H9�t]H��t)I�F@A�V0�I�VI�F(I�N@H��H�H�JA�N4�JH��CH�A�F4H�CI�VI�F@I����A�FPA�F0H�E�dH+%(u'H��H��[A\A]A^]�D1���@I�FH���虩�H�=j9���ff.�f���Ufn�fp��H��AWAVI��AUD�nATMc�I��SL���H��(dH�%(H�E�1�f�E�藺�H����I�Dž�����L��H��Hc��3��1�fA��@�b��H��H����L�xL��H��L�xH�H�E�H�C H�C�C(H�C4�
��C H�E�dH+%(uOH��(H��[A\A]A^A_]�DHc�1�fA�I���p���H�=FF��H�=A8��H�=e8���S����UH��ATI��SH��H��dH�%(H�E�1����H�U�dH+%(uH��L��H�߉�[A\]�����ff.���UH��H��dH�%(H�E�H�H�U�dH+%(u��辧�ff.���UH��H��dH�%(H�E�H�G(H��t&H�WH��H��t�@,H�U�dH+%(u��D1����_��ff.�@��UH��H��dH�%(H�E�H�G(H��t&H�WH��H��t�@0H�U�dH+%(u��D1�����ff.�@��UH��H��dH�%(H�E�H�GH�U�dH+%(u��车�ff.�f���UH��H��dH�%(H�E�H�GH�U�dH+%(u���}��ff.�f���UH��H��dH�%(H�E��G8H�U�dH+%(u���>��ff.���UH��H��dH�%(H�E�H���H�U�dH+%(u����f.���UH��H��dH�%(H�E�1�H�>H�E�dH+%(u��輥�ff.����UH��H��dH�%(H�E�H�F(H��t!H�VH��H��t�x,H�E�dH+%(u��H�=�5���\��ff.����UH��H��dH�%(H�E�H�F(H��t!H�VH��H��t�x0H�E�dH+%(u��H�=f5�A���ff.����UH��H��dH�%(H�E�1�H�~H�E�dH+%(u��軤�ff.���UH��H��dH�%(H�E�1�H�~H�E�dH+%(u���{��ff.���UH��H��dH�%(H�E��G|H�U�dH+%(u���>��ff.���UH��H��dH�%(H�E�1��~|H�E�dH+%(u����ff.����UH��H��dH�%(H�E�H���H�U�dH+%(u��躣�f.���UH��H��dH�%(H�E�1�H���H�E�dH+%(u���x�����UH��SH��dH�%(H�E�1�H��t7H��������H�H��t41�H�U�dH+%(uH�]���fD�c����������L�����@��UH��ATSH��dH�%(H�E�1�H��tMI����H�����H�H��H��tIH�p�1�H���H�L�"H�U�dH+%(u!H��[A\]�fD�˶������i��贶����ff.����UH��ATSH��H��H�(dH�%(H�E�1�H����H�CH��L� M��t-H�A�D$ ��uRL���ʞ�H�{(H�CH��H��tE谞�H�{`觞�H��蟞�H�E�dH+%(u$H��1�[A\]�DI�|$�v���@1��藡����UH��H��dH�%(H�E�1�H�E�dH+%(u����[��ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u��p�����ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�鰝��۠�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ�蚠�f.�UH��ATSH��H�� dH�%(H�E�1���uWH�U�A���s��y����H���E�E1�����E�H�E�dH+%(�}H�� L��[A\]���I��H��tH��H�����t!�5�>p1�H��1�H�j��x��H��諜��3y듐H�}�E��t�"�j���D�S"�[���詟�f���UA�����E1�A��Mc�H��AWAVL����AUATL�%�+SH���
H���H�� �H��(��k�dH�%(H�E�1�H�����L��X�H��P�H��I��HDž`��DžH�D��l�J�E�I9��L��H��`�D��8�H)�H��@�L�hH��'�H��'H9�HN�H��H��H�|H��`����H����
L��H��H��M��誘�I��H��X�H��H��`�L��H��0�L�@H��LI�I���N�,L���o��H��P�H��0�Lc�8�H9�t$H��H��8�D��X����H��8�Lc�X�H��`�L��@�O�|=�L�P�I�J�I9��	
L��X�H��A����G�LE��A�������l�����l���A=�?��=�AE�h�A�����Mc�H�q'B�*9���H�=(N�(D���E��~J��H�fo�p�Džl������Aw��I����H��D@H��(B�����H�M&Lc�J��)�I��H�H��L�L��@����H�
�%��Hc�H�>��k��AO����~�x�;uf(�fT�f.�r�AGfT�f.��g	I�7I��L��8�L��@�����uL��@�L��8�I��fDL��L��M)�H��H)�H��'L�HL�x�@H��%A�6B����H���wHc�H�5�%:�TH�~'L�I�������H��'B����������w|Hc�l��H�H�X(������������+M��I�޻��Džl�1�1�����DHc�l�H�(�E�,���D��H��tF������l��~}����l���l��I�����H��tDžl�����Q��5�9pH�
!eH��O1��L��8�L��@�D��H��s��D��H�L��@�L��8�L��L��H�M��L�-"$I���#D<uI�>�<��M�O�I��I��G�LA���tA��A���wMc�H�=$B�<t&L9�tiC�D
< t<!u�I�>�{�f�H��$B���~�L��M��L��H�Lc�fo�p�I��DžH�I��y���fDD��l�L��M��I��A����M���H�W&Ic��<��� <wH��p���M9�tOL�%	#�#��� <wI�?�I��I��M9�t#I�EA�<u�I�?I��I����M9�u�H��P�I9�tL���ݕ�H�E�dH+%(��H���
��[A\A]A^A_]�fDH��(�H��p�L��0�L��8�D��@����L��0�L��8��l�D��@�����H�i#L�����AE1��2���f�H��p��4�����Džl�������+�� ���H���H��p�L��@�L��H�D��l��z
D��l�L��H�L��@��
���D��l�M��I��1�A���o����A�����AG��~
�s�bp�AWf(�fT�fT�f.��=f.�M�O���	f/
8p�J���f��f.��<����6���L��8�L��L��@��L��@�f�E1�L��8������A_�~
(sf(�fT�f.�����of.���f/�osf�f.�z�J
��k��AG�tfT�f.��d����H,�f�E1��H,�H�H���H*��}���L��8���k�1�L��@�I�7H�� �����L��@�L��8�I���A����AO�f(�fT_rf.���f.�n��f/�nsf�f.�z��M�O��AG�L���I��L��0�L��@���8��mI�?�eL��@���8�L��0�L��������k���H���H��������AO��w����AG��~
�q�An�AWf(�fT�fT�f.���f.�M�O���f/
nsf��f.�z����L��8�L��L��@��
��lL��@�E1�L��8������k����AO��AG�f/���f(�E1�����A_�~
�pf(�fT�f.���rmf.���f/hmsf�f.�z����k��AG�tfT�f.������^�E1��E�����k��AO����~Zp�mf(�fT�f.������AGfT�f.������Y�E1�����k��AG����~p��lf(�fT�f.�������AOfT�f.��n����\�E1������k��AO���~�o�Xlf(�fT�f.��-����AGfT�f.������X�E1��F�����k��3�AO��AG�f/��]���E1�������k��AG��F�~0o��kf(�fT�f.�������AOfT�f.������f/�w{f�E1�����A_��~�n�
�kf(�fT�f.��_����AWfT�f.��K����
dkf/���1�f/�s�f�1ҹf.���E�9�t��)jE1��A���I�G���k�L���H�� �L��0�H��H��8���H��8���@������@�L��0�E1�L������L��8���k�L��@�I�w��Z���I�G���k�L���H�� �L��0�H��H��8����w����AGM�fWXu�s����A_��~
�mf(�fT�f.����+jf.��yf/!jsf�f.�z�!��k��AG�����fT�f.������I�w�I��L��8�L��@����M�O��AG����H��p�L��@�L��H�D��l��ˍ�L��@�L��H�D��l����M��D��l�I�λ������k��D��AG��!����5�/p�1�M��H�
�ZH��EI�޻�wi��D��l������k��1����AG�fA.GL��8�L��@���0�����I���I���I�?�L��@�L��8�E1���0�����k�������AG��_���f.�z�AGf.������2iE1���f.��A�-`hf/��#f��f.��>g�5����/���f/��%���f.����f���E��*�����f.�����gf/�sf��f.�z
f(�����f/���f����f�f.��f.��=����AOf.�� ����(���f.������AOf.������	���f.�������AGf.���������f.�����AGf.���������f/%Egsf��f.�z�\M�f(��?�f/%gsf��f.�zt�L��8�I�?L��@�������k�����AG��^���H�� �I�?L���L��0�H�0L��8���@��H�� �L���L��0�L��8�H���@��
���L��8�I�7L��L��@��c�f��1��f.���E�f/��������I�7I���I��H���'��#e�����AGM�L���I��L��0�L��@���8��I���<���L��8�I��L��@�����L��8�I�?L��@�����5,p1�H�FW�L��8�L��@���e����k�L��@�L��8������I���.�&fL��@�E1�L��8��p�5�+pH��V�1�D��`��e��H��`�D��l�H��I)�H��M��I�޻I)��s��_��f.�D��U1�H��H��dH�%(H�E�1�H���tH��H��H��H)�H�H���u�H�E�dH+%(u�H�����D��UH��H��dH�%(H�E�1�蠚����H�U�dH+%(u��赋�DUH��SH��H�$H��dH�%(H�E�1��]X�=E9pt.�;9pf��t�cH�E�dH+%(uPH�]���f�H����I���1�L��U��H��薥�1�H���,����8p������8p������U1�H�5���H�=����H��H��dH�%(H�E�1���1�H=�HC�H�U�dH+%(u��變�ff.���UH��AUATSH��dH�%(H�E�1�H��tkH�G I��E1�H��t;@I�UJ��H��t!H���C�H�{�:�H�[H��u�I�E I��I9�r�H�E�dH+%(u,H��L��[A\A]]���H�E�dH+%(uH��[A\A]]������U1ҹH��SL�M�L�E�H��(dH�%(H�E�1�H�E�H�E����H�}���u��H�}��l��H�E�dH+%(u��H�]���耉���UH��AWAVAUATSH��H��8dH�%(H�E�1�H�E�H�E�H���I��H��H�����,�H��I���!�I9���I�F H�M�H�E�H�M�H����I�VH�M�L�<�M��t~L�e��
@M�M��tgI�WI�7M��L�M�H�����H�}�A��者�H�}��w��E��t�H���Z�L���R�1�H�U�dH+%(uVH��8[A\A]A^A_]�f�I�F H�E�H�M�H9��_���L����H���DH��L��I���"���f.�H����&��fD��U1ҹH��SL�M�L�E�H��(H�?dH�%(H�E�1�H�E�H�E���H�}��袄�H�}�虄�H�E�dH+%(u��H�]���譇�ff.�f���UH��AVfI~�AUI��ATI��� SH�� dH�%(H�E�1�H�E�H�E�蹘�H��tvL�0I�<$L�M�L�E��@H��L��H���@��D�A�ą�u5H�}����H�}��ۃ�H�E�dH+%(u&H�� D��[A\A]A^]�@H��调��A�����ц���UH��AWfI~�AVI��AUA��ATI��� SH��(dH�%(H�E�1�H�E�H�E����H��tyL�8I�<$L�M�L�E�D�h�H��L���@H���r�A�ą�u;H�}����H�}��	��H�E�dH+%(u,H��(D��[A\A]A^A_]��H���؂��A������f���UH��AVI��� AUATI��SH�� dH�%(H�E�1�H�E�H�E��~�H����M�,$H��L���~�H��H����fIn�I�>L�M�L�E�AD$�C�H��C�|�A�Ņ�uUI�$M�D$�1��53$pH��O�#^��H�}���H�}����H�E�dH+%(u,H�� D��[A\A]A^]�f�H���ȁ��H��辁�A���������UH��H��H�?dH�%(H�E�1��������H�U�dH+%(u��衄���UH��AWAVAUATSH��dH�%(H�E�H�H�P H��tMI��I��L�e�E1�H�HJ��H��t*�H�3I�?L���r���tH�[H��u�I�H�P I��I9�r��H�U�dH+%(uH��[A\A]A^A_]���ff.�f���UH��AVAUI��ATI��SH��H��H�?dH�%(H�E�1��������M�$$M����A�D$������tU��t)1�H�U�dH+%(��H��[A\A]A^]���A$�5P"pH��H�N���3\��밐�A$M�D$H�ٿ�5"pH�c��\������M�D$�5�!pH��1�H��b���[���5�!pH��1�H��M���[��M�t$�5�!p1�A�D$�H��ML���[��H�u�I�}�����t0�5�!pH�ٿ1�H�wM�l[��@���������fDH�u�L�����H�M�1�L��L��I����H�u�L��A���9��H�u�L�����H�}�����E��u��A$�5!pH��H��a����Z���d���D�5� pH�ٿ1�H�|L��Z���W����ʁ�f.���UH��H�� H�?dH�%(H�E�1�H�M�H�U�H�E�H�E��e�H�}��L~�H�}��C~�H�E�dH+%(u���]��ff.�f���U�H��SH��dH�%(H�E�1�芒�H��t]1�H�5,���H�=��H����H�H=�w2H�C�C�CH�E�dH+%(uH��H�]����H���}�1���迀�ff.�@��UH��AUI��ATSH��H�?dH�%(H�E�1�H�G H��tDE1�fDH�WJ��H��t%H���S�H�{�J�H�[H��u�I�}H�G I��I9�r�H�E�dH+%(uH��[A\A]]�_����f.���UH��AUATSH��dH�%(H�E�1�H����I��H����I�}H�G H��tAE1�H�WJ��H��t%H����H�{��H�[H��u�I�}H�G I��I9�r��H�H�E�dH+%(u,H��L��[A\A]]�7|�H�E�dH+%(uH��[A\A]]��H����UH��H��AUI���ATI��H�JSH��H���5pdH�%(H�E�1���W��H�u�H�{����¸������uGH�u�L�����H�M�1�H��L��I���%��H�u�L������H�u�L�����H�}��R�����H�U�dH+%(uH��[A\A]]��~�ff.�@��UH��H��AWAVL�}�I���AUI��ATI��H�&ISH��(�5-pdH�%(H�E�1��W��I�|$L���(���Å�uEH�u�L�����H�M��1�L��I���P��H�u�L��������H�u�L���6��H�}��}��M��t5I�<$H�M�L��L��H�E�H�E��H�}��lz�H�}��cz�H�E�dH+%(uH��(��[A\A]A^A_]��n}�ff.���UH��H���dH�%(H�E�1�H�E�dH+%(u���+}�ff.���Uf�H��H��dH�%(H�E�1��*GH�E�dH+%(u����|�fD��UH��ATI��H��SH��H�=�H�� dH�%(H�E�1��}�����H��H�=���f����NH��H�=A�诊���_H��H�=wG蘊���H��H�=hG�!����AH��H�=���
����JH��H�=�������KH��H�=���܊���TH��H�=G�Ŋ���mH��H�=G變���F�5�pH��1�1�H��F�T���U���f��f��*��5�pH�ٿH��F��E��oT���E�H�E�dH+%(��H�� [A\]�fD�����tZ��R�D�n��H���u���H���wf��*��z���D���k���fDI�4$A�|$������u�f��I���@�S{��f��H*��0����;{��f�@�H*�����f.��{��f�@�H*����f.�������fD軣�������qz���UH��AVATA��SH��1�H��H��H�?dH�%(H�E�1��m�����E1�E��u-H�E�dH+%(��H��fIn�[A\A^]�f.��+_�I��H�����@H�����H����H����r�H��H�����@H�����@H���/�(��H��L���/�Z��u
�.QfI~�H���Qv�L��艐��G���@�
QfI~��1���fDH��L���
��u��%�PfI~��f.���RfI~����y��-qRfI~��f.���UH��ATI��SH�� dH�%(H�E�1�����H�����H��tUH��L��H���_�f��t/H���E��zu��E�H�E�dH+%(u(H�� [A\]�D� P��fD��Q���ix�f���UH��H��H��dH�<%(H�}�1��~H��tM@��vGA��A���A���tv@����H�D�A��uH9�sNH���fDH1�H����vH���H�E�dH+%(uC��H���v�H�����DH����fD�v@����H�����w�D��UH�
�BH�5�BfHn�H��BH�
�BH��H��PdH�%(H�E�H��BfHn�H��Bfl�fHn�H��B)E�fHn�fHn�H��Bfl�fHn�1�)E�fHn�fl�)E�fHn�fl�)E�wHc�H�D��H�U�dH+%(u����v�f���UH�
�>H�5[BHc�fHn�H�
VBH�=TBH��H��dH�%(H�U�H�:fHn�H��9fl�fHn�H���)�p���fHn�fHn�H�5Bfl�H��A)E�fHn�fHn�H��Afl�fHn�H�
�A)E�fHn�H��AH�5�Afl�fHn�H��A)E�fHn�fHn�H�=��fl�H�g)E�fHn�fHn�1�fl�)E�fHn�fl�)E�fHn�fl�)E�wH���p���H�E�dH+%(u�H����u�fD��UH��fH��H��dH�%(H�E�1��G<�����'H�
�8H�5T=��fHn�fHn�H�
�8fl�H�5�@fHn�)�p���fHn�fHn�H�
v�fl�H�5�@fHn�)E�fHn�H�
z@H�5�@fl�fHn�H�
r@)E�fHn�fHn�H�5V@fl�H�
e@H�=U@)E�fHn�fHn�H�5N@fl�H�
G@)E�fHn�fHn�H�=��fl�)E�fHn�fl�)E�fHn�fl�)E��H���p���H�E�dH+%(���H���DH�v?H�5d?�GfHn�fHn�H�5e?fl�H�e?��fHn�)�p���fHnƃ�fl�H�Q?H�5C?fHn�)E�fHn�H�C?fl�H�51?fHn�1�)E�fHn�fl�)E�<�A����G����ws����UH��AWAVAUATSH��(�oF(�of8�oN�ondH�%(H�E�1�f���ovX�o~hf��f��oNHf��f��oNxf��f�fo�fs�f�fI~�M��u.H�E�dH+%(��
H��([A\A]A^A_]�f�H��>I��H��I����H��讉�L���H�=d>蕉�L��H�߾耉�I���H����I���H��� I���H����I���H���\H��5H�E:1�fHn�fHn�H��5H��=fHn�H�}�fHn�H��=fl�fHn�fHn�H��=)�����H�r=fl�fHn�fHn�H�e=H�e=)����fHn�fHn�H�W=fl�H�U=fl�fl�fHn�)����H�?=fHn�H�7=)���fHn�)��fHn�H���H�{bfl�fHn�fl�)� ���fHn�L��L�5=fl���)����H������)�0����H��H�����I�DH��t�fo�����fo����fo���fo��)�@���fo����fo����)�P���fo� ���fo�0���)�`���)�p���)u�)}�)U�)]�H��@����Kf��H*��YHM���[f���I*��^�L��L��H���+o�H����/���I���H����I���H���"I���H���I���H���SI���H����I���H����I���H���"I���H�������H�U�dH+%(�EH����f��H*��YGM����f���I*��^�L��H��(�[H�
�:A\�A]H�-;A^A_]�*n�f.�H�ƒ�f�H��H	��H*��X��Y�FM�������H������L��f��H��H	��H*��X������f��H*��YeFM���|f���I*��^�H�
�:�L��H��:��m��R�����f��H*��YFM���if���I*��^�H�
^:�L��H�8:��5m�����f��H*��Y�EM����f���I*��^�H�
:�L��H��9���l�����?f��H*��YoEM���f���I*��^�H�
�9�L��H��9��l��,�����f��H*��YEM���if���I*��^�H�
�8�L��H�B9��?l������f��H*��Y�DM����f���I*��^�H�
�8�L��H��8���k��*�����f��H*��YyDM����f���I*��^�H�
$8�L��H��8��k�I���H���������f��H*��YDM���nf���I*��^�H�
�7�L��H�A8��>k�I���H���`�����f��H*��Y�CM���Jf���I*��^�H�
|7�L��H��7���j������rf��H*��YmCM���7f���I*��^�H�

7�L��H��7��j�����if��H*��YCM���.f���I*��^�H�
�6�L��H�@7��=j��*���L��L��f��H���H	��H*��X��l���H�ƒ�f�H��H	��H*��X��4���L��L��f��H���H	��H*��X�����H�ƒ�f�H��H	��H*��X��G���L��L��f��H���H	��H*��X����H�ƒ�f�H��H	��H*��X����L��L��f��H���H	��H*��X��S���H�ƒ�f�H��H	��H*��X�����L��L��f��H���H	��H*��X����H�ƒ�f�H��H	��H*��X����L��L��f��H���H	��H*��X��z���H�ƒ�f�H��H	��H*��X��B���L��A��f��H��L	��H*��X��@���H�ƒ�f�H��H	��H*��X�����L��L��f��H���H	��H*��X��O���H�ƒ�f�H��H	��H*��X�����L��L��f��H���H	��H*��X��b���H�ƒ�f�H��H	��H*��X��*���L��L��f��H���H	��H*��X�����H�ƒ�f�H��H	��H*��X��G���L��L��f��H���H	��H*��X����H�ƒ�f�H��H	��H*��X��f���L��L��f��H���H	��H*��X����H�ƒ�f�H��H	��H*��X��y����Ah���UH��AWAVAUATA��S1�H��(�o_8�oG(�oO�ogf���ooX�owhf���o���o��dH�%(H�E�1�f��oOH�o��f��f��f��oOxf��f��o��f��f��fo�fs�f��fH~�fo�fs�f�fH~�H��+H���I��I���CE1�H���t>H��A�D��H�
��L�5�Hc�L�93L��1�D��<����ш��D��<����H��*H�-/D��<���E1�fHn�fHn�H�n*M��H��2fHn�fl�fHn�H�Q�H�q2)����fHn�fHn�H�V2H�r2fHn�H�R2fHn�H�?2fl�fHn�fl�H�E2)� ���fHn�fl�H�%2)��fHn�fHn�H�2)���H�2fl�fHn�fHn�H���H�_W)����fHn�fHn�fl�fl�fl�)�����)�����)����I���LD�K�|���fo����fo��Hc�H�.���<���fo� ���L�H�
�)�@���fo���fo����H��})�P���fo�����)�E��fo�����HD�1�fo����)�`���Hc�E�z)�p���)}�)U�)]�)e�N���@����ۆ��E���I��I���(���H�v0H�d0M��E1�fHn�fHn�H�c0H�g0fHn�fl�fHn�H�Y0H�Y0)� ���fl�fHn�H�I0)����fHn�H�=0fHn�fHn�fl�fl�)����)��fDK��7�����<���fo� ���Hc�H���fo����fo����L�H�
�fo��)�E��)�@���HD�)�P���Hc�1�)�`���H�~|E�b)�p���N��5@���襅��E���I��I��@�b���I���D��<���tAHc�D��H�)�H�
,�E�rL�E��Hc�L��/HE�H�
|1��E���E���I���t:Hc�A)�H�
��E��I�|H��Ic�HE�L�u/H��{1�����H�E�dH+%(uuH��(��[A\A]A^A_]�f�L�5�{1�Ic�L��L��.H�
t�L��諄��I���A�������D��Hc�A�)�L�H�
�����b���UH�
�*H�5�.fHn�H��H��0dH�%(H�E�H��.fHn�H��.fl�fHn�1�)E�fHn�fl�)E�wHc�H�D��H�U�dH+%(u���Bb�f���Uf�H��H��AWAVAUATSH��H��(L���dH�%(H�E�H���H�G�NhH�E����:H�}�E1�L�`E1�D��I���I�|$A�4$��I����A�A9_h�Mc�H�]�L��K�<vH��H�U��g�I��H���H�U�HcBh����L�M�H�@E1�I��M��L�E�DM�YM����I�Y1�1��5f�I�<I�t
A��H�OH�w L�G(H�?H�x0H��H��I9�tTH��I�t
H��H��L�Ic�H�@H��I��H��s�M�E��~�M�|�I9O u�M9G(u�H��I�w H��I9�u�@I��L9M��R���H��L��L����Z�I��H���E����Mc�M��L�-�@O�$dI��M��I�N(M�N L��M�F�5J�o1��?9��H�H��tgI�v��H��H�HH;psH�HH�H��u�f�I�L��H��AFL�1I��0�Y��M9�u�L�{1�H�U�dH+%(unH��([A\A]A^A_]�H��1��f�Ic�I��H�<@H��L9M��W�������1�����1�L����Y�I��H��u��=Z
pt"E1������|_�M��E��������H�
��o�3�H�=v?�av��
p�D��UH��H��dH�%(H�E�1�H�E�dH+%(u
�H����_����UH��H��dH�%(H�E�H�H��u�)DH��H�H��tH;pr�H;p rH��H�H��u�����D�@(H�U�dH+%(u���^�f.�D��UH��AVAUATSH�� L�wdH�%(H�E�1�����I��H����A�����AƆ�1�L��I���H�5�k�xp����H�5Z*�L���q�M�l$H��m��H�5.*ME��
H�sH��H��t[L���k��u�{A���Idž�H�u��Yp��umHiE�ʚ;HE�I���1��4fDAƆ�1��"@AƆ�L��H�=&>1��o2�����H�U�dH+%(u?H�� [A\A]A^]�fD�5&�oH��=1�1��6��1���fDA����O����]����UH�<)H��H��dH�%(H�E�H���m��H�PH��H��t#9xu�H�E�dH+%(u�H���f.�H��(���\�f���UH��AWAVAUATSH��hL�>dH�%(H�E�1�H�FH�E�L9���H�H�E�I��H��H�E�H�M�1�H�E�H�E�H�E�H��L�}�H��x�������f�H���I�����H��M�m�u�I�MH�M�H����H�E�L�}�L�(I�EH�E�I��fDL��L��H��A�ԅ�~"M�/I�EM��H��t)I��L��H��L��A�ԅ��M�7I�M��H��txI���M�uH�M�H�E�H�QH�M�H�PH�L�m�H�U�H�E�H�L�jH�U�H�H����H�M�H�E�H�������H�M�H�M�H���4���I���M�.�L��M��L�u�L��L��H�]�M��E1�I�H��I���fDH�L�{H��t%I��H��A��u�H�}�H��H��A��H�L�{H��u�L�#I�\$H�E�dH+%(�OH��h[A\A]A^A_]�I�ML�m�I��L��x���H���H�E�H�M�H�E�L�u�M���L�m�@L��L��H��A�ԅ�~"M�}I�M��H��t)I��L��H��L��A�ԅ��M�uI�M��H��t'I���f�M�7L�u�L�}�I�FL�u�H��t
H�E��f�M�>��L��L�u�M��L�u�M��I��L��I�͐L��L��L��A�օ�~)L�;I�I�_H�������L��I��L��L��L��A�օ��L�+I�EI�]H��tL��I���H�JH�M��u���L��L��M��M��L�u��O���L���q����@Y���UH��ATI��SH��\���H��H��dH�%(H�E�1��m��t3H��`��������E�5�oH�
I�
1�I��H�l%1���1��H��L���K[��t3H��`���������D�5��oH�
�
1�I��H�*%1��1��H���\W��t3H��`��������D�5c�oH�
��
1�I��H��$1��E1��H�E�dH+%(uH�Ġ[A\]��5X�D��UH��ATI��SH��\���H��H��dH�%(H�E�1��l��t3H��`��������D�5�oH�
9�
1�I��H�\$1��0���H���)Q��t3H��`��������C�5��oH�
��
1�I��H�$1��r0��H��L���Y��t3H��`��������zC�5N�oH�
��
1�I��H��#1��00��H���V��t3H��`��������;C�5�oH�
t�
1�I��H��#1���/��H�E�dH+%(uH�Ġ[A\]���V���UH��H��dH�%(H�E�1��mQ��t3H��p��������B�5��oH�
��
1�I��H�#1��v/��H�E�dH+%(u���pV���UH��H��dH�%(H�E�1��U��t3H��p��������PB�5$�oH�
i�
1�I��H��"1��/��H�E�dH+%(u���V���UH��H��dH�%(H�E�1��}T��t3H��p���������A�5��oH�
��
1�I��H�<"1��.��H�E�dH+%(u���U���UH��H��dH�%(H�E�1���Y�Ǹ��t8��t1H��p������fA�5:�oH�
_�
1�I��H��!1��.��1�H�U�dH+%(u���U�@��UH��ATI��SH��\���H��H��dH�%(H�E�1��
d��t3H��`���������@�5��oH�
��
1�I��H�<!1��-��H��L���W��t3H��`��������@�5r�oH�
��
1�I��H�� 1��T-��H���Lc��t3H��`��������_@�53�oH�
H�
1�I��H�� 1��-��H�E�dH+%(uH�Ġ[A\]��T�D��UH��ATI��SH��\���H��H��dH�%(H�E�1��b��t3H��`���������?�5��oH�
��
1�I��H�, 1��,���H���Yi��t3H��`��������?�5`�oH�
u�
1�I��H��1��B,��H��L���V��t3H��`��������J?�5�oH�
3�
1�I��H��1��,��H���a��t3H��`��������?�5��oH�
��
1�I��H�g1��+��H�E�dH+%(uH�Ġ[A\]��R���UH��H��dH�%(H�E�1��R��t3H��p��������>�5d�oH�
i�
1�I��H��1��F+��H�E�dH+%(u���@R���UH��H��dH�%(H�E�1��-X��t3H��p�������� >�5��oH�
��
1�I��H�|1���*��H�E�dH+%(u����Q���UH��H��dH�%(H�E�1��]\��t3H��p��������=�5��oH�
i�
1�I��H�1��f*��H�E�dH+%(u���`Q���UH��H��dH�%(H�E�1���a��t3H��p��������@=�5�oH�
��
1�I��H��1��)��H�E�dH+%(u����P���UH��AVAUATSH�� dH�%(H�E�1�H����1ɸD��I��I��I9�r���H�H��H�<��M���a�I��H��t*�M�L�`1ۉf.�L��H��I��(� ���L9�u�H�E�dH+%(u#H�� L��[A\A]A^]�@�01�A���$P�@��UH��AVA�AUI��ATL�gS1�H��dH�%(H�E�1��L��H��I��(���A�ML��H��H9�r�H�E�dH+%(uH��L��[A\A]A^]�vL��O���UH��AWI��AVAUI��ATSH��dH�%(H�E�1��!�A�ą���M���EL���e����`�H��H���4L���L�����` H�����z��SA���U�A��A��A�}H���X`�I��M����1���A�}��H��H��D������u3L��H��D��D�3貫��t�D��H�OL��1���M��L��E1��UK�H���MK�H�E�dH+%(u[H��D��[A\A]A^A_]�@賮���_�I���O���@A�D��L��H���#M��I���fDE1���N�A���A���v���f.����U�����H��H��H�dH�%(H�E�H�H9�r1�H9���H�E�dH+%(uɉ���M����UH��H��dH�%(H�E�H�G H��H9�rH�W H�E�dH+%(u�1���^M�ff.�UH��AWAVAUATSH��H�$H��HH�EL�}H����I�͋M(I��H�E I�I��H��L����H�����E0L��������H�E8����H����dH�%(H�E�1���tI�FI+EIEI�FA��$*H����H��p[���H����H�5D�U[���H�����8��A��$����m�����mH�����I�EH��tH�H��tH�JH��tHBH)�DH�IE H�CI�EH�����C4H�Ct_�S(�f.�����K(9�t
�B��J���v�L����H��L���V�H��L���+�H�߉������������uH����H�M�'1�H�U�dH+%(�PH�e�[A\A]A^A_]��H����t�H�������H����M��$�H��H����L��c�1��e�H����H�����[���ZYH��t<H�@ I��e���������C���H�����I�EH�C�,���@����I�N��H����H������R��H����H��I���YA��$�H��L��A���I��$ I�� A��$(fA��(A��$�A��$�A���A�������	�A����8��L��H���V��H����A�����������tLH����I�EH�H��tH�JH��tHBH)�H�IE H�CI�EH�C�@H�IEH������C4A��$�L����H��A���L������uOI�}@L��H��PX�$d��H������H����AƆ�H�M�7���f�H���8�H����H�x�3������������)I�f���UH��AUI��ATI��SH����H��dH�%(H�E�1��}���t3�[L���N�H��tIH�C(H��L9�rL�c(L9c0��fD1�H�U�dH+%(��H��[A\A]]��H�CH��L9�rL�cH�CL9�rH��uL�cH�5��L���.W����H�5�L���W���H�5|�L���W���p������H�¸����H���W���H�CXH�JL�"H��PH�KfHn�fHn�fl�BH��(���L�c0�����L�#�����L�c����G�f�UH��AUI��ATA��SH��H��dH�%(H�E�1��W��ttH���D�lj;�����1Ҿ��`�H�CH��H��tkD���T�H��tUf�1�CC C0C@H�U�dH+%(uOH��[A\A]]�f.�L����1��a���{���H�{�_�;�D�L���E��������F�UH��AWA��AVI��AUA��ATSL��H��(H�u��=�pdH�%(H�E�1��W�H����1�L��D��I����X�L9�t7�����L���:C�H�E�dH+%(��H��(��[A\A]A^A_]�fDL�u�1�D��L���X�L9�u�H��u"�FH��L��D����Z�H��x�L9�u�L)�t&�pL��D��H9�HG��+R�I��H���h���u�1��d�����E���_���f���UH��AVAUL�m�ATI��SH��H�� �7H�zdH�%(H�E�1��zL��te�_�L�u��{A�4$L��H�{t;��^�H�E������I9�r1�L9���H�E�dH+%(u,H�� ��[A\A]A^]�f��kN�H�E���D�[N�L�u���E�UH��AVAUI��ATI��SH��dH�%(H�E�1��H���cH�u�L���/Q�H���0�u�L��1�L�5��N�1�H���S�H���NfDH��L���F�H��H���1H��P���H���D��u΋�P���L���S�H��H��t�L��� S��u�1�H����Z�H����H�H�xH�H9�r�DH�H9����2�B�N�����zH�L
u׃�uҁzGNUuɺH9�HGƒ����*��t�A�$�I�E1�H)ƒ���������t*A�$�#�5��oH�
��
H�B1��k�������H�U�dH+%(��H�Đ[A\A]A^]��u�L���DM�1�H���R�H����1�L�5�H��L���D�H��H����H��P���H���:C��u΋�P���L���Q�H��H��t�L���Q��u����H�M�D$I��I�$H�T�I�T�L��L)�H)�ƒ��������1�����L�9M�89�r������u�L���tL�1�H���JQ�H�����1�L�5N�H��L����C�H��H�������H��P���H���jB��u΋�P���L����P�H��H��t�L����P��u����I�t$��I�$I�D�H��I)�D����^�����1ɉσ�L�>9�r��G�����A�$A�D��/����A�$�T�A�T������A�f���UH��AWE1�AVI��AUA�ATI��SH��H��(H�M��v>L�E�dH�%(H�E�1��9K�1�H���P�H��u?�P�L��L���UA�A�v>A�$H���O�H��H��t
H�}���O��t?I��L��H���pB�I��H��u�E1�H�E�dH+%(u$H��(L��[A\A]A^A_]�@H�E�H��t�L�(���@�ff.�f���UH��AWAVI��1�AUATS1�H��dH�%(H�E�1��][����1Ҿ��A���Y�I��H����H�u�H���L�H��tx�u�L��1�L��@����J�1�H����N�H�����H��L���}A�H��H��tmL��H���@��u���@���L���xN�H��H��t�L���N��u��L���wX�D���=�H�E�dH+%(u$H�Ę��[A\A]A^A_]�@L��1��>X����g?����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���-?�ff.�f���Uf�H��AWL�=?AVE1�AUI��ATSH��8H�^H�����D�fVH��dH�%(H�E�1��F*L��)�p���)�����)�����)�����HDž����f������H�1�H���qM�H����L��H���@�I��H����H��p���L���>��p���L��H���L�H��H��t�L���	M��u�H������H�����蒄��H��tH������H9PsH;P �VfD�����f��+�!��f=��?f=�5f��>�FH������H������H���H������5��o�H��H�� 1��}��D1�H�U�dH+%(�AH��8[A\A]A^A_]Ðf����f��(��HDž��HDž����0f���a���H��������H������L�A
�|��H����H���pH��x����ߗ�5��oH�����H�
�
H���L�� 1�����1���f�H�P ����HDž��HDž���� �Y���H������H�A�H������H����H�����t.H������H������H���
HDž��HDž����H��������H������L�K	�"{��H����H���
���L�����H��I�GXH��H������5~�������f��>������f����������Ȉ������f�L��H��L��0����8���E1�L�5��H����X����E�1�H���XJ�H���@�L��H����<�I��H���"H������L���;������L��H����I�H��H��t�L����I��u�H������f�����>��	E1�H�����L�������<
H�����H�����L�����L�������qM�L��L��1�����U�H�����H����M����L��y��H��H���H���|��L���L;�����
L��H���L�����M���{���H��8����xH�7L�9������Hc�����u
��Hc������>����|%�3����PHcҋ�D������H�O1�L�H�ϋ�@���L�H�fDH9������H�1H��H��H��L�L�L9��rI9��qH�pH9�r�����H��H�����H��XH��H������{�������f��>������f����������	Ȉ����H������ƅ���H�����L��H��L�5PE1��C�1�H����G�H����fDL��H���:�I��H����H��0���L���9��0���L��H���yG�H��H��t�L���G��u���4�����t	��	������X���������I;��I;�������M���E���M������1�L���O�H������H���P���1�L����N�H������H���6���H��D���#B�H��H������1��N�H������H������H�x�����H��P���1�H��h�����4����������������p���A��t(H������H��H;������Z
H������H����������&	H��0���E1�L������H�����H������H������E���G
L�������H������������H������OL�����L�BH��������1���Q�L����3��L����L�����L������L��L����u��H��H������H�����M�I��L������y��D;�p����H��x���D����D��H��tB�4�������H�������-H�������?������H�����H�������7K�H�����H������D��0�����!o���L(��!o��D�E1�t7�

�o1�L���@�Ɖ��I��H����H�������M��A�}M�������L�����HDž�� HDž�����������H������L���t��H����H�������H�����H����H��XH��H������w��ƅ���ƅ����HDž����HDž�����H���`����rH��0���H��P���H����I�H��0���H��X���D��0������L�� oM�̅��t oD�E1�t7�=��o1���L��@�Ɖ���	I��H���H���8���3M��M��L��1��L������N�E�$$L���=1�E�������L���������H��H���H�����L�����L�������"�L��H���$>�1�H���B�H������E1�L�5-�L��H���5�I��H�������H���L���4���L��H���yB�H��H��t�L���B��u�H��(���H�A�H������H����H�����t.H�� ���H������H���HDž��HDž����H����H������ƅ���HAH�A H�����H���������fDL��H���%=�1�H���A�H�������E1�L�5A�L��H���4�I��H���a���H��0���L���3��0���L��H���yA�H��H��t�L���A��u����L���(I��H�������L���H��I��LE����M���E��0����L���U���H��H����G��W���H��������K����������HDž����L���I��H���)���L���
H��I��LE�����L�������������������������%�����H�����H����I�������E1�H�����L�������h���L��L������M��L�����I���Vf�������u7H�����H�����H9�HB�H��tH������I9�rH�I9��EDI��L;����sL��D��H���uK�H��u�L������M������1�L���G�L��H��H��8����:�1�H����?�H�����E1�L�5�L��H���]2�I��H�������H���L����0���L��H���Q?�H��t�H��L���a?��u�D�����E���|���H��(���H���l���H�����1�1�L��H��@����G�����H��H��`����<:�I��H���/���H��0���H���a0�H������D��X���E������1�L���F��X���H��H��P�����9�1�H���F�H��8���H��X������H�����H��P������H��`������D��@����L��M���>?�H��H���H��H���z�E����E1�E1�H�����H��`���D��H�������H�����H�����H����H��H���D��A��A��H��H��HH�����H�D;�@���r�E���f�L�����H�����M��L+�����L�����L��L�������Bu��I��H�������M;i�����A�A*��<
tA�A+�k���I��-����H�����d����H��x�����������h���������E��L���
>�H��x���H��H���O�E��tnA�D$����D��foy
fo
�H����H��H�fo�H��f��R�H9�u�D���A��t�‰��PD9�s�у���D9�s�‰�L��p���H�
��L���96�D��p�������H��H���蔈�m���A��D;�@����&���H��H���E��H�
����L��D��@����8��`�HDž�����H����H������Nr��D��p�������--�ƅ�������1��'���H��x�������f���UH��ATI��SH���~odH�%(H�E�1��go��E„������o1�L��@�Ɖ��H��H��t0H���(
��udH�E�dH+%(u_H��H��[A\]�f�L����H��H��u�H�E�dH+%(u+H��L��[A\]�,@1��@H�����!,���UH��AWAVAUATSH��H�$H��8f�dH�%(H�E�1�)���H���GH��I��H����1�H���E#�����U��������1�H��1��F�A�ą���1Ҿ���D�I��H����L��H���c�A�Dž�~H�I�FL���.D�D���f)������ulH�E�dH+%(��H��8D��[A\A]A^A_]�@L����H�ߺDž��L����L������Dž�xh�(�L���6���DH���)��fD�5��oI�ؿ1�H�
ѹ
H���A���������D���f�A������?���A���>�������I�ؿ1��5h�oH���X��A����������X*����UH��AWAVAUATSH��H�$H��H�$H��8H�����1�I��dH�%(H�E�1��E������L�����L������'f�Hc�I�Թ L�����C�I9���L������5�H���D����������A�A�Q�������A��uA��tMA��� ~�H��H��
M��1�Q�5N�oH�
3�
�A� �3��XZ� �]�����L����a5�H��us�����GNU���H�������I9�LG�L���.5�I9��#���H������L)�J�&1���sh�����t�H�����L�`E1��
@A��������&�H�E�dH+%(�|H�e�D��[A\A]A^A_]�fD� L�������H�H�D
�H�JH��H)�Ѓ��r���1҉׃�H�499�r��i���A������1ɉ�1��
�t��P����(����UH��AWAVAUATI��SH��H��8���1�H��0���dH�%(H�E�1��B���y1Ҿ��A���A�H��H���H���T+��t?A�����H���Q@�D���%�H�E�dH+%(�1H�ĨD��[A\A]A^A_]ÐH�u�H���3�H�����u�H���/1�1�H���6�H��t�E1�L�={�fDL��H���(�I��H���j���H��@���L���*'��u���@���H���5�H��H��t�L���5�A�ą�u�1�L���g=�H������H�0H��0���H��8����X"��
����5~�oM��1�H�
9�
H���A������W������f��5N�oH�
�
H��1��5������A���������0&���UH��H��dH�%(H�E�1�H����tH�U�dH+%(u��DH�X������%���UH��H��dH�%(H�E�1�H�����H�U�dH+%(u���%�@��UH��SH��H��dH�%(H�E�1��o�H�{�C>�H�E�dH+%(u
�{H�]���g#��R%�f���UH��H��PdH�%(H�E�1��E ��f����H�U�dH+%(u���%���UH��AWAVI��H��AUATI��SH��H��H��@�����<���dH�%(H�E�1��;�����H��L���x��A�Ņ��gA��$���<���1ҾD���>�H��H����H��p���H��H��H��H�����0�H������u���ADŽ$���t����ADŽ$�A��$�t
�=�o��H���)�H��H���H��Idž���I���M���A��IH�
T�E1��X�A���H��IdžIE�H��H���I��M��H�
�I�����I�VhM�F`H��A��I�F`H�
��IE�H��H���I������A�~lIE�I�FXA��$����t�E���f����A��HH��@�����I�H������<���foM�I�^foU�fo�p���E�nfo]�A�F1�AFAN(AV8A^HH�U�dH+%(�wH�Ĩ[A\A]A^A_]�fDH��@���1�1��=�A�Ņ������6�A��$��6@�5f�oH�1�1��R���ADŽ$����H���;�D���V ������i���@L�}�H��L���������Hc�H��P���L��H��H��0���蕃�H��0���L����.��������L��@����5�oH�
��
H����������A��$��a���L��@����5��o1�H�
I�
H�������ADŽ$�����1����5m�oH�
�
ADŽ$����H����E������������D!��5��t������UH��H��dH�%(H�E�1�H�E�dH+%(u��� �ff.�@UH��AWI��AVAUATSD��H��H������D���H��H���H��x���D��l���dH�%(H�E�1�E����
H��H���ƅ���HDž@���H�����H������HDž0���H�����ƅ;���H��x����H*L�pf��j����HVf�����������o��H����o���o��)�����o��H������)����)� ���)�����)�0���I�_A�wVE1�L�%��H����)�1�H���.�H���~L��H���5!�I��H��thH��@���L�����A�wV��@���H���+.�H��H��t�L���;.��u��o�X���fo�P���fo�P���H������f��f�����I�GXH��P���H��t1�H���-�H��P���H������1��5�H������H����	��(���L����(�H��H����	1��5�H������H���u	I�A�wV�(�H��H���[	1��T5�H��(���H���D	������L���(�H��H���)	1��"5�H��`���H���	H�� ���1�f�HDž�)���H��8�����;���������H����H��@���H����H������H�H��tH�8tH�x�*	�L������L���O����tH��H���H�I+�H�AA��HDž<�����u2��;���Dž<���tH��@���H�H��tH�JH���	H�������������D�����������	Ј��E���ƅ���H������H������1��2���	��j���L������f��(��f=���E1�1�	�D��X����������ZfD��t,D����fA���tfE��t��������<��f���H������H���������1�9�������H����������L� ��������t���<����t�D����fE��t�Džp���I�������H������t	�8$�*H������E1�H�yXtA��H;A`�KfA����P���H��x���A��H�x�%�H��H����L�����L���!��������������H��`�����D��p��������HE��t&H��H�5\�H��p����% �H��p���H���f��j���(��H�������������E����H��x�����H�(H������H�����L����L�hL���D3��upH�����tfE1�L�}��JD�}�u2H�E�H�U�H9�HB�H��tL�M�M9�rL�I9���f�I��L;����sL��D��L���5�H��u�L����L������1�H�
)�
�5��oH�|�
��r�H��������5f�oL�����H�
�
�1�L����H���
�:�H�����AXH���AYH+����H����H����������l�����o��oE�E1�t?�=�o1���H������@�Ɖ����I��H���'H���_�����L����������H����L������H�����������X��L��I���Y�M���0H������L���A���H������1ҋ��H�������H�xXL�����Z����X����~���fD�o�8H����o��o��o�(H������)����)����)� ���)�����)�0�������f����d�������f�H��x���H����+AxH��P���H�L�4H���������uI�H������E1䉝\���A�L��L����L�hH�E�I���&�L��H����H�E�I9�r
HE�I9���I��H��L�����H��H��uȋ�\���A�����fD����A����f��pH�=��I����H�������A�G���'���<.���������f.�������<�G���H������8���H��H�����(����H��������H�g����:����D��l���H�����L������L��L��@���L��0���P1�E��H��H���L����P��<���PH�����RH������PH�����P����H��0����A������f�H����������H�x�� �H��H����L����H��(����	���f���\���E�����f�H�������$�I��H������L�������L���t�H��I��LE�L���������fDH��H�5/����H��p���H���������H���u�1�L�����5"�oH�
��
�H���
��H�E�ZH���YH+E�����L�����,���Džp�������D��X���E����H�E�dH+%(��H�e�D��[A\A]A^A_]�H��I��萳��H��@���H�����L�����H������L�����H��0���H�����ƅ���ƅ;���H�����DA������u���DDž<������H����H�������.���H������1�D������H��XH���BR��H����Q����;���D����������H��0�������D���������H������1�H���)������E1�H��@�������L�(H������I�uH8�_#��u:H����I�EH��H���H)�I�UH�A�y���H9J�����ɉ�<�������A��H������H������D���)�D9������x����5���DE1��H�������UH��AWAVI��AUE��ATI��SH��H��(dH�%(H�EȋB��I��҉�������	Ј��f�{(���H���E��tH����H�XH�M��T��H�M�H���toE1�E��H��L��L��H�M��w��x1H�M�A��H���t A�E��H��L��L���K�ADž�AI�H�U�dH+%(u)H��([A\A]A^A_]�@A��$��������u�E1����D��UH��AWM��AVAUI��1�ATA��SH��hH��x���dH�%(H�E�1�� ,�H���=H��M��tH���w��A�H�u�H���*�A�Dž�utH�}�tsE1�E��L�e����H@�}�u4�E�t.H�u�H�E�H9�HG�H��tH��x���H�U�H�}�A�Յ���I��L;u�sL��D��H���^,�H��u�A�����H����*�H�E�dH+%(��H��hD��[A\A]A^A_]�fD�}�u0�E�t*H�u�H�E�H9�HG�H��tH��x���H�U�H�}�A�Յ�u(I��L;u�s�L��D��H����+�H��u�A������o���A���g���A������d����Z�f.���U1ҾH��ATSH��PdH�%(H�E�1��*�H���}H��H�����A�ă�t*E1�H����)�H�E�dH+%(uUH��PD��[A\]�@H�����t#H�u�H���'�H��t�f�}�>�DE��f�A���E1����fD��UH��AWAVAUATSL��$���H��H�$L9�u�H���f�L���H���
H��P���H���I��H�����L�����L�����dH�%(H�E�1�)�����L��)��)���)��fHn�fl�)����fIn�fl�)�����1��H�����H��P���H��H��h���1�H�J�
L����Q1��H��h����L��譞���L���
L��L��H�	�
�1��H��h����1�H��P���H���
L�U�
��0��H��h����L���K����L��h���H��P���1�L�a�H���
�L���0��L���0
�Dž`�������H�����H�H�z�L�p�H9�t+�H�W(H�PH���L��I�F H�W L�p�H9�u�H�����H�H�z�H�X�I9�t)DH�WH�PH��H�H��H�CH�WH�X�L9�u�H�E�dH+%(�Z��`���H���A[A\A]A^A_]�f�L������L��L��H���L��`����/��H��P����1�H�����H�}�H�� ����/��H��`���1�1���(�� ����ǃ����1Ҿ�&'�H��(���H��H�����~��$�������H��(���H��0������H���dH��(���H��h����L��H�/zH��8���1��.��H��h���H�5q��Z�����L������H��h���H����L��������H��h����1�L��H�e�
�.��H��h���H�5���YZ������H��h���H�#���L���[X�������5��oH�������~�I��I��H����H��о��L!�H��Ⱦ��H������H����H��H	�H��H��Ⱦ��L����H����M��tL�R�M9�IC�I!�H���L����H��u}H��tH��tM����f.�H��(�����$�� ����	
�L��h���H��P���1�L���
H�x�
�L���~-��L���
�����L!��.����H��H	�H�T2H���H��t�H������M��t	H���q���H��8���H��x����#���V���E1�H��x���H�������+L�����L��`���H��H���L�����I���H��8���L��D��L��X����_%�H����������L��X�������������H������H������H9�HF�H��H���tH������L������L������H��@���J�#H��Ⱦ��M9���I9���H��H��L��0���L)�L)�H9�H��X���HC�I���8�-eH����H��@���fIn�fIn�H�x fl�L��0���J�1H��H���@L)�H�H�����H�����H�H H��X���H�P(H�:L����H���M9���I9���H��H��L��0���L)�L)�H9�H��X���HC�I���8�dH���*H��@���fIn�fIn�H�x fl�L��0���J�1H��H���@L)�H�H�����H�����H�H H��X���H�P(H�:H�����L�p�H9�`�����L��L��(���M��I��L��0���I���\�H��@���H��X���L�hH��H���L)�H�PH�H�x H�H�����H�����H�p H�P(H�:I�D$L�`�H9�`���t[���o�P�H��I#$L9�r�L9�s�H�M���8H��X���I)�L9�LB��WcH���f���L��`���H��H����[���L��0���L��(���f.�I��L;�x�������L�����L��`���L�����H��H���H�����L������H�B�M���RH9���H��@H�JH�rH�|1�L9�r	I9���H�J H�Q�H9�u�H������H��1��f�H�r H��H�V�H9�tH�z0u�H�zHz��fDH�������H�H0H���+H�H+HQH�PH�P H�B�H9�u؋�$���H�� ���H��p���1�蝿����`������/����4�4H��@����8L������fo�0���HDž����H��������`���H��x���fD������������1���$���f�������@HE�Eи HDž����E�L��X���H������H������Dž����f������f������)������5����H��X���H��x����z�H�������H��x������H������H��x���H��X����b�L��X����-�oI�D��J�H	�H��H��X���H�����H�H�H9���H������L��@���1�L��X���L��H���I��L��8���I���fD��oD��I�D$�A~L$D�nH�
P�H��x���L�fHn�I�D$H������HDž����fl�H������H��������L��H������������(���=I�D$ L�`�H9��v���L��@���L��H���L��8���H��x�������H��xfH9�X���|]H�����L�H�M��H9�u�If�I�E L�h�H9��6I�}0I�Eu�H��X���I�uM�E��p����� ���H��ѽ����t�H��x����a��p�����H�� �����H��(����>�� ����s��e���fDH�P H�B�H9����������L�H��I�<0�H�1H9�A��I9�A��E��t	HqH9�sH�q H�N�H9�u��/����H�q H�Q0H�N�H9�u�����f�H��ؾ��H���o���H����H	�H�DH��Ⱦ���U���H9������@���Dž`��������5���L��L��L��1�H� �
��)%��H��P���1�H��h���L���H���
��%��1�L��1��E�A�Ņ������H��h���1�1��*��X��������.�oH��H��H����g�H��H���I���X�H��M��tkH��tfH��H���I��H��H����6tv��X���H��L���_H��Hc�H9�u+H��L��L�����u���oL��D�����H��H��y�H��H���L���P��L���H���X����}�D���u�����L��H��H����!��L������X����N�D���F�H��x������p����/�H��(������� �������L��H����Z������f���U1�H��AUATSH��H��H�?D�%�odH�%(H�E�1����0�������A��1Ҿ��H��8���H��H����d��4�������H��8���H��@�����
�H����fo��L�k H�}�H�-XXXXXX��4����L��C I�E�u�����tA�����H��8�������0������H�E�dH+%(��H����[A\A]]�f�H��P����4�4��4����8fo�@���H�}�H�E�H�E���p���H�E��E��@HE�Eи )M�E�H�E�H�u�H�M�f�U�f�E������H�}���_�H��tqH�CfIn�H�}�1�H���CHDž���H�����H������)�oH���H���H�� ������������tH�}����I9�s!H�}���}����L��������H�sL�CL�ዽ0����U��ϸ��H�}��Å�u��`�}����g���H��8����D��0����y�������Z����Z��f.���UH��H��dH�%(H�E�1�H�E�dH+%(u
�H�� �\��������UH��AWAVAUATSH��(H�����H��1�dH�%(H�E�1��������������1ҾA������&�H��H���[H��@���H���
�H���uH�����H����	���^��~���H��E1�L�%���b�1�H���8
�H���w�L��H�����I��H���YH������L���b����~���������H����H��H��t�L������u�������A���L������A���L��1��~�D�����I��H��(���H�����H�� ���M��H������H��4���H�����H�� ���H����H��p���H������L�����H������L��L��H������X
�I��H���\��4���u�M�&H�� ���H�stapsdtI9u���<�����H������8����H�߾L�(���H��@���H�
�H���H��H�������HH�
���H��P���HDžX���HDž`���L��p���H��x���H������H����HDž����HDž����� �I��H���]H�H8H����fHn�H�����fl�H��@8H9����1�H����H������H��@���H���H�@��H����H��P���H���1�I�<H)�H��������H��H�����lH����������I�GH����H����H�zH�������I�H����H���H����1�I�L��H)����H��t=I)�I��~4�P��:t+��t'H�x�V��I�GH��uM��A�����I�GH������H��0���fo� ���I�G01�AW A�GH�u�H���U�H���Q�u�H��E1����1�H���	�H��t~fDL��H���M��I��H��teH����L������u�����H���D	�H��H��t�H�=[��P	��u�H������H��t A���AG A+G$A�G f��u�H��E1��A�1�H���	�H����fDL��H����I��H��tuH����L���F���u�����H����H��H��t�H�=�����u�H������H���H��t)A���A�O(����)��A�G(f.�H�����H�����H�AfHn�H�QfHn�fl�AG8H�����M��A���L���'��H���������T��H�E�dH+%(�NH��(D��[A\A]A^A_]�@H����H�I�G �AA�G(���f�H�����D�����H;u�DA������v���DI�O0H������H)�H�I�G0����IG I+G(I�G �K����5��oH�
��
�M��H�8�A������d��I��^SL���VSI�|$�LS��������M���	�55�oH���1�H��1��������D���������A��������A���������A�����M��A���M��A��������ff.���UH��AVAUATSH��dH�%(H�E�H�H�H9���I��H�X�L�r�E1���I��H�K@fHn�H�{A��fl�H�JH�C8�[RH���SRH�{�JRH��L�����I�V8I�F8H�J�L9�u�H�E�dH+%(uH��D��[A\A]A^]�@E1������ff.���UH��H��dH�%(H�E�H�H9�t7H�H�1�f�H�A8��H�H�H9�u�H�E�dH+%(u
ɉ��D1�����ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(uɿ�K��V��fDUH��AWAVAUATSH��H�$H��hH��x�I��dH�%(H�E�1�H��t*H��H���
T���H�5>H�������[L����H�=�A�L��H��=��6�A��E���L���S���L��E1�D��H��L���D�I��M����M���1�H����L�x��H������H��1��B�N�A�Ņ���L�����H��x�D�(H�E�dH+%(�HH�e�D��[A\A]A^A_]�@H��L��E1�E1�jD��H��L����Q�A��XZE���1����5˓oH�ٿ1�H���
������5��oH�ٿ1�H�i�
����f����L����L��L����L���J��L��H���6�L��E1�A���L�����f��5>�o��I�ؿH�L�1��"�����DL�����)H��L���Q��L��1�1���7�I���h����5�oH�ٿ1�H��A�������������UH��AWAVAUATSH��H�$H��8dH�%(H�E�1�I���?�Z
����H�5�X�lj��2��I��H���)1�E1�L����f.�L�������u|L��L���$��H��tg�
L���R��H��t�������#��t|M���sI��$�L�������u��5�oH��
1�1�����fD��L���@��H�E�dH+%(�kH��8��[A\A]A^A_]�f����fMH����H��H��t�fHn�1�1�fl����L����H���I��$�ty����%uA�D$H����H���;��I��$�H����I�D$H��H��H�����cT�Å���I�GI�OM�gfHn�fHn�fl�A$L� ���f�H������LL����M���k����������������f.�������I�D$��H����I��$�訬�H�����LkI��$��RLL���'���z����M��߻���Q���l���ff.����UH��AUATSH��H�$H��dH�%(H�E�1�I����L�����!�M��L��H��H�{�
1��WA��y#H�U�dH+%(uuH��[A\A]]�fD�5��oD��L��1�H�˾����1҄�t	�=S�ot!1�L��1��u��y������fD�L��1��Q����J��f.�UH��AWL�=��nAVAUATS��H��(D�-�odH�%(H�E�1�H�E�H�E�E��t2H��E�lH�E�dH+%(��H��(D��[A\A]A^A_]�1�H�=����A�ƅ�x�H�5�T���U��I��H���6L�u�L�m��L��
L��L����H�����=�n���=�n���=�ntq�="�ntH�=)�nt'�=0�nu�H�5�nH�}��&���n�fDH�5��nH�}������n�H�5��nH�}������n��H�5��nH�}��О���n�t���DH�5i�nH�}�谞�b�n�K���DI�7H�}�蔞�6�n�"���f�L���B�o����H�}��8���i���D���k���f����Q����U1�H��AUA��ATS��H��dH�%(H�E�1�A��@�ƃ�t9H�=_�����A��E��x9H�E�dH+%(��H�ĘD��[A\A]]ÐH�=K����A��E��yǃ�A���uCE��H�W�
H�
�'�5��oHE�L�	�
H���
LE�H�7�
1�1��v���|������t\H�»L�-ɻA���uh����u
�¼�����{��5;�oM��1�H��I��H�m�
1�����$���f�A�����H���L�-���fDD��H��P�����A�u����H���
��5ʋoI��1�H��E��H�4�
1���������5��oH�s�
1��������D��H��P�����A�k����H����j��f.���UH��AVAUATSH��dH�%(H�E�1�H����I��H������H��H�=��A��A��E��D������D��H�=I������A��;A��1�D��x&H�U�dH+%(��H�Đ[A\A]A^]�D9�uK���uFE��H�J�
H�
�%�5��oHE�L���
H���
LE�H�*�
1�1��i����D���ucA�������uTL�%ǹL�-ι���u
診�����a��5!�oM��1�H��M��H�S�
1������'���DA���uL�%H�L�-O��f�L��P����ߺ�L�����I�����5��oM��1�H��H���
1����D�纀L�����I������5��oM��1�H��H��
1��p������f�������fDL�%�L�-��
����5;�oH��
1��)����L����-��ff.�f���UH��AVAUATSH��H�$H��dH�%(H�E�1�������1�1��o��I��H��������Å���H�5�N���d��I��H����L�����F�L��L���h��H��H��t3H���X���H�HÀ;
u�L��L���M��x9L�������t�L�����H�E�dH+%(uFH��L��[A\A]A^]��5�o��1��H������L���m��L���%��E1�������������f�U���H��AWAVAUA��ATL����SL��H��dH�%(H�E�1��H�������H����I��1�1����I�_I��H���3E�����H�{L���Y��xPL����H����1���L��@���H�~�
L���8���������L���e����������L���8��L���0��E1�DH�E�dH+%(��H��L��[A\A]A^A_]�H����L��豞�L��A���6eA���tE��x�H���cy�H��H��tTH�{L���/X��y��v���fDL��L���e��L��A����dA���t	E���K���H���y�H��H������L���o���B����5��D��UH��H��dH�%(H�E�1�H�E�dH+%(u�1��������f���UH��ATA��H��SH��dH�%(H�E�1��t^H�����5��oH��H��H�k�1��茿���=e�ot3E1�H���X��H�E�dH+%(��H�ĐD��[A\]�fDH���8��D��H��H�����H��I�����H�I9�}���H��`������8A���7��5�o1�A��H��H�޴1����l����5�oH��
�1�A����;���P���������UH��AWAVAUATSH��(dH�%(H�E�1�H����I���I�����H�E�H����H�XA�����H��tg�L�{�:L�����H��tH�pL���޾�uL�{L��L���˾�tH�sL�����A�ă��tCE1�H����v�H��H��u�H�}��7��H�E�dH+%(u@H��(D��[A\A]A^A_]�fD�5΃oH���
1�1�躽���A����A�����������UH��AWAVAUATSH����4���H�^dH�%(H�E�1�H���sH��B���L��@���H��8���L�-K��u�H��8����:�_��5-�oH����/L��H��1��E1�����L�������4���L��H��������H���u�H��H��tKH�KL�꾀L��1��M4A�ƅ��r�����ߺ�L������5��oH���1�H��1�舼��H�E�dH+%(��H�ĨD��[A\A]A^A_]����L��D�8D��E���o��5C�o1�A��H��H�6�1��)���E���=����fDH�K�H�h�
A���������_�E���E1��c������fD��UH��AUA��1�ATSH��1�H��dH�%(H�E�1��Q��H��tHH��H��D��I��������x
L��D�������L����H�E�dH+%(uH����[A\A]]û����h�����UH��AVAUATSH��dH�%(H�E�H���Hc@9�,n��H��H��I��H�<PH����<I�H��H��tvH���H�XH��tYE1�E1���H��I��X�s�H��H��tI�6H�{L�A���aR��y�H�E�dH+%(u%H��D��[A\A]A^]�E1���A�������A�������@��UH��AUL�oATSH��H�_dH�%(H�E�1�L�#H��L9�u�VI��H�SfHn�fl�I�T$L�"H����Q��H�{�ZH����;H��L������I�$L��M9�u�H�E�dH+%(uH��[A\A]]�����fD��UH��AWAVAUATSH��dH�%(H�E�1�H����H�_L�wI��L�#H��L9�tXDH�SfHn�M��fl�I�T$L�"H���葛�H�{�8ZH����?;H��L�����M�$$L��M9�u�A�?��.H�E�dH+%(uMH��L��[A\A]A^A_]����f������f�H�E�dH+%(uH��[A\A]A^A_]�����ff.�f���UH��AWAVAUI��ATI���SH��dH�%(H�E�1��\:H����L�p���L��L��fIn�H��H��fl�@����x7H��������H�E�dH+%(��H��H��[A\A]A^A_]�f��5~o���1�H�����L�cM�,$L��M9�t]DI�T$fHn�M��fl�I�UL�*I��$�A$��I�|$�XI��$��9L��M���t��M�mL��M9�u��;��~���H���U��1��7���fD�5f}o���1�H����M����S����S����UH��AWAVAUI��ATI��H��SH��dH�%(H�E�1��nTH���EI�\$I��I��I9�� A�}D��M�}�>�H��tL������tW�H���L������t=H�I9���M��t�I�uH�{ H9�tH��t�H��t��`���u�H�{I9�u�L���H��H�E�dH+%(��H��H��[A\A]A^A_]�I�uH��t�H�{ H9�t�H��uAf�H�L9�tHH�{H��t�I�uH9�t�H��t������t�H�L9�u��fD������k���H�L9�u�1��Y���f�1��Q�������@��UH��AVAUL�oATSH��H�_dH�%(H�E�1�I9�tyI��I���'f�H��tM��tL���>���t0H�L9�tJH�{ L9�tM��t�H��t�L������u�H�{L9�u�H�E�dH+%(uH��H��[A\A]A^]�1������ff.�@��UH��AWAVAUATSH��(H�}��M�dH�%(H�E�1�H����I��H����H��H���������W���I��H��tEH�H�@fIn�fl�H�BH�I���AE觖�I�}�NUI����U6L���*���� 6H�E�I��H����fHn�1�1�fl�軓�I���L�m�I�����L���ZQI���L�m�I����I�}L����U����L�}�M��� A��E1��H�{t7H���aRI��H���3I���H��膑�A�ă���L���R��A��H��XD9m��H�M�H�é�E1�H�AH�qL�yfHnƋM��5;yofHn�fl�AL�81�� ����%fD�5yoH�Y��1�A������H�E�dH+%(��H��(D��[A\A]A^A_]�L�m�M��t+I�����I�}�SI����4L�����f��5�xoH���1�A��聲�����5vxoH���
1�1��b����5`xoH����1��I���I����}��I��$SI����+4L������"���H�}��4�@���������UH��AWAVAUATSH��H�����H��P���H����fHn�fl�dH�%(H�E�1�H���)�P������A�Dž���H��P���H�X�H9����H��(���L�e�f.��@�L��1�H��(���L���@L�K����A�Dž���H�����L�;L�pL�hM9�u-��fDH��tM��tL�������t/M�6M9���I�~ L9�tH��t�L������u�I�~I9�u�H��`���� H��H������(}��pH��(����x��D�H H��H�L����1�L��H�����H�5(���{�T�S(H��t����H�����H�5
�1��ǀ���H��(���H�xH���UH��<�����[�H�� ���H����D��<���E1�1�H��@���E���L����E��A��L������D�����H������@��
1�L��H�X���H��H����H�-wmL�4�H��H���H������*�����H��H������L���D��H���<��H��@����0��D��<���E9��PH�� ���Ic�E�|$H�5�H��L�4�L�����H��tE9�|lH�����L��1�E��H�ȗ
������xyH��@�������HDžH���I��H����@H������H�����L��L�5��
����H�� ���L��A��H�����H����L�D1��c���y�L������L��(����F�L������M��L��(���L�����H��H������L��(���H��@���L��(������H�� ����MY�H������{�L��(���A��M���I�I�BfIn�L��(���fl�H�BH�I���A��L��(���I�z�NL���/H��(����{��H�������H�E�dH+%(��H��D��[A\A]A^A_]�������1�M��H��H�����H�5#��}�����L�����H��H����������fDH��(���H�Q0����L�H H���\���@L������L����H�� ����X�H�����1�H���Ez�H��I����y�M���qI���L��袊�L��A���w��A����UH��(���H�P8H�B�H��(���H9�����������DH�����L��(����]y�L��(����G�������.H��`���I��H����fHn�1�1�fl�讋�L��`���I���I�����H��(���A�FL��I���H�t�L�H��1�M�����A�Dž���H��(���H�8���L��I�F���H�����fIn�I�F H�AL�qfHn�fl�AL�0���H��`����d-L��`���M���_���A�����fDM���>����56qo1�1�A��H�I�
�����|����5qo���1�H�������h����5�po�1�M��L������H�i�
L��(����ͪ�����M��I������L�������5�poH�v�1��L��(���薪��L��(����^������D��UI��1�1�H��AWAVAUATSH���?dH�%(H�E�1�L���������A�Dž���L������1�A�9����A�Dž���L������M�aI�QI9���H��0���H���M��H������DA�H������L�-<�
H��6A�|$��LD��?����w�5�ooL��1�M��$�H���蓩��I��$�L�����L�����HDž���H������V��L���H�����H��
H�� ���HDž(����w������A���Q9�~uI��$�L�xM��u���L����a�I��H����I�H���������L���H�����H���
H�����HDž������A��9����|�E��D����H��`��������T������5�no�����H�e�1��A������h���H�E�dH+%(��H��D��[A\A]A^A_]Ë5>noA�lj��H��1��"���븋5no1ɿ1�H�������M�$$H���I9��	���E1����f����D�������@����5�moD���1�H���D����詧��D����E��t�E���-���D�5�mo�����H�i�1��A������l�������r��f���UH��AWAVAUL�oATSH��H��8���H�_L�;dH�%(H�E�1�L9���I���f�I�M��M9���L��I��H�CH���H��t5H��L�K �L��@���P��L��
L����1��;��XL��ZH��8����J��t�H����5�lo1�1�H���艦��H�CH�fIn�fl�M��H�BH�H���蠈�H�{�GGH����N(H���#��I�M9��6���H�E�dH+%(uH�e�1�[A\A]A^A_]��"��f���UH��AWI��AVAUATSH��dH�%(H�E�1�聧�5�ko�H���H��H��1��¥��H������ �H���
L�pH��L��@���M����H�� ���L��L��0����I�~1���H��8���H���\L�xL�`M9���I�~��I�N�H�5~�I��H��1��&��L�����H��8���L�hM9���f.�I�EI���H��t5H��L��0���M�M �P��L� �
1���L���@��XL��ZH���S����M�mM9�u�H��8���L�xM�/L��M9�tmH��(���L��M���I�WfHn�I��fl�H�SH�I���A葆�I��8EI����?&L��I�����H�L��M9�u�H��(���H��8����8��~�-��H��8�������L����\�I��H���u���H�� ���H�����1�H�U�dH+%(uZH�e�[A\A]A^A_]�fDI����\��M�mM9������������5�io�H�S�
�1��z��������~��ff.���UH��H��dH�%(H�E�1���w ���tH�U�dH+%(u&��D1���@H�E�dH+%(u�1��������ff.����UH��H��dH�%(H�E�1�H�E�dH+%(uɿ�������fD��UH��H��dH�%(H�E�1�H�E�dH+%(uɿ�K�����fD��UH��H��dH�%(H�E�1�H�E�dH+%(uɿ����F��fD��UH��H��dH�%(H�E�1�H�E�dH+%(uɿ�������fD��UH��H��dH�%(H�E�1�H�E�dH+%(uɿ�������fDU�@H��AUATL�e�SH��L��H��(dH�%(H�E�1���m��(L�kM��tXL���W��L��L��H���p���H�S H�����S�����{t�H�5�L���op���L�+M��tKL������~H��/M�l�L�����H�PH��LE�1�L��L��H�5�H�Oq�u[H�{t41�L���:n�H��L���m�H�E�dH+%(unH��(H��[A\A]]�f��S��t�H�5eL���p�t�fD1��@H�5�dL��1���p��3���f�1��@H�5x�L��1��p������=��ff.�f�U1�H��AUE1�ATSH��dH�%(H�E�1�������1Ҿ�lj��_��I��H��tuL�m�H��L���8��H����L��H��P���E1�L��H�
���3���H��H��tc1��T��H��tWH�8H��tO�}���HD�H��}��L��I���B����{��H�E�dH+%(u(H�ĘL��[A\A]]�L��E1��
����F�����/��ff.�@UH��SH��(dH�%(H�E�1�H�}�H�E�H��t_�/H���
��H��t%H�����H��H�E�dH+%(ueH�]�H����f�H��soH�U�H�5NH���X��j��H�U���@H�ysoH���XH��t��J(�
����r(9�t����A��q���v���a����UH��AVAUATI��SH��H��L�6dH�%(H�E�H�G L����*H��I�Ճ�H��Hc��`���u,C�|.�t,H�U�dH+%(uIH��[A\A]A^]��1���@�S(�����K(9�t
�B��J���v�I�\$������UH��AVAUI��ATL��@���SL��H��H��H��dH�%(H�E�1�����H��1�1��[��L����������1Ҿ��A������I��H��tRL�u�H��L���~��H��tyE1�H��P���L��L��H�
���}���H��tXH��`���H+�h���E1�I�EL���������H�E�dH+%(u-H�ĠD��[A\A]A^]�f����D�0A����A���������UH��AWAVAUA��ATI��SH��H��dH�%(H�E�1�H���K�/�q��H����L��0���L��L�����H���I��H��uA��u0L������H�E�dH+%(��H�ĨL��[A\A]A^A_]Ë5�ao1�1�H��H�D�
�Ǜ��H�5v
H���s����5�aoH�è
1�1�蚛���5�ao1�1�E1�H�Ψ
聛���l���@L��@�����I�ٹ�L��L��q�����H�ApoL��H���X�s��H����H�@ H�� �����5aoH�5�1�1��
����k���DH�5�ooL���XM�~ A�����H���nALJ�H��ty1�L��L���l����xxI�� L��0���L��L���/��H���I��H���{���A���q����5`oH��1�1�H��
�h������L������s���L��L���e����y��A���L��@�����uF�غ�L�����G�H��t`E��u�5`oH��t;H��H���
1�1����E1����DL����L���X��5�_oE��u�L��H���
1�1�躙����H�(unknownH��@����)f��H���끋5�_oH�ٿ1�H����}���������E����~��ff.�UH��AUI��ATI��SH��dH�%(H�E�H�1noH���XH��t8�S(������K(9�t
�B��J���v�L9#sSL9crMH���uL��H���nH���nH9�tf�L;`rL;`rTH�H9�u�1�H�U�dH+%(uVH��[A\A]]Ë5�^o1�L��1�H�А藘��H���L������5~^oL��1�1�H��
�g������p��UH��AWAVA��AUATI��SH��H��(�M�dH�%(H�E�H�'moL���XL����L����xlL���]��H��t_L�8L�m�M��tSI�7H�������uDI�}I�GI�WtE��HD�I�$1�H�U�dH+%(uhH��([A\A]A^A_]�f.�H��loH�U�H��H���X��f��H��t)H�U�H�@�z4uHH+BE��uH+B�}�t�H+늸������l��ff.��UH��AWA���AVL�5��AUI��ATL�%�#SH������H��dH�%(H�E�1���H�N�
H��LE�H��H��bLD�����H��teH�=.oD��L��L��1�L�5�
�'=��H��H�=�-oL��1�L���=���
H������H��uNL��H���~��H��t	H���@L�������u4H�U�dH+%(u]H�Ę[A\A]A^A_]����f����H��@������8�R��5&\oH�s�1�H��1��������������UH��AWAVAUATSH��8H�}�H�U�dH�%(H�E�1�H�~��H�>H����H��E��E�������I��H���`H�sH�U�L���PM��I��H����H�sH�x-��r��A�ƅ���M�GE����A�G*��<
�M�����5?[oH�K1�L�E�H���
�� ���H�U�H�u�H�}�迤��~sH�M�H�C HA �CA�C�A�fM������I��H����L�p M���/���L���ge��I����K��L������L��I����e������A�ƅ�u�A�����L���H��H�E�dH+%(u~H��8D��[A\A]A^A_]ÐA�}4uMEM+EM+E����A�����H�K�5*Zo1�1�H��
L�E�����L�E����f�A������s������Uf�H��AWAVI��AUATA��1�SH��1�H��H��XdH�%(H�E�1�)� ���)�����)�������H���DL��H��I��踦A�Dž���I�u H��t#H����H����H�����H�����L���A�G����E���SI�^ I�V(I�N H�����H���X�A��I9^ tH�����E���`�y/I�NH���'M�F E�N�1�H�=*oE+NH�T��ָ�I�~ H�5��v��I��H���cA�~A�H��������f�A���f.��
H��裿�H��uvL��H���N��H��u�L�������Y�5GXoH��
1��5���A�����L��觼�H�E�dH+%(�H��XD��[A\A]A^A_]��E9n�^���A�I�F0H�@H������H����H������Ic�H;Xs7D��1�A+vL���_���A�Dž��!�o���H������A��H��H;Xr�D��A+vL���%���A��A�Dž����1���H�������$J�H������H���t���A�F=���u8A�EA�F�.�D��1�A+vL������A�]A�Dž�����A�FA��A9�~�������K��H��@������8���5�VoH�#�1�H��1�运�����A�FA�Vf�E���AoL���������������)�=���H�����������DE�H��E1�H��H������H������)�����)�����)����)����B�����uVfo����������A�~���A�FAtD�A�FH�������H�������H�������L��L����A���c����5�UoH�@�1�1��ʏ�����I�N E�F�1�H�=�&oH�=�賵������5�UoH�A�
1�1�舏���\����5�UoH�N�
1�1��m����3����5fUoH��
1�1��R���A������ ������H���������8H���V�I�N �5&Uo1�I��H���1�����D�;A���������ff.�@UH��AUATI��SH��H�5A�
H��H�?dH�%(H�E�1��h�H�����{DI��I�<$tV��h�H�CH���AI�}I�<$��h�H�H���(1Ҁ{Dt{H�E�dH+%(�H����[A\A]]��H�
�,	�u	��_���GH�W��t���1u���0��	v<_���BH����u��U����0H�
^,	�1u@��_uZH�P�@��t*fD��1u���0��	v<_u0�BH����u�1��2���DH�CI�<$�����H���H�{�zI�$1�1��5mSoH�b�
�]����������������T��@UH��AWAVAUI��ATI��SH��(L�7dH�%(H�E�1�M���.M�>�ZM����I��ZH��t^H�9�ZH��t��H�M����H�M��������yH�Q�QH��H�5o�L��1�H�`��&]�������A�I�W��H�5?�L��1��\�����xcA�~I�V��H��H�5	�L��1�H����\�����x-A�|$I�T$tVH��H�5ՄL��1�H�Ƅ�\�H�H�E�dH+%(��H��(��[A\A]A^A_]�A�|$��I�T$u�H�5��L��1��@\��fD���@H�5h�L��1��\��Z���f.�H��H�5>�L��1�H�/��[����H�5(�L��1���[�����e��DUH��AWAVI��AUI��ATSH��(H�L�gdH�%(H�E�1�H���:H�5؃L���[�Å���M�~A�?@��M����M�<$M���]I�H����H�9H���@�L��H�M��t���H�M�����x2�yH�Q��H�5T�L��1��[�����fDH�E�dH+%(��H��(��[A\A]A^A_]�@L���8��L��L��H���Y�u�D�c���u�d@A��rZ�)L���X�Å�t��DI�FH������M�$$M�������f�� L���SX������@I�V1�H���A���H�E�dH+%(�+H��(L��H�5�1�[A\A]A^A_]�Z���A�|$I�T$t^H��H�5�L��1�H�
���Y�����M�~A�?@���I�FH�����H�HL��H�5�L��1��Y�����H�5ȁL��1��Y��D�A�I�Wt0H��H�5��L��1�H����MY��J������F���fDH�5p�L��1��'Y���H��H�5S�L��1�H�D��
Y���������膯�fD��UH��SH��H���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�EI��L�� ���H��(���H������H��H��@���Dž ���Dž$���0H��0����Ĭ�9�} H��8���dH+%(uH�]�����������褮�@UH��AWAVI��AUATI��H��S��H��(D�E�dH�%(H�E�1�1��>.��H��a��H����H�5�H��I���v��H��tI9�t���H��L��L��L�]�
H����@LE�1����A�Dž���L��L���Ff�H�����}��uU�5�LoL��1�1�H��
A���賆��L��苪��sf�L��L���e�H���|������A��L��H�>ZL��@1���A�Dž�y��5XLo�D��1�H� �>���L�����H�E�dH+%(��H��(D��[A\A]A^A_]ÐL�����A�$H�=l$	�u��_u5A�D$I�T$��u��BH����t���7u����0��	v�<_t܋5�KoL��1�1�H���
A���蝅���b�����5�Ko1�1�A����H���
�t���L���L���1���A���&����g���UH��AWAVAUATSH��H�$H��8dH�%(H�E�1��kzH����H����H���1�H��}H�����A�ą��2H�5�H����H����H����E1�L�-Үn��D�(�I��H���H�@I�NI�VH��H���nL�5��nH�5�}M��M�.I�FL�01��ڽ���1H�߾	脱�H�=ܚ
H��t0H�xH����H�����!��H����H����H€:
u��#��I�F I��H��t~I�NM�F�1��5�IoH�}A�����H�����H��辳�H���
���H�����9��H�E�dH+%(��H��8D��[A\A]A^A_]ÐL�=��nA��H���nL9�t��H�H�CfHn�H�{ fl�H�BH��PH���%��I�L9�u��s����A����A������d����(���s��D� A���O������UH��ATA��1�SH��dH�%(H�E�1��q�n�1���Å���H�=�WouE��t(1�H�E�dH+%(��H����[A\]��H�
I�nH��t�5�HoH��{�1��k����	��H�WWoH��u��5XHo������H��{�>������� ��5.HoH�T{�1������5HoH��{1�1������F���������UH��H��H�=�VodH�%(H�E�1��y��H��VoH�E�dH+%(u����质�@��UH��AUATSH��H��(dH�%(H�E�1���tqI���a��H��H��t9L�h M��t0L���Q��I�������L���t���L��I����ER��DH�E�dH+%(��H��(H��[A\A]]��H�}�H�E�H��tG�/���H��tH���в�H���H��UoH�U�H�5v�H���X�M��H�]��@H��UoH���XH���i����S(�@����K(9��Q����B��J���v��?����z��f.���UH��H��dH�%(H�E�1�H�E�dH+%(u���?��ff.�@��UH��AWI��AVI��AUATA��SH��8H�}�1�dH�%(H�E�1����n�A������H�=�TouE��tjL�m�L��L���K���H�}�A��L����L����q���H�=�To�E��H��To�e��H�E�dH+%(��H��8��[A\A]A^A_]ÐH�
�nH��t�5REoH��x�1��;������H�'ToH���\����5$Eo������H�mx�
��������5�Do�ÿ1�H�x��~���5�DoH�Sx1�1���~���E����ե�D��UH��AWA��AVAUATI��SH��H����T����EdH�%(H�E�1����A�����H�shH�{H1҉�x������A�����H��`���H������E��D��x�����Džl���H���H��H�E�L�s��\��H��p���H�����5�CoH���1�H�~wL�}���}��H��`���L��L���*�A�����E����H��p����1�E1�H�=�oH�KwD��x���蛣�D��x���H��X���Ic�D��h���H��H��x����H�]�H�=�oH�w1��L�H�KL�C�G��H�{�1�H�{8H����L�wM���tE1���L����5�I��H��tPI�~�	���L��H�p�~}�t�I�N�1�A��H�=�oH��X�Ȣ�L���5�I��H��u�H�{8��^�E��uH�
�o��H�=]v蝺�H��x���I��@I9��	���D��h���H�}�H��X���D��x����+��H��p���H��p����l�����l���9�T���D��x���������df�foe�fom�fou�#ks fDA�@�5�Ao���GH��p���H�/�
1�1�H����{��H��蛟�A�����H��`���D��x����R�D��x���H�=�PoD��x����8��H�uPo�X��D��x���H�E�dH+%(�H�ĈD��[A\A]A^A_]�f�f��o�oSH���o[ L�CXL�m�H�K8D�K5CL��H��`���C )M�)U�)]����A���������-���H��`���L��L���1�L�x�����H�}��H�}��D��x������D��\����H��r1�1�D��x����z��H��p����S��D��x������A�������g�����UH��SH��H��H��dH�%(H�E�1��+�H���#�H�{ ��H�{(��H�E�dH+%(uH�{0H�]��������ff.����Uf�H��SH��H��dH�%(H�E�1�H�G0GG 1����H�C0H������H�U�dH+%(uH�]���茠�ff.����UH��AWAVAUATI��SH��(dH�%(H�E�1��T��H����H��H�{�:H��I�D$�O��H���>�L�pL�}�L�u��b��L��1�L���I���ܱ�A�D$A�u������H�U�I9������+��uRL�rL��L�u��L��1҈E�藱�A�D$A�UA������L;u����}�+A�L$uD�D�E�D$�f�E�D$�5i>oH�gr�1��Rx��A�D$A9D$�H�M��9�=�@H���X��H��t[�H�x�'��I�$H���bI�\$E1�H�E�dH+%(�7H��(D��[A\A]A^A_]�DH�E��fD�/H�����H��tI�$뫾.H���Ӥ�H��u��H�5	�u��_uA�CH�S��u�n�����BH�����V�����u��ȃ�0��	v�<_t؋5F=oH��1�1�H�\�
�/w���D�5&=oH�Ӈ
1�1��w��A���H����������5�<oH��
1�1���v����H�
�p�5�<oH�T�
1�1���v���H�
�p���Ý�A�����A�����UH��AWAVAUATSH��hH�u�H�u�dH�%(H�E�1��"�H�E�H�����M������L� L�e�M����A�<$%���H�5ipL��脛��u0�:L���C��H��t�=L���1��H���`�H�5+pL���O�H��H�E�D�xDE���tH��tK�;@�w
L�cL������H�E�H����H�����L�u�H�}�I�FH�l��I�FHH�����H�u�H�}����Å�������H�E�H�8�W�E�L�}���A�G@H�H�<�H����I�GPI��H����H�E��@@����H�E�L���H�]��5�:o�H��H��L�4H�E�H��x���H�CoL�u�L�|�1�L���t���=L�����H�E�H��t>L)�L��H���L��I�H��H�����5�:oH�o�1��tt��H�E�L�x�@L��菡�H�E�H��tI9�tH�xH�5O�
�!����Y�:L���\��H�E�H��t=�H�E�H�x�#��H��H�E�H�HH���_�5�9oH��n�1���s��L�-�nL��H�E	L���
��H�E�A��A�Ā�_��A�D�e��zH���qL)�L��H���C��L�u�H��I�FH�����5}9oH���1�H��'I���_s���� �.�I�I��H����H�M��<[��<.���y>���E�L�yA�D$L��L���F��H�E�H����L)�L��H��蛔�I�D$H��H���:A�?[E�D$H�rm��5�8oHE�1��r��H�}�M�6�M���M�&�DH�E��@DA�<$%�����I��L�e�����L�y1��O���DL�y1�H�u�H�M�L���:��H�U�I�D$M�&A�D$�:]�CI9�H�M��6H�BH�E��z� H�E�I��L���
��I�D$H��H���LA�?[E�D$H��l��5�7oHE�1���q��H�E�H�8���H�E�H��x���H�@PH�TH�	�
�u��_uH�]��{$��H�}�H�E�H�]�9_@�c���1ېH�}���H�E�dH+%(��H�e؉�[A\A]A^A_]�L���8��H��H�E�H�HH���t�57oH�HM�1��p���F���fDI�������k�����sH�E�H�Wk��H�E��5�6o�@ 1��p���m���fD�5�6oH�ۅ
1�1��p������ ����5~6o��1�1�H�́
�����bp�����DH��t	�;=��H�5�jL���I�H���RH�{jL��H����I�H����D�(�L�pA�<$�aH�E�1�E���sH�U�H�BM���	L�u�A��;�sH��L���I�H��t{D�8L�`�A��:tv�8A��%��A��+�T1�H�u�L��覐�H�U�H�B0H�E��8��M����L�e�A��;�M��H��E��L���	I�H��u�E��E1�A��:u�1�H�u�L���J��H�U��B H�E��8t��55oH���
1�1��o���u����H�HH�������D�@ E�������H�x(�����H�x0�y���H��H�'i1��袥���[���f.����6���fD�5�4oL��1�1�H���
�wn�����f�A��@u*H�E�H�x�PL���H�H�U�H�BH������렋5>4oA�U1�1�H�
hH��
�n����������H�5�eL��������H�E��@$�{����5�3oH�ǂ
1�1���m���G���H�E�H�h�H�H�x1�裤���A1��G���@L����G�H�E�H�����E�������H�u�H�F�80������xx�����1�H�u�H����H�U�H�B8H�E��8�^����5B3oH��~
1�1��.m�����f�E1�E1��	���L���]G�H�u�H�FH�x���H�����H�]�H�H���8����C���H�5&gL���F�H�������L)�.L��H���e��H��A���w����H��H��H�}�H�]�����Å��(���L�e�L�e��1���H�E�H�@����ŧ������M��L���a��H��H�E�H�H(H��������5;2oD�H E����H�E�H�P0H����D�P$A�„���H�]�L�CH�{H��1�QH���P1�RH�Z�
��k��H�� �w���H�E��5�1oH�H(D�H H��u�E��u2L�@H�xM����H���H�P0D�P$A��H���t����H�P0H���`���H��~
1�1��ik������@�5^1oH��
1��Lk������5E1oL��1�1�H��|
�.k������5'1oL��1�1�H��}
�k������5	1oH�n}
1�1��j���f����5�0oH�}
1�1���j���K����5�0o���H��d�j���]���H�P0H��u�@$���f�H���~���H��~
1�1��j�����H�#~
1��tj������z��H��~
1�1��Zj������H�~}
1�1��Ej�����H�)}
1�1��0j�����ff.���UH��AWAVAUATSH��dH�%(H�E�1�HcG@����L�gPH��L�=Q	I��M�,�M�4$A�H��A�����_��Љ�t*H�E�dH+%(ubH����[A\A]A^A_]�f.�H�5CdL���a���t-H�58dL���N���tI��(M9�u���1��@���T��@��UH��AWAVAUATS�H��dH�%(H�E�1�H�t(H�E�dH+%(��H����[A\A]A^A_]�@�G ��u�H�(u�HcG@��~eL�gPH��L�=3	I��M�,�M�4$A�A��À�_���u�H�5TcL���r���t(H�5IcL���_���tI��(M9�u��]���1��V�����L����g�����UH��H�	cH��AWAVI��AUATSH���H��H�5$.odH�%(H�E�1��h��H�u�H����H�����}�I����H�8���H�E�H��H���oH�]�H�5.p
H���O��1�H��H�5�I���;��H��1�H�5�
I���'��M��H����M�������H����L��H�U�E�$$�v��H�}�I�FI���f��I�I��H����M�����5<-oE��L��1�H�
b��g��A��rM�e�:A�F@L���4��I��H��t'H��L��L)�螈�I�F H���~�8/M�gA�FLH��H�5i�L���S��80��xx�p1�1�H���D��I�F8A�~Lt#�(L��輓�H��tH�x1�1�蚇�I�F0�E���A�FHHc�H���@�H�E�I�FPH����A�FH��~{E1�@O�d��=L���^��L��H��t�L�`I�FPK�|�H�E�H�E�L��H��H����L��H�H�E����H�CH����H�M�H���sI��E9~H�1��'�I�M�5�+o1�1�H�k{
����e��H�}��x��L�����H�E�dH+%(�XH��H��[A\A]A^A_]�@�5f+o1�1�����H��z
�Me��H�E���x�����M�}M����H�5��
L���������l���I�F8L���݈�I�UH�����I�T�H��I�T�H��u�H���m�I�D�����H����I�FH��tD1�H��H�5�|
�&��H��t!�
1�H��袅�I�F(����f�I�F(����������끻������5F*oH�\^�1����*d������0����U�@H��AWAVI��AUATSH�]�H��8H�}�L�gH��dH�%(H�E�1��P0�� M�.I�NM��tH��tL��H�5F*H��1��34���I��L��蕍�L��H��H����2�L�=�L�5�^L�-���t(�\@A�|$L��L��H��ID�1���3�M�$$��u6M��taI�L$�9[u�H��H�M��+��H�u�H��H���|2�M�$$��t�@E1�H���%0�H�E�dH+%(uSH��8L��[A\A]A^A_]�@H�E�H�PH��t1�H�5�XH���R3�x�1�H���D0�I����E1��辉�ff.���U�@H��AWAVL�u�AUI��L��ATSH��(dH�%(H�E�1���.���I�MH��t+I�UH��(H�5F]L��H��HD�1��2���I�}�s���H��H��t{H�����H��L��H���U1�xaH��E1�L�=�5�υ�A�E@��-�f�H��L��1�L���P2�x,H��I��蠅�E9e@~ZI�UPK��H�<����H��H��u��H���x��1�L���.�H�E�dH+%(u.H��(H��[A\A]A^A_]�D1���@1�L����.�H����\��ff.����U� H��AVAUL�m�ATSH��L��H�� dH�%(H�E�1��z-����{@H�KL��H�5�[�L�1����r�^1����{LL�c ��M����L�s8M��u!H�{H����H�5�[�}�����1�L��L��L��H�5�[�0���H�{0���CHE1�~2�L��L��H��H{P���A�T$9SH����I�������uӅ�xP1�L���-�H���CL�CA�80ufA�xxu_L�C8H�
kh
M����L��H�5[L��1��g0��t���1�L����,�H�E�dH+%(��H�� H��[A\A]A^]�f�L�K(H�
h
M��tpL��H�5�ZL��1��0��f.�1��@�ü����t�H�S01�H�5�ZL����/�1҅�O��g���fDH�
�w
I���>���f�L�%sw
L����/��ff.�@��UH��AVAUI��ATSH��dH�%(H�E�1����I�}���I�}H���I�}���I�}���I�}(��A�E@��~xE1�fDI�}PK��H��H���I�}PH�H����I�}PH�H���w�I�EPH�\H��t#fDI��H�I�|$�S�L���(��H��u�I��E9u@�A�E@H�E�dH+%(uH��I�}P[A\A]A^]��������UH��AWAVAUI��ATSH��(H�}�H�>dH�%(H�E�1�H��t��}�H��H����H�E�H�8I�}H��t�}�H��H����H�E�H�xI�}HH��t�}�H��H����H�M�A�EEH�yHI�}�AEH��t�k}�H��H����H�E�H�xI�}H��t�I}�H��H����H�E�H�xI�}(H��t�'}�H��H���oH�]�A�E �C A�E$H�{(�C$I�E0H�C0IcE@H�<�H����H�CPH��H����A�E@H�u�E1�F@����DM�}PK��H��I�L�4I�?H��t�|�H��H����I�>I�H��t
�|�H��H��t}I�~I�H��t
�i|�H��H��tcM�I�~I��M��u=�ffDI�H��t
�:|�H��H��t4I�GH�{I��H�CA�GM�?�CM��t+� ���I�H��H��u�H�}��������fDI��E9e@~
H�E�H�PP����1�H�U�dH+%(uH��([A\A]A^A_]�謂�H�]�H�{��H�{��H�{(���ff.���UH��AUATI��SH��dH�%(H�E�1��K�I�|$�A�I�|$�7�I�|$�-�I�|$ �#�A�D$H��~jE1�@I�|$PL��H��H���I�|$PH�H�����I�|$PH�H�����I�D$PH�\H��tH��H��~�H��u�I��E9l$H�I�|$P��A�D$HH�E�dH+%(uH��[A\A]]�苁�ff.�UI��H��AWA��AVAUI��ATSH��8Lc&H�dH�%(H�E�1�E����A�;��m~\A�����E��~"Ic�H��H�AL�4�f�H��H��X���I9�u�L����H�E�dH+%(��H��8D��[A\A]A^A_]�f�Hc�H�u�H��H�}�L�4PK��M�$DJ�4�H�I��H�u�J�<&H�E����I��H��t\H�u�L��H���z�H�U�K�<&H��E1��z�H�}��B}�L�M�L�E�M�1E8�P����H�A�H��?����A��A������fDUH��AWAVAUATSH��H��HH�u�H�whH��H�U�dH�%(H�E�1�H�E��E��*���H���1L�xL�hI��M9��H�E�E1�H�E��M�?M9���I�H��t�I�G H��t�H�sH��tH���/�t�I�H�3�/�t�H�u�L������A�ą�~H�U�H�}�H�u�������A��E��y�L���w���HcE�H�M�H���~!H��H�PL�,�@H��H��X���L9�u�H�}���H�E�dH+%(uTH��HD��[A\A]A^A_]�DL������HcE�E��x���~H�M�H��t
�9/u�CE�A���H�����E1���~�fD��Uf�H��AWAVI��H��AUE��I��ATI��H��N
SH��8dH�%(H�E�1�H��o)E�H�E�H�E�H��1�� ����H�U�L�}�1�H�5SRL���'�H�}�����z��t`��xH�M�E��t;H��蛒�L����#�H�E�dH+%(�SH��8��[A\A]A^A_]���5�oH��21�1��V���I�|$���H�E�H��H����H���n��H��L��H���%�H�}����Ez���]���M��tL��H�5�QL��1���&�Å��:���A�D$@��1�)L���$������D�s��L�}��������fD�H�5DQL��E1��9%�Å�t3����fDH�5�)L��1�I���C&�H�}����y�������E9t$@�t���I�T$PK��H�<��s�H�E�H��H��u�������|��UA���H��AWAVAUATSH��p���H��H���H��(���@�����dH�%(H�E�1��H�H������H��8����H�D�����H����L�`I��M���~H��)oL��0���H�����H��P���H�����I�|$H���s�A�Ņ�ytL��0���H��8������H���1���L����6�H�=�)o�=�H�����H�k)o�y�H�E�dH+%(�?H���D��[A\A]A^A_]�fDL��(���H��p���L����T�uDL��@���L��p���H��x���H�cK
��L��������mL��L���T��ZH��p���f�H�?o)�P���H��`�����s�H��x���H�����I���s�H�����M���@H���7L�����������HDž@���L��H����M�����5eoH�ri
�1��NS��L������HDž@���L��H���H���������H��@���H��H��t%L���B	��L��@���H���]M��tL���u���5�o�H�3i
1���R��H������H������r�H������H����H�����H���J���������Hc�����H�<������H���b�H�� ���H���������E1�E1�E1��~~L�����A��H�� ���L��H������I��I��J�<8H����L�� ����1r�M�I�H���R��KA9���H��I��(��u�L�����H�� ���E����L��8���H������A�H�����H�����L���'���L��A����H���4���E��y#L��0�����H��8����t�H������L���D
�I��H�������L��0������@H������L������H��t:1�M��H��H�����1��ϸ�����L��H���L�����L��H���L������M��H��<
�L��LD��5�o1�H��f
L�=�<
��P��L��������oH�=�%oM���� ���ME�H��tL��H�����腆�H��������r�qt�L���p�H�j%oH���Z�� ���1�L������1����H�K%oH��H���H����L����_��������56o1��H�<f
�P��L�����������HDž@���L��H�������H������H����M����H��$oL�����H��@���L��L��H���H���X���L��@���H�������������A�4���H�PuII+WI)�H�x-L������o�H����H���!����������L���������f�L������ L����A�Ņ���H������L��L�M�����1�L�� ���L��A���x�H�� ���D��M��I�$��J�<6��u��uD���������f�L��0���H�� ���A��H��8��������H������1�H��@�����������L�@���L������L��H����V����1�H��H����������P���L��H���M���U����;���H������'�H�=
#oH�����������5oH�d
�1���M��L������HDž@���L��H��������H������L��@���H��p
1���L���<��A�Ņ����L���m�1�H��������L��0���H�� �������H�V"oE1�H��������L��0���A�����A������������@����3���L��0����x����/t�H�="o�ó1�H��!o����D��UH��ATI��SH��dH�%(H�E�1��Z��=7�m��1������Å�xgH�u�H�}�1��a����Å�xR�}����}�x$L��1������Ë}�~�q�}�~�q�H�=f!o����H�V!o�9��H�E�dH+%(u[H����[A\]��H�E�dH+%(u:H��L��[A\]�	���f�L������}�É�	��g����V����r�f.���UH��H��dH�%(H�E�1�H�E�dH+%(u���r�ff.�@��UH��AWAVAUATSH��dH�%(H�E�1����Hc�I��H��H)�H��H��H�H������A�{E�
I�CXI�{H�� �����I�CH��t	�80�
A�{D��f.�I�SHH���+H�� ���L��L��8�����L��8�������XA�{D�UA�Ʌ��Kf.�H�E�dH+%(��H��D��[A\A]A^A_]��M��H�����A�K`I��pI9�����H�itnL�%btnL9�t9DH�H�CfHn�H�{ fl�H�BH��(�H���m�I�$L9�u�E1��\���@�xx���I�{����A�C ������I�{(����IcC@��~oI�KPH��M��H�YL�$�L�+H�5'�A�U�����_��H�5RDL���p����H�5CDL���Y����H��(L9�u�M��XL��8����4�L��8���I��I�CXH���(���I�K8I�|$�H�^l
H�H8A�C$A�D$@A�CEA�D$L1���L��8�������A�|$LI�t$8u I�|$L��8����|���L��8������]I�L$81�I�|$H�4D�L��8�����L��8������*I�{HH��t!L��8����h�L��8���H��I�D$ �I�|$t%I�{L��8����hh�L��8���H��I�D$��I�;H��t L��8����?h�L��8���H��I�$��Ic{@L��8���A�|$HH�����L��8���H��I�D$PH��t~IcD$H���d���H��M�cPM��L�,���g�H�H�� I��(L9��7���I�|$�g�H�CH��t�I�|$H��t�g�H�CH��t�I�<$H��u�H��f.�I�{XL��8������L��8���A�{DI�CX�F���I�shI�{HL��8���肎��L��8���H��I����L��H��L��8����͏��L��8���H��H���cH���Hc@;Q�m��I�KHH��2
�5�oH�{]
�L��8���H��HD�1��F��L�����L��8���A�{D�'A���������@A�{D��A�{E��H�=
L��8����of�L��8���I�CH����I�CH��� �����f�H�9pnH9���L��8�������L��8����������5oH��\
�1���E��L��8������I�CH�����������fD�L��8���HDžP���DžH������L��8���H��H���H�XH���\L��H���H��0���L��P���M��L��8�����H���(��H��H���mH�{裰�L��L��H��I����A�Ņ�~H��8���H�� �����L����A��L����h�E��y�H��0���D��8���L��0����)'�Hc�H�����8���L��0�����~0M�cXH��M��A��H�PI��L��I��X�<�I9�u�M��D��H�� �����0���L��8�����L��8�����0���A�{D�
1�I�{���A�{$M�chI�{H�aA�{EL��8������$v�L��8���H��H�������H�X H���zH��L��8������H���腾��L������H��H�������L��8����<f�M������I�{HL��8����c�H��H����H���Lp�I��H�����L��8�����t1H��L�%�����A�u	��_���QH����u�L�e�1�H�
�	�@H��>L��L��8���蹺������L���)c�L��8���I�CH���?H��L��8�����f�L��8�������L��L��8����[���L��8���H��I����	�5�oH��Y
�1�L��8����B��H�� ���H��8���L���dL��8���������	���5yo1�H��=�L��0�����8����UB��L��0�����8���A�{EM�{HI�[X�)M���TL����(���L��0���HDžH������L��0�����(���H��H��8����H��H����L����(���L��0�����L��0�����(�������L��葡��L��0���L�����H��I��LE�Hc�(���L�����I��L������H�4�L�����H�4p����H�4�H���H��(����[L���0e�H��0����Ta�I�D$H���7L+kM)t$8M�l$(H������,a�I�D$ H���I��XL9�(�����L��H���M�l$8H��8���M)�L������H��H���-M�|$H�@-H��H��0���L���v���z���I�|$�L���M�|$�J���H�߉�8����ld�D��8����5�oH��;1�1�D��8����h@��D��8������H��L��8���H�<PH���$�L��8���I�CXH����H���L�bM���tL��8���1�E1�M���(A�FEL��H��XA�GL���I��H����	I�FXL�<I�|$A��L���~����y�L��8���M��L����0���L��8��������0���L��8������A�{DuL��8���L�����L��8���A�{D�����A�������@A�S ����I�{(���IcC@���I�KPH��L�%����0���L��8���L�yM�4�L��M��I��M�,$A�MA��À�_����
��0���L��8������H��0���L��8����!�H���L��8��������a���蝟��L��8���H��H������Hc=��mL��0���H����v�L��0���H��H��8�����L�����I�[L��0���HDžP���L����L��0��������@H���Wk�I�V L��0���L�z`M���E1�H��P���H����L��0���I��f�I�-�w��I��H��tq�@H���k�H��t!L)�L��H���o_�H��P���I��H���sH��L����tA��D;-��m}H��8���Ic�L�|��H��P���tL���q�L���6��I��H���j���L��0���E���rD9-��m�cA�{EuI�{H��HDž����Ic�L��(���H��H��0���H�<FH���޾L��(���H��0���H��I�CX�#1�H��(���E1�Dž��D���L��0����������I��L9�(�����H��8���N�4�A�F*��<u�E��E��tPM�FH��8���1��
���H��D9�t4H�L;Bu�5Yo1�I�N-H��V
��><��A9�u�f�Hc����H��H��H�PH��0���H�@XL�Ћ��9��l
H��0���I�N �����H�P0I�FH)�H9��
H������~4uHH+FH�4H��0���I�p8�xEuH�xH��H������H���nH�8H��tL������[�L�����H��H���H������I�@8I�xI�N-H+FI�@(H��L������V[�H����H��0���L�����I�@�F$H�~HA�@@�^EH��t!�����[�H����L�����I�@ H��0���A�XL�@@A�@H����H�����H��0���L��L��I�����L9�(����������������D���L��0���9���(����PH�������H��8����Q^��(���L��0��������A����L������(���L�����H��H����H��L������6Z�L�����H��I��I�@ ��]�M����H��0���L������XE���Hc�L�����H��轻L�����H��I�@PH���nIc@H������H��0���L�����H��I��H�L�fPDI�<$H��t�Y�H���)I�EI�|$H��t�~Y�H��H���
I�}I�|$H��t�_Y�H����I�EI�� I��(I9�u�L������N���I�N-L����H��H������Y�H����L����H�����I�@H��0���H�@0������GH��O
�5�n�1���8��L��8���I�{HM�ch�d�f�M�cL���AoK�AoT$�Ao\$ ACL��AD$L��P���AD$ I�KHE�KEL��M�ChL��8���)�P���)�`���)�p����D���L��8�������H�� ���L��L��L��8����ZL�牅0�����L��8���I�{�L��8���I�{(����0���fo�P���fo�`���fo�p�����L��8���A<$AL$AT$ �/���L���R���0���L��8�������M���qD1���A�����A�{$�$H�ToL��0���L���XL����L��0�����x.L��L��0����,���H��tH�L��0���H��H����������5�nH�hN
1�1��6��H������k�H��8����Z��a���f.�H���Z�A����8���I�N-L�����H��H�����C���L��������������H����I�@�$���1���I��M��@I�-���H��H��tAH���_
�t#A��D9-��m~H��8���Ic�L�|��H��P���tL����L������I��H��u�M�����L��8���M��D���.���L����0���莜L��8�����0����5�n1�H��M
�L��0�����8����5����8���L��0�����������1���L��8���H�<1���L��0�����p�5l�n�H�,g
�1��ى�8����K5����8���L��0����e�E��M��A�����M�d$XE��1�E��L���I��X���D9�|�H�� ���D��0����H������m�H��8����X�D��0����%�H�5�/L���j����	H�5y/L���j����	I��(M9������L��8�����+�f�L���z��L��8���A�{D���A����D���L��0���A������L��0����C���L��0������������L��M���ĚL���\����5
�nH��/1�H��H��1���3��H����W�A����-�D�=iFn�kH��o��0���L��8���L���XL���x�L��8�����0�������L�����L��8�����0���H����L�8M����Hc�E1�L��8���H�������E��H�PL��0���H��(���L�,��>H������W�H�����I�|$I�OH�CIDOH�C8H)�H�C(H��XL9��nH�s8H��t�{@t
�����t�H�s8L�����H�{H���i�������A��1�H�{H�{�u���H�{낀=7En�q�L�����L����������L������H���L�0����JV�H��8��������0����5V�nH�KJ
�1��?2��H��M�l$XH�CI�\�L��I��X���I9�u�H�� ���M�l$��L��賘���I�?�R�H���2���L��8���L��0���H��(������v���fDM��5�nH��1�M�B-H��L
1�D���L��0����1���b�����(����5��n1�A��H�ML
1��v1����(���9���L��0����$���H�������(���L��0������H��8����U�L��0�����(�����L��8����Z�L��8���1��<�HDžH���I�ShM���MH��H���L����0���L��8����H���L��8�����0�����A����H��H���D�����A��L��0���H��8���Hc�H��H��(���H�PL�$�H��8���H)C8L���P�H�C H��������CLH��XL9�u�D�����L��0���D��H��(���E����D��M��H������fo�P���fo�`���L��M��fo�p���AcAl$At$ 論���M��I�D$HL��
I�L$H�;J
�5�nH��LE�1�1���/��H������9�H��8����S��9�L��L��8�����u��L��8���1���E��L��0���L��8��������H��(����"���L�����L����������L�����L��L��(�����0����S�H��8�������0���L��(���L��L��8���谮��L��8�����0���L����0���L��8���螕L��8�����0����d��5��n1�1���0���H�-G
L��8����.����0���L��8���������0������{����5��n1�1���8���H��E
M���{.��D��8������Ic������L�%An��(���L��0���HDžH���L���)`�L��0�����(���H��H��8�����1�H��H���L���{���L��0�����(�������Hc�L��0���L��H���H�4�L��(���H�4p�����H�4�H�����H������>H���Q�L���M�H�CH����L��I+D$L){8H�C(H��XH9������L�s8H��8���M)�L����I��H��t9H�KL�h-L��H��H�������&c�H��������t�H�{�t���H�K�s����=�?nu�L��0���L��(��������H�����H��8�����0����r���0������Hc�M�܉����I�KHH��
�5��nH�BG
H��HD�1�1��,��H������&�H��8����zP���A���������L��H�����D��(�����0���L��8���������0���D��(���L��8���H�����D9��>�������1����M�前8���M��L��5�nH�TC
1�1��,��D��8������L�����L�������L������H����a�����8���M��L�����R�H���O�A���.�H������'���<���f�M��I�L$HH���
�5��nH�LD
H��HD�1�1��t+��I�|$HH�OD
t8�5c�n1�1��V+��H���������H��8����O����L��0����:���H�>D
�L��8���1һ��L��0���L��(�����H��������f������L��0�����0������M��A����.�������fDH������4��H��8����N��=���H��0���H�xH�a���UH��AWI��1�AVAUATSHc�1�H��xdH�%(H�E�1��	�H��p���H���N���.L�4�H�E�I)�H��x���I��M�L��`����A�G`E1�E1���fDM�wXM�I�~�VI�?I�_H���A�D�H���H��A�N@H��p���A�H��x����!�������H��x����I�H��I�H��h����I�H��h���I�FH���nH���e�9�������L�����H��H���!H���d�H���M�A�G`A��I��XA9�� ���I��pL9�`��������1�DH��p�����x����>�x���H�U�dH+%(��H��x[A\A]A^A_]�fDI�>H��t8H��tA�D���I�^H�B�
H��HD������A�E������W���I�H��t�?0u2�xu,I�~�fDH��x���H��p����]�����H�5$H��h����}V�H��h���H��u��d����5*�nH�O4
�1��(�������������������O���UH��AWAVAUI��1�ATA��1�SH��dH�%(H�E�1��Z�H��H���H����E����DžX���HDžP���D��<���I�]H��tH�5
�
H���M]���=A�}E�VA�E`E1�1��E1�������\���M���I�}M�eH����A�}D��M����L�}��K@H��A�H��H���L���[������3L����F�L��H�H��@�����F�H��@���H�CH����H�����w�������H��P���L�#H���$L��H���a\�H�3!
���L��H�5�A
�1��\b�H�H��P���L��`���� L������[L�CA���0uA�@��xH�S ����L�C8H�
q.
H���qH�5!!L��1��p������L�牍@���1�����@���A�E`��\�����\���I��X9��3���+I�]XL�H�{�i���A�}E�^����1��DH�;H���4M��tA�}D�Y���L�cH���
M��LD��B���DL�K(H�
�-
H����H�5^ L��1������3����CHE1����L��L��H��H{P襙��A�W9SH����I�������uԅ�������L�牅@�������@������fDA�ǿ
��c�H��H������H�E�dH+%(��H�ĨD��[A\A]A^A_]��H��<
���@H�5�
�1��E`����I�}H��t�?0���x��H�{���H��H���L���	��e���@�1�1�L�牍@����i��L��I������M����@��������L��H�5�1��_�L���G��@�������fDH�
�;
H���]����H�
�;
H������A�σ�X���I��p��X���9�<�����������������H�5H��@����}Q�H��@���H���	�������5&�n1�1�H��H�<>
�#��A�}E������5�n1�1�A���H�5>
��"���6���E1��.���A���#���A���.�����I���UH��AWAVAUATSH���dH�%(H�E�1����vHc�I��H��H)�H��H��H�H������I�FXA�^Ef�E�n`D�%��m)�p���H�� ���H��#�{D��,���H��h�����Z��A�Dž��)����a��H���p���H���+D���h���E����Hc�,���H�� ���E1�H��I��H�PH��H��8����@H���p���M�>E��M�fH��H���M���
A�~D�M���H�E�A�M@H��H���L��H��H��@����י��A�Dž��H��@����`A�L��I�EI���QA�I�EM���!H����~������I�~hL��P���L��蛞�����h���L���a��L��A�����E����A�H��8���I��XI9���A�]LL��0������h����H����I�}���A�~E�����f�M�}M���M��tA�~D���M�eH���
M��LD�����@A���uA�~E��A����H��p����t�h�����x�EE�H��x����Y�l�����x�*E�E��xH�����I��pI9�������H�E�dH+%(�3H���D��[A\A]A^A_]�����xX����xt�lj�H����_����H���H��H���p��������h�������@M�~M��t
A�?0uAA�xu:M�}�����H��@���H��H����M���*�������h�����@H�5�L��D��@����ZM�D��@���H��u����A��������E��������=S�mu
E1����DI�vhI�~H�#f��H��H��t ��,���H�� ���L��H����i�������5��nH�f;
1�1����H����d���H��0���H���9���H�{0I����L��0���A�L��A�GH����M����L��H���1�L�-
L��@����$L��L���-����H��A9_H��I�GPI�ܾ@I��N�t L���K�H��t�M��L��@���H��9
L���5��n1�1�����L��H���L���A��g���H���&s�����	������H��H�����z��L��H���������H��0����5u�nH�29
1�H�HL�1��Z��L��H������L��H���L��@����H��0���L��@���H��9
H�@PJ�L �J���E1��#���A�������5�nH��8
�������H����B�DŽ�h��������5��nH�i8
�1����D��A����A�����C�D��UH��AUATSH��dH�%(H�E�1�����Hc�I��L�,�I)�I��I�A�D$`��~(1�DH��H�CI�D$XH��H�<�����A9\$`�I�|$X�(�I�|$hA�D$`袖��L��I��pI�D$����M9�u�H�E�dH+%(uH��[A\A]]���B�f���UH��AVAUATI��SHc�H���EdH�%(H�E�1�蟘��A�ƅ�����L������A�ƅ������L�,�I)�I��M�DA�D$`��~(1�DH��H�CI�D$XH��H�<��ƿ��A9\$`�I�|$X�(�I�|$hA�D$`袕��L��I��pI�D$����M9�u�H�=��n�s��H���n輴�H�E�dH+%(u"H��D��[A\A]A^]É�L����A���,����A�fD��UH��AUI��ATSH��dH�%(H�E�1��E�����E�����
�H����H�u�H�}ԺI���T���Å�x.�}�L���[^���Å�yE���t@�}ԅ�x�D?�}Ѕ�x�8?�L����=�H�E�dH+%(u2H����[A\A]]�@�}�L���^���Å�y���u�1�릻�����@�f.���UH��AWA��AVI��AUATI��SH����H��(dH�%(H�E�1�舖��A�Ņ���H��E�����\z��H�E�H���_H�}��&��A�Ņ�������zH��H��
�56�nH�'HD�1�1�H�����H�}����H�=�n�q��H���n�ֲ�H�E�dH+%(�LH��(D��[A\A]A^A_]Ð�J�H�E�H����L�h M���R���L���I�I����-���L���Œ��L��I�����H�}��M��A�Ņ��'���f�H�E�L�x L������۴I�p�5���E1�DI�GhL��J��H��-H�����uI��M;gpr�����fDH��I���S�M;gpr�����H��H��
�5��nH��HD�1�1�A���H����������fDL���`�5��n1�H��4
H��H��1����H���|;��|����>�f���UH��ATI��SH��H��H�~dH�%(H�E�1��s7�I�D$H��tSH�{H��t�[7�I�D$H��t;H�;H��t)�D7�I�$H��t%1�H�U�dH+%(uH��[A\]ÐI�$�۸����
>�f.�UH��AWI��H��AVA��AUI��ATM��SH��H��HL�E�dH�%(H�E�1��H����H�u�L���A>��t}L��H�U�1�H���=�H��H�E�H�E�H����L�m�H��I�\$(L)�I�D$�o6�I�D$H����E��u<1�H�U�dH+%(��H��H[A\A]A^A_]��L���:�H���I9�u3A�D$0�L���x:�5��nH�3
1�H��1���������H�M��5��n1�1�H�3
I������ڋ5��nH��H��2
1����������N������D����<�f�UH��AWE1�AVL�u�AUI���?ATI��SL��H��xH��x���L��H�M�D�E�dH�%(H�E�1�H�E��7�H����H��twL���9�H���>�D�hMc�L���ߖH�CH����L���j9�H�{�L��I��L���
1�H������FV�蜖H���;H�@H�CH�E�dH+%(��H��xD��[A\A]A^A_]�f�L��L����6�H��t
�vr������L��L����6�H���DH�E�H�M�L��L��A�H��E1�H��h���H��p����XC��� H�}���H�U��<����E1�E1�<����H�����D�p�LbA�H�������u�D���:uH��H�����3�H�CH��t0E������m�H��tL�`H�C����H�CA�����DH��t+H�u�L���/Q�H�M�1�H�{H�X��$J��x�E1������H�D�p����B���<���<��1D�r�)����H�E�H�}�H��H��`����y:�A�Dž�uk�=,�m��L9m�uXL���wQ��uKH��`���H�}��r>��t-�5@H��h���H��p���L��L��A��A���a���I��L9m�s�A��������@H��x���H��trH�E�L�bA�H����K���L����P��4�Z���A�����b���D�rLbA��3���A����O����9�5��nD��H��/
1�����A������(����5��n�ȿ1�H��
����א��UH��AVAUATI��SH��H��L�.dH�%(H�E�1��@P��tQ��4tFH�L��A�H�p �B��A��H�E�dH+%(��H��D��[A\A]A^]���{t�H�E���E1�L��I�MPH���H�p ���A�Ņ�u�HcCL��H��H�CL�4��g5�H�SI�FHcCH��H��H�HH��t*�5��nH���
�1�����C�2�����C��:����7�ff.�@��UH��H���odH�%(H�E�H�F�oOH�F H�E�dH+%(uɸ��D7�@UH��AWI��AVM��I��AUATL�e�SH��H��hH��x���L�)�H��p����5��nH�M�H�JH�D�M�dH�%(H�E�1�L�m�����L��L���CH���:L���LO�L��I���!4�5��nE��H��H���1����L���:N�H�KA�ǀ9[�j���������{��M���jH�sL��L���S`H���A����H�E�1�IE�E�L��A�E�3�H���IH�E1�H��tH�sD�M�H�M�M��L�����A��H�E�dH+%(�	H��hD��[A\A]A^A_]�fD�{�lL��L���BH���L���BM�A�ǃ�����I�H�E�I��H���vH�E�H�H����L�(����H�u�L���GA��H�E�E������H�K�5�n1�1�H�?-
�
���2���D��������A��A��A����H��p����5��n1�1�H�E,
�
��A������DH��x����$2�H���P���H�K�5��n1�1�H�6,
�
����H�E��&����foE�foM�L��L��AAN�:AH����L����L�L��H��x����1�5(�n�L��x���H��H�v	1��
��A��u)��׎H�E�I��H���H�E�H�H��t[L�(L���?�H�H�CIE�E�A�E����D�M�H�M�M��H��H��p���L���b���A�����f.�H�E��H��p����5q�n1�A�����H�^*
�Y�����H��p����5K�n1�1�H��*
�7���r����50�nH�E*
1�1�����W���H�[L���0�H��p����5�n1�I��I��H��*
1������#���A�������5��n1�1�A�����H��*
��������2�f���UH��AWAVI��AUATSH��XH�����Hc��dH�%(H�E�1���~dHc�I���I�V H�<�H�yH����H��XH9�t7H;P8u�E1�H�E�dH+%(�n
H�e�D��[A\A]A^A_]�f�I�A9���
�FM���L�AA���H��I�V H�FI���I��I��I�FPH������H���A$M�M�����A�Dž���H������/�H���*�I�EH����I�MM�E(�1��5w�nH���g
����=�H������H����M�&f�L�����)� ���E�D$@H�����Dž$����E����L������1�E1�M��L�������fDƅ ����5��nL��1�H�w��	��H�����H���H�����H�5	���D��(�����I��(����5��n1�H�d�
�D)��	��D��,���E���H������D��(���H��L�0A9^@�|I�NPH��H�5L�$�M�l$L���?���<���H�5�L���?���,���Ic�H������A��H���Ao$H��H���AoT$PI�L$ H�H A9^@�L������L������E���Ic�H��E�}H虊I�EPH����A�}H���dH�����M��H������E1�H������I�v0I��H�������3D��_tUH��L��������I��H��(E9eH�M�uPL��H�KI���H�=��H��I�M�����t�H�;H������H�����(�H������H��I��3�5��nH�^'
�1�����I���I�W H������H�����H�p�WH����L������L���,�5��n�H�V'
H��1��|��I���I�w L��M���E���H���������������������������I���I���H�PD�H H������H����H��L���H�pH��H������M�������uUI���L������I���H�������@HDž����L���=���A���H�������y*��V���@M��A�����A�������M��A�Nj5j�n1�I���H�V&
H�H1�I���H���fDH������I��H���t�:H���O3�H��t�_I���L�0I���H�H����DI���H������1�H������H�p�UH���(���A����i���I����5��n1�M��H�P%
A�����H�H1��������f�HDž����A������f.�L������L����������5[�nM��H��%
A��1�1��A�����H������H�������p L�p@������M��tZH�5�t
L����:��tGH�5�L����:��t4A���xuA�~t$��suA�~t��u��A�~��@H��������>����������L������L���(�L���������y7��������	��y����D������H�L��0���L�
H��L��P1�R��E�Y^���aH��@������M���F�5�n1�H��%
H��1�A���������C���H�����H������H��H��������7H���iH�������F(�H������H�������3(�5��n�L������H��H�Z1����M����H�5Zs
L���X9����H�5L���A9����A���u��A�~��Dž����uH�������6��������H�H��H��H=����H���D������L��0���PL��
�L���1��VD�XZL����"�H������H�FH���`���M��A�����H��������8����Dž����s�P���H�������;A�ƒ�t	���\H������������H���F6������H�����uTH������H�@H���afDH��H�H��u��H��������H������H�H���A������@�pH������H�5�
�3��uH������H�5��
�3��� L����!�H������H�GH���H������1�E1�������suA�~�����x����A�~�������^���������Dž����x����H�������%�5;�nA�@1�H��H��"
1�����@������]����������M��A������=���f���5��n1�1�H�5 
A�����������H������H�P�����'�5��nH�~�
1�M��������H������M���
%�5��nH��!
1�H��1��t��A������H������M����$�5X�nH�-!
1�H��1��A���?���E���~���E1�����5)�nH�n!
1�M���������H������M��L�������y$�L��H���n$�5��nI��1�H��H�� 
1������Y���ff.�f���UH��AUI��ATI��SH��H��H�RH�vdH�%(H�E�1��z3�H��tH�{�<>��.t1�H�U�dH+%(ufH��[A\A]]�H�3H�{�1��t�H�SI�uL���(3�H��t�H�{tH�{�9H��H��t�H�{����u��C ���&�ff.���UH��ATI��SH��H��dH�%(H�E�1�H�~t�P9H��H��t!H�{�4��uH�3H��t+L����0��ug1�H�U�dH+%(u|H��[A\]�DH�u�L���,�C�U�9�~�)�9C~ĉCH�C�Ao$�Ao\$X�C �f.�H�C�Ao$�AoL$H��C �u����%�DUH��AWAVAUATSH��8dH�%(H�E�1�H�E�H����H��I���4L�kP�����Ao$CP�AoL$K`L�u�L��L�}��@L��L���� �H�s L��L��A�L���,����H�E�H����H����DL��H��SH�}�A���!�Hǃ�H�E�dH+%(�_H��8D��[A\A]A^A_]�L�s0H�s L��L����BH���A���H�s L��L���eBH����L��E1��A!�5��nH���
1�H��1�����{���Hǃ��H���H����8��8���H�{xH��twL�u�H�s L���0��tH�s H���L����/��uH�}�L��L���}<�����H�K �5/�n1�1�H��
����H�}����A����������H����{�������5�nH��
1�A�����������5�nH�
1�1������"���UH��AVAUATI��SH��H��L�6dH�%(H�E�1�M�.I�}t�6H��H��tI�}�5��uI�uH���-��u)1�H�U�dH+%(�!H��[A\A]A^]��H����1��t�H���5I�uH��I�F�(�I�NE�E1��5��nH��
����E�E�����5�n�H���
D��AMH�A�NEEDH�1�E�F���I�FH��I�E��2��u#L��H�5�H����AA�D$��#���f�I�FH��L��HD�H�5KH���B��x$I�1�H�@0�@��t
A�FX�A�\$�I�>H�� � |���&!�fD��UH��AVI��AUI��ATA��SH��H�� H�qdH�%(H�E�1����u]D9cWD9c|QH�M�H�U�L��H�{�6��~D9e�u3H�u�L���/��u#H�H�{ tAH�{0D���eJ����y	���u@1�H�U�dH+%(u/H�� [A\A]A^]�f.�L���X�H�C H��u������C ���UH��AWAVAUATI��SH��H��HLc��dH�%(H�E�1�E��~ZH���Ic�H�N H��H��H��@H9�t7H;H(u�E1�H�E�dH+%(�XH��HD��[A\A]A^A_]�f�I�$E;�$���A�U�H$L�@I��A��$�I�T$ I�|$PM�$�I��$�M���d�A�ƅ��{���I�MM�E�1��58�nH���
�(���1�1����I�E8H����AƄ$�L�=�L��H��H�M�L��H�M��8�=Eimu#I�}8�G���������I�E8��f�H�M�I�|$0L��L��AƄ$���7I�}8�G������뾋5��nD��1�1�H��
A�����s������A������n�ff.���Uf�H��AWI��AVAUATSH��H��8L���Lc��dH�%(H�E�1�H�t�n)E�H�E��5��t[��4tVA���t<I�w H���0(�¸��t%H�U�dH+%(��H��8[A\A]A^A_]����f�I�w M�wPE1�H��I���E���L�����…�t	����w���A����@�U��E�H�E�H��H�E����x<�=�gm�U�tZ�}�����H�5u�
H�g�
H�}�HE��^��t*H�}����5��nH�a�
1�����1������H�u�H����L��u`�=*gmt
�}���H�M��5��nH��
1�����H�}�1�I�����K�|%�H�����H�}�������fDH�M��5j�nH���
1���S����͐H�}��H�5��
����(���H�}��	�������H�U�L��H���QMH�M��5�nH�\�
A�ƿ1����E���d����C������ff.���UH��H��SH��H��(dH�%(H�E�1�H�FH��H�5����HD���<��x;H�H�@0�@��u1�H�U�dH+%(u0H�]���fD�CX���H�;�E�H�� �Lv�E���O�ff.�@��UHc�H��AWAVI��AUI��ATI��SH��H��XH�ypdH�%(H�E�1��TE��H��tH�s(L�����t'1�H�U�dH+%(��H��X[A\A]A^A_]��5��nD��M��L�s0H�9
�L�}���H�D�cL��L�k H���L��L���~@D�e�L�e��E����C(L�e��E�)E��$��u�}�uH�s L��H���L����#�}�tH��L������1҅�O��5���f��5�nH��
1�1�������������ff.���UH��AWAVAUATSH��hdH�%(H�E�1�9qt'1�H�U�dH+%(�H��h[A\A]A^A_]�A��H�q(I��I��H���K��u�D��p���L�c0H��t���L��H��x���L���S/��xL�5M�nD��t����1�H��x���H���
�(�H��x���L���'��u��t���9�p�����H�L�k L�}�L�u�L��H���L��L���~@�CL�u��E����C(�E��E�)E��}"��u7�}�tH��L����1҅�O����@H�s L��H�
�L���B"�}�uɋ5z�nH�/
1�1��f���������5Z�nH�7
1�1��F�H�H�@H��t`L�k fHn�L�}��CC(L�u�L��L��H�%�L��E��E����L�u��E�)E��!��uX�}�t<H�L��H�p�#��uLD��t���H��x����5ʶnH��
1�1����K���H�s L��H�#�L���[!�}�u����H��p���L���/��u�L�����D��t���D+�p���D��t���H��H��u��@��UH��AWAVL��P���AUI��ATI��1�SH��L��H��dH�%(H�E�1�HDžH���HDžP���HDžX���Dž@���DžD����V��uH�P���L��`���I�}H��L�����H����H��X���H��L��H��D���L�m��,L��H��L���5H����L�����I��H����L��L���&����DžD���H��P���H)�I�\$ L���D�I�D$H���CH��X���H��t�%�I�$H����H�U�dH+%(��H�ĸ[A\A]A^A_]�fD��D�����t+�@���A�D$H��X���1�H��u��H��@���L��H��H��0����G���:���L��L�u��)L�� ���H��X���H��H���H��(���H9�P���uu��f�H��(���L����%L����u
H9�H�������H��H��8���tFH��0���L�����u3H��8���foE�foM�H�� ���)E�)M�L��H��L���K4H��u�L���^(H���p���H��X���H��tH���#���T�����D�����tO+�@���L�� ���A�D$�L����DžD���������@�����D�����u?H�������H��P�������@�; L����D�����&H��X����K���A�D$�����5�nH��H�K
1�����������I�|$��n������f���U�H��AWAVAUI��H��h���ATI��SH���dH�%(H�E�1�H��`����H�H�FH����H��x���fHn�I�}H��`���H��H������H�]�)�0���fHn�fHn�1�fl�H��0���H�5s�DžP���H�� ���Dž(���)�@������D��P���E����D�E�E����H�� ���H�����H�����E1�E1�H�����H��`���H��x���H����H���XI�<$H��h���t	H���II�|$��H���1�H��H��0���H�5��Dž8���H��0����� �D��8����M�D��������!�L��������MH��I�}L��E1�jH�����E1�H������G&�^_����H�� ���I�}H��H������L����H��t{I�4$H������I�|$HDžh����2���I�D$H���H�5��H��H��p�����2A��H��`���E����H�@0�H��u?�M�����E1��+�����M�L�������������@�M���������E�A�H�������H��tH���"
�I�D$(H����I�L$ �5��n1�H��;
����E��xD�u�H�E�dH+%(��H�e�D��[A\A]A^A_]��H�x �k�U����q���I�L$ �5��nH�>;
1���~��@�E���u~I�L$ �5j�nH�;
1���S��m���fDH�� ���H��H��H�������D�M�E���A���E1����I�L$ �5�n�H��:
A��������H��x���H���������������������ff.���UH��AWAVAUATI��SH��H��(L�-n�mdH�%(H�E�1�M����L���n�H��I���c�I�|�� �I�$H��H���/L�5��	I�@@�LfDH�=�m���#���$��I����H�{�/�:�H��H����I�<$�1�I��M��L��H������)�I�<$���	��u�1�H�U�dH+%(��H��([A\A]A^A_]���?/tI��H���	����H���	��t?��"����L���ki��"����DL��H�E��OiH�E�����u���H���G�I�$H���^������V���L���i������D�����f�Uf�H��AWAVAUI��ATSH��8H������dH�%(H�E�1�H�Fp)� ���)�����)����@���_H�~0L������H��I�EH�p H��tL����L���o�L��L����M�I�}(H��H�����L��������LI�EH�����H�5?r
HDž��H�@(H������H������I�EpH��������"�I��H���WH����A�1�H�����L�����f�I��H�����L��
L����H��~@H����H�D��8
u
�H����H�������)��t�H������L����c6��롐L������udH�����H	�L������t|H������0	��~H������L��H�5��v-��H�E�dH+%(uvH��8��[A\A]A^A_]Ð�k ����D�5��nH���1�1������H�������5תnH�L
1����H��������{������ �H��@������8H���H�������5��n1�I��H��
1��o�����
���fD��UH��AWAVAUATI��SH��H��(L�.dH�%(H�E�1�M�u����u1����I�vH���L��t�H���I��H���lI�~H��tH��賻�u�H���w#�H��H�E��K�L�E��5ũnH�N�
H���1���A�V M�}(��twI�uH���C�A�F AEL��I�}0H�5���+A�D$I�~H�5=�
��H��t	A�D$��y|�H�U�dH+%(�eH��([A\A]A^A_]�fDH���`��u\�=xTmu�L��H�5�	H���Q*A�D$���u�A�D$I�~H�5��
��H��t�A�D$1��y���f�M�} H��L���QI�E H��t=I�~(t_L��H�����A�D$����@�5��nH�
1�1��r�1�����H�����5a�n�H��
H��1��G��K���I�U�zEH�U�t?I�E0H��H�E��@H�U���I�E u#H��tH�ztH������H#J uH�z(t"IF0L��H��I�E ���A�D$�e������H�z0u�H�z8u�I�}�w����t)�5��nI�M 1�1�H��
��H�u�L��H���@I�E �f�UH��AWAVI��1�AUATSH��H��xL�.dH�%(H�E�1��P3��H�CpH���4M�}M�&M����H�5�
L���d�H�M�H��p���H����H�E�E1�Dž|���H��h����gfDL���I�}H�C(tH��tBI�}��H�U�1�H�5`���L��H�]��E��-�E���|�����|�������L�}�M�&H��E1�E1�L��jH��p���L��H��h�����ZY��udH�u�L�c0I�>L��L��>�H��t�I�uH���L���I�}H�C(�\���I�}(tbH��L��������|�����|������m���H�{p��2��H�CpH�E�dH+%(����|���H�e�[A\A]A^A_]��A�E H��H�5��L��C��'��|������@H�E�H��p����x����I�EL�}�L��L�{PH�U�1�L�}�H�5���H�E�H�C0H�E��E�H�E�H�]���}���uM�&����H��p���L�������|�����t�����Dž|����������ff.�UH��AVI��AUI��ATSH��H�?dH�%(H�E�1��q�H����L�e�H��H��L����H�����E�E1�L��H��H��P���H�
O�
A������H��t	��T���t@I�>��L��L��I�������H�U�dH+%(u6H�Đ[A\A]A^]��H�����I�Ex�f.�������@��U�H��AWAVAUI��ATI��SH��H�����H��dH�%(H�E�1�H�����H������H�H����H�����H�CH�E�Hc�NmH���H�<PH���E��\_I�EH����A�L$@H�E��E�����H��x���H�����H��uH�}�� ���A��D�}�D��E���~�}���D��E����H�E�dH+%(�NH����[A\A]A^A_]�L����H��1��5ѢnL�����A�����I�T$PH��H���H�H1�I������E���~#E1�1�fDH�}���L�I��X�
���9]��L��D���p^�^�����k:����������E���f.�H�}�E���E�D$@E������Ic�1�H��H�PL�4�E���>H�GPL����L�����H�����D��I����I��H�����1�I������H��X9����H�
L�H�yt�H�Y9�����L������M��H���������I��XM9�twI�}PL�H�u�H�
�LmH��1�H�4�
��C��xH��t�M�}PH���N��M�I�GH��u�f�L�����A���|���fD�#���A������H���H����L����������H��9p@�����L�����D�}�E1����H��A9������������A������1�����@��U�H��ATI��SH��(���H��H���dH�%(H�E�1�H�����L������H�Hc=�KmH��H�� ���I�D$�}�H��H�E��\H�H����H�}�H�E�L��H������E�uH�}�t{�~���A�ċU�E��xOH�E�dH+%(usH�����[A\]�fDHc�H��H}�H���[HcE�H��HE�H�x8���UЍB��EЅ�u�H���[D���D���A��������~����|�ff.����UH��AUI��ATSH��H��L�&dH�%(H�E�1�I�|$(t'H�E�dH+%(��H��[A\A]]�
�DH�u����u{H�M�H��tGIL$0�5�n�1�H�K H���
����H��L������H�U�dH+%(uYH��[A\A]]�L���#��5��n�H�!�H��1����������L����5v�nH��1�H��1��_�����h�����UH��ATI��SH��H��dH�%(H�E�1�����t"�H�U�dH+%(u$H��[A\]�DI�4$H���D	��1���t�����D��UH��AWAVAUI��ATSH��H��hdH�%(H�E�1��q��4t,��t'�H�U�dH+%(��H�e�[A\A]A^A_]�L�e��L��L�����H��t�H�E�1�L�}�H��p���H�E�L�u�H��x���L�m�H��M��M��L��H��x���H��p���AU���H��XZH���i���H�H9E�r�H;E��V���H�M��C���w��P9�u�H�}�u�1��7���f����u�H9Au�H�}��z����������UH��ATI��SH��H��dH�%(H�E�1��G��.t"1�H�U�dH+%(u=H��[A\]��I�4$H�����t�I�D$�o�oKH���?��ff.�@��UH��ATI��SH��H��dH�%(H�E�1�H�E����.t1�H�U�dH+%(u?H��[A\]�H�u�H�����u�H�E�I9$u�I�D$�o�oKH����D��UH��ATI��SH��H��H�6dH�%(H�E�1���¸��uH�U�dH+%(uSH��[A\]Ð�CH�{�pHc�H����H��t3HcS�Ao$H��H��AoL$JH�C��C����1��ff.�UH��AUATI��H��SH��H��8dH�%(H�E�1��&���urL�m��&@L��L��H�����H��u]H��H�����uFH���>��u�I�4$H�����t�H��fDH�U�dH+%(u,H��8[A\A]]�fD1���@foE�foM�K��0��UH��ATI��H��SH��H��0dH�%(H�E�1��h���uu@I�4$H���4���|A�D$I�|$�pHc�H���#��H����IcT$�oL��H��H��H��oKJH�U�A�D$I�D$�d���H��u71�H�U�dH+%(u<H��0[A\]�DH��H�������]�����foU�fo]�[H����=��ff.�f���UH��AVAUI��ATSH��H�� dH�%(H�E�1����tF��4tAI�uH��A��'��A��H�E�dH+%(��H�� D��[A\A]A^]�DH��M�e���H��H��t�L���l�A�ą�u�L�u��?H��L������H��u�L��H������H��u�L��H������H���n����P����D��@��UH��AVAUATI��SH��H�ĀdH�%(H�E�1�����.t.��t)�H�U�dH+%(�mH��[A\A]A^]�@L�m�H��L���a���umH��H��p����1�)��H��H��t�H�u��(��I��H��t�I�$I9u�H���?��tJI�t$H��A�T$��A�D$1����h����^����H�U��UH�����H���y����8����H��d���L�����L��YH�����H����H��h���L�����h���9�d����m���L��:L����H��ttH��h���L������ua��h���L��XH�߉�d�����
�H��t9H��h���L�����u&��h���9�d���������{�����������r���������ٸ��������UH��AUATSH��(dH�%(H�E�1�H��t{I��H�U�H�u��
��ugH�}�t`E1��H�E�I��I9�s&H�}�1�1�L���{�L��H��H��譧�u�H�E�L9�t H�E�dH+%(uH��(H��[A\A]]�1��������U�H��SH�]�H��H��(dH�%(H�E�1�����H��tH����H�U�dH+%(uH�]����\��ff.����UH��AWA�����AVL�u�AUI��ATI��1�SH��XH�u�dH�%(H�U�1�H�u�H�U�H�5G���L�u��n�H�M�H�M�H��t0L���@H�u�H��L�����H��H��tL��H��A��A�Dž�t�H�E�dH+%(uH��XD��[A\A]A^A_]���ff.���U�nH��SH�]�H��H��(dH�%(H�E�1���H��tH����H�U�dH+%(uH�]����<��ff.����UH��SH��H��dH�%(H�E�1��|��H��1�H��t
H��������H�U�dH+%(uH�]�������ff.���UH��AUATI��SH��H��(dH�%(H�E�1����H��tH��L��蕤�uSL�m��nH��L���
�H��t8L����H��H��t(H�E�dH+%(u5H��(L��[A\A]]�G���1�H�U�dH+%(uH��([A\A]]����ff.�@��U�YH��SH�]�H��H��8dH�%(H�E�1��S��H��t$H�u�H�����E�H�U�dH+%(u
H�]��ø���������ff.���UH��ATSL�e�H��IL��H�� dH�%(H�E�1��	�H��t1H��L������H��t!H�E�dH+%(uH�� H��[A\]�fD1����/��ff.�@��UH��AUA��ATL�e�SH��H��(dH�%(H�E�1��*�H��L���e��H��t+H���
��&��w@I��H��s7L��I���H��u�1�H�U�dH+%(u+H��([A\A]]�f�H���8
��uH���H�����t��@��UH��AWAVI��AUATSH��H��8���dH�%(H�E�1���	��4t-�H�U�dH+%(�AH�e�[A\A]A^A_]�fDH�]�H��8����H���`��H��t�H��p���E1�L��X���H��@���H��`���L��P���H��H���H�E�L��x���H��0���@H��L��L��L��AWL��@���H��L��H����c��I��XZM���@���H��p����8u�H�@I9Fr�L��(���tvH��0���H��8����#���L��(���H��t�H��0���H��h������L��(������m���H��p���H��h���I�FH�RH�H9��K���)�A�F1����fD1����������U�>H��SH�]�H��H��8dH�%(H�E�1����H��t>H�u�H�����u.H�U�H�B�H����H��
��	�H�U�dH+%(uH�]��Ð1����W�����UH��ATSH��H��`dH�%(H�E�1�H�E�����.t
1��<f�L�e��<H��L���l��H��u�L�� H���W��H��t"�H�U�dH+%(uYH��`[A\]�DL�e�H��L���A���t�H�UоUH�����H���v���1�H�U�L�E�L��H���n��H��y�1���p����UH��ATSH��0dH�%(H�E�1�H��tdI��H�������u1�H�U�dH+%(uKH��0[A\]�@H�UоUL�����H��t1�H�U�L�E�H��L�����H��y������뭸�������ff.�f���UH��SH��H��8dH�%(H�E�1��\��.t'1҃�t H�E�dH+%(u?H�]�����f�H�u�H�������t�H�UоUH������H������M��ff.�f���UH��ATSL�e�H��8L��H��0dH�%(H�E�1��~��H��tiH��L�����u1�H�U�dH+%(uvH��0[A\]�H�U�H�u�L������x,L�E�M��t#H�E��I��u��#uH�@H��������롋5��n�ʿ1�H�2��m��������{����n��ff.���U�XH��AVAUATL�e�SL��H��H��`dH�%(H�E�1��J�H����L�u�L��L���"��u~L�m�E��xuL��:H����H��t`jH�}�1�1�jE1�E1�L���f��ZYH��t?1�H�u�L�����u-H�}�Ic�1�1��-��H�U�dH+%(uH�e�[A\A]A^]Ð1���������U�:H��AVAUATL�e�SL��H��H��`dH�%(H�E�1��j�H����L�u�L��L���B��u~L�m�E��xuL��:H���5�H��t`jH�}�1�1�jE1�E1�L����ZYH��t?1�H�u�L������u-H�}�Ic�1�1��M��H�U�dH+%(uH�e�[A\A]A^]Ð1���������UH��AWAVAUATI��SH��H��XdH�%(H�E�1�H�E����t|H�}�u-�H�U�dH+%(�/H��X[A\A]A^A_]�fDH�����I��H��t�H�u�H������u�I�L$H�U�L��u�A�T$A�D$��t�1���H��L�u��|���L��YH��I���9��H����L�}�L��L����H�E��E�M��t<��~8H�E�H��H��H�E�����u:I�L$H�U�L��u�A�T$A�D$���v���A�<$���������@L��UH�����H��t�H�M�1�H�U�M��H�����H��y���E�����������UH��AWAVL�u�AUI��ATL�e�SH��H��H��P���L��H��X���1�dH�%(H�E�1�H�u�H�5��L�e��$��L��x���H��t.L��h���L��L���&����FL��x���L9�h����ZL��L��H��������L�e�M����I���SE1�L��p���L��L��H��x���L)�H��H)�H���B��H��H��tjL�����u^L;�p�����L�c�M9�r�L��L��p����@L���p���u,L;�p�����H��x���I��H�[�H������H��H��uɐH��X�������mH��P���H�9�\H�U�dH+%(��H�Ę[A\A]A^A_]�f�L9��b���I�������L��UL�����L��x���H�������1�H��p���L��L��L��H�����L��H���H���o����~����L��g����C�L��H���e�������L��H�������
���L;�p����������g���u$H��x���L��I�����H��H��u�����@H��X���H���1��������1�1�H���m��H��P���H��H�H��X���t���������	����������L�����H��P���H��X���L��H�����J���1��������ff.���UH��AWAVI��AUI��H��ATI��SH��8dH�%(H�E�1�����ugL�}�����t[L��L������uLL��L��A�ՉÅ�t/�t�L��L��L��L�����H��t�foE�foM�A$AL$L���f�1�H�U�dH+%(uH��8[A\A]A^A_]����ff.���UH��AWAVAUI��ATI��SH���L�~L�vdH�%(H�E�1�ƅ`���L��h���L��p���Džx����7���H�����H���0H�����L��H�]��4�����H��L���������L�%���f�HDž(���H���
�����H��(���tJH������I��H��t:H�����H�������u'H��p���H��(���L���������h�����x�����u4H�M�H��`���L��H���
���H��uH��H���:����b�����x���A�E������H�U�dH+%(��H���[A\A]A^A_]�H��L��@����)���L���YH��I������H����H��8���L��H��H������d��H��8��������M��t����`��������G���@H��(���H��H��H�����������H��p���H��(���L���������h�����x�����������`����{������f.�H�� ���L��H��H������7����H�� ��������L��H�����A�։�x����������H�]����fDL���UH������H������L�����H�����1�H��H��0���� ��H��� ������f�H�U��UL�����H���z���H�����1�I��L��H��@�������H���C����Q���Dž��������������f���UH��AWAVAUATI��SH��H��xdH�%(H�E�1��A���
t,�H�U�dH+%(��H��x[A\A]A^A_]�DH������H��H��tL������u1��H�����H��u�L�u��IH��L���?��H��t�H��`���L��H�����H���s���L�m�H��L���P����\���L�=!����#����C���L��L���$����0���L��L�������c����t�L��L��L��L�����H��t�1���������U1�H��SH��H��(dH�%(H�E�1�H�u�H�5$�H�U�H�U����H���HD�H�E�dH+%(u	H��H�]������ff.���U1�H��SH��H��(dH�%(H�E�1�H�u�H�5$�H�U�H�U��G��H���HD�H�E�dH+%(u	H��H�]������ff.���UH��H�� H�u�H�u�dH�%(H�E�1���H�U�dH+%(u���b��f���UH��AUATL�m�L�e�SH��L��H��HH�u�L��dH�%(H�E�1��6�H��tIH��fD�oL��L���oOK�
�H��H��u�H�E�dH+%(uH��HH��[A\A]]�1�������ff.�@��U1�H��AVAUATSH��P���H��dH�%(H�E�H�H�u�H��H�U�1��E�����H�E��d��H����L��p���H��L������uUL�m�L�5
�����t;L��L�����u,L��L������Å�t�t�H�M�L��L��L���%���H��t��E�H�U�dH+%(uH�Đ[A\A]A^]ø����������f���UH��AWI��AVAUATSH��8H������H������dH�%(H�E�1�Dž����9�����L��@���1�1�L��L���Z��H�����L��H���������L�����H������H����H�������H�����H������H�����T����B�5�|n1��E1�H������H�Դ
L�5G��Ҷ��H��������@H����L������H��H����H�����H���f�����H���H��������L�����H��L�������=������0L��H�������������H�����I9��0H���L���a�����H���L�m�L��L��H�E�H�E�H��H��������L��@���H��H����fD�oH������L��L������A)�oWA)P��L������H��H��u�L���9�L������H��t%H������H��L�������G��L���������PL��H�����L��������������9����L�������$f�I��L;������O����H�����I9��hH������L��ƅ`���Džx���H��h���H������H��p����S�H��H����H����L��L�m��T�����L��L�������yH���f�HDž���L���-����H�������L�����I��H����H����L���������H��p���H�����L�狵����h�����x������`H�U�dH+%(��H��8[A\A]A^A_]��5�ynL��1�I��迳��L;����������L�����L��L���;���t:H�U��UL�����H�����1�H�� ���M��L��L���f��H�������H����������H��H�����H�������Љ�x������/���L�m�L��L��������������x�������L����H9���������1�1�H�����H������H���H�Nj����H�������Ѕ������I��L;�����������fDH�M�H��`���H��L����H���q���L��L�����������Y���f�L��L�� �����L��YL��I�����H����L�����L��L���C��H���������M��tP��~LH�����L��H��H�����������H��p���H�����L�狵����h�����x������������`����P����.����L�����HDž�����s����H������f�1�L��)E�H�U�H�5q�H�E�H������)E�H�E�����E��Q���L��UL�����H���w���H�����1�M��L��H��������H���(����N����H������L�ǾY�t��L������H����H������L�����E�L������9�����g��������5�vnH����1�衰����������Dž�����������5�vnH����1��o�������e���L������5[vn�H�;�H��1��A������J�������e�����UH��AUATSH��H��hdH�%(H�E�1�H�u�H��H�U��m�����L�%����?@H�u�H���,���tH�M�H�U�L��H����H����H��H���!���uuH���e���t��4u�H��L�m����H��H��t�L���_���u�L�m��?H��L������H��t2H���H�U�dH+%(u\H��h[A\A]]�fD1���@L��H�����H��u�L��H�����H��u������foE�foM�K�������UH��AWI��H��AVAUI��ATSH��8dH�%(H�E�1�����t�f�L��L��������L���E���
u�L�����H��H��t8L���H���u,L��H�U�dH+%(��H��8[A\A]A^A_]�@L�����H��u�L�u��IL��L��L������@��H���g���H����L��H�����H���L���L�����H��L���J����2���M���"DA���>L��L���#����+L��L�����A�Ņ���t�H�� ���L��H�������u�L������M��D�������%�A����H��H��������L��H����A�Ņ��-�t�L��@���H��L������u�D�����H����������GL��L���\����4L��L���)�Å����t�L��`���L��L���)���u������L�������#fDA����L��L��������L��L�����A�ƅ�tq�t�H�]�L��H�������u�L�������A��tjH��H������u[L��H����A�Ņ�t)�t�H�����L��H�5d�H���<�H��t��M������1����f�A��L������9���������L���������fDD�����H�������=���DM��D������L���������f�M������M�������{��ff.���UH��AUI��ATL�e�SH�]�H��XdH�%(H�E�1��1H��L�����H��t0H�������&��w@��H��H��s2L��I�%��H��u������H�U�dH+%(uH��X[A\A]]ÐL��H���������ff.���UH��AVAUI��ATI��SH��dH�%(H�E�1��C���A�ƃ�tOE��uJ�Ã��'L������H���������*����H���$H�{�	�@L��L�������yI����E����H�E�dH+%(�H��L��H�5�
1�[A\A]A^]�Wz��H�E�dH+%(���H�51�
H��L��[A\A]A^]��x�DH�N�	H��H��	HD�H�E�dH+%(��H��L��H�5��
1�[A\A]A^]��y�H�[�
��H�E�dH+%(uE�H�5=�
�o���H�ޒ	���������H�U�dH+%(u
H��[A\A]A^]�������UH��AVI��AUI��ATL�e�SH�]�H��PdH�%(H�E�1��4fDH��L���-��H��t0H���P���&��wp��H��H��sbL��I���H��u��5fnnH���1��O����H�5q�
L���w�y.H�U�dH+%(uVH��P[A\A]A^]�L��H���]�����x�L�����H��H�E�dH+%(uH��PL��H�5��	1�[A\A]A^]�Rx�����ff.�f���UH��AWI��AVAUATL��X���SH��H���H�����L��H�����dH�%(H�E�1�������H���������H��H�������L�e�H������L�����H����H��`���H�����E1�E1�H�� ���H��P���A�H��(���H��H���H��0���H��@���H��8���H��h���L�����E��M��I��H������/fDH��H�����H��1�H�5�
�%w�A�ą���E1�H��H��8���L�� ���L��L��(���H��0���AUH������V��I��XZM����H��H���H����H��X���L��P���H)�I)�H��H���L��P���E���]���L��H�5^�
H��1��v�A�ą��d���E��H�E�dH+%(�wH�e�D��[A\A]A^A_]�fDH�U��UL���?��H��t!L�u�1�L�E�L��L��L�����H���+���A�����떐E��E��u��H�5У
H����t�A���q���@H�����L��x���H��8���L������L��8�����t_H�����H�U��UL��8������L��8���H���{���H�����L�m�1�L��L�E�L��L��8�������L��8���H���H���H�����L��8����N��L��8���H���%���H�����H��p���L��0���A���H��8���������L��8���E1�L�m�H�U�A�L��8���L�u�E��L��(���E��I��H��0���H��0����(H��H��(���L��1�H�5o�
�t�A�Ņ�xlE1�H��p���L��0���H��L��H��8���H�x ���H��H��t_H��x���H�U�L�E�H)�I)�H�U�L�E�E��u�L��H�5�
L��1��At�A�Ņ�y�E��H��p���������A������L��E��E��E��uӺH�5ҡ
H����r�A����|��ff.����Uf�H��AVAUATI��SH��PdH�%(H�E�1�H�u�H��E��U�����upL�m�L�55�����t[L��L���p���uLL��L�������t0�t�H�M�L��L��L����H��t�foM�foU�A$AT$L���fD1�H�U�dH+%(u
H��P[A\A]A^]����ff.�f���UH��AWAVM��AUATI��SH��XdH�%(H�E�1�H�u�H��H�E�H�U�������L�m�L�=����f���t{L��L������ulL��L������Å�t0�t�H�M�L��L��L����H��t�foE�foM�A$AL$�E�A�L��H�U�dH+%(uH��X[A\A]A^A_]�@1���������UH��ATSH��L�e�H��0dH�%(H�E�1��&���tY��4tTL��H������t-L��H������t^1�H�U�dH+%(uWH��0[A\]�@L�������tǸ��DL��H���(��H��t��}�u���fDL���H����������UH��AWI��AVAUATSH��H�u�H��hH�U�dH�%(H�E�1�H�E�H�E��Y���t%H�E�dH+%(��H��h[A\A]A^A_]�H�U�H�u�H������u�H�]�M�?L�u�H��t�E1�L�m��I��L9�t�L��L���L��L��H������u�L;}�u�H�E�L�}�L��H�E�H�E�L��H��x������H�u�H��H�������I���H��x���M��I9���H�E�H��p����&fD�}�up�E�9E�uhM9�ucI��L9�x���tVL��L�����L��H��H���������H��p���H���(�������H�u�H���t��������H�E�H9E�r�L�m�H��L������H�E�H�M�H9�sH�M�H����I�v�L���.��L��H�����H�E���������Uf�H��SH��H�U�H��XdH�%(H�E�1�H�u�H�u�E����H�E�H��E�H�U�dH+%(uH�]������@��UH��H��dH�%(H�E�1���^�DH��T	��Hc�H�>��f���5<dn1�1�H����(���1�fDH�U�dH+%(�H����_wۉ�H��ilH����@��wwÉ�H��nlH��뼃�w���H�tlH��먃�w���H�jrlH��딃�w���H��hlH���H�E�dH+%(����3��A�V�����H�EllH���L������;�����H��tlH���1�����A� �����H�oflH��������������H��slH��������t0��������������H�"elH������f����������H�rlH�����������UH��H��dH�%(H�E�1�H�E�dH+%(uɸ��������f.���UH��ATA��SH��dH�%(H�E�1��j��H��t{H�5��
H��H�����H��t�E��u6H���n3A��H�����H�E�dH+%(u5H��D��[A\]���5�anD��1�1�H���A�������������A����f�UH��AUATI���(SH��(dH�%(H�E�1��H�E�H��H����1�L��1����A�Ņ���H�=��l�4��H�CH��H�����/��H�{H�5��	D��H���9��H�CH��H��tuH�s�$��H�H��tdH�{H�U�H�s ����H�{1�1��n��H�]�H��t �5anL��1�H�d�
���H�]�H�E�dH+%(uKH��(H��[A\A]]�H�{H��t*����H�C f�C�H�}���D��譿�����fD��UH��AVAUATSH��H�$H��PdH�%(H�E�1�I��ƅ���s��H����L��I���>���H��mL����f��3��tUH����A�L��L���1��x-L��H������H��t�L��H��������H����� @�sH����u�L�����L������H�U�dH+%(u?H��P[A\A]A^]�DH����L��H���^������?���H��L�������/����a����UH��SH��dH�%(H�E�1�H��t/H��H�H��t�.��H�E�dH+%(u$H��H�]�����f�H�E�dH+%(uH�]�����fD��UH��AWAVAUA��ATSH��H��H��`���H�wH�dH�%(H�E�1����H��h���H���YH�{�&��A�ą��;��E1�H�E�E��H��X���L��|���L�- �
���PfDH��h�����|����F��H��H����H��X����n��H����H�@H��`���A��H�E9�t'H�{D��L���?��L��H�������t�A��E9�u�1�H�U�dH+%(��H�Ĉ[A\A]A^A_]�H��h�����|������H��H��tVH��X����ھ�H��tEH�PH��`���H�H+PH�A��E9�t�H�{D��L�����L��H���-���u���������a�������W����7�����UH��AWAVAUI��ATSH��H��dH�%(H�E�1�����
t1�H�U�dH+%(�qH�ĸ[A\A]A^A_]���8�I��1�M��t�L��`���� L�u�L���b�L��H���!�L��H���f��H��0���L���7�����H��@����8H��H��(����t��H��(���H����H��8���H���E��1�L���c�H��I�D$ 莺�H��tH��聺�H���	��I�D$(H��0���I��L��A�D$4A�E �8���A�D$0I�D$I�D$I�D$I�EM�eM�,$I�D$L� �j���������H�M�L��H�5p���L��������HDž8����K���HDž0��������k��ff.�UH��H��H��AWAVAUATSH���L�gdH�%(H�U�1�H��x���I9��.M�4$L��H�Cfo?�
I�FL�0L�kH�CH��p���I9���M�}H��X���L��P���M��I�Efo%��
I�D$L� I�]I�EH��h���AeH9��BL�3L��H���L��@���M��H�Cfo-��
I�D$L� L�kH�CH��`���+I9���M�}H��8���M��I�Efo5z�
I�FL�0I�]I�EAuH9��PL�;L��0���L��(���L�� ���M��I��H�Cfo3�
H�SI�D$L� L�kI9��H�U�M�uI�Efo�
I�FL�0I�UI�EH�E�AUH9���H�H�]�L�e�L�u�L�m�I��L�}�I��I�Mfo=��
M�uI�OL�9I�]A}L9��L�m�L�#H�Sfo
��
L�CI�T$L�"L�kM9���I�uI�Efo]�
L��L�����H�����H�FH�0A]���I�} �Ҷ�I�}(�ɶ�L����H�����L�����L9�t>I��H�6�H�{ 蝶�H�{(蔶�H��茶�M9���L��M�$$����H�{ �g��H�{(�^��H���V��M9�tL��M�$$����DL�m�I�} �3��I�}(�*��L���"��H�E�I9�tM��M�?���fDH�]�L�e�L�m�L�u�L�}�I�} ���I�}(���L���ڵ�H�E�I9��'���M��M�6����L��0���L��(���L�� ���I�} 褵�I�}(蛵�L��蓵�H��`���I9�tM��M�6�V���H��8���H�{ �l��H�{(�c��H���[��H��h���I9�tL��M�$$���L��H���L��@���I�} �,��I�}(�#��L�����H��p���I9�tM��M�$$�[���H��X���L��P���H�{ ���H�{(���H���۴�H��x���I9�tL��M�6����H�E�dH+%(uH���[A\A]A^A_]��η�ff.���UH��AWAVAUI��ATI��SH����@�����<���dH�%(H�E�H�GH�@ H�� H��0�������H����I�|$H��L��L�e��S��H�;L��HDžP���H��H��H����Q��H����H��H���H��P���L���"�ƒ���Lc�Lc�L�u���I)�I��I��M��I��@H��P�����@���L��H��H���L��Z�H���1L��`���L��L�����H����L���N����9L��L���j��H���%L��X���L��L���/�����L��X�����<���L9��&H��P������ L���[�L��L���m����}L��1��\�L��L��H��H������H��0���D��X���L���M����L��@���E��L��H�����|^M�M��t^E;oLu�I�w8L������x?u�H��H����q��H���9���H�E�dH+%(��H�e�L��[A\A]A^A_]�@M�M��u�L��@����`�&I��H��t�H��H����=�mI�G8H��X���A�GLI�G(fHn�fl�AG(�QH��0���L���L���M����E�wL�D}+I�D$I�T$H��t+I��E;t$Lu�I�t$8I�8����x�I�D$I�T$H��u�f�M�'L��L��AGL�:��=���DI�� M9������H��P�����8n�@��E1������E1�L�u�L��`����5H�u�H�;L��L����H��tH��H���L���j��������L��`���H��H�;L��L��jE1�E1�L���.��ZY��t�H��H����5�RnH��1���Ȍ����7n�\���@I�WL��H�5����L���������D�H�5y�
L����[��j�����5vRn�1�E1�H��
�\�������L��E1�����5JRnH���
�1��3���H��P����Y7n��������<����5RnH��1�����H��P����*7n�ɯ�����5�QnH���
��͋��H��P�����6n蚯��U����5�QnH��
�1�蜋��H��P�����6n�i���$���菲�ff.�@��UH��AWAVAUATSH��dH�%(H�E�H�H����I���L���@C�L��I��H���2=�I�\$(M�|$(L9�tKL�3H�CfoD�
H��I�FL�0���H�{ �ɮ�H�{(��H��踮�M9�tL��M�6�A�D$P1ۅ�~DI�D$XH�<�H��膮�A9\$P�I�|$X�u��I�|$8�k��L���c��I�EH���>���H�E�dH+%(uH��[A\A]A^A_]��c����UH��AWAVAUATSH��HH�u�L�E�dH�%(H�E�1�H��teI��H�X��A��H��t~���1A9_L�'H�E�H�u�Hc�H��Hc��fHn�H��Ic�fHn��o	fl�H�D`f�Hp1�H�U�dH+%(��H��H[A\A]A^A_]�fDH���McwL�Hc@I��I��A�GPH��L�u��E�H�E����M�H��I�GXH��ty���8���E1���I��L9u��$���N�,�H�}��I�XI�EJ�<�u�A�F�E��t3Hc�IcΉ�H)�H��L�$��fDH�<H���ì�I�XI9�u�赬����������֯�fDUI��H��H��H��dH�4%(H�u�H�7H���t���u"H�01�H�U�dH+%(�����A�ɉ�A��p��A��ukH�2I��A��A����AD���@��tfw<@��t~@��u@H�NI9�r7LH��L�
�@H�NI9�rH�6H�2H���o����@��t�f.�����Y���fDE1��H�~I9�r�HcH��L�H�
�,���fDH�~I9�r��H��L�H�
�
���誮�f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ������j��f.���U1�H���H��H���59MndH�%(H�E�1��!���H�E�dH+%(uɸ��������fD��U1�H��
H��H���5�LndH�%(H�E�1��ц��H�E�dH+%(uɸ������ƭ�fD��U1�H�
�H��H���5�LndH�%(H�E�1�聆��H�E�dH+%(uɸ������v��fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�54LnH����1�������'���UH��AWAVA��AUATSH��H��P���H��H���H��@���dH�%(H�E�H�GH��HX�Wc�Ic�H��H��H��H���H)�H���H9�tH��H��$�H9�u��H)�H����H��L�|$�	�L��P���H��h���L����H��I��I�4$H��X���H����-�A�Ņ���H��h���H��A����I�D$H���9H�H�phH����H��P���L�����L�����A�Ņ�uNI�_A��.f���~5L��H�ھ�<��L��脪��H�+A��H��L���,��E9��E���lf�H��P����xu3A����A����A��u�5gJnH���
1�1��S���H�E�dH+%(��H�e�D��[A\A]A^A_]�u�A��fDE9���A����t���lD��D)��tA�D$�H�E1�I��H��t�H��P���L�hH������H��H��X�����H�ھL��H��X����*���o�����L������H������H������)�p���M��tA�y4uzI�AH�I+I��H�������5dInI�ؿH�!�H��H�H-H�[�
HD�1��8���H��@���H��p���H��H�����H��X���A���R�E��������I���H�L��q����5�HnH���1�1��ׂ������
�Wn�������H�
-n��H�=Dž
���H��P�����WnH�@����5�HnH���
1�1��w����"���A����������r��f���UI��fHn�H��H��0dH�4%(H�u�H�2H���H�U�D�M�F@)E�t2D��E��~*H�E�H��L��H�����H�U�dH+%(u�����������@��UH��H��dH�%(H�E�1�H�E�dH+%(u
H�h��l��跨����UH��H��dH�%(H�E�1�H�E�dH+%(uH�h1�1��騥��s����UH��AVAUATA��SH��dH�%(H�E�1�����I�I��L��H���������…���H�H�}�H������A�ƅ�t!�{uB�5�FnD��1�1�H�a�
�Ҁ���'L�EЋ5�FnD��1�H�_�
�M�E謀��E1�H�E�dH+%(uJH��D��[A\A]A^]�f.�H������5lFnH�҃
1��Z����A�����[��ff.���UH��AWAVA��AUI��ATI��SL��H��xdH�%(H�E�I�@H��HX�]�L�;E����I�����H�����H�H��x�����H�����A�ƅ�u|H��x���I��H�H��h���I�����I9�rzI�T$H9�spE��I�� L��A)��5yEnIc�L�H���1�M�E�\���f.�I�EE1�H�E�dH+%(�'H��xD��[A\A]A^A_]�L�u�L�����H�{L��L���|�L�}�M��toA�W(�����A�O(9�t
�B��J���v�L����I� H����H�SA�M��L��L���j��L��H���2��H���M���A��/DL����5~DnL��1�H�,�
��d~��A������5\DnL��1�L��h���L��x���H�)��4~��I�E����L���1���A����������fD��U1�H��SH��H�=[�mH��dH�%(H�E�1�裰�H�ChH��H��t!�轰�1�H�U�dH+%(u!H�]��Ë5�CnH��1��}������薤�fD��UH��H��dH�%(H�E�H�G H9tH�E�dH+%(u�1��H�H+GH;Fs�H�F���@����UH��AWM��AVAUATL�� ���SH��H��H������L��H���H��������dH�%(H�E�1���I�H��L���uz�H��0���H����S(�
����K(9�t
�B��J���v�L�����L�k M�����5�BnI���H���1���c|��I���L�����HDž�������H�����H���zI�GH�����H�5����H�8�H��H�E�I�wL��I���L�����H��A�M+�xH�E�H�����L�����M��H������2��H���L������M�H�u�L��L��H������������M�H�����L��L��������H�����L��M��H�����H�� ���D����H)�1��H�H����H��������H������DžH���H!��oL��`���I�H���H��h���L��L��p���)�0������A��H���p.��H�E�dH+%(�dH��D��[A\A]A^A_]��I�wL�����A�ƅ�����1Ҿ���H��H����H�u�H�����H��������H�����H�����H����E1�H�
-~
L��H�������_��H�����H����H��0���I���H��8���I�����D��1Ҿ舺�HDž���H��H���1IDžxL���>���IDžxL���&��fDA������DL����
�A������D�s��D��1Ҿ���HDž���H��H��t�Dž�������H�����H�����脸�H�����H�����tEE1�H�����L��I��L���L��胺�H��t	�� ���teH��H;����r�H�����L���ٸ�H�����L��I��x�C�����������I������������f�Dž����J����H�����L�����蝷�L����H�H#�0���H������H���+������脟�@��UH��AWAVAUATSH��H��L�-��mH�~ dH�%(H�E�1��=>nt8H�{hI��u[L�s@I��HXH����H�x��L���T��A�Dž�u]1�H�U�dH+%(�H��[A\A]A^A_]�fD�5�=nH���H�d���w��M��t�A�$1��@I��HX�$U�H�5	
H��I���b���u6A��tL�-�LnM��tdL�kpH��A�UM���`�����A�$�T���@H�5�	L������uA��u�L�-8Ln�fDH�5D�	L������u����*Ln��������5�<nL��1�1�H�����v��1���Kn�����۝�ff.���UH��H��dH�%(H�E�H�GpH��tH�U�dH+%(u H�@���H�E�dH+%(u���z��f.���UH��H��dH�%(H�E�H�GpH��tH�U�dH+%(u H�@���H�E�dH+%(u�����f.���UH��H��dH�%(H�E�H�H�@pH��tL�U�dL+%(uH�@E����H�E�dH+%(u�1��踜��UH��AWL�=zy
AVL�5}y
AUI��H��ATL�%Q-	SH���"H��dH�%(H�E�1����A�E��td�<"�0<�P�P����b��Ic�L�>���H�ٺ�H�=�x
����A�EI����u�H�E�dH+%(�'H��H�޿"[A\A]A^A_]�m��DH�ٺ�H�=�x
迲��DH�ٺ�H�=qx
蟲��DH�ٺ�H�=�o	����b���f.�H�ٺ�L���[���>���fDH�ٺ�H�=x
�7������f���<\uIH�ٺ�L�����������H��w
�H��1��ߙ�������<~�H�މ��f�����輚�ff.��UH��AUI��ATM��SH��H���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(���1�@����H�޿
�ީ�H�޿	�ѩ�H�޿	�ĩ�L��H���i���H�ٺ�H�=�%
���H�EL��H��H������H��0���H�����Dž���(Dž���0H�� ������H��(���dH+%(u$H���[A\A]]�@H�޿,�+���;���聙�UH��ATI��SH��H���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�޿,踨�H�޿
諨�H�޿	螨�H�EL��H��H��(����H��@���H�� ���Dž ��� Dž$���0H��0������H��8���dH+%(uH���[A\]�藘��UH��AVI��AUI��ATLc�SH���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(���1�L��
辧�E��t1��L��	H��蟧�I9�u�H�EL��L��H�����H�����H��0���Dž��� Dž���0H�� ������H��(���dH+%(uH���[A\A]A^]�菗�ff.�@UH��AUI��ATI��SH���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(���1�L��
�赦�DL��	裦��u�L��L���C���L���H�=�"
���H�E�L��H�����H�����H��0���H��s
H�� ���Dž���(Dž���0�¨�H��(���dH+%(uH���[A\A]]��m��ff.�f�UH�
�D
H��AWAVAUI��1�ATI�ԺSH��H��@dH�%(H�E�1�H�����1�1�M��L��r
H�
�L
�H���{���M����I�D$H����f�x(��M�l$M��tM�m H�޿,�^��M�t$H�޿
�L��A�I��-f�H�޿	�3��A��u�H�5�	H��L�=\!
�����L��H�ٺ�r��L��H�����M��tM��M��tA�}uG�H�E�dH+%(��H��H��H�
`
1�[�A\1�A]A^A_]�o����H�޿,A�腤�H�޿
�x���H�޿	�c��A��u�H��H�5��	���L��H�ٺ�詫�L��H�������Q���脔�@UH��AUI��ATM��SH��H���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(���1�@����H�޿
讣�H�޿	衣�H�޿	蔣�H�޿	臣�L��H���,���H�ٺ�H�=�
�Ӫ�H�EL��H��H������H��0���H�����Dž���(Dž���0H�� ���该�H��(���dH+%(u'H���[A\A]]��H�޿,����+����A����UH��AWM��AVAUI��ATSH��H��8���L��@H���dH�%(H�E�1��)��H��H��@���H��I��H��(�����H��8���L��L���+o���I��PA��H�mAƅH1�1�H�
�@
�L�����1��L��H��8���L���
H�
�K
L�H1����H��@����L��L�C�
H�
��	�D�H1����H��@����L��L��
H�
@[	�D�H1�������5H��@���D�OE���,�t���L��,H���t��L��
�g��L��	�Z��L��	�M��L��	�@��H�5(�	L�����L���H�=]
舨�H��L����1�L��L��o
H�
en
�����H��8���H���H���H�
H����ƅ7���E1�1�H�]�A��gE���H�������7���H��L��H��@����Vj�L��L��H��H��HE��q���H����H��8���E1�H���H�
A�GI��H9�syL�t�I���v�I����AI����'I������
�5h/nL��1�H�;D��6����Gi��H��8���D��6���H���A�GI��H�
H9�r�f�H�
:�
�1�1�L�����1�H�
X
1��L���p���H��(����$��1�H�U�dH+%(��H�ĸ[A\A]A^A_]�DH��8���D�HXL���1�L���
H�
k	����H��@�������L��,����o���fDƅ7������@ƅ7������@ƅ7������@L��,�Ӟ����fDH�0H��(���L���������5�-nH��k
1�1���g��H��(�����������������UI���+H��AWAVAUATL�����SL��H��h�~n�ldH�%(H�E�1�ȶl�H�)���H�G����~�lH�����H�����5�l)���~��lH��x���H��q��a�l)�����~��lH������H��s��%�l)�����~~�lH������H�l)�����f�f�������z����������ƅ���L������������Dž���������������A�z�<I�����L��1�������A�{��Ã����H�5��
�����H�����H���H������L�����1��܉��I��H=��^H�x@�t����H������{諜�H�����1�1�H�
aj
��_�H�����1�H�
dj
���P�I��0\�x#��D�`H�����E�M1�1�L�a�
H�
0j
�H�����H��0���D�������~H������H��x���L������L�%>
H��x����B��H��i
�L��H�����H�޿,�Λ�H�޿
��H�޿	贛�H�޿	觛�H�5�i
H���H��L��H�ٺ���L��H���(�M�M1�L��o	H��H�
ui
����M�M1��L�ro	H�
Yi
�H�����M�M�1�L�Lo	H�
=i
�H����H�޿,M�}@��H�޿
���H�޿	�ۚ�H�޿	�Κ�H�5�h
H���o�H�ٺL�����L��H���O�H�޿,M�}H莚�H�޿
聚�H�޿	�t��H�޿	�g��H�5�h
H����H�ٺL��賡�L��H�����H�޿,M�}X�'��H�޿
���H�޿	�
��H�޿	���H�5V}
H����H�ٺL���L��L��H����H�޿,M�}h��H�޿
賙�H�޿	覙�H�޿	虙�H�5�g
H���:�H�ٺL�����L��H����H�޿,M�}p�Y��H�޿
�L��H�޿	�?��H�޿	�2��H�5��	H�����H�ٺL���~��L��H����E�M`1��L�
�
H�
=g
�H����E�Md1��L��
H�
%g
�H���g�A����H�޿,M�}P蘘�H�޿
苘�H�޿	�~��H�޿	�q��H�5�f
H����H�ٺL��E1�躟�L��H�����1��H��L��f
H�
�f
����A�����b�DH�޿
��H�޿	���H�޿	���H�޿	�ԗ�I���H�����J�4�I���i�E9��~@M��t�H�޿,螗�딋5�&nH����1�L�%�
��`������L�%ڋ
H��1�1�L��H��
��H�����1�1�H�ٺ��H������1�H�
�e
���L���ߙ��H�����1�1�L�����H�����1�1�H��1���H������
�і�M��1�H������H�=y�mH���
��H�����H�� ����
��f�H�پ�H*�H�=B�m1��
�^
H����Y��Y�迅�L��觇��H��������H�E�dH+%(��H��h��[A\A]A^A_]úH�
�m�H�=�c
������r���H��1���E��L���
H�
�
��H��1��M���L��i	�H�
!d
�^��H��1�M���L��i	�H�
d
�5�����H�x�g��A�������H�
#�m�H�=�b
�����轜������5�$n�8tJH��b
1�1��x^������������5l$nH���1�1��X^���ދ5T$nH�I�1�1��@^����H���1�1��.^���H�
��m��H�=>b
�/����(��������UH��H��dH�%(H�E�1�H�E�dH+%(u�1���݄�ff.�f���U���H�=�H��H��H�
�mdH�%(H�E�1�訛�H�E�dH+%(uɸ������}��ff.�f���UH��H��H��H��dH�%(H�U�1�H�U�dH+%(u�H��H���$%��/��ff.�@UH�5]b
H�=�	H��H��dH�%(H�E�1��&��fDUH��AUI��ATI���SH��dH�%(H�E�1�脛�H��t{I�|$H���ˆ�1�H��H���5��I�<$謈�H��H�����A��u&H�E�dH+%(uFH��H��[A\A]]�f�I�|$�f��H��H���֔��H�5�a
H�=�	�a���,��ff.��UI��H��H��AWAVAUATSH��8dH�%(H�M�1��E���>I��H�wI��H���+M���"E��L��E���3�1�f��uH������u��H����u��H����u��H����L�M�I��L�u�H��L�U���E1�E1�D�]�D���L�4�H�u��v��u�Ic�M��H��H�>p	L�1�D)�Hc�����K�ƒ�?ty�H��H��H#E�th����H�� �0A� f��uH��A�Ʉ�uA��H���uA��H���uA��H����A��A�D��H��H�E���H�p�H���H�E�dH+%(u6H��8[A\A]A^A_]�f�H�� �0� ���D�E1��j����f��fDUH��H��dH�%(H�E�1�脀�H�5u�H�=�	�a����UH��AWI��AVAUATSH��HH�U�dH�%(H�E�H���H�E�H�E�H���H�E�f�H�]�H�}��]��-�9��bE1�DH�}�E���|D9��;I���H�XL;c��H�E�H;C ��H�CH��H�I��H�D(HËu�H�}���H�}�D��A���{�@�E��	��H�E�H����L���$��H�=�.n�H��^
H��1��ǡ��H�=p.n�
fD�_H�x�:���H��u�H�=�0nH�5D.n���I��H���H���k����Hc}���x�H�}�1�H���<��Ic���x�H�}��H���#��H�}�L�m�膘�L��H�����H�;L�m��j��L��H�����H�{L�m��M��L��H���͐�H�{L�m��0��L��H��谐�H�}��������H�u�L���~�H��H����H���x	H��H�taH�}�H���x	H��H�t=I������@�5�nH�
-nH�]
1���W����fD1�� �����w��f��w��f�H�E����H�E�dH+%(u"H��H[A\A]A^A_]�H�5�\
H�=z	�e���0~�����H�5�\
H�=]	�H���UH��AWAVAUATSH��H��x���L���H��p���M�cdH�%(H�E�1����uM�c1�L��h����	��L��h���H��I����M����I�;��L��X���E1�L������H��`����fDL������H�AL;A r
H������HI)�H��-H�\
1��L�����L���P|�H�5!
H��H��H��h����w�H��h���H���x
H��H���I�D$H�
Ӏ	�tH�
w�	�uH�
d�	H��>	�L��1��t���L����{�H�5�]
H��I��H���7w�I�E��xH��I�E�aH�=W
A�D$uH�=^�	�{�H�5D 
H��I��H����v�I�E��xH��I�E�+H�=iD
A�D$uH�=�	�P{�H�5� 
H��I��H���v�I�E��xH��I�E��H��`���H����~�H���x
H��H���L��I��I�����H��X���L;8��L��������H��H����H��x���I�$L��H��p�������(W�H������H�����y-��L������H�AL;A r
H������HL������I)�H��-1�H��Y
�L���ߜ��L���Gz�H�5
H��H��H��h����u�H��h���H���x
H��H���H��x���I�T$L��H��p�������qV�H������H��t
�y-�K���H�
�c	H�o<	L��1���N����a���f�L������H�
�c	�1�H�6<	L�������8����H���hs��q���H���Xs��P���H���Hs��7���L���8s����L���(s�����L���s����L��`���H�E�dH+%(u;H�ĈL��[A\A]A^A_]�H�5.}H�='	��}�H�5`X
H�=	��}��y�f.���UH��AVI��AUI���ATA��SH��dH�%(H�E�1��+��H����Ic�H���r�1�H��H���ڊ�L���bx�H��H���Š�I��H����x�H��H��tZH���x	H��H�tCH���x	H��H�t#H�E�dH+%(u5H��1�[A\A]A^]�DH����q���fD��q���\������x�f���UH��AUI���ATI��SH��dH�%(H�E�1��@��H����I��$�H���q�1�H��H�����L���B��H���jw�H��H���ʉ�I���H����w�H��H��tZH���x	H��H�tCH���x	H��H�t#H�E�dH+%(u5H��1�[A\A]]��H����p���fD��p���d������w�f.���UH��AWI��AVI��AUI��ATI���SH��dH�%(H�E�1��6��H����L��H���p�1�H��H�����I�~(�|p�H��H���̈�I����`p�H��H��谈�I��$�H���v�H��H��t_H���x	H��H�tHH���x	H��H�t(H�E�dH+%(u:H��1�[A\A]A^A_]��H����o���fD�o���D������v�f.���UH��AUI���ATI��SH��dH�%(H�E�1�� ��H����I��$�XH���wo�1�H��H���ʇ�Ic|$�`o�H��H��谇�I�|$(H�Ng	H��HD��(u�H��H��與�I���H���u�H��H��tXH���x	H��H�tAH���x	H��H�t!H�E�dH+%(u3H��1�[A\A]]�DH���n���fD�n���$��_��zu�f.���UH��AWI��AVI��AUI���ATI��SH��dH�%(H�E�1���H����I��$�H���Mn�1�H��H��蠆�I���X�4n�H��H��脆�L���n�H��H���l��Ic|$�n�H��H���R��Ic|$��m�H��H���8��I���H���It�H��H��tXH���x	H��H�tAH���x	H��H�t!H�E�dH+%(u3H��1�[A\A]A^A_]ÐH���Xm���fD�Km��������*t�f.���UH��AWE1�AVAUI��ATI��SH��dH�%(H�E�H�H��tL�xI�D$E1�H��t
�W_mH)�L�0�腋�H��H����I�|$��l�1�H��H���2��L����l�H��H�����L���l�H��H�����I�|$�l�H��H�����I��H���r�H��H��tXH���x	H��H�tAH���x	H��H�t!H�E�dH+%(u3H��1�[A\A]A^A_]ÐH���l���fD�k��������r�f.���UH��AWAVL�}�I��AUI��H���ATI��L��SH��HdH�%(H�E�1�����F��H���I��$�H���k�1�H��H�����I���X�k�H��H���ԃ�I��$�Wq�H��H��跃�I��$ �:q�H��H��蚃�L���"q�H��H��肃�I���H���q�H��H��tZH���x	H��H�tCH���x	H��H�t#H�E�dH+%(u5H��H1�[A\A]A^A_]�H���j���fD�j�����W��rq�f���UH��AVI��AUI���ATI��SH��dH�%(H�E�1���H����I�|$(H���Uj�1�H��H��訂�L�����H���(p�H��H��舂�I����j�H��H���l��I�|$�j�H��H���R��A�|$ ��i�H��H���7��I���H���Hp�H��H��tWH���x	H��H�t@H���x	H��H�t H�E�dH+%(u2H��1�[A\A]A^]�f�H���Xi���fD�Ki��������*p�f.���UH��AWI��AVI��AUI���ATI��SH��dH�%(H�E�1��f[mI)�蜇�H���I�?H���h�1�H��H���K��I�����h�H��H���/��I�|$��h�H��H�����I�|$ �h�H��H����A�|$*@��@���h�H��H���؀�I�|$-�^n�H��H��辀�I���H����n�H��H��t^H���x	H��H�tGH���x	H��H�t'H�E�dH+%(u9H��1�[A\A]A^A_]��H����g���fD��g���T����n�f.���UH��AUATI���@SH��dH�%(H�E�1��3��H�E�H����H�=�nL�-�	L���|�H��H����H����v����L�m�L���(��1�L��H����H�}о�~�����H�u�H���m�H��H����H���x	H��H�tlH�}�H���x	H��H�tHH�E�dH+%(ucH��[A\A]]�fD�5�nL��1�H��K
�|F����f.��f��f��{f��H�5�K
H�=���q��Qm����H�5�K
H�=���iq�f���UH��AWAVI��AUI���	ATI��SH��HH�ED�} H�u�L�E�H�E�H�EL�M�H�E�dH�%(H�E�1�虄�H���\H�}�H����e�1�H��H���G~�I���X��e�H��H���+~�I�|$�e�H��H���~�Ic|$X�e�H��H���}�H�}��e�H��H����}�H�}��ue�H��H����}�H�}��\e�H��H���}�H�}��Ce�H��H���}�Ic��+e�H��H���{}�I��(H���k�H��H��t[H���x	H��H�tDH���x	H��H�t$H�E�dH+%(u6H��H1�[A\A]A^A_]�@H���d���fD�d�����O��jk�f.���UH�5J
H��SH��H�=�ndH�%(H�E�1��qy�H��t9H��H���s��t*H��1���j�H��H����H���x
H��H���H�=Ln�G��H�=xnH��tH���x	H��H�tKH�=dnH��tH���x	H��H�t��t�H�E�dH+%(u5H�]�1����c���f��c��f��{c��s����aj���ff.����UH��AVI��H�5I
AUATI��SH��dH�%(H�E�1��?H��H
H�=�nHD��Gx�H����H��I���r�����衁�H��H���I�|$�˂�1�H��H���N{�I�|$贂�H��H���4{�I�|$蚂�H��H���{�Ic~X�b�H��H���{�Ic~�b�H��H����z�Ic~�b�H��H����z�L��H����h�H��H��tpH���x	H��H�tTH���x	H��H�tH�E�dH+%(u<H��[A\A]A^]�H�E�dH+%(u H��H��[A\A]A^]��a�D��a���h��W���f�UH��AWI��AVAUATSH��H��xH�EH��x���H�E�H�EH�E�dH�%(H�E�H�FH���I��H�H M��M��H���H��h����hg�H��x���H��H��H��p����b�H��p���H��h���H���x
H��H��mH�U�H���H��H��x����c��H��x����g�L��H��H��H��x����bb�H��x���H���x
H��H��7I�GH�8諀�L��H��I��H���*b�I���x
H��I��I�GH�x�y��L��H��I��H���a�I�E��xH��I�E��I�H��tsH��-�`f�H�u�H��I��H���a�I�$��xH��I�$��I�WI�(H�BH;z sVH)���H�u�H��I��H���|a�I�$��xH��I�$��H�E�dH+%(��H��x[A\A]A^A_]�@I�WH��H��H��x����_�H��x����x���DH���_����L���x_�����L���h_�����L���X_��+���L���H_��]����.f�ff.���UH��AVE1�AUI��ATI��SH��dH�%(H�E�H�FH��tL�p(��}�H��H����I�|$P�^�1�H��H���Mw�I�$H�����^�H��H���-w�L����^�H��H���w�I�D$H�x�^�H��H���v�I�|$�^�H��H����v�I�|$ �s^�H��H����v�I�|$(�Y^�H��H���v�I�|$@�?^�H��H���v�I�|$H�%^�H��H���uv�I�D$H�H�x�^�	H��H���Tv�Ic|$`��]�
H��H���:v�I�|$X��]�H��H��� v�I�|$0�]�H��H���v�I�|$8�]�
H��H����u�I��H���c�H��H��t\H���x	H��H�tEH���x	H��H�t%H�E�dH+%(u7H��1�[A\A]A^]��H���]���fD�\���������c�f.���UH��AWAVAUATI��SH��(D�nH�=DndH�%(H�E�1�L�~(H�5pB
A����q�H����H��I���l���zA�D$����I�D$0H�E���
{�H��H����A�|$�7|�1�H��H���t�A�|$� |�H��H���t�Ic|$�6\�H��H���t�Ic|$�\�H��H���lt�Ic|$�\�H��H���Rt�I�|$ �{�H��H���8t�L���{�H��H��� t�H�}��a�H��H���t�A���n{�H��H����s�Ic|$p�[�	H��H����s�Ic|$t�j[�
H��H���s�L��H����a�H��H����H���x	H��H�tsH���x	H��H�t;H�E�dH+%(u[H��([A\A]A^A_]�DI�D$(E1�H�E��h����H�E�dH+%(u H��(H��[A\A]A^A_]�Z��Z���a��_����f.���UH��AWAVAUI��ATI��SH��H��(dH�%(H�E�1��=�nt:H�E�dH+%(�FH��(H��H��H��[H�=rnA\A]A^A_]���@�GH�=�nH�5��	���f��
��`�M��E��o�I��H����H���^i�����;�E�����A�����u
�CD�{�E���Px�H��H����I�|$�zy�1�H��H���q�Ic|$X�Y�H��H����q�Ic|$�yY�H��H����q�Ic|$�_Y�H��H���q�Ic��GY�H��H���q�Hc}��.Y�H��H���~q�Ic}�Y�H��H���eq��}��\o�H��H���Lq��}��Co�H��H���3q�Ic�$���X�	H��H���q�Ic�$��X�
H��H���p�L��H���_�H��H��tzH���x	H��H�t^H���x	H��H�t&H�E�dH+%(uFH��([A\A]A^A_]��H�E�dH+%(u H��(H��[A\A]A^A_]�W���W����^��w�����f���UH��AUI���ATI��SH��dH�%(H�E�1��`v�H���cI�|$ H���W�1�H��H���
p�I�D$H����W�H��H����o�I�D$H�@H�@@H���X�sW�H��H����o�I�D$H�H����OW�H��H���o�I�|$(�5W�H��H���o�I�|$0�W�H��H���ko�I�|$8�W�H��H���Qo�I�|$@��V�H��H���7o�I�D$H�8��V�H��H���o�I�D$H�x�V�	H��H���n�I�D$HcxX�V�
H��H����n�I�|$H�tV�H��H����n�I�|$P�ZV�H��H���n�I�|$X�@V�
H��H���n�I�D$H�x�"V�H��H���rn�I�D$H�x0�V�H��H���Tn�I�D$H�x8��U�H��H���6n�I�D$H�x@��U�H��H���n�I�D$H�x`�U�H��H���m�I�D$������U�H��H����m�I�D$�����
���^U�H��H���m�I�|$`�DU�H��H���m�I�D$H�xH�&U�H��H���vm�I�D$H�xP�U�H��H���Xm�I�D$Hc����T�H��H���7m�I��H���H[�H��H���SH���x
H��H��(H���x	H��H�t8I�D$�x�t@H�E�dH+%(�H��1�[A\A]]�f.�H���8T�I�D$�x�u�I�� t����r�H��H����I�|$ � T�1�H��H���sl�I�D$H�x�T�H��H���Ul�I�D$�p\H�����u�H��H���1l�I�� H���BZ�H��H��tQH���x	H��H�t:H�������H��H�����H���jS����D�[S�����fD�KS����������*Z�f.���UH��AWAVAUATSH��H�$H��Hfo7>
H����Lc�I��I��E�|$Ic�dH�%(H�E�1�H�nH��)���Dž��extH�H8�k�H����	L��1�H��A���p�H�E��~ �K�|��1���p�J��I��E9�}�H�5�
H�����Tp��Od�H��D���T�H����H�5+�	��n�H��H���	H����1�1��U^�A�Ņ���H�=8
�>p�H��	nH��H�������t���T�H�n	nH�������t�H�=�7
�o�H��H��tk�T�H��taH�=�m1�1�H�����a�H����H��I��t;H�5�7
H��H���R�H�5�7
����I�E��xH��I�EuL���UQ�H�=�nH��tH���x
H��H���H�=�nH��tH���xH��H�u�Q�H����H�=V�mH��[1����V�A���sf.�H�=anL���QR�I�U��xH��I�U�ZH�=<n���^���H�5�6
��e�I��H��t6H��� `��t*L��1��"W�H��H���H���x
H��H���L�5�n1��'L���H�L���6��A�Ņ���H�=�nH�5�6
�Xe�H��H��t�e����������=�ntL������kE��~I��N�d�@I�>I���S�M9�u�H���S�H�E�dH+%(�lH��HD��[A\A]A^A_]��H����H�=��mH��Y1���gU��`�E��~�I��N�d�DI�>I���S�M9�u��{���f.�H�=�nH�5�5
H��n�Rd�H��H��t�d��������XH�=�nH�5r5
H��n�d�H��H��tf��c����j��tTH�unH���H�H�jnH��u5H�5�YH�=���Y�f.��N��$���A������fDH�=�n�H�5�4
��nf��@m�c�H����H��H������]����H����H�d��H�mnH�.nH�=�nH�5�4
�3c�H���4H��H�����{]���H����H�5��H�&nH��nH�=HnH�5y4
��b�H����H��H�����,]����H����H���H��nH��nH�=�nH�54
�b�H���vH��H������\���_H����H���H��nH�YnH�=�nH�5�3
�Fb�H���H��H�����\���H����H�(��H�QnH�nH�=[nH�5�3
�a�H����H��H�����?\����H����H���H�
nH��nH�=nH�5T3
�a�H���YH��H������[���BH����H��H��nH��nH�=�nH�53
�Ya�H����H��H�����[����H����H�K��H�|nH�=nH�=nnH�5�2
�
a�H����H��H�����R[����H����H���H�5nH��nH�=nH�5�2
�`�H���<H��H�����[���%H����H�-��H��nH��nH�=�nH�5T2
�l`�H����H��H�����Z����H����H���H��nH�hnH�=�nH�52
�`�H����H��H�����eZ��tnH����H���H�dnH�-nH�=6nH�5�1
��_�H��t6H��H�����Z�H������tH��n�m���H��n�Q���1���H��n�H��n�F���H��n���H��n���H�kn�)���H�Sn����H�;n�k���H�#n����H�n���H��n�N���H��n����Ѽ����L��H�="�����H�FnH�������H�5FTH�=���T�f.��kI��1�������L����SI��������3P�H�5s/
H�=e��PT�A���`�����x�f���UM��H��AWI��AVAUI��ATSH��H��xH������H������L������I��H��H��H��H�=�mdH�%(H�E�1����A���=.ntLH�E�dH+%(��L������L������L��H��H������H�e�H�=�m[A\A]A^A_]�4��@H�=�mH�5b�mH�process_H�Q�mH�s_eventH�F�m�[]�H��x���H���[H���W���K�@�f�H�����H���D1��*e�H������H����=Q:m�EI����7����H��E1�E1�I��H������L��L��H�8�g�lPH�������*��AYAZ����M��tI�GI�GI�G M����I�I9G��M�g M�����W�H��H���<I�<$�,S�H�5�
H��I��H���H�I���x
H��I��CI�|$���BW�I��H����I�D$H�x��R�H�5�1
L��H��H�������?H�H������H���x
H��H��dI�D$H�x �R�H�5g�	L��H��H�������G�H������H���x
H��H��BI�D$�x*@��@���lF�H�5�-
L��H��H�������G�H������H���x
H��H��I�|$�w(H��-�N�H�5�"	L��H��H�������mG�H������H���x
H��H���L��H�5؉	H���@G�I���x
H��I��|M�t$M����I�|$ H�����?:�G�K�H�5�,
H��I��H����F�I���xH��I�u
L���UE�DI�D$H��t]H�@ H�=15	H��t�=�7m�YH�� H���I�$K�H�5�w	H��I��H���F�I�$��xH��I�$��I�G H������H��H�@PI�GI�G �N�H����^���H��H��Q���H���D��;����5��mH��O1�1��n$��fD��T�H������H�����T�H��H���|H�������6��H���^J�H������H�5�+
I��H���E�I�$��xH��I�$��
H��������H�x�*f�H������H�5�z	I��H���qE�I�$��xH��I�$�;
A�}��C�H�5@�	H��I��H���=E�I�$��xH��I�$��A�}�C�H�5�	H��I��H���	E�I�$��xH��I�$��A�}X�C�H�5�%	H��I��H����D�I�$��xH��I�$�oI�}�6O�H�5�
H��I��H���D�I�$��xH��I�$�+I�}�O�H�5�k	H��I��H���mD�I�$��xH��I�$��I�}0��N�H�5|%	H��I��H���9D�I�$��xH��I�$��I�}h�N�H�5A>	H��I��H���D�I�$��xH��I�$�_I�}�fN�H�5?
H��I��H����C�I�$��xH��I�$�H������H�@0H���������
�������T
��������	��=_�I��H����H������I��8����I�T$H�L��H�5_)
H���DC�I�$��xH��I�$�vI�}8�M�H�5��	H��I��H���C�I�$��xH��I�$�RI�}@�qM�H�5��	H��I��H����B�I�$��xH��I�$�.L�����1��I�U`L���H�H��H��P����M�H�5�(
H��I��H���B�I�$��xH��I�$��
H��`���L��dI��H��H��p����sa��L����F�H�5f(
H��I��H���6B�I�$��xH��I�$��
H������H��H�5`�	�
B�H���x
H��H���
A�u\I����b�H������H�5	(
I��H����A�I�$��xH��I�$�_
H������H�8訰��H���0F�H������H�5��	I��H���A�I�$��xH��I�$�)
H�(
L�
�'
PH�D1	L��'
PL������H�
�'
H��r	H������L������L������H�5�#
L��L���A�I�^_��x
H��I���H������M���A���H�M�`H������tM�`1�L�������\�L������H��H����M����I�8��H��h���E1�L������H�������DH�� H���F�D�H�5�&
H��H��H�������R@�H������H���x
H��H���L���ϲ�H������H���`H�H���x
H��H���H������I��I��L;8���N�H��H���R
I�<$�ZJ�H�5&�	H��H��H�������?�H������H���x
H��H��I�|$�J�H�5��	H��H��H�������?�H������H���x
H��H���A�|$���ZT�H�5�%
H��H��H�������A?�H������H���x
H��H���A�|$@����T�H�5�	H��H��H�������>�H������H���x
H��H��A�|$@������S�H�5
�	H��H��H�������>�H������H���x
H��H���A�|$@�����S�H�5��	H��H��H�������p>�H������H���x
H��H���A�|$������H�H�5al	H��H��H�������,>�H������H���x
H��H��aL���I��H������I�$L��A�����H����H�=V,	H��t+H�@ H��t"�=�.m��H�� H����D�;B�H�5�#
H��H��H�������=�H������H���x
H��H���H������I�T$L��A����{�H����H�=�+	H������H�@ H�������=).m�����H������fDH��h���H������H������H��H�5�6	H��������<�H������H���x
H��H���H������L��H�0� ��H������H�5�6	I��H���<�I�$��xH��I�$��A������RA����;�H�5�"
H��I��H���`<�I�$��xH��I�$�ZH������tr��6Q�H�5�"
H��I��H���!<�I�$��xH��I�$�c	H��"
H��"
H��PH��"
L�
`"
PH������L�b"
H�
n"
���XZA������I�}HH��tI�}P��L������L���\��H����I�pI�����Dk�Ic��LR�H��H���0	I�wpE��H��L��I���觽��H����?�H������H�55	I��H���6;�I���x
H��I��"H������E��H��L��I���H�p`�R���H���?�H������H�5�4	I��H����:�I�$��xH��I�$��H���=�H�����H������1��Q�H�������P����H��x���H������?�H��H���[H���x
H��H��QH�����H���xH��H�u
��8�DH�E�dH+%(��H�e�[A\A]A^A_]�fDH�E�dH+%(��H�
ίmH�eغS�[H�=pCA\A]A^A_]�ZV�f.�I��8�U�I��H����E��8M��@E���K���H������H��������H��H�E1�H��H��H��H������L��I����I�T$J��I��E9�8�H���������@I��0�C�H�53
H��I��H���9�I��������H��I��s���L���7��f���f.�I��(�dC�H�5�
H��I��H����8�I����#���H��I�����L���/7��	���f.�L���7����L���7���L���6��P�L����6���L����6����L����6���L���6��@�L���6���L���6���L���6��d�H����D���@H���h6��l���H���X6���H���H6��(���H���86��^���H���(6����H���6����H���6�����H���5��M���H����5��W���H����5�����H�����@L���5�����5�H�5�1	H��I��H���7�I�$��xH��I�$��A����5�H�5X1	H��I��H����6�I�$���Q���H��I�$�C���L���=5��6����H��p���H�g
�bD���H���H�~���
H����u��H��p����:�H�5�
H��I��H���V6�I�$��xH��I�$��L��p���A����@L���_�L���:�H�5�
H��I��H���6�I�$���=���H��I�$�/���L���f4��"�����JH������6����O���f��0����������L���4��*�H�����H������轧�A�~4I�$H�������H������A�V(�f.����A�N(9�t
�B��J���v�I�t$H������L����H�VH��H)�H������H;F ��褧�H�������x?�H�5�
H��I��H����4�I���x
H��I���I�|$ H��������@L���03��}�L��� 3���L���3����L���3���L����2��K�H����2��e�L����2���L���2����H�������2��'��L���2��H����2����fDL���x2�����L���h2����H���X2�����L���H2��2���H���82���L���(2��w�H���2���H���2����H���1��!�IH)�H�������U���fDIFI+���L����1����L���1��2���L���1��V���D�=�H�5�
H��I��H���3�I�$��x
H��I�$tYI�}P�k=�H�5�
H��I��H����2�I�$������H��I�$����L���41������L��� 1����L���1��H�5Z;H�=s��<���7�H�5B;H�=���<�H�5/;H�=����;�H�5a
H�=����;�H�5A<H�=����;�H�5�
H�=���;��%���H�5
H�=���;�H�5
H�=���;�H�5�
H�=��|;�f.�f���UH��AWAVAUATSL��$���H��H�$L9�u�H��8�dH�%(H�E�1�L������H��A��L��1��H�H����Q���
H��0����lj��6A����H��`���E1�A��1�����A�I��H������pH��
�L���
5�A�Dž���H��`���L��������Ⱦ��H������H������H������1�L��Dž��@H��ؾ���>���|f����A�����L���/O�H��`���L����=���	4�H�E�dH+%(��H��8AD��[A\A]A^A_]Ð����3�A������Ȑ���}�H�������@D��+���Hc�H�������G�H������H9��:����e���f�H��`���L���a=���z3���H�������@D��+���Hc҉�����H��������H������H9��	���D������A����������5�ff.���U1�H��ATSH��dH�%(H�E�1���O��1�f�E���x"H�u����@��I���2�1�I��tH�U�dH+%(uH��[A\]��E�f9�
�����{4�f.����UH��AWAVAUATSL��$���H��H�$L9�u�H������$���L��0���H��H�5�
L��dH�%(H�E�1��H�H���I�H��(���H�����H�����L���r=�Å���L�����1�H������HDž0���HDž8���L��H���HDžP��� H������>���L���FE�A��H��P���A����H����E����H��8���H��u�H��(�����,��u�H������ �L��(���H��L��H��0����Z9�L��H��8����[?����H��(����w,���E��X����� ��$���L��H)�I���w�L9���L��H���HDžP��� E���C���1�A����L����0�H��(�����5�H�E�dH+%(��H���@��[A\A]A^A_]�@�@�����H���Hc�H�>���F�8��>�5�m�H��
H��1����������o���fDA�O�����H���Hc�H�>��H�
�6�5��mA�ؿ1�H�7������
���#���H�
%
��H�
�6��H�
q6�H�
E	�H�

�H�
66fD�5f�mH�N
�1��O
���J���H�
+6��H�
�D	��H�
A6��H�
�
�H�
�
��xE�8��=�5�m�H��
H��1��	�����KE�8�=�5��mH��H�6I���1�����	���J�����0����U1�H��ATSH�� dH�%(H�E�1��K�1��E�7zX�øZ�E�f�E�f�U��x"H�u����<��I���i.�1�I��t!H�U�dH+%(u8H�� [A\]�f��E�9E�t�������@�E�f9E�u�1����0�D��Uf�H��H��dH�%(H�E�1��wH�E�dH+%(u�1����/���UH��SH��H��H�dH�%(H�E�1�H��t
�A�H�CH�;H��t�N*�H�H�E�dH+%(uH�]�1����[/�ff.���UH��AWM��AVAUI��ATI��SH��H��H�EH��X���L��p���H�E�dH�%(H�E�1�H�?H�M�L�E�H�E��]L��1�HDžh���H�u�H�M�H9��pL��P���H�M�H��`����4�L��H�u�H�E���I�M�,I)�L�h���H�E�H9E���1�L��H�E���H�;H�u�H�E�I)�M�tI��H��p���H��`���L�u�I9�IF�H�E��E�H�;H�u�H��x����j;�H��x�����5���f���H��x���L��P����C6�5��m1�L��I��H��31�L������H��X���L��L����'�H�E�dH+%(��H�ĈH��[A\A]A^A_]�f.�H��h�������3�H�H��H��t(�s��'�H��I���=5��u.H�}�H�E��t���1�놋5F�mH��21��4��H���i���L���s5�5!�mH��21�H��1��
�����-���UH��AWAVI��AUATI��SL��H��XH�U�dH�%(H�E�1�H�H�u�H�U�H�E�H�M�L�E�H�E���H��1�H�u�L�m�H�u�H9�r.��f�H�E�H�M�I�H�U�H��H)�H�U�H9M�sSI�~H�U�L���D�H��I���%4��t�L���4�H��H�M�I��PL�E�H��21��5�m1����H�E�ZYH�U�dH+%(��H�e�[A\A]A^A_]��3=�I�FH��H��t'��=�H��I���3��u+H�U�H�E�����H�E�룋5��mH��11����1��L����3�5��mH��11�H��1��w��1��c����{+�f.����UH��ATA��SH��dH�%(H�E�1��6�H��t51�H�M�D��H��H���q:��t�E�H���/��u
�}�����1�H�U�dH+%(u	H��[A\]���*���UH��H��0H�}؉�ЉʈUԈE�dH�%(H�E�1�H�U�H�E�H�Ѻ�H���I*�H�E�H�E�H�U�dH+%(t�*���f.����U�H�5��	H��AWAVI��AUATSH��(dH�%(H�E�1��(����A�FH�5�����L���-�xH��A��Hc��q;�I��H��������A��H�5J��L�<$u,E�DL��B�DtI�TD�B�D�����C�D/�I�ED9�}/I��Hc�A�<_u�A�|_uظ.��C�D/�I�ED9�|�f�Mc�M�A�E�E1�H�E�dH+%(uSH��(L��[A\A]A^A_]�@@��H�U����H��H�U��E��:�9��H�5r����E���	��U���f�I����(�fDUI��H��AWI��AVAUE��ATI��SH��H�M�dH�%(H�E�1�H���M9����E�D�P����x�E�1�M��1�L�5^�A���A�$�B�<3w��Ic�L�>���HcÃ�A�fDI��M9�tD9�u�Hc�M��L��L��H�U�dH+%(�H��H[A\A]A^A_]ÐHc�I�<A���������A��t
A���PA�D$H�
3���A���?A��d���@A��t
A����u�Hc�H���	1�L�L�]�)�D�U�Hc�L�E��(I��L�E�D�U�L�]������DA����Hc��E���A�)����A����Hc�A���A�(�����A���vA�����DHc�L�A�����V�����DE��t3A��tEHc�A�L�m���DA��A��E��A���S���A��tA��?�����u������E�A�����fD�M������u���AI�<1�Hc�H�
��kL�]�)�H��H���D�U�Hc�L�E���G��L�E�D�U��E��L�]�t[H�
L�]�H�E�D�m�A�݋]�L�e�M����Ic�H�U�1�D)�L�Hc��G��A�A��u�D��M��D�U�L�]�L�e�D�m��E�E1��\���@�(�M����f.�1��V���f��u�Hc�H���	1�L�L�]�A�)�D�U�Hc�L�E��G��L�E�D�U�L�]������u�1�H�*
L�E�L�]�)�D�U�Hc���F��D�U�L�]��E��L�E������H��
D�U�H�E�L�]�D�m�D�m�L�e�A��L�ÐD��Ic�H�U�1�D)�H�Hc��vF��A�A��u�I��D�U�D��L�]�L�e�D�m�E1��O����u�Hc�H���	1�L�L�]�)�D�U�Hc�L�E��'F��L�]�D�U�L�E������u�H���	1�L�E�L�]�)�D�U�Hc���E��A�$L�E��L�]�D�U�Hc�����L������$�f.���UH��AWAVAUATSH��dH�%(H�E�1�H����A���)I���S6�I��H����L���&�L�t@L���5�H��H����I��A���tAH��1�D��E1�L��L��)����H��t\H�E�dH+%(uYH��H��[A\A]A^A_]�1�A�D��H��L���R���H��tH���&�H�P� ��H��fDH�����1���#�f.�DUH��AWA��AVAUI��ATI��SH��H��H��dH�%(H�E�1��%�H�;L��H��I���!��1���uI�ED�8�L3I�EH�U�dH+%(uH��[A\A]A^A_]��|"�ff.����UH��ATSH�� dH�%(H�E�1�H��tH���%%�H��w1�H�U�dH+%(�H�� [A\]ÐL�d�A�<$:u�A�|$:u�A�|$hu�f�H�I�T$)E�H9��[A�T$�JЀ�	���J���w���WHc��D�I�T$H9��(A�T$�JЀ�	���J����[�����WHc��D�I�T$H9���A�T$�JЀ�	�o�J����$�����WHc��D�I�T$H9���A�T$�JЀ�	�H�J��������WHc��D�I�T$H9���A�T$�JЀ�	�!�J����������WHc��D�I�T$H9��LA�T$�JЀ�	���J���������WHc��D�I�T$	H9��A�T$	�JЀ�	���J����H�����WHc��D�I�T$
H9���A�T$
�JЀ�	���J���������WHc��D�I�T$H9���A�T$�JЀ�	���J���������WHc��D�I�T$H9��pA�T$�JЀ�	�^�J����������WHc��D�I�T$
H9��9A�T$
�JЀ�	�7�J����l�����WHc��D�I�T$H9��A�T$�JЀ�	��J����5�����WHc��D�I�T$H9���A�T$�JЀ�	���J����������WHc��D�I�T$H9���A�T$�JЀ�	���J���������WHc��D�I�T$H9�saA�T$�JЀ�	���J����������WHc��D�I�T$H9�s.A�D$�PЀ�	�|�P����a�����WH��D�fD�EЀ}����}����}����}����}����}����}����}����}����}����}����}����}����}����}�����
����L9����<.����<$������{Cu�{$uH����fD�H�5�	H������4�H�5�	H�������H�5��	H���������H�5��	H���������H�5��	H��������H�5w�	H��������H�5`�	H���t�����H�5I�	H���X��td�H�57�	H���@��tL�H�5%�	H���(��t4�H�5�	H�����t�H�5�	H������a���H���}����H���m����<:~\��A<9�2���H����C���H������H���:���@�{.u�{.u��������0Hc��D��b����</u��������0Hc��D��q�����0Hc��D������0Hc��D������0Hc��D������0Hc��D��
�����0Hc��D��4�����0Hc��D��[�����0Hc��D������0Hc��D������0Hc��D�������0Hc��D������0Hc��D�������0Hc��D��E�����0Hc��D��h�����0H��D�����������f���UH��AVAUATSH�� dH�%(H�E�1�H��tyI��H�}�H�}���M�l�M9�sPL�����:t��/�}��$����.���{.H�E��CH�P�-H�U�H��H�]�L9�r�L�e�A�$f.�H�E�dH+%(�9H�� [A\A]A^]À�_��~]�A�<w]H�E�H��H�]�H�P�H�U�L9��S����D�{C�~�{$uxH�E�H��H�]��,H��H�E�����A�<v��5ϸmH�� 1�1����L�e�A�$�M���DI9�t{�{�:tuH�E�H��H�]�H�P�_H�U��i�����H�5��	H������uXH�E�H��H�]��@H��H�E��4���@H�PH��H�Uк::f�H�]������{$��������f��H�5/�	H���\��uH�E�H��H�]��*H��H�E������H�5�	H���(��uH�E�H��H�]��&H��H�E�����H�5�	H������uH�E�H��H�]��<H��H�E��\����H�5��	H�����uH�E�H��H�]��>H��H�E��(���L�u�H�]ȹ(H�k�	L��H���1�����tH�]������)H�G�	L��H��������u׹ H�1�	L��H������u��'H��	L��H������u��[H��	L��H�����u��]H��	L��H������g����~H��	L��H���}���H����5c�mH�1�1��O��L�e�����fD��UH��AWAVAUATSH��H�$H��H�EH����H��I��H��H����D��D��I��E��dH�%(H�E�1��AU��H���`H���H�����i��H����I���f{���=��mHDž����/L���!)�H�����H�5��	H��H����������H�����AH�y��0��	��H����
H��H�����(�H���H����E���NH�5*	��$���r��m����H��0�1��H���H�H����H��8�L��0�H��@�H��([L��H�H�H�@(H��`�H����H�H����L��H���l��H�5�z	L���9+�H��H��p��:m��L��p�M���+�(�&�H��H���L���+�H��p��H�߾(�s�A�Ń�����KD�C�{�SL�KL�c =DTiJ�e=JiTD��ƅx��A���I�I�D��5ϳm����y����i���+I������y�H��8���H��`[�%D��H��(H��(~6H�����H��p�I��H���
1��H�������L��H�����L��I��H��H�����0"�L��E1��)�H�����L����D����E��@H��p�H����H��X�H������H���������x�D�+�CtH�SA��D�+�CH�H�S����A����H��X�H9�h���H��p�H��H�s�����MH��X�A���
�FE������x���CȉC�CȉCH�CH�H�CH�C H�H�C H�C(H�H�C(H�C0H�H�C0H�C8H�H�C8f�D�;A���C�E���dH��8�H��H�D�cH��8\H����H������h������fnKH��H�H��tf~����h��fn�������fnCH����foپX�fb�H����H��@�f֝��D�x��!�I��H����
�s8H�xH1�L����AT��L���	�H����L��0��K,�H��H�H����L��H�H�����lk��AXAY����H��0�H��8�H��H��H��H�� %��	�H����H��0�	ȋ�H�L�����L����A�E
fA�}H�{(I��I�E �I��I�}H�{0G�d'HfE�eE��tH��Mc�H��L�A�E,L��E��L)�I�}H����I�H��`�I�u0I�}A�U(A�M@A�EDI�E8�tI�<$��L����1���L��L��L���H�H����ƅV�H��@�H����I�D$H����H�C(H����H����H���[��A�ą��X���A�UH��0�L���,o��H����L��@�1�L��L��H��H����eM�H��p�H������DE��L����D������m��~ H�=N�mE��L��1�H���	����H����D��D���N��H��H����
Hǀ��Gt��H����H����H�H��H��
c��H��X��N�H�E�dH+%(�H�e�D��[A\A]A^A_]�f�H�=�mL���1�H���	�3�H��0�1��H���H�H����H��8�L��0�H��@�H��([L��H�H�H�@(H��`�H����H��ǭm���!���H�=$mL���1�H��!	�
�L��H����f�L���b��H����D��D����O��H��H���H����s��H����
�H�5�	L��A���������H�5��	L�����������H�5��	L��E1��`��A�����DH�=Y~mL���1�H�?�	����0���fDL��H�����c��H����9�����H������fDH��([H�H9�u����@�xluH�H9�����@;u�5f�mH�1�1��R��I��L���'
�H��p���H��p���A��������@����f.�H���7����H��p�E��L����D����H����H���W�H��p��K�HDžp�����A��uX�CD�h�L����I��H���H�s(L��H�����~CH�CH����C H����)����A	�L����E1��Z���f�H��8�H��H�D�cH��8\H����H���w�rb�����Z	fnKH��H�H��tf~����Lb��fn������L	fnCH�C(H����foѿfb�Hc�H�����CH��`�H�K H�H����H)�H����H�K8H����H�C0H����H����H��@�f֕���@H��Hf����H������I��H����H�@HL����L���	H�����H����H�Ǻ�����ATI��1��%�H�H��H��H��P�H����H����H����H��x�H����H��p�H����H��X�H����H��h�A[X���m��~H�={mL��1�H�P�	�	�H����H��H��
a��H������1��A�r%�A����H�������L��b��A����W����H����D��L��h�D����H����H����P��x�P��X���p�P��H�� D�牅�����������H����tH������H����tH������L��0�H��H�H����L���Ic������H��0�H��8���H�H��H��H��H�� ����	�H����H��A��0�	���P�����A�A�E
L��`�fE�U�D0HH����I�E �fA�EI�uE��t��������D�Hc�H����I�M0H����M����H����E�}(I)�A�U,I�uI�H����H��`�A�}@I�uA�EDI�E8�tI�4$��H����1���L��H��L����H���H�H����ƅV�H��@�L��H����I�D$H����H����H�������A�ą�u;A�UH��0�L����f��H����L��@�1�H��L��L��H����-E�L�������H���(�H��H�������H��X�H��h��:�f��5��mD��1�1�H�������f�D�cI�� L�����H����H�s L��H����H����H�CH��������H�����4�Lc�I9�LB�L����H����H��H��X�H����L��h����A��������x�����H�CH�H�CH�CH�H�CH�C H�H�C ���fAn����fDfAn��F�fD��������x��Z����SʉS�SʉSH�SH�H�SH�S H�H�S H�S(H�H�S(H�S0H�H�S0�����c���x�����H�CH�H�CH�CH��H�H�sH���1�H�C 1�H�H��H��H�H�P�P�ʉP��P�ʉP�H9�r���@�1�L��1��H�1��O�f�f��y�H�{HDž �H��8�)��)��twH��X[f��V[ f���H��`[���H��h[H���v5�o�p[)�����[���� ����[��!����H������i��H��I�|$�G�fDH����H��H�H���r[��H�����&�H���\��H����tH�����vH����t,H����t"H�����_f�HDž��)���L���X�A������u�Df��y�H�{HDž �H��8�)��)��twH��X[f��V[ f���H��`[���H��h[H���v5�o�p[)�����[���� ����[��!�����H�����h��H��I�|$�8���fD�1�L��1��H�1��Z���f.���x������fD�5v�mH��
1�1��b��E1����f.�H����P1�W�RH��
D���������&��D��������H�� �W�H�����^HDž���6���@H������]f�HDž��)����#���f�H��H��DX��H��H�fn����@H��H��X��fn���fn����H��H��X��H��H�fn����@H��H��dX��fn���fn���H�����7]H����HDž���o������1�����1��H����5�mE��H�
��1�H�o
�����N��L���H����1��5ϠmI��H���	1����H���������L��5��m1�1�H��H�W	����3�5��mH�	1�1��o����A���������5]�mH�Z	1�1��I������O�E��L����D�����J�E1������UH��AWAVAUATMc�S���H��X�EH�u�L�mL�}(H�U��E�H�E H�M�L�M�H�E�dH�%(H�E�1������_��1Ҿ�1�H��H����H�����H����I����H�>f�P�H�߃�H�H��H�@�f�P>�h�fo��H�!�H��H�@�@fIn�H�fl�H�@0@ ��H��H����H�E��X�H�}�H����H�u�L�5 �L�`H�@ H�@H�0L�p��H����H��fo(�H�@8H�@M���
H�u�I��$�H��H��H�E�I)���
�H��H���H�E���H���+H�@ H�}�H�@L�(L�xL�p�o�H���H��H�M�H��H�@H�@8H�H�H�|
�H��H����H�E��G�H����H�u�K�T=L�pH�@ H�}�H�@H�H�p��
�H����H���H�@H�@8H�H�U�L�H�PH����I��H���'H�����H���6H�
WIlL�pL��H�@ H�@H�H�@r�p
�H���H� �H�@H��H�@8H�L�%�HlH��Hl��s�I��H����H���?�H����H�w�H�
�HlH�@ L��H�@H�H�@0H�P��	�H����H���I��H�}�H�@H�@8H�҃���P(�f�H�@Lc�H�U�L���
�H�U�H��I���H�u�H�xH���k��H����H��H���WH�E��n�H�}�H����H�@ H�@L�(L�xL�p�!	�H���XH���H�@H��H�@8H��6�H�E�H���IH����H����H�E�H�E�H�E���I��H����%���1�L��H���
�H�u��L���x��H�u�L��L���i��1�H�50�mL����L����H�A�H�M���m���mGNUH�}�H��mH�߬mH�A H�AH�H�A$L�q��H���RH���foS�H�@ $H�@8H�H�U�@H�����M�����H�u�H���hA��DH���h�L���`��H�E�dH+%(�$H��XD��[A\A]A^A_]�H�=��	1��
��A�����E1���H�=��	1�������H�=��	1������H�=&�	1�����H�='�	���H�=?�	1���@A������E���DH�=�	1�����H��E1���H������H�=U�	1��Y����H�=��	�D���f�H�=��	�4���f�H�=��	�$���f�H�=\�	A�������������T��H�=��	1���������Uf�H��AWE1�AVI��AUI��ATA��SH��H���H�����dH�%(H�E�1�H�E�HDžp���H�E�)�`���)E�)E���~�L)+H�{A����H�\E9�u�1�A����K�D-M��HD�I��L������H��H����H�E�H�E�L�m�H�PL9�s�H��DlH���Dl�TH�E�H��H�E�L�m�H�PH�}��L9�r9�M��K�D-HD�H��I���i��H��H���QH�E�H�E�L�m�H�PL9�s��H�E�H��H�E�H�]�H�PH�}�A�H9�r7H��H�ID�H��H�����H��H����H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�U���L��`����H��p����Ic�L��h���H�����I�GL9��>DM��K�$HD�H��I�����H��H����H��p���H��`���L��h���H�PL9�s�H���H�H���H�TH��`���H��H��`���L��h���H�P�H��p���L9�rCM��K�$HD�H��I�����H��H����H��p���H��`���L��h���H�PL9�s�H��BlH���Bl�TH��`���H��H��`���L��h���H�P�H��p���L9�rEDM��K�$HD�H��I���r��H��H���LH��p���H��`���L��h���H�PL9�s��H��`���H��H��`���L��h���H�P�H��p���L9�rFfDM��K�$HD�H��I�����H��H���BH��p���H��`���L��h���H�PL9�s��H��`���H��H��`�����H��p����L��h���D)���
B�T?��f�U�H�PL9�rH�M��K�$HD�H��I���j��H��H����H��p���H��`���L��h���H�PL9�s��H��`���H��H��`���L��h���H�P�H��p���L9�rFfDM��K�$HD�H��I������H��H����H��p���H��`���L��h���H�PL9�s��	H��`���H��H��`���L��h���H�P�H��p���L9�r@M��K�$HD�H��I�����H��H����H��p���H��`���L��h���H�PL9�s��H��`���H��H��`���L��h���H�P�H��p���L9�rD@M��K�$HD�H��I���
��H��H���rH��p���H��`���L��h���H�PL9�s�H��H��`���H�XH��`���H������;H��p���L�KHDž@���A�HDž8���H��L��h���H��X���H�E�Dž4���HDž���HDž ���H�����L������L��P����H�� �����
I�FH�� ���H��(���H��H��H�����H��(�����t)H��H���H�����H��(����l�H��(�������
E�F��4���L��H��X���D��)΃����wM�>H��8���M��I)�I������4���A9��

A)�Mc�L9�P���rA�H��H�ID�H��H���j��H��H����H��`���H��p���H��h���H�BH9�s��H��`���L��X���H�PH��`���E��D��A��I���l	E1��@t
A�̀A�H��h���H�BH��p���H9�rD@H��H�ID�H��H������H��H����H��`���H��p���H��h���H�BH9�s�D�$H��`���H�PH��`���E���a���L��X���L��h���A�FI�H9�8�����4���H��p���H��X���H�BH��P����9H��8���H��X���H)�I��L9�P���rCM��K�$ID�H��I���
��H��H���;H��`���H��p���L��h���H�BL9�s��H��`���H�PH��`���f.�E��H��h���H��p���A��D��ȀI��DE�H�BH9�rD@H��H�ID�H��H���z��H��H����
H��`���H��p���H��h���H�BH9�s�D�$H��`���H�PH��`���M���q���I�L��h���H��8���H��p���H��X���H�BH��P���H��X���L9�P���rG�M��K�$ID�H��I������H��H����
H��`���H��p���L��h���H�BL9�s��H��`���H��p���L��h���H�PH��H��`���H��X���H��P���H��H���H��@���H��(���H��@�������H9����H��(���M�t�����L������L��P���H��H��X���A�M9�rD@M��K�$ID�H��I�����H��H����
H��`���H��p���L��h���H�CL9�s��H��`���H��H��`���L��h���H�P�H��p���L9�rFfDM��K�$HD�H��I�����H��H���{H��p���H��`���L��h���H�PL9�s��H��`���H��H��`���H��h���H�PH��p���A�H9�r@H��H�ID�H��H�����H��H����H��p���H��`���H��h���H�PH9�s��H��`���H��H��`���L��h���H��p���L9�rH��M��K�$HD�H��I�����H��H���+H��p���H��`���L��h���L9�s�D)�H�]�A���B�?H�E�H�}�H�PH9�r>�H��H�ID�H��H���:��H��H����
H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A�H9�r9f�H��H�ID�H��H������H��H����
H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A�H9�r9f�H��H�ID�H��H���z��H��H���5
H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A�H9�r9f�H��H�ID�H��H�����H��H����	H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A�H9�r9f�H��H�ID�H��H�����H��H����	H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A�H9�r9f�H��H�ID�H��H���Z��H��H���0	H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A�H9�r9f�H��H�ID�H��H�����H��H����H�E�H�E�H�]�H�PH9�s��H�E�H��H�E�H�]�H�PH�}�A�H9�r5f�H��H�ID�H��H�����H��H��tH�E�H�E�H�]�H�PH9�s��H�E�H������x��H��H����H���D�H���`H��p���L�%
�H��H�@ H�@H�H��`���L�`H�P���H����H���L�����H�@8f��HH�L�����H��H���H����H����H�U�H�@ H��H�@H�H�U�L�`H�P�i��H���KH�I�H�@8f��L��HH��~��H��H����H���J��H���fH�U�H�@ H��H�@H�H�U�L�`H�P��H����H���H�@8f��L��H�H��v��H����1�H��p����DH�}��yDH�}��pDH�E�dH+%(��H�����[A\A]A^A_]�fDI��������E1��@��������I�H��8���H9��3��������_���I�FH��H����P���H��X���L9�P���rFfDM��K�$ID�H��I���*��H��H���PH��`���H��p���L��h���H�BL9�s��H��`���L�`L��`���H��H����n��L��X���L�xE��H��h���H��p���A��D��ȀI��DE�I�D$H9�rDH��H�ID�H��H�����H��H����L��`���H��p���H��h���I�D$H9�s�F�4'H��`���L�`L��`���M���p���H��h���I�D$L��X���H��p���H9�rB�H��H�ID�H��H���
��H��H���$L��`���H��p���H��h���I�D$H9�s�B�'H��`���L�xL��`���H��H����L��L��h���H��p���H�XJ�;L9�rA�M��K�$ID�H��I�����H��H����L��`���H��p���L��h���J�;L9�s�H��H���H��L����H�`���H��`���L��h���H�CH��p���L9�rIf�M��K�$ID�H��I���
��H��H���QH��`���H��p���L��h���H�CL9�s��H��`���H��H��`���H��h���H�PH��p���H9�rCH��H�ID�H��H�����H��H����H��p���H��`���H��h���H�PH9�s��H��`���H��H��`���H��h���H�PH��p���H9�rCH��H�ID�H��H���*��H��H����H��p���H��`���H��h���H�PH9�s��H��`���H��H��`���H��h���H�PH��p���H9�r@H��H�ID�H��H�����H��H���1H��p���H��`���H��h���H�PH9�s��H��`���H�PH��`���H�����L�����fDE��H��h���H��p���A��D���ȀI��DE�H�BH9�rD@H��H�ID�H��H���"��H��H����H��`���H��p���H��h���H�BH9�s�D�<H��`���H�PH��`���M���q���H��p���H��H���L��h���H��X���H�JH�� ����H��P������Mi��I�t2
H������A�H9�P���r_D��X���H��P���H��H�ID�H��H���R��H��H���MH��`���H��p���H��h���H�BH9�s�D��X���H��P���@�4H��`���H�PH��`���D��4���L��8���H��p���L��h���H��X���H�BH��P����W�H��`�����H��`����/�L��`����d���H��`�������H��`����;���H��`������H��`������H��p���L��h���L�KH��X����1�L����H��`�����H�E��9���H�E����H�E����H�E��>���H�E����H�E����H�E��C���H�E����H��`�����H��`������H�=��	1��=���������H�=��	1��%����H��`�����L��X���H��`�����H��`����X�H��`����]�H��`�����H��`������H�E���H��p���H��`������H�=��	1�����h���H�=F�	1�����U���H��`����O�H��`����X�H��`������H��`����Y�H�E��b�D��X���H��`������H��`������L��`�������L��`��������m��DH��`�����H��`��������UH��H�� H�}�dH�%(H�E�1�H��tHH�GH��t?H�8t9�H�=1�m�|������H�E�u0H��mH�xH�@�H���mH�E�dH+%(u2��H��5�m1�1�H���觹�H�ȑmH�@H�����ff.���UH��H��dH�%(H�E�1�H�=��muH�E�dH+%(u�þH�=n�m�	���D��@��UH��AVL�5o�lAUI��ATI��SH��H��H�5V�ldH�%(H�E�1������uNI�FH�8t�5�~mH��1�1�H���	�˸�I�FL�(1�M�fH�U�dH+%(uOH��[A\A]A^]�f�H�5��lH��L�5��l�j���t�H�5��lH���W��¸������u�L�5u�l�r����k��ff.���UH��SH��H��H�5��ldH�%(H�E�1�����H�l�l��u H�@H�H�U�dH+%(uKH�]���@H�5!�lH�������H��l��t�H�5��lH������H�������u�H���l�����f���UH��AWAVI��AUI��ATI��	SL��H��(dH�%(H�E�1����H��tH�xH�5y�	H���;��A�Dž�t4E1�H�E�dH+%(�7H��(D��[A\A]A^A_]�f�L)�L��H�s��r�I��H�����H��1�H������H�5
�	�Y���t41�H������H�5�	L���<���tL������i���f.�I�]1��CM�}H�l��H���H�L�sL��H�{H�H����m�C�f�C1�����A�W1�����fCf�C��H��>��A�GL��H��fCI�}I�M����L��A��������A��������f�UI��H��AWI��H��AV��E1�AUATA��SH��8I���H���dH�%(H�M�1ɉ�L�E�H�E�A�@hH��H�H�}�L�l�E�H�bpf_progI��_�U�fA�GH��D��I��f�Hc�E�L��H)�I�|	1�H�����L���I�����M9�u�H�}�L�E��[	�U�H��t~A���H�E�H�}��t�-�H�}��0��I��H��t-�Hc�L�.q	H�����)�I�<�1�Hc��O���H�E�dH+%(u7H��8��[A\A]A^A_]�D��u�}�uA�x@M�H@u��ĐL�
�O	����f���UH��AWAVAUATSH��(dH�%(H�E�1��?���Of��tQf��u+1�H�U�dH+%(��H��([A\A]A^A_]���5zmH����1����D�H���RA�ą�x������I��H���H=��� D����!��H��H���L�(H���ʁ�E��uE1�L��芏D������:���DD���p�H��I���}H��uxH�u�L�����U�fAn�I��fHn�H�z H�U�fb�f�E����I��H��t��~E�H�U�H�x L��f�@�<��L��H��豃��g���L�������Z���@�5�xmE��1�H�
�mH���Ų��.����5�xmH�
�mH���1��蠲�����������M������L���a�����ff.����UH��AWAVI��AUATSH��H��dH�%(H�E�1��=<xm���Kf��tOf��u)H�E�dH+%(��H��1�[A\A]A^A_]�D�5�wmH�k��1�����DM��HXM��t�D�kL��D���Ձ�H��t�L�8A�Gx��t�1�I���I���XH�4��	���H��tTH�@ fn�fAn�H��fb�ǀ�L���fր�A;_xr��2���H�5�HmH���9������@H��A;_xr������<��ff.����UH��AWE1�AVAUATSH��H��@���H��`���dH�%(H�E�1��yc�E�H�M�t/H�E�dH+%(�IH�ĨD��[A\A]A^A_]���zH��H�����I��H���)H�E�H�M�1�H��H���H�E�H��0���H��8���fDH��H�����LA�Dž��Y�}���N��\������sH��@���H��8\H��0\H�M�H�
�qmH��P���tH��@H��P�����\������.I��H���RH=��F�8���I��$�H�@H��x�����E�l$xE;�$���E;l$|��A��$����A��$�����A��$�����A9����T�H��H�E��xH����fAn�$�H�}�H��0���f~�p���轎�U�fn�p���I��fHn�H�z H��h���fb�fօp����^��H��tI�~�p���H��h���H�x L��H��p���f�@����H��p���H��P����_�L��p������ID��M�^M��E1�H��p���M��L��h���f�I����CL��J�4�I���B��1��H�I�t$H��h���D��A�T$H��x���I��H�I�$�H�U�fA�D$�����S1�����fAD$I��fA�D$��L����H�}�H��L��fEt$H��`������L9�p����M���M��M��A��H��8����xctWL�����H�}�覉E������\������}��*���f.�H�E�E������H��8����xcu�f�A�D$f��S1��
=AM�^I�FI��L��A�NA�A�FI�D$I�F���A�E� fA�F�u��H��H����L� H��P���E1��{�H�}�H��L��H��`������A������f�D�E��5�rm1�H�
�gH�n��蜬�������5�rm�H�
�g1�H����p��\������A������H�=�lfHn�H��f	H��0���H���L�u�H��HD�H��@����8\H��`���)E�H�E�������L����������D�K��E1��8I�ă�t���H��	L�-�LD����5�qm�H�
gI��M��H�E�1�螫�A�$��A������A	�E��E�y��%�������8�A��5oqmH�
�f1�I��H���1��Q���J���E��$��5Bqm1�H�
EfH�v���$��L�����H�}�����\����(�����L�������\���������H������5�pm�1�H�
�eH����ê�\��������[����5�pmH�
�eH���1��蓪�L���k���\�������������L���N��H�}��e��M���A�����L���/�����f.���UI���H�����H��H��dH�%(H�E�1�H�}�HDžx���	�H�H��H��L���E�@H��p���H��p���H���E��E�@�E��{�H�U�dH+%(u������D��UH��AWAVAUI��ATSH��8D�whdH�%(H�E�1�D9��uD9wlt#H�E�dH+%(��H�e�[A\A]A^A_]ÐH��M�exI�]pI��A�������HDž����A����A�M1�H�f�	L�׾L�������
��E��trH������L������E1�I��@D��L��I��H��H������H��������A�D$�D��M��H��L�K�A��H������PH�a��1����XZE9�u�H�������z�����DH�������t{�L������H���!����pH�x L��������L������H����������fDH������L������1�L��L��L��������A�$H��L�A�MH�������M��PH�x�1�����Y^�L�������f.���U�I����H��AWAVAUATA��SH��H����H��H��(dH�%(H�E�1�Dž�����H�H��H��	t/H�E�dH+%(��H��(L��[A\A]A^A_]��L�����D��L���OA�Ņ��+D�����D�����1�L�5�lDž���L��A�M��fDHcL��H��H��I9��:LcHI�QI9��)HcPI��I!݅��'A9��M���D���E��xI��B��
��H�������H��H��������H����	�s��������D�����H�����I��H����H�pH�X1��H��I����H��D���?E��A�ۅ�����McE��xI��J�A��H��H��Hƒ�I����	��H��H��H��t�McFA�FE��x�I��F����I�yNE�����H��H!��"���DM��t�D���E��xI��B��
�������������fDLc�E�I��B��
��B��=���DLc�I��B��
�����L��D��L������L�=�lH�����A�L�-x`��LH�����L��������A���"L��H�����E��L������I����IcF��y_A��I��A��	��L��D��H��H��t�Ic��x�H�����H�����9t��5xjmL��1�1�H�V��a��IcF��x�H�����H�����9t��5@jmL��1�1�H���	A��I���!��A��	�q���L�����������A��A�B���f.��K��8���5�im�H�<�	H��1��ȣ�I����U���@L��������8�u��5�im�H���	H��1�艣�H������]������I�������f.���UH��H��H��dH�%(H�U�H�W��tHc
�l������tHc
�l���h��tHc
�l���4��tHc
�l�����tHc
�l������ tHc
�l������@tHc
�l��yh�€tHc
�l��y@��tHc�l��yH�E�dH+%(���H��H���H)L��fDH��H���H)TH�P�f�H��H���H)TH�P�����H��H���H)TH�P�O����H��H���H)TH�P�����H��H���H)TH�P����H��H���H)TH�P����H��H���H)TH�P�����H��H���H)TH�W�K������f���UH��H��H��dH�%(H�U�H�W��tHc
�l������tHc
�l���h��tHc
�l���4��tHc
�l�����tHc
�l������ tHc
�l������@tHc
�l��yh�€tHc
�l��y@��tHc�l��yH�E�dH+%(���H��H���HL��fDH��H���HTH�P�f�H��H���HTH�P�����H��H���HTH�P�O����H��H���HTH�P�����H��H���HTH�P����H��H���HTH�P����H��H���HTH�P�����H��H���HTH�W�K������f�UH��AWAVAUATSH��H�$H��8dH�%(H�E�1�I��H�=��HDž���Z��H����H���9��H����H��H����L����L�-o�L��L�����H��H����H����L�=����L��L��1��c��H��H��t[�H��1�M��L���v�1�H������uȻH�����w��H�E�dH+%(u$H��8��[A\A]A^A_]�@1���@1����o��ff.�@UH��AWAVAUATSH��H�$H��H�dH�%(H�E�1�H��tTI��1�L����L�=��	L�5C��H��I�L�H��t*L��1�M��L�����L���U�����tщ��
D�����H�U�dH+%(uH��[A\A]A^A_]����ff.�f���UH��AUATSH��dH�%(H�E�1�H�t2H����z�1�H�E�I����z�L��H���$���u0H�U�1�H�H�U�dH+%(��H��[A\A]]�f�H�=��	�$��H��tNL�m�H��1��L�+�H�d�	L��������>H�}Ѐ?/���A������y���L���H�5>.	L�������H�5��L���k����SH�5*�L���T����dH�5�-	L���=����]H�5��	L���&����RH�5�-	L�������GA�<$suA�|$huA�|$L�-;uk��H�5E
	L��������:H�5y-	L�������/H�5I-	L�������)H�5--	L��L�-tk����t-L��H�=��1��H�}��l��1Ҹ�����F���L�-�ukL���!�������H�H�}�L����I�L�H���	1��4���������f.�L�-9uk��1��9��������w���@L�-�tk��L�-�tk�s���L�-utk�g���L�-Itk�[���H�5�L��H�=��1�H��������L�-�sk�/���L�-�sk�#�����L�-@sk����ff.���UH��H��dH�%(H�E�1���w�H�5�+	H���1�����H�U�dH+%(u���F��fDUH��AWAVL�}�AUI��ATE1�SD��H��H��HH�u�H�u�dH�%(H�E�1�D��H���H���}�L��A�ƉU���M�褼�H�u�H�}��蒼�H�u�H�}��耼��E�E��tOD��H���H��A��A����A��A����A��A��A����A��v%��%�A��������A�����A�����H��H�u�L��H��R1�L������$H��A���N��H��X�iYH��t
Ic��D�1�H�U�dH+%(u5H�e�[A\A]A^A_]��A����A��%�E��A�A���z����̿�ff.����U1�H��SH��H��(dH�%(H�E�1���H���H���H�u܉}�H�߉U��M��9��H�u�H�{��'��H�u�H�{�����CH�E�dH+%(uH�]����7�����UH��H��dH�%(H�E�1�H�E�dH+%(u
�H�}�	������@��U��H��ATSH��dH�%(H�E�1��(��H��tKH�H�	H��H��I�ľ��i�����x%H�E�dH+%(u#H��L��[A\]�f.�H���H��E1����n��ff.���UH��AWAVI��AUI��ATS1�H��XdH�%(H�E�1��	f���H�x�-�?��H��u�L��E1��
f�A��H�x�-���H��u�A����E1���tL�e��L��L���S�����E1�L��H�M��L���$��L��A����E��uSD�e�D+e�Mc���E�����-L�����L)�L9������ @�5V\mL��H���1��A��H�U�dH+%(uRH��X[A\A]A^A_]�fD�5\mL��1�1�H�T.���DA�����DL���п��t������fDUH�5�!	H�=>J	H��AWAVAUATSH��8dH�%(H�E�1�H�E�H�E�H�E��E��H���H��H�E�L�m�H�E�L�e�L�5�I	f�H�ٺ
L��L���}��H��~`L�}��
L��L��蔺��u�I�H�5Τ	��H��t�H�U�H��H�5��	1��v���u��
)��YM��M��
D�M�f(�fTחf.�wf.�zf/w�s
f�f.�zt5�H�}�臸�H������E�H�E�dH+%(u'H��8[A\A]A^A_]Ë5zZmH���1�1��f����o��5]ZmH�:�1�1��I������ff.�@��UH��H��dH�%(H�E�1�1H�� ��H	�H�E�dH+%(u�H��������UH��SH��8��lmdH�%(H�E�1��=�lmt#H�E�dH+%(��H�]���f.�H�]�H�u���lmH������H�5V	H�����H��t}�}�v_1ɸH���H�����…�@��@�u@��t<��f����f���H*��H*��Y�f���H*��^��+lm�S���fD�;����lm�;���fDf��,�����f.���UH�5U�H��ATSH��H��L�'dH�%(H�E�1�L������uH��O�C�CH�C(H�5F�	L���g���u�C�CH�E�dH+%(u	H��[A\]��n��ff.���UH��H��dH�%(H�E�1���'��tH�E�dH+%(u"ɸ�fDH�E�dH+%(u��[�����fD��U1�H��AWAVAUATI��SH��H���
�jmdH�%(H�E�1�1��E�f�E�f�U��E���tr�,H���ž�H��u�$H��賾�H�����5xWmH�ٿ1�H���A��X��H�E�dH+%(� H�e�D��[A\A]A^A_]��H�5l�H�=mjm訹�A�Dž���3jm�\���fDH�M�E1��H��H�=2jm�]��A�Dž��X���Lcu��U�D)��E����u��E��M���h����u���d�����`�����p���9�tHcE�;E�����E�H�E�H��x���J�3Hc�L�5
kkH��X���L��P���E1�M��H��H��H���H�=�	I���I�<$I��A��H���[L��H��耵��u�Mc�H��jk�H��X���I��L��P���J�t(L�m�L�����H��x����ι�L��I���ù��h����U�H����p���+U�)�d����D��`���)��A�A�Mc�L���wH��I�$H��h����SL���k��H��x���D�e�H��p����T��H��H��p���H��h���H��HcE�I��H�P�E�D)�L��x���PHcE�AUH��H�VL��P�E�)�H���	PIc�D�M�H�1�SE)�����H��@���f.��5�TmH���	�1��׎��z���f�L�m�H��H���L��L��H��X���L��P����'�����f�9�h���tH�E��E�+H��x�������H�E�H�Y�	�H��x���H��1��#���E�Lcu��U���p����E�D)�h����E���`����E���d������A�������0����U�H��SH��`���H��H��dH�%(H�E�1��H��!���HDžp���f�E�H�����HDžx���H�E�������PH������1ҿ*E1�A����������H��1��A�����ǃ��uEH�E�dH+%(uGH�]�H����D1����H�H��t�PH�� H	�h����f��[��H���������:��f.���UH��H��dH�%(H�E�1�H�E�dH+%(uɸ�����f.���UH��H��dH�%(H�E�1��=Ofm�GfmtH�U�dH+%(uG��@����H��tH�5�~	H�������u�fm�fm�fD��em���j��f.���UH��SH��H��dH�%(H�E�1����tH�{��H�U�dH+%(uH�]��������UH��AVAUI��ATI��SH��H��dH�%(H�E�1�H�u.��Wt)��H�/*�tH�5�E	L�������f�H�5�9	L���q���t%1�H�U�dH+%(��H��[A\A]A^]�D�5�nmHc�SH�{M�9�|%��ul�#� �S蚬�H��H��teH�CHcHi��L��H�L�/H��L�w�H�G��QF��l���f�L�k�Z�����Hc�Hi���ݱ���:���D��UH��AWAVAUATSH��H�$H��8f�E1�dH�%(H�E�1�L����I��H��L��)���)������H�5�D	L�����t.H�E�dH+%(��H��8D��[A\A]A^A_]�fDH����H����L���^A�Ņ�u`H����H��tT������~]E1�E1��"D����A��I��D9�~:H����H����L��H��L�H�B������t�A��H�����w���D���f���H�������X�[���(���聰���UH��AWAVAUATI��SH��H��L�ndH�%(H�E�1��}:����1���u%H�U�dH+%(��H��[A\A]A^A_]�L���N��L�pL�����H�S1�L��H���RH��L�|(L���ڰ�H�CA�EH��ty�H����t�I�T$fA�EI�}(L��I�$fE�}H)�fHn�I�D$A�MfHnʺI�E fl�AE�C�H�KH�SL��H�;�
����������@�%��R��f���UH��SH��8H���XdH�%(H�E�1�H�}��zH�u�H��(H�U���	H�E�H��t5H��H�U�H�5z����ET��H�}؉�身�H�E�dH+%(u&��H�]��Ë5�Mm������H�L�觇���谮���UH��H��dH�%(H�E�H���@uH��H�� f���H�‰�H��0f���H�G8H�E�dH+%(u���W�����UH��H��H��dH�%(H�U�H�W8H��t!��������H�� H��0H	�H	�H�H�E�dH+%(u�����ff.�@��UH�5&S	H��SH��H��dH�%(H�E�1�腼��H���	��tH�5�R	H���i���H���	HE�H�U�dH+%(uH�]����r��f���UH�5bO	H��SH��H��dH�%(H�E�1����¸��tH�5+O	H���������H�U�dH+%(uH�]����	��f���UH��AWAVAUATSH��8H�}�H�u�dH�%(H�E�1�H��u'H�U�dH+%(��H��8[A\A]A^A_]�DL�e�H��I��I��fIn�E1�fl�)E�L��I��I�Lj�w��L9�u�������"H��H�M�H��H�L�<�E1�A�}uh���1�L���&�H��H����A�FI�~0H�� H	C蛞H���H��茞I�>H�����H�� H�E�H�]�L�#H�CH�L����I��H��u�I�ňM9��n���H�}�L�����1�����H�}�H�L9�t@�C,�H��H�L9�u������fD1�L���^�H��t�H�U�I�ňH�E�L� H�PH�M9�������DH�u�H�}�H��谖��\����&��fD��UH��AWAVAUATI��SH��H��dH�%(H�E�1�������u5���A+�$�H�U�dH+%(��H��[A\A]A^A_]�DH�������L��L�=�u	L��L���?��H��tH�5��	L���+��H��tZM��$L��L�����H��tH�5]�	L����H��tCL�=��L��L�����L��L��I���ڮ�M��tH���/���������3���f�H�����������DL���P���@�������ީ�f.�@��UH��SHc�H��dH�%(H�E�1����WH����H�Z�lH؄�uH�U�dH+%(uH�]���fDH�ѭlH����g�����UH��SH��H�=��H��dH�%(H�E�1���H��H��t5H�5�	�����tH�{���H�U�dH+%(u!H�]���DH�=
�	��H��H��u����ݨ�ff.�f���UH��AUATSH��dH�%(H�E�1���{��I��L�-_�l�J��Hc�H��Iń�����ur�=[m��M��t8H�5�	L�������I�UD���kL��1��dH�=][m����H�Q[m�H�U�dH+%(��H��[A\A]]�f�I�E��u�M��H�`��dLD�H��ZmH��1�H��L�����H����L�-)�lIŅ�u��;���DD�
��kM��L��1�H�z��dH�=�Zm�A���T���@M�������|ZmL�%Ԃ����g�����UH��H��dH�%(H�E�1�H�E�dH+%(uɾ����&��fD��UH�w�H��H��dH�%(H�E�H�� H��HDƒtH�E�dH+%(u,�1��f�H�U�dH+%(u�H�5�q	H�����謦�ff.����UH��AUATSH��H��H�� dH�%(H�E�1�H�ҁH��HD��{t"E1�H�E�dH+%(unH��D��[A\A]]�f�L�-Wq	L���Q�A�Ą�t�H��H��t�H�5�	H��迪�H��u�H�5^�H��諪�H��u�L��H��蛪�H��A����ݥ�ff.�f���UI��H��L��	H��H��dH�%(H�E�H�GH��H�� ��	w��H�q"kL��H�o	M��LD�H��t:H�� H�πH��HD�H�E�dH+%(u:�H�9&	L��1�����@H�E�dH+%(u�L��H��fL��1�����������UH��AUATSH��dH�%(H�E�1��nXm��t&H�E�dH+%(��H��[A\A]]��H��I���e��t�H���9�H��H��t�H�=�?	�e�H�=1	I���V�M��t	�KA9MtHH��t��S9Pu�A�D$
�y����5MCmH�Z�1�1��9}���Wm�T���f.�A�D$�>��������ff.�f���UH��AUI��ATI��SH��H��dH�%(H�E�1����t�C8��uDH�� H��t�:it#H�E�dH+%(uUH��1�[A\A]]�@�zbuڀzsu�@��t�H�E�dH+%(uH��L��L��1�[H��A\A]]����W���UH��AVAUATS1�H��dH�%(H�E�1��oH��tMI��L�����L�5��	���H���ùM��P�M��L��1��V��1�L�����ZY��t�H�E�dH+%(uH�e��[A\A]A^]�賢�UH��AWAVAUATSH��HdH�%(H�E�1�H���E1�@������D��L������������D����H���	L��1�A�ؾD��E������H������H������L�������3H������1�H������H������H�5��	�`��H������A����A����D��������D������D���A���q��H���������D�8��fD�p�H�.���9��6���1�H�U�dH+%(��H��H[A\A]A^A_]��E1�@�lj�����I��������L������D��@�������	@�������L��1�H���	A��A������H������H������L���~���8H������1�H������H������H�5��	�5��H������A��薝�A������������D��������f������f�������?��I��H����������I�}D�8f�P������A�FA�E�pA�FA�uHc�H��蛚�H����IcV��L�4�I�E辊��9���������5?mA��D��1�H�#�1���x�����f���f.�D������E���J����5�>mH���	1�1��x����D��������1�H���}��������5�>mH�z�	1�L���|x���腟�D��UH��AWAVAUI��ATSH��H���dH�%(H�E�1���~-�5=>mH���1��+x�L���C���^��I��H���4�C���H��Rm貮�I��H����s����E1��fDI��D9s��H���L��H�
S�J��D�@1�APE��AP�Ը�L��L���Y��ZYA�Dž�t��C��~E1�fDH�J�<�I���c�D9k�H���U�H���*��L���"��H�E�dH+%(u]H�e�D��[A\A]A^A_]ÐI�UI9�t-H�3@����ɍAI���H�H��H���H�I9�u��CE1��A��������UH��AWAVAUI��ATSH��dH�%(H�E�H�GPH��h����X���D��E���2���<��I��H���1��@��A9�tpL���������t�A�A��1ۅ�~DI�H�<�H���3�A9_�L���%�L����H�E�dH+%(��H�ĈD��[A\A]A^A_]�f�A��H��h���L�=wPm�@M��t&H�5�nL��觫��u���k�fD1���@�����k�O��I��H���L��苕�H��X���H��H����L��x���H�5�R	L�����I��H���H��t���H��s���Džd����H��h���H�]�D��`���I��f��H�5ܫH��茝�E1�1�1�L��H���j�����H��h���L��H�5߆	L���9����@�5�:m1�L��1�H����t�H��菟�H�0OmD��s�����t���H����HcPH�0����H��H���f�H��H9��sL�8M��t�A;u�E:Gu�A�T$IcGI�<$H���BA�D$H�A�WH�4��p��H���=Džd���IcWL�<�I�$L��H�5jQ	1��p��I��H������A�D$D��`�������L�=QNmM���=A�W1ۅ�~fDI�H�<�H���A9_�L���L���Z���d�����tJD��d���M��tEA�D$1ۅ�~!f�I�$H�<�H���B�A9\$�L���3�L������L�%�MmH��X��������fD�59m1�L��1�H�D���r�H���ם���f�IcT$I�$��~3H�4��DH��H9�tH�H��t�;
u�D:B�����H��H9�u�5�8mH���1�1��r����DH���h��������d������?���D��d�������5W8m1�1�A�����H���=r�����A�D$��t%L�=�LmDžd����M���e���A������58mH�%�1�1���q�L�=�LmDžd�����M���*���A�D$A����k����5�7mH���	1�1�L��h���D��`����q�H��h����z��L�=+LmDžd����M������A�D$A�������{��Džd����1�H��X������A���.������UH��AWAVAUATSH��H�dH�%(H�E�1�H9�teI��I��L�5!�	�L���I9�t=I�0H��t1M��t,H��E�$L��A�D$E�D$A�L$P1��̖�XZL��H�I9�u�H�E�dH+%(uH�e�[A\A]A^A_]�蜗�ff.����UH��AUATSH��H�dH�%(H�E�1�H9�t3I���H����G�H�L9�tL��L���I9�u�H�I9�u�H�E�dH+%(uH��[A\A]]����fD��UH��H��dH�%(H�E�H���H���H��tBI��D�HH�VXD�H��t@R�L��1�AQAPRL�IH�����L�H�
Ӂ	�ְ�H�� H�E�dH+%(u)�ÐH��H�
��	L��1�R�H�����螰�XZ���e��D��UH��H��H�O0dH�%(H�E�1��u[�G8��t,H�E�dH+%(ukɺ �H�=æ���fDH�E�dH+%(u?ɺ�H�=-�	���f�H�E�dH+%(uɺ�H�=��	�ʬ�赕�D��UH��H��H��dH�%(H�E�����������)�H�5�NkH�L��H����pH���H�@H;psH�x tL�L��J�D(L�HM��u*f�H�E�dH+%(�
H�2H�BH�
l�	1���L�PM��t�H���H��t;�z u5H�IH;q���H�y ����H�1L�H�t1(H�L��
�1�H�H)�x>f��H*�M��xpf���I*�M��xBf���I*��^��^��Y�o�F���@H����f�H��H	��H*��X��DL��A��f��H��L	��H*��X��@L��A��f��H��L	��H*��X��z������@��UH��AWI��AVI��AUM��ATM��SH��H��(H�U�H�7H�M�dH�%(H�E�1��ݧ�I���H���H���.H�SXD�HD�M���1RH�
�~	�1�AQAPRM�OH�����M�L�}�L��裭�H�s0L��H�� 賔�M�>M9����I���H���H��t}I9��ttL��L���9��I���H���H��t;H�SX�R�HQ�H�
&~	PRH�E�H�����H�}�L�HL�1����H�� H�{0H�M��1�H����L��L��H��A��M�?M9��X���H�E�dH+%(�6H�s0H�eؿ
[A\A]A^A_]���f�H��H�
�}	�1�RL�}�H�����L���z��H�s0L��莓�M�>Y^M9�t�@I���H���H��tqI;��thL��L�����I���H���H��t/H��D�HD�1��sXH�}��H�����H�
}	��XZH�{0H�M��1�H���謐�L��L��H��A��M�?M9��d�������H�s0H�}��˒�M�>M9�����H�}������/����Z��f.���U�;H��SH�����H��H���dH�%(H�E�1��H���Dm��t����H�U�dH+%(uPH�]���H���@J�H��@��������H��t�H�5\��������H�߉NDm�=�CDm�謐�f.�f���UH��H��dH�%(H�E�1���w��H��MkH��H�8H�U�dH+%(u���Y��f���UH��ATI��H�=k	SH��MkH��dH�%(H�E�1���H�{H��H��t+L���Ӟ��u�CH�U�dH+%(uH��[A\]�@������ԏ�@��UH��AVAUATSH��dH�%(H�E�1��?%uhL�-IkL�w1�M������I����At<I�<$L���H���u�H��A�DH�U�dH+%(u"H��[A\A]A^]��������ָ�����5��D��UH��H��dH�%(H�E�1���w��H��#��H�U�dH+%(u!�Ë5�-m��H��z	1�1���g������ώ�f.�D��UH��AUATI��SH��H�}�H��XdH�%(H�E�1���@�V������H�GenuineIH9E�t&1�H�U�dH+%(�dH��X[A\A]]�fDH�neIntel,H9E�u�H�=�����H�=�v	I������H�H9�t�M��thH����E�ED�H1�1��fD�JH�A9�D�A9�D�H9�u�@��tR����L���D$�S����A�$�A����H��t;�p�1�f�9rH�D�H9�u�����L���B0����DH�H9����H�H9�u�����A�u��9rH�D�H9�u�������Q���D�5,mH��1�1���e�A�$����������UH��AUATSH��H��H�dH�%(H�E�1�ƅ_���H��u#H�E�dH+%(ukH�Ę[A\A]]�fDL���H��H��A�L��_���L������A�ą�~���_���H��`�����L���G�����x��U�D9��f�����<��f.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u������ff.���UH��ATI��SH��H��dH�%(H�E�1�H��tGH��H�u�1��I��H�U�:u4H����CSI��$�1�H�U�dH+%(uH��[A\]�1��̸�������p����UH��H��H��dH�%(H�E�H�GxH�8H9�t8H�Rh�R��H�?H9�t 9Wu�H�E�dH+%(u"��&�fDH�E�dH+%(uɸ�����D��UH��H��H��dH�%(H�E�H�GxH�8H9�t8H�Rh�R��H�?H9�t 9Wu�H�E�dH+%(u"��6�fDH�E�dH+%(uɸ����u��D��UH��ATI��SH��dH�%(H�E�1������~(1�I��$�H�[H��H�<���A9�$��I��$���H�E�dH+%(uH��L��[A\]�����ff.����UH��SH��H��H�WhdH�%(H�E�1�H�H9�tU�R�H�H9�tH9Pu�H��0H��t7�r���H��u8H���H�E�dH+%(u3H�]�H����f�����f�H��H��H�����:��f.�UH��AWM��AVL������A��AUI��ATM��SH��8H������H�
�L	dH�%(H�E�1��g�����tHDž����1�L������L��D��H�
��L���9�������H������H��H������L��H�������?���I!�H��t'�u{1����u��H��u�L��H��H��?w]���H������1���Hc�H��tJH�U�dH+%(��H��8[A\A]A^A_]Ð���������b�����c���L���H������ƅ����E1�E1�E1�L�������sfD��������uIc��H�)>	1�H)�L��Y���A�Ic��D��1�H)�H�K�	L�E���4���AŸA��H��A��A����u���t��t<�������ՐIc��D��1�H)�H��K	L����A�1��f.�Ic��D��1�H)�H��r	L�豨��A�1��{����E���h�����^���f.�E���G���H������M��1�1��5�%mL��H����_����L���荆�ff.�f�UH�9�H��ATI��SH�M�H��H�53r	H��dH�%(H�E�1�蹧����tT�E���I�$�5%m1�I��H�r	��_�H�E�dH+%(��H��H��[A\]Ð�E�t�H�5�q	L��芓��H��tmH�H9�teA�L$�fDH�H9�tP9Ju�H�r1ɺ@�H��yH�H��H��H��HH�H�H���u߃����Hc��=���D��.����Y��f���UH��AWA��AVI���AUI��H�m�ATM��SL��H��`H�M�H�
dH�%(H�E�1�A�0A��M�	�5�#m��]�A���Y^��A���D9��SI���Mc�I���K�RH��H�H��ua��9I�U1�H���������H�9��z��L�]�Hc�)�H�I��I�T��
H��H9��SH�8t��G��@L�M���4L�_M�UL�I�I9��dA�M9���L)�H��I9�r}L�}�L��L�U�L�E�K�4H�M�L�M�L�]�H�E��:��L�M�H�M���L�E�L�U�uAL�]�L��H�U�L��L�E�L)�I�<H�M�H��L�U���L�E�H�M���L�U�L�M���A��I9��H�u�I)�H��L��L��}�E���^H�L��tI�$IMH�M�$H���5?"mH���1�Q�H�
%� \�X1�ZH�U�dH+%(��H�e�[A\A]A^A_]�f.�I���I�MAƆ�vOI�vxI�~hH�M��V���H�M��H��tH�H�B�H=�HC�H9�sI���H��H9�rD1�I���A���D9��������ҸD�A9�|D�A9�}�Hc���U��M���H��H����HcU�I���H�RH���J|�M�I���H��A����F����M�MI�$M����1�I�uI��M�$H�L��m	L9������IMH�M�$�z����M9���I9��� �A������H�E�H��L��L�U�L�E�J�4H�M�L�M��ޘ�L�M�H�M���L�E�L�U���A�������L�}�L��L��L�U�H�M�L��L�E��r{�L�E�L�U�H�M�K�4J�<H)�H��L)�I��L��L��G{����f�I!��"����H��H�U�M�}H�M����H��t8I���H�U�H�M�H�H�I���L��H)�H�H�FI���L��{����5�mA��1�1�H�
�H��l	�Y���f���荀�ff.�f�UH��AWL�=4�AVL������AUATSH��H���dH�%(H�E�1�Dž����=���H����L��A��1��ԡ��L��D��H��A��L�����1�H�.l	胬����tFDž���1�L�����D��H��H�
�C	H�l	�R������Dž����D�������u�1�L�����L��D��H��k	H����������Dž�����������gL�=�z	1�D��H��L�����L��H��k	L�������ë��L�����������5!mH�M��1�H��k	�L��0����W�1��L���H�L�� ���L���Q��1�L��L���T��tX1�L���v��D����|�H�E�dH+%(�*H���H��[A\A]A^A_]�fD��������#�������DE1��L��L��HDž8���H��������u�H��8����y����1�L��H��j	D��H��蹪���������Mc�H��j	1�L)�K�<.�ß������fD1�L�����D��H��H�
�A	H�Kj	�f�������Dž����_���fD��������������ƒ����tD��Eʉ��t7���Eʉ��t%������t������y��@Ic��H��i	1�H)�L����A����@��������������ƒ����t+��Eʉ��t���Eʉ��t��tP���Ic��H�[i	1�H)�L�荞��A��f���D����\���@����;����H�����t���t��y���롃��u���|�ff.����Uf�H��AWAVAUATSH��(H���dH�%(H�E�H�Gh)����HDž0���)� ���H������H9���9L��@���1�I��I�ԹL��L������H�L���V��1�H�5P�L���U���-HDž����L���j��1��L���H�L�����1�H�5fh	L�������HDž���L���)��1��L���H�L���Ԝ�1�H�5�g	L���ӆ��+HDž���L�����H������H�5�g	����L��H����1��H�L���y��1�H�5lg	L���x����HDž���L��荜�1������������H������1�L��H��^H�5�g	�$�����tHDž@���H������1�L��H�R�H�5lg	�����t
Dž���H���I�OhH��([H�H9���I�H�H9��9Hu�L��0M����L��H�������}�H������I�ŋJ0���%H���H�8H����H�����������t����BH�=��1���NH���1�H��([H�zH���I�Ę��u�����H������ADŽ$p�����H����vI�T$���H�����I�L$�I��$x��������I�T$�IcWpI�t$�H�����I�T$�A���I�D$�H�����H������I�L$�I�D$�H����I�t$�I�D$Љ�I�D$؋���I�T$�I�D$�H�����I�D$�H��@���I�D$�M�l$�M��t.M����L��L���{�H��H����L��L��I���ft�Hc����I�$1�H�U�dH+%(��H��([A\A]A^A_]�@H������E1�L��L��HDžH����������C���H��H���H������;���H������E1�L��L��HDžH����諈���������H��H���H��������H������E1�L��L��HDžH�����k������'���H��H���H���������H������E1�L��L��HDžH�����+����������H��H���H���������������������H����H��([���f.�E1�E1�����D1��l���f�Dž��1��<����H�XH��H��H��L��>���f�L��1��2�������C�����v����UH��AWAVAUI��ATI��SH��H���L�h�����dH�%(H�E�1�H�FL��(���H�� �����F��A�|$SH�I�]x�����A���H9��"A�wH��E1��	�H�H9�tQ9pu�M���zH��`9�H�@ ƀ�ƀ�A�D$RH9��v;q�EI��H��H�H9�u�@��tA�|$R��
A�|$U��
A��$��
1�H9�t@�B;H����H9�u��^A�|$R��A�|$U�fM����耟��A�Dž���H��(�����1�L��@���H�
�p	H��a	���M�N����H��(���L��a	D��H�
b	H�"b	����������u6M�NH��(���L�)a	H�
�a	H�$a	D�������������D����r�D�����H�E�dH+%(�8
H���D��[A\A]A^A_]��A�|$S��A�|$U��A�|$RA�L$p������A�|$S�3L��@���1��L��L��0���L������H�L��處�1�H�5��L�����L��踕�A�|$R��M����A�Up��u+H�� ����p��uI�|$�(A�F8�
@E1������5�mH���1�1��L�A��������I��@������������5�/m����������]1Ҹ��A�|$l�A�D$p�������1��A�D$l���fDA�|$U������
5/m��A�Nx����H�����E1��L��H��(���HDžH���臃���������H��H���L��H��(����i��A�|$R�����H��(���I#FtPH�� ����n��uA�|$Y�A�|$X�ƅ(���A�F8 u!�+����t�<-����tA�D$e�ƅ(���H��L�����H�� ����^n����A�|$R�+���1�I�|$tA�v8@������H���\�I��H���qH��H����(���tAƇ�H�� ����m�����L���T��������-m��H��H���I#T$PH��H���H��H��Hҁ�H��H9�r
H�P�H�������H��5Tm1�1�H�E��@J�����56mH��1�1��"J����DH��(���1�H�]	L���`����}���H��(���H���|�I��$�A�L$pI��H�����=�,m������������@1��A�D$p��A����I��I��$�H���H��(���H����H�I��H9���1�E1�@���H��tI�O�H9�LC�H9�HB�H�H9�u�A�D$p���y������=Q,mH�N�uA�|$l�u�1��A�D$l�G�A��1�H	�H��I��H��txH��H�� �ZH�� ��H��H��0uH����H��H��8u��H��H��H��<u��H��H��H��>u��H��H��H��?)¸����H��‰�L��A�T$p���L������2���A�������5PmH�e�1�1��<H�M�NI��M�N���@���?A��$��`E1��u���D�,+mL�Dž��;����������&�W�H�F��H	�1�H��I��H��tvH��H�� �!H�� ��H��H��0uH����H��H��8u��H��H��H��<u��H��H��H��>u��H��H��H��?)����H����L��A�L$p�I
mI9���H������H��H�E[	�ƿ1��G�M�������I��$�I��H9��n���L��H�=Ё1��C�X���L������L���r�����D��)mL����mI9���I��L���ƿH��1�L������F�L�����M�������I��L9����L��L��H�=�1��mB����M�NH��(���H��Y	L��Y	H�
%Y	D����D��������2k��������t���A���<���@�@1��A�D$p���|���E1������A��H��I��I��$�L���s�������H�=�1���A���I�<$����I�|$�����A�|$,�����I�|$����������#����(��������I�|$���,'���¸����A�D$XA�Ep���A�|$l��>����1��A�D$l�+���1Ҹ��A�|$l�A�D$p���K����1��A�D$l�8���A�D$p��u]������=�'m��E1�1�H���������5�
mH�^~1�1��D�����/�?�����/�?����5x
mE1�1ɿH��1�L������UD�L�����M������E1�����A��1�E1��?H������^�����H��~1�1��D��s���H��H�3��1�1��C��Y����5�	mH�}1�1���C��>����5�	mH�;}1�1���C��#���I�<$�a���I�|$�U���A�|$,uI�|$�A�����K����A������j�H��H��}��1�1��[C�����H����T�I��H��t��H;H�Ǿƀ��ٽ�L���̽�L��追�L��袾�A�D$XA�Ep�w���ff.�@��UH��SH��H��dH�%(H�E�1��=jmt(H�YmH�CH�E�dH+%(u#H�]�������4mH�%m���i�fD��UH��ATI��H�=݌SH��dH�%(H�E�1��#���H����H�5J�H�=hV	H���o���������H����H�-��H�
6�H�XhfHn�fHn�H�
q�H�XXfl�H�r��H�5���@TfHn�fHn�H�P��fl�H�
���fHn�@fHn�H����H�i��fl�fHn�@ fHn�fl�@0fHn���k@@H�U�dH+%(u4H��[A\]���|���A�$1����A�$�1���'h����UH��H��dH�%(H�E�1�H�E�dH+%(uɸ0���g�f.���UH��H��dH�%(H�E�1�H�E�dH+%(u��p����g�ff.���UH��ATI��SH��H��dH�%(H�E�1�H��tGH��H�u�1���H�U�:u4H����CSI��$�1�H�U�dH+%(uH��[A\]�1��̸������� g���UH��AWM��AVI���AUM��ATI��H�8xSHc�H��0H�M��5�mH�
�dH�%(H�E�1�A�0M�	A���?�A���Y^9���I���H�[H�<ǀuSI�t$1�H��H���������H�9����H�]�Lc�)�L�J��H�T���H��H9���H�8t��GI�EL�xWI�ID$I�EM�H���5mH��wH�
'�P�1��>�X1�ZH�U�dH+%(��H�e�[A\A]A^A_]�@��ҸD�9�|
��9�}�Hc���U��M��_u�M�HcU�H��H��tzI���H�R�M�H���_�M�I���H��A�������I�T$I�I��I!�H��t-M�I�EL�ZQ	L9�����ID$I�EM�����D1�H��I���ɋ5mA��H�
#�1�H�Q	�=������d�fD��UH��H��H��dH�%(H�E�H�GpH�8H9�t8H�Rh�R��H�?H9�t 9Wu�H�E�dH+%(u"����fDH�E�dH+%(uɸ����ud�D��UH��H��H��dH�%(H�E�H�GpH�8H9�t8H�Rh�R��H�?H9�t 9Wu�H�E�dH+%(u"����fDH�E�dH+%(uɸ����c�D��UH��ATI��SH��dH�%(H�E�1������~(1�I��$�H�[H��H�<�蚾A9�$��I��$�胾H�E�dH+%(uH��L��[A\]�A`��lc�ff.����Uf�H��AUATSH��8L�ohdH�%(H�E�1�H�E�)E�)E�H��0��H��([�H0����H���I��H��H�8H����H�u������t&���t(�H�U�dH+%(��H��8[A\A]]�f��E���uYH�=�O	1��7�u��E�1�H�M�A�}H�C A�D$x�CH�{H�C81�H�sH�K(H�S0두1�1�1�1���fD�u�H�M��볐����f����Ab���UH��AWI��AVAUI��ATSH��H��(L�wh�����L�fdH�%(H�E�1��a2��A�}U�>A�uSA��H�I�_pA�wxH9���A�NE1��	�H�H9�tI9Hu�M���ZH��`9�H�@ ƀ�A�ERH9��V;J�-I��H��H�H9�u�A�ER@�������L��D�M��y]D�M�����A�MpA�}S���,D�PmI���L��H�������E���.�@1�A��A�Ep����I��I���H�ƅ���W�H�F��H	�1�H��I��H��trH��H�� ���/�?H��H��0uH����H��H��8u��H��H��H��<u��H��H��H��>u��H��H��H��?)¸�JH����L��A�Mp�F�lI9���H��������H����1�H��M	D�M��9�A�EpD�M�A�uR��@�������M��tnH��L��苃�L���[����A�uR@��tIH�5עH���t�u8L�cH�߉E�L��謄�A�d$9��E�I�D$ ��������1�H�U�dH+%(�9H��([A\A]A^A_]�@�5N�lH�u1�1��:8����I��������=Bm��uFE����1Ҹ��A�}l���A�Mpu
�1��A�El��uM��������������mH��A�}SHɃ�H��A�}SHҁ�H��H9�r	H�P�H��t$�5��lH��t1�1��~7��?���f�M�������������v���E���m���A�}l��j����1��A�El�X�����L���ױ��W���E1�����@1����A�Mp������H��I��I���L�����H�� ���3�������1ҸA��A�}l�A�Ep�������1�A��A�El����5��lH�Cs1�1��6��S�����H�q1�1��{6��<����5t�lH��s1��b6��#���H��H��p��1�1��H6��	����5A�lH�6s1��/6����5]�D��UH��ATI��H�=�E	SH��dH�%(H�E�1��ӝ��H����H�5��H�=J	H���oc������蝷H����H���H�
v���H�XhfHn�fHn�H�
A���H�XXfl�H�����H�5k����@PfHn�fHn�H�����fl�H�
����fHn�@fHn�H���H�i�fl�fHn�@ fHn�fl�@0fHn�c�k@@H�U�dH+%(u4H��[A\]���Kp���A�$1����A�$�1����[��H�H�_H�OH�WH�w H�(H�o0H�D$H�G8H�$H�G@H�GHH�GPH�GXH�G`H�GhH�GpH�GxL���L���L���L���L���L���L���L������UH��AVI��AUATI���SH��dH�%(H�E�1��^l�H���#H��H������fob?� I��$�A�$��'l�I��H����H�[8I�>H�����H����H�@� H)�H9�HGƒ�sK�ug��t�A�U�upM��$ I��$1�H�U�dH+%(��H��[A\A]A^]�fD��L��H��H�L�I�L��H����H���A�U�‹L�A�L��D���L�fA�L�끋5�l�H�oG	��2�L���V���l����5��lH�}p�1��2����Y�f�U�M1ҾH��AWAVL����L����AUL��ATSH��X
dH�%(H�E�1��H�H�����HDž���H�L��HDž(���eDž����fg�V���H��I��H���j�H����H�ھ�H��I���Y�1�fE�l$L��fA�D$1ҾL��A�$	���A�H�
џA����t���A�|��H�C�uH��H��u�I9�tW�5��lM��H��1�H�:z
��x1����L���KU�H�E�dH+%(��H��X
��[A\A]A^A_]�@��f��H��`���L��L����������u@������f9�����u^������f9�����t��5��lH�o�1���0��LDA��A�H�
��5�lH�Cy
�1��0��2����5��lH�2F	�1��0�5��l�H�oy
1���s0�����yW�5g�l�1���H�sE�M0��������UH��H��dH�%(H�E�1�H�E�dH+%(u��p����W�f.����UH��H��dH�%(H�E�H��u�xuM�xuV1�H�U�dH+%(uT��L�
xA���5��lH�
WE	H��w1���/�����L�
�wA����L�
�wA����xV����UH��H��dH�%(H�E�H��u[�x��H�x
��H�xH��H�xP��H�����H�x ��1�H�U�dH+%(����L�
/wA��fD�5��lH�
uD	H��v1���.�����L�
�vA����L�
�vA���L�
awA���L�
`wA���L�
wA���L�
PwA���|����WU����UH��H��dH�%(H�E�H��u�xuM�xuV1�H�U�dH+%(uT��L�
KvA���5��lH�
�C	H�v1����-�����L�
�uA����L�
�uA����T����UH��H��dH�%(H�E�H��u/�P��ukH�@H��H�� H��uK��ue1�H�U�dH+%(uc��L�
�uA��5@�lH�
�B	H�cu1���"-�����L�
�B	A���L�
uA��L�
<uA� ��S�f���UH��SH��H�dH�%(H�E�1�����C���	H�CH��H�� H��������H��H�������H�;���H�<u0H������1�H�U�dH+%(��H�]���DL�
wtA���5)�lH�
�A	H�Lt1���,�����@L�
?tA����L�
=tA���5��lH�
�A	�H�t��+��L�
�A	A���L�
�sA���x���L�
�sA���f���L�
�uA���L�
�uA����~R�ff.���UH��ATSH��H�dH�%(H�E�1����S���OH�CH��H�� H�������H��H���B��U�C8��7� �L�#A�D$���CI�D$H��H�� H������uKH��L������'A�D$8��+� �51�H�U�dH+%(�2H��[A\]�@L�
�rA�i�5a�lH�
@	H��r1���C*�����@L�
wrA�a��L�
urA�^�5�lH�
�?	�H�8r�)��L�
�?	A�`�L�
�?	A�h�x���L�
�qA�_�f���L�
@rA�d�T���L�
rA�c�B���L�
�sA�b�w���L�
�qA�g����L�
�sA�j�S���L�
�qA�k���L�
�qA�l����VP�fD��UH��SH��H�dH�%(H�E�1�����C����H�CH��H�� H��������H��H���$���H�;�u3H������1�H�U�dH+%(��H�]����L�
�pA�T�5��lH�
8>	H��p1���s(�����@L�
�pA�P��L�
�pA�M�5J�lH�
�=	�H�hp�.(��L�
�=	A�O�L�
+pA�N�x���L�
XrA�Q�L�
IrA�U��N����UH��SH��H�dH�%(H�E�1�����{uqH��H�������H�;�G����H�GH��H�� H��������H������1�H�U�dH+%(��H�]����L�
NoA�=�51�lH�
�<	H�To1���'�����L�
XoA�<�5��lH�
�<	�H�o��&���L�
oA�C�L�
�<	A�B�L�
�nA�A�|���L�
�pA�>�L�
�pA�D��M�ff.����UH��SH��H�dH�%(H�E�1�����S���!H�CH��H�� H��������H��H���d���H�;�G����H�GH��H�� H������u4H���,����1�H�U�dH+%(��H�]���f�L�
�mA�2�5��lH�
X;	H��m1���%�����@L�
�mA�,��L�
�mA�)�5j�lH�
;	�H��m�N%��L�
;	A�+�L�
;	A�1�x���L�
9mA�*�f���L�
'mA�0�T���L�
ToA�-�L�
EoA�3�z�����K���U1�H��AUATI��SH��dH�%(H�E�1��tH����H��L�-m��6�H�8�L����I�����{��H��L����sH��H��t[�{�S���H��u��5\�lL�
-:	A�wH�
�9	H�rl��3$����H�U�dH+%(u^H��[A\A]]�@1���@L�
�9	A�x�5��lH�
�9	H�l1����#��f�L�
lA�y����J�ff.����UH��AWAVAUATSH��XdH�%(H�E�1���������E�H� 	kE1��7L��SL��A���_�L���oa�E����A��H��A��
�L��5/�lD��1�H��n��#�H�CH��t
�Є���=/�I��H���)L�u�L���E_�H�3E1�1�A�L��L���|X��\���H�L�M�A����5��lH�h?
1��"�H�3L����`�H�}�H�5Ol�&N�L��H�����_�L��A������`�L��5b�lD��1�H�*A
��H"�E����DD�A��H��D�}�A��
��H�U�dH+%(uu�E�H��X[A\A]A^A_]���5��lH��k���!����@�{^�L����_�A������a����5��lH�mk1�1��!����E������|����H�f.�DUH��AWAVAUI��ATSH��dH�%(H�E�1�����Lc�A��L�=�4H��I����5C�lL��1��H���,!�I9�u�H���A��)H����5�lH�ڿ1�A��� �A��u�5��lH�ڿ1�H�������� �H��L���]����xI�5��lH�ٿ1�H��� �1�H�U�dH+%(u<H��[A\A]A^A_]�f�E1��^����5v�lH��6	�1��_ ������cG�UA���H��AWAVH��@���AUATSH��H����8���H��dH�%(H�E�1��H�A���Ic¾D��H��H��H	4�1����TQ���5��,���f�I��E1�C1����v�D���A��A��A��A�׋�8����5��lH��^1��L��0���D��<����y�5w�lD��1�H��5	��]�5[�lD��1�H��5	��A�5?�lD��1�H��5	��%�5#�lD��1�H��5	��	�L��0���D��<���E�!I��E�q�E�i�E�y�E��uA��������,���H�E�dH+%(u:H�ĸ��[A\A]A^A_]Ë�8����5��lH�|]1���������E�ff.����UH��AWAVAUATL�e�SH���H��HdH�%(H�E�1�H�E�H�E�f��Cfv�H�M�L�kA)$L��L��E�Hc3�+L��A�ǃ��\�S,���\D�u��5��lD;;u%H�CH9E�uH�C H9E�uD9s(���H�p4	�1���5��lH�i4	1����H�{L������A9�t�5}�lE���1�H��\�c�D�E��KA9�t�5U�lH��\�1��>�D�E��KA9�t�50�lH��\�1���L�E�H�K I9�t�5
�lH��\�1����K(A9�t�5��lE��1�H��\������f.�H�U�dH+%(�kH��H[A\A]A^A_]�fDL�u�L���E�L���"J���E���u4L��L���E��	J���}�uL��L���E���I���}��S����5E�lH��2	�1��.�5,�lH��2	1����H�{L���w����5�lH��2	1���������f�H��2	�1����H�{L���/�����������C0H��0���x�������5��lH�M2	�1���5��lH�F2	1���q�H�{L�������5a�lD��1�H��Z��G��s����MB�ff.�f���UH��AWAVI��AUATA��SH��dH�%(H�E�1���,��1�A�ʼn�����������5��lA�Љ�ƀ��H�
3H��[�1���H�u�1��Z��������foU�fo]�)�`���)�p���A���D��X���A�H�]�L��`���D��\���L�5�Z�y�D��X���A�A�1�Q�D��R�5/�lL���#�D��X���XZE9��gDžX�������foE�foM�)�`���)�p���A��D9�\�����H��D���������H�H�KI3$I3L$H	��*�U��M��ց��ҁ���t,QA�E1�D��V�5��lL��1��u�AY�����AZ�U��M��փ��҃���t+QE1��A�V�5F�lD��L��1��5�_�����AXD�m�D�]�D��D��D��f1��f1���t8D��T���D��E1�1�RA�L��V�5��l���D��T���Y�����^�U��M�A��A����օ��n���E9����������5��lD���H��/	�����fDH�SH�KI3T$I3L$H	�������5k�lD���1�H��XA���M�D9�\����b�����X���H�E�dH+%(��H�e؉�[A\A]A^A_]�fD�5�lD���1�H��.	��������5��l1�A��H�
�*	�1�H��X���Ic����H�=�,	H��IFH�x�p����5��lE��E��D��H�DX�1����r���������?����>�@��UH�
i��H��H��H���5O�ldH�%(H�E�1��7�H�E�dH+%(u�1���/>�ff.�@��UH�
��H��H��H���5��ldH�%(H�E�1����H�E�dH+%(u�1����=�ff.�@U�H��-	H��H���5��ldH�%(H�E�1����(G����UH��AWAVAUATSH��dH�%(H�E�1��P���gL�m�1҉lj�L���}O�E��1�H�
����P�޿�Y:�H���XL�%����1��P��L���3:�H����1�����޿�:�H����1�1�1��޿�9�H����1�L�����N�E���1ɺ��޿1���9�I��H������5d�lH���1�L�5�,	M��L���D�1�1�1��޿�9�H����M9�����O�Å��91�L����UN�E��1�L��P�޿�59�H���1�����޿�9�H����1�H������P�޿��8�H����1�1�1��޿��8�H����1�L����M�E���1ɺ��޿1��8�I��H�����5C�lH��L��1�L������&�1�1�1��޿�d8�H���zM9���1�H�U�dH+%(�WH��[A\A]A^A_]�fD1�1�1�1�1��8���&��'K��B���1��[D��O�8�lG�5��l�H��TH��1���1�1�1��޿�7�H��t(��N�8�-G�5[�l�H��*	H��1��A�L�
+	A���52�lH�
+	H�U[1��������
���f.��[N�8��F�5��l�H�0*	H��1�����S����+N�8�F�5��l�H��*	H��1���1�1�1��޿��6�H��t(��M�8�UF�5��l�H�"*	H��1��i�L�
|*	A���#�����M�8�F�5B�l�H��SH��1��(�����{M�8��E�5�l�H�P)	H��1����K����5��lH��S�����,���@�+M�8�E�5��l�H�)	H��1����#����L�8�dE�5��l�H��(	H��1��x�������L�8�4E�5b�l�H��RH��1��H������L�8�E�52�l�H��RH��1����k����5�lH�7(	�1�������5��lH�(	�1�����n����5��lH�J(	�1����x����5��lH�,(	�1����2�������7���UH�=�H��AWAVAUATSH��dH�%(H�E�1��=x��H����H��@���L�%V�Dž,���H��0���H��`���H��8����AD����W1�H�D(	����~D���5�I��H�u�L9���H��8���1�E�,$E1ɹ
M�|$fobA������H�H��0���������*)�P���D��@���DžD����L��H���Džh�����*4�M��D���5m�lA��H��A��H�1Q1��R�A�|$�5J�l� �����~,H�e'	�1��)�Dž,�����������f.�H�?'	�1�I����H�z�L9�����H�U�dH+%(uH��,���H�ĸ[A\A]A^A_]�f�H��&	�1���Dž,����������Dž,���������5�f.���U�����H�=�H��H��dH�%(H�E�1��T���~kH�E�dH+%(u�1���F5�fD��UH��S��H�=�lH��dH�%(H�E�1�������k��~[��uf�H�&&	H�5�O1���I���L��Ȁk�����u/H�E�dH+%(uuH�]���f.���&F��u2f����k��t�H�E�dH+%(u8H�]����f��=V�luNjQ�k���w������E����s����F4�fD��UH��H��dH�%(H�E�1��=�ku	@���c�H�E�dH+%(u
�H�=��l�����3�f���UH��SH��`���H��H��dH�%(H�E�1��A�H����E�1�1�H���)0�H�E�dH+%(uH�]����3�ff.�@��UH��SH��`���H��H��dH�%(H�E�1��@�H���UE�1�H�޿�/�H�E�dH+%(uH�]����3�f.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u����2�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u���2�ff.�@��UH��H��dH�%(H�E�1�H�E�dH+%(u�1���]2�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u
H��7lH����2�@��UH��H��dH�%(H�E�1�H�E�dH+%(uH��7lH�@����1���UH��H��ATI��SH��H�}�H��H��dH�%(H�E�1��5��x4H�M7lH�}�PH�}��M.�H�E�dH+%(u'H��[A\]�DH�=��lL��H�ھ�yC����B1�f���UH��ATSH��H���H��H���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�EH�ھL�� ���H��(���H�����H��@���L��Dž ���Dž$���0H��0����4��x@H�96lH������PH������3-�H��8���dH+%(u*H���[A\]�DH�=��lL��H�ھ�YB����"0�f���UH��SH��H��dH�%(H�E�H��5l�H�E�dH+%(uH��5lH��H�]�H�@����/���UH��H��dH�%(H�E�1�H�E�dH+%(uH�_5lH�@���/���UH��ATSH��H���H��H���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���H��4lL�� ����H�EH�����L��H��(���H��H��@����Dž ���Dž$���0H��0�����2��xAH��4lH������PH������|+�H��8���dH+%(u+H���[A\]�fDH�=�lL��H�ھ�@����j.�f.���UH��H��dH�%(H�E�1�H�E�dH+%(u���/.�ff.�@��UH��H��L�GdH�%(H�E�H��HGH�GL9�r;L�O1�I�L1�H��I��H)�L�H�OH�E�dH+%(u"H��3lH�@��H�E�dH+%(u���-�f���UA�H��H��dH�%(H�E�1�H��H�GH��H��H�w LG�H�M3lH��O(fIn�H�fl�GH��tH�U�dH+%(u��H�E�dH+%(u���-�f.���UH��H��dH�%(H�E�H��2lH�@H��tH�U�dH+%(u��DH�E�dH+%(u���,�f.���U�H��ATI��SH��H�=�	H��H�
�ldH�%(H�E�1��C�L��H�ھH�=��l�>�H�E�dH+%(uH��1�[A\]��9,�f���UH��ATSH��dH�%(H�E�1��=��lu:H�
b�lH��I��	�H�=.	�B�L��H�ھH�=4�l�=�H�E�dH+%(uH��1�[A\]��+���UH��H���H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H�EH��0���Dž0���H��8���H��P���H��@���H�71lDž4���0�H��H���dH+%(u����*�f���UH��H���H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1��=m�lu>H�EH��0���Dž0���H��8���H��P���H��@���H�n0lDž4���0�PH��H���dH+%(u���(*����UH��H��dH�%(H�E�H�00lH90luH�=0l1�H�U�dH+%(u��D���������)�ff.����UH��H��dH�%(H�E�1�H9=�/lu$H��/lH��/l1�H�U�dH+%(u����������l)�f.�f���UH��H��dH�%(H�E�H�G@H�U�dH+%(u���-)�ff.�f���UH��H��dH�%(H�E�H�GHH�U�dH+%(u����(�ff.�f���UH��H��dH�%(H�E�H�GPH�U�dH+%(u���(�ff.�f���UH��H��dH�%(H�E�H�GXH�U�dH+%(u���m(�ff.�f���UH��H��dH�%(H�E�H�G`H�U�dH+%(u���-(�ff.�f���UH��H��dH�%(H�E�1��GhH�U�dH+%(u����'�ff.����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���'�ff.�f���U1�H��H��dH�%(H�E�H��H9GtH�E�dH+%(u ɉ��DH9Fu⋆�9�������D'�@UH��SH���H��P���H��X���L��`���L��h�����t#)�p���)M�)U�)]�)e�)m�)u�)}�dH�%(H��8���1�H�_H�EH�?H��(���I��H��@���H������H��L�� ���Dž ���Dž$���0H��0����}$�S�Hc�H9�M�H��8���dH+%(uH�]����d&�@��UH��SH�����dH�%(H�E�1���u�_|�=�lt��x����G|9�L�H�?�(�9�M�H�U�dH+%(uH�]����%��UH��AWI��AVM��AUE��ATSH��xH�M��MH�U�L����M�dH�%(H�E�1�H�H�E�H�GH�E�����H��H�u���H�u�D��L��H��1�A��Hc�I�GIL�U�H��H)Ѐ=�lI�GtI��$p���I��$����H9���H�E�I�H�E�I�GH�E�dH+%(�sH��x��[A\A]A^A_]�L��H�u��t�L�U�f�H��H��t=L��H�E���L�U�H����f��H*��Yu�H����f���H*��^�L�U�H�u�D��L���A������@A��$x������A���I�B0A��$����+��L�`�M9����}���D�m�M��A�ω�l���L�U���M�D$0M�`�L9e��"L��H�E���I��$�H�E���H��t�M��$�I��p���A������+��D)�D�z���tXL�M�H��p���L��x���E��L�}�D�U�f�L��L��A��Hc��IUI)UA��s�L�M�L��x���H��p���H�M�H����f��H*��Y�H����f���H*��^�L�M��U�L��H�u��A��L�M�M�D$0Hc��IUI��p���E������M�`�I)UD+��L9e�������l���D��M��D�m���)�D�@�E�ă�������D��H�u�f�L���A��Hc��II)WA��s��m���H�ƒ�f��H��H	��H*��X��4���f�H�΃�f�H��H	��H*��X����f�D�m�M��A�ω�p���L�U��f.�M�L$0M�a�L9e���L��H�E���I��$�H�E���H��t�M��$�I��p���A������+��D)�D�x���tEL��x���L�e�E��D�}�@D��H�u�1�L��1�A��Hc��IUI)UA��s�L�e�L��x���L�U��U�L��1�H�M�H�u�A��L�U�M�L$0Hc��IUI��p���E������M�a�I)UD+��L9e��$�����p���D��M��D�m���)�D�@�E�ă������DD��H�u�1�L��1�A��Hc��II)WA��s�����H�؃�f��H��H	��H*��X��7���H�ƒ�f�H��H	��H*��X������)�D�@����}����}�E�������y���� �ff.����UH��H��dH�%(H�E�H�G@H�U�dH+%(u���m �ff.�f���UH��H��dH�%(H�E�1��=�lt<H�BpH�H�FpH�8�H9�r$H�����H9�rH���1�H9��tfDH�U�dH+%(u;���f��tހ=elt�H��(��ikH+�(��uH��H������UH��AUATI��SH�����dH�%(H�E�1���u�_|�=lt��x����G|9�L�L�/L���="�H�U�dH+%(u+9�I�t$I�<$M��M�H��H���[A\��A]1�]��@����ff.���UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=�
lH�E�H�FH�E���A�E�L���E����f�H��t8H�M�H�QHH���ef��H*��Y �H���if���H*��^��U�L�%�	L���L��������H�II)F�=�	ltI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L���H��f�H���L�%	�L���L���o�����H�II)F�=2	l�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�FHI���H�E����H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L����w���Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y!�H����f���H*��^��L��L��L�M��
���L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L�����Hc��II)VA��s�����H�M�H�QHH���mf��H*��YF�H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�GHI���H�E����H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L����y�Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y"�H����f���H*��^��U�L��L��L�M��
�L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L�����Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>������D��UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=<lH�E�H�FH�E���A�E�L���E�����f�H��t8H�M�H�QPH���ef��H*��Y��H���if���H*��^��U�L�%U		L���L�����H�II)F�={ltI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L�����f�H���L�%�	�L���L�����H�II)F�=�l�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�FPI���H�E��2��H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L����'�Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y��H����f���H*��^��L��L��L�M���L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L����O�Hc��II)VA��s�����H�M�H�QPH���mf��H*��Y��H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�GPI���H�E��2��H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L����)�Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y��H����f���H*��^��U�L��L��L�M���L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L����I�Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>����u�D��UI��H��AWAVAUATSH��H��XD���dH�%(H�E�1�E��uD�w|H�I�J@L�U�H�=�kM���H�E�H�CH�E���A�F�L�-�H�߉E���L��1���A��H�HH)C�=o�ktI��p���I������L�U�H9���H�E�H�H�E�H�CH�E�dH+%(�UH��XD��[A\A]A^A_]�f�L�-d�1��H��L���'�A��H�HH)C�=�kt�I��p���I������L�U�H9��z���A��x������j���I�B0A������+��L�p�A��M9���H�؉u�L��L�U�I���@L�K0I�Y�H9]���H�C@H���H�E��:��H��t�L���I��p���A������+��D)�D�x���t;H�]�D��M��@�1�L��L��1��<�Hc�A�II)V��s�H�]�M��H�M��L��L��1�L�U��	�L�U�L�K0Hc�A�II��p���E������I�Y�I)VD+��H9]��3����u�L���D)�D�p����<���f��1�L��H��1���Hc�A�HH)SA��s�����@E��x���A����I�B0A������+��L�x�M9��D�u�I��L��A��L�U��fDL�K0I�Y�H9]���H�C@H���H�E�����H��t�L���I��p���A������+��D)�D�x���tBL�U�H�]�D��D�}��D��1�L��L��1���Hc�A�II)V��s�L�U�H�]��U�H�M�L��L��1�L�U���L�U�L�K0Hc�A�II��p���E������I�Y�I)VD+��H9]��.���L��D�u�D��D��)�D�x��������D�u�@D��1�L��H��1���Hc�A�HH)SA��s�����A���UI��H��AWAVAUATSH��H��XD���dH�%(H�E�1�E��uD�w|H�A�JhL�U�H�=��kM���H�E�H�CH�E���A�F�L�-��H�߉E���L��1��}�A��H�HH)C�=?�ktI��p���I������L�U�H9���H�E�H�H�E�H�CH�E�dH+%(�EH��XD��[A\A]A^A_]�f�L�-4�1��H��L����A��H�HH)C�=��kt�I��p���I������L�U�H9��z���A��x������j���I�B0A������+��L�p�A��M9���H�؉u�L��L�U�I���@L�K0I�Y�H9]����ChH����E����H��t�L���I��p���A������+��D)�D�x���t=H�]�D��M��fD�1�L��L��1���Hc�A�II)V��s�H�]�M���M��L��L��1�L�U����L�U�L�K0Hc�A�II��p���E������I�Y�I)VD+��H9]��4����u�L���D)�D�p����=���f.��1�L��H��1��l�Hc�A�HH)SA��s�����@E��x���A����I�B0A������+��L�x�M9���D�u�I�މ�L�U��f�M�O0M�y�L9}���A�GhI����E����H��t�M���I��p���A������+��)؍X���t@L�U�L�}�M��A�ދ]���1�L��L��1���Hc�A�II)WA��s�M��L�U�L�}��U��M�L��L��1�L�U��j�L�U�M�O0Hc�A�II��p���A������M�y�I)V+��L9}��5�����L��D�u�D��)�D�x�������D�u�@D��1�L��H��1���Hc�A�HH)SA��s�����!
���UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=��kH�E�H�FH�E���A�E�L���E��#��f�H��t8H�M�H�QXH���ef��H*��Y0�H���if���H*��^��U�L�%��L���L������H�II)F�=��ktI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L���X��f�H���L�%!��L���L������H�II)F�=B�k�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�FXI���H�E����H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L�����Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y1�H����f���H*��^��L��L��L�M���L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L������Hc��II)VA��s�����H�M�H�QXH���mf��H*��YV�H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�GXI���H�E����H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L������Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y2�H����f���H*��^��U�L��L��L�M����L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L������Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>������D��UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=L�kH�E�H�FH�E���A�E�L���E�����f�H��t8H�M�H�Q`H���ef��H*��Y��H���if���H*��^��U�L�%e�L���L��������H�II)F�=��ktI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L������f�H���L�%���L���L���/����H�II)F�=��k�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�F`I���H�E��B���H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L����7��Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y��H����f���H*��^��L��L��L�M�����L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L����_��Hc��II)VA��s�����H�M�H�Q`H���mf��H*��Y�H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�G`I���H�E��B���H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L����9��Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y��H����f���H*��^��U�L��L��L�M�����L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L����Y��Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>�����D��UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=��kH�E�H�FH�E���A�E�L���E�胻��f�H��t8H�M�H�Q@H���ef��H*��Y��H���if���H*��^��U�L�%�L���L���x����H�II)F�=;�ktI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L��踺��f�H���L�%���L���L��������H�II)F�=��k�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�F@I���H�E���H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L�������Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y��H����f���H*��^��L��L��L�M��z��L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L������Hc��II)VA��s�����H�M�H�Q@H���mf��H*��Y��H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�G@I���H�E���H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L�������Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y��H����f���H*��^��U�L��L��L�M��}��L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L����	��Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>����5��D��UH��AWI��AVAUATSH��H��(D�%��kH�N@dH�%(H�E�1�H�R@E��t	�=��kua�H9�r/H�����H9�r#1��=_�ktI���H������H9�p���ta�H�U�dH+%(��H��([A\A]A^A_]�fDH���A�H9�rH9�E�H������H9�p����<Ic���D��x���A��~�Mc��L�����L���I�����I��M����H���yI�G0H��0I9�t3�H���H��p���������+��H�H@H�@0Hc�I��H��0I9�u�H�C0H��0H9�t3�H���H��p���������+��H�H@H�@0Hc�I��H��0H9�u�E��I��I��H9�r9H9�rDH��L9�u�1�f�L��H�E��$��L�����H�E�������f�H��������D��x���A�������E�������E9������Ic��D�E�H�}���H�}��I����M��D�E�H���H���I�G0H��0I9�t4�H���H��p���������+��H�p@H�@0Hc�I�t�H��0I9�u�H�C0H��0H9�t2H���H��p���������+��H�p@H�@0Hc�H�4�H��0H9�u�Ic�H��I�t��H9�r8H�����H9�r,E���A9�tH��I�t�H9�r3H9�r5H��L9�u�1��L��H�E�H�M����H�}����H�E��������H����������L��H�M�E1�D�E��v��H�}��m��HcE�1��L��E1��Z��L��E1��O��1��������UH��AWI��AVAUATSH��H��(D�%��kH�N`dH�%(H�E�1�H�R`E��t	�=��kua�H9�r/H�����H9�r#1��=��ktI���H������H9�p���ta�H�U�dH+%(��H��([A\A]A^A_]�fDH���A�H9�rH9�E�H������H9�p����<Ic���D��x���A��~�Mc��L���#�L���I����I��M����H���yI�G0H��0I9�t3�H���H��p���������+��H�H`H�@0Hc�I��H��0I9�u�H�C0H��0H9�t3�H���H��p���������+��H�H`H�@0Hc�I��H��0H9�u�E��I��I��H9�r9H9�rDH��L9�u�1�f�L��H�E��d��L���\��H�E�������f�H��������D��x���A�������E�������E9������Ic��D�E�H�}����H�}��I�����M��D�E�H���H���I�G0H��0I9�t4�H���H��p���������+��H�p`H�@0Hc�I�t�H��0I9�u�H�C0H��0H9�t2H���H��p���������+��H�p`H�@0Hc�H�4�H��0H9�u�Ic�H��I�t��H9�r8H�����H9�r,E���A9�tH��I�t�H9�r3H9�r5H��L9�u�1��L��H�E�H�M�����H�}�����H�E��������H����������L��H�M�E1�D�E����H�}����HcE�1��L��E1����L��E1����1��������UH��AWI��AVAUATSH��H��(D�%6�kH�NPdH�%(H�E�1�H�RPE��t	�=�kua�H9�r/H�����H9�r#1��=��ktI���H������H9�p���ta�H�U�dH+%(��H��([A\A]A^A_]�fDH���A�H9�rH9�E�H������H9�p����<Ic���D��x���A��~�Mc��L���c��L���I���S��I��M����H���yI�G0H��0I9�t3�H���H��p���������+��H�HPH�@0Hc�I��H��0I9�u�H�C0H��0H9�t3�H���H��p���������+��H�HPH�@0Hc�I��H��0H9�u�E��I��I��H9�r9H9�rDH��L9�u�1�f�L��H�E����L�����H�E�������f�H��������D��x���A�������E�������E9������Ic��D�E�H�}����H�}��I�����M��D�E�H���H���I�G0H��0I9�t4�H���H��p���������+��H�pPH�@0Hc�I�t�H��0I9�u�H�C0H��0H9�t2H���H��p���������+��H�pPH�@0Hc�H�4�H��0H9�u�Ic�H��I�t��H9�r8H�����H9�r,E���A9�tH��I�t�H9�r3H9�r5H��L9�u�1��L��H�E�H�M��0��H�}��'��H�E��������H��������9��L��H�M�E1�D�E����H�}�����HcE�1��L��E1�����L��E1�����1��������UH��AWI��AVAUATSH��H��(D�%v�k�NhdH�%(H�E�1��RhE��t	�=B�kuc�9�r2H�����9�r'1��=#�ktI���H������H9�p���teDH�U�dH+%(��H��([A\A]A^A_]�fDH���A�9�r9�E�H������H9�p����>Ic��f�D��x���A��~�Mc��L����L���I����I��M����H���yI�G0H��0I9�t2�H����xhH�@0H��p���������H��0+��Hc�I�<�I9�u�H�C0H��0H9�t3f�H����xhH�@0H��p���������H��0+��Hc�I�<�H9�u�E��I��I��H9�r:H9�rEH��L9�u�1�f.�L��H�E�����L������H�E�������f�H��������D��x���A�������E�������E9������Ic��D�E�H�}��X��H�}��I���G��M��D�E�H���H���I�G0H��0I9�t3�H���H��p���������+���phH�@0Hc�I�t�H��0I9�u�H�C0H��0H9�t2�H���H��p���������+���phH�@0Hc�H�4�H��0H9�u�Ic�H��I�t��H9�r9H�����H9�r-E���A9�tH��I�t�H9�r4H9�r6H��L9�u�1�f�L��H�E�H�M��p��H�}��g��H�E��������H��������y��L��H�M�E1�D�E��6��H�}��-��HcE�1��L��E1����L��E1����1��������UH��AWI��AVAUATSH��H��(D�%��kH�R@dH�%(H�E�1�H�N@E��t	�=��kua�H9�r/H�����H9�r#1��=_�ktI���H������H9�p���ta�H�U�dH+%(��H��([A\A]A^A_]�fDH���A�H9�rH9�E�H������H9�p����<Ic���D��x���A��~�Mc��L�����L���I�����I��M����H���yI�G0H��0I9�t3�H���H��p���������+��H�H@H�@0Hc�I��H��0I9�u�H�C0H��0H9�t3�H���H��p���������+��H�H@H�@0Hc�I��H��0H9�u�E��I��I��H9�r9H9�rDH��L9�u�1�f�L��H�E��$��L�����H�E�������f�H��������D��x���A�������E�������E9������Ic��D�E�H�}���H�}��I����M��D�E�H���H���I�G0H��0I9�t4�H���H��p���������+��H�p@H�@0Hc�I�t�H��0I9�u�H�C0H��0H9�t2H���H��p���������+��H�p@H�@0Hc�H�4�H��0H9�u�Ic�H��I�t��H9�r8H�����H9�r,E���A9�tH��I�t�H9�r3H9�r5H��L9�u�1��L��H�E�H�M����H�}����H�E��������H����������L��H�M�E1�D�E��v��H�}��m��HcE�1��L��E1��Z��L��E1��O��1��������UH��AWI��AVAUATSH��H��(D�%��kH�NHdH�%(H�E�1�H�RHE��t	�=��kua�H9�r/H�����H9�r#1��=��ktI���H������H9�p���ta�H�U�dH+%(��H��([A\A]A^A_]�fDH���A�H9�rH9�E�H������H9�p����<Ic���D��x���A��~�Mc��L���#��L���I�����I��M����H���yI�G0H��0I9�t3�H���H��p���������+��H�HHH�@0Hc�I��H��0I9�u�H�C0H��0H9�t3�H���H��p���������+��H�HHH�@0Hc�I��H��0H9�u�E��I��I��H9�r9H9�rDH��L9�u�1�f�L��H�E��d��L���\��H�E�������f�H��������D��x���A�������E�������E9������Ic��D�E�H�}�����H�}��I������M��D�E�H���H���I�G0H��0I9�t4�H���H��p���������+��H�pHH�@0Hc�I�t�H��0I9�u�H�C0H��0H9�t2H���H��p���������+��H�pHH�@0Hc�H�4�H��0H9�u�Ic�H��I�t��H9�r8H�����H9�r,E���A9�tH��I�t�H9�r3H9�r5H��L9�u�1��L��H�E�H�M�����H�}�����H�E��������H����������L��H�M�E1�D�E����H�}����HcE�1��L��E1����L��E1����1��������UH��AWI��AVAUATSH��H��(D�%6�kH�NXdH�%(H�E�1�H�RXE��t	�=�kua�H9�r/H�����H9�r#1��=��ktI���H������H9�p���ta�H�U�dH+%(��H��([A\A]A^A_]�fDH���A�H9�rH9�E�H������H9�p����<Ic���D��x���A��~�Mc��L���c��L���I���S��I��M����H���yI�G0H��0I9�t3�H���H��p���������+��H�HXH�@0Hc�I��H��0I9�u�H�C0H��0H9�t3�H���H��p���������+��H�HXH�@0Hc�I��H��0H9�u�E��I��I��H9�r9H9�rDH��L9�u�1�f�L��H�E����L�����H�E�������f�H��������D��x���A�������E�������E9������Ic��D�E�H�}����H�}��I�����M��D�E�H���H���I�G0H��0I9�t4�H���H��p���������+��H�pXH�@0Hc�I�t�H��0I9�u�H�C0H��0H9�t2H���H��p���������+��H�pXH�@0Hc�H�4�H��0H9�u�Ic�H��I�t��H9�r8H�����H9�r,E���A9�tH��I�t�H9�r3H9�r5H��L9�u�1��L��H�E�H�M��0��H�}��'��H�E��������H��������9��L��H�M�E1�D�E����H�}�����HcE�1��L��E1�����L��E1�����1��������UH��AWAVI��AUATSH��hH�U�D���dH�%(H�E�1�H�H�v�=?�kH�E�H�u�ufE��H�
��DDg|H��Q�H��H�����E�L$�L�nm1�����XZH�E�dH+%(�H�e؉�[A\A]A^A_]��E��uD�g|H�E�H�=��kL����A�D$�L���E��~���f�H��uU�U�L�-H�L���L��諴����H�II)F�=n�ktI��p���I������H9�tTH�E�I�H�E�I�F�D���H�M�H�QpH�H���:f��H*��Y3�H����f���H*��^��k���A��x�����~�H�M�E������D+��H�q0L�~�H�u�L9���M��|���E����M�G0M�x�L9}��fI�GpI���H�H�E��o���H��H��t�M���I��p���A������+��D)�D�p���tPH�U�L�M�L�}�M��D�e�DD��f�L��L����a���Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y
�H���af���H*��^��U�L��L��L�M����L�M�Hc��I$I��p���E������I)T$D+�����f�L���h���f�H��t;H�M�H�QpH�H����f��H*��Yr�H���Of���H*��^�L�-���L���L���X�����H�II)F�=�k�����I��p���I������H9������A��x����������H�M�E������D+��H�q0L�f�H�u�L9��X�E�L��M��I���@M�F0M�p�L9u��.I�FpI���H�H�E��g���H��H��t�M���I��p���A������+��D)�D�x���tQL�M�L�u�M��E��I����f�L��L����W���Hc��II)VA��s�M��L�M�L�u�L��H�E�H���jf��H*��Y�H���0f���H*��^��L��L��L�M����L�M�Hc��I$I��p���E������I)T$D+������fDH�Ѓ�f��H��H	��H*��X����f.�H��H��f��H	��H*��X��H���f���|���E��M��D)�D�`�������D�}�D��f�L��L����9���Hc��II)VA��s����H�փ�f�H��H	��H*��X����H�փ�f�H��H	��H*��X��T���fDH�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����f��E�M��D)�D�`�������f.��f�L��L����g���Hc��II)VA��s�����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X�����O��ff.�@��UH��I��L��H��H��H��H��dL�%(L�E�D����UE��uD�@|H�=�k��u(��A��H�U�dH+%(u3�EL������fDH�U�dH+%(u�EA�L���鿯�����f.���UH��H��H��I��L��H��H��dH�%(H�U�����=��kD�EuU��L�H�wDP|H�E�dH+%(��H�a�D�J�L��H�����H�EL�f�1��������u�P|H�=�kA��u+A����A��H�U�dH+%(u3�EL������fDH�U�dH+%(u�EA�L���鿮�����f.���UH��SH���H��P�����t)�p���dH�%(H��8���1�H�EH�_H�?H��(�����P���H��H��@����@0H��H��0����Dž ���Dž$���0�=X�S�Hc�H9�M�H��8���dH+%(uH�]�������@��UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=l�kH�E�H�FH�E���A�E�L���E���f�H��t8H�M�H�QXH���ef��H*��Y�H���if���H*��^��U�L�%��L���L�������H�II)F�=��ktI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L���(���f�H���L�%���L���L�������H�II)F�=�k�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�FXI���H�E��b���H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L������Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y�H����f���H*��^��L��L��L�M����L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L�������Hc��II)VA��s�����H�M�H�QXH���mf��H*��Y&�H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�GXI���H�E��b���H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L������Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y�H����f���H*��^��U�L��L��L�M����L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L�������Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>������D��UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=�kH�E�H�FH�E���A�E�L���E�裋��f�H��t8H�M�H�Q@H���ef��H*��Y��H���if���H*��^��U�L�%5�L���L���8�����H�II)F�=[�ktI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L���؊��f�H���L�%���L���L�������H�II)F�=·k�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�F@I���H�E�����H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L������Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y��H����f���H*��^��L��L��L�M��:���L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L�������Hc��II)VA��s�����H�M�H�Q@H���mf��H*��Y֡H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�G@I���H�E�����H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L�����Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y��H����f���H*��^��U�L��L��L�M��=�L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L������Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>����U��D��UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=̲kH�E�H�FH�E���A�E�L���E��S���f�H��t8H�M�H�QHH���ef��H*��Y`�H���if���H*��^��U�L�%�L���L������H�II)F�=�ktI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L��舄��f�H���L�%Q��L���L���O��H�II)F�=r�k�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�FHI���H�E��ƒ��H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L����W�Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Ya�H����f���H*��^��L��L��L�M����L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L�����Hc��II)VA��s�����H�M�H�QHH���mf��H*��Y��H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�GHI���H�E����H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L����Y�Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Yb�H����f���H*��^��U�L��L��L�M����L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L����y�Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>������D��UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=|�kH�E�H�FH�E���A�E�L���E����f�H��t8H�M�H�QPH���ef��H*��Y�H���if���H*��^��U�L�%��L���L������H�II)F�=��ktI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L���8~��f�H���L�%��L���L������H�II)F�="�k�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�FPI���H�E��r}��H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L�����Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y�H����f���H*��^��L��L��L�M���L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L����/�Hc��II)VA��s�����H�M�H�QPH���mf��H*��Y6�H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�GPI���H�E��r{��H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L����	�Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Y�H����f���H*��^��U�L��L��L�M���L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L����)�Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>���赺�D��UH��AWAVI��AUATSH��hH�U�D���L���dH�%(H�E�1�H�E��DDo|H�=,�kH�E�H�FH�E���A�E�L���E��x��f�H��t8H�M�H�Q`H���ef��H*��Y��H���if���H*��^��U�L�%E�L���L���H���H�II)F�=k�ktI��p���I������H9���H�E�I�H�E�I�FH�E�dH+%(�1H��h��[A\A]A^A_]�f.�L����w��f�H���L�%���L���L������H�II)F�=Ҥk�z���I��p���I������H9��c���A��x������S���H�M�E������D+��H�q0L�n�H�u�L9��=�E�L��M��I���M�F0M�p�L9u��I�F`I���H�E��"w��H��H��t�M���I��p���A������+��D)�D�x���tLL�M�L�u�M��E��I��f��f�L��L�����Hc��II)VA��s�M��L�M�L�u�L��H�E�H���*f��H*��Y��H����f���H*��^��L��L��L�M��J�L�M�M�F0Hc��IUI��p���E������M�p�I)UD+��L9u�����E�M��D)�D�h�������@�f�L��L������Hc��II)VA��s�����H�M�H�Q`H���mf��H*��Y�H����f���H*��^����A��x������S���H�M�E������D+��H�q0L�~�H�u�L9��@M����|���E���M�G0M�x�L9}��I�G`I���H�E��"u��H��H��t�M���I��p���A������+��D)�D�p���tKH�U�L�M�L�}�M��D�m�D��f�L��L�����Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��YH����f���H*��^��U�L��L��L�M��M�L�M�M�G0Hc��IUI��p���E������M�x�I)UD+��L9}������|���E��M��D)�D�h�������D�}�DD��f�L��L������Hc��II)VA��s����f�H�Ѓ�f��H��H	��H*��X��:���f�H��H��f��H	��H*��X�����f�H�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����H�փ�f�H��H	��H*��X��~���H�փ�f�H��H	��H*��X����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X��>����e��D��UH��AWAVI��AUATSH��hH�U�D���dH�%(H�E�1�H�H�v�=��kH�E�H�u�ufE��H�
/|DDg|H��Q�H��H�����E�L$�L��D1��P���XZH�E�dH+%(�H�e؉�[A\A]A^A_]��E��uD�g|H�E�H�=c�kL����A�D$�L���E���q��f�H��uU�U�L�-��L���L�������H�II)F�=ޞktI��p���I������H9�tTH�E�I�H�E�I�F�D���H�M�H�QpH�H���:f��H*��Y��H����f���H*��^��k���A��x�����~�H�M�E������D+��H�q0L�~�H�u�L9���M��|���E����M�G0M�x�L9}��fI�GpI���H�H�E���p��H��H��t�M���I��p���A������+��D)�D�p���tPH�U�L�M�L�}�M��D�e�DD��f�L��L����q��Hc��II)WA��s�M��H�U�L�M�L�}�H�E�H����f��H*��Yz�H���af���H*��^��U�L��L��L�M����L�M�Hc��I$I��p���E������I)T$D+�����f�L����o��f�H��t;H�M�H�QpH�H����f��H*��Y�H���Of���H*��^�L�-j��L���L���h����H�II)F�=��k�����I��p���I������H9������A��x����������H�M�E������D+��H�q0L�f�H�u�L9��X�E�L��M��I���@M�F0M�p�L9u��.I�FpI���H�H�E���n��H��H��t�M���I��p���A������+��D)�D�x���tQL�M�L�u�M��E��I����f�L��L����g��Hc��II)VA��s�M��L�M�L�u�L��H�E�H���jf��H*��Yq�H���0f���H*��^��L��L��L�M����L�M�Hc��I$I��p���E������I)T$D+������fDH�Ѓ�f��H��H	��H*��X����f.�H��H��f��H	��H*��X��H���f���|���E��M��D)�D�`�������D�}�D��f�L��L����I��Hc��II)VA��s����H�փ�f�H��H	��H*��X����H�փ�f�H��H	��H*��X��T���fDH�Ѓ�f��H��H	��H*��X����f�H��H��f��H	��H*��X����f��E�M��D)�D�`�������f.��f�L��L����w��Hc��II)VA��s�����H�ƒ�f��H��H	��H*��X����H�ƒ�f��H��H	��H*��X����迭�ff.�@��UH��H��dH�%(H�E�H�X�kfHn�H-�fHn�H-�fHn�H-�fHn�H-�fHn�H-�fHn�H-�fHn�H-�H�=#�kfHn�fl�=�k��fl�H�=��k5z�k�\fl�H�=�k-�k�#fl�H�=�k%h�k��fl�H�=��kߵk��fl�H�=m�kV�k�xfl�H�=�k
Ͷk�?fl�H�=[�kD�k�H�=/Tl�����u/�=�k��1��r���=ݗkua�=Ηku@�=ƗkuH�E�dH+%(����f�H�E�dH+%(��ɿ�"��f������=|�kt�������������=�Sl�~��������������e���fD����H��1�H��k����=�k�3����f.�H�A�kfHn�fl�1�k����@H���kfHn�fl�
��k���@H��kfHn�fl�Ѵk�l���@H�1�kfHn�fl�!�k�3���@H���kfHn�fl�%q�k���@H�ѲkfHn�fl�-��k���@H�!�kfHn�fl�5�k���@H��fHn�fl�=d�k�R����r��f���UfHn�H�VXH��H��dH�%(H�E�1�H�GH�WfHn�fl�FXH�H�E�dH+%(u�����ff.���UH�OH�VhfHn�H��H��dH�%(H�E�1�H�GH�WfHn�fl�FhH�H�E�dH+%(u��躩�f.���UH�OH�VhfHn�H��H��dH�%(H�E�1�H�GfHn�H�Pfl�FhH�WH�E�dH+%(u���Y��f���UH��AWAVAUATSH��H�=�PldH�%(H�E�1��p����H�
Q�kL�%J�kL�-S�kH�H�Y�I��L�p�L9�u=�~fDH��H�=^�k���k��t
H�(�H�I�FXM�~XL��H��XM9�tFI��H��L��?�k��t�H�C`H�sXfIn�fl�H�FH�0H�CPCXH��t�H�����H�E�dH+%(uH��[A\A]A^A_]��M��ff.�f���UH��AVAUL�oATSH��dH�%(H�E�H�GI9���I��H�X��fDH�ChH�X�I9�t{H�{(uH�{ t�I�$L�p�I9�t(H�CHH��twL��H��Є�u�I�FXL�p�I9�u�fDH��kH�SXH�
ޭkH�KXH�C`H�׭kH�H�ChH�X�I9�u��H�E�dH+%(u-H��[A\A]A^]�@I�FXH�P�I9�t�H�BXH�P�I9�u���7�����UH��AVAUATSH��dH�%(H�E�H�H9�tuI��H�X�L�wI�D$L�h�I9�t'H�CHH��tvL��H��Є�u:I�EhL�h�I9�u�DH��kH�ShH�
�kH��kH�KhH�CpH�@H�CXH�X�I9�u�H�E�dH+%(u0H��[A\A]A^]��I�EhH�P�I9�t�H�BhH�P�I9�u���O��ff.�@��UH��ATI��SH��dH�%(H�E�H�H�H�x�H�Z�L9�u�^@H��H��H�O`fHn�H�Ghfl�H�JH�H�WhGXfHn�H�Gpfl�H�BH�H�GPGhH��t��H�SXH�CXH�J�L9�u�I�D$I��H�0H�x�H�^�L9�u�aH��H��H�OXH�W`H�wXfHn�H�Qfl�H�
H�OhH�WpGXfHn�fl�H�QH�
H�GPGhH��t��H�ChH�P�H�ChL9�u�H�E�dH+%(u	H��[A\]����D��UH��AWAVAUATSH��8H��HdH�%(H�E�1�H�H9���I��H�X�A�E1�L�u��5E��A�D$L��L��DD�H��E1��SI��HA�H�CXH�X�H9�t>�{xu�H�������t�L��H��������u�H�CXI��HH�X�H9�u�f��
>Cl��~�B,��u'H�E�dH+%(u%H��8D��[A\A]A^A_]�fDA����f�E1�����fD��UH��AWAVAUATSH��8H��HdH�%(H�E�1�H�H9���I��H�X�A�E1�L�u��>H��������u;E��A�D$H��L��DD�L���SA�H�CXH�X�I9�HtE1�H���M����t�D��H�U�dH+%(uH��8[A\A]A^A_]�1����?��ff.�@��UH��ATI��SH��H��dH�%(H�E�1�������uCH�������u�����tXb��~M�C|	H�E�dH+%(uXH��[A\]�fDH�E�dH+%(u:H��L��H��[A\]����fD��x��C|�����w��C|��r��f���UH��AWAVI��AUATSH��H��HdH�%(H�E�1�H�H9��~H�X��AH���H����u$������EC���2�C|	H�CXH�X�I9�Ht7H��������t�L��H���(����fD����w��C|��M��PM��PM9��|�I�EM�eH�X�I9�u=�_DH�������u�������k��~~�C|	H�CXH�X�I9�t$H���*����t�H��L�����H�CXH�X�I9�u�M�mM9�u�H�E�dH+%(uRH��[A\A]A^A_]������w��C|����x��C|�y����������C|����迠�ff.�@��UH��AUATL�%ݦkSH��dH�%(H�E�1�H�¦kL9�t:H�X�L�m��H�CXH��H�X�L9�t�
L���2��H�}Љ���?,t�H�E�dH+%(uH��[A\A]]��$��@��UH��AWAVAUATSH��8H�}�H�u�dH�%(H�E�1��=��k�*L�&L9��H�GH�E�I��$hH�E�H�E�H�@H�X�H9E���M��$�f�H�������tH�u�H����������D�kxE��uH�����A�ń��3M��$�M9�������f.�M�6M9���A9FPu�H������H���E��uA�FTI�vH�xXM�FI�~I�V H�p`L�@XH�>I�v(H�xhI�~(H�PhH�ppH�>H�ChH�X�H9E��+���M�$$L9e����1�H�U�dH+%(��H��8[A\A]A^A_]�f��X���I��H��teD�hT���I�~A�FP�Gd��I��$�fIn�A��$�M��$�fHn�fl�AL�0����@H�u�H�������A�����������T���I�$H9E��D���H�H9E�u��6������f.�@UH��AWA��H�^BAVA��AUATI��SH��(�u��dH�%(H�E�1�補��E��~-E1�f�H��@L��1�A����v���E9�uߋE�Hcۅ�~;E1�L�-�AE��H�ΎrL��L��1�A���5��H�H�D9u�u�H��p�L��1����H�H�H�U�dH+%(uH��([A\A]A^A_]����ff.��UH��AWAVAUATI��SH��H��X���D�m�H��h���H�9A��d���D��`���L��P���dH�%(H�E�1�HDžx����x���E��~.E1�L�5�?�L��L��1��N��A���E9�u�Hc�H��?��d���tH�� �L��1����H�HË�`�������L�5���L��1�L�����H��P���H��X���L��Lc��UU�L��L��H�I�1�辚�I�Hc�L�DH��h���1ɺH�������R�=�kI��uzL��L���Ϝ�
L�����H��x����6��H�E�dH+%(��H�ĈH��[A\A]A^A_]�fDH�
�?H��\L��1�����H�H��a����H��h���L�������@1�L���3V�L��M��H��x���H�K�1�質�L�-Y����:���L��x����.���賚�UH��AWAVAUE��ATI��SH��H�EH��X����H��`���D�uH�?��l���D��h���H��P���dH�%(H�E�1�HDžx����A��A��E��~*1��H�y=L��1�������A�A9�uߋ�l���Ic߅�~|D�p�L�=�[E����fD��h���H�ED��rH�=�L��1�还�H�H�E9���H�
:>L��L��1��A��蔘�H�H�D9�l���u�H��`���1ɺH�������P�=��kI����L��L��衚�
L�����H��x������H�E�dH+%(�GH�ĈH��[A\A]A^A_]�L�5���L��1�L����H��P���H��X���L��Lc��^R�L��L��H�I�1��Ǘ�I�Hc�L��3���f�H��`���L�������@1�L����S�L��M��H��x���H��1��S��L�-��������L��x�������E1�L�=�<L�-Z���h���H�{;D��sH���L��1�A�����L��L��H�L��H�1����H�H�D9�l���u��X����ٗ�f�UH��AWI��AVAUE1�ATA��SE�t$�D��H��H��0���H��D�����H�� ���D��,���dH�%(H�E�1��x(�D��(���1�I�������Dž��L��������Dž���D����M����H�����I+@@L��M�h�I+@8L��8���H�����A�@,�����A�@0������(�L��8���H��H����������,��������D��L��8���H��0�������L��8���H�M�x�I�H�I9�tlL�����E1�D��8���M��E��I����,���E��L��L�8���D��(���A��PH��0����� ������M�$$YH�^M9�u�L�����D��8����=�j�����t:�����I�p D��(���A�L$D��,���H�� ����E�����5������I�P@A�L$D��,������I�p D��(���E��H��0�����������HË����9��jtL������M���]����=t�jL�����D����tPH�E�dH+%(��H�e�H��[A\A]A^A_]��=5�juH������[������!�(����J���M��t�H�� ���I9�t�H��@���1��H�=�KlH���H�L�]��y����=�ju"M��tI�EH��t�@p���)ЉE��N�����,���E1�D��D��(���H��0���H��JlPE�� ������H�XZ����膔�fDUH��AWAVAUATS1�H��HdH�%(H�E�1�H����L�6I��I��M���:I�H������H����H�H������H���>H�H������H����L�8M���'M�M����I�1L�������`���L������H��M�AI��M9�tL������L��M��I��L������M���H�{���H��H������1ɺ�J�H���L��H��1��k��H�H�I�L9�u�L��L������M��L������M�GI��M9�tiL������I��L��M��DI���
L��H������1ɺ�$J�H����L��H��1����M�?H�I�I9�u�L��L������H������L�xL�HM9�tdL������I��L��I���zL��H������1ɺ�I�H�%��L��H��1��s��M�?H�I�I9�u�L��L������H������L�@L�xM9�tlL������I��L��M���I����L��H������1ɺ�,I�H����L��H��1����M�?H�I�I9�u�L��L������H������L�xL�HM9�tdL������I��L��I���RL��H������1ɺ�H�H�-��L��H��1��{��M�?H�I�I9�u�L��L������M�~I��M9�tQ�I����L��H������1ɺ�LH�H�ł�L��H��1����M�?H�H�M9�u�M�t$I��M9�tJL�=���I�~�wfL��H������1ɺ��G�L���L��H��1�軏�M�6H�H�M9�u�H�E�dH+%(��H��HH��[A\A]A^A_]�fDM�6M9�u���fDM�?M9������Y����M�?I9�����������M�?I9������I����M�?I9��l�������M�?I9������!����H�L9��D���������f�UH��AWAVAUATSH��XH������L�-�{kdH�%(H�E�1�M��H�إLD�E1�H����H�H��A�H���RL�M����M�M����M�M���M�M���8M�:M���SH������I�7L������L������L������L������H�������2���I�_H������H��L������L������I��A��I��L������L������L9�H��������H������H������L������L������L������L������H������H������L��I��D��M��I��fDI�|$�wGH������1ɺL���E��H�
�H������ID�I���1�H���1��3��H�I�M�$$M9�u�M��H������L������M��L������L������A��L������H������I�ZM�zL9���H������H������L������L������L������H������H������L��I��D��M��I��I�|$�wGH������1ɺL���D��H�
�~H������ID�I���1�H�˥1��S��H�I�M�$$M9�u�M��H������L������M��L������L������A��H������M�{I�[I9���H������H������H��D��L������I��L������H������H������L��M��I��I�|$�wGH������1ɺL����C��H�
�}H������ID�I���1�H��1��{��H�I�M�$$M9�u�M��H������L������M��L������H������A��M�yI�YL9���H������H������L������H������H������L��E��M��I���I�~�wIH������1ɺL���C�E��H�
}H������ID�I���1�H�+�E1�貊�H�I�M�6L9�u�M��H������M��L������H������A��M�xI�XL9���H������H������H������H������L��M��I��D��I��f.�I�|$�wGH������1ɺL���?B��H�
P|H������ID�I���1�H�k�1����H�I�M�$$M9�u�M��H������H������M��A��L�zH�ZI9���H������H������H������L��I��D��I��I��wGH������1ɺL���A��H�
�{H������ID�I���1�H�Ģ1��L��H�I�M�?M9�u�M��H������M��A��H�YL�yL9�tH������H������L��M��I��f.�H�{�wIH������1ɺH���A�E��H�
{H������ID�I���1�H�+�E1�貈�H�I�H�L9�u�M��H�E�dH+%(uH��XL��[A\A]A^A_]��y��f�UH��AWI��H��AVAUATSH��H��	H������H��p���dH�%(H�E�1��1�H��tH��I�����H����Dž���E1�=��jL������H��LD�p���E1�L��p������L�����E1�I��Dž���Dž ���Džh���D�����L��H���L�����M���OI�E�L��H��H���H�����I+E@I+E8H�����A�E0AE,�����#�H������H������h�������P���H��,�L��1��.��Hc؋������~>L�����E1�A�݉�L�%[+L��L��1���A��A�D9�u�Ic�L�����H�]yL��M�u�1���Ɇ�H�k[�L��A��1�谆�H�����Hc�Ic�M�e�H�H�H�H�����M9�t\1�L�����A��H�Ë����H��L��E��L��p�����h���L��A��PH��H����j�M�$$H�XZM9�u�H�����L�����H��p����=�jH��`���uI�E@H��`���I�} ��L��`���Dž$���DžX���I�Ƌ�P���HDž�����T���HDž8���L��@���M���	I�F�L��H��8���H��@���I+F@I+F8H��@���A�F0AF,�$����<�H�����H����
H��*�L��1��V��Ë������~3H��)E1�I��DL��L��1��&��A���D9����u߃�P���Hc��H
�L��1�A�H�*���H�H�1���t)H�Yw�L��1��Ʉ�H�H�D��A���u�H�XY�L��1�蠄�H�����M�N�M�F�H�H�H�H��(���M9���H������L�����M��Dž���L������H������H��)�L��1�HDž��/��Ë������~(E1�H�i(L��1�A�������D9����uۋ����Hcۅ�A��E1��8�H�
i)H��FL��1���Ã�H�H�E����A���T���H�	D��rH��'�L��1�膃�H�H�E��t�E��t�L�5 ��L��1�L���^��H��`���H��8���L��Lc���=�L��L��H�I�1��.��I�Hc�L�H������1ɺL���/;�=�okI����L��L���D��L���
臓�H���諀�M�mH������H�(��������I9��i���L�����H��`����=��jH������uI�F@H��������T���I�~ E1����\����u�L������������L��Dž���I��Dž���HDž����L������M���JI�D$�L��H������H������I+D$@I+D$8H������A�D$0AD$,������I��H����H�r'�L��1��Ձ�A�ŋ������~EE1�H��D���1�H��%L�����H�����蘁�H�����A�9����u�H��Mc�E1�L�
'�7@H��s�L��1��Z��D�����L�
�&H�A��I�A��tB��\���D�����D��r�L�ʾL��1����D�����L�
�&H�A��I�A��u�H��UL��1�Iݾ���I�T$�H�L�H������I�D$�H9���H������H��x���I��Dž���H������L������L������H�&�L��1�HDž��o��D�������E��~.E1�fDH��$L��1�A����>���D9����u�D�����Hc�E��A��E1��5DH�
�%L��1�A��H��B���H�H�A����������H�ED��rH�$�L��1���H�H�A��u�E��t�L�5X��L��1�L����H������H������L��Lc��9�L��L��H�I�1��f�I�Hc�L�H������1ɺL���g7�=�kkI���gL��L���|��L���
迏�H�����|�H�����M�m�����L9�x����d���L������L������H�������=��jH�����uI�D$@H�����������I�|$ E1�E1����x�����L������E��Dž����I��H�����HDž����M��H������M���@I�E�L��H������H������I+E@I+E8H������A�E0AE,��������H��0���H���1��x���������L���(�I�U�I�I�E�H9�t}E1�L�����l���E��H��D����I��������E��H��L��D��l���H�������A��P��������H�AZI�A[I9�u�L�����l���D�����=`�j�~A��I�u �L��D�����H�����A��A���t�I�D;5.�jtL��0���M��������=
�jL�������oH����������������L�;��jtM��M��������=��jL������I����H��(�����X���L�H�������X���;��jtL�����M������=��jL��@�����H�����H������� ���H�H������� ���;Q�jtL������M�����=0�jD�����L��H���L�����L������2E��1�E��H�U�dH+%(��
H�e�[A\A]A^A_]�f�I�U@A��I�u �D�����A��L��A����I�D95��j������=��jL�����������H������H�������H9�����t���H���1��H�=3lH���H�H��h����K����=p�ju0H������t&H������H�H��t�@p������)ȉ�\��������������E1�L��A�عH�(2lP������L�AXAYI������=��juH�����������������L�������@1�L��L��L��������6�L��1�L������H���H��L�%m�e����F���L����:���L�������@1�L��L���6�L��M��H���H���1����L�%�l���*���L��������=�juH���������������������M������L9���������H���1��H�=n1lH������H�L��h�������=��ju0H������t&H������H�H��t�@p�����)ȉ�\��������H�L��1�E1��D������HDž���Sy�����H��A��Hc؅�~9L�����A��H��H�ھL��1��y�A��A�D9����u�Ic�L�����E1��&H�
�L��1�A��H��;���x�H�H�E��H�6�rH��L��1��x�H�H�A��u�L�5R{�L��1�L���x�H������H�����L��A���2�L��L�������1��_x�1ɺH�=q/lH������������_0�=�dkH�=Q/lI����L��L���mz�L���
谈�H������u�Hc����Ic�H�Hc����H�H�I������=��juH��@����_��T�����S�E1����M���&���L9�`�������L���1��H�=+/lL���H�L��h������=��ju0H��8���t&H��8���H�H��t�@p��$���)ȉ�\����������T����L��H��HDž��L�%h������1��w�����1ɉ�A�΅�~!L��L��1���v�A���D9����uߋ����Hc�H�0������L��1��v�H�
8�L��H�H�Y9H�1��v�L��L��������1�L�%#y�nv�L��L��A��1��Yv�H��`���L��L��������0�L��L��A��1��,v�1ɺH�=>-lH�������������,.�=�bkH�=-lI����L��L���:x�L���
�}��H�����s�Hc�����Ic�Ic�H�H�Hc����H�H�Hc�����H�H���������=��juH������1�DžP���Džh����'�L�������@1�L��L�������1�L��1�L������H����H���L�5�g������L�������H��I�L���t�A�Ic�����M������L9�p��������H���1��H�=d,lH���H�L��h���������=¿ju$M��tI�H��t�@p�����)ȉ�\����b��������H��E1�1�L��p���H��+lL��P�~��I�XZ�2���H��p���I�E@IE8H9��$�M�e�I�E�H������L9��E1�1�L�����1�Dž���1�A��D������������uH�=�l��H�o�L��1�������s�E���7E1�������M��A��D��H��L��1�����s�A�D9�uߋ�����D��1�H��AL��M����js�H���L���1��Rs�E1�A��L������D��A��H��L��1�����&s�A�D9�u�D��L������D��H�*x�1��L��A���r��1�H�������L���*�H��5�L��H��1���r�À=K_k�1�H�UG�L���r�����Ë����;~�jt �M�$$H�����������I9��h���D�����L�����A��I�] �C�L�������@1�L��L�������q.�L��1�L������H����H���L�%�d�����	���L���������q��E��~?E1�������M��A��D��H�L��1�����q�A�D9�uߋ�����D��M������1�1�L��L����-�������H��?L��1���rq�H���L���1��Zq���B���H�lH���[����8s�R����xy�H����xm������9���L���[����r�@Dž���E1����ff.�UI��H��AWAVAUI��ATSH��HH�O@dH�%(H�E�1��=N]ktH�GpH����j���?�������<H��L�M���1�1�L�M�H��H��H�5E�H�U�A��L�M�H�u��f.�H����H��H����H��L��1�A���L�{��p�H�U�L��L��Lc��*�H�U��L��E�1��o�L��L��E��h��H�U��L��I��1���o�HcU�H�I�HcU�M�I�I�Le�D;5��j�[���H�U��f�H�E�dH+%(�7H��HH��L��L��[A\A]A^A_]��D����H��L�M��O�I��H����L�M�1�H�5�CE1�H�U�L�M�H�u��DL�����I��H��tyI�_�H�U�L��A��H���y)�H�B�L��E�1���n�H��L��Lc�����H�U��L��H�E�1��n�Hc]�H�M�H�L�H�H�H]�D;5��j�w���H�U�H�E�dH+%(u.H��HH��[A\A]A^A_]�f��5^lH�a1�1��JH�1����Qo���UH��AWI��AVAUATI��SH��8H�U�dH�%(H�E�1��=�ZktH����KH�u�H�L�p�H9��7H�
�ZkI�A�H�E�H��H��^HE�H�M�H�E��5A�V(��L��L��L��A�����H�II)GI�FXL�p�H9E���A�~xu�L��I��$�蟝����ukH�}�D���Ã��t%I�wI�?H�01�H�M�D�����H�II)GH�=ZkL��L��L���e���I�F H���X����Љ��U����H��L���e�����u�I�FXL�p�H9E��Y����I��}�)�H�U�dH+%(uH��8[A\A]A^A_]�f�1����m����Uf�H��H��AWI��H�=]_AVAUATSH��H��H��x����dH�%(H�E�1�H������)�����HDž����H������HDž�����D����Xk��_������gH��XkA��`H��H��H�����X�������X�������D���Ј�^����II��PH�BL�jL�p�I9�tqH��p�����X���H��\L������HE�H���L��E1�1�L��L��A�VH������I��1�H��x���H����jk�I�FXL�p�I9�u�H��p���H�
I��P1�H��`���H9���L��p���L��x���@H�AL�iL�x�I9���H������H��P���D��_���H��h����Y@H��p���E1�1�L��H��h���E1�A�WH�������G�H��-�L��H��1��j��I�GXL�x�I9��A�xu�L��謚������E��u�H�f�L��1��ij���r���f�L��p���L��x�����H�=
]L���I���^�����M��PM�rM�jI�~�M9�����X���H��fL��HE�H���L������L��h���L��H��p���A�V�L�4VkH��x���H��e���1��i�I�L��h���I9�L�p�tj��P���H��x����H��p���H����k�L��L��L��A�VL��Uk�H�߉�H�"e1��Ui�I�FXL�p�I9�u�L��h�����P���I�
1�H������H9�`�����H��p���H�ω�fDH�GH�_A��L�`�H9���H��h���D��_�����P�����X����1A��H��p���L��L��A��E1�A�T$A�I�D$XL�`�H9�t:A�|$xu�L��躘����t�L��L�������u�I�D$XL�`�H9�u�f�H��h�����P�����X���H�?H��`���D9�AB΃�H9��0�����H��H���A��H��XH��x���L�
TkH��Z�H��H��HE�H��1��g�H�ٺ�H�=�0��H�U�dH+%(��H�Ę[A\A]A^A_]�@I��HL�-rTk�B H��h���L����H������L��`���E1�H��p���DDž����H�L�p�H9��VH�'XM��LD�L��M��I���I��H1�I�EXL�h�H9��A�}xu�L���7���������������u��uH��x���L���Bi�L��p���D��L��L��H������A�U��������u�H��x���H�������
i��u���DH��`���H��������H��x����H�=UY�L�%LW�~�I��HH�L�p�H9���L��p���L��x���f�A�~xugL���a���������� H��p���H������L��E1�A�V�����L��.A���v�D9�u�H��p���1�H��HI�FXL�p�H9�u�H��x����
H���av�H�ٺ�H�=�.�}�H��h����@ ������LI�L�
�	H��1�A��H����re������D���L�
�Qk�L��H���L@�1�A���Ce�����fDL��L��荕��������I�EXI��HL�h�H9����DH��x����
A��H���u�H��h����@ A9��-����H�پH�=�W��|�L�-�QkI��H�9����H��p���L������������I�GXL�x�I9�����H��P���H�	H��`���H9�H��h��������H� W�L��1��Id�H��h��������H��p���L��茔�������H��p���H��H�/���L���L���|�������d�f���UH��AWAVAUATA��SHc�H���H��0����6��T���L��h���D��S�����\���dH�%(H�E�H�^PkH�������u�H�#lH����
�]�@-[...f�P1H��lH��0������H�=pPkH��t���DžX���E���K	��T�����tQHDž8���9�X���|>H�=�l�H�E�dH+%(�*
H��8���H���[A\A]A^A_]�fDH��0���輾��H�=�OkD�`�t	L���u�H���I��H����	L��0���L��萿��M�V0��������M���k	H�C�M��HDž8���L9�IC�H��`����(DH���X����\���/���M���H��`���f�H�E�D��NkL��p���H��x���M���)E�E����=�Nk�&�=NkI��H��L��p���H��L���p�1�L��H��h���H���a�fA���A��t
��S����(Mc�L�8�����T�����t��X�����X���9���A�����I�h��L����Y��I��H����A���u݀=�MkI�_�����I���M�g(�r ��H����=�MktI�WXL�"M��x4f��I*��Y{9H��xEf���H*��^��Z��p����L��A��f�H��L	��H*��X��Y69H��y�H�ƒ�f��H��H	��H*��X��fD��\���H������������H��0���A����`H�����u,��~(�L@�H��h���1�L�
iA��H�[��`������f�H��h���L�'RH��R���Z�\�����_��T������p�����X�����X���9��[���@H����l]������=}�k�=���I�GxH��h���H�8H���
�H��1�H�
�KkH�DR�P_�����L�e�H��H�E�L��L�m�H�E�)E����}������H��h���L��1�H�4�^�H�H�8����r���H��Kk�=sKkH�� ���tI��x�M���A���H��`���L��H�^3L��PL��H����@1�D������C���L��H���H��p���H��x���H�M��PH�H)�H��p���I�VI�NH��x���H��H���L�b�H9���H�� ���H�OL�����M��L�����D�����L��p���H��L�����HE���(���H��@���E��A��D
�(����_H��@���H�� 1�肀��H�H�p���H)�x���H�=�JkH��L��L���+A�W(��L��L��H�����H��p���H��x���H�I�WXH�H)�H��p���L�z�H��x���H9�H�����E���Z���H�����M��L�����L�����H��(����S@A�T$(��L��L��H���k���H��p���I�T$XH��x���H�H�L�b�H)�H��p���H��x���H9�H����!H��@���H��1��|��H��L��L��H�H�p���H)�x���H�=sIk�u���I�D$ H���g����Љ��e���fDE1����I�G H�������Љ�����f.�L�����L�����L�����H�� �����H�H)�L��1�H��p���H��h���H��H��x����L��H����\�I���L��H�����A��H�H9�L�`���H�� ���L�5�LL��(���H��LE�L��H���L��p���L��@���A���J@A�T$(L�����H��H����H��h���I��H��t1��w[�A�I�D$XL�`�I9��tBH��`���H��L��H�=HkL��p���H��@���H��x���u�I�D$ H��t�����L��(���H��h����
L��H���E���\�L��H���A�A���tfA���t
�=fGk��Ic�H�8����E���I����4���L�e�E1�Dž@���L��H���L��`�����A�FI��I;��srM���f�H�E�H��I��HL�m�H��H���L�e�)E�E�w����}�u�H��h���L��1�H�Z�$Z��@���A�FI��I;��r�Lc�@���L�8����}���f�����H��h���H��0����%���X������f.�H�� ���L��(����n���A��`L��KH�B.L��H����L@�1��4|��H��p���H��x���L��H���H��+����H��h���L��H���^�A����I������L�����H��h���H��H���0�D�H�H�8������HDž8����W���HDž8�����������H�
H�k�,�H�=�t
��p��j�����Y����UH��AWE1�AVI��AUATS1�H��(H�u�D�o0dH�%(H�E�1�H���H�E����)�W�D��f�f��H�}��H*�D��L���Y�0�H*�H�7K��^��/X�H�H�I��I��StXD�����H�u�H��I����g��t�G�D�0E��tE��u�H�}�L��H���1��I����W�H�H�I��Su�DH�E�dH+%(��H��(H��[A\A]A^A_]�D��f�f��H�}��H*�D��L���Y!0�H*�H�gJ��^��_W�H�H�I��I��St�D����H�u�H��I���	g��t�G�D�0E��t�E��tE��u�H�}�L��H��1���W�H�H���W�f.����UH��H���W.dH�%(H�E�1��2�k�G ��f�G$���k��f�G&)�f�G(H�E�dH+%(u���W�f���U�H��AVAUI��H�5�IATI��SH��dH�%(H�E�1��U����H�=Hbk��I��L�5[bkH��tL���e��t*I�>I�� ��H��u�E1�L����S������Xf�L���O�I��I��H��tҾ,H���]�H��t��H�xHc�H������H��H��akH�H�SL�c1�H�U�dH+%(u
H��[A\A]A^]��V�UH��AWI��AVAUATSH��(dH�%(H�E�1��G$�E��W`A�G04�4�E���Q�A���tA����A���E�g&1�E�o$��vA�D$��J�1�H�I�H��H�ÿ��p�E��tAE1�fDA� A�w"A�W.D�D���4i�A9����aA���
a�E9�u�1��p�E�A�W(A� A� A�w")‹M��A�G.��6S�A�����uI�wPH��t	1�1��	�H�E�dH+%(uCH��(1�[A\A]A^A_]�f��`A���`�E9��9����l���@�E��f����U�f���UH��SH���_0dH�%(H�E�1��w0���fP�H�E�dH+%(u��H�]�����T�f.���UH��H��dH�%(H�E�1�@��t����5t(���uf/�,�2s1�f.0,����3�G0H�U�dH+%(uɉ���O��KT�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u�G"� ������bg��S�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�G"��G ��G.ɍ<���g��S�fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�H�����[]��fS�fD��UH��H��dH�%(H�E�1�H�E�dH+%(u�H��H���
j��%S�D��UH��H��H���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H�EH��0���Dž0���H��8���H��P���H��@���Dž4���0�ci�H��H���dH+%(u���jR�f.���UH��AVAUATSH��dH�%(H�E�1��������H�GI��I����t?������u{H��!�H��L��Є�tH�I;\$��I�D$xH��u��H�_M�u�M��~kDH��H��L��Є�tH�I;\$�~I�D$xH��u�I��s�I�\$H�E�dH+%(��H��[A\A]A^]�f�1�I��t�H�[�f�H��L��Є�t�H�[I;\$t�I�D$xH��u�I����f�1��H�X�I�D$xH���4���H��L��Є��$���H�[I;\$u�1�������P�ff.���UH��AUATI��SH��H��H�dH�%(H�E�1���tq��t\��u*���H��M�l$�M��~6fD�K��H��I��s�H�{H�E�dH+%(u5H��[A\A]]�@t����I��H�������H���fDH�{��5P�D��UH��AUATSH��H��L�gdH�%(H�E�1�M��tlE1���L�����I��H��t/�{ �C.�s"D���2c�D��L��H��Sh�C(A��D9�u�D��H�U�dH+%(u,H��[A\A]]�@H����H�CI��H���{���1����vO�fD��U��H��H��HwdH�%(H�E�1�H;7��H�U�dH+%(u���3O���Uf�H��H��dH�%(H�E�1�H�E�dH+%(uH�Gp1�1�����N�ff.�@��UH��ATI��1�SH��1�H��dH�%(H�E�1��b��C08�8�"J�H�E�dH+%(u�s$H��L��[A\��]�lX��wN����UH��AUL�-?lATI��SH��L��H��dH�%(H�E�1�����1�1��a��C08�8�I��s$L����X�H�E�dH+%(uH��L��[A\A]]����M�ff.����UH��AVI��AUATI��SH��H���H��H���L��P���L��X�����t&)�`���)�p���)U�)]�)e�)m�)u�)}�dH�%(H��(���H�CXH����L�->lH���L�����1�1��`��C08�8�H��s$L����W�H�{@��I�L��L�cH�F�L��H�C@�H�EL��L��H������H��0���H�����Dž���Dž���0H�� �����P�A�ą�4L�����A���H��(���dH+%(u<H���[A\A]A^]�@H�{H�o��L���w���1���H�y�H�CX����[L�ff.���UH��ATL�%lSH��1�H��dH�%(H�E�1���H�s@H�P=H��H�,lH��HD�1�����L�����H���^���H�E�dH+%(uH��L��[A\]������K�f.���UH��AWL�=�<AVL�5�kAUI��ATL�%x�kSH��H��dH�%(H�E�1��>�1����H�s@L��H��H��ID�1��y���L�����H����L���A���L�������t�H�U�dH+%(uH��[A\A]A^A_]��K���UH��AWL�=9<AVL�5�kAUI��ATL�%�kSH��H��dH�%(H�E�1��>�1��A�H�s@L��H��H��ID�1�����L���1�H���	�L����L���Y����t����
t��H�5��P�E�<Y��H�E�dH+%(uH����[A\A]A^A_]��<J�ff.����UH��AWAVAUA��ATSH��H��H����H��8���L��@���L��H�����t))�P���)�`���)�p���)]�)e�)m�)u�)}�dH�%(H�����1�H�E�H����H�����H�� ���H������H�����H�����L�5�;H��H����L�=�:L�%E�kDž���Dž���0�lM��yC�1���H�s@H�N�kH��H��ID�1��=���L����H���}�L����H������D��L��H�=";�����t�H�����������E����H�����dH+%(uYH��[A\A]A^A_]�H�EH����H����Dž���H�����H�� ���H�����Dž���0���1���_H�ff.�@��UH��ATL�%�kSH��L��H��dH�%(H�E�1�������H�{H��H�{@�H�E�dH+%(uH��L��[A\]�����G�D��UH��ATL�%��kSH��L��H��dH�%(H�E�1��@�H����L����H�E�dH+%(uH��1�[A\]��G���UH��H��dH�%(H�E�1����H�GH�E�dH+%(u
H�wH�Gp1����6G�fD��UH��AWAVL�5��AUA��ATL�%�kSH��H��dH�%(H�E�1��L���x�H���P�A���`�L�����E��x[D�������������tq���uh��������v"f�{*t��������v��������v�� uƃ��f������H�U�dH+%(�H��[A\A]A^A_]�fD�� t{��������wȍ���������Ic�L�>���1���H��SX1�1�L�{@�VY��C08�8�eA��s$L������O�H�{H��������H�K�s(���H�1��H9������L�J�<H9�s
H��H��L)�H�1H�;H��H�S��Sp���f�H�CH���s����s(H9��vH)�H��H��H�SH�޺H��H)�Sp�C������H���H9��+���H�K�S(H��H�H�H9�����H����H��H�K�Sp��f�1�1�H���Sp����f.��s(���H�߃�H��Hc���H9�H��HN�H)�H��H�C�Sp���fD�S*f�������K,����9��r�����f�C,�f���fDf�{*�����C,f���H�����f�C,�<���@H�H���,���H�SH��H�H9�����H��H�����H��H�S��Sp���f�H��1������C���UH��AVAUATSH��H��L�wL�gdH�%(H�E�1�M9�t~M��tyE1�fDH�CxH��tL��H��Є�u/�{ �C.�s"D����V�D��L��H��Sh�C(A��D9�t	M�$$M9�u�D��H�U�dH+%(ucH��[A\A]A^]�@M�&�L��H��Є�tM�$$L;ct"H�CxH��u�L�cM9��S���1���E1�L�cM9��7�������B�f���UH��H��dH�%(H�E�1���t@��t#��uH�GH�GH�E�dH+%(u*��fD���H�WH�H�D�H�G��H��Hw���QB���UH��AVAUATSH��H��L�odH�%(H�E�H�GA��M����E1�;��r\�h@H�CxH��t
I�uH��Є�u/�{ �C.�s"D���<U�D��L��H��Sh�C(A��D9�tA��I��D;��s�̱k��A9�r�H�E�dH+%(u"H��D��[A\A]A^]�DL�oL�o�Z����nA�ff.���UH��AVA��AUI���ATA��S��E��H��dH�%(H�E�1��[�A�} A�E.A�u"D��D��iT�����D)�{�X�H�E�dH+%(uH��1�[A\A]A^]�[���@�f���U�H��S��H��dH�%(H�E�1��x[����K�H�E�dH+%(uH�]�1���V[��@���UH��AWI��AVAUA��ATI��SH���H��(dH�%(H�U�1�L9����
[��K(H�SI��H�I9��vE1�L9�sE��A)�D)�A��{ �C.�s"D��D��YS�D���W��{ �s"�C.D�D���8S�L;c��H�E�dH+%(�H��(1�[A\A]A^A_]�vZ�fD�kZ�H�KA�1�I9��6�C(I��H�I9���A��E���{ �C.D�E��s"��D��R�D�E�C�<��V��{ �C.�s"D��D��R��C(HCI9��K����m�_J��C"�{ A�t�C.D���TR�q�:J��C"�{ A�tD��C.��/R�+�J���E��A)�E���F���f��{ E���C.A)��s"D��D���Q�m��I��C"�{ A�t�C.D����Q���D�E�������H�S�*����{ E���S.�M�A)��s"D��D��Q�l�tI��S"�{ A�t�S.D���iQ��D�A���'���D�E�H�KD��E)��\���f��l�&I��C"�{ A�t�C.D���Q�q�I��C"�{ A�tD������=����UH��AWAVAUATSH��(dH�%(H�E�1���~1I��E�ƿA��A�ԉ�� X�E��t;I�GB�#H��H9���H�E�dH+%(�]H��([A\A]A^A_]�DI�GD��H9�r�A)�A�G"A� A�t�A�G.D���CP�t�)H�A�w"A� D�D�A�G.��P��3C�H�E�dH+%(��H��(1�[A\A]A^A_]�[W�A� )�A�w"E�u�A�G.�D����O�t�G��y2�~fDA� A�w"A�G.�D���O��S��rND��A+G9�|�A� A�W.�E�A�w"�D���]O�l�CG�A�w"A� �E�D������@D��A+G���������;�f���U1�H�="�H��SH��dH�%(H�E�1��6��H�5�FkH��t&H��FkH�KH�H�� �{���P�H�s�H��u�H�E�dH+%(uH�]����J;�f.���UH��H��dH�%(H�E�1��^�k��tH�~(���H�U�dH+%(u���:�ff.����UH��AVAUI��ATA��SD��H��H��@H�W8dH�%(H�E�1��9&kL�rI)��;�E������E�1Ҁ=Ծk�E�u
������U��C$H�tH�5-fHn�fHnƀ�H�]�fl�H��H�=���fHn�)E�fHn�H�U�H�5nfl�L��E�H�u�L��)E��D�}�tL���H�E�dH+%(u&H��@[A\A]A^]�����ȃ���E��P�����9�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�����9�ff.���UH��H���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H�EH��0���Dž0���H��8���H��P���H��@���Dž4���0��H��H���dH+%(u����8�ff.�f���U��H��H���
-$kdH�%(H�U�H�W8H�R��t����5t!���uH)ʸ2;rt1�������3H�U�dH+%(uɉ��<��G8����UH��H��dH�%(H�E�1�H�E�dH+%(u����8�ff.���UH��H��dH�%(H�E�1�H�E�dH+%(u
�@������7����UH��AWAVI��AUATSH��8H�W8dH�%(H�E�1��#kL�bI)���=#k҉�A�D$����€=��kA��uM�4L���@�A�F(1�D��L���H�������H�E�dH+%(�&H��8��[A\A]A^A_]�@M����U�M��I�E�LE�I�F8L�x�n"kL��I�-H)ƋFH�u�H�5�@�E��\;�H���f���L��L����:���S���H�E�I�u8�U�H�@H�@ H��H�����=ɺk�SA����@\�M��E�H�E�E1�H�x t�=��kE�A���A���6L���U��3��E��U�L���M���H�E��@��U��u��tD����I�EpH�x(�H�P����==�k���f�H�Bp��H�x(�H�P�t�H�׉M�H�U���H�U��M�����H�rH�M�H���S���I�UH���F���I�����M����/����E��u�E1�L��9�u�A��)ȉ�H�E��@�tD��������f.�H�BpH�x(�H�P�t��Y����A����@`�M��E����H�2�T���H�=YP
�t������4�f.�UH��AVAUI��ATSH��H��dH�%(H�E�H�G8L�p�A kHLJ�M��I)�L���V)�L��L��L����t-�I�L$H�H9��YL�p�f��I������Ic�����k�ոk���\��Hc�f�I��H��H)�I��@���H��8�_�f(�H9�u��%
f/��H���H���/��H�BH��tpH�…�~�HcZ�kH��H��H)�H�4����\�f/�wFH�BH��t5H��H���A���LXf.�z�u�H��8H9�u�H�BH��u�DH�B�f�H�BH��u�H�BI�~xf��I�VxL��A��H�8蔼�I�L$f��I�FhL�p�H9������L���(�L���z��H���H�E�dH+%(uHH��[A\A]A^]��I���H��tf�.���������I�FxI�Fx�L��1��Y����2��UH��AVAUATSH��H�$H��PH�&N
L�o8M�edH�%(H�E�1�H����������kM�u����H���iH��PI�F M�L$-�@L������@�� L��$L��1��L�1�1�H�������8H�������S$L��H�߃��G��X1�ZH�U�dH+%(uSH�e�[A\A]A^]��H�=�kA��1�H�
jM
H��.��0�H����D���D�������|1�ff.��UH��AWAVAUATSH����kL�'dH�%(H�E�1�H���H�H�G8H�@H)�L�pL9�tA�=a�kI��L���teDH�{(�tH�{0I��H��t
L���5�H��ugH�L9�u�H�=e#���1�H�U�dH+%(��H��[A\A]A^A_]��H�{0I��H��t
L���+5�H��uH�L9�u��@L�����A�U&D��fHn�f��fl���AEH��t,��t(�=��ktGf�H�[H�{(�t�H��I�E��tH��u�I�]�Aƅ�Aƅ��<���DH��tH��H�[�D9�u�I�E����/�UH��AWAVAUATSH���ZkL�'dH�%(H�E�1�H���H�XH�G8H�@H)�L�pL9�tA�=�kI��L���td@H�{(�tH�{0I��H��t
L���4�H��ugH�[L9�u�H�=�!�:���1�H�U�dH+%(��H��[A\A]A^A_]�fDH�{0I��H��t
L���3�H��uH�[L9�u��L�����A�U&D��fHn�f��fl���AEH��t,��t(�=�ktGf�H�[H�{(�t�H��I�E��tH��u�I�]�Aƅ�Aƅ��=���DH��tH��H�[�D9�u�I�E���p.���UH��AWAVAUATSH��H�$H��H�$H���&L�oH�����L�����L��H��H��p��L��dH�%(H�E�1���kH)�1��H�H��H�
-���ƅ���fHn�fHn�H���H��X��fl�fHn�H�����)�����~�Ujƅ��fl�)���H�NH�H��H��H��@��M���cH�CL�p A��� �MH9��XA�E+��H�=��9���H��X��H�P�B4�J,H��������=f�k����f������C	H�����HhH��h��H�����H�XH��P���hkH��8��H)�H��p��H�����1�H��t�XH�������H��h��I��H��H��`���Z�L��L���������U
H�����L�����L�� ��M�����=��kE�}LM�u��CL���[�������D��fHn�f��fl���)����H��t6��t2�=[�k��DM�vI�~(�t�H����tH��u�H�����L�����L�� ��ƅ��L�5t�@��L����A�Dž��c��t���|�@��uw�Ic�L�>���=����A���xA��u�H��(��H���NH�(��
H���H��h������L�����H��@��H9�H���v
H�E�dH+%(��H�e�D��[A\A]A^A_]�E1�p�k������	����A��b���E�kDL��`����H��h��L���`�L��L��������A���~��A����L�� ��M�����=��kA�uLM�}�tA�uPL�牵x���M����x�������fHn�f��fl���)����H��t;��t7�=J�kuHH�A�)�f���M��H��@��H��@��H��@��u�H�����L�����ƅ��L�� ����M�I�(�t���H��t˅�u���E1퀽8����9������u;H��9��D�H�
TH�5dH�=f�����
�������9�������L���������p���H�=�D
�����_���E1�����H�����H���5��k�����L�����H�=I
H�@�VL��������k�@0P����1����ZY����E1�H��9��D�H�
�H�5�H�=�����
������9������L��������G������E1�=k�r�f��k��E1�H�������kL��H�����H+����L�zH�κI)�L��x��I������=Y�kL������DIc@`I9�~E�x\H��x��L���L��L��0��H��H�@��k�@,��������L��0��A�@\H��L)��EE1�1�1��w�H��`��L���������E1�H������5ëk��.����E1�5��kH�������.����E1�H������5��k�.��r���E1�H�����H��P���&��W���E1��i�k���<CˆV�k�5���E1�H�5�B
L���3������E1�H��P��H�������.�����E1�H��(��H����O�H�x(���L�@@M����L�����H�
\�@1�L����@�L���^������E1�5��k���E1�5��k���H�����L���Y�M��t<M;mt6A��t��A����Z���A�G��u�M���H�5��Hc�H�>��@A��t�n���A���|8A�G��uw/H�8�Hc�H�>��A����E1�A���P����E1�����=����M���,���L���T��I��H���(���H�����|��I������@H�����H��0��H���Z0�������A��� L�������H��L�� �Q�I�u-L��1�H�=��l���A��������E�}P�����=�k�x�xk�y�������L��������IcP`����H��x��L9�L��L��0��LN��ݨk�H�@L���@0H�މ�������L��0��Ic@`H��L)�H�=�?
H�����H������4������H�Q�D)����M�v�H��@��H��@��H��@��u��%���@H�=�C
����7���M�������L���6��I��H�������H�����>��I���m���fDH������DkL��H�ZH)����H�C�@0��������A�����������A���������k����L��(��M��I�G�LE�L�������A�A��H�������kI�w8H�@H)�H�xH�H�B�H9�t11Ҁ=P�ktOH���H9�tLH�������H�H�HhH�A�H9�u�H�=�1��J�����DH�HhH��H�A�H9�t�H;��u�L��H��x��L�xh���H��x���������f��fHn���fl�)����H��t3��t/�=��k���
DH��tH��M��49�u�H�����L�����ƅ���b���I�H�����H9�u�'fDH�H9���x`��x�HcP`I���=���A��b� ����e�k� ���A��b���L�k����H��9��D�H�
�H�5�H�=�����
������9����������H��p�������H��p��H�x��������H�����H��8������"����H�=�A
���e���D����A��b�G������k�N���fDH�����H��0��H����+����� ��H��A�����A��� L�����L�����I�u-L��1�H�=�����@H��X��H�x�x"�H��X��H�xH�� �w{�a���H�=ؐkA��1�H�
�H�J��X����H��p��H�����L�������e�H�=�@
�	��T�H�=����C�H�=L@
����2�A���I�@H9�u�f�H�@H9����p`��x�����E1��4���E1��F�E1�H��p���-����=���H��p�������*���fDM�I�(�t�H�����$���H��u�����H��p��H�����L�����{�L���L��H������b�A��������"�f���UH��H��dH�%(H�E�1�H�E�dH+%(u������ff.���UH��AUI��ATI��SH��H��dH�%(H�E�1��)�1�1�1��$��=6�H�E�dH+%(uH��I�}xH��L��[A\A]]���p�UH��AWAVAUATSH��H�$H��L���L�g8H��X�dH�%(H�E�1�M���ZG�I�G�H������	kI��H��H)�H��I����I���I���p�	�H�����Ao$L��)�`�I�G�H��p��"�H��X�L��H��`��<��&�kM�t$M�l$����H�,�iH��PI�F L����M�M-�L���@L�� �@1���7�L��H������XZH�E�dH+%(uyH�eظ[A\A]A^A_]�f�H�=>
�����f�L���h�I�w�H�=Ť1�H��-���H�=I�kA��1�H�
�8
H������H����5��������UH��H��dH�%(H�E�1�f9w(��H�U�dH+%(u���x����UH��H��dH�%(H�E�1�H�E�dH+%(u�1���=�ff.�f���UH��H��dH�%(H�E�H�G@H�U�dH+%(u����ff.�f���UH��H��dH�%(H�E�H�GHH�U�dH+%(u����ff.�f���UH��H��dH�%(H�E�H�GPH�U�dH+%(u���}�ff.�f���UH��H��dH�%(H�E�H�GXH�U�dH+%(u���=�ff.�f���UH��H��dH�%(H�E�H�G`H�U�dH+%(u����ff.�f���UH��H��dH�%(H�E�H�GpH�H�U�dH+%(u����f.���UH��H��dH�%(H�E�1�H�E�dH+%(u�1���}�ff.�f���UH��H��dH�%(H�E�1���k��t
H9����H�U�dH+%(u���*�f.���UH��SL��A� H��dH�%(H�E�1��~yt�~xE�A��A��-H��H�{�1�RL��H�����CXZH�E�dH+%(uH�]�����@UH��SH�_`H��H��dH�%(H�E�1��|��H���t��H��t[H��L�C�H�K�L�K�I9�t/I��H9�tfA�pyH9�tH�:1�H9�tCI��H��A�pyH9�u�L�����H���ܪ�H��H��u�H�E�dH+%(u*H�]����H�C H��@���H�C H��@������fD��UH��AVAUI��ATSH��H���H��@�����t)�`���dH�%(H��(���1�L�cH�EDž���H�������`���H��0���I�<$A�t$	H�� ���D�p�����Dž���0�|��H�sH�;L�������D����9��H�I�<$H�5��A��1�����H��(���dH+%(uH���D��[A\A]A^]����ff.���UL�
�L�
	H�
����H��H��dH�%(H�E�1�j�YA��H�U�dH+%(u������UL�
����L��H�
����H��H��dH�%(H�E�1�j�	A��H�U�dH+%(u���3���UL�
T���L�jH�
f���H��H��dH�%(H�E�1�j�@��H�U�dH+%(u�������UL�
���L�H�
���H��H��dH�%(H�E�1�j�i@��H�U�dH+%(u������UL�
����L��H�
F���H��H��dH�%(H�E�1�j�@��H�U�dH+%(u���C���UH��SH��H��H���dH�%(H�E�1��q����f�C$H�E�dH+%(u
H��H�]���������ff.�f���UI��H��AWAVA� AUA��ATSH��H��8H�U�L�M�dH�%(H�E�1��~yt�~xE�A��A��-E1����tI�B(H��t��kE1�H)�H�xA���S$A�EE��H��D��L�U�)‰U������4��tL�U�H�E��5I��L����@H������1�D��H������D��H�5Q�H���Y���1�H��D��H�5C����A��H������+���H�E�dH+%(u�U�H�u�H��8H��[A\A]A^A_]��������U1�H��AWAVAUI��ATI��H��L���H���dH�%(H�E�1�M�������A��M��tlM�vHc�1�L��H)�H�zL�I��xM�����5��I���L��M���A�H�X1�Ic�H)�L��5��A�A���u0L����H�E�dH+%(u9H��D��A\A]A^A_]��Ic�L��H�
H)�I�<1��U5��A����ff.���UH��ATI��SH��H��dH�%(H�E�1�H�=ėk����jI�D$0H)�H�xtH���H����H���I�|$ ��H���A�ă�qt��u3H����tDH�U�dH+%(��H��[A\]��H���H�ߋpH�N��E��u1��DH���H�ߋpH�.��H���V��1��f�H���H�������U���DH���H�5ږk��M��������1��b����a���UH��AWAVAUATI��SH��hH�~dH�%(H�E�1�H���4�{�H����D�hdMc�L���p#�H��H���mI�|$�H���#�~{�H�FH��L��H��1��3��A��I�<$H��u;I�t$H��莙H����1�H�U�dH+%(�H�e�[A\A]A^A_]�f�H�
��jH�H9�uH��@BH��@BL�}�� H��p���E)�L���XJ��L�E�� H��p���L��L��x����9J��H��Ic�Ic�L��x���H�M��1��H�����APL�z�v+�XZ�4����H�~0H��tGH��-���D�hdMc�����f.�I�L$0E1�H�����H��-H������A�dA�d������������f.���UH��H��H�~(dH�%(H�E�1�茒H�E�dH+%(u�1���D�@��UH��H���N<H�VdH�%(H�E�H������H�����H�E�dH+%(u�1�����ff.�@��UH��AVAUATI��SH��H��L���dH�%(H�E�1�L���k�A��(L��H��I��H�1��;1��M��tH�L��H�L��H)�H�<1��1��H�E�dH+%(uH��1�[A\A]A^]��F�fD��UH��AWAVAUATI��SH���H��8dH�%(H�E�1�蜿��H��D��(A����j�A��L���4I���ع���=v�jt
H9���2H������L��L������H��H��������3��D������L��L��L�
�H���A�� H�!ME�H��1�AV�%0��L��H�5-�L��Lc�1��>���H���L���L�֋��XYH��t`AƄ$�E����H������H���O3��D������L��L�
]�H��H�=��A�� H��LD�1��/��L��H�I�A�T$$L��D)��/���E��tI��$�H�E�dH+%(��H�e�[A\A]A^A_]�������H���;n�I��H�H�������H����%H9���������(H�I�H���|���H9�u��r���@�2L��H����������H���������
�ff.�UH��AVAUATI��SH��dH�%(H�E�1���u>H��H����AƄ$H�E�dH+%(��H��[A\A]A^]�@H��H��H����H��E1�腝�H��tH���8��H��A��H���i��H��H��u��H�����H��H���o���H�C�H�S�L�s�D�hyH9�tH�S H�C�H���@yL���x��Uj��t��u�L��������f���UH��AUATSH��H��dH�%(H�E�1��=U�jul���L�n��tVH�sH�;H�T�1�L����J-��H�I�}H�5N�A��1��b���H�E�dH+%(uBH�e�D��[A\A]]�D�O|�H��L�
}�L���jH�
M��4��A��XZ��,�ff.��UH��AWAVE��AUA��ATI��SH�ӺH���EH��X���H������L��P������H�߉�l���H�E L�}H��`���dH�%(H�E�1�HDžp���HDžx�����=#�jI��unE����L��`���L��H��L�狍l���E��A��H��p����,�H��x���� �H�E�dH+%(��H�Ę�[A\A]A^A_]�fDL�������@1�H��L��L��H���H��@����9��L��H���1�H��@���H��x���H�L"���L�W����4���L��x���E���-���f�H��P���H��X���L�������@L��L��H������L��1�L��H���H��p���H��$�C�L��������L��p��������C	�UH��AWAVAUATSH��H�$H��HH�=�dH�%(H�E�1���H����H���H���m�I��H����L����1�� E1�L��H�����H�� H���H��L���8�H�����xu�H��H�HH����L����I�ĺH�ǾH����L��H����1�Q��"�L��H�5<m���I��XZM��t�H����L����_�H��vH�����Mz���L���m�A���C���H�=L)
1����L�����1�L��D����D9�}����A�����E����Mc�M��I��O�<7fDL��I���bM9�u�I�@H��H���obL9�u��f�H�����d�Ic�H����H����H���D���H�����=�H����H����H��t	A������I�<��
bH�=8(
1����L���q
�L���
�E������A�����H�E�dH+%(uiH�e�D��[A\A]A^A_]�H�H������I��H��t-�=^�kuL�%ѮkE1��K�k����H�=��k�V���H�=-(
1��������l�ff.����UH��H��dH�%(H�E�1�������t$H�=(
1��>��1�H�U�dH+%(u�����������ff.��U��H��H��ATI��SH����H����H�� dH�%(H�U�1Һ���I��H��t\L�}�jH��H��H�����H����M��LD�1��j��xOH�����H�U�dH+%(u^H�� [A\]�@H�����M��t$I��L��1��H�a ���y�1��H��H���1�����y�1���
�ff.�f�UH��AWAVAUD��ATM��SH��H�EH�}�H��L��X���H�]H�E�H�E ��x���H�E�f�M�dH�%(H�E�1��=�NjMD�L�E�薕�D�m�H����H��H�E��=���E�H�u�H������x���D��d���D�}��@��|���D�}�H���tH�F�H��H�u�H�E����H�u�H��p���L�n�H�~�I9��%H��h���E1�A�H�}��@fDH��H�H�}�H�E�D�}�D���Є��A��+��M�mH�E�E1�I9�t~E��u
�}��DE�A�}yA� tA�}xE�A��A��-H�H��u���|���H��D��L��L�E�H�u�SD�u�H�}�P�E�A!��8���H�� fE�D�}��U���fDH��h���A��-uDA��L�N@H�}�D����x���L��X�����H���u�H�� S�u�����fE�D�}�H�� D�}�H�}�H�E�D���Є�uH��p������f�D��d����E�D)�H�U�dH+%(u(H�e�[A\A]A^A_]�DH�F@HF8L9��E�� ������UH��AWA��AVAUATA��SH��H���H�EL��8���L��P���H���H��X���f��h���dH�%(H�E�1�H��`�������=��jL��`���H��0�����I�BpE��L�(��Kj�������kL��h���M��D��D��H����X���L��0���H���P���I����8������L��h���H�� H��P����~tL���H�U�dH+%(��H�e�[A\A]A^A_]�fD�FKjM�j@E�����]���I��L��H����6��D��`���L��H���H����H��H��`���A��ʒ�H��`���L��H���H��uH�B@HB8L9�A����h���D��H���D�����L��P���L�����A��D��`���H���"H�B�H��H��@���H�� ����X��H��@���A�Dž@���H�����L�r�H�r�I9���H�����H��(����Of�H��I�ED��`���H��X���D��H��Є���A��+�@M�6H��(���E1�I9��RE��u
��H�������@����pA�~yA� tA�~xE�A��A��-I�EH���u���H����H���D��L��AUL��0���H���8���A!�VH�� ����s�H�� f�h���D��h����3���I��L��`����e��L��`���H��1�H�������H��L��H���H��`�����ƅ ���H��`���H��L��H���uH�F@HF8L9��� �����h���H��H���D�����L�������@������� ����{H��0���L�e�I�x��@L��L��`������1�L��H��x���H�Z��s�L��`������TH�<�E1�1�E1�H��x���HDž(���H��8����L��H��L��P���D��@���D��h�����H��(���A����L�����A��f��h�����@�����@���H��X���H��Є���H��H�����L��H���L��L��`���蒏�L��`���HDžx���H��H���H��P���H�H������H��P���H��H��fDD�����L�������`���D)�����@Dž@�����m���@HDž(���M�p�I�H�I9���H��(���A�E1�E1�L�����H��H��H��`���L��E��I���&f.�H�H��`���H9�tAH��x���I��E1�A���L��H������E��LE�H��u�L��H�H��S���fDL�����L��H��E1�M�p�I��8M9���H��L��`���D��H��I���f.�M�61�L9�`���tJH��x���H��L��I��A����E�����ME�H��u��p���DH��x���H��(�������DH��L��I�����f.�D�������@���L�����D)��H���@H��X���D��H��Є��9���H��������DH�����L�Z�H��8L9�t�H��(���M���G�H��I�ED��`���H��X���D��H��Є�����A��+t�M�6E1�L9�(����q���E��u
��H������@����PA�~yA� tA�~xE�A��A��-I�EH��u�H����H���D��H��L��0���H�� ���AU��8���A!�RL����H�� f�h���D��h����>���fDDž@�����v���E1�A�1����I���1�����ff.�@UH��AWAVAUATSH��xL���dH�%(H�E�1�I��H�P H��h������H������H��Dž|���H��p���f�H��p���f�A��@HDž����HDž����H������L��Dž����)�����t
�=a�j�mH��HH�L�p�H9���E1��fD�C,E�gD9�rH������L����|���L��L������A�VH������H������H�H�H)�H������H����������������u 1�H������H�H�����H)�����tiH���E��H��HI�FXL�p�H9�tKA�~xu�L���(�����L���L��L���I(�����9���H���H��HI�FXL�p�H9�u�fDD��|���1�H��D��A���h����8H��苣���S$H��p���H�߃����H��h���D��|���D9x ~NL����E���DH��p���H�"�1�����Hc�H�����H)������o���H����V���H�E�dH+%(uH��x[A\A]A^A_]���ff.�f�Uf�H���H��AWAVI��AUATSH��xL���H������dH�%(H�E�1�H��x���A��$`HDž����H��������p���1�HDž����)��������Hc�H�����H)������cM��$PH������E1��H������I�CM�kH�X�I9���L��h���L������E��A��fDA�F,D9�bH������E1�1�H��H�������SH������H������H�H�H)�H������H������t41�H����a��H�H�����H)�����tE1�H�CXA��H�X�I9�u�L������L��h���E����M�I��$PI9��nL������H������L��p���H������A�H�AH�YL�x�H9������H������E1�1�L��L��A�WH������H��H�������q��H��I�����H������I��I9�tH�PL�����H������Ic�H�H)�����H������tfE1�I�GXL�x�H9�tVA�xu�L���$������E���^���H������H������1�H������H�H�����H)������,���@H������H������H�H������H9�t2H������H������1�H������H�H�����H)����������L��p���1�1�L��覠���8L���ɟ��A�V$H��x���L�����"���H�E�dH+%(��H��x[A\A]A^A_]�DL��L����#���������������p���H������H��L���H������L�������L@�1����L������Hc�H�����H)�����������7����$��@UH��ATSH��H�� �E�dH�%(H�E�1�H����DH���L�c(�P���H�����=_�jtH�SXL�"M����f��I*��YU�
H��xhf���H*��^��Z����u
/E���H���<��H��twH���/��H��H���s���1�H�U�dH+%(��H�� [A\]�DH�ƒ�f��H��H	��H*��X��DL��A��f�H��L	��H*��X��L����H��1�����H��H���������f��@����H���g���������UH��AVAUATSH�� D���dH�%(H�E�1�E����H�_I��I��H����������������A��I�}�E��J���E�H������H�øI�U1�f���H����M����DI�EI��tn���t1���t(������)���L9��N1�I)�f����A��H��1��E��Ԟ���E�H�����H��H��u��H�E�dH+%(� H�� [A\A]A^]��H���H�X0H�_�������&���fDu&1�I�]f�����I�]1�I���i���t6���t-L��H�ڄ�����H��H9��1�I�f����A���]�H���x���H��H���$���H���L�p(����H�����=+�jtH�SXL�2M��x^f��I*��Y%�
H��x(f���H*��^��Z����u�/E�r��#���H�ƒ�f��H��H	��H*��X���DL��A��f�H��L	��H*��X��@f��f.����H��H9�����D�f���I�]�B���f.�I�}�'��H���o����A��H���m�H��u[�-@f��I*��Y7�
H����f���H*��^��Z����u
/E���H���
���H��H����H���L�s(训��H��ta�=��jtH�SXL�2M��y�L��A��f�H��L	��H*��X��Y��
H���s���H�ƒ�f��H��H	��H*��X��^���f��Z����1�������������������������f�����D�f���I�]����I�E1�f��������`��UH��AWA��AVD��AUI��D��ATI��SH����`����_$��<���dH�%(H�E�1�訞��A��HDž������f����Lj�����I���H��@�����`L��������8���@��tI�ExM��$�I��$�A��uL����A��ƅg��� ��e�����tA��
<��e�������-��g�����g���H��@�����������A"���1�D��L���R�����f���tA��$���p��������4L��������`���L��D�4@H�;�D��H��H��H���D)��L���I���H��PH�FH��L�p�H9��d��f�����E1�H������H��������X���L��x���D��I��I��ƅp���H��h���H��P������g���H�5��L��1��@�����X�����I�F H��x���H������H����H��X���L����H��X���H��x���L���p����b���Hc�p���H�5ƭ1�L��L��ט��+�����ƅp���B�+D����X���I�FXL�p�H9�P�����H��x���L���H��h���f��A�~xHDž����)�����L������HDž����H������u�L��������
A�D$,D�{9��CA��$����4L���/�����p����������X���H�5��L��1���������E1�H������H��������X���L��x���D��I��I��ƅp���H��h���H��P��������g���1�H�5@�L��萗����X���I�F ��H���1H������H��x���L��H��X�����H��X���H��x���L���p���貉��Hc�p���H�5�1�L��L��'�����+�����ƅp���D��D艅X���I�FXL�p�H9�P����H��x���L���H��h���f��A�~xHDž����)�����L������HDž����H������u�L���������DA�D$,D�{9����4L��荔����p�������1�H�5W�L�狝X����Y���I�F ��H������H������H��x���L��H��p���A�V(H��p���H��x���L��腈��L��L��1�H�5���������@D���3�����p���A��L��x�����X���u ��8���H��H���L��D�t@�D��D)��7���A�D$,D9���H������f��f���HDž����H��x���H������H������)�����HDž����H������tA��$����4L���O���I���H�L�p�H9�t|��p���L������tM��g���H�5��L��1�L���������I�F ��L��L��L��H�����)�I�FXL�p�I9��tH��H����L���;����f�A��$�H��H���L����ڻ����D��<���A��A����e���t����H�E�dH+%(� H�e؉�[A\A]A^A_]�DL��L�����������k����H��p���L��A�V(H��p���H��x���L���j���L��L��1�H�5ͨ����
����D�������A�V(H��x���)��|�H�5��L��H��1�誓��������H�
^� �����H���������H��� u�����5L���s����?���fDL��L��������������4���H��@���1������5L��E1��0�����`���L��D�4@H�f�D��H��H��H���D)��w���I���H��PH�FH��L�p�H9��8���������5L���ː���w���fDfE9|$(�;���H��f�A��L��H��@�����`���HDž����L�����������L����L��H������H������P����XZ����ƅp���E1������Q��UH��AWAVD��AUI��ATI��D��SH����\����_$f��x���dH�%(H�E�1�蚕��fA��$�����=�j��E��$���JA��$uL�爍p��������p���A��$��A��$
��fE������x���I��1�fA9E(��H����������L��f�H����L��L������������L������L�[��HDž����P���XZ�+@A��$��tI�T$xM���I���f��tK1�H�E�dH+%(�H�e؉�[A\A]A^A_]�DfE��u�DžT���ƅ[��� ��DžT���ƅ[��� ��[���1�D��L�������������x���L������肏��I�����x���H��HH�H9�L�p�������H������E1���h���H��x���H������D��H��p�����P�����f�A������4L�������h������T������ZI�F H������L��H����H��`���L����H��`���L��L����h������H��x���Hc�h���L��H�5G�H�1��[���H��x���+�����D��ƅh���I����I�FXL�p�H9�H��H��x���f��A�~xHDž����)�����M��$�H������H��p���HDž����H������u�L����`��������`�������A�E,D�z9������I���D���c���fDfE�������DžT���ƅ[���+����I�D$xM���I���������P���H�5��L��A�����p�������觍����\�������[���-f��x����O��p���E1�����DL��L���e����`���������I������H�5��L��1���贍������H��h���L��A�V(H��h���L��L�����H��x���H�5Z�1�L���n�������f���[���L��1���H�5���E�������5L���C����Y���fDH������E1�ƅh���H��x���H������D��H��p���H������H��`�����Z����fD�4L�������h����V��T�������I�F H���\H��`���L��L����H��`���L��L����h�����~��H��x���Hc�h���L��H�5L�H�1��`���H��x���+�����D��ƅh���I����I�FXL�p�H9�H�#H��x���f��A�~xHDž����)�����M��$�H������H��p���HDž����H������u�L����P��������P�����u'A�E,D�z9�����I���D���g����L��L����P��������P�����u�I����9���f�1�H�5W�L����\���I�F H�������H��`���L��L��A�V(H��`���L��L���}��H��x���H�5��1�L���������D��Z������@��[���L��1���H�5���݊��� ����DžT���ƅ[���-�;������������ff.���UH��AWAVAUATSH��H��hdH�%(H�E�1�����L�{M���H���f�H��x�����E1��w�L���h����/�wK�=��jA����A���L��H�����A��C(D9���E���E���&fDL��1�����I��H����A���up�=y�jM�o��o���I���M�w(�/���H�����=>�jtI�WXL�2M����f��I*��Y4�
H��xgf���H*��^��Z������AƇ��c���L��H������A��C(D9��E���H�E�dH+%(�H��hD��[A\A]A^A_]�H�ƒ�f��H��H	��H*��X����f�L��A��f�H��L	��H*��X��M�����C$A��H��E����u��E�A���N���H����u�����`�J��M��p1�H��覇���4H���y���G�lmH�5��H��D���҇��H����E�H��PD)�E�H�BH�JH�M�H9�L�h��uW�@1�D�U�H���L��A�UA��H�5S�H�߃���A���i����M�D)u�E1�I�EXL�h�H9E�tIH���A�}xH�u�u�L��M���	���M�H�u���uy�C,D�Q9�}�I�EXD��L�h�H9E�u�@�E�H�5��H�߉M�D�4@D�����D�M��C,�M�E)�9������H�5��H��A��A��D��赆�����L��M��	���M����q����6���DH��x���f�1�H���(�������u����5H������p���f�f�����L�u�L���� �L��� f�D�M���Z�����L��H�5e�H��A��1��r���D�M�E�uE)�����f��=�jtP��L�{M�����DH���f�L�x0H�����H��x���L�{M������E1��������������UH��AWI��AVI��AUI��ATM��SH��H��L��0���dH�%(H�E�1�H����H���VB�L���H��	H��1��L��������H��0���I�_M�g0I�GH�$��I�GDž8���Dž<���H�=-�kH����H�5�����H����M���I�EH��D����|H��(���L��@���I���ƅD���Dž@��� in ����-H�=1�j�P�pHc�Hc�fA�L��I��H)�L�����H����H���OA�M��H��	H��H��(���1������x*H��0���I�_HM�gpI�GPH�!��I�GX��8�����<���I���I�G@H�E�dH+%(����<���H�ĸ[A\A]A^A_]�M��tI�H-H���	L�[��g���@1�H�
I��L��H���������U���Dž8���Dž<����k����M��tI�L$-M��H��	�����H��(���1�L��H�u���s������������UH��AUATSH��H�����dH�%(H�E�H����=�jt{D���H�x0E1��1���t���t
���A�1��5������H�����H��H��u�Ic�H���C�D%H�U�dH+%(uhH��[A\A]]�@H�xhtD����y���DH�xpu�H���uދ�D��y�f��.�z�uɀ=%�ju����u�D�hH�3����r��f�Uf��H��ATSH��H�����dH�%(H�E�1�H���HLJ�.�H�x0zu
�=��j��E1���1�I���%������H�����H��H��u�fIn�fl���H���U���H�������/��H�߃�f�C$��|��H�E�dH+%(u"H��H��[A\]�e���DH�@PH�����~��ff.�UH��ATSH��H��H��H���dH�%(H�E�1�H��H�@0��tPH��tKH�~pt_H���H��p���1������H���H�@p诡��H���胄��H���{���H�E�dH+%(ulH��1�[A\]ÐL�g �]�H�5����uI��$1�H�=3�	�f�����H���L�`p�<��H���H���H�pp�U���q����k��ff.���UH��AUATSH��L�fH���dH�%(H�E�1�H��HH�z8t^M��tYH�~hH��txH���H��h���1�����L���I�|$h�7�I�D$h荠��H����Q���H���Y���H�E�dH+%(��H��1�[A\A]]�f�A�|$!H�5��ui�B8��uJH�=��	1��<���L���L���6�1��I�Eh�
��H���H���H�ph�&���d����A�T$H�=��	1�����L���;�H��H���H��H�y������D��UH��SH��dH�%(H�E�H���H��HD�B4E��tX�V8��xQ��DH����x[H���H��D訊�H���1��	ǀD�����;��H����O���H������H�E�dH+%(u9H�]�1��É�D��	�
��H���H���H��D�����*��f.���UH��ATSH��H��H�~(H���dH�%(H�E�1�H��H�@0��tPH��tKH�~ptbH���H��p�ʉ�1���n
��H���H�@p�Z���H����.���H���&���H�E�dH+%(uoH��1�[A\]�@L�g �/Z�H�5^���uI��$1�H�=��	������H���L�`p����H���H���H�pp���n������UH��`H��AWAVAUATS1�H��x@�u�dH�%(H�E�1���`�H��tGA��H��H�C�H�K�H9�t!�}�uS�@x�PyA��H�H9�u��uPH���`a�H��H��u�D��H�E�dH+%(�H��x��[A\A]A^A_]Ð�PyA���PxH�H9�u��H�{ �O`�I��H��t�D��l���1�D�u�M��I�߉�I�E�I�M�H9�t#E��uG��@x�Py��H�H9�u��uAL���`�I��H��u�D��l���A��L��E��4���@�Py���PxH�H9�u��@I�} �_�H��t�L��p���E1䉝x���D��I��I�D$�I�L$�H9�t$E��uH��@x�Py��H�H9�u��uAL���!`�I��H��u�A�܋�x���L��p���D��@�����Py���PxH�H9�u��@I�|$ �_�H��t�L�}�E1�L�e���|���H��H�C�H�K�H9�t E��uC�@x�PyA��H�H9�u��u@H���_�H��H��uË�|���L�}�L�e�D��I���f��PyA���PxH�H9�u��H�{ �^�I��H��t�H�]�E1�D�m�I�G�I�O�H9�t'E��uJf.��@x�PyA��H�H9�u��u@L���_�I��H��u�D�m�H�]�E��P�����PyA���PxH�H9�u��I� �]�H��t�D�e�1�M��H��H�B�H�r�H9�t E��u<@�@x�Hy��H�H9�u��u9H���y^�H��H��u�M��D�e�A��Z���f��Hy���HxH�H9�u���@H�z H�U��{]�H�U�H��t�L�e�E1�H�U��]�H��H�C�H�s�H9�t$E��uG��@x�PyA��H�H9�u��u@H����]�H��H��u��]�L�e�H�U�D��L���D�PyA���PxH�H9�u��H�{ ��\�H��t�H�]�E1�H��H�C�H�K�H9�t#E��u>fD�@x�PyA��H�H9�u��u8H���`]�H��H��u�H�]�E��\���@�PyA���PxH�H9�u���H�{ �g\�H��H��t�E1�E��ucH�A�H�Q�H9�t#f.��@x�pyA��H�H9�u�@��u_H����\�H��H��u�E��g������udH���\�H��H��t�H�A�H�q�H9�t���PyA���PxH�H9�u���H�y�1�H��`������H��`���A��f.�H�y��H��`����{���H��`���A��x����w���UH��AWAVAUATSH��8H�}��U�dH�%(H�E�1�����H��A��1��+[�I��H���a�I�F�I�v�H9�t&E1�E��uk�@x�HyA��H�H9�u��uhD�L���[�I��H��u�1��}�D�H�E�f��
H�E�dH+%(��H��8[A\A]A^A_]���HyA���HxH�H9�u��I�~ �wZ�I��H��t�E1�E����I�A�I�I�H9�t5fD�@x�pyA��H�H9�u�@��tI�y�1�L�M�����L�M�A�L����Z�I��H��u�E��!���f���tI�y��L�M�����L�M�A�L���Z�I��H��t�I�A�I�q�H9�t�fD�HyA���HxH�H9�u��L�� M����I��1��U�f��I*��Y'�
H����f���H*��^��Z�A���uA/����L���Z�I��H���g���I���M�u(蜆��H��t`�=��jtI�UXL�2M��y�L��L��f�H���H	��H*��X��Y��
H���o���H�ƒ�f��H��H	��H*��X��Z���f��Y���1�������f�Uf�H��AWAVAUI��ATSH��dH�%(H�E�1�H�����H�X0H���@���DI��H��L�s��lt��A��$�H��uL���&���A��$�A��$����%�L��L�����I��$�M�|$(�k���H�����=z�jtI�T$XL�:M���Xf��I*��Yo�
H���f���H*��^��Z�A��$�uJ�A��/�w<A��$�I������3(�L���t�����XAƄ$��H�����L�����A���H�E�dH+%(�AH��L��[A\A]A^A_]��v���1�fA��$�I��$�M�t$(�c���H�����=r�jtI�T$XL�2M���f��I*��Yg�
H����f���H*��^��Z�A��$�uB�A��/�w4A��$�A��$�uI������AƄ$��H������I��H��L�s��[r��A��$�H��uL������A��$�AƄ$������1�L��L��������1�fA��$������H�ƒ�f��H��H	��H*��X�����f�L��A��f�H��L	��H*��X������H�ƒ�f��H��H	��H*��X�����f�L��A��f�H��L	��H*��X�����A��$�I����A��$�I������f��z����f��r�����I���AƄ$�fA��$���������UH��`H��AWE1�AVAUATSH��XdH�%(H�E�1��T�H���OI��I�F�I�V�H9��'A���xy�Q�xx��-H�H9�uۀ�-��I�~ �`T�H����E1�H��H�C�H�S�H9���A���xy�
�xx���-H�H9�uۀ�-��H�{ �	T�H���xL�u�E1�D�m�H�]�H��H�C�H�S�H9��-A���xy���xx��-H�H9�uۀ�-��H�{ �S�I��H����D�}�E1�I�E�I�U�H9���A���xy�l�xx���-H�H9�uۀ�-��I�} �KS�H���rD�u�E1�L�m�D�e�E��I��I�G�I�O�H9��$A���xy��xx��-H�H9�u�@��-��I� ��R�I��H����H�]�E1�I�F�I�V�H9���A���xy���xx���-H�H9�uۀ�-u~I�~ �R�H��tp1�D�e�A��H��H�C�H�K�H9�t7A���xy���xxt#�-H�H9�u�@��-uH�{��_���A�@H����R�H��H��u�D��D�e�A�fDL����R�I��H���3���H�]�E�DL���R�I��H�������D�u�E��L�m�D�e�E�f�L���R�I��H���)���D�}�E�DH���hR�H��H�������D�m�L�u�H�]�E�DH���@R�H��H���#���E�L���(R�I��H�������H�E�dH+%(uH��XD��[A\A]A^A_]�� ���fD� ���fD� �N���fD� ���fD� ���fD� �;���fD� �x����ɿ�f�UH��AWAVAUATSH��HdH�%(H�E�1��P�H����I��E1�@�n	j��t}��thI�G�I�W�H9�t&1�f�H��H���H9�u�yx��A�L���P�I��H��u�H�E�dH+%(��H��HD��[A\A]A^A_]�A����f.�I�G�I�O�H9��I�xyuQH�H9�tWH��H9�tH���H9�u�I�G�I�O�H9�tH���H9�tH���H9�u�A��Y���fD�xxt�H�H9�u���I� �wO�H���&���L�}�E1�]�H��H�C�H�S�H9��0A���xy�J�xx��-H�H9�uۀ�-�H�{ �O�I��H����D�u�E1�I�E�I�U�H9���A���xy���xx���-H�H9�uۀ�-��I�} �N�H���uD�}�E1�L�m�D�e�E��I��I�F�I�N�H9��'A���xy���xx��-H�H9�u�@��-��I�~ �WN�I��H����H�]�E1�I�G�I�W�H9���A���xy�]�xx���-H�H9�uۀ�-�}I� �M�H��to1�D�e�A��H��H�C�H�K�H9�t6A���xy��xxt"�-H�H9�u�@��-uH�{�����A�H���`N�H��H��u�D��D�e�A�fDL���@N�I��H���0���H�]�E�DL��� N�I��H�������D�}�E��L�m�D�e�E�f�L���M�I��H���&���D�u�E�DH����M�H��H��������]�L�}�D����D� ���fD� ����fD� �\���fD� ���fD� ���E1��q���I�G�I�O�1�H9�����xyuH�H9�t�����xx�a���H�H9�u�����Z��f.�UH��AVAUATSH��dH�%(H�E�1����%��A���H�� E1�H����I������H���L�s(�Ty��H����=c�jtH�SXL�2M����f��I*��YY�
H���hf���H*��^��Z����u
A/�$�A��H���9L�H��H���y���H�E�dH+%(��H��D��[A\A]A^]�f.�H�s�L������A�@H����K�H��H��t�H���L�s(�xx��H���/�=��jtH�SXL�2M����f��I*��Y}�
H��xPf���H*��^��Z����u�A/�$�r�A������Z���H���RK�H��H���n��������H�ƒ�f��H��H	��H*��X��DL��A��f�H��L	��H*��X��d����H�ƒ�f��H��H	��H*��X����f�L��A��f�H��L	��H*��X��H����H�E�dH+%(u:H��H��[A\A]A^]����f�f������f�� ���貸�f�UH��AUATSH��L���dH�%(H�E�1�H���M���H����I�T$xH��H9��3�Pa�����p`A��$uL���0���A��$
���H��)�A��$�������H)���=��j��E1�A��$
�(I��$�"���fA��$
�=p�jt
��A)�D��A��$�,������H���H�E�dH+%(�UH����[A\A]]�@1���@H)���=�juPA��$
E1����1�L��H������X���f.�A��$��t�A��$
����D�L��H�����A��$
A�����=��j���tA��$
A)�D)�A��$A��$t	AƄ$1�fA��$
1҉������H�����@f��t��������D��AƄ$fA��$
����A��$�J�������/��ff.�@UH��AWAVAUATSH��hL�zdH�%(H�E�1�M����I�G H������� ��L�rI��I��H��M��tg�B�jL��H)�H�x��1�I�N-H���L���u������oAD$ H�CI�D$0H���I�D$��i�H��L�u�A�1�QL��L�F��H��x����@�@���H��x���1�1�M���"��I��XZM��u(H�C1�H�U�dH+%(u@H�e�[A\A]A^A_]þL�����H��tI� L����L�s��L�������誴�f.���UH��AUATSH��L���dH�%(H�E�1�H���M����H����I�T$xH��H9���xa���p`A��$uL������A��$
���H��)�A��$�������H)���=��j��E1�A��$
�I��$��fA��$
�=^�jt
��A)�D��A��$�������H��H�E�dH+%(�HH��1�[A\A]]��H)���=��juHA��$
E1���}1�L��H������b���f�A��$t�A��$
������L��H�����A��$
A�����=��j���tA��$
A)�D)�A��$A��$t	AƄ$1�fA��$
1҉��������H�����@f��t��������D��AƄ$fA��$
����A��$�\������/��ff.�@��UH��AWA��AVAUE1�ATI��S��H���H����������dH�%(H�E�H���H��tD�hI��$�L��L�� ���H��(I�D$�3��A��$�I��$�H��t
��L��L���H�����1�L��L��H�=s�c�����!��u:L�=�cD��L���%j���Ã�e>��B���@���"w-Ic�L�>����e��B���C���"�FfDL���h��H�E�dH+%(�H�e؉�[A\A]A^A_]�@I��$�H���o�����
�b���L���
����U���DA��$�I��$���H��HA�T$(A��$�����A ��A�D$.��)�I�$fA�D$(��fA+T$f9����������)BH�H)�I�$����@�L���{�����fDI�\$��}���5�fkI��$�������D�FH�JHA��$�D��fkE�L$(WH�=��	P1�A�t$A�4$E�D$.�~~��H�� �U���D1�L�����A�������t#��+�����L���������"����DI��$�I��$�H�����H����H�x�I��$��A�$�H�xh��f��H�x0.�z�31��fD1�H���-\���A�$�H���ۺ��H��H��u�fHn�fl�A�$�L���Y��L����Og�������t8H�����H���������9�<
t��<
�L��1�H���	�^d��I��$�H��t
��L��L���L��L���_������@A�D$.A�D$.�fA�D$(����H�xp����H�������D�����f��.���
�=��j���j��H�x0������H�@PI��$���DH��`Hc�H�>��I��$�H���D�����
�7���L������*���@�������+�n���L�����������+�T���@H�ȋ
dk������H�=�kA��1�H�
L�H�����ck���I��$�����A��$�I��$���H��HA�D$(A��$�����Q I�$A�T$.��)Љ�fA+T$fA�D$(f9��N�������)BH�H)�I�$�5����L������#���I�\$�3z���5)ckI��$�������D�FH�JHA��$�D��bkE�L$(WH�="�	P1�A�t$A�4$E�D$.��z��H�� ���1�L���h����A��$�����������H�x0����I��$�I��$�H�����H����H�x�I��$��A�$�H�xh��f��H�x0.�z��1��!f�1�H���X���A�$�H���S���H��H��u�fHn�fl�A�$�L������L�����c��E��t8H�����H���������9�<
t��<
�L��1�H�O�	��`��I��$�H��t
��L��L���L��L���u\���v���A�T$.A�D$.�fA�D$(�]���H�xp����H����������D��f��.�zBu@�=)�j�&�jtH�x0������H�@PI��$�����A��$�u؄������H�x0���������;����5�`kH�ȅ��m���H�=�kA��1�H�
/�H������`k���I��$��/���������j����z�j�U����UH��AWAVAUATSH��H�$H��H�$H��8D�eH�����H���������H����L����L��������������dH�%(H�E�1��$I�Ƹ����M���:H��hH�
����1�AƆ�H�����fHn�����I���H�I��fHn�H�=���I�Fp���jfl�ANXH�����A���t�V �=j�jA�V.��H�����A�~*H���H�FH��H�H�H9�t�GH�QX�ǃ�H�J�H9�u��fA�~*H������������H����H�����Dž,������Dž������I���H��H�����I���I���t	�@����������1�1�1����蔿�����f��.�z���A��I���H�x01��D1�H����T���A��H��脳��H��H��u�fHn�fl�A����_�I���H����H����H�����Nu��H�����1��H������H���H���H�H�=T�jH��t�z��H����tH�\�I�FPA��H���������HDž���f�1�A�����E1�E1�Dž,������H����L����I�����,��H��tI���L���D���L�b��z������P���w�H��YHc�H�>��f�=��������X���H�����I����^�L����L�����fDL��I���I9�u,��H�U�dH+%(�.H�e�[A\A]A^A_]��H�H�H�H9��R���A�F*���H�QX�ǃ�H�J�H9�u�fA�~*�&���@=�e�/���=��=t}DH���	H�����u���D�=�j��
H������������
��0;ܑj�>����Бj9��]Dž,������H���������f.�H�����H����X,���
I���H�����=4Lk�|H����H���H�����H�������H�������H�H�����H��H����f.�I���H��HH�z8��M����H�xhH�
��H�r�HE�A�!L�u���D�J8E���HE�OH����H��1�����I���H��H��x=Hc�H�
�����H��H����H�����L����Hc�H�����H��H����D�B0E����M����L���]-�L�����uI�D$ L��I���H�
��H����H���	�H�xpH���HE�1��.���x=Hc�H�
 ����H��H����H�����L��(��Hc�H�����H��H����I���I���H����H���fH�WxH9��U�xa��H�����H�x�A�����Y�I��I���I���H���@H���7H�JxH9����@`��H�
��H���HD�H����1��H��	�7���x5Hc�H�
����H��H����H�����Hc�H�����H��H����I���H����H�HI���H��H�z0��t|H��H�����tpH����1��H��诱�H�������x=HcÃ�H��H��(��H�
+���H����H�����Hc�H�����H��H����I���H��H�r4��t}E��xx��DE��H���H����H�����H�
o�HI�1�����x=Hc�H�
(����H��H����H�����D��8��Hc�H�����H��H����H������H����1��H�9�議��xHc�H�
�����H��H����H��,��L����L�����L�����I��D�����L������(�9��xH�L��H��I�4������,����uL��L����l>���uNj�,������H������H����H�5�UH��YL��HD��NT�������5��j�
���DI����X���������������,������H�5��L���T�����k������H����H�������H�@����������L��@��H�
U�L��H�5@�	H�=�D���>��
�g���1���@��H�����LD�H�����L�����P��L������3���H�����L��L�����������H�����
���赕�����~H�=�	1���s�����H��������H�����L��HDž��HDž0���G������I���H�������H�L��H�@@H���X������H�����H��u����P.�k���H����H�}�	H����H���M���L�cI��$@�ܞ�I��$@����V�����CH���	H��������L��L��L��(���y����H�����H����@,���k
I���H������L�`M�������I�T$ H���������� �����H�@H����
�jH��H)�H�z��fIn�fHn�fl��(��H�����L��躉���U����3<kH�=Ñ������4��)օ��5<kA���1���k������I���D��8��H��H�I4�������E������D����I���H��D��U�I���1��	ǀD�����V��I����jO��L���"�����A���L����L�-ѐ�#fDA����HA����� �K�@L��1�L����1�L���G���t�H�5M�L���Ա�H�����H���A���I�~�A��������,�����H���§��L�����H����L�����L�����I�Đ�=W�jI�\$��>H�����f��I��$�L�ΌA��$�H������HDžp����`H��P��HDžX�� �LR�H��n)�`��������@1��:�� A��$��������tA��$�<���������-H�����蝪�I��$�H��PL�xH��H����I��L9��C	L��P��H��L��A�W�H��P��H��X��H�H�H)�I�H��P��H��X��L�x�H9���tnH��X��H��P��H�H�1��!���L��L��H��H�H�P��H)�X��A�W(H��P��H��X��H�H�H)�I�GXH��P��H��X��L�x�H9���u������H��mL�E�1�L��P��譻��H��P��H��X��I��$�H�H�H)�H�H��P��H��X��L�x�H9�tfDH���1��b���L��L��H��H�H�P��H)�X��A�W(H��P��H��X��H�H�H)�I�GXH��P��H��X��L�x�I9�$�u�L�����L����/�1�L���H�����H�iN�3��A��$�t
��������A��L��1������ F������H�����I��H���$���L�����H������A��L��H�=F�1��g��������L��@��H�
��L��H�5;	H�=K�D�,E���7��
���H��P��L���b��f��f/�wf/p
�
H��D��L����N���N�fD�A��I���.�H�x0�R��L�=��j�?�H�@PI����m��H�����H����H�������fDH�����HDž���H�����2�f�foH|
L��@��)�@��foB|
)�P��foC|
)�`��L������H�����f��fA��$�HDžp��HDžX�� H��P��)�`����I���ƅ��� H��HH�L�x�H9��A��Z@L��P��H��L��L��A�W(L��L��H�߉�E1��)6��H�H�P��H)�X��I���H��HI�GXL�x�H9���A�xu�I��$�L��H���������u8E��u�H��X��H��P��H�>�1�����H�H�P��H)�X���R���f�H����L�������u�I���H��HI�GXL�x�H9��t���fDH�����H�����1�H�2K�������-����H�����f�H��1�H��)�@��L��L��0��H��@��H�Gy���L��{��)�0��P����^_�|�����=�j�R���A��$���A��$�Ƀ��-A��$�����-�����H�����H�Ɗ�1��2��I���H��HH�L�x�H9���������H�=��	1��c����DI���t)H�����H����P8��t	M�����@,����H�����E1�1�L��H�����L�����H����H��H��}����I���Lc�H����H�����H���J�<�H������1�H�
��H�h�	�L��������L�������xFI��H���H�������J����H�����BDŽ<��J����Lc�J��H����I���H���H����H����1�H�
�H�Ѻ	�L�����耣�L�������xFI��H�J�����J����H�����BDŽ<��J����H�����Lc�J��H����I���H����H���tyH����1�H�
��H�>�	�L��������L�������xFI��H�������J����H�����BDŽ<��J����Lc�H�����J��H����I������H����1�H��	�L������m������L�����H����H�������I��J����Hc�H��H�����g�H��tH���H�����H�����H���zH�����1�HDž���H�������L����L�����D�������,����H����H�݆�1�覡���H�����@H��	H������ƅ��� � �C���H��X��H��P���]���H�����f�1�H��A��$�H��)�@��L��0��H��@��H��t��L�w��L��)�0����P詎��AXAY����D��D��	���I���I���H��D��J��E�I���L��(����K�I���H�JpH9���H�JhH9��4H��DH9����H��HD�Y4E�������8�������D��DE���I���H����fD����H�S�	L���41��F���Q�L��H��������H�����I��I���H��H���I���L�@M���D���H�����H�����1�L��L�����H����H��H��Ķ��H������Hc�H�����H��H������H�H H�����H��H������w����H�����H�HH9HPt.H�����H��H�����Hc�H�J`H��@H�4�H��H��8���H�����Hc�H�����H��H������H�����I��E1�L��H�����H����L��H��H����H������H���H�����Hc�H�����H��H��������H��(��L���X������H��D�J���1�AQL��@���L�_�	��L�����XZ�������g�H�����1ɺ�+���L�������H�
�����I�������L�g0�L������f(��^�e
H����f���H*��Y�f/
�e
�<�L,����i�Z������A����1�L��L���[���A��L��蚙��H��H������L�k�t1�ƃ�f������t>f���t4�=yjt+�=Z�i�@H��H���L��H�
0�i�J�i�H���]:��ƃ�L��I���������ƃ��?���E1�fD����<���H�����=[4k��H���H�����H�����L�hHM�����L�``H��1�L�����L��A��@�ATL����@L������L����1�1�L�����A_I��XM���K�L���w�H���-I�} L���6��H�����L��0��H�@HH��(������=�wjuoH�C(H���qf��H*��Y���f/�c
sz�L,����H�����H�����H�	A1���̊����\
oc
�L,�I��?���H�CXH����
��H�ƒ�f��H��H	��H*��X��h����\%c
�L,�I��?���L���H��1�L�����L��A��@�AUL�7�@L����蕥�L����1�1�L�����A[[I��H�����H���!v�H����I�|$ L������I���L��0��H�@���H�H-����H��	L���41��v@����H�ƒ�f�H��H	��H*��X��z���H�����L��������Dž,������H���������D�5���L���f��I���E1�L��0��H�@H��(���5�L���=��H�����E1�L��0��H�@HH��(�����G��L������@�8L���uL��H�==~H��1��X������É���UH��H��dH�%(H�E�H�s��H�9�jH��r��H���jH�Tr��H�=�jH��q��H���jH��q��H�A�jH�j}��H�ÒjH�E�dH+%(u����9��f���UH��I��1�H��H��dH�%(H�E�1�H�F���H���H�=�r��fHn�H�,���fHn�Ɓ�H�Ap�ntjfl�AXH��H�����t�W �=Otj�Q.t\I��PD�I*H�GH��H�p�H9�tA�AH�VXA����H�r�H9�u�A��fD�I*H�E�dH+%(u3�L�����@H�H�p�H9�t��Q*H�FX��H�p�H9�u�f�Q*��%��D��UH��ATI����SH��dH�%(H�E�1����H��H����L���H����H�5�q��1�fHn�H����fHn�ƃ�H�Cp�Hsjfl�CXI��$H�����t�V �=(sj�S.teI��$P�{*H�FH��H�H�H9�t�GDH�QX�ǃ�H�J�H9�u��f�{*L�����H�E�dH+%(u6H��H��[A\]�@H�H�H�H9�t��S*H�AX��H�H�H9�u�f�S*���D��UH��H��dH�%(H�E�1�H�E�dH+%(u�鐃�軆�ff.���UI��H��AWI��AVAUI��ATSH���H������_D�����dH�%(H�E�1����^���5�=�qjt9I�?I9��sH��1��	�H�I9�tH9��u�H���I9�u����L�� ���1���~
+�iL���H�H��v��L��8���fHn�H�sk��L��X���fl�fHn؉U�)M��~
��ifl��H�=JxL�M�)M��E��S��M�7M9�t<f�L���x��H���`����D���H��H9���M�6f��D���M9�u�H��X���H�����M����A�EH���	L�牅���H��zH�����H��1��:7�����������L����=�����C��������
�����u�I�}A�U�}�u��}�t������t�H���	�L��1��{:���E��DM�6M9������2����H��yH��	L��H�����H��1��6�����<1�L���$=��������������
�����uЀ}�uʀ}�tĀ����t�H�R�	�L��1���9���E��D��q�=����L�u�M�����������������H�����L���˗�I�}A�U������H����M��L��PH�����L�M��E����H�����L��A���5��XZA��	����A��q�xA���9���M�vH�����I9��m���M�v�d���fDH�G�x�����H�x	������I�?H��E��1ɉ�APH�����M�����_AXA��H�U�dH+%(��H�e�D��[A\A]A^A_]�DH�5�wL���7���������A�L���C:��믐��q��=����L�u�M������D�����H�����L���h��H�����AUL�M�E1�L���E�H������`��H�����L��A���3��Y^A��	����A��qt&A�������M�vH�����I9�u�M�v�y���A�q�:���1�1����@H�5�vL���6���������N���@A���}-A�����������M�6H�����I9������M�6���A���Y���A�����A���}*A�����������M�6H�����I9�����M�6����A��t�����A������5������f���UH��AWfA~�AVI����AUI��ATI��SH��XdH�%(H�E�1���H�ø����H���RH�����H�
uj��L���1�fHn�H���fHn�ƃ�H�Cp�"ljfl�CXI��H�����t�V �=lj�S.�I��P�{*H�FH��H�H�H9�t�GDH�QX�ǃ�H�J�H9�u��f�{*L�����H�0p��L���L�-B5H���L���L�%�D����ъ�1�1�1��ƅ��l��f�)E�)E�)E�)E�1ɺL��H�������a����
����?u�L��H����3���ȃ�qu�H���C|�1�H�U�dH+%(��H��X[A\A]A^A_]��H�H�H�H9������S*@H�AX��H�H�H9�u�f�S*����H���H���H���H�PH���;����~@fHn�H�u�H��fl�E��Ek��������~�f.����UH��ATI���SH��H��dH�%(H�E�1��%/��f�H������)��A�T$*�g�у��t������wH��I�L$H�����PM�L$ 1�H�5�sA���+������S$�D)�XY��H�E�dH+%(u2H�e�[A\]�DH�E�dH+%(uH�e�I�t$-H��[A\]�D*����}�ff.�@��UH���H��ATSH��0���H��H���~��idH�%(H�E�1��H�H�B H������H�xXH�����fHn�H��,��H��H���fl�H������)������R�H����H��E1�H�G �
*kI9�LB�����������G����������H��H��uȹ�1�M��H������L��o�Q���kH�
`rH�߈�����H��m��H�S�	HO�H������H�@ H�� 1��.�����d1�H���\5��A�ă�/ttZ��t��u�H��� 4��H�E�dH+%(�6H��D��[A\]�fD�������
�H��H�����#�����qt�=u��f.���k���l���L����E1�H�
�nL��H�5��	H�=�q�K��
�<�������0u����H�5�H�ȍQ �E�<xtXH������L����
�H��t.fn@�H��@���fl�)�0������f.�E1��`���L��H�=q1��J�����1�L���ӕ�H������H���T
��A���������"{�f���UH��AWI��AVI�ֺAUATSH��(H�u�H�5�pdH�%(H�E�1��1y��u}A��IcF��?qM�.H��I��s�I�I�EH��tQI^H�M�1�M�F H��H�����o���x+A�FH�E�dH+%(uH��(D��[A\A]A^A_]�DA��������Sz���UH��ATI��SH��H��dH�%(H�E�1���F uKI�D$��u_����������H�E�dH+%(��H��[A\]�fDH� -F +met�GricH�I�D$��t�H���|�foz^
H�n --xedH�H�PI�D$��x���H���^|�H� -F +ireH�H��@egsI�D$���T���H���1|�H� -F +ureH�H��@egsI�D$��0���H���|�H�H� -F +phyH�H�ys_addrH�C�����x�f.���UH��H��nH��SH���H���5�kdH�%(H�E�1��Q�袃�H���j���xVH�5�n�1�胍�H�=��j�}�1�1�1��l~����H�E�dH+%(u.H�]��陑�f��5>kH��1�1�H�n�'Q���0x���U� H��AWAVI���L��`���AUI��H������ATE1�SH������fHn�H��dH�%(H�E�1�H������H��@���H��H���fHn�L���H�fl�H������)�0����L��fo�0���L���$H��H��(���L���H��`H��x���ƅ����)�`����ƈ�H����I��M���	I�vL������L�����Hc�p���H��`���H��H�H�h����=�bjL�NhL�
m�MD�H�
mH��H�H�m1�AVH��x���迆�ZY����p���x	����p���H��`���H�H�
��	�=TbjL�
�gL��l�H��H��lLE�H��H��h���AVH��x���H�<�1�H��l�K��AZA[����p���x	����p���H��`���H�H�
T�	�=�ajL�
pgL��l�H��H�lLE�H��H��h���AVH��x���H�<�H�%l1��Յ�AXAY��x��p���L��H�=�����w��Hc�p����=jajL��fH��`���L�
�k�H�
�	MD�H��I��H��H��h���AVH��x���H�<�H��k1��W��^_������p���D�pD��p���H��H���Ic�A�@H��E)�H�<0H�A��?���?D)��fAn�D��fIn�1�fp���fl�f�foLQ
fo=�R
H��fo8Y
f��@fo�fDo�f��f��fo�fr�f��fr�fDf�fo�fAb�fAj�f��f��f��Df��DH�� H9�u�D�ƒ�D�A������Hc�D)�@��H�L�H��̀���H��H��̀����J��?tV��Hc�D)�@��H�L�H��̀���H��H��̀����J��>t'��Hc�D)�@��H�L�H��̀���H��H��̀���D�¹�:��1�H��H�����H�1�D�lj�0�����A�Å���E9��vD9�0����	E9�L����H���E1��Tp�E���hE1��J�<�I���V�E9��E����H�~kH�DiH���vH�
qdM��H�5.iL��@���LD逽H���PH��X���RHE�H��i1�M���؂�ZY���#H��X����5�k�1�H��hH���K��}�H���~����H�5�h�1�蓇�H�=��j�w�1�1�1��|x��"��轋�H��X����Ao�1�H�U�dH+%(��H�e�[A\A]A^A_]�DH��H���H��L����������f�L������E1�H�
YcD��H���L��H�5v�	H�=rh�rD��H�����
��L���n�E���ƅH���A������T����H��bH���{���f��5�kH��1�1�H�vg�J�����f�Ic�H��@����D��H���H��ŀ����m�D��H��������D�¹���1�H��H�����H�1�D�lj�0����SA�Å��y���L����m��:���D�����ƅH������M����1�L��(���H��@���H�
bgD��H������D��H����2���������R���D��p����Y����p���UH���H��AVAUATSH��H��L�(� dH�%(H�U�1�f�E��!��L��L�s8A���Fs�M�A��H��H��H�E�I9�LC��4�6���S$H��L�����H�E�dH+%(u
H��[A\A]A^]��p�fD��UH��AVAUH��H���ATSH��H��@���H���~�idH�%(H�E�H����fHn�fl�)�0����8{�H�{��1�I��H�����L���
s�L��@���L���fDH�x�Ӿ
�u�SH��u�Hc����I��H����L� L�p�fDL�`�I��M�f��
L���Lu�H��u�H��P����fo�0���H��e�H�H�B,���]�H��P���H�5�eH��L��h���H�E�1�)U�� ����x@L�%�,D1�H���'��=��Y��?tw����t��u�H���D&��L���\k�H��@����Pk�H�E�dH+%(��H�İ1�[A\A]A^]�=uH�E�
�f.�=�m���L��H���j"���]���DH�E�H�P�H��	HG�H�E��?������htƃ�q�V����%�����m����UH��ATI��H�5�dSH��H��dH�%(H�E�1��|��tH�E�dH+%(u6H��1�[A\]�f�H�E�dH+%(uH��L��H��H�=h�i[A\]�W���bm�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�1�H�=L��������"m�f���UH��AWAVAUI��ATS��H��hH������H�������������H������������dH�%(H�E�1��A���H������Hc�H��H��x����[|�H����H���؅���E1�H��p���H��L������E��H������M��A����A��I��H��E9���I�>�@L���ӥ��E�NE�F1�L��H�c�H���|��y�H������A�G�E��t2HcЉ�I��H��H��L�d�H�I)�f�H��H�����I9�u�L��H���h�����H�U�dH+%(�H�e�[A\A]A^A_]�DH������������1�L��p���H���	H������Hc�H��x���I��L�$�f�L��I���W�M9�u�L��H���$h���x���������9��j���H������H��L��@�����L��L�����L������H�H�8H+=�iH��葤��H�=�iH;HcЍpƄ@���,Hc���H)�L��f���H�;�@L���V���H������L��H���c�D�CH��[H�I�	������L��`E��HDЀ='VjH������H�l`HD�H��������t��L��`LE�L�=�[M��E��tNL������L������1�H�
�w� �L��L�������K��KL������H��`L��������LE�D�CH�,[I��E��xgH��x���H����1�� H�
�w�L������L������H�������߃�SL��x���H������L��������H�o`L������LI�H��kL�r_H���|H��H�
[`�AVH������������Q������H������ARATAWAQI��H��	P1�ASAU�y�H��`���A���H��������H��������e�1��'���fDH�#ZI���u���������H��1�H��������H������Hc��_����h�fD��UH��H��dH�%(H�E�1���kH�E�dH+%(u���uh�D��UH��SH� kH��dH�%(H�E�1���u�XfD�|�8u�=��jH�ھ�sn���t�H�E�dH+%(�|H�]����\x�@�C|�8u�=p�jH���Po���t�H�N��f��|�8u�=H�j�H���|�H���t�H�E�dH+%(uH�]�����w��g�f.���UH��SH��dH�%(H�E�1�@��u
�Yk��tEH�.k�DkH�������7y���j�H�E�dH+%(u(H��H�]�����fDH�E�dH+%(uH�]����f�fD��UH��AVAUATSHc�H��dH�%(H�E�1���tT�=�kL��@�����L��X����1�HDžP���L��L��@����H�H��@���HDžH����8fDE1��=bk��L��X���1��HDžP���L��E1��H�L��P���1�1�M��L���#`����������]z�1ۃ8�Ã�H�E�dH+%(��H�Ġ��[A\A]A^]�D��kL��X����E2���H�5	����g�1�L���H�HDžP������V���������a�Ã��v���1��L��1��H�foAJ
L��L��@���HDžP���)�@����;_���1�����w��Dm����������������e�ff.���U�����H��ATSH��dH�%(H�E�1��X��_���v��	x�Å���1�1�������j�Å�����=|��}�Å���L�%��H�=�[�e�L���If�L��L�%Z�5f�L���(f�L���f�L��L�%�����f�L���e�L����e�H�=pj��9����
�7(�����-��H�E�dH+%(u&H����[A\]��5�kH��Z1�1��<����c���UH��SH��dH�%(H�E�1�@��t	�=�ku^�H�Zk��{�H����
����u)�Tn�H�E�dH+%(uKH�]�H�=Joj��9��@�{|��u�H���.
����@1�H�?UH�5�kH�=AZ��	��c�D��UH��S��1�H��dH�%(H�E�1��+�����H�5�<��f�1��fl�fD��UH��S��1�H��dH�%(H�E�1����H�5q<��H�����f�H�=�Y�w� H���Zy�H�ߺ���o�1���k�@��UH��ATI���SH��H��dH�%(H�E�1����H�����4�
��H�E�dH+%(u�S$I�4$H��H��[A\]�P����a�ff.���UA���H��ATSH��`���L��`���H��H�Պ	H���~މidH�%(H�E�1��H�H�=���L��D�E�fHn�H����H��x���H�5�fl�H�E�1�)E��y������H��t|1�L�������q����
t ��t}��tx��]���=ti=uꋝ`���L�����H�E�dH+%(uSH�Đ��[A\]��=t)=t�f�1�L�������qt߃�
t���t��u����띻������`�ff.�f���UH��AWAVE��AUE1�ATI��S�<H��XH�}�H�u�H�U�H�M�dH�%(H�E�1��@H��L)�9�Lڀ8A�Ut&L�`A�վ
L���@f�H��u�L����b�9�L�L�%�kL���	����j�K1�A�u	�M�A�lju�A��Alj��A���A)Nj3�j���‰�����)‰U��/[�E��U�D���H�ƉM��M��]�E���H�}��E�tD������r�H�}���^�A���u�A��D���r�H�}��U�D��D��A�A���Ec�C�</�}�D�oD��fD�u�D��A���r��H�=h�i�E9�uދ}��u��K��D�o�\�}��u����Ir�H�}�����h��x�L�������E�D�����E�����A�ǃ�
�9����0���'L��kD�m�1�L�E��Z������E��}����4��q� �i��w�L���X����1��D���W���A�ǃ��t_��
tZ��tUL�����A��t�H�E�HcӋ}�D�kD�<�E��4D���gq�D���Oi��DL������D�����A�ǃ��u��SL�E�Hc�H�}�Hc�L��A��Y�H�E�dH+%(uHH��XD��[A\A]A^A_]ÐL�E�H�=݆	A�
L�E��v+��L�E��2륺1�L��k��f]�fD��UH��AWAVI��AUI��ATE1�S1�H��8H�}�H�u�dH�%(H�E�1��#�H��L)�9�Lڀ8A�T$t&L�hA�Ծ
L���c�H��u�L����_�9�L�A�D$�KA��M���M�DD���j1�����D����D��)‹�j�U�A��A��Aʼn��A���A)��
X�M��}�D��D��E�}�uZ�H�}�t�}�A�u��o�H�}���[�D�m�D��A��D���o�M��tqA��H�}�A��D��D��A�E�D���`�A�|$�D���ro��H�=Y���e�A�|$�D���Wo�H�E�dH+%(uPH��8��L��[A\A]A^A_]�e�H�E�dH+%(u)H�}�H��8A��D��[D��A\D��A�A]A^A_]�_��[���UH��H��ATI��SH��H�}�H��H��dH�%(H�E�1��x_��~dH�-kL�e�H������H�ZML��H�=�R�����ft�H�����1��'�H�}����W�H�E�dH+%(uLH����[A\]�f�H�=I�jH�
:RH�1����Y�H��L��H�=�j���l���Z�ff.����UH��H��ATI��SH��H�}�H��H��dH�%(H�E�1��^��~dH�=kL�e�H������H�jLL��H�=�Q�����vs�H���.��1��7�H�}����V�H�E�dH+%(uLH����[A\]�f�H�=Y�jH�
QQH�1����X�H��L��H�=-�j���k���Y�ff.����UH��AUL�-
kATI��SH��L��H��dH�%(H�E�1����1�L��H�������r�H�E�dH+%(uH��L��[A\A]]�H���CY���UH��AWA��AVL�5

kAUI��ATI��SH��L��H��dH�%(H�E�1����H��L��L������.r�L������H�E�dH+%(uH��D��[A\A]A^A_]����X�ff.����UH��ATL�%kSH��L��H��dH�%(H�E�1����H�=�OH��JH���
����q�L���]��H�E�dH+%(uH��1�[A\]�O��:X�f.���UH��ATL�%�kSH��L��H��dH�%(H�E�1����1�H�dOH������*q�L������H�E�dH+%(uH��1�[A\]����W�f.�D��UH��H��dH�%(H�E�1�H�E�dH+%(u���W�ff.�@��UH��AVI��AUL�-�kATI��SH�-kH��H��dH�%(H�E�1������L��L��Hc=�kH)�L��ex����k�hkA��‰}k��Hc�A�|
t/H������H�E�dH+%(u1H��D��[A\A]A^]��L���&����o��)k��V�f���U1�H��SH��H��dH�%(H�E���j�x���i�1���Q�5��jH���N`��o�H�E�dH+%(uH��H�]��H�=W
k��q���,V�ff.����UH��H��dH�%(H�E�H�bjH��[jH�E�dH+%(u
�H�=2��%����U����U�H��H���!�jdH�%(H�E�H�G �J�Hc�H9�r1�H��H��fHn�fl�GH�E�dH+%(u���rU�f���UH��ATSH��dH�%(H�E�1��<�i��~p1�L�%	k��L�������L�j1������P���
~�j1���A� ����R��:n�H�E�dH+%(u+H��L��[A\]����H�E�dH+%(u	H��[A\]��T�ff.���UH��AWAVAUATSH��dH�%(H�E�1��s�i����H� H�����(L�/��1�L�57k���L�������d�j1�A��A��A��O�A��
��j1�E�|$��A��D���R�D���eg�L���}S�_�jA� D����H��Q�5�RO�4�j1�D��A� ���H�H�CH�s ����RQ���l�L�����H�E�dH+%(uqH�ĸ[A\A]A^A_]�@H�WL�� ����L��@���L��L��`����Zy��H�S L����Iy��H�M��M��H��J�dL��1���t������S���UH��H��dH�%(H�E�H� _jH��XjH�E�dH+%(u����R���UH��E1ɹ�H�5�IH��ATSL�e�M��H��dH�%(H�E�1��e����H�}�1��Y��E�H���|H�@(H�xH��t_H�_ 1�H��tH�p(���L��H��H���M9���U�H��H�=�IH��1��g�H��I����N�H�E�dH+%(u!H��L��[A\]�1�1���f.�E1�����Q�fD��UH����H�5yIH��SL�M�L�E�H��(dH�%(H�E�1��e����H�}�1���X�H��H��txH�@8H��tgH��8[H��t[�8�t)H�=YP1���f�H�U�dH+%(u@H�]���fDH�}��h�1�H��H�C8H��8[�R8�����fD�����먐1���Q����UH��E1ɹ�H�5�GH��SL�E�H��dH�%(H�E�1��4d����H�}�1���W�H��H����H�xH�?���t!f��uGH�@(H�0H�H��tH�P@�s�H�{���f��uH���jH�U�dH+%(u5H�]���H�E�dH+%(uH�]�H�ǟ��Xk��1���P����UH��E1ɹ�H�5�FH��AUATL�m�SM��H��(dH�%(H�E�1��=c����H�}�1��V��E��E�H����H�@(H�XH����L�c M��tyH�p(H���=��H�U�L��H���~6��H��H��tv�u�L��H���@��LcEЋU�I��L��H�=�FH��1��d�H��I���K�H�E�dH+%(uEH��(L��[A\A]]�f�1�1�E1���E1�1�E1��fDLcEЋU�E1��@E1����N�fD��U��H�=[jH��SH��dH�%(H�E�1��cH�H�ܾjH�5�-H��H���J�H�E�dH+%(u	H��H�]����mN�f.�UH��4
H��H��H��dH�%(H�E�1�Hc�H�1Ҁ8HE�H�DH��H���x�u�z�HE�H�Q f.�H��H���x�u�z�HE�H�Qf�H��H���x�u�z�HE�H�Qf�H��H���x�u�z�HE�H�Qf�H��H���x�u�z0�AA�x0�A@H���x�HE�H�A8fDH��H���z�u�x�HD�H�Q(H�E�dH+%(u���4M�@UH��AWAVI��AUATSH��(dH�%(H�E�1��=�ktH9=�kH��k��L���U�I��H�����=uk��H��iE1��H�{L��H��0�P�������H�M��I��H��u�H�=*kH�E��YI�H�E�L�%k�kH�kL�5!kH�k�kH�U�dH+%(usH��([A\A]A^A_]�DH�=�kH���Z���R���H��kL��H�E���H�H�E���K�DmH�
iH��H��O����1��i�����K�@��UH��AWI��AVI��AUL�m�ATSH��xH��x����OH��h���dH�%(H�E�1�HDžp�������fDL��p���H��1
I��M&Ict$H�H��h���H����H���cj�tnIcD$H�
�1
A�T$H�E�H�H�E���tf1�f�I�$L��<����H�}�tH��x���L��L��A�ׅ�u6H��A;\$r�H��h���uH��p���A�FH��p���H9��=���1�H�U�dH+%(u,H��x[A\A]A^A_]�f�A�D$H�E�H�u����\�����pJ���UH��AWAVAUATSH��H��`���H��X���H��P���L��H���dH�%(H�E�1��G���2I��H���mH��0
E1�H��h����aH��X����$X�����H��P����H��H���H��x���L��H��P�����=�����A�GI��I9���L��L��h���H��`���H��IHcsL��h�t�H�D�cH��p���HcCH�E�L�E1�H�E�H�E�H��x���A��x�C�4H��p���H��x��������HcË<����H�}�H������D�sE9�~�A�GI��I9��V���������f�D�c���f.�1�H�U�dH+%(�H�Ę[A\A]A^A_]�H�"/
1�L�m�H��h���DI��H��h���H��`���I��M7IcvH��g�tPIcVH��h���A�FM�&H�E�H�H�U���x*�L��A��H�A�<�����H�}�t(A�F�E��u��A�GH��H9��w�������f�H��P����"���H��H���H��P���L��L���=�������A�GH��H9��0��������G�fD��UH��AWAVAUATSH��(H�u�dH�%(H�E�1��G��tiI��E1�L�5�-
E1�L��H�}�H��I$HcsL��uf�t�CI�A�D$I��I9�r�H�E�dH+%(uH��(L��[A\A]A^A_]�@E1����G�ff.���UH��AWE1�AVI��AUATSH�b-
H��H��P����WH��X���dH�%(H�E�1�HDžH�������H��X���L��H���I��LIcAA�yM��H�H��`�������E1�I�$L��Jc�H؀8HE�H��h���@H��H���x�u�zL��HE�H��p���f�H��H���x�u�zL��HE�H��x����H��H���x�u�zL��HE�H�U�@H��H���x�u�zL��HE�H�U�@H��H���x�u�zL��HE�H�U�@H��H���x�u�zL��HE�H�U�@H��H���x�u�zL��HE�H�U�@H��H���x�u�zL��HE�H�U�@H��H���x�u�zL��HE�H�U�@H��H���x�u��R�@��0��0�U��E�H��t!H��P���H��X���H��`���A�օ�u8A�|$I��A9��d���H��X����PH��H���H��H�����H9�����1�H�U�dH+%(uH�Ę[A\A]A^A_]��D���UH��AVAUATSH��H��dH�%(H�E�1��&���H��tqI��H��tD�@E1�L�%�*
��u�VfDA�FI��I9�sCL��H��H��IVHcrL��)c�t�I�FH�U�dH+%(uH��[A\A]A^]�D1�����C����UH��AVAUATSH��H��dH�%(H�E�1��v���H��tqI��H��tD�@(E1�L�%*
��u�VfDA�F(I��I9�sCL��H��H��IV HcrL��yb�t�I�F H�U�dH+%(uH��[A\A]A^]�D1����'C����UH��AUI��ATI��H�=HxSH�iH��dH�%(H�E�1��f.�H�{0H��0H��t L���Q��u�H�{L���[�����u�H�{H�E�dH+%(uH��H��[A\A]]��B���UH��AUI��ATI��H�=�wSH��iH��dH�%(H�E�1��f.�H�{0H��0H��t L���Q��u�H�{L���˃����u�H�{ H�E�dH+%(uH��H��[A\A]]��B���U�H��AWI��AVL�5iAUL�m�ATSH��hH��x���dH�%(H�E�1�f�HDžp�������DL��p���H�
(
I��M&IcD$H�E�H�H�E�A�D$��t?1�@I�$L��<���H�}�tH��x���L��L��A�ׅ�uFH��A;\$r�A�VH��p���H��p�����H9��u���I��0I�~�t	A�V�I���1��H�U�dH+%(uH��h[A\A]A^A_]���@�ff.�f���UH��AUI��ATI��SH��iH��dH�%(H�E�1���H��0H�{�tL��L��H�������t�H�U�dH+%(uH��[A\A]]��d@�@��UH��H�=quH��H��dH�%(H�E�1��O���H��hHE�H�U�dH+%(u���@�ff.���UH��AWI��AVI��AUATL�%ciSH��XdH�%(H�E�1��IcD$H�
<&
f�H�E�)E�H�)E�H�E�A�D$)E�)E���tE1�L�m�f.�I�$L��<���H�}�tL��H�5(�hL��A�ׅ�u&H��A;\$r�I��H��iL9��o���1�DH�U�dH+%(uH��X[A\A]A^A_]��
?�ff.�f���UH��H��dH�%(H�E�1�H�E�dH+%(u�H��H��H�=��h�����>�ff.���U�yH��AWA�yAVAUL�-��aATE1�SH�%
H��(H�}��ْPdH�%(H�E�1��"DE�~�E9�|<C�<�����H�Ic|�A��H�u�H�A��A�A��L��t.y�E�fE9�~�1�H�U�dH+%(u&H��([A\A]A^A_]�Mc�H��aJcD�H�����=���UH��H�}��u�H�E�H�@H�E�H�@H�E��@H�E��PH�E��H�E��U�P�]���UH��H��@H�}ȉu�H�EȋP�E�ЉE܋E�H�H��H�E�E�H�H��H�E�H�E�H�@H�U�H��H���7�H�E�H�}�u
���H�E�H�@H�U�H��H���d7�H�E�H�}�uH�E�H����9����E�H�H��H�Eȋ@H�H��H�E�HȾH���=�E�H�H��H��H�Eȋ@H�H��H��H�E�HȾH���=�H�EȋU܉PH�E�H�U�H�PH�E�H�U�H�P�����UH��H�� �}�u� ��K�H�E�H�}�t5�U�H�E���H�������tH�E�H����8�H�E��
H�E��U�PH�E�����UH��H��H�}�H�E�H�@H���8�H�E�H�@H���8�H�E��H����������UH��H��H�}�H�E�H�����H�E�H���e8�����UH��H��0H�}�u�ЉM�f�E�H�E��E�H�E�H�E�@9�u H�E�PH�E��H�������y���jH�E�H�PH�E�H�H��H‹E�H�E�H�PH�E�H�H��H��E�f�BH�E�H�PH�E�H�H��H‹E܉BH�E��PH�E��E�����UH��H��0H�}�u�H�U�H�E؋9E�|
����H�E�H�@�U�Hc�H��H�H�E�H�E�H�@�U�Hc�H��HЋHH�E��@��H�E��0H�E�H�������E�}�x8H�E�H�@�U�Hc�H��H�H�E�H�@�M�Hc�H��H�H�H�RH�H�Q�E�����UH��H��0H�}��H�U�H�M�f�E��E�H�E���u
����E���H�E�H�@�U�Hc�H��H��@f����H�E�H�@�U�Hc�H��H��@f#E�f��tXH�}�tH�UЋM�H�E�L�E؉�H��A��H�E�H�@�U�Hc�H��H�f�@H�U�H�R�M�Hc�H��H��@f�B�&H�E�H�@�U�Hc�H��HЋ@����u�E����E�H�E�9E��+����E�����UH��H��H�}��u�H�E��Hc�H�E�H�@�U�H��H���/9�����UH��H�� H�}�H�u�H�E�H�E�H�
PfdH��H�Ǹ��5�E��E��QH�E�H�@�U�Hc�H��HЋ�}�t	H�fd�H�fdH�}��H��H�fdH�Ƹ�5�E��E�H�E�9E�|�H�E�H��edH��H�Ǹ�e5�U����UH��H�}��u�H�U�M�H�E��U�H�E��U�PH�E�H�U�H�PH�E�H�U�H�PH�E�H�U�H�PH�E��@ H�E��@$�]�UH��H��0H�}�dH�%(H�E�1�H�E�H�@H�E�H�E��@$��t
������H�E�H�@H9E���H�E؋@ ����H�E�H�E؋�E�f�E�H�E؋P H�E�H���7�H�H�E�H�}�u�PK��nH�}�~�E������u�2K��H�E���H�}�H�E��@$������xH�E؋@��H�E�H�HH�E؋H�Ή���B�H�E�H�}�H�E��@$������=H�E�H�@H�E�H�E�H�PH�E�H�H�E�H�PH�E�H�PH�E�H�PH�E����H�U�dH+%(t�26���UH��SH���H��8���H��0���H��(�����$���dH�%(H�E�1�Dž@���HDžH���HDžP���DžD���H��0���H�H���2��AH��8���H��������D�����D����3��@������H��P���H���H��H���H��H���/�H��X���H��X�����H��X���H��H���H��H���H��P���H�H��`���H��h���H�H�XH��p���H��x���H�HH�XH�M�H�]�H�H H�X(H�M�H�]�H�H0H�X8H�M�H�]�H�H@H�XHH�M�H�]�H�HPH�XXH�M�H�]�H�H`H�XhH�M�H�]�H�HpH�XxH��P����Dž@�����@����P��@�����D���H���`�����D���;�$������������@���Hc�H��P���H�H�PH��H���H��H���.�H��X���H��X�����H��X���H��H�����@���Hc�H��H���H��P���H�H��`���H��H���.��@���Hc�H��P���H�H��H���H����@���H�H�P���H��0���H��H���H�H��(���H��P���H�H��P����(���H��H���H���N0�H��0���H�H��H�U�dH+%(t�U3�H�]�����UH��H��H���jH�E�H�E�H��������UH��H��H���jH�E�H�����H��H���jH���2�H�E�H���d����UH��H�����H�E�H�P�jH�E�H�}�tH�E��H�E�H���v	����UH���z���H����]���UH��H��H�i�jH�E�H�E�H���9����UH��H��H�D�jH�E�H�����H��H��jH����1�H�E�H�������UH��H�����H�E�H���jH�E�H�}�tH�E��H�E�H��������UH���z���H����]���UH��H��H��jH�E�H�E�H�������UH��H��H��jH�E�H�����H��H�l�jH���$1�H�E�H�������UH��H�����H�E�H���jH�E�H�}�tH�E��H�E�H�������UH���z���H����]���UH��H��H�ÝjH�E�H�E�H��������UH��H��H���jH�E�H�����H��H���jH���q0�H�E�H���K����UH��H�����H�E�H�W�jH�E�H�}�tH�E��H�E�H���]����UH���z���H����]���UH��H��H�p�jH�E�H�E�H��� ����UH��H��H�K�jH�E�H�����H��H��jH���/�H�E�H�������UH��H�����H�E�H��jH�E�H�}�tH�E��H�E�H�������UH���z���H����]���UH��H��H��jH�E�H�E�H���m����UH��H��H���jH�E�H�����H��H�_�jH���/�H�E�H��������UH��H�����H�E�H���jH�E�H�}�tH�E��H�E�H�������UH���z���H����]���UH��H��H�$H��H��h�dH�%(H�E�1�H�\]dH��H�T]dH���D�H��x�H��x�ui��H��h�H�H����H��H���l=��u?H����H���'�H��H��h�H�PH��x�H����1�H��h�H�@H�����FH����H����H��x�H�5�\dH�Ǹ��*���o���H��x�H���1�H�U�dH+%(t�-�����UH��H��H��x���H��p���dH�%(H�E�1�H�U�H��x���H��H����C��y������H�E�H9�p���t�������H�U�dH+%(t�-�����UH��H�� H�}�H�E�H�@H�E��XH�E�H�P@H�E�H�H��H���L�����u5H�E�H�H���6&�H��H�E�H�PH�E�H�@H��u����H�E�H�E�H�H��u������UH��H��H�}�H�u��#H�E�������a)��H�E��H�E�H�m�H�}�u֐�����UH��SH��HH�}�dH�%(H�E�1�H��H��H�E�H�H���_/�H�E�H�E�H��H��H��H�UкH��Hо�H��Hk�H��H���H��H)�H9�tH��H��$���H��H)�H��H��t%�H��H�H�H��H��H�E�H�E�H�H�U�H�E�H��H���%�H�U�H�E�H��H������H�U�H�E�H��_PATf�@HH�E�H���7�H�E�H�}�u��0H�E�H���$�H��H�E�H�PH�E�H�@H��u���H��H�U�dH+%(t�F+�H�]�����UH��H��H�}�H�E�H���p�������t[H�E�H���������tHH�E�H���������t5H�E�H�@H��t]H��YdH����H�wYdH��H�uYdH����&�H�E�H�@H��u(H��YdH����H�BYdH��H�JYdH���&�����UH��H�}�H�E�H�@]���UH��SH��8H�}�dH�%(H�E�1�H��H��H�E�H�H���-�H�E�H�E�H��H��H��H�UغH��Hо�H��Hk�H��H���H��H)�H9�tH��H��$���H��H)�H��H��t%�H��H�H�H��H��H�E�H�E�H�H�u�H�E�H��H�TXdH�Ǹ�	/�H�U�H�E�H��H���~���H�E�H���z5�H��uH�E�H�@H�H��H�U�dH+%(t�C)�H�]�����UH��H�� H�}�H�E�H��H���(�H�E�H�����H�E�H�}�uwH�E�H�����H�E�H�E�H�H�E�A��H�ƿ�&��uCH�E�H�P@H�E�H��H�������u(H�E�H���!�H��H�E�H�PH�E�H�@H�E�����H�E�H��H���'�H�E�����UH��H��pH�}�H�u�dH�%(H�E�1�H�E��H�Ǹ�<C�E��E������}�y������AH�M��E��@H�Ή��O4�H��~H�E�H���>)�H�U���E��E����%�E�H�U�dH+%(t��'�����UH��H�ĀH�}�H�u��U�dH�%(H�E�1�H�E��H�Ǹ�B�E��E������}�y������WH�M��E��@H�Ή��3�H��~/�U�H�E��H���5�H�U�H�H�E�H�H���t�E��E����7%�E�H�U�dH+%(t�'�����UH��H��H�}�H�u�H�M�H�E��H��H����������UH��H��H�}�H�u�H�M�H�E��H��H���������UH��H���H��(���H�� ���H�����dH�%(H�E�1�H��(����H�Ǹ�fA��@�����@�����y�:������@���H��p���H��@�����H���)�H�� ���H�H�����H�� ���H��@��������H�������<�����<���y"H�� ���H�H���"�H�� ���H��
Dž<�����@������#��<���H�U�dH+%(t�%�����UH��H��pH�}��u�dH�%(H�E�1�H�E��H�Ǹ�[@�E��E������}�y�E��N�U�H�E�H�
TdH��H�Ǹ�(:�H�M��E��@H�Ή���9�H��@u�E��E����#�E�H�U�dH+%(t��$�����UH��H��H�$H��@H����H����H����dH�%(H�E�1��*�H����H����u������TH����H����H����I��H��H�<Sd�H�Ǹ��)�H����H����H����H��H�����H�U�dH+%(t�!$�����UH��H��H�$H��@H����H��������dH�%(H�E�1���H����H����u������SH����H����H����I��H��H�zRd�H�Ǹ�)����H����H����H��H�����H�U�dH+%(t�`#�����UH��H��H�}�H�u�H�M�H�E��H��H����������UH��H��H�}�H�u�H�M�H�E��H��H���������UH��H��H�$H��0H����H����dH�%(H�E�1���H����H����u������MH����H����H����I��H��H�cQd�H�Ǹ�'�H����H����H��H�����H�U�dH+%(t�O"�����UH��H��H�$H��@H����H����H����dH�%(H�E�1����H����H����u������TH����H����H����I��H��H��Pd�H�Ǹ�@'�H����H����H����H��H�����H�U�dH+%(t�!�����UH��H��H�$H��pH����H����dH�%(H�E�1�Dž����H����H����u
������H����H����H����I��H��H��Od�H�Ǹ�w&�H�����H�Ǹ��;����������y�5��������H����H�����H����H����H�������yt-��y@��nt/��n6��Yt��Y,��Nt��N"��0t��1uH������H������
Dž�������������?����H�U�dH+%(t� �����UH��H��H�$H��0H����H����dH�%(H�E�1��b�H����H����u������MH����H����H����I��H��H�zNd�H�Ǹ�
%�H����H����H��H�����H�U�dH+%(t�`�����UH��H��H�$H��0H��������dH�%(H�E�1���H����H����u������YH����H����H����I��H��H��Md�H�Ǹ�Y$�=�~����������H������H���!���H�U�dH+%(t������UH��H��H�}�H�u�H�U�H�E�I��H��H�mMdH�¾H��yjH�Ǹ��#�����UH��H���r�H�E�H�}�u��H�E�H��H�#MdH������H��yj����UH��H���}�H�E�H�}�u��H�E�H��H��LdH���=���H�Tyj����UH��H���k���H�E�H�}�tH�E��
���H�E�H�E�����UH��H��H�}�H�E�H��H��LdH�����������UH��H�� H�}�dH�%(H�E�1����H��H�U�H�E�H��H��H�54LdH�Ǹ�(��y��H�E�H�U�dH+%(t������UH��H��H�}�H�E�H��������UH��H�� H�}�dH�%(H�E�1����H��H�U�H�E�H��H��H�5�KdH�Ǹ�'��y��H�E�H�U�dH+%(t������UH��H��H�}�H�E�H���1�����UH��H��H�E�H�XKdH������H�E�H�}�tH�E�H���#�H�E�H�E�H�����H�E�����UH��H�� H�}�H�KdH���w���H�E�H�}�uH�E�H���1H�u�H�E�H��CiH�ѺH����E�H�E�H���'����E�����UH��H��H�$H����l�H��`�H��X�H��P�L��H�dH�%(H�E�1�H��H�H��uH�\JdH��P�H����I��H��H�JdH�¾�� ��l�t��l�
���:����u
�R�����H�����H�
�IdH��H�����uSH��P�H����H��X�H��`�H����H�I��I��H�
vjH��H��IdH�Ǹ��H����H����H��X�H��`�I��H��ujH��H��IdH�Ǹ���H��X�H��`�H�MJdH��H�KdH�Ǹ����*���H��H����H��X�H��`�I��I��H�WujH��H��JdH�Ǹ�@��EH��p���l���H�Ή��H��H��X�H��`�H��H��JdH�Ǹ���H�U�dH+%(t�`�����UH��H��H�$H��`H����H����H����dH�%(H�E�1�HDž��HDž��H���jH��tmH���jH��H����H��H���'��uMH���jH�� H����H;���s'H���jH�P H����H��H��������������H��IdH��H��IdH���*.�H����H����u
������ƅ���H����� H���_�H����H�����WH����H����H����H����� H��� �H����H�����H����H�PH�����H�����H�
4IdH��H�������H����H���<2uH����H����H��H�����H����H����H����H��H�����H����H������H����H�������H��HdH���H�H��t\H����H�����H����H������H�sHdH����H��t'H����H����H��H�����7��
�������H����H����H����H��H���F/�H����I���H����H���]�H����H�����H�W�jH��u� ��&�H�<�jH�5�jH��t>H�)�jH��H�����H��H�����H��jH�P H����H��H���2�������t8H����H�����H;���s H����H����H��H����������H�U�dH+%(t������UH��H��H�$H��0H����dH�%(H�E�1�H����H��H��FdH���k��y������A����H������H��Fd�H�Ǹ��H����H����H��H�����H�U�dH+%(t�
�����UH��H���H�����H��X���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�Dž0���Dž4���0H�EH��8���H��P���H��@���H��<iH�H��0���H�����H��H���<*��,�����,���H��H���dH+%(t�)�����UH��H�}�H�u�H�U�H���jH�U�H�H���jH�U�H�H���jH�U�H��]���UH��H��0�}�H�u�H�U�H�U�H�M�E�H�Ή��
�E��}�t.�}�H�M؋U�H�u�H�E�A��I�ȉ�H�hEdH�Ǹ��H�E�����UH��H�� �}�H�u�H�U�H�w;iH�H�U�H�M�H��H���9)�����UH��H�����,���H�� ���H��`���H��h���L��p���L��x�����t )E�)M�)U�)]�)e�)m�)u�)}�dH�%(H��H���1�H���jH��tRDž0���Dž4���0H�EH��8���H��P���H��@���L�Q�jH��0���H�� �����,���H�Ή�A����H��H���dH+%(t�c�����UH��H��H�}���7��H�V�j�H�E�H��j���UH��H��@H�}�dH�%(H�E�1��E�H�E�H�E�H�E�H�E��E��}�tM�}�W�}�t3�}�K�}�t�}�t�=H�E��H�E��IH�E��H�E�f��9H�E�H�E��+H�E�H�H�E�H���E�H�H�M�H�U�H��H��H�����E�H�U�dH+%(t�_���UH��H�}��u�H�E��U��]�UH��H��H�}��u�U�H�E���H���������UH��H��H�}�H�E�H��������UH��H��@H�}�H�E�H�������EЋEЃ��Eԃ}�u
���}�����H��t
���EԋU�H�M�H�M�U܉E�E܉E�E�E�H�E�H�E�H�u��U�E�H�M����E�E쐉E؋E�;E�t�E؉E��w�����}�u(H��DdH���`H�XBdH��H��BdH���F���UH��H��H�}�H�E�H��������u(H�$DdH���mH�
BdH��H�mBdH������UH��H��@�}�H�u�H�E�H������EЃ}�����H��t
���E�+ẺEԋE�9E�s7�E�9E�s(H��CdH����H��AdH��H�BdH�����_�EԋU�H�M�H�M�U܉E�E܉E�E�E�H�E�H�E�H�u��U�E�H�M����E�E쐉E؋E�;E�t�E؉E��H�����}�����UH��H��H�}�H�E�H�ƿ������UH��H�}�H�E�]���UH��H�}��u�H�E��U�P�]���UH��H�� �}�E�H�H��H��H����H�E�H�E�H�E�H�}�tH�E�U�PH�E�H���'���H�E�����UH��H������H�E�H�}�tH�E��@����H�E�����UH��H�� H�}�H�}���H�E�H���%���H������������E��}�����H��t_���j�������E��}�����H��t&H��5iH�H����H�R@dH���$�}�����H��t
�}�j�}�H�E�H���M
�����UH��H�� H�}�H�E�H�E�H�}�tH�E�H���f���H������H�E�����UH��H��H�}�H�}�t$H�E�H���5���H��������tH�E�H�����������UH��H�� �T���E�}�y��}�S���E�E�;E�t)�M�U�E�A�ȉщ�H�q?dH�ƿ��X����E������H�E�H�}�t&�E��H�E��U�HcҋM�L��E��E�;E�|�H�E�����UH��H��H�E�H�~?dH��H�y?dH���&�H�E�H�}�tH�E�H����H�E�H�E�H���z�H�E�����UH��H�����H�E�H�}�tH�E����������UH��H�}�H�u�H�E�H�E�H�E�H�E�H�E�H�E��)‰�]���UH��H�}��u�H�E��U�HcҋD�]���UH��SH��8�}�H�u��E�H�H��H�E�Ẻ����H�E�H�}���H�E�H�HH�U�H�E�H��H���U�E�H�H�U�H�zH�F���H�ѺH���A��E��E��[�}�t+�U�H�E��H���A����ËE؍P�H�E��H���+���9�t&�U�H�E��H���������E܍P�U�H�U�H��L��E��E�;E�|��U�H�E��H������E�;E�~(H��>dH����H��=dH��H��=dH���m�H�E�H�]�����UH��H��`H�}�dH�%(H�E�1�H�E��E�H�E��E��E��E����H�M�H�U�H�E�H�5m=dH�Ǹ��EЃ}����}���U��E��+Ẽ��Eԁ}������E؃}�����H��t_���j�������E܃}�����H��t&H��1iH��H�
�<dH��H�Ǹ��}�����H��t
�9�j�}��E�;E�|_�E��EȋE�H�H��H�E�H��H���b�H�E�H�}���H�E�H�E���EčP�U�H�H��H�E�H‹Ẻ�E��E�9E�|ՋE�;E�u6�E��E�H�H��H�E�H��H�����H�E�H�}�txH�E�H�E�EčP�U�H�H��H�E�H‹E���}�u�E�<-u�E��E���E�����}�t�E�<
t�6�����}�~H�U�E�H�։����H�E�������H�E�H�����H�E�H�U�dH+%(t������UH��H��`H�}�dH�%(H�E�1�H�E�H�E�H�E��E�H�E��E�H�}�u
�������H�H�E��H��H�H����%���@H�E�������,H�E�H�M�H�E��H��H���H�H�E�H�}�����H�E����tH�E��<,tH�E��<-�_H�E��<-uoH�E�H��H�E�H�E�H�E�H�E�H�M�H�E��H��H�����H�E�H�}���H�E����tH�E��<,��H�E�H;E�s
��H�E�H�E�H�}������E��}�����H��t_�Q�j�������Eă}�����H��t&H�P.iH��H�
�9dH��H�Ǹ�y�}�����H��t
���j�}���E��&�E�H�H��H�E�HЋH�U�9��0�E��E�;E�|ҋE�;E�u:�E��E�H�H��H�E�H��H�����H�E�H�}���H�E�H�E�E��P�U�H�H��H�E�H�H�U؉H�E�H�E�H9E��T���H�E����tH�E�H��H�E�H�E�H�E��W�H�H�E��H��H�H����%��������}�~H�U�E�H�։��_���H�E��KH�E����t+H�E�H��H��8dH�ƿ��q����H�E���A���H�E��
�������H�E�H���\���H�E�H�U�dH+%(t�q�����UH��H�}�H�E��@]���UH��H�� H�}�u��E�����H�}�t$H�E�H�����9E�}�U�H�E��H���n�����E�����UH��H��H�}�H�}�tH�E�H���~���������UH��H��H�}�H�}�tH�E��H���������u���������UH��H�� H�}�u�H�}�u������w�E�H�E�H�������E��R�U�E�Љ�����E��U�H�E��H������E�U�E�9�u�E��(�U�E�9�~�E��E��	�E����E�E�;E�|����������UH��H��H�}��u�U�H�E���H���B������������UH��SH�� H�}�H�u�H�E�H;E�u
��H�}�tH�}�u��pH�E�H���'����E�H�E�H������9E�t��I�E��3�U�H�E��H������ËU�H�E؉�H�����9�t���E��E�;E�|ŸH�]�����UH��H��H�}�H�}�tH�E��H���[������u���������UH��H��H�}��E�����H�E�H���\�����~H�E�H���L����P�H�E��H��������E�����UH��SH�� H�}�H�u�H�E�H;E�tH�}�u
���H�}�tH�E�H������H�E�H�����9�~
���E��E��w�U�H�E��H���z����ËU�H�E؉�H���g���9�~��b�U�H�E��H���K����ËU�H�E؉�H���8���9�u�E�H�E�H���^���9E�u���E�H�E�H���B���9E��t����H�]�����UH��SH��8H�}�H�u�H�U�H�E�H��H��������t	H�E��hH�U�H�E�H��H�������tH�E�H����H�E�H�����4H�E�H�������H�E�H�����؉E܋E�H�H��H���d�H�E�H�}�u
����E��E؉EԋEԉE���U�H�Eȉ�H����ËU�H�E���H���
�9�c�U�H�Eȉ�H����ËU�H�E���H�����9�u�E��EЍP�UЋU؍J�M�Hc�H��H�U�H�H�Uȉ�H�����5�EԍP�UԋU؍J�M�Hc�H��H�U�H�H�U���H���p�H�E�H�����9E�}LH�E�H�����9E������5�EЍP�UЋU؍J�M�Hc�H��H�U�H�H�Uȉ�H����H�E�H���?���9E�|��5�EԍP�UԋU؍J�M�Hc�H��H�U�H�H�U���H�����H�E�H�����9E�|��E�;E�~(H��2dH����H��1dH��H�>2dH���A��H�U�E�H�։���H�E�H�E�H�����H�E�H�����H�E�H�]�����UH��SH��HH�}�H�u�dH�%(H�E�1�H�E�H�U�H�E�H��H��������tH�E�H���1��xH�U�H�E�H��H������tH�E�H���	��PH�E�H�������E�H�E�H�����EċUċE�9�M‰EԋE�H�H��H����H�E�H�}�u
���E��EЉE̋ẺE���U�H�E���H���Z�ËU�H�E���H���G�9�}�E��g�U�H�E���H���,�ËU�H�E���H����9�~�E��9�E��EȍP�UȋUЍJ�M�Hc�H��H�U�H�H�U���H�����H�E�H������9E�}H�E�H����9E��E����}�tH�U�E�H�։���H�E�H�E�H�����H�E�H�U�dH+%(t���H�]���UH��H��@H�}�dH�%(H�E�1��E�H�E�H�E�H�E�H�E��E��}�tM�}�W�}�t3�}�K�}�t�}�t�=H�E��H�E��IH�E��H�E�f��9H�E�H�E��+H�E�H�H�E�H���E�H�H�M�H�U�H��H��H���}���E�H�U�dH+%(t�E����UH��H�}��u�H�E��U��]�UH��H��H�}��u�U�H�E���H���������UH��H��H�}�H�E�H��������UH��H��@H�}�H�E�H�������EЋEЃ��Eԃ}�u
���}�����H��t
���EԋU�H�M�H�M�U܉E�E܉E�E�E�H�E�H�E�H�u��U�E�H�M����E�E쐉E؋E�;E�t�E؉E��w�����}�u(H��/dH���`H��.dH��H�./dH���,����UH��H��H�}�H�E�H��������u(H�Z/dH���mH��.dH��H��.dH�������UH��H��@�}�H�u�H�E�H������EЃ}�����H��t
���E�+ẺEԋE�9E�s7�E�9E�s(H�/dH����H�.dH��H��.dH���f���_�EԋU�H�M�H�M�U܉E�E܉E�E�E�H�E�H�E�H�u��U�E�H�M����E�E쐉E؋E�;E�t�E؉E��H�����}�����UH��H��H�}�H�E�H�ƿ��������UH��H�� H�}�u�U�E�+E�H�H��H�E��E�H�H��H��H��H�E�H�H�E�H�¾H���m��H�E��@���������UH��H�� H�}�u�E�H�H��H��H�E�H�}�t	H�E�@���E�H�U�H�E�H��H���p��H�E�H�}�t�U�M�H�E��H���2���H�E�����UH��H�}��u�U�H�E��U�Hc�H��H��H‹E��]���UH��H�}��u�H�E��U�Hc�H��H��H�H��H�]���UH��H�� �}�H�u�E�ƿ����H�E�H�}�u��i�E��9H�}�t�E�H�H��H�E�HЋ�������u�H�M���H���2����E��E�;E�|�H�E��U�PH�E��H������H�E�����UH����J���]���UH��H�� H�}�H�}���H�E�H������������E��}�����H��t_���j�������E��}�����H��t&H��iH�H����H��+dH���p
�}�����H��t
�C�j�}��E���U�H�E��H���]���H������E�H�E�@9E�|�H�E�H����������UH��H��H�}�H�}�tH�E�H������H�E�����UH��H��H�}�H�}�tH�E�H��������tH�E�H����������UH��H�}�H�}�t	H�E��@��]���UH��H�}��u�H�E��U�Hc�H��H��HЋ]�UH��H�}�H�E�H�U�H�H�E�H�U�H�P�]�UH��H�}��u�U�E�Hc�H�E�H�H��H�ȋE�Hc�H�E�H�@H��H�H�P H�E�H�H��]�UH��H��H�}�H�u�H�U�H�E�H�@H9E�sH�E�H�@ H9E�r��H�E��H�E�H�E���H���g�����UH��H�}�H�E�H�@ ]�UH��H�}�H�E�H�@]���UH��SH��H�}�H�u�U�H�E�H�����H�E�H�U�H�
H�ZH�HH�XH�JH�ZH�H H�X(H�J H�Z(H�H0H�X8H�J0H�Z8H�H@H�XHH�J@H�ZHH�HPH�XXH�JPH�ZXH�H`H�XhH�J`H�ZhH�HpH�XxH�JpH�ZxH���H���H���H���H�E�U䉐�H�E�H�U�H����H�]�����UH��H�� H�}���KNH�E�H�}�tH�M�H�E��H��H�����H�E�����UH��H��H�}�H�E�H���������UH��H�� H�}�u�U�M�E��Ή��)NH�U�H���H�E�H���H��ta�E��P�E��;�E�HcЋE�Hc�H�E�H���H��H������H�E�H�}�t
H�E�������E��E�;E�|��E��E�;E�|�H�E�H���H��t��������UH��H��H�}��u�U�M�E�`�Ή��eMH�U�H���H�E�H���H��t��������UH��H�� H�}��u�U�M�L�E�M�H�}�u�U�H�E�I��A��H�ƿ*��v������UH��H��(H�}�u�U�H�M�H�E�H���H�E�H�E�H;E�uH�E��������gH�E�H���H��u������P�E�HcЋE�Hc�H�E�H���H��H���i���H�E�H�}�tH�E�����u������H�E��H�E؉�����UH��SH��XH�}�H�u�H�U�dH�%(H�E�1��E�H�}�u9H��jH��u"�y�H�٬jH�ҬjH��u
���H���jH�E�H�}�u9H���jH��u"���H���jH���jH��u
���H���jH�E�H�E�H���H��u3H�E��XH�E�H���E���H�E��ډ�H��������y
���3�E��U�H�E���H������E����E���E�HcЋE�Hc�H�E�H���H��H�����H�E�H�}�u�E����H�M̋Uԋu�H�E�H������E؃}����M�H�E��U�Hc�H��H��HЋH�U�H�z�U�A����_����E܃}�y���؉E��MH�E�U܉�E�H�E��@9E��>����E��U�H�E���H������E�H�E�H����9E��������}�tH�E�H���&�E�H�U�dH+%(t����H�]�����UH��H�� H�}�u��E��R�E�HcЋE�Hc�H�E�H���H��H�����H�E�H�}�t!H�E����xH�E�������H�E�������E�H�E�H���H������9E�|�������UH��H�� H�}��E���U�H�E��H���L����E�H�E�H���H�����9E�|Ӑ�����UH��H��H�}�H�E�H���H����IH�E�Hǀ������UH��H��H�}�H�E�H���H��tH�E�H���U���H�E�H�����������UH��H��H�}��u�H�E�H���H��t�U�H�E���H�����������UH��H�� H�}�H�E�H���H���H�E�H���H�����E���E���E�HcЋE�Hc�H�E�H���H��H������H�E�H�}�tMH�E����xCH�E�H���H��t$�E�HcЋE�Hc�H�E�H���H��H��������H���2���E�H�E�H���H�����9E��e����E�H�E�H���H�����9E��<���H�E�H���H���HHH�E�Hǀ�������UH��SH��HH�}��u�dH�%(H�E�1��E��U�H��j��ƒ��E�H�E�H���H��tH�E�H���H��t
����H�E�H���H���#�����H�E�H���H��� �����H�E��ډ�H���(�����y
���C�E���E����E�HcЋE�Hc�H�E�H���H��H���a���H�E�H�E�H����Uĉ�H������E�H�}���H�EЋ����H�E�H���H��t$�E�HcЋE�Hc�H�E�H���H��H�������H�E�H�Eع��H���.H�EЋ�M�H�u�H�E�H���o/�Ẽ}�tH�E�H���(����E��F��E�H�E�H���H������9E�������E�H�E�H���H������9E������H�U�dH+%(t�2��H�]�����UH��H�� H�}�u�U�E�HcЋE�Hc�H�E�H���H��H������H�E�H�}�tAH�E����x7H�E�H���H��t'�E�HcЋE�Hc�H�E�H���H��H����H��u��<H�E�H���H��t$�E�HcЋE�Hc�H�E�H���H��H������H�����UH��H�}�H�E�H�@0H�E��E��E��E�H�E���H��t	�E��E�H�E���H��t	�E��E�H�E���H��t	�E��E�H�E���H��t	�E��E�H�E���H��tH�E؋���E�E��E�E��E�E�E�]���UH��H��PH�}ȉuĉU�H�M�H�E�H���(���H�H�E�E�HcЋE�Hc�H�E�H���H��H���u�H�E�H�E�H�@0H�E��E�H�}�t
H�E���y
����VH�E�H�ƿ���H�E�H�}�u
���0H�E�H�U�H�M�H�Ή���DH��H�E�H������-�����H�E��H��t%�E܍P�U�H�H��H�E�H�H�H�E�H�PH�E��H��t%�E܍P�U�H�H��H�E�H�H�H�E�H�P�E܍P�U�H�H��H�E�H�H�H�E�H�H�E��H��t%�E܍P�U�H�H��H�E�H�H�H�E�H�PH�E��H��t%�E܍P�U�H�H��H�E�H�H�H�E�H�P H�E�H���������UH��H�}�H�u�H�U�H�E�H�@0H�E��E��E�P�U�H�H��H�E�H�H�H�E�H�H�E���H��t%�E�P�U�H�H��H�E�H�H�H�E�H�PH�E���H��t%�E�P�U�H�H��H�E�H�H�H�E�H�PH�E���H��t%�E�P�U�H�H��H�E�H�H�H�E�H�PH�E���H��t%�E�P�U�H�H��H�E�H�H�H�E�H�P �]���UH��H��pH�}��u��U�H�M�dH�%(H�E�1�H�E�H���/���H�H�E��E�HcЋE�Hc�H�E�H���H��H���|�H�E�H�E�H�@0H�E�H�E��(�H���4��H�}�t
H�E����y
����H�Eȃ�H��tH�M��U��u�H�E�H���V�����H�E�H���H�����E�HcЋE�Hc�H�E�H���H��H�����H��tbH�Eȃ�H��uVH�E�H���H��t'�E�HcЋE�Hc�H�E�H���H��H����H����H�E�H��H����2��u��DH�E��H�U�H�M�H�Ή��FAH�������H�U�H�M�H�E�H��H���M����H�U�dH+%(t�
������UH��H��0H�}�u�H�U؉M�D�EԋE�HcЋE�Hc�H�E�H���H��H�����H�E�H�}�t
H�E����y�������E�Hc�H�E��H�U�H�ΉǸ�������UH��H��0H�}�u�H�U؉M��E��.�}��M�H�U؋u�H�E�A��H���D����E��}�t�E��!�E�H�E�H���H����9E�|������UH��H��H�}��u�U�H�E��Ѻ�$H���b�������UH��H�� H�}�u��E�H�E�H����U���H���b���E��N�M�U�H�E�A�ȉѺ�$H������E��}�t�E��<�E�H�E�H����U���H������E�H�E�H���H���F��9E�|������UH��H�� H�}��E��E��"�U�H�E�Ѻ�$H������E��E�H�E�H���H���l�9E�}�}�t��E�����UH��H��H�}��u�U�H�E��Ѻ�$H���)�������UH��H�� H�}��E��E��"�U�H�E�Ѻ�$H������E��E�H�E�H���H�����9E�}�}�t��E�����UH��H�� H�}�H�u��E��E���M�H�U�H�E�$@H������E��E�H�E�H���H������9E�}�}�tËE�����UH��H�}�H�E�H���]���UH��H�}�H�E�H���]���UH��H�}�H�E�H��]���UH��H��H�}��u�U�}�t�}�u
���M�E�@�Ή��;H�U�H���H�E�H���H��u���^�E��E�H�H��H���:H�U�H���H�E�H���H��u)H�E�H���H���;H�E�Hǀ���������UH��H��H�}�H�E�H���H���;H�E�Hǀ�H�E�H�H���:H�E�ǀ������UH��H�}��H�U؈E��E��}��H�E�H�@H��u�E��H�E�H��H�E�H�PH�E�H�@H9����E�H�E�H�H��xf���H*��H��H���H	�f��H*�f(��X�H�E�H�@H��xf��H*��H��H���H	�f��H*��X�f(��Y�H�E�H�@H��xf���H*��H��H���H	�f��H*�f(��X��^�f(�f/0ds�H,���
d�\��H,�H��H1�H�U�H�H�}�t
H�E��U���]�UH��H�}�H�E�H�U�H�H�E�H�U�H�P�]�UH��H�}�H�u�H�U�H�E�H�U�H�PH�E�H�U�H�H�E�H�U�H�PH�E�H�U�H��]�UH��H��H�}�H�u�H�E�H�HH�U�H�E�H��H��������UH��H��@H�}�H�u�dH�%(H�E�1�H�E�H�U�H�PH�E�H�E�H�E�H�E�H�E�H�E��E��}�tM�}�W�}�t3�}�K�}�t�}�t�=H�E��H�E��IH�E��H�E�f��9H�E�H�E��+H�E�H�H�E�H���E�H�H�M�H�U�H��H��H������H�E�dH+%(t������UH��H��H�}�H�E�H�H�E�H�@H��H��������UH��H��H�}�H�E�H�����H�E�H���B������UH��H�}�H�u�H�E�H�H�E�H�E�H�U�H�H�}�tH�U�H�E�H�PH�E�H�U�H�H�U�H�E�H�P�]�UH��H�}�H�E��PH�E��)‰�]�UH��H�}��u�H�E��U��]�UH��H��H�}��u�U�H�E���H���������UH��H�}�H�E�H�H�E�H�E�]�UH��H�}��u�U�E�Hc�H�E�H�H��H�ȋE�Hc�H�E�H�@H��H�H�P H�E�H�H��]�UH��H��H�}�H�u�H�U�H�E�H�@H9E�sH�E�H�@ H9E�r��H�E��H�E�H�E���H���g�������UH��H��H�}�H�E�H������H�E��@H�E�H��@�@H������H�E�H���������UH��H��H�}�H�u�H�E������t(H�E�H���H���[�����H�U�H����H�E��@��tPH�E������tAH�E�H���H�����H�E�H���H�E�H�@H��H���A��H�U�H����H�E�H���H��t2H�E��@��u&H�E��������tDH�E�H�@H�������t0H�E�H���H�����H�E�H�@H���L��H�U�H����LH�E�H���H�E�H���H9�t1H�E�H���H���J��H�E�H���H�����H�U�H���H�E������t%H�E�H���H���r��F�H�U�H����.H�E�H���H���M�H�E�H�@(H����H�U�H���H�E�H���H�E�H�@ H��H���P��H�U�H�B �����UH��H�� H�}�H�E��@H�E�H���
H�E��*H�U�H�E�H��H������H�U�H�E�H��H����H�E�H�}�uϐ�����UH��H��H�}�H�u�H�E��PH�E��H�U�H�E�H��H���s���H�E��@�PH�E��PH�E��@��tH�U�H�E�H��H���D��������UH��H��H�}�H�u�H�E�H���W���H�E��@�P�H�E��P�����UH��H�����2H�E�H�}�tH�E�H�����H�E�����UH��H�}�H�u�H�}�uH�E�H�H�E�H�E�H�E��H�E�H�H�E�H�E�H�E�H�E�H;E�u��H�E�]���UH��H��@H�}�H�E�H�H�E�H�E�H�E�H�E�H�H�E�H�E�H�E��3H�E�H���v���H�E�H����H�E�H�E�H�E�H�H�E�H�E�H�E�H�E�H;E�u�H�E��@�����UH��H��H�}�H�E�H�@H���r��H�E�H�@ H���b��H�E�H�@(H����H�E�H�@H�E�H�@ H�E�H�@(H�E�H��@H���^��������UH��H��H�}�H�}�t>H�E�H���H�E�H���=H�E�H������H�E�H���B���H�E�H������������UH��H�� H�}�H�u�H�U�H�E�H�@H9E�t$H�E�H�@H�����H�E�H���H��H�U�H�BH�E�H�@(H9E�t$H�E�H�@(H������H�E�H�����H�U�H�B(H�E�H����������UH��H��0H�}�H�E�H�H�E�H�E�H�E��AH�E�H���H�E�H���H�E�H��H�����E�}�x$H�E�H�H�E�H�E�H�E�H�E�H;E�u����H�E�H����E�����UH��H��0H�}�H�E�H�@H�E�H�E�H�E�� H�E�H�����H�E�H�@H�E�H�E�H�E�H�E�H;E�u֐�����UH��H��0H�}�H�E�H�H�E�H�E�H�E��H�E�H���!�H�E�H�H�E�H�E�H�E�H�E�H;E�uא�����UH��H��0H�}�H�E�H�H�E�H�E�H�E��H�E�H���d�H�E�H�H�E�H�E�H�E�H�E�H;E�uא�����UH��H��H�}�H�E�H������H�E�H�E�H�@0����UH��H��@H�}�H�uЉỦM�L�E��E�HcЋE�Hc�H�E�H���H��H������H�E�H�E�H�U�H�PH�E�H�U�H�PH�E�H�@H�E��E�H�E�H�냵�F��aH�и@+E�H��H�ЉE�E�H�H��H��H�E�H�H�E�H��H����������UH��H�}��E��H�E�U�Hc�H��H���E��}��~ݐ�]���UH��H�� H�}�H�u�U�M�L�E�E�HcЋE�Hc�H�E�H���H��H���$���H��tRH�}�M�U�H�u�H�E�I��H�����H�E�H���H�E���HH�U����H��H�H�E�H�������UH��H��`H�}�H�u��U��M�D�E�dH�%(H�E�1�f�)E�)E��E��E�HcЋE�Hc�H�E�H���H��H���h���H��u
�������H�UȋE��$�H�ΉǸ����Eă}���������t
������H�E�H�������H��t
������H�E�H�@0��H��tH�MЋE�� H�Ή����H���u������[H�E�H�@0��H��t�E�H�E�H�@0��H��t�E��E�H�H�D��H�E���H�}ȋM��U�H�u�H�E�I��H�������H�U�dH+%(t��������UH��H��@H�}�H�E�H�@ H������E�H�E�H�@(H�������E��E�H�E�H�H�E�H�E�H�E��4H�E������t�E�E��
�E��E�E�H�E�H�H�E�H�E�H�E�H�E�H;E�u�H�E�H��@H����9E�~ H�E�H�P@�E܉�H���|�����y��������UH��H��0H�}�u�H�U؉�D�E�f�E��E����H�E�H�x@�MԋE���+����E��}�x5H�E�H�@X�U�Hc�H��H�H�E�H��E���Ǹ�/��E�����UH��H��0H�}�u�H�U�H�E�H�@�U�Hc�H��H�H�H�E�H�}�tH�E�H���~�����UH��H��H�}���f�E��E�H�U�H�z@�H��������������UH��H��H�}��u�H�E�H�P@�E��H���������UH��H��0H�}؉�E�H�E؋@0Hc�H��H�H�H��H���l)H�E�H�}�u
���E��h�}�t �E�Hc�H��H�H�H��H�P�H�E�H���H�E��uԋE�Hc�H��H�H�H��H��H�E�H�<H�E����H���R�E�H�E؋@09E�|�H�E�����UH��SH��8H�}؉uԉUЉM̋E�HcЋE�Hc�H�E�H���H��H���X�H�E�H�E�UԉP H�E�H���H�]�UЉ�H���D���C$H�E�H����Ủ�H�����H�U�B(�H�]�����UH��H�� H�}��U�E�}�t
H�E�H��h�H�E�H��`H�E�H�}�uJ�U�H�E��H���R���H�E�H�}�u��C�}�tH�E�H�U�H��h�H�E�H�U�H��`�E�Hc�H��H�H�H��H��H�E�H�����UH��H�� H�}�H�u�U�M�M�U�H�u�H�E�H���d����UH��H�}�H�u�ЈE�}�tH�E�H�U�H��x�H�E�H�U�H��p�]���UH��H��pH�}�H�u��U�H�M�D�E�D�M�H�E�H�@ �U���H�������E�H�E�H�H�E�H�E�H�E���H�E��@;�����������E�H�E������t
�}���H�E�H����Uĉ�H������Eȃ}��^H�E�L�@�MËU�H�E���H��A��H�E�H�}�u
���U�}�tH�E��H�EH�E��H�E��H�EH�E�E�HcЋE�Hc�H�E�H���H��H�������E�H�E������H�E�ỦH�E�H���H���
�H�E�H�H��tH�E�L��M�H�U�H�u�H�E�H��A��H�E��E��щ�H��dH�ƿ��l���H�E�L�@H�E��M�H�u�H�E�H��A�Ѕ�y
������ZH�E ��PH�E ��}�uy�U�H�M�H�E�H��H������`H�E��ŰE�A�ȉщ�H�&dH�ƿ����H�E��E̾$�Ǹ�2���t
�������H�E�H����EÃ����E�H�E�������EԋE��ȋ}�H�U�u�H�E�A��H�������yH�E�H���������xH�E�H�@0��H��tB�}̋M��U�H�u�H�E�A��H���>�����y������A�M��Uȋu�H�E�H���T�������H�E�H�H�E�H�E�H�E�H�E�H;E��)��������UH��H��PH�}�H�u�H�U�dH�%(H�E�1�H�E�H�@(H���P���E�H�E�H�@ H�������E��E��E��U�E�A�Љ�H�m�cH��H��cH�ƿ��Z����E��Y�E�����E���D�E�H�M��U�H�u�H�E�H��H�}�WH�}�WH�}�WE��A�H�����H�� �����E��E��E�;E�|��E��R�E�����E���D�E�H�M��U�H�u�H�E�H��H�}�WH�}�WH�}�WA�H�����H�� ��uO�E��E��E�;E�|�H�EȋP0�E�9�t'H�EȋP0�E؉щ�H�	�cH�ƿ��X��������H�E�H���������H�U�dH+%(t�o������UH��H��PH�}�H�u�H�U�dH�%(H�E�1�H�E�H�@(H������E�H�E�H�@ H������E��E��U�E�A�Љ�H��cH��H�}�cH�ƿ�褳���E��a�E����E����E��>D�M�D�E�H�M��U�H�u�H�E�H��H�}�WH�}�WH�}�WH���>���H�� ��uT�E��E�;E�|��E��E�;E�|�H�EȋP0�E�9�t'H�EȋP0�E܉щ�H���cH�ƿ�������H�E�H���w�����H�U�dH+%(t�������UH��H�� H�}�H�E�H�@ H������E�H�E�H�@ H�������tH�E�H�@(H���+��E��m��E�����UH��H��@H�}�H�u�H�U�H�E�H�@ H�E�H�}�tH�E�H�@H��t
H�E�H�@H��u
����(H�E�H�@8��H�z�j�)B���H�EȉPH�E�H���1���H�U؉B0H�E�H�H�E�H�E�H�E��qH�E�H�@0��H��tNH�E�H���H��u>H�E�H���H�@ ��H�E�H���H�@��H�E��H���8���y
���H�E�H�H�E�H�E�H�E�H�E�H;E�u�H�E�H�@PH��uH�E�H������y���@H�E�H�������tH�U�H�M�H�E�H��H���:����H�U�H�M�H�E�H��H����������UH��H��@H�}ȉu�dH�%(H�E�1�f�)E�f�E�H�����H�E�H�=���H�E�Eă���H�
�j��‰�H�E�H�P8H�U�H�M�H�E�H��H���
���H�U�dH+%(t�������UH��H�� H�}�H�E�H��`H��tB�E��-H�E�H��`�E�Hc�H��H�H�H��H�H�����E�H�E�@09E�|�H�E�H��hH��tB�E��-H�E�H��h�E�Hc�H��H�H�H��H�H����E�H�E�@09E�|�H�E�H`H����H�E�HhH���������UH��H�}�H�u�ЈE�H�}�t
H�E�H�@X��}�t
H�E�H��x�H�E�H��p]���UH��H�}�H�u��E�H�E�H�H�E�H�E�H�E��&H�E�H�U�H����E�H�E�H�H�E�H�E�H�E�H�E�H9E�u�H�EЋU䉐��]���UH��H��H�}�H�E�@��t&H�E�H�H�E�H�E�H�E�H�E�H�U�H��H���S��������UH��H�� H�}��E�H�E�H����H�E��;H�E�H���H9E�uH�E������~�E�H�U�H�E�H��H�����H�E�H�}�u��E�����UH��H��H�}�H�u�H�E��������t*H�E�ƀ�H�E��@��tH�U�H�E�H��H���Q����UH��H��@H�}�dH�%(H�E�1�H�E�H�E�HH�E�H�E�H�E��E��}�tM�}�W�}�t3�}�K�}�t�}�t�=H�E��H�E��IH�E��H�E�f��9H�E�H�E��+H�E�H�H�E�H���E�H�H�M�H�U�H��H��H��肺�H�E�H�E�H�E�H�U�dH+%(t�A����UH��H��@H�}�H�u�dH�%(H�E�1�H�E�H�E�H�E�HH�E�H�E�H�E��E��}�tM�}�W�}�t3�}�K�}�t�}�t�=H�E��H�E��IH�E��H�E�f��9H�E�H�E��+H�E�H�H�E�H���E�H�H�M�H�U�H��H��H��蝹��H�E�dH+%(t�g����UH��H��@H�}�dH�%(H�E�1��E�H�E�H�E�H�E�H�E��E��}�tM�}�W�}�t3�}�K�}�t�}�t�=H�E��H�E��IH�E��H�E�f��9H�E�H�E��+H�E�H�H�E�H���E�H�H�M�H�U�H��H��H���θ��E�H�U�dH+%(t薾���UH��H�}��u�H�E��U��]�UH��H��H�}��u�U�H�E���H���������UH��H��H�}�H�E�H��������UH��H��@H�}�H�E�H�������EЋEЃ��Eԃ}�u
���}�����H��t
���EԋU�H�M�H�M�U܉E�E܉E�E�E�H�E�H�E�H�u��U�E�H�M����E�E쐉E؋E�;E�t�E؉E��w�����}�u(H�>�cH���`H�O�cH��H���cH���}����UH��H��H�}�H�E�H��������u(H��cH���mH��cH��H�d�cH���2����UH��H��@�}�H�u�H�E�H������EЃ}�����H��t
���E�+ẺEԋE�9E�s7�E�9E�s(H���cH����H���cH��H��cH��跸��_�EԋU�H�M�H�M�U܉E�E܉E�E�E�H�E�H�E�H�u��U�E�H�M����E�E쐉E؋E�;E�t�E؉E��H�����}�����UH��H��H�}�H�E�H�ƿ������UH��SH�}�u�U�H�E��M�H�ɻH��H��H��H��H�H��H�H�ʋM�H��H��@tH��1�H�]�����UH��H�� H�}�H�u��H�M�E�H�E��@����H�E��U�P0H�E�H�U�H�P@H�E�H���H�����H�}�tH�E�H�U�H�PX�����UH��H�}�H�E��@��H�Zwj�Ѓ���]���UH��SH��(H�}�H�u�U܉M�H�E�H�@H�E�PH�E�PH�E�H�E�H������U�A�A�й��H�ƿ����H�U�H�H�E�H�H���uH�E�H�������H�E�U܉PH�E�U؉P�H�]�����UH��H��H�}�H�}���H�E�H��HH���SH�E�H�@PH�E�H�H��tLH�E�H������H��H�E�H�H��H�����H�E�H�H�E��@����H�E�H���H������H�E�H�@@H��tH�E�H�P@H�E�H���������UH��H��H�}�H�E�H��H���S��������UH��H��H�}�H�E�H�H��t<H�E�H��H���0�����u(H�G�cH���MH���cH��H���cH���n��H�E�H��H��������tH�E�H��������UH��H��H�}�H�u�H�E�H�H�U�H��H�����������UH��H��H�}�H�E�H�H����������UH��H�� H�}�H�E�H�H�E�H�E�H�����H��H�E�H�@H9�uH�E�H��8H��u���������UH��H�� H�}�H�E��@0����tH�E�H�@H�E�H�U�H�E�H��H��� ���H�E�H��H������uH�E�H���I�����tH�E�H���t��������UH��H��@H�}؉u�H�U�H�M�H�E�H�H�E�Eԃ��E�H�E�H�H�E�I��H��H���cH��H�~�cH�ƿ��}���H�E�H��E�H�H!�H�E�H�H�E�H�E�H�H�U�H)‹E�H9�rUH�S�cH�ƿ��2���H�E�H�H�U�H)‹E�H9�sH�E��@��H)E�H�E�H�U�H����E�H�H#E�H��H�E�H�H�E�H�E��@f��u+H��cH�ƿ�蹣��H�E�H�U�H���4H�E��@��HE�H�E�H��H��cH�ƿ��x�����������UH��H��@H�}�H�E�H�����H�E�H�E�H�@H�E�H�E�H�H��rj���H�H�E�H�E��@0��tH�E��H�E�H�U�H�B H�E��@0��tH�E��H�E�H�U�H�B(H�E�H�P(H�E�H�@ H)�H�E�H�@8H9�s
������H�E�H�P(H�E�H�@ H)�H�U�H�Eȋ@H�H��H;E���H�E��@0�������E��}�����H��t_��qj�������E܃}�����H��t&H���hH�H���3�H���cH�����}�����H��t
�kqj�}�H�E�H�U�H�PH�E�H�����������3H�E�H�H(H�E�H�P H�EȋpH�E�H�������t���������UH��H��H�}�H�E�H��H�������u������H�E�H����������UH��H��H�}�H�E�H��H���L�����tH�E�H�����H�U�H�B������UH��H��`H�}�H�u�H�U�dH�%(H�E�1�H�E�H�H�lpj���H�H�E�H�E�H�E���H�E�H��‰�)ЉEЃ}��}H�E�H�H�E��@H�H!�H�E�H�H�E�H�E��@��H�E�H�}�v	H�E�9E�}
��:H�E�H�H�E��@H�H!�H�E�H�H�E�H�H�E�H�H�E��@H�H!�H9���H�E�H��E�H�E�E�H�E�H�@HH�E�H�E�H�@PH;E�sDH�E�H�@HH�U�H��H��読�H�E�H�}�u
��H�E�H�U�H�PHH�E�H�U�H�PP�E�Љ�H�E��@!Ѓ��E��ẺEċUċE�9�F‰EԋU�H�E��@#Eȉ�H�E�H�H�E�H��H����E�EȋE�HE�E�)Ẽ}�u�H�E�H�@HH�E�H�E�H�H�E�H�H�E�H�H�E�H�U�dH+%(t茲�����UH��H�� H�}�H�E�H��H�����u��iH�E��@0����tH�E�H���2���H�U�H�B(H�E�H�P(H�E�H�H H�E�H��H�����H�E�H�E��@0����tH�E�H�P H�E�H�PH�E�����UH��}�E�3�E��U��E��U�H�� H	�]���UH��1�E��U��E��U�H�� H	�]���UH��H��pH������H������dH�%(H�E�1�H������H�H�����Dž����Dž����HDž�HDž����HDž���HDž�������H�����tH������@(����u
��������E�H�����H��H��P���H�E�H��X���Dž��������tn�����{�����tH�����i�����t�����t�UH��P����H��X�����dH��P����H��X���f��NH��P����H��X�����:H��P���H�H��X���H��$�����H�H��X���H��P���H��H��H���L���E����H�E�H�����H��H��@���H�E�H��H���Dž��������tn�����{�����tH�����i�����t�����t�UH��@����H��H�����dH��@����H��H���f��NH��@����H��H�����:H��@���H�H��H���H��$�����H�H��H���H��@���H��H��H���b��H�U�H������H�PH�E�H�����H�� H��0���H�E�H��8���Dž����������tn������{������tH������i������t������t�UH��0����H��8�����dH��0����H��8���f��NH��0����H��8�����:H��0���H�H��8���H��$������H�H��8���H��0���H��H��H���r��H�U�H������H�PH������@(�����nH������H�PH������H�@H9��O�;���H����E�H�����H��4H�E�H�E�H�E�Dž��������t\�����c�����t<�����Q�����t�����t�=H�E��H�E���LH�E��H�E�f��<H�E��H�E���.H�E�H�H�E�H�������H�H�M�H�U�H��H��H���f���E����f�E�H�����H��2H��p���H�E�H��x���Dž��������tn�����{�����tH�����i�����t�����t�UH��p����H��x�����dH��p����H��x���f��NH��p����H��x�����:H��p���H�H��x���H��$�����H�H��x���H��p���H��H��H���~���E���������H�E�H�����H��8H��`���H�E�H��h���Dž��������tn�����{�����tH�����i�����t�����t�UH��`����H��h�����dH��`����H��h���f��NH��`����H��h�����:H��`���H�H��h���H��$�����H�H��h���H��`���H��H��H��营�H�E�H������H������@(�� ����H�E�H�����H��PH�E�H�E�H�E�Dž��������t\�����c�����t<�����Q�����t�����t�=H�E��H�E���LH�E��H�E�f��<H�E��H�E���.H�E�H�H�E�H�������H�H�M�H�U�H��H��H��貤�H�E�H�����H�E�H�����H��XH�E�H�E�H�E�Dž��������t\�����c�����t<�����Q�����t�����t�=H�E��H�E���LH�E��H�E�f��<H�E��H�E���.H�E�H�H�E�H�������H�H�M�H�U�H��H��H�����H�E�H������E�H�����H��H�E�H�E�H�E�Dž������t\����c����t<����Q����t����t�=H�E��H�EȈ�LH�E��H�E�f��<H�E��H�Eȉ�.H�E�H�H�E�H������H�H�M�H�U�H��H��H���#���E����H�E�H�����H��H�E�H�E�H�E�Dž������t\����c����t<����Q����t����t�=H�E��H�E���LH�E��H�E�f��<H�E��H�E���.H�E�H�H�E�H������H�H�M�H�U�H��H��H���]��H�E�H�����H������@(�����Z�������M�����������
���H�� ���f�E�H�����H��0H�E�H�E�H�E�Dž������t\����c����t<����Q����t����t�=H�E��H�E؈�LH�E��H�E�f��<H�EЋH�E؉�.H�E�H�H�E�H������H�H�M�H�U�H��H��H���]���E�f�������������@)‰�Hӥ ����������@)‰�Hӽ ���H�� ���H������E�H�����H��H�E�H�E�H�E�Dž������th�
������q����c����t<����Q����t����t�=H�E��H�E��NH�E��H�E�f��>H�E�H�E��0H�E�H�H�E�H�� ����H�H�M�H�U�H��H��H���M�����E�;���������H������H�PH������H�@H9���H���H+����H#����H��H�����H�H���������������H�����H����H������H�H��(���H������H�PH��(���H�H������H�P������t H������H�PH��(���H�H������H�PH������H�����H��H�U�dH+%(t�2������UH��H��H�}�H�E�H�ƿ迴�����UH��H��H�}�H�E�H�H��辡�H�E�H������UH��H�� �}�u�H�U�E�H�H�U�H��H�E�E�H�H�E�H��(H���s���H�E�H�}�tEH�E�H�U�H�PH�E�H�U�H��E��E�Hc�H�E�H�P�E�Hc�H�E�H�P�E�Hc�H�E�H�P H�E�����UH��H�� H�}�H�E�H�PH�E�H�@H��H�E�H�E�H�H(H�E�H�¾H��������UH��H��H�}�H�E�H��躠�����UH��H��@���u�H�U�H�MȈE�H�E�H�E�H�E�H�E��i�}�tH�U�H�MЋE�H�Ή��ޯ��H�U�H�MЋE�H�Ή��W��H�E�H�}�y�Ƿ���tH�}�H�E��ZH�E�H)E�H�E�HE���H�}�u�H�E�H+E�H��H�E�H9�t(H�p�cH���H�7�cH��H�5�cH�����H�E�����UH��H�� �}�H�u�H�U�H�M�H�U�E��ƿ������UH��H��0�}�H�u�H�U�H�M�H�E�H�E��UH�M�H�U�H�u�E���L��H�E�H�}�y�ܶ���t'H�}�H�E��&H�E�H)E�H�E�HE�H�E�HE���H�}�u�H�E�����UH��H�� �}�H�u�H�U�H�M�H�U�E��ƿ�;�����SI��I����H��dH�%(H��$1�H��H���՟�H���hI��H�
��H��q�H�81�辠�H��$dH+%(u	H��[�蝡�ff.�f�PXH���H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�H��$�H���$H�D$H�D$ �D$0H�D$������苪�ff.�AUATUSH��H�$H��8dH�%(H��$(1�H���K�H���=H��</�ZL��$ �L��譢�H����H�=(��x��I��H��tL��H���%����]L���%��H��I�����H��I�DH=���C�,/��H��H��L)�K�|,�إ�H�]M��H��H�
1�L�%a��H��L��HE�1�躯����RH��虜�H�]L��H��H�
�L��H��HE�1��~�����H��$(dH+%(��H��8H��[]A\A]�9��f�H��$(dH+%(��H��8[]A\A]�L�/H�
h�L�%��I��L��M��IE�1��������L���͛��/����H��L���5��H��$�L���%��������H�$H9�$��n���H�D$H9�$��[����L��L����2��F���H�=�������H�=��1����H�ھ<H�=�1�����ff.���H�%jH�8H�=�H�P�H�pH�H鵤�D��H��I��dH�%(H�D$1��?/H�$tHH��jH��H�
!�H����L�@1�谭���t9H�$H�T$dH+%(u H���f�H�D$dH+%(u	H��闖�蒝�H�=��1���@��USH��H��tA�?H��t9�D��H�H��s�f.�H��H9�r
�;/u�H9�sH��H��[]�1�H��H��[]�@H��H��H)�貗�H�+YjH��t�H�kH��H��[]����H��
jH�=YjH���H�x�]��ff.�f���H�=�XjH��t髕�SH��
jH�{觨�H��t�8u
H�{[�c���H��[��f.���AUL�-�lATL��USH��dH�%(H�D$1�I���P��H�$H���p���L��H��H���B���H�5;XjL���3���H���ۘ�H�$H�
:�L�ӖH��HE�H��tI��1�H�R��L��贫���t=H��藘�H�4$L���F��H�<$�}��H�D$dH+%(uH��[]A\A]�H�=��1������ff.�@��AUATUSH��H�;	jH�L�(H����H��1��H��H��H�|�u�zHc�H��肬�L�(I���I��H��H�\�H��u�H��I�L��L�����L��诗�H�������[]A\A]������L�(I��뷐��H��hI��H��$@�H��$HH��$pL��$XL��$0H��$8L��$PdH�%(H��$(1�H��$pH�|$ H�|$ H�D$��D$L�L$�'���L�@��I�41H�t�H��tYL��H��!t&��/v�L�AH�	H�pH�L�H��t6H��L��H��!u�H��hL�ѾH���H�81�躘�������� t�H�H�D� �+���H��$(dH+%(uH��h��{��f.����H�?H�6H��H���)��f�AWAVI��H�=]`AUATUSH��8dH�%(H�D$(1��F�D$�,��H��tOH��1��
���H�="`f�D$ ���H��t*1��
H���ê�f�|$ f�D$"tf����D1�H�T$ �T��ғ���Y�D$ P�O�\$9��0���Hc�I��I�F1�H�D�H��…����Ã��T$H�D$H�D$f�1�H�5���-��E���~HcD$L�d$E1�B�,#H�$L��E��A��H���L�A�N��D9�tD��H9�BT$H�E�A��A�H�5WGJ��1�H����H�$I�E9�t	H�EI9�r�E��I��H���h�
H�0袘�H�|$H�GH9|$tH�D$�8����H�D$(dH+%(uLH��8[]A\A]A^A_ùA�����f�|$ ������D$"f����������������������ff.�@SI��I����H��dH�%(H��$1�H��H���Ŕ�H��hI��H�
r�H��f�H�81�讕�H��$dH+%(u	H��[�荖�ff.�f�PXH���H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�H��$�H���$H�D$H�D$ �D$0H�D$�������{��ff.���AVI��AUI��ATL�b	USH��L�����H��tvH��L�(�L��I9�H�}L��IC�H��H���R��H�KH�B�D-H�QH9�sDH�t@0H�{H��H9�HB�H�3H��蝏�H��t5H�KH�CH�QH�SH�,�[]A\A]A^�H�CH�SH�,�[]A\A]A^�H�=�����AWAVAUATUH��SH��H���H�|$H��dH�%(H��$�1��I��H�D$(H���MI��H���kH��胗�D$I��L�t$(1�I�ؾH�
��H���L���W�����HH�D$0H�D$@L�����H����H��H�X�#��H��H��H��腒��u�L�l$(I�ؾL��H�
T�H���M��IE��������L���Ɛ�H�t$H�|$(�7���u��D$H�������k����@�c���H��蛖��D)�H��v
�|�.exeu��HcD$H�|$Hc�H�4���L�����H���-���L���t��H�|$(�:��H��$�dH+%(u?H���[]A\A]A^A_�D�D$A�H�-���H�=6�1���������ATI��USI�|$H�t,1�1�DH�<�跏�I�|$H���]H��I;\$r�蘏�f�I�D$A$[]A\Ð��AWAVAUATUSH��L�wM����H�_I����I��t2f.�D�m�H�<�N�<�H��I�w�'���tk�EH��L9�r�1�1�1����H��H��t
9�t��H�˃��BH��L9�r݉�I�D$9�s\H��)�H�<�1�[H��]A\A]A^A_�ߒ��L��谎�I�\$M�t$�EH��J��L9��O���M���n���H��[]A\A]A^A_����AWI��AVE1�AUATE1�UH��S1�H��(L�oM��u��f�I����H��L9���M;w��H�UH��H�$H��H�T$H�xI�GJ�4�H������y�H�CI�t$L9���H�T$H�D$J��H�t$J�<�辍�H�UH�$L�mL�d$H�H�H�H�H�\$L9��b���fDM9�s*H�EL��@H�<��o��H�EH��H��H;]r�L�eH��([]A\A]A^A_�fDI��H������DL9�t�L9�s�H�Uf�J�<�N�,�I�����H�UJ�*L�mH�H��H��H�L9�r��[�����AWAVI��AUI��H�=+`ATI��USH����H���!�H��H����H��L��L������H�P���I�~�I�vH��H�$�ך�L�����H����H��莈�H�D$H���(@�H��H���B���tL��H��L���`���I�_�:H���o��I��H��u�H��H������tL��H��L���*���H�|$���I�|$I�t$�H�$�8��L���P���H���ȋ�H��L��L��[]A\A]A^A_�?����H��t�H���ˇ�H�D$I�����L��L��L��L�{����:L��辔�H��H��u�L��L��L�����H����H�$�N������AWAVAUI��ATI��UH��SH��H�vH�zH����M�D$1�1�1�f�I����H�H9�B؍BH��H9�r�H����L�E1�1�DI����H�H9�B؍BH��H9�r�H����L�=�hL��H�5��1�谢�H�59��1�蝢�L��腐�A�ą�tfDI�7�-苎�A��u�I�7�
�x���H����I�7H���
[]A\A]A^A_�S����L��H�5W�H��I��H�D$1����H�5�A�1����L�����L��I�����L�=
�hD�D�p�t@I�7�-���A��s�I�7�
�Ѝ��L���v�I�7�
蹍�H�|$���H�}����H��[]A\A]A^A_�D1�H���x�������AUATUSH��H�oH��tIL�gH��E1�1��A�EI��H9�s,I�4�H��H������u�H���[]A\A]��H��1�[]A\A]���H��H��hH�8��H�
�hH�8���������H�=HjH���60fD��H���E1�dH�%(H��$1�H�T$H��L��$�H��H��$�H�$HDŽ$��H�H�׹1��H��L���N��1�H�5v�H�=t��ɑ�H��$dH+%(uH������f���H��hS��H�8��H��hH�8���������H�=Gj�;/����2��[���ff.����H���iH�x ���H�=
Gj�@��USH��dH�%(H�D$H�Q�iH�x �x��H��FjH������Λ�1�H��T��Z���u�D$��Fj�;tfH�5��H������tSH��iH�=EFj�FjH�4FjH�-���H���i�(Fj����H�EFj�(�����H�D$dH+%(�H��[]�D�H������t�1�H��T�蛄��u�D$��EjH����H�=��g��H��H��� ���H����H���G�������H�c��H���+��������N���fD�=NEj�����n���u:�=0Ej���H�=����31H�=�����G�����f�H�������=�Dj�谏��虈�f����
Ej�D��H��H�=�O�|��H��u��Dj�ҍB��ND�H�����
1�H�����H���@��AVAUI��ATI��USHcoHc^���D���=v*A��wE�$��H����E���u3[]A\A]A^�fD���H��,�A��wV����u=�{��t��)�u�I�|$I�uH��x[]H��A\A]HD�H��A^HD��S���{��D؉�)�u���u��{)��w���ff.�AUATUSH��H���?���G0��u�u� tH��[]A\A]�L�%1�hL�-�+�1�L��I�<$��KI�<$Hc���
L��1��ޅ�H�H�H�KH��t+�CI�<$����I�<$H���1�誅�H�HŋI�<$���������/��	��w0H���C0tH�{H�ǁ���1��T��H�H�H�����)�I�<$L�K 1��L�bwH������C1���I�<$L�K(H��1�[L�6w]�A\H����A]���H�1��1��̈́�H�H����I�4$�
�R���j����H�-��h�
H�u�+��H�K �9�S���H�}H��H��:1�[�]A\A]�]��D�C0H�K��H����H�����tH�{H���tt�1�� ��H�H�����fD��
������������C0�������H�I2�1��Ճ�H�KH�H�H���������fDH�,����@H�	��<���@H�&����)���H�{H������H������ff.�SI��I����H��dH�%(H��$1�H��H�����H�6�hI��H�
�~H�T�H�81���H��$dH+%(u	H��[��݃�ff.�f�PXH���H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�H��$�H���$H�D$H�D$ �D$0H�D$�������ˌ�ff.�AWAVI��AUI��ATUSH��H��(�T$�p���L�=�?jH�-
�hI�H��t&H�}H��~�1��Ӂ�I�?��I�I�MH�}�1�H��M�}襁�M�EL�-f~M��u'�rH�}L��I��L��1��v��M�M��tMA�8u�L�-`RL�%�sf.�A�8H�}H�
�&uL��L��1�I���)��M�M��u�A�>��L��1�f�D�B`��H��`��E��u�D�|IA��Mc�L���J��I��H����L��L��L��L��蝇�A�E����M��L��L�=����1�f�I��`���;A�����u�Hc�L���`蹌�L�l$A�u��t^@H����D�{A����H�A�w�L�`L�t�I�4$��~<-��@��uIA;EtrI��M9�u�A�E`I��`��u�H�u�
谐�H�|$H��([]A\A]A^A_��}��I�}H��tH�t$譏�H�t$��tI�} H��t��v��H��t��t$L��I��`�a���A�M���-����@��A;Et�@��-�Y���I�}H���L���H���F����;����@Hc�L���`舋�A�L��1�����������H�u�
�ҏ�E�E�������`�|��I��H��tA�`�+���L��1�L�=����b���1�H�T$����1�M��H�|$�Y���ff.�f�H��H�H��tH�@H��tH�91�Ð�x�F0t��t2L�M�@A�8-t%��~0H����xH�rH�zH�0�f.�H�~@�f.�H��H�m�hH�8��uE��H�NL�{tH�6{�1��*~�����H���H�3{�1��
~����NL��z�1�H��z��}��f�AWAVAUATA��UH��SH��H��dH�%(H��$�1�H�D$A����H����N0����A��A�� �4A��A��@��H�G H��t	H9���H�] H�}�~�������jA��A������uvH�CHH���Q�E���]���E1�1�H��S8�����N0�� �d��@tH�G H9�t	H����H�] A����b���������H��yL��yL�K(LE�L�|$1������L�����Ƅ$����C0�hH�y�hH�:�����ƒ���HE�������"�;�1���)H�}��U�t��t!H�EH�@�8-t�����H�E�UE���XH�KM��H��y�1���{�1��Wf.��������H�5�cHc�H�>��H���hH�NL��xH��x�H�81��x{�����H��$�dH+%(�.H�Ĩ[]A\A]A^A_�f.����gH�H�hH�KL��xH�8E��u|H�0x�1��
{�������fo�`	H��h)D$H�8f�)D$ )D$0)D$@)D$P)D$`)D$p)�$�E����H�KM��E��t�H��w�1��z�����f�H���hH�8���NH�NL��w�1�H�ow�Pz�����H�Y�hH�NL��wH�/w�H�81�� z����H�}t�;v��uH�EE��ukH�KE���
���M��H��w�1���y�1��^����E1��
����H�ѢhH�NL�'wH��v�H�81��y������KM��H�1w1���wy�1����foh_	H�y�h)D$f�H�:)D$ )D$0)D$@)D$P)D$`)D$p)�$�����f.��NL��v�1�H��u�y����fDH�S1�E��u����1��l����1�E��u�C@H�S���fDE������tH�}�WH�L$H��H������������H�|$H��
�?-���T��H�S�H�$�8�����H�r�hH�8E����H�KL�?v�!���fDH�SH�C@�
��	��!�E��DƉ1�����H�CE���+H�1�H�SHH��t����o���H�KH�H���_����:�V���H�1��H���E������tH�}�OH�L$H��H�����������H�|$H��
���DH�CE���H�CHH��������1������E���7��tH�}�5H�L$H��H���O����������H�|$�?-�aH�kH��
舒�H�EH�$�8�����1��m���1�E��uH�C@H�SH�1��T����E������tH�}��H�L$H��H������������H�|$H�kH��
�Y��H�EH�$�8����1�����E���O��tH�}�MH�L$H��H���g����������H�|$H�kH��
�)q�H�EH�$�8�����1����H�CHH������������KM��H��r1����u��R���E�����tH�}�����H�L$H��H���������!���1�H�t$H��S8�������E1�L�HM����L�|$L��r��1����L��辐�H�_�hH�8E����H�KM��E���zH�$r�1��u��������fDH�CH�1����fDH�C�1��l������tH�}��H��H��H������K0�������H���hH�8E���#H�KL�R�H��q1���wt�����KL�drH�Jq1���Ut�����H�CH�S@�1������������D�HA�E�������L�|$L�����1����L���o�����H�CH�S@H�1��u���E����H�KL��p���H�S@H�����H�CH�S@H�1��>���H��p�1��s�����KM��H�up1���s��c���D�H�N����KL�0�H�Jp1���Us������KL�pH�(p1���3s�����)t�H�=�1��K�ff.���PXH��H��t	1�1������}�ff.���ATUH��SH��H���H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�H�=�/jH��H��$�H�D$�H�D$ �$L�'�D$0H�D$�Tw���t&L���o�H��t1�1�H��H��������|�H�=p1��+�ff.���AWAVAUATI��USH��H���L$H����H�-ܚhI��H�1�L�wH����H�}�q�M�EL�-dnM��u!�p�L��I��L��1��zq�M�M��tQA�8H�}u�L�-`BL�=�cf.�A�8H�}H�
�uL��L��1�I���)q�M�M��u�H�u�
賁�3�����|$��L�-oL�sM��t_L����t�L��L��H��H���%p�����L��L��H9�HF�H���p��u I�l$H���t�H�{H��H����o��to�K`H��`��u�H�������[]A\A]A^A_�A�$9Ct�S`H��`��t�9Cu�1�H������f.�1�H�����L���t�H���Y���fD1�H������@��AWE��AVAUATI��UH��S��1�H��H�T$L�$dH�%(H��$�1�H�D$XH��t
I�8�:D�{�D��D��L�d$h��f�M�t$�Ѓ�D�|$pHDŽ$�L�t$`�\$tD��$�D$x�
��A��E��t9E��E��M�>A�?-����$��IH�|$XD�|$pL�t$`L�d$h�\$tH��tH�$H���l�Hc�Ic�L��H��I�<���k�A�Hc�I��H��$�dH+%(�[H�Ĩ[]A\A]A^A_�fDA�G���d���<-��M�wL�t$xE��u<h��H�t$�fD9F��H��`���u�H�vXH��u�@��$���HcD$tL�t$`H�D$xD�l$p�PI��T$tH�T$hH���JDA�E<=�
���SD�d$ L�|$(D�l$<L�t$@�HcD$t�H�L$tH�L$hL�<�A��I��D�l$pL�t$`E���l������A��P	I�_E����H�5�H���i}����	H�5��H���R}����H�߾=�t�H��H����H�L$L�|$(�D$8�D$$H�D$H�D$D�l$<L�t$@H�|$0D�d$ I��E�<$E��u8H�|$�AH�|$�7M�d$XM���E�<$E��t�H�D$M�t$M���L���p�L��H��H��I���l�…��<I�A���w���A�E��� <=��L��L��D�d$ H��H�D$xH�|$`H����������������������H�t$H�<$1�H���K���H��$�H�PH����H�t$1�1��(������v�fDH�|$�sH�D$0�8t	H��H�D$x�D$$�D$$�D$8H�D$L�d$H�D$f.�I��`����H�t$H�<$�L��������Q���������k���H�=)jH�D$`H�
�]H�H�H��HEˀx-t=H�D$xH��i�D�1��!|���t8H���i�H�t$H�<$����fDL�@H�_i1����{���u�H�=i1��&�fD1�A�tI�GH�\$`�H�D$xH���������[�������
��������L�D$xM��L�D$�HL���vn�L�D$H��H���XA�nuA�~ouA�~-��H�D$D�8E���.H�\$I��H��M��@H�{H��tL��L���i����D�[`H��`E��u�H�\$M����E��uA�}h�H�t$D�E����A�E�f�D�N`H��`E����9Fu�1�A�}tI�E�H��H�D$x�������~����R�����L�l$x�l���fDH�Y�iD�L$L�l$XH�
�[L�H��g�L��L�1��,z����?���L�EE1�D�T$L�5��M�����\$D�T$�C@H��H�
H[L��L��HE˾1���y������H��I���f�N�D�M��tYH�\$XM��t�H��H�
�ZL��L��HE�L��1���y��������H���gf�N�D�H�\$X�p�����\$D�T$L�|$XL��L��H�
�ZL���D�T$M��IE�1��&y�D�T$����4���L��D�T$�e�H�|$XH�$D�T$H�8�[���DH�5JfH����w����H�5�hH���w���:���H�<$H�������H�t$H�L$`1������M��H�t$H�<$L�����H��$��P���`���H�t$�T$W�1�H�T$W����\���@A�������A�>n�A�~o��A�~-��M�~L���k�L��H��H��H�D$H�wf���H�T$HL�,��m���@H�vXH�������M��H�\$`I�x���`�H��-�w�����������C���H��t0H�UH��t'H��H�[H�޿1�H���|�H�U�H��u�H���h�
H�0�}h���q��P����H���@j�H�<���H�T$0H��L��H)��e���4���H���j�H��H�=LdH9�HF��ie����;n�H����{o�>����{-�4���H�D$(L��L��L�xL���-e���,M���)����L$$H�|$H��cL��WH�‹t$8��H�
��hL�OIDЅ��H�9H�L$LE�1��qH��RH���qe�_AXH�t$H�<$1�H���k����D�l$pL�t$`�d���H�t$H�<$�L���A����M���
���L�D$x�"���H����h�H��L��H���Td�������H�|$t�D$$�D$8H�D$H�D$L�d$�D$$����D�d$ �^����T$$H�t$H�|$`D�d$ ����@���L���h�L��L��H����c������덋D$8�D$$H�D$H�D$�v���L��D�d$ ���L�d$h�\$tE��H�|$X��$�����A��I��D�|$pL�t$`����H�<$H���
���H�t$H�L$`������H��hL��L�baH�a�H�81���c��o���H�D$H�l$H�C��8�2���H�UH��tH�޿1�H��`�y�U��u��
����E`H��`��u����H�=��1����xd�H���hL��H�H�81��Xc����m�ff.���E��I��1���ff.�@����1�H�W��u�
��N����vt�1��1���HȍA�1��f���D�E����AUA��ATA��UH��SH��H����u[fDH�{H��tH��tH���jr��tA�S`H��`��u�H��[]A\A]�H�{H��tH��tH���:r��t�C`H��`��t
D;cu�D	k0H��[]A\A]��D��D�E����AVA��AUI��ATE��UH��SH����uZDH�{H��tH��tH����q��tA�S`H��`��u�[]A\A]A^�f�H�{H��tH��tH���q��t�C`H��`��t!D;su�E��L�k(A��	Dc0A��D�c0[]A\A]A^��SI��L��_���H��dH�%(H��$1�H��H���A`�H�b�hI��H�
�\H�72�H�81��*a�H��$dH+%(u	H��[��	b�f�PXH���H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�H��$�H���$H�D$H�D$ �D$0H�D$�������j�ff.���AVAUATU1�SH��H��dH�%(H��$�1��G(�u�O����E1��E1�u�C����1���e��t�C����C(��"����{������E����������E�����{��~��g�{�^�H�{H��t
�z���H�C H����H�(H��u+���v�H�C H�hH�PH�S H����H��=�5f�H��H��u��Hc���fD�S�����H�|$�[o�����D$A��C�C(����D�B�����{����E���v�{����E����1�H��$�dH+%(��H�İ[]A\A]A^�f�H�|$��n���8�D$A��C�G���@H�|$�n���1�D$�E1�C�C(���������fD�|$�]��`���f��\��K���fD��\��'���fD�|$���e�|$��\�|$�\��3���1��e�{�\��C(����H�C0H��t��H�3�C(tH�������
h�f.�H�>�xr���fD�r�H�t$ ���8�TJ��H�SH�=�[H��H�H�01�������H�=&�1��y��ʼn��e���\��s����H�=��1���x��ʼn���d����[��C(�	�����H�=��1��x�1��ʼn��d���[��C(����f���q�D�0�����{���EE����{���!E����1�A����-'���D�|$�7[�E�����������f��|$�[��S���f����d��t���@�|$���c�|$��Z�|$��Z��C(������|$1��c�|$�Z�|$�Z��C(����f��|$�Z�|$�Z�����f��|$�wZ�|$�nZ�����f��|$�WZ�|$�NZ����f��;Z�����fD�+Z������uL�{��umE��u,�{��u�����e����{��~��Y����u6�{��t���|$��Y�|$��Y��Nj|$��Y�|$��Y���[�|$�Y�|$��Y�����USH���_dH�%(H��$�1�H�l$�fD�o�8��ud1�H����m��x�9����T$�Ѓ���<y��u{�ƀ�t��ڃ�����E�H��$�dH+%(uXH�Ĩ[]�H�t$���F��H�nX�H��H��hH�81��Y����몸���룸���뜸�����Z���SH���C�����t[�DH��[���ff.�@��H��HH��f�dH�%(H�T$81�H�$��������H�����D$(����D$	�D$	�D$(�v���H�T$8dH+%(uH��H��Y�f.�f�SI��I����H��dH�%(H��$1�H��H���W�H�ƁhI��H�
RTH��)�H�81��X�H��$dH+%(u	H��[��mY�ff.�f�PXH���H�t$(H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�H��$�H���$H�D$H�D$ �D$0H�D$�������[b�ff.�AUH�GjATI��USHc�H��H��H�H��HcC�SH�;9�|3�LR0�p�����9�L�sHc�H���R�H��H��t;H�HcCL�,�L���� Z�HcKH�I�EH�<�H��t���CH��[]A\A]�H�=
S1����ff.����SHc�H��jH��HÍG���w*HcC��~H�H�t��Y�H���t�k1�[ø����[É�1�H�=]U�H������UH��SH���H������H�޿����H�޿���H�޿���Hc�j��j9�|~�L@0�rH�=�j�����9�L�5�jHc�H���pQ�H��tTH��jHc�jH�޿
H�,���X�Hc
mjH�^jH�EH�<�H��t	���OjH��[]�H�9j�H�=�Q�[���UH���E��E�H��H��������t�E� �E�]�UH���E��E�H���H��������t�m� �E�]�UH��H�}��u�H�U�M�H�E��U�H�E��U�PH�E�H�U�H�PH�E�H�U�H�PH�E�H�U�H�PH�E��@ H�E��@$�]�UH��H��0H�}�dH�%(H�E�1�H�E�H�@H�E�H�E��@$��t
������H�E�H�@H9E���H�E؋@ ����H�E�H�E؋�E�f�E�H�E؋P H�E�H����U�H�H�E�H�}�u�i��nH�}�~�E������u�i��H�E���H�}�H�E��@$������xH�E؋@��H�E�H�HH�E؋H�Ή��>a�H�E�H�}�H�E��@$������=H�E�H�@H�E�H�E�H�PH�E�H�H�E�H�PH�E�H�PH�E�H�PH�E����H�U�dH+%(t�T���UH��H�� H�}�H�u��E�H�E�H�H�E�H���f����E��}�y�E���}�/~(�}�9"H�E�H�H��H�‹E���0H�H	�H�E�H��n�}�`~(�}�f"H�E�H�H��H�‹E���WH�H	�H�E�H��@�}�@~(�}�F"H�E�H�H��H�‹E���7H�H	�H�E�H���}�t�������E��	�E��>�������UH��H�����E��E����������E��}�tt�}�wu�������UH��H�����E��E����������E��}�Tt�}�Wu���������UH��H�� H�}�H�E�H�������E��}�x�}�
t������UH��H��H�$H��H�$H��H�����H�����H��x��dH�%(H�E�1�H�������H�Ǹ�m������������y
������w�����H�����H������ H������Dž����H�����H�����H��H������� tH�����H������H�����H�����������H�����H������� tH�����H������HDž����JH�����H����������������x9�����
t0�������H�����H�����HЈH�����H�����v�H�����H�����H��H����������H�����H�����L��x��H��A�Љ���������u�����������������������O�����H�U�dH+%(t�P���f���NH�_�c��Hc�H�>��f�H�e��H��2��H��N��H��N��H��N��H����H��g��H��g��H�2N��H�
N��H�����H��M��H�Og��H��M��H��M��H��M��H�����H��1��H��M��H���H�?����G+F�D��H�FH9GuH�F H9G ����@H�G`I��I�эp�H��t~H�X��~B1��f�t^�p�9�}'��)Ѓ���Hc�H��H��H��L9As�Hc�9�|�H��H��H�<�L9Gu.H�G I9�r%HG(I9��HC�H��ÐL;I r�Hc��D1�H���f.���H������H9����D��SH��H�(�_K�H��[�VK�fD���;t���Ã�tH�vH��.]�fD�F09G0t�����D��D�F,9G,t������D��ff.�f���H�6H�?��\�SH�����T�H��t/��H��1�H��H��H��t+H9�r6��ɉ��p
��H9�s�H��H��[�f�H9�rH�P�H��t���H��H��[����SE1�A�1�H��K�H�� dH�%(H�D$H���H��H�D$�H�$�3��Å�x���VK���H�D$dH+%(uH�� ��[��$M�@��SE1�A�1�H�K�H��@dH�%(H�D$81�H��H�$��H�����H�D$H��H�D$H��qH�D$�H�D$ H�D$(�聠�Å�x���J���H�D$8dH+%(uH��@��[��rL�f���ATE1�1�A�UH�lJ�SH�� dH�%(H�D$1�H��H�$�H�D$�����xh1ɺ)������lj������T`�D� ��y5���J���A��	��!�H�T$dH+%(u+H�� []A\������I�����`������K��AVA�AUI��ATI��UH��SH���D�5!
j�c�H��H��H��AVA��1�L�yIAUH������AT�e�H�]H�� ��t(�iF�f�H��Zu�E_H�]H����u�[]A\A]A^�ff.�f�ATUH��SH���H��$@H��$HL��$PL��$X��t@)�$`)�$p)�$�)�$�)�$�)�$�)�$�)�$�dH�%(H��$(1�L�d$ I��L�L$H��$��L��H�D$�H��$0�D$�D$0H�D$�H��=�wtH��1Ҿ1��e�Ņ�xMHc�L���1���^�H��x)���H�H��$(dH+%(u6H�����[]A\Ð�^�����D�^�����D�����I�@��S��H�J�cH�� dH�%(H�D$1�H��$	H�|$�D$H�D$舁�Å�x���[G���H�D$dH+%(uH�� ��[��)I�f���S��(H���cH��0fo.	dH�%(H�D$(1�H�$	H��)$fo�-	H�D$ )D$��Å�x����F���H�D$(dH+%(uH��0��[��H�f.���S��0H�*�cH��@fo~-	dH�%(H�D$81�H��)$fo-	)D$fo�-	)D$ �h��Å�x���;F���H�D$8dH+%(uH��@��[��	H�f���S��H���cH�� dH�%(H�D$1�H�#	H�|$�D$H�D$���Å�x���E���H�D$dH+%(uH�� ��[��G�f���S�	�0H��cH��@fo�,	dH�%(H�D$81�H��)$fo�,	)D$fo�,	)D$ �X�Å�x���+E���H�D$8dH+%(uH��@��[��F�f���S�	�8H�J�cH��@fo�+	dH�%(H�D$81�H��,	H��)$fo�+	H�D$0)D$fo,	)D$ �~�Å�x���D���H�D$8dH+%(uH��@��[��]F�ff.�f���S�	�0H���cH��@fo~+	dH�%(H�D$81�H��)$foo+	)D$fo�+	)D$ �(~�Å�x���C���H�D$8dH+%(uH��@��[���E�f���S��H��cH�� fo�*	dH�%(H�D$1�H��)$�}�Å�x���C���H�D$dH+%(uH�� ��[��SE�ATUH��S����~?A�Ļ�
D��A9�t(��H���.��P��f��u�x uۉ�[]A\�@1ۉ�[]A\����AWAVAUI��ATI��U1�SH��L�yL�1H�|$f.�L9�s"I�/L��H��I�4��xS��x$t*H�kL9�r�1�H��[]A\A]A^A_��I���I�]�H�CH�sH�{H�H�����u�H�SH�KH�|$H�rH�sH�<�H��[]A\A]A^A_�ff.�AWI��AVI��AUI��L��ATM��UH��SH��L�D$��F�L�D$H��I9�tJ�tK�T=H)�H�|I9�r"�?�H��H��L��H��[]A\A]A^A_��=�M�L9�sM)�L)�I9�s�M�L�H)��f�L)�H��1�H)�H�|�ff.�f�AWAVAUA���`ATUSH���T�H����L�=h�H��M����LfDH���F�M�7H��L���E�H�DH=`w}�D �_H�|L��H)�I��8��P�M9�t E��t�DH��kI9G(t#I��8M9�u�H��H��[]A\A]A^A_��A�G�u���I��8M9�u���f.�H���X?�1��@��H���W dH�%(H�D$1��D$�G��x&���_@�H�T$dH+%(uH���f.�H�t$���d����B�ff.�f�����tH�=`�iH��H��� T�1��ff.�f����F9Gt�����D��f��1�9t����f���S�
A�1�H��dH�%(H��$�1�H�T$I��H�$pH�D$p�H��H�v?H�D$x��H�H�L$p�	�D$���Å�x���A?���H��$�dH+%(uH�Đ��[��	A�f���ATf�
1�UA�SH��@dH�%(H��$81�H��$�D$hL��$�H��D$xfoT$pH��>�$�fo�$��$�fo�$�HDŽ$�fo�$�H�D$`PfoL$`�H�H��$ �HDŽ$�pDŽ$�0HDŽ$ �HDŽ$(�H�D$)L$)T$ )\$0)d$@)l$P�ד������H�D$H�L$�0H�5DfHn���D$4fHnƾ����fl�D$8�����S�D� ��y:���=���A��	��!�H��$8dH+%(u-H��@[]A\�fD���q=����S�����H?��U�
SH��(foz$	dH�%(H��$1�H�P	H�T$DŽ$)�$�H��fo�$	H��$H��)�$�fo{$	H��$�H���)�$�foi$	H��$�1��H�)�$�fo\$	���iHDŽ$��)�$�foJ$	HDŽ$��)�$�fo>$	H�$p)D$p��x%H��$dH+%(��H��([]�@H��$���lH�xc�*v��1���x�H�D$pH��A�H�D$8H�	I��H��$�H��;H�5�;�l$H�D$@茑����;��y�������i�P���D���;����z=�f.���U��H��wcSH��hfo�"	dH�%(H�D$X1�H�|$0�D$ )D$0�Vu��1���xAf�H�t$H�D$@��H�T$)D$ )D$H�D$ �D$(蝿�߉���:�1�����H�T$XdH+%(uH��h[]��<���Sf�A���H�5�:�H��@dH�%(H�D$81�I��D$H�D$(H�$0�D$D$蜌�Å�x���_:���H�D$8dH+%(uH��@��[��-<�ff.�f�SH��H���H��tr��T�H���f�Hǃ�Hǃ����8���Hǃ�Hǃ��y&ǃ�����Hǃ�Hǃ�[�@�9��ӐATI��USH���a>�H��H�P��D�</tIH��L��<+t�2J����[]A\���9��1���u�A�T,�[]A\������/��	��H��H��L���j9�[]��A\���AUATI��USH��H���i��~P�P�H�-�iH��H)�L�l�8�
@H��8L9�t'H�}L��H���0�����t�H��H��[]A\A]�fDH�ahH�����H��8H9�tH�;L�������t�H��H��[]A\A]À=�iH��i�HD�땐AWI��AVAUATUSH��(H��FL�D$H�H9�s1I��I��H�H�NI��Hc1D�BH9�t/E�D$H��J�TH9�r�H��(�����[]A\A]A^A_��H��E��t�I�~ 1�1�E1��0f.�I�v(H�H9�s4A�l$M��LD�H�H��A9�t���H9�s�A�D$��H�A9�u�M��t�E�A�D$L)�L�L$I�9L��I�+L�\$H���3�I��H����L�L$A�L$1�L��L�\$L�D$I�H��H��I9�H��K�<H��IC�L)�A���>�L�D$I�N0H��A+N I�L9�s2����ʉA�T$H�H��L9�r�H�\$�1�H��([]A\A]A^A_�A�D$�������H����6��y	��L���H���ff.���Sf�H�
�6H��dH�%(H��$�1�H�d6D$(H�t$@fHn�D$8H��	fHn�fl�H�$�H�D$1�H�D$�H�D$HD$��H��H��t���u�H�|$��@�D@�2��Å�x����5���H��$�dH+%(uH�İ��[��7�ff.�f�ATUSH��H�pH��t���H�{p�B4�H�CpH�{x�14�H�{`H�Cxǃ�t?�k8D�c<��'>�1�H�{`��H����I��H�t(�H��H��H)��?�H�C`H�ChH��tDH�x ��3�H�ChH�@ H�x�3�H�ChH�@H�x�3�H�{h�3�H�ChH�{�3�H�CH�{�r3�H�CH����^3�{Hǃ���x�4��C����[]A\�ff.�H���J�H�����ff.���AT1Ҿ$1�UE1�SH��� �A1��y�hJ�D� A�܋C �{9�t
���4�{�	4�H�k(H�����{0�C1uR��H�N4H�<4HE؋ԣi��xt��H�=*cH��bHD�H��H��1�[H�564]A\�����H��3H��3HE؋��i��xR��H�=�bH�Yb��D��[]A\�1ҹ�����H�5�3��6�������6�i�a���D1ҹ�����H�5�3�6��������i���DATUSH����H�pI��t`H�Wh1�H�,�H��H�*�x��x��2�I�T$hH�*�@����H�@hH��tH�x(�f1�I�T$hH�D*hH�@(H��I;\$pr�1�I�|$`tj�H�D�H��I�D$XH��H��tA�{x��x�U2��Cx����H����1�H���Hǃ���0�Hǃ�H��I;l$`r�[]A\��KH������H��H��iÐ��AUATUH��S��H���H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$H�f�iH��tC�G�H��H���D�(I��H��$�$H�D$H�D$ �D$0H�D$�"�iE�,$H�D$dH+%(uH���[]A\A]��2�ff.�AWAVAUATUSH��H�$H��H�$H��(dH�%(H��$ 1���I��H�l$�(K�H���H��SA��L�01��1���L�1��L���H�H�5GuH���H�ZYH���3I��H��$H�l$L�5�0L�=�0L��H���;�H��tk1�H��L��H���#3��u�D$A�E��@1�H��L��H���3��u�D$A�E멐1�H��H�5�0H����2��uG�D$A�E�DL��1��5�H��$ dH+%(��H��( ��[]A\A]A^A_�1�H��H�5O0H���|2��u�D$A�E�"���f.�1�H��H�5/0H���L2��������D$A�E����qE�H��H�5�^1��1��ۉ��(����U����0�ff.�ATI��H�5�sUH��SH��dH�%(H��$�1��pF�H����H��H��H�T$1�L����@��tmA��������t��D�D� A��H�t$��D���@�H��H�5^^H��1��|���H����3�H��$�dH+%(uXH�ĠD��[]A\�f�H���3�D�d$���lD�H�t$��D� A��D���?H��H�5�]H��1��������/�@AWAVAUATUSH��8H�L$dH�%(H��$(L��H�� �,L�|$A���1�L��A��I��E���H�L��H�5�CE����H�=�]�����Ņ��EE���,H�5N.H�=�]�Y���A�ą��~�D����H�HD$H�� 1�A�L��H	�H�D$A���A��������*�l$H�D$P�ٸ����E��AI��D$�H�\$��1�L�t$H�r,�Ņ�y	�C�(��H��$(dH+%(�6H��8��[]A\A]A^A_��H�=�\����Ņ���E��tEH�5g-H�=O]�r���A�ą�������H��$���D����=H���H����H�D$���fD��H��$����=H���H��H�5{\1�1������*���D��H��$����t=H�Q�H�������H��$���D���I=H�g�H��H�5�\1�1��������f.��������q-���U�@�@�SL�
X,L�U,H���dH�%(H��$�1�H��H���G�H�54AH�=j[�%�������H�l$@1�H�ھ�H���V����i������H�=�YI��I��H��YH�,+�pHD�H��H��1�jH�5�+����X1�Y��y(H��$�dH+%(��H���[]���~�i������H�=�YH��H��H�KYH�5�*HD�1��A���f.��D�H��E1�1�A��1�1��7����Å�x���*�����^���fD1ҹ�����H�5b*�-�������ޙi���D1ҹ�����H�52*�P-���������i�3����+����ATE1�A�� U��H�5�*SH��dH�%(H��$�1�H�$�H�D$��y{��xuH��E1�A�1�H�5)�����~A�ą���1҉��螾����)��D���(��H��$�dH+%(u`H�Ġ��[]A\���?�H�t$���(��ۉ��D:A��H�*ec1�H��H�5�Y1�����D��1��(���p*���UE1�A�� S��H�5�)H���dH�%(H��$�1�H�$!H�H�D$H�z*H�D$H�D$�H�D$ ��4z��xpE1�1��H��A�H��'�ʼnD$�}�����'��y.���H��$�dH+%(uaH�����[]�f.����'������=�H�t$0���(��ۉ��9A��H��cc1�H��H�5�X1��g�����@)�AUATUSH��dH�%(H��$�1�H�����H���H��H���H����1�H����C����Dž���1Ҿ�=B�H��H���H���H���r,����H���H�5�X1�1���A�_�H���H��tw�KA�H���f�Hǃ�Hǃ����%���Hǃ�Hǃ��x�9&�ǃ�����Hǃ�Hǃ�H��$�dH+%(�H�ĘD��[]A\A]ÐH����t:�H������@H���-����H���o>�H���I��H���<H���H����2�A�ą���H���H���s1�1�H���I6�H���PfA�}uA�Ef���A���f=��7���H���H�5rX1�1��I����@H���H�5bW1�1��)��r���@�K;�H�満D� A��D���6H��H�5�V1�H��1�������f.������A�`�� 8�H���H�5�V1�H��1��������������7�H���H�50W1�H��1���������������7�H���H�5�V1�H��1��\�����H�5�U1�A�`��<������������v7�H���H�5�V1�H��1����U�����%�f�AUATUSH��H��t)I��H��H����1�H��H��t+H��H��[]A\A]�DH��1�[H��]A\A]��������6�H��I���;,�I��$�M��1�H��H�5�V1��}��ff.�ATI��UH��SH����:/�H��H��tH��[]A\�f.�������6�H���L��1�I��H�5�V1������AU�H�='$ATUSH���+��xa�Ã�~H����[]A\A]�D�Ǻ�1��� �A����8��D�(H���"�D�mE��x7H��D���[]A\A]���8�H���ۉ�[]A\A]�f.�E���H�54V1�A��1�D��D���R�D�m�_���f�UH�wxH����SH��hH��H�GH�H�}���tHc�H��H��[]�@H�EpH��H�PH��H]hH�UpH�+�����C��x��C,����H��ƃ�H��[]�f�UH��SH��H���oF�oVH�V(fo���HO0H�FH���H�G@�~Nf~��~^��fb�fp�Nf�OL�������������9��U�u5� uQ�@um����������������H��[]��KH�U1�H�5�U������ t��KH�U1�H�5�U������@t��KH�U1�H�5�U�������w���H�K(H�U1��H�5�U������Z����K$H�U1�H�5�U��c�����>����K H�U1�H�5�U��?�����"���H�UH��H�5�U1�[�]����KH�U1�H�5XT�����������KH�U1�H�5\TD�C����������KH�U1�H�5�SD�C�����R����KH�U1�H�5�S��~�������fp�Uf~��2���E<���f.�AWAVAUATUSH��h�T$HH�L$D�D$L����[H�� H���I��H���!��ƅ���H�����f�xL�h� �D$H�D$PL�t$X�nf��D$HH�<$A�GA�EI�G �D$$H�D$@��I�GH���lH���L$L�8�I�G0�CA�G<A�G8A�O@�D$ �/�I�GhI��H���'�L$ H��H�L$8�1��{�I�F I��H�|$0�/�H�|$0I�FH��H�D$(�Z1�H�T$(I�FH����M��@��@���H�����L$$�D$ H�T$�H�L$8��H9B��H�D$H��H�t$@L��I��H0�f%�I�^L�$D��H�D$E�f0�H�5�TE�M�I�H��1���H�D$P�D$�\$�@9���A�uH�� �K�H�� �0�-�A�uH�� H�$��A�ą�xzH�� ����H�� �0H������8H�D$ty�C��f����H�����I��H=�����H��h[]A\A]A^A_�f�H��h1�[]A\A]A^A_��L�t$XA�U1�1�H�5�RL��������D1�H�5�R1���������f�H�T$H�5S1�1��[��f�H�L$XH�$1�1�H�5S�7�뙸��J���L��H�5R1�1����w���H���O(I��H���΃��t����H����D�@,B�<�A��tt�x8u.H�։�H��H��u9A��tkA��t]A��uA��@ 1�H��Ð�O��H��H�H��H��t�H�@H��H�5�S1�H��1��n�������I��A��fA��H�GH��H�5�R1�H��1��0�������H�GH��H�5�R1�H��1�����f.�AWAVAUATUH��SH��H�5$H��H��(H�T$�dH�%(H�D$1������;�=H���"�I��H���BH���Z�H�H�D��8
�:E�}A�EE����Lc��E����L���I��M���I��@M9���I�nH��H����*��u�A�~ ��H�L$IcF4M�eH�H�L$A��n��A��l��A��"�"A�~(��L����A�|"�XH�X�IcF,I��H9���L�|$I�uH��L����A�A�F I�VL��H�5�T1�����1�H�D$dH+%(�ZH��(��[]A\A]A^A_�f�����A�F(������u:1�A��mH�L$�����y����A��yuBA�F(�������8����I�VA��1�1�H�5�Q�������S�����.�1�H�t$L���H���#5�H�…���H�D$�8�kA�F(�����H�t$L���k����Å�������H�D$A��y����A��mu�mH��1�1�H�5�P�=��]����I��1�A��L��H��H�5�Q1���A�F,�X�Hc��E���H�D$D�8�Q�����L��H�5R1���1����I�VL��H�5RR1�1�����F���H�D$�����A�E=H��1�1�H�5)P�����I�VL��H�5IR1�1������L��H��H�5�P1�1��e����H��H�5�O1�1��M��m���L��H��H�5�P1�1��2��R���L��H�5kQ1�1�������0������ff.�AVAUATUSH��H�$H��dH�%(H��$1�I��H��H��I����H��}H��H���3�H����I��H����L��H��L������Å�uLL��H���<!�H��u�1�L����H��$dH+%(uNH����[]A\A]A^����H��H�5�Q1�1��+���T,�H�5EQ1��1��ۉ��������AVAUATUSH��H�$H��dH�%(H��$�1�I��H��$�H��I����1��H��L��$���L����1����=���H�5ZH��H���#�I��H��u�f�L��H��L���R����Å�uL�H��L�����H��u�1�L����'�H��$�dH+%(�|H�Ġ��[]A\A]A^�@��H��H�5�P1�1�����f�H��H�=)�"�I��H���y���H�5NP1�1��������끻����w�������m����u�D��AVAUATUSHc����~7H���I��I��I��H��H��	H��@H9�tH�{L���$��u�;t1�[]A\A]A^���sI�� ���@��f��uҀ{ u#�C L��L��L�s(H�5,P1�����H�K(L9�t�1�M��L��1�H�5�O�������DSH�ĀdH�%(H�D$x1����tH�D$xdH+%(�	H��[�@����u�H������u�L�$I���t�I�����I����v^M����f��I*��Yl�H�\$L���d��dH�߸�\/�H��H�5jO1�1����N���@f�H�\$L�M�I*��Y{�멐H�\$�d��dL�H���.��L��A��f�H��L	��H*��X��M����d�@AUATUH��SH��dH�%(H��$�1��8
�H����H��H���)��H���g��ts�^(�D� A��teE��H��A�����E��tZH�満D���#H��H�5�N1�H��1�����H��$�dH+%(u.H�ĘD��[]A\A]��H���h�E1���A�����fDAUATUSH��dH�%(H��$1�H����H���O�H��H����H����(�H��H��I���])��uAH�����J��H9$u|E1�H��$dH+%(��H��D��[]A\A]��3'�H��$����8I���l"1�L��H�5�MH��1�����E�mH��E��A���t�E��u��y���H��H�5�M1�1����A����i���A���^����l�ff.��H��H��tnH�FhH��teH�vpH��H��H�H9�s:H9�r5H���������H)�Hc�H��H��H�H9�s7H��H��H�H���DH��KcH�5RM1�1��	���4&��1���f.�AWf�AVAUATUH��SH��H��8H�$dH�%(H�D$(1�)D$H�D$ �q�H����H�|�H�5Cp�F ����H�=A��l�H�D$H�H�D$H�H�D$ H�D$(L�l$H�D$M�eL�5��M���,1�A�<$:�:��I�L���"�H��t]H��L)�A�х�ucI����H�5�H���i�H���b���H�=��A����H�D$H��H�D$�i����L���x�A������SM��H������ATH�t$H��1���*�D��H������ZY��xA1�H��H�ڿH�5�K�X��1�H�T$(dH+%(uOH��8[]A\A]A^A_���:L���#�H���
���f.�H�D$I��I9���������������f�ATUSH��H�$H��dH�%(H��$��}iH��H��������I��H�UL�
sS�L��LD�L�s�1����)�L��x6=�wjH�5[#L���P��H��$dH+%(uhH��[]A\Ð�k#�����D1ҹ�����H�5z
���������|i�N���1�H��H�ڿH�5�J������������H��t{SH�FH��H��tH�w Hw(H�����u:�{ ��yH�{�Z�H��[�Q�1Ҿ$1��	�{ �z�����S$1�H�5DJ1��m���{ ��x���@�ff.�@AWI��AVAUI��ATUSH��8H�BH��H�D$(H�\$H��L�$8H�F�H�D$H9l$��H�D$K�4,H!�I��YH�H9�siM��I�I)�H��L)�H�D$I9_s+H�L$ �v
�H����H�L$ H��I�GH���6I�_H��L����I�H�T$L��L���I�OI�L�M��tWH��A�w$H�xH�A�щƒ��uH9l$�L��������H�D$(H������H��8��[]A\A]A^A_�f.����ti��	u,L�HM��tD�QH�QA�w$H�xD��A��H�����DH�5�H1�1�H�����H�D$(H���� ��������y���@L�HM��t�H�QA�w$H�xA��롉T$� �T$��ى����?���1��8���I�GH�D$(H��� ���f�ATL�%GziUS��H�[I�,ċE��u�U��~�EH�[[]I��A\�@�����u�E��DH�U��H�5H1�1��������AWAVAUATUH��SH��dH�%(H��$�1�H���D�wxE����A��� I��I����H��H����H����L��D��D��H�����1���x5�CH��$�dH+%(��H�ĘH��[]A\A]A^A_�fD�S�H��1�D�0I�����H�満D�����H�UL��1�I��H�5vG1�����E�4$����H�UH�5#G1�1�1���������V����������~
����1���2���ff.��AWA��AVAUM��ATI��U��SH��H��8L�$dH�%(H�D$(1���I��H=��$D�xL��hXH�@ ��L��I�F���I�|$�.H9�HCи��I��LC�D�|$���E1�H����L�|$H����AT�D$�L��L�u�P1�S�#�D�d$0H�� E��tG��H�t$ H�8L���	@E��t,I��WuA��.��A��_�„�t�_H��D� H9�r�L���/�I�vI�FH���|H���sH�n���E�n8H�� A�F<I�F01�������A�F@H������A9F��A�VX��������ƅ��qA�FLA�FP��tqH�� 襶�P�����f��uTL�`��tH��H�RH�l�@A�4$H�� �h��P��f��u�@���	I��I9�u��E�N@A�NI�V�1�M�F H�5�D�-��A�n8E�f<����1�E1�A�������H��1���I��H�t(�H��H��!H)ֺ��I�F`H�����H�$H��tL��H��H����L��H+ShI�N1�H��H�5��H���������H��1����H�D$(dH+%(��H��8��[]A\A]A^A_��A�vP���E�N@A��E�N@���H���	�Ic�A�I)�I9�IF�I���?���D���@�;�I�VH�5D1��I�F`1��ۉ�����I�~��I�FI�~��I�F�5���H�����e�I�FI�~�T�I�F�
����r�f�AT�I��U��SH��dH�%(H��$�1�H�t$H�T$�D$�H���H���虇������$�������H��H����H=�wIH��L����H����Ϻ����H��$�dH+%(��H����[]A\�f����ۉ�ۋ�$�1�1���H�5OC������É���1�H�5�B1�����������X�����L��H�56C1�1��U���Y���H�5�B1�����=���A�����AUATUH��SH��L�o@H�8L�n0Ln@L��H��=�QN�$�H��L���#��H���5H�{0L�m@L��H�E8H�s8H��H�{@I9�HB�L��H�<H)�L���]
�H�K@H�U1�L�H�5�B����D�cPDePH9���Ic�H�}HH��H��H������H��I����E��t����HcCP��uh�uPA9�~FD��Hc��S0)�H�H�I�D�H�II�L�H��H)ƃ�t
H��H9�tf�PH��0H9�u�L�mHD�ePH��1�[]A\A]�DHcUPH�sHH�RI�|�H�@H�����u���H�UH�5�A1�1����H����[]A\A]øE1��/���@AUATUSH��H��tAH��H���f��H��t1D�(H���H���L�����I��H��t(H��L��[]A\A]�f�H��E1�[L��]A\A]�������H�à�W�H��L��1�I��H�5]A1�����������4�H��I���y	�M��H��1�H��H�5A1�����{���ff.�AUATI��UH��S1�H��L���H��L����H��H��t4H��H�����H��H��t!L�����u�H��H��[]A\A]��H��1�H��[]A\A]�H����AUATUH��SH��1�H��H����H��tH��[]A\A]�D�����L����G�H��H��I���i���H��H��H��H��HD��p�M��M��1�H��H��H�5�@1����1��1��ff.�f�AWAVAUI��H��ATUH��SH��H�BH�t$�2�D$0�U�H���[H�5zH��H���
����H�5iH�������{�U1Ʌ����D$0H�}���b�D$M��I����������L$7H�|$8H�\$(H����3H�|$�ԮI��H���&�@��f���A�A�����iA�1H�|$L�L$��L�L$H��H�D$�>M���I�sH��H���TE1�H�\$L��M��L�L$ L��L���#�H��H��I��H��H9��!H���H�QH��I��H��H9��I)�H�H�DmL�,�A�E�ƒ���u�����<w�E�}H���H���L���|�H��H����H�|$���t<I�v�i���f�H�}�t$0H�
�����
�1�H��H[]A\A]A^A_�I��L�L$ H�\$L��I���wU�|$7tI�E�C�E������wA�A��D$�|$0H���D$9��G���H�|$8�q���DH�\$(H�L$H�ڿ1�H�5}?���������Y���fD�����I��H�\$(�6�L��1�I���I��H�58=1�����H�T$1�1�H�5�>����H�T$(1��H�5_>���H��H���[]A\A]A^A_�H��L������L��H���0���H��t7H�@��tj�E��(���H�\$(�L$�H�59>H���9���,���A�����1�H��H�5�=1������	���H�5B=�1������E1���@AUf�ATI��USH��H��8dH�%(H��$(1�D$XD$hfoT$`D$xfo\$p�$�fo�$�HDŽ$�fo�$�H�D$PPfoL$P)T$)$)\$ )d$0)l$@H��taH�H����H�Q�H�FH��~GH��f.�H��H9�t/�8t�H�@�H�5>1�1�����6�1���o@M���(E�l$xE����� ��b�H��H���H����H�E1�H��tH�;wNA��$�1�H��D��H�D$ �d���xZ�EH��$(dH+%(��H��8H��[]A\A]�DH�C�f.�H�n�H�5�<1��;���+����a�H��1�D�(H�����H��$���D����I�$H�5�<1�H��1�����D�+�^������I�$H�5-81�1�����������������1����������U1�H��SH�����H�EH��t3H��1�H���w
H��[]�fD��H�‰�؉��H��[]Ð�{�����D��U1�H��SH���<���H�EH��t3H��1�H���w
H��[]�fD�3�H�‰�؉��H��[]Ð������D��1��f�����fD����fD��H���@��H��tWSH���x��y<�Cx����H����)��H���Hǃ����Hǃ�[�D�;���f��ff.�@��ATA��UH��SH���
�H��tD�#�P���H��s2A�f.�H��t�P��pH���˧�P��I��r�[]A\�f�ATI��UH��1�S����L��0H����H��t�E�S��f��tDwf��tLf��u�C��uw1�[]A\�f��u�H�5��H�����������[]A\��{t�1���fD�S�C��uLH��t�U�e��tˍP���w���u�����s1�L���3������s�������������AVAUI��ATI��UH��SH��r1�H������A�4$H��I����A�~I�ă�f��t/��L��H�5�9�m���H��1�I��1��n��1��4f.�A�vH���D�H��tO�x��f��u�@A�E�[]A\A]A^�D��L��H�5�9����H��1�I��1����1���E�FL��H��1�H�5U9����1��@����������AWM��AVAUATUSH���D�bH�|$dH�%(H��$�1�E���J�L$I��H�jE1�L�L$��uL���M�H��H���QH�5/H������:H�5��H�������[H�5��H�������lH�5��H������}H�5��H�������H�5�H�������H�5d�H���x���pH�5|�H���a����H�5%�H���J����A�GH���D$ ����H��HB���H�|$H�D$(�dA�D$�D9�����u�|$ �lA�G�������A�G�uL����H�����P��f���(�P����p1�L������P��f�����p1�L�����H���@���|$ �f���,L�L$H�|$@��1����H�|$ L�(�����L$E1�H��L�D$H�|$ L�������u)A��A�H��E9�����A�O����1�H��$�dH+%(��H���[]A\A]A^A_ÐH�|$I�OH��L���,�������A�A��H��E9��g����DH�|$I�OH��L��������A� ��fDH�|$I�OH��L����������A�@�fDH�|$I�O H��L��������tA���p���H�|$H�L$<H��L���{������KA�OD�D$<��t	D9��!A�E�G�0����uL����H��H�����@��f�����sL���ͮH����A�O��t��H9���fnCfn�A�fb�fA�G����DH�5Q�H���Q���H�|$��H�|$H�L$<H��L�������t|�L$<����A�A�O$�g����H�|$H�L$<H��L���k�����t?A�OD�D$<��t	D9��kA�E�G�$���@H�T$D��1�1�H�5�4���������fD�uL���͠H��H���}�@��f����sL��蕭H���0A�O��t��H9���fnCfn�A�fb�fA�G���H�5&�H��������|$H�T$H����H�59�1��@����K���f��
�A�����H�5�7����H�T$1�H��1���������H�T$H�541�1�������H�T$I��H�5�41�1��ڽ������H�T$H�5a61�1����������|���H�T$H�5�41�1�衽�����H�T$I��H�5}51�1�脽������H�|$H�L$<H��L��������c����D$<A�I�G(�W����MH�T$1�1�H�5l3�/����2���H��I��H��1��JH�T$1�H�5�3�	�����������H�5`3���H�T$1�H��1�������H�L$(H�T$1�1�H�56�ü������H�T$H��1�1�H�55覼�������H�54肟��H�T$1�H��1�聼�����H��I��H��1��JH�T$1�H�54�[����������MH�T$1�1�H�5�3�<����?���H�T$��H�5�41�1�� ����#���H�L$(D�EH�551�H�T$�������H�T$H�541�1����� �����H�L$(H�5A5輞��H�T$1�I��1�軻�����H�T$H�561�1�衻�����H�T$H�5�51�艻�������H�5j5�e���H�T$1�H��1��d����g���H�5�51�1��O������H�T$H�5.61�1��5����8������ff.�������@��H����u
@���1��H�������H���ff.�f���AV�AUATA��UH��SH��pdH�%(H�D$h1�L�l$H�T$�D$XL��L���H�D���rp��t>����8I��t�������A���L��D���=����Å�u��H�\$(H������H��uL�m�H��L���I�����H������I��M���D���1�����A�ą����u���������D�����H�}1��i��D$$L�mfoD$ƅ��E@H�D$TfoL$ �L$��(E0H�ELH�D$`H���H�D$hdH+%(uwH��p��[]A\A]A^�f��{���L�������y��f��ډ�fDL�����I��������;�D��D�0D�������E��u��-������������f���ff.����G<�����G0����vH������1�H���H�Gp���SH����u-�G0�w<H�����t1�[�f.����)����C<1����}����[���H��tH����t��ATL�%ZiUS��H�[I�,ċE��u�U��~�EH�[[]I��A\�@�����u�E��DH�U��H�5�'1�1�躷�����AUATUSH��H��(��H��H��I���E�������L9���H���t`H��(H���L��H���L���H�p�Ұ��A�Ņ�t1I�$A�����H�����1�1�H�5�2����L9�t
H���t`H��(H���L��H���L���H��(�h���A�Ņ�t1I�$�����H�����H�5'31�1�覶��fDE1�H��D��[]A\A]��H��(H���H��H���L���H�p��A�Ņ��U�������D��H�5f11�1��=������H�5721�1��&������H�5z11�1�����A������i���H�5G21�1������@H�z(��AWAVE1�AUI��ATL�%�3UH��SH��H���0f�A��uA�B���<@�jf.�I��M;u(�>M�]0H�C8K�3L��E�D����<�u�A��u�A�0�=u�IcuP��tLI�}H1�@H9�s3H�H��H��H��H�L��IcAL9��9I9�� H��H9�r�A���dI�E I�TIcBH�Hc�H���o���I��H���NH�@0H��uGL��H������uyL��H��H���
�����ugL��H��H�������uUM�]0H�C8K�L��I�G0A��H��I�UM�E)�L��L��E)�I��A��E�BP1��`���XZM;u(����1�H��[]A\A]A^A_�IcuPI�}H������I�UL��H�5J11�1�����H���[�[]A\A]A^A_�DH�J����E�A���C���A��tA��u[A�RAQHc�H������IcAIcRH��H�T���A�B���<@������e���I�UH�5�01�1�聳���c���I�UL��H�5V01�1��e����G���1��ff.�f�AWAVAUATUSH��H��D�vhH��$0	H�|$H�T$H�T$X�L$H�׹
L�D$(D���H�D$8dH�%(H��$�1�H�D$Pp�H�E�����|$H�|$�…���ˆT$7��H�|$1�E���o���H�D$ ����L�|$fAn܋��fn��fn��fn��I�� �D$xfb�fb�fl�D$hH��t
蠞���X���D��$��D$dH�D$H���H��$�H�CH��t3H�H(H��t*H�PH�t$PH��щD$���FH�C8H�D$�C@�D$����D$\H�D$L���M���WE��uM���LcD$L�L$PHDŽ$�H�L$H�T$(HDŽ$�H�t$ �F9A������A�E1��DH�D$H��hH���CO�d-A����L��M9�MC�L���f��H��H���l����L�L$PLcD$H�L$H��$�H�T$(H�t$ D��$�D��$��8���A���������I9���I��H�kXH���M���L�k`���LcD$L�L$PH��$�H�L$H�T$(D��$�H�t$ D��$��58A������H�D$�����H�D$8�|$7D��z�D$H��$�dH+%(���D$H��[]A\A]A^A_�L��p�S���@H�H�D$ �U����L������������H�D$H�� ���~���D$`H���fp��fք$��~��H��$�H���fp��H��$�fք$��/�������H�L��H+XXH�)\��(\�I��I��L��ASH�D$XPLcL$ L�D$H�L$8��H�D$H�����Y^����D�D$7I�lj�H��L$�؉D$���L$H�PH�H9�H�T$(H�D$�\�D$ H��H��L$H��H�D$L�p��fDA�>
tM��I��I9�s�H�5b-L����������H�58�L��������H��H�݋L$H��I9�u���A�>
tM��I��I9�s�1�H�L$LH�T$HL��H�5��L�sp������fDA�L��$��Ϻ�L���v�H�1�H�5�-H��1�����|$����|$7������}�,H���j���x���DH��H�݋L$H��I9�u�f�A�>
tM��I��I9�s�1�H�T$LH�5X,L���X����O���HcSP�L$LH�CH���;���H�RH�Ѓ8��;H��H�PH������H�CpL��$�H�;L��H�� �������H��$�L��H��H�L$L��$���H�H��L��+=�H���HGºPH�L$ QD�L$\�L��1����L�D$ L��M��H�T$8L��H��M)��8���XA�Z�i���H�|$�	D�L$��D�L$�������L�|$I�p���H�l$E1�H��L�-�*D���fDI��M;gp�H�EpO�4�I��LphA�~Xu�A�v1҉��ns��t����H��$����8�Q�I�NH�UL��I��1�1�身����H��H9��`������fD����I���y����L$H��L��$��p����H�5Z�L�����I9܉������3���+H��H��H���fDA�>
tM��I��I9�s�1�H�L$LH�T$HL��H�5��L�sp��������D$L-�Tw�D$L����L��A;������H�L��$�H��H��H��L�c*�pD�L$X��H���H�5�(1�1�蛪���Y���H�H��H�5�*1�1�耪������D$L-@�Dw�D$L�X���H�L��I;Fp�I���H��L��$�H��H��HBhL��)�pD�L$X������~����D$ �T$ ��
��������{���L�d$�1���H�l$A�����H�NH�1�H�5�'�ة���D$������D$����D$�L������D$71��8���H��D$H��1�H�5�)�腩��H�D$D�L$������D$7�����H�D$8�D$D�����.��ff.�AWAVAUATUSH��dH�%(H��$�1���P�D$u
H���H��t1��jf.�ƇP�
���t݋|$L�l$L�d$ L���UR��ta����(��t������H�5K)1�1���蘨���H��$�dH+%(�H�Ę��[]A\A]A^A_�D�|$�GYA�Dž�y0�{��|$�(���o����݉�H�5	)1���1��&����@f�L�t$@H�T$��L��A)$A)D$�D$ L�t$0�D$8@�x^���Z�D$<����H�vmlinuxH9D$@��H��0D��蠦I��H����H=���H��X� L�D$H��`H��HH�H�Ј�Ņ���H��XL�D$L��H�EH��H�HH��X�D$L�E�ED�}�
��H�EH�����|$�J����D�����|$�2���H�D$�%��L�D$D��݉(�݋L$L��H�5(A��1�1��ͦ��D������0���H�D$����L�D$�(�������DH�5'�1�1�苦��������T$H�5~'1��(1��݉��g�����@����f�AWE1�AVAUATI��U��S��H��H��L��0H�$L��L�D$�,����t'��~sH�$H�\$L�)L�;H��[]A\A]A^A_�DH�������u�H��Xt:E1��M����L��I��L�HM�/L��袚���u�I��L;�Xrи�����f�AWAVAUATI��UH��S��H��L��0H�$L�D$dH�%(H��$�1�������A�L�
C���t��L�
C�H�8�A�LD�L�l$ H����ATL��L�O�1�����=��^_����D��L��L������P���t{H��$�dH+%(��H�ĸ[]A\A]A^A_�f���+L�
��H���A�LD��h���1�H�$�H�\$�1��DA�L�
z��>���fDH���������u���E1�H��X��L�d$M��I��L�HI�H�D$������A�L�
���usH�����1��t$ L�)���L�����ZY����H�|$D��L��������������I��L;�X�d�����������@��L�
��H���A�LD��m���A�L�
r��[���fD��+L�
X�H�M�A�LD��5���A�W���������C�������f���AWAVAUATI��UH��SH��H��dH�%(H�D$1����$��tA�L$������� ����u.1�H�D$dH+%(��H����[]A\A]A^A_��D���E��u�H�}�/�$�D$�O��H���.������L�pD�����E����H�EpH���H����L������f����3���A�L$ �� �-����H�}p���������Dž�0����H�p��Z�������A�D$���@E����D��L�������Å�xnD������E�|$(A�D$ ���f.�H��L�D$L��H������Å�uQD�<$�D$�DH�UH�5�"1���������X���@H�UA��M��D��H�5�"1�1��۠���2���H�UA��L��1�H�5+#1�輠���������H�UH�5�"1�1�螠���ff.����SH���C��ƒ�x;��H�<�@��H�����t#�?_t�_u�_u�_u݀_t׃�Hc�[�ff.�@��H��tSH��H�?����H��[����f��ff.�@��AWI��AVAUATUH��SD��H��8H�4$�wH�?H�L$ L�L$L�T$跁L�T$�0I��I�:L�T$�H��H�D$�C�9��WL�T$A��L�T$(fD��H���n�A�WI���@����f9�t���@H�����H����A�4$H����I��H�����8��H�����H�$H9���H�|$H��L���2�����A�|$H�5�!A�ك��ҁ��A�I�������H���H��H�D$0�P�t$(1�AUAPL�D$(語��H�D$0H�� H�8�@�D$��H�H��H��H��<uR���H��tHH�|$HcWH��H��Hƒ�H�*�ZH��Of���A9������H��81�[]A\A]A^A_�H��8��[]A\A]A^A_�ff.�@AWAVAUI��ATUH��SH�˹�H��D�~�T$L��$�L�D$ L��D��L�L$dH�%(H��$�1�H�D$h�H�I�EH��H�D$�H����0H��I���k�H�D$(H�����}tD��H�|$ H�T$hH��H�D$0�m��tYH��H��M��H��t$ L�D$x�T$$H�|$��ZYH��$�dH+%(��H��[]A\A]A^A_�f.�D��H��H�\$pM�mp�D$|D�|$x��~H����0H��講H�����8��H���"�����H�D$8�.��I��H���(I��@H����H�t$8H�|$pM��A�H�
��L�T$@H�|$H�Y���L�T$@���|E�BE��uI��@��L��L�T$hI���wdH�t$0H�|$ E1�E1��L����������H�\$hH�������H�;�D$���H�����D$���@H�D$h��H���A�|$H�5�E�����~��Q1��t$0�L$$I��1�H�T$莛���D$x^_�P���L��L�T$@�6�L�T$@����1�I��X�$���D�|$@I��L�d$PL�d$HH�l$XH�l$8H�\$8L��M���I��L;�X��H��0�|L��M��H��H��H�HA��L��H�JH������t�D�|$@L�d$PM��H�l$XH�\$8f�I�:L�T$8�D$@�o��H�|$8�e��LcT$@�v���I��0����@����[���D�|$@L�d$PM��L��H�l$XH�\$8�=����J��H�D$h�H�����D��A� �!����A� E1���ff.���AWAVAUATI��H�= aUSH��(H�t$H�5�dH�%(H��$1��m��H����H��H�\$ L�|$L�t$L�-���)f���uLH���t$H�L$H�|$A�ԉ…�uFL��I��L��L��H��1����ƒ��u�H��D$����T$��uLH�5�1�1��O������H��T$���T$H��$dH+%(uH��(��[]A\A]A^A_�1��������5��H�5V1��1��ډT$����T$����AVAUATUH��SH���WxdH�%(H��$�1�����H��I���!����Å�t+xiH��$�dH+%(��H�Đ��[]A\A]A^�L���ȸ���Å�uNj}xL���w/�Å�u1H�UL��H�5k1���7����D�[���ډ��K��H�満D�0I��D��ۉ���H�U1�L��I��H�5�1����E���E���E�u�<���H�H�5�1����迗��������������f.���ATI��US�Gx��xH��H������Å�t%x��[]A\�@����ډ��[]A\�fDH���p��Å�t�u���ۉ�[]A\�f.�I�$H��1�H�5��������[]A\�H�H�5U1�1��������"����l������UH��SH��H��H��tH�����H��H��tH����_��H���H��1�[]�X[]�������H����@������@��H����AUATUSH��H��H�����H����]�H���Hǃ��F�H���H��tv����H���f�Hǃ�Hǃ��������Hǃ�Hǃ���$ǃ�����Hǃ�Hǃ�H��1�芔��H�� �^~H��0�R~H��(��H�{pt#�H�|�H��H��H{h袑��H;kpr�H��8����H���Hǃ8������Hǃ�����H���1��I��H��I��J�|'���H���Hc��J�D'H9�r��z��H�{hHǃ�ǃ��\��H�{XH�ChH�CpH����H�{`��E1�E1�fDH��L����}x��x�P���Ex����H������H���HDž�����H�}HDž�����H�EH�}���H�EH�}8���H�E8H�}H����EPH�{XH�EHH�E@H�E����I��I���L;k`�?����b��H��H��[]A\A]�P���������fDH��[]A\A]�DH������@�ff.�@��H��tH���H���w���1�H���f.���1�H��t�GPÐ��H��tH�� ��1��D��H�� H��t�;������f������u�wP1��H����������H���@��H����USH��H��H�H��vqH�Q�H��H�F H��~1H��
@H��H9�t�8t�H���H�5d1�1��S����H��������H��tEH�H���1�H��[]�f�H�W�H�5�1�1��	���H�����[]ø�ø����L�G`M��tcH��H��tcH;xpueH�)\��(\�H�OXH)�H��H��H��H��L9�s0H��x+H���H��tHc�H9Pt�I��u��f�1��DH�GX��f�H��H�51�1��\�������1�H���f.���ATI��1�UH��S�;���H��tFH���#�H�;L�������t>H��H������H��H��tHc�H9Cu�H�}`w�������1��H��[]A\�ff.���AWAVAUATUSH��H�$H��dH�%(H��$1�H����I��1�I��H�����L�5�H��H��u�f�H��L���e���H��H��t}H���3��M��M��H��1��x��ZY��x|H�H=�w^H��H���m���A�Dž�t�x<@H��$dH+%(ugH��D��[]A\A]A^A_��E1�������D���ډ뺻$A��������릻A���������A��������a��USH��H��0t1�H����[]�DH���H��u�@��uVH��(H��t�pT����Hc������H���H��H���H��@H9�tg�8u�H8��t�蓰H��0H��H����H=��d������݉(��H�5�1�1���跎��Hǃ0�9����1�fDH�����H��H��tH�x|tꋀ��P���x�����uӋ����u��d���@H��8�����M���DH�{hH��u ����f��H��裯��H��H��������0u�����@�3��(��������)���@��H��H�w`H��H��H��tXH��t[H;xpumI�)\��(\�H�OXH)�H��H��I��H��x+H9�s&H��8���H��tHc�H9Pt�H��u�Ð1��DH�GXH��8���H����H��H�5
1�1��L����w���1�H���f.���AWAVAUATUSH��H�$H��dH�%(H��$1�H���a���I���AI��1�L�5W�H�����H��H��u!�DH��L������H��H����H���3�H��M��M���1�����^_����H�H=���H��H����A�Dž�t�L�5Б�:�H���3��M��M��H��1��{��ZY=�wH��H���w�H��L������H��H��u�E��x/H��$dH+%(umH��D��[]A\A]A^A_�����D���ډ��f�E1��A�����V���A����K���H�5�1�1�蕋�����A����������Z��f.�������D��H�����H�G�����G|����H�Gp���u@�w|1��H���?������H���ff.�@���G}����@�w}����H�G8����H�G@����H�Gp�����AUH��L�,�ATI��UH��SH��H��H��=H�8uiL��蛸�H��H����H��t��u)L��L��H���K��H�k@H�C81�H��[]A\A]�fDH�1�H�5$�1���������fD��ø1�럐��H��H��t�Gx��xH�����������������������������D��H�Gp���u&9��t���H�*|iH9GtH�G1��H��������H���������D��H�Gp���u	���1��H���]�����H���ff.�f�������D��H�Gp���u	���1��H���
�����H���ff.�f����Gh����H�Gp���u�wh1��H��������H�����H�G`H�H�GX���H��tH��t*�����H;G`rH�Gp���uH�wX1�H�W`������f����f.���AWI��AVA��AUA��ATUSH��H��H��teH�	H����H�Q�H�C(H��~KH��fDH��H9�t7�8t�H��H�5�1�1�資������������fDD�%ziA�������M���H�-Tzi�8H�=@ziH�uH��H��H���a耵�H���SH��L��H�
ziH)�H�,��	��H�EH���(D�uD�mH����H�H��vjH�SH�UH���;H�SH�U H��vZH�SH�U(H��'vTH�C H�E0A�D$�Iyi�EM����H��yiH��[]A\A]A^A_�fDH�EH�E H�E(1��@�=�xi��H�-yiH��xiD�uD�mH���=���f�H�E1�E �a������xiH��[]A\A]A^A_�f.�H�W�H�5��1�1�����A����������2����
����������������������1�H�E H�E(1�����@��ATUS���R�=xi��H�-\xiH���#L�%Dxi1�I�D$�H��H��8H9���98u�H9���H��H)؃�I�<�Hc��ص�H9���H��H��H��H)�H)�H��H��H)�I�4I�|�H��詴�H�4�H)�H��L��H�-�wi��H��tkH��wi1�[]A\��9=bwi�!���f��%wiH�^wi)'wi)0wi)9wi��H��H�4�H)�H���H��t��@�{����������i�������l���f���ATUSH��t|H��I��H����|��H��t�PA�$�@�E1�[]A\�H��H�5*	�1��փ��1��?t��H��H��tH�¿H�5@	1�豃��H���Y����������������������D����7w��H�.�gH���f�1��ff.�f�����
w��H�~�gH���f�1��ff.�f����� w��H�.�gH���f�1��ff.�f����� w��H�ާgH���f�1��ff.�f�����tWw5H������tH�
����H���HE��H��
�@H�
����+H���HE��H��
�H�x��H��
�ff.���AWAVAUI��ATU��SH��dH�%(H��$�1�讣H��H����H=��������A�L�
�����H��H��L��1�AU���H�タ���H���TD��H��H���vA�ą���H���KjH��$�dH+%(�DH�ĘD��[]A\A]A^A_���s��A��1�A��A��I��H�5�D�01��$���E�7����L�
(�H��A�LD��'������+L�
�H���A�LD����A�L�
����fD1�1�H�5�L��襀��H���miE������D�������������D�0I��E��A���s���1�1�H�5�Y���E�������'���L��H�51�1��5���H��A�����$��h���ff.���USH��H��tyH��H����x��H��t"H����H9P(u\�@tV�@�E1�H��[]�H��H�5�������!p��H��H��t!H�¿H�5�1����H���;����������fD��H��t#H����u��������u�@�G�H���k������H���ff.���USH��H��tY�GXH�oH����t*��uH�5]�H�����uH�kH��H��[]�@H�5�zH���y���t�H��H��[]�1���@ATUSH��H�$H��dH�%(H��$1�H��H��H��HD�I��H���M���H���L��PI��L�Ӄ��1����L��xUH�H=�wDL�����H��H��tGH����Ȯ�H���1�H��$dH+%(uH��[]A\ø����ڸ����轱��X{����fDAWAVAUATUH��SH��H�t$(dH�%(H��$�1��D$H��t.H�H���M�^�$���\$H���5H�FH�D$(�����uHc�H���H���,��H��H���gH�����H�D$H����H�� A�L�%}��^A�ƃ��d@A��E9��SH�� D����^H���@��f��uԋ3H�� �{L��H���k���u��SD��H��E1������T$f����3f�H�� )D$0)D$@)D$P)D$`)D$p)�$��$�D^H�� �0I���#{I��H���@�8�7�S�CH�H�T$H9B��A�O��f����A�O����A�wH�� 1�赵��I���@��f���A�E9C��H���|���I��H=��-L��腨�I�GH���.�$A�GXL��1�A�G0H�5q�A�OD�CE�wHM�G �_{���L$I�L��H�� L�L$`L�D$0L�L$ L�D$�c���A�Ņ�t,H��$�dH+%(��H�ĨD��[]A\A]A^A_�H�t$L���3����|$T�x�D$1������^��I�GpI��H���e詉��I�OpA�ED�iE���x����$L��H�$�A�R��L�hL���ƿ�H�$H��H�AH����M��L��1�H�
���i��I�pH�t$ 苊��H�� H������A9Gt3A�0t,A�GX����I�w�mA�Ņ�����A�GLA�GPA��H��D9t$�Y���H�����fDH���H�[L�$�I�D$H��trH�xtkA�$A�݃������g��uMH���H���c��I��H���FL��H�����E1�D��H��I�D$H��L�H�͢�����iH��H;��d���Hc����~mH���H��H�1���8HD�H��@H9�u�H��t?D�J,��E1�H��DJ4�H��Mc��S���A�Ņ�������Ep�����H�����E1�H��H�5��M���A�Ņ��f���H��$�dH+%(�9H�����H��H�Ĩ[A� H�5��]A\A]A^A_����H�D$(����f�ƅ�H���H����I��H����L��H��胨��D��H��H��I�D$L�HL��d����������A�����@H���H��衵�I��H���XL��H���*���D��H��H��I�D$L�HL������9���fDA���L����H�t$(L�����A�Ņ��p���I�WH�5u�1�1��Dw�������H�����t��H�~�H�{�HE�H��L��1�H�5I�1�A������v������D��H�5o�1�1���v��A�����������L������1�L��H��I��H�5N�1��v��1�H���e���L��H��1�1�H�5��v��륿�����ϻ�H���H��1�I��H�5�1��bv���O��������裻�H���H��1�I��H�5��1��6v���|���������w��H���H��1�I��H�5��1��
v�������H�5���X��L��1�H��1���u�����L��H�5x�1�1���u�����A�H�5.����X��L��1�H��1��u�����f�L��H�5N�1�1��u��A������V���L��H�5X�1�1��ou�����L��H�5(�1��Yu��A���"���L���������ff.�f���ATUSH��dH�%(H��$�1�H����H���H��I��H����H��tH��L��菷���_����*H���B����Ņ�t,��H��$�dH+%(��H�Đ��[]A\ÐH�������Ņ�u�H����{�����蒼�H�満��߉��Ϸ��1�H�5t�H��1��:t�����|����]���p���fD�K���ډ�Z���H���
�����H���Ҡ�H���H��H�������s���f.�ƃ��1�1�H���H�5o��s�����H���x�H��1�H��H�5�1��}s������H���P�M��H��1�H��H�5��1��Ws��肻����������H�5>�1����H��1��%s���P����_���H�5��1��s���2�������H�5�1�H��1���r���
����谦���ATUSH����L���H��H��M��tmH��tL��H���M�����L������Å�t'x
��[]A\�fD裺��ډ��[]A\�fDL���x��Å�t"�}���ۉ�[]A\�f�H����I���f�ƅ�H����L��H�5��H��1��r����[]A\�H�����I��L��1�H��H�5?�1���q����������F���H�5d�1�1��q����������H�5�1�H��1��q������f���AWAVAUATUSH��H�$H��(dH�%(H��$1�H���DL�hH��M����E1�L�l$H��H��ME�L�5�v�:I���tL��L���3����…���L���H���i���I��H��tqH��t�L����H��I��M��P���L��1����ZY����H�H=�ws�T$L���t���.u�_�PH����u��i����1�H��$dH+%(ukH��(��[]A\A]A^A_��yЉD$�e��T$��ى뻻$�����T$�F��T$�렻������-���������ˣ�ff.���ATI��UH��S�
����t��x ��[]A\�fDL��H���-����Å�t�y��з��ډ��[]A\���AWAVAUATUSH��H�$H��dH�%(H��$1�H���|���H���\H�_hH���	E1�I��H��I��ME��C�H���tL��H������A�Dž���H�ߺH���p���H��H�������t�M��t�H����H��M��L��P���L�*t1���ZY����H�H=�w+�$���p���L����.u�_�PH����u��Q���A�����H�ߺ����H���Џ��H��H��tCH���t�1�H���d�����f�E1�H��$dH+%(uSH��D��[]A\A]A^A_�E��y��+��D���ډ��A����H�5��1�1���m�����A�������袡�f���ATI��UH��S������t��x-��[]A\�fDL��H���]��Å�t�L��H�������y�裵��ډ��[]A\�fD���G0����H����u	���tH���^�����H���fD�w01��f����G@����H����u	���tH��������H���fD�w@1��f���H����@��H����u	���tH��辴����H���fDH���1��ff.����GD����H����u	���tH���^�����H���fD�wD1��f����G4����H����u	���tH��������H���fD�w41��f����G8����AWAVAUATUSH��H�����V���H���FH�`����D�g8D�o<��/��1ҿA��H��A��M��N�l �D�c<L��H��I)����1�H�ƍE��I��L�d�L��H��I)�H�{`�pM9�tPE1�A������!1��L�����I��H����kM9�L��H�s`H��IG��Ř�H�{`L��艦�L�s`H�H����L�� M�����sPL���NL�P�����f����������L��L�<RI��N�,8A�u�L1�L��p����I���@��f���AA�vL���YH�Ɖ�������1�A+E������A�VA�v��L���5rA�Ņ�xN�sPL���KL��I�I��A�7�K��A+WA�nA�WD�h�k8E1�H��D��[]A\A]A^A_�����t�H���s�D��H�5��1�H��1��}i��H�CL�蛱�A��A�������H���5�D��H�5��1�H��1��?i���D�c��A����h���H�߉L$���L$A��1�H��H�5��1��h��A����V���H�����H�5R�1�H��1���h����H����H�5��1�H��1��h���H����H�5��1�H��1��h���A����2���ff.�@��1�H��t�GLÐ��1�H��t�GPÐ��H��H����uT���uKH�G`H��t*�Xt$�O8H9�uH��H���!��1�H���f.��;��������fD�#�������fD��H�G`H��t�W8H��ff.�����GX��������G(����H����u	���tH��讯����H���fD�w(1��f���SH���G0����v,H�5��1�1��<g���g���H�����[�fD�,�H��u2H�pH��t�t$�Uc��H�{p謗�H�Cp�t$�s,H��1�[�H�5n��ff.����H��t_H��H��tuH�WhH��tlH�OpH��H��H�H9�sAH9�r<H���������H)�H��H��H��H��H9�s=H��2�H���fDH�Gh�H�9�bH�5��1�1��If���t���1���f.���H��tgH��H����H�WhH����H�OpH��H��H�H9�sYH9�rTH���������H)�H��H��H��H��H9�sUH��2`���H���fDH�GpH��tGH�WhH��H��H��`����f�H�y�bH�5��1�1��e��购��1��f.�1��ff.�f���AUI��ATI��USH��H�_hH��tSA�<$.H�ktX�CX��tx��uH�5��H���̧��u=H�{L��輧��t<H�ߺL���x���H��H��u����1����H��t�L��H��耧��u�H��H��[]A\A]�fDH�5�`H���Y���t���AWI��I��AVI��AUATUSH��H��8dH�%(H��$(1�H����H�	H����H�Q�I�CLH����I��H��H9����8t�H��H�5(�1�1��d���H���H��$(dH+%(�w&H��8[]A\A]A^A_�H���'H�L$I��@1�L��$�H���@RL�P��L�����L��1�H�5Q��c��Y^M��H�$L�\$f.�E1�1�L��L�\$L�D$���H���H�D$�Ӧ�H�T$L�D$H��L�\$I���u3H��H���L��L�\$H��L�D$H�|$賜�1�M��L�D$L�\$uhL��L�\$�e��L�\$1��@A�H��H��t���u�A��.L��L�\$諜�L�\$H��t&��!@A�H��H��t
A�T��u�A�ADŽ$�����M��$�I��$�ADŽ$����IDŽ$����ADŽ$�����L�\$�q�AƄ$�A�D$PI�����H�$L�\$I��$pE��$xI��$hM���~I�H��7vkI�[0H����H��L�$芘�H��H����H����~L��H�$�4��H�$���H�j�H�5:�1�1��a���l���@H��/�RL��L�$�l����H���u�I��$�L�$�x�I��$�I��$L�\$H��H�$���L�\$���D$ �M$I��$�L�\$苤�I��$�H�����D$L�l$1�H�<$H���<��H��H����H��L���n��H��H�����xu�I��$��"H��L���I���I��H����H�����M��$��D$A��$�E(I��$��y����M�kM���cM����L��H�5��1�L�$�� `��L�$M��I�H��?vPI�C8H�$H��G�����I�k@E1�H��KvE�{HH��H�� ����H���l���H�<$������\����H�$�C���H�$E1��0���H���E/H��t�L�$L�'�M��1��@��@L��$�H��SL��譭�L��1��H�5��G_��L�\$M��XZI�����H���
��L�$H��I��$8t+I�{(H�������L�$���L�$H��I��$������H���5���DI�C8H�$����I��$���,H�D$0M��H��H�D$(L�l$@�H�<$H�����H��H����H��� ��H��L���D$I��I���H�D$�bl��H��H����D�(I���I���L���͠�I��H���S�C=L�ot���t����1�H�5��L���5����]����H�5�L������uNM�n�H�5ÓL������%���H�5��L���f�������H�5��L���O��������H��L���L���I��H���	L�@�CL��D�K(H�5f�P1��s�T$�W]��H�5Y�L����AZA[��tH�5D�L��������H�5��L���ʟ���H�5r�L��賟����E���O����H�{ ����H�5p]L���~���������!���M�EI�uM����+M�OH���tH�@H��L��L��H9�HG�1�H��u�%fDH���
H�WH9���A�H�ׄ�u��H�T$L�ɿ1�H�5Y��C\�����I�}I�E��H�����H�T$H�5��1��A�OP�\���c���H�5��L��褞�S��uC��uqL�l$0�>��������M���!��H�L$L��1�I��H�5%�1��[��H�_����H�5��L���T$8�G��T$8��u4��uL�l$(���I�<1����M���H�T$H�5��1�1��][��륃������H�L$Ic�H�D$hH�@H��H�D$������	�����WH�5��L��辝��t�H�5p�L���&����(H�D$�H�XL�h�6���I���L�\$@M��H����(HcD$H9���(I�w`H����H�D$0H���MH�8�pL�$�&WL�$H��I��$ H���s$H=��5	�H��L�$�AH�|$(L�$��I��$ �]$H�D$(L�$H�8�p�rL�$H��I��$(H���fH=���H�EL�$L��$�H��$�H�E(H��HH��$�H��$�H��$�L�uA�F����H��L9�u�L�$I��$��6Ic�$I��$�L�$H���Z��L�$H��H����H��L��L�$�[g��I��H�������H�H8H�������M��$ L�$M�����H�5>�L���(NL�$���S��L��L�$1���:L�$f�xH�h��L�$I���A�G��H��9��U�uL���:�@��f��u�L�$A�G9���L��L�$�'G���H�5�L���l�Å���I�N8L�$I�F 1ҿL�$H�51�H��H�ʼn�1��JX����L�$��%�E��\$HE1�H�D$M��H�D$(H�D$8L�\$I��$�H���������H�aH��I9��<���H�K�H�,�H���(���f�}�Uu����������H�\$I�GI9��iI��듃�9\$@��H�$L�\$L��������OH��1�H�5��1�L�$�pW��HcCL�$�������I��$ H���|L�$��8L�$��A��~g�M�����A9�tRI��$ ����8H���@��f��u�I��$ L���Y�����t�H��>���1�H�5��1���V��Hc��&���M��L��L���������H��	���I�N81��?���������]I��$�I��$�H�����H�$H���$H�$�8�����A��$�I��$���H�H��H��H��:�Y���H���r��I��H���E���I��$�Ic�$��@H��I�H9�HB�L��1�H��H)�蓞�I��$ A��$�H�D$0H����#H���|7�D$@���4����I��H�|$0���7H���@��f��������uH�|$0�zTH�4$H���>�������H��L��HI�ʼn����f����f��u
f����A�^I��$ ���57I��$ �0H�D$0�TE�~H��I�F�EH���<A�F!耴��I�FH��H��轋�H9�tH��H���m��I�FH�����I��$ A�^H����H���c6����L�d$@A�A�܉��
A��D9���D��H���6�p�����f��u�H�P��t˃�H�4vH�D��DH��H9�t�D;"u�L�d$@E�nD��I��$ �)6I��$ �0H���SH�
5�H��H��H���–�H�
 �����H�D$0�@��f����H�D$0A�I��$ �p�BA�F,������%H�D$0I��$ �p�DA�F0������%H�D$0I��$ I�V8�p�Ǎ��A�F(���6H�\$8���1����H�5��H�������g"H�D$0A�I�V8I��$ �p����H�\$(�j���H�T$1�H�53�1��S��H�]��X�1�L��L�-������H��H��uM�Rf.�H�PH���H�P H��tH�pH��҉Å���H��L�����H��H���
H�]H���fK��H�EH��u�H�UH��L���yR���L�$����A�}����H�$L�\$L���������DH�|$(t8I��$ �����H�
%��1�L�$H��H�5���R��L�$�����E��$E����1�H�5a�1���Q��Hc��*�I�XH�
/6����L�$�ѐ�L�$����Hc���;��I�FH����I�A�FH�H9�����E1�3I��$ �YPH��t%�8t L��H��贂��H��H��t
��I�VB�*A�F�CI��H�\A�FIH9�r��{���L�$�T��L�$H�‰�؉��H�	�1�L�$��1�H�5��I��$ ��1���P��L�$���L�d$@H�$L��L�\$�o�����A������GH��1���H�5��1�L�$�P��HcCL�$�3���I��$E1�L��H���H���K�vH�ƒ8��L�`H�@A�|$	H�D$8A�D$,��;��!;��;�����H�t$PH9��fH������H��H���H��H��贁��H�D$`H���-E�,$H���H���L���\��H�D$ H����H��H���3���H�D$hH����H�T$ H�L$PI��H�5��1���O��I�D$ 1�I�t$8������H�$H�D$XH�D$HL�t$pH�L$8H�\$HH�AA��H�D$H��H9��mH��H��HI���Z�HH�$H���H���������H�fH��H9��H�H�IH�,�H���	H�$�]H;���I�����!H�D$`H;H��!H�$H��I�̋MH����E��<u����H�$A��L��H������H�D$H����L�L$H�T$ E��D��H�5���1��EN��H�t$PH�<$D���2��I��H����H�xH�@P���H�H��A��E���^H���.|�H���MIcUPI�EHD��A+] H�R�\$L�$�I�E8��I�]pL��H�CpE�H�D$@�EA����A�����M���f����
D��A�w�������D9��P��H���H�t$0D;���Hk�H���������H��b���D$(���H��H���rH���}���|$(I����HkD$0H�������v'I�UL��H�5��1�1�L�$$��L��H�[���L9t$@��IiƠHCh�L$(9HXuD�H�UA9��\I����H�$L�t$pH��I��I9������I��1�I�|$`H�-g>��t7H��H��I�D$XH�ЋBP��tH�zHHc�H���I��H��I;\$`r�L����C��L����H�� 1�H�D$I�D$ I�t$8���x�����L�|$8L�d$@E1�H�D$0L�t$8I�GH��I9��[L��H��IH�$�GH�$H����HH���������H�fH��H9��H�H�IL�$�M����A�,$H���H���H����I��H���H�$H�SpH�8H�D$@�H,H���L�sh1���H��I�ƠH9���A�~0u�A;Nu�I�v H9�r�I��E�F8I)�M9�s�H�$A��I�nhA)�M�D$I�VD�T$(�HE�T$A�$fD�T$ AQE��P1�VH�5��W�D�T$0�J��H�� D�T$(�|$����I�L$���H�EH��B�<�H�L$(�pH�H����^����H�RL�D�H���DH��I9��8�BA��A�����AE�9�u�H�Ћ2H�|$H�T$HI���������H)�H��L����HH�T$HH�|$H�$�r1�諃���P��f�����pH�|$1�苃���@��f��
���T$(�t$ H���.��H�������������M0�������D���H�MD��H��H�L$0I�EI9���I���\���H��H�5��1�1�I���*I��H����n�fDH�$I�V1�1�H�55�I���H����I�VD��H�5��1�1�I����H��뵋��9�u	D9��g���H�$I�~A�I��L�@ARQH�1�VH�5��RH��1��H��H�� �i���H��H�5��1�1�I���}H�����D��H�5��1�1�I���bH����������H�� H�����**H�D$0H���{I�D$ 1�I�t$8���������L�t$HH�D$@H�D$H�D$(H�D$ H�|$8H�L$ H�G�$H�D$H��H9���
H��H��H/��
H����MH���������H�fH��H9���
H�H�IL�,�M���v
E�eH���H���L����I��H���zA�EL�M�H�5B�M�E�MAWP�T$1��5G��H�SpAXAYH��tTD��L�sh1�H�|$0E9Fu,A�NHH�LIL�$�H�ME�L$L��L9�rH��At$H9�s6H��I�ƠH9�u�D�$L�EL��1�H�5�1�I��D���F�����H9�t�A�F0�P������CL��H���E���H�D$H���
H�L$A�EH�QH9���H�A H�D$H��I;E�qHc�H�
5�E1�H�L$H9���A�4$H�� �
(H�� 1ҋp����H�‹@f������H�� H�T$PH�@�4��DH�5[ZH��耈���{H�T$P�r�ƃ�H�D@�D������A�t$H�H�����H�EH��H)���H9��5A��A)�A)�A���"I�~xA��E;��ryA�PD�D$XH��H��H��H�T$P�qs�H�T$PD�D$XH���yIc��I�FxD�D$PH��H��H9�HB�H�щ�)�H)�H�<01���Hc�腍�A���I�~xD�D$PH�T$(E��HDT$D��H��H�5��H��I�N�1�AWL�L$ �T$�D��H�L$0^_H�|$@H�AH9��cH�D$ ���������͉�H�L$H��1�I��H�5�1��bD��L�$��������蟉�H�L$H��1�I��H�5��1��4D���p�H�U��H�5�1�1��D��Hc��a�L�$�8��L�$H�‰�؉��H��y1�E1�����H�5�1�L�$��C��M��$(L�$���L�C �T$L��H�57�1��C�����C,H�{8�D$8��Lc�M;��
�I���L���R��I��H����L��L���[Q��H�����@��H�D$�H�XL�h��I�EH�D$pH���X����C��H�5�CL��赅��uE��I�EI����1�Mco`H�D$xH�qI�GXH�D$PH��H��H��$�H����I�FH��$�E1�H��$�L�t$� @H��$�I��I9���I���H���������H�aH��I9�����H�K�dH���C9D$u��C��<u�H�C�oCI���I���H�D$`H�Cfs�L�sD$XH�D$HH�C)�$�H�D$8�fք$�H��H��$��r��L��$�H��H���dH�D$HH�L$8H�H9D$p���D$A;�t
�C����AV1�H��H�5v��t$`H�T$ �L�L$p�vA��A�E��$�H�H��$�H����AXH��AY��H�|$PH��H��$��go�H��$�H��H�D$P�mK�D�H�|$PL��H�D$`I��I�XL9�N�,H�|$xIB�H�H�D$`L)�M����H�D$HH�|$8H	����1���L���N��H�D$hfo�$�M�}pA�Ex����I�EH�D$XADž�����I�E@H�D$AM �8?�*H�D$A�E|H�D$8A��xH�|$8A�E}A�Eh�0m�I�EH����H���m�I�EH����L���f��I�E8H��H����H�t$`L��L���y��C����A�E~�C������wA�EH��$�Lc�$�I�G`�/���H�T$ D��1�1�H�5�L�$$�?������ƒ�������tBM��L�$$M��I��A�����E1�H�L$I�E��1�H�5��1��]?�����E�O���D�Ʌ���H���1����H��@9���;Hu�I�u9���L�\$H��L�@H��\$1���H�5���S��>��XZ1�L�\$A�;�A�\$��A�l$��A�$A�EPH�\$HH�CH9\$X��H�D$H�K��Mf����A�S����}��9��L�EA����
�D$A�$E�D$A�D$�H�L$I�UE��1�H�5��1�L�$$�/>���R�A��$�)�A��$��A��$����S�H�5��1�M����=��H������+��H�T$ E��1�1�H�5H�L�$$�=����H���{�I��H���H�<$L���n��H�D$H���$�H�[sH�D$���Vq�1���H�5�s1��a=��I��H�\����H�T$H�5��1�1�M���:=����A�}~�J����1�����I���j��H�L$1�L��I��H�5n�1��<��H��H���tm�������7��H�L$H�T$P1�I��H�5i�1���<��������
��H�T$H�5��1�H��1��<������˄�L�$���������H�5�8L���)�����H�5�rL���n����H�5�qL���~�����H�5grL���Zn����H�5]rL����~���M���E���X������������M���L�$$M��M��I��A�B���<�c
I�H�5��1�1��;�����H�5�qL���P~���P���H�5�qL���9~���9���H�5�qL���"~���"���L��L����I��L��H����k��I��H����
D�D$8�T$L��1�H�5{���);������҃���u��t����������L�EE�KA���FA���<�D$A�$E�D$A�D$����L�$$M���E���H�D$�H�XL�h���L�$$���L�D$hH�T$ E��D��H�5��1��|:���������H�L$L��1�I��H�5ì1��T:������H��$�H�D$8��������H�L$H��1�I��H�5��1��:��L�
$n���$H�5��1�1�I���9���=���$H�5��1�1�I����9���"��D�$L��H�5Z�1�1�I��D���9�����A�UA9�����
uA�~4�L��H���-��H�D$(H���{H�1�A�H�D$�>�I�N8���H�{`w�H�K�E1�H�D$��L�\$1���\$HA��$�H�5��L�$�9��A��$�L�$�����I��$�Hc�@H�
Q���w�H�|$(L�$��I��$ L�$E1�H�-���Q'��I��$ �މD$�L�$A��$�I��~AM��L��H��I�$��8u�HL�@D��H��1��l8��I��E9�$��M��H�D$(�@�����H�L$(1�L�|$0Hk��,$L�\$HL�A�\$@M��L��H�DH�D$A�uH�� �H�� �0I����6I�Nj�����\H���Lc�I��I��
H��@I9��<H�}L���iz��u�A�D$��f���oA�D$�D$A�D$�$A�EI��A�E����$H�D$I9��R���L�\$HI��H�D$(�$�XH�|$8����A��$�~qD�l$ 1�H�y�M��H��H��I�$��9u6�y0L�IH��F�D/�D�i,D������A�A)Љ�D�A4��1�E���6��H��A9�$��D�l$ M��H�\$8�D$ �C�C���V����L�\$L�sHk�H�DH�$A�6I��$ �}I��$ �0I���[5H��A��$����M��$�Hc�H��L��
I��@I9���I�H����x��u�A�G4A�EI��A�F�H�$I9��y���L�\$���H�$L�\$L���)��&~�L�$����������L�$�����H�
�k�1�L�$H��kH�5���5�����H�L$I�U1�1�H�5��L�$$�5����M��L��H�5��I��A�}���\��1�H��1��`5��H��������H��H�5��1�1��A5����E1�D�,$����A�t$H�� ��pH����t,��H�@H�L�H�t$0D�XE��t	�8u��H��H9�u�D$@A�EfA�D$�F���H�$L�\$L���ݸ����A��������D�$L��H�5:�1�1�I��D���4����D�$I�NA�1�H�5G�1�I��D���r4���C�D�$L��H�5��1�I��D���R4�����I����H�$H�5��1��34���G���L�t$HH����I�VH�5��1�1��	4������D�$L��H�5�1�I��D����3�������L�=�g�%y�H�L$L��1�I��H�5)�1��3���W�I�����D�D$H�L$1�1�I�UH�5��L�$$�3����H�T$81�H��1�H�5C�L�,$M���g3��L�$A�xx��x	�Fe�L�$A�@x����I���L�$��c�L�$1�I���I�����c�L�$1�I���I�8�c�L�$1�I�I�x�c�L�$1�I�@I�x8�c�L�$1�I�P8I�xH�c�L�$1�1�1�I�HHA�pPI�x@I�@�������L�t$8H����H�$I�V1�I��H�5��I�ȋL$�2���Q�I�VH�5�1�1�I���d2�����A��$�1��L�$H�5���@2��A��$�L�$������I��$�Hc�H�
z���@L�$�q�L�$���H�$L�\$L��������c��H�T$H�5��1�1���1�����H�T$1�H�5}�1��1��H��������H��$����E��L�$$M�����H�D$H��v�H�L$L��1�I��H�5
�1��n1��L�L$H��1���I���H���0o�H��H����H��L���a��H�L$I�1�I��H�5%�1��1���A�H��H�l$L�L$H1�L�D$8H�5��1�M��H����0�����H��H�5b�1�1���0�����H�T$H�5�1�M���0�����I�����I��H�������H�T$H��1�1�H�57�M���0����H�L$I�U1�1�H�5��L�$$�e0����M��L�$$I�����M�kH������)��I�UL��H�5��1�1�L�$$�$0���G�D�L$HH�T$ I��I��H�5��1�1��/���D��H�I�VH�5��1�1�I����/����H�$I�V1�I��D�D$H�5
�H�1��/�����1�L��H�5��1��/��H���������t�H�L$H��1�I��H�5�1��q/�����H�t$0�Bm�H��H����H����_��I��D9���H�|$@��H�ChH�U�I��H�L9t$@���xXu�D�H�MA9�u�H;P u�L�@�D$L�\$L��H�5���P1�RI�U��.��A[[H�D$@L�\$I9�s"�D$E1�E1�E�t$E�$A�D$E�T$���L�$$H�UM��M��I��I�L��H�5��1�1��v.����L�$$M��M����H�L$I�UM��1�H�5��1�L�$$�E.���h��\$L�@�L��I�UH�5m�S�p 1��.��H�EA�\$A�$E�t$A�D$_AX�2�H�$H�5�1�1���-����L�\$H�$1�1�H�5��L�$�-��IcF,L�$�L��1��D$(���r�H�T$0H�52�1�I��H���1��-��1��`�H�t$0�Vk�H��H��t$H����]���D$(I���L�L�
`a���D$(�H�D$�H�XL�h���H�T$ E��1�1�H�5%�L�$$�-���Q��L�$$M���4�H�5FcL���o����M���E���1��H�T$H�5%�1�1�M���,�����H�T$H��1�1�H�5�M���,���������q�I���H��1�I��H�5�1��o,���&�����H�l$M���q�H�L$1�H��$�I��H�5��1��:,��H�L$8H��1�H�5I�1��",���g���T$L��H�5�1���,���^��ff.���USH��H���}H��1�H��H���H�5ob�+����y��t#1�1�H��H�����H=�wLH��[]�DH��H�5��1����z+���s�1�H��[]�f.��s��1�������f.���1��E���D��ATUSH��tsH��H��tkH���I����x��t'1�L��H��H���W��H=�wO[]A\�f.�H��aH�5
�1�����*����r�1�[]A\����r��1��䐉����f.�AWAVAUATUSH��H�|$H��txI��H��E1��$DM��t
�xXtH�@`I�I��H��M9�tIL�;H�|$H�kL�sL������H�EH��u�L��H�5~�1��*��H�������[]A\A]A^A_�H��1�[]A\A]A^A_�ff.�@��H���s��H��t3H����t�P��H������������u��H�����q������f���SH��t&H��1�H���w[�fD�q�ۉ��Hc�[��{q������H��H��t?�vx��x�1�����y	�Iq���H���H�|$�6q�H�|$��������H�|$�q�H�|$���������G����USH��H��tqH��1�H���w2�uH�H��t�Љ�H�{H��t�3Y�H�CH��H��t/�Ѕ�xH����[]���p��ډH����[]�@��X��̐1�H����[]�D���G����H�G����AUATUH��SH��蚿��xN� �A���tk�H��I��H��t\H�#��D�cH��H��T�H�CH��tRH��L��[]A\A]�@��o�H��H�5)�1�D� H��1�D����'��D�#E1���D���eY��o����H������o������H����0���t	�go���H���ff.���AUATUSH��H���I��H��H���yF���Å�txyH����[]A\A]�@H���8G���Å�u�H���S�I�D$H��H����A�|$�Ͻ�Å�uII�L$A�T$1�H�5N���&��H����[]A\A]���n��ډH����[]A\A]��n�I�|$D�(H���V�I�D$D���E���C���D�m�:����Sn����"����>n����
���ff.���UH��SH��H�H��tV�W��t�m���H����[]�DH�M�U1�H�5����%��H�}�EV�H�E��H��[]��m�����f���AWAVAUATI��U��SH��H��8dH�%(H��$(1�H��t[H�
H����H�BH�Q�H��~AH��
@H��H9�t/�8t�H��[H�5�1�1���$���m��1��������M����E�t$xE���h�8��Bh�I��H����H��	��H�
8"��A�m I�|$pfHn�fHn�fl�AEH���+H�;����l������H�;��H�Cf�H��)��D$hD��D$Xfo\$`D$x�$�fo�$�HDŽ$�fo�$�H�D$PPfoT$PH�D$pfod$p)$)\$)d$ )l$0)t$@���Å��!A�E1�1��$���R������k�H��$���D�0D�����gI�$1���I��H�5'�1��h#�����QU�L���	T��k�D�01��OD��j������1�D��$@���%R����A�m1�1��$���	R���)L��H��$(dH+%(��H��8[]A\A]A^A_�D�D�{�j��<t5H�;v�H�{�v���I�$H�5q�1�1�A�_�"���,���DE��u��'���fDH�8YH�5�1��c"���k���fD1������I�$��H�5K�1�1��:"���B����`j�H��$���D�0D�����eI�$1���I��H�5�1��!��A��G�����I�$��H�5.�1�1���!���w����j�H��$���D�0D�����9eI�$��1�I��H�5_�1��!���:�����i�H��$���D�0D��ۉ��dI�$A�؉�I��H�5��1�1��^!������i��I�$H�5{�1�1��:!���ei��1��*����Si�����Fi��1�������T�@��1����D��AWf�AVAUATI��USH��H���dH�%(H��$�1�D$H�D$H���/H�
H����H�q�H�B H����H��
@H��H9�t7�8t�H�PWH�5l�1�1��[ ���h��1���f�D�jD�rL�zH�BH�-hH�=Q�H�D$H���#��A������E�����D$ L��$�L��H�ھL�����L���L�I��H���AE��H��QH��QHD�A��E�H�$���hA��A��r�����H�=��D��I��H�R�M��H�5eRHD�H��1�AWH�L$�:��A[Z����5�h���������H��QL�
�RLD�H��$�AUL��R�t$H��H�D$1��Im�H�|$H����!��AYAZHc����H�T$@1��A�H��H�t$0A�����������H�H��-�*H�l$8H�D$01��P�Ņ��s�$H�T$��L������H��H����H=�wG�<$tL�j(�B0D�r1H��$�dH+%(��H���H��[]A\A]A^A_�f�H�D$�Ff�H�T$A��A��D���D�T$��O�|$��H��$����daE��D�T$�sD�T$H��I�$1�PH�
�T1�M��H�5��I�����Y^�<$D�T$��H��O�y�h������H�={~L��H��H�F~H�5�OD�$HD�1��8��D�$��A���������I�|$p���d������A��E1�A�����L��H��1�E1��!���$�Ņ��j���H��$�H�D$��H�������H���^A�A������E1�1�H���~����u����H�~SH�5B�1�����d���+���H�-ddH�=�~E1�E1�H���L�����^����0���������D$ ����fDH��$�����H��H�L$�_L��H��1�I��H�5��1�����&d�H�t$��D�D��D�$���[_E��I��M��H��RH�
(�HE�H��I�$1�PH�5f�1����_AXD�$L��D�$�DL��c�D�$1�D��,����1ҹ�����D�T$H�5�M��P�D�T$�������<�h����sc�1��_���fDH�t$�����^L��H��1�I��H�5E�1������h�����H�=�{H��{L��HD�H�$H�5LM1�����$����D1ҹ�����H�5
M�(P���������h�T���DH�D$�b�H�T$D�E�������h���D�rE1��,���D�T$H��I�$1�PM��1�I��H�
��H�5=��8��XZ�<$D�T$�����H�bL����Fb�H�t$���(�݉��]H�5z�1�H��1��������1ҹ�����H�53L�QO���������h����1ҹ�����D�$H�5L�"O�D�$�������|�h�����fM��a�1������@��ATf�H�5��UH��SH��H��@L�gdH�%(H�D$81�H�L��H�$H�D$(H�D$ D$�[����H�5�OL���[�����
H�5�OL���K���D$(��I��
H��H�T$H�5�OL���M����H�$H�t$H����H�T$H��H�D$ ���H�|$H��-I�H�H����1�H���w&H�T$8dH+%(��H��@[]A\�f��k`�H�‰�؉����fDI��1�H�T$H��H�5OL���L��~H�$H�t$�]���f�L��H�5&�1�1���������m����_����\���H���jH�H�5�1�1�������K���H��8��f�H��dH�%(H�T$(H��H�$ H�D$D$�D$�o���H�T$(dH+%(uH��8��%K�D��AUf�ATI��UH��SH��H��dH�%(H��$�1�H�$ H�D$D$H��tdH�
H���7H�BH�Q�H��~JH��DH��H9�t7�8t�H��MH�5��1�1������^��1��f�H�EpH��tGH���t=L�l$ H��1��AT����L��L�
;IL�vM�d�XZ�;����=����u�L�l$ M�Ṁ�L�KM��L���\d�1�H��tH�;vG�C�D$H�CH��L��H��H�D$���H��$�dH+%(u7H�ĸ[]A\A]��u��@H��LH�5R�1��������qI���ATf�I��H�5�LUH��SH�� H�_dH�%(H�D$1�H�H��H�$D$��W��tNH�5LH����W��t;�H�5sLH���HG�H�SH�s	L��HD�H���D$���H�EH��t!1�H�T$dH+%(uH�� []A\�fD�\������H���UH�OH�FSH��D�E��u(�L��*t-��?tD8�u1D�H��H��H��E��t}�P�H�X�H�Ƅ�u�H�y���*t�?tK1�H��[]��H��<*u;D�SH����*t���tԀ?tH��H�o�a�����u�H��?u������H��[]�fD�SH������AWf�AVAUATUH��SH��H�|$dH�%(H��$�1��$��$�fo�$��$�fo�$��$�fo�$�HDŽ$�fo�$�HDŽ$�Pfo�$�H�D$XH�t$@)L$`)T$p)�$�)�$�)�$�D$HH��toH�
H����H�B)H�Q�H��~KH��fDH��H9��#�8t�H�?JH�5�1�1������Z��1���DH����H��tڋ��h���K�����H�f�H���nA�����H���H�5"�H��H�D$H�D$��[�I��H���gH�D$E1�H��$H�$L�=WGfDH��L��L��1��@V�A�ă��������H�t$@H���.�����t�H�4$M�eH�|$�L���0�������H���>�H�|$H����J�D�M���fDH�9�H���@����H�������@H��HH�5�1��c���Y�����1ҹ�����H�5�C�F��������h���DL���x>����1�D��H�5�1����H�|$���M��t+I��1��H�<H���$�A�L9�H�|$�$u�$�kA�L���H�$����H�T$HL�D$X1�1�1�H��t
1�H�}(v�M(H��$�� �H��$�H��$�D��$���$���S�H��H���`H�m��H�|$H�E�H�D$�xx����1�H�L$`�*��������EH�|$H�@�H��$�dH+%(��H��H��[]A\A]A^A_�H�UH�EI��L�E H�}I	���H������M������H�������H���������H�54�H���Y�I��H����H��$L�t$ L�-�FL�|$P@L��H��L��L��1��eS�ƒ��t^��uoH�t$@H���\�����t�H�D$XH�|$H�L��H�H�]����H�D$XH�L$ H�PH�T$XH�T$HH����L��$�%<�$���H�5S�1�1�����L��1���E�H��1��A?�H�|$H�7?��V�����V�H��$��������QH�5,�1�H��H�D$H�1��@���M����H�|$��>�L���sE�����fD��1���r���H�EH��w)E1�E1�1�1��?���H�|$���L��$�/E�$��H�UI��H��'����E1�1�H���������H�|$XL��u�D�1������D����H�|$H�
C�L���L�H�D$H�t$ H�=U���L�l$(H�D$ H�D$@H�D$0�,s��H�|$XtH�|$1��J���H�|$������;����TU����������?U�������H�<$�&U�H�<$��������@��?����U�H��H�5K�1��1��ى$����$����H������H	�L	�H	��������fD��ATf�I��H�5DUH��SH��PH�_dH�%(H�D$H1�H�H��D$H�D$8H�D$0D$(��N����H�5�CH����N��twH�ߺH�5�C�5>�H�SH�5�C���D$8H��
��HD�1�H�T$H����@��~yH�t$H�T$L������H�|$H�E�f<�H�]H��tE1�H���w"H�T$HdH+%(uOH��P[]A\�f��S�H�‰�؉����fD�S����1�H��H�5y�1��J�������?�ff.���AWAVAUATUSH��H�$H��Xf�dH�%(H��$H1�D$xI��A���$�H��fo�$�I���$�L��fo�$��$�fo�$�HDŽ$�fo�$�H�D$pPfoL$pH�D$)L$ )T$0)\$@)d$P)l$`M��txI�H���YH�Q�I�@1H��~TI��fDH��H9��[�8t�H��AH�5(1�1��
����;R��1��8fDH����E1�E1�1�1�1�H�D$H��t�L��H	�t�M���7L��L	�H	�H	�H	�u��/H��L�$�C�L�$H����L��H�L$H�T$H��L�$�L�$��A���0H�|$H�D$�D$D1�H�l$HH�|$PL�L$XL�|$`H��t
H�;0��D$@E���E��~D�l$h� ��L�H��H����H�4��H�M���qA�~x���P1�H�L$ �0����k�CH�|$�v9�H��$HdH+%(�=H��XH��[]A\A]A^A_�f.�H����H����8��l���H���
���H��H�L$A���H��L�$臐L�$��A��������kP�A��1�D� �h���fD�C0�D$@E������rT�A������f.�H��?H�5�|1������P������H�sH�{L�KH��'��L�{ H��/��H�C(����H��$@�H��L�L$H��H�$�)��H�$L�L$��A����H�������O�H��$����(�����JI�H�5ٮ1�H��1��5��H�|$��7�H��1���7��LO�(�O���I�pH��w%E1�E1�1�1�����@1������E1�1�����I�xH������E1�E1�1����I��$H��H�5�1�1�1������N�D�$A��D�������N����������N��������M:��.�����AUf�H�5->ATE1�UH��SH��H��hH�dH�%(H�D$X1�H�H�L$H�T$L�D$D$(H�D$H�D$H�D$H�D$ 8D$8D$H��:��tT����H�|$H�5�=L�l$ �hH�H�L$H��M��H�T$��������D$P�g���H�EH��H��t{H=�wcH�|$�)6�H�|$�6�H�|$�6�H�D$XdH+%(uNH��hD��[]A\A]��H�KH�H�5�1�1�A����#��랐�KM�ۉ��A����;M�����8�f���AWAVAUATUSH��H�$H��H�$H��8f�H�|$H��H��M�Ɖt$dH�%(H��$(#1�D$8H�D$0M����I�H���VH�Q�I�@,H��~uL��@H��H9���8t�H�d<H�5Xy1�1��G���rL��1�f.�H��$(#dH+%(�,
H��8#H��[]A\A]A^A_�H��+��H����H����H�$E1�E1�1�H�D$8H��t�H�5�;H���-<�I��H���H��Ƅ$�H��$�H)�H���tG�H��H��I��H9�HG�1�H��u�#DH���
I�PH9����I�Є�u�A�I�_I��M����I�>'��M�v M����M����L���F~H�D$H=��DH�|$H�T$PH���#�Lc�M���wD�D$t1�L��H��H�5K������f�|$P�}�t$pH�|$h�/I�H���L��H��H��H�D$ �S�L�T$ H��I���gL��H�D$ �%O�L�\$ �L��H���
�I��M����L�L�5:JH�=@dL���(��A������E�����D$@H�<$�����jN�@L��$�USA���@L�:�L��1��-P�L��$�Y^E��t%��0�H�L��f�B�bu�_L�`H��E��u�L���.�I��H����E��H��3H��3HD�A��E�H�$�Z�hA��A��r������H�=�bD��I��H�obM��H�5p9HD�H��1�UH�L$��A[Z������h����L��$���ATH�X3�t$L�
�4�L��LD�L��4�1���O�L��L�����AYAZLc�E����H�T$`1��A�H�׺����H�t$PA������H�1ɿ*L�t$XH��H�D$P�D$������م�I�1���1�A�ƅ��?A��bfDA���������H�D$�H�xp��G������L�$D�D$A��H��H�ڿE1�E1�����A��E���CH�|$H�T$0D���b��H��H���dH=��]E�������L�b(�B0D�j1�p����/H���9�H���C���H��$��H��H��H�L$�}!��H�L$��A���
H������DI�FE�f(E�nH�$I�F�`���fDH�67H�5�s1������FG������I�@E1�E1�H�$1�H�������@E��H��H��1�H�5��1��������h������H�$L��A�H��_H�=�_HD�H�511��q����@1ҹ�����H�5�0��3�������N�h�N���H�$�F�H�$A��A��D�D��D�$�+0�<$��H��$����AE��D�$�lH�|$D�$H��I��I��H�
6H�5v�H�P1�1����E��XZD�$�H�0���h������H�=_L��H��H��^H�50D�$HD�1��x�D�$���L�7A��-������V����X�����x�D$@�G���f.��{E��_����A��H��H��1�H�5��1��'����RE��L��D�D��D�$���@H�|$E��I��H��4H�
��I��HE�H��H�1�PH�5�1�����_AXD�$L��D�$�n-���D�D�$D��q���D1ҹ�����D�T$H�5�.�2�D�T$�������d�h����M��L��H��1�H�5��1�L�\$ �R���L�\$ H�|$L�\$ �NyL�\$ L�������I�@E�hE1�H�$�����D$tL�T$(M��H��L��H�5*��L��L�P1�ASD��$�L�\$0���L�\$0H�|$8��$�I�L�\$0�rH�H�|$(��x_AXL�\$ �Z���H�|$D�$H��I��H�
9�H�5
�I��H�P1�1��}���E��Y^D�$�����H��-���H�$�C�H�$D�E����������@H��L��H�5ۣ1�1����%���H�|$�+x�FC������:C�H�5�1�D�01�A��D��������1ҹ�����H�56-�T0���������h����H��L��H�5Ģ1�1����L�\$�h���L��$��m����������?�H��L��1�I��H�5h�1����l���H�|$�rw�B���D����8���H�D$H��1�D�$H�5��H�1��4����_B�D�$A��D����1ҹ�����D�$H�5f,�/�D�$�������ޛh�(�����-��B��������AUf�H�5�1ATUH��SH��H��xH�dH�%(H�D$h1�H�H�L$H�T$L�D$ D$8H�D$XH�D$00H�D$H�D$H�D$ H�D$(D$H�2.���1��td1�tH�KH�H�5�1�1���������H�|$�)�H�|$�)�H�|$ �)�H�D$hdH+%(��H��x��[]A\A]ÐH�|$ �+�!?�I��H����H��H�L$H�T$(1�H�5�0�-����L�l$H�5�0E1�H�D$(L���!;�����D$HE1�H�D$ H�T$H��L��L�D$0�����H�D$P�=�H�EH��H����1�H=������J@��݉(�����DH�KH�H�5��1�1�������@HcD$A�<�G���A�$L�l$H�5�/L�d$(L���g:��u+�D$HM���A���H�H�5��1�1�����w���DH�5�/L���):���������?�(���J����5+�D��H��H��f��H��L��dL�%(L�D$8E1�I��D$H�D$(H�$0�D$D$��H�T$8dH+%(uH��H���*����AWI��AVI��AUATM��UH��SL��H��(L�op�4$dH�%(H��$1�M��t]I�	H���H�Q�I�A,H��~CL��fDH��H9�t/�8t�H�p.H�5dk1�1��S����~>��1���A�Nx���LM��tܾ/L���"0�H����I���H����H����1�H��t
H�;vH�CH��M��I��L��P�T$L���1ZH��XZH���{���H���w2H��$dH+%(�H��(H��[]A\A]A^A_�fD�=�ۉ1��H�~-H�5j1��c�������fDH�L$�L��H��H�L$�N��H�L$��A��uxI������f.�L���XXI���H��H=�����f�H�<$1��%=�H�<$�߉8�.����=�I�H�5�1��H��1�����1�����I��$L��H�5�1�1�1�����<�D�$A��D������f(�fD��AUH�5�,I��ATUH��SH��(L�gdH�%(H�D$1�H�$H�D$L��H�D$��6��u+I�E��H�D$dH+%(��H��(��[]A\A]�1�H�L$H��L��L�D$H�5D,��(��t=L��H�5+�1�1������H�<$�l$�H�|$�b$�H�|$�X$��fDL�D$H�L$H��E1�H�$��������I�EH��H��t1�H=�v��;��ۉ���D�;�����('����AWf�AVI��AUI��ATI��USH��HdH�%(H��$81�H�$D$H��tnH�H����H�r�H�AH��~JH��f.�H��H9����8t�H�.+H�5�g1�1�����:�1���H���{1�L��L��H�D$���Hc؅���H�T$01��A�H��H�t$ A�����������H�H���*H�\$(H�D$ 1��#�Å��?H���L�����H��H���vH=�w.H��$8dH+%(�pH��HH��[]A\A]A^A_�f��9�݉(I�lj��#�ﺀH��$����'5I�M��L��I��H�5�1�1���A�/1��@H��$�����A��H��A����4L��L��1�I��H�5��1��J�H���1��4I�M��L��I��H�5V�1�1����H9�D�8����H�A�~����H��H�5�e1�H�d)����<����9�H��$���D�8H��D���ۉ��<41�L��L��I��H�5��1���E���{����K���D�8�(I�Dž������1��y����R$�f���AUATUH��SH��H��L�gH�A�<$tuA�|$p��H�5�L����2��uH��[]A\A]�L����I��H����A�<$t��A�|$p��A�|$/��L�`�/L����)�H�����H��1�H�PL���{���L��H�H���] �H��t`1�H����n�����7�H�‰�؉��H��[]A\A]�fDA�D$���,���H��[]A\A]��M�e�j�����s7����L�������������������1�����D��AVAUATUH��SH��dH�%(H��$�1�H����D�oxE����I��� �O2�H��H����H���D��L��H��n���x2�CH��$�dH+%(��H�ĐH��[]A\A]A^�D�6�H��1�D�0I����H�満D�����1H�UL��1�I��H�5�1��'�E�u��L6��H�UH�5c^1�1�1����+6���Y����6�����!��	6�1���5���ff.����AWA�AVL�5+�fAUATI��UH��SH��H�L�oI�6L��L����Å�uDC�D=��t%</u6H��K�t=�Q���I�$H��H��tUH=�w5H����[]A\A]A^A_�@I��H��fL9�t8I�>��#�I����C5��ۉ���f��+5����DH�UL��H�5ڙ1�1��������f���1���"��D����"�����1��"��D��1�H�2���ff.���1�H��$���ff.���1�H��$�n��ff.���H��f�I��dH�%(H��$�1�D$XD$hfo\$`D$xfod$p�$�fo�$�HDŽ$�fo�$�H�D$PPfoT$P)\$)$)d$ )l$0)t$@H��tfH�:H���!H�O�H�B H����H�:�f.�H��H9�tw�8t�H�$H�5l`1�1��[��3��1��$@����1�H��H��#L�ljD$�H��H��$�dH+%(��H�ĸ�f������~Bf~�foȅ�t%fp��f~���tI�H�58�1�1�����g���H��vuH�Bf�D$ H�D$(�B�g���H��w�H��wI��t5H�D$ H���B�����H��H�#1�1�H�5_�f������I�H�5~�����fnJ��t�f�L$ ���f.���H��f�I��dH�%(H��$�1�D$XD$hfo\$`D$xfod$p�$�fo�$�HDŽ$�fo�$�H�D$PPfoT$P)\$)$)d$ )l$0)t$@H��tfH�:H���!H�O�H�B H����H�:�f.�H��H9�tw�8t�H�"H�5\^1�1��K��v1��1��$@����1�H��H��!L�ljD$�8��H��$�dH+%(��H�ĸ�f������~Bf~�foȅ�t%fp��f~���tI�H�5(�1�1����g���H��vuH�Bf�D$ H�D$(�B�g���H��w�H��wI��t5H�D$ H���B�����H��H�!1�1�H�5]�V������I�H�5n��@fnJ��t�f�L$ ��
�f.���ATUH��H��SH��dH�%(H��$�1�����H����8������0����HDŽ$�f�D$XD$hfoT$`D$xfo\$p�$�fo�$�fo�$�H�D$PPfoL$P)T$)$)\$ )d$0)l$@����A�ą�yf�/�A��D� 1�H��$�dH+%(��H�İ[]A\�fDH��$�dH+%(urH�İH��1�[]A\����H��H����H��D$����fDH�UH�5}�1�1�����.���a���@H�UH�5�����v�fD��AUf�ATUH��SH��8dH�%(H��$(1�D$XD$hfoT$`D$xfo\$p�$�fo�$�HDŽ$�fo�$�H�D$PPfoL$P)T$)$)\$ )d$0)l$@H��tsH�H���H�Q�H�FH��~FH��f�H��H9����8t�H�}H�5�Z1�1�����-�1���mH����H�D$1��D$H���6D�exE���� ���(�H��H��� H�w�1�H��D��H������x~�CH��$(dH+%(��H��8H��[]A\A]�H�FH�D$�F�l����H��H�5�Y1�1�����%���H�FH�D$H���4�������,�H��1�D�(I���K�H��$���D����(H�UH�5ɒ1�H��1��m�E�,$�9����,��H�UH�5�T1�1��E�����k,�������Y,�1����ff.����U1�H��SH���l���H�EH��t3H��1�H���w
H��[]�fD�,�H�‰�؉��H��[]Ð��+�����D��AUf�ATUH��SH��H��8dH�%(H��$(1�D$XD$hfoT$`D$xfo\$p�$�fo�$�HDŽ$�fo�$�H�D$PPfoL$P)T$)$)\$ )d$0)l$@H��teH�H���0H�Q�H�FH��~KH��fDH��H9�t7�8t�H��H�5�W1�1�����*��E1���H���qD�exE���@� ��&�I��H���VH����I�EH��tHH�H��v6�S�T$ H�����S�T$$H�����S�T$(H��v�C�
f�H�D$$1�1�H��-D��D$,�ߚ��xhA�EH��$(dH+%(��H��8L��[]A\A]��H��H�5zV1������1��D$$��D$(�|�����)�L��D� H���@�H��$���D����$H�UH�5��1�H��1��b�D�#����)��H�UH�5�Q1�1��;��k����a)�����T)���Y������@��SH��dH�%(H�D$1�H�GH�$H��t>H�H0H��t5H�pH��щÅ�u>H�$H��tEH�D$dH+%(uBH��H��[�@��(�1��_��f��(�ۉ1���(��_��N�ff.���ATUSH��dH�%(H�D$1��0�D$��D�gH��A������(��#�H��H����H�ChD��H�t$1�H�P(�?pA�ą�uHH�A���{H�E�CA uM�}H���E ����H�T$dH+%(�}H��[]A\�f.��CA tJ���uEH�����{H�E1ɺ,1��I�A�ą�x"�E�C�E H���@�'��1�느H��A�����p'�D� 1��o�������USH��dH�%(H�D$1��~0�D$��H�H��H�󀸘tB�E ��xkH�Ch�{1�H�t$H�P(�$o�P���t,H�T$dH+%(uCH��[]�D������t�뮋s�}1���}��xËC�E 1��D�����T�@��H����ATUSH��H���wsH�0H��t=�C@��~11�L�$�M��t�{HI�t$(�JqH��L���?��H�{0H��9k@���{D��yH�{8��H��[]A\�������f�[]A\������GD����AV��AUATI��US�W@H�w8�D�`��x|A��tcH�1�L�,@I���f�H��L9�tCI�D$8I�t$(I�|$ H�T(����Å�t؉�1�H�5
�1��F����y�m%��ډA��[D��]A\A]A^���K%�[]D�0A\A]A��D��A^�f���HcG@����H��HcG@H9�sH�G0H��H��t�@ H����$���������$���������fD��H��9w@~%H�G0Hc�H��H��t'H�@H�H�G(H�1�H����$��������$���������f.���H��HcG@H9�sH�G0H��H��t&H�w(H� H������<$�����H����'$���������f.���ATUS�G@��~3H��1�@H�E0H��H��tH�u(H�} �^��A�ą�uH��9]@�E1�D��[]A\���1�1���H�5q��|��E��y��#�D��ډD��[]A\���AUATUSH��dH�%(H�D$1��$�D$H��������H��H�p�����I�Յ�tgH��u2���E1�H�D$dH+%(��H��D��[]A\A]����t,H�׉��2��A��1�E��xfD����������M��t[��K��A�ą�u2���H�}pH��L��L�D$��4��A�ą�uD�d$�$1��D�Y����}"�D��ډ�H�����k"�A�����1�����D��AWI��AVAUL�-ATI��UH��SH��(dH�%(H�D$1�H����D$���������f�H�L$H�T$L��L��I��L�D$1���P����5�T$�����L$����9�����H�}Hc�H����I��H���$Ic<$�T$H�EH9�H��HC�)�1�Hc�H)�H��!�HcD$�T$�H9�I�<HB�)ƒ�H��Hc�H)��!�D$��A�$HcD$I�A���t<,t<
����A�GI����u�A�$��t}1��;f��T$�х��>���f�M��H�5�1�1�������H�}�?	�H�EH�D$dH+%(uLH��(��[]A\A]A^A_�fD��L��H�5��1�1��K���H�501�1�����4��뫻����fD��AWAVI��AUI���ATI��USH��dH�%(H��$�1���&��xqI��Ǻ���L������H���	��~o����Hc�L��L��L���,�����H��$�dH+%(�|H�Ę��[]A\A]A^A_�@��L��H�5�1��1��ۉ��R��뱻��t	�t��ۉ�L��H�5�1�1��+���L��H�5�1�1����������m�����
��UH�=�SH��(dH�%(H�D$1�H�T$H�t$����Å�uVHcT$H�|$1�H��H��H���~D�8��H��H9�u���J�-�hH�D$dH+%(uH��(��[]�y����ډ���D
�@USH���0t1�H����[]�f��G<H����u�-��h��~$H�S��H�5��1������k<�fD�����Ņ�y�H�S��H�50�1�1������DAVf�AUE1�ATA��UH��SH��1�H��dH�%(H��$�1�H�$0H�D$(D$D$�L����tL�k�C@fnCDfnK(�{0�D$H���fb�H�D$ f�D$(���H�� H��tH�������{0�G����w$����H��sH�D$�D$H�CLL���D�C<�K8�S4M���������E����PE����A��L�׉�L��L�t$AV�X�D�cL��E�����C0�����	�sE1�D9�tD���v��y��D�0A��D���_�H��$�dH+%(�sH��D��[]A\A]A^�DH��H+EhH��i������U���f.�H�� �d�fnSLfn��CPfb‰D$f�D$���D�D$D$�2�
�H�t$0��D� A��D���EH�SE��1�H��H�5��1�����K8�S4M��H�CL�{0L��D�C<�D$H�D$�WA�ċC0�����8E��E������sE1�D9������������CT�D$H�� H���,���H���q��������@H�CpH����H�����A�ƅ������H�sp�H�����A�ƅ���H�Cp�{0�@�C,��������D$���fD�C0E������/���H�{pH��u�!���H�{pH�����H���t�G�������H�{pE����H�CpE���������C,���'����D$����@H�{pH��u����f�I��L��M���2VA���Y���f.�H�S��H�5��1�1������v�����AWAVAUATUSH��dH�%(H��$1�H�p�'I��E1�1�L��I��MWhA�zXM�օ���A�����L�������Ņ��tD�$$1�M���cA�L$I�T$H�5�1���C��I��$��A��$���1�L����[���Ņ���������� ���I��$�H��tk�hA�Ņ�����(���SL��$�����L���<I��$�1�H�5C�H��1�������j��t
A�t$����A��$�����1�L��L������Ņ��aA�L$I�T$H�5Q�1���E��A�l$X����A��$������A�|$0����H�D$I�|$x1�M���D$L�l$H���������H�D$�k�I�GhL��L��H)�H)�H��H��������I�VD�L$�1�M�D$�L$H�5�����I�~x�D$�P�T$A;���$��L�$�M��t�A�D$I����D$H���x���A�~H�T$1�L���_��t�L��M��I���k�H��I�T$1�D�(M�F1�H�5��D���UD�L$,�L$(���XZE�������M��D�$$L��$�L�ƺ����cI�V1�A��H��H�5(�1���������E��t@O�$�I�Wh1�I���H��x��x
��I�WhH�H�à�@����I9�u�H��$dH+%(�HH����[]A\A]A^A_�f�H�l$ 1���D$XH��H�T$H���H�D������tj�M�8I�ƃ�tCM��D�$$L��$���L��L�$�sD��H�5�1�H��1�����L�$�=�H��D��������QDA�D$09D$ ��M��D�$$L��$�I���1�1�L�$H�5�����z��D���b��L�$fDI�VH�5�1�1�L�$�P��L�$�U����I����D$I�T$`H����L��I+whA�L$8��I���������H��A�����������L��I+whI���H��A������@�L��������-���AƆ�I�VH�5�}�1����A�D$I��I;Gp���1�����I��$�H�5�}�1��e������A�|$1�H�t$�\���_��������A�|$��`�����T�L��$����(L��݉��I�T$H�5e1�H��1������<@A�D$49D$(�0���A�D$89D$,�!���A�D$<9D$0����A�D$@9D$4����I��$�H9D$p��L��D�����D����t����$M��L��$�D�$$��������M��I�FxI��$�Adž�����fDD�$$����M��A��H�531�I���I�V1�D�$$���L��$����fD��L��$����(L��݉��HI�T$H�5�}1�H��1�������p���M��M��D�$$���M��H�5'}1�1�I�VD�$$������y��L��$��z���L��M��D�$$�:�O���AƄ$�I��$�H�5�|1���4�����M��M��D�$$�������f�AWAVAUATUSH��H�<$dH�%(H��$x1�H���`H�$D���E���8H�$H���H�����Kp�S`1���H���HDŽ$��HDŽ$����L�<$1�L���9���Å��kI���tI�� H��t
�����諵L�<$1�I������I��XL�$$ILJ�tJI��$HI��H��I��B�|(���I��$HJ�<(�±I��$HJ�|(��I;�$Xr�L�<$I��H�v��I��0花AƇ�ILJ0��u3H��$xdH+%(��/H�Ĉ��[]A\A]A^A_��H�$1�L�$$H�xpu�EDH��I;l$ps5H�|�H��I|$h���tހ��u�1�H���RU��I;l$pr�L�<$L�����L��1�1�H� H�5���������G������ډ�7���f.�HDŽ$��HDŽ$���3K����E1�A�1�H��$�H���H��H���AO�Dž�x
�f������E1�A�1�H��H���O�Dž�y��{�H��$����(����
1�A��H�'5bH��H�55|1�������o���f�H�$���L�������Hc��1Ʌ�xH��H��HShH�J`���E1�1�D�l$1�D�t$L�,$I��L�d$ @�|$�H�5��L���9	����H�5��L���"	����H�5��L���	���C�H�5��L���o������{!��E1�Ic�L��H��L��	������H�SL���H�5N|���H��A9����H��H��I�����tSL�{�����H�5��L��D�c4���������D$릉�H�5Vz1�1���������D�[8�L$�E��DȈL$�L$EȈL$�^���L�d$ L���|$D�l$D�t$M����@��thH�$H��L��H�L$H��������Hc����~>H���H��H�L$H��
�H��@H9�t�8u�x u�H�<$H���������E����H�$���E���L�$$1�H�-�}��~CH��H��I�$��x u�x!H�P��H��1��f��H��A9�$��H�$H�,$H�XhH��t>��sX��t�H��������u�c@����H�ߺH����H��H��u�H��$�E1�H��$�H�$H�xp�L�T$�H�$H�D$H�D$H;Bp��H�D$H�$H��H��HBh�x0H�D$ u�H�$�H��0H�� H�D$H�D$ H��H�@hL�(H�HH�D$`L��H�L$(�v����+��H�߉D$�@�H�����AUH��1�H��$�L�
��L�v���k�ZY��D�\$��H��$��H��D�\$��D�\$������H��D�\$0�D$��PI��L�p���dD�L$D�\$01����I��9��GE;^u�9��9L�|$ L�l$`E��1�H�5=|�D�\$A�M0I�WD�L$0�a��A�D$D�L$0�A�G8H��E�OTH�D$p���D�\$H��I�E(�a#A�~H�T$`��H�R ����$�H��$�H�L$(H�T$xf�yL�y����H�UH��$�H�D$HH�T$0�D$H�L$hH��$�D��$�f.�A�7H�|$�f�}I����L�t$0E1���EA��I��A9���A�6H���H�L��H���
��u�H�D$0M��I)�H���������I��L��H�D$(�@��yA���E��yD��H�D@�|��eA�GA�wH�T$hH�|$���D$PA�F���D$\���A�vH��$�H��H�T$8H�D$@���L�D$@H�T$8D�HE�@D��D1Ɂ���A��A��fA���H�L$`H�t$HH�IH�qH��H�L$8���pH���2���H�L$8�@��f��
����$��t$\H��D�����$�H�|$P���H�D$h�L�L��H�@�8H�D$(�H�PV1�H�5x{D�L$`���A\A]H�D$(�D$I���L$H�D$H�@9���������H�D$ L��H�5z1�H�P1�褿�������H�$H����B���H�� H���(����-������$�H�|$�?���$�H��H�D$8�+�L�T$8L��H	���I9���D�d$\H�L$ H��E��H��$�H�5Q{�L��I�H�QPL��D�t$`1�E��L�T$H���H��$�D��H�T$HL9�H��H��$�IB�H�H��$�L)�J�< �a��AZA[������&A��M���e���H�SH�5Tt1�1��{����<f��L���#��D���0���M��H�
��L��1�H�5Tx1��=���������M��H�5YwA��1�L��1�����D���s���f��L������D������M��H�S�A��1�L��H�5Yw1��ڽ���H�$H��(H��8H����D�HTE����H��t+1���H��H�$H��@H����H����m1�H�5����H�=�����+/I��H=���H�$L��(M�BHA�BTL�I9���E1�L�l$M��M��L�t$(I�GXH�L$(A�u��D$H�$H�� ��H�D$0H��H���A�8�8A�M1��I�]H�5�y�Ѽ��A�E���G1���A�GP��H��H�A�E9��-D�A���$Hct$H�<$A��D������I��H����x|t�D+X Ic�H�D$I��I;F@��I�F8�I�~HH�D$ A�FP��H�H����H���^��H����IcNPH��H�IH�ȃ��D�aH�YI�FHI�FpA�VPH����+���H�$L�D$��H��L��$�L��H�� L�L$8���L�L$8���H�T$H�D$ A��H��I�>H�4�D���������I�A��A��E���H�5Hy1�1�L�l$�j���H�$H��@�*�1�H��@M��tZI�} ��E1�I�EJ��H��t$�H�kH��tH�}����H������H�[H��u�I��M;e r�L���-E����D��H�5�x1�1��ߺ��D���8���H�D$ A��A��L��A��A��H�5�u1�H�P1�諺������H�D$ L��H�5?u1�H�P1�芺�����I��H�D$ M��L��H�5Xv1�H�P1��c������H�D$ L��H�5�u1�H�P1��B������L��H�5�p1�1��*������H�Q`H���oH�$H��H��H�@XI��H�ȐIcsP��t;I�KHH�4vM�K8H�<���9uLcAC�t�����@C�t�H��H9�u�I���L9�u�L�$$E1�f.�K��H��H��@��H�,�Ic�$H9Mu	@���}�}|�sH��H��H���H9Hu
@��tH�@0H�H9�u�H��H��L��L�D$�w��L�D$���9H��H��L��L�D$���L�D$���I��$ ���
L��L�D$���L�D$����I��$ �_�L�D$��A����A�M���A��E9��cI�� D���D�H���@��f��uԃ{�u΋3I�� �p��H�5��H��I���y���u��sI�� ��p�����f���Tf���J�0I�� ��H�]H��H������R���D���E���A�|$��I�w`I��H���vH��Mc�M�GXL�|$ �D$E1�H�l$(H��D�l$0M��D�t$8M��H�\$L��I9]u�|$�
I��I���L9�u�H�D$ L�l$L��H�$L��H�5z1�1��D�����������f.�L�D$M���Hc����xH��H��I�D$XL�,�I�}0t9I�T$`I��I9���I�D$X�A���H�U�É�H�5u1�1��ɶ���%���L��H��L�D$���Å�����L��H��L������Å���L��H��L������Å�����I�T$`L�D$�s���M�}L��L����������M��L��M��H�l$(A�x~H�\$D�l$0D�t$8L�|$ ��A�x��D����p���H��H�5�t1�1�������H���FE1�H�,$L�-�#bM��fDL�]XHc�M�I9Cu
H����A�{|��A�{P1�E1��~L�|$M��M��I�VHI�F8L�HcrH��I����IcD�L�>��H���H�EhD�J�j�CD�K����P�CD��I��A;NP|�M��L�|$M��H��(H�� tNI���tDL�\$L�T$薩��L�T$L�\$��'H�
A�fA���1�H��92�y��H����u�H�U`I��I���I9�����H�$L�� M���[H�$�H���D�������
H�S`1�1�H����
L�l$L�$$�H��H���H9���
M�t$XI�A�~t�Ic�$I9Fu�H��t�I��$ A�趕A�ǃ���f�A��E9���I��$ D��裕�pH�‰����f��u�f��uɋ2I��$ H�T$�ŠI�6H���Z���u�H�T$�BI�T$`�0����C���<@�I���I�H�5�s1�1�L�t$�i���L�\$I����1�1�H�5�s�L����
����HcB�SI��H��H���� �x �S���P4�@<�Sf�C����HcBH��H���8���P8��t~�x tx�S����0�S�P4�@0�S�C����BCH���H�uhD�J�C���CD�K����`�C�T���I�A��H�5�r1�1�L�t$�q���L�\$����H�@(�CH�� �C����H�H��H�DH�D$H���z���E����L�\$L�T$L����L�\$H��H�D$ �9E��L�T$t5H�L$ M���1�A���H��J�4�@��H���A�L�H�H9�u�H��L�\$A�L�T$�S�L�T$L�\$�D$0����H�l$��L�\$L�T$pL�|$x�
A��D9���D��H���X�I���@��f��u�A�7H���]�H�5��H�������u�E�gH��D�����pH�������f��u�f��u��qH��H�L$(�H��H���u���D�@H�L$(D������f��
�Y���H�D$������F���E�OH�T$ 1��
H��H9��,���D9�u�H�T$���H��H�D$(����IcGE���D$8D9����1H��L�<H��H�D$H�h�H�
b�A�wH��H��HE�1�H�L$@���P��f��uj�p1�H������@���0H��H�D$P��H�T$PH��H��H��HD��B��f���vH�L$�����������H�D$L�L$1�H�5UpD�D$8H�L$@H�1�虯������@L�HI�H�5Jo1��D�\$�L$�m���D�\$���L$A�ÀTwD�[����H���Hc����N�S�S���@4��	�C�S����Ic�H��H��Hƀ�����C���� �C�F�C���Ic�H��H��HЀ�����S�����S�@�C�y���L�T$pL�|$xH�l$H�|$ L�T$�C��H�U`L�T$���������A�WP��H�D$(M�lA�GTIGHI9��1�L�l$H�$H��@��1�H��@M��tE1�I�} ���L���� H�$1�L�$$H�-���H�x`�]���H��H��I�D$XH�ЋBP��tH�zHHc�H������I�T$`H��H9�r���H�4$H�=,�����������m�f.�H��$�L�4$E1�H�L$(��!�+��C H�C0I��D9����L��H��I���;u�D�S8E��t�I���u��sI�� �"��@HDŽ$�HDŽ$���f���H�sD�c8H����L�D$(H��$��L������Ņ������u
�{!��H�SH�5Jd1�1�豬���o�H�5ee1�1������藬�����H��H�5a1�1��������������L��H�5pb1�1��W�����@���m��|�I�H���vH�5�k�1��L$ D�L$(����D�L$(���C�A��@�DwD�KD�KY^�L$���I�H���p�H���H��HUh�R���H�UH�5Bj1�1�蹫���w�H�$L�l$H��@�o�Hǃ@M��tI�} A����=�L���A����y�H�T$0E�؉�H�5Eh1��N�����L��$���L���'�I�� L��D��HA� �L$������L��$�M����E�D$E��urI���H=��KH��uIdž��H�HI����I��������l�I���I���H�HA�D$I���A�L$��A�D$fAnD$fn��C I�L$f�C<fb�f�C0H�SA��H�5�b1���C���A�������L��H���1�1�H�5�c���������t��>��ۉ��H�5�f1�1���A������H�sH��$��L��L��$��}��A�ą������u
�{!�p���H�SH�5X`1�1�蟩���]�L�l$L�4$�L���D�L���A���4�L������%�L�������L���
A����L���L�4$�D$���H�<$�A�����@��tE��tE��t��tD�t$t���H�$L��$�L��H�� �S���$�H���t�H��H����H=��{H�$�A�H�� �яH�߾�T�H�߾�D$�C�H�߾A���3�H�߾�D$�"�H�߾
�D$��H�߾A����H�߾1ۈD$ ���L�|$0�D$(��@��f����E��u
f����f�����|$���B������f��
��f�����|$u�B��f�����|$ u�B��f�����|$(u�B������f���yf���A��H���
�A9���D��H���F�H��E���*���E���K����@��f���:���H�y��BH�B릀|$�E����B��f���4����B�H�$�����D��E����H�
h��1�1�H�5Bh�Ŧ���!�H�$L�|$0H�����H�$1�H�xH��pH��h���S��Å���H���A�H�$D��E��y������u���H�
����1�1�H�5�g�:���H�<$�Q�������H�$E1�L�<$H�x`u�g
I�W`I��I9��aI���u�K��H��I�GXL�,�I�}@t�I�m8E1��H��I��M;e@s��E�ƒ���u�u�}uڋE��q&��o~�I���uÿ�>����u��E묃�r��w�I���u�������u��E-�H�s�W���I��L�����I�T$`���I�A����1�H�5~b1�L�l$����H�$H��@�ڍHǃ@M��tI�} A�����L���A�����fDDž�����L�D$M����H�$A��H��@�v�Hǃ@����������x���H��H�5�cH��1�1��l����*�H�t$H�|$P���H�|$P�����H�D$�����t�u���l�H�5��������X�H�D$(D;`��D�|$0E��u)H�t$1�H����H�߉�A����A	ĉD$0�bL�|$(�L$8H�5M�H��A�W�j����>A�wH���f�H�ߋp�[�H�T$H�L$0�L�	�{!�L$�8���H��$�A��L���H��tL�@H�SE��D��1�H�5%[1��F������l���ډ�a���������d���H��$��C8D��H��D$�H��0I���١A�uH��$�H��H�D$�����$��t$A� I�� H��H�D$�L$ �����!H��$��C 1�H��t�BA�}�C0D��H�5�YD�c4���k���H�SL�L$�I��1��c���A������D��E���i���H�5xc�1��4������H���H�����B������B
�B����2H��H�T$8L�z�ʠH�T$8�0@��t@��.u�_�pH��@��u��B�Ɓ��r���:�����D�d$8A��Hk�H�TH��A�GA�7H��I����fn�fn�fb�fA�G��a��A�G�I9�u�D��D�d$8�����t^�JH�B�΁��r��������Hk�H�T
�XH���@�H9�u����H�o�H������
�B���1ɺH�5��H�����Å��8�D��H��輂H���o���1�L��H�$�� �H��H����H�$��$�H�����1�H����H���ˌ��H�$H�� �ɌH���辌H���&�����D��H����H�ߋpI���A�L$H��E�<$A�T$�p�L$PD�`�T$\�R�������E����A�D$��l$@A���H��H�D$h�$��H��蕁�L$`B� H�D$hI��I9����t$\H���o�H�5��H��L��P�L$`�t��…�t��l$@��H�D$L�\$H�$�H�D$L�\$���H�$H�|$ L�\$�T$���\$L�\$I���H�51`1�1��0��������l$@H�D$�T$PH��H�0���x���H�߉D$@辀�T$@D�8H�D$(�P���f��� ��z�������녻��!��L���X��I�A��A����H�59\1�1�L�l$蓞���$�L�4$D�l$I�� D���f�I�� �0I���E�L�t$H��I��A�6�2�A�~H�ƃ��2���A�H�����"���H�SAQ1�VI��M��H�5UQ�D$8D��P1�����H�� ����1��k4H�
T��C f�C<�{0��H�$H�����H�$1�L�xH��pH��h���}��Å��2����d���H����H��$��\$E1�E1�H�D$H�$L�pH��L�t$H�kXHc�L�H9Eu
H���M�}|�H�����D�MPL�upE����E1�L�l$ M��H�\$(M��I���t���y��u[�;uV�sI�� ��~�s8D�E�@I����S!��f����1Ʌ�H�s��H����APD�LA���_AXI��E9t$P~SI�T$HK�vH�,�Hc]�EH��I�����d����EH���S!E1�H�sI���A�1�P茿XZ�L�l$ H�\$(L��H��H�ExH�M@H�U8PD�KPH��H��L�D$(���AZA[A�ą���H�S`I��I���I9�������\$H��t=L�,$1�H�D�H��H��I�EXL�$�I�|$H�q��I�D$HA�D$PI;m`r�H�$H�xp��L�,$H��$�E1�L��$�H�D$I����DI��M;ep��K�,�H��ImhD���E��tڃ}0u�H����DŽ$�H�}x1�L�<�M��tZA�Gx�����$�H�t$1�L��}�L+����H�UM��1�D��$���$�H�5@]�˚��H�}x��$�����$�;��r��Y��1�E1�H�}xD���I�������H�U�EI���H�t$fnJfnj��fnRfn�fb�fb�fl�)�$��;����H�UH�5\�1��/���H�S`�#���H�U��1�1�H�5
\D���
���H�$H�������H�$H�� H���������1�H��$�L�$��9�H��H����H�$��$�H�����1�L����]�H�S1�H�5�Q1�1�聙���?�������H�$�������H�U1�H�5|[D�1�E��D�T$A��AQM�ASD��$���$�D�\$ �,���AZA[D�T$D�\$E���|���H�$D��H���u�����*����������������H���H������H�$H�� H��tH�Ǿ������H���H�$�Pp�p`�����P��H�$H�xpt�H�$E1�H�@hH�D$H�h0�\$�H�$I��H�ŠL;ppso�}u�L�m8M�}A�Wf��t�I�]E1��I�MM�E(B��I�I����A9�s�J��H��t�Hc@x��y�H�|$�:��H�|$�H�����A�W뱋\$����f��������H����u��������tVH���G4I��H9�����t4�G0��w?�` H��s4��h��~b�w8Hc�D�NA��I��H9�ud1�H���@���G8I��H9�t�H�GH��H�5�Z1�H��1��3�������f�H�T$H�<$����H�T$H�<$�H��H�wA��1�Q1�H��H��H�5:Z���XZ�H�WH��1�H�5�Y1��ʖ������AVM��AUI�͹ATI��H��L��UH��S������t4��x��[]A\A]A^�D����ډ��[]A\A]A^�f.��}[L��L��]L��A\A]A^�'���AVM��AUI�͹ATI��H��L��UH��S�H�����t4��x��[]A\A]A^�D�+���ډ��[]A\A]A^�f.��}[L��L��]L��A\A]A^�&���AUI��1�ATI��H��1�UH��SH��������t9��xH����[]A\A]������ډH����[]A\A]���}H��L��L��[]A\A]��(���AVM��AUI�͹ATI��H��L��UH��S�H�����t4��x��[]A\A]A^�D�+���ډ��[]A\A]A^�f.��}[L��L��]L��A\A]A^�W'���AUI��1�ATI��H��1�UH��SH��������t9��xH����[]A\A]������ډH����[]A\A]���}H��L��L��[]A\A]�x(�AWAVAUATI��USH��(dH�%(H��$1�H�D$(H��t	H�^�H!�tRL��H�5�W1�1����I�����H��$dH+%(��H��(L��[]A\A]A^A_�@H�t$0A���H��H��H��H�T$�D$X�H�D���rI���j�|$0��P�����I��H���K�o]H�EI�EH�E I�E���E�uH�H�I�E I��I�E(���A�ED����}(����A�}@Lc�L�����I�E8H����L���f��I�E0H����H�T$ H�t$(H�=X蓺���D$����A�U@���W��fDH�E0��H�E8�L$fn�fn�fb�f~L$$�0�fA~�f�$L�}�����~$H��I���kL�(A�D��L��f�@$A����������1��*���A�D$ ���HI�u E1�Iu(A����1��	��I�D$H�����A�|$ 1�1��$�����I�����Lct$I�E01�I�T$ A�}HH�t$$N�$���!����I�E8K�vA�}D�H��A�T$ �L�a�Ͼ����D$H��A9]@���E(��������\$�\$$9\$ ~�H�D$(�<t�fn�fp�����f��;��D�A����A��H��$���Mc�D���c�D��H�5�B1�H��1��͐����������H��$���D�8A��D��� �D��H�5FV1�H��1�芐��L��L��Mc�蜵������D��H�5�T�1��Z������DI�D$�r��H��$���D�8A��D����D��H�5
V1�H��1����������h�D$����A�E@�|$@��t�D$9�����A�}@����I���fDD�d$H�|$(�i��L���A���Lcl$���������H��$���D�8A��D����D��H�5�U1�H��1��j�������DH�T$HH�5�S1�1��K����W���fD�;���1��D$A�E@���k����2���@�T$1�H�5�T1�����H�|$(�D���f��+��H��$���D� A��D��D�d$�[�1�H�5�SH��1��Ȏ��1�������D$H�|$(A�E@�^������f�����H��$�����؉ljD$��E�D$ �L$$1��T$I��H�5�T1��_������f.��{��H��$�����؉ljD$��A�L$ �T$1�I��H�5�T1������K������I�������H�5S1�����D$�1��"���H�5�R1��ҍ������ATf�I��A��UH��SH���dH�%(H��$�1�)$)D$)D$ )D$0M��tkI�	H���H�y�I�AH��~GL��f.�H��H9����8t�H��H�5H1�1��7����b��1���|H����A��L�L$`1��
H�T$L��H�l$@H��L�d$P�H�H���D�׉\$pH�D$H
H�D$@H�D$XH�,$L�\$L�D$ �w���H��H=�wlH��$�dH+%(ufH���H��[]A\�f.�A�Y���D�A���W���f.�H��H�51��K�������fD�k��ۉ1�����ff.���Sf�H��PdH�%(H�D$H1�)$)D$)D$ )D$0H��t\I��H��M��t`I�H����L�Z�I�A M����L��DH��H9����8t�H�u�H�5�1�1�菋�����1���/H�$H�L$L�D$ 1�H��L��H�D$8� ���H��H=���H�D$HdH+%(��H��PH��[�H�4$H�L$L�D$ H��wp�D$(H�D$0�DA�AH�4$H�L$�D$(I�AL�D$ H�D$0I�A�p���H��H�5��1�1�H����Ɗ���2��������ۉ1��_���A�A�D$(H��wH�D$0�"���I�AH�D$0H��w������[��ff.�����|h��~Ð�[���ff.���AWf�AVAUATUH��SH��xdH�%(H�D$h1�H�G)D$ H�D$P)D$0)D$@)D$PH���=�o�oV�o^ �of0�on@H�~)L$)T$ )\$0)d$@)l$P�H�uH�}H�T$�^��H��H���cH=���H�E HcU(H��H�u0H���^���D$����HcE8L�u@E1�H�$H��u>H�D$hdH+%(�O�D$H��x[]A\A]A^A_�f�I��I��L9<$t�M�.M�fH��L������I�$H��u�L��H�5UP1����H�U�����1�H�5lP1��݈������D$������e���DH�D$���fD����A��H�U��A��I��H�5uO1�D�01��\$腈��E�u����@H�U�É�1�1�H�5�O�`��������������ډ�����k��D�0I��D��؉D$E�������H�U�L$1�1�H�5�N����E��������x����ػ����AWAVI��AUATUSH��(H�H����H�� H����IcVI�v�!]���D$���bIcF I�NM�n(H�D$H�L$H���E1���I��I��L9|$tjM�eH�|$I�mL������H�EH��u�L��H�5�N1��B��������1�1�H�52O�-����X���D$������D$H��([]A\A]A^A_�A�F0E1�~�@I�V8K�Dm1�H�,�H�EH�H�D$H��t�pPH���h�H�����f����L�x��tV��H�IL�d��fDI��M9�t9A�7H���thH�ߋ0�Z�H�uH������u�H�T$H�MA�GHB`H�I��E9n0�P����)����É�1�1�H�54N�/������
����R���ډ������h��H�|$H������H��H�50N1�H��1���������D$�����H��H�5�M1�1���������؉D$���ff.�@��H��t/SH��H��:��H�{(�1��H�{8�(��H��[��������AWAVI��AUATUSH��H�G H�8�/����D$���#A�F(E1�_�%�H�{`��E�A��1�E1�A��A��M��A��J�t)�H��H��H)�D�����H�EH���t{I��E9f(~YI�F0K�,d�H��H�D(H�D�{<D�k8�s��D�CH��I�F0H�l(H��t��C@���b���H�EI��E9f(��D$H��[]A\A]A^A_�D���H��D�(H�EI��E��A��D�|$���1�D��H�5�LH��1�����E��~�E�,$롐�\$I�V1�1�H�5mL�������y�����ډ�r���f���AUATUSH���G8����I��1��H��A9\$8~uI�T$@H�[H��H�PH�*H�P�}|t׀}}t�H�EH��t�H�H0H��t�H�:u�H�pH���A�Ņ�t�H�U��1�1�H�5(L�S���E��y�y��D��ډ�E1�H��D��[]A\A]�ff.�@���O8��~EATI��US1�@I�T$@H�[H��H��H�hH�}�*Z��H�EA9\$8�[]A\�fD�ff.�@��H��twATUH��SH�G@H��t6�W8��~/1��@H�E@H�[H��L�d�I�<$�Y��I�$9]8�H�E H��tH�8���H�}0���H�}@��[H��]A\���f��f.�DAWA��AVAUA��ATM��US��H��8D�l$M��H�|$L���A��H�D$(H����E����H��D��L�L$A��)�E1�L��H�D$ �L��H��H��L��L�L$�b��I9�I��H��MC�J�|%K� L�D$H��H)�L9�IB�H)�1�H�H�T$ ���L�D$L�L$K�M�H��H)�L9�IB�H)�A��L�HËD$A9��x���H�D$(H��8[]A\A]A^A_�ff.��S�����F��[�f�S�H���H��dH�%(H��$�1�H��<$�AH�D$�R��…�u,�D$�H��$�dH+%(u H�Ġ��[��y����������n��ff.�Sfn�H��H��H��L��$�H��$�dH�%(H��$�1�M��tfI�
H���QL�Y�I�BM����L��H��H9����8t�H��H�5�1�1�����"������aDfnH�4$H�L$L�D$fb�L�L$f�L$ H�D$(1�H�D$0H��8��1��A���L$ �‰��y	�����H��$�dH+%(��H�Ġ��[�fnH�4$H�T$fb�L�D$L�L$f�L$ H���x���I�BH�D$(H���n����,f�I�BfnH�4$H�T$L�D$fb�L�L$H�D$(f�L$ I�B�9���DH���H�5��1���~������該�f���AWAVAUI��ATA��US��H��fDD��L���A1��	��Ņ�x��~.H����[]A\A]A^A_�D���D�0A��u܃�����Ӑ�Ǻ�1��=��D$�d���D�0I�����D�D$E�7E��x
D���DD���H�5��1���1��}��E�7�l$���AU�ATUSH��dH�%(H��$�H���H�T$(H�t$fHn�H�D$�H��H��H�$1��H�H���tH�D$H�p�fHn�1�fl�D$��A�ۮ�����Ã�~4���5��H��$�dH+%(utH�ĸ[]A\A]���Ǻ�1����A���-���D�(H�����D�mE��xD���f�D���H�5��1���1���|��D�mD1��y���蔰�@���=�ohu
H�=�h1��H��������H�����H��(dH�%(H�D$1��=Ioht1�H�T$dH+%(uYH��(��1��������u�H�h�
ohH��t�fHn�H��fl�)$賸��t��*������ϯ�ff.�@��AWI��AVA��AUE��ATA��U��SL��H��dH�%(H��$�1��"���f�H�D$@)$)D$)D$ )D$0H��tmH�H����H�Q�H�C0H���=H��f�H��H9��;�8t�H�\�H�58�1�1��'{���R�������f�D�4$M����1�1��������1�H�L$�f��H��H��t	A���u��D�l$D�d$D�l$H���dH�H����H�D$0�D$8�D$<�D$�D$H�D$@�D$1��D$,H��H1��A1��˫�Å�����HH��$�dH+%(��H�Ĩ��[]A\A]A^A_�DD�4$M�����l$D�d$D�l$�C�D$0H�����C�D$4H���3����C�D$8H���*����C�D$<H���!����C�D$H�������C�D$H��'����H�C H�D$@H��+�����C(�D$H��/������C,����l$D�d$D�l$H�D$f�)D$0����[�������D�4$M��ti1�1������������l$H�D�d$D�l$�G���f��Ǻ�1��ݨ�A������D�(H��踪�D�mE��xGD��������l$D�d$D�l$��DH���H�5:�1�1��x���U���@E���H�5<�1�A��1�D��D���Zx��D�m�����,��1�H�D$4�����AWI��AVA��AUI��ATM��UH��SL��H���dH�%(H��$�1����M����I�4$H����H�V�I�D$lH���OI�4�f�H��H9��{�8t�H��H�5��1�1��w���ҿ������H��$�dH+%(��H���[]A\A]A^A_��H�|$8�L��H�D$4HDŽ$��H�D�t$0�D$�D$XM��t1�1��ܾ�����$H��H�l$@H�� ��L�l$8�\$4M���I�$H��'�RA�T$$H��+�SA�|$(��@�ƅ���@ �@�t$#����A�L$ ��$�������$�H��g�0I�|$`H�|$H���D$#A�|$\A�\$X���|$$�\$��:T$#�����A�\$DI�|$8A�T$@�\$H�|$(H��$��\$|��$�H��W�hI�D$HA�\$TH�D$H��$���$�A�D$P��$�I�D$0�T$H��$���tH�D$H�D$P�D$$�D$L�D$�D$H�T$L�t$0��L�����I�<$kv��$�A�T$h�������ɽ�E1�1�I���@��$���t�L$|�D$9��-M������$�������$�9��~H�|$���
�I��H����H��$���$��T$��L���N���M��tI�<$kv��$�A�T$h���.A�}u"H���V���M��uH���l����C���E1��D$��u�|$#�:H���Z��L���R��A�E�������H��#�vDŽ$�A�T$ ��$�HDŽ$��D$|H�D$(DŽ$��D$�D$$H�D$�D$�D$#HDŽ$�1�HDŽ$�H�D$H��7�����1���D�T$L�t$0��1�H�D$|L��HDŽ$�HDŽ$�HDŽ$�HDŽ$�HDŽ$�����D$#H�D$H�D$H�D$(�D$$�D$�D$���fDA�D$�D$��������ED$H�|$8�H�D$4�D$1�HDŽ$��H�D�t$0H��vJA�D$�D$tH��vCA�D$�D$xH��v<A�D$�D$\H��v5A�D$�D$pH���2A�D$����D$t�D$x�D$\�D$p1��[���H���7���H�|$8�1�H�D$4HDŽ$��H�D�t$0�D$t�D$�@H�|$(����H��H���H��$��D$�D$|��HDŽ$�H��?�����I�\$8�D$|H�\$(H��$�H��C�����A�T$@��$��~���DH��O�����DŽ$�I�\$HH�\$H��$�H��S�hDŽ$�1�����DH�D$�T$��L���D$HH�D$P�D$$�D$L��M��tI�<$kv��$�A�T$hH��D$�١�L���ѡ�D$��������n���H��H�?�1�1�H�5���p���J����1�H�L$`���H��H��t	A���u��D`���H��D$�d��L���\��D$����A�EH���@�����1��S����A�L$ ��$�������$���H��_vH�D$����H��[vaA�|$X�D$$H�D$�|$����1������K���������{���A�EL��諠��T����ѣ��$��K���H��G����1�1�1��L$$H�t$�|$�f���E1�D��$��D�����H��H��dH�%(H��$�H��<$�AH�t$�H�D$1�H�L$� �D$�ޠ�…�y	胷���H��$�dH+%(u
��H�Ĩ��
��ff.�f���H��H��f� dH�%(H��$�H��D$�<$�AH�t$�D$H�D$1��M��…�y	�����H��$�dH+%(u
��H�Ĩ��|��ff.����H��H��dH�%(H��$�H��<$�AH�t$�H�D$1�H�L$� �D$辟�…�y	�c����H��$�dH+%(u
��H�Ĩ����ff.�f���H��H��f� dH�%(H��$�H��D$�<$�AH�t$�D$H�D$1��-��…�y	�ҵ���H��$�dH+%(u
��H�Ĩ��\��ff.����H��H��dH�%(H��$�H��<$�AH�t$�H�D$1�H�L$� �D$螞�…�y	�C����H��$�dH+%(u
��H�Ĩ��͠�ff.�f���H��f� dH�%(H��$�1�H��D$�<$�AH�t$�D$���…�y	躴���H��$�dH+%(u
��H�Ĩ��D��@��H��H��f� dH�%(H��$�H��<$�AH�D$1�D$H�t$��D$芝�…�y	�/����H��$�dH+%(u
��H�Ĩ�蹟�f���H��H�йdH�%(H��$�H��<$�AH�t$�H�D$1��D$���…�y	訳���H��$�dH+%(u
��H�Ĩ��2��f���H����dH�%(H��$�1�H��<$�A蘜�…�y	�=����H��$�dH+%(u
��H�Ĩ��Ǟ����H��I��E1ɉ�Q�1�R1��@�H���ff.���H���t$AQM��I��H��H���
�H���D��H���t$AQM��I��H��H�����H���D��H��I��1�API��Q1���H���f.���H��dH�%(H��$�1�H��tmH�
H����L�A�H�BM����H��f.�H��H9����8t�H��H�5��1�1��i���ұ�����CD�D$H�4$1��D$H��1��|$��A���…�y	膱���H��$�dH+%(uY��H�Ĩ�H��wH�4$�D$H��v���BH�4$�D$�B��H�E�H�5��1���h���?�������H���dH�%(H��$�1�H��H�4$��|$�AH�D$���…�y	述���H��$�dH+%(u
��H�Ĩ��I��f���AU��ATUSH��dH�%(H��$�1�H��H�<$�A�D$H�D$萙��xl�Ã�~-H��$�dH+%(��H�Ĩ��[]A\A]�fD�Ǻ�1��ŗ�A������D�(H��蠙�D�mE��xD���f��˯����DE���H�5T�1�A��1�D��D���rg��D�m�d����D��@��AUATUSH��dH�%(H��$�1�H����H�H����H�Q�H�FH��~IH��@H��H9����8t�H�T�H�5��1�1���f���������OD�D$H��wrH�<$�D$H��wk1��D$H��1���A���Å�xk��~vH��$�dH+%(��H�Ĩ��[]A\A]���D$�FH�<$�D$�F��D$�D$H�<$�w�����K�����D�Ǻ�1���A���%���D�(H���ؗ�D�mE��xD���Q����E���H�5��1�A��1�D��D���e��D�m�#���f�H���H�5B�1��e������a����H��A��A��dH�%(H��$�1�H����H�9H����H�w�H�A H��~jH�49�H��H9����8t�H���H�5�1�1��e���2������H��$�dH+%(�G��H�Ĩ�H��wyH���H�����D$E1�1�D�$D�L$�T$H�D$D�T$�D$H�� 1���A���…��v���葬����h����D�Q�q�AE��t���2����T$�QD�$D�L$�T$H��v[H�QH�T$��t��t$�� �y���fDH�D$�AD�$D�L$�T$H��w1�E1�H�T$�@���f��QE1�1��T$1��H��H�$�H�5_�1��c�����D�Q�A1��Y����m��ff.�f���H��Xf�dH�%(H�D$H1��L$(H��D$,�D$<foT$0H�D$  foL$ )T$)$���H�T$HdH+%(uH��X������H��A��A��dH�%(H��$�1�H��tgH�9H���bH�w�H�A H���H�49�H��H9����8t�H�*�H�5��1�1��b���ª�����UD�D$1��|$�T$H�D$�4$1��t$�D$H�� 1��	�A迓�…�y	�d����H��$�dH+%(����H�Ĩ���qD�Q�A��t	E���Z����T$1�H�D$D�$D�L$H��vH�QH�T$E���a���D�T$�� �X���H��w�H��wP1�1�H��wI�D$D�$D�L$�T$H�D$����H��H��H�5�1��`a�������q�A��+��ff.�����1ɉ�1�����ff.�@��1�����D��H����"dH�%(H��$�1�H��<$�A�X��…�y	����H��$�dH+%(u
��H�Ĩ�臔����H��dH�%(H��$�1�H���L�I���\I�H�H�BH��~OJ��f�H��H9�tg�8t�H�ӦH�5<�1�1��+`���V�������fDI����D$�<$�t$I�����B�D$�:@�B�����B�D$�<$�t$�D$I��v�B���~�D$H���1��A���…�y	趧���H��$�dH+%(����H�ĨÐ�D$�<$�t$�D$���D$�fDI���|����B���q����h���fDL��H���H�5��1��^�������z����I���
�����J����������������虒�f���AU��!ATUSH��dH�%(H��$�1�H��<$�A�D$����xv�Ã�~/H��$�dH+%(��H�Ĩ��[]A\A]���Ǻ�1����A���E���D�(H����D�mE��xD���f.�������DE���H�5��1�A��1�D��D����]��D�m�Z���蔑�@��SH��dH�%(H��$�1�H����H�
H��H����H�B@H�Q�H��~KH��DH��H9����8t�H��H�5H�1�1��7]���b�������f�f��D$<�<$�t$D$D$D$,H���~�D$�D$1�H�D$H�D$(H�D$ 1��\��Cf��D$<D$�D$�C�<$�D$H�C�t$H�D$D$D$,H�C(H�D$(H�C H�D$ H��7v�H�C0H�D$0H��@1���A�͍�H�H��v!�L$�KH��?��H�T$8H�S8�T$�S��y	�J����H��$�dH+%(��H�Ġ[�fDf�<$H��@�t$�A1���D$<�D$D$D$D$,�-���H���t����v���f�H�6�H�52�1��{[���?����C�D$H��w �D$H���s���H�C�l����)��C�D$H�CH�D$H��/�����H�D$(H��'�H���H�C H�D$ 1����ff.����Uf�H��SL��H��dH�%(H��$�1�D$HA�H�D$@@foL$@D$XfoT$PD$hfo\$`H�D$xfod$p)$�T$H��)T$)\$ L�D$�D$)d$0����H��t�T$�U�T$���y	臢���H��$�dH+%(u
H�Ę[]������SH��dH�%(H��$�1�H����H�H��H����H�Q�H�FPH��~KH��DH��H9����8t�H���H�5��1�1��Y�����������f�f�<$D$D$@H��O���D$HH��K���D$DH��G���D$@H��?��H�D$ H��3wH�D$(H���_H�D$H�D$0H�D$8H����H�D$1����CLf�<$D$@�D$HD$�CH�D$D�CD�D$@H�C<H�D$ �C0�D$(H��7�`H�C�D$,H�D$H��'�q���H�C H�D$0H��/��H�D$8H�CH�D$H�CH�D$H��P1��
�A�Ή�H�H��vn�L$�KH��7va�L$,�K4H��C��H��;vJ�T$�S8�A�f�<$H��P�
�A1�D$4D$D$D$$D$@�W���y	����H��$�dH+%(��H�Ġ[�f.�H�C(H�D$8H�CH�D$����f��T$$�S@�S���@�F<�D$ H��C�~�F0�D$$�D$(�C4�D$,�C�D$�C�D$H��'�����H�D$0H�D$8H�CH�D$H�������1����DH���H�5��1���V���/�����F@�D$$�F0�D$(�~����F�D$H���{����D$H�D$0H�D$8����H�FHH�D$D�������r��f�����b��f�����R��f�����B��f���AUATUSH��dH�%(H��$�1�H����H�H���fH�Q�H�FH��~IH��@H��H9����8t�H���H�5��1�1���U���������@D�D$�<$H��wb1��D$H��1��
�A���Å�xZ��~eH��$�dH+%(��H�Ĩ��[]A\A]�fD�D$�<$�F���D$�<$��[�����D�Ǻ�1��
��A���5���D�(H�����D�mE��xD���b����E���H�5��1�A��1�D��D����T��D�m�4���f�H�|�H�5R�1��T������q����AU��
ATUSH��dH�%(H��$�1�H��<$�A�D$�D$�…��xn�Ã�~'H��$�dH+%(��H�Ĩ��[]A\A]ÉǺ�1���A���%���D�(H���؅�D�mE��xD���f.������DE���H�5��1�A��1�D��D���S��D�m�b����t��@��AUATUSH��dH�%(H��$�1�H����H�H���fH�Q�H�FH��~IH��@H��H9����8t�H���H�5(�1�1��S���B������@D�D$�<$H��wb1��D$H��1���A�P��Å�xZ��~eH��$�dH+%(��H�Ĩ��[]A\A]�fD�D$�<$�F���D$�<$�蛚����D�Ǻ�1��M��A���u���D�(H���(��D�mE��xD���b����E���H�5�1�A��1�D��D���R��D�m�4���f�H���H�5��1���Q�����豅���AU��ATUSH��dH�%(H��$�1�H��<$�A�D$�D$����xn�Ã�~'H��$�dH+%(��H�Ĩ��[]A\A]ÉǺ�1��=��A���e���D�(H�����D�mE��xD���f.��;�����DE���H�5Ķ1�A��1�D��D����P��D�m�b���贄�@��AUATUSH��dH�%(H��$�1�H����H�H���fH�Q�H�FH��~IH��@H��H9����8t�H�:�H�5h�1�1��WP��肘�����@D�D$�<$H��wb1��D$H��1���A萁�Å�xZ��~eH��$�dH+%(��H�Ĩ��[]A\A]�fD�D$�<$�F���D$�<$��ۗ����D�Ǻ�1���A��赗��D�(H���h��D�mE��xD���b����E���H�5$�1�A��1�D��D���BO��D�m�4���f�H���H�5��1��O����������AU��ATUSH��dH�%(H��$�1�H��<$�A�D$�D$�B���xn�Ã�~'H��$�dH+%(��H�Ĩ��[]A\A]ÉǺ�1��}~�A��襖��D�(H���X��D�mE��xD���f.��{�����DE���H�5�1�A��1�D��D���"N��D�m�b������@��AUATUSH��dH�%(H��$�1�H����H�H���fH�Q�H�FH��~IH��@H��H9����8t�H�z�H�5��1�1��M���•�����@D�D$�<$H��wb1��D$H��1���A��~�Å�xZ��~eH��$�dH+%(��H�Ĩ��[]A\A]�fD�D$�<$�F���D$�<$�������D�Ǻ�1���|�A�����D�(H���~�D�mE��xD���b����E���H�5d�1�A��1�D��D���L��D�m�4���f�H�<�H�5�1��[L������1����AU��ATUSH��dH�%(H��$�1�H��<$�A�D$�D$�}��xn�Ã�~'H��$�dH+%(��H�Ĩ��[]A\A]ÉǺ�1��{�A������D�(H���}�D�mE��xD���f.�軓����DE���H�5D�1�A��1�D��D���bK��D�m�b����4�@��Sfn�H�ӹ�AH��fn
dH�%(H��$�1�H��H�t$�fb�f�$�|�…�u+�D$�H��$�dH+%(uH�Ġ��[��y��������~�ff.���Sfn�H�ӹ�AH��fn
dH�%(H��$�1�H��H�t$�fb�f�$��{�…�u+�D$�H��$�dH+%(uH�Ġ��[��y��Y�������}�ff.���Sfn�H�ӹ�AH��fn
dH�%(H��$�1�H��H�t$�fb�f�$�A{�…�u+�D$�H��$�dH+%(uH�Ġ��[��y�蹑������^}�ff.���Sfn�H�ӹ�AH��fn
dH�%(H��$�1�H��H�t$�fb�f�$�z�…�u+�D$�H��$�dH+%(uH�Ġ��[��y���������|�ff.���Sfn�H�ӹ�AH��fn
dH�%(H��$�1�H��H�t$�fb�f�$�z�…�u+�D$�H��$�dH+%(uH�Ġ��[��y��y�������|�ff.���AU�ATUSH��dH�%(H��$�1�H��H�<$�A�t$��D$�ey��xq�Ã�~*H��$�dH+%(��H�Ĩ��[]A\A]��Ǻ�1��w�A���ŏ��D�(H���xy�D�mE��xD���f.�蛏����DE���H�5$�1�A��1�D��D���BG��D�m�_����{�@��AWAVAUATA��U��SH��H��dH�%(H��$�1�H���wH�	H���
H�Q�H�CLH��~UH���H��H9��{�8t�H���H�5��1�1��F���Ҏ��@A����<DH����f�|$�t$�l$)D$ )D$0)D$@H�����D$E1�1ҍE�wH�5�aHc�H�>���H�Q�H�CH����H��f�H��H9����8t�fD��������Q���f�H�ŒH�5��1���E������fDH��'��H�C H�Q�H�D$(H�C(H���H���H��H9���8t��H��#���s H��'���C$���M���Z����t$ H��/�5H�C(H�Q�H�D$(H�C0H����H��DH��H9����8t�����H��#vk�s H��'�-�C$���������t$ H��/��H�C(H�Q�H�D$(H�C0H��~?H��f.�H��H9�t'�8t����D�D$ H�D$(�H�T$�@�1��A��u�A�Ņ��B����H��$�dH+%(��H�ĸD��[]A\A]A^A_�H��#�o�C �D$DH��'�u�C$�D$@H��/�VH�C(H�D$ H��7�LH�C0H�D$(H��?�BH�C8H�D$0H��G�8H�C@H�D$8H��K�.�CHH�Q��D$HH�CPH������H��
H��H9������8t����H��#���C �D$ H��'���C$�D$$H��+���C(�D$(H��/���C,H�QЉD$,H�C0H�������H���H��H9�������8t��	���H��#��C �D$ H��'�g�C$�D$$H��/��H�C(H�D$(H��7��H�C0H�D$0H��?��H�C8H�Q�H�D$8H�C@H������H��
H��H9������8t����H��'�nH�C H�Q�H�D$ H�C(H������H��
H��H9������8t��A���1�H�;vH�CH�D$ D�D$(���fD�C��D�0E��A��A��������D$D$ �Z���H��t5H�H�CH�J�H��~%H���H��H9�t�8t��%���D��������D��1��r���A���I���f.���Ǿ1��}q�D$褉�D��D�0I���Vs�T$E�7���A������D�C�{��D	��E��t�������H�Q�H�C H��~H���8�`���H��H9�u�f�)D$ )D$0)D$@�SD�d$�t$�l$�T$��������|$ �F���D�CH���t���1�E��u�D�d$f�t$�l$)D$ )D$0)D$@�SE1��T$�:���f�f�B�|$�t$�T$�D$)D$ )D$0)D$@������H�n�aHc�H�>��@D��D��H�5��1���1��L$�@��E�7D�l$����H�D$(���H�D$ �s���H�D$ H�D$(H�D$0H�D$8�J���H�D$ �D$(�D$,�,���H�D$@H�D$ H�D$(H�D$0H�D$8�D$H��f��D$HH�D$@)D$ )D$0����H�D$ H�D$(���H�D$ f�H�D$8D$(���E1�1������������� fn�fn�fb�f�D$����������� fn�fn�fb�f�D$����t$ H�D$(�7���f�E1�1�)D$ )D$0)D$@����ur�1҉T$@���1��D$$���1ɉL$$���@��AWAVAUATI��UH��SH��H��dH�%(H��$�1�L�l$���f�)D$)D$ H����H�H����H�Q�H�CH���H��H��H9��S�8t�H�݄H�5�1�1���=��������H��$�dH+%(�H�ĸ��[]A\A]A^A_�D� L��1��AH�l$D�d$ ��n�Ņ������H�$E1�E1�����1��5m�D$�\���I�ċ�D$�o�D$�T$A�$���(H��t
H�;v�D$,�C���7����H����E1�H�l$E1�D�d$ H�$fD� L��1��A�'n�Ņ�x!���P���H�;�����D$,�C����f�M����E��tB蝄�H�;���T$,�S�(�����H�G�H�5�1�1��9<���e���@�$� L���AL�|$�D$$1��D$(�m�Ņ�xI����H���S����.���fD����H�5��1���1���;���L$A�$M���E��t��߃�H���9����(�����DL�{�CD�sH�$H��t	M�������H�l$D�d$ E��������$L�|$D�t$(�D$$���L�{H��w�H���c���H�$D�s뵉Ǻ�1��k�A���E���D�0I���l�E�4$E��xH��t
H�;v�D$,�CD���-���E����H�5��1�A��1�D��D����:��E�4$H������H�;������D$,�CA�,$�����H��t
H�;v�D$,�C跂������]n�ff.�f���AVf�fn�fn�AU�ATUL��SL��H��fAndH�%(H��$�H��D$fnǿAfb�fb�H�L$�0fl�L��$�L��$�H�D$(L��$�)$H��1��Zk�L$�‰�L$�M�L$A�H�L$ I�MH�L$(I�$��y	�ف���H��$�dH+%(uH�Ġ��[]A\A]A^��[m�ff.���AU�� ATUSH��dH�%(H��$�1�H��<$�A�j��xn�Ã�~'H��$�dH+%(��H�Ĩ��[]A\A]ÉǺ�1���h�A������D�(H����j�D�mE��xD���f.�������DE���H�5t�1�A��1�D��D���8��D�m�b����dl�@��H��dH�%(H��$�1�H��tmH�
H����L�A�H�BM����H��f.�H��H9����8t�H�'H�5�1�1��8���2������:D�<$�t$1��D$H��1��#�A�Ji�…�y	�����H��$�dH+%(uJ��H�ĨÉ<$�t$H��v��B�@�<$�B�t$�@H��~H�5�1��c7���W����9k�f���AWAVA��AUI�ՍV1�ATHc�M��UH��H��S��H����k��~A�Uf��w1�H��[]A\A]A^A_�fD��9��A�M��?A9���Hc�M��txH�<vI�<|D�fA��weD�OD�P�fE��u.fE��u�Wf��tGD9�}B���DE��L�=�aG�KE9�r��f��tD9�|�fA��uA�|�u�fDL�|�I�?t1���H�5��1��C6��A�EM�/����)�H�IŃ������������I��H���H����f.���H��Xf�dH�%(H�D$H1�)$H�H�D$�GH�D$��tM��tb�$�$�H�I��H�|$ )��F�����uRH�T$(H�5��H��H�BHE�1�1��r5��H�D$HdH+%(u41�H��X��G��H�H��H����H�5�1�1��05����	i�f������t�V@�D�FP�1�����H������1��f���H9����D��OH��H�WH��H��H)lj�H�H��H��H)��~H���t5��H�IH�<�f�H�Ƌ
H��H��H)�H�H��H��H)ȋJ�H�H9�u�����wH�WH��H��H)���H�H��H��H)ȋOHȁ�t8�N�H�|��H�Ƌ
H��H��H)�H�H��H��H)ȋJ�H�H9�u������L�F�@��x�‰�A��9�u�H�F ����x�1�ø���f.�D�FE���SI��6@���gH���BHȋOhH�H�D��H�H9��
A�����A;[������L�PA����A��v}D��L��1�A���I����H��H9�rH�H��)�t.��vQ�A��u�I�SH�5���1���2�����[�@I�Cfn�fAn�fb�L��pf�@1�[��I�SH�5��1��2����1��I�S��H�5��1���2���I�SH�5?��1��k2���s���I�S��1�H�5��M2���U���I�SH�5u��1��12���9���I�SH�5Y��1��2������U�xH���SH���u�H����H�@PH��H�MA�CH�ClH���|H�U�E@H�kH�EPfnJfn��fb�f�CP�C��%u�H�H��tI���H�Cf�H�PH�S H�SX1�H�����@�@�PH��H��[]�D���H����a�H������w�����f����H����H�=ҠaHc�H�>��@�AȉA1��DH�A��t�V�H�RH�L���H��ʉP�P�ʉP��P�ʉP�H9�u��fDH�A��t��V�H�L�@�H��ʉP��P�ʉP�H9�u��{���H�A���h����V�H�L���H��ʉP��P�ʉP�H9�u��;����AȉA�AȉA�AȉA����H�A�������V�H�RH�L�@�H��ʉP�P�ʉP��P�ʉP�H9�u�����H�A��������V�H�RH�L�@�H��ʉP�P�ʉP��P�ʉP�H9�u����H��1��ҿH�5N��i/�����H���ff.�@�1�9t���O9Nu�V9Wu�D����H�GH�V��f��tHE��tsA�H�H�IH�L��!@�z9xu�z9xuH��H��H9�tC�290t�1��f.�E��t+A�H�H�L���r9pu�H��H��H9�t�290t�1��f���f.��WA�@L�������H���tf��u�1�9t?���@�NA�@�����I��sf��u�1�9DЉ��������N��I��D�ƒ��fD�1�9t���W9Vu�N9Ou�H�GH����t0��H�RH�T��f��~9xuH��H��H9�t�9t�1��f���f.��1�9t���N9Ou�N9Ou�N9Ou�V9Wu؋F9G���fDAWAVAUATUH��SH��H��H�_HDH�t$L�wH��t�G�H��HH��[]A\A]A^A_�E�~A�F�A��D�AFH�ƉD$,H�D$�p�I��H��t�H�L$D��L��H���f�E����A�FH�\$A�VH�u H9�H��H�D$ HC�H�L$8H)�L�H��H�L$0H�D$�Gf�H�\$0H�D$A�VL�d$ H9�H�|$8L�|$HB�H�uXI)�H�I�I9�LB�H��I�A�VH)�I�H���L��L����e�H�D$�|$,�8���f�A�EA�MfA�EH�|$H�u �fn�A�E�fn�ȉ�A�Efn��fn�fb�A�Efb�fl��A�EAEA�FA�VH9�H��H�D$ HC�H�L$8H)�L�H��H�L$0H�D$�He�E@�������E1��2�A�I���A�A�G�A�GA�G�A�GD;e@�����H�E0B��H�D$L�<L���
�����t�L����[����@H�}`H�L$H�T$���H�L$H�T$H�����������f��
w2f��t}f��
��H��a��Hc�H�>�����f��A���f��wF�H���uܸ��@u]���t!���D���@�����D1�H��1��ʿH�5:��U*�����H�����f����f�AWAVAUATUSH��H��H�oH�?H9�tCH��t�Z�H�H�{H��t
�Z�H�C1�H����[]A\A]A^A_�f�D�uL���o�D�}I��L���n�I��M����H����L��L��H��L���?c�UH�s L��L���-c�UH�sX������H=�wTH�C`A�L$A�D$L�cL�k H�K(H�CX��tH�{Hu��tH�;����f.��ChH�;����@��H���f�L���Y�L���Y�������1����U��S��H���GP�O@�9�s2��u
� @H�H�GP9�r���)�H�G0��HG t1�H��[]���p��1��ى�1�H�5���y(�������f�H��H�=Vh��t*�xPH��9�s�H�IH�yP9�r�)�H�y0�<�Hy H�5!h��u	�H�@H�HP9�r�)�H�H0�4�Hp �G��f��u
�F��f��t1���K���ff.�AWL��hAVAUATUSH��H��L�'��t*A�L$PL��9�sDH�@H�HP9�r�)�H�H0D��L@ H�-�h��t$A�L$PL��9�sH�@H�HP9�r�)�H�H0�,�Hh E�HE1�D������P�f��w�U��f9�tH��D��[]A\A]A^A_ÐH��L������A�DŽ�t�M�pH��A��t�A�A�H�@M�l��fDI��H��M9�t�E�FD�ME9�t�D��D��L���`�����u�D��D��H��������u�E1��o���f�AWAVAUATA��USH��H�WJ�������<M��yeH�I��H�hhE��u��H�@H�PPA9�r�D��)�H�P0��HX ������C��f���]H���a��Hc�H�>��f�D9�u�f���x
��I�Nj�A9�u�D��H��[]A\A]A^A_�D�sL���-�����x݋�CH�H��H��H)ʋKH�H��H��H)�H�I�EL�@M��L�$��L�p(H�pH��L�$E��tH�|J�y7��@H��D)�H��M��M�0I�EM���}DI�EI�>H��H�P�P��tFI�NI�EH�$hA�ȅ�t&�PP9�sfDH�@H�PPA9�r�)�H�P0��HP �9��M�vM��u�I�EF�<�I�E�H�����[]A\A]A^A_ËsL���������������CH�H��H��H)ыSH�H��H��H)�H�H��H��H)ŋCH�I�EL�@M��L�$��L�p(H�pH��L�$E��tH�|J�y7��@H��D)�H��M��M�0I�EM���MDI�EI�>H��H�P�P��tFI�NI�EH��hA�ȅ�t&�PP9�sfDH�@H�PPA9�r�)�H�P0��HP �9��M�vM��u������sL��������������CH�CH�$�C��t-��L�4$H�l�A�vL���������}���A�FI��I9�u�H����H��I�EL�pM���pH�P(H�pH��H�T$�H�T$��tH�|J�y7�H���@)�H��M�4�M�6I�EM���)f�I�EI�>H��H�P�P��tFI�vI�EH��hA��t&�PP9�sfDH�@H�PPA9�r�)�H�P0��HP �9��M�vM��u�����sL��������������C�sL���������r�����CH�H��H��H)ыSH�H��H��H)ʋKH�H��H��H)ыSH�H��H��H)�H�H��H��H)ŋCH�I�EL�@M��L�$�%L�p(H�pH��L�$E��tH�|J�y7��@H��D)�H��M��M�0I�EM����f�I�EI�>H��H�P�P��tHI�NI�EH�5�hA�ȅ�t&�PP9�sfDH�@H�PPA9�r�)�H�P0�4�Hp H������u3M�vM��u��a���D�B9C�G����B9C�;����I�EF��E9��3���H��D��[]A\A]A^A_�D�B9C�/����B9C�#����B9C�����f�I�UF�<�E1�E1��L��H��H��迓��uuE���fD�C;B������r9s��H��%���Y�����H�t�H�$D�
9�����z9x�����H��H��H9�u�� ��������J������@���ff.����AWI�I��AVAUI��ATI��USH��H�L9���M9���H��H�?H��H¸H9�HB�L��L9�IG�L9�LC�I��L����I��H��H�D$��M�H��H��toI�H�L$H��H��I��H9�HC�M��H)�1�I��H)�H��h�I�J�+I�.H��[]A\A]A^A_�DH��H��HH��[]A\A]A^A_��H��1�[]A\A]A^A_�ff.�@AT�O@A��UH�G��A����SH�w8H��H��0D�`���H��t2D� H�Cfn�fp���~Hf��f�H�C@���C@CP��[]A\���f������D��I��H�L9�r	1��fDH��I)�I������E���H��t1�H��ø���f����GPG@�D��H�GH����H�%h��u�H�H�GP9�r�)�H�G0��HG �����WP�G@�9�s0H��h��u�@H�H�WP9�r�H�G0)֋�HG ��H���e��1�H���f.�AWAVA��AUA��ATL�%3�aUH�-�hSH��H��H�sD���f���x��H�‹�9�u�D�����x��H����9�u�9���H�;�WP�G@�A9��nz�H��E��t+H��A9�s@H�@H�PPA9�r�D��)�H�P0��HP H���@��f���8D��E��H��H�s H�D�E����H�C0H�S(H;C8�aH�HH�K0H��D�<�D�.E��t-�WPH��A9�s�H�@H�PPA9�r�A)�H�P0B��HH I��E��t*�WPH��A9�sf�H�@H�PPA9�r�D��)�H�P0D�,�Lh D�AA�uE�MD�����������D9	�5f��t'f��t!f9�� f������Ic�L�>��f9�t�f�����1҉�f9��tD;Ps�C@@��\fDD�����x��A�Nj�H��A9�u�D��H�L$H�<$�~���H�<$H�L$�@��f��������w����H�ƿH�$H��H9�HB�H�H�s8H��H��>�H��H���^I�H�$H��H����H�s H�;H�C(H�C0H��>����D9���E�uD�i�_���f.�L��H��H�$��1҄�taH�$I�mL�aA�����A�@�H�@M�l��UA�t$H������…�~%H��I��L9�u����DL��H�������H����[]A\A]A^A_�f�1�D9�u�1�A�E9A���������1�D9�u�H�iM�e������1��	H��H9�t}A�|�9|�t�@1��1�D9�u�A�E9A�v���1�A�E9A���e���D9�u�A�E9Au�A�E9Au�A�U�qH��H�$����…��1���H�$E�uD�i���A�U�qH��H�$�����…�����H�$�A���������L�l�A�T$�uH������…�����H��I��L9�u��Y��������E9��F���D��D������3���D��D��H���������D������f9������l���fD��H�F�H�����u�wp1��H����`�����H��Ð���G����S��w+@�wH���g��u1�[�f�H��I�H�C1����`�����[�f���D�OPD�G@SE�D9�������D9���H���H�IH�QP9�r���)�H�Q0��HQ tsL��
hL9�tg1�A�O�J��f��tR��I��s�BD9�sZ��t=H��D9�sffDH�RH�JP9�r��Ã�)�H�J0��HJ H�ʃ� t
H��tL9�u��_�����[���_������[�D���L9�t�[�D��H���4���f���H����SH��H���wn�l��yOH�CH�;H9�tH���G�H�{ �G�H�{`�I�H�;�G�H�{�G�H�{0�G�H��[�vG�fD�H�H�CH�;H9�u���D[�fD�ff.�@��S1��t�H��H=�w	H��[�@�^�ۉ1�H��[���S�F�H��H=�wH��[�fD�k^�ۉ1�H��[���AWf�AVAUATUSH��XH�T$dH�%(H�D$H1��GlD$(H�D$8H�D$  ����H�|$I��I��A��t	H����H�t$1�L���Z�H�$H�����\$I�$A�\$E��u#H�<$H�T$ �����A�D$l����A�E1�1�M��te�D$H�<$H�T$ ��L�l$(�D$4D�t$0����A�D$l����L��1���E�H�D$HdH+%(�'H��X��[]A\A]A^A_Å�x_M�����L��9�B���#C�I��H�����H�<$H�T$ ��H�D$(�l$4D�t$0�V��A�D$l������\���t���1�H�5���‰�1����A�}uWM��L���5E���H�������\�(�8���D�\�1�H�5����؉É�1��K��L����D�������L��H�5��1�1��&����O\���������:\����������G�L���D����e���E1����M�����ff.���1�1�1��������Gl�����wl����ATI��USH��H���WdH�%(H�D$1�H�t$��H��H��tH�D$�{�Cu+H�+A�$H�D$dH+%(u1H��H��[]A\��H�k��f.��;[�����F�ff.���U��SH��H���GT9�sf.�H�[H�CT9�r���)�H�C;PsH�CXH��t'+kTH��H�[]�f���Z��H��1�[]�@H�{`�/���ff.�f�AWAVAUI��ATUSH��H�GHH��t�@p����A�EPA�u@�L�%<fƉt$�������9��\o�9�L��s�H�@H�PP9�r���)�H�P0D�4�Lp A�F��f��uOA�F����uCA�6L������I��H��t0H�-9;ff�H�uL���TT��t(H��I9�u����9\$t"A�EPA�u@��X���A�FH��[]A\A]A^A_�H�������[]A\A]A^A_Ð���Gp��t
1҅�H�H��SH�����1҅��Cp[H�H�Ð��USH��H���PD�C@A�D9������9���H��DH�@H�PP9�r�)�H�P0�4�Hp ��L��hL9���E1ɽA��F��f����f��w1f������L��H���Ou2��p�	�f�����X��H���H��[]��ND9�����tH9���H��DH�@H�PP9�r�)�H�P0A���4�Hp L9���H�����uA�� �F���f��X���f��trf���l����Cp��ti���H�Hcȅ�t�����1��H9�|k��H��H��[]�D�N��t���pL��ND9��@���@�W����N�H������Cp늉�H���l�����H���"����jW��H������������AWL�
hAVAUATUH��SH���PD�E@A�D9��Kl�M�΅�t+9���H���H�@H�PP9�r�)�H�P0D�4�Lp A�V�������f�����uf��tmf���[A�v�D�ɸH��ua�@	���0u[��H�5��1�1��U��E1��}V��H��D��[]A\A]A^A_�DD�epE����E��DH���A�v����M�~��tm�B�A�H�@M�l�fDA�wH������Å���A9�DL�A�F��A�Gy���u��1���uI��M9�u�A�F1�A����L���A��A�����Ep��t���E�fH�H�I9�LG�����H������Ep��H�������EpA������Df��t�1�����t�TU��ډA�������������H���7���@��AVAUATI��UH��H�5�"SD�wP�_@H���O����A�A�Ń�vt��D��9��j�L��D9�sDH�@H�PP9�r���L��)�H�P0H�@ ���4���H��H��tH���O��t0��D9�tE�t$PA�D$@D���{T�������[]A\A]A^É�[]A\A]A^�ff.��AWAVAUATUSH���_PD�o@����I��A��H��I��H�5�!���N��t}A݉�E9�scH�
�gE��t+�L��A9�sH�@H�PPA9�r�D��)�H�P0��HH �A��9�tIA��E9�sA�VPA�F@�A9�r��h�@�S�������H��[]A\A]A^A_�f��1L���V���H��H��t�L����M��u�D����H��1�[]A\A]A^A_�ff.������H��wP����ff.�@����H�����ff.�f�AWAVAUI���ATA��xUSH��H���:N�H���(H�@PH���@l����H��t H�SH�XH�C@CPfnJfn�fb�f�EPE��L���O�H�EH��H����L��L��L��H����C�D�eH�]A�����f=��_f=�����SA9��D�CD�KD��D��D��)�H�H9�� �KD�kN�)H��L9�������H�H�H�H�H�H�}HH�EXH�] �?E��tA���E�~��;I�H�CI9��CL�u8�q�H�L�$M9����}tH���#�����n�M@H�}0A�L��A�����H+] ��H�����I�D$�E@I9���L��}�{t�ω{ȉ�CȉC�������n���Hc�H����H��H��[]A\A]A^A_Ð�C�E=�B���D�CD�K�Cf��C�A�A�D�CȉC�CD�KȉC�n����A��x�~�u	�8����H�5���1��@���^I��M9����UP�E@A�L�%yaЉD$����DH��A9�sH�@H�PPA9�r�D��H��)�H�P0D�<�Lx E�/A�_D������H����f�����Ic�L�>��DA�wD��H�������������A��D9t$��UP�q���f�A�GI�_��tӃ�H�@M�l��"DD�{H��D���1�H��t|H��I9�t�D�;H��D���5�H��u�E��H�
aND��1�H�5������#A�GI�_���_�����H�@M�l���H��I9��C���D�;H��D����H��u�D��D��H�5��1�������A�GM�o���������I�\��E�}H��D����H�����UP�E@E�}�A9���E��t0H��A9�sfDH�@H�PPA9�r�D��)�H�P0��HP �YI��L9�u����A�GI�_���o�����H�@M�l���H��I9��S���D�;H��D�����H��u�E��H�
MD��1�H�5j������A�wD��H������������A�w���A�wD��H������������A�wH���]��@��f��
����A�OD��H�56�1�1��E���fA�GI�_���������M�l��DH��I9������D�;H��D����H��u��+���E��H�
/LD��1�H�5������H���������L��D��D��H�5��1�1������D��D��H�5��1�1����볋U@H�5��UP1�1��z���H�������H�5+���1�1�H�á����Q���q�����H�5b��1��6���T���H�5MK�1�����<���H�5��1�����$���D��H�57��1������	�����D��H�5z�1���������D��H�57��1��������E��H�
KD��1�H�5H�������H�5�1�1��~�����H������H�����D��S1����H��H=�w	H��[�@�kK�ۉ1�H��[�AUATUH��H�5�JSH��dH�%(H�D$1��L�H���LH�|$H���H�þ�=�H�����D$f=�t?f=��t9H��H�Ź����
:�H�D$dH+%(��H��H��[]A\A]��1��H���P��ueH���e5�I��H��xU1�1�H����O��uEL���G�I��H����H��L��H���V<�L9�sQL����2�H���q9��/��CJ�H�ߋ(���W9��uI1��B���@H���@9�H������*���@H��D��L������L��H���w2�H���9�����Hc������I�(����5�H��H�����8�����ff.���S1��D���H��H=�w	H��[�@�I�ۉ1�H��[���S����H��H=�wH��[�fD�[I�ۉ1�H��[����'����AWAVAUATI��U���SH��XdH�%(H�D$H1��D$ �F�H���L�t$ L�|$f��L��L��H�D$ H���D$<�D$(D$,�&�����uZ�L$(��wfL���H��I�����H��L���1�H�D$HdH+%(��H��XH��[]A\A]A^A_�DL��D�cH�I�݋(��Hc�����H�߉L$�B.�I��H��tXf��L��L�����D$ �D$<H�D$ L$,�o�����u��D$(�L$9�s,H������P���H����L����3�I��H����0���L������f���UH��SH���n�����x3H��lj��^�����H���T1�H���wH��H��[]Ð�{G�݉(1�H��H��[]�ff.���USH��������x61��lj�������H���0�H���wH��H��[]�D�G�݉(1�H��H��[]�ff.���ATI��UH��SH�HH��t����Ã��u!H���u����u.H�}`L���U��Å�x]T��[]A\�D�F��ډ���F����Ր��ATUSH��7��tH��H�;;wTs1�[]A\�D�C�I��H�H�xHH��tL���L�����y(���u�H�{`L���w���x�H�BT�E���E�ff.���ATI��UH��SH�HH��t���Ã��u1H�������uCH�}`L�����Å�xH�}`�6�H�U]T�B��[]A\�D�E��ډ��[]A\��E�����ff.����ATUSH��H���7dH�%(H�D$1�����I��H�{H��tH���#s��uoA�4$H�;��H�{H�������Ņ�x)H�{H��t@A�4$E1�E1�Hcй��o��t%��H�D$dH+%(u$H����[]A\�DA�,$1���H�$1�A�$���o0�ff.�@AVAUATUS����H��A��I��A���/����u{H�CH�s(H�{ A�A�������H���H��H��tN1�M��tA�>u)A���EH�߾D�eD�m[]A\A]A^����DL��H���
�����y�[]A\A]A^��D�������C�������ff.��AVI��AUA��ATA��USH���g�����H�CH�s(H�{ A�A�������H�:��H��H��tR1�M��tA�>u%A���EH�߾D�eD�m[]A\A]A^����L��H���E�����y�[]A\A]A^���;C������ff.�AWAVAUATU�j�SH������A��!���H��I��A��E���������H�C�H�s(H�{ A�A������H�]��H��H����M��tA�?u6A��A���*H��E	�D�j�D�bH��[]A\A]A^A_�&��fDL��H��H�D$�P�����xH�T$����KB�����H��[]A\A]A^A_Ð�+B������ff.���AVAUATUSH�����>I����H�B�H��H����H����A�΃���H���a������H�CH�s(H�{ A�A�������H�4��I��H��tlL��H���q�����xMA��A�$H�߾A�l$��A�D$A	�E�t$[]A\A]A^�����;A�����[]A\A]A^���A������ff.���AUATUSH��H�����>H����I��H����H���H��r{H���[������H�CH�s(H�{ A�A�������H�.��I��H��t^H��H���k�����x?A�$H�߾A�D$E�l$H��[]A\A]���fD�C@�����H��[]A\A]�D�#@������fD����1Ҿ�N���ff.���AU��ATUSH��	���H����A��A���h����udH�CH�s(H�{ A�A�������H�?��H��t:H��D�`H�߾�@H��hD�hH��[]A\A]�����[?����H��[]A\A]�D�;?�������ff.�����H���-���ff.�f�����H���
���ff.�f���AWAVAUATU��SH���O@����A�ԋWP��I��1�I��H�i�gD���@�ƅ�t'H����tDH�@H�PP9�r�)�H�P0��HP H���@���P�f���OE���F���8�S�����/������#�D$f��u���L�����A�ƅ��JI�G�I�w(I� A�A������H���H��H���1�M��tA�}�����A�G@H�5|�g	�D�b�ZA�WP�H�1������t)��L��tf.�H�@H�PP9�r�)�H�P0�4�Hp �F���~
�������|$Eʉ�������	�	ȉFI�G�~@f��f�@H��D��[]A\A]A^A_��@��t�
=�A��������D$���fDL��L��H�T$������x
H�T$���A����<�A����f���A�1�����ff.�@��AUATUSH���O@���H�ՋWP��H��1�I��H��g�@�ƅ�t(H����tfDH�@H�PP9�r�)�H�P0��HP H���@��f���$H����;�H������H�H9��L���������I�D$I�t$(I�|$ A�A�������H�W��I��H����H��L���������A�EA�D$@H�5H�gA�T$PA�m�H�1������t)��L��tf.�H�@H�PP9�r�)�H�P0�4�Hp �~
��V�ʁ������	�	�%��
�H��I‰FI�D$�~@f��f�@1�H��[]A\A]���:���������:��������:��������f�����A����ff.���AUATUSH���O@���JH�ՋWP��H��1�I��H�/�g�@�ƅ�t(H����tfDH�@H�PP9�r�)�H�P0��HP H���@��f����H�����;��L���������I�D$I�t$(I�|$ A�A�������H���I��H����H��L�����xI�mA�T$PH�5w�gA�EA�D$@�H�1������t(��L��tf�H�@H�PP9�r�)�H�P0�4�Hp �~
��F��%���	ЉFI�D$�~@f��f�@1�H��[]A\A]��89��������&9������f���USH��H���}�>txH���Ճ�v��uiH��A�1ɺ[]����1�H�����	�*H�[H�SP9�r�����)�H�S0����H�K �lH��[]�f.��{8��H�����[]�f���H��t�>t��H����H���78�����H��������1Ҿ	�^�ff.�����1Ҿ
�>�ff.�����1Ҿ��ff.���H��t�>t��H�����H���7�����H������ATUSH��to�>tjA�ԃ�wbH��H����Ņ��6fDH�[H�CP9�r���A��)�H�C0��H�S D�d��[]A\�t��7��ډ��[]A\��6������f���USH����xyH�����x����uTH�CH�s(H�{ A�A�������H�O��H��t*H���hH�߾H�H��[]�:��f.��{6����H��[]��d6����������AVAUATUS���\�O@I�����N�ՋWP��H��1�H���g�@�ƅ�t+H����tf�H�@H�PP9�r�)�H�P0��HP H���@��f��
��L���l��A�Ņ���I�D$I�t$(I�|$ A�A�������H�9��I��H����1�H��t	�;��A�A�D$@H�5.�gA�T$PA�n�H�1������t��L��tH�@H�PP9�r�)�H�P0�4�Hp �~
���F��%���	ЉFI�D$�~@f��f�@[D��]A\A]A^�fDH��L��������h���A������4�A��������4�A����f.���AVAUATUSH�����>I����A�Ճ�wA�΅�xxH���������H�CH�s(H�{ A�A�������H����H��H��t[L��H���(���x<�EH�߾�ED�uD�m[]A\A]A^���D�4�����[]A\A]A^����3������fD��AUATUSH��H�����>H���}H��A���B�������H�CH�s(H�{ A�A�������H���I��H��t]H��H���R���x>A�$H�߾A�D$E�l$H��[]A\A]����D�+3�����H��[]A\A]�D�3������ff.���AVAUATA��US�O@���'A�ՋWP����1�H��H��g�@�ƅ�t(H����tfDH�@H�PP9�r�)�H�P0��HP H���@��f��������H������A�ƅ���H�CH�s(H�{ A�A�������H����H�����(�SPH�5��gD�hD�`�C@�H�1������t&��H��t�H�@H�PP9�r�)�H�P0�4�Hp �~
0��F��%���	ЉFH�C�~@f��f�@[D��]A\A]A^��1�A�������1�A�����f���AVAUATUSH�����>I����A�̓��|A�օ�xxH���������H�CH�s(H�{ A�A�������H���H��H��t[L��H������x<�EH�߾�ED�uD�m[]A\A]A^���D��0�����[]A\A]A^���0������fD��H��tGSH��H���w2H���H�{8��H�{X���H�;���H��[���fD[�fD�ff.�@��AUATI���U���pSH��8dH�%(H�D$(1��n+�H���A�hhA��H��L���-�H�H��H���L��L��L���W!�H�ǃ��k�@9��`�f�����f�����f�W���n�W���9������5H�GH��H���D$H��H�$H�CH�D$H��.H�D$�j�������H�H��H���D$H�@H�$H�C(H�D$H�.H�D$�/�����ucH��xw"H�D$(dH+%(�H��8H��[]A\A]�H�@H��H���D$H�$H�CHH�D$H�*.H�D$�в����t�@�؉�H���w+H�{��H�{8�	�H�{X��H�;��H������k.�1ۉ(�`���f�H�5���1���D��H�5ʵ�1�����H�5ݵ�1�����_�k���H�5��1������H�5C�1�1�����H�5 -�1�����~�� ����-�1�����f�AWAVI��AUATUSH���H�t$ �H�|$dH�%(H��$�1��%4�D$����|$1Ҿ�y2�I��H����H��$�H���M%�H�T$H�5��H���DH�t$8L���+$�A�Ņ��@H�t$8L��1�L�|$@�"�1�H���'�H�D$H�D$(H�����H��L����H��H���)L��H��A����I9��i�T$@H�t$8L����&�H��H���lH�5HH���&����M��t�H�51H����&��u�1�H���.�H�D$H���m���L�D$H��D��1�H�5y�H��_����L���0�|$���I�H����H�����H�{�j�H�{8�a�H�{X�X�H�;�P�H���H��afD1�H���.�H�D$(H������L�D$H��D��1�H�5��_�L���0�|$�>�H�D$H��_�M���Y���H�|$����4f��K+�(����#�H�T$1�Hc�H��H�54�1���H��$�dH+%(�H���H��[]A\A]A^A_�f�H�T$H�5��1����I����H�T$H�5<�1�1���fDH�T$1�H�5Ҳ1��s��|$�Z�����DH�|$(�H�D$(H�T$ H�8�p�o��H��H��贸��L��H�Ņ�t_��.�|$Hc��	�H�\$�����H�L$D��1�1�H�5
�������H�L$D��1�1�H�5%�����l������������H�T$H�5��1�1���M��tPH�D$H��t:H�8�p�u���I�H�����L��H�Ņ����.�|$H���K��a���M��tI�L����H�L$H�41�1�H�5�H������"�L����-�|$��H�D$�����Cp�X����Cp�L����-�|$Hc����H�\$����ff.���UH��SH���H���v.��t"1�H��H������H=�w=H��[]�fDH��H�5��1����j��(�H��1�[]�f.������f.���UH��SH���H���-��t"1�H��H�����H=�w=H��[]�fDH��H�5.�1��������(�H��1�[]�f.������f.���ATI��UH��S�}��H��H���"�����tHc؃��tH���w]H��[]A\�D��F-��t1�L��H�����H����H��H�5��1����J���u'�1�H��[]A\�f�����ff.����ATI��UH��SH��tH�1�L������H��H���q�����tHc؃��tH���w\H��[]A\�@��,��tH��1�L���5���H����L��H�5�1��������&�1�H��[]A\�f�����ff.�����Gh�H����AWAVAUATUSH��H�$H���H��%H�5Q�fHn�H���H�ΰdH�%(H��$�H��%L�l$@H��L��$�L��fHn�H�'�fl�fHn�H�_�)$fHn�fHn�H���fl�fHn�)D$fHn�fl�)D$ fHn�H��$�fl�)D$0��
�L�E��1��H��M���+��H�޿��������u`1�H���&���H��I��軳��H�ڿH�5,�I�lj�1�� ��E��u+H��$�dH+%(uEH���L��[]A\A]A^A_�H��I9��X���H�5�1�1�E1������$�����ff.���ATI���P�UL�j$H���PSH��`dH�%(H�D$X1�I��L���*�L��H���2��H��H���ײ����tHc؃��t+H���wjH�D$XdH+%(u^H��`H��[]A\�fD���)��t1�H��L�����H���L��H�5.}1��������$�1���������ff.�@��AUATUH��SH���W�����f���%H�
�La��I��H��Hc�H�>��H�H��H��H��[]A\A]��f.���t0�B�L�oH�@L�d��H��L��Ӆ�uI��M9�u�1�H��[]A\A]�H�H��Ӆ�u�A�D$��tك�M�l$M�d�@H��L��Ӆ�u�I��M9�u��f�L�o��t��B�H�@L�d��H��L��Ӆ��z���I��M9�u��j���f�H�H��Ӆ��Y���I�|$�������E���ff.���AVAUATI��UH��SH��H���A�Ņ�u_A�D$�����ʃ�f��
��wTf����f��u4M�t$%��t(��M�d��fDI��M9�tH��L���Ӆ�t�A��[D��]A\A]A^�@f��u�M�t$%��tރ�H�@M�d��	I��M9�t�H��L���Ӆ�t��f���t�M�t$%��t���H�@M�d���I��M9������H��L���Ӆ�t��o���f�M�t$%���`�����M�d��fDI��M9��C���H��L���Ӆ�t��/���f���AUATI��UH��SH��(dH�%(H�D$1�H�|$�zH�D$H�4$�ҭ���Å���H��萮������H�ELc�H�} H�u(M��A�������H�c���H��H��t{L��L����H��H�5&��H������A�ą�ty� �D��ډD���@��H���&�����H�D$dH+%(u6H��(��[]A\A]���K ��ډ���; �������f���AWAVAUATUSH��HdH�%(H�D$81�H�~HH�t$ H�D$0H�|$(�%I��H���u�������I�EH�SI�u(I�} A������HLcJ�SP�L$�K@D�L$�L��L�L$�L$�H�'���H��H����A�M@LcL$I�u8I�}0A��������I��H���~1�H�55���H�=�����HH�D$0H=��XH�s H�T$H�����D$����M�<�L�t$ �OH��I+E L��H��A�$H�5h���S�������L��H�5����H����������I��H�M9����}�y���Hc؅�y�I�EH�T$1��xI} �+�I�EHc|$1��PI��)�I}X��I�EH�|$0D�x��H��x)H�D$8dH+%(��H��H��[]A\A]A^A_�@�+��ډ�����w���f�I�EfnT$D�t$H�|$0�~Hfp��f��f�HEu@�PHA�]@A]PD)��w���������b����������_�M����Q	���AWAVAUATI��UH��SH��H��H�G�WH�I��H9�sjA�uM�u����E1��D�SA��H��I�A�UA9�s"I�~L��Յ�y�H��[]A\A]A^A_�fD�‹SM�lH�CH�I9�r�H�CH�STH�I��H9�sWA�MM�u��tRE1��@�SPA��H��I�A�UA9�sI�~L��Յ�y��M����‹STM�lH�CHH�I9�r�1��b���M����f���AWAVAUI��ATI��USH��H��H�o�GH�H9�r�<@�C�EH�l�CHCH9�s L��H��A�ԅ�t�H��[]A\A]A^A_�@L�{(�C4L�I9���L��L��A��A�ƅ���A�WI�o��u)�H�}L��A�ԅ�u��S0A��H��H�A�WA9�s$H�}L��A�ԅ�t�H��[]A\A]A^A_����M�|�C4HC(I9��{���H�kH�CTH�H9�sjL��H��A��A�ƅ�u>�EL�}��u�T@�SPA��H��I׋UA9�s I�L��A�ԅ�t����I���D������H�l�CTHCHH9�r�1�����L����ff.���AWAVAUATI��USH��H��hdH�%(H�D$X1�H���	H�.H����H�U�H�FH���H�.�H��H9�t1�8t�H�KH�5dG1�1��S���~������h���I��H����A�|$H�=&���H����I�HD�M�d$M�f1�H�5����CI�FH��H=��.D�c@DcPMc�I��L����I�FI��H�����A����
I�>E��A�����fD�WP��H��9�s@H�@H�PP9�r�A��A)�H�P0H�@ B���D����f��AC�A��H��I9�u�L���{�I�F H��H���oJ�������I�����H���Ԧ�����M�I�yHL����A�QP�����H�ZBaf���9�sf.�H�@H�PP9�r���)�H�P0�<�Hx I�F���O�����f���I	��Hc�H�>��D�H��H��H)�H�H��H��H)ƋGH�f�I�~E1�E1��H���9C���,M�A�QPH��L��9��K���A�yh�X	E�Q@E1�E����
A�QPH�-��g��D�u
�@H�@H�PP9�r���)�H�P0�,�Hh �U�����f���.�A�f���@�ɸH��<��-�����@�I�FD�eL�xM���nH�P(H�pL��H�T$�H�T$��tH�|J�y7�H���@)�H��M�<�M�?I�FM���'@I�FI�?L��H�P�P����M�_M�H�5�gE��L��E��t*A�QPA9�sDH�@H�PPA9�r�D��)�H�P0�4�Hp H��H�t$�g������3H�t$H��������t.�U�@�����H��s	f���I�FE��B��@M�M���C���I�F�ډ�I�F�]��H��H��H)�H�H��H��H)ЋWH�H��H��H)ƋGH������7�����@���H�����裙��H������H��H��H)�H�H��H��H)ЋWH�H��H��H)‹GH�H��H��H)ЋWH�H��H��H)ƋGH��W�����B9E���B9E���B9E��I�F��D��D9�����A��L��E;i@�X���A�Q@���E1�M��L���WPM�_B�,*H��I��I�E�E����L��g��u�%fDH�@H�PPA9�r�D��)�H�P0��HP I��A�B����f���{L��L�T$���H�D$H��I�GL�`M���W	L�p(H�pD�D$�D�D$L�T$E��tH�|J�y7��@H��D)�H��M�$�I�GM�$$H��M���	D�D$8D�l$<L�T$0H�l$@H�QI�<$H�t$�Q��� I�l$I�H�5�gA���t%�PP9�sH�@H�PPA9�r��)�H�P0�4�Hp H�|$0�۝������I�W0H��t$I�G(I�w H��fD�H��������H9�u�A�G@�t$8D��L��I�G0��������|I�G0H�D$H���^I�G(M�wL�d$H1�M�/I��H�D$ I�G H�D$(�H�D$ H�|$(�4���H���9�t*��M����A���y�M����A���x�9�t��M����A���y�E�UPA�m@D�9���(�L�ӽg��t<D9���L��H�HD�_PD9�r�H�|$��D)�L�\$M�[0E��H�|$L_ E�[A��9��<(�H�={�g��t0L��D9�s�H�HD�WPD9�r�D)�L�W0E��LW L���E�W@��fA����f����A�H��H9\$����L��L�d$HA�@���M�d$M���&I�O������I�~�L$�<I�~��I�~ ��I�~(�w��L���o�����L$�H�D$XdH+%(��H��h��[]A\A]A^A_ËMH��H��H)�H�I��I��I)ċEI�I�FL�xM���aH�P(H�pL��H�T$�H�T$��tH�|J�y7�H���@)�H��M�<�M�?I�FM����I�FI�?L��H�P�P��tCI�OM�H�ݻgA��L�ȅ�t$A�QP9�sH�@H�PPA9�r�)�H�P0��HP �9EtM�M��u��G���f.��B9Eu�B9Eu������MH��H��H)�H�H��H��H)ЋUH�I��I��I)ċEI�I�FL�xM���MH�P(H�pL��H�T$�H�T$��tH�|J�y7�H���@)�H��M�<�M�?I�FM���I�FI�?L��H�P�P��tGI�OM�H�ͺgA��L�ȅ�t$A�QP9�sH�@H�PPA9�r�)�H�P0��HP �9E����M�M��u��3����h���I��H����H�H�=q����i�������L$��H�5:��1��N���L$����R����Љ�H�5��1����$�������H�5���1��L$����L$����I�N�ډ�E1�E1��L��H����9���)	M�A��L��E;i@�����e���D����1�1��ʌI�F`H��H=��YM�I�yHL����E�Y@E1�H�-��H�a�gE��tW@A�APH�߉�D�u� �H�RH�BP9�r�)�H�B0�<�Hz L��H���������M�A��L��E;a@r�I�~H��tL��H�5����������M�I�y`�G�I�~`�~�M�H��I�QL�ȉJI�V`I�Q`I�F`A�Ah���@E���t���f����fA���\���TA�1H��H9\$�+���D�D$8D�l$<M��H�l$@E��E9���I�?A��H��D;o@����M��1�H�5\���H�=5�����6I�ĉ�H=���M�A�QPA�I@L�ȍ,
���
���9�sf.�H�@H�PP9�r���)�H�P0D�,�Lh A�E����f��w	I�F9�tH��H9���A�QPL���A�u1�E1�E1�H��L���7������-����M�뻾h���I��H����H���KH��XH�=A���E1��6�A��fA�������������������������������L�l$E���B���H��H��H�5�81�������L���	�I�F H��H���A�����A���fDI�F��1�H���<6I�~�C��I�~ �:��I�~(�1��L���)��Hc�H�5ǖ�1��c����I_I��E�H�t$E1�E1��H��H���96������M�����@I��D�D$8D�l$<H�l$@M�w���M�A�I@L��1�H�-�g��tdfDA�QP��H���u�#f�H�@H�PP9�r���)�H�P0�4�Hp D�nD�����f��u
I�FA��B;�t`L�ȃ�A;Y@r�L��1�� 5I�D�@@E��u���I���;X@���pPL���蜛����y�D$��H�5c������6H�T$PL���78���4M�H�t$PL��H���x�����H��g��t(A�IPL��9�sH�RH�JP9�r���)�H�J0��HJ H���RA����f��u	E���)���f��u	E������I�VB�4��
���H�������I�~�+4M�I�N I�F�A�iP�L��IcQP��~��IcQPH��9��A�y@M�y ���^H��1�������A�Q@H��9�r�A�YP���9Lc�E1�I���L��A�Q@A����I��A9��I�FB9 u�A�AP�9��t�L�dzg��u
��H�vH�FP9�r���)�H�F0D��LF A�xL�D$觕�������MH�t$Hc�L��H�T$�H��M�I�F ��H�T$L��B�, I�A0L�΃�A+IPI+y I׉<��H���A�u�E1�E1�1�L���=3�������I�~`�L$臇�L$I�F`��y!�L$��H�5ړ����������M�L�����M��M���E+y I�Q��A+APA�A@I�y0H�4�I�A8D�z����H��I�H�x8t	H���MH�HH�P0E1�H�-����H�y�g�Q�QQQ�H@�P��tI�PPH�߉�D�u
�@H�@H�PP9�r�)�H�P0�<�Hx L��H���}�����ufI�A��D;`@r�I�~H��tL��H�5'���������u;1�I�~�L$�1I�~���I�~ ���I�~(���L�����L$������yÉL$��H�5@��a���H�5��������M�L������M�����L$��H�5:��+����z���L��L$�1�L$�L$��H�5Z�����L���������L$��H�5������D$蕅I�F`�L$�
���I�~`�D$�w�I�F`�L$���A�|$H�H�=������H�=�����E1����D�D$8H�l$@I�GD�l$<D��I�G�h��������������<�����USH��H����H��H������H�l�H��A��A��DH�A�����A���~GL��H�����H��1�����EH�H9�s�Z�������H��[]��A��H���eH���H��Mc�J��1��J���EH�H9�s/H��1�[]�fDD������E��y�������D����"H������[]���������e���@��ATLc�UL��H��S����H�����uH��[]A\��H��A�ٺL��PH��L�1�H������x
�XH��Z[]A\�f.�@��SE1�H�ӾH�WH��pdH�%(H�D$h�H��H�荄��H�D$H��tSH�L$1�H��t�@9t H�D$hdH+%(u4H��p��[��H�AH�CH�D$ H��t�@�C��1���W�����AUE1�ATL�gUH��H�W SH��AH��(dH�%(H��$1��I��L��H��փ����u2L��L��H���H��$dH+%(uH��([]A\A]�fD�S�������@��SE1�H�ӾH�WH�� dH�%(H�D$�H��H��]���H�D$1�H��t�@�f�H�D$dH+%(uH�� ��[��X�����SH��H��PdH�%(H�D$H���t;Fu{H��XH��to1�H��������u^H�D$H��tR�@�C��tGH�D$ H��t�@�CH�D$0H��t�@�CH�D$(H��t�@�CH�D$8H��t
�@�C�1�H�T$HdH+%(uH��P[������ATE1��UH��H�W$SH��H���dH�%(H��$��H�|$`�H�����1�H�|$h��D�cA��H����H�}��fE��t
�}��H�T$p1�H��t[H��1ɾ���H�T$XH��tgH�EH��t(H�H��v�R�PH��v�S�PH��v�S"�P�EfA�����H��$�dH+%(uH���[]A\�fD������|��ff.��ATA��UH��S��@��H��D�����…�y����t�t�؉�[��]A\ÐAWAVM��AUI�պATI���USH��H�$dH�%(H�D$x1�1�f�T$@���D$0H�D$Bf�D$J�?�����H�L$0A��ljź��������L�|$@���L������xiH�T$,L�����D$,�����xN�|$,����\��g���H�D$xdH+%(��H�Ĉ��[]A\A]A^A_���k������ ���x��D$A�D$1��d��A�$1�L��A�D$�����H����f�H�D$0�H�D$p)D$0f�A�l$H�D$PH�D$X)D$@)D$`���H��H���H�D$0L�|$@H�D$8�"L�������Lc�E����L9d$8�G��1�L������H�|$0A�ą�������1ɋ����E��A9����t$;w�P;o�W�W�G�E�f���f��t{M��tFD�D$H�4$L��L$H�|$A��A�ă��=�����tM����H�|$�L$D�D$�@����A)�H�E��A���O���������H�|$0E1��#���D���Y����@�����"���f��{����A����f�H�5�1�1��0����j���H�|$0L���K��H��toH�D$0L�d$8�����D$D��D$�����D�gE���3�����~��H�|$0�\���H�|$0A�U��L���H�|$0A�T��<���E1��4������H�|$0A������A������ff.��SH��dH�%(H��$�1�H����H�I��H�����G��v4����������D�H��$�dH+%(��H�İ[�@��tlH��w^L�L$1��H��L�σ�f�t$�H�A�@f�T$�$$�D$�H���7��x�E1�1�1�1�H���b����y���D�G��t������b����q����H��H�G�����P���w.H���Bclsa�Bact�������1��D������f.�SH��dH�%(H��$�1�H��tXL�I����A��I�P�H�GH���wJ��f�H��H9�t/�8t�H�-�H�5�'1�1�軲������fDH��tSH�H����H�Q�H�FH���%H��
H��H9��s�8t�H��H�5h'1�1��W����D�_D�WD�_��~�E��t�H�T$1��H���H��\$H�$-H�$�A��|E���K���E���B���E1�A��A��A��D�T$E��u�D$$�D$(bpf�$,H��E1�1�1�1��i���H��$�dH+%(�H�İ[�f�A������E��u�����@H���_I�������D�_I���D�WD�_H�������H�H���
H������~H����H����A�w#1��"@I��w�D�F�~E1�1�E1ҋV�N�F���"���	�	�������������E����E�����������H�t$1����H�����H��\$H�$-H�$D�D$�T$ ��Z���@L��H���H�5%1��P���������fDE1�E1�I���������D�F�~H���,���1��(���H�H��vGH�Q�H�FH���q���I�������1�E1�E1�����D	����������f.�1�H�%�H�5`$1�詯���������z��1�E1������SA��A����H��dH�%(H��$�1�H����H�H����H�z�H�AH��~hH���H��H9����8t�H���H�5($1�1������B������H��$�dH+%(�6H�İ��[�H���|H�T$1��H���H�H�[�D�D$D�L$(H�D$ H�,H�$������H��E1�1�1�1�f�D$ �%����Å��k������ډ�[���D�QE���w���H�T$1����H���D$�H�H�ǽD�D$D�L$(H�D$ ��t$0����D$,�$4�f����D$4�D�T$8�$<�H���H��H�5v"1�H�7�踭��������A������H�щ������ff.�f���AW�f�AVAUATA��USH��H���dH�%(H��$�1�H�l$hD�d$ H��)D$0�D$` �D$dH�D$PH�D$$�H��D$,�D$p)D$@�H����H�
H����H�B,H�Q�H��~wH��f�H��H9�tg�8t�H�I�H�5�!1�1�諬������A����f.�H��$�dH+%(�qH���D��[]A\A]A^A_�@��w�����P���u�L�t$`L�D$01��D$4H�
��H���L��D�d$0���A�Ņ��	H��t�H�H���w����T$8�SH���f����T$<�SH���U����T$@�SH���D����T$D�SH���3����T$H�SH��'�!���E1���DŽ$H��$L��L�D$DŽ$ �H�H���f��$ �DŽ$(netdDŽ$$DŽ$+dev�H��$����y_�����H�C ���f��z����5��D��ډ�i���f�H�w�H�5�1��۪���+���fDH��L�����H��f�T$pL�D$ f�D$f�D$H�����D$tf�D$dD�d$x�D$`�L��� �Ņ�uMH�H��'����H�T$(H�S H��+������D$$�C(���fD�D$�_��T$��A��ى���y�F���ډA���x���������ATf�I��US��H��@dH�%(H�D$81�H��H�$0H�D$(D$D$�8����Ņ�uB��u-�|$t&�D$A�$H�D$8dH+%(u`H��@��[]A\���t�D$A�$�Ӑy�����ډ�Ð��u��t�D$A�$�@�D$A�$�fDA�$��	��f���SH����H�H��vyH�Q�H�GH��~3H���H��H9�t$�8t�H�=�H�5�1�1��˨���PH��vJ�G��~C��$�-�Å�y�����ډ��[��H���H�521�1��y��������������SH��tKH�H����H�Q�H�GH����H��H��H9�t7�8t�H�}�H�51�1������6�������[���G��~ދG��tmv��u���������_��[�fD����w��1��|�Å�y������ډ��[�H��v��W���{���H���q����G��u�1Ҿ%���Å�x���[�fDH���1�1����H�5��<����g����1���ff.����AWf�AVAUATUSH���dH�%(H��$�1�)D$H���FH��H���:H�7H��H����H�N�H�GH��~;H�7��H��H9����8t�H���H�5�1�1�臦����H�;H����H�O�H�CH����H�;�fDH��H9�t'�8t�H���H�5D1�1��3����fDH���X�kD�KE1�E1�E1۾�C�{�S����@��RE���I=���>���5�������A��f��f��
H�t$(�1��D$ $H���,f�T$&�H�f�t$$D�\$4�l$8D�d$@�A���FE����E����E1�A��A��A��H��$�1��D�D$<H��L�l$�D$DL�d$ �H�L��D���D$Hbpf�D$L��D$ 0D�L$�D$��IZ���Ņ����D$ ����h����E����A�H9�HC�H��H)�H9�HC�H��H)�H�tI�|H9�HB�H)ѺH�L1�H�t$�2��l$ H��$�H����$��H��L����P1�L��$ ���ZY����=����|$ D�x����D�wA��D�=��xD���H9�I�<HC�f�GA�Gf���H��H)�H9�HC�I��I)�H��A�oI�LH9�HB�H)�H��D�H�L
�Ic��N��l$ ���D$��D�uA�������H9�A�4HC�H��H)�H9�HC�H��H)�H�L7I�|4L��H9�HB�H)�H�L
������D��L�D$1�H��,H�b�1�L��D�t$ f�D$LH�\$���Ņ����|$uX���������FfDH���D�ZH��w\E1�E1�H��wTH��wXH���s�������H��$�dH+%(�GH�����[]A\A]A^A_�DD�BD�RH��v�E�ۋkD�K@��H���1���1��-���A��u�E�������|���@H�;H��v_H�O�H�CH��������3���f�����ډ�P���H��H�8�1�H�5}�ȡ���#���E1�E1�E1�����f�H��H��1�1�H�5K薡�������Z�����������������Z�������$���������{��l$ ���������Չ������
��D�KE��@��E����	�H��wBH��w���f���A��
1��7���@�SE���D���@���;���1�1���1�1�����f���SH��t1����Å�y�����ډ��[�������������Sf�H��dH�%(H��$�1�)$H���H��H���H��H�?H���tH�w�H�AH��~5H�49��H��H9��3�8t�H�i�H�51�1�����L�I����I�p�H�BH���cJ�4�fDH��H9�t'�8t�H�!�H�5�1�1�裟���ffDH���'�Z�z1�E1�E1�D�Z�J�BE���5	�	��+E���"���A�����
L�D$1��L���H�D�T$$H�$.H�D$D����\$(���D$0�A���E��������1�A��@�ƃ��t$,H�|$I��1�H�$1�H���D$4�D$8bpf�D$,�X��Å��^�|$�pH��$�dH+%(�nH����[�H����D�QH��w=1�E1�H��w5I��w9@I����fD�c������fD�qD�II��vˋZ�zI�������E1�����A��u����
�����L�I��vwI�p�H�BH�����Z����H��H��H�5_1�訝���k���I��wjI���X���1�E1�E1ɋzE1�1�I�������1�1�I�������L��H���1�1�H�5��F����	�����k���ډ���1�E1�E1������N��������{�������f���H��t7SH��H�?���H�{���H�{���H�{���H��[�w����ff.�@��AWAVAUATUSH��(�������D���I��A�����0����H��H���FA��D�h(M��h L�����H�I��H����I���L��L��H������E�ohE����I���H��H�4$�{A9���nA������^E9ol�TM�GpM��L�D$�BI�WxH�T$H���0A��D�k$M���C,L��L�t$����H�CI��H���H�T$H�4$H��H���,��D��H��H�|$���H��H�CH�$��H�|$���H�CI��H����L�D$I�I9��A��A�L�$������H�$L��H�\$E1����"fDH9�sr��L�9���D9���A��H�J�<8K9<�uԍ~�C��H��D��I+�I9�r3�у�D)�A��A�������1��H��(H��[]A\A]A^A_�H�$L�����H�{���H�{���H�{���H��1�����s����H�$A9�u�A�E�D)�A�,��E1�����F��1���ff.����H��I��;W$spH�G��D��D9�saI�@H��E�P,�4�Ή��A��IPH;:r@A)�A�H(��IA��1��@��J�4L�A9�tH��H;:s�L)�H���f�����1�H���ff.���H��H��� 9�s>D�A(��)�1�A��H;0s�'���J�9�t
H��;0s�L)�H���fD�;���1�H���f.�@ATUSH��dH�%(H��$�1�H�|$���H��$�H�5b��$��H����L�d$H�l$H��1�H�\$M��H��H��H�58�����tmH��H��$�M��1�H��H�5��~���1���u �D$�T$������ЋT$9�G��H��$�dH+%(uVH�Ġ[]A\�fD�D$�T$������ЋT$9�G��u��l���f�L�d$H�l$H�\$�O���������U�������SH�OsH��H��(dH�%(H�D$1�����t$H�D$dH+%(��H��([]�u���DH��H�5����H��H��t�H��H�L$1�H�T$L�D$H�5�����H�߉��o���u��D$�T$������ЋT$9�G���p���H�T$dH+%(uH��([]�����AUATUSH��H�$H��dH�%(H��$x1�H��H�t$I�ȉ��
H��H�$p�H�1�H��D�D$\��H�T$`�D$X�� �7��H�6a��Hc�H�>��f��D$���I��A�H��H� �1������Å�y.����H��$xdH+%(��H�Ĉ[]A\A]�f����������H���L�d$pL�-�kL�d$`H�D$X1������D�D$��I��A�H��H���1��D$ �O��������������g��1��Y����D$-�#�������D$����f��D$
�����D$���D$���I��A�H��1�H���������*�����r���=�n��������H�y�L�d$pL�-�jL�d$`H�D$X����fD�D$$�c������ ���L��L�����H�������g����Y��f���SH�� dH�%(H�D$1�H�$�H�D$�H��u9H��1�1��e����Å�y�Z���ډH�D$dH+%(uH�� ��[�@�3�������������AWfn�I��AVfp��I��AUI��ATU�l1SHc�H��H��H��(dH�%(H�D$H����D$�L$f�D$H�$����H����H��H��H��I�ĉ����H��L��H9�I�|$HC�H�����H�{D��L��H9�H��HC�H)�L�����L��1�H���T��L�������H�D$dH+%(uH��(��[]A\A]A^A_û����������AUATUSH��dH�%(H��$�1�H����f�H�$0��H�D$(D$D$�� ��H��a��Hc�H�>��fD�G���E1�A��1���������`��A�ą�x2I��A��1����D$�9���Å��ZD�������A��H��$�dH+%(�.H�ĸD��[]A\A]��H�|$0��LfoɫH�b�H��$��D$)�$�fo��H�D$p�$�fom��D$x )D$0foH�)D$@foK�)D$PfoN�)D$`�T���A�ą��Y�D$E1�E1��H��H�D$��I��1��*�����3���؉Ņ�x������A���tD������E�����������A��A!�����fDE1�A�����1ҹA����E1�A������]��1�1�A���k����E1�E1���A������O���D�D$E1�A�����A���$���f.�A�����D$A�����A����E1�A�����A�������f��������������A����������������E1�A��A����w����_A��������USH��H�$H��(dH�%(H��$1��$��t$H�D$�H�����G���H�l$H���D$H���D����Å�x^t,�H��$dH+%(uyH��(��[]��H�5��H���A��H��u�H�5��H��1��+��H����������ډ�������f��������t����V��fD��f�H�7H�WH�OH�GH�G0G ����ATI��UH���8SH���e��H��t(H�(f�L�`H�XH�@H�@0@ []A\�H����ff.�@��ATI��USI�|$ H�t:1��H��H��t�H��H�[�T��H��u�I�|$H��I;l$ r��:��f�I�D$I�D$0AD$ []A\�f���H��t'SH��H���w�e���H��[���@[�fD�ff.�@��H�G0����H�G ����AWI��AVAUATA��UL��SL��H��8H�t$H�T$ M��tI�H��tH�M�w(I�wE1�H�|$A�E��tH�|J�y7��@H��D)�H��I��A����I�O H����I�G0H��H���������H��H��H9��I�G(�H�P�H9�HC�H��H�D$���H��H��H�D$(���H��H���a�l$A�@I�H�D$A)�D�l$DI�|J�y7�H�D$L�,�M��t;M��I�wM�mI�>A�H�م�tI���L$H��H��H�I�FL�1M��u�I�H�D$H�D$I;G r�H�D$(E1�I�G H�D$I�G(���I�_I�_(I�wH�|$A���tH�|J�y7��@H��)�H��I�ſ�m��H��t}H�T$H�H�T$ H�PI�WJ��H�
H�HH�I�G01�H��8[]A\A]A^A_�I�G(�H�P�H9�HC�H��H�D$���H��H��H�D$(�G��H��H����H��8��[]A\A]A^A_�I�GH��tfN�4�M��u�[M�vM��tOI�WI�>H�t$A�W��t�H��tI�H�EH��tI�FH�A�D$���v1E�����������0���fDA����������������@H�D$I�H�D$ I�F���I��m������AUI��ATI��UH��SH��H�_(H�wL��U1҅�tH�|J�y7��@H��)�H��H��H�EH��tIH��H��u�>fDH�[H��t/H�UH�;L��U��t�M��tH�SI�UH��[]A\A]�fDH��1�[]A\A]�ff.���AWI��AVI��AUATI��UH��SH��H�_(H�wL��U1҅�tH�|J�y7��@H��)�H��H��H�EH��tzL�,�I�]H��u�kL�kH�[H��t[H�UH�;L��U��t�M��tH�I�M��tH�SI�H�SH�߈D$I�U�?��H�m0�D$H��[]A\A]A^A_�fDH��1�[]A\A]A^A_�f.�D��H�1Ʉ�tf�H��H��H��H)�H�H���u�H���f���H���������H���f�AVAUATUSH��H�?�i��D�`�D9c |1�[]A\A]A^��Hc�H�s0H�{(�H���i�����eH�s@H�{8H���h�����H�C ��uH�S(�����
�H�;�i���ŋC D�hD9�~PL�5@�`H�;D���Ei���HH�‰����f������Ic�L�>��RH�C(��@DA��D9�u�D�c �+���fDH�B��t܃�H�s(H�IH�L�@�PH����@H9�u��fD�JH�C(�R��@��@�@H�B��t���H�s(H�IH�L�@�H����@H9�u��d���@H�B���P�����H�s(H�L�@�PH����@H9�u��+������`�������V�����F��tHATI��U�SH�����C���CtH�H�I�<$�t����g���@��H��r�[]A\��ATA��USHcGTH���WPH�H9�|8�R���к�9�M�Hc�H��H���ҳ�H��H��t�kPH�CHHcCT�P�STD�$�1�[]A\ø����AWA��AVAUATUSH��H�G(N�4�A���<��H��H�?D��A��L���$g��A�I�ʼnЃ�<t4A�u�����f����H�
7�`��Hc�H�>��f.�A�E����f���(E���A�u���1�H��[]A\A]A^A_�DA�uA��H��H��[]A\A]A^A_�"���f�H�S(B�����B���A�E��u��@u��H�������u�A����A���f�E����A�M���e���A������A��t$t�M�}E1�A�w1�H��������1���A��I��D9d$�A�U��t���H�������o��������A����A����fDA�u�H���'���A����A����DE��A�uH��D������������A�EA�Dž�t5��M�u�M�l�A�vD��H���������l���DE�I��M9�u�A���V���f.�A�u1��]���DA�uA��H��������$���u	E��������H����������H�S(B�����B���c���1���H�5�X1�衂�����������A������A��t$�a������������@H���I��H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�I�z�$H��H��$��D$0H�D$H�D$ H�D$A�RH�D$dH+%(uH����艵�f��F����UH��SH��H��H�H�H�}�t���gc���@��f��
tJf��t,f��	uH�5F�H��1�����C���Cu�H��[]�H�51�H��1�������DH�5�H��1�����D��AWAVAUATUH��SH��xdH�%(H�D$hH�&��D$8 �D$H�D$XH�D$ �G���D$(H���H�D$0H�W�H�D$@H�U�H�D$P9���L�d$ A��A�׉�L�d$1�A�\$F�l3�D���A)�E9�����I����u�L�d$PMc�L�D�`L��L)�I��L�h
MF�L�T$�$H�T$L��H��1�H�5�E����E9�tOD��A��A��D)�9�DN�}�H�D$H�P��X8L�`0A9�NE����E1�B�L7��ș��)�A9�ujf.�H�D$hdH+%(��H��x[]A\A]A^A_�DH��H9�u��v���f.�Hc�H��L�d4 E9�����E��t^E��E)�L�Q�`Mc�L��H��L��H�5@�L�T$L)�L�L$H��
I��
IC�1����E9�L�L$L�T$�S���E�����E9�����D��D��D)�D)�9�E1��Mc�L���`��該�f�H���FI��H�σ�f��t)�F�ƃ���w$Hc�H�5�qg��������H���A�p���ԉ�1���1�H�5�T�d~�������ff.�f�ATI��H��UH��SH�� dH�%(H�D$1�H�D$���H��tvH�T$H��L��H����H�D$E1�H��L�D$�L��H�PH�T$����u/H�|$腮�H�D$H�T$dH+%(u!H�� []A\��H���X���Ǹ���z��f.�UH��AWAVAUATA��SH��D��H��(H�U�L�w(H�?dH�%(H�E�1��G_��H�;�0I���*|��A�UI��H�V���t8H�C8O�4�J��A� udA�U�����f��tf��u6f��u1A� L��f�H�U�dH+%(��H�e�[A\A]A^A_]�fDH�}�L���|���H��wA� H�H��u���I��L9�tH��H��$�L9�u�H��H��$����L���I��H��M��PL��1����L���0��H�L����#��AWAVAUATUH��SH��H��(D�bH�Wh�L$����uH�+�H��H��H�4S��H�5�HE�1����fE��uH��([]A\A]A^A_�1�H�5>�L�}H���c����EA�̉L$�������f�����|$��H���`������H�5��H�
��H�l$HE�H��L�5��H�D$H�$�L$��Hc�H)�H��L�f
LG��H���LD�W�H�RL�l�L���&f.�L��L��L��H��1�H�����I9�tG�uH�;��y��H�{pH��I�����L�MI��H��w�H�4$M��L��L��H��1�H���b���I9�u�H�l$H�D$HcT$H����H���`H�5G�1�H���,����EH�58���tW��������{������E��f��t0�L$��t(�Q�H�EH�RH�T� D����L���H��H9�u�H�5��H��(H��1�[]A\A]A^A_���fDH)�H�P
�_���@������H�
�H��A�
��L�5�H�l$HE�H�$�D$�HH���`Hc�H�D$I)�I�H���L$LG��H���LD�Q�L�l�L���%�D�ML��L��L��H��1��	���H��L9�������uH�;�1x��H�{pH��I����I��H��w�D�EH�4$L��L��H��1�����H� �`�`���UH��SH��H��H�Wh�k����UH��H�
�I���EH�5����H�PHEȃ�H�z�f��H�l�HD�H��1�[]�M���ff.�f�AVI��AUATM��U��SD�n��H���bi����tHc�1�H��H��H��tA�V����1�I�$1�[]A\A]A^�A�VA����t3w!��t\��u7H�E����HE������uH��fDHcE���HE��f���H�5�N1�1���w�������H�E����HE��n���H�5FN1�1��w����ff.�AU��H��ATUH��SH��H��H�?dH�%(H�L$1�I������A�ą����SH�<$H�C���������f������t�Q�H�RH�T�H9x��H��H9�u�H�ExL�<��x�P,�E��H��~L��LE�H�QaHEȅ�H��H�5�HE�H��1�H���y�f�H�D$dH+%(�H��D��[]A\A]�fD��t�Q�H�L�HcPH9�tSH��H9�u�H�ExL����x�P,����H��}L��LE�H��`HEȅ�H��H�57��X���f�H�UxL�-O��z�J,uL��H��}L��LE�H�h`HE�H�}�0��t��M��H��H��H��H�5	�1����������H�*`ID����H�
`ID�����fD��H�
`ID��O���聩�AWAVAUATL�%�`UH��SH��H��(�FH�T$�L$�D$����@��H�U�EH�D�<�E��tCH�;D���8W��D�XI��E��A��E��A��fA���8A��Ic�L�>��f.�H��H���e�H�5ՊH��1����D$�E��u�H�D$�8t�|$�.H��H�L$H��(H��H�5
�[1�]A\A]A^A_�H��H��H����A�>�����{���L$L��D��H���.����l@H��H����E�E���A�{�7�L$L��D��H���5�3H��H����A�6H�;�r��H��H�5�iH��1���fDfA���D$�����H��(A��D��1�[H�5�J]1�A\A]A^A_��s��H��H����HcE���QH�UH�;�t���U��D�`H�D$A���8t�|$��fA�����L$H�T$H��H������A�VH��(H��1�[H�5�]A\A]A^A_����|$H��wH��H�ywH�5�hHE�1�������H��H���e�A�6H�;��q��H�5�IH��H��1�������H��H��D�\$���MD�\$���H�D$�8t�|$H��ItH���H�L$1�H��D�\$H�5ܾ�&�H��SD�\$H�D$H�5�+H��1�D�\$��D�\$fA���_E��E1�A�l$�E��uN�*f�D9�u
C�D�����C�t�H�;��p��C�t��L$H��H��I���yM9���E��M��t�H�5)SH��1��w��DH�5��H��1��_����f.�H�5ؼH��1��?����f.�H�5��H��1����z���f.�H��H�����H�SpD��H������7����H��H����H�ShD��H����A�vH�…�y[H�56�H��1�������DL��D��H�������DH�ShD��H���Y�H�5�H��H��1��u�����H�5�H��1��_����f.�1�H�5�)H���?��L$H��H��H�T$���H��QH��H�D$H��1���D�\$���H�D$�8t�|$H�zGtH�[�H�L$H�5��H��1��������fDH�5��H��1���H�t$H��(H��1�[]A\A]A^A_��f�A�V���������f�1�H��H�5&)�o��L$H��H��H�T$����H�5�PH��1��J��A���H��F����H�5�FH��1��(�����AWA�AVAUA��ATA��USH��H��8D�wdH�$dH�%(H�D$(1�H�;D���0Q���{H��t
�@��I��rZHcCd�S`H�{X9�|A�R���к�9�M�Hc�T$H���%��T$H��H�����S`H�CXHcCd�P�SdD�$�E��t=�M��΃�H����ʩ�	u �.uf��tiD��H�5�E1�1��n��H�SXIc�H�t$D��H��H��H�$H�D$�CdD)�D$���D�sdH�D$(dH+%(uBH��8[]A\A]A^A_�DD�e����D�e������H�5SE1��n������DAWI��AVAUATUH�jSH��H��H�BH�?�4$�D$,��A�ƉL$(A��fD�t$:�^��fA���4$�D$<�H�ShH����H�
���D$9H�?�I��A���H��DHE�H�5��H��1��
��t$,�����D$(L�-Z�`L�l$0D�H�
Ic�D�L$H)�L�H��IG�E1�E1�E��M��H�D$�F�H�@I�D�H�D$����E�A��A��A��%���D�|$ E��E!�|$9A���)D�L$D��D��H����H�T$H��1�H�5�
�E��u�L$H��H�$����E����D�t$ H�5�H��1�D��E�A���1�H�5q�H��H�����H�D$H9����uH�;�k��E�|$H�$A���&����|$9D�mtkD�|$�E1�D��D��H��E����H�T$H��1�H�5�	���uH�$D��H���U����uH�;�Z��1�H��HH�E�t�E1��M���@�D$ E1��uH�;D�D$$�u\��D�D$$�����f�f�|$:D�L$M��L�l$0u4A�G�L$<E1�D��H�ߍ��N�f�|$,uA�W��t^L�-?�`1�H�5�rH�����HcD$(L��H��H��`H�5��H)�H��
H��
HB�1����|$9u(H��H[]A\A]A^A_Ð1�H�5H���o��|$9t�H��HH��H�5�1�[]A\A]A^A_�I�f�A�GL�#���0��H�,$A�H�@H�\$D��A��I�D�I��@�uL���=[��E�G���E��y�}�…��� Љ�t�E�<�1������9�L�H��I9�u�D��H�,$A��H�\$E��A�G1�H��A���H�Sh�D$9�Y�A�?H�
AH���I�����O���H�
�H�p��<���f.�f�|$:�^����D$(E1�D�H�)���@H�\$H�,$@�t$9D��H�ShH�����A�7H�
�@I����u��A��P���DH�Gx�x0t�DATA��U��SH��H�?�K���@����f��v(@��u/�1�D��H��f�CH���z���1�f�S[]A\��H��1�H�5."�w��D��H��f�KH�ۍ1��:���1�H��1�f�sH�5�I[]A\�?�ff.�@ATUH��SH�WpH�����I�ċE��uH�5γL������t(H��H�5dz1�����uL��H��1�[]A\���H��H�5�?[]A\���DAWAVAUATUSH��H�G(�T$��L�,�A�E��<twH����L�5��`H�;����I��A�UD�xI�ĉ�D�������ȃ�@���Df��w5��Ic�L�>��f�D�D$E���f�A�E����A�EH��[]A\A]A^A_�f�A�l$H�S(��L�,�A�E��<�e������A�U�t$A�$����A�U�������A���9l$�L���H�����H�5��H��1���A�U��A�U���A�l$�c���fDH�ShH�߉��*�A�|$H�…���H�5��H��1��9�H�5+�H��1��(���A�EA�t$��H�߃���A�E�B���A�E����H�;���=H���0��t'H�;�e��H�5��H��������������H��L�����H�5��H��1����m���DA�t$�T$H��I�l$����A���T���A�G�M�d��u�T$H��H�����L9�u�H��[]A\A]A^A_�DH�Sh��H��L�=�eM��1���I��I�6L���(����P��I����u������M�t$�����l$A����E��K�M�<�A�v�T$H��I�����M9�u�D$��tfA�U���A�U�|���DH�5�H��1����I���f��D$M�t$�D$A��u����D$A���q���1�L���H��������@1�L���H���A����@�����f��wl������9l$����E�$E����H����H�5�;1�[1�]A\A]A^A_�)d��f�Hc�L��H�5��H��H��I�T/���m���f���r���H�;����E���0��t%H�;�b��H�5N�H���|���u
A�M�=�����H��L���!���H�5C�H��1��@���L���H����H�5#�H��1�� �A�M���fDAWAVAUATUSH��(dH�%(H�D$H�Gx�x
��D�H,E�����x0H��A��I�ԉ�E��t�x2toH�;1�D���L$�ޜ���PI�ʼn����f��wJH�5�`���L$Hc�H�>��H�;L�D$D��L��L���*���uH�|$��f.�1�H�T$dH+%(��H��([]A\A]A^A_�E���OH�D$dH+%(��H��(L��D��L��H��[]A\A]A^A_��@M�u��t^�B�H�@I�l�A�vH�;�D��A�E���HE�FD��A�������A�v��H�߃�L������=�9���I��I9�u������&���@E�}H�;�L$D��D�|$�P��H�;1�D��H�ʼnD$�t����@��f��������!�A�U��t����L$tA�<$t�E1�E1���D���t$E1���L�H��������������D$A��A�E;ur��Y����A�E��wh�P����>���1�f.�A�H��H��Hȃ��u�@D���)�H���D)�H��H���+������fDA�VE1����蟔��H�5671�1��`��������AWI��AVA��AUE��ATUSH��D����H��XD�D$E��H�t$dH�%(H�D$H1�E��t}E�d(H�WxA��Ic�D�d$H�H9rP��H��D��L������Ņ��������H�D$HdH+%(��H��X��[]A\A]A^A_���������f�H�?��D�$�N��D�$H=���I����
I�?1�D��D�$�~���D�$H�����@�F	��H��s
I�WxJ�#H9r�D�d$�8����I�Wx�zuG�BB,�D$��~8H��TE1�H�$f�H�4$H��L��1�A������I�WxD9d$u߀z	u#H�D$H��t	�8�6�D��L�����I�?1�D��蹘���HH�$����փ�f����H�=7�`��Hc�H�>��H�$H�L��@��t��H�C�H���HE�H�5.TL��1��"��L�4$I�?A�n���`@��1҉�L������A�6I�?�9]��H�5��L��H��1�������E1�E1�H��1�L������Ņ��	���fD�l$������L��H�5��1�������������f���D��H�5�61�1���]��������H��H�5s�L��1��\������E���?H�$�x���>�D$�@�W���D�E����D)�)�D��1��Ʌ�t!@�4H��H��H�u�H��D��H��H�D$ H�L$ H�4$D��L���������I�WxH�$L�p�B,���z�B,uH��d��uH��H�5vL��1��L$����L$�����A�H�$H�@L�l��D@E�NE��A��A���D��A�VA��L����H�������-I��M9��1A�vI�?�d>��A�6I�?�I[��H��H�$�P��x�E�FE1��H�$I�?1�D�hD��D�l$����I�?D��H�D$�K��H�L$H��I���W�AI�Wx��f��u
I���	�B,���z�B,uH�oc��uH���1�H�5�L���j��H�$I�Wx�HD�b0�B0��t<E1��1D�T$E1�E1�H��1�L��A��L����H�$I�WxD;ps�z1t΋B,�JD�b0���z�B,�����~>H��PH�$f�H�4$H��L��1�������I�Wx9�u�z�B,�gH�
�bH�[E��u
H�
�H��H�5'�L��1��������I�?D���K��A�o��tHc�1�H��H��H��u	����Hc�H�|$ �H���S��I�GxL���P,���J�x���H�bL��LE�H��DHE�H�T$ H�5%�L��1������,���H�$�hE�������l�L$�@�U���D�E����D)�)���1��΅�t%f��4H��H��H�u�H��H��I�WxL��~�z�r,���H�LaL��LE�H�DHE�H��H�5q�L��1��=���x���H�$I�?D���h�fJ����tHc�1�H��H��H��tH��Hc�H�|$ ��
��H�Ã��:��������D���H�5�/1�1��*Y���K���I�GxL�-4~�x�P,�L��H��`L��LE�H�ICHE�L�4$I�?A�6M�f�W��M��H��L��H��H�5�1��e��fA�~�����E1�L�5¢�A�4$I�?�:��A�L$A�$1�E1�E1�L��H�����Ņ��Y���1�L��L��A�����H�$I���@A9�r��/���I�Wx�B,�z�X��B�Z,�^Å�~8H��MH�$H�4$H��L��1������I�Wx9�u�z�Z,� �B,H�
u_H�8B��u
H�
�|H��H�5
�L��1��f�������H�-BID����H�
�|H��A����������H�$D�h�E�A�����<���I�?D���PH����tHc�1�H��H��H��tGH�T$0H��H�փ���1�@��t	���@��t�<f�<H��@��t��H�Ӄ�wH���`��Hc�H�>��D���H�51/1�1���V���	���I�GxH�SH�3�H�@,H���Y����L�B^H�
A��u
L��{L��H��L��H�5a�1��0���k���I�Gx�P�@,E�������L��]H�
�@��u
L�p{L��H�H�50�L��1���������I�Gx�P�@,E���1���jL��]H�
c@��u
L�{L���H�5�L��1��������I�Gx�P�@,E�������VL�P]H�
@��u
L��zL���H�5��L��1��>���y���I�ox�}2���}1�a���D�3E���[�E1�K���H���������<�����H�5�+1�1��GU���h����x����H��\L��LE�H�t?HEȋT$ H�59�L��1���������H�
M?ID����H��D��H�5�,1�1���T�����H�
�yH�?���������I�GxH�
�y�x�p,�M��H�#\H��HE�H��>HE�f�H�5��L����Z����G���I�GxH�
vy�x�p,���H��[H��HE�H��>HE�sH�53�L��1��3���^_���I�GxH�
&y�x�p,����H�[H��HE�H�;>HE��H�5�L����l�������H�5>*1�1��S��������H�
�=ID������H�
�=ID��o�����1������H�4H�4
9�r�H�4H�� �����H��=HD��r�����H��=HD������H��=HD����I�WxL�Ax�z�B,uS��H��ZL��LE�H�Z=HE�H�H�5�L��1��������B2���D��H�5�*1���R������H�
=ID���U�E,E���,���OL�&ZH�
�<��u
L��wL���H�5w�L��1�����O����L�
�YL��<��u
L�
hwM��H��L��H�5�1���������XL��YH�
o<��u
L�+wL���H�5�L��1����������L�oYH�
2<��u
L��vL���H�5��L��1��^�����urL�7YH�
�;��u
L��vL��H�H�5�L��1��%���`���AL��XH�
�;��u
L�yvL���H�5B�L��1������#�L�VvH�
�;��u�L���L�?vH�
q;���r���L���j���L�!vH�
S;���'���L������L�vH�
5;�������L������L��uH�
;�������L�����L��uH�
�:�������L�����L�
�uL��:���5���M���-���L��uH�
�:�������L������5��L�huH�
�:�������L�����L�JuH�
|:������L������$�H��I��H��DB@�C����}�E,uQL�xWH�
;:��u
L��tL��A��H�5ϛL��1��e����H��D��H�5(1�1��O�����L��tH�
�9��u�L���ff.���H���AUATI��USH��H�����H�(���I�D$8H��t,A�T$ ��x#1�H�<�H��t
���I�D$8H��A9\$ }�H��1���I�|$H��I�|$X��M�l$hI�} t+I�EH��H��tH�;��H�[H��u�H��I;m r�L��1��[���M�l$pI�} t2�I�EH��H��tH�;�@�H�[H��u�H��I;m r�L������H��L��[]A\A]��H��[]A\A]�����AUI��ATI��USH��H��H��tdH�H���'H�r�H�AH��~JH��DH��H9�t7�8t�H�Q�H�5��1�1���M������1�H��H��[]A\A]�H��tྀ��L��H��H����L� L��L�%���H�XH�H��L�h�?<���L��H��H��HD�1҉E�3���H�EhH=�w71�L��H������H�EpH=�w~H���F���Å�uH��H��[]A\A]�f�H�Eh��H��1�����G��H�‰�؉�+���f�H��H�5��1�1�H�A���L���������fDH�Ep������1������f���ATU��SH��H�?�;.��9���H�����A�ą�t,xD��[]A\�f.�蛔�D��ډD��[]A\�@�CT��1�H�������Ņ�x7�CT1�~�fDH�CH1�H�ߋ4�H����9kT�D��[]A\�fD�3���A��ډ�s���� ��A�����]���ff.�@��ATI��US��H��H����H�
H��H����H�BH�Q�H��~IH��
@H��H9�t7�8t�H�ߗH�5|�1�1��kK��薓����H����[]A\�L���H������uUH�EH��vpH�UH��vv�MH��tm�EA�D$��L�����A�D$1�H��[��]A\����������t%��y��L$���L$��ډH����[]A\�1�H��o1��1��@H�
�H�5R�1�1��J���)���@��AVf�I��AUA��ATI��UH��SH��@dH�%(H�D$81�)$H�D$0)D$)D$ M���`I�L��H����H�Q�I�@H��~KL��fDH��H9�t7�8t�H���H�5�1�1���I����������fDH�}D���+��H���}K�4H��H�$H�H�ExH��vK�CH�s�D$H����1�H�|$�fD�H��H��t���u��D��f��D$H���%�D$	�D$�D$	1�E1�E1�L��D��1�H��D$
��H�Ex�Å�y�C���ډH�D$8dH+%(��H��@��[]A\A]A^�f.�H�?��*��H����H��K�41�H�Ex�	H�$f�D$f�T$�h���f.��D$	H���E����C�D$H���8����C�D$	H���+����C�$���@H�ڔH�5�1��KH���S����q��������$����|�H�sH��������D$	�D$����AUATI��USH��H�GH�(1�I�D$ L�(L9�rA�R��%���?��%���H��@uH��I�|$A�$��x5H��I�D$H�(L9�s�I�t$(H!�It$���y�H��H��[]A\A]�I�T$Hc�H��H�*H��[]A\A]�ff.�@UH��SH��H��H�~H��tH�u���H�CH�{ H��tH�S(H�EH�tP���H��H��[]�w�UH��SH���G��~!1�fDH�EH��H�4�H�����9]�}��x��x�H�}�zw�H�}�qw�H��H��[]�cw�SH��H�H��tH�s0�j��H�CH�{H��tH�S(H�C0H�tP�G��H�C�{<��x�Sx�H��[�
w�f.���AWI��AVI�ιAUA��ATUSH��H��xdH�%(H�D$h1�H�t$H�T$�D$XH���H�D��������u�|$�HA�ċCH�{��H�H�4�H��=����s�H����H�C�C�H�;�pHc�H��H��H������s�H���H��8����H��H���aHcSH�CE1�1�H�sE��H�,ЋD$ �D�m0��L�}L�uH�E(�M��H����3H�EL�K1�E��D$ ��I�4A���H�����H�E HC�H�EHcCH�@H�H��D��H�A�C��{�A�&r�����CH�D$hdH+%(�H��xD��[]A\A]A^A_�@諌�1�D��H�5?�(H��1�A��A��D���ZD����~��+�f��{��D��H�5�1�D� 1�A��D���/D��H��H������E���q����F��D��ډ�`����5��A����J���@���D��H�5!1�D� 1�A��D����C���D���D��H�5�1�D� 1�A��D���C���s���D��H�5�1�1��C��A���贋�������Tw�@��H��t�R���f��ff.�@��AUATI��UH��S��H��H��t]H�H����H�r�H�AH��~CH��fDH��H9�t/�8t�H���H�5��1�1���B������E1��O� ��Y��I��H����舎�H�I�E�{�A�E��xpL��H���L���@�����u<H��L��[]A\A]�fDH��H�5�1�1�H�a��^B���n���f��؉�L���4����o���X�����[��H�5$1��1�����B�����>����#�����AUATUSH���G��~qI��1�E1���I�H��A9l$~:I�D$H�<����H��H��y�A�Ņ�y	���ۉH��D��[]A\A]�fDI���������DO�H��[]D��A\A]�E1���D��AV��AUI��ATUS�WH�7��}�Lc�E��xytGO�4d1�E1�I����H��I�I9�t4I�E�T(I�EH�<����H��H��y�A�ą�xP[D��]A\A]A^�@����I�����[]DO�D��A\A]A^�@��[]D� A��D��A\A]A^�f��ۈ�ۉD��[]A\A]A^�ff.����G����;wsH�G��H���@H��菈��"1�H���f���H�GH��@��H�G H��@��H�GH�H�G H�H)��f.���H�G(H������G0����USH������H�ø���H9�HN�H��H��x
H����[]Ð�݅�y����ۉH����[]����H��t���f��ff.�@��ATU��SH��pdH�%(H�D$h1�H��t]H�H����H�Q�H�FH��~CH��fDH��H9�t/�8t�H��H�5$�1�1��?���>��1�����@�聂�H��H���谊�H�H�C0��w�C<���mH�t$1���D$XH��H�T$�H���������|$���D$ �k8E1�1�H�s0A�����H�C(�}�H���t}H�CL�K01�A��D$ ��I�4A�Y}�H�����H�CHC0H�ى�H�C �{<���{k����H�D$hdH+%(�;H��pH��[]A\�����H�5�1�D� 1�A��D���=��E��t�A��H��1�����م�D� �@�˅��H�5
1�D� 1�A��D���=���fDH�j�H�5�1��c=���K���fD胅�H�5�1�D� 1�D����;=���f��[���H�5j1�D� 1�A��D���=���K����3���H�5�1�D� 1�A��D����<���#�����H�5�1�1���<��A��������1������p�ff.�@��H�W H�O(H)�H�D1�H!�H‹%���
@�����H�G H�O(H)�H�T1�H!�HЋ�����ff.���H�������?whH�GH��H�H�GH�H�(D�OD�)�A�ȍN��A9�r<A9�rOH!ǁ��Hz �7�GH�rH�H��H�H#B(HB H���fD����1�H���fD�ۃ��1�����AWAVAUATUSH��8dH�%(H�D$(1�����H��A�����I��4�ׂ�CA���t��{��8uv�{<D��H����v��x_���tAH�t$��kp��uGHi$ʚ;A��HiT$ʚ;H+T$HT$H)�H��I��H��A)�E��~\D��H�����I��H��t��H�D$(dH+%(u`H��8L��[]A\A]A^A_�fDH����o���,���E1��fDD��H���=���I����蛂�E1����;n�f.����H>1�H���t!�H��H��H��H)�H�H���u�H���f.���H��H��H�:H�H��|����H���ff.�f���AVI���AUI���(ATUSH���L}�H����H��H�5����H�=R���H���Z���I��H=���L�uH�E M��ttH���~�H�EH��H����H��H��L���s�fHn�fl�EH��t<1�1�f�E1�E1�1�H��L���-�����t���u,H�}H���o�H�\H��H;]r�[H��]A\A]A^�fDHc�H���wH�} 胫��H�}�i�H���i�H��[H��]A\A]A^�H�����H����ff.���H��t/SH��H���wH� �!���H�;�)i�H��[� i�[�fD����H�G����H�����AUATUH��SH��H��H��dH�%(H�D$1���n�H�KL�CH��L�`H�s�M������H��tNL�kH��L��H����e�H�{ H��L���ޭ����t"�$H�T$dH+%(uH��[]A\A]�@������ڸ����uk�D��AUI��ATUSH��H��H��dH�%(H�D$1��$n�H�KL�CH��H�hH�s�I�����H��t\L�cH��H��L���-e�H�{ E1�1�I��L��L���������t)��uHkD��H�T$dH+%(uH��[]A\A]��$�ݸ����j�����H�‹���t��t�1��H��H�5|1��6�����H���ff.��B�F0H�F�F��t1��AWAVI��AUATUH��SH��H��H��x�I��H����H���\�I��H����L���(v�I��H����L�{L��H�C L�c(�p�H�uI�~0H�C�g�����xjH�U(fn�H�BfnJI�E I�E(I�EH�E0fb��oR0fA�E�PAU0H�@ A�T$I�D$I�$I�D$I�D$ 1�H��[]A\A]A^A_�f.�����f�AVAUI��ATUSA�E(H� �X���Hc�HDظ�H����I��H��H���Pc�I��H��tlIcE(H��H��H�<�H��H9�HC�H)�1�H��H)�H��L��w}�H��A�](��H��M�u L��I��`����]�a�H�EH��t[H��]A\A]A^�1�[H��]A\A]A^�ff.�AVI��AUATUSA�F@H�8�X���Hc�HD�I��H��I��H��:u^I��L���b�H��H��tKIcF@L��H��H��H��L9�HC�H)�1�H��H)�H��|�A�^@J�D-���I�n8�XL� []A\A]A^�[1�]A\A]A^���SH��H����~��9�[��Ѓ�����H��H��H���0�� ��H���H������ff.�f�ATUH��SH�M�EH�H�QH��pNI��H��H���a�H��t;�uH�UH�EH��H9�H�<HC�H��H)�H��L���l�H�E[H��]A\H���1�[]H��A\�ff.�f��z�AVAUI��ATUS�~H����H�K I�u(�H�i0L�v H��HD�H�F0H9�HB�HcC01�L�d�L��H��I)�M�~u*H�C(D�s0L�q L�pH�i0H�h 1�E�e[]A\A]A^�H�{8L���`�H��uM��umHcS0L��H�C8L��L9�H�<HC�H)�H)�H��1���z�I�U0I�E(H�{8H�2H�P L��6`�H�K �s���D����������z���fD1�ø��g���AWAVAUL�-�`ATUL��SH��H��HH�D$<�L$<H�D$H�D$8D�L$8H�$H�|$����A��H�T$H���k��H�$�t$8H��I���mk��A�NH��E��ua�r�������f��A��f��@��A8���f9��P���PE1�H��r7f������IcD�L�>����p���������A�6H��H�T$���H�T$H��I�ċ2���L��H��H�D$ �s����A�NH�T$�����f��v��L����l��H�T$H�5�1�H��1��0��1��@A�^�jM��M��9���H��H[]A\A]A^A_��M��I��E��t�D�jD��fA9��M�l$I��E��t�D�D$H��E1�L��H�$I�ŋuH�<$�,��A�6L��I�����L��H��H���r��� A�F9E�;�ME�NM��H�$H�|$�������&����D$A��H��I��A9�u��)���@f����f�z��8��IA�v�B�t$<�D$8���fDA�v�B�t$<��A�v�BE1��t$<���A�F�r��������8�t�H�T$1�L��1�H�5��#/��1����@�BD��f9���M�fL�RE���e���A��H�T$(�D$A�@�H�D�L�t$ M��D�|$7M��I��A�OE�NI��H�ڋt$H�|$������
���I��I��M9�u�L�t$ H�T$(D�|$7����L���j��H��M��1�UH�T$ H��A��1�H�5��U.��_1�AX����L��D�$�\j��D�$H�T$1�H��E��H�51��.��1����DH���(j��L��H���j��H�T$I��1�H��H�5�
1���-��1��]���H�T$1�I��M��D��H�5�1��-��1��5���H�T$1�M��D��H�51��-��1�����fDM��H��I��A�4$���A�6H��H���x��H��H��H���
p���(A�t$A�N�����f������yyf�������L���Ai��E�NI��E��H���H�
�^H�T$HH�H�5a	1�1���,��1��k���L���i��L�L$ M��1�H�T$H��H�5�	1��,��1��<���f��u��,�����������f������L���h��E�T$I��E���h���L��D�$A���h��D�$H�T$1�H��E��H�51��P,��1�����H�T$1�L��1�H�5�	�1,��1����H�T$1�I��H��H�5.1��,��1����f���g����v���f�AWAVAUATUSH��dH�%(H��$�A�AL��$�9BuA�AH��L��9BtVH�
2`�DH�
n�H��1�H�5�
1��+��1�H��$�dH+%(��H�Ĩ[]A\A]A^A_�I�΋JE�I����E����8�u?I��M��u�E9Ct<H�
�_�H��H�|$����H�|$��u�DH�
x�[���@�KD�M����E����8�u"����E9Ct!H�
-_�$���DH�
�w����@�E9C���E 9C ���E$9C$����E1����������H�\$I����1�L��^���H���x�1�L��M��PM��L��H��j�5���ZY���fDM��L��H�|$����H�|$���%�����H�
a^�L���H�
_^�@���H�
z^�4���H�
�v�(����]�ff.��AUATUH��SH��H�?�KZ�H�}H��t�=v�}��x�q[�H�}0���H�}H�?��H�}P�@���}(~cA��A�@H�] A��L�I�ŠH�;��Y�H�{8��Y�H�{P��Y�H�{h��Y�H����Y�H����Y�D;e(|�H�} �Y�H�}`�Y�H��H��[]A\A]�Y�f�AVAUI��ATI��UH��SH�0�&�Å�xyI�}��j�I��H��twH���q�I��H��tgL���h�H��tafo�B�1��@H�@H�h H�@(@0A�EI�mM�eI�E I�E��[]A\A]A^�@��������f.�ATUH��SH��H���*����x2D�eH�u�H�{H�EL��CL����U�J� )�[]A\�fD����H���B9FuDH�BH9FuH�J8�H9N8uKH���fDH��1�H�5�1��}'��1�H���fDH��1�H�5�1��]'��1���f�H��1�H�5�1��='��1��f�H��AVH��AUATI��UH�,H���������SHcU0H�}8H��H��H�JI�պH��H��pkH��H���U�I��H��tXK�TmH��H9�H�<HB�1�H��H)Ѻ�Co�E0H��H�E L�u8H�@ H�E(H�@M��tM�,$[H��]A\A]A^�1�[]H��A\A]A^���H��t���f��ff.�@��ATUH��SH��t`H�H����H�Q�H�FH��~FH��
�H��H9�t7�8t�H�8sH�5�1�1��%���&n��1�H��[]A\�fD��s����h��Oi�H��H�����@����H���R�H�H���H�ﺤ�A1��dt�C�Dž���1Ҿ�r�H�CH��H�����vR�H�CH�����@�����H�5NJ�@��H�H�C0H�����H����H�5IrH����I��H���tH�{�/g�I�D$H��H������d�I�D$ H���nI�|$��m�I�D$(H���I�4$H�{0���Ņ���I�|$�2_�H�SH�5�%H��I�D$f�B>H�C8I�D$ �(�@H�@ H�@H�@(H�@0A�D$0H�@ H�@8���I��H����H�{�Vf�I�D$H��H���/�d�I�D$ H����I�|$�m�I�D$(H����I�4$H�{0�=��Ņ���I�|$�Y^�H�S8fo�=I�D$H�C@I�D$ �(�P(�@H�@H�@�@,@0����H�CHH�����H�Ņ�uPH�s@H�{ 1��!���H����f�H�@�F���@H�{0���A��E���-���D�����H���V����1k�(�
���f.��k�H��H�5�1�D� 1�A��D����"���D������h�H�5o1�H��1��"�����fDH��oH�5B�1�1��"�������l���������g�H�5y1�H��1��]"����E���������g�H�5�1�H��1��6"���׿�����zg�H�5�1�H��1��"��븿�����[g�H�5t1�H��1��!��뙃��>g�H�5�1�H��1���!���y������g�H�5�1�H��1��!���Y�����i�����fD��AW�AVAUATI��USH��H�|$H��$0dH�%(H��$�1�H�<$�H�H��tgH�
H���+
H�q�H�BH��~MH���H��H9�t7�8t�H�`nH�5�1�1��!���6i�A�����5DH�D$H�xt�L��H�5
�1��� ��L��1�L��$0�o��$8�Dž���1Ҿ��m�H��$@H��H�����!k�H�����x��!�x��<�x�2H��$@H��$H1��_���3	L�d$H��$@H���U�H��H����H���Z�H��H�D$�`�H��H���s�H��$HH��$@�ob�I��H����1�H���Yj�I��H���FH�<$L���!�I��H����H�X H��H�h(L�h0�1Z�I�T$(M�<$I�D$�B���=L�o�����8�H�5EUL���Q�����H�51UL���cQ��uNI���H�5
UL���GQ����H�5UL���a����H�5�TL���a���q�E�����j���vH�5�TL���ga���H�5�TL���Pa���e���I�}�u �|6��H��H��$`����L�d$�$��1�H�5	1�L���W��D�$H��$�D�$��N�H��$X���H��$`�5��H��$h��N�H��$x�N�H��$@D�$H��t	�j�D�$��$8��x
D�$��O�D�$E��yD�$�e�D�$D��ډH��$�dH+%(�� H�ĘD��[]A\A]A^A_�I�}�u �(��H��H��$X�����A�D$�2������)�����������L�d$H�T$L��1�H�51�M���0���SH�z �����H�5�L���_���������2e�L��H�5X�1�D�1�A��D��D�$����D�$E���������$p��H��$hE1�@I�FH��H�$H��H�{��C�D$��uH�C(�@��t	����H�D$H�+H�P �@(������L���H��H��L��@��I�ǠM9��hM�7H��M��L����^��u�A�u"�|$uH�S(I�w L���=����H�+H�5�QH���^����H�5�dH���|^����A�D$H�|$H��L��C������H��$hL�4$A�F9�$p����H��$P1ҾI��H��H�LH�A0H�L$@H�I(L� H�A �i(H�q8�x�D$(H��Hc���^�H��$xH����Hc��$H�D$8H�D$0���Z	H�\$f��$I���$9D$(�	A�$H�t$0H��$@�e]�I��H���A�D$H�D$8�����D$A�D$���L$H�D$_A�D$f�D$ f���7H��$XH����H�D$@�|$H�D$P�q���A�ǃ��%�D$A�H�\$`H��$XD�������p�����f����f���f����H�X������D�|$hH�4vH�l�I��3H��$X���H��$X�0H������L��H���d\���8�M�����f���f��u	f����D$D��I��H�\$`E�E��t	D9��vf�|$ D�D$��H��$X���8���H��$X�0�I��H�5�fH��H�D$`��[��to��$pH��$h���,��H�i@H��I��H��L����
I��@M9��I�}H�t$`�[��u�IcEL�l$PH��H��H��HE H�D$@D�{XE����1�E1��fDA��H��D;kX��L�{`H�{0�)�I�L��IcWH�<�[��u�A�H��$xH�L$8f�|$ ��vA��kA��`�|$�UL��$0�$L��1�H�5#1�����*f�H�C(IcW0H;P �~H��H�5L1�1�����A����}���DL�t$H��L���X�I��H���H��H��L�����������$H�H�5�1�1����D�$�'����H�C0I�8H�0�b���j���A�GH��$h�C�C���H��$P��H�D$H��$P���H�]dH�5��1��
������0_�����D�A��D�$�<\�L��H�52�1�H��1�����D�$���E�oE���L�l$���@H��$X�t$���H���@��f���IcGL��$X��t-H��H�5�LL�D$`H��HC H�8�Y�L�D$`���+A�OH�SH�L��D�L$�8����X���H�C@IcH��H�RH��HC �|$H�@8H��u�P�����PA�G�P�L$_�փ���@8�s��	ʈPf�|$ ����A�t�|$������PH�L$@H�t$P���T$H�PH�QH��$Xf�PHcVIT$A�wfHn�AD$@�AA�GA�GH�CHH��H�D$�����t$H��I������A�U��f���A�E�pH�����A�uH�|$H�D$����L�D$L�h�@M�p��td��L��L�d$M��I�D�L�d$I��H�\$H��@A�u��tH������L��H������������A�I��I��L9�u�L�d$H�\$A�H��$xA�GH�L$8��{����P��t(�0H��$X�r��L��H���W���D$ADʼnD$A��E9�������D$H�\$`���y���L��H�5y�1�1����A��������Df��u�A��E9�������@H�{0L���T��A�ƅ��%H�s@H�{ H��$��H���D�0H�L$@A�T$f�PH����	�QH�L$Pf�P1�H��tHcQIT$H�L$8fHn�H��$x�|$HAD$@L��$D�<
uH�L$@D�y@H�@�|$�8����CX�H�{`��H�H���w
H��H�D$H�AA�I��H���^
HcSXH�L$HL�L$H��H)кH��H9�I�<HB�1�H)��^[�L�L$H�L$@�@����H�ǃCXL�K`D�81�H��t�Af�|$ �G�G�|$D�w�G�G�����E�����H��L9������D�|$h����D�D$ f=���iH��H�$h�xH�D$P�.���Hc@H��H��HC �|$HH�D$@�k
�|$����H��$XH�������H��$0H�5�1���������H��$PL��$hH��L�H�D$@��$p�JH�D$@A�D�<$H�D$M�fA�x�I�P(�z	��B,H��I��{��H�D$M�(H�H �@(�����H���H�\$H��H��H�T$ L��H��H�L$(L��@��H�àL9���L�;L��I��L���S��u�A�|$H�T$ I��H�\$H�L$(I�t$ u*A�xu#L��L�D$���L�D$����H�D$H�H H�|$I�T$ L��L�D$H�G@�B(HcCH��H��H�,H�E�B,A�D$L��A�@�9������L�D$1�I�@0I�x(IcHIL$8H�0H�G H�w8����H�T$@D�H�LcSI��L��$xL��$hH�R0I��I�L�*�DH��H��I9�t{H�FH�‰�H�� Mc�H�<RH�I�|�I�� L�L�H�H�A�G��<u��GH�{(H��L�G��HU8Hc@�:��ztA�H��H���zI9�u���$�$H�D$@;�$p��L��$h����H��ljz�B���H�\$I��L�t$L��L�D$L�����I��H���bH�T$H��L���i��L�D$���I����$I��Q����H�D$@H�D$P���H�5z�1�1��������A���\���V�����D�A��D�$��S�L��H�5�1�H��1��}��D�$��L��H�5�1�1��a�����H��$X��H�D$H�xH���H��$X�������xA��Hc��Q�H��$�H���eH�D$A�A���m�\$ D�|$L�|$DH��$XD�����PH�ʼn����f���f��tQf���SI�HH��$XH���4��A�…��BH��$0D��1�1�H�5{�D�$�j
��D�$��D�ME��t��uH��$X�X���E�GXH�$E����E1�E1���A��I��E;wX}{I�_`I�0���L�HcsH�<0H�4$�O��u͋C��u�E�؉C�C����I�HH��$XH���3��A�…��3���H��$�H�L$D��ED�S�؉CH�D$A��D9l$������\$ H�D$H�-���H�xH��L�l$A��9�}.I�}H����H��$�H��H���0�����g��A9�u�H�D$L�d$1ۋxX��~KI�T$`H��H)�H�,��E��y%H��$��؋uH�I�|$H���E���U�PH��A9\$X�E1탼$pL�|$�f�L�l$(A�E;�$p��I�EI��H�D$(I��L�$hA�v8L�t$��t�H�D$�xu�Hc@H��$XH�,�H��Io �ED�I��PL�`��t���H�RH�D�H�D$ �1�f�����EH���H�H���nH�|$H���89�H���X�MHH�EP�Q�UHHc�A�4$H�RH�T��H��$�fn�A�D$H�t$�BA�D$Ffn�fb�f�H��t�KI��L9d$ ����H�EPA�$I�HH�D$H��$��4��<��H�����f���0����p���1��*���f����������H��$�H�L$D����H��$�H�L$�
�}���A�T$�u���H�H�5?�1�1��	��A��������R�����D�A��D�$�*O�L��H�5��1�H��1���	��D�$���A���c�H��$`H���6L�`�PD�xL�I9��3A�4$H��$X�Z��H��$hI�Ƌ�$p���]
��L�j@H��H����
I��@L9��;
I�}L����K�Å�u�IcEH�L$H��H��HA �P`���sD�x`A�T$M�t$����	H�hX�8�HA�U��H��$����PH��$`�HH��I�A�L$9��GL��H�����H��u�A���L�L�d$�$��1�H�5�1�L�����D�$�&��D��L��H�5��1�H��1��[���~�f���"����0I�H�R���A�OXH�$���f�E1�E1��f.�A��I��E;wX�?I�_`I�0���L�HcsH�<0H�4$�J��uɋKD�ED9��HcC�������H�@�sH�EPI�HL�,����H����
A�E����@@�������H��$xH�L$8�
���O�L�d$�����D�A��D�$�L�H�T$L��1�I��H�5��1��J��D�$�c�H��$PH�D$(H���^H��$H�2��$p����H��$h�G�A��H��H���L�m@H�D$ M�eA�<$�n�H�5�<L���8��thI�U(H�B0H���	M�}0M�G L9��+H�Z M�GL9��	�B��	w"������	��H�
�{`Hc4�H�>��=L�o��H�D$ I��@I9��_���H��$XH�������A�L�%5��H�-N���Ã�2�Uf�H��$XH��L���+��A�…����A��D9��(H��$XD����H��$XL��H��I���)��A�…�t��c�1�I�UI��L��1�L��$0H�5f�1������H�z8���������B(H�D$H9D$(�b�B,���0��H�L$D9��)L�D$�H�5-;L��I��I�L�D$0�S7����
L�D$0I�|$I�0�G�L�D$0������
A�x�����I�x(�G��t	����
L�T$H��I�7H��I��A��I���_���H�FI����H�H�I�� H���~H��
�tI�MI��H�5n�1�L��$01��u����H�z8���H���������H��H��������
H��H��H9��e��R(����	��D9���	H��H��H�T(�z�R	H��H��I�H���ׅ������H�8�gH�x�\H�x�Q1҃�H��9��o����HD�H��@��D��@���
A�����p��f������uE��tH�xuH�xt�H��$0H�5d�1�1��c�����B���������I�UL��$01�1�H��H�5���,���O��M���4I�J(K�@H��H;A ��Gt	����H��A9��)������Df����w
D��E9��������H�x�������H�H�H�����I�UH��H�55�1�L��$01��|�����J�L�d$�����D�A��D�$�G�H�T$M��L��I��H�5D�1�1��;��D�$�T�A�E��������kG�L��H�51�1�H��1����A��������%J�L�d$�����D�A��D�$�,G�H�T$L��1�I��H�5��1����D�$���H��$0�$1�1�H�5R������A9������L��H�5}�1�1��|�������M�d�PHPI9�����H�X(�P4�H0Hډ$H9���L�d$�3H��$X���H��$hI�Ƌ�$p�����L�z@H��L����
I��@M9���I�?L���C�Ņ�u�IcGH��H��ID$ �Px�����$�Hx�SL�s���H��pH�D$�xA�GAEA�vH��$X��I�|$HH�����������A�vH��$XA�E�n�I�|$HH���q���������A�EH��$`���P0I֋S9���H�|$L���|��I��H���o����d���H��$h�t�I�H�5��1�1�������I�ML��$01�1�H�5���������E��I�MH�5\�1�A��1�������I�MH�5��1�1������H��$0H�5��1�1��q�����I�UH��$01�1�H�5���P����s�H��$`�d��b�H��$`M������l$f�L��)D$p��)�$�)�$�)�$�)�$�)�$�)�$�)�$�)�$�)�$)�$)�$ ���P��f��t\��L��H�5��1�1�������������C�L��H�5e�1�H��1��q����g���E1���H�5��1�1��T����J����pH��$X1��
8��H��$X�L��H��H��$�L��$I��L��I���<:������A�wH�{H����H�{H1ҋp�7��L��$�L�T$pL��H�sHM��M��H�¹L�\$hL�T$`��9��L�T$`L�\$h��u^H��H�sHL��L��UL��$hM��L�����AZA[���L����I�UL��$01�1�H��H�5���Q����t�L��H�5��1�1��9����\�L��H�5R�1�1��!����D��0�I�ML��$01�1�D��H�5,��������L��H�5~�1�1�������H�$��H�5;�1�1��������H�$H�5��1�1�������H�5��������H��$`�P0H�\�P4HP(H9��8����HPH�hH�$�PTHPHH9�����uH��$XA��"���I�Ƌ�$p�D$H��$hH�X@�H�;L��I��H��@��>�A�Dž�t[A��D9d$�L��H�5��1�1������H��$0H�5�1�1�������H��$0H�5��1�������H�L$IcEHi��HA ������B�$���L�uL����mL��L������H��H�����A�E�SH��$�A�vH��$X���C�K�H��H�D$H�xH�J������{�CH��$`A���@PIƋUA9�r�H��$`�PPH�l���9$�+����R����I�ML��$01�1�H�5I��������I�UH��H�5��1�L��$01�������1�I�UH��H�5#�1�L��$01��z�����I�UH��H�5_�1�L��$01��V����y�L�L$I�U1�1�L��$0H�5��L���-����P�E1�I�UL��$01�1�L��H�5#������)�I�UH��H�5��1�L��$01������H�T$`H�5��1�1�����A������m��H��$`H��$XH����H������H���3���D$������A��fDA��D9d$����H��$XD�����H���@��f��uы3H��$X�J�H��$hI�ŋ�$p�����H�j@H��L����
H��@L9���H�}L��I���;��u�H�E(H��tH�@ �C�CE�g8H�k���N�����D�d$0H�@H�D�H�D$(�fDH�D$(H��H9����uH��$X�v��H��$X�0H�����{H�D$u�I�GH�D$ H��$PH��H�$hH�p(H�P0H�F L�"1�Hc^(H�v8������H�D@M�4��
I��M9���A�D$H9D$ u�A�D$��<u�A�$H��$@H���r:�H��H��toH�|$�:��u�I�D$�E����H������H�5����:"��A�…��O��H��$XH��$`H�5����##��A�…��(��H��$X����H�T$L��1�1�H�5���S������9$��������I�UH��$01�1�H�5���$����G��I����H�5jDL���9�������H�<$L���d��I��H���A�1��@H�H���D�d$0�W����T�f.���AWAVAUATUSH��hdH�%(H�D$X1�H��L�gHH��f�H�D$@D$HL��������I�}(A��A���f��U(A��I�ŠA9��L�} M�A�Dt�A�W0I�7L���|
���Å���A�GH1ۅ��fDH��A9_H~�I�WPH�[L��H���H�P�0�����tֽ����=�(H�D$XdH+%(�eH��h��[]A\A]A^A_�H�D$(L�x M��tlE�'I���}(~_A��A�f�H�E L�H�xpH�t(H�}HH�HpL��L�D$�:��Hc؅��[L�D$I�A��I���D;e(|�M��tgE�/I���}(~ZA��A��H�E L�H���H�t!H�}HH���L������Hc؅���I�A��I�ŠD;e(|��t$ H�|$(���H�EPH��� ���Å���H�|$(�<%�H�EPH�}HH�t$@H�D$H�!���Å��pH�}HL�d$<L�����H��H�����L$<H�5>*H���k���Å��qH�}PH���~@H�}0跻��H�}0H��軻��H�}8H�M H��H��H��H�H�P(H�@ H�B H�BH�2�BH�Z�U(H�X ��~E��H���H��H��H��Pf�H;8tH�xtH�PH�H(H�
H�H9�u�H�}1��#;�H���bH�}��;�H����H�}1��?�}�0%�H�E�E�����g���@���������H�] E1�E1�H��E1�E1�1�H��H���E1�H����\fDD�xI��H�LH�PH��tM��ueD�` I��M�DH�P0H��tM����D�h8I��M�tH�H9��BH�H��t�M��t�D�XM9�t�D��L��H�57��DD�X M9�t�D��L��H�5z�1�1��I���1�1�H�59��4��Y����D�X8M9��q���D��L��H�5n��@�3:������H���D7�H�55�H��1�1�����
������fD�]��������9������H���7�H�5#�H���L���.��H��H���7�L$<H�5�'H��������U�����H�5|�1�1��c�������������f�H��L	�L	������H�D$  H��t
H�A$H��H�D$ M��t	I��LD$ M��t	I��Lt$ H�t$ �H�L$L�D$�4�L�D$H�L$H��H�D$(�kH�|$(fAn�fn�H��� fb�H�A�fn��Gfb�D�wfl�GH����D� A��L�$A��@H�] L�H�{XH�t8H�}HH�KXL��L�\$D�T$L�D$�8��Hc؅�x]L�\$D�T$I�L�D$A��I�àD;U(|����I���H�5��1�1�������/�����H�5T=1�1�������H�|$(� ��H�5��1�1�����`�����H�5��1�1����F���H�EP��1�H�56�1���H�|$(�5 ���7���������H�5b�1��[��������'#��AWAVAUATUSH��(�O<dH�%(H�D$1�H�D$����D�bH�oH��A��H�A����H)�E��I��J�t-H���������H����H�H�CH�kM��tYD��L��H��H�T$��D��H�|$H�t$H{D)���Lk��+CH�T$dH+%(u8H��([]A\A]A^A_�DL��1�H���##��Đ�C<���f�1���"��C<�H�{���1�H�C1��ff.�f�AWI��AVAUI��ATUSH��H������H�D$����A��D�vH��I��I���H�� L9�t7H��D9su�A�G8Cu�I�7H�;�L$�M0�L$��u̓C�d��qH��H�|$��H��H��t]I���A����HH��H�I�A���H�EA�GH�E�EA�G�E�EH��H��[]A\A]A^A_þ �A�E<�����W<��uIATUH��SH��H�L�c I)�I�t$H�����w.��H��t-H�CL�H�C H�(H�C []A\�@���C<������C<�H�{�?�1�H�C���AU��H�b`��ATH��A��E��UH��SH��������a�`��H	��D���E��u?H��I�� �a�.���L��H���#���H����H��[H��c]A\A]������H����벐ATI��UI�� ���`SH��H�� ����L��H������H�߾a���H��H�����H�߾{[]A\���ff.�ATH�� A��UH�η��I�� SH���p���H�߾b�c���L��H���X���H��H��H�� H�η�B���H��H����0���H�߾�[]A\����ff.�@AUI��ATI�� A��bU��I�� SH��H�����L��H�������U�H�t``H�ߋ,���@��a� �����H�߾a���L��H�����H��@��H��H��c[]A\A]���fDAVM��I�ȹAUA�պATUH��S��H��dH�%(H��$1�I��L����A���u=���L���� �L��H��D�`D�������aH��I�����I�� H��L�����L��H��H�� H�η����Hc�H��H��H�ο���A���tD��H���H��H�ο���H��H�����H��$dH+%(u-H��[]A\A]A^�@�H�5�6L���)��*����*�f.�H���L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�H��$��$ H�D$H�D$ H�D$�G8�D$0��tI���/���H�D$dH+%(uH�����r�f�H���H�T$0H�L$8L�D$@L�L$H��t7)D$P)L$`)T$p)�$�)�$�)�$�)�$�)�$�dH�%(H�D$1�H��$��$H�D$H�D$ H�D$�G8�D$0��tH��I�������h���H�D$dH+%(uH������ff.�S�8H��������H��H������H�߾����H��H����~���H��H�
�4[1Ҿ	1��%���DUH���`SH�� H��H���F���H��H���;���H�߾a�.���H��H��[]�`���ATA��UH��SH��a��	���H��i����ATH�
��1��3D�K�	H��D�C����H��q�����ATH������3D�KH�
��1�D�C�	�]���H�� []A\�@AUATI��USH��H��L�.L���5�L��H�ߍh���%���H�߾aI���U���I�� H��L���F���H��H��H�� H�η�0���A�t$H��H�� H�η����H�߾�����H��H������H�߾����A�L$I�$1�H��H��H�5j3[]A\A]�8����U����SH��H��H�� H��a�H�����H�߾a���H��H�����H��H�߾c[]�s���H�G(H�W H+WH)�H�pHI�H��H��H��H9�t�G<������H��H����-���ff.�f���AWAVAUA��1�ATA�ԺU��SH��H�����D�k8��H�߉��������H������H��H�x������H��H��������H�����H��H��q���Ic�H��H���{8�L�$��TR����ō4��H��H���X���H�C H+CH�C(M��tZI�������E1�I���A��x���L��H��I������a�H��H	��
�����H�����L��H����M9�r���~$E1�fD���H��B�4�A���j���D9�u�H�߾�p���H��H�߾�[]A\A]A^A_���ff.�f���AUATUSH��H���O0D�O49��jD9��a�a�x�E1�I��������P���H������S0��tT��C4L��H�߁�a�I�l�B������I������H����H	�H������L��H�߁�cH	���D;k0r�H��������C4E1�tjf�����aH��F�,����I�� H��L������aH�����D��H��H�����cA������H��H	��u���D;c4r���H���b�����H���U����S<1��H�5�/�?��C<��u'H�sH�K H�H)�H�rH�s�JH�KH�rH)�JH��[]A\A]�A��1���1�H�5������C<�������H��t'SH��H��z�H�{�q�H��[�h���ff.�@��AVf�AUATA��UH��H�5��SH���H��dH�%(H��$�1�I��)$D$�P�H��D��H����L��H��A��D�d$���E1��H�߉ōp���E1��u��H���x�E1���u�H���`�D���H�������H�߾�/���1�D��H��H�5x.����H���3����czx�H����H��$�dH+%(uH�Ġ[]A\A]A^��N�ff.���AW��f�AVAUE��ATA��H��USH��H��dH�%(H��$�1҉D$H��$�L�t$,D$��$��A�D$LD�d$�D$ H�A D�D$H�D$PD$,D$<H��t+1�L�t$,��A�H��H��t���u��D,�A(�~AE��L��D�L$L�|$�H�5���D$(�A,fp���fA~�f�D$D�D$<1��e��L��H�ߺH��|$HA�Dž��v�D$�D$�P��y����1��HD��H����H��L��E��D$PE���H�5��H��P1��b���H���z����cz|�H�����XZ�|$�8H��$�dH+%(�^H�ĸ[]A\A]A^A_����A�A�wH��������HD��1�H�����H����E��D$PE��L��H��H�5��P1����H������Y^;k4t�C<����_������@���E���C4���aH����H�� H��H�����cqH�����|$�����Bf.��p0�x���H�������u���A�w�|���H������D$�l���DH�߾a�|���H����������@H�5J�1�1��i��1��C<�����E����6�fD��UH��SH����H��(dH�%(H�D$1�H�T$H�t$�_Z���D$H�����H�{\�����L�H)1�UL�L$ �:+�ZY��v�C<��H�D$dH+%(uH��([]�����AWI��AVI��AUA�պATUSH��A�GHH�@�pHc�H��H��pXH��A��D��D���
�H��tBIcOHI�G@H��H�IH�ȋL$@��L�0D�hD�`@�h�X�HA�WHH��[]A\A]A^A_�A�G<�H��[]A\A]A^A_�ff.���ATUSH��H�P�CX��H�I��I��H��<uCH��L���
�H��t3HcSXL��H�CPH��H��L9�H�<HC�H)Ѻ�b�CX[]A\��C<�[]A\�ff.�f���AWA��AVI�ιAUM��ATUH�Չ�H�5a�SH��H���L�$L�L$ D��$L��L��$dH�%(H��$�1�L�L$�H�L�������L�����L��H�ߍP��H�4$B��H��A����A�T$DI�t$8H�߉$A�D$ fAnL$fAnD$�T$l��$�A�D$fb�D�|$ �D$LA�D$@f�D$`��D�l$$�D$H�D$x�C�A�T$TI�t$HH��A��A�D$P�T$|�Љ�$����SXH�sPH��DŽ$�A�ĉ�$������L�L$L�T$PA��1��A�H��H��t	�T��u�L�κ�H��L�T$�DP��D��H�ߍp������$�uH������uPD��H������u`D��H��������D��H��������uxH����E1��u��H����E1��u��H�����E1��u ��H������uH�x���H���{�D���L�T$E���D�[HE1�E����l$D�4$L�T$�@���I��H���_�x�uD�`L�e�@L��H�D$��L��H�ߍH�ʉ$�y��1�H��A���g�I�� �aH��A����L��H��I�� ���$H��H��H�� H�η�k���H���^��dH���Q�L��H���F���GH���9�H��H����'��yyH������H���
��MH�U1�H�5�%H���e�H��H��������H���k�c�H�����H��H�w	 ���c�H����L�D$D�K8E��tA�PH��H���r�f�I��D9{H�zH�S@K�L�
L%�H�5��H�,�H�wz�}H�MLDȋUD�E1��B���E�hH��E�$��.�M��H��I�� L�����}H��H���l�}�������I��H���a����x�/D�`H��H���H�}�N�uH�����bH�����bH�����H�����cxH����H��H�w �{��cxH���n��H���a��q�H���T�H��H�T	�B�H�߾s��5��{8�������A�UH��H��I����D9{H�����D�l$L�T$����H��L�$E1��T��L$$H�$H��H�5�#1��;�D���E��uF�f.�A�T$���H�ߍ4��:�A�|$?������I��A9�sAM��I��L��A�|$t�A�|$u�A�t$H��I����������A9�r�@���@�KH���a�SX��tH�{P����CXH�CP�������H�����s0H�ߍ4�������H��H��cz����C0H��$�dH+%(��H���[]A\A]A^A_���I��H��������x�]D�`H��H������}���������B��@��������A�U�uH�߉$�.��bH���!��jH�����
H�����cxH������yH�����H��H�w	 ����$�`H�ߋ��D�$���I�� H��L�����c�H�����U	H�����jH�����H���~��$H��H��H�� H��j�e��s8������H�߾a��M�H�߾i��@�E�ML�EH��H�
�1��	����A�U���H�߾`D�$���I�� H��L�����H�߾a	���E�ML�EH��H�
� ������	1����.���fD�@A�t$H�ߺ�H��A�EA�t$H�ߺ�H�w��UH���z�����D�@A�t$�H��L�$�H�D�L�$A�t$H�ߺA�@�H�'�L�$���fD�@A�t$H�ߺ�H��A�EA�t$H�ߺ�H������f�H�����KHǃ�Hǃ��������H�{@�k��CHH�C@����H�MH�5%�1�1�����C<������H�������H���������������1�H����+��Hc�H�����D�upH�����ǃ�����fDL�k\L�����D��L��D�`H�5&�1�����D��L��H�����aH��I�����I�� H��L����L��H��I��H�� I�� H�η�����H��H�� H�η����H���w�H��H����e���H���X����L��1�H�5�H����H������`H���)�L��H�����cplH����H��H�w ���cppH�����L�T$���������AWf�AVAUI�Չ�ATA��U��H�5��SH���H���dH�%(H��$�1�)D$ L�|$ )D$0�D$���L��D��H���1��H�t$H��A������H���A�ƃ� ��H��H��yc�;��H���.�L��aH��H�� H�D$��H�t$H����L��H��H�� H�η����a`H�����H��H�E���H��H������H����H��H��q��L��� H���R���H��A�Nj��D�����f�A�wD��H���w�A�wD��H���h�� D��H�߾��H��1�D���H�5j���H����H��$�dH+%(uH���[]A\A]A^A_����ff.���AV��f�A��AUA�͉�1�ATA��USH���H���T$H�l$dH�%(H��$�1҉�H�5��)D$)D$ ���H�t$�H���<��H�� H��A���)���H�߉ŋ����B���>��uD��H���P�����uH��B���;�� ��H�߾���L$H��1�E��D��H�5���l�H����H��$�dH+%(uH�İ[]A\A]A^���ff.����AT��A��H�5~�USH���H��dH�%(H��$�1�H���$�{��H��H���+���H�߉ŋ����B���@����H�߾��H��1�H�5_��H����H��$�dH+%(uH�Ġ[]A\����f.�D����H��A`��Hc�H�>��@H���H����H����H����H����H����H���H���H���H����H����H����H���H�`��AWAVAUATI��USH��H��8H�|$L�|$pL�$dH�%(H�D$(1�A��~�MH���%Hc�H�:I��L��H��L�,
A�u��S���I�}I����A�E�H�;H�T$$L�L$H�D@A�t��5��L�L$D��H�D$H��A�E�A�I��yH�D@E�\�E����H�;�t$$D�D$����H���~D��D�D$��1�D��A��M��t��A�A�~�A�FH��?`Hc�H�>��A�N�������A�u�H�;菸��H���
I�$M��tA�1�H�T$(dH+%(��H��8[]A\A]A^A_�@1�H����H���D�NjJ1�C�����A�����A)�B��)Ѝ�9�r/�;�Ή��1��A�����A)�B��)�9����v�E�A�N1�H�54�H�T$1�A������������;���f��@D)�I�$M����������fD�@D)�B��D)�I�$����H�D$�P�@����΃�H�������Hc�H��?뙐��I�$���DD��I�$��������D$$H�$�M�������A�u�H�;��I�$���H��xq�EH�$A�E���V����D������������?���fDf�������H�D$�@�����E�H�T$1�1�H�5��A��������������������`��SH��H��t�H��tg�G��	t?w��t ��t�����[�@��u�H�1�[Ë�H�H��t��1�����H�>�����H��xH�1���@H�1�뻸��[�fDATI��USH�������L��H�����H��t/�8H��t'H���/&��H��I���$&��I9�t/1�[]A\���H��t�}[��]A\�f.�L��H��H����[]��A\����UH��SH��H����
tG�������u0H��t]�vH�;����P��f���St5H�TRH�D�H�E1�H��[]�fD1�H����H�1���f�HcD�H�E1��θ������ff.��AWf�A�I��AVI��AUA��ATM��UH��SL��H��Af�AA�~fE�QA�A���H��I�AL�CH��PM�IH��L���d���_AX��t%����������H��[]A\A]A^A_�@H��H�KL��L��jL�K L�CH������Y^��u��C�C9Cte�sI�?軦���s I�<$H��謦���U��f���f����P��f����U�������@��<��1�H��[]A\A]A^A_��C1������	vK��tF�G���vn�|$D��H�5��k���A�H��1�I��1���RD�L$H���<��X�����Z���H�KH��L��L������������H�S1�L��L��������L��H������������A�~H�SL���}����{�����@��f�������C1�����A�~�=���ff.�AWAVM��AUATUSH��XH�|$H��H�t$��H�$H�T$<�L$<L�L$dH�%(H�D$H1��)���H���I���@����f��v-1�H�T$HdH+%(��H��X[]A\A]A^A_�DH�\$L�|$�3L��輤��L��M�}H���CH�D@H�,��u���A�uI����%���D$8t�E1�H�l$0L��A��L�L$(E��M���KH�|$(H�D$ �I�H�t$ ������D)�I������9\$8�+���A�t$A��E�oA�^D������DH�@tdD��HH�H�<$��D���A�7���H��H��t	�8�e���A�OL�L$I��H�$H�t$H�|$�N������Z���������������fDE��I��fnD$<H�\$fAn�H�l$0L�l$@Ic�fb��PH��A��I�tfA�DA�G��uH�\$D�t$@H�|$L��D$D�8����t$DH�<$H��H���%���I��H����H�����EA�W�����H�f����f9�tnf�����Ҹ@H��sG�uH�|$�ڿ��A�7H�<$H���˿��H��I���P ��L��H���E ��H��tFH��tAH9��|f�A��1��y���f��w�H�
�6`��Hc�H�>��}u�A�uʸ�H����uA�G�t$@�����f��w���Df���A����@�������H��L��H���h����t��o����
��f.���AWAVAUATUH��SH��H��8�t$,�L$(D�$跡���t$(H��I��訡��H��A�D$�R����f9������@H��sz�º H��sl�T$L�l$,L�d$(�t$,L��H���c����t$(L��H��I���Q���I��M����H�����pA�V����������f9�t@f��tf��t1�H��8[]A\A]A^A_��ɸ@H��8H��[]��A\A]A^A_�f��wBH�
_5`��Hc�H�>��fDH��8�[]A\A]A^A_�@� ����fD�l$(�\$,L������H�5��1�H��A���1�蠾���W���M�VM�xf9��C��������$������L�D$ �D$�B�I�D�L�t$M��M��H�D$@A�wL��H���	���A�vL��H�����D�D$H��H�ߋL$(�t$,��������H�D$I��I��I9�u�L�t$L�D$ A�vL��H��L�D$���L�D$L��H��A�p����@A�F�D$,A�@�D$(�l$��������Y���A�F�D$,A�@�D$(��fDA�~�1���1�A�x���$���fD��AWAVI��AUATUH��SH��H��H�rH�|$H��dH�%(H�D$81�����H����I�������<:��I�~L��1�IdžH��H)��� ���H�I�.�CfnCfn�fb�fAֆ��	������A�$H�|$,L�|$0H�|$L�-����u=�`Ic���@��HcT$0�L$,IԍPA��A���A�$����<:H�T$L��L������I�1�L���U����t����H�T$8dH+%(�sH��H[]A\A]A^A_�����F���A�<$0u�A�|$u�1��@������f���t�H�D$4�sH��H��H�D$���H��H���x���Ic�fnD$4A��fo�fn؉D$,fb�fA�N�K�q��������5���f~�H���9���H���%����D$,��A��A���K���A�����L$f���;A�wH�T$H�����H������HcD$A�WH��I�<I�L�������q�H��H�L$胜��H�L$�@��9A��\�L$,Ic��t$4fn�H��H��fn�H����fb�fA�DA���S���H���?����D$,��A�I��E9��b���H�T$�t$4H���	�I��H��������pC���A����T$,�����x�f�������9�������Hc�H�D@A�D��ǁ����H�A�H�DRM�<�A�7����A�G�D$4�X����JA�@���������I���`���A���R�����9��G���f����H�D@�4�H���=���I�F1��'���A�WfD�L$,9�����������H��L$����H������8���HcL$fnD$4fnl$,H��fb�I�DfA�DA��� ����t��r���L�����KE��M��P�D$<H�5ڮ1�PH�T$ 1�諸��XZ�t������ff.�@��AUD��A��ATI��UL��SH��H���}D��-D��H�uH�E��A��������A�����;���f�C����{���LcK�SI�� I	�L9�t
�}��H��H���CE��H�� H�5����SL��P1��η��XZ1�H��[]A\A]��H��o���H���„����CE��H�5��1�P�CP�C�������RL��P1��r���H�� �����E��L��H�5s�1�1��L$�F���D��L$fDH�5��A���G1�E��L������H��#�H�1��7����A��u��}LcKt	L9��xH���CE��PL��1�H�5��ƶ��_1�AX��@�}tH�SI��H9���H=��f�}�+���H��L�Kf�CL��PE��1�H�5>���L$�`����ED�M]ZD9�������H�5d-`�L$H�׃��4�A9��"�p���w~H�=-`�4���xp���H��E��	�H�5ȯ�L��P1���_1�AX����f�1�E�EL���L$�ɵ���L$H�5>�H��#�H�C���A��E��L��1�H�5�1�菵������E��L��H�5��1�1��t�������PE��L��1�V1�H�5$��W���AYAZ���PH��E��1�V1�H�5���6���Y^���I��E��1�L��H�5��1����������B���ARE��L��1�AQ1�A��H�5����A[[�y���PH��E��1�V1�H�5L��ϴ��Y^�Z������AWAVAUL�-��ATI��UH��SH��H��D��H�:D���L���H�}�0I���^���H��tI�ŀ8H�}�LD�L�����L�JH��H���X�H���L��AUI��1�QH�����AV�v�Hc�H�� A��H�H9�HC‹���	������M�<H)Ë�E1�L�5����N�{L�<VH��L��1�H��������A�H�Hc�H9�HC�I�H)�I��D9��2L��H��L�LM��u�M��u	D�EE��t�D�LM��H��H�����L��1���똃�uH��D��[]A\A]A^A_�f���
I�H)Ã�w�H�}1�D�����I���@��f��Hc�teH�D@H�}M�<�A�7�ȱ��E�^L��I��H��E��LH�H��A�wH������H��L��1���AYAZA��T����M�|�H�}A�7�g���A�nL�QI��H�=��LH�A�GH��P띐H��kH��L��1����HcӋ�F�$(H�H9�HC�M�,H)Å�~jE1�L�5X��M��L�
0�H��L��ME�H���B���H�����L�ϝP1��5�Hc�Y^A�H�H9�HC�I��I�H)�D9����A��A����t7H���L��H��PL��H�����1����F�, XZ�4����L��L��H��1�H��������F�, ����ff.�@��AWAVI��AUATUH��SL��H���D�~H��$H�|$H��H�t$HD���T$4L�$H�D$PdH�%(H��$�1�衒��H��0I��贯��H���'H�|$H��L��H��I���U���H��$�H�ھH��I��H�D$�����L$4H�T$1�M��H�5P���n���H�D$HD�HA����A�<$��H�$�h���2H��H
E1�E1�I��H�D$8H��(L�� H�D$@H��$�H�D$XH�D$|H�D$`D�T$0DH�$L��D�l$L��H��H�D$ H�pL��t$|fn�I�$H�D$8H�@�H�|$@1�H��H)��� ���H�M�� A��fn�fb�fAֆ(	��	����wA�����wL�l$hL�|$`I�^1�L��M���G�I�>�L$|M��M��L��H����������H��A;���t$|I�� L�����H��H����H�{u���tl�@��f����H���B�h���`��L��H�T$(�e���H�T$(�@��9��.�rL��L���O�H���A��4
��@�6�t$|fnCHcЃ�Hǃ(L��fn�fb�f֋ A��0	fA~��4	A��4
���H�…����S��H����A�8
A;����L�l$hH�|$L�������f�D��H�5������L$4H�T$1�I��1�謭��A�����H��$�dH+%(�TH���D��[]A\A]A^A_�f.����'��
����A���H�\$L��D�$H���|���H��I��1�D�\$H�5��1�ASD�D$$�L$DH�T$(D�\$����AZA[D�$�X���fD��I�>A��L�����������H�|$L���L$(�����L$(���"H��L��H�5�1��t$D�|$D�H�\$(D�L$$D��H��聬��L�L$hL��D��H�t$XM��H������XZ���=D�L$0E���,H�\$P��L��fo�$�fo�$�H��$�I��@
H�C c�H�H�$H�L$ H�HcD$0�o
H��H���C�D$0H�$I��D9h����D�T$0L��E����D�PE1�����f�M��L�d$(H�|$L������H��H�5�L���1��t$D�L$$��L$DH�T$(�f���Y^�w����B@9C����L�l$h����I�>A��L���������C���DE��8
E��XE9��@H�D$P��$�L��$��HH�p8�u	I9�����H��d��L���VH��H�5ܧIDȄ�LE�1�1�Q�L$DH�T$(觪��_AXA�����f�H�T$`L���S��@H���@H�T$(��H�������I�~��	��H�T$(H�ËBf�������L�d$(E1�H��M���T�K��t�I��$ ���H��I���	��H9�uI�|$H��L���+����t'�EI����D9��4�������f��u�B�t�멐L��M��fnD$|fAn�L�d$(H�|$�I��0Ic�4
A��0	fb�fAֆ(H��E���4	L��A��4
�����L�l$h���z���H�D$Pf�H�@ @fn�fl��o���A���������A������A���o����N���D�t$4L�|$H�5��1��D��L�����L�L$PE1�H��H�t$HD��L����A���#����L$4H�T$1�1�H�5��谨�������$H�D$HH��p�x���L��H��H��H���HD�A�<$H���LD���H��E��1��T$I��H�5�1�RSAT�L$TH�T$8�D���H�� ������A������ff.���AWAVAUATUSH��H�t$<�L$8E����H�D$8D�L$(H��H���D$ L�d$<E��H�$�t$<L��H����H�$�t$8H��I����I��M���;H���2�A�uH��H�����DŽ�tcA�EA�v�‰��������f��wL�`D��Oc�M�>A����l$8�\$<L���`�H�5�1�H��A���1��(���1�H��H[]A\A]A^A_��E��D�L$(M��E����f9���f��u�f������@8��������ɺ@M��H���t�A�A9}u�f9�r��������y��H�T$ H��H�|$�~L��M���|$�t$(@����f��� H�ID�$��D$(���,���D�l$L�|$ H�$H�L$�2�K�A��H��L��H���2������I��M9����A�F��f��u�C�L����1�f����H��H[]A\A]A^A_�f�M��f�������A�UA�GA�_A9]���������1�Ѓ��u���f���f���A�EA���D$<A�F�l$�D$8���������@���fDf���.���A�FA9E� ���A�E�D$<A�F�f.���E����f����f�������������fDM�UM�^f��
�����f9������%��t}A���|$(��L�l$�t$I�D�M�݃�L�t$ I��D�|$/A��L�d$0M��A�MA�t$E��H��D�D$H���c������U���I��I��M9�u�L�l$L�t$ D�|$/L�d$0A�E�D$<A�F�����f9�����f9�����%��������I�M�e��H�@H�<$I�D�H�D$�F�H�@M�t�������E�y�L�,$�A�MA�4$H��H��������t$A�MA�t$E1�E��H��H������������u{I��M9�u��o����f���^�����9������P���fDH�L$H�D$H�$H��H9��M����B����DD�d�����fDf����!�����H�D$I��I9��-���������H�H9�����D��ff.���H�1Ʉ�tf�H��H��H��H)�H�H���u�H���f���SH��H�0�_��H�{@�V��H��[�M��ff.�f���AUATUH��S1�H��L�o H�H�y��H�}8u�N�H��H;]8s=H�E@I��I��J�| �y��A�}(u�I�}Le@H���"��L����?5��H;]8r�I�}H�](H��t|I]H��H�4�H��>�����H��I����H��t��uH��1�[]A\A]��I�EH�u0I�<�H�E(H�����M�e1�I�]H��[]A\A]�fDH�E0I�]I�E1�H�E0H��[]A\A]�1�E1�����H���������H���f�AVI��AUI��ATI��UH��SH��dH�%(H�D$1�H���P������H�4$H������1�H�����H��tm1�H��H���M��H��H��teL��H������H��tEH�4$A�$H���E��H��H��t�L���U����u�I�H�T$dH+%(u%H��[]A\A]A^Ð�����f���������D��@AUE1�ATI��UH�-�dSH��H�]�H�3L��������t>H��H9�u�A��H�k(A��u�L��1�H�5��1�����H�������[]A\A]�@Mc�H���dK�T��D� H��[]A\A]�f.�AWAVAUATUSH��H�$H��H�$H��x�|$,H�\$`A��I��H�t$ H��H�5��H�T$H�T$4dH�%(H��$h 1�H�H�������uD9t$4tH�|$ �H���2��H���D�D$,L��$`�1�H�
i��L���!��H�5�L�����I��H���H�D$PL�l$@H�D$H�D$HH�l$8H�D$�H��L��H��L��AVL�L$ H�5�1�L�D$�)��ZY�������1�H��$`H���QtI�H��H���Qu�Hc�H��L������u�H��H�5���H��t$PL�L$L�D$PH�L$H�1���^_�|$Rx�T���H�D$H�8I�H��H��H��H��;���/��H����I�H�t$�~D$8H��H��H�H��I�H�T$HD$@H�H�P�@���I�7H��tNH�D$H�
����� 1�H�8���L������H��$h dH+%(��H��x ��[]A\A]A^A_�D�D$,H�T$ H��1�H�5�1�������B���멻���d��L�t$ H�5��1��1�L�������1�L����H��H=�t���u��D`����������H�L$ L��1��H�5��1���A���ǜ���3���f���AUH�5)�ATUH��SH���C7��H�5#�H��I���17��M��t|I��H��tt�0����H��H���~L� �H��L�h��1ҹH�5���C(���������H���C)����C*H��H��[]A\A]�fD1�H�5�1�H��������H��H��[]A\A]�H����f���H��t/SH��H���wH��q��H��[�h���[�fD����AWI��f�AVAUATUSH��H��XH�?H�t$`��$�H�L$L�D$@L�L$PdH�%(H��$H1��$(�$8HDŽ$HHDŽ$ 0���I���$����H�߉�$�H��$H��H��$��q����H��$H���y������H�������$���������H�T$H�5ۚ1�1�蚚��DŽ$�	E1�H�D$XH�|$X�)��L���
��H��$��������$��1�H��$HdH+%(�YH��X[]A\A]A^A_�H�T$H�5�1�1������t���fD���1���ۉ�H��$�H��H���%��I��H���\��$�P�f���*��$����$����W��H��$H��$�L�%�HDŽ$�H��$�H��L��HDŽ$�H��H�D$8����A�ƅ�����$��:H��H���s��H���&H��$H��H��H�D$h������BH��$�OL�<$1�E1�L�%S�H�D$HL��$P��DH����L����$\P��$`P1���$pL��$�L��$�H�L$(菘��H�� ��$Pu{M�~L��L��H��H��;��
H�|$H���H����
H��$`I��H�D$HH��$xI�fHn�H�H��$XfHn�I�N��$Tfl�AA�NA�fM��H��H;�$��L���H�����H������L��$�L�<$���D�A��L��$PE���
H��$�L��H�5Z�H���\���HDŽ$���uH��$`H��$�H��$�1����H�$H�D$(H��$�H�D$xH��$�H�D$XH�D$ H�D$pL��$�@L�D$xH�L$pH�T$hH�t$ H�|$(����H�D$ H���4H�D$(��$H�5f�H��$�L��$�H��D��$H9‹�$HG�H���������	����	D��L�A����	H�C�o1�H�U�H��$�H�CH��H�D$0)�$�����H����	H�HH�H�L$H9��u	�x�k	H�|$H��1�H)����H���P	H�HH�L$H9��>	�@����<:��H�t$@H�|$0L��$�L��$�H��$�����������H�t$PH�|$�l���������H��$�H��$�I��M)�M�H��MD�H��t1H�T$H1��H�
L9�
H�BI9��[H��H�� H9�u�L��$�L�D$M��H�5��H�L$PH�T$@1�1��4���H�D$XL��$�A�����H��$�f�H�$H�D$XH�|$HD�L$���L�����D�L$E������1�H�5k�H�=�����I��H=����P��1��H��H����L�x H�=��H���A�*fHn�fHn�fl���L�4$�L�������L��H�D$H�������L��H�D$ I�����H�D$(H���xH���oM���fH�<$��	L�l$XH��$P1�H�D$M���C�H�t$H��H�L$(H��Hc�$PH�L$ H��H�$H��I���H9��}	I���H�T$8L���	�����IH�C(H�{0H��H�4�H��>����H����H�C0I�GH����I�WI���E1�1�E1�L��HcT����$P�%������I�oH�C(H�S0��$PH�t$��$���H��1�I�VH�C(�7#������
A�(��A�*I�FI�N���H��$(1�A�(tHc�$PH�|$`H�T$L��$ H��$0��$�肍��H��I���h������	I�H��H��HC@L�hH�H�C8���DŽ$��������H��$�A�(��$P�R���H�T$��$��L���]"�����1����0����$P���$������$�I�H�5��1���Q��H��1��t$L�L$`L�D$P跑��^_�tI�?M�o ������I9���	I�W I���E1�1�E1�L�牔$PHc��t����u(I�G �N���fDH�s�H�D$�U�����؉�$�H�|$���H�|$(���H�|$ ���H���Yh�����@�z��	H�RL����$H)�H�f���Wf��L�|�H�5�4LD�RH�5	��P1�Q�t$0UAVAUATL�L$HH��$�H��$�蛐��H��@H����H�$H�H��H��H��$�I���	H�|$XH��萾�H��$�H����
H�$L��H��H��H)�H��$�H��I9�L�,HB�L��1�H)Ѻ����I�]H�D$H��$�M�uI�mI���I����8�H��$�L�t$E1�L��$�H�$H��$0H��$��%@1�M��H��H��H�5^�L��趽����u1�M��H��H��H�5R�L��蓽����zH�$1�M��H��H�5>�L���o������M��H��$�E1�L��H��L��@ H�PI��M�fE�O$Lc�$�E����D��$�D����A�G&E��yA��D��$�A���A�����L�����M�D)��A�W'D�xfE���A�>��fA���OH�$1�M��I��H��H�5�L��葼��������M��H��$�L��H��L��@ H�PH�����A��������L��$�L��$������M��L��H��L��@ H�@�f�M��L��H��L��@ ��f�H��$�H�D$XH��$�H�$���1�H�D$ H�D$(DŽ$��W���fDH��$��(�.D��$�E����L��$�L��$�M����L��1��H�VH9�|H�FH�I��I)�I�L9���H��H�� I9�u�L�D$H�L$PI��1�H�T$@H�5֐1�L��$����H�D$XA�����H��$������H�D$XL��$�A���L��$�H��$�����H��$��x)�BH�D$HH��$�1��H�H9�	L�@I9�7H��H�� H9�u�L��$�L�D$I��H�5{�H�L$PH�T$@���@�x�H�@I�ܿH�5�I)�I�f��$PH�$0APL���QLD�1�ATAUSL�L$8L��H��$�H�T$p�͋��H��0�6���@H�<$��B��H�D$H�C@H�����H�D$ H�<$H�D$(H�D$�y���f.�H�|$X���L�����H��$���H����f�L�L$L�D$1�1�H�L$0�H�5��L��$�����L��$�A����������L��H�5��1�1�L��$����L��$�A�����������H�D$HHDŽ$�D�A�����L�<$A��H�T$D��1�1�H�5��D�L$E1��y���H�$D�L$H�D$XHDŽ$��S���f�L����s���I����$I)�I��G���fDA�*�����H�D$f�L�D$81��$�H�T$H�|$`H��$�H�D$(��$��$�H��$�H�D$ HDŽ$�8H��$�H�$H��$��}~��H�CHH���H�|$�F��H�|$(�<��H�|$ �2���
���DH�L$1�1�L��H�5]��`���E����H�$H�D$X�m�H��$�D�$E1��ݹ�D�$A��D��$����t����$��g�E1��}�L��$�L�<$M���HH��$�H�|$H� H�
��������H�D$XL��$�D�$L��$�H��$���H��I�Ɖ�1�PL�L$1�H�5��L�D$`H�L$P�y���D��؉�$�ZY�'���H�t$��$�H��$�H��$��u����L��$�L��$�M�����������؉�$����<��H��H�5A�1����$���PL�L$1�L�D$`H�L$P��$`�և��AXAY���DŽ$��~���H�D$XA��E1�D��$���A��L��H�5k�1�1�L��$�肇��L��$�A����_�L��$�AVI��H�5��t$XL�L$PH�T$1�1��D���L��$�AZA�����A[H�D$XH��$���H�L$��H�5ʆ1�1��	����j�H�L$L��1�1�H�5!�E1����DŽ$�H�D$X�M�L�L$L�D$P1�1�H�L$@H�5>�豆���m���H�D$HH�T$H�5g�1�1�莆��A�����������L�D$1�H�L$P�H�T$@H�5̎��$���A��1��Q����
���L�D$H�L$PI��1�H�T$@1�H�5��*���H�D$XL��$�A�����H��$���L��$�H�5��S�t$XL�L$PH�T$���1�I��H�5�1��ԅ��H�D$XL��$�A�����H��$���H�T$H�5p�1�1�蟅����H�T$��H�5�1�1�肅�����H�D$XDŽ$����H�D$XL��$�A��L��$�H��$��,�H�L$�$A��1���$�1�H�5��L��$�����H�D$XD�$L��$�H��$����DŽ$��a�迸�f.�D��AU1��ATUSH��������^�1��lj�����I��H����a�����I9��SE1�A���L��1����I��������H����Hc�I���������H��H���,L�(D��D�`A����E��I�Q�M����L9���I�D�J9�rqH��tl�8PKud�HH�L
I9�uVf�x�p��f�x��f;p
���HA��D@r&D9�r!A��M�t�K�sH��H��[]A\A]�DH��H��x	I9��u���H����L��L���3��H��H������fD�{���H����Hc�H��[]A\A]�fD��H�������H��H��[]A\A]�@H�š����L��L��H����ž��U�����SH���wH�?譾�H��[鄳�@��AWAVAUATUSH��(D�g�_H�T$E���qH����D�o��.r{A9��t$rrL�7L�tjH��E1��?���t$H�;PKuPD�C1�L��A�@��E9�r:��u6�C	tH�C�s A���D�E9����ǃ�.��r
A9�rL�H��u����H��([]A\A]A^A_�@H9�u�L�H��D�D$H�T$���H�T$D�D$��u��S*�r���s�A9�r�H��L�t��9PKu��A	u��QA���r�A9�r��y�r�A9��y����yA��E1�A�A��E9��`���E���W����IH�\$fn�fn�fb�f���L�fD�CH�K��I�f�C L�s�#���fD���������f.�@��H�6H�?����AWAVL�w`AUL�oHATUSH��H��H�o8dH�%(H�D$1�H;o r��H;k ��H�{��L��A��H���q��H��t��CL��;��u͋SHH�s(H�;���I��H��t�H�;�sN�Z��H��H��t�L��芴�H��t�H�{H�k8L�{@ǃ�ƃ�H��t3H�T$D�����H���]����D$��f����������H�C@@H�T$dH+%(uH��[]A\A]A^A_�f�1���跳��AWAVE��AUI��ATA�̹USH��H���H�$H��$�dH�%(H��$�1��H�H���Ŀ�H����E1�H�l$PL��H���մ�I��H��t}H��L���r��H��t�D9d$Tu�H�t$L��H�t$�T��H���a�D$81�L��I�E(���I�EH���LH�@1�I�]E���H�t$HI�E A��tT1��$�H�$1��H�5����~�������H��$�dH+%(�&H���[]A\A]A^A_�E1�DL��H����I��H��t�H��L��蒲�H��t݁|$T���ou�L��1�E1�����I�Ef�L��H��赳�I��H���M���H��L���N��H��tف|$T���ou�1�L�����I�EH��toH�t$L�����H��t]�D$8I�E01��'���������1��H�$H�5��1�H��1���}����������������H�$H�5ˆ1�H��1��}����H�$H�5��1�1��}����b��f���ATI���UH��SH��dH�%(H��$�1���������L��1�����Å�xA1Ҿ���s��H��tvH�E�]1�H��$�dH+%(��H�Đ��[]A\����H�満��ۉ��X���L��H�5v�1�H��1���|���L��H�5V�1��`��|��듿�������L��H�5d�1�H��1��|���߻_��l���b����R��f���H��tSH��H�?����{[�B��f��ff.�@��AWAVAUATUH��SH��H�t$(H�|$0dH�%(H��$�1�H���H��$8H��$@H��H�D$8�'��H���[�@H��D��$P�ȵ�I��H���\I��I)�x@�I��H��$8fD�l$FH�D$ H��$�H�D$L�t$H�D$ H�T$(A�H�t$0H�|$����D$@���Hc؃����H���A������H�|$�&���I��H����I�>L��H��H�|$�G����u�H�|$B�'�u�H�|$t�|$@��H��蜽���u�A�FI�N0I�~I�V8����H��~<H�H��H)�H9��z���A��t	���[<�c���H��A��H)��U���DH���H����H�D$ H�L$8H�D$ H9����D�l$FH����H�L$(H��1�1�H�5<��?z��H��$�dH+%(��H�ĘH��[]A\A]A^A_�H��$�A�N`H�T$`H�������L�t$HI��A��H�\$��L������H��t5�D$dA9����D$p��t�H��$�L������H��u�fDH�\$�V���fDI������H�L$(I��H��H�5��1��iy���%���@H�����I�����I�L�D$(H��1�H�5��1�H��_��.y������t$lA��H�T$XH��$�L�t$HH�\$D��c��H�������H��$��T$XH��$��q��H��H�������H�t$�{���������~���fA��H���H�L$(H��L�˂H�5d�H�����LD�1�1��x���D��������H��_��½�H�T$(H�5�1�H��1��Zx�������0����AUATI��UH��SH��(dH�%(H�D$1�H�����Hc�H��u&L�,$L��H��L������L��H������|$���H�D$dH+%(uH��(H��[]A\A]�賫���AWA��AVAUATI��UH��SH��8�t$XH�t$`H�L$HD�D$4dH�%(H��$(1�H�=�H��$ ����D$0��t0H��$(dH+%(���D$0H��8[]A\A]A^A_�Mc��L�����L��H�D$ I��諺�H��H�D$`H�D$8M���nH���eH��1�E��~f�H�L��BH��H��H�J�I9�u�H�
�����L��H���е�H��$(L�t$H��$ H�D$PH�D$pH�D$H�l$(L�d$@H�D$(D�D$4H�T$@H�t$8�H�|$����D$\���������DH�|$�>���H��ty�HL�d$E1�L�p8L�(��LpL+p0�L$L�4$I��L��DI9�s-I�,L��H��H��H��M�$I�4$襸���xatoL�}I9�r�H�|$L�����H��u�@H�D$(H�D$(H9D$P�(����T$X9T$0��H���T���D$0�����|f.�H���p����IcD$H�T$ L��L��H��L�M��tlH�$I9�������}tr�|$���L�D$@L��1�1�H�5c��.u���D$0����H���Υ�H�|$ �ĥ�H�|$8���|$h������@�D$0H�$H��D$�E����|$u��{���H�D$HH�T$ H��H��n���D$\�D$0��t������D$\�D$0�v����w��H���?���D$0��d���f���AWI��AVAUATUSH��H��(H�|$H�t$PH�L$0dH�%(H��$1�H���H�D$@H�D$HH��$���A�ą��H�D$PL�|$8H�l$`L��$H�D$H��$H�D$(H�D$@H�D$A�H�T$A�H��H�t$���D$$������D$$����E1�L�|$HH����I��H��tZI�<$H����^����t�I��H�|$�L��L����T������H�T$@I�D$8H��ID$I+D$0J�D��.�I��H��u�M��ufI��L9t$(�C���A�����H�|$@�£�H�|$踿��|$X���H��$dH+%(u=H��(D��[]A\A]A^A_ËD$$A���H�D$@L�|$8D�d$$I�H�D$0L�(�芦�f.���H��d1��޶�H��H�����H��H�� r~@8�|5H�� H�� L�L�NL�VL�^H�v L�L�OL�WL�_H� sԃ� �DH�H�H�� H�� L�F�L�N�L�V�L�^�H�v�L�G�L�O�L�W�L�_�H��s҃� H)�H)׃�r$L�L�NL�T�L�\�L�L�OL�T�L�\�Ð��rL�L�L�L�L�L��f.���r�D�D��D�D��ff.����r�tL�FL�D�GD��ÐI��@��H���L��ÐI��@��H�H��A��A��upH��H��t9f�H��H�H�GH�GH�GH�G H�G(H�G0H�G8H�@u���у�8t��fD��H�H�u���t
�ʈH�u�L���H��v�H�I�M)�L�L)��r�����H��H������=cmd_config@�����`����������o��8�P���8��?�PB�B��?�HA�B�B�B�B�>�EG�*H�
H�G�F�D�trigger_ontrigger_hitsetup and enables call-graph (stack chain/backtrace):

				record_mode:	call graph recording mode (fp|dwarf|lbr)
				record_size:	if record_mode is 'dwarf', max size of stack recording (<bytes>)
						default: 8192 (bytes)

				Default: fpDisplay call graph (stack chain/backtrace):

				print_type:	call graph printing style (graph|flat|fractal|folded|none)
				threshold:	minimum call graph inclusion threshold (<percent>)
				print_limit:	maximum number of call graph entry (<number>)
				order:		call graph order (caller|callee)
				sort_key:	call graph sort key (function|address)
				branch:		include last branch info to call graph (branch)
				value:		call graph value (percent|period|count)

				Default: graph,0.5,caller,function,percent�����ԡ�����ġ�/��/��,����������`��@������ ��D��,����������\��\���� ����8��������0��0����
������������������������"�����������������������������������u�������������������������Q�������������D�setup and enables call-graph (stack chain/backtrace):

				record_mode:	call graph recording mode (fp|dwarf|lbr)
				record_size:	if record_mode is 'dwarf', max size of stack recording (<bytes>)
						default: 8192 (bytes)
				print_type:	call graph printing style (graph|flat|fractal|folded|none)
				threshold:	minimum call graph inclusion threshold (<percent>)
				print_limit:	maximum number of call graph entry (<number>)
				order:		call graph order (caller|callee)
				sort_key:	call graph sort key (function|address)
				branch:		include last branch info to call graph (branch)
				value:		call graph value (percent|period|count)

				Default: fp,graph,0.5,caller,functionDR�dR�R��R�S�4S�TS��Q�R�i����������%�������� ENTER         Toggle callchains (if present) 
 n             Toggle Node details info 
 s             Toggle full length of symbol and source line columns 
 q             Return back to cacheline list 
 d             Display cacheline details 
 ENTER         Toggle callchains (if present) 
 q             Quit 
Display call graph (stack chain/backtrace):

				print_type:	call graph printing style (graph|flat|fractal|folded|none)
				threshold:	minimum call graph inclusion threshold (<percent>)
				print_limit:	maximum number of call graph entry (<number>)
				order:		call graph order (caller|callee)
				sort_key:	call graph sort key (function|address)
				branch:		include last branch info to call graph (branch)
				value:		call graph value (percent|period|count)

				Default: graph,0.5,caller,function,percent�@�E�JE�E�E�E�E�E�E�E�E�E�E�E�E�E�E�E�?�E�E�E�E�E�E�E�E�E�E��@�E�E�+C�E�E�E�E�E�E�E�B�event-hyphenevent-two-hyphD���D���D�D�D�D�d�|�print_hists_outprint_hists_inX������8��p��write_mmapwrite_commleafloopsqrtloopbrstackdatasymЁ� ��@��`������symbol__disassembleevsel__get_arch__symbol__inc_addr_samplesĴ�������ij�����������ܴ�̵�������̶���D��L����|����D��4����l��T��<��|����������a����N��add_config_itemadd_sectioncollect_config(((((�AAAAAABBBBBB�(Z�H[�[�\�pZ�(Z�(Z�pZ�(Z�(Z�[��[��\�(Z�Z�Z� ]�8]�@\�p\�[� [�evlist__prepare_workload������������(������h��H��(�������������8�������1�<2�2�1�1�1�1�1�1�1�1�1�4�<2�1�1�1�1�1��3�1�1�3�1��2�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1�1��2��_��_�$`�`�`�`��_��_��_�D�P^�`^�^�^�p^�@^�t`�h`�\`�P`�D`�8`�,`� `�`�`�_��_�_�y^�H_�<_�0_�$_�_�,z��x��x�z��y�z��x��x��x��x��x��x�Lz��x��x��y��x��x��x��y��x��x��x��x��x��x��x��x��x��x�y��x��x�y��x��x�y��x��x�ly��x��x��x��x�x��x��x��x��x�<y�}��|�|�||�T|�4|�|��{�{�t{�4{�{�z�z�<z��|�4������ԭ�$��������D��������������������4�������������������������������������|��l��\��L��<��,������|��l��\��L��<��,��������������������������������������������������������������`��8������������ ��0��@���������������p��������������������(��8��H��X��h��x���������������������x������p��`��P��@��0�� ��������������������������������������P��@��0�� ��p��`���������������p��`��P��@��0�� �������������������������p��`��P��@��0������ ���������P��(������������������p��`��P��@��0�� �������������������������p��`��P��P��@��0�� �������������������������p��`���������������p��`������������0�� ��@�������������������������t��d��T��D��4��$������d��T��D��4��$���������������t����������T��,��D��T��D��4��$����������������������t��d��������������t��d����������4��$��T��,����������������������|��l��\��L��<��,��������������������������������<��<��,��,��������������������������|��|��l��l��\��\��L��L������������������.��-��-��-��-�D.��-��-��-�$.��-�4.��-��-��-��-��-��-��-��-��-��-��-��-��-��-��-��-��-��-��-��-�.��-��-��-��-�D.��-��-��-�$.��-�4.��-��-��-��-��-��-��-�See 'perf help COMMAND' for more information on a specific command.perf [--version] [--help] [OPTIONS] COMMAND [ARGS]oa�oa�x`�x`�oa�a�a�a�a�b�@b�Hc�x`�`�`�x`�x`��`��`�b�kgvVjlBDfuxbdGMKmo ����� ���������0��0�������������������� �����������������u��u��������u��u��u��u��u��h��h��h��h�������symbol__newsymbols__fixup_end	

do_write_featwrite_build_idwrite_auxtracebuild_mem_topology6.8.12get_tls_callchain_cursor<Q�Q�Q��Q�R�4R�TR�R��P�Q�(���������(��(��(����(��(��(�������h��P��P�����������P����maps__set_modules_path_dirmachine__process_text_pokepstack__poppstack__pushpstack__remove�U�@T��U�pV� V�XV�U�U�pU�XU�@U�(U�U�T��T�T�pT�V�@V�f�e��e�e�e�Df�f�df��d��c�c�Tc�4c�c�b�b��b�b�b�db�Db��b�prefetch_event���8��(����H��j��D�D��;�r�������Q�i
�
��
��E�����G�~����#�Z����[����9�����a�������������H��|�	�&���y��=�u����U����x
�
��
�#�[�����;�s��	�	�	�4
�	�����U	���&���������j�H����8������h�;�(�;�j�H  �$& .$..H��&+++++/�G�//6-----lCG6C�l0<&
Y?0&<��?~?~0Y,,,,,�?�#####7b####b77	�78######�79i78J,4MMMMM989499�444i�8=4i44;�48;4�=4BJ>;4�>��4:=B=>;;��@��:yEB>>yy=@>Az:E:;zzF>:@A@{BE@::F@:�KA{A:V�V�FVFE�{AEFAD��V�KDDDDDD�DDDDwwwww�DDDDDDDooooo���oooo�������oooooo������������������������������������������������������������������������������������������������ � ���������������!�!������������������������������������������������������%�%�&)&)����*�*���������������������������������+�+���������������,�,���-�-�����.�.�x���������/�/�������vu����0t0��s�����������1�1�����2�2���r��q���p���o����n��ml������������������k��j�������R��P����������O������N�������������LK�������������J��I����H��������G����FE���33D�4�4�55C
BDA@6
6D7 7

D
8D8

	?
>FK	>?>FK9	9?:	:;;>FK	55555@A?5555KFBCE@A555555BCE@A@@AGHJBCEI
CBANGHJELMI<<ONGHJLM
IH=O=NPR	NLM>G>JOIPROISUQLMQLPRTSUQPV�?X?W@T@SUQV�UXRW�ST�YZUVT[X�WV\WYZA]A[B^B�\^_YZ]Z`[^Xa�\_CbC]`�]^aYd�_b[�e`D�Dad��fbge�h_i��d`f�gaeheidbjlkfmgkphqi�jlk�m�rp�qfh�jlk�mr�piq�p�����lr�mq��jnnnnn�rsnnnn�������snnnnnnooooousvoooost}|utvoooooot{zyuxvv�wvust�������r����qp���������������o�n���m��5��������4��32�0��/�����������.-��,�+���������*����)�('��������������%$����#"�!����� ������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������	
��������	
�����	��	

������������
jih
g
f
dcba`_^]\[ZYXWVUT RQPO NM!IH "G!F"$EDC'#" %!&$ ###'#"%&$(!'#)*%+&,'(&-.)*$+,%/(-.��)*�+�,/�0-.*21.�)1�/0���21/354-,60�0721354�86�927���3548�69347�7���68=�95�8:::::�=�::::�������=::::::;;;;;<>?;;;;�=@A�<>?;;;;;;@A�l<>??<m>r�@Al���l�m�rAn@Ll��Lv�mprn��o�LLvLLpLLn�oLSmrvSnp��v�oS��SS�SSoSS��pSeeeeeq��eeee��stwqsteeeeeestw�qxz���y��stwxz~t}yq|{zy:9xz{suyxwu|8y}7{6z4uu|uu}uu{�u�3�|��}20�/�{�.��-,|+�}������������*�)�(����������������'��%���$�#���"���! ��������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������~���}�������t���sr��qpn��������m�kjh�����������������g�f��e��d����c��a`���_������]�������\��[���Z������X����W����UT���SR�����Q�P�O�K��������J������5�����%��"����!��������	���



	=	=		8==11111981111:;<98111111:;<9>?98@AC:;<>?<D;@ACB:>?DE@ACAB@FADEH>?BCFDGBEGHEJIKFGFLMHNJIKOGPLMNJIKOPHILMNQROSPTJKUPQMRLSNTVUOWQXRSXYTVQUWRXZYV[\WXZS]UY^[\Y_`Z]Va^Wb[\c_`]aZ^b[c_`faibc_^afi`hficdddddhgddddifhgddddddeeeeejgkeeeeg���jhkeeeeee���jk���j�������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������0��"��0���"0""��$$$$##%&'()#%&'()*%+#,-&'()*+,-%.(*+&,')-./123-4*./1+,23456/1782394.35627819/456:;78579X>7:;X>6:;<<<<<X>X<<<<>T<<<<<<=====T====TTU======QQQQQUVQQQQWYZ[UVQQQQQQWYZ[VU\^WYZ[W]YV\]^_Z`]ab\c^_\d^`[]abce_dz`h_ab{ce`dzdhz{ceazh{}{efffff}h|ffff}|ffffffggggg|gggg}|ggggggwwwww��wwww~��~�wwwwww~���������~������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������������



"""""""##############$$$$$$$$$$$''''''(((((((((((















 !
"
#$%&




'(*L�IRS*+,----.QLI�T*MMMMMMMMMMVLWjXY`k{qLlycr/tyy�//*J*a�t+,----.J*NZvvvvv[z�{bLzz\]{t^wwwww_���/��{�//

01

230004560700
089:;<=05>05?@ABC0DEFG00000'(OOOL�e{��POLOL|O��O{���Of|�LO�gwwwww}�LhoooooL~�oooo����{|Loooopo��{�L|LxLMMMMM{|�L�|��
	~~~S�LLS~LS~��~S|~L�L|~��~LL|�|�L�L|�LL�L���|�L�L|����L��L|�L�L���|��SLL|��LSLL��O��LP����LL���T������||����wwwww�LL�����������LL<����<<�L�||�������L|�LLLL�LL�L|�L|��|�||L|�LL{L��L�LL�L�|���LLL�L�L��LLL|||V|L|vW�||wLLL�L�L��LLLL�L�LL��|��|�|�||��L�LLLLLL�LL�|��||�|�LL���LL�LL�L||����|����L�LL��LLL��|�L��L�|�|��L|��|LL;x;xLLL�	��|tL��LLLLL|||||��L�^LL�
LLLL>�
||�B�B�LL?ktk@�KAL�L�55555|��5555���LL�LM555555L||
L
LLOLL7|7LL|�||�||B�L�C�LNLL�LL��DEPFGLHILQRJULLLL|�L|SLLL||||xL|vL|||SLLLLLuLLYLLLtTVW|X\|�LZ[]L�sLLLLL|bLL|^L|r||qLLc|LL|_LLLL|�pLLL�LL|onLL`al|lL|mLd|�e�gfL|�L�LLLl�hLkLLSi||jkL�|�|jRLLN|lLLuLMmnnnnnL|Lnnnn!�!KstJLnnnnnnoooooLILoooovHLLL|�|oooooo|||?L?LSqSiGiLLLFr�����LL�������LLL||E������|||�LL�t��LLLLLLLD���L|||�LL|yCyL|tLLL||tL��|�LLLB�LL����L�||��LLLA���@�LLL|||�L �L�L�|�LLL|�|�|�LLL�L�LLL�L�||�L�|�L�|�LLL|�LL|�LL|�L�L|�L|�LL|�LL��L|LLL|L�LtL�||�L|�|��LLLLLL�LLLL
||||L|t|��
LLL	L|�L�L������L�������������L�����������|�����������LLL������L��|�|������|���L�L�Ltt��LL|���LLL|	L|||�L�LLL�LL�LLL
|||�||��
�LL�LLLLL||��LL�L�LLLLL||�|||�|��LLLLLLLL||��LL���LLL|�|LLL| ~LLLLL}|||L||||{z!LLLLLLLLyL#LLL|||"'%xLu|||tLLL$s&|rqLLL)L,LLpoL(LLLn|/||-*+L|||3LLLLLmL|1LLL|6|5L5|4L32.0L0L|/2LLL4.L=7-,L+L||6*|)('&%$|#LL"8L9:::::L!L::::?� |::::::;;;;;<LL;;;;>LLLLL|;;;;;;|||||LL@lLLLLL�m|n��SSLAeeeeeLL�eeee��LLL||peeeeee|||�LLL�o�uqLLLLLL|rs��L|�L�||�L�Lt|�L|��LLLv|LL��LwL�|�LL|�LL�|�~L|xLL|z|��Ly��L|��LLL��|{��LL�|��L}��SLL|�LLL|����||jL|i|hLgLf�LLLLLLLL�|�LLd||�|c|�LL||baLL`L_L|^LLL�LL�]��\L|[ZY||�LLL��LLX�LLL|||UL|RL�|QPOLLL|NL|��L���ML�LLKL�J������I|H����GFESDCL�����������LLL�����LL|||������||LLLL��L�LLL|���|�|�L��L���L�LLL|�LL���|��|��L||���L�L���LL��������������L��������LLL|uu������|||�LLL���L��LLL�||���|�������LLL�L���L�L�|��L���|��|��LL|�L�LLLLL��|�L|�|�||S���L�LLLLLLL���L�|�|�|S�LLL|�LL�LLLL|||�L|�L�|�|�LLL�LL|��LLL����|�LL��|�L�LLLL|�LL�L|�|||��L||�LL�LLLzyLL�|LLLLL�L	p:L||||||98764LLLLLSL3210
/.9SL|-L,+L*)LL||SL|('L&%$#"L|!L �111118LL1111�LLLL|111111||||�LLL��LL:LLLL||<;||{LL{LLL�LLL||�||>��L=���LL?LL@A|�L���uLLLLBLL|CDEL||||�|�FL�L|�LLLL�LL��|�L�LLIL|�KGLHJ||�L|�LLL�LLMLL|SLLN|�||PL�SLL|��LOLL|�L�|LL�QLLTUL|V�LSLR||{LLLLWLs|XnLL|||mL|idLZLYULLL|LL]L|L\LL[|^L|_`|LLLLbLa||fcdddddLLddddiddddddeeeeeLgLeeeeLL||eeeeee||LLhjLLL�k�����L|����LLL|L������|||LLL��LLLLLL||�L�|||L�LL|LLLL�|�L�L|L��L�|�L�L�|�LLLL|�LLLL|||LLL|||LLL||��LLLLLLLLL��L�|�|�|�|L|�LLLLL�LL|�L|�|L|LLLLL|�L(LL||�LLL|�L|�LLLL||L|�L|�|LLLLLLL���||�LLL������|L������L|�����������LLL�����LLL|�|������|||LLLLL������LL�����LLL�||������|||LLL�L�LLL|L��L|LLL|L|�L�L||�LL|LL|�LLL|LL|�L�L|�L|�L��L|LLLLL�L|LL||||L|LLLLL��L�LLL|�LL||�|LL||LLLLL|L�L�|�|��LLL�LLLLLLL|�|L|||||L�L|LLLLLLL|+LL|LL#|LLLLLL|"||||LLLLLLLLLLu|||&|$|%LLLL�L'L)|�*LLLLLLuL(L||||||+L|LL,LLLL|/LLLL1LLL-.72|0||||LLLLLLLLLL6L||||L|54|3LLLLL|L;L|TL89:<<<<<LL<<<<>|<<<<<<=====L====VL======QQQQQ|LQQQQLLLLL|QQQQQQ||||LLLULLLLLL||||�LXLL�LW�L|LLLL[LL||YZ|||LLLLLLLLLL\`||_||^|]aLLLLLLbdLLLe||||cLLfffffLL}ffffhLffffffggggg|ggggzLLggggggwwwww|LwwwwLLLLL|wwwwww||||L�LLLLLL|L~{|u|LL|LLLLL|�L�|�L|||LL|LLL�LLLL|�L|�|�|�L�LLLL�������|�L����L|�����������LL������|�����������LLL����LL|�|������|�|LLLLL�LLLLLL|�||�|||�|LLLLL�L�L���������LL����||�����������LL������L�����������|L����LLLLL|������||||�LLLL�LLLLLL|||�L�||LLL�|LLL�L|���������LL������|�����������LL����|������LLL�������||����LLLLLL������||||LL��LLLLLL||�||LL�LL������LL������||�����������LL������LLLLL������|||||LL�LLL��LL�������||����LLLLLL������||||L�LLLLLL|�||LL�LL|������L�L����LLL�L|������||||LLLLLLLLL||||LLLLLLLL|||LL|
LLLL||LL|�LL|L��L))))))))))))))HHHHHHHHHHHHHHKKKKLLLLLLLLuuuuuuuuuuuuuu{{{{{{{{{}}}}������������������������������������|||||||======wwwwwwwwwww	444444 o!"4444D��#$%�&'4DD#($)*'"(+,-./0��123456789:;<=>?@ABCD8l�7D}
����ID���[
3K
+aW;Q
�c
=?
G
�0D
D����v��5W���$=
qTA�<L�]kJ{�bsj3�
G
+


8
7
&

m

�
�	�	�	�	�	�	��	�	�	�	�	�	�	�	t�	�	��	�	�	�	�	���5@y�	�	����������������"$&6'9:<JKPahjoB��	�r������	}	|	��	�	o	�l	�	lb	�	d	\	V	~	Z	Y	l	J	U	H	G	A	I	8	(	$+	G	!		$		�8					�����������'*012589/:LO]adgfklou~�������)	�����		������������������������������x�vkoh�����2384�BC=HWiXgrhw|z��������������������&���;24iQQc`LVUVBAN�J05,#';)��������N�����OZcdeuvwzy�������������������������(-/3=MeXNsQ��������������������{~���eitmb`Ma[WSS�B?A33�����������������$4>ICLNH^cdfhlmv������������������7#������������������E������#QZ[q\kpl������"�������������������						%	@	Z	&	+	(	'	Z	h	������������}�1yeX�OMSWuS;E25<ADD412%(!�	$%r	o	}	)	�	�	�	�	�	�	�	�	�	�	�	�	�	�	�	�	�	�	�	�	
�		




$
&
'
.
5
C
9
J
K
T
Y
Z
^
[
i
o
y
}
�
�
�
�
�
�
�
�
	���������������������������ttlg\�
[T]V�
�
�
�
�
�
!(0>7GFHNOQVXlnpsv��������������������PFUCB>&23#/&������������#��
018:9HNVY^_dins|y��������������������
,
����
��������������
��������_\WF
R[

:
R
T
\
]
l
n
o
q
s
�
�
�
�
�
�
�
�
�
�
�
�
�
�
�
�
�
�
�
�
�
VA:#�����������s,��
,:ABCDRTVYhv�
wz{}��������������{mefuWRA5.2�����$+/2359Ci�I'������������GMwi���������������������yu"���"0789:JKLTv��j_T]PVB�P;U\�j���������CDC21%$%�&(�H)H������vr�I]^_`n��u�sj0�*t����)2������������oG*����!,8ERYer~/A���z~������������������?MWsw����					

	

 !"#$%&'()*+,-./0123456789!%),/369=@CFILPSVY]`cefhknpsw{�������������������������������������������������������	

"$&(+-/2468:=?ACEGIKMOQSUWY[]_bdfimquwy{}���������������������������������������������������������������������������������������
 !"#$%&'()*+,-./0123456789:;<=>@ABCDEFGHJLNPRTVXZ\^`bdfhjlnprtvxz|~�����������������������������������������������������������������������������������	
!#%')+.02468:<>@BDFHJLNPTWY[]_acdefghijklmnpqrstuvwxz{|}~�������������������������������������������������������������������	
 !"#$%&'()*+,-./012345678:;<=>?@BDFHJLNRVXZ\^`bdfhjlnprtvx{~�����������������������������������������������������������������������������������
 "$&,.02468:<>@BDFHJLNPRTVX\_acegiklmnopqrstuvwxyz{|}~����������������������������������������������������������������������	

 "#$%&'()*+,./0245689;=?ACEGKMOQSUWY[]`begikoqsvxz|~��������������������������������������������������������������������
 !"#$%&()*+,-/01234568:<>?@BDFHJLNRTVXZ\^bdfhjlnptwz}����������������������������������������������������������������������������	

!#%'*,.13579=@BCDEFGIJLNOPRSTUWY[]`bfikmqtvxyz{|}~�����������������������������������������������������������������������`^_]_^_U^_X^_W^_R^_R^_Y^_\^_TU^_TU^_TU^_U^_U^_TU^_U^_U^_TU^_U^_U^_U^_U^_U^_TU^_U^_U^_U^_TU^_Z^_[^_3__3_13_13_3_-3_+U^_&X^_'W^_^_+TU^_+TU^_+TU^_+U^_+U^_+TU^_+U^_+U^_+TU^_+U^_+U^_+U^_+U^_+U^_+U^_+TU^_+U^_+U^_+U^_+TU^____URTUUUUMUUUTUUUTUUUUUCUUUUUUUUUUUUUUUUUQUQUUUUU0/1.-+U+,+TU+U+U+U(+MU+U+U+U+TU+U+U+TU+U+U+U+U+CU+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+TU$+QU$+QU$+QU+U+U+U+U+UVSUUUUUUMTUUUUUUUUUUUUUUUUUUUUUUUUUQUQUUUUU2.-+U+U+U+U+U+U+U(+MTU+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U$+QU+U$+QU+U+U+U+U+USUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUPUUUQUUUUUU2.,+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+P+U+U+U	+U+U+U+U+U+U+U$+QU%+U+U+U+U+U+U
+U+USUUUUUUUUUUUUUUUUUUUUUUUUUUGUUUUUUUUUUQUUUUUU2+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+GU+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U$+QU%+U+U+U+U+U+U+USUUUUUUUUUUNUUUUUUUUUMUUUUUUUU4UUU@UUUUUUUQUUUUUU2+U+U+U+U+U+U+U+U+U+U)+NU+U+U+U+U+U+U+U+U+U+U(+MU+U+U+U+U+U+U+U+U+U+4U+U+U+@U+U+U+U+U+U+U+U+U+U+U+U+U+U
+U$+QU%+U+U+U+U+U+U+USUUUUUUUNUNUUUUUUUUUUUUUUUUUUUUUUUUUUQUUUUUU2+U+U+U+U+U+U+U)+NU)+NU+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U$+QU%+U+U+U+U+U+U+USUUUUUUUUUUUUUUUUUUNUUUUU:MUUUUUUUUUUUUUUUUUQUUUUUU2+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U)+NU+U+U+U+U+U+U+U (+:MU+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U$+QU%+U+U+U+U+U+U+USUUUUUUUUUUUUUUUUUUUUUUUU>UUUUUUUUUUUQUUUUUIU2+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+>U+U+U+U+U+U+U+U+U+U+U+U+U+U+U+U$+QU%+U+U+U+U+U+U+IUSUUUUUUUOUUUUUUUUUUKUUU<UUUUUUUUUUUDUUUQU=UUU?U2+U+U+U+U+U+U+U*+OU+U+U+U+U+U+U+U+U+U+U+U+KU+U+U+U"+<U+U+U+U+U+U+U+U+U+U+U+U+DU+U+U+U+U$+QU%+U#+=U+U+U+U+?USUUUUUOUOUUUUUNUUUUNUUUUUUUUUUUUQUUJU2+U+U+U+U+U*+OU*+OU+U+U+U+U)+NU+U+U+U+U)+NU+U+U+U+U+U+U+U+U+U+U+U+U+U$+QU%+U+U+JUSUUUUUUUOUUUUUU9UUUUUUUU7UBUAUQUU2+U+U+U+U+U+U+U*+OU+U+U+U+U+U+U+9U+U+U+U+U+U+U+U+7U+BU+AU+U$+QU%+U+USUUUUUUUU;NUUUUUHUUUUQUU2+U+U+U+U+U+U+U+U+U!)+;NU+U+U+U+U+HU+U+U+U$+QU%+U+USUUUUUUUUUUUUUQUU2+U+U+U+U+U+U+U+U+U+U+U+U+U+U$+QU%+U+USUOUUUUUULUUUUUQUU2+U*+OU+U+U+U+U+U+U+LU+U+U+U+U$+QU%+U+USUUUUEUU8UFUUUQUUU2+U+U+U+U+EU+U+8U+FU+U+U$+QU%+U+U+USUUUUUUQUUU2+U+U+U+U+U+U$+QU%+U+U+USUUUUUUUU2+U+U+U+U+U+U%+U+U+UU:U6UUUU+U +:U+6U+U%+U+U+UUU5UUU+U+U+5U+U+UUUUU+U+U+U+UUUU+U+U+UH��H��H��H��H������H������H��H����������������������P����ȱ�x��(��ذ���0������8������h��س���p��p����p��H��(����������G��G�����G���������G��G�����G����G��G��G��G��G��G��G��G������G��G����6��f���������������k������)��!��!��)��!��*�������G��G��G����������?��D��(��2��2����q����L������������
��
����
��
������
��
��
��
��
��
��
��
��
��ܻ�l��<��̿�\����|������
��,����L��������D��4��4��
��4����̺�  !!""#$$%%&&&&&&&''(()))*++++,-./00011233444555555555555566777	
 !#$%&'()*+,-./23457&0160"#
76660663"30 #
34540#000	
048>GI;J
U	
jkq	
H3;�7)	
*RSoD0 !
00" !#$8;"ML#$QGHP !gTHZ"Hi#$ma[eK\X<]^f@+c_,`]^23=4_ABCdEFl�	.+np>��rH	. !IJ"K2#$4UUNVhYkjqbOW/?9:15%&'(6-����K�R���������������<6rG-D-
GDDD-DDA6;:B<02F!D*C"- C'-E,(/&	@?345>=1897)+.--
%$-#B�d���*b�3�Q�	�%��?��G�)))�))>IJ���TV��m�\�`��qQ���e�s���������2d=����f�t|�Q����������������������u��	

�C��C�D�E�|E�)D�C�C�C�3D�C�

	

	
	�_�`]��^�_�_�_�	



�	

���	����������h+�H,�,��+�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�*�+�1+�*�*�,�,�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�J*�*�*�tracedso,symboldso,symbollocal_weight,mem,sym,dso,symbol_daddr,dso_daddr,snoop,tlb,locked,blocked,local_ins_lat,local_p_stage_cyccomm,dso_from,symbol_from,symbol_to,cycles^sys_|^do_page_faultinit_cpunode_mapd��a�pd�d��d�8e�e��a�0b�\b��a�la�b�b�<c�\c��a��c�e�a�f�(f�hf��f�g�a�f����������������d���:��:��:��:�����:���read_addr2line_recordaddr2line_configureaddr2line//anon��������������$����(�����������������������������������(��������������������������������������������������������������8����������������������h�����������P�����������������������������������������������������������x��X�����������������������������x��`��H��(��������������������U��p��p��p������p��p��p��p��p��:����`��=��`��`��`��`��`��`��`��`��`��`��`�����`��`��`����`��`��`��`��`��`��`��Z��`��`��`��
�������n�������������������/��/�����+�����N����`��`����u��������������������x��x��x��x��x��x��x��x��x��x��x��x��x��x��x���x��x��x��x��x��x��x��x��x��x��x��x��x��x��d��-��x��x��x��x����<���������������������������������������������������������������������������������������������"��
������$��<��<����������<��<�����������4������\�����|��d��4��������������@��� �@�����8�8�8�8�8�8�8�8�8�8�8�8�8�8�8�8�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P��P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�`�`�P�P�P�P�P�P�`�`�x�x�x���P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�0�0�0�8�P�P�P�P�b�?��?�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�P�1�		ECEE@@@(@(@(@(@(@(@(@(@@@@@@@@@@@@@@@@@@HHHHHHH(H(HHHHHHHHHHHHp0H@@@@@@@@@@@@@@@@@@@@@@@�@�@�@@pp@@@@@@HH@@@@@@@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@,@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@,@(@(@,@,@,@,@,@,@,@,@,@,@,@,@,HH(HHHHH(HHHHHHHHHHHHHHHHHH(H(HH(H(HHHH(H(H(H(HHHHHHH(H(H(H(HHHH(HHHHHH(H(H(H(H(H(HHHHH(H(H(H(H(H(HHHHHHH,H,H,H,H,H,H,H@@@(@(@@(@(@(@(@(@(@@@@@@@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@(@@(@@@(@@@@@@@@@@@@@@@@@@@@@@(@(@@@@@@@@@(@@@@(@@@@@@@(@(@@@@@@@@@@@@@@@@@@@@@@@@@@@(@(@(@@@@@@(@(@(@(@@@@@(@(@@@@(@@(@(@(@(@(@(@(@(@(@(@(@(@@@(@(@(@(@(@(@@@@(@(@(@(@(@@(@@(@@@@@@@@@@@@@@@(@(@(@(@@@@@@@@@@@(@(@@@@@@@@@@@(@(@(@(@(@(@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@F�F@@@@@@@@@�F@@@@@@@@@@@@@@@@@@@@@(H@(@(@(@(@@@(@@@@H@@@@@@@@@@@@@@@@@@@@@@@@@H@(@(@(@(@@@@@H@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@H@@@@(@(@(@(@@@@@@@@@@@@HHHH@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@�B�B@@CH@@@@@@@@@C@@�C�C@@@@@@@@@@@@@ 0@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@HD@D�D@@@@@@@����������������@@@@@@@@@@@@@@@@��@H@�DE��@H@@E@@@@@@@@@�E�M@@@@@@@H@HHHF@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@@0@@@@0@@@@0@@@@0@@@@0@@@@0@@@@0
@@@@0����������������@@	0p�H@H@p@H@H@@@@@@@@@@@��(��088888888�H�H�@
@I@q��@�@�@�@@@@@@@@@������(��A�AB@B��������������������������������������������������������%��%�����%����<��%��%��d��������������`���*��������x���V�������������������������������������G�����������������b�����������"�b�������������������������������y�`�<�#����������������i�P����j�������������������[�}�����������������
���������
�r
�T
� 
�
�
���8���x�{��Q�l���E��}��8���8������8��Z��������?��,�(�����n�n��R�n�n�n�n�n�n����n�n�u�	!���Y�<�&�	!��� �� � � � �� � �� �������� �:�"�2!�!� �� �"�L�"�"�!��!� �"���U"�F"�-"�	"�!�U"�	!�<&�m#�T#�0#�#�<&�N"�'�'��&��&�&�'�v&��,�O,�e,�E,�8,�8,�,�,��0�0�0�0��.�5�,�,�-5�4�4�4�M4�54�4�a8� 8��8�,�x6�,�k7�F7�8��5�.�.�1��:�1�8��8�.�.��8�1�|1�8�8�>�v>��=�=�=�.<�.�.�.�.�.�.�.�.�<��:�3�3�lK�K��K�K�~K�lK�I�PK��K��K�K�bK�PK��I�4K�]L�@L�J�#L�4K�h4�K��K��K�HJ�K�K��3�	P�M�2�M�M�M�M�M�M�M�M�M�O�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�M�B�intel_pt_calc_expected_tscintel_pt_synth_eventintel_pt_setup_time_rangesintel_pt_process_auxtrace_info	

intel_bts_synth_events��U�U�U�U�U�U�U������������A���A��A��4�4�4�5�6�05�5��5��6�5�B;��:��:��:�6;��:��:��:��:��:��:��:��:��:��:��:�-;��:��:��:�$;��:��:��:��:��:��:��:��:��:��:��:�Z;��:��:��:��:�N;��:��:��:��:��:��:��:��:��:��:�:�8=�?�?�?�!?�?�{?��>�Q>�H>� s390_cpumsf_make_events390_cpumsf_run_decoder)��H��>��4��*��\��R��f�� �������V��L��������������z��M�����������������E��Y !!"* &!"# #"'$(#$+&,*#$-303.'+(01.216,-.279;<7=><;?6@ACB>=@9CDEDEGHAB?HIJKLINGOPRQSUVUKSLJQPWXNTORMFV:854/)%XW[[\\ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ	

 "!#%%!!!!&%'!)$(!!!* %%.!+!!%!,"$#-$!/!!0!1!4$!!!0;.253!!!!9!67$:!!!!=!!@?!<!!!!BAD>G!!HI!!EFCK!!!!L!J!!!!!!!VNUOMSR!!P!QT!!W!8!!8!!YX!!ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ[ZZZZZZZZ\Z\\ZZZZ\\\\\\Z[\\Z\\\\\\\\\\\\\Z\\\\\\\\Z\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\ZZ���������������$�#'(��164>E�2;=�/@BFP�NOQG��SX�Y�Z[]^acdfelm�pqvwxy�{}~�������)���	

 !"#$%&'()

	





������=���������c������#��i��H�� �����b��E�������&�����m��W����������  !!!!!!!!!!!!!!!!!!!!!	

 !! !!!!!!!!!!!!!!!!! 
 !"	

567;���������������������������� !"#$% !"*+,-./01234	&')
<=>?(89: !"; !" !"5 !"6 !"7 !"@ !"A !"B !" !" !"
��

	�����
'�(%&.��CRa�9���������������p~�����	

cond_broadcastcond_signalcond_waitcond_destroy__cond_initmutex_trylockmutex_unlockmutex_lockmutex_destroy__mutex_initpopulate_sdt_notedso__load_sym_internalsymsrc__initfilename__read_debuglinksysfs__read_build_idelf_read_build_idread_build_iddso__synthesize_plt_symbols���d�������8���d���d���d���d���S���d���d���d���d���d���d���d���d���d���d���d��������������d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���ȫ��d���ܫ������d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���n���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d���d�������������^�����p��^��^��^��^��^��^��^��^��^��^��^��^��^��^��^��^��^��^��^��^����set_table_handlerspython_process_brstacksympython_process_brstackget_sample_value_as_tupleset_sample_read_in_dictget_perf_sample_dictpython_process_callchainpython_process_general_eventprocess_statstat__intervalpython_process_stat_intervalhandler_call_dietuple_new�;���;���;��z;���;���;���;��<���;���;��<���;���E���E���D���D���D���D���D��|E���D���D���D���D���D���D���D���D���D���D���D��<E���D���D���D���D���D���D��E��E��E���D��E���D���D��E��E���D��TF���D���D���D���D���D���D��E���D���D��4F���D���D���D��E��F��jit_add_pid����������
perf_env__add_bpf_infoperf_event__synthesize_one_bpf_progperf_event__synthesize_bpf_eventsget_bpf_prog_info_linearintel_pt_find_snapshotintel_bts_find_snapshot������Q�����/F�������/F������

-
M
m
�
	�
1Qq�	�!Aa�	�=]}�	�C

C

��@� ��@� � �!�"�Y	sss��s������� ��������������������������������������������������������������?	@	����������������
 
������������������
���������������������������#È
2�
�b�
�
�
��"""�4�4"VV�������������cc�cc���		�		�3�3� �! ��!�S	"	S?"?bp_2bp_1v�P��0�������
���������1���'���'���'��&(���'���'���'���'���'��Y/���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'��&(���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���)���'���'���'���'���'���'���'���'���'���'���'���'��&(���'��&(���*���'���'���'���'��4*���'���'���'���(���'��,���'���'���'���'��<,��!,���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'���'��j(���+���'���'��u,���'��^,���'���,���,���,���'���)���+��j(��&(���+��+���*���1���%���%���%��N&���%���%���%���%���%���-���%���%���%��&���%���%���%���%���%���%���%���%���%���%���%���%���%��N&���%���%���%���%���%���%���%���%���%���%���%���%���%���%���%���%���%���%���%���'���%���%���%���%���%���%���%���%���%���%���%���%��N&���%��N&���(���%���%���%���%��\(���%���%���%��'���%��.*���%���%���%���%��d*��I*���%���%���%���%���%���%���%���%���%���%���%���%���%���%���%���%���%���&��*���%���%���*���%���*���%��!+��+���*���%���'���)���&��N&���)��*)��	)���/���)���)���)��v$���)���)���)���)���)��@%���)���)���)���/���)���)���)���)���)���)���)���)���)���)���)���)���)��v$���)���)���)���)���)���)���)���)���)���)���)���)���)���)���)���)���)���)���)���/���)���)���)���)���)���)���)���)���)���)���)���)��v$���)��v$���&���)���)���)���)���&���)���)���)��@%���)��S(���)���)���)���)���(��n(���)���)���)���)���)���)���)���)���)���)���)���)���)���)���)���)���)���$��8(���)���)���(���)���(���)��F)��7)���(���)��
&��(���$��v$���'��O'��.'�����������������������������������������������������������������������������������������������������������������������������������������������������$���$���#���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���$���u���$�������`���0���0���0���0���0���S���0���0���0�������0���0���0���0���0���0���0���0���0���0���0���0���0�������0���0���0���0���0���0���0���0���0���0���0���0���0���0���0���0���0���0���0������H���H���H���H���H���H���H���H���H���H���0���0���0���0���0���x���0���0���0���0���0���0�������0���0���0���0���0�����0���0���0������0���0�������0���0���c���0���0���0���0���0���0���0���0���0���0���Į��0���0�������0���M���0���x���1���0������0�������0���0���0���`���έ����������0���0���0���0���0������� q             Quit 
h/?/F1        Show this window
UP/DOWN/PGUP
PGDN/SPACE    Navigate
q/ESC/CTRL+C  Exit browser or go back to previous screen

For multiple event sessions:

TAB/UNTAB     Switch events

For symbolic views (--sort has sym):

ENTER         Zoom into DSO/Threads & Annotate current symbol
ESC           Zoom out
+             Expand/Collapse one callchain level
a             Annotate current symbol
C             Collapse all callchains
d             Zoom into current DSO
e             Expand/Collapse main entry callchains
E             Expand all callchains
F             Toggle percentage of filtered entries
H             Display column headers
k             Zoom into the kernel map
L             Change percent limit
m             Display context menu
S             Zoom into current Processor Socket
P             Print histograms to perf.hist.N
t             Zoom into current Thread
V             Verbose (DSO names in callchains, etc)
z             Toggle zeroing of samples
f             Enable/Disable events
/             Filter symbol by nameh/?/F1        Show this window
UP/DOWN/PGUP
PGDN/SPACE    Navigate
q/ESC/CTRL+C  Exit browser or go back to previous screen

For multiple event sessions:

TAB/UNTAB     Switch events

For symbolic views (--sort has sym):

ENTER         Zoom into DSO/Threads & Annotate current symbol
ESC           Zoom out
+             Expand/Collapse one callchain level
a             Annotate current symbol
C             Collapse all callchains
d             Zoom into current DSO
e             Expand/Collapse main entry callchains
E             Expand all callchains
F             Toggle percentage of filtered entries
H             Display column headers
k             Zoom into the kernel map
L             Change percent limit
m             Display context menu
S             Zoom into current Processor Socket
i             Show header information
P             Print histograms to perf.hist.N
r             Run available scripts
s             Switch to another data file in PWD
t             Zoom into current Thread
V             Verbose (DSO names in callchains, etc)
/             Filter symbol by name
0-9           Sort by event n in grouph/?/F1        Show this window
UP/DOWN/PGUP
PGDN/SPACE
LEFT/RIGHT    Navigate
q/ESC/CTRL+C  Exit browserUsage: %14s: %s
# Running %s/%s benchmark...
default# Running '%s/%s' benchmark:
--helpUnknown collection: '%s'
default|simplerepeatschedScheduler and IPC benchmarksSystem call benchmarksMemory access benchmarksfutexFutex stressing benchmarksepollEpoll stressing benchmarksinternalsPerf-internals benchmarksBreakpoint benchmarksuprobeuprobe benchmarksAll benchmarkstrace_printkenableRun all breakpoint benchmarkskallsyms-parseBenchmark kallsyms parsinginject-build-idBenchmark build-id injectionevlist-open-closepmu-scanRun all futex benchmarkswakewake-parallellock-pimemcpyfind_bitbasicgetpgidBenchmark for fork(2) callsexecveBenchmark for execve(2) callsRun all syscall benchmarksmessagingseccomp-notifyRun all scheduler benchmarksBenchmark for NUMA workloadsRun all NUMA benchmarks %10d %10d %10d  %*s%s	%s%*s}Annotate data type stats:no_sym%10d : %s
no_insnno_insn_opsno_mem_opsno_regno_dbginfono_cuinfono_varno_typeinfoinvalid_sizebad_offsetInstructionAnnotate %s stats
BadGoodName  %-10s: %5s %5s
  %-10s: %5d %5d
struct union  event[%d] = %s
%*s %10s %10s  %s
fieldhist_entry__gtk_annotateGTK browser not found!
dso,typeprefixinputinput file namedsosdso[,dso...]symbol to annotatedon't complain, do itquietdump-raw-tracedump raw trace in ASCIItuiUse the TUI interfacestdioUse the stdio interfacestdio2ignore-vmlinuxvmlinux pathnameprint-linefull-pathsskip-missinglist of cpus to profilesymfsasm-rawdisassembler-styledisassembler styleprefix-stripEnable symbol demanglingdemangle-kernelshow-total-periodshow-nr-samplesstdio-coloralwayspercent-typelocal-periodpercentdata-typetype-statinsn-statThe %s data has no samples!
perf_gtk__show_annotationsperf annotate [<options>]HOME%s/.perfconfigsystemError: takes no arguments
%s.%s=%s
%s: strdup failed
invalid config variable: %s
Failed to add '%s=%s'
	%s = %s
show current config variablesuse system config fileuse user config file%%%d.2f%%%%%s/%ddiff.orderdiff.computedeltadelta-abswdiffInvalid compute method: %s
±%s%5.1f%% %s%6.2f%%%+4.2F%%%14.6F%.0F / %.0F(%lu * %ld) - (%lu * %ld)[%s -> %s] %4ld[%7lx -> %7lx] %4ld%%%d.6f%%14ld%%%+d.2f%%%%perf.data.hostperf.data.guestOrder option out of limit.
Failed to open %s
srcline,symbol,dsoMemory allocation failed
Invalid time string
Failed to process %s
%s# Event '%s'
#
# Data files:
(Baseline)#  [%d] %s %s
perf.data.oldperf.databaseline-onlyShow period values.formulaShow formula.cycles-histkallsyms pathnamecommscomm[,comm...]symbol[,symbol...]only consider these symbolssortkey[,key2...]field-separatorSpecify compute sorting.relative|absolutestrpid[,pid...]tidtid[,tid...]streamBaselinePeriodBase periodDeltaRatioWeighted diffFormulaDelta Absstddev/HistInput file nameShow the sample frequencyShow all event attr detailsShow event group informationtrace-fieldsShow tracepoint fieldsperf evlist [<options>]nosleep-timenoirqsirq-infocannot get tracing file: %s
failed to allocate cpu mask
tracing_cpumaskftrace.ftrace.tracerfunction_graphFilter parse error at %td.
Source: "%s"
         %*c
available_filter_functionscannot open tracing file: %s
tracing_onnopcurrent_tracerset_ftrace_pidmax_graph_depthtracing_threshset_ftrace_filterset_ftrace_notraceset_graph_functionset_graph_notracefunction-forkoptions/%sfunc_stack_tracefuncgraph-irqsfuncgraph-procfuncgraph-abstimelatency-formatinvalid graph depth: %d
failed to set graph depth
buffer_size_kbfailed to set tracing thresh
failed to set ftrace pid
 sftrace only works for %s!
failed to reset ftrace
trace_pipefailed to open trace_pipe
can't enable tracing
workload failed: %s
No data foundGRAPHCOUNT  DURATION    # %14s | %10s | %-*s |
%s tracer is used
funcTrace on existing process idBe more verboseall-cpusList of cpus to monitor[FILTER]notrace-funcsDo not trace given functionsfunc-optsnograph-funcsgraph-optsTrace children processesuse-nsecUse nano-second histogramhelp.formatwebunrecognized help format '%s'man.viewerman..pathwomankonqueror.cmdemacsclientkfmclientfailed to exec '%s': %sFailed to start emacsclient.
(woman "%s")-eDISPLAYman:%s(1)newTab-c/bin/sh'%s': unknown man viewer.   %-*s   print all available commandsshow man pageshow manual in web browsershow info pagebuildid-listbenchtimechartkmeminject
 Usage: %s

perf commands
 usage: %s


 %s

perf-%sPERF_MAN_VIEWERMANPATHshare/man%s:%sUnable to setup man pathshare/infoINFOPATHperfmanshare/doc/perf-doc%s/perf.html%s/%s.htmlhelp.browserweb--browse%s %16lx %16lxwith-hitsShow only DSOs with hitsShow current kernel build idkernel-mapsbe more verboseperf buildid-list [<options>]buildid-cache.debuginfod[kernel.kcore]%s/%s/modulessame kcore found in %s
%s/%s/%s/%sfile listfile(s) to addkcore file to addfile(s) to removepurgepurge-allpurge all cached fileslist all cached filesfile(s) to updatedebuginfod urlstarget-ns-l is exclusive.
Failed to get buildids: -%d
%s already in the cache
Couldn't add %s: %s
%s wasn't in the cache
Couldn't remove %s: %s
OkPurging %s: %s
Purged all: %s
Couldn't update %s: %s
Couldn't add %s
FAILUpdating %s %s: %s
Removing %s (%s): %s
Removing %s %s: %s
Adding %s %s: %s
Couldn't read /proc/kallsyms
%s: not found
[
 	

%*s%s%.*s%s. Unit: %s%s Unit: %s
%s:
  %s OR %sdefault_core
Metric Groups:

Metrics:


%s: [%s]
\n%s{
	"MetricGroup": "%S"%s	"MetricName": "%S"%s	"MetricExpr": "%S"%s	"MetricThreshold": "%S"%s	"ScaleUnit": "%S"%s	"BriefDescription": "%S"%s	"PublicDescription": "%S"	"Unit": "%S"%s	"Topic": "%S"%s	"EventName": "%S"%s	"EventAlias": "%S"%s	"EventType": "%S"%s	"Deprecated": "%S"%s	"Encoding": "%S"raw-dumpDump raw eventslong-descoutput file namedeprecatedPrint deprecated events.cputypePMU nameEnable debugging outputhwcachemetricgroupmetricgroups*%s*threads_spec: %s
Invalid synth option: %s
record.build-idno-cacherecord.call-graphcall-graph.record-moderecord.aiorecord.debuginfodCouldn't synthesize cpu map.
callchain: type %s
callchain: disabled
Failed to allocate CPUs mask
Failed to init cpu mask
Failed to allocate full mask
Empty maps mask: %s
Empty affinity mask: %s
Intersecting maps mask: %s
thread_masks[%d]: nr_threads: %d
[ perf record: Dump %s.%s ]
BPF.<timestamp>%s/proc/kcoreCouldn't run the workload!
failed to mmap with %d (%s)
%s/procERROR: Failed to copy kcore
Failed to start threads: %s
threads[%d]: sent %s
Events disabled
Events enabled
perf record has started
Failed to switch to new file
written=%lu
read LOST count failed
 (%lu samples)cycles:Pcycles:PuNo such processno BUILD_BPF_SKEL=1off-cpuswitch-outputFailed to allocate NUMA spec
threads_spec[%d]: %s
  maps mask: %s
  affinity mask: %s
nr_cblocks: %d
mmap flush: %d
comp level: %d
NONEDWARFLBRevent filterexclude-perfrealtimeno-bufferinglist of cpus to monitorevent period to sampleno-inherittail-synthesizeuse overwrite modeno-bpf-eventdo not record bpf eventsstrict-freqfreq or 'max'profile at this frequencymmap-pagespages[,pages]mmap-flushnumberenables call-graph recordingrecord_mode[,record_size]per thread countsRecord the sample addressescode-page-sizeRecord the sample cpusample-identifierRecord the sample identifierRecord the sample timestampsRecord the sample periodno-samplesdon't sampleno-buildid-cacheno-buildidcopy /proc/kcoreuser to profilebranch-anybranch anysample any taken branchesbranch-filterbranch filter maskbranch stack filter modesper-threaduse per-thread mmapsintr-regsany registeruser-regsrunning-timeaux-samplesample AUX areanamespacesRecord namespaces eventsall-cgroupsRecord cgroup eventsRecord context switch eventskernel-callchainscollect kernel callchainsuser-callchainscollect user callchainsbuildid-mmapRecord build-id in map eventstimestamp-filenametimestamp-boundaryswitch-output-eventswitch output eventswitch-max-filesdry-runParse options then exitnode|cpucompression-levelmax-sizenum-thread-synthesizesynthno|all|task|mmap|cgroupEnable off-cpu analysisSYSswitch_output_triggerauxtrace_snapshot_triggerundefinedpackageUNDEFINEDREADYreport.groupreport.percent-limitreport.childrenreport.queue-sizereport.sort_orderreport.skip-emptytime quantum cannot be 0  %8d %8d %8d |%*sdisable-ordertotal-cyclesshow-on-off-eventsswitch-offswitch-ontime-quantumtime (ms|us|ns|s)socket-filterstitch-lbrshow-ref-call-graphfull-source-pathbranch-historybranch-stackgroup-sort-idxshow-infohide-unresolvedcolumn-widthswidth[,width...]symbol-filterregexinvertedmax-stackexclude-otherparentshowcpuutilizationshow-cpu-utilizationheader-onlyprettyperf report [<options>]normalsort by key(s):Display event statsDisplay recorded tasksShow data header.Show only data header.key[,keys...]alias for inverted call graphignore-calleesDisable symbol demanglingmem access profileShow entries in a hierarchyShow inline functionShow times in nanosecsDisable raw trace orderingipcipc_lbripc_nullfailed to set cpu bitmap
arm_spefailed to process sample
ppid# %8s %8s %8s  %s
failed to process hist entry
Merging related events...Sorting events for output...share/doc/perf-tipevlist__gtk_browse_hists# Samples: %lu%c of event%s '%s' (time slices: %s)call-graph=no, show reference callgraph
# Total weight : %lu
# Sort order   : %s
# Event count (approx.): %lu
# Processor Socket: %d#
# (%s)
#
failed to read counter %s
failed to process counter %s
cannot build %s map
failed to write stat event
%s: %d: %lu %lu %lu
stats double allocation
cannot allocate aggr counts
Perf session creation failed
per-socketper-dieper-cachecache levelper-coreper-nodeno-aggrdisable CPU count aggregationlog-fdfailed to create output file# started on %s
Failed opening logfdinterval-clearduration_timefailed to setup -r optionfor-each-cgroupMissing transaction metrics
devices/cpu/freeze_on_smiFailed to set freeze_on_smi.
Missing smi metrics
stalled-cycles-frontendstalled-cycles-backendDefaultfailed to parse CPUs map     %s: %s
interval-counttimeout must be >= 10ms.
failed to prepare workloadreopening weak %s
Workload failed: %s
perf stat report [<options>]perf stat record [<options>]noneunsetdetailedhybrid-mergejson-outputprint counts in JSON formatexpand events for each cgroupappendappend to the output fileprepostinterval-printaggregate counts per threadmetric-onlymetric-no-groupmetric-no-mergemetric-no-thresholdtopdownmeasure top-down statisticstd-levelsmi-costmeasure SMI costmetric/metric group listpercore-show-threadhybrid cpu typeiostat
%s: failed to process events
[unknown] modulesCan't parse sample, err = %d
top.call-graphtop.childrenCouldn't annotate %s: %s
perf-top-UIyes%-*.*s
Showing %s for %s
  Events  Pcnt (>=%d%%)

Mapped keys:
	[S]     stop annotation.
	[qQ]    quit.
Enter display delayEnter display entries (lines)
Available events:Enter details event counter
	%d %sexiting.Enter details symbolSorry, %s is not active.
hide_user_symbolssym-annotatesymbol namecount-filterdump-symtabnumber of mmap data pageshide_kernel_symbolshide kernel symbolszero history across updatesdisplay this many functionshide user symbolsperf top [<options>]Failed to mmap with %d (%s)
xed -F insn: -A -64 | lessxed -F insn: -A -64description:args:ENARUNrecord -RDATA_SRCWEIGHTIREGSUREGSPHYS_ADDRDATA_PAGE_SIZECODE_PAGE_SIZEWEIGHT_STRUCTCGROUP	cannot resolve %lx-%lx
BPF output:%17s %04x: %02xInvalid field requested.
crewpcewp|%-8d %.*s+insn,-event,-period+disasm,-event,-periodOnly accept raw|disasm
i0nse%+d ABORT INTX MISPRED PRED	%016lx	%-30s	ilen: %d	#%s%s%s%s %d cycles [%d] %.2f IPC/%c/%c/%c/%d/%s/%s :-1VM:%5d VCPU:%03d %8.8s %16s %7d/%-7d %7d %3d [%03d] disabled%F %H:%M:%S%s.%09lu%s.%06lu%5lu.%09llu: %12s: 	metric:  ABI:%lu %5s:0x%lx %s.%s.dumpmalloc failed
%s/scripts%s/%s/bin-report  %-36s %s
%s/scripts/%s/%sinvalid language specifierinvalid script extension  %-42s [%s]
%d: %lx-%lx
	patching up to %lx-%lx
	%016lx	%s	ilen: %d	... not reaching sample ...
 ilen: %d insn:vmexitjcciretsysretasynchw inttx abrttr strttr endvmentry(%s%s%s)%-15s%6str strt %-7s%6str end  %-7s%6sviaunknown%10lu %*s:   %-21s )	%*s%s%*s%16lx =>  	 IPC: %u.%02u (%lu/%lu) 
   IP: %u payload: %#lx %s  hints: %#x extensions: %#x  IP: %u  cbr: %2u freq: %4u MHz (%3u%%)  psb offs: %#lxSMIRSMSIPIVMENTRYVMEXITVMEXIT_INTRSHUTDOWNUINTRUIRETPFAVMXQVMXR cfe: %s IP: %d vector: %u cfe: %u IP: %d vector: %u %s: %#lx EVD_%u: %#lx IFLAG: %d->%d %s branch%16lx %s%16lu%16uBPF string:%17s "%s"
top.%s/bin/%s-record 	dump-unsorted-raw-tracelist available scriptslist-dlfilterslist available dlfiltersgen-scriptdlfilterfilter .so file namedlargfilter argumentdebug-modehide-call-graphaddr-rangeinsn-traceraw|disasmcall-traceDecode calls from itracecall-ret-tracegraph-functionstop-btreltimedeltatimeshow-kernel-pathshow-task-eventsshow-mmap-eventsShow the mmap eventsshow-switch-eventsshow-namespace-eventsshow-cgroup-eventsshow-lost-eventsshow-round-eventsshow-bpf-eventsshow-text-poke-eventsper-event-dumpmax-blocksguestmountguestvmlinuxfile saving guest os vmlinuxguestkallsymsguestmodulesguest-codeperf script [<options>]failed to create pipefailed to fork-a-q-ox86_64i386failed to open filefailed to stat fileperf-scriptMisordered timestamps: %lu

perf script stopped
dsoffiregsuregsbrstackbrstacksymdata_srcbpf-outputcallindentbrstackinsnbrstackoffphys_addrmisctodcode_page_sizebrstackinsnlenmachine_pidvcpuOutput file nameCollect guest os dataCollect host os dataperf.data.kvm[vdso]CPU %u/KVMInvalid VCPU %u
//anon/dev/zero/anon_hugepage[stack/SYSV[heap]no build_id found for %s
Bad id_hdr_size %u
Bad event size %u
No evsel for id %lu
Bad id sample size %d
Bad new event size %u
Failed to find guest id %lu
Failed to add guest attr.
known-build-idssched-statjitvm-time-correlationguest-dataperf inject [<options>]sched:sched_switchsched:sched_process_exitGuest data has no sample IDsFailed to flush guest events
Failed to copy guest kcore
%d%s%d%s0x%lx%s0x%lx%s%lu%s0x%lx%s%s:%s
%5lu%s0x%06lx%s%s:%s
???0x%016lx%sdump-raw-samplesdump raw samples in ASCIIldlatcollect only user level data-W--phys-data--data-page-size--all-user--all-kernel-Ccalling: record # PID, TID, IP, ADDR, PHYS ADDR, DATA PAGE SIZE, LOCAL WEIGHT, DSRC, SYMBOL--mem-mode-n,phys_daddr,data_page_sizestoreYou must specify --to-json.
Unknown command: %s
to-jsonConvert to JSON formatConvert all eventsperf data convert [<options>]perf version %s
dwarf%22s: [ %-3sHAVE_DWARF_SUPPORT  # %s
dwarf_getlocationssyscall_tableHAVE_SYSCALL_TABLE_SUPPORTlibbfdOFFHAVE_LIBBFD_SUPPORTHAVE_DEBUGINFOD_SUPPORTHAVE_LIBELF_SUPPORTlibnumaHAVE_LIBNUMA_SUPPORTnuma_num_possible_cpuslibperlHAVE_LIBPERL_SUPPORTlibpythonHAVE_LIBPYTHON_SUPPORTlibslangHAVE_SLANG_SUPPORTlibcryptoHAVE_LIBCRYPTO_SUPPORTlibunwindHAVE_LIBUNWIND_SUPPORTlibdw-dwarf-unwindzlibHAVE_ZLIB_SUPPORTlzmaHAVE_LZMA_SUPPORTget_cpuidHAVE_AUXTRACE_SUPPORTHAVE_LIBBPF_SUPPORTHAVE_AIO_SUPPORTzstdHAVE_ZSTD_SUPPORTlibpfm4HAVE_LIBPFMlibtraceeventHAVE_LIBTRACEEVENTbpf_skeletonsHAVE_BPF_SKELperf version [<options>]build-optionsdisplay the build optionssetup mem-loads latency--sample-cpucalling: Cacheline 0x%lxInvalid --fields key: `%s'Unknown --fields key: `%s'WARNING: failed to find node
WARNING: no sample cpu value%21s%2d{%2d %5.1f%% n/a%6s %5.1f%%}%6s}%2d{%*u%6.0fbuiltin-c2c.cassertion failed at %s:%d
%.2F%%cl_srcline,dso,symbol,mean_rmt_peer,mean_lcl_peer,iaddr,mean_rmt,mean_lcl,tid,cl_num_empty,tot_hitmrmt_hitm,lcl_hitmlcl_hitm,rmt_hitmtot_peerData addressDouble-CachelineDouble-CLthe input file to processnode-infofull-symbolsno-sourceshow-allShow all captured HITM lines.displaySwitch HITM output typetot,lcl,rmt,peercoalescecoalesce fieldsdouble-clError creating perf session
arm64totoffset,%sunrecognized sort token: %s
%s%s%s%s%s%s%s%s%s%s%s%smean_load,tot_recs,cpucnt,coalesce sort   fields: %s
coalesce resort fields: %s
coalesce output fields: %s
dcachelineFailed to initialize hists
node/cpu topology bugFailed setup nodes
Sorting...failed to setup UI
  Events%-36s: %s
failed to setup sort entries
? - helpNode{cpu list}Node{cpus %peers %stores}Node{cpus %hitms %stores}NodeNumcl_num_emptycl_numIndexcl_idxcpucntlcl peermean_lcl_peer---------- cycles ----------rmt peermean_rmt_peermean_loadlcl hitmmean_lclrmt hitmmean_rmtSharedTidPidRmtdram_rmt--- Load Dram ----Lcldram_lclpercent_stores_naL1 Misspercent_stores_l1miss------- Store Refs ------L1 Hitpercent_stores_l1hitpercent_lcl_peer-- Peer Snoop --percent_rmt_peerLclHitmpercent_lcl_hitm----- HITM -----RmtHitmpercent_rmt_hitmpercent_costly_snoopTotPeerTotalLoadstot_loadsrecordstot_recs- RMT Load Hit --RmtHitld_rmthit- LLC Load Hit --LclHitld_lclhitL2ld_l2hitL1ld_l1hit----- Core Load Hit -----FBld_fbhitcl_stores_nacl_stores_l1misscl_stores_l1hitL1Miss--------- Stores --------L1HitStorestot_storescl_lcl_peer----- Peer -----cl_rmt_peercl_lcl_hitmcl_rmt_hitmRemoteLocal------- Load Peer -------------- Load Hitm -------Code addressoffset_node--- Data address -OffPA cntdcacheline_countdcacheline_node--- Cacheline ----cl_srclineperf c2c reportperf c2c {record|report}Local HITMsRemote HITMsTotal HITMsPeer Snoopdaemon.basefailed: control ack timeout
ack
failed: read ack %d
%s/lockfailed: writefailed: ftruncatefailed: realpathfailed: socket%s/controlfailed: connectfailed to read signal fd
failed: poll
failed: base not defined
failed: fdopensession-config file pathbase directoryfield separatorforegroundstay on consolefailed: config not found
reconfig: started
failed: chdirfailed: openfailed: fcntl FD_CLOEXECdaemon started (pid %d)
socket: %s
failed: bindfailed: listenfailed: inotify_initconfig file: %s, dir: %s
failed: inotify_add_watch%s/session-%sfailed: asprintffailed: mkdirfailed: open /dev/nullfailed: open session outputfailed: create control fifofailed: create ack fifofailed: acceptfailed: readdaemon%d%c%s%c%s%c%s/%s%c%lu[%d:daemon] base: %s
  output:  %s/%s
  lock:    %s/lock
  up:      %lu minutes
%d%c%s%c%s%c%s/%s%c%s/%s[%d:%s] perf record %s
  base:    %s
  control: %s/%s
  ack:     %s/%s
perf daemon is exciting
%-4s %s
%-4s %s (not found)
failed to wait for sessions
daemon exited
Ping to specific sessionfailed: unknown command '%s'
OKperf daemon [<options>]Add filter: %s
probe-definition(%d): %s
%d arguments
[GROUP:]EVENTlist up probe eventsdeldelete a probe event.definitionShow source code lines.externspath to kernel sourceno-inlinesdry runmax-probes!_* & !*@plt[!]FILTERexecutable|pathmodname|pathManipulate probe cachebootconfig'-' is not supported.
  Error: Command Parse Error. Reason: %s (Code: %d)lda!__k???tab_* & !__crc_*  Error: Failed to show vars.Delete filter: '%s'
Failed to get buildids: %d
Removed event: %s
"%s" does not hit any event.
Added new event%s
	cd /sys/kernel/tracing/
	echo 1 > tracing_on
	cat trace_pipe
CLIENT: ready writeSERVER: readpipe()socketpair()SENDER: writemain:malloc()fork()pthread_attr_init:pthread_attr_setstacksizepthread_create failedReading for readyfdsWriting to start them# %d groups == %d %s run

Total time %14s: %lu.%03lu [sec]
%lu.%03lu
Unknown format:%d
Specify number of groupsnr_loopscgroup.threadscgroup.procsCannot enter to cgroup: %s
perf_event Hint: try to run as rootmemory allocation failure
 %14s: %lu.%03lu [sec]

 %14lf usecs/op
 %14d ops/sec
Specify number of loopsthreadedSEND,RECVunexpected syscall: %dwaitpid(%d) failedunexpected exit code: %d# Executed %lu system calls

sync-modegetppid()# Executed %'d %s calls
 %'14d ops/sec
getpgid()fork failed
waitpid failed
/bin/trueexecve /bin/true failed
execve()perf bench syscall <options># function '%s' (%s)
# Copying %s bytes ...

 %14lf cycles/byte
 %14lf bytes/sec
 %14lfd KB/sec
 %14lf MB/sec
 %14lf GB/sec
%lf
Invalid size:%s
Unknown function: %s
Available functions:	%s ... %s
x86-64-unrolledx86-64-stosqx86-64-movsq1MBsharedprivatemlockallpthread_attr_setaffinity_nppthread_createpthread_joincallocSpecify amount of threadsSpecify runtime (in seconds)silentnwakesMust be perfectly divisiblenwakersfutex_waitfutex_wait_requeue_piPI cpu_map__newnrequeuebroadcastRequeue all threads at onceUse multiple futexesepoll_createepoll_ctlepoll_waitlinealsingle (EPOLLONESHOT semantics) (nonblocking)CPU affinity Using %s queue model
Nesting level(s): %d
getrlimitsetrlimiteventfdmain thread: toggling donenfdsnoaffinityDisables CPU affinityrandomizeVerbose modemultiqnonblockingnestedoneshotUse EPOLLONESHOT semanticsedgeepoll_ctdata Session creation failed.
Thread map creation failed.
selfRun single threaded benchmarkRun multi-threaded benchmarkmin-threadsmax-threadssingle-iterationsmulti-iterationsouter-iterationsinner-iterations  Adding DSO: %s
  Iteration #%d
-b--buildid-all  Build-id injection failed   [%d] injecting: %s
   Child %d exited with %d
  Memory allocation failed/usr/lib/  Collected %d DSOs
nr-mmapsstrbuf_init: %s
strbuf_add: %s
strbuf_addch: %s
  Number of cpus:	%d
  Number of threads:	%d
  Number of iterations:	%d
Started iteration %d
evlist__mmap: %s
Iteration %d took:	%luus
nr-eventsdummy %14lf usecs/op/cpu
Unknown format: %d
ioctl(PERF_EVENT_IOC_DISABLE)ioctl(PERF_EVENT_IOC_ENABLE)passiveSpecify amount of breakpointsSpecify amount of parallelismCannot find PMU %s
 coreusleep(1000)usec %14s: %'lu %ss %s%'ld to baseline %s%'ld to previous

 %'.3f %ss/op %'.3f %ss/op to baseline %'.3f %ss/op to previousperf bench uprobe <options>got NODE list: {%s}
got CPU list: {%s}
thread %d/%d
 #  %5.1f%%  [%.1f mins] %2d/%-2d [%2d/%-2d] l:%3d-%-3d (%3d) [%4.1f%%] {%d-%d} (%6.1fs converged)
 (%6.1fs de-converged)main,g->p.nr_tasks: %d
# binding tasks to CPUs:#  
token: {%s}, end: {%s}
CPUs: %d_%d-%d#%dx%d
%2d/%d# binding tasks to NODEs:NODEs: %d-%d #%d
,%2d
 ### # # process %2d: PID %d
process %dNUMA-convergence-latency %-30s %15.3f, %-15s %s
secs latency to NUMA-converge %14.3f %s
runtime-max/threadruntime-min/threadruntime-avg/threadsecs average thread-runtimespread-runtime/thread%,data/threadGB,GB data processed, per threaddata-totalGB data processed, totalruntime/byte/threadnsecs,nsecs/byte/thread runtimethread-speedGB/sec,GB/sec/thread speedtotal-speedGB/sec total speedprocess%d:thread%dGB/secthread-system-timesystem CPU time/threadthread-user-timeuser CPU time/threadRAM-bw-local,-p-t-P1024-M-s-zZq--thp--no-data_rand_walkRAM-bw-local-NOTHP,RAM-bw-remote,RAM-bw-local-2x,0,2RAM-bw-remote-2x,1x2RAM-bw-cross,0,81,0 1x3-convergence,-zZ0qcm 1x4-convergence, 1x6-convergence,1020 2x3-convergence, 3x3-convergence, 4x4-convergence, 4x4-convergence-NOTHP, 4x6-convergence, 4x8-convergence, 8x4-convergence, 8x4-convergence-NOTHP, 3x1-convergence, 4x1-convergence, 8x1-convergence,16x1-convergence,32x1-convergence, 2x1-bw-process,-zZ0q 3x1-bw-process, 4x1-bw-process, 8x1-bw-process, 512 8x1-bw-process-NOTHP,16x1-bw-process, 1x4-bw-thread,-T 1x8-bw-thread,1x16-bw-thread,1x32-bw-thread, 2x3-bw-process, 4x4-bw-process, 4x6-bw-process, 4x8-bw-process, 4x8-bw-process-NOTHP, 3x3-bw-process, 5x5-bw-process,2x16-bw-process,1x32-bw-process,2048numa02-bw,numa02-bw-NOTHP,numa01-bw-thread,192numa01-bw-thread-NOTHP,perf bench numa <options>nr_procnumber of processesnr_threadsnumber of threads per processmb_globalglobal  memory (MBs)mb_procprocess memory (MBs)mb_proc_lockedmb_threadthread  memory (MBs)nr_secsusleepdata_readsdata_writesdata_backwardsdata_zero_memsetinit_zerobzero the initial allocationsinit_randominit_cpu0perturb_secsshow_detailsShow detailsRun all tests in the suiteshow_convergencemeasure_convergencemeasure convergence latencyserialize-startupserialize thread startupcpu[,cpu2,...cpuN]memnodesnode[,node2,...nodeN]annotate.objdump -v
--- start ---
failed to fork test: %s
test child forked, pid %d
test child finished with %d
test child interrupted
---- end ----
%s:%s subtest %d: Ok
 Skip (%s)
 Skip
 FAILED!
tests to skipdont-forkDo not fork for testcaseworkload to run for testingdso to test%3d: %s
%3d:%1d: %s
No workload found: %s
%3d: %-*s: Skip (user override)
%3d.%1d: %-*s:.shToo many script files
./tools/perf/tests./tests%s/shell%s/tests/shellwrong typetests/parse-events.cFAILED %s:%d %s
wrong configwrong number of entrieswrong exclude_userwrong exclude_kernelwrong exclude_hvwrong precise_ipwrong periodwrong callgraphwrong timewrong config1wrong config2wrong config3wrong bp_typewrong bp_lenwrong type termwrong type valwrong valr0xeadwrong pinnedwrong exclusivecheck_parse_fake %s failed
%s/bus/event_source/devices/... SKIP
Failed allocationcan't access trace events%s/event=1/,%s/event=1/unexpected PMU typePMU missing eventwrong exclude guestwrong exclude hostwrong group namewrong leaderwrong sample_readbranch-missesintel_ptkravawrong namecpu/config=2/ubreakpoint1breakpoint2event not parsed as raw typePMU type expected onceNo PMU found for typeRaw PMU not matchedcan't open pmu event dir: %s
%s:u,%s/event=%s/ucachepmuwrong name settingwrong complex name parsingintel_pt//unumpmurawpmurunning test %d '%s'
wrong number of groupswrong core.nr_memberswrong group_idxcache-misseswrong exclude idlemem:0:umem:0:w:upmem:0:x:kmem:0:r:hpl1dmem:0:rw:kpTest event parsingpermissionspmu_eventspmu_events2aliasno aliases in sysfspmu_events_alias2Parsing of aliased eventsterms2software/r1a/software/r0x1a/cpu/L1-dcache-load-miss/cpu/L1-dcache-load-miss/kpcpu/instructions/cpu/instructions/hcpu/instructions/Gcpu/instructions/Hcpu/instructions/uDpcpu/instructions/Icpu/instructions/kIGcpu/cycles/ucpu/cycles/kcpu/instructions/uepcpu/cycles,name=name/cpu/cycles,name=l1d/r1a1:1cycles/period=100000,config2/L1-dcache-load-missmem:0mem:0:xmem:0:rmem:0:wr1a:kp1:1:hpinstructions:hfaults:uL1-dcache-load-miss:kpinstructions:Ginstructions:Hmem:0:rw{instructions:k,cycles:upp}{cycles:u,instructions:kp}:p{cycles,cache-misses:G}:H{cycles,cache-misses:H}:G{cycles:G,cache-misses:H}:u{cycles:G,cache-misses:H}:uGinstructions:uDpmem:0/1mem:0/2:wmem:0/4:rw:uinstructions:Iinstructions:kIGtask-clock:P,cyclesinstructions/name=insn/r1234/name=rawpmu/4:0x6530160/name=numpmu/cycles//ucycles:kinstructions:uepcycles/name=name/cycles/name=l1d/mem:0/name=breakpoint/mem:0:x/name=breakpoint/mem:0:r/name=breakpoint/mem:0:w/name=breakpoint/mem:0/name=breakpoint/umem:0:x/name=breakpoint/kmem:0:r/name=breakpoint/hpmem:0:w/name=breakpoint/upmem:0:rw/name=breakpoint/mem:0:rw/name=breakpoint/kpmem:0/1/name=breakpoint/mem:0/2:w/name=breakpoint/mem:0/4:rw/name=breakpoint/u%s/self/fdfd path: %s
failed to open fd directorytests/dso-data.cmkstemp failedNo test fileFailed to access to dsoWrong sizeWrong dataENOMEM
file limit %ld, new %d
failed to set file limitfailed to alloc dsos arrayfailed to get dso filefailed to get dsofailed to create dsos
failed to get fdfailed to read dsodsos[0] is not openfailed to close dsos[0]nr start %ld, nr stop %ld
failed leaking filesfailed to open extra fdfailed to close dso_0failed to close dso_1DSO data testsdso_datadso_data_cachedso_data_reopen%s/event-%d-%llu-%d[event-%d-%llu-%d]
group_fd=%d
cpu=%d
pid=%d
flags=%lu
size=%u
config=%llu
sample_period=%llu
read_format=%llu
disabled=%d
inherit=%d
pinned=%d
exclusive=%d
exclude_user=%d
exclude_kernel=%d
exclude_hv=%d
exclude_idle=%d
mmap=%d
comm=%d
freq=%d
inherit_stat=%d
enable_on_exec=%d
task=%d
watermark=%d
precise_ip=%d
mmap_data=%d
sample_id_all=%d
exclude_host=%d
exclude_guest=%d
exclude_callchain_kernel=%d
exclude_callchain_user=%d
mmap2=%d
comm_exec=%d
context_switch=%d
write_backward=%d
namespaces=%d
use_clockid=%d
wakeup_events=%u
bp_type=%u
config1=%llu
config2=%llu
branch_sample_type=%llu
sample_regs_user=%llu
sample_stack_user=%u
Skip test on hybrid systems./perf%s/tests/usr/bin%s/perfPERF_TEST_ATTRtest attr FAILEDSetup struct perf_event_attr:
WARN: *%lx-%lx %lxkallsyms_addresses_from_arm.long_branch.machine__load_kallsyms failed__kernel_syscall_via_break__kernel_syscall_via_epc__kernel_sigtramp__gpWARN: Maps only in kallsyms:
WARN: Maps only in vmlinux:
.plt_branch._from_thumb_veneer__crc___efistub___kvm_nvhe_$__kvm_nvhe_.L__AArch64ADRPThunk___ARMV5PILongThunk___ARMV7PILongThunk___ThumbV7PILongThunk___LA25Thunk___microLA25Thunk_kallsyms_offsetskallsyms_relative_basekallsyms_num_symskallsyms_nameskallsyms_markerskallsyms_token_tablekallsyms_token_index_SDA_BASE__SDA2_BASE_vmlinux_matches_kallsymssched_getaffinitysched_setaffinity: %s
perf_evlist__open: %s
Couldn't parse sample
%lu %d %s with unexpected pid/tid
%s with different pid/tid!
%s with unexpected comm!
coreutilslibcNo PERF_RECORD_EXIT event!
PERF_RECORDFailed to alloc evlistRoundtrip evsel->name
fdarray__new() failed!before afterbefore growing arrayafter 3rd addafter 4th addfdarray__addfdarray__filterperf-pmu-testrm -f %s/*
rmdir %s
Parse perf pmu formatkrava01krava02krava03krava11krava12krava13krava21krava22krava23config:0-1,62-63
config:10-17
config:5
config1:0,2,4,6,8,20-28
config1:63
config1:45-47
config2:8,18,48,58
config2:28-29,38
Found metric '%s'
Didn't find parsed metric %sResult %f
Broken metric %s
pmu_events__test_soc_systestcputestarchparsing '%s': '%s'
expr__ctx_new failedexpr__find_ids failed
check_parse_fake failed
expr__parse failed for %s
tma_clears_resteerstma_mispredicts_resteersskipping testing core PMU %s
bp_l1_btb_correcttesting event table %s: pass
PMU eventspmu_event_tablePMU event table sanityPMU event map aliasessome metrics failedparsing_fakeparsing_thresholdhisi_sccl1_ddrc2uncore_cbox_0hisi_sccl3_l3c7uncore_imc_free_running_0uncore_imc_0uncore_sys_ddr_pmu0v8uncore_sys_ccn_pmu40x01uncore_sys_cmn_pmu0434014360243c0343a01sys_cmn_pmu.hnf_cache_miss(434|436|43c|43a).*eventid=0x1,type=0x5uncoreuncore_sys_cmn_pmusys_ccn_pmu.read_cyclesconfig=0x2cccn read-cycles eventuncore_sys_ccn_pmusys_ddr_pmu.write_cyclesevent=0x2bddr write-cycles eventuncore_sys_ddr_pmuuncore_imc.cache_hitsevent=0x34Total cache hitsuncore_imcevent=0x12Total cache missesuncore_imc_free_runninguncore_hisi_l3c.rd_hit_cpipeevent=0x7Total read hitshisi_sccl,l3cevent-two-hyphevent=0xc0,umask=0x00UNC_CBO_TWO_HYPHuncore_cboxevent=0xc0,umask=0event-hyphenevent=0xe0,umask=0x00UNC_CBO_HYPHENevent=0xe0,umask=0event=0x22,umask=0x81uncore_hisi_ddrc.flux_wcmdevent=0x2DDRC write commandshisi_sccl,ddrcl3_cache_rdevent=0x40L3 cache access, readeist_transdispatch_blocked.anysegment_reg_loads.anybp_l2_btb_correctevent=0x8bL2 BTB Correctionevent=0x8aL1 BTB Correction----- %s --------
bash[kernel]schedulepage_faultsys_perf_event_openreallocmainxmallocxfreerun_commandcmd_recordCan't find the matched entry
cpu-clocktask-clockMatch and link multiple histshists_linkNo memorytests/hists_filter.cNormal histogram
Invalid nr samplesInvalid nr hist entriesInvalid total periodUnmatched nr samplesUnmatched nr hist entriesUnmatched total periodHistogram for thread filter
Histogram for dso filter
Histogram for symbol filter
Histogram for socket filters
Histogram for all filters
Filter hist entrieshists_filtertests/hists_output.ccpu,pid,comm,dso,symdso,pid[fields = %s, sort = %s]
Invalid hist entryoverhead,cpudso,sym,comm,overhead,dsoSort output of hist entrieshists_outputtests/hists_cumulate.ccallchains expectedInvalid hist entry #%zdCumulate child hist entrieshists_cumulate2> /dev/null'/usr/bin/python3'python usage test: "%s"
'import perf' in pythonpython_usefailed opening event %llx
failed to read: %d
bp_signalcount %lld, overflow %d
Breakpoint overflow samplingbp_signal_overflowwp %d created
failed to create wp
tests/bp_account.cfailed to modify wp
wp 0 modified to bp
failed to create max wp
wp max created
Breakpoint accountingbp_accountingfailed opening event %x
WO watchpointtests/wp.cRW watchpointModify watchpointmissing kernel supportwp_roRead Only Watchpointmissing hardware supportwp_woWrite Only Watchpointwp_rwRead / Write Watchpointwp_modifyModify Watchpointevlist__new_dummy
Couldn't open the evlist: %s
received %d EXIT records
task_exitevlist__new
evsel__new
Error during parse sample
sw_clock_freqmmap failedtid = %d, map = %p
failed to notify
failed to create threadstests/mmap-thread-lookup.cfailed to destroy threadsfailed to synthesize mapslooking for map %p
failed, couldn't find map
map %p, addr %lx
failed with sythesizing allLookup mmap threadmmap_thread_lookuptests/thread-maps-share.cwrong refcntFAILED %s:%d %s (%d != %d)
maps don't matchfailed to find other leaderShare thread mapsthread_maps_sharethreads failed!
cpus failed!
evlist failed!
dummy:ucycles:uTest COMM 1Test COMM 2keep_trackingqsort failed
cpu-clock:umap__load failed
perf_cpu_map__new failed
evlist__new failed
Parsing event '%s'
parse_events failed
evlist__mmap failed
pipe failed
evlist__parse_sample failed
thread__find_map failed
File is: %s
On file address is: %#lx
dso__data_read_offset failed
kcore map tested already - skipping
decompression failed
Objdump command is: %s
 2>/dev/nullpopen failed
getline failed
Reducing len to %zu
objdump failed for kcoreread_via_objdump failed
buf1 (dso):
0x%02x buf2 (objdump):
no vmlinux
no kcore
no access
no kernel obj
Object code readingcode_readingSamples differ at 'id'
Samples differ at 'ip'
Samples differ at 'pid'
Samples differ at 'tid'
Samples differ at 'time'
Samples differ at 'addr'
Samples differ at 'cpu'
Samples differ at 'period'
Samples differ at 'raw_size'
Samples differ at 'raw_data'
Samples differ at 'weight'
Samples differ at 'data_src'
Samples differ at 'cgroup'
perf_event__synthesize_sampleevsel__parse_sampleread_format %#lx
parse_no_sample_id_allkmod_path__parsetests/kmod-path.cwrong kmodwrong comp[x_x]/xxxx/xxxx/x-x.kois_kernel_modulefalse[x]/xxxx/xxxx/x.ko.gz/xxxx/xxxx/x.gz[test_module][test.module][vdso32][vdsox32][vsyscall][kernel.kallsyms]failed to set process nametests/thread-map.cfailed to alloc mapwrong nrwrong pidwrong commfailed to synthesize map%d,%dfailed to allocate map stringfailed to allocate thread_mapfailed to remove threadthread_map count != 1thread_map count != 0failed to not remove threadRemove thread mapthread_map_removeSynthesize thread mapthread_map_synthesizeThread mapcan't get templ filetests/topology.ctempl file: %s
can't get sessioncan't get evlistfailed to write headerfailed to get system cpumap
s390aarch64CPU %d, core %d, socket %d
Cpu map - Node ID is setCpu map - Thread IDX is setCore map - Node ID is setCore map - Thread IDX is setDie map - Node ID is setDie map - Core is setDie map - CPU is setDie map - Thread IDX is setSocket map - Node ID is setSocket map - Die ID is setSocket map - Core is setSocket map - CPU is setNode map - Socket is setNode map - Die ID is setNode map - Core is setNode map - CPU is setNode map - Thread IDX is setppc64leSession topologysession_topologyunexpected %stests/mem.cN/AL4 hitN/ARemote L4 hitN/APMEM missN/ARemote PMEM missFwdRemote RAM missTest data source output1-2tests/cpumap.cnot equalpair4,2,14,5,7failed to merge map: bad nr1-2,4-5,70,2-201,2561-256wrong cpuwrong any_cpuwrong start_cpuwrong end_cpuwrong long_size6-86-91-86-8,156-9,151-8,12-20failed to convert map1,52-51,3-6,8-10,24,35-371-10,12-20,22-30,32-40CPU mapcpu_map_synthesizeSynthesize cpu mapcpu_map_printPrint cpu mapcpu_map_mergeMerge cpu mapcpu_map_intersectIntersect cpu mapcpu_map_equalEqual cpu maptests/stat.cwrong threadwrong idwrong runwrong enawrong aggr_modewrong scalewrong intervalSynthesize stat roundsynthesize_stat_roundSynthesize statsynthesize_statSynthesize stat configsynthesize_stat_configtests/event_update.cfailed to get evlistfailed to allocate idsKRAVA1,2,3wrong cpuswrong unitSynthesize attr updateevent_updateOK    failed to create event list
  SKIP  : not enough rights
failed to attachtests/event-times.c  %s: ena %lu, run %lu
failed to detachthread_map__new
Event timesevent_timesids__newtests/expr.cfooids__insertbarbazIntelids_unionexpr__ctx_newFOO1+1parse test failedunexpected valueFOO+BAR(BAR/2)%21 - -4(FOO-1)*2 + (BAR/2)%2 - -41-1 | 11-1 & 1min(1,2) + 1max(1,2) + 11+1 if 3*4 else 01.1 + 2.1.1 + 2.d_ratio(1, 2)d_ratio(2.5, 0)1.1 < 2.22.2 > 1.11.1 < 1.12.2 > 2.22.2 < 1.11.1 > 2.21.1e10 < 1.1e1001.1e2 > 1.1e-2FOO/0division by zeroBAR/missing operandFOO + BAR + BAZ + BOZOfind idsBAZEVENT1,param=3@EVENT2,param=3@dash\-event1 - dash\-event2dash-event1dash-event2EVENT1 if #smt_on else EVENT2EVENT10 & EVENT1 > 0EVENT1 > 0 & 01 & EVENT1 > 0EVENT1 > 0 & 11 | EVENT1 > 0EVENT1 > 0 | 10 | EVENT1 > 0EVENT1 > 0 | 0#num_cpus#num_cpus >= #num_cpus_online#num_cpus >= #num_cores#num_cores >= #num_dies#num_dies >= #num_packages#system_tsc_freq#system_tsc_freq > 0#system_tsc_freq == 0source_count(EVENT1)source countstrcmp_cpuid_str(0x0)\-\,\=strcmp_cpuid_str(%s)has_event(cycles)Simple expression parserexprp:%d
Unexpected record of type %d
Read backward ring bufferbackward_ring_bufferProbe SDT eventssdt_eventfailed: test %u
is_printable_arraybitmap: %s
tests/bitmap.cPrint bitmapbitmap_printSetting failed: %d (%p)
perf hooksperf_hooks1B10K20M30G0Bn %lu, str '%s', buf '%s'
unit_number__scnprintfunit_number__scnprintfailed: alloc bitmaptests/mem2node.cfailed: mem2node__initfailed: mem2node__nodemem2node5-7,9Expected %d maps, got %dExpected:
Got:
bpf_prog_1bpf_prog_2bpf_prog_3kcore1kcore3failed to create mapstests/maps.cfailed to create mapfailed to insert mapkcore2failed to merge mapmerge check failedmaps__merge_in
parse_nsec_time("%s")
failed to keep 0
failed to skip %lu
failed to keep %lu
0.0000000011.000000001123456.12345618446744073.709551615
perf_time__parse_str("%s")
Error %d
Failed. Expected %lu to %lu
1234567.123456789,0,1234567.12345678910%/110%/1,10%/210%/1,10%/3,10%/10time utilstime_utilsWriting jit code to: %s
Test jit_write_elfshort writeFailed to open '%s'
Failed to allocate memorytests/api-io.c%s:%d: %d != %d
%s:%d: %lld != %lld
12345678abcdef90a
b
c
d
	
1
2
3
12345678ABCDEF90;a;b0x1x2xx1x12345678;1;2Test api ioapi_ioLjava/lang/Object;<init>()Vvoid java.lang.Object<init>()FAILED: %s: %s != %s
Demangle Javademangle_java(null)camlStdlib__array__map_154Stdlib.array.map_154Stdlib.bytes.++_2205Demangle OCamldemangle_ocamlTest libpfm4 supportpfm_eventsnot compiled inpfm_grouptest groups of --pfm-eventsinst_retired.anycpu_clk_unhalted.threadfailed to compute metrictests/parse-metric.cidq_uops_not_delivered.corecpu_clk_unhalted.ref_xclkFrontend_Bound_SMTIPC failedl2_rqsts.demand_data_rd_hitl2_rqsts.pf_hitl2_rqsts.rfo_hitl2_rqsts.all_demand_data_rdl2_rqsts.pf_missl2_rqsts.rfo_missDCache_L2_Hitsfrontend failedDCache_L2_MissesDCache_L2 failedfailed to find recursionl1d.replacementL1D_Cache_Fill_BWrecursion fail failedl1d-loads-missesl1i-loads-missescache_miss_cyclesMemory bandwidthgroup1cache_miss_cycles failedgroup IPC failed, wrong ratiotest metric groupParse and process metricsparse_metricPE file supportpe_file_parsingevlist is emptytests/expand-cgroup.cevent count doesn't match
event name doesn't match:
cgroup name doesn't match:
failed to expand event grouplibpfm was not enabled
failed to parse '%s' metric
Event expansion for cgroupsexpand_cgroup_eventsevlist__open() failed
Convert perf time to TSCtsc_is_supportedTSC supportperf_time_to_tscPerf time to TSC >/dev/null 2>&1Command: %s
Failed with return value %d
dlfilter-test-api-v%d.sodlfilter to test v%d C API/tmp/dlfilter-test-%u-prog.c/tmp/dlfilter-test-%u-prog%s/dlfilters/%sdlfilters not foundChecking for gcc
gcc --versiongcc not founddlfilters path: %s
Failed to write test C filecat %s ; echogcc -g -o %s %sobjdump -x -dS %sFailed to write sample%s script -i %s -Ddlfilter C APIFAILED sigaction(): %s
FAILED pthread_create(): %s
misfired signal?tests/sigtrap.cenable failedpthread_join() faileddisable failedunexpected sigtrapsunexpected si_addrSigtrapsigtrapPassFailamd_l3amd_dfhv_24x7Event groupsevent_groupsmachine__new_host() failed!
Testing %s
Failed to create map!dso__load() failed!
DSO has no symbols!
Overlapping symbols:
Zero-length symbol:
Symbols123empty stringtests/util.cno match124replace 1abcabcefbcefbcreplace 2longlonglonglongbclonglongbcreplace longutilgot: %s 0x%lx, expecting %s
failed to get unwind sample
unwind failed
Could not get machine
Failed to create kernel maps
Could not init machine
Could not get thread
test__arch_unwind_sampletest_dwarf_unwind__threadtest_dwarf_unwind__comparebsearchtest_dwarf_unwind__krava_3test_dwarf_unwind__krava_2test_dwarf_unwind__krava_1test__dwarf_unwindTest dwarf unwindnoploopthloopcatPERF_PAGERpager.tui.gtk.perf-helpPERF_EXEC_PATHlibexec/perf-core/usrPERF_CONFIG-vv--exec-path--html-path--paginate--no-pager--debugfs-dir--buildid-dir--debugfs-dir=--list-cmds--list-opts--%s --debug--debug-fileUnknown option: %s
FATAL: unable to run '%s'archivec2cftrace%-*s %s%-*s %s,%s%-*s %.*s%lx(%r%s: unsupported arch %s
^blr?$↓↑←→cmpsubdec
Sorted summary for file %s
 Nothing higher than %1.1f%%
 %7.2f%-*s *%lx %7lu %11lu  %*lx:	# +%.2f%% -%.2f%% (p:%.2f%%) // %s %*s:
 %*s: %-*d %s
%s: addr=%#lx
bezbnezbnezadbhszbhzblszblzjmpibsrrtsjsrijsrbrincbperbnlbnl+bnl-bnlabnla+bnla-brasbraslbasrlrllgrlllgfrlstrlstgrl%*[^,],%u,%u,%uAuthenticAMDannotate.annotate.offset_levelannotate.hide_src_codeannotate.jump_arrowsannotate.show_linenrannotate.show_nr_jumpsannotate.show_nr_samplesannotate.show_total_periodannotate.use_offsetannotate.disassembler_styleannotate.addr2lineannotate.demangleannotate.demangle_kernel%-*s (%rip)PercentSamples%6.2f %6lu %11lu %*.2f %*s %*lu %lu(%lu/%lu)Cycle(min/max)%-*s  %lx: %*lx: --prefix-strip=--prefix -S--no-show-raw-insn-l-M to be implementedExecuting: %s
Failure starting to run %s
Error running %s
No output from %s
 nop  nopl  nopw jirlbltubgeubgezalbltzalbgtzalblezalbeqzalbnezalbgtzlbltzlbgezlblezljialcbeqlbneljaljrjmplretlmovaccount_cycles failed %d
^/[^:]+:([0-9]+)Invalid BPF file: %s.util/annotate.h%-*.*s----
h->nr_samples%*s: %lu
%*lx: %lu
%s.annotation%s() %s
Event: %s

%#lx %s%.*s %s
Couldn't annotate %s:
%s%s, [percent: %s]
%s() %s
local hitsglobal hitslocal periodglobal periodcskymipsx86bwlqpowerpcriscv64sparcloongarchadcandpsbtrcmovbecmovecmovaecmpxchcmpxchgdivsddivssimuljajaejbjbejcjcxzjejecxzjgjgejljlejnajnaejnbjnbejncjnejngjngejnljnlejnojnpjnsjnzjojpjpejpojrcxzjsjzleamovapdmovapsmovdqumovssmovsbmovswmovslmovupdmovupsmovzbmovzwmovzlmulsspaddqpcmpeqbporrclsbbsetetzcntucomissvaddsdvandpdvmovdqavmovqvmovsdvmulsdvorpdvsubsdvucomisdxaddxbeginxorxorpdxorps[%s -> %s][%7lx -> %7lx]%.1fM%.1fK%1dSampled Cycles%Sampled CyclesAvg Cycles%Avg Cycles[Program Block Range](%d:%d):(%d:%d)
%s/sys/kernel/notes%s/%s/%s/kallsyms%s/.build-id/%.2s/%svdso%s/.build-id/Error in lsdir(%s): %d
/usr/lib/debug/.build-id/%.2s/%s.debugCan't read link: %s
Found %d SDTs in %s
util/build-id.c/etc/perfconfigPERF_CONFIG_NOGLOBALcore.core.proc-map-timeoutcore.addr2line-timeouthist.ui.show-headerscall-graph.buildid.buildid.dirInvalid buildid directory!
stat.stat.big-numstat.no-csv-summarystat.bpf-counter-eventsPERF_CONFIG_NOSYSTEM%s.%sMissing value for '%s'PERF_BUILDID_DIR%s.XXXXXXxno branchtrace begin / %s%s / trace endunconditional jumpsoftware interruptreturn from interruptreturn from system callasynchronous branchhardware interrupttransaction aborttrace beginvm entryvm exitduplicated bpf prog info %u
duplicated btf %u
mips64parisc64s390xsparc64pmu mappings not available
%u:%spariscsun4usa110OldNew            %s bytes:INVALIDUNKNOWN exec%s: %s:%d/%d

		 %u/%s: %lu/%#lx%s cgroup: %llu %s
 nr:  pid: %u tid: %u
 hw_id: %#llx
OUT preemptIN         OUT        nextprev %s  %s pid/tid: %5d/%-5d
 type %u, flags %u, id %u
 %llx  old len %u new len %u
 lost %llu
<not found>[hypervisor] ... thread: %s:%d
 ...... dso: %s
TOTALMMAPLOSTCOMMUNTHROTTLEFORKSAMPLEMMAP2ITRACE_STARTLOST_SAMPLESSWITCHSWITCH_CPU_WIDENAMESPACESKSYMBOLBPF_EVENTTEXT_POKEAUX_OUTPUT_HW_IDEVENT_TYPETRACING_DATABUILD_IDFINISHED_ROUNDID_INDEXAUXTRACE_INFOAUXTRACEAUXTRACE_ERRORTHREAD_MAPCPU_MAPSTAT_CONFIGSTATSTAT_ROUNDEVENT_UPDATETIME_CONVFEATURECOMPRESSEDFINISHED_INITkernel/perf_event_mlock_kbmmap size %zuB
%s && common_pid != %dfailed to create 'ready' pipefailed to create 'go' pipeperf-execunable to read pipeunable to write to pipe
Hint:	Shouldn't get there
Weak group for %s/%d failed
fifo:\0Message from ctl_fd: "%s%s"
disableis snapshot
failed: wrong command
Event %s %s
-g-Fctlfd: unsupported %d
 , %u - %u %ntimerfd_create failed: %s
timerfd_settime failed: %s
%s...mem-loads-aux  %-32s %s
%s/%s/commoprofiledpppuser_timesystem_timeftrace:functionmsecunknown-hardware%s-%s-%sunknown-ext-hardware-cache-opinvalid-cacheunknown-softwareraw 0x%lxunknown tracepointmem:0x%lx:unknown attr type: %danon group%s { , %soffcpu-time(%s) && (%s)%.60s
perf_event_attr:
switching off bpf_event
switching off ksymbol
switching off write_backward
switching off clockid
switching off use_clockid
switching off cloexec flag
switching off mmap2
switching off sample_id_all
switching off group read
Opening: %s
broken group leader for %s
user stack dump failure
%s%sufs/selinux/enforcewrong clockid (%d).Referenceprefetchprefetchesspeculative-readspeculative-loadL1-dcachel1-dL1-dataL1-icachel1-il1iL1-instructionLLCdTLBd-tlbData-TLBiTLBi-tlbInstruction-TLBbpubtbbpcpage-faultscontext-switchescpu-migrationsminor-faultsmajor-faultsalignment-faultsemulation-faultscache-referencesbus-cyclesref-cyclessample_freqsample_period%s{ %s=%lu <-%c%16lx (inlined)PERF_TYPE_HARDWAREPERF_TYPE_BREAKPOINTPERF_TYPE_RAWPERF_TYPE_HW_CACHEPERF_TYPE_TRACEPOINTPERF_TYPE_SOFTWAREPERF_COUNT_HW_INSTRUCTIONSPERF_COUNT_HW_CPU_CYCLESPERF_COUNT_HW_REF_CPU_CYCLESPERF_COUNT_HW_BUS_CYCLESPERF_COUNT_HW_BRANCH_MISSESPERF_COUNT_HW_CACHE_MISSESPERF_COUNT_SW_CPU_CLOCKPERF_COUNT_SW_CGROUP_SWITCHESPERF_COUNT_SW_BPF_OUTPUTPERF_COUNT_SW_DUMMYPERF_COUNT_SW_PAGE_FAULTS_MAJPERF_COUNT_SW_PAGE_FAULTS_MINPERF_COUNT_SW_CPU_MIGRATIONSPERF_COUNT_SW_PAGE_FAULTSPERF_COUNT_SW_TASK_CLOCKPERF_COUNT_HW_CACHE_L1DPERF_COUNT_HW_CACHE_L1IPERF_COUNT_HW_CACHE_LLPERF_COUNT_HW_CACHE_DTLBPERF_COUNT_HW_CACHE_ITLBPERF_COUNT_HW_CACHE_BPUPERF_COUNT_HW_CACHE_NODEPERF_COUNT_HW_CACHE_OP_READPERF_COUNT_HW_CACHE_OP_WRITE%lu (%s)%#lx (%s)%#lx (%s | %s | %s)CALLCHAINPERIODSTREAM_IDBRANCH_STACKREGS_USERSTACK_USERIDENTIFIERREGS_INTRTOTAL_TIME_ENABLEDTOTAL_TIME_RUNNINGread_formatexclude_idleinherit_statenable_on_execmmap_dataexclude_hostexclude_guestexclude_callchain_kernelexclude_callchain_usermmap2comm_execuse_clockidcontext_switchwrite_backwardksymbolbpf_eventaux_outputtext_pokebuild_idinherit_threadremove_on_exec{ bp_addr, config1 }{ bp_len, config2 }KERNELHVANYANY_CALLANY_RETURNIND_CALLABORT_TXIN_TXNO_TXCALL_STACKIND_JUMPNO_FLAGSNO_CYCLESTYPE_SAVEHW_INDEXPRIV_SAVECOUNTERSbranch_sample_typesample_regs_usersample_stack_usersample_regs_intraux_watermarksample_max_stackaux_sample_sizesig_data%p: %s mask[%zd]: %s
event syntax error: %s'%s'
%*s\___ %s

%s
<no help>expected numeric valueexpected string valuehardware-cacheunsupported tracepointNo PMU found for '%s'

Initial error:
nr_addr_filtersunknown term%s=%#lxvalid terms: %s,%svalid terms: %sinvalid branch sample typeexpected 0 or 1Invalid term_type%s//Attempt to add: %s
%s -> %s/%s/
fake_pmu<sysfs term>branch_typestack-sizeno-overwritedriver-configpercoreaux-outputaux-sample-sizemetric-idlegacy-cachecgroup-switchescpu-cyclesbranch-instructionsidle-cycles-frontendidle-cycles-backendTracepoint event%s:%s@%s%s@%s(%.12s)SDT event%s/%s/Hardware cache eventtoolTool event OR Hardware eventSoftware eventrNNNRaw hardware event descriptormem:<addr>[/len][:access]Hardware breakpointriscvvgregs0regs1regs2regs3regs4regs5regs6regs7regs8regs9%r1%r2%r3%r4%r5%r6%r7%r8%r9%r10%r11%r12%r13%r14%r15%r16%r17%r18%r19%r20%r21%r22%r23%r24%r25%r26%r27%r28%r29%r30%r31$1$2$3$4$5$6$7$8$9$10$11$12$13$14$15$16$17$18$19$20$21$22$23$24$25$28$29$30$31niporig_r3ccrsoftesiermmcrammcr0mmcr1mmcr2mmcr3sier2sier3pmc1pmc2pmc3pmc4pmc5pmc6sdarsiart0s10s11t3t5R0R1R2R3R4R5R6R7R8R9R10R11R12R13R14R15FP0FP1FP2FP3FP4FP5FP6FP7FP8FP9FP10FP11FP12FP13FP14FP15MASKAXBXCXDXSIDISPDSFSXMM0XMM1XMM2XMM3XMM4XMM5XMM6XMM7XMM8XMM9XMM10XMM11XMM12XMM13XMM14XMM15/bad-path/devices/system/cpu/smt/active==||!=&&%s %s %dfile://%lu%s ],  (target_pid: %s (target_tid: %s (uid: %s (all, CPU%s: %s), %d CPU%s)
 Usage: %s
/usr/lib/debug.debug%sdso open failed: %s
failed to get fd limit
dso cache fstat failed: %s
[guest.kernel.kallsyms[%.*s]NOT dso: %s (%sloaded, Invalid ELF fileCan not read build idMismatching build idDecompression failure%.0s%s%s/.debug/%s/usr/lib/debug%s/%s/tmp/perf-%d.map[JIT] tid %dDuplicated dso name: %s
%-40s %s
acpi_idle_do_entryarch_cpu_idlecpu_startup_entryidle_cpuintel_idleintel_idle_ibrsdefault_idlenative_safe_haltenter_idleexit_idlemwait_idlemwait_idle_with_hintspoll_idleppc64_runlatch_offpseries_dedicated_idle_sleeppsw_idlepsw_idle_exit/boot/vmlinux__entry_SYSCALL_64_trampoline[guest.kernel].%d[kernel].%d_stextUsing %s for kernel data
%s: %s %#lx-%#lx
compat_SyS%s sym:%s end:%#lx
@@Using %s for symbols
/tmp/perf- (deleted)problems parsing %s list
Invalid file: %s
/boot/vmlinux-%s/lib/modules/%s/build/vmlinux %lx-%lx %c %s
+0x%lx[%#lx]neverautoTERMdumbcolor.uiTopdownLNo_groupfound event %s
,metric-id=/metric-id=,-=@}:WParsing metric events '%s'
Matched metric-id %s to %s
metric expr %s for %s
__threshold__%s/level%s/coherency_line_size%s/number_of_sets%s/ways_of_associativity%s/type%s/size%s/shared_cpu_list# hostname : %s
# os release : %s
# arch : %s
# cpudesc : %s
# nrcpus online : %u
# nrcpus avail : %u
# perf version : %s
# clockid frequency: %lu MHz
# hybrid cpu system:
# %s cpu list : %s
, %s = %s# total memory : %llu kB
# cpuid : %s
# contains stat data
# CPU cache info:
L%d %-15s %8s [%s]
ZstdUnknown# sibling sockets : %s
# sibling dies    : %s
# sibling threads : %s
# btf info of id %u
#  %3lu [%s]: %s
# time of first sample : %s
# time of last sample : %s
# group: %s{%s# pmu mappings: %s%s = %u# node%u cpu list : # cmdline : %s\'# %s pmu capabilities: # reference time disabled
%F %T%s.%06d# clockid: %s (%u)
legacy perf.data format
%s/devices/system/node/node%umemory%uibs_op/proc/meminfoMemTotal:%*s %luutil/header.cbranch_counter_nrbranch_counter_widthgroup desc not available
{anon_group}invalid group desc
# event : name = %s, , id = {failed to write perf header
failed to write feature %s
/proc/cpuinfomodel name/sys/devices/system/cpu/cpu%d# captured on    : %s# header version : %u
# data offset    : %lu
# data size      : %lu
# feat offset    : %lu
# missing features: magic/endian check failed
endian/magic failed
incompatible file format

... id:    %llu
... scale: %f
... unit:  %s
... name:  %s
... failed to get cpus
... unknown type
HOSTNAMEOSRELEASEARCHNRCPUSCPUDESCTOTAL_MEMCMDLINEEVENT_DESCCPU_TOPOLOGYNUMA_TOPOLOGYPMU_MAPPINGSGROUP_DESCSAMPLE_TIMEMEM_TOPOLOGYCLOCKIDDIR_FORMATBPF_PROG_INFOBPF_BTFCPU_PMU_CAPSCLOCK_DATAHYBRID_TOPOLOGYflatfractalfoldedChain comparison error
callercalleedump-sizeprint-typeInvalid callchain mode: %s
Invalid callchain order: %s
sort-keyprint-limit%s: not enough memory
%s %s%s (calltrace)%s%s:%.1f%%%s%s:%ldavg_cyclesPID# %*s  %*s  %*s  %*s  %*s
CountRaw  %*d  %*d  %*s  %*lx  %*lu# %*s  %*s  %*d  %*d  %04x: debug_file not set[%s.%06lu] [%13lu.%06lu] Obtained %zd stack frames.
ordered-eventsstderrdata-convertperf-event-openThread init failed thread %d
_edata_etext%s: cannot open %s dir
build%s/proc/modules%s/proc/versionLinux version %s/lib/modules/%s[guest.kernel.kallsyms.%d][guest.kernel.kallsyms][guest/%d]Can't access file %s
swapper: id:%llu: lost:%llu
: id:%lu: lost samples :%llu
bpf_trampoline_bpf_dispatcher_[0] %s
[%d] %s
Threads: %u
[kernel.vmlinux]_entry_trampoline__entry_trampoline_start[guest.kernel]%s/%s/proc/kallsyms__sched_text_start__sched_text_end__lock_text_start__lock_text_end_text/data/app-lib//system/lib/APP_ABIAPK_PATH%s/libs/%s/%sNDK_ROOTAPP_PLATFORMbpf_prog_%s with build id %s not foundFailed to open %s, continuing without symbols
 %lx-%lx %lx %s
Map:overlapping maps:
%s: %p not on the pstack!
%s: top=%d, overflow!
%s: underflow!
: unhandled!
Couldn't decompress data
decomp (B): %zd to %zd
failed to mmap file

%#lx@%s [%#x]: event: %d
-1 -1 %#lx [%#x]: PERF_RECORD_%s.... %-5s 0x%016lx
... LBR call chain: nr:%lu
..... %2d: %016lx
... FP chain: nr:%lu
... branch stack%s: nr:%lu
... branch callstack..... %2lu: %016lx
... weight: %lu,0x%x . data_src: 0x%lx
 .. phys_addr: 0x%lx
 .. data page size: %s
 .. code page size: %s
... transaction: %lx
... sample_read:...... time enabled %016lx
...... time running %016lx
.... group nr %lu
..... id %016lx, value %016lx, lost %lu: %d %d %s %llu
... time enabled : %llu
... time running : %llu
... id           : %llu
... lost         : %llu
non matching sample_type
non matching sample_id_all
non matching read_format
Cannot read kernel map
failed to read event header
bad event header size
failed to read event data
Sorting events...Processing events...
Aggregated stats:%s
Invalid cpu_list
# ========
# ========
#
Too big: nr %zu max_nr %zu
Too big2: nr %zu max_nr %zu
 nr: %zu
 ... id: %llu  idx: %llu  cpu: %lld  tid: %lld  machine_pid: %lld  vcpu: %llu
32-bit64-bitevent=event=%x<unknown>NNPA_ALLCRYPTO_ALLcpum_cf L2Miss 1 L2Miss 0uOps OpBrnMisp 1 OpBrnMisp 0 OpBrnTaken 1 OpBrnTaken 0 OpReturn 1 OpReturn 0CacheHitSt 1=O-State CacheHitSt 0=M-state  L1TlbPgSz 4KB L1TlbPgSz 1GB L1TlbPgSz 2MB IcMiss 0 IcMiss 1 L1TlbPgSz RESERVED L1TlbPgSz 16KBIbsFetchLinAd:	%016llx
IbsFetchPhysAd:	%016llx
 L3MissOnly %dIbsOpRip:	%016llx
 L2Miss %d OpDcMissOpenMemReqs %2d OpMemWidth %2d bytesIbsDCLinAd:	%016llx
IbsDCPhysAd:	%016llx
IbsBrTarget:	%016llx
%u:%9sibs_fetchzen4_ibs_extensions%*[^,],%u,%uproblem parsing cpuid
 DataSrc 1=(reserved) DataSrc 2=Local node cache DataSrc 3=DRAM DataSrc 4=Remote node cache DataSrc 5=(reserved) DataSrc 6=(reserved) DataSrc 7=Other DataSrc 4=(reserved) DataSrc 6=Long-latency DIMM DataSrc 8=Extension Memory DataSrc 9=(reserved) DataSrc 10=(reserved) DataSrc 11=(reserved)queue_event nr_events %u
empty queuemax_timestamp
last_flush
out of order event
FINALHALF TOP  TIME Tgid:NStgid:/proc/%d/ns/mnt/proc/%d/statusnsinfo refcnt unbalanced
util/namespaces.c/proc/self/statusnetuts:%d%d/task/%d/commThread %d %s
/proc/%s%d thread%s: %s/%d/comminput in flex scanner failedbad buffer in yy_scan_bytes()Bad modifieruncore_Bad event or PMUBad event nameparser error%s/events/%s.snapshot%s/events/%s.per-pkg%s/events/%s.unit%s/events/%s.scalelong_desctopic%s (%s)
no value assigned for termInvalid sysfs entry %s=%s
value too big for formatevents/%sCannot parse alias %s: %d
%s/eventsCannot open %s
Cannot set up %s
PERF_CPUIDUsing CPUID %s
Failure to duplicate terms%.*s/%s,%s=%s%G%skprobecapscaps/max_preciseUnexpected event %s/%s/
cpu_Kernel PMU eventCannot open %s for output
    ]]>
   </style>
</defs>
<g>
</g>
%.1f us%.1f ms<desc>Blocked on:
%s</desc>
blockedsample_hiwaitingWAITING<desc>Waiting on:
%s</desc>
CPU %ic%i%9lli %6lli Mhz %6.2f Ghz<desc>%s</desc>
diskDiskNetworkSyncPollRunningDeeper IdleDeepest Idleprocess2SleepingWaiting for cpuBlocked on IO</svg>
topology: no memory
Python%7d:%-*.*s[other]%*.*d%lu/0x%lx%-*llu%-*u[%c] %-#*llx%-5.2f [%5.1f%%]%-5s %2sSVE[e] %s[p] %s[.] %s%-*hd:%lx[%c] %-#.*llx[%c] %s+0x%llx%-#*llx %c %s %+d (%s)local_p_stage_cyclocal_ins_latInvalid regex: %s
%sunsupported field option %s
Cannot find event: %s
%s is not a tracepoint event
# %s: %s
sym_fromsym_todso_fromdso_toaddr_fromaddr_totrace_fieldsInvalid --sort key: `+'overheadoverhead_children{}, Invalid --sort key: `%s'Unknown --sort key: `%s'Invalid --fields key: `+'
			 overhead_sysoverhead_usoverhead_guest_sysoverhead_guest_ussymbol_daddrdso_daddrsymbol_iaddrsymbol_fromsymbol_tomispredictin_txsrcline_fromsrcline_tosrcfilelocal_weightsymbol_sizedso_sizecgroup_idlocal_retire_latsimdtypeoffData Type OffsetData Type(unknown)DSO sizeSymbol sizeTransaction                Branch in transactionTransaction abortCode Page SizeData Page SizeData Physical AddressBlockedData CachelineMemory accessTLB accessLockedData ObjectCode SymbolData SymbolLocal Pipeline Stage CycleLocal INSTR LatencyLocal WeightBranch MispredictedBasic Block CyclesTarget AddressSource AddressTarget SymbolSource SymbolTarget Shared ObjectSource Shared ObjectTimeSocketCgroupcgroup id (dev/inode)Parent symbolSource FileIPC   [IPC Coverage]To Source:LineFrom Source:LineSymbol OffsetSimd       Pid:Commandcomm,dso,symbol%s stats:
%16s events: %10d
, UID: %s, Thread: %s(%d), Thread: %s, DSO: %s, Processor Socket: %d %d Hz,relativeInvalid percentage: %s
hist.percentagekcore_dir__[1-9]*kernel/perf_event_max_stackkernel/nmi_watchdogdata.*kernel/perf_event_paranoid/proc/version_signature%d.%d.%dtips.txtTip: %s/proc/self/exeDEBUGINFOD_URLSDEBUGINFOD_URLS=%s
/proc/%d/root%s/devices/system/cpu/presentphysical_package_iddie_idcore_idcpu_map not initialized
%s: calloc failed
%s/devices/system/nodecpu%u%s%d-%dcpumask list: %s
Error creating CPU topology%s/devices/system/node/online%*s %*d %31s %luMemFree:no access to cgroup %s
memory allocation failed
{}[]()|*+?^$no cgroup matched: %s
PID/TID switch overriding CPUPID/TID switch overriding UIDUID switch overriding CPUUID switch overriding SYSTEMBPF switch overriding CPUBPF switch overriding PID/TIDBPF switch overriding UIDBPF switch overriding THREADInvalid User: %s/proc/self/mapscannot open maps
%p-%p r-xp %*x %*x:%*x %*u %nperf-read-vdso32perf-read-vdsox32%s: %lu %lu %lu
Invalid CPU %d for event %s.
INTERVAL
... time %llu, type %s
... aggr_mode %d
... scale     %d
... interval  %u
CPUs utilized%8.3fInvalid tool event 'max'Unknown tool event '%s'of all branches%7.2f%%insn per cycle%7.2f stalled cycles per insnof all dTLB cache accessesfrontend cycles idleof all LL-cache accessesof all L1-dcache accessesof all L1-icache accessesof all iTLB cache accessesof all cache refsbackend cycles idle%s (%s)%s  %s_%d%s  %s%8.1f%8.2f%c/sec"metric-value" : "%f", "metric-unit" : "%s""variance" : %.2f, %s%.2f%%  ( +-%6.2f%% )of alltime,"core" : "S%d-D%d-C%d""cpu" : "%d", "thread" : "%s-%d", S%d-D%d-C%d%s%d%sS%d-D%d-L%d-ID%d%s%d%sS%d-D%d%s%d%sS%d%s%d%sN%d%s%d%sS%d-D%d-C%d%sCPU%d%s%s-%d%sS%d-D%d-C%dS%d-D%d-L%d-ID%dS%d-D%dS%dN%dS%d-D%d-C%d CPU%-*d %*s-%-*d %-*s %*d 
{%s%lu%s%.2f  (%.2f%%) # %s"%s" : "%s""cgroup" : "%s", "metricgroup" : "%s"}<not counted><not supported>%.2f%s%.0f%s%'*.2f %'*.0f %*.0f "counter-value" : "%f", "counter-value" : "%s", "unit" : "%s", "event" : "%s", %s [%s]"interval" : %lu.%09lu, %lu.%09lu%s%6lu.%09lu #%*s %-*s cpus#%*s %-*s#%*s %*s-%-*s#%*s %*s %*s events
'BPF program(s) %s'system wide'CPU(s) %sprocess id '%sthread id '%s (%d runs)"metric-value" : "none" %17.9f seconds time elapsed %17.9f seconds user
 %17.9f seconds sys
 %17.*f
%*s# Final result:
 %17.*f (%+.*f) comm-pidcpu,socket,cpus,die,cpus,cache,cpus,core,cpus,comm-pid,node,instructions:umax%s:%u??:0.debug_line-f	%c%s%016lx
,
%s[%lx]cannot open source file %s
cannot mmap source file %s
/proc/%u/ns/%s/proc/%d/task/%d/statuscouldn't open %s
Name:PPid:VmPeak:Threads:process synth event failed
failed to open directory: %s
%s/proc/%d/task/%d/maps%s/proc/%d/taskSynthesizing id index
Couldn't synthesize attrs.
Couldn't synthesize config.
Error writing feature
Unknown file found%s.oldfailed to open %s: %s  (try 'perf record' first)failed to open %s : %s
util/data.c%s/data.%d%s/dataFailed to rename %s to %s
Failed to lseek to %zu: %s%s/kcore_dir%s/kcore_dir/kallsyms%s/kcore_dir__%d/kallsyms
... Time Shift      %llu
... Time Muliplier  %llu
... Time Zero       %llu
... Time Cycles     %llu
... Time Mask       %#llx
... Cap Time Zero   %d
... Cap Time Short  %d
Error flushing thread stack!
__x86_indirect_thunk_▁▂▃▄▅▆▇█
hot chain %d:
cycles: %ld, hits: %.2f%%%35s	%35s
%35s	%35s
hot chain pair %d:
---------------------------[ Matched hot streams ]%s 0x%lx/0x%lx%s%s%s 0x%lx%s%s#%d	0x%lx	%c	%s
		which is near		%s
Symbol '%s' not found.
Kernel symbol lookup: Uninitialized auxtrace_mmap
failed to mmap AUX area
AUX area mmap length %zu
No AUX area event to sample
 type: %u
itrace.debug-log-buffer-sizeunknown AUX %s error type %u time %lu.%09llu time 0 machine_pid %d vcpu %d%u %s errors
instruction tracetracestop ,Address filter: %s
TNT%s no ip%s 0x%llx%s CTC 0x%x FC 0x%xMODE.Exec%s IF:%d %lldMODE.TSX%s TXAbort:%u InTX:%uPIP%s 0x%llx (NR=%d)PTWRITE%s 0x%llx IP:0%s 0x%llx IP:1%s IP:0%s IP:1MWAITPWREPWRXBBP%s SZ %s-byte Type 0x%llxBIP%s ID 0x%02x Value 0x%llxEVD%s Type 0x%02x Payload 0x%llx%s 0x%llx (%d)Bad Packet!PADTIP.PGDMTCTIPCYCPSBCBRTraceSTOPOVFMNTEXSTOP<bad>%s %s%dCallJccJmpLoopIRetIntSyscallSysretVMentryEretsEretu.logDumping debug log buffer
End of debug log buffer dump
  %08lx: Bad instruction!
Getting more data
No more data
Reference timestamp 0x%lx
ERROR: Bad packet
Scanning for PSB
��������Setting timestamp%s to 0x%lx
%s at 0x%lx
ERROR: Never-ending loopERROR: Internal error
Wraparound timestampSuppressing bad timestampTimestamp out of rangeERROR: Unexpected packet
ERROR: Buffer overflow
ERROR: Missing TIP after FUP
Omitting PGE ip 0x%lx
Setting IPEmulated ptwrite detected
Skipping zero TIP.PGESkipping zero FUPERROR: Missing FUP after BEPERROR: Missing FUP after CFEERROR: Too many EVD packetstimestamp: mtc_shift %u
timestamp: tsc_ctc_mult %u
timestamp: tsc_slip %#x
Unknown error!Scanning for full IP
ERROR: PSB without PSBENDSurprising PGE change in OVF!ERROR: TSC without TMA%s: last_mtc_ctc %#lx
%s: last_ctc %#x
%s: ctc_delta %#lx
%s: delta %#lx
%s: ctc %#x
%s: new_ctc_delta %#lx
%s: last_ctc_timestamp %#lx
%s: fc %#x
%s: expected_tsc %#lx
ERROR: Missing VMCSVMCS: %#lx  TSC Offset %#lxERROR: Unknown VMCSInternal errorBad packetNo more dataFailed to get instructionOverflow packetLost trace dataBroken emulated ptwriteGenuineIntel,6,92,intel-pt.mispred-allintel-pt.max-loopsintel-pt.cache-divisor  %08x:  Bad packet!
ERROR: no guest machine
ERROR: no guest thread
ERROR: no thread
perf,ptwrite  switch: cpu %d tid %d
perf_trace_sched_switch__perf_event_task_sched_out__switch_toswitch_ip: %lx ptss_ip: %lx
TSC %lx est. TSC %lx
queue %u getting timestamp
queue %u has no timestamp
queue %u timestamp 0x%lx
Bad AUX output hardware ID
transactionscbrpsbmwaitpwreexstoppwrxevtiflag  Max non-turbo ratio %lu
  Filter string len.  %lu
%s: bad filter string length
Filter string  %-20s%s
  Cap Event Trace     %d
TSC frequency %lu
Maximum non-turbo ratio %u
%s: %u range(s)
  PMU Type            %ld
  Time Shift          %lu
  Time Muliplier      %lu
  Time Zero           %lu
  Cap Time Zero       %ld
  TSC bit             %#lx
  NoRETComp bit       %#lx
  Have sched_switch   %ld
  Snapshot mode       %ld
  Per-cpu maps        %ld
  MTC bit             %#lx
  MTC freq bits       %#lx
  TSC:CTC numerator   %lu
  TSC:CTC denominator %lu
  CYC bit             %#lx
 %lx -> %lx %s
 Bad record!
  PMU Type           %ld
  Time Shift         %lu
  Time Muliplier     %lu
  Time Zero          %lu
  Cap Time Zero      %ld
  Snapshot mode      %ld
l1d-missl1d-accessllc-missllc-accesstlb-misstlb-accessbranch-missremote-accessCOND-SELECTINSN-OTHERLDEV EXCEPTION-GEN RETIRED L1D-ACCESS L1D-REFILL TLB-ACCESS TLB-REFILL NOT-TAKEN LLC-ACCESS LLC-REFILL REMOTE-ACCESS ALIGNMENT SVE-PARTIAL-PRED SVE-EMPTY-PREDSVE-OTHER EVLEN %d FP AT EXCL AR SIMD-FP GP-REG UNSPEC-REG NV-SYSREG MTE-TAG MEMCPY MEMSET SG COND IND%s %lld%s 0x%llx el%d ns=%dVA 0x%llxPA 0x%llx ns=%d ch=%d pat=%xCONTEXT%s 0x%lx el%d%s %d TOTISSUEXLATTGTPAPBTOP-TYPEEVENTSDATA-SOURCEGet packet error!
PrefixHeader DW0Header DW1Header DW2Header DW3FormatLengthSOT8T9auxtrace.dumpdir%s/aux.ctr.%02x%s/aux.smp.%02x%*[^,],%u, version supported <= %x
	Magic number		       %llx
	CPU			       %lld
	NR_TRC_PARAMS		       %llx
	TRCCONFIGR		       %llx
	TRCTRACEIDR		       %llx
	TRCIDR0			       %llx
	TRCIDR1			       %llx
	TRCIDR2			       %llx
	TRCIDR8			       %llx
	TRCAUTHSTATUS		       %llx
	TS_SOURCE		       %lld
	ETMCR			       %llx
	ETMTRACEIDR		       %llx
	ETMCCER			       %llx
	ETMIDR			       %llx
	Header version		       %llx
	Snapshot		       %llx
any_callany_retind_callabort_txno_txcondind_jmpno_flagsno_cyclessave_typehw_indexpriv-I--user-regs=available registers: Unknown option name '%s'
LINESCOLUMNShelp.autocorrectthis
Did you mean %s?
one of these./%sdlopen failed for: '%s'
filter_eventfilter_event_earlyperf_dlfilter_fnsfilter_description%39s%s
List of available dlfilters:%s/dlfilters%s/devices/%s: available
%-*s%-*s%sFwdYes N/A Data Addr|OP LOADSTOREPFETCH|LVL |SNP |TLB |LCK |BLK NoneHitMcore, same nodenode, same socketsocket, same boardUncachedCXLI/OAny cacheLFB/MABPMEMHITMISSL3Local RAMRemote RAM (1 hop)Remote RAM (2 hops)Remote Cache (1 hop)Remote Cache (2 hops)WalkerFaultldlat-loadscpu/mem-loads,ldlat=%u/Pcpu/events/mem-loadsldlat-storescpu/mem-stores/Pcpu/events/mem-storesstart time %lu, end time %lu
start time %d: %lu, end time %d: %lu
%lu.%06lu%lu.%09lu%Y%m%d%H%M%S%s%02uError creating IDs for '%s'division by zero
syntax errormemory exhausted%s/firmware/acpi/tables/NFITadding ref metric %s: %s
%s not found
lookup(%s): val %f
processing metric: %s ENTRY
parsing metric: %s
%s failed to count
#smt_on#core_wide#slots#has_pmemUnrecognized literal '%s'literal: %s = %f
FAULT_ALGNFAULT_DATAFAULT_INSTARCH_1ARCH_2ARCH_3ARCH_4ARCH_5UNCONDSYSCALLSYSRETCOND_CALLCOND_RETERETIRQSERROR
#
# Branch Statistics:COND_FWD
%8s: %5.1f%%COND_BWDCROSS_4KCROSS_2MSPEC_WRONG_PATHNON_SPEC_CORRECT_PATHmonotonicCLOCK_(not found)monotonic_rawboottimetaimonorealboot%s error: '%s'
[%d] = %d,
[%d] = ERROR,
.text%s: cannot get elf header.
.note.gnu.build-id.notes.note.plt.got.rela.dyn%s@pltoffset_%#lx@plt.plt.sec.rela.plt.rel.plt��%s: cannot read %s ELF file.
.gnu_debuglink.symtab.dynsym.opdadtx%s/kcore.note.stapsdtgelf_xlatetom : %s
%s : cannot get elf header.
.stapsdt.base.probesFailed to get cache from %s
%s/probesFailed to open cache(%d): %s
Opening %s write=%d
READMEuprobe_eventsCONFIG_UPROBE_EVENTS=ykprobe_eventsCONFIG_KPROBE_EVENTS=y{k,u}probe_eventsstrlist__add failed (%d)
Writing event: %s
Failed to write event: %s
-:%sFailed to delete event: %s
Cache open error: %d
Cache read error: %d
Failed to add probe caches
Added probe cache: %d
Failed to get sdt note: %d
sdt_%s%s:%s=%sp:%s/%s %s:0x%llx(0x%llx)[sp,Allocation error
 arg%d=%s%sCache committed: %d
Writing cache: %s%s
Removed cached event: %s
list cache with filter: %s
%s (%s):
*type: * x8/16/32/64,**place (kretprobe): **ref_ctr_offset**u]<offset>**Create/append/**\imm-value,*:s64:s32:s16:s8:u8:u16:u32:u64%return.gnu.linkonce.this_moduleFailed to find module %s.
Rebuild with -g, %s is out of .text, skip it.
%7d  File read error: %s
Debuginfo analysis failed.
<%s@%s:%d>
<%s:%d>
Failed to open %s: %s
+u%s%ld(%+ld( %s=%s%+ld__return.@snprintf() failed: %d
%s/kprobes/blacklist0x%lx-0x%lxBlacklist: 0x%lx-0x%lx, %s
Failed to init symbol map.
Use vmlinux: %s
machine__new_host() failed.
Failed to init vmlinux path.
Searching variables at %s
Available variables at %s
	@<%s+%lu>
		(No matched variables)
start lineend lineLine range is %d to %d
Failed to split arguments.
sdt_;=@+%%%%s;:;:+@%util/probe-event.c%s_L%dparsing arg: %s into name:%s user_access type:%s -.[%s(%d), %s(%d)
$params$varsParsing probe_events: %s
Group:%s Event:%s probe:%c
->%s:%s=%c:%s/%s 0x0%s:0x%lx(0x%lx)%s%s0x%lx%s%s%s+%lu  %-20s (on  in %s with%s_%sFailed to make a group name.
abs_%lxFound %d probe_trace_events.
Probe point '%s' not found.
Trying to use symbols.
*?[[$+-]*Failed to get a map for %s
Failed to load symbols in %s
\%ldDW_OP %x is not supported.
converting %s in %s
Var real type: %s (%x)
Array real type: %s (%x)
Probe point found: %s+%lu
Expanding %s into:ustringb%d@%d/%zd%s type is %s.
Out of memory error
unsigned char%c%dIgnoring tail call from %s
fname: %s, lineno:%d
New line range: %d to %d
[INV]	[VAL]	[EXT]	Add new var: %s
Error in strbuf
Reversed line: %s:%d
Matched function: %s [%lx]
%s has no entry PC. Skipped
.eh_frame\%lxfound inline addr: 0x%jx
Get %zd lines from this CU
enum (function_type)void*(unknown_type)@<%s+[%lu-%lu,%lu-%lu]> ,)%r0$0$26$27%29$hi$lo%g0%g1%g2%g3%g4%g5%g6%g7%o0%o1%o2%o3%o4%o5%sp%o7%l0%l1%l2%l3%l4%l5%l6%l7%i0%i1%i2%i3%i4%i5%fp%i7%f0%f1%f2%f3%f4%f5%f6%f7%f8%f9%f10%f11%f12%f13%f14%f15%f16%f17%f18%f19%f20%f21%f22%f23%f24%f25%f26%f27%f28%f29%f30%f31%f32%f33%f34%f35%f36%f37%f38%f39%f40%f41%f42%f43%f44%f45%f46%f47%f48%f49%f50%f51%f52%f53%f54%f55%f56%f57%f58%f59%f60%f61%f62%f63%c0%c1%c2%c3%c4%c5%c6%c7%c8%c9%c10%c11%c12%c13%c14%c15%a0%a1%a2%a3%a4%a5%a6%a7%a8%a9%a10%a11%a12%a13%a14%a15%pswm%pswa%gpr0%gpr1%gpr2%gpr3%gpr4%gpr5%gpr6%gpr7%gpr8%gpr9%gpr10%gpr11%gpr12%gpr13%gpr14%gpr15%gpr16%gpr17%gpr18%gpr19%gpr20%gpr21%gpr22%gpr23%gpr24%gpr25%gpr26%gpr27%gpr28%gpr29%gpr30%gpr31%msr%xer%link%ctr%dsisr%dar%x0%x1%x2%x3%x4%x5%x6%x7%x8%x9%x10%x11%x12%x13%x14%x15%x16%x17%x18%x19%x20%x21%x22%x23%x24%x25%x26%x27%x28%x29%lr%ip%pc%ax%dx%cx%bx%si%di%bp$stackOpen Debuginfo file: %s
cannot get the debug info
variable has no type
no pointer or no type
type size is unknown
(unknown type)unwind: resume unsupported
''WARNING: ui->thread is NULLunwind: Only supports local.
unwind: Unspecified error.
unwind: access_reg w %d
unwind: can't read reg %d
unwind: reg %d, val %lx
unwind: no map for %lx
.eh_frame_hdr\"\\\b\f\r\t\u%04x"0x%lx"Sample resolution failed!
callchainError opening output file!
Error creating perf session!
Symbol init error!
"linux-perf-json-version": 1"headers": {header-version%FT%TZcaptured-ondata-offsetdata-sizefeat-offsethostnameos-releasecpu-descnrcpus-onlinenrcpus-availclock-timereal-timeperf-versioncmdline"samples": [couldn't create Python tuplestat__%scan't find python handler %s
error resizing Python tuplecouldn't create Python list%s+0x%xtrace_endunthrottleauxtrace_errorCan't open python script "%s"__main__perf_trace_contextperf_script_contexttrace_beginfailed to initialize exportperf_db_export_modeperf_db_export_callsperf_db_export_callchainsevsel_tablemachine_tablecomm_tablecomm_thread_tabledso_tablesymbol_tablebranch_type_tablesample_tablecall_path_tablecall_return_tablecontext_switch_tablesynth_databcrosyiABExghDtbindingsym_offsym_srclineev_nametime_enabledtime_runningvaluesdatasrcdatasrc_decoderaw_bufmispredfrom_dsonameto_dsonamecpumodeaddr_correlates_symaddr_dso_map_endaddr_dso_map_startaddr_dso_bidaddr_dsoaddr_symoffaddr_symbolflags_dispinsn_cntcyc_cnt1.3�Compressed file is corruptUnknown error, possibly a bugrblzma: read error: %s
lzma: write error: %s
lzma: failed %s
[]voidbytedoublefloatboolean$SP$$BP$$RF$$LT$$GT$$LP$$RP$$u20$$u27$$u5b$$u5d$$u7e$jit marker trying : %s
/jit-jit marker found: %s
[anon:/memfd:%s/jitted-%d-%lu.sowrite ELF image %s
cannot create jit ELF %s: %s
injected: %s (%d)
ELF initialization failedelf_begin failedcannot get ehdrcannot create sectioncannot get new datacannot get section headercannot allocate strsymfailed to create EVP_MD_CTXelf_update 4 failedelf_update debug failedOverwrite existing hook: %s
record_endrecord_start[bpf]bpf_trampoline_%lubpf_dispatcher_%s -- kernel too old?# bpf_prog_info %u:
can't get prog info: %s%s: mismatch in rec size
CROSS_COMPILEriscv32mips-unknown-linux-gnu-mipsel-linux-android-mips-linux-gnu-mips64-linux-gnu-mips64el-linux-gnuabi64-mips64-linux-gnuabi64-mipsel-linux-gnu-x86_64-pc-linux-gnu-x86_64-unknown-linux-gnu-i686-pc-linux-gnu-i586-pc-linux-gnu-i486-pc-linux-gnu-i386-pc-linux-gnu-i686-linux-android-i686-android-linux-x86_64-linux-gnu-i586-linux-gnu-sparc-unknown-linux-gnu-sparc64-unknown-linux-gnu-sparc64-linux-gnu-sh-unknown-linux-gnu-sh-linux-gnu-s390-ibm-linux-s390x-linux-gnu-riscv64-unknown-linux-gnu-riscv64-linux-android-riscv64-linux-gnu-riscv32-unknown-linux-gnu-riscv32-linux-android-riscv32-linux-gnu-powerpc-unknown-linux-gnu-powerpc-linux-gnu-powerpc64-unknown-linux-gnu-powerpc64-linux-gnu-powerpc64le-linux-gnu-aarch64-linux-android-aarch64-linux-gnu-arm-eabi-arm-linux-androideabi-arm-unknown-linux-arm-unknown-linux-gnu-arm-unknown-linux-gnueabi-arm-linux-gnu-arm-linux-gnueabihf-arm-none-eabi-arc-linux-arc-snps-linux-uclibc-arc-snps-linux-gnu-%s,%u,%u,%u$%s-%u-%X-%X$ @  @ %lfGHzintel_bts%eaxRegex compilation error.
+0%.*s%.*s%.*s%.*s%.*s%rax%al%ah%ebx%rbx%bl%bh%ecx%rcx%cl%ch%edx%rdx%dl%dh%esi%rsi%sil%edi%rdi%dil%ebp%rbp%bpl%rsp%esp%spl%r8b%r8w%r8d%r9b%r9w%r9d%r10b%r10w%r10d%r11b%r11w%r11d%r12b%r12w%r12d%r13b%r13w%r13d%r14b%r14w%r14d%r15b%r15w%r15dLocal Retire Latencyuops_retired.slotscpu_coremem-ldstibs_op//%s/mem-loads,ldlat=%u/P%s/events/mem-loads%s/mem-stores/P%s/events/mem-stores%s/devices/uncore_iio_%ddevices/uncore_iio_%d/die%d%04x:%02hhxMode iostat is not supported
Failed to realloc memory
%08x:%02hhxS%d-uncore_iio_%d<%04x:%02x>
%6lu.%09lu%s%04x:%02x%sport,   port         %8.0fInbound Read(MB)Inbound Write(MB)Outbound Read(MB)Outbound Write(MB)unwind: invalid reg id %d
GenuineIntel,-%ucaps/topa_multiple_entriespsb_period%s psb_period %zu
not %s: failed, error %d
caps/mtccaps/mtc_periods,mtc,mtc_period=%dcaps/psb_cyccaps/psb_periods,psb_period=%dformat/ptformat/branch,pt,branch%s default config: %s
noretcompmtc_periodmax_nonturbo_ratiocaps/event_tracecyc_threshcaps/cycle_thresholdsIntel PT snapshot size: %zu
JITDUMP_USE_ARCH_TIMESTAMPIntel BTS: TSC not available
Intel BTS snapshot size: %zu
failed to get stack map
x86 hybridx86 hybrid event parsingnot hybridAMD IBS via core pmuamd_ibs_via_core_pmux86 Sample parsingx86_sample_parsingx86 bp modifybp_modifyIntel PTintel_pt_pkt_decoderIntel PT packet decoderintel_pt_hybrid_compatSamples differ at 'ins_lat'
arch/x86/tests/hybrid.cwrong hybrid typemissing pmuunexpected pmucpu_core/cycles/{cpu-clock,cpu_core/cycles/}{cpu_core/cycles/,cpu-clock}cpu_core/r1a/cpu_core/LLC-loads/intel_pt_pkt_desc failed!
eax = 0x%08x
ebx = 0x%08x
ecx = 0x%08x
edx = 0x%08x
Decoding failed!
Decoding:  Packet context changed!
Decoded ok:CPU %d not found
CPU %d OK
failed to PTRACE_TRACEME
tracee exited prematurely 1
failed to set dr7: %s
failed to PTRACE_CONT: %s
tracee exited prematurely 2
rip %lx, bp_1 %p
failed to PTRACE_DETACH: %smodify test 1 failed
arch/x86/tests/bp-modify.cfailed to set breakpoint: %s
modify test 2 failed
Fail
Pass
libperf-gtk.soError:
Warning:
 %*.2f%%SelfOverheadguest sysguest usrChildren|          Not enough memory!                %s
Bad callchain mode
 / 
# %s%-.*s%*sno entry >= %.2f%%
%.10s end
%16s events: %10d  (%4.1f%%)
colors.Press any key...Warning!mediumgreenselectedblackyellowbluemagentawhite%s  %s [Percent: %s]String not found!Press ESC to exitNo source file location.Source file location: %sENTER: OK, ESC: CancelString: SearchInvalid jump offset: %lxui/browsers/annotate.c%*s%c %s
 lost: %lu/%lu drop: %lu/%lu [z] -c %s  -S %s  --time %s,%s# Samples: %lu of event '%s'%lu%c%s%s: %ld%c%schunks LOST!PWD<...>no entry >= %.2f%%Run scripts for all samples%sthe Kernel%.*lxAnnotate %sui/browsers/hists.cout ofintoCollapseExpandCollecting samples...perf.hist.%dCouldn't write to %s: %s%s written!Verbosity level set to %d
Symbol to showPercent LimitInvalid percent: %.2fDo you really want to exit?Zoom %s %s(%d) threadZoom %s %s threadBrowse map detailsZoom %s Processor Socket %dwith assemblerwith sourceExitAvailable samples%*lx %*lx %c restart with -v to useSearch by name/addr%s not found!scripts.Running %s
Cannot run %s
 --inline-i perf script -s Show individual samples%s script %s -F +metric %s %s-F +insn --xed-F +srcline,+srccodeperf script command%s script %s%s%s %s %s%s 2>&1 | lessPress 'q' to exitHeader informationsamples.context--tid --cpu %s: CPU %d tid %d--show-lost-events TUI initialization failed.
^(kB)Fatal Error-------- backtrace --------Error:Warning:HelpEnter: Yes, ESC: No%s [%s/%s](sI)(sIs#)perf_sample_insnperf_set_itrace_optionsSet --itrace options.perf_sample_srclineperf_sample_srccodeGenuineIntel-6-BEGenuineIntel-6-(3D|47)GenuineIntel-6-56GenuineIntel-6-4FGenuineIntel-6-9[6C]GenuineIntel-6-CFGenuineIntel-6-5[CF]GenuineIntel-6-7AGenuineIntel-6-B6GenuineIntel-6-A[DE]GenuineIntel-6-(3C|45|46)GenuineIntel-6-3FGenuineIntel-6-7[DE]GenuineIntel-6-6[AC]GenuineIntel-6-3AGenuineIntel-6-3EGenuineIntel-6-2DGenuineIntel-6-(57|85)GenuineIntel-6-BDGenuineIntel-6-A[AC]GenuineIntel-6-1[AEF]GenuineIntel-6-2EGenuineIntel-6-A7GenuineIntel-6-2AGenuineIntel-6-8FGenuineIntel-6-AFGenuineIntel-6-55-[01234]GenuineIntel-6-86GenuineIntel-6-8[CD]GenuineIntel-6-2CGenuineIntel-6-25GenuineIntel-6-2FAuthenticAMD-23-[[:xdigit:]]+AuthenticAMD-25-[[:xdigit:]]+ Fatal: Too long path: %.*sPREFIX%s%s/%s/usr/local/bin:/usr/bin:/binOut of memory, realloc failed%s%s/available %s in '%s'
FRSXLESS/usr/bin/less/usr/bin/pager-%c--%s[=<n>][<n>] <n>[=<%s>][<%s>] <%s>[=...][...] ...%*s%s
%*s(not built-in because %s)
  Error: %s
    or: %s
requires a value Error: switch `%c' %s Error: option `no-%s' %s Error: option `%s' %sis being ignored because %s is not available because %stakes no valueisn't availableis not usablecannot be used with %s Warning: switch `%c' %s Warning: option `no-%s' %s Warning: option `%s' %sexpects a numerical valuevasprintf failedno-%s%s %s [<options>] {help-all%sunknown option `%s'%sunknown switch `%c'exec %s: cd to %s failed (%s) Error: waitpid failed (%s)BUG: signal out of range: %dptrstructenumfwdtypedeffunc_protodatasecdecl_tagtype_tagenum64GPLlibbpf_%u_%s_0x%zx_%ddet_arg_ctxlibbpf_mmaplibbpf_nametestkretprobeskprobesuretprobesuprobes/sys/kernel/debug/tracing-:%s/%s/proc/%d/fdinfo/%dmap_type:	%ukey_size:	%uvalue_size:	%umax_entries:	%umap_flags:	%iconfig:%d
x64__%s_sys_bpf%c:%s/%s %s+0x%zxlibbpf_det_bindlibbpf_globallibbpf-placeholder-fdCONFIG_/boot/config-%s/proc/config.gz%zu bytes%.1f KiB%.1f MiB.so.LD_LIBRARY_PATH/usr/lib64:/usr/lib/lib/x86_64-linux-gnu/usr/bin:/usr/sbin/sys/kernel/tracing%s/events/%s/%s/idlibbpf: map %td is "%s"
<?>.kconfig.ksymsbpf_trace_optsv1.4libbpf_tristatemap-in-map innerprog-array valuemax_entriesmap_flagsnuma_nodekey_sizevalue_size%s.innerpinningmap_extrainvalid func unknown#200100%d: (%*d) call unknown#%d
invalid func unknown#2002btf_trace_bpf_lsm_bpf_iter_%llx %c %499s%*[^
]
gen_loader_optslibbpf_prog_handler_opts.rodata/sys/fs/bpfstaticlibbpf: map #%d: empty name.
libbpf: invalid map pointer
libbpf: pinned map '%s'
<?bpf_object_open_opts.debug_.rel.BTF.BTF.extlicenselibbpf: license of %s is %s
.data..rodata..rel.struct_ops.rel.struct_ops.link.rel.maps.bss.bss.dummy_ksymlibbpf: internal error at %d
%lx-%lxlibbpf: loading %s
(mem buf)bpf_perf_event_optskretprobebpf_kprobe_optskretprobe/%m[a-zA-Z0-9_.]+%libpf_ksyscall_opts__%s_sys_%s__se_sys_%sksyscallkretsyscallkretsyscall/bpf_kprobe_multi_opts%llx %499s%*[^
]
kprobe.multikretprobe.multikretprobe.multi/%m[a-zA-Z0-9_.*?]bpf_uprobe_multi_opts%m[^/]/%m[^:]:%m[^
]uretprobe.multiuretprobebpf_uprobe_opts!/libbpf_%u_%s_0x%zx%c:%s/%s %s:0x%zx+%li%nuretprobe.susdtusdt/%m[^:]:%m[^:]:%m[^:]bpf_tracepoint_optsnetnsxdpbpf_tcx_optstcxbpf_netkit_optsnetkitfreplacebpf_iter_attach_optsbpf_netfilter_optslibbpf: Empty CPU range
%d%n-%d%n<anon>LINUX_KERNEL_VERSIONLINUX_HAS_BPF_COOKIELINUX_HAS_SYSCALL_WRAPPERLINUX_bpf_struct_ops_exception_callback:arg:ctxpt_regsenum64_placeholderBTF is optional, ignoring.perf_buffer_optsperf_buffer_raw_optsraw_tracepointraw_tp.wraw_tracepoint.wsk_reuseport/migratesk_reuseportkprobe+uprobe+uprobe.s+kretprobe+uretprobe+uretprobe.s+kprobe.multi+kretprobe.multi+uprobe.multi+uretprobe.multi+uprobe.multi.s+uretprobe.multi.s+ksyscall+kretsyscall+usdt+usdt.s+tc/ingresstc/egresstcx/ingresstcx/egressclassifiernetkit/primarynetkit/peerraw_tracepoint+raw_tp+raw_tracepoint.w+raw_tp.w+tp_btf+fentry+fmod_ret+fexit+fentry.s+fmod_ret.s+fexit.s+freplace+lsm+lsm.s+lsm_cgroup+iter+iter.s+xdp.frags/devmapxdp/devmapxdp.frags/cpumapxdp/cpumapxdp.fragslwt_inlwt_outlwt_xmitlwt_seg6localsockopssk_skb/stream_parsersk_skb/stream_verdictsk_skbsk_msglirc_mode2flow_dissectorcgroup_skb/ingresscgroup_skb/egresscgroup/skbcgroup/sock_createcgroup/sock_releasecgroup/sockcgroup/post_bind4cgroup/post_bind6cgroup/bind4cgroup/bind6cgroup/connect4cgroup/connect6cgroup/connect_unixcgroup/sendmsg4cgroup/sendmsg6cgroup/sendmsg_unixcgroup/recvmsg4cgroup/recvmsg6cgroup/recvmsg_unixcgroup/getpeername4cgroup/getpeername6cgroup/getpeername_unixcgroup/getsockname4cgroup/getsockname6cgroup/getsockname_unixcgroup/sysctlcgroup/getsockoptcgroup/setsockoptcgroup/devstruct_ops+struct_ops.s+netfilterbpf_cgroup_dev_ctx__sk_buffbpf_sockbpf_sock_addrbpf_sockoptbpf_sysctlbpf_user_pt_regs_tbpf_nf_ctxbpf_perf_event_databpf_raw_tracepoint_argsbpf_sk_lookupsk_msg_mdsk_reuseport_mdbpf_sock_opsxdp_mdBPF program nameglobal variablesminimal BTFBTF functionsBTF data section and variableBTF global functionARRAY map mmap()BPF_PROG_BIND_MAP supportmodule BTF supportBTF_KIND_FLOAT supportBPF perf link supportBTF_KIND_DECL_TAG supportBTF_KIND_TYPE_TAG supportmemcg-based memory accountingBPF cookie supportBTF_KIND_ENUM64 supportKernel using syscall wrapperBPF multi-uprobe link supportunspecsocket_filtersched_clssched_actcgroup_skbcgroup_sockcgroup_devicecgroup_sock_addrcgroup_sysctlraw_tracepoint_writablecgroup_sockoptlsmprog_arrayperf_event_arraypercpu_arraycgroup_arraylru_hashlru_percpu_hashlpm_triearray_of_mapshash_of_mapssockmapxskmapsockhashreuseport_sockarraypercpu_cgroup_storagedevmap_hashinode_storagetask_storagebloom_filteruser_ringbufcgrp_storagecgroup_inet_ingresscgroup_inet_egresscgroup_inet_sock_createcgroup_sock_opssk_skb_stream_parsersk_skb_stream_verdictsk_msg_verdictcgroup_inet4_bindcgroup_inet6_bindcgroup_inet4_connectcgroup_inet6_connectcgroup_inet4_post_bindcgroup_inet6_post_bindcgroup_udp4_sendmsgcgroup_udp6_sendmsgcgroup_udp4_recvmsgcgroup_udp6_recvmsgcgroup_getsockoptcgroup_setsockopttrace_raw_tptrace_fentrytrace_fexitmodify_returnlsm_mactrace_itercgroup_inet4_getpeernamecgroup_inet6_getpeernamecgroup_inet4_getsocknamecgroup_inet6_getsocknamexdp_devmapcgroup_inet_sock_releasexdp_cpumapsk_skb_verdictsk_reuseport_selecttrace_kprobe_multilsm_cgrouptcx_ingresstcx_egresstrace_uprobe_multicgroup_unix_connectcgroup_unix_sendmsgcgroup_unix_recvmsgcgroup_unix_getpeernamecgroup_unix_getsocknamenetkit_primarynetkit_peerbpf_map_batch_optsbpf_map_create_optsbpf_prog_load_optsbpf_obj_pin_optsbpf_obj_get_optsbpf_prog_attach_optsbpf_prog_detach_optsbpf_link_update_optsbpf_prog_query_optsbpf_test_run_optsbpf_get_fd_by_id_optsbpf_link_create_optsbpf_btf_load_optsbpf_prog_bind_optslibbpf: BTF header not found
type namefield nameenum nameparam namerbelibbpf: BTF.ext has no data
func_infoline_infocore_relo/sys/kernel/btf/vmlinux/boot/vmlinux-%1$s/sys/kernel/btf/%sbtf_dedup_optsunsigned long intunsigned int longlong unsigned intlong int unsignedint unsigned longint long unsignedUnknown libbpf error %dSomething wrong in libelfBPF object format invalidEndian mismatchInternal error in libbpfRelocation failedProgram too bigIncorrect kernel versionWrong pid in netlink messageInvalid netlink sequenceERROR: strerror_r(%d)=%dbpf_tc_hookbpf_tc_optsbpf_xdp_attach_optsbpf_xdp_query_opts%s:[%u]Debian Debian %u.%u.%u%*s %*s %u.%u.%u
invalid func unknown func volatile const restrict 
%s%s: %d;%s___%zuenum%s%s
%s%s = %d,
%s%s = %u,
%s%s___%zd = %d,
%s%s___%zd = %u,
%s%s = %lldLL,
%s%s = %lluULL,
%s%s___%zd = %lldLL,
%s%s___%zd = %lluULL,
%s} __attribute__((mode(byte))) __attribute__((mode(word)))%u%s%s%lldLL%lluULL%s%senum %sunion %sstruct %s volatile const restrict%s%s%s { __attribute__((packed))__gnuc_va_listtypedef __builtin_va_listtypedef %s %s;

static extern .%s = <unsupported kind:%u>0x%llx%s%s0x%llx%016llx%s%s%lld%s%s%llu%s%s%d%s%s'%c'%s%s%Lf%s%s%lf%s%s%f%s%s%p%s%s0x%x%s%s[%s]%s%s}%s%s %s = SEC("%s") %s%sbtf_dump_optsbtf_dump_emit_type_decl_optsbtf_dump_type_data_opts__Poly8_t__Poly16_tunsigned short__Poly64_tunsigned long long__Poly128_tunsigned __int128user_ring_buffer_optskey typeinner mapvalue typebpf_linker_opts.strtabbpf_linker_file_opts.externlibbpf: BTF dedup failed: %d
 r=%dclose(%%d) = %%dfind_by_name_kind(%s,%d)libbpf: gen: finish %d
btf_load size %dld64prog_load %s insn_cnt %dkallsyms_lookup_name(%s,%d) func (%s:count=%d): btf_fdmap_freezebyte_offbyte_szfield_existslshift_u64rshift_u64local_type_idtarget_type_idtype_existstype_matchestype_sizeenumval_existsenumval_value::%s = %d::%s = %u::%s = %lld::%s = %llu<%s> [%u] %s %s @ offset %u.%u) @ offset %u)successnon-matching/proc/%d/root%s/proc/%d/maps%zx-%zx %s %zx %*s %*d%[^
]
__bpf_usdt_specs__bpf_usdt_ip_to_spec_idlib  %d @ %ld ( %%%15[^)] ) %n %d @ ( %%%15[^)] ) %n %d @ %%%15s %n %d @ $%ld %neipperf bench [<common options>] <collection> <benchmark> [<options>]        # List of all available benchmark collections:
Unknown format descriptor: '%s'
Invalid repeat option: Must specify a positive value
        # List of available benchmarks for collection '%s':

Unknown benchmark: '%s' for collection '%s'
Specify the output formatting styleSpecify number of times to repeat the runNUMA scheduling and MM benchmarksBaseline libc usleep(1000) callAttach empty BPF prog to uprobe on usleep, system wideAttach trace_printk BPF prog to uprobe on usleep syswideBenchmark thread start/finish with breakpointsBenchmark breakpoint enable/disableBenchmark perf event synthesisBenchmark evlist open and closeBenchmark sysfs PMU info scanningBenchmark epoll concurrent epoll_waitsBenchmark epoll concurrent epoll_ctlsBenchmark for futex hash tableBenchmark for futex wake callsBenchmark for parallel futex wake callsBenchmark for futex requeue callsBenchmark for futex lock_pi callsBenchmark for memcpy() functionsBenchmark for memset() functionsBenchmark for find_bit() functionsRun all memory access benchmarksBenchmark for basic getppid(2) callsBenchmark for getpgid(2) callsBenchmark for scheduling and IPCBenchmark for pipe() between two processesBenchmark for seccomp user notifyproblem processing %d event, skipping it.
problem incrementing symbol count, skipping event
total %d, ok %d (%.1f%%), bad %d (%.1f%%)
-----------------------------------------------------------total %d, ok %d (%.1f%%), bad %d (%.1f%%)

Annotate type: '%s' in %s (%d samples):
============================================================================only consider symbols in these dsosbe more verbose (show symbol address, etc)do now show any warnings or messagesdon't load vmlinux even if foundload module symbols - WARNING: use only with -k and LIVE kernelprint matching source lines (may be slow)Don't shorten the displayed pathnamesSkip symbols that cannot be annotatedShow event group information togetherLook for files with symbols relative to this directoryInterleave source code with assembly code (default)Display raw encoding of assembly instructions (default)Specify disassembler style (e.g. -M intel for intel syntax)Add prefix to source file path names in programs (with --prefix-strip)Strip first N entries of source file path name in programs (with --prefix)objdump binary to use for disassembly and annotationsaddr2line binary to use for line numbersEnable kernel symbol demanglingShow a column with the sum of periodsShow a column with the number of samples'always' (default), 'never' or 'auto' only applicable to --stdio modeSet percent type local/global-period/hitsDon't show entries under that percentInstruction Tracing options
				i[period]:    		synthesize instructions events
				y[period]:    		synthesize cycles events (same period as i)
				b:	    		synthesize branches events (branch misses for Arm SPE)
				c:	    		synthesize branches events (calls only)
				r:	    		synthesize branches events (returns only)
				x:	    		synthesize transactions events
				w:	    		synthesize ptwrite events
				p:	    		synthesize power events
				o:			synthesize other events recorded due to the use
							of aux-output (refer to perf record)
				I:			synthesize interrupt or similar (asynchronous) events
							(e.g. Intel PT Event Trace)
				e[flags]:		synthesize error events
							each flag must be preceded by + or -
							error flags are: o (overflow)
									 l (data lost)
				d[flags]:		create a debug log
							each flag must be preceded by + or -
							log flags are: a (all perf events)
							               o (output to stdout)
				f:	    		synthesize first level cache events
				m:	    		synthesize last level cache events
				t:	    		synthesize TLB events
				a:	    		synthesize remote access events
				g[len]:     		synthesize a call chain (use with i or x)
				G[len]:			synthesize a call chain on existing event records
				l[len]:     		synthesize last branch entries (use with i or x)
				L[len]:			synthesize last branch entries on existing event records
				sNUMBER:    		skip initial number of events
				q:			quicker (less detailed) decoding
				A:			approximate IPC
				Z:			prefer to ignore timestamps (so-called "timeless" decoding)
				T:			use the timestamp trace as kernel time
				PERIOD[ns|us|ms|i|t]:   specify period to sample stream
				concatenate multiple options. Default is iybxwpe or cewp
Show data type annotate for the memory accessesShow stats for the data type annotationShow instruction stats for the data type annotationError: only one config file at a time
The config variable does not contain a section name: %s
The config variable does not contain a variable name: %s
The config variable does not contain a value: %s
# this file is auto-generated.Failed to set the configs on %s
perf config [<file-option>] [options] [section.name[=value] ...]problem incrementing symbol period, skipping event
problem adding hist entry, skipping event
compute wdiff w1(%ld) w2(%ld)
Failed: wrong weight data, use 'wdiff:w1,w2'
Failed: extra option specified '%s'Failed: '%s' is not computation method (use 'delta','ratio' or 'wdiff')
(%lu * 100 / %lu) - (%lu * 100 / %lu)Do not show any warnings or messagesShow only items with match in baselinedelta,delta-abs,ratio,wdiff:w1,w2 (default delta-abs),cyclesEntries differential computation selectionShow cycles histogram and standard deviation - WARNING: use only with -c cycles.only consider symbols in these commssort by key(s): pid, comm, dso, symbol, parent, cpu, srcline, ... Please refer the man page for the complete list.separator for columns, no spaces will be added between columns '.' is reserved.How to display percentage of filtered entriesTime span (time percent or absolute timestamp)only consider symbols in these pidsonly consider symbols in these tidsEnable hot streams comparison.perf diff [<options>] [old_file] [new_file][Program Block Range] Cycles Diff--group option is not compatible with other options
# Tip: use 'perf evlist --trace-fields' to show fields for tracepoint eventsbuffer size too small, must larger than 1KB.cannot open tracing file: %s: %s
write '%s' to tracing/%s failed: %s
Please select "function_graph" (default) or "function"
failed to set tracing cpumask
failed to set tracing option func_stack_trace
failed to set tracing option irq-info
failed to set tracing filters
failed to set tracing per-cpu buffer size
failed to set tracing option function-fork
failed to set tracing option sleep-time
failed to set tracing option funcgraph-irqs
failed to set tracing option funcgraph-proc/funcgraph-abstime
users with the CAP_PERFMON or CAP_SYS_ADMIN capabilityfailed to set current_tracer to function_graph
  %4d - %-4d %s | %10d | %.*s%*s |
  %4d - %-4s %s | %10d | %.*s%*s |
failed to set current_tracer to %s
Trace on existing thread id (exclusive to --pid)System-wide collection from all CPUsTracer to use: function_graph(default) or functionShow available functions to filterTrace given functions using function tracerFunction tracer options, available options: call-graph,irq-infoTrace given functions using function_graph tracerSet nograph filter on given functionsGraph tracer options, available options: nosleep-time,noirqs,verbose,thresh=<n>,depth=<n>Size of per cpu buffer, needs to use a B, K, M or G suffix.Number of milliseconds to wait before starting tracing after program startShow latency of given functionperf ftrace [<options>] [<command>]perf ftrace [<options>] -- [<command>] [<options>]perf ftrace {trace|latency} [<options>] [<command>]perf ftrace {trace|latency} [<options>] -- [<command>] [<options>]Should provide a function to measure
Config with no key for man viewer: %s'%s': path for unsupported man viewer.
Please consider using 'man.<tool>.%s' instead.'%s': unsupported man viewer sub key.Failed to read emacsclient version
Failed to parse emacsclient version.
emacsclient version '%d' too old (< 22).
 The most commonly used perf commands are:perf help [--all] [--man|--web|--info] [command]no man viewer handled the request'%s': not a documentation directory.Show build id of current kernel + modulesDecompression initialization failed. Reported data may be incomplete.
Problems with %s file, consider removing it from the cache
kcore added to build-id cache directory %s
file(s) to remove (remove old caches too)to find missing build ids in the cacheEnable debuginfod data retrieval from DEBUGINFOD_URLS or specified urlstarget pid for namespace contextperf buildid-cache [<options>]Couldn't read a build-id in %s
Couldn't remove some caches. Error: %s.
be more verbose (show counter open errors, etc)perf kallsyms [<options>] symbol_name%s: %s %s %#lx-%#lx (%#lx-%#lx)

List of pre-defined events (to be used in -e or -M):

Unexpected format character '%c'
JSON encode events and metricsPrint extra event descriptions. --no-desc to not print.Print longer event descriptions.Print information on the perf event names and expressions used internally by events.Limit PMU or metric printing to the given PMU (e.g. cpu, core or atom).Limit PMU or metric printing to the specified PMU.perf list [<options>] [hw|sw|cache|tracepoint|pmu|sdt|metric|metricgroup|event_glob]ERROR: cputype is not supported!
Critical: Not enough memory! Trying to continue...failed to write perf data, error: %m
failed to queue perf data, error: %m
failed to signal wakeup fd, error: %m
Couldn't record kernel reference relocation symbol
Symbol resolution may be skewed if relocation was used (e.g. kexec).
Check /proc/kallsyms permission or run as root.
Couldn't record kernel module information.
Symbol resolution may be skewed if relocation was used (e.g. kexec).
Check /proc/modules permission or run as root.
Couldn't synthesize thread map.
Couldn't synthesize bpf events.
Couldn't synthesize cgroup events.
Recording AUX area tracing snapshot
failed to sync perf data, error: %m
Couldn't record guest kernel [%d]'s reference relocation symbol.
callchain: stack dump size %d
trigger '%s' state transist error: %d in %s()
[ perf record: perf size limit reached (%lu KB), stopping session ]
threads[%d]: running on cpu%d: threads[%d]: failed to notify on start: %s
threads[%d]: started on cpu%d
threads[%d]: failed to notify on termination: %s
Failed to allocate thread mask
Failed to initialize maps thread mask
Failed to initialize affinity thread mask
Intersecting affinity mask: %s
Failed to reallocate thread masks
Failed to get current timestamp
Perf session creation failed.
Parallel trace streaming is not available in pipe mode.
Parallel trace streaming is not available in AUX area tracing mode.
Compression initialization failed.
Failed to create wakeup eventfd, error: %m
Failed to add wakeup eventfd to poll list
ERROR: kcore is not readable.
gettimeofday failed, cannot set reference time.
clock_gettime failed, cannot set reference time.
WARNING: --timestamp-filename option is not available in pipe mode.
perf record opening and mmapping events
WARNING: Kernel address maps (/proc/{kallsyms,modules}) are restricted,
check /proc/sys/kernel/kptr_restrict and /proc/sys/kernel/perf_event_paranoid.

Samples in kernel functions may not be resolved if a suitable vmlinux
file is not found in the buildid cache or in the vmlinux path.

Samples in kernel modules won't be resolved at all.

If some relocation was applied (e.g. kexec) symbols may be misresolved
even with a suitable vmlinux or kallsyms file.

failed to set filter "%s" on event %s with %d (%s)
Permission error mapping pages.
Consider increasing /proc/sys/kernel/perf_event_mlock_kb,
or try again with a smaller value of -m/--mmap_pages.
(current value: %u,%u)
Failed to allocate thread data
thread_data[%p]: nr_mmaps=%d, maps=%p, ow_maps=%p
thread_data[%p]: cpu%d: maps[%d] -> mmap[%d]
thread_data[%p]: cpu%d: ow_maps[%d] -> ow_mmap[%d]
Failed to initialize thread[%d] maps
thread_data[%p]: pollfd[%d] <- event_fd=%d
thread_data[%p]: msg=[%d,%d], ack=[%d,%d]
Failed to open thread[%d] communication pipes
Failed to add descriptor to thread[%d] pollfd
thread_data[%p]: pollfd[%d] <- ctl_fd=%d
Failed to duplicate descriptor in main thread pollfd
thread_data[%p]: pollfd[%d] <- non_perf_event fd=%d
Failed to map thread and evlist pollfd indexes
Failed to create data directory: %s
perf record done opening and mmapping events
WARNING: No sample_id_all support, falling back to unordered processing
Couldn't generate buildids. Use --no-buildid to profile anyway.
Couldn't create side band evlist.
.Couldn't ask for PERF_RECORD_BPF_EVENT side band events.
.Couldn't start the BPF side band thread:
BPF programs starting from now on won't be annotatable
Could not set realtime priority.
Failed to block signals on threads start: %s
threads[%d]: failed to receive termination notification from %d
threads[%d]: failed to receive start notification from %d
Failed to unblock signals on threads start: %s
AUX area tracing snapshot failed
[ perf record: dump data: Woken up %ld times ]
Thread and evlist pollfd index mismatch
Failed to collect '%s' for the '%s' workload: %s
[ perf record: Woken up %ld times to write data ]
threads[%d]: samples=%lld, wakes=%ld, transferred=%lu, compressed=%lu
Unmatched FD vs. sample ID: skip reading LOST count
[ perf record: Captured and wrote %.3f MB %s%s%s, compressed (original %.3f MB, ratio is %.3f)Failed to initialize thread[%d] pollfd
cgroup monitoring only available in system-wide modeFailed: no support to record build id in mmap events, update your kernel.
Enabling build id in mmap2 events.
Kernel has no cgroup sampling support.
--affinity option is mutually exclusive to parallel streaming mode.
Asynchronous streaming mode (--aio) is mutually exclusive to parallel streaming mode.
Compression enabled, disabling build id collection at the end of the session.
kernel does not support recording context switch events
WARNING: --switch-output-event option is not available in parallel streaming mode.
WARNING: --switch-output option is not available in parallel streaming mode.
switch-output with SIGUSR2 signal
switch-output with %s size threshold
switch-output with %s time threshold (%lu seconds)
WARNING: switch-output data size lower than wakeup kernel buffer size (%s) expect bigger perf.data sizes
WARNING: --timestamp-filename option is not available in parallel streaming mode.
AUX area tracing options are not available in parallel streaming mode.
Couldn't create thread/CPU maps: %s
record__config_text_poke failed, error %d
record__config_off_cpu failed, error %d
record__config_tracking_events failed, error %d
Failed to allocate thread masks
Failed to allocate thread masks[%d]
--per-thread option is mutually exclusive to parallel streaming mode.
Failed to allocate CPU topology
Failed to allocate NUMA topology
Failed to reallocate maps spec
Failed to allocate maps spec[%d]
Invalid thread maps or affinity specs
Failed to reallocate affinity spec
Failed to allocate affinity spec[%d]
Failed to initialize parallel data streaming masks
event selector. use 'perf list' to list available eventsdon't record events from perf itselfrecord events on existing process idrecord events on existing thread idcollect data with this RT SCHED_FIFO prioritycollect data without bufferingcollect raw sample records from all opened counterssystem-wide collection from all CPUschild tasks do not inherit counterssynthesize non-sample events at the end of outputFail if the specified frequency can't be usednumber of mmap data pages and AUX area tracing mmap pagesMinimal number of bytes that is extracted from mmap data pages (default: 1)don't print any warnings or messagesRecord the sample physical addressesRecord the sampled data address data page sizeRecord the sampled code address (ip) page sizedo not update the buildid cachedo not collect buildids in perf.datamonitor event in cgroup name onlyms to wait before starting measurement after program start (-1: start with events disabled), or ranges of time to enable events e.g. '-D 10-20,30-40'sample by weight (on special events only)sample transaction flags (special events only)sample selected machine registers on interrupt, use '-I?' to list register namessample selected machine registers on interrupt, use '--user-regs=?' to list register namesRecord running/enabled time of read (:S) eventsclockid to use for events, see clock_gettime()AUX area tracing Snapshot Modeper thread proc mmap processing timeout in msConfigure all used events to run in kernel space.Configure all used events to run in user space.Record build-id of all DSOs regardless of hitsappend timestamp to output filenameRecord timestamp boundary (time of first/last samples)signal or size[BKMG] or time[smhd]Switch output when receiving SIGUSR2 (signal) or cross a size or time thresholdswitch output event selector. use 'perf list' to list available eventsLimit number of switch output generated filesUse <n> control blocks in asynchronous trace writing mode (default: 1, max: 4)Set affinity mask of trace reading thread to NUMA node cpu mask or cpu of processed mmap bufferCompress records using specified level (default: 1 - fastest compression, 22 - greatest compression)Limit the maximum size of the output filenumber of threads to run for event synthesisfd:ctl-fd[,ack-fd] or fifo:ctl-fifo[,ack-fifo]Listen on ctl-fd descriptor for command to control measurement ('enable': enable events, 'disable': disable events,
			  'snapshot': AUX area tracing snapshot).
			  Optionally send control command completion ('ack\n') to ack-fd descriptor.
			  Alternatively, ctl-fifo / ack-fifo will be opened and used as ctl-fd / ack-fd.Fine-tune event synthesis: default=allwrite collected trace data into several data files using parallel threadsperf record [<options>] [<command>]perf record [<options>] -- <command> [<options>]Invalid --ignore-callees regex: %s
%sNot enough memory for report.sort_order
%s variable unknown, ignoring...Cannot parse time quantum `%s'
failed: wrong feature ID: %llu
%*s  %lx-%lx %c%c%c%c %08lx %lu %s
As no suitable kallsyms nor vmlinux was found, kernel samples
can't be resolved.If some relocation was applied (e.g. kexec) symbols may be misresolved.Stop considering events after the occurrence of this eventConsider events after the occurrence of this eventSet time quantum for time sort key (default 100ms)Time span of interest (start,stop)how to display percentage of filtered entriesuse branch records for per branch histogram fillingdon't try to adjust column width, use these fixed valuesonly show symbols that (partially) match with this filterignore callees of these functions in call graphsprint_type,threshold[,print_limit],order,sort_key[,branch],valueregex filter to identify parent, see: '--sort parent'pretty printing style key: normal rawoutput field(s): overhead period sample Display recorded tasks memory mapsShow per-thread event countersShow sample percentage for different cpu modesOnly display entries with parent-matchAccumulate callchains of children and show total overhead as well. Enabled by default, use --no-children to disable.Set the maximum stack depth when parsing the callchain, anything beyond the specified depth will be ignored. Default: kernel.perf_event_max_stack or 127Only display entries resolved to a symbolDisplay extended information about perf.data fileSort the output by the event at the index n in group. If n is invalid, sort by the first event. WARNING: should be used on grouped events.add last branch records to call historyNumber of samples to save per histogram entry for individual browsingShow full source file name path for source linesShow callgraph from reference eventEnable LBR callgraph stitching approachonly show processor socket that match with this filterShow raw trace event output (do not use print fmt or plugins)Show the on/off switch events, used with --switch-on and --switch-offSort all blocks by 'Sampled Cycles%'Do not display empty (or dummy) events in the outputbranch and mem mode incompatible
Error: --hierarchy and --fields options cannot be used together
Error: --tasks and --mmaps can't be used together with --stats
# To display the perf.data header info, please use --header/--header-only options.
#
Selected --sort parent, but no callchain data. Did you call 'perf record' without -g?
Selected -g or --branch-history.
But no callchain or branch data.
Did you call 'perf record' without -g or -b?
Can't register callchain params.
Selected -b but no branch data. Did you call perf record without -b?
Selected --mem-mode but no mem data. Did you call perf record without -d?
Can't find LBR callchain. Switch off --stitch-lbr.
Please apply --call-graph lbr when recording.
Error: failed to process tasks
Kernel address maps (/proc/{kallsyms,modules}) were restricted.

Check /proc/sys/kernel/kptr_restrict before running 'perf record'.

%s

Samples in kernel modules can't be resolved as well.

Failed to setup hierarchy output formats
/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/perf/DocumentationCannot load tips.txt file, please install perf!#
# Total Lost Samples: %lu
#
Cache level must be of form L[1-%d], or l[1-%d]
perf only supports max cache level of %d.
Consider increasing MAX_CACHE_LVL
Must define cputype before events/metrics
--cputype %s is not supported!
%s event is not supported by the kernel.
skipping event %s that kernel failed to open .
Extra thread map event, ignoring.
--cgroup and --for-each-cgroup cannot be used together
warning: processing task data, aggregation mode not set
failed to write stat round event
Extra cpu map event, ignoring.
perf stat [<options>] [<command>]Cannot use -r option with perf stat record.
aggregate counts per processor socketaggregate counts per processor dieaggregate count at this cache level (Default: LLC)aggregate counts per physical processor coreaggregate counts per numa nodecannot use both --output and --log-fd
--metric-only is not supported with --per-thread
--metric-only is not supported with -r
--table is only supported with -r
argument to --log-fd must be a > 0
--interval-clear does not work with output
-B option not supported with -x
Run count must be a positive number
The --per-thread option is only available when monitoring via -p -t -a options or only --per-thread.
both cgroup and no-aggregation modes only available in system-wide mode
freeze_on_smi is not supported.
Topdown requested but the topdown metric groups aren't present.
(See perf list the metric groups have names like TopdownL1)
Invalid top-down metrics level. The max level is %u.
Topdown accuracy may decrease when measuring long periods.
Please print the result regularly, e.g. -I1000
Problems finding threads of monitor
WARNING: grouped events cpus do not match.
Events with CPUs not matching the leader will be removed from the group.
interval-count option should be used together with interval-print.
timeout < 100ms. The overhead percentage could be high in some cases. Please proceed with caution.
timeout option is not supported with interval-print.
[ perf stat: executing run #%d ... ]
Couldn't synthesize the kernel mmap record, harmless, older tools may produce warnings about this file
.cpu_aggr_map refcnt unbalanced
hardware transaction statisticsstat events on existing process idstat events on existing thread idUse --no-scale to disable counter scaling for multiplexingrepeat command and print average + stddev (max: 100, forever: 0)display details about each run (only with -r option)null run - dont start any countersdetailed run - start a lot of eventscall sync() before starting a runprint large numbers with thousands' separatorslist of cpus to monitor in system-widedisable aggregation across CPUs or PMUsdisable aggregation the same as -A or -no-aggrMerge identical named hybrid eventsprint counts with custom separatorlog output to fd, instead of stderrcommand to run prior to the measured commandcommand to run after to the measured commandprint counts at regular interval in ms (overhead is possible for values <= 100ms)print counts for fixed number of timesclear screen in between new intervalstop workload and print counts after a timeout period in ms (>= 10ms)ms to wait before starting measurement after program start (-1: start with events disabled)Only print computed metrics. No raw valuesdon't group metric events, impacts multiplexingdon't try to share events between metrics in a groupdisable adding events for the metric threshold calculationSet the metrics level for the top-down statistics (0: max level)monitor specified metrics or metric groups (separated by ,)Use with 'percore' event qualifier to show the event counts of one hardware thread by sum up total hardware threads of same physical coreprint summary for interval modedon't print 'summary' for CSV summary outputdon't print any output, messages or warnings (useful with record)Only enable events on applying cpu with this type for hybrid platform (e.g. core or atom)Listen on ctl-fd descriptor for command to control measurement ('enable': enable events, 'disable': disable events).
			  Optionally send control command completion ('ack\n') to ack-fd descriptor.
			  Alternatively, ctl-fifo / ack-fifo will be opened and used as ctl-fd / ack-fd.measure I/O performance metrics provided by arch/platformOut of bounds address found:

Addr:   %lx
DSO:    %s %c
Map:    %lx-%lx
Symbol: %lx-%lx %c %s
Arch:   %s
Kernel: %s
Tools:  %s

Not all samples will be on the annotation output.

Please report to linux-kernel@vger.kernel.org
Not enough memory for annotating '%s' symbol!
Can't find guest [%d]'s kernel information
%u unprocessable samples recorded.
Kernel address maps (/proc/{kallsyms,modules}) are restricted.

Check /proc/sys/kernel/kptr_restrict and /proc/sys/kernel/perf_event_paranoid.

Kernel%s samples will not be resolved.
Kernel samples will not be resolved.
The %s file can't be used: %s
%sA vmlinux file was not found.
%sProblem incrementing symbol period, skipping event
Too slow to read ring buffer (change period (-c/-F) or limit CPUs (-C)
Can't annotate %s: No vmlinux file was found in the path
For a higher level overview, try: perf top --sort comm,dsoWARNING: LOST %d chunks, Check IO/CPU overload%d lines not displayed, maybe increase display entries [e]
	[d]     display refresh delay.             	(%d)
	[e]     display entries (lines).           	(%d)
	[E]     active event counter.              	(%s)
	[f]     profile display filter (count).    	(%d)
	[F]     annotate display filter (percent). 	(%d%%)
	[s]     annotate symbol.                   	(%s)
	[K]     hide kernel symbols.             	(%s)
	[U]     hide user symbols.               	(%s)
	[z]     toggle sample zeroing.             	(%d)

Enter selection, or unmapped key to continue: Sorry, no such event, using %s.
Enter display event count filterEnter details display event filter (percent)record_mode[,record_size],print_type,threshold[,print_limit],order,sort_key[,branch]output field(s): overhead, period, sample plus all of sort keysprofile events on existing thread idprofile events on existing process idnumber of seconds to delay between refreshesdump the symbol table used for profilingonly display functions with more events than thisenables call-graph recording and displayAccumulate callchains of children and show total overhead as wellSet the maximum stack depth when parsing the callchain. Default: kernel.perf_event_max_stack or 127Use a backward ring buffer, default: nonumber of thread to run event synthesizeCouldn't read the cpuid for this machine: %s
Error: --stitch-lbr must be used with --call-graph lbr
--cgroup and --all-cgroups cannot be used together
Couldn't synthesize BPF events: Pre-existing BPF programs won't have symbols resolved.
Could not read the CPU topology map: %s
perf top only support consistent per-event overwrite setting for all events
fall back to non-overwrite mode
Could not create process thread.
Could not create display thread.
Samples for '%s' event do not have %s attribute set. Cannot print '%s' field.
Samples for '%s' event do not have %s attribute set. Skipping '%s' field.
%3s %8s %15s %15s %15s %15s %s
%3d %8d %15lu %15lu %15lu %15lu %s
Display of symbols requested but neither sample IP nor sample address
available. Hence, no addresses to convert to symbols.
Display of offsets requested but symbol is notselected.
Display of DSO requested but no address to convert.
Display of source line number requested but sample IP is not
selected. Hence, no address to lookup the source line number.
Display of branch stack assembler requested, but non all-branch filter set
Hint: run 'perf record -b ...'
Hint: run 'perf record --all-cgroups ...'
	block %lx-%lx transfers between kernel and user
	brstack does not reach to final jump (%lx-%lx)
	block %lx-%lx (%lu) too long to dump
	cannot fetch code for block at %lx-%lx
Invalid event type in field string.
Overriding previous field request for %s events.
Cannot set fields to 'none' for all event types.
Overriding previous field request for all events.
'%s' not valid for %s events. Ignoring.
'%s' not valid for %s events.
No fields requested for %s type. Events will not be displayed.
Cannot mix +-field with overridden fields
-ip,-addr,-event,-period,+callindent,+flags-ip,-addr,-event,-period,+callindentopen(%s) failed.
Check "PERF_EXEC_PATH" env to set scripts dir.
List of available trace scripts:
Scripting language extensions (used in perf script -s [spec:]script.[spec]):

	mismatch of LBR data and executable
Samples misordered, previous: %lu this: %lu
 hw: %u cstate: %u sub-cstate: %u  deepest cstate: %u last cstate: %u wake reason: %#x dump unsorted raw trace in ASCIIshow latency attributes (irqs/preemption disabled, etc)script file name (lang:script name, script name, or *)generate perf-script.xx script in specified languagedo various checks like samples ordering and lost eventsWhen printing symbols do not display call chaincomma separated output fields prepend with 'type:'. +field to add and -field to remove.Valid types: hw,sw,trace,raw,synth. Fields: comm,tid,pid,time,cpu,event,trace,ip,sym,dso,dsoff,addr,symoff,srcline,period,iregs,uregs,brstack,brstacksym,flags,data_src,weight,bpf-output,brstackinsn,brstackinsnlen,brstackoff,callindent,insn,insnlen,synth,phys_addr,metric,misc,srccode,ipc,tod,data_page_size,code_page_size,ins_lat,machine_pid,vcpu,cgroup,retire_latonly consider symbols in these DSOsUse with -S to list traced records within address rangeDecode instructions from itraceRun xed disassembler on outputDecode calls and returns from itraceOnly print symbols and callees with --call-trace/--call-ret-traceStop display of callgraph at these symbolsonly display events for these commsShow time stamps relative to startShow time stamps relative to previous eventdisplay extended information from perf.data fileShow the path of [kernel.kallsyms]Show the fork/comm/exit eventsShow context switch events (if recorded)Show namespace events (if recorded)Show cgroup events (if recorded)Show lost events (if recorded)Show round events (if recorded)Show bpf related events (if recorded)Show text poke related events (if recorded)Dump trace output to files named by the monitored eventsMaximum number of code blocks to dump with brstackinsnUse 9 decimal places when displaying timeguest mount directory under which every guest os instance has a subdirfile saving guest os /proc/kallsymsfile saving guest os /proc/modulesGuest code can be found in hypervisor processperf script [<options>] record <script> [<record-options>] <command>perf script [<options>] report <script> [script-args]perf script [<options>] <script> [<record-options>] <command>perf script [<options>] <top-script> [script-args]Please specify a valid report script(see 'perf script -l' for listing)
reltime and deltatime - the two don't get along well. Please limit to --reltime or --deltatime.
Couldn't find script `%s'

 See perf script -l for available scripts.
`%s' script requires options.

 See perf script -l for available scripts and options.
custom fields not supported for generated scriptszero-sized file, nothing to do!
perf script started with script %s

%s events do not exist. Remove corresponding -F option to proceed.
Can't provide 'tod' time, missing clock data. Please record with -k/--clockid option.
Couldn't create the per event dump files
[ perf script: Wrote %.3f MB %s (%lu samples) ]
Failed to allocate memory for filename
cannot find or create a task %d/%d.
--guest-data option requires guest perf.data file name, guest machine PID, and optionally guest timestamp offset, and guest timestamp scale factor, separated by commas.
Found VCPU: tid %u comm %s vcpu %u
Fatal error: Two threads found with the same VCPU
Not enough memory to process sched switch event!Can't synthesize build_id event for %s
Unexpected type fetching guest eventParse failed fetching guest eventGuest event with unknown id %llu
Guest event with unknown VCPU %u
No VCPU threads found for pid %u
Failed to synthesize id_index
Failed to add guest build IDs
Switch event does not have CPU
Inject build-ids into the output streamInject build-ids of all DSOs into the output streambuildid path [,buildid path...]build-ids to use for given pathsMerge sched-stat and sched-switch for getting events where and how long tasks sleptmerge jitdump files into perf.data filebe more verbose (show build ids, etc)strip non-synthesized events (use with --itrace)correlate time between VM guests and the hostinject events from a guest perf.data file--strip option requires --itrace option
Input file name required for in-place updating
Output file name must not be specified for in-place updating
The input file would be updated in place, the --force option is required.
Decompression initialization failed.
Couldn't write a new pipe header.
Couldn't parse known build ids.
Samples for %s event do not have %s attribute set.Guest session decompression initialization failed.
Failed to process %s, error %d
cp -r -n %s/kcore_dir* %s >/dev/null 2>&1cp -r -n %s/kcore_dir %s/kcore_dir__%u >/dev/null 2>&1unknown sampling op %s, check man page
%5d%s%5d%s0x%016lx%s0x016%lx%smemory operations(load,store) Default load,storeRecord/Report sample physical addressesRecord/Report sample data address page sizeevent selector. use 'perf mem record -e list' to list available eventscollect only kernel level datafailed: memory events not supported
perf mem record [<options>] [<command>]perf mem record [<options>] -- <command> [<options>]You cannot specify both --to-ctf and --to-json.
converts data file between formatsHAVE_DWARF_GETLOCATIONS_SUPPORTevent selector. Use 'perf c2c record -e list' to list available eventsShared Data Cache Line Table     (%lu entries, sorted on %s)percent_rmt_peer,percent_lcl_peer,percent_rmt_hitm,percent_lcl_hitm,cl_idx,dcacheline,dcacheline_node,dcacheline_count,percent_costly_snoop,tot_hitm,lcl_hitm,rmt_hitm,tot_recs,tot_loads,tot_stores,stores_l1hit,stores_l1miss,stores_na,ld_fbhit,ld_l1hit,ld_l2hit,ld_lclhit,lcl_hitm,ld_rmthit,rmt_hitm,dram_lcl,dram_rmtcl_idx,dcacheline,dcacheline_node,dcacheline_count,percent_costly_snoop,tot_peer,lcl_peer,rmt_peer,tot_recs,tot_loads,tot_stores,stores_l1hit,stores_l1miss,stores_na,ld_fbhit,ld_l1hit,ld_l2hit,ld_lclhit,lcl_hitm,ld_rmthit,rmt_hitm,dram_lcl,dram_rmtcl_num,cl_rmt_hitm,cl_lcl_hitm,cl_stores_l1hit,cl_stores_l1miss,cl_stores_na,dcachelinecl_num,cl_rmt_peer,cl_lcl_peer,cl_stores_l1hit,cl_stores_l1miss,cl_stores_na,dcachelineshow extra node info in report (repeat for more info)Display only statistic tables (implies --stdio)Display full length of symbolsDo not display Source Line columncoalesce fields: pid,tid,iaddr,dsoDetect adjacent cacheline false sharingfailed: unknown display type: %s
percent_stores_l1hit,percent_stores_l1miss,percent_stores_na,offset,offset_node,dcacheline_count,No pipe support at the moment.
=================================================
            Trace Event Information              
  Total records                     : %10d
  Locked Load/Store Operations      : %10d
  Load Operations                   : %10d
  Loads - uncacheable               : %10d
  Loads - IO                        : %10d
  Loads - Miss                      : %10d
  Loads - no mapping                : %10d
  Load Fill Buffer Hit              : %10d
  Load L1D hit                      : %10d
  Load L2D hit                      : %10d
  Load LLC hit                      : %10d
  Load Local HITM                   : %10d
  Load Remote HITM                  : %10d
  Load Remote HIT                   : %10d
  Load Local DRAM                   : %10d
  Load Remote DRAM                  : %10d
  Load MESI State Exclusive         : %10d
  Load MESI State Shared            : %10d
  Load LLC Misses                   : %10d
  Load access blocked by data       : %10d
  Load access blocked by address    : %10d
  Load HIT Local Peer               : %10d
  Load HIT Remote Peer              : %10d
  LLC Misses to Local DRAM          : %10.1f%%
  LLC Misses to Remote DRAM         : %10.1f%%
  LLC Misses to Remote cache (HIT)  : %10.1f%%
  LLC Misses to Remote cache (HITM) : %10.1f%%
  Store Operations                  : %10d
  Store - uncacheable               : %10d
  Store - no mapping                : %10d
  Store L1D Hit                     : %10d
  Store L1D Miss                    : %10d
  Store No available memory level   : %10d
  No Page Map Rejects               : %10d
  Unable to parse data source       : %10d
    Global Shared Cache Line Event Information   
  Total Shared Cache Lines          : %10d
  Load HITs on shared lines         : %10d
  Fill Buffer Hits on shared lines  : %10d
  L1D hits on shared lines          : %10d
  L2D hits on shared lines          : %10d
  LLC hits on shared lines          : %10d
  Load hits on peer cache or nodes  : %10d
  Locked Access on shared lines     : %10d
  Blocked Access on shared lines    : %10d
  Store HITs on shared lines        : %10d
  Store L1D hits on shared lines    : %10d
  Total Merged records              : %10d
                 c2c details                     
  Cachelines sort on                : %s
  Cacheline data grouping           : %s
           Shared Data Cache Line Table          
      Shared Cache Line Distribution Pareto      
  ----------------------------------------------------------------------
perf c2c record [<options>] [<command>]perf c2c record [<options>] -- <command> [<options>]failed: write to control pipe: %d (%s)
failed: did not received an ack
failed: another perf daemon (pid %d) owns %s
failed: control path too long '%s'
session '%s' exited, status=%d
session '%s' killed (signal %d)
session '%s' stopped (signal %d)
session '%s' Unexpected status (0x%x)
failed to wait for session %s
failed: permission denied for '%s' base
failed: base '%s' does not exists
failed: can't access base '%s': %s
failed: base '%s' is not directory
reconfig: found new session %s
reconfig: found current session %s
reconfig: session %s is changed
failed: can't redefine base, bailing out
reconfig: session '%s' killed
reconfig: ruining session [%s:%d]: %s
%s record --control=fifo:%s,%s %ssignal %d sent to session '%s [%d]'
Sent signal to specific sessionperf daemon {start|signal|stop|ping} [<options>]Failed to parse %s as a pid: %s
Failed to get the absolute path of %s: %m
Too many probes (> %d) were specified.Warning: more than one --line options are detected. Only the first one is valid.
  Error: '--vars' doesn't accept arguments.
[EVENT=]FUNC[@SRC][+OFF|%return|:RL|;PT]|SRC:AL|SRC;PT [[NAME=]ARG ...]perf probe [<options>] 'PROBEDEF' ['PROBEDEF' ...]perf probe [<options>] --add 'PROBEDEF' [--add 'PROBEDEF' ...]perf probe [<options>] --del '[GROUP:]EVENT' ...perf probe --list [GROUP:]EVENT ...perf probe [<options>] --line 'LINEDESC'perf probe [<options>] --vars 'PROBEPOINT'perf probe [<options>] --funcsbe more verbose (show parsed arguments, etc)be quiet (do not show any warnings or messages)probe point definition, where
		GROUP:	Group name (optional)
		EVENT:	Event name
		FUNC:	Function name
		OFF:	Offset from function entry (in byte)
		%return:	Put the probe at function return
		SRC:	Source code path
		RL:	Relative line number from function entry.
		AL:	Absolute line number in file.
		PT:	Lazy expression of line code.
		ARG:	Probe argument (local variable name or
			kprobe-tracer argument format.)
Show trace event definition of given traceevent for k/uprobe_events.forcibly add events with existing nameFUNC[:RLN[+NUM|-RLN2]]|SRC:ALN[+NUM|-ALN2]FUNC[@SRC][+OFF|%return|:RL|;PT]|SRC:AL|SRC;PTShow accessible variables on PROBEDEFShow external variables too (with --vars only)Show variables location range in scope (with --vars only)Don't search inlined functionsSet how many probe points can be found for a probe.Show potential probe-able functions.Set a filter (with --vars/funcs only)
			(default: "!__k???tab_* & !__crc_*" for --vars,
			 "!_* & !*@plt" for --funcs)target executable name or pathtarget module name (for online) or path (for offline)target pid for namespace contextsOutput probe definition with bootconfig format  Error: -v and -q are exclusive.
another command except --add is set.
  Error: Don't use --list with --exec.
  Error: Failed to show event list.  Error: Failed to show functions.  Error: Failed to show lines.Failed to remove entries for %s
  Error: Failed to delete events.  Error: --bootconfig doesn't support uprobes.
  Error: -x/-m must follow the probe definitions.

perf is not linked with libtraceevent, to use the new probe you can use tracefs:

	echo 1 > events/%s/%s/enable
	Before removing the probe, echo 0 > events/%s/%s/enable
  Error: Failed to add events.# %d sender and receiver %s per group
perf bench sched messaging <options>Use pipe() instead of socketpair()Be multi thread instead of multi processSpecify the number of loops to run (default: 100)Failed to open cgroup file in %s
 Hint: create the cgroup first, like 'mkdir %s/%s'
it should have two cgroup names: %s
# Executed %d pipe operations between two %s

perf bench sched pipe <options>Specify threads/process based task setupPut sender and receivers in given cgroupscan't create a notification descriptorcan't set the parent death signalcan't set SECCOMP_USER_NOTIF_FD_SYNC_WAKE_UPSECCOMP_IOCTL_NOTIF_RECV failedSECCOMP_IOCTL_NOTIF_SEND failedperf bench sched secccomp-notify <options>Enable the synchronous mode for seccomp notifications# Memory allocation failed - maybe size (%s) is too large?
No CONFIG_PERF_EVENTS=y kernel support configured?
Failed to open cycles counter
Default memset() provided by glibcunrolled memset() in arch/x86/lib/memset_64.Smovsq-based memset() in arch/x86/lib/memset_64.Sperf bench mem memset <options>perf bench mem memcpy <options>Default memcpy() provided by glibcunrolled memcpy() in arch/x86/lib/memcpy_64.Smovsq-based memcpy() in arch/x86/lib/memcpy_64.SSpecify the size of the memory buffers. Available units: B, KB, MB, GB and TB (case insensitive)Specify the function to run, "all" runs all available functions, "help" lists themSpecify the number of loops to run. (default: 1)Use a cycles event instead of gettimeofday() to measure performanceNon-expected futex return callRun summary [PID %d]: %d threads, each operating on %d [%s] futexes for %d secs.

[thread %2d] futex: %p [ %ld ops/sec ]
[thread %2d] futexes: %p ... %p [ %ld ops/sec ]
%sAveraged %ld operations/sec (+- %.2f%%), total secs = %d
perf bench futex hash <options>Specify amount of futexes per threadsSilent mode: do not display data/detailsUse shared futexes instead of private onesLock all current and future memoryRun summary [PID %d]: blocking on %d threads (at [%s] futex %p), waking up %d at a time.

Wokeup %d of %d threads in %.4f ms (+-%.2f%%)
[Run %d]: Wokeup %d of %d threads in %.4f ms
perf bench futex wake <options>Specify amount of threads to wake at oncecouldn't wakeup all tasks (%d/%d)Run summary [PID %d]: blocking on %d threads (at [%s] futex %p), %d threads waking up %d at a time.

Avg per-thread latency (waking %d/%d threads) in %.4f ms (+-%.2f%%)
[Run %d]: Avg per-thread latency (waking %d/%d threads) in %.4f ms (+-%.2f%%)
perf bench futex wake-parallel <options>Specify amount of waking threadsRun summary [PID %d]: Requeuing %d threads (from [%s] %p to %s%p), %d at a time.

Requeued %d of %d threads in %.4f ms (+-%.2f%%)
couldn't requeue from %p to %p[Run %d]: Requeued %d of %d threads in %.4f ms
[Run %d]: Awoke and Requeued (%d+%d) of %d threads in %.4f ms
perf bench futex requeue <options>Specify amount of threads to requeue at onceUse PI-aware variants of FUTEX_CMP_REQUEUEthread %d: Could not lock pi-lock for %p (%d)thread %d: Could not unlock pi-lock for %p (%d)Run summary [PID %d]: %d threads doing pi lock/unlock pairing for %d secs.

[thread %3d] futex: %p [ %ld ops/sec ]
perf bench futex lock-pi <options>starting writer-thread: doing %s writes ...
exiting writer-thread (total full-loops: %zd)
Setting RLIMIT_NOFILE rlimit from %lu to: %lu
Run summary [PID %d]: %d threads monitoring%s on %d file-descriptors for %d secs.

starting worker/consumer %sthreads%s
[thread %2d] fdmap: %p [ %04ld ops/sec ]
[thread %2d] fdmap: %p ... %p [ %04ld ops/sec ]

Averaged %ld operations/sec (+- %.2f%%), total secs = %d
perf bench epoll wait <options>Specify amount of file descriptors to monitor for each threadEnable random write behaviour (default is lineal)Use multiple epoll instances (one per thread)Nonblocking epoll_wait(2) behaviourNesting level epoll hierarchy (default is 0, no nesting)Use Edge-triggered interface (default is LT)Run summary [PID %d]: %d threads doing epoll_ctl ops %d file-descriptors for %d secs.

[thread %2d] fdmap: %p [ add: %04ld; mod: %04ld; del: %04lds ops ]
[thread %2d] fdmap: %p ... %p [ add: %04ld ops; mod: %04ld ops; del: %04ld ops ]

Averaged %ld ADD operations (+- %.2f%%)
Averaged %ld MOD operations (+- %.2f%%)
Averaged %ld DEL operations (+- %.2f%%)
perf bench epoll ctl <options>Perform random operations on random fds  Average %ssynthesis took: %.3f usec (+- %.3f usec)
  Average num. events: %.3f (+- %.3f)
  Average time per event %.3f usec
Computing performance of single threaded perf event synthesis by
synthesizing events on the perf process itself:Computing performance of multi threaded perf event synthesis by
synthesizing events on CPU 0:  Number of synthesis threads: %u
    Average synthesis took: %.3f usec (+- %.3f usec)
    Average num. events: %.3f (+- %.3f)
    Average time per event %.3f usec
perf bench internals synthesize <options>Minimum number of threads in multithreaded benchMaximum number of threads in multithreaded benchNumber of iterations used to compute single-threaded averageNumber of iterations used to compute multi-threaded average  Average kallsyms__parse took: %.3f ms (+- %.3f ms)
perf bench internals kallsyms-parse <options>Number of iterations used to compute average%d operations %d bits set of %d bits
  Average for_each_set_bit took: %.3f usec (+- %.3f usec)
  Average test_bit loop took:    %.3f usec (+- %.3f usec)
perf bench mem find_bit <options>Number of outer iterations usedNumber of inner iterations used  Build-id%s injection benchmark
  Build-id injection setup failed  Average build-id%s injection took: %.3f msec (+- %.3f msec)
  Average time per event: %.3f usec (+- %.3f usec)
  Average memory usage: %.0f KB (+- %.0f KB)
  Cannot collect DSOs for injectionperf bench internals inject-build-id <options>Number of iterations used to compute average (default: 100)Number of mmap events for each iteration (default: 100)Number of sample events per mmap event (default: 100)be more verbose (show iteration count, DSO name, etc)Not enough memory to create evlist
Run 'perf list' for a list of valid events
Not enough memory to create thread/cpu maps
  Number of events:	%d (%d fds)
  Average open-close took: %.3f usec (+- %.3f usec)
perf bench internals evlist-open-close <options>number of dummy events to create (default 1). If used with -e, it clones those events n times (1 = no change)Number of iterations used to compute average (default=100)list of cpus where to open eventsSkipping perf bench breakpoint thread: No hardware support# Created/joined %d threads with %d breakpoints and %d parallelism
Skipping perf bench breakpoint enable: No hardware support# Enabled/disabled breakpoint %d time with %d passive and %d active threads
perf bench breakpoint enable <options>Specify amount of passive threadsSpecify amount of active threadsperf bench breakpoint thread <options>Computing performance of sysfs PMU event scan for %u times
pmu[%d] name=%s, nr_caps=%d, nr_aliases=%d, nr_formats=%d
Failed to initialize PMU scan result
Unmatched number of event caps in %s: expect %d vs got %d
Unmatched number of event aliases in %s: expect %d vs got %d
Unmatched number of event formats in %s: expect %d vs got %d
  Average%s PMU scanning took: %.3f usec (+- %.3f usec)
perf bench internals pmu-scan <options>binding to node %d, mask: %016lx => %d
WARNING: Could not enable THP - do: 'echo madvise > /sys/kernel/mm/transparent_hugepage/enabled'WARNING: Could not disable THP: run a CONFIG_TRANSPARENT_HUGEPAGE kernel?#  thread %2d / %2d global mem: %p, process mem: %p, thread mem: %p
 (injecting perturbalance, moved to CPU#%d)
 #%2d / %2d: %14.2lf nsecs/op [val: %016lx]

Test not applicable, system has only %d CPUs.

Test not applicable, bind_cpu_0 or bind_cpu_1 is offline
# NOTE: ignoring bind CPUs starting at CPU#%d
 ## NOTE: %d tasks bound, %d tasks unbound

Test not applicable, system has only %d nodes.

# NOTE: ignoring bind NODEs starting at NODE#%d
# NOTE: %d tasks mem-bound, %d tasks unbound
 # %d %s will execute (on %d nodes, %d CPUs):
 #      %5dx %5ldMB global  shared mem operations
 #      %5dx %5ldMB process shared mem operations
 #      %5dx %5ldMB thread  local  mem operations
 # Startup synchronization: ... # process %2d global mem: %p, process mem: %p
 threads initialized in %.6f seconds.
secs slowest (max) thread-runtimesecs fastest (min) thread-runtime% difference between max/avg runtime
 # Running %s "perf bench numaecho ' #'; echo ' # Running test on: '$(uname -a); echo ' #'perf bench numa mem [<options>]process serialized/locked memory access (MBs), <= process_memorymax number of loops to run (default: unlimited)max number of seconds to run (default: 5 secs)usecs to sleep per loop iterationaccess the data via reads (can be mixed with -W)access the data via writes (can be mixed with -R)access the data backwards as wellaccess the data via glibc bzero onlyaccess the data with random (32bit LFSR) walkrandomize the contents of the initial allocationsdo the initial allocations on CPU#0perturb thread 0/0 every X secs, to test convergence stabilityMADV_NOHUGEPAGE < 0 < MADV_HUGEPAGEshow convergence details, convergence is reached when each process (all its threads) is running on a single NUMA node.quiet mode (do not show any warnings or messages)bind the first N tasks to these specific cpus (the rest is unbound)bind the first N tasks to these specific memory nodes (the rest is unbound)perf test [<options>] [{list <test-name-fragment>|[<test-name-fragments>|<test-numbers>]}]Out of memory while building test list
Out of memory while duplicating test script string
failed to parse event '%s', err %d, str '%s'
%s/bus/event_source/devices/%s/alias%s/bus/event_source/devices/%s/events/skipping PMU %s events tests: %s
pmu event name crossed PATH_MAX(%d) size
can't open pmu event file for '%s'
 pmu event: %s is a null event
skipping parameterized PMU event: %s which contains ?
Test PMU event failed for '%s'COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticksconfig=10,config1,config2=3,config3=4,umask=1,read,r0xeadfailed to parse terms '%s', err %d
Event test failure: test %d '%s'Parse event definition stringsParsing of all PMU events from sysfsParsing of given PMU events from sysfsParsing of aliased events from sysfsParsing of terms (event modifiers)cpu/config=10,config1=1,config2=3,period=1000/ucpu/config=1,name=krava/u,cpu/config=2/ucpu/config=1,call-graph=fp,time,period=100000/,cpu/config=2,call-graph=no,time=0,period=2000/cpu/name='COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticks',period=0x1,event=0x2/ukpcpu/L1-dcache-misses,name=cachepmu/cpu/cycles,period=100000,config2/{cpu/instructions/k,cpu/cycles/upp}{cpu/cycles/u,cpu/instructions/kp}:p{cpu/cycles/,cpu/cache-misses/G}:H{cpu/cycles/,cpu/cache-misses/H}:G{cpu/cycles/G,cpu/cache-misses/H}:u{cpu/cycles/G,cpu/cache-misses/H}:uG{cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:S{cpu/instructions/,cpu/branch-misses/}:Su{cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:D{cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:e{faults:k,cache-references}:u,cycles:k{cycles,instructions}:G,{cycles:G,instructions:G},cycles{cycles,cache-misses,branch-misses}:S{instructions,branch-misses}:Su{cycles,cache-misses,branch-misses}:DL1-dcache-misses/name=cachepmu/cycles/name='COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticks'/Duk{cycles,cache-misses,branch-misses}:emem:0/1/name=breakpoint1/,mem:0/4:rw/name=breakpoint2/test attr - failed to open event filetest attr - failed to write event file'/usr/bin/python3' %s/attr.py -d %s/attr/ -p %s %.*sWARN: Maps in vmlinux with a different name in kallsyms:
WARN: %lx-%lx %lx %s in kallsyms asmachine__create_kernel_maps failedCouldn't find a vmlinux that matches the kernel running on this machine, skipping test
WARN: %#lx: diff end addr for %s v: %#lx k: %#lx
WARN: %#lx: diff name v: %s k: %s
ERR : %#lx: %s not on kallsyms
vmlinux symtab matches kallsymssched__get_first_possible_cpu: %s
%s going backwards in time, prev=%lu, curr=%lu
%s with unexpected cpu, expected %d, got %d
%s with unexpected pid, expected %d, got %d
%s with unexpected tid, expected %d, got %d
Unexpected perf_event->header.type %d!
Excessive number of PERF_RECORD_COMM events!
Missing PERF_RECORD_COMM for %s!
PERF_RECORD_MMAP for %s missing!
PERF_RECORD_* events & perf_sample fieldsfailed to parse event '%s', err %d
Failure to parse cache event '%s' possibly as PMUs don't support itperf_evsel__roundtrip_name_test
fdarray__filter()=%d != %d shouldn't have filtered anything
fdarray__filter()=%d != %d, should have filtered all fds
filtering all but fda->entries[2]:
fdarray__filter()=%d != 1, should have left just one event
filtering all but (fda->entries[0], fda->entries[3]):
fdarray__filter()=%d != 2, should have left just two events
%d: fdarray__add(fda, %d, %d) failed!
%d: fdarray__add(fda, %d, %d)=%d != %d
%d: fda->entries[%d](%d) != %d!
%d: fda->entries[%d].revents(%d) != %d!Add fd to a fdarray, making it autogrowFilter fds with revents mask in a fdarrayconfig2:0-3,10-13,20-23,30-33,40-43,50-53,60-63
Expected broken metric %s skipping
testing event table: found %d, but expected %d
Missing test event in test architecturetesting core PMU %s aliases: failed
testing core PMU %s aliases: no events to match
testing core PMU %s aliases: pass
testing aliases uncore PMU %s: mismatch expected aliases (%d) vs found (%d)
testing aliases uncore PMU %s: mismatched matching_pmu, %s vs %s
testing aliases uncore PMU %s: could not match alias %s
testing aliases uncore PMU %s: mismatch found aliases (%d) vs matched (%d)
testing aliases PMU %s: mismatched name, %s vs %s
testing aliases PMU %s: mismatched desc, %s vs %s
testing aliases PMU %s: mismatched long_desc, %s vs %s
testing aliases PMU %s: mismatched topic, %s vs %s
testing aliases PMU %s: mismatched str, %s vs %s
testing aliases PMU %s: mismatched pmu_name, %s vs %s
testing aliases core PMU %s: matched event %s
testing event e1 %s: mismatched name string, %s vs %s
testing event e1 %s: mismatched compat string, %s vs %s
testing event e1 %s: mismatched event, %s vs %s
testing event e1 %s: mismatched desc, %s vs %s
testing event e1 %s: mismatched topic, %s vs %s
testing event e1 %s: mismatched long_desc, %s vs %s
testing event e1 %s: mismatched pmu string, %s vs %s
testing event e1 %s: mismatched unit, %s vs %s
testing event e1 %s: mismatched perpkg, %d vs %d
testing event e1 %s: mismatched deprecated, %d vs %d
testing sys event table %s: pass
testing sys event table: could not find event %s
testing event table: could not find event %s
Parsing of PMU event table metricsParsing of PMU event table metrics with fake PMUsParsing of metric thresholds with fake PMUs(unc_p_power_state_occupancy.cores_c0 / unc_p_clockticks) * 100.imx8_ddr0@read\-cycles@ * 4 * 4imx8_ddr0@axid\-read\,axi_mask\=0xffff\,axi_id\=0x0000@ * 4(cstate_pkg@c2\-residency@ / msr@tsc@) * 100(imx8_ddr0@read\-cycles@ + imx8_ddr0@write\-cycles@)Counts total cache misses in first lookup result (high priority)uncore_imc_free_running.cache_missunc_cbo_xsnp_response.miss_evictionA cross-core snoop resulted from L3 Eviction which misses in some processor coreAttributable Level 3 cache access, readevent=0x3a,period=200000,umask=0x0Number of Enhanced Intel SpeedStep(R) Technology (EIST) transitionsevent=0x3a,period=0x30d40,umask=0event=0x9,period=200000,umask=0x20Memory cluster signals to block micro-op dispatch for any reasonevent=0x9,period=0x30d40,umask=0x20event=0x6,period=200000,umask=0x80Number of segment register loadsevent=0x6,period=0x30d40,umask=0x80Not enough memory for machine setup
%2d: entry: %-8s [%-8s] %20s: period = %lu
%2d: entry: %8s:%5d [%-8s] %20s: period = %lu/%lu
Invalid count for matched entries: %zd of %zd
A entry from the other hists should have pair
Invalid count of dummy entries: %zd of %zd
Invalid count of total leader entries: %zd of %zd
Other hists should not have dummy entries: %zd
Not enough memory for adding a hist entry
Unmatched nr samples for thread filterUnmatched nr hist entries for thread filterUnmatched total period for thread filterUnmatched nr samples for dso filterUnmatched nr hist entries for dso filterUnmatched total period for dso filterUnmatched nr samples for symbol filterUnmatched nr hist entries for symbol filterUnmatched total period for symbol filterUnmatched nr samples for socket filterUnmatched nr hist entries for socket filterUnmatched total period for socket filterUnmatched nr samples for all filterUnmatched nr hist entries for all filterUnmatched total period for all filteruse callchain: %d, cumulate callchain: %d
Incorrect number of hist entryInvalid callchain entry #%zd/%zdIncorrect number of callchain entryecho "import sys ; sys.path.insert(0, '%s'); import perf" | %s %sfailed setting up signal handler
failed setting up signal handler 2
count1 %lld, count2 %lld, count3 %lld, overflow %d, overflows_2 %d
failed: RF EFLAG recursion issue detected
failed: wrong count for bp1: %lld, expected 1
failed: wrong overflow (%d) hit, expected 3
failed: wrong overflow_2 (%d) hit, expected 3
failed: wrong count for bp2 (%lld), expected 3
failed: wrong count for bp3 (%lld), expected 2
Breakpoint overflow signal handler	Wrong number of executions %lld != %d
	Wrong number of overflows %d != %d
way too many debug registers, fix the test
watchpoints count %d, breakpoints count %d, has_ioctl %d, share %d
ioctl(PERF_EVENT_IOC_MODIFY_ATTRIBUTES) failed
failed to mmap events: %d (%s)
Failed after retrying 1000 times
Number of exit events of a simple workload/proc/sys/kernel/perf_event_max_sample_rateCouldn't open evlist: %s
Hint: check %s, using %lu in this test.
failed to mmap event: %d (%s)
All (%d) samples have period value of 1!
Software clock events period valuesfailed with sythesizing processparse_event(evlist, "dummy:u") failed!
parse_event(evlist, "cycles:u") failed!
Unable to open dummy and cycles event
evlist__mmap(evlist, UINT_MAX) failed!
prctl(PR_SET_NAME, (unsigned long)comm, 0, 0, 0) failed!
First time, failed to find tracking event.
evsel__disable(evsel) failed!
Second time, failed to find tracking event.
Use a dummy software event to keep trackingmachine__create_kernel_maps failed
thread_map__new_by_tid failed
perf_event__synthesize_thread_map failed
machine__findnew_thread failed
perf_evlist__open() failed!
%s
temp-perf-code-reading-test-file--Reading object code for memory address: %#lx
Hypervisor address can not be resolved - skipping
Unexpected kernel address - skipping
skipping the module address %#lx after text end
Too many kcore maps - skipping
%s -z -d --start-address=0x%lx --stop-address=0x%lx %saddr going backwards, read beyond section?
objdump read too few bytes: %zd
Bytes read differ from those read by objdump
Bytes read match those read by objdump
machine__process_event failed, event type %u
Samples differ at 'stream_id'
Samples differ at 'read.group.nr'
Samples differ at 'read.one.value'
Samples differ at 'read.time_enabled'
Samples differ at 'read.time_running'
Samples differ at 'read.group.values[i]'
Samples differ at 'read.one.id'
Samples differ at 'read.one.lost'
Samples differ at 'callchain->nr'
Samples differ at 'callchain->ips[i]'
Samples differ at 'branch_stack->nr'
Samples differ at 'branch_stack->hw_idx'
Samples differ at 'branch_stack->entries[i]'
Samples differ at 'user_regs.mask'
Samples differ at 'user_regs.abi'
Samples differ at 'user_regs'
Samples differ at 'user_stack.size'
Samples differ at 'user_stack'
Samples differ at 'transaction'
Samples differ at 'intr_regs.mask'
Samples differ at 'intr_regs.abi'
Samples differ at 'intr_regs'
Samples differ at 'phys_addr'
Samples differ at 'data_page_size'
Samples differ at 'code_page_size'
Samples differ at 'aux_sample.size'
Samples differ at 'aux_sample'
%s failed for sample_type %#lx, error %d
Event size mismatch: actual %zu vs expected %zu
parsing failed for sample_type %#lx
perf_event__process_attr failed
Parse with no sample_id_all bit set%s - alloc name %d, kmod %d, comp %d, name '%s'
%s (cpumode: %d) - is_kernel_module: %s
Session header CPU map not setCpu map - CPU ID doesn't matchCpu map - Core ID doesn't matchCpu map - Socket ID doesn't matchCpu map - Die ID doesn't matchCore map - Core ID doesn't matchCore map - Socket ID doesn't matchCore map - Die ID doesn't matchDie map - Socket ID doesn't matchDie map - Die ID doesn't matchSocket map - Socket ID doesn't matchSocket map - Thread IDX is setNode map - Node ID doesn't matchfailed to intersect map: bad nrfailed to intersect map: bad resultfailed to merge map: bad result1,3,5,7,9,11,13,15,17,19,21-40failed to synthesize stat_configfailed to synthesize attr update unitfailed to synthesize attr update scalefailed to synthesize attr update namefailed to synthesize attr update cpusfailed to parse event cpu-clock:u
attaching to spawned child, enable on exec
attaching to current thread as enabled
failed to call thread_map__new
attaching to current thread as disabled
Failed to open event cpu-clock:u
attaching to CPU 0 as enabled
failed to call perf_cpu_map__new
100 if 1 else 200 if 1 else 300100 if 0 else 200 if 1 else 300100 if 1 else 200 if 0 else 300100 if 0 else 200 if 0 else 300EVENT1\,param\=?@ + EVENT2\,param\=?@EVENT1 if #core_wide else EVENT21.0 if EVENT1 > 100.0 else 1.0syscalls:sys_enter_prctl/overwrite/Failed to parse tracepoint event, try use root
Unexpected counter: sample_count=%d, comm_count=%d
Skip SDT event test because SDT support is not compiled
SIGSEGV is observed as expected, try to recover.
	start: %lu end: %lu name: '%s' refcnt: %d
	start: %lu end: %lu name: '%s' refcnt: 1
Failed. ptime %lu expected %lu

perf_time__parse_for_ranges("%s")
first_sample_time %lu last_sample_time %lu
bad size: range_size %d range_num %d expected num %d
bad range %d expected %lu to %lu
1234567.123456789,1234567.1234567891234567.123456789,1234567.1234567901234567.123456789,1234567.123456790 7654321.987654321,7654321.987654444 8000000,8000000.00000000510000000000000000000000000000abcdefgh99i10000000000000000000000000000000000000000000000000000000000123456789ab99cLjava/lang/StringLatin1;equals([B[B)Zboolean java.lang.StringLatin1.equals(byte[], byte[])Ljava/util/zip/ZipUtils;CENSIZ([BI)Jlong java.util.zip.ZipUtils.CENSIZ(byte[], int)Ljava/util/regex/Pattern$BmpCharProperty;match(Ljava/util/regex/Matcher;ILjava/lang/CharSequence;)Zboolean java.util.regex.Pattern$BmpCharProperty.match(java.util.regex.Matcher, int, java.lang.CharSequence)Ljava/lang/AbstractStringBuilder;appendChars(Ljava/lang/String;II)Vvoid java.lang.AbstractStringBuilder.appendChars(java.lang.String, int, int)camlStdlib__anon_fn$5bstdlib$2eml$3a334$2c0$2d$2d54$5d_1453Stdlib.anon_fn[stdlib.ml:334,0--54]_1453camlStdlib__bytes__$2b$2b_2205test of individual --pfm-eventscpu_clk_unhalted.one_thread_activeFrontend_Bound_SMT failed, wrong ratioDCache_L2_Hits failed, wrong ratioDCache_L2_Misses failed, wrong ratioL1D_Cache_Fill_BW, wrong ratiocache_miss_cycles failed, wrong ratiogroup cache_miss_cycles failed, wrong ratiofailed to expand events for cgroups
  evsel[%d]: %s
  expected: %s
event group doesn't match: got %s, expect %s
event group member doesn't match: %d vs %d
failed to expand default eventsfailed to expand metric eventsperf_read_tsc_conversion is not supported in current kernel
prctl(PR_SET_NAME, (unsigned long)comm1, 0, 0, 0) failed!
prctl(PR_SET_NAME, (unsigned long)comm2, 0, 0, 0) failed!
evsel = evlist__event2evsel(evlist, event) failed!
evsel__parse_sample(evsel, event, &sample) failed!
1st event perf time %lu tsc %lu
rdtsc          time %lu tsc %lu
2nd event perf time %lu tsc %lu
This architecture does not supportperf_read_tsc_conversion is not supported
-- Testing version %d API --
/tmp/dlfilter-test-%u-perf-dataFilter used by the 'dlfilter C API' perf testFailed to get expected filter descriptionint bar(){};int foo(){bar();};int main(){foo();return 0;}Creating new host machine structure
Failed to find program symbolsFailed to create test perf.data fileperf_header__write_pipe() failedperf_event__synthesize_attr() failedperf_event__synthesize_sample() failed%s script -i %s --dlfilter %s/%s --dlarg first --dlarg %d --dlarg %lu --dlarg %lu --dlarg %d --dlarg lastperf_event_attr doesn't have sigtrap
FAILED sys_perf_event_open(): %s
missing signals or incorrectly deliveredUsing %s for uncore pmu event
0x%x 0x%lx, 0x%x 0x%lx, 0x%x 0x%lx: %s
machine__findnew_thread() failed!
failed: crossed the max stack value %d
failed: got unresolved address 0x%lx
got wrong number of stack entries %lu != %d
write failure on standard output: %sunknown write failure on standard outputclose failed on standard output: %strace command not available: missing libtraceevent devel package at build time.
No directory given for --debugfs-dir.
No directory given for --buildid-dir.
No variable specified for --debug.
No path given for --debug-file.
Open debug file '%s' failed: %s
Failed to run command '%s': %s
%s: failed to initialize %s arch priv area
^[ct]?br?\.?(cc|cs|eq|ge|gt|hi|hs|le|lo|ls|lt|mi|ne|pl|vc|vs)?n?z?$^blx?(cc|cs|eq|ge|gt|hi|le|ls|lt|mi|ne|pl|vc|vs)?$^bx?(cc|cs|eq|ge|gt|hi|le|ls|lt|mi|ne|pl|vc|vs)?$----------------------------------------------
%*[^,],%u,%[^,],%[^,],%[^,],%s%s(%d): ERANGE! sym->name=%s, start=%#lx, addr=%#lx, end=%#lx
%s(%d): ENOMEM! sym->name=%s, start=%#lx, addr=%#lx, end=%#lx, func: %d
%#lx %s: period++ [addr: %#lx, %#lx, evidx=%d] => nr_samples: %lu, period: %lu
Not enough memory for annotate.disassembler_style
Not enough memory for annotate.objdump
Not enough memory for annotate.addr2line
(Average IPC: %.2f, IPC Coverage: %.1f%%)%s: filename=%s, sym=%s, start=%#lx, end=%#lx
annotating [%p] %30s : [%p] %30s
%s %s%s --start-address=0x%016lx --stop-address=0x%016lx %s -d %s %s %s %c%s%c %s%s -C "$1"Failure allocating memory for the command to run
Failure creating FILE stream for %s
Failure allocating memory for tab expansion
BB with bad start: addr %lx start %lx sym %lx saddr %lx
No vmlinux file%s
was found in the path.

Note that annotation using /proc/kcore requires CAP_SYS_RAWIO capability.

Please use:

  perf buildid-cache -vu vmlinux

or:

  --vmlinux vmlinux
Please link with binutils's libopcode to enable BPF annotationProblems with arch specific instruction name regular expressions.Problems while parsing the CPUID in the arch specific initialization.The %s BPF file has no BTF section, compile with -g or use pahole -J.Internal error: Invalid %d error code
 %-*.*s|	Source code & Disassembly of %s for %s (%lu samples, percent: %s)
--prefix-strip requires --prefix
build <%s> already linked to %s
Failed to update/scan SDT cache for %s
bad config value for '%s' in %s, ignoring...
bad config value for '%s', ignoring...
Not enough memory to process %s/.perfconfig, ignoring it.
File %s not owned by current user or root, ignoring it.
bad config file line %d in %s
Error in the given config file: wrong config key-value pair %s=%s
!(HAVE_SYSCALL_TABLE_SUPPORT && HAVE_LIBTRACEEVENT)unknown stat config term %llu
 %d/%d - nr_namespaces: %u
		[ %d/%d: [%#llx(%#llx) @ %#llx]: %c %s
 %d/%d: [%#llx(%#llx) @ %#llx <%s>]: %c%c%c%c %s
 %d/%d: [%#llx(%#llx) @ %#llx %02x:%02x %llu %llu]: %c%c%c%c %s
failed to get threads from event
failed to get cpumap from event
 offset: %#llx size: %#llx flags: %#llx [%s%s%s]
 addr %llx len %u type %u flags 0x%x name %s
rounding mmap pages size to %s (%lu pages)
Invalid argument for --mmap_pages/-m
Read format differs %#lx vs %#lx
FATAL: evlist->threads need to be set at this point (%s:%d).
Error:	%s.
Hint:	Check /proc/sys/kernel/perf_event_paranoid setting.For your workloads it needs to be <= 1
Hint:	For system wide tracing it needs to be set to -1.
Hint:	Try: 'sudo sh -c "echo -1 > /proc/sys/kernel/perf_event_paranoid"'
Hint:	The current value is %d.kernel/perf_event_max_sample_rateError:	%s.
Hint:	Check /proc/sys/kernel/perf_event_max_sample_rate.
Hint:	The current value is %d and %lu is being requested.Error:	%s.
Hint:	Check /proc/sys/kernel/perf_event_mlock_kb (%d kB) setting.
Hint:	Tried using %zd kB.
Hint:	Try 'sudo sh -c "echo %d > /proc/sys/kernel/perf_event_mlock_kb"', or
Hint:	Try using a smaller -m/--mmap-pages value.Control descriptor is not initialized
Failed to add ctl fd entry: %m
failed to write to ctl_ack_fd %d: %m
Failed to read from ctlfd %d: %m
failed: can't find '%s' event
WARNING: A requested CPU in '%s' is not supported by PMU '%s' (CPUs %s) for event '%s'
cannot locate proper evsel for the side band event
enabling sample_id_all for all side band events
LBR callstack option is only available to get user callchain information. Falling back to framepointers.
Cannot use LBR callstack with branch stack. Falling back to framepointers.
WARNING: The use of --call-graph=dwarf may require all the user registers, specifying a subset with --user-regs may render DWARF unwinding unreliable, so the minimal registers set (IP, SP) is explicitly forced.
Cannot use DWARF unwind for function trace event, falling back to framepointers.
Disabling user space callchains for function trace event.
unknown-ext-hardware-cache-typeunknown-ext-hardware-cache-resultper-event callgraph setting for %s failed. Apply callgraph global setting for it
decreasing precise_ip by one (%d)
switching off branch counters support
switching off PERF_FORMAT_LOST support
switching off weight struct support
Kernel has no PERF_SAMPLE_CODE_PAGE_SIZE support, bailing out
Kernel has no PERF_SAMPLE_DATA_PAGE_SIZE support, bailing out
Kernel has no cgroup sampling support, bailing out
switching off branch HW index support
Kernel has no attr.aux_output support, bailing out
PMU has no exclude_host/guest support, bailing out
switching off exclude_guest, exclude_host
switching off branch sample type no (cycles/flags)
sys_perf_event_open: pid %d  cpu %d  group_fd %d  flags %#lx
sys_perf_event_open failed, error %d
failed to attach bpf fd %d: %s
WARNING: Ignored open failure for pid %d
The cycles event is not supported, trying to fall back to %skernel.perf_event_paranoid=%d, trying to fall back to excluding kernel and hypervisor  samplesAccess to performance monitoring and observability operations is limited.
Enforced MAC policy settings (SELinux) can limit access to performance
monitoring and observability operations. Inspect system audit records for
more perf_event access control information and adjusting the policy.
No permission to enable %s event.

Consider adjusting /proc/sys/kernel/perf_event_paranoid setting to open
access to performance monitoring and observability operations for processes
without CAP_PERFMON, CAP_SYS_PTRACE or CAP_SYS_ADMIN Linux capability.
More information can be found at 'Perf events and tool security' document:
https://www.kernel.org/doc/html/latest/admin-guide/perf-security.html
perf_event_paranoid setting is %d:
  -1: Allow use of (almost) all events by all users
      Ignore mlock limit after perf_event_mlock_kb without CAP_IPC_LOCK
>= 0: Disallow raw and ftrace function tracepoint access
>= 1: Disallow CPU event access
>= 2: Disallow kernel profiling
To make the adjusted perf_event_paranoid setting permanent preserve it
in /etc/sysctl.conf (e.g. kernel.perf_event_paranoid = <setting>)The %s event is not supported.Too many events are opened.
Probably the maximum number of open file descriptors has been reached.
Hint: Try again after reducing the number of events.
Hint: Try increasing the limit with 'ulimit -n <limit>'/proc/sys/kernel/perf_event_max_stackNot enough memory to setup event with callchain.
Hint: Try tweaking /proc/sys/kernel/perf_event_max_stack
Hint: Current value: %dNo such device - did you specify an out-of-range profile CPU?%s: PMU Hardware or event type doesn't support branch stack sampling.%s: PMU Hardware doesn't support 'aux_output' feature%s: PMU Hardware doesn't support sampling/overflow-interrupts. Try 'perf stat''precise' request may not be supported. Try removing 'p' modifier.No hardware sampling interrupt available.
The PMU counters are busy/taken by another profiler.
We found oprofile daemon running, please stop it and try again.Asking for the code page size isn't supported by this kernel.Asking for the data page size isn't supported by this kernel.Reading from overwrite event is not supported by this kernel.clockid feature not supported.The 'aux_output' feature is not supported, update the kernel.Invalid event (%s) in per-thread mode, enable system wide with '-a'.Cannot collect data source with the load latency event alone. Please add an auxiliary event in front of the load latency event.The sys_perf_event_open() syscall returned with %d (%s) for event (%s).
/bin/dmesg | grep -i perf may provide additional information.
<not enough memory for the callchain cursor>%sPERF_COUNT_HW_STALLED_CYCLES_BACKENDPERF_COUNT_HW_STALLED_CYCLES_FRONTENDPERF_COUNT_HW_BRANCH_INSTRUCTIONSPERF_COUNT_HW_CACHE_REFERENCESPERF_COUNT_SW_EMULATION_FAULTSPERF_COUNT_SW_ALIGNMENT_FAULTSPERF_COUNT_SW_CONTEXT_SWITCHESPERF_COUNT_HW_CACHE_OP_PREFETCHPERF_COUNT_HW_CACHE_RESULT_ACCESSPERF_COUNT_HW_CACHE_RESULT_MISS{ sample_period, sample_freq }{ wakeup_events, wakeup_watermark }ERROR: switch-%s event not found (%s)
HINT:  use 'perf evlist' to see the available event names
failed to mmap perf event ring buffer, error %d
failed to alloc mmap affinity mask, error %d
failed to init mmap compressor, error %d
failed to mmap data buffer, error %d
failed to allocate aiocb for data buffer, error %m
failed to allocate cblocks for data buffer, error %m
failed to allocate data buffer, error %m
failed to allocate data buffer area, error %mFailed to allocate node mask for mbind: error %m
Failed to bind [%p-%p] AIO buffer to node %lu: error %m
invalid or unsupported event: WARNING: failed to provide error string or struct
Multiple errors dropping message: %s (%s)
libtraceevent is necessary for tracepoint supportWARNING: failed to set leader: empty listWARNING: event parser found nothing
WARNING: events were regrouped to match PMUs
--filter option should follow a -e tracepoint or HW tracer option
not enough memory to hold filter string
--exclude-perf option should follow a -e tracepoint option
'%s' is not usable in 'perf stat'Failed to find PMU for type %dCannot find PMU `%s'. Missing kernel support?..after resolving event: %s/%s/
Error: failed to open tracing events directory
Failed to allocate new strlist for SDT
Failed to allocate new strlist for symbol events
%s/t1=v1[,t2=v2,t3 ...]/modifier(see 'man perf-list' on how to encode it)Fail to find IP register for arch %s, returns 0
Fail to find SP register for arch %s, returns 0
Couldn't bump rlimit(MEMLOCK), failures may take place when creating BPF maps, etc
this should not happen, your vsnprintf is broken...............................................................................................................................................................................................................---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------   PerfTop:%8.0f irqs/sec  kernel:%4.1f%%  exact: %4.1f%% lost: %lu/%lu drop: %lu/%lu [   PerfTop:%8.0f irqs/sec  kernel:%4.1f%% us:%4.1f%% guest kernel:%4.1f%% guest us:%4.1f%% exact: %4.1f%% [DSO data fd counter out of bounds.Internal error: passing unmasked cpumode (%x) to is_kernel_moduleFailed to check whether %s is a kernel module or not. Assume it is.DSO %s is still in rbtree when being deleted!
%s/sys/module/%.*s/notes/.note.gnu.build-idInternal tools/perf/ library erroracpi_processor_ffh_cstate_entermwait_idle_with_hints.constprop.0%s/proc/{kallsyms,modules} inconsistency while looking for "%s" module!
Failed to open %s. Note /proc/kcore requires CAP_SYS_RAWIO capability to access.
Using %s for kernel object code
Looking at the vmlinux_path (%d entries long)
No kallsyms or vmlinux with build-id %s was found
Annotation needs to be init before symbol__init()
'.' is the only non valid --field-separator argument
/proc/sys/kernel/kptr_restrict/usr/lib/debug/boot/vmlinux-%s/usr/lib/debug/lib/modules/%s/vmlinux/usr/lib/debug/boot/vmlinux-%s.debugBad metric-id encoding in: '%s'Cannot find metric or group `%s'
Try disabling the NMI watchdog to comply NO_NMI_WATCHDOG metric constraint:
    echo 0 > /proc/sys/kernel/nmi_watchdog
    perf stat ...
    echo 1 > /proc/sys/kernel/nmi_watchdog
Events in '%s' fully contained within '%s'
Cannot resolve IDs for %s: %s
failed: recursion detected for %s
Not grouping metric %s's events.
copying metric event for cgroup '%s': %s (idx=%d)
devices/system/cpu/cpu%d/cache/index%d/# directory data version : %lu
# contains samples with branch stack
# contains AUX area data (e.g. instruction trace)
# compressed : %s, level = %d, ratio = %d
# CPU %d: Core ID %d, Die ID %d, Socket ID %d
# Core ID, Die ID and Socket ID information is not available
# CPU %d: Core ID %d, Socket ID %d
# Core ID and Socket ID information is not available
# memory nodes (nr %d, block size 0x%llx):
# sample duration : %10.3f ms
# pmu mappings: not available
# pmu mappings: unable to read
# node%u meminfo  : total = %lu kB, free = %lu kB
Error: calling %s in pipe-mode.
failed to write buildid table
# %s pmu capabilities: not available
# reference time: %s = %ld.%06d (TOD) = %ld.%09ld (%s)
Failed to process auxtrace index
Failed to write auxtrace index
Pipe ABI%d perf.data file detected
ABI%d perf.data file detected, need_swap=%d
build id event received for %s: %s [%zu]
Failed to read buildids, continuing...
%s: couldn't read %s, does this arch have topology information?
Failed to write MEM_TOPOLOGY, size %zd nodes
%s/devices/system/node/node%lufailed: can't open memory sysfs data
# AMD systems uses ibs_op// PMU for some precise events, e.g.: cycles:p, see the 'perf list' man page for further details.
devices/system/memory/block_size_bytescpu pmu capabilities not available
pmu capabilities not available
%s pmu capabilities not available
interpreting btf from systems with endianness is not yet supported
interpreting bpf_prog_info from systems with endianness is not yet supported
detected invalid bpf_prog_info
Reserved bits are set unexpectedly. Please update perf tool.
Unknown sample type (0x%llx) is detected. Please update perf tool.
Unknown read format (0x%llx) is detected. Please update perf tool.
Unknown branch sample type (0x%llx) is detected. Please update perf tool.
# event desc: not available or unable to read
socket_id number is too big.You may need to upgrade the perf tool.
failed to write perf header attribute
failed to write feature section
Invalid regular expression %s
/sys/devices/system/cpu/cpu%d/onlinedevices/system/cpu/cpu%d/onlineFailed to lseek to %lu offset for feature %d, continuing...
# %s info available, use -I to display
failed to write perf pipe header
In-place update not supported when byte-swapping is required
WARNING: The %s file's data size field is 0 which is unexpected.
Was the 'perf record' command properly terminated?
ERROR: The %s file's attr size field is 0 which is unexpected.
Was the 'perf record' command properly terminated?
cannot read %d bytes of header attr
file uses a more recent and unsupported ABI (%zu bytes extra)
invalid record type %d in pipe-mode
failed to get event_update cpus
not enough memory to create child for code path treeWarning: empty node in callchain tree
not enough memory for the code path treenot enough memory for the code path branch statisticscallchain cursor creation failedcallchain: Incorrect stack dump size (max %ld): %s
callchain: No more arguments needed for --call-graph lbr
callchain: Unknown --call-graph option value: %s
Can't register callchain params
Invalid callchain sort key: %s
Invalid callchain threshold: %s
Invalid callchain print limit: %s
failed to allocate read_values threads arraysfailed to allocate read_values counters arraysfailed to enlarge read_values threads arraysfailed to allocate read_values counters arrayfailed to enlarge read_values rawid arrayfailed to enlarge read_values ->values arrayINTERNAL ERROR: Failed to allocate counterwidth array

. ... raw event: size %d bytes
invalid callchain context: %ld
Discarding thread maps for %d:%d
Failed to join map groups for %d:%d
Problems setting modules path maps, continuing anyway...
Failed to allocate space for stitched LBRs. Disable LBR stitch
corrupted branch chain. skipping...
problem inserting idle task for machine pid %d
problem processing PERF_RECORD_COMM, skipping event.

WARNING: kernel seems to support more namespaces than perf tool.
Try updating the perf tool..


WARNING: perf tool seems to support more namespaces than the kernel.
Try updating the kernel..

problem processing PERF_RECORD_NAMESPACES, skipping event.
%s: unsupported cpumode - ignoring
Failed to write kernel text poke at %#llx
Failed to find kernel text poke address map for %#llx
Added extra kernel map %s %lx-%lx
Problems creating module maps, continuing anyway...
Problems creating module maps for guest %d, continuing anyway...
Problems creating extra kernel maps, continuing anyway...
invalid directory (%s). Skipping.
problem processing PERF_RECORD_MMAP2, skipping event.
problem processing PERF_RECORD_MMAP, skipping event.
removing erroneous parent thread %d/%d
problem processing PERF_RECORD_FORK, skipping event.
%.*s/platforms/%.*s/arch-%s/usr/lib/%sInternal error: map__kmaps with a non-kernel map
%.*s was updated (is prelink enabled?). Restart the long running apps that use it!
no symbols found in %s, maybe install a debug package?
Internal error: map__kmap with a non-kernel map
Internal error: kernel dso with non kernel map
overlapping maps in %s (disable tui for more info)
Couldn't allocate memory for decompression

Reloading kvm_intel module with vmm_exclusive=0
will reduce the gaps to only guest's timeslices.Processed %d events and lost %d chunks!

Check IO/CPU overload!

Processed %lu samples and lost %3.2f%%!

AUX data lost %lu times out of %u!

module/kvm_intel/parameters/vmm_exclusiveAUX data had gaps in it %lu times out of %u!

Are you running a KVM guest in the background?%s

AUX data detected collision  %lu times out of %u!

Found %u unknown events!

Is this an older tool processing a perf.data file generated by a more recent tool?

If that is not the case, consider reporting to linux-kernel@vger.kernel.org.

%u samples with id not present in the header
Found invalid callchains!

%u out of %u events were discarded for this reason.

Consider reporting to linux-kernel@vger.kernel.org.

%u unprocessable samples recorded.
Do you have a KVM guest running and not using 'perf kvm'?
%u out of order events recorded.
%d map information files for pre-existing threads were
not processed, if there are samples for addresses they
will not be resolved, you may find out which are these
threads by running with -v and redirecting the output
to a file.
The time limit to process proc map is too short?
Increase it by --proc-map-timeout
cpu_map swap: unsupported long size
... %s regs: mask 0x%lx ABI %s
(IP, 0x%x): %d/%d: %#lx period: %lu addr: %#lx
..... %2lu: %016lx
..... %2lu: %016lx
..... %2lu: %016lx -> %016lx %hu cycles %s%s%s%s %x %s %s
... branch stack counters: nr:%lu (counter width: %u max counter nr:%u)
... ustack: size %lu, offset 0x%x
%s: head=%#lx event->header.size=%#x, mmap_size=%#zx: fuzzed or compressed perf.data?
%#lx [%#x]: failed to process type: %d
%#lx [%#x]: failed to process type: %d [%s]
incompatible file format (rerun with -v to learn more)
failed to allocate memory to read event
unexpected end of event stream
No trace sample to read. Did you call 'perf %s'?
 (excludes AUX area (e.g. instruction trace) decoded / synthesized events)File does not contain CPU events. Remove -C option to proceed.
Requested CPU %d too large. Consider raising MAX_NR_CPUS
Invalid counter set entry at %zd
Invalid counter set data encountered
    [%#08zx] Trailer:%c%c%c%c%c Cfvn:%d Csvn:%d Speed:%d TOD:%#llx
		1:%lx 2:%lx 3:%lx TOD-Base:%#llx Type:%x

    [%#08zx] Counterset:%d Counters:%d
	Counter:%03d %s Value:%#018lx
Invalid %s raw data encountered
Invalid raw IBS Fetch MSR data encountered
 L3MissOnly %d FetchOcMiss %d FetchL3Miss %dibs_fetch_ctl:	%016llx MaxCnt %7d Cnt %7d Lat %5d En %d Val %d Comp %d%s PhyAddrValid %d%s L1TlbMiss %d L2TlbMiss %d RandEn %d%s%s
ic_ibs_ext_ctl:	%016llx IbsItlbRefillLat %3d
ibs_op_ctl:	%016llx MaxCnt %9d%s En %d Val %d CntCtl %d=%s CurCnt %9d
ibs_op_data:	%016llx CompToRetCtr %5d TagToRetCtr %5d%s%s%s BrnRet %d  RipInvalid %d BrnFuse %d Microcode %d
ibs_op_data2:	%016llx %sRmtNode %d%s
ibs_op_data3:	%016llx LdOp %d StOp %d DcL1TlbMiss %d DcL2TlbMiss %d DcL1TlbHit2M %d DcL1TlbHit1G %d DcL2TlbHit2M %d DcMiss %d DcMisAcc %d DcWcMemAcc %d DcUcMemAcc %d DcLockedOp %d DcMissNoMabAlloc %d DcLinAddrValid %d DcPhyAddrValid %d DcL2TlbHit1G %d%s SwPf %d%s%s DcMissLat %5d TlbRefillLat %5d
Invalid raw IBS Op MSR data encountered
 DataSrc 1=Local L3 or other L1/L2 in CCX DataSrc 2=Another CCX cache in the same NUMA node DataSrc 5=Another CCX cache in a different NUMA node DataSrc 7=MMIO/Config/PCI/APIC DataSrc 12=Coherent Memory of a different processor typenext_flush - ordered_events__flush PRE  %s, nr_events %u
Processing time ordered events...next_flush - ordered_events__flush POST %s, nr_events %u
last flush, last_flush_type %d
alloc size %luB (+%zu), max %luB
allocation limit reached %luB
broken map groups on thread %d/%d parent %d/%d
Couldn't resolve comm name for pid %d
out of dynamic memory in yyensure_buffer_stack()out of dynamic memory in yy_create_buffer()out of dynamic memory in yylex()flex scanner push-back overflowfatal flex scanner internal error--end of buffer missedinput buffer overflow, can't enlarge buffer because scanner uses REJECTout of dynamic memory in yy_get_next_buffer()fatal flex scanner internal error--no action foundout of dynamic memory in yy_scan_buffer()out of dynamic memory in yy_scan_bytes()yyset_lineno called with no bufferyyset_column called with no bufferUnable to find PMU or event on a PMU of '%s'Unable to find event on a PMU of '%s'alias %s differs in field '%s' ('%s' != '%s')
unknown term '%s' for pmu '%s'Required parameter '%s' not specified
value too big for format, maximum is %lluWARNING: '%s' format '%s' requires 'perf_event_attr::config%d'which is not supported by this version of perf!
Attempt to set event's unit twiceAttempt to set event's scale twiceAttempt to set event snapshot twiceWARNING: event '%s' not valid (bits %s of %s '%llx' not supported by kernel)!
Failure to set up any core PMUs
FATAL: not enough memory to print PMU events
fatal error - scanner input buffer overflow<?xml version="1.0" standalone="no"?> 
<!DOCTYPE svg SYSTEM "http://www.w3.org/Graphics/SVG/1.1/DTD/svg11.dtd">
<svg width="%i" height="%lu" version="1.1" xmlns="http://www.w3.org/2000/svg">
<defs>
  <style type="text/css">
    <![CDATA[
      rect          { stroke-width: 1; }
      rect.process  { fill:rgb(180,180,180); fill-opacity:0.9; stroke-width:1;   stroke:rgb(  0,  0,  0); } 
      rect.process2 { fill:rgb(180,180,180); fill-opacity:0.9; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.process3 { fill:rgb(180,180,180); fill-opacity:0.5; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.sample   { fill:rgb(  0,  0,255); fill-opacity:0.8; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.sample_hi{ fill:rgb(255,128,  0); fill-opacity:0.8; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.error    { fill:rgb(255,  0,  0); fill-opacity:0.5; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.net      { fill:rgb(  0,128,  0); fill-opacity:0.5; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.disk     { fill:rgb(  0,  0,255); fill-opacity:0.5; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.sync     { fill:rgb(128,128,  0); fill-opacity:0.5; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.poll     { fill:rgb(  0,128,128); fill-opacity:0.2; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.blocked  { fill:rgb(255,  0,  0); fill-opacity:0.5; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.waiting  { fill:rgb(224,214,  0); fill-opacity:0.8; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.WAITING  { fill:rgb(255,214, 48); fill-opacity:0.6; stroke-width:0;   stroke:rgb(  0,  0,  0); } 
      rect.cpu      { fill:rgb(192,192,192); fill-opacity:0.2; stroke-width:0.5; stroke:rgb(128,128,128); } 
      rect.pstate   { fill:rgb(128,128,128); fill-opacity:0.8; stroke-width:0; } 
      rect.c1       { fill:rgb(255,214,214); fill-opacity:0.5; stroke-width:0; } 
      rect.c2       { fill:rgb(255,172,172); fill-opacity:0.5; stroke-width:0; } 
      rect.c3       { fill:rgb(255,130,130); fill-opacity:0.5; stroke-width:0; } 
      rect.c4       { fill:rgb(255, 88, 88); fill-opacity:0.5; stroke-width:0; } 
      rect.c5       { fill:rgb(255, 44, 44); fill-opacity:0.5; stroke-width:0; } 
      rect.c6       { fill:rgb(255,  0,  0); fill-opacity:0.5; stroke-width:0; } 
      line.pstate   { stroke:rgb(255,255,  0); stroke-opacity:0.8; stroke-width:2; } 
<title>fd=%d error=%d merges=%d</title>
<rect x="%.8f" width="%.8f" y="%.1f" height="%.1f" class="%s"/>
<title>#%d blocked %s</title>
<title>#%d running %s</title>
<desc>Switched because:
%s</desc>
<text x="%.8f" y="%.8f" font-size="%.8fpt">%i</text>
<g transform="translate(%.8f,%.8f)">
<title>#%d waiting %s</title>
<rect x="0" width="%.8f" y="0" height="%.1f" class="%s"/>
<text transform="rotate(90)" font-size="%.8fpt"> %s</text>
<rect x="%.8f" width="%.8f" y="%.1f" height="%.1f" class="cpu"/>
<text x="%.8f" y="%.8f">%s</text>
/sys/devices/system/cpu/cpu0/cpufreq/scaling_available_frequencies<text transform="translate(%.8f,%.8f)" font-size="1.25pt">%s</text>
<title>%d %s running %s</title>
<text transform="rotate(90)" font-size="%.8fpt">%s</text>
<rect class="%s" x="%.8f" width="%.8f" y="%.1f" height="%.1f"/>
<text x="%.8f" y="%.8f" font-size="%.8fpt">C%i</text>
<line x1="%.8f" x2="%.8f" y1="%.1f" y2="%.1f" class="pstate"/>
<text x="%.8f" y="%.8f" font-size="0.25pt">%s</text>
<title>%s wakes up %s</title>
<line x1="%.8f" y1="%.2f" x2="%.8f" y2="%.2f" style="stroke:rgb(32,255,32);stroke-width:0.009"/>
<g transform="translate(%.8f,%.8f)"><text transform="rotate(90)" font-size="0.02pt">%s &gt;</text></g>
<g transform="translate(%.8f,%.8f)"><text transform="rotate(90)" font-size="0.02pt">%s &lt;</text></g>
<circle  cx="%.8f" cy="%.2f" r = "0.01"  style="fill:rgb(32,255,32)"/>
<title>Wakeup from interrupt</title>
<circle  cx="%.8f" cy="%.2f" r = "0.01"  style="fill:rgb(255,128,128)"/>
<rect x="%i" width="%.8f" y="0" height="%.1f" class="%s"/>
<text transform="translate(%.8f, %.8f)" font-size="%.8fpt">%s</text>
<line x1="%.8f" y1="%.2f" x2="%.8f" y2="%lu" style="stroke:rgb(%i,%i,%i);stroke-width:%.3f"/>
topology: can't parse siblings map
Python scripting not supported.  Install libpython and rebuild perf to enable it.
For example:
  # apt-get install python-dev (ubuntu)
  # yum install python-devel (Fedora)
  etc.
Error registering Python script extension: disabling it
This perf binary isn't linked with libtraceevent, can't process'%s' event is ambiguous: it can be %s or %s
Not enough memory to set up --sortNot enough memory to setup sort keysNot enough memory to setup overhead keysThe "dcacheline" --sort key needs to know the cacheline size and it couldn't be determined on this systemNot enough memory to setup output fieldsSamples: %lu%c of event%s '%s',%s%sEvent count (approx.): %luFATAL ERROR: Couldn't setup hists class
kernel/perf_event_max_contexts_per_stackOpen /proc/version_signature failed: %s
Reading from /proc/version_signature failed: %s
Parsing /proc/version_signature failed: %s
Unable to get kernel version from /proc/version_signature '%s'
Unable to get kernel version from uname '%s'
WARNING: debuginfod support requested, but perf is not built with it
devices/system/cpu/cpu%d/topology/%s%s/devices/system/cpu/possiblesysfs path crossed PATH_MAX(%d) size
Failed to read max cpus, using default of %d
%s/devices/system/node/possibleFailed to read max nodes, using default of %d
cpu_map__new_data unknown type %d
%s/devices/system/cpu/cpu%d/topology/die_cpus_list%s/devices/system/cpu/cpu%d/topology/package_cpus_list%s/devices/system/cpu/cpu%d/topology/core_siblings_list%s/devices/system/cpu/cpu%d/topology/core_cpus_list%s/devices/system/cpu/cpu%d/topology/thread_siblings_list%s/devices/system/node/node%d/meminfo%s/devices/system/node/node%d/cpulistmust define events before cgroups
PID/TID switch overriding SYSTEMSYSTEM/CPU switch overriding PER-THREADProblems obtaining information for user %sfailed to read per-pkg counter
Unmatched aggregation mode between aliases
Failed to resolve counter for stat event.
Failed to find perf count for CPU %d thread %d on event %s.

... id %llu, cpu %d, thread %d
... value %llu, enabled %llu, running %llu
                                                 "core" : "S%d-D%d-C%d", "aggregate-number" : %d, "cache" : "S%d-D%d-L%d-ID%d", "aggregate-number" : %d, "die" : "S%d-D%d", "aggregate-number" : %d, "socket" : "S%d", "aggregate-number" : %d, "node" : "N%d", "aggregate-number" : %d, "event-runtime" : %lu, "pcnt-running" : %.2f,  Performance counter stats for Cannot allocate per-core aggr map for display
%*s# Table of individual measurements:
 %17.*f +- %.*f seconds time elapsedSome events weren't counted. Try disabling the NMI watchdog:
	echo 0 > /proc/sys/kernel/nmi_watchdog
	perf stat ...
	echo 1 > /proc/sys/kernel/nmi_watchdog
The events in group usually have to be from the same PMU. Try reorganizing the group.
cannot set frequency and period at the same time
frequency and count are zero, aborting
error: Maximum frequency rate (%'u Hz) exceeded.
       Please use -F freq option with a lower value or consider
       tweaking /proc/sys/kernel/perf_event_max_sample_rate.
warning: Maximum frequency rate (%'u Hz) exceeded, throttling from %'u Hz to %'u Hz.
         The limit can be raised via /proc/sys/kernel/perf_event_max_sample_rate.
         The kernel will lower it when perf's interrupts take too long.
         Use --strict-freq to disable this throttling, refusing to record.
Lowering default frequency rate from %u to %u.
Please consider tweaking /proc/sys/kernel/perf_event_max_sample_rate.
couldn't read /proc/sys/kernel/perf_event_max_sample_rate
info: Using a maximum frequency rate of %'d Hz
%s %s: addr2line read address for sentinel: %s%s %s: addr2line read line: %s%s %s: addr2line filename:number : %saddr2line missing ':' in filename split
Failed to allocate memory for addr2linecould not start addr2line (%s) for %s: start_command return code %d
%s %s: addr2line_subprocess_init failed
Detected LLVM addr2line style
Detected binutils addr2line style
%s %s: addr2line configuration failed
Unknown/broken addr2line style
%s %s: could not send request
%s %s: could not read first record
%s %s: could not read sentinel record
%s %s: unexpected record instead of sentinelnot enough memory for the srcline nodenot enough memory for the inline nodeFailed to read build ID for %s
Couldn't get COMM, tigd and ppid for pid %d
Name: string not found for pid %d
Tgid: string not found for pid %d
PPid: string not found for pid %d
Reading %s/proc/%d/task/%d/maps time out. You may want to increase the time limit by --proc-map-timeout
cannot find cgroup mount point
Not enough memory synthesizing mmap event for kernel modules
Perf runs in non-root PID namespace but it tries to gather process info from its parent PID namespace.
Please mount the proc file system properly, e.g. add the option '--mount-proc' for unshare command.
failed to create perf header attribute
Couldn't synthesize evsel unit.
Couldn't synthesize evsel evsel.
Couldn't synthesize evsel cpus.
Couldn't synthesize evsel name.
No record header feature for header :%d
Couldn't synthesize features.
Can't remove old data: %s (%s)
Can't move data: %s (%s to %s)
File %s not owned by current user or root (use -f to override)
zero-sized data (%s), nothing to do!
failed to get perf_event_mmap_page lock
Synthesizing TSC conversion information
perf_event_open(..., PERF_FLAG_FD_CLOEXEC) failed with unexpected error %d (%s)
perf_event_open(..., 0) failed unexpectedly with error %d (%s)
Out of memory: no thread stack
Out of memory: discarding thread stack
iostat mode is not supported on current platform

[ Hot streams in old perf data only ]
[ Hot streams in new perf data only ]auxtrace idx %d old %#lx head %#lx diff %#lx
Multiple symbols with name '%s'
Disambiguate symbol name by inserting #n after the name e.g. %s #2
Or select a global symbol by inserting #0 or #g or #G
N'th occurrence (N=%d) of symbol '%s' not found.
Global symbol '%s' not found.
Note that symbols must be functions.
Failed to parse /proc/kallsyms
Multiple kernel symbols with name '%s'
AUX area tracing is not supported on this architecture
No AUX area tracing to snapshot
Bad AUX area sampling option: '%s'
Cannot add AUX area sampling to an AUX area event
Cannot add AUX area sampling to a group leader
AUX area sample size %u too big, max. %d
Cannot add AUX area sampling because group leader is not an AUX area event
AUX area sampling requires an AUX area event group leader plus other events to which to add samples
AUX area sampling is not supported by kernel
Synthesizing auxtrace information
 size: %#llx  offset: %#llx  ref: %#llx  idx: %u  tid: %d  cpu: %d
Bad Instruction Tracing options '%s'
 cpu %d pid %d tid %d ip %#llx code %u: %s
Error: number of address filters (%d) exceeds maximum (%d)
Kernel addresses are restricted. Unable to resolve kernel symbols.
Symbol '%s' (0x%lx) comes before '%s' (0x%lx)
Symbol '%s' (0x%lx) comes before address 0x%lx)
Cannot determine size of symbol '%s'
Failed to load symbols from: %s
File '%s' not found or has no symbols.
Failed to determine filter for %s
Cannot determine file size.
Failed to parse address filter: '%s'
Filter format is: filter|start|stop|tracestop <start symbol or address> [/ <end symbol or size>] [@<file name>]
Where multiple filters are separated by space or comma.
%s 0x%llx Hints 0x%x Extensions 0x%x%s 0x%llx HW:%u CState:%u Sub-CState:%u%s 0x%llx Last CState:%u Deepest CState:%u Wake Reason 0x%x%s IP:%d Type 0x%02x Vector 0x%llxSuppressing CYC timestamp 0x%lx less than current timestamp 0x%lx
CTC timestamp 0x%lx last MTC %#x  CTC rem %#x
Timestamp: calculated %g TSC ticks per cycle too big (c.f. CBR-based value %g), pos 0x%lx
Timestamp: calculated %g TSC ticks per cycle c.f. CBR-based value %g, pos 0x%lx
Timestamp: calculated %g TSC ticks per cycle c.f. unknown CBR-based value, pos 0x%lx
ERROR: Failed to get instructionERROR: Conditional branch when expecting indirect branchERROR: Unexpected branch at FUP instructionERROR: Unexpected indirect branchERROR: Unexpected conditional branchBuffer 1st timestamp 0x%lx ref timestamp 0x%lx
Suppressing MTC timestamp 0x%lx less than current timestamp 0x%lx
Suppressing backwards timestampERROR: RET when expecting conditional branchERROR: Bad RET compression (stack empty)ERROR: Bad RET compression (TNT=N)ERROR: Missing deferred TIP for indirect branchERROR: Missing FUP after MODE.TSXERROR: Missing FUP after PTWRITEERROR: Missing FUP after EXSTOPWARNING: Unknown block type %u
WARNING: Duplicate block type %u
WARNING: Unknown block item %u type %d
WARNING: Duplicate block item %u type %d
timestamp: tsc_ctc_ratio_n %u
timestamp: tsc_ctc_ratio_d %u
Hop mode: decoding FUP and TIPs, but not TNT
ERROR: First TSC is not in PSB+Translated VM TSC %#lx -> %#lx    VMCS %#lx    TSC Offset %#lx
ERROR: First TSC, unknown TSC OffsetERROR: First TSC, no PIP, unknown TSC Offset%s: intel_pt_ctc_to_tsc(decoder, new_ctc_delta) %#lx
ERROR: Unknown TSC Offset for VMCS %#lxFast forward towards timestamp 0x%lx
Fast forward to next PSB timestamp 0x%lx
Trace doesn't match instructionNever-ending loop (refer perf config intel-pt.max-loops)TIP.PGD ip %#lx offset %#lx in %s hit filter: %s offset %#lx size %#lx
TIP.PGD ip %#lx offset %#lx in %s is not in a filter region
Intel Processor Trace: failed to deliver error event, error %d
Intel PT: failed to deliver event, error %d
. ... Intel Processor Trace data: size %zu bytes
ERROR: guest sideband but no guest machine
ERROR: thread has no dso for %#lx
ERROR: thread has no map for %#lx
ERROR: failed to read at offset %#lx Emulated ptwrite signature found
Emulated ptwrite signature not found
queue %u decoding cpu %d pid %d tid %d
PEBS-via-PT record with no applicable_counters
PEBS-via-PT record with no matching event, hw_id %d
queue %u processing 0x%lx to 0x%lx
Intel Processor Trace requires ordered events
queue %u cpu %d pid %d tid %d
itrace_start: cpu %d pid %d tid %d time %lu tsc %#lx
Expecting CPU-wide context switch event
context_switch event has no tid
ERROR: cpu %d expecting switch ip
Invalidated instruction cache for %s at %#lx
event %u: cpu %d time %lu tsc %#lx There are no selected events with Intel Processor Trace data
Synthesizing '%s' event with id %lu sample type %#lx
%s: failed to synthesize '%s' event type
%s: filter string not null terminated
Intel PT has no time information for VM Time Correlation
Time ranges cannot be specified with VM Time Correlation
MTC packets must have been enabled for VM Time Correlation
Failed to parse VM Time Correlation options
%s: missing sched_switch event
%s: missing context_switch attribute flag
range %d: perf time interval: %lu to %lu
range %d: TSC time interval: %#lx to %#lx
WARNING: Intel PT with pipe mode is not recommended.
         The output cannot relied upon.  In particular,
         timestamps and the order of events may be incorrect.
Intel PT decoding without timestamps
Intel BTS: failed to deliver error event, error %d
Intel BTS: failed to deliver branch event, error %d
There are no selected events with Intel BTS data
Synthesizing 'branches' event with id %lu sample type %#lx
%s: failed to synthesize 'branches' event type
Intel BTS requires ordered events
. ... Intel BTS data: size %zu bytes
ARM SPE: failed to deliver event, error %d
. ... ARM SPE data: size %#zx bytes
No data or all data has been processed.
SPE trace requires ordered events
Arm SPE CONTEXT packets not found in the traces.
Matching of TIDs to SPE events could be inaccurate.
No selected events with SPE trace data
Only instruction-based sampling period is currently supported by Arm SPE.
Arm SPE has a hardware-based sample period.
Additional instruction events will be discarded by --itrace
ignoring unsupported address packet index: 0x%x
. ... HISI PTT data: size %zu bytes
  %s %x %s %x %s %x %s %x %s %x %s %x %s %x %s %x
%s pos:%#zx ip:%#lx P:%d CL:%d pid:%d.%d cpumode:%d cpu:%d
s390 Auxiliary Trace: failed to deliver event
Failed to find auxtrace log directory %s, continue with current directory...
Missing auxtrace log directory %s, continue with current directory...
s390 Auxiliary Trace: failed to deliver error event,error %d
. ... s390 AUX data: size %zu bytes
Invalid AUX trace data block size:%zu (type:%d bsdes:%hd dsdes:%hd)
Invalid AUX trace basic entry [%#08zx]
    [%#08zx] Basic   Def:%04x Inst:%#04x %c%c%c%c AS:%d ASN:%#04x IA:%#018llx
		CL:%d HPP:%#018llx GPP:%#018llx
Invalid AUX trace diagnostic entry [%#08zx]
    [%#08zx] Diag    Def:%04x %c
Invalid AUX trace trailer entry [%#08zx]
    [%#08zx] Trailer %c%c%c bsdes:%d dsdes:%d Overflow:%lld Time:%#llx
		C:%d TOD:%#lx
s390 Auxiliary Trace requires ordered events
Failed to open counter set log file %s, continue...
Failed to write counter set data
Failed to open auxiliary log file %s,continue...
Failed to write auxiliary data
%s queue_nr:%d buffer:%ld offset:%#lx size:%#zx rest:%#zx
[%#08lx] Invalid AUX trailer entry TOD clock base
Unsupported --itrace options specified

CS ETM Trace: Unknown Header Version = %#lx	Magic number Unknown	       %lx
	Unknown parameter [%d]	       %lx

CS ETM Trace: OpenCSD is not linked in, please recompile with CORESIGHT=1
	TRCDEVARCH                     %llx
	TS_SOURCE                      %lld
	PMU type/num cpus	       %llx
unknown branch filter %s, check man page
Error: Can't use --branch-any (-b) with --branch-filter (-j).
Unknown register "%s", check man page or run "perf record %s?"
ERROR: Failed to allocate command list for unknown command.
WARNING: You called a perf program named '%s', which does not exist.
Continuing under the assumption that you meant '%s'
in %0.1f seconds automatically...
perf: '%s' is not a perf-command. See 'perf --help'.
failed: event '%s' not found, use '-e list' to get list of available events
failed: event '%s' not supported
HINT: no first/last sample time found in perf data.
Please use latest perf binary to execute 'perf record'
(if '--buildid-all' is enabled, please set '--timestamp-boundary').
lookup(%s): ref metric name %s
processing metric: %s EXIT: %f
lookup(%s): ref val %f metric name %s
No memory nodes, is CONFIG_MEMORY_HOTPLUG enabled?
mem2node %03lu [0x%016lx-0x%016lx]
WARNING: Failed to determine specified clock resolution.
unknown clockid %s, check man page
Missing PLT entry size for %s
%s: problems reading %s PLT info.
Failed to decompress (error %d) %s
%s: truncating reading of build id in sysfs file %s: n_namesz=%u, n_descsz=%u.
unrecognized DSO data encoding %d
%s: build id mismatch for %s.
%s: failed to find program header for symbol: %s st_value: %#lx
%s: adjusting symbol: st_value: %#lx sh_addr: %#lx sh_offset: %#lx
%s: adjusting symbol: st_value: %#lx p_vaddr: %#lx p_offset: %#lx
Failed to get build-id from %s.
Failed to add build-id cache: %s
strlist__add failed with -ENOMEM
run this command again with sudo.try 'sudo mount -o remount,mode=755 /sys/kernel/tracing/'No permission to %s tracefs.
Please %s
Debugfs or tracefs is not mounted
Please try 'sudo mount -t tracefs nodev /sys/kernel/tracing/'
%s/%s does not exist.
Please rebuild kernel with %s.
Failed to open %s/%cprobe_events: %s
CONFIG_KPROBE_EVENTS=y and CONFIG_UPROBE_EVENTS=yFailed to open %s/kprobe_events: %s.
Failed to open %s/uprobe_events: %s.
Failed to synthesize probe trace event.
Internal error: %s should have ':' but not.
Failed to get a valid sdt type
Module %s is not loaded, please specify its full path name.
Failed to find the path for the kernel: %s
Rebuild with CONFIG_DEBUG_INFO=y, or install an appropriate debuginfo package.
The %s file has no debug information.
%s is blacklisted function, skip it.
Warning: The probe function (%s) is a GNU indirect function.
Consider identifying the final function used at run time and set the probe directly on that.
Symbol %s address found : %lx
Specified source line is not found.
Failed to find source file path.
Source file is shorter than expected.
Semantic error :%s is bad for event name -it must follow C symbol-naming rule.
Error: event "%s" already exists.
 Hint: Remove existing event by 'perf probe -d'
       or force duplicates by 'perf probe -f'
       or set 'force=yes' in BPF source.
Internal error: "%s" is an invalid event name.
Too many events are on the same function.
Failed to find the address of %s
Semantic error :'%s' is not a valid number.
Semantic error :Start line must be smaller than end line.
Semantic error :Tailing with invalid str '%s'.
Semantic error :'%s' is not a valid function name.
Semantic error :Too many probe arguments (%d).
Semantic error :%s must be an SDT name.
Semantic error :Invalid absolute address.
Semantic error :There is non-digit char in line number.
Semantic error :There is non-digit character in offset.
Semantic error :SRC@SRC is not allowed.
Semantic error :%%%s is not supported.
This program has a bug at %s:%d.
Semantic error :Lazy pattern can't be used with line number.
Semantic error :Lazy pattern can't be used with offset.
Semantic error :Offset can't be used with line number.
Semantic error :File always requires line number or lazy pattern.
Semantic error :Offset requires an entry function.
Semantic error :Offset/Line/Lazy pattern can't be used with return probe.
symbol:%s file:%s line:%d offset:%lu return:%d lazy:%s
Semantic error :ftrace does not support user access
Semantic error :Array index must be a number.
Semantic error :Argument parse error: %s
Semantic error :You can't specify local variable for kretprobe.
Semantic error :Too few probe arguments.
Semantic error :Failed to parse event name: %s
try to find information at %lx in %s
Failed to find corresponding probes from debuginfo.
Failed to find probe point from both of dwarf and map.
No kprobe blacklist support, ignored
Too many entries matched in the cache of %s
Could not open debuginfo. Try to use symbols.
Try to find probe point from debuginfo.
Failed to get ELF symbols for %s
Relocated base symbol is not found! Check /proc/sys/kernel/kptr_restrict
and /proc/sys/kernel/perf_event_paranoid. Or run as privileged perf user.

Post processing failed or all events are skipped. (%d)
An error occurred in debuginfo analysis (%d).
Warning: No dwarf info found in the vmlinux - please rebuild kernel with CONFIG_DEBUG_INFO=y.
Failed to load symbols from %s
Please ensure the file is not stripped.
Please ensure you can read the /proc/kallsyms symbol addresses.
If /proc/sys/kernel/kptr_restrict is '2', you can not read
kernel symbol addresses even if you are a superuser. Please change
it to '1'. If kptr_restrict is '1', the superuser can read the
symbol addresses.
In that case, please run this command again with sudo.
Failed to find symbol %s in %s
Too many functions matched in %s
Found duplicated symbol %s @ %lx
Too many symbols are listed. Skip it.
Offset %ld is bigger than the size of %s
WARN: Group name %s is ignored
ERROR: Bootconfig doesn't support uprobes
%sftrace.event.kprobes.%s.probe = Failed to get current event list.
A semaphore is associated with %s:%s and seems your kernel doesn't support it.
%s accesses a variable by symbol name, but that is not supported for user application probe.
Please upgrade your kernel to at least 3.14 to have access to feature %s
Failed to add event to probe cache
Failed to find symbols matched to "%s"
Specified offset is out of %s
Failed to find symbol at 0x%lx
Failed to find "%s%%return",
 because %s is an inlined function and has no return point.
Mapping for the register number %u missing on this architecture.
Failed to get the type of %s.
Semantic error: %s must be referred by '->'
%s is not a data structure nor a union.
Semantic error: %s is not a pointer nor array.
Semantic error: %s must be referred by '.'
Structure on a register is not supported yet.
%s(type:%s) has no member %s.
Failed to get the offset of %s.
Too many( > %d) probe point found.
Searching '%s' variable in context.
Failed to find '%s' in this function.
Converting variable %s into trace event.
Failed to find the location of the '%s' variable at this address.
 Perhaps it has been optimized out.
 Use -V with the --range option to show '%s' location range.
Sorry, we don't support this variable location yet.
Failed to get a type information of %s.
Failed to cast into string: %s(%s) is not a pointer nor array.
Failed to get a type information.
Failed to cast into string: %s is not (unsigned) char *.
%s exceeds max-bitwidth. Cut down to %d bits.
Failed to convert variable type: %s
Caller must pass a scope DIE. Program error.
Failed to find probe point in any functions.
Failed to get call frame on 0x%jx
Probe line found: line:%d addr:0x%llx
Failed to find scope of probe point.
This line is sharing the address with other lines.
Please try to probe at %s:%d instead.
Failed to find debug information for address %#lx
No matched lines found in %s.
A function DIE doesn't have decl_line. Maybe broken DWARF?
Target program is compiled without optimization. Skipping prologue.
Probe on address 0x%lx to force probing at the function entry.

Failed to get entry address of %s.
%s has no valid entry address. skipped.
Unable to get offset:Unexpected OP %x (%zd)
Failed to get the declared file name of %s
Failed to get CU from given DIE.
Failed to get source lines on this CU.
Failed to get line info. Possible error in debuginfo.
Failed to get type, make it unknown.
ELF MACHINE %x is not supported.
offset: %d is bigger than size: %lu
cannot find CU for address %lx
unwind: get_proc_name unsupported
unwind: access_fpreg unsupported
unwind: put_unwind_info called
unwind: Register unavailable.
unwind: %s:ip = 0x%lx (0x%lx)
unwind: access_mem %p not inside range 0x%lx-0x%lx
unwind: access_mem addr %p val %lx, offset %d
unwind: Can't create unwind address space.
unwind: find_proc_info dso %s
unwind: thread map already set, dso=%s
unwind: target platform=%s is not supported
--all is currently unsupported for JSON output.
--tod is currently unsupported for JSON output.
Output file exists. Use --force to overwrite it.
Failed to get mtime of source file, not writing captured-on[ perf data convert: Converted '%s' into JSON data '%s' ]
[ perf data convert: Converted and wrote %.3f MB (%lu samples) ]
Generating Python perf-script is not supported.  Install libtraceevent and rebuild perf to enable it.
For example:
  # apt install libtraceevent-dev (ubuntu)
  # yum install libtraceevent-devel (Fedora)
  etc.
problem in Python trace event handlercouldn't create Python dictionaryError running python script %s
Error starting python script %s
failed to create calls processorfailed to create call path rootTracepoint events are not supported because perf is not linked with libtraceevent.
Failed to resolve callchain. Skipping
Failed to setting regs in dictUnsupported decompressor flagsThe input is not in the .xz formatCompressed file is truncated or otherwise corruptlzma: fopen failed on %s: '%s'
lzma: lzma_stream_decoder failed %s (%d)
Couldn't create compression stream.
Failed to initialize compression stream: %s
failed to compress %ld bytes: %s
Couldn't create decompression stream.
Failed to initialize decompression stream: %s
failed to decompress (B): %zd -> %zd, dst_size %zd : %s
demangle-rust: unexpected escape sequencedemangle-rust: unexpected character '%c' in symbol
problem processing JIT mmap event, skipping it.
version=%u
hdr.size=%u
ts=0x%llx
pid=%d
elf_mach=%d
use_arch_timestamp=%d
wrong jitdump version %u, expected 1jitdump file contains invalid or unsupported flags 0x%llx
jitdump file uses arch timestamps but there is no timestamp conversion
next_entry: unknown record type %d, skipping
%s: thread %d not found or created
error, jitted code must be sampled with perf record -k 1
Fatal error (SEGFAULT) in perf hook '%s'
%s: failed to get BPF program info. aborting
%s: failed to get BTF of id %u, aborting
unexpected bpf event type of %d
%s: can't get next program: %s%s
%s: failed to get fd for prog_id %u
%s: the kernel is too old, aborting
%s: mismatch in BPF sub program count and BTF function info count, aborting
%s: failed to synthesize bpf images: %s
# bpf_prog_info %u: %s addr 0x%llx size %u
# 	sub_prog %u: %s addr 0x%llx size %u
%s: mismatch in element count
binutils for %s not supported.
Please install %s for %s.
You can add it to PATH, set CROSS_COMPILE or override the default using --%s.
Invalid CPUID %s. Full CPUID is required, vendor-family-model-stepping
Failed to read /proc/cpuinfo for TSC frequencyFailed to find TSC frequency in /proc/cpuinfo^([+\-]?)([0-9]*)(\(?)(%[a-z][a-z0-9]+)(\)?)$Skipping unsupported SDT argument: %s
Not enough memory synthesizing mmap event for extra kernel maps
{%s/mem-loads-aux/,%s/mem-loads,ldlat=%u/}:PWARNING: Hw internally resets sampling period when L3 Miss Filtering is enabled
and tagged operation does not cause L3 Miss. This causes sampling period skew.
AMD IBS doesn't support privilege filtering. Try again without the privilege modifiers (like 'k') at the end.Invalid mapping data: iio_%d; die%d
The -e and -M options are not supported.All chosen events/metrics will be dropped
{uncore_iio_%x/event=0x83,umask=0x04,ch_mask=0xF,fc_mask=0x07/,	  uncore_iio_%x/event=0x83,umask=0x01,ch_mask=0xF,fc_mask=0x07/,	  uncore_iio_%x/event=0xc0,umask=0x04,ch_mask=0xF,fc_mask=0x07/,	  uncore_iio_%x/event=0xc0,umask=0x01,ch_mask=0xF,fc_mask=0x07/}Unsupported uncore pmu configuration
^([a-f0-9A-F]{1,}):([a-f0-9A-F]{1,2})Root port %04x:%02x were not found
Requested root ports were not found
Unrecognized root port format: %s
Please use the following format:
	 [domain]:[bus]
	 for example: 0000:3d
#          time    port         intel_pt and intel_bts may not be used together
Invalid %s for %s. Valid values are: %s
%s: mmap index %d old head %zu new head %zu
%s: wrap-around %sdetected, adjusted old head %zu adjusted new head %zu
Intel Processor Trace: TSC not available
There may be only one intel_pt event
Snapshot mode (-S option) requires intel_pt PMU event (-e intel_pt)
Snapshot mode (intel_pt PMU) and sample trace cannot be used together
Cannot use clockid (-k option) with intel_pt
intel_pt supports at most one event with aux-output
pt=0 doesn't make sense, forcing pt=1
Snapshot size %zu must not be greater than AUX area tracing mmap size %zu
Failed to calculate default snapshot size and/or AUX area tracing mmap pages
Intel PT snapshot size (%zu) may be too small for PSB period (%zu)
Sample size %zu must not be greater than AUX area tracing mmap size %zu
Intel PT min. sample size: %zu max. sample size: %zu
Intel PT sample size (%zu) may be too small for PSB period (%zu)
Invalid mmap size for Intel Processor Trace: must be at least %zuKiB and a power of 2
Intel Processor Trace decoding will not be possible except for kernel tracing!
Intel BTS does not support AUX area sampling
There may be only one intel_bts event
Snapshot mode (-S option) requires intel_bts PMU event (-e intel_bts)
intel_bts does not support per-cpu recording
Invalid mmap size for Intel BTS: must be at least %zuKiB and a power of 2
failed to allocate sample uregs data
Intel PT hybrid CPU compatibilitySamples differ at 'retire_lat'
{cpu_core/cycles/,cpu_core/branches/}{cpu_core/cycles/k,cpu_core/branches/u}cpu_core/config=10,config1,config2=3,period=1000/u{cpu_core/cycles/,cpu_core/cpu-cycles/}sched_setaffinity() failed for CPU %d
CPU %d CPUID leaf 20 subleaf %d
intel_pt_get_packet returned %d
Expected length: %d   Decoded length %d
Expected type: %d   Decoded type %d
Expected count: %d   Decoded count %d
Expected payload: 0x%llx   Decoded payload 0x%llx
Expected packet context: %d   Decoded packet context %d
CPU %d same caps as previous CPU
CPU %d subleaf %d reg %d FAIL %#x vs %#x
CPU %d subleaf 1 reg 0 FAIL address filter count %#x vs %#x
Is %shybrid : CPUID leaf 7 subleaf 0 edx %#x (bit-15 indicates hybrid)
failed to set breakpoint, 1st time: %s
failed to set breakpoint, 2nd time: %s
failed to PTRACE_PEEKUSER: %s
failed, breakpoint set to bogus address
type: 0x%x, config: 0x%lx, fd: %d  -  GTK browser requested but could not find %s
Not enough memory to display remaining hits
WARN: jump target inconsistency, press 'o', notes->offsets[%#x] = NULL
Press 'h' for help on key bindingsui/browsers/../../util/annotate.hUP/DOWN/PGUP
PGDN/SPACE    Navigate
</>           Move to prev/next symbol
q/ESC/CTRL+C  Exit

ENTER         Go to target
H             Go to hottest instruction
TAB/shift+TAB Cycle thru hottest instructions
j             Toggle showing jump to target arrows
J             Toggle showing number of jump sources on targets
n             Search next string
o             Toggle disassembler output/simplified view
O             Bump offset level (jump targets -> +call -> all -> cycle thru)
s             Toggle source code view
t             Circulate percent, total period, samples view
c             Show min/max cycle
/             Search string
k             Toggle line numbers
l             Show full source file location
P             Print to [symbol_name].annotation file.
r             Run available scripts
p             Toggle percent type [local/global]
b             Toggle percent base [period/hits]
?             Search string backwards
f             Toggle showing offsets to full address
Only available for source code lines.%d: nr_ent=%d, height=%d, idx=%d, top_idx=%d, nr_asm_entries=%dHuh? No selection. Report to linux-kernel@vger.kernel.orgActions are only available for assembly lines.Actions are only available for function call/return & jump/branch instructions.The called function was not found.Can't search all data files due to memory shortage.
Too many perf data files in PWD!
Only the first 32 files will be listed.
Data switch failed due to memory shortage!
Won't switch the data files due to
no valid data file get selected!
Run scripts for samples of thread [%s]%sRun scripts for samples of symbol [%s]%sTo zoom out press ESC or ENTER + "Zoom out of %s DSO"To zoom out press ESC or ENTER + "Zoom out of %s(%d) thread"To zoom out press ESC or ENTER + "Zoom out of %s thread"Events are being lost, check IO/CPU overload!

You may want to run 'perf' using a RT scheduler policy:

 perf top -r 80

Or reduce the sampling frequency.%d: nr_ent=(%d,%d), etl: %d, rows=%d, idx=%d, fve: idx=%d, row_off=%d, nrows=%dPress '?' for help on key bindingsPress 'f' again to re-enable the eventsPress 'f' to disable the events or 'h' to see other hotkeysMax event group index to sort is %d (index from 0 to %d)Annotation is only available for symbolic views, include "sym*" in --sort to use it.No samples for the "%s" symbol.

Probably appeared just in a callchainToo many perf.hist.N files, nothing written!Please enter the name of symbol you want to see.
To remove the filter later, press / + ENTER.Please enter the value you want to hide entries under that percent.Zoom %s %s DSO (use the 'k' hotkey to zoom directly into the kernel)%s [%s] callchain (one level, same as '+' hotkey, use 'e'/'c' for the whole main level entry)Show context for individual samples %sSwitch to another data file in PWDESC: exit, ENTER|->: Browse histogramsPress ESC to exit, %s / to searchPrefix with 0x to search by addressShow individual samples with assemblerShow individual samples with sourceShow samples with custom perf script argumentsEnter perf script command line (without perf script prefix)--show-switch-events --show-task-events %s script %s%s --time %s %s%s %s%s --ns %s %s %s %s %s | less +/%sESC: exit, ENTER|->: Select optionmaximum size of symbol name reached!Get the machine code instruction.Get source file name and line number.Get source file name, line number and line.GenuineIntel-6-(97|9A|B7|BA|BF)GenuineIntel-6-(1C|26|27|35|36)GenuineIntel-6-55-[56789ABCDEF]GenuineIntel-6-(37|4A|4C|4D|5A)GenuineIntel-6-(4E|5E|8E|9E|A5|A6)AuthenticAMD-23-([12][0-9A-F]|[0-9A-F])AuthenticAMD-25-([245][[:xdigit:]]|[[:xdigit:]])Cannot determine the current working directory Error: too many args to run %s
%s available from elsewhere on your $PATH
---------------------------------------cannot be used with switch `%c'expects an unsigned numerical valueshould not happen, someone must be hit on the foreheadSTOP_AT_NON_OPTION and KEEP_UNKNOWN don't go together Error: did you mean `--%s` (with two dashes ?)
 Error: Ambiguous option: %s (could be --%s%s or --%s%s)
SUBCMD_HAS_NOT_BEEN_INITIALIZED/sys/kernel/debug/tracing/kprobe_events/sys/kernel/tracing/kprobe_events/sys/kernel/debug/tracing/uprobe_events/sys/kernel/tracing/uprobe_eventslibbpf: failed to open %s: %d. No procfs support?
libbpf: failed to open '%s': %s
libbpf: failed to parse '%s': %s
/sys/bus/event_source/devices/uprobe/type/sys/bus/event_source/devices/kprobe/typelibbpf: failed to determine %s perf type: %s
/sys/bus/event_source/devices/uprobe/format/retprobe/sys/bus/event_source/devices/kprobe/format/retprobelibbpf: failed to determine %s retprobe bit: %s
libbpf: Error in %s():%s(%d). Couldn't create simple array map.
libbpf: elf: init internal error
libbpf: elf: failed to open %s: %s
libbpf: elf: failed to open %s as ELF file: %s
libbpf: elf: '%s' is not a proper ELF object
libbpf: elf: '%s' is not a 64-bit ELF object
libbpf: elf: failed to get ELF header from %s: %s
libbpf: elf: failed to get section names section index for %s: %s
libbpf: elf: failed to get section names strings from %s: %s
libbpf: elf: %s is not a valid eBPF object file
libbpf: elf: failed to get section(%zu) header from %s: %s
libbpf: elf: failed to get section(%zu) from %s: %s
libbpf: failed to dup FD %d to FD > 2: %d
libbpf: map '%s': found type = %u.
libbpf: map '%s': found key [%u], sz = %u.
libbpf: map '%s': found key_size = %u.
libbpf: map '%s': found value [%u], sz = %u.
libbpf: map '%s': found value_size = %u.
libbpf: map '%s': found max_entries = %u.
libbpf: map '%s': found map_flags = 0x%x.
libbpf: map '%s': found map_extra = 0x%llx.
libbpf: map '%s': found pinning = %u.
libbpf: map '%s': found numa_node = %u.
libbpf: map '%s': found inner map definition.
libbpf: struct_ops init: DATASEC %s not found
libbpf: struct_ops init: Cannot resolve var type_id %u in DATASEC %s
libbpf: struct_ops init: anonymous type is not supported
libbpf: struct_ops init: %s is not a struct
libbpf: struct_ops init: var %s is beyond the end of DATASEC %s
libbpf: struct_ops init: struct %s(type_id=%u) %s found at offset %u
libbpf: extern (kcfg) '%s': value '%llu' implies integer, char, or boolean type
libbpf: extern (kcfg) '%s': value '%llu' isn't boolean compatible
libbpf: extern (kcfg) '%s': value '%llu' doesn't fit in %d bytes
libbpf: failed to parse '%s': no separator
libbpf: failed to parse '%s': no value
libbpf: extern (kcfg) '%s': value '%c' implies tristate or char type
libbpf: extern (kcfg) '%s': value '%c' implies bool, tristate, or char type
libbpf: extern (kcfg) '%s': value '%s' implies char array type
libbpf: extern (kcfg) '%s': invalid string config '%s'
libbpf: extern (kcfg) '%s': long string '%s' of (%zu bytes) truncated to %d bytes
libbpf: failed to parse '%s' as integer: %d
libbpf: failed to parse '%s' as integer completely
libbpf: extern (kcfg) '%s': value '%s' isn't a valid integer
libbpf: extern (kcfg) '%s': value '%s' implies integer type
libbpf: extern (kcfg) '%s': set to %s
libbpf: failed to open in-memory Kconfig: %d
libbpf: error parsing in-memory Kconfig line '%s': %d
libbpf: failed to open system Kconfig
libbpf: error parsing system Kconfig line '%s': %d
libbpf: extern (ksym) '%s': resolution is ambiguous: 0x%llx or 0x%llx
libbpf: extern (ksym) '%s': set to 0x%llx
libbpf: permission error while running as root; try raising 'ulimit -l'? current value: %s
libbpf: failed to mkdir %s: %s
libbpf: failed to statfs %s: %s
libbpf: specified path %s is not on BPF FS
libbpf: error in %s: map handler doesn't belong to object
libbpf: resolved '%s' to '%s'
libbpf: tracepoint %s/%s path is too long
libbpf: failed to munmap cpu_buf #%d
libbpf: unknown perf sample type %d
libbpf: Detection of kernel %s support failed: %d
libbpf: prog '%s': can't attach before loaded
libbpf: prog '%s': failed to attach to %s: %s
libbpf: map '%s' (global data): at sec_idx %d, offset %zu, flags %x.
libbpf: failed to alloc map '%s' content buffer: %d
libbpf: failed bpf_prog_get_info_by_fd for FD %d: %d
libbpf: The target program doesn't have BTF
libbpf: Failed to get BTF %d of the program: %d
libbpf: %s is not found in prog's BTF
libbpf: prog '%s': failed to realloc prog code
libbpf: prog '%s': added %zu insns from sub-prog '%s'
libbpf: elf: failed to get section name string at offset %zu from %s: %s
libbpf: elf: failed to get section(%zu) name from %s: %s
libbpf: elf: failed to get section(%zu) %s data from %s: %s
libbpf: No name found in string section for DATASEC kind.
libbpf: sec '%s': failed to determine size from ELF: size %u, err %d
libbpf: sec '%s': unexpected non-VAR type found
libbpf: sec '%s': failed to find name of DATASEC's member #%d
libbpf: failed to get sym name string for var %s
libbpf: sec '%s': failed to find ELF symbol for VAR '%s'
libbpf: %s size (%zu) is too small
libbpf: prog '%s': failed to attach: %s
libbpf: %s has non-zero extra bytes
libbpf: map '%s': attr '%s': expected PTR, got %s.
libbpf: map '%s': attr '%s': type [%u] not found.
libbpf: map '%s': attr '%s': expected ARRAY, got %s.
libbpf: map '%s': invalid field #%d.
libbpf: map '%s': conflicting key size %u != %u.
libbpf: map '%s': key type [%d] not found.
libbpf: map '%s': key spec is not PTR: %s.
libbpf: map '%s': can't determine key size for type [%u]: %zd.
libbpf: map '%s': conflicting key size %u != %zd.
libbpf: map '%s': conflicting value size %u != %u.
libbpf: map '%s': value type [%d] not found.
libbpf: map '%s': value spec is not PTR: %s.
libbpf: map '%s': can't determine value size for type [%u]: %zd.
libbpf: map '%s': conflicting value size %u != %zd.
libbpf: map '%s': multi-level inner maps not supported.
libbpf: map '%s': '%s' member should be last.
libbpf: map '%s': should be map-in-map or prog-array.
libbpf: map '%s': conflicting value size %u != 4.
libbpf: map '%s': %s type [%d] not found.
libbpf: map '%s': %s spec is not a zero-sized array.
libbpf: map '%s': %s def is of unexpected kind %s.
libbpf: map '%s': prog-array value def is of unexpected kind %s.
libbpf: map '%s': map-in-map inner def is of unexpected kind %s.
libbpf: map '%s': inner def can't be pinned.
libbpf: map '%s': invalid pinning value %u.
libbpf: map '%s': unknown field '%s'.
libbpf: map '%s': ignoring unknown field '%s'.
libbpf: map '%s': map type isn't specified.
libbpf: prog '%s': error relocating .BTF.ext function info: %d
libbpf: prog '%s': missing .BTF.ext function info.
libbpf: prog '%s': missing .BTF.ext function info for the main program, skipping all of .BTF.ext func info.
libbpf: prog '%s': error relocating .BTF.ext line info: %d
libbpf: prog '%s': missing .BTF.ext line info.
libbpf: prog '%s': missing .BTF.ext line info for the main program, skipping all of .BTF.ext line info.
libbpf: prog '%s': unexpected relo for insn #%zu, type %d
libbpf: prog '%s': missing subprog addr relo for insn #%zu
libbpf: prog '%s': no .text section found yet sub-program call exists
libbpf: prog '%s': insn #%zu relocated, imm %d points to subprog '%s' (now at %zu offset)
libbpf: prog '%s': missing BPF prog type, check ELF section name '%s'
libbpf: prog '%s': failed to prepare load attributes: %d
libbpf: prog '%s': failed to bind map '%s': %s
invalid func unknown#195896080
%d: (%*d) call unknown#195896080
%d: <invalid CO-RE relocation>
failed to resolve CO-RE relocation %s%s
%d: <invalid BPF map reference>
BPF map '%s' is referenced but wasn't created
%d: <invalid kfunc call>
kfunc '%s' is referenced but wasn't resolved
libbpf: prog '%s': BPF program load failed: %s
libbpf: prog '%s': -- BEGIN PROG LOAD LOG --
%s-- END PROG LOAD LOG --
libbpf: skipping module BTFs loading, missing privileges
libbpf: failed to iterate BTF objects: %d
libbpf: failed to get BTF object #%d FD: %d
libbpf: failed to get BTF object #%d info: %d
libbpf: failed to load module [%s]'s BTF object #%d: %d
libbpf: prog '%s': no BTF-based attach target is specified, use bpf_program__set_attach_target()
libbpf: prog '%s': attach program FD is not set
libbpf: prog '%s': failed to find BPF program (FD %d) BTF ID for '%s': %d
libbpf: prog '%s': failed to find kernel BTF type ID of '%s': %d
libbpf: CO-RE relocating [%d] %s %s: found target candidate [%d] %s %s in [%s]
libbpf: prog '%s': relo #%d: target candidate search failed for [%d] %s %s: %ld
libbpf: failed to open /proc/kallsyms: %d
libbpf: failed to read kallsyms entry: %d
libbpf: prog '%s': can't pin program that wasn't loaded
libbpf: prog '%s': failed to pin at '%s': %s
libbpf: prog '%s': pinned at '%s'
libbpf: prog '%s': can't unpin program that wasn't loaded
libbpf: prog '%s': unpinned from '%s'
libbpf: error: program handler doesn't match object
libbpf: Error loading vmlinux BTF: %d
libbpf: object not yet loaded; load it first
libbpf: failed to guess program type from ELF section '%s'
libbpf: supported section(type) names are:%s
libbpf: vmlinux BTF is not found
libbpf: %s is not found in vmlinux BTF
libbpf: failed to guess attach type based on ELF section name '%s'
libbpf: attachable section(type) names are:%s
libbpf: elf: failed to get %s map definitions for %s
libbpf: DATASEC '%s' not found.
libbpf: map '%s' BTF data is corrupted.
libbpf: map '%s': unexpected var kind %s.
libbpf: map '%s': unsupported map linkage %s.
libbpf: map '%s': unexpected def kind %s.
libbpf: map '%s': invalid def size.
libbpf: map '%s': failed to alloc map name.
libbpf: map '%s': at sec_idx %d, offset %zu.
libbpf: map '%s': couldn't build pin path.
libbpf: map '%s' already has pin path '%s' different from '%s'
libbpf: map '%s' already pinned at '%s'; not re-pinning
libbpf: missing a path to pin map '%s' at
libbpf: map '%s' already pinned
libbpf: failed to pin map: %s
libbpf: no path to unpin map '%s' from
libbpf: unpinned map '%s' from '%s'
libbpf: map '%s': failed to resize memory-mapped region: %d
libbpf: map '%s': cannot be resized, map value type is not a datasec
libbpf: map '%s': cannot be resized, map value datasec is empty
libbpf: map '%s': cannot be resized, last var must be an array
libbpf: map '%s': cannot be resized, element size (%d) doesn't align with new total size (%u)
libbpf: map '%s': failed to adjust resized BTF, clearing BTF key/value info: %d
libbpf: error: unsupported map type
libbpf: error: inner_map_fd already specified
libbpf: loading object '%s' from buffer
libbpf: alloc memory failed for %s
libbpf: elf: endianness mismatch in %s.
libbpf: elf: failed to get the number of sections for %s: %s
libbpf: elf: multiple symbol tables in %s
libbpf: elf: couldn't find symbol table in %s, stripped object file?
libbpf: elf: section(%d) %s, size %ld, link %d, flags %lx, type=%d
libbpf: invalid license section in %s
libbpf: invalid kver section in %s
libbpf: kernel version of %s is %x
libbpf: elf: legacy map definitions in 'maps' section are not supported by libbpf v1.0+
libbpf: sec '%s': failed to get symbol name for offset %zu
libbpf: sec '%s': program at offset %zu crosses section boundary
libbpf: sec '%s': program '%s' is static and not supported
libbpf: sec '%s': found program '%s' at insn offset %zu (%zu bytes), code size %zu insns (%zu bytes)
libbpf: sec '%s': failed to alloc memory for new program '%s'
libbpf: sec '%s': corrupted program '%s', offset %zu, size %zu
libbpf: sec '%s': failed to allocate memory for prog '%s'
libbpf: elf: skipping unrecognized data section(%d) %s
libbpf: elf: skipping relo section(%d) %s for section(%d) %s
libbpf: elf: skipping section(%d) %s (size %zu)
libbpf: elf: symbol strings section missing or invalid in %s
libbpf: Error loading ELF section %s: %d.
libbpf: Error loading ELF section %s: %d. Ignored and continue.
libbpf: BTF is required, but is missing or corrupted.
libbpf: cannot create a dummy_ksym var
libbpf: looking for externs among %d symbols...
libbpf: failed to find BTF for extern '%s': %d
libbpf: failed to find BTF for extern '%s' [%d] section: %d
libbpf: extern function %s is unsupported under %s section
libbpf: failed to resolve size of extern (kcfg) '%s': %d
libbpf: failed to determine alignment of extern (kcfg) '%s': %d
libbpf: extern (kcfg) '%s': type is unsupported
libbpf: unrecognized extern section '%s'
libbpf: collected %d externs total
libbpf: extern (ksym) #%d: symbol %d, name %s
libbpf: failed to find extern definition for BTF %s '%s'
libbpf: extern (kcfg) #%d: symbol %d, off %u, name %s
libbpf: failed to find extern definition for BTF var '%s'
libbpf: prog '%s': unrecognized ELF section name '%s'
libbpf: prog '%s': failed to initialize: %d
libbpf: struct_ops reloc: failed to get %d reloc
libbpf: struct_ops reloc: symbol %zx not found
libbpf: struct_ops reloc: cannot find map at rel->r_offset %zu
libbpf: struct_ops reloc %s: for %lld value %lld shdr_idx %u rel->r_offset %zu map->sec_offset %zu name %d ('%s')
libbpf: struct_ops reloc %s: rel->r_offset %zu shdr_idx %u unsupported non-static function
libbpf: struct_ops reloc %s: invalid target program offset %llu
libbpf: struct_ops reloc %s: cannot find member at moff %u
libbpf: struct_ops reloc %s: cannot relocate non func ptr %s
libbpf: struct_ops reloc %s: cannot find prog at shdr_idx %u to relocate func ptr %s
libbpf: struct_ops reloc %s: prog %s is not struct_ops BPF program
libbpf: struct_ops reloc %s: cannot use prog %s in sec %s with type %u attach_btf_id %u expected_attach_type %u for func ptr %s
libbpf: .maps relo #%d: failed to get ELF relo
libbpf: .maps relo #%d: symbol %zx not found
libbpf: .maps relo #%d: for %zd value %zd rel->r_offset %zu name %d ('%s')
libbpf: .maps relo #%d: cannot find map '%s' at rel->r_offset %zu
libbpf: .maps relo #%d: '%s' isn't a BTF-defined map
libbpf: .maps relo #%d: hash-of-maps '%s' should have key size %zu.
libbpf: .maps relo #%d: '%s' isn't a valid map reference
libbpf: .maps relo #%d: '%s' isn't a valid program reference
libbpf: .maps relo #%d: '%s' isn't an entry-point program
libbpf: .maps relo #%d: map '%s' slot [%d] points to %s '%s'
libbpf: sec '%s': collecting relocation for section(%zu) '%s'
libbpf: sec '%s': failed to get relo #%d
libbpf: sec '%s': symbol #%zu not found for relo #%d
libbpf: sec '%s': corrupted symbol #%zu pointing to invalid section #%zu for relo #%d
libbpf: sec '%s': invalid offset 0x%zx for relo #%d
libbpf: sec '%s': relo #%d: insn #%u against '%s'
libbpf: sec '%s': relo #%d: couldn't find program in section '%s' for insn #%u, probably overridden weak function, skipping...
libbpf: prog '%s': invalid relo against '%s' for insns[%d].code 0x%x
libbpf: prog '%s': extern relo failed to find extern for '%s' (%d)
libbpf: prog '%s': found extern #%d '%s' (sym %d) for insn #%u
libbpf: prog '%s': incorrect bpf_call opcode
libbpf: prog '%s': bad call relo against '%s' in section '%s'
libbpf: prog '%s': bad call relo against '%s' at offset %zu
libbpf: prog '%s': invalid relo against '%s' in special section 0x%x; forgot to initialize global var?..
libbpf: prog '%s': bad subprog addr relo against '%s' at offset %zu+%d
libbpf: prog '%s': bad map relo against '%s' in section '%s'
libbpf: prog '%s': map relo failed to find map for section '%s', off %zu
libbpf: prog '%s': found map %zd (%s, sec %d, off %zu) for insn #%u
libbpf: prog '%s': bad data relo against section '%s'
libbpf: prog '%s': found data map %zd (%s, sec %d, off %zu) for insn %u
libbpf: prog '%s': data relo failed to find map for section '%s'
libbpf: Ignore ELF section %s because its depending ELF section %s is not found.
libbpf: failed to init libelf for %s
libbpf: failed to find skeleton map '%s'
libbpf: failed to open link at %s: %d
libbpf: link fd=%d: pinned at %s
libbpf: link fd=%d: unpinned from %s
libbpf: prog '%s': invalid perf event FD %d
libbpf: prog '%s': can't attach BPF program w/o FD (did you load it?)
libbpf: prog '%s': failed to create BPF link for perf_event FD %d: %d (%s)
libbpf: prog '%s': user context value is not supported
libbpf: prog '%s': failed to attach to perf_event FD %d: %s
libbpf: prog '%s': try add PERF_SAMPLE_CALLCHAIN to or remove exclude_callchain_[kernel|user] from pfd %d
libbpf: prog '%s': failed to enable perf_event FD %d: %s
libbpf: failed to add legacy kprobe event for '%s+0x%zx': %s
libbpf: failed to determine legacy kprobe event id for '%s+0x%zx': %s
libbpf: legacy kprobe perf_event_open() failed: %s
libbpf: prog '%s': failed to create %s '%s+0x%zx' perf event: %s
libbpf: prog '%s': failed to attach to %s '%s+0x%zx': %s
libbpf: kprobe name is invalid: %s
libbpf: kretprobes do not support offset specification
/sys/kernel/debug/tracing/available_filter_functions_addrs/sys/kernel/tracing/available_filter_functions_addrs/sys/kernel/debug/tracing/available_filter_functions/sys/kernel/tracing/available_filter_functionslibbpf: failed to open %s: %d
libbpf: failed to parse available_filter_functions_addrs entry: %d
libbpf: failed to parse available_filter_functions entry: %d
libbpf: kprobe multi pattern is invalid: %s
libbpf: prog '%s': failed to resolve full path for '%s': %d
libbpf: prog '%s': failed to attach multi-uprobe: %s
libbpf: prog '%s': invalid format of section definition '%s'
libbpf: zip: failed to open %s: %ld
libbpf: zip: could not find archive member %s in %s: %ld
libbpf: zip: found entry for %s in %s at 0x%lx
libbpf: zip: entry %s of %s is compressed and cannot be handled
libbpf: elf: could not read elf file %s from %s: %s
libbpf: elf: symbol address match for %s of %s in %s: 0x%x + 0x%lx = 0x%lx
libbpf: failed to add legacy uprobe event for %s:0x%zx: %d
libbpf: failed to determine legacy uprobe event id for %s:0x%zx: %d
libbpf: legacy uprobe perf_event_open() failed: %d
libbpf: prog '%s': failed to create %s '%s:0x%zx' perf event: %s
libbpf: prog '%s': failed to attach to %s '%s:0x%zx': %s
libbpf: prog '%s': section '%s' missing ':function[+offset]' specification
libbpf: prog '%s': uretprobes do not support offset specification
libbpf: invalid section '%s', expected SEC("usdt/<path>:<provider>:<name>")
libbpf: failed to determine tracepoint '%s/%s' perf event ID: %s
libbpf: tracepoint '%s/%s' perf_event_open() failed: %s
libbpf: prog '%s': failed to create tracepoint '%s/%s' perf event: %s
libbpf: prog '%s': failed to attach to tracepoint '%s/%s': %s
libbpf: prog '%s': failed to attach to raw tracepoint '%s': %s
libbpf: prog '%s': invalid section name '%s'
libbpf: prog '%s': target netdevice ifindex cannot be zero
libbpf: prog '%s': relative_fd and relative_id cannot be set at the same time
libbpf: prog '%s': supply none or both of target_fd and attach_func_name
libbpf: prog '%s': only BPF_PROG_TYPE_EXT can attach as freplacelibbpf: prog '%s': failed to attach to iterator: %s
libbpf: prog '%s': failed to attach to netfilter: %s
libbpf: error while processing records: %d
libbpf: perf_buffer: failed to process records in buffer #%d: %d
libbpf: Failed to get CPU range %s: %d
libbpf: Invalid CPU range [%d,%d] in %s
libbpf: Failed to open cpu mask file %s: %d
libbpf: Failed to read cpu mask from %s: %d
libbpf: CPU mask is too big in file %s
/sys/devices/system/cpu/possiblelibbpf: map '%s': failed to determine number of system CPUs: %d
libbpf: map '%s': setting size to %d
libbpf: map '%s': failed to create inner map: %d
libbpf: Error in bpf_create_map_xattr(%s):%s(%d). Retrying without BTF.
libbpf: map '%s': skipped auto-creating...
libbpf: found no pinned map to reuse at '%s'
libbpf: couldn't retrieve pinned map '%s': %s
libbpf: failed to get map info for map FD %d: %s
libbpf: couldn't reuse pinned map at '%s': parameter mismatch
libbpf: reused pinned map at '%s'
libbpf: map '%s': error reusing pinned map
libbpf: map '%s': cannot find pinned map
libbpf: map '%s': skipping creation (preset fd=%d)
libbpf: map '%s': created successfully, fd=%d
libbpf: Error setting initial map(%s) contents: %s
libbpf: Error freezing map(%s) as read-only: %s
libbpf: map '%s': failed to initialize slot [%d] to map '%s' fd=%d: %d
libbpf: map '%s': slot [%d] set to map '%s' fd=%d
libbpf: map '%s': failed to auto-pin at '%s': %d
libbpf: map '%s': failed to create: %s(%d)
libbpf: object '%s': load can't be attempted twice
libbpf: Failed to bump RLIMIT_MEMLOCK (err = %d), you might need to do it explicitly!
libbpf: Error in %s():%s(%d). Couldn't load trivial BPF program. Make sure your kernel supports BPF (CONFIG_BPF_SYSCALL=y) and/or that RLIMIT_MEMLOCK is set to big enough value.
libbpf: extern (kcfg) '%s': failed to get kernel version
libbpf: extern (kcfg) '%s': unrecognized virtual extern
libbpf: extern (kcfg) '%s': set to 0x%llx
libbpf: extern '%s': unrecognized extern kind
libbpf: extern (var ksym) '%s': not found in kernel BTF
libbpf: extern (var ksym) '%s': incompatible types, expected [%d] %s %s, but kernel has [%d] %s %s
libbpf: extern (var ksym) '%s': resolved to [%d] %s %s
libbpf: extern (func ksym) '%s': not found in kernel or module BTFs
libbpf: extern (func ksym) '%s': func_proto [%d] incompatible with %s [%d]
libbpf: extern (func ksym) '%s': module BTF fd index %d too big to fit in bpf_insn offset
libbpf: extern (func ksym) '%s': resolved to %s [%d]
libbpf: extern '%s' (strong): not resolved
libbpf: extern '%s' (weak): not resolved, defaulting to zero
libbpf: struct_ops init_kern: struct %s is not found in kernel BTF
libbpf: struct_ops init_kern: struct %s%s is not found in kernel BTF
libbpf: struct_ops init_kern %s: type_id:%u kern_type_id:%u kern_vtype_id:%u
libbpf: struct_ops init_kern: struct %s data is not found in struct %s%s
libbpf: struct_ops init_kern %s: Cannot find member %s in kernel BTF
libbpf: struct_ops init_kern %s: bitfield %s is not supported
libbpf: struct_ops init_kern %s: Unmatched member type %s %u != %u(kernel)
libbpf: struct_ops init_kern %s: kernel member %s is not a func ptr
libbpf: struct_ops init_kern %s: func ptr %s is set to prog %s from data(+%u) to kern_data(+%u)
libbpf: struct_ops init_kern %s: Error in size of member %s: %zd != %zd(kernel)
libbpf: struct_ops init_kern %s: copy %s %u bytes from data(+%u) to kern_data(+%u)
libbpf: failed to parse target BTF: %d
libbpf: sec '%s': found %d CO-RE relocations
libbpf: sec '%s': skipping CO-RE relocation #%d for insn #%d belonging to eliminated weak subprogram
libbpf: prog '%s': relo #%d: failed to record relocation: %d
libbpf: prog '%s': relo #%d: failed to relocate: %d
libbpf: prog '%s': relo #%d: failed to patch insn #%u: %d
libbpf: failed to perform CO-RE relocations: %d
libbpf: prog '%s': failed to relocate calls: %d
libbpf: prog '%s': exception_callback:<value> decl tag not applied to the main program
libbpf: prog '%s': exception_callback:<value> decl tag contains empty value
libbpf: prog '%s': exception callback %s must be a global non-hidden function
libbpf: prog '%s': relo #%d: poisoning insn #%d that loads map #%d '%s'
libbpf: prog '%s': relo #%d: poisoning insn #%d that calls kfunc '%s'
libbpf: prog '%s': relo #%d: bad insn
libbpf: prog '%s': relo #%d: bad relo type %d
libbpf: prog '%s': failed to relocate data references: %d
libbpf: prog '%s': subprog '%s' arg#%d is expected to be of `struct %s *` type
libbpf: prog '%s': failed to perform .BTF.ext fix ups: %d
libbpf: Kernel doesn't support BTF, skipping uploading it.
libbpf: Error loading .BTF into kernel: %d. %s
BTF is mandatory, can't proceed.libbpf: prog '%s': skipped loading
libbpf: prog '%s': failed to load: %d
libbpf: map '%s': failed to initialize slot [%d] to prog '%s' fd=%d: %d
libbpf: map '%s': slot [%d] set to prog '%s' fd=%d
libbpf: failed to load object '%s'
libbpf: prog '%s': cannot find exception callback '%s'
libbpf: map '%s': unexpected key size %zu provided, expected %u
libbpf: map '%s': unexpected value size %zu provided for per-CPU map, expected %d * %zu = %zd
libbpf: map '%s': unexpected value size %zu provided, expected %u
libbpf: page count should be power of two, but is %zu
libbpf: failed to get map info for FD %d; API not supported? Ignoring...
libbpf: map '%s' should be BPF_MAP_TYPE_PERF_EVENT_ARRAY
libbpf: failed to create epoll instance: %s
libbpf: failed to allocate events: out of memory
libbpf: failed to allocate buffers: out of memory
/sys/devices/system/cpu/onlinelibbpf: failed to get online CPU mask: %d
libbpf: failed to open perf buffer event on cpu #%d: %s
libbpf: failed to mmap perf buffer on cpu #%d: %s
libbpf: failed to enable perf buffer event on cpu #%d: %s
libbpf: failed to set cpu #%d, key %d -> perf FD %d: %s
libbpf: failed to epoll_ctl cpu #%d perf FD %d: %s
libbpf: failed to initialize skeleton BPF object '%s': %d
libbpf: failed to populate skeleton maps for '%s': %d
libbpf: failed to find skeleton program '%s'
libbpf: failed to populate skeleton progs for '%s': %d
libbpf: subskeletons require BTF at runtime (object %s)
libbpf: failed to populate subskeleton maps: %d
libbpf: type for map '%1$s' is not a datasec: %2$slibbpf: failed to load BPF skeleton '%s': %d
libbpf: failed to re-mmap() map '%s': %d
libbpf: prog '%s': failed to auto-attach: %d
BPF_PROG_LOAD expected_attach_type attributebpf_probe_read_kernel() helpersk_reuseport_select_or_migratelibbpf: Attribute of type %#x found multiple times in message, previous attribute is being ignored.
libbpf: Failed to parse extended error attributes
libbpf: Kernel error message: %s
libbpf: .BTF.ext %s section is not aligned to 4 bytes
libbpf: %s section (off:%u len:%u) is beyond the end of the ELF section .BTF.ext
libbpf: .BTF.ext %s record size not found
libbpf: %s section in .BTF.ext has invalid record size %u
libbpf: %s section in .BTF.ext has no recordslibbpf: %s section header is not found in .BTF.ext
libbpf: %s section has incorrect num_records in .BTF.ext
libbpf: Unsupported BTF_KIND:%u
libbpf: btf: type [%u]: invalid referenced type ID %u
libbpf: BTF loading error: %d
libbpf: -- BEGIN BTF LOAD LOG ---
%s
-- END BTF LOAD LOG --
libbpf: unsupported BTF_KIND:%u
libbpf: Can't load BTF with non-native endianness due to unsupported header length %u
libbpf: Invalid BTF magic: %x
libbpf: BTF header len %u larger than data size %u
libbpf: Invalid BTF total size: %u
libbpf: Invalid BTF data sections layout: type data at %u + %u, strings data at %u + %u
libbpf: BTF type section is not aligned to 4 bytes
libbpf: Invalid BTF string section
libbpf: BTF type [%d] is malformed
libbpf: BTF types data is malformed
libbpf: btf: type [%u]: invalid %s (string offset %u)
libbpf: btf: type [%u]: referenced type [%u] is not FUNC_PROTO
libbpf: btf: type [%u]: unrecognized kind %u
libbpf: BTF.ext header not foundlibbpf: BTF.ext in non-native endianness is not supported
libbpf: Invalid BTF.ext magic:%x
libbpf: Unsupported BTF.ext version:%u
libbpf: Unsupported BTF.ext flags:%x
libbpf: failed to open %s: %s
libbpf: failed to open %s as ELF file
libbpf: failed to get EHDR from %s
libbpf: failed to get section names section index for %s
libbpf: failed to get e_shstrndx from %s
libbpf: failed to get section(%d) header from %s
libbpf: failed to get section(%d) name from %s
libbpf: failed to get section(%d, %s) data from %s
libbpf: failed to find '%s' ELF section in %s
libbpf: failed to get ELF class (bitness) for %s
/lib/modules/%1$s/vmlinux-%1$s/lib/modules/%1$s/build/vmlinux/usr/lib/modules/%1$s/kernel/vmlinux/usr/lib/debug/boot/vmlinux-%1$s/usr/lib/debug/boot/vmlinux-%1$s.debug/usr/lib/debug/lib/modules/%1$s/vmlinuxlibbpf: loading kernel BTF '%s': %d
libbpf: failed to find valid kernel BTF
libbpf: btf_dedup_new failed: %ldlibbpf: unknown kind %d for type [%d]
libbpf: btf_dedup_prep failed:%d
libbpf: btf_dedup_strings failed:%d
libbpf: btf_dedup_resolve_fwds failed:%d
libbpf: btf_dedup_ref_types failed:%d
libbpf: btf_dedup_compact_types failed:%d
libbpf: btf_dedup_remap_types failed:%d
libbpf: btf_dedup_struct_types failed:%d
libbpf: btf_dedup_prim_types failed:%d
'version' section incorrect or lostKernel verifier blocks program loadingKernel doesn't support this program typeIncorrect netlink message parsinglibbpf: Netlink error reporting not supported
Cannot replace kernel functionsattach_btf_id 1 is not a functionlibbpf: unsatisfiable type cycle, id:[%u]
libbpf: unexpected size %d for id [%u]
libbpf: unexpected bitfield size %d
libbpf: unexpected size %d for enum, id:[%u]
 __attribute__((btf_type_tag("%s")))libbpf: unexpected type in decl chain, kind:%u, id:[%u]
libbpf: not enough memory for decl stack:%dtypedef __builtin_va_list __gnuc_va_listlibbpf: anonymous struct/union loop, id:[%u]
libbpf: unexpected size [%zu] for id [%u]
libbpf: unexpected error skipping mods/typedefs for id [%u]
libbpf: unexpected sz %d for id [%u]
libbpf: unexpected elem size %zd for array type [%u]
libbpf: unexpected kind [%u] for id [%u]
libbpf: ringbuf: failed to get map info for fd=%d: %d
libbpf: ringbuf: map fd=%d is not BPF_MAP_TYPE_RINGBUF
libbpf: ringbuf: failed to mmap consumer page for map fd=%d: %d
libbpf: ringbuf: failed to mmap data pages for map fd=%d: %d
libbpf: ringbuf: failed to epoll add map fd=%d: %d
libbpf: ringbuf: failed to create epoll instance: %d
libbpf: user ringbuf: failed to create epoll instance: %d
libbpf: user ringbuf: failed to get map info for fd=%d: %d
libbpf: user ringbuf: map fd=%d is not BPF_MAP_TYPE_USER_RINGBUF
libbpf: user ringbuf: failed to mmap consumer page for map fd=%d: %d
libbpf: user ringbuf: failed to mmap data pages for map fd=%d: %d
libbpf: user ringbuf: failed to epoll add map fd=%d: %d
libbpf: failed to find new ID mapping for original BTF type ID %u
libbpf: global '%s': incompatible forward declaration names '%s' and '%s'
libbpf: global '%s': incompatible %s forward declaration and concrete kind %s
libbpf: global '%s': incompatible BTF kinds %s and %s
libbpf: global '%s': incompatible %s names '%s' and '%s'
libbpf: global '%s': incompatible %s '%s' size %u and %u
libbpf: global '%s': incompatible func '%s' linkage
libbpf: global '%s': incompatible var '%s' linkage
libbpf: global '%s': incompatible number of %s fields %u and %u
libbpf: global '%s': incompatible field #%d names '%s' and '%s'
libbpf: global '%s': incompatible field #%d ('%s') offsets
libbpf: global '%s': incompatible number of %s params %u and %u
libbpf: global '%s': unsupported BTF kind %s
libbpf: global '%s': map %s mismatch
libbpf: sec %s types mismatch
libbpf: sec %s flags mismatch
libbpf: sec %s entsize mismatch
libbpf: libelf initialization failed: %s
libbpf: failed to create '%s': %d
libbpf: failed to create ELF object: %s
libbpf: failed to create ELF header: %s
libbpf: failed to create STRTAB section: %s
libbpf: failed to create STRTAB data: %s
libbpf: failed to create SYMTAB section: %s
libbpf: failed to create SYMTAB data: %s
libbpf: linker: adding object file '%s'...
libbpf: failed to open file '%s': %d
libbpf: failed to parse ELF file '%s': %s
libbpf: failed to get ELF header for %s: %s
libbpf: unsupported byte order of ELF file %s: %s
libbpf: unsupported kind of ELF file %s: %s
libbpf: failed to get SHSTRTAB section index for %s: %s
libbpf: failed to get section #%zu header for %s: %s
libbpf: failed to get section #%zu name for %s: %s
libbpf: failed to get section #%zu (%s) data from %s: %s
libbpf: multiple SYMTAB sections found, not supported
libbpf: failed to parse .BTF from %s: %d
libbpf: failed to parse .BTF.ext from '%s': %d
libbpf: unrecognized section #%zu (%s) in %s
libbpf: ELF is missing SYMTAB section in %s
libbpf: ELF is missing section headers STRTAB section in %s
libbpf: ELF section #%zu has empty name in %s
libbpf: ELF section #%zu alignment %llu is non pow-of-2 alignment in %s
libbpf: ELF section #%zu has inconsistent alignment addr=%llu != d=%llu in %s
libbpf: ELF section #%zu has inconsistent section size sh=%llu != d=%llu in %s
libbpf: ELF SYMTAB section #%zu points to missing STRTAB section #%zu in %s
libbpf: ELF SYMTAB section #%zu points to invalid STRTAB section #%zu in %s
libbpf: ELF sym #0 is invalid in %s
libbpf: ELF sym #%d in section #%zu has unsupported symbol binding %d
libbpf: ELF sym #%d in section #%zu has unsupported symbol visibility %d
libbpf: ELF sym #%d is invalid extern symbol in %s
libbpf: ELF sym #%d in section #%zu points to missing section #%zu in %s
libbpf: ELF section #%zu has unexpected size alignment %llu in %s
libbpf: ELF relo section #%zu points to invalid SYMTAB section #%zu in %s
libbpf: ELF relo section #%zu points to missing section #%zu in %s
libbpf: ELF relo section #%zu name has invalid name in %s
libbpf: ELF relo section #%zu points to invalid section #%zu in %s
libbpf: ELF relo #%d in section #%zu has unexpected type %zu in %s
libbpf: ELF relo #%d in section #%zu points to invalid symbol #%zu in %s
libbpf: ELF relo #%d in section #%zu points to missing symbol #%zu in %s
libbpf: ELF section #%zu (%s) has unrecognized type %zu in %s
libbpf: failed to init section '%s'
libbpf: ELF sections %s are incompatible
libbpf: non-identical contents of section '%s' are not supported
libbpf: can't fetch symbol name for symbol #%d in '%s'
libbpf: externs without BTF info are not supported
libbpf: failed to find BTF info for object '%s'
libbpf: failed to find BTF info for global/extern symbol '%s'
libbpf: global/extern '%s' BTF is ambiguous: both types #%d and #%u match
libbpf: failed to find matching ELF sec '%s'
libbpf: conflicting non-weak symbol #%d (%s) definition in '%s'
libbpf: BTF info is missing for global symbol '%s'
libbpf: only extern variables and functions are supported, but got '%s' for '%s'
libbpf: global '%s': invalid map definition type [%d]
libbpf: global '%s': invalid map definition
libbpf: global '%s': invalid dst map definition
libbpf: sections %s are not compatible
libbpf: relocation against STT_SECTION in non-exec section is not supported!
libbpf: failed to append BTF type #%d from file '%s'
libbpf: global '%s': section mismatch %d vs %d
libbpf: global '%s': failed to resolve size of underlying type: %d
libbpf: can't find section '%s' referenced from .BTF.ext
libbpf: incompatible .BTF.ext record sizes for section '%s'
libbpf: failed to find symbol for variable '%s' in section '%s'
libbpf: failed to add consolidated BTF type for datasec '%s': %d
libbpf: mismatch in func_info record size %zu != %u
libbpf: .BTF.ext generation failed: %d
libbpf: mismatch in line_info record size %zu != %u
libbpf: mismatch in core_relo_info record size %zu != %u
libbpf: failed to parse final .BTF.ext data: %d
libbpf: failed to write out .BTF ELF section: %d
libbpf: failed to write out .BTF.ext ELF section: %d
libbpf: failed to finalize ELF layout: %s
libbpf: failed to write ELF contents: %s
 var t=%d w=%d (%s:count=%d): imm[0]: %%d, imm[1]: %%d var t=%d w=%d (%s:count=%d): insn.reglibbpf: nr_progs %d/%d nr_maps %d/%d mismatch
libbpf: gen: load_btf: size %d
libbpf: gen: map_create: %s idx %d type %d value_type_id %d
map_create %s idx %d type %d value_size %d value_btf_id %dlibbpf: Total maps exceeds %d
libbpf: gen: prog_load: type %d insns_cnt %zd progi_idx %d
libbpf: gen: find_attach_tgt %s %d
libbpf: gen: emit_relo (%d): %s at %d %s
libbpf: BTF fd off %d for kfunc %s exceeds INT16_MAX, cannot process relocation
 func (%s:count=%d): imm: %%d, off: %%dlibbpf: gen: map_update_elem: idx %d
update_elem idx %d value_size %dlibbpf: gen: populate_outer_map: outer %d key %d inner %d
populate_outer_map outer %d key %d inner %dlibbpf: gen: map_freeze: idx %d
libbpf: prog '%s': relo %d at insn #%d can't be applied to array access
libbpf: prog '%s': relo %d at insn #%d can't be satisfied for bitfield
libbpf: prog '%s': relo #%d: unrecognized CO-RE relocation %s (%d) at insn #%d
libbpf: unexpected kind %s relocated, local [%d], target [%d]
libbpf: prog '%s': relo for [%u] %s (at idx %d) captures type [%d] of unexpected kind %s
libbpf: prog '%s': relo #%d: substituting insn #%d w/ invalid insn
libbpf: prog '%s': relo #%d: unexpected insn #%d (ALU/ALU64) value: got %u, exp %llu -> %llu
libbpf: prog '%s': relo #%d: patched insn #%d (ALU/ALU64) imm %llu -> %llu
libbpf: prog '%s': relo #%d: unexpected insn #%d (LDX/ST/STX) value: got %u, exp %llu -> %llu
libbpf: prog '%s': relo #%d: insn #%d (LDX/ST/STX) value too big: %llu
libbpf: prog '%s': relo #%d: insn #%d (LDX/ST/STX) accesses field incorrectly. Make sure you are accessing pointers, unsigned integers, or fields of matching type and size.
libbpf: prog '%s': relo #%d: patched insn #%d (LDX/ST/STX) off %llu -> %llu
libbpf: prog '%s': relo #%d: insn #%d (LDX/ST/STX) unexpected mem size: got %d, exp %u
libbpf: prog '%s': relo #%d: insn #%d (LDX/ST/STX) invalid new mem size: %u
libbpf: prog '%s': relo #%d: patched insn #%d (LDX/ST/STX) mem_sz %u -> %u
libbpf: prog '%s': relo #%d: insn #%d (LDIMM64) has unexpected form
libbpf: prog '%s': relo #%d: unexpected insn #%d (LDIMM64) value: got %llu, exp %llu -> %llu
libbpf: prog '%s': relo #%d: patched insn #%d (LDIMM64) imm64 %llu -> %llu
libbpf: prog '%s': relo #%d: trying to relocate unrecognized insn #%d, code:0x%x, src:0x%x, dst:0x%x, off:0x%x, imm:0x%x
libbpf: prog '%s': relo #%d: parsing [%d] %s %s + %s failed: %d
libbpf: prog '%s': relo #%d: %s
libbpf: prog '%s': relo #%d: no matching targets found
libbpf: prog '%s': relo #%d: <%s> (%d) relocation doesn't support anonymous types
libbpf: prog '%s': relo #%d: error matching candidate #%d %s: %d
 libbpf: prog '%s': relo #%d: field offset ambiguity: %u != %u
libbpf: prog '%s': relo #%d: relocation decision ambiguity: %s %llu != %s %llu
libbpf: prog '%s': relo #%d: %s candidate #%d %s
libbpf: usdt: unrecognized register '%s'
libbpf: usdt: failed to get absolute path of '%s' (err %d), using path as is...
libbpf: usdt: failed to open '%s' to get base addr of '%s': %d
libbpf: usdt: discovered segment for lib '%s': addrs %zx-%zx mode %s offset %zx
libbpf: usdt: failed to find '%s' (resolved to '%s') within PID %d memory mappings
libbpf: usdt: failed to find USDT support BPF maps, did you forget to include bpf/usdt.bpf.h?
/sys/bus/event_source/devices/uprobe/format/ref_ctr_offsetlibbpf: usdt: unrecognized ELF kind %d for '%s'
libbpf: usdt: attaching to 32-bit ELF binary '%s' is not supported
libbpf: usdt: unsupported ELF class for '%s'
libbpf: usdt: unsupported type of ELF binary '%s' (%d), only ET_EXEC and ET_DYN are supported
libbpf: usdt: ELF endianness mismatch for '%s'
libbpf: usdt: no USDT notes section (%s) found in '%s'
libbpf: usdt: invalid USDT notes section (%s) in '%s'
libbpf: usdt: discovered PHDR #%d in '%s': vaddr 0x%lx memsz 0x%lx offset 0x%lx type 0x%lx flags 0x%lx
libbpf: usdt: failed to find PT_LOAD program headers in '%s'
libbpf: usdt: failed to process ELF program segments for '%s': %d
libbpf: usdt: failed to find ELF program segment for '%s:%s' in '%s' at IP 0x%lx
libbpf: usdt: matched ELF binary '%s' segment [0x%lx, 0x%lx) for '%s:%s' at IP 0x%lx is not executable
libbpf: usdt: attaching to shared libraries without specific PID is not supported on current kernel
libbpf: usdt: failed to get memory segments in PID %d for shared library '%s': %d
libbpf: usdt: failed to find shared lib memory segment for '%s:%s' in '%s' at relative IP 0x%lx
libbpf: usdt: probe for '%s:%s' in %s '%s': addr 0x%lx base 0x%lx (resolved abs_ip 0x%lx rel_ip 0x%lx) args '%s' in segment [0x%lx, 0x%lx) at offset 0x%lx
libbpf: usdt: kernel doesn't support USDT semaphore refcounting for '%s:%s' in '%s'
libbpf: usdt: failed to find ELF loadable segment with semaphore of '%s:%s' in '%s' at 0x%lx
libbpf: usdt: matched ELF binary '%s' segment [0x%lx, 0x%lx] for semaphore of '%s:%s' at 0x%lx is executable
libbpf: usdt: sema  for '%s:%s' in %s '%s': addr 0x%lx base 0x%lx (resolved 0x%lx) in segment [0x%lx, 0x%lx] at offset 0x%lx
libbpf: usdt: too many USDT arguments (> %d) for '%s:%s' with args spec '%s'
libbpf: usdt: unrecognized arg #%d spec '%s'
libbpf: usdt: unsupported arg #%d (spec '%s') size: %d
libbpf: usdt: failed to set USDT spec #%d for '%s:%s' in '%s': %d
libbpf: usdt: IP collision detected for spec #%d for '%s:%s' in '%s'
libbpf: usdt: failed to map IP 0x%lx to spec #%d for '%s:%s' in '%s': %d
libbpf: usdt: failed to attach uprobe #%d for '%s:%s' in '%s': %d
libbpf: usdt: failed to attach uprobe multi for '%s:%s' in '%s': %d
libbpf: elf: failed to get ehdr from %s: %s
libbpf: elf: failed to find symbol table ELF sections in '%s'
libbpf: elf: failed to get symbols for symtab section in '%s': %s
libbpf: elf: failed to get verdef ELF section in '%s'
libbpf: elf: failed to init libelf for %s
libbpf: elf: could not read elf from %s: %s
should not be 0 in a shared librarytry using shared library path insteadlibbpf: elf: ambiguous match for '%s', '%s' in '%s'
libbpf: elf: symbol address match for '%s' in '%s': 0x%lx
libbpf: elf: '%s' is 0 in symtab for '%s': %s
libbpf: elf: failed to find symbol '%s' in '%s'
libbpf: elf: ambiguous match found '%s@%lu' in '%s' previous offset %lu
�?Y@�C@�@�?P?���������MbP?��.A�@0A�A�e��AN@���������fgn�rh��|�?@@@i@�r@������	@������@��������?�������?333333�?ffffff�?{�G�z�?�?90:0���?{�G�z�?�������?j�@���ư>����0C������� �������?�>@�?)@9@$@�K@@@��@�������?�?�������?�?�?�1@`]@0k@�s@z@�v@��@܄@��@333333�?.@������&�.>4@I@�R@@	
�����������hZ!4@L�>�>�
����
���+�..���������������###############################@BInvalidTimestampgraph,0.5,caller,function,percen/tmp/perf-inject-guest_session-X--sort=mem,sym,dso,symbol_daddr,dso_daddr,tlb,lo--sort=local_weight,mem,sym,dso,symbol_daddr,dso_daddr,snoop,tlb,locked,blockedSSSSSSSSSSSSSSSS��������@B��gfffgfffgfffgfff��������/tmp/perf-test-X/tmp/perf-pmu-test-format-XXXXXXd���������������������xV4

w�Uf3D"Z��������hijklmoqstާ�d�Y
��S�j	

����������������������xc
d��,�X �,�X ���Ld�&:pLS��bS��bS��bS��b���1,��14&�k4&�k���1-��1��3&�k4&�k�3|�1d�3|�1�3|�1	�3|�1��3|�1
�3|�1
�3|�1�3|�1	�3|�1�3|�1�Oh��'d�Oh��'�Oh��'	�Oh��'
�Oh��'�Oh��'��Oh��'�Oh��'�Oh��'�Oh��'	�Oh��'
�Oh��'�Oh��'�Oh��'�Oh��'�Oh��'Z�Oh��'d�Oh��'��Oh��'
�Oh��'�Oh��'�Oh��'Y�Oh��'e�Oh��'{cycles,instruct@test-prog																 with build id 	�/tmp/perf-kmod-XPERFILE2hPERFILE2��������/proc/self/ns/mn show reference e callgraph, �������������0000000000000000















����������������������������Lost Auxiliary Trace Buffer/tmp/perf-kcore-perf_trace_conte�������Sort by index only available with group events! -F +brstackinsnis not availableis being ignored ���� 


bpf_spin_lockv_lockvalcntldefault_corebp_l1_btb_correctbranchL1 BTB Correctionevent=0x8a00bp_l2_btb_correctbranchL2 BTB Correctionevent=0x8b00l3_cache_rdcacheL3 cache access, readevent=0x4000Attributable Level 3 cache access, readsegment_reg_loads.anyotherNumber of segment register loadsevent=0x6,period=200000,umask=0x8000dispatch_blocked.anyotherMemory cluster signals to block micro-op dispatch for any reasonevent=0x9,period=200000,umask=0x2000eist_transotherNumber of Enhanced Intel SpeedStep(R) Technology (EIST) transitionsevent=0x3a,period=200000,umask=0x000hisi_sccl,ddrcuncore_hisi_ddrc.flux_wcmduncoreDDRC write commandsevent=0x200DDRC write commandsuncore_cboxunc_cbo_xsnp_response.miss_evictionuncoreA cross-core snoop resulted from L3 Eviction which misses in some processor coreevent=0x22,umask=0x8100A cross-core snoop resulted from L3 Eviction which misses in some processor coreevent-hyphenuncoreUNC_CBO_HYPHENevent=0xe0,umask=0x0000UNC_CBO_HYPHENevent-two-hyphuncoreUNC_CBO_TWO_HYPHevent=0xc0,umask=0x0000UNC_CBO_TWO_HYPHhisi_sccl,l3cuncore_hisi_l3c.rd_hit_cpipeuncoreTotal read hitsevent=0x700Total read hitsuncore_imc_free_runninguncore_imc_free_running.cache_missuncoreTotal cache missesevent=0x1200Total cache missesuncore_imcuncore_imc.cache_hitsuncoreTotal cache hitsevent=0x3400Total cache hitsuncore_sys_ddr_pmusys_ddr_pmu.write_cyclesuncoreddr write-cycles eventevent=0x2bv800uncore_sys_ccn_pmusys_ccn_pmu.read_cyclesuncoreccn read-cycles eventconfig=0x2c0x0100uncore_sys_cmn_pmusys_cmn_pmu.hnf_cache_missuncoreCounts total cache misses in first lookup result (high priority)eventid=0x1,type=0x5(434|436|43c|43a).*00l1d.hwpf_misscacheL1D.HWPF_MISSevent=0x51,period=1000003,umask=0x2000l1d.replacementcacheCounts the number of cache lines replaced in L1 data cacheevent=0x51,period=100003,umask=0x100Counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replacel1d_pend_miss.fb_fullcacheNumber of cycles a demand request has waited due to L1D Fill Buffer (FB) unavailabilityevent=0x48,period=1000003,umask=0x200Counts number of cycles a demand request has waited due to L1D Fill Buffer (FB) unavailability. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accessesl1d_pend_miss.fb_full_periodscacheNumber of phases a demand request has waited due to L1D Fill Buffer (FB) unavailabilityevent=0x48,cmask=1,edge=1,period=1000003,umask=0x200Counts number of phases a demand request has waited due to L1D Fill Buffer (FB) unavailability. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accessesl1d_pend_miss.l2_stallcacheThis event is deprecated. Refer to new event L1D_PEND_MISS.L2_STALLSevent=0x48,period=1000003,umask=0x410l1d_pend_miss.l2_stallscacheNumber of cycles a demand request has waited due to L1D due to lack of L2 resourcesevent=0x48,period=1000003,umask=0x400Counts number of cycles a demand request has waited due to L1D due to lack of L2 resources. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accessesl1d_pend_miss.pendingcacheNumber of L1D misses that are outstandingevent=0x48,period=1000003,umask=0x100Counts number of L1D misses that are outstanding in each cycle, that is each cycle the number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand from the demand Hit FB, if it is allocated by hardware or software prefetch. Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request typel1d_pend_miss.pending_cyclescacheCycles with L1D load Misses outstandingevent=0x48,cmask=1,period=1000003,umask=0x100Counts duration of L1D miss outstanding in cyclesl2_lines_in.allcacheL2 cache lines filling L2event=0x25,period=100003,umask=0x1f00Counts the number of L2 cache lines filling the L2. Counting does not cover rejectsl2_lines_out.useless_hwpfcacheCache lines that have been L2 hardware prefetched but not used by demand accessesevent=0x26,period=200003,umask=0x400Counts the number of cache lines that have been prefetched by the L2 hardware prefetcher but not used by demand access when evicted from the L2 cachel2_request.allcacheAll accesses to L2 cache [This event is alias to L2_RQSTS.REFERENCES]event=0x24,period=200003,umask=0xff00Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.REFERENCES]l2_request.misscacheRead requests with true-miss in L2 cache. [This event is alias to L2_RQSTS.MISS]event=0x24,period=200003,umask=0x3f00Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.MISS]l2_rqsts.all_code_rdcacheL2 code requestsevent=0x24,period=200003,umask=0xe400Counts the total number of L2 code requestsl2_rqsts.all_demand_data_rdcacheDemand Data Read access L2 cacheevent=0x24,period=200003,umask=0xe100Counts Demand Data Read requests accessing the L2 cache. These requests may hit or miss L2 cache. True-miss exclude misses that were merged with ongoing L2 misses. An access is counted oncel2_rqsts.all_demand_misscacheDemand requests that miss L2 cacheevent=0x24,period=200003,umask=0x2700Counts demand requests that miss L2 cachel2_rqsts.all_hwpfcacheL2_RQSTS.ALL_HWPFevent=0x24,period=200003,umask=0xf000l2_rqsts.all_rfocacheRFO requests to L2 cacheevent=0x24,period=200003,umask=0xe200Counts the total number of RFO (read for ownership) requests to L2 cache. L2 RFO requests include both L1D demand RFO misses as well as L1D RFO prefetchesl2_rqsts.code_rd_hitcacheL2 cache hits when fetching instructions, code readsevent=0x24,period=200003,umask=0xc400Counts L2 cache hits when fetching instructions, code readsl2_rqsts.code_rd_misscacheL2 cache misses when fetching instructionsevent=0x24,period=200003,umask=0x2400Counts L2 cache misses when fetching instructionsl2_rqsts.demand_data_rd_hitcacheDemand Data Read requests that hit L2 cacheevent=0x24,period=200003,umask=0xc100Counts the number of demand Data Read requests initiated by load instructions that hit L2 cachel2_rqsts.demand_data_rd_misscacheDemand Data Read miss L2 cacheevent=0x24,period=200003,umask=0x2100Counts demand Data Read requests with true-miss in the L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. An access is counted oncel2_rqsts.hwpf_misscacheL2_RQSTS.HWPF_MISSevent=0x24,period=200003,umask=0x3000l2_rqsts.misscacheRead requests with true-miss in L2 cache. [This event is alias to L2_REQUEST.MISS]event=0x24,period=200003,umask=0x3f00Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.MISS]l2_rqsts.referencescacheAll accesses to L2 cache [This event is alias to L2_REQUEST.ALL]event=0x24,period=200003,umask=0xff00Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.ALL]l2_rqsts.rfo_hitcacheRFO requests that hit L2 cacheevent=0x24,period=200003,umask=0xc200Counts the RFO (Read-for-Ownership) requests that hit L2 cachel2_rqsts.rfo_misscacheRFO requests that miss L2 cacheevent=0x24,period=200003,umask=0x2200Counts the RFO (Read-for-Ownership) requests that miss L2 cachel2_rqsts.swpf_hitcacheSW prefetch requests that hit L2 cacheevent=0x24,period=200003,umask=0xc800Counts Software prefetch requests that hit the L2 cache. Accounts for PREFETCHNTA and PREFETCHT0/1/2 instructions when FB is not fulll2_rqsts.swpf_misscacheSW prefetch requests that miss L2 cacheevent=0x24,period=200003,umask=0x2800Counts Software prefetch requests that miss the L2 cache. Accounts for PREFETCHNTA and PREFETCHT0/1/2 instructions when FB is not fulllongest_lat_cache.misscacheCounts the number of cacheable memory requests that miss in the LLC. Counts on a per core basisevent=0x2e,period=200003,umask=0x4100Counts the number of cacheable memory requests that miss in the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the platform has an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basislongest_lat_cache.misscacheCore-originated cacheable requests that missed L3  (Except hardware prefetches to the L3)event=0x2e,period=100003,umask=0x4100Counts core-originated cacheable requests that miss the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches to the L1 and L2.  It does not include hardware prefetches to the L3, and may not count other types of requests to the L3longest_lat_cache.referencecacheCounts the number of cacheable memory requests that access the LLC. Counts on a per core basisevent=0x2e,period=200003,umask=0x4f00Counts the number of cacheable memory requests that access the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the platform has an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basislongest_lat_cache.referencecacheCore-originated cacheable requests that refer to L3 (Except hardware prefetches to the L3)event=0x2e,period=100003,umask=0x4f00Counts core-originated cacheable requests to the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches to the L1 and L2.  It does not include hardware prefetches to the L3, and may not count other types of requests to the L3mem_bound_stalls.ifetchcacheCounts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM)event=0x34,period=200003,umask=0x3800Counts the number of cycles the core is stalled due to an instruction cache or translation lookaside buffer (TLB) miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM)mem_bound_stalls.ifetch_dram_hitcacheCounts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in DRAM or MMIO (Non-DRAM)event=0x34,period=200003,umask=0x2000Counts the number of cycles the core is stalled due to an instruction cache or translation lookaside buffer (TLB) miss which hit in DRAM or MMIO (non-DRAM)mem_bound_stalls.ifetch_l2_hitcacheCounts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2 cacheevent=0x34,period=200003,umask=0x800Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the L2 cachemem_bound_stalls.ifetch_llc_hitcacheCounts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the LLC or other core with HITE/F/Mevent=0x34,period=200003,umask=0x1000Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the Last Level Cache (LLC) or other core with HITE/F/Mmem_bound_stalls.loadcacheCounts the number of cycles the core is stalled due to a demand load miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM)event=0x34,period=200003,umask=0x700mem_bound_stalls.load_dram_hitcacheCounts the number of cycles the core is stalled due to a demand load miss which hit in DRAM or MMIO (Non-DRAM)event=0x34,period=200003,umask=0x400mem_bound_stalls.load_l2_hitcacheCounts the number of cycles the core is stalled due to a demand load which hit in the L2 cacheevent=0x34,period=200003,umask=0x100mem_bound_stalls.load_llc_hitcacheCounts the number of cycles the core is stalled due to a demand load which hit in the LLC or other core with HITE/F/Mevent=0x34,period=200003,umask=0x200Counts the number of cycles the core is stalled due to a demand load which hit in the Last Level Cache (LLC) or other core with HITE/F/Mmem_inst_retired.all_loadscacheRetired load instructions  Supports address when precise (Precise event)event=0xd0,period=1000003,umask=0x8100Counts all retired load instructions. This event accounts for SW prefetch instructions of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW  Supports address when precise (Precise event)mem_inst_retired.all_storescacheRetired store instructions  Supports address when precise (Precise event)event=0xd0,period=1000003,umask=0x8200Counts all retired store instructions  Supports address when precise (Precise event)mem_inst_retired.anycacheAll retired memory instructions  Supports address when precise (Precise event)event=0xd0,period=1000003,umask=0x8300Counts all retired memory instructions - loads and stores  Supports address when precise (Precise event)mem_inst_retired.lock_loadscacheRetired load instructions with locked access  Supports address when precise (Precise event)event=0xd0,period=100007,umask=0x2100Counts retired load instructions with locked access  Supports address when precise (Precise event)mem_inst_retired.split_loadscacheRetired load instructions that split across a cacheline boundary  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x4100Counts retired load instructions that split across a cacheline boundary  Supports address when precise (Precise event)mem_inst_retired.split_storescacheRetired store instructions that split across a cacheline boundary  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x4200Counts retired store instructions that split across a cacheline boundary  Supports address when precise (Precise event)mem_inst_retired.stlb_miss_loadscacheRetired load instructions that miss the STLB  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x1100Number of retired load instructions that (start a) miss in the 2nd-level TLB (STLB)  Supports address when precise (Precise event)mem_inst_retired.stlb_miss_storescacheRetired store instructions that miss the STLB  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x1200Number of retired store instructions that (start a) miss in the 2nd-level TLB (STLB)  Supports address when precise (Precise event)mem_load_completed.l1_miss_anycacheCompleted demand load uops that miss the L1 d-cacheevent=0x43,period=1000003,umask=0xfd00Number of completed demand load requests that missed the L1 data cache including shadow misses (FB hits, merge to an ongoing L1D miss)mem_load_l3_hit_retired.xsnp_fwdcacheRetired load instructions whose data sources were HitM responses from shared L3  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x400Counts retired load instructions whose data sources were HitM responses from shared L3  Supports address when precise (Precise event)mem_load_l3_hit_retired.xsnp_hitcacheRetired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x200Counts retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache  Supports address when precise (Precise event)mem_load_l3_hit_retired.xsnp_hitmcacheRetired load instructions whose data sources were HitM responses from shared L3  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x400Counts retired load instructions whose data sources were HitM responses from shared L3  Supports address when precise (Precise event)mem_load_l3_hit_retired.xsnp_misscacheRetired load instructions whose data sources were L3 hit and cross-core snoop missed in on-pkg core cache  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x100Counts the retired load instructions whose data sources were L3 hit and cross-core snoop missed in on-pkg core cache  Supports address when precise (Precise event)mem_load_l3_hit_retired.xsnp_nonecacheRetired load instructions whose data sources were hits in L3 without snoops required  Supports address when precise (Precise event)event=0xd2,period=100003,umask=0x800Counts retired load instructions whose data sources were hits in L3 without snoops required  Supports address when precise (Precise event)mem_load_l3_hit_retired.xsnp_no_fwdcacheRetired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x200Counts retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache  Supports address when precise (Precise event)mem_load_l3_miss_retired.local_dramcacheRetired load instructions which data sources missed L3 but serviced from local dram  Supports address when precise (Precise event)event=0xd3,period=100007,umask=0x100Retired load instructions which data sources missed L3 but serviced from local DRAM  Supports address when precise (Precise event)mem_load_misc_retired.uccacheRetired instructions with at least 1 uncacheable load or lock  Supports address when precise (Precise event)event=0xd4,period=100007,umask=0x400Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access (Bus Lock)  Supports address when precise (Precise event)mem_load_retired.fb_hitcacheNumber of completed demand load requests that missed the L1, but hit the FB(fill buffer), because a preceding miss to the same cacheline initiated the line to be brought into L1, but data is not yet ready in L1  Supports address when precise (Precise event)event=0xd1,period=100007,umask=0x4000Counts retired load instructions with at least one uop was load missed in L1 but hit FB (Fill Buffers) due to preceding miss to the same cache line with data not ready  Supports address when precise (Precise event)mem_load_retired.l1_hitcacheRetired load instructions with L1 cache hits as data sources  Supports address when precise (Precise event)event=0xd1,period=1000003,umask=0x100Counts retired load instructions with at least one uop that hit in the L1 data cache. This event includes all SW prefetches and lock instructions regardless of the data source  Supports address when precise (Precise event)mem_load_retired.l1_misscacheRetired load instructions missed L1 cache as data sources  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x800Counts retired load instructions with at least one uop that missed in the L1 cache  Supports address when precise (Precise event)mem_load_retired.l2_hitcacheRetired load instructions with L2 cache hits as data sources  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x200Counts retired load instructions with L2 cache hits as data sources  Supports address when precise (Precise event)mem_load_retired.l2_misscacheRetired load instructions missed L2 cache as data sources  Supports address when precise (Precise event)event=0xd1,period=100021,umask=0x1000Counts retired load instructions missed L2 cache as data sources  Supports address when precise (Precise event)mem_load_retired.l3_hitcacheRetired load instructions with L3 cache hits as data sources  Supports address when precise (Precise event)event=0xd1,period=100021,umask=0x400Counts retired load instructions with at least one uop that hit in the L3 cache  Supports address when precise (Precise event)mem_load_retired.l3_misscacheRetired load instructions missed L3 cache as data sources  Supports address when precise (Precise event)event=0xd1,period=50021,umask=0x2000Counts retired load instructions with at least one uop that missed in the L3 cache  Supports address when precise (Precise event)mem_load_uops_retired.dram_hitcacheCounts the number of load uops retired that hit in DRAM  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x8000mem_load_uops_retired.l2_hitcacheCounts the number of load uops retired that hit in the L2 cache  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x200mem_load_uops_retired.l3_hitcacheCounts the number of load uops retired that hit in the L3 cache  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x400mem_scheduler_block.allcacheCounts the number of cycles that uops are blocked for any of the following reasons:  load buffer, store buffer or RSV fullevent=0x4,period=20003,umask=0x700mem_scheduler_block.ld_bufcacheCounts the number of cycles that uops are blocked due to a load buffer full conditionevent=0x4,period=20003,umask=0x200mem_scheduler_block.rsvcacheCounts the number of cycles that uops are blocked due to an RSV full conditionevent=0x4,period=20003,umask=0x400mem_scheduler_block.st_bufcacheCounts the number of cycles that uops are blocked due to a store buffer full conditionevent=0x4,period=20003,umask=0x100mem_store_retired.l2_hitcacheMEM_STORE_RETIRED.L2_HITevent=0x44,period=200003,umask=0x100mem_uops_retired.all_loadscacheCounts the number of load uops retired  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x8100Counts the total number of load uops retired  Supports address when precise (Precise event)mem_uops_retired.all_storescacheCounts the number of store uops retired  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x8200Counts the total number of store uops retired  Supports address when precise (Precise event)mem_uops_retired.load_latency_gt_128cacheCounts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 128 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x8000Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 128 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uops_retired.load_latency_gt_16cacheCounts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 16 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x1000Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 16 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uops_retired.load_latency_gt_256cacheCounts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 256 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x10000Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 256 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uops_retired.load_latency_gt_32cacheCounts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 32 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x2000Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 32 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uops_retired.load_latency_gt_4cacheCounts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 4 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x400Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 4 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uops_retired.load_latency_gt_512cacheCounts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 512 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x20000Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 512 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uops_retired.load_latency_gt_64cacheCounts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 64 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x4000Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 64 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uops_retired.load_latency_gt_8cacheCounts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 8 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x800Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 8 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uops_retired.split_loadscacheCounts the number of retired split load uops  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x4100mem_uops_retired.store_latencycacheCounts the number of stores uops retired. Counts with or without PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x600Counts the number of stores uops retired. Counts with or without PEBS enabled. If PEBS is enabled and a PEBS record is generated, will populate PEBS Latency and PEBS Data Source fields accordingly  Supports address when precise (Must be precise)mem_uop_retired.anycacheRetired memory uops for any accessevent=0xe5,period=1000003,umask=0x300Number of retired micro-operations (uops) for load or store memory accessesocr.demand_data_rd.l3_hitcacheCounts demand data reads that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000100ocr.demand_data_rd.l3_hit.snoop_hitmcacheCounts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100ocr.demand_data_rd.l3_hit.snoop_hitmcacheCounts demand data reads that resulted in a snoop hit in another cores caches, data forwarding is required as the data is modifiedevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C000100ocr.demand_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100ocr.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheCounts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000100ocr.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheCounts demand data reads that resulted in a snoop hit in another cores caches which forwarded the unmodified data to the requesting coreevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x8003C000100ocr.demand_rfo.l3_hitcacheCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000200ocr.demand_rfo.l3_hit.snoop_hitmcacheCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000200ocr.demand_rfo.l3_hit.snoop_hitmcacheCounts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit in another cores caches, data forwarding is required as the data is modifiedevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C000200offcore_requests.all_requestscacheOFFCORE_REQUESTS.ALL_REQUESTSevent=0x21,period=100003,umask=0x8000offcore_requests.data_rdcacheDemand and prefetch data readsevent=0x21,period=100003,umask=0x800Counts the demand and prefetch data reads. All Core Data Reads include cacheable 'Demands' and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request typeoffcore_requests.demand_data_rdcacheDemand Data Read requests sent to uncoreevent=0x21,period=100003,umask=0x100Counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncoreoffcore_requests_outstanding.all_data_rdcacheThis event is deprecated. Refer to new event OFFCORE_REQUESTS_OUTSTANDING.DATA_RD  Spec update: ADL038event=0x20,period=1000003,umask=0x810offcore_requests_outstanding.cycles_with_data_rdcacheOFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD  Spec update: ADL038event=0x20,cmask=1,period=1000003,umask=0x800offcore_requests_outstanding.cycles_with_demand_data_rdcacheCycles where at least 1 outstanding demand data read request is pendingevent=0x20,cmask=1,period=2000003,umask=0x100offcore_requests_outstanding.cycles_with_demand_rfocacheFor every cycle where the core is waiting on at least 1 outstanding Demand RFO request, increments by 1event=0x20,cmask=1,period=1000003,umask=0x400OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFOoffcore_requests_outstanding.data_rdcacheOFFCORE_REQUESTS_OUTSTANDING.DATA_RD  Spec update: ADL038event=0x20,period=1000003,umask=0x800offcore_requests_outstanding.demand_data_rdcacheFor every cycle, increments by the number of outstanding demand data read requests pendingevent=0x20,period=1000003,umask=0x100For every cycle, increments by the number of outstanding demand data read requests pending.   Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestorsq_misc.bus_lockcacheCounts bus locks, accounts for cache line split locks and UC locksevent=0x2c,period=100003,umask=0x1000Counts the more expensive bus lock needed to enforce cache coherency for certain memory accesses that need to be done atomically.  Can be created by issuing an atomic instruction (via the LOCK prefix) which causes a cache line split or accesses uncacheable memorysw_prefetch_access.ntacacheNumber of PREFETCHNTA instructions executedevent=0x40,period=100003,umask=0x100Counts the number of PREFETCHNTA instructions executedsw_prefetch_access.prefetchwcacheNumber of PREFETCHW instructions executedevent=0x40,period=100003,umask=0x800Counts the number of PREFETCHW instructions executedsw_prefetch_access.t0cacheNumber of PREFETCHT0 instructions executedevent=0x40,period=100003,umask=0x200Counts the number of PREFETCHT0 instructions executedsw_prefetch_access.t1_t2cacheNumber of PREFETCHT1 or PREFETCHT2 instructions executedevent=0x40,period=100003,umask=0x400Counts the number of PREFETCHT1 or PREFETCHT2 instructions executedtopdown_fe_bound.icachecacheCounts the number of issue slots every cycle that were not delivered by the frontend due to instruction cache missesevent=0x71,period=1000003,umask=0x2000arith.fpdiv_activefloating pointARITH.FPDIV_ACTIVEevent=0xb0,cmask=1,period=1000003,umask=0x100assists.fpfloating pointCounts all microcode FP assistsevent=0xc1,period=100003,umask=0x200Counts all microcode Floating Point assistsassists.sse_avx_mixfloating pointASSISTS.SSE_AVX_MIXevent=0xc1,period=1000003,umask=0x1000fp_arith_dispatched.port_0floating pointFP_ARITH_DISPATCHED.PORT_0event=0xb3,period=2000003,umask=0x100fp_arith_dispatched.port_1floating pointFP_ARITH_DISPATCHED.PORT_1event=0xb3,period=2000003,umask=0x200fp_arith_dispatched.port_5floating pointFP_ARITH_DISPATCHED.PORT_5event=0xb3,period=2000003,umask=0x400fp_arith_inst_retired.128b_packed_doublefloating pointCounts number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 2 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x400Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 2 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.128b_packed_singlefloating pointNumber of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x800Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.256b_packed_doublefloating pointCounts number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x1000Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.256b_packed_singlefloating pointCounts number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x2000Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.4_flopsfloating pointNumber of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below.  Each count represents 2 or/and 4 computation operations, 1 for each element.  Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x1800Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision  floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 2 or/and 4 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.scalarfloating pointNumber of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below.  Applies to SSE* and AVX* scalar, double and single precision floating-point: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 RANGE SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per elementevent=0xc7,period=1000003,umask=0x300Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.scalar_doublefloating pointCounts number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x100Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.scalar_singlefloating pointCounts number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x200Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.vectorfloating pointNumber of any Vector retired FP arithmetic instructionsevent=0xc7,period=1000003,umask=0xfc00Number of any Vector retired FP arithmetic instructions.  The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsmachine_clears.fp_assistfloating pointCounts the number of floating point operations retired that required microcode assistevent=0xc3,period=20003,umask=0x400Counts the number of floating point operations retired that required microcode assist, which is not a reflection of the number of FP operations, instructions or uopsuops_retired.fpdivfloating pointCounts the number of floating point divide uops retired (x87 and SSE, including x87 sqrt) (Precise event)event=0xc2,period=2000003,umask=0x800baclears.anyfrontendCounts the total number of BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branchesevent=0xe6,period=100003,umask=0x100Counts the total number of BACLEARS, which occur when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend.  Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branchesbaclears.anyfrontendClears due to Unknown Branchesevent=0x60,period=100003,umask=0x100Number of times the front-end is resteered when it finds a branch instruction in a fetch line. This is called Unknown Branch which occurs for the first time a branch instruction is fetched or when the branch is not tracked by the BPU (Branch Prediction Unit) anymoredecode.lcpfrontendStalls caused by changing prefix length of the instructionevent=0x87,period=500009,umask=0x100Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunkdecode.ms_busyfrontendCycles the Microcode Sequencer is busyevent=0x87,period=500009,umask=0x200dsb2mite_switches.penalty_cyclesfrontendDSB-to-MITE switch true penalty cyclesevent=0x61,period=100003,umask=0x200Decode Stream Buffer (DSB) is a Uop-cache that holds translations of previously fetched instructions that were decoded by the legacy x86 decode pipeline (MITE). This event counts fetch penalty cycles when a transition occurs from DSB to MITEfrontend_retired.any_dsb_missfrontendRetired Instructions who experienced DSB miss (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x100Counts retired Instructions that experienced DSB (Decode stream buffer i.e. the decoded instruction-cache) miss (Precise event)frontend_retired.dsb_missfrontendRetired Instructions who experienced a critical DSB miss (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x1100Number of retired Instructions that experienced a critical DSB (Decode stream buffer i.e. the decoded instruction-cache) miss. Critical means stalls were exposed to the back-end as a result of the DSB miss (Precise event)frontend_retired.itlb_missfrontendRetired Instructions who experienced iTLB true miss (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x1400Counts retired Instructions that experienced iTLB (Instruction TLB) true miss (Precise event)frontend_retired.l1i_missfrontendRetired Instructions who experienced Instruction L1 Cache true miss (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x1200Counts retired Instructions who experienced Instruction L1 Cache true miss (Precise event)frontend_retired.l2_missfrontendRetired Instructions who experienced Instruction L2 Cache true miss (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x1300Counts retired Instructions who experienced Instruction L2 Cache true miss (Precise event)frontend_retired.latency_ge_1frontendRetired instructions after front-end starvation of at least 1 cycle (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x60010600Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_128frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x60800600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_16frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x60100600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.latency_ge_2frontendRetired instructions after front-end starvation of at least 2 cycles (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x60020600Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_256frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x61000600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_2_bubbles_ge_1frontendRetired instructions that are fetched after an interval where the front-end had at least 1 bubble-slot for a period of 2 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x10020600Counts retired instructions that are delivered to the back-end after the front-end had at least 1 bubble-slot for a period of 2 cycles. A bubble-slot is an empty issue-pipeline slot while there was no RAT stall (Precise event)frontend_retired.latency_ge_32frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x60200600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.latency_ge_4frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x60040600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_512frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x62000600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_64frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x60400600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_8frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x60080600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.ms_flowsfrontendFRONTEND_RETIRED.MS_FLOWS (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x800frontend_retired.stlb_missfrontendRetired Instructions who experienced STLB (2nd level TLB) true miss (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x1500Counts retired Instructions that experienced STLB (2nd level TLB) true miss (Precise event)frontend_retired.unknown_branchfrontendFRONTEND_RETIRED.UNKNOWN_BRANCH (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x1700icache.accessesfrontendCounts the number of requests to the instruction cache for one or more bytes of a cache lineevent=0x80,period=200003,umask=0x300Counts the total number of requests to the instruction cache.  The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line or byte chunk count as one.  Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same lineicache.missesfrontendCounts the number of instruction cache missesevent=0x80,period=200003,umask=0x200Counts the number of missed requests to the instruction cache.  The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line and byte chunk count as one.  Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same lineicache_data.stallsfrontendCycles where a code fetch is stalled due to L1 instruction cache missevent=0x80,period=500009,umask=0x400Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The decode pipeline works at a 32 Byte granularityicache_tag.stallsfrontendCycles where a code fetch is stalled due to L1 instruction cache tag missevent=0x83,period=200003,umask=0x400Counts cycles where a code fetch is stalled due to L1 instruction cache tag missidq.dsb_cycles_anyfrontendCycles Decode Stream Buffer (DSB) is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x800Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) pathidq.dsb_cycles_okfrontendCycles DSB is delivering optimal number of Uopsevent=0x79,cmask=6,period=2000003,umask=0x800Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB)idq.dsb_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) pathevent=0x79,period=2000003,umask=0x800Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) pathidq.mite_cycles_anyfrontendCycles MITE is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x400Counts the number of cycles uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB)idq.mite_cycles_okfrontendCycles MITE is delivering optimal number of Uopsevent=0x79,cmask=6,period=2000003,umask=0x400Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB)idq.mite_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,period=2000003,umask=0x400Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. This also means that uops are not being delivered from the Decode Stream Buffer (DSB)idq.ms_cycles_anyfrontendCycles when uops are being delivered to IDQ while MS is busyevent=0x79,cmask=1,period=2000003,umask=0x2000Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Uops maybe initiated by Decode Stream Buffer (DSB) or MITEidq.ms_switchesfrontendNumber of switches from DSB or MITE to the MSevent=0x79,cmask=1,edge=1,period=100003,umask=0x2000Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequenceridq.ms_uopsfrontendUops delivered to IDQ while MS is busyevent=0x79,period=1000003,umask=0x2000Counts the total number of uops delivered by the Microcode Sequencer (MS)idq_bubbles.corefrontendUops not delivered by IDQ when backend of the machine is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CORE]event=0x9c,period=1000003,umask=0x100Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CORE]idq_bubbles.cycles_0_uops_deliv.corefrontendCycles when no uops are not delivered by the IDQ when backend of the machine is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE]event=0x9c,cmask=6,period=1000003,umask=0x100Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE]idq_bubbles.cycles_fe_was_okfrontendCycles when optimal number of uops was delivered to the back-end when the back-end is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_FE_WAS_OK]event=0x9c,cmask=1,inv=1,period=1000003,umask=0x100Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_FE_WAS_OK]idq_uops_not_delivered.corefrontendUops not delivered by IDQ when backend of the machine is not stalled [This event is alias to IDQ_BUBBLES.CORE]event=0x9c,period=1000003,umask=0x100Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CORE]idq_uops_not_delivered.cycles_0_uops_deliv.corefrontendCycles when no uops are not delivered by the IDQ when backend of the machine is not stalled [This event is alias to IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE]event=0x9c,cmask=6,period=1000003,umask=0x100Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE]idq_uops_not_delivered.cycles_fe_was_okfrontendCycles when optimal number of uops was delivered to the back-end when the back-end is not stalled [This event is alias to IDQ_BUBBLES.CYCLES_FE_WAS_OK]event=0x9c,cmask=1,inv=1,period=1000003,umask=0x100Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CYCLES_FE_WAS_OK]cycle_activity.stalls_l3_missmemoryExecution stalls while L3 cache miss demand load is outstandingevent=0xa3,cmask=6,period=1000003,umask=0x600ld_head.any_at_retmemoryCounts the number of cycles that the head (oldest load) of the load buffer is stalled due to any number of reasons, including an L1 miss, WCB full, pagewalk, store address block or store data block, on a load that retiresevent=0x5,period=1000003,umask=0xff00ld_head.l1_bound_at_retmemoryCounts the number of cycles that the head (oldest load) of the load buffer is stalled due to a core bound stall including a store address match, a DTLB miss or a page walk that detains the load from retiringevent=0x5,period=1000003,umask=0xf400ld_head.l1_miss_at_retmemoryCounts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a DL1 missevent=0x5,period=1000003,umask=0x8100ld_head.other_at_retmemoryCounts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to other block casesevent=0x5,period=1000003,umask=0xc000Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to other block cases such as pipeline conflicts, fences, etcld_head.pgwalk_at_retmemoryCounts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a pagewalkevent=0x5,period=1000003,umask=0xa000ld_head.st_addr_at_retmemoryCounts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a store address matchevent=0x5,period=1000003,umask=0x8400machine_clears.memory_orderingmemoryCounts the number of machine clears due to memory ordering caused by a snoop from an external agent. Does not count internally generated machine clears such as those due to memory disambiguationevent=0xc3,period=20003,umask=0x200machine_clears.memory_orderingmemoryNumber of machine clears due to memory ordering conflictsevent=0xc3,period=100003,umask=0x200Counts the number of Machine Clears detected dye to memory ordering. Memory Ordering Machine Clears may apply when a memory read may not conform to the memory ordering rules of the x86 architecturememory_activity.cycles_l1d_missmemoryCycles while L1 cache miss demand load is outstandingevent=0x47,cmask=2,period=1000003,umask=0x200memory_activity.stalls_l1d_missmemoryExecution stalls while L1 cache miss demand load is outstandingevent=0x47,cmask=3,period=1000003,umask=0x300memory_activity.stalls_l2_missmemoryExecution stalls while L2 cache miss demand cacheable load request is outstandingevent=0x47,cmask=5,period=1000003,umask=0x500Execution stalls while L2 cache miss demand cacheable load request is outstanding (will not count for uncacheable demand requests e.g. bus lock)memory_activity.stalls_l3_missmemoryExecution stalls while L3 cache miss demand cacheable load request is outstandingevent=0x47,cmask=9,period=1000003,umask=0x900Execution stalls while L3 cache miss demand cacheable load request is outstanding (will not count for uncacheable demand requests e.g. bus lock)mem_trans_retired.load_latency_gt_128memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 128 cycles  Supports address when precise (Must be precise)event=0xcd,period=1009,umask=0x1,ldlat=0x8000Counts randomly selected loads when the latency from first dispatch to completion is greater than 128 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.load_latency_gt_16memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 16 cycles  Supports address when precise (Must be precise)event=0xcd,period=20011,umask=0x1,ldlat=0x1000Counts randomly selected loads when the latency from first dispatch to completion is greater than 16 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.load_latency_gt_256memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 256 cycles  Supports address when precise (Must be precise)event=0xcd,period=503,umask=0x1,ldlat=0x10000Counts randomly selected loads when the latency from first dispatch to completion is greater than 256 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.load_latency_gt_32memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 32 cycles  Supports address when precise (Must be precise)event=0xcd,period=100007,umask=0x1,ldlat=0x2000Counts randomly selected loads when the latency from first dispatch to completion is greater than 32 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.load_latency_gt_4memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 4 cycles  Supports address when precise (Must be precise)event=0xcd,period=100003,umask=0x1,ldlat=0x400Counts randomly selected loads when the latency from first dispatch to completion is greater than 4 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.load_latency_gt_512memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 512 cycles  Supports address when precise (Must be precise)event=0xcd,period=101,umask=0x1,ldlat=0x20000Counts randomly selected loads when the latency from first dispatch to completion is greater than 512 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.load_latency_gt_64memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 64 cycles  Supports address when precise (Must be precise)event=0xcd,period=2003,umask=0x1,ldlat=0x4000Counts randomly selected loads when the latency from first dispatch to completion is greater than 64 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.load_latency_gt_8memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 8 cycles  Supports address when precise (Must be precise)event=0xcd,period=50021,umask=0x1,ldlat=0x800Counts randomly selected loads when the latency from first dispatch to completion is greater than 8 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.store_samplememoryRetired memory store access operations. A PDist event for PEBS Store Latency Facility  Supports address when precise (Must be precise)event=0xcd,period=1000003,umask=0x200Counts Retired memory accesses with at least 1 store operation. This PEBS event is the precisely-distributed (PDist) trigger covering all stores uops for sampling by the PEBS Store Latency Facility. The facility is described in Intel SDM Volume 3 section 19.9.8  Supports address when precise (Must be precise)ocr.demand_data_rd.l3_missmemoryCounts demand data reads that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8440000100ocr.demand_data_rd.l3_missmemoryCounts demand data reads that were not supplied by the L3 cacheevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000100ocr.demand_data_rd.l3_miss_localmemoryCounts demand data reads that were not supplied by the L3 cache. [L3_MISS_LOCAL is alias to L3_MISS]event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8440000100ocr.demand_rfo.l3_missmemoryCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8440000200ocr.demand_rfo.l3_missmemoryCounts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cacheevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000200ocr.demand_rfo.l3_miss_localmemoryCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache. [L3_MISS_LOCAL is alias to L3_MISS]event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8440000200offcore_requests.l3_miss_demand_data_rdmemoryCounts demand data read requests that miss the L3 cacheevent=0x21,period=100003,umask=0x1000offcore_requests_outstanding.l3_miss_demand_data_rdmemoryFor every cycle, increments by the number of demand data read requests pending that are known to have missed the L3 cacheevent=0x20,period=2000003,umask=0x1000For every cycle, increments by the number of demand data read requests pending that are known to have missed the L3 cache.  Note that this does not capture all elapsed cycles while requests are outstanding - only cycles from when the requests were known by the requesting core to have missed the L3 cacheassists.hardwareotherASSISTS.HARDWAREevent=0xc1,period=100003,umask=0x400assists.page_faultotherASSISTS.PAGE_FAULTevent=0xc1,period=1000003,umask=0x800core_power.license_1otherCORE_POWER.LICENSE_1event=0x28,period=200003,umask=0x200core_power.license_2otherCORE_POWER.LICENSE_2event=0x28,period=200003,umask=0x400core_power.license_3otherCORE_POWER.LICENSE_3event=0x28,period=200003,umask=0x800ocr.corewb_m.any_responseotherCounts modified writebacks from L1 cache and L2 cache that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000800ocr.demand_data_rd.any_responseotherCounts demand data reads that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100ocr.demand_data_rd.any_responseotherCounts demand data reads that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1000100ocr.demand_data_rd.dramotherCounts demand data reads that were supplied by DRAMevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x18400000100ocr.demand_rfo.any_responseotherCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200ocr.demand_rfo.any_responseotherCounts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1000200ocr.streaming_wr.any_responseotherCounts streaming stores that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1080000ocr.streaming_wr.any_responseotherCounts streaming stores that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1080000rs.emptyotherCycles when Reservation Station (RS) is empty for the threadevent=0xa5,period=1000003,umask=0x700Counts cycles during which the reservation station (RS) is empty for this logical processor. This is usually caused when the front-end pipeline runs into starvation periods (e.g. branch mispredictions or i-cache misses)rs.empty_countotherCounts end of periods where the Reservation Station (RS) was emptyevent=0xa5,cmask=1,edge=1,inv=1,period=100003,umask=0x700Counts end of periods where the Reservation Station (RS) was empty. Could be useful to closely sample on front-end latency issues (see the FRONTEND_RETIRED event of designated precise events)rs_empty.countotherThis event is deprecated. Refer to new event RS.EMPTY_COUNTevent=0xa5,cmask=1,edge=1,inv=1,period=100003,umask=0x710rs_empty.cyclesotherThis event is deprecated. Refer to new event RS.EMPTYevent=0xa5,period=1000003,umask=0x710xq.full_cyclesotherCycles the uncore cannot take further requestsevent=0x2d,cmask=1,period=1000003,umask=0x100number of cycles when the thread is active and the uncore cannot take any further requests (for example prefetches, loads or stores initiated by the Core that miss the L2 cache)arith.divider_activepipelineThis event is deprecated. Refer to new event ARITH.DIV_ACTIVEevent=0xb0,cmask=1,period=1000003,umask=0x910arith.div_activepipelineCycles when divide unit is busy executing divide or square root operationsevent=0xb0,cmask=1,period=1000003,umask=0x900Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operationsarith.fp_divider_activepipelineThis event is deprecated. Refer to new event ARITH.FPDIV_ACTIVEevent=0xb0,cmask=1,period=1000003,umask=0x110arith.idiv_activepipelineThis event counts the cycles the integer divider is busyevent=0xb0,cmask=1,period=1000003,umask=0x800arith.int_divider_activepipelineThis event is deprecated. Refer to new event ARITH.IDIV_ACTIVEevent=0xb0,cmask=1,period=1000003,umask=0x810assists.anypipelineNumber of occurrences where a microcode assist is invoked by hardwareevent=0xc1,period=100003,umask=0x1b00Counts the number of occurrences where a microcode assist is invoked by hardware. Examples include AD (page Access Dirty), FP and AVX related assistsbr_inst_retired.all_branchespipelineCounts the total number of branch instructions retired for all branch types (Precise event)event=0xc4,period=20000300Counts the total number of instructions in which the instruction pointer (IP) of the processor is resteered due to a branch instruction and the branch instruction successfully retires.  All branch type instructions are accounted for (Precise event)br_inst_retired.all_branchespipelineAll branch instructions retired (Precise event)event=0xc4,period=40000900Counts all branch instructions retired (Precise event)br_inst_retired.callpipelineThis event is deprecated. Refer to new event BR_INST_RETIRED.NEAR_CALL (Precise event)event=0xc4,period=200003,umask=0xf910br_inst_retired.condpipelineCounts the number of retired JCC (Jump on Conditional Code) branch instructions retired, includes both taken and not taken branches (Precise event)event=0xc4,period=200003,umask=0x7e00br_inst_retired.condpipelineConditional branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x1100Counts conditional branch instructions retired (Precise event)br_inst_retired.cond_ntakenpipelineNot taken branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x1000Counts not taken branch instructions retired (Precise event)br_inst_retired.cond_takenpipelineCounts the number of taken JCC (Jump on Conditional Code) branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xfe00br_inst_retired.cond_takenpipelineTaken conditional branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x100Counts taken conditional branch instructions retired (Precise event)br_inst_retired.far_branchpipelineCounts the number of far branch instructions retired, includes far jump, far call and return, and interrupt call and return (Precise event)event=0xc4,period=200003,umask=0xbf00br_inst_retired.far_branchpipelineFar branch instructions retired (Precise event)event=0xc4,period=100007,umask=0x4000Counts far branch instructions retired (Precise event)br_inst_retired.indirectpipelineCounts the number of near indirect JMP and near indirect CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xeb00br_inst_retired.indirectpipelineIndirect near branch instructions retired (excluding returns) (Precise event)event=0xc4,period=100003,umask=0x8000Counts near indirect branch instructions retired excluding returns. TSX abort is an indirect branch (Precise event)br_inst_retired.indirect_callpipelineCounts the number of near indirect CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xfb00br_inst_retired.ind_callpipelineThis event is deprecated. Refer to new event BR_INST_RETIRED.INDIRECT_CALL (Precise event)event=0xc4,period=200003,umask=0xfb10br_inst_retired.jccpipelineThis event is deprecated. Refer to new event BR_INST_RETIRED.COND (Precise event)event=0xc4,period=200003,umask=0x7e10br_inst_retired.near_callpipelineCounts the number of near CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xf900br_inst_retired.near_callpipelineDirect and indirect near call instructions retired (Precise event)event=0xc4,period=100007,umask=0x200Counts both direct and indirect near call instructions retired (Precise event)br_inst_retired.near_returnpipelineCounts the number of near RET branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xf700br_inst_retired.near_returnpipelineReturn instructions retired (Precise event)event=0xc4,period=100007,umask=0x800Counts return instructions retired (Precise event)br_inst_retired.near_takenpipelineCounts the number of near taken branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xc000br_inst_retired.near_takenpipelineTaken branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x2000Counts taken branch instructions retired (Precise event)br_inst_retired.non_return_indpipelineThis event is deprecated. Refer to new event BR_INST_RETIRED.INDIRECT (Precise event)event=0xc4,period=200003,umask=0xeb10br_inst_retired.rel_callpipelineCounts the number of near relative CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xfd00br_inst_retired.returnpipelineThis event is deprecated. Refer to new event BR_INST_RETIRED.NEAR_RETURN (Precise event)event=0xc4,period=200003,umask=0xf710br_inst_retired.taken_jccpipelineThis event is deprecated. Refer to new event BR_INST_RETIRED.COND_TAKEN (Precise event)event=0xc4,period=200003,umask=0xfe10br_misp_retired.all_branchespipelineCounts the total number of mispredicted branch instructions retired for all branch types (Precise event)event=0xc5,period=20000300Counts the total number of mispredicted branch instructions retired.  All branch type instructions are accounted for.  Prediction of the branch target address enables the processor to begin executing instructions before the non-speculative execution path is known. The branch prediction unit (BPU) predicts the target address based on the instruction pointer (IP) of the branch and on the execution path through which execution reached this IP.    A branch misprediction occurs when the prediction is wrong, and results in discarding all instructions executed in the speculative path and re-fetching from the correct path (Precise event)br_misp_retired.all_branchespipelineAll mispredicted branch instructions retired (Precise event)event=0xc5,period=40000900Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch.  When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event)br_misp_retired.condpipelineCounts the number of mispredicted JCC (Jump on Conditional Code) branch instructions retired (Precise event)event=0xc5,period=200003,umask=0x7e00br_misp_retired.condpipelineMispredicted conditional branch instructions retired (Precise event)event=0xc5,period=400009,umask=0x1100Counts mispredicted conditional branch instructions retired (Precise event)br_misp_retired.cond_ntakenpipelineMispredicted non-taken conditional branch instructions retired (Precise event)event=0xc5,period=400009,umask=0x1000Counts the number of conditional branch instructions retired that were mispredicted and the branch direction was not taken (Precise event)br_misp_retired.cond_takenpipelineCounts the number of mispredicted taken JCC (Jump on Conditional Code) branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xfe00br_misp_retired.cond_takenpipelinenumber of branch instructions retired that were mispredicted and taken (Precise event)event=0xc5,period=400009,umask=0x100Counts taken conditional mispredicted branch instructions retired (Precise event)br_misp_retired.indirectpipelineCounts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xeb00br_misp_retired.indirectpipelineMiss-predicted near indirect branch instructions retired (excluding returns) (Precise event)event=0xc5,period=100003,umask=0x8000Counts miss-predicted near indirect branch instructions retired excluding returns. TSX abort is an indirect branch (Precise event)br_misp_retired.indirect_callpipelineCounts the number of mispredicted near indirect CALL branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xfb00br_misp_retired.indirect_callpipelineMispredicted indirect CALL retired (Precise event)event=0xc5,period=400009,umask=0x200Counts retired mispredicted indirect (near taken) CALL instructions, including both register and memory indirect (Precise event)br_misp_retired.ind_callpipelineThis event is deprecated. Refer to new event BR_MISP_RETIRED.INDIRECT_CALL (Precise event)event=0xc5,period=200003,umask=0xfb10br_misp_retired.jccpipelineThis event is deprecated. Refer to new event BR_MISP_RETIRED.COND (Precise event)event=0xc5,period=200003,umask=0x7e10br_misp_retired.near_takenpipelineCounts the number of mispredicted near taken branch instructions retired (Precise event)event=0xc5,period=200003,umask=0x8000br_misp_retired.near_takenpipelineNumber of near branch instructions retired that were mispredicted and taken (Precise event)event=0xc5,period=400009,umask=0x2000Counts number of near branch instructions retired that were mispredicted and taken (Precise event)br_misp_retired.non_return_indpipelineThis event is deprecated. Refer to new event BR_MISP_RETIRED.INDIRECT (Precise event)event=0xc5,period=200003,umask=0xeb10br_misp_retired.retpipelineThis event counts the number of mispredicted ret instructions retired. Non PEBS (Precise event)event=0xc5,period=100007,umask=0x800This is a non-precise version (that is, does not use PEBS) of the event that counts mispredicted return instructions retired (Precise event)br_misp_retired.returnpipelineCounts the number of mispredicted near RET branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xf700br_misp_retired.taken_jccpipelineThis event is deprecated. Refer to new event BR_MISP_RETIRED.COND_TAKEN (Precise event)event=0xc5,period=200003,umask=0xfe10cpu_clk_unhalted.c01pipelineCore clocks when the thread is in the C0.1 light-weight slower wakeup time but more power saving optimized stateevent=0xec,period=2000003,umask=0x1000Counts core clocks when the thread is in the C0.1 light-weight slower wakeup time but more power saving optimized state.  This state can be entered via the TPAUSE or UMWAIT instructionscpu_clk_unhalted.c02pipelineCore clocks when the thread is in the C0.2 light-weight faster wakeup time but less power saving optimized stateevent=0xec,period=2000003,umask=0x2000Counts core clocks when the thread is in the C0.2 light-weight faster wakeup time but less power saving optimized state.  This state can be entered via the TPAUSE or UMWAIT instructionscpu_clk_unhalted.c0_waitpipelineCore clocks when the thread is in the C0.1 or C0.2 or running a PAUSE in C0 ACPI stateevent=0xec,period=2000003,umask=0x7000Counts core clocks when the thread is in the C0.1 or C0.2 power saving optimized states (TPAUSE or UMWAIT instructions) or running the PAUSE instructioncpu_clk_unhalted.corepipelineCounts the number of unhalted core clock cycles. (Fixed event)event=0x3c,period=200000300Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses fixed counter 1cpu_clk_unhalted.core_ppipelineCounts the number of unhalted core clock cyclesevent=0x3c,period=200000300Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses a programmable general purpose performance countercpu_clk_unhalted.distributedpipelineCycle counts are evenly distributed between active threads in the Coreevent=0xec,period=2000003,umask=0x200This event distributes cycle counts between active hyperthreads, i.e., those in C0.  A hyperthread becomes inactive when it executes the HLT or MWAIT instructions.  If all other hyperthreads are inactive (or disabled or do not exist), all counts are attributed to this hyperthread. To obtain the full count when the Core is active, sum the counts from each hyperthreadcpu_clk_unhalted.one_thread_activepipelineCore crystal clock cycles when this thread is unhalted and the other thread is haltedevent=0x3c,period=25003,umask=0x200Counts Core crystal clock cycles when current thread is unhalted and the other thread is haltedcpu_clk_unhalted.pausepipelineCPU_CLK_UNHALTED.PAUSEevent=0xec,period=2000003,umask=0x4000cpu_clk_unhalted.pause_instpipelineCPU_CLK_UNHALTED.PAUSE_INSTevent=0xec,cmask=1,edge=1,period=2000003,umask=0x4000cpu_clk_unhalted.ref_distributedpipelineCore crystal clock cycles. Cycle counts are evenly distributed between active threads in the Coreevent=0x3c,period=2000003,umask=0x800This event distributes Core crystal clock cycle counts between active hyperthreads, i.e., those in C0 sleep-state. A hyperthread becomes inactive when it executes the HLT or MWAIT instructions. If one thread is active in a core, all counts are attributed to this hyperthread. To obtain the full count when the Core is active, sum the counts from each hyperthreadcpu_clk_unhalted.ref_tscpipelineCounts the number of unhalted reference clock cycles at TSC frequency. (Fixed event)event=0,period=2000003,umask=0x300Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses fixed counter 2cpu_clk_unhalted.ref_tscpipelineReference cycles when the core is not in halt stateevent=0,period=2000003,umask=0x300Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this casecpu_clk_unhalted.ref_tsc_ppipelineCounts the number of unhalted reference clock cycles at TSC frequencyevent=0x3c,period=2000003,umask=0x100Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses a programmable general purpose performance countercpu_clk_unhalted.ref_tsc_ppipelineReference cycles when the core is not in halt stateevent=0x3c,period=2000003,umask=0x100Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this casecpu_clk_unhalted.threadpipelineCounts the number of unhalted core clock cycles. (Fixed event)event=0x3c,period=200000300Counts the number of core cycles while the core is not in a halt state.  The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time.  This event uses fixed counter 1cpu_clk_unhalted.threadpipelineCore cycles when the thread is not in halt stateevent=0x3c,period=200000300Counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other eventscpu_clk_unhalted.thread_ppipelineCounts the number of unhalted core clock cyclesevent=0x3c,period=200000300Counts the number of core cycles while the core is not in a halt state.  The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses a programmable general purpose performance countercpu_clk_unhalted.thread_ppipelineThread cycles when thread is not in halt stateevent=0x3c,period=200000300This is an architectural event that counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling. For this reason, this event may have a changing ratio with regards to wall clock timecycle_activity.cycles_l1d_misspipelineCycles while L1 cache miss demand load is outstandingevent=0xa3,cmask=8,period=1000003,umask=0x800cycle_activity.cycles_l2_misspipelineCycles while L2 cache miss demand load is outstandingevent=0xa3,cmask=1,period=1000003,umask=0x100cycle_activity.cycles_mem_anypipelineCycles while memory subsystem has an outstanding loadevent=0xa3,cmask=16,period=1000003,umask=0x1000cycle_activity.stalls_l1d_misspipelineExecution stalls while L1 cache miss demand load is outstandingevent=0xa3,cmask=12,period=1000003,umask=0xc00cycle_activity.stalls_l2_misspipelineExecution stalls while L2 cache miss demand load is outstandingevent=0xa3,cmask=5,period=1000003,umask=0x500cycle_activity.stalls_totalpipelineTotal execution stallsevent=0xa3,cmask=4,period=1000003,umask=0x400exe_activity.1_ports_utilpipelineCycles total of 1 uop is executed on all ports and Reservation Station was not emptyevent=0xa6,period=2000003,umask=0x200Counts cycles during which a total of 1 uop was executed on all ports and Reservation Station (RS) was not emptyexe_activity.2_ports_utilpipelineCycles total of 2 uops are executed on all ports and Reservation Station was not emptyevent=0xa6,period=2000003,umask=0x400Counts cycles during which a total of 2 uops were executed on all ports and Reservation Station (RS) was not emptyexe_activity.3_ports_utilpipelineCycles total of 3 uops are executed on all ports and Reservation Station was not emptyevent=0xa6,period=2000003,umask=0x800Cycles total of 3 uops are executed on all ports and Reservation Station (RS) was not emptyexe_activity.4_ports_utilpipelineCycles total of 4 uops are executed on all ports and Reservation Station was not emptyevent=0xa6,period=2000003,umask=0x1000Cycles total of 4 uops are executed on all ports and Reservation Station (RS) was not emptyexe_activity.bound_on_loadspipelineExecution stalls while memory subsystem has an outstanding loadevent=0xa6,cmask=5,period=2000003,umask=0x2100exe_activity.bound_on_storespipelineCycles where the Store Buffer was full and no loads caused an execution stallevent=0xa6,cmask=2,period=1000003,umask=0x4000Counts cycles where the Store Buffer was full and no loads caused an execution stallexe_activity.exe_bound_0_portspipelineCycles no uop executed while RS was not empty, the SB was not full and there was no outstanding loadevent=0xa6,period=1000003,umask=0x8000Number of cycles total of 0 uops executed on all ports, Reservation Station (RS) was not empty, the Store Buffer (SB) was not full and there was no outstanding loadinst_decoded.decoderspipelineInstruction decoders utilized in a cycleevent=0x75,period=2000003,umask=0x100Number of decoders utilized in a cycle when the MITE (legacy decode pipeline) fetches instructionsinst_retired.anypipelineCounts the total number of instructions retired. (Fixed event) (Precise event)event=0xc0,period=200000300Counts the total number of instructions that retired. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. This event continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses fixed counter 0 (Precise event)inst_retired.anypipelineNumber of instructions retired. Fixed Counter - architectural event (Precise event)event=0xc0,period=200000300Counts the number of X86 instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter (Precise event)inst_retired.any_ppipelineCounts the total number of instructions retired (Precise event)event=0xc0,period=200000300Counts the total number of instructions that retired. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. This event continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses a programmable general purpose performance counter (Precise event)inst_retired.any_ppipelineNumber of instructions retired. General Counter - architectural event (Precise event)event=0xc0,period=200000300Counts the number of X86 instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter (Precise event)inst_retired.macro_fusedpipelineINST_RETIRED.MACRO_FUSEDevent=0xc0,period=2000003,umask=0x1000inst_retired.noppipelineRetired NOP instructionsevent=0xc0,period=2000003,umask=0x200Counts all retired NOP or ENDBR32/64 instructionsinst_retired.prec_distpipelinePrecise instruction retired with PEBS precise-distribution (Precise event)event=0,period=2000003,umask=0x100A version of INST_RETIRED that allows for a precise distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR++) feature to fix bias in how retired instructions get sampled. Use on Fixed Counter 0 (Precise event)inst_retired.rep_iterationpipelineIterations of Repeat string retired instructionsevent=0xc0,period=2000003,umask=0x800Number of iterations of Repeat (REP) string retired instructions such as MOVS, CMPS, and SCAS. Each has a byte, word, and doubleword version and string instructions can be repeated using a repetition prefix, REP, that allows their architectural execution to be repeated a number of times as specified by the RCX register. Note the number of iterations is implementation-dependentint_misc.clears_countpipelineClears speculative countevent=0xad,cmask=1,edge=1,period=500009,umask=0x100Counts the number of speculative clears due to any type of branch misprediction or machine clearsint_misc.clear_resteer_cyclespipelineCounts cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered pathevent=0xad,period=500009,umask=0x8000Cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered pathint_misc.recovery_cyclespipelineCore cycles the allocator was stalled due to recovery from earlier clear event for this threadevent=0xad,period=500009,umask=0x100Counts core cycles when the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear eventint_misc.unknown_branch_cyclespipelineBubble cycles of BAClear (Unknown Branch)event=0xad,period=1000003,umask=0x40,frontend=0x700int_misc.uop_droppingpipelineTMA slots where uops got droppedevent=0xad,period=1000003,umask=0x1000Estimated number of Top-down Microarchitecture Analysis slots that got dropped due to non front-end reasonsint_vec_retired.128bitpipelineINT_VEC_RETIRED.128BITevent=0xe7,period=1000003,umask=0x1300int_vec_retired.256bitpipelineINT_VEC_RETIRED.256BITevent=0xe7,period=1000003,umask=0xac00int_vec_retired.add_128pipelineinteger ADD, SUB, SAD 128-bit vector instructionsevent=0xe7,period=1000003,umask=0x300Number of retired integer ADD/SUB (regular or horizontal), SAD 128-bit vector instructionsint_vec_retired.add_256pipelineinteger ADD, SUB, SAD 256-bit vector instructionsevent=0xe7,period=1000003,umask=0xc00Number of retired integer ADD/SUB (regular or horizontal), SAD 256-bit vector instructionsint_vec_retired.mul_256pipelineINT_VEC_RETIRED.MUL_256event=0xe7,period=1000003,umask=0x8000int_vec_retired.shufflespipelineINT_VEC_RETIRED.SHUFFLESevent=0xe7,period=1000003,umask=0x4000int_vec_retired.vnni_128pipelineINT_VEC_RETIRED.VNNI_128event=0xe7,period=1000003,umask=0x1000int_vec_retired.vnni_256pipelineINT_VEC_RETIRED.VNNI_256event=0xe7,period=1000003,umask=0x2000ld_blocks.4k_aliaspipelineThis event is deprecated. Refer to new event LD_BLOCKS.ADDRESS_ALIAS (Precise event)event=0x3,period=1000003,umask=0x410ld_blocks.address_aliaspipelineCounts the number of retired loads that are blocked because it initially appears to be store forward blocked, but subsequently is shown not to be blocked based on 4K alias check (Precise event)event=0x3,period=1000003,umask=0x400ld_blocks.address_aliaspipelineFalse dependencies in MOB due to partial compare on addressevent=0x3,period=100003,umask=0x400Counts the number of times a load got blocked due to false dependencies in MOB due to partial compare on addressld_blocks.data_unknownpipelineCounts the number of retired loads that are blocked because its address exactly matches an older store whose data is not ready (Precise event)event=0x3,period=1000003,umask=0x100ld_blocks.no_srpipelineThe number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useevent=0x3,period=100003,umask=0x8800Counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useld_blocks.store_forwardpipelineLoads blocked due to overlapping with a preceding store that cannot be forwardedevent=0x3,period=100003,umask=0x8200Counts the number of times where store forwarding was prevented for a load operation. The most common case is a load blocked due to the address of memory access (partially) overlapping with a preceding uncompleted store. Note: See the table of not supported store forwards in the Optimization Guideload_hit_prefetch.swpfpipelineCounts the number of demand load dispatches that hit L1D fill buffer (FB) allocated for software prefetchevent=0x4c,period=100003,umask=0x100Counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by ASM (Assembly File) inspection of the nearby instructionslsd.cycles_activepipelineCycles Uops delivered by the LSD, but didn't come from the decoderevent=0xa8,cmask=1,period=2000003,umask=0x100Counts the cycles when at least one uop is delivered by the LSD (Loop-stream detector)lsd.cycles_okpipelineCycles optimal number of Uops delivered by the LSD, but did not come from the decoderevent=0xa8,cmask=6,period=2000003,umask=0x100Counts the cycles when optimal number of uops is delivered by the LSD (Loop-stream detector)lsd.uopspipelineNumber of Uops delivered by the LSDevent=0xa8,period=2000003,umask=0x100Counts the number of uops delivered to the back-end by the LSD(Loop Stream Detector)machine_clears.countpipelineNumber of machine clears (nukes) of any typeevent=0xc3,cmask=1,edge=1,period=100003,umask=0x100Counts the number of machine clears (nukes) of any typemachine_clears.disambiguationpipelineCounts the number of machine clears due to memory ordering in which an internal load passes an older store within the same CPUevent=0xc3,period=20003,umask=0x800machine_clears.mrn_nukepipelineCounts the number of machines clears due to memory renamingevent=0xc3,period=1000003,umask=0x8000machine_clears.page_faultpipelineCounts the number of machine clears due to a page fault.  Counts both I-Side and D-Side (Loads/Stores) page faults.  A page fault occurs when either the page is not present, or an access violation occursevent=0xc3,period=20003,umask=0x2000machine_clears.slowpipelineCounts the number of machine clears that flush the pipeline and restart the machine with the use of microcode due to SMC, MEMORY_ORDERING, FP_ASSISTS, PAGE_FAULT, DISAMBIGUATION, and FPC_VIRTUAL_TRAPevent=0xc3,period=20003,umask=0x6f00machine_clears.smcpipelineCounts the number of machine clears due to program modifying data (self modifying code) within 1K of a recently fetched code pageevent=0xc3,period=20003,umask=0x100machine_clears.smcpipelineSelf-modifying code (SMC) detectedevent=0xc3,period=100003,umask=0x400Counts self-modifying code (SMC) detected, which causes a machine clearmisc2_retired.lfencepipelineLFENCE instructions retiredevent=0xe0,period=400009,umask=0x2000number of LFENCE retired instructionsmisc_retired.lbr_insertspipelineIncrements whenever there is an update to the LBR arrayevent=0xcc,period=100003,umask=0x2000Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR enable via IA32_DEBUGCTL MSR and branch type selection via MSR_LBR_SELECTresource_stalls.sbpipelineCycles stalled due to no store buffers available. (not including draining form sync)event=0xa2,period=100003,umask=0x800Counts allocation stall cycles caused by the store buffer (SB) being full. This counts cycles that the pipeline back-end blocked uop delivery from the front-endresource_stalls.scoreboardpipelineCounts cycles where the pipeline is stalled due to serializing operationsevent=0xa2,period=100003,umask=0x200serialization.non_c01_ms_scbpipelineCounts the number of issue slots not consumed by the backend due to a micro-sequencer (MS) scoreboard, which stalls the front-end from issuing from the UROM until a specified older uop retiresevent=0x75,period=200003,umask=0x200Counts the number of issue slots not consumed by the backend due to a micro-sequencer (MS) scoreboard, which stalls the front-end from issuing from the UROM until a specified older uop retires. The most commonly executed instruction with an MS scoreboard is PAUSEtopdown.backend_bound_slotspipelineTMA slots where no uops were being issued due to lack of back-end resourcesevent=0xa4,period=10000003,umask=0x200Number of slots in TMA method where no micro-operations were being issued from front-end to back-end of the machine due to lack of back-end resourcestopdown.bad_spec_slotspipelineTMA slots wasted due to incorrect speculationsevent=0xa4,period=10000003,umask=0x400Number of slots of TMA method that were wasted due to incorrect speculation. It covers all types of control-flow or data-related mis-speculationstopdown.br_mispredict_slotspipelineTMA slots wasted due to incorrect speculation by branch mispredictionsevent=0xa4,period=10000003,umask=0x800Number of TMA slots that were wasted due to incorrect speculation by (any type of) branch mispredictions. This event estimates number of speculative operations that were issued but not retired as well as the out-of-order engine recovery past a branch mispredictiontopdown.memory_bound_slotspipelineTOPDOWN.MEMORY_BOUND_SLOTSevent=0xa4,period=10000003,umask=0x1000topdown.slotspipelineTMA slots available for an unhalted logical processor. Fixed counter - architectural eventevent=0,period=10000003,umask=0x400Number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method (TMA). The count is distributed among unhalted logical processors (hyper-threads) who share the same physical core. Software can use this event as the denominator for the top-level metrics of the TMA method. This architectural event is counted on a designated fixed counter (Fixed Counter 3)topdown.slots_ppipelineTMA slots available for an unhalted logical processor. General counter - architectural eventevent=0xa4,period=10000003,umask=0x100Counts the number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method. The count is distributed among unhalted logical processors (hyper-threads) who share the same physical coretopdown_bad_speculation.allpipelineCounts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clearevent=0x73,period=100000300Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ) even if an FE_bound event occurs during this period. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine cleartopdown_bad_speculation.fastnukepipelineCounts the number of issue slots every cycle that were not consumed by the backend due to fast nukes such as memory ordering and memory disambiguation machine clearsevent=0x73,period=1000003,umask=0x200topdown_bad_speculation.machine_clearspipelineCounts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguationevent=0x73,period=1000003,umask=0x300topdown_bad_speculation.mispredictpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to branch mispredictsevent=0x73,period=1000003,umask=0x400topdown_bad_speculation.nukepipelineCounts the number of issue slots every cycle that were not consumed by the backend due to a machine clear (nuke)event=0x73,period=1000003,umask=0x100topdown_be_bound.allpipelineCounts the total number of issue slots every cycle that were not consumed by the backend due to backend stallsevent=0x74,period=100000300topdown_be_bound.alloc_restrictionspipelineCounts the number of issue slots every cycle that were not consumed by the backend due to certain allocation restrictionsevent=0x74,period=1000003,umask=0x100topdown_be_bound.mem_schedulerpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uopsevent=0x74,period=1000003,umask=0x200topdown_be_bound.non_mem_schedulerpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uopsevent=0x74,period=1000003,umask=0x800topdown_be_bound.registerpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls)event=0x74,period=1000003,umask=0x2000topdown_be_bound.reorder_bufferpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to the reorder buffer being full (ROB stalls)event=0x74,period=1000003,umask=0x4000topdown_be_bound.serializationpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS)event=0x74,period=1000003,umask=0x1000topdown_fe_bound.allpipelineCounts the total number of issue slots every cycle that were not consumed by the backend due to frontend stallsevent=0x71,period=100000300topdown_fe_bound.branch_detectpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to BACLEARSevent=0x71,period=1000003,umask=0x200Counts the number of issue slots every cycle that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branchestopdown_fe_bound.branch_resteerpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to BTCLEARSevent=0x71,period=1000003,umask=0x4000Counts the number of issue slots every cycle that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branchtopdown_fe_bound.ciscpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to the microcode sequencer (MS)event=0x71,period=1000003,umask=0x100topdown_fe_bound.decodepipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to decode stallsevent=0x71,period=1000003,umask=0x800topdown_fe_bound.frontend_bandwidthpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitationsevent=0x71,period=1000003,umask=0x8d00topdown_fe_bound.frontend_latencypipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to a latency related stalls including BACLEARs, BTCLEARs, ITLB misses, and ICache missesevent=0x71,period=1000003,umask=0x7200topdown_fe_bound.itlbpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to ITLB missesevent=0x71,period=1000003,umask=0x1000Counts the number of issue slots every cycle that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) missestopdown_fe_bound.otherpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to other common frontend stalls not categorizedevent=0x71,period=1000003,umask=0x8000topdown_fe_bound.predecodepipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to wrong predecodesevent=0x71,period=1000003,umask=0x400topdown_retiring.allpipelineCounts the total number of consumed retirement slots (Precise event)event=0xc2,period=100000300uops_decoded.dec0_uopspipelineUOPS_DECODED.DEC0_UOPSevent=0x76,period=1000003,umask=0x100uops_dispatched.port_0pipelineUops executed on port 0event=0xb2,period=2000003,umask=0x100Number of uops dispatch to execution  port 0uops_dispatched.port_1pipelineUops executed on port 1event=0xb2,period=2000003,umask=0x200Number of uops dispatch to execution  port 1uops_dispatched.port_2_3_10pipelineUops executed on ports 2, 3 and 10event=0xb2,period=2000003,umask=0x400Number of uops dispatch to execution ports 2, 3 and 10uops_dispatched.port_4_9pipelineUops executed on ports 4 and 9event=0xb2,period=2000003,umask=0x1000Number of uops dispatch to execution ports 4 and 9uops_dispatched.port_5_11pipelineUops executed on ports 5 and 11event=0xb2,period=2000003,umask=0x2000Number of uops dispatch to execution ports 5 and 11uops_dispatched.port_6pipelineUops executed on port 6event=0xb2,period=2000003,umask=0x4000Number of uops dispatch to execution  port 6uops_dispatched.port_7_8pipelineUops executed on ports 7 and 8event=0xb2,period=2000003,umask=0x8000Number of uops dispatch to execution  ports 7 and 8uops_executed.core_cycles_ge_1pipelineCycles at least 1 micro-op is executed from any thread on physical coreevent=0xb1,cmask=1,period=2000003,umask=0x200Counts cycles when at least 1 micro-op is executed from any thread on physical coreuops_executed.core_cycles_ge_2pipelineCycles at least 2 micro-op is executed from any thread on physical coreevent=0xb1,cmask=2,period=2000003,umask=0x200Counts cycles when at least 2 micro-ops are executed from any thread on physical coreuops_executed.core_cycles_ge_3pipelineCycles at least 3 micro-op is executed from any thread on physical coreevent=0xb1,cmask=3,period=2000003,umask=0x200Counts cycles when at least 3 micro-ops are executed from any thread on physical coreuops_executed.core_cycles_ge_4pipelineCycles at least 4 micro-op is executed from any thread on physical coreevent=0xb1,cmask=4,period=2000003,umask=0x200Counts cycles when at least 4 micro-ops are executed from any thread on physical coreuops_executed.cycles_ge_1pipelineCycles where at least 1 uop was executed per-threadevent=0xb1,cmask=1,period=2000003,umask=0x100Cycles where at least 1 uop was executed per-threaduops_executed.cycles_ge_2pipelineCycles where at least 2 uops were executed per-threadevent=0xb1,cmask=2,period=2000003,umask=0x100Cycles where at least 2 uops were executed per-threaduops_executed.cycles_ge_3pipelineCycles where at least 3 uops were executed per-threadevent=0xb1,cmask=3,period=2000003,umask=0x100Cycles where at least 3 uops were executed per-threaduops_executed.cycles_ge_4pipelineCycles where at least 4 uops were executed per-threadevent=0xb1,cmask=4,period=2000003,umask=0x100Cycles where at least 4 uops were executed per-threaduops_executed.stallspipelineCounts number of cycles no uops were dispatched to be executed on this threadevent=0xb1,cmask=1,inv=1,period=2000003,umask=0x100Counts cycles during which no uops were dispatched from the Reservation Station (RS) per threaduops_executed.stall_cyclespipelineThis event is deprecated. Refer to new event UOPS_EXECUTED.STALLSevent=0xb1,cmask=1,inv=1,period=2000003,umask=0x110uops_executed.threadpipelineCounts the number of uops to be executed per-thread each cycleevent=0xb1,period=2000003,umask=0x100uops_executed.x87pipelineCounts the number of x87 uops dispatchedevent=0xb1,period=2000003,umask=0x1000Counts the number of x87 uops executeduops_issued.anypipelineUops that RAT issues to RSevent=0xae,period=2000003,umask=0x100Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS)uops_retired.allpipelineCounts the total number of uops retired (Precise event)event=0xc2,period=200000300uops_retired.cyclespipelineCycles with retired uop(s)event=0xc2,cmask=1,period=1000003,umask=0x200Counts cycles where at least one uop has retireduops_retired.heavypipelineRetired uops except the last uop of each instructionevent=0xc2,period=2000003,umask=0x100Counts the number of retired micro-operations (uops) except the last uop of each instruction. An instruction that is decoded into less than two uops does not contribute to the countuops_retired.idivpipelineCounts the number of integer divide uops retired (Precise event)event=0xc2,period=2000003,umask=0x1000uops_retired.mspipelineCounts the number of uops that are from complex flows issued by the micro-sequencer (MS) (Precise event)event=0xc2,period=2000003,umask=0x100Counts the number of uops that are from complex flows issued by the Microcode Sequencer (MS). This includes uops from flows due to complex instructions, faults, assists, and inserted flows (Precise event)uops_retired.mspipelineUOPS_RETIRED.MSevent=0xc2,period=2000003,umask=0x4,frontend=0x800uops_retired.slotspipelineRetirement slots usedevent=0xc2,period=2000003,umask=0x200Counts the retirement slots used each cycleuops_retired.stallspipelineCycles without actually retired uopsevent=0xc2,cmask=1,inv=1,period=1000003,umask=0x200This event counts cycles without actually retired uopsuops_retired.stall_cyclespipelineThis event is deprecated. Refer to new event UOPS_RETIRED.STALLSevent=0xc2,cmask=1,inv=1,period=1000003,umask=0x210uops_retired.x87pipelineCounts the number of x87 uops retired, includes those in MS flows (Precise event)event=0xc2,period=2000003,umask=0x200uncore_arbunc_arb_coh_trk_requests.alluncore interconnectNumber of requests allocated in Coherency Trackerevent=0x84,umask=0x101unc_arb_dat_occupancy.alluncore interconnectEach cycle counts number of any coherent request at memory controller that were issued by any coreevent=0x85,umask=0x101unc_arb_dat_occupancy.rduncore interconnectEach cycle counts number of coherent reads pending on data return from memory controller that were issued by any coreevent=0x85,umask=0x201unc_arb_dat_requests.rduncore interconnectThis event is deprecated. Refer to new event UNC_ARB_REQ_TRK_REQUEST.DRDevent=0x81,umask=0x211unc_arb_ifa_occupancy.alluncore interconnectThis event is deprecated. Refer to new event UNC_ARB_DAT_OCCUPANCY.ALLevent=0x85,umask=0x111unc_arb_req_trk_occupancy.drduncore interconnectEach cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches [This event is alias to UNC_ARB_TRK_OCCUPANCY.RD]event=0x80,umask=0x201unc_arb_req_trk_request.drduncore interconnectNumber of all coherent Data Read entries. Doesn't include prefetches [This event is alias to UNC_ARB_TRK_REQUESTS.RD]event=0x81,umask=0x201unc_arb_trk_occupancy.alluncore interconnectEach cycle counts number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from its allocation in ReqTrk till deallocation. Accounts for Coherent and non-coherent trafficevent=0x80,umask=0x101unc_arb_trk_occupancy.rduncore interconnectEach cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches [This event is alias to UNC_ARB_REQ_TRK_OCCUPANCY.DRD]event=0x80,umask=0x201unc_arb_trk_requests.alluncore interconnectCounts the number of coherent and in-coherent requests initiated by IA cores, processor graphic units, or LLCevent=0x81,umask=0x101unc_arb_trk_requests.rduncore interconnectNumber of all coherent Data Read entries. Doesn't include prefetches [This event is alias to UNC_ARB_REQ_TRK_REQUEST.DRD]event=0x81,umask=0x201uncore_imc_free_running_0unc_mc0_rdcas_count_freerununcore memoryCounts every 64B read  request entering the Memory Controller 0 to DRAM (sum of all channels)event=0xff,umask=0x2001Counts every 64B read request entering the Memory Controller 0 to DRAM (sum of all channels)unc_mc0_wrcas_count_freerununcore memoryCounts every 64B write request entering the Memory Controller 0 to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAMevent=0xff,umask=0x3001uncore_imc_free_running_1unc_mc1_rdcas_count_freerununcore memoryCounts every 64B read request entering the Memory Controller 1 to DRAM (sum of all channels)event=0xff,umask=0x2001Counts every 64B read entering the Memory Controller 1 to DRAM (sum of all channels)unc_mc1_wrcas_count_freerununcore memoryCounts every 64B write request entering the Memory Controller 1 to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAMevent=0xff,umask=0x3001unc_m_act_count_rduncore memoryACT command for a read request sent to DRAMevent=0x2401unc_m_act_count_totaluncore memoryACT command sent to DRAMevent=0x2601unc_m_act_count_wruncore memoryACT command for a write request sent to DRAMevent=0x2501unc_m_cas_count_rduncore memoryRead CAS command sent to DRAMevent=0x2201unc_m_cas_count_wruncore memoryWrite CAS command sent to DRAMevent=0x2301unc_m_clockticksuncore memoryNumber of clocksevent=0x101unc_m_dram_page_empty_rduncore memoryincoming read request page status is Page Emptyevent=0x1d01unc_m_dram_page_empty_wruncore memoryincoming write request page status is Page Emptyevent=0x2001unc_m_dram_page_hit_rduncore memoryincoming read request page status is Page Hitevent=0x1c01unc_m_dram_page_hit_wruncore memoryincoming write request page status is Page Hitevent=0x1f01unc_m_dram_page_miss_rduncore memoryincoming read request page status is Page Missevent=0x1e01unc_m_dram_page_miss_wruncore memoryincoming write request page status is Page Missevent=0x2101unc_m_dram_thermal_hotuncore memoryAny Rank at Hot stateevent=0x1901unc_m_dram_thermal_warmuncore memoryAny Rank at Warm stateevent=0x1a01unc_m_prefetch_rduncore memoryIncoming read prefetch request from IAevent=0xa01unc_m_pre_count_idleuncore memoryPRE command sent to DRAM due to page table idle timer expirationevent=0x2801unc_m_pre_count_page_missuncore memoryPRE command sent to DRAM for a read/write requestevent=0x2701unc_m_vc0_requests_rduncore memoryIncoming VC0 read requestevent=0x201unc_m_vc0_requests_wruncore memoryIncoming VC0 write requestevent=0x301unc_m_vc1_requests_rduncore memoryIncoming VC1 read requestevent=0x401unc_m_vc1_requests_wruncore memoryIncoming VC1 write requestevent=0x501uncore_clockunc_clock.socketuncore otherThis 48-bit fixed counter counts the UCLK cyclesevent=0xff01dtlb_load_misses.stlb_hitvirtual memoryLoads that miss the DTLB and hit the STLBevent=0x12,period=100003,umask=0x2000Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB)dtlb_load_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for a demand loadevent=0x12,cmask=1,period=100003,umask=0x1000Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a demand loaddtlb_load_misses.walk_completedvirtual memoryCounts the number of page walks completed due to load DTLB misses to any page sizeevent=0x8,period=200003,umask=0xe00Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page faultdtlb_load_misses.walk_completedvirtual memoryLoad miss in all TLB levels causes a page walk that completes. (All page sizes)event=0x12,period=100003,umask=0xe00Counts completed page walks  (all page sizes) caused by demand data loads. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_completed_1gvirtual memoryPage walks completed due to a demand data load to a 1G pageevent=0x12,period=100003,umask=0x800Counts completed page walks  (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_completed_2m_4mvirtual memoryPage walks completed due to a demand data load to a 2M/4M pageevent=0x12,period=100003,umask=0x400Counts completed page walks  (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_completed_4kvirtual memoryPage walks completed due to a demand data load to a 4K pageevent=0x12,period=100003,umask=0x200Counts completed page walks  (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_pendingvirtual memoryNumber of page walks outstanding for a demand load in the PMH each cycleevent=0x12,period=100003,umask=0x1000Counts the number of page walks outstanding for a demand load in the PMH (Page Miss Handler) each cycledtlb_store_misses.stlb_hitvirtual memoryStores that miss the DTLB and hit the STLBevent=0x13,period=100003,umask=0x2000Counts stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB)dtlb_store_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for a storeevent=0x13,cmask=1,period=100003,umask=0x1000Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a storedtlb_store_misses.walk_completedvirtual memoryCounts the number of page walks completed due to store DTLB misses to any page sizeevent=0x49,period=2000003,umask=0xe00Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size.  Includes page walks that page faultdtlb_store_misses.walk_completedvirtual memoryStore misses in all TLB levels causes a page walk that completes. (All page sizes)event=0x13,period=100003,umask=0xe00Counts completed page walks  (all page sizes) caused by demand data stores. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_completed_1gvirtual memoryPage walks completed due to a demand data store to a 1G pageevent=0x13,period=100003,umask=0x800Counts completed page walks  (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_completed_2m_4mvirtual memoryPage walks completed due to a demand data store to a 2M/4M pageevent=0x13,period=100003,umask=0x400Counts completed page walks  (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_completed_4kvirtual memoryPage walks completed due to a demand data store to a 4K pageevent=0x13,period=100003,umask=0x200Counts completed page walks  (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_pendingvirtual memoryNumber of page walks outstanding for a store in the PMH each cycleevent=0x13,period=100003,umask=0x1000Counts the number of page walks outstanding for a store in the PMH (Page Miss Handler) each cycleitlb_misses.miss_caused_walkvirtual memoryCounts the number of page walks initiated by a instruction fetch that missed the first and second level TLBsevent=0x85,period=1000003,umask=0x100itlb_misses.pde_cache_missvirtual memoryCounts the number of page walks due to an instruction fetch that miss the PDE (Page Directory Entry) cacheevent=0x85,period=2000003,umask=0x8000itlb_misses.stlb_hitvirtual memoryInstruction fetch requests that miss the ITLB and hit the STLBevent=0x11,period=100003,umask=0x2000Counts instruction fetch requests that miss the ITLB (Instruction TLB) and hit the STLB (Second-level TLB)itlb_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for code (instruction fetch) requestevent=0x11,cmask=1,period=100003,umask=0x1000Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a code (instruction fetch) requestitlb_misses.walk_completedvirtual memoryCounts the number of page walks completed due to instruction fetch misses to any page sizeevent=0x85,period=200003,umask=0xe00Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size.  Includes page walks that page faultitlb_misses.walk_completedvirtual memoryCode miss in all TLB levels causes a page walk that completes. (All page sizes)event=0x11,period=100003,umask=0xe00Counts completed page walks (all page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a faultitlb_misses.walk_completed_2m_4mvirtual memoryCode miss in all TLB levels causes a page walk that completes. (2M/4M)event=0x11,period=100003,umask=0x400Counts completed page walks (2M/4M page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a faultitlb_misses.walk_completed_4kvirtual memoryCode miss in all TLB levels causes a page walk that completes. (4K)event=0x11,period=100003,umask=0x200Counts completed page walks (4K page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a faultitlb_misses.walk_pendingvirtual memoryNumber of page walks outstanding for an outstanding code request in the PMH each cycleevent=0x11,period=100003,umask=0x1000Counts the number of page walks outstanding for an outstanding code (instruction fetch) request in the PMH (Page Miss Handler) each cycleld_head.dtlb_miss_at_retvirtual memoryCounts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a DTLB missevent=0x5,period=1000003,umask=0x9000bp_dyn_ind_predbranchDynamic Indirect Predictionsevent=0x8e00Indirect Branch Prediction for potential multi-target branch (speculative)bp_de_redirectbranchDecoder Overrides Existing Branch Prediction (speculative)event=0x9100bp_l1_tlb_fetch_hitbranchThe number of instruction fetches that hit in the L1 ITLBevent=0x9400ic_fw32cacheThe number of 32B fetch windows transferred from IC pipe to DE instruction decoder (includes non-cacheable and cacheable fill responses)event=0x8000ic_fw32_misscacheThe number of 32B fetch windows tried to read the L1 IC and missed in the full tagevent=0x8100ic_cache_fill_l2cacheThe number of 64 byte instruction cache line was fulfilled from the L2 cacheevent=0x8200ic_cache_fill_syscacheThe number of 64 byte instruction cache line fulfilled from system memory or another cacheevent=0x8300bp_l1_tlb_miss_l2_hitcacheThe number of instruction fetches that miss in the L1 ITLB but hit in the L2 ITLBevent=0x8400bp_l1_tlb_miss_l2_misscacheThe number of instruction fetches that miss in both the L1 and L2 TLBsevent=0x8500bp_snp_re_synccacheThe number of pipeline restarts caused by invalidating probes that hit on the instruction stream currently being executed. This would happen if the active instruction stream was being modified by another processor in an MP system - typically a highly unlikely eventevent=0x8600ic_fetch_stall.ic_stall_anycacheInstruction Pipe Stall. IC pipe was stalled during this clock cycle for any reason (nothing valid in pipe ICM1)event=0x87,umask=0x0400ic_fetch_stall.ic_stall_dq_emptycacheInstruction Pipe Stall. IC pipe was stalled during this clock cycle (including IC to OC fetches) due to DQ emptyevent=0x87,umask=0x0200ic_fetch_stall.ic_stall_back_pressurecacheInstruction Pipe Stall. IC pipe was stalled during this clock cycle (including IC to OC fetches) due to back-pressureevent=0x87,umask=0x0100ic_cache_inval.l2_invalidating_probecacheIC line invalidated due to L2 invalidating probe (external or LS). The number of instruction cache lines invalidated. A non-SMC event is CMC (cross modifying code), either from the other thread of the core or another coreevent=0x8c,umask=0x0200ic_cache_inval.fill_invalidatedcacheIC line invalidated due to overwriting fill response. The number of instruction cache lines invalidated. A non-SMC event is CMC (cross modifying code), either from the other thread of the core or another coreevent=0x8c,umask=0x0100bp_tlb_relcacheThe number of ITLB reload requestsevent=0x9900l2_request_g1.rd_blk_lcacheAll L2 Cache Requests (Breakdown 1 - Common). Data cache reads (including hardware and software prefetch)event=0x60,umask=0x8000l2_request_g1.rd_blk_xcacheAll L2 Cache Requests (Breakdown 1 - Common). Data cache storesevent=0x60,umask=0x4000l2_request_g1.ls_rd_blk_c_scacheAll L2 Cache Requests (Breakdown 1 - Common). Data cache shared readsevent=0x60,umask=0x2000l2_request_g1.cacheable_ic_readcacheAll L2 Cache Requests (Breakdown 1 - Common). Instruction cache readsevent=0x60,umask=0x1000l2_request_g1.change_to_xcacheAll L2 Cache Requests (Breakdown 1 - Common). Data cache state change requests. Request change to writable, check L2 for current stateevent=0x60,umask=0x0800l2_request_g1.prefetch_l2_cmdcacheAll L2 Cache Requests (Breakdown 1 - Common). PrefetchL2Cmdevent=0x60,umask=0x0400l2_request_g1.l2_hw_pfcacheAll L2 Cache Requests (Breakdown 1 - Common). L2 Prefetcher. All prefetches accepted by L2 pipeline, hit or miss. Types of PF and L2 hit/miss broken out in a separate perfmon eventevent=0x60,umask=0x0200l2_request_g1.group2cacheMiscellaneous events covered in more detail by l2_request_g2 (PMCx061)event=0x60,umask=0x0100l2_request_g1.all_no_prefetchcacheevent=0x60,umask=0xf900l2_request_g2.group1cacheMiscellaneous events covered in more detail by l2_request_g1 (PMCx060)event=0x61,umask=0x8000l2_request_g2.ls_rd_sizedcacheAll L2 Cache Requests (Breakdown 2 - Rare). Data cache read sizedevent=0x61,umask=0x4000l2_request_g2.ls_rd_sized_nccacheAll L2 Cache Requests (Breakdown 2 - Rare). Data cache read sized non-cacheableevent=0x61,umask=0x2000l2_request_g2.ic_rd_sizedcacheAll L2 Cache Requests (Breakdown 2 - Rare). Instruction cache read sizedevent=0x61,umask=0x1000l2_request_g2.ic_rd_sized_nccacheAll L2 Cache Requests (Breakdown 2 - Rare). Instruction cache read sized non-cacheableevent=0x61,umask=0x0800l2_request_g2.smc_invalcacheAll L2 Cache Requests (Breakdown 2 - Rare). Self-modifying code invalidatesevent=0x61,umask=0x0400l2_request_g2.bus_locks_originatorcacheAll L2 Cache Requests (Breakdown 2 - Rare). Bus locksevent=0x61,umask=0x0200l2_request_g2.bus_locks_responsescacheAll L2 Cache Requests (Breakdown 2 - Rare). Bus lock responseevent=0x61,umask=0x0100l2_latency.l2_cycles_waiting_on_fillscacheTotal cycles spent waiting for L2 fills to complete from L3 or memory, divided by four. Event counts are for both threads. To calculate average latency, the number of fills from both threads must be usedevent=0x62,umask=0x0100l2_wcb_req.wcb_writecacheLS to L2 WCB write requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) write requestsevent=0x63,umask=0x4000l2_wcb_req.wcb_closecacheLS to L2 WCB close requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) close requestsevent=0x63,umask=0x2000l2_wcb_req.zero_byte_storecacheLS to L2 WCB zero byte store requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) zero byte store requestsevent=0x63,umask=0x0400l2_wcb_req.cl_zerocacheLS to L2 WCB cache line zeroing requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) cache line zeroing requestsevent=0x63,umask=0x0100l2_cache_req_stat.ls_rd_blk_cscacheCore to L2 cacheable request access status (not including L2 Prefetch). Data cache shared read hit in L2event=0x64,umask=0x8000l2_cache_req_stat.ls_rd_blk_l_hit_xcacheCore to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit in L2event=0x64,umask=0x4000l2_cache_req_stat.ls_rd_blk_l_hit_scacheCore to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit on shared line in L2event=0x64,umask=0x2000l2_cache_req_stat.ls_rd_blk_xcacheCore to L2 cacheable request access status (not including L2 Prefetch). Data cache store or state change hit in L2event=0x64,umask=0x1000l2_cache_req_stat.ls_rd_blk_ccacheCore to L2 cacheable request access status (not including L2 Prefetch). Data cache request miss in L2 (all types)event=0x64,umask=0x0800l2_cache_req_stat.ic_fill_hit_xcacheCore to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit modifiable line in L2event=0x64,umask=0x0400l2_cache_req_stat.ic_fill_hit_scacheCore to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit clean line in L2event=0x64,umask=0x0200l2_cache_req_stat.ic_fill_misscacheCore to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2event=0x64,umask=0x0100l2_cache_req_stat.ic_access_in_l2cacheCore to L2 cacheable request access status (not including L2 Prefetch). Instruction cache requests in L2event=0x64,umask=0x0700l2_cache_req_stat.ic_dc_miss_in_l2cacheCore to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2 and Data cache request miss in L2 (all types)event=0x64,umask=0x0900l2_cache_req_stat.ic_dc_hit_in_l2cacheCore to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request hit in L2 and Data cache request hit in L2 (all types)event=0x64,umask=0xf600l2_fill_pending.l2_fill_busycacheCycles with fill pending from L2. Total cycles spent with one or more fill requests in flight from L2event=0x6d,umask=0x0100l2_pf_hit_l2cacheL2 prefetch hit in L2. Use l2_cache_hits_from_l2_hwpf insteadevent=0x70,umask=0xff00l2_pf_miss_l2_hit_l3cacheL2 prefetcher hits in L3. Counts all L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit the L3event=0x71,umask=0xff00l2_pf_miss_l2_l3cacheL2 prefetcher misses in L3. All L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 cachesevent=0x72,umask=0xff00amd_l3l3_request_g1.caching_l3_cache_accessescacheCaching: L3 cache accessesevent=0x1,umask=0x8000l3_lookup_state.all_l3_req_typscacheAll L3 Request Typesevent=0x4,umask=0xff00l3_comb_clstr_state.other_l3_miss_typscacheOther L3 Miss Request Typesevent=0x6,umask=0xfe00l3_comb_clstr_state.request_misscacheL3 cache missesevent=0x6,umask=0x0100xi_sys_fill_latencycacheL3 Cache Miss Latency. Total cycles for all transactions divided by 16. Ignores SliceMask and ThreadMaskevent=0x90,umask=0x0000xi_ccx_sdp_req1.all_l3_miss_req_typscacheAll L3 Miss Request Types. Ignores SliceMask and ThreadMaskevent=0x9a,umask=0x3f00ex_ret_instrcoreRetired Instructionsevent=0xc000ex_ret_copscoreRetired Uopsevent=0xc100The number of uOps retired. This includes all processor activity (instructions, exceptions, interrupts, microcode assists, etc.). The number of events logged per cycle can vary from 0 to 4ex_ret_brncoreRetired Branch Instructionsevent=0xc200The number of branch instructions retired. This includes all types of architectural control flow changes, including exceptions and interruptsex_ret_brn_mispcoreRetired Branch Instructions Mispredictedevent=0xc300The number of branch instructions retired, of any type, that were not correctly predicted. This includes those for which prediction is not attempted (far control transfers, exceptions and interrupts)ex_ret_brn_tkncoreRetired Taken Branch Instructionsevent=0xc400The number of taken branches that were retired. This includes all types of architectural control flow changes, including exceptions and interruptsex_ret_brn_tkn_mispcoreRetired Taken Branch Instructions Mispredictedevent=0xc500The number of retired taken branch instructions that were mispredictedex_ret_brn_farcoreRetired Far Control Transfersevent=0xc600The number of far control transfers retired including far call/jump/return, IRET, SYSCALL and SYSRET, plus exceptions and interrupts. Far control transfers are not subject to branch predictionex_ret_brn_resynccoreRetired Branch Resyncsevent=0xc700The number of resync branches. These reflect pipeline restarts due to certain microcode assists and events such as writes to the active instruction stream, among other things. Each occurrence reflects a restart penalty similar to a branch mispredict. This is relatively rareex_ret_near_retcoreRetired Near Returnsevent=0xc800The number of near return instructions (RET or RET Iw) retiredex_ret_near_ret_mispredcoreRetired Near Returns Mispredictedevent=0xc900The number of near returns retired that were not correctly predicted by the return address predictor. Each such mispredict incurs the same penalty as a mispredicted conditional branch instructionex_ret_brn_ind_mispcoreRetired Indirect Branch Instructions Mispredictedevent=0xca00ex_ret_mmx_fp_instr.sse_instrcoreSSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX)event=0xcb,umask=0x0400The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. SSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX)ex_ret_mmx_fp_instr.mmx_instrcoreMMX instructionsevent=0xcb,umask=0x0200The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. MMX instructionsex_ret_mmx_fp_instr.x87_instrcorex87 instructionsevent=0xcb,umask=0x0100The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. x87 instructionsex_ret_condcoreRetired Conditional Branch Instructionsevent=0xd100ex_div_busycoreDiv Cycles Busy countevent=0xd300ex_div_countcoreDiv Op Countevent=0xd400ex_tagged_ibs_ops.ibs_count_rollovercoreTagged IBS Ops. Number of times an op could not be tagged by IBS because of a previous tagged op that has not retiredevent=0x1cf,umask=0x0400ex_tagged_ibs_ops.ibs_tagged_ops_retcoreTagged IBS Ops. Number of Ops tagged by IBS that retiredevent=0x1cf,umask=0x0200ex_tagged_ibs_ops.ibs_tagged_opscoreTagged IBS Ops. Number of Ops tagged by IBSevent=0x1cf,umask=0x0100ex_ret_fus_brnch_instcoreThe number of fused retired branch instructions retired per cycle. The number of events logged per cycle can vary from 0 to 3event=0x1d000amd_dfremote_outbound_data_controller_0data fabricevent=0x7c7,umask=0x0201Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 0remote_outbound_data_controller_1data fabricevent=0x807,umask=0x0201Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 1remote_outbound_data_controller_2data fabricevent=0x847,umask=0x0201Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 2remote_outbound_data_controller_3data fabricevent=0x887,umask=0x0201Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 3dram_channel_data_controller_0data fabricevent=0x7,umask=0x3801DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0dram_channel_data_controller_1data fabricevent=0x47,umask=0x3801DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0dram_channel_data_controller_2data fabricevent=0x87,umask=0x3801DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0dram_channel_data_controller_3data fabricevent=0xc7,umask=0x3801DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0dram_channel_data_controller_4data fabricevent=0x107,umask=0x3801DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0dram_channel_data_controller_5data fabricevent=0x147,umask=0x3801DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0dram_channel_data_controller_6data fabricevent=0x187,umask=0x3801DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0dram_channel_data_controller_7data fabricevent=0x1c7,umask=0x3801DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0fpu_pipe_assignment.dualfloating pointTotal number multi-pipe uOps assigned to all pipesevent=0,umask=0xf000The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to all pipesfpu_pipe_assignment.dual3floating pointTotal number multi-pipe uOps assigned to pipe 3event=0,umask=0x8000The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 3fpu_pipe_assignment.dual2floating pointTotal number multi-pipe uOps assigned to pipe 2event=0,umask=0x4000The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 2fpu_pipe_assignment.dual1floating pointTotal number multi-pipe uOps assigned to pipe 1event=0,umask=0x2000The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 1fpu_pipe_assignment.dual0floating pointTotal number multi-pipe uOps assigned to pipe 0event=0,umask=0x1000The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 0fpu_pipe_assignment.totalfloating pointTotal number uOps assigned to all fpu pipesevent=0,umask=0x0f00The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to all pipesfpu_pipe_assignment.total3floating pointTotal number of fp uOps on pipe 3event=0,umask=0x0800The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one-cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 3fpu_pipe_assignment.total2floating pointTotal number of fp uOps on pipe 2event=0,umask=0x0400The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 2fpu_pipe_assignment.total1floating pointTotal number of fp uOps on pipe 1event=0,umask=0x0200The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 1fpu_pipe_assignment.total0floating pointTotal number of fp uOps  on pipe 0event=0,umask=0x0100The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 0fp_sched_emptyfloating pointThis is a speculative event. The number of cycles in which the FPU scheduler is empty. Note that some Ops like FP loads bypass the schedulerevent=0x100fp_retx87_fp_ops.allfloating pointAll Opsevent=0x2,umask=0x0700The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8fp_retx87_fp_ops.div_sqr_r_opsfloating pointDivide and square root Opsevent=0x2,umask=0x0400The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Divide and square root Opsfp_retx87_fp_ops.mul_opsfloating pointMultiply Opsevent=0x2,umask=0x0200The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Multiply Opsfp_retx87_fp_ops.add_sub_opsfloating pointAdd/subtract Opsevent=0x2,umask=0x0100The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Add/subtract Opsfp_ret_sse_avx_ops.allfloating pointAll FLOPSevent=0x3,umask=0xff00This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15fp_ret_sse_avx_ops.dp_mult_add_flopsfloating pointDouble precision multiply-add FLOPS. Multiply-add counts as 2 FLOPSevent=0x3,umask=0x8000This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision multiply-add FLOPS. Multiply-add counts as 2 FLOPSfp_ret_sse_avx_ops.dp_div_flopsfloating pointDouble precision divide/square root FLOPSevent=0x3,umask=0x4000This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision divide/square root FLOPSfp_ret_sse_avx_ops.dp_mult_flopsfloating pointDouble precision multiply FLOPSevent=0x3,umask=0x2000This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision multiply FLOPSfp_ret_sse_avx_ops.dp_add_sub_flopsfloating pointDouble precision add/subtract FLOPSevent=0x3,umask=0x1000This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision add/subtract FLOPSfp_ret_sse_avx_ops.sp_mult_add_flopsfloating pointSingle precision multiply-add FLOPS. Multiply-add counts as 2 FLOPSevent=0x3,umask=0x0800This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single precision multiply-add FLOPS. Multiply-add counts as 2 FLOPSfp_ret_sse_avx_ops.sp_div_flopsfloating pointSingle-precision divide/square root FLOPSevent=0x3,umask=0x0400This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision divide/square root FLOPSfp_ret_sse_avx_ops.sp_mult_flopsfloating pointSingle-precision multiply FLOPSevent=0x3,umask=0x0200This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision multiply FLOPSfp_ret_sse_avx_ops.sp_add_sub_flopsfloating pointSingle-precision add/subtract FLOPSevent=0x3,umask=0x0100This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision add/subtract FLOPSfp_num_mov_elim_scal_op.optimizedfloating pointNumber of Scalar Ops optimizedevent=0x4,umask=0x0800This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of Scalar Ops optimizedfp_num_mov_elim_scal_op.opt_potentialfloating pointNumber of Ops that are candidates for optimization (have Z-bit either set or pass)event=0x4,umask=0x0400This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of Ops that are candidates for optimization (have Z-bit either set or pass)fp_num_mov_elim_scal_op.sse_mov_ops_elimfloating pointNumber of SSE Move Ops eliminatedevent=0x4,umask=0x0200This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of SSE Move Ops eliminatedfp_num_mov_elim_scal_op.sse_mov_opsfloating pointNumber of SSE Move Opsevent=0x4,umask=0x0100This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of SSE Move Opsfp_retired_ser_ops.x87_ctrl_retfloating pointx87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bitsevent=0x5,umask=0x0800The number of serializing Ops retired. x87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bitsfp_retired_ser_ops.x87_bot_retfloating pointx87 bottom-executing uOps retiredevent=0x5,umask=0x0400The number of serializing Ops retired. x87 bottom-executing uOps retiredfp_retired_ser_ops.sse_ctrl_retfloating pointSSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bitsevent=0x5,umask=0x0200The number of serializing Ops retired. SSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bitsfp_retired_ser_ops.sse_bot_retfloating pointSSE bottom-executing uOps retiredevent=0x5,umask=0x0100The number of serializing Ops retired. SSE bottom-executing uOps retiredls_locks.bus_lockmemoryBus lock when a locked operations crosses a cache boundary or is done on an uncacheable memory typeevent=0x25,umask=0x0100ls_dispatch.ld_st_dispatchmemoryCounts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Storesevent=0x29,umask=0x0400ls_dispatch.store_dispatchmemoryCounts the number of stores dispatched to the LS unit. Unit Masks ADDedevent=0x29,umask=0x0200ls_dispatch.ld_dispatchmemoryCounts the number of loads dispatched to the LS unit. Unit Masks ADDedevent=0x29,umask=0x0100ls_stlfmemoryNumber of STLF hitsevent=0x3500ls_dc_accessesmemoryThe number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative eventevent=0x4000ls_mab_alloc.dc_prefetchermemoryLS MAB allocates by type - DC prefetcherevent=0x41,umask=0x0800ls_mab_alloc.storesmemoryLS MAB allocates by type - storesevent=0x41,umask=0x0200ls_mab_alloc.loadsmemoryLS MAB allocates by type - loadsevent=0x41,umask=0x0100ls_l1_d_tlb_miss.allmemoryL1 DTLB Miss or Reload off all sizesevent=0x45,umask=0xff00ls_l1_d_tlb_miss.tlb_reload_1g_l2_missmemoryL1 DTLB Miss of a page of 1G sizeevent=0x45,umask=0x8000ls_l1_d_tlb_miss.tlb_reload_2m_l2_missmemoryL1 DTLB Miss of a page of 2M sizeevent=0x45,umask=0x4000ls_l1_d_tlb_miss.tlb_reload_32k_l2_missmemoryL1 DTLB Miss of a page of 32K sizeevent=0x45,umask=0x2000ls_l1_d_tlb_miss.tlb_reload_4k_l2_missmemoryL1 DTLB Miss of a page of 4K sizeevent=0x45,umask=0x1000ls_l1_d_tlb_miss.tlb_reload_1g_l2_hitmemoryL1 DTLB Reload of a page of 1G sizeevent=0x45,umask=0x0800ls_l1_d_tlb_miss.tlb_reload_2m_l2_hitmemoryL1 DTLB Reload of a page of 2M sizeevent=0x45,umask=0x0400ls_l1_d_tlb_miss.tlb_reload_32k_l2_hitmemoryL1 DTLB Reload of a page of 32K sizeevent=0x45,umask=0x0200ls_l1_d_tlb_miss.tlb_reload_4k_l2_hitmemoryL1 DTLB Reload of a page of 4K sizeevent=0x45,umask=0x0100ls_tablewalker.isidememoryTotal Page Table Walks on I-sideevent=0x46,umask=0x0c00ls_tablewalker.ic_type1memoryTotal Page Table Walks IC Type 1event=0x46,umask=0x0800ls_tablewalker.ic_type0memoryTotal Page Table Walks IC Type 0event=0x46,umask=0x0400ls_tablewalker.dsidememoryTotal Page Table Walks on D-sideevent=0x46,umask=0x0300ls_tablewalker.dc_type1memoryTotal Page Table Walks DC Type 1event=0x46,umask=0x0200ls_tablewalker.dc_type0memoryTotal Page Table Walks DC Type 0event=0x46,umask=0x0100ls_misal_accessesmemoryMisaligned loadsevent=0x4700ls_pref_instr_disp.prefetch_ntamemorySoftware Prefetch Instructions (PREFETCHNTA instruction) Dispatchedevent=0x4b,umask=0x0400ls_pref_instr_disp.store_prefetch_wmemorySoftware Prefetch Instructions (3DNow PREFETCHW instruction) Dispatchedevent=0x4b,umask=0x0200ls_pref_instr_disp.load_prefetch_wmemorySoftware Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2event=0x4b,umask=0x0100ls_inef_sw_pref.mab_mch_cntmemoryThe number of software prefetches that did not fetch data outside of the processor core. Software PREFETCH instruction saw a match on an already-allocated miss request bufferevent=0x52,umask=0x0200ls_inef_sw_pref.data_pipe_sw_pf_dc_hitmemoryThe number of software prefetches that did not fetch data outside of the processor core. Software PREFETCH instruction saw a DC hitevent=0x52,umask=0x0100ls_not_halted_cycmemoryCycles not in Haltevent=0x7600ic_oc_mode_switch.oc_ic_mode_switchotherOC Mode Switch. OC to IC mode switchevent=0x28a,umask=0x0200ic_oc_mode_switch.ic_oc_mode_switchotherOC Mode Switch. IC to OC mode switchevent=0x28a,umask=0x0100de_dis_dispatch_token_stalls0.retire_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. RETIRE Tokens unavailableevent=0xaf,umask=0x4000de_dis_dispatch_token_stalls0.agsq_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailableevent=0xaf,umask=0x2000de_dis_dispatch_token_stalls0.alu_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. ALU tokens total unavailableevent=0xaf,umask=0x1000de_dis_dispatch_token_stalls0.alsq3_0_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 3_0 Tokens unavailableevent=0xaf,umask=0x0800de_dis_dispatch_token_stalls0.alsq3_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 3 Tokens unavailableevent=0xaf,umask=0x0400de_dis_dispatch_token_stalls0.alsq2_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 2 Tokens unavailableevent=0xaf,umask=0x0200de_dis_dispatch_token_stalls0.alsq1_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 1 Tokens unavailableevent=0xaf,umask=0x0100all_dc_accessesrecommendedAll L1 Data Cache Accessesevent=0x29,umask=0x0700l2_cache_accesses_from_ic_missesrecommendedL2 Cache Accesses from L1 Instruction Cache Misses (including prefetch)event=0x60,umask=0x1000l2_cache_accesses_from_dc_missesrecommendedL2 Cache Accesses from L1 Data Cache Misses (including prefetch)event=0x60,umask=0xc800l2_cache_misses_from_ic_missrecommendedL2 Cache Misses from L1 Instruction Cache Missesevent=0x64,umask=0x0100l2_cache_misses_from_dc_missesrecommendedL2 Cache Misses from L1 Data Cache Missesevent=0x64,umask=0x0800l2_cache_hits_from_ic_missesrecommendedL2 Cache Hits from L1 Instruction Cache Missesevent=0x64,umask=0x0600l2_cache_hits_from_dc_missesrecommendedL2 Cache Hits from L1 Data Cache Missesevent=0x64,umask=0x7000l2_cache_hits_from_l2_hwpfrecommendedL2 Cache Hits from L2 HWPFevent=0x70,umask=0xff00l3_accessesrecommendedL3 Accessesevent=0x4,umask=0xff00l3_missesrecommendedL3 Misses (includes Chg2X)event=0x4,umask=0x0100l2_itlb_missesrecommendedL2 ITLB Misses & Instruction page walksevent=0x85,umask=0x0700l1_dtlb_missesrecommendedL1 DTLB Missesevent=0x45,umask=0xff00l2_dtlb_missesrecommendedL2 DTLB Misses & Data page walksevent=0x45,umask=0xf000all_tlbs_flushedrecommendedAll TLBs Flushedevent=0x78,umask=0xdf00uops_dispatchedrecommendedMicro-ops Dispatchedevent=0xaa,umask=0x0300sse_avx_stallsrecommendedMixed SSE/AVX Stallsevent=0xe,umask=0x0e00uops_retiredrecommendedMicro-ops Retiredevent=0xc100bp_l1_btb_correctbranchL1 Branch Prediction Overrides Existing Prediction (speculative)event=0x8a00bp_l2_btb_correctbranchL2 Branch Prediction Overrides Existing Prediction (speculative)event=0x8b00bp_l1_tlb_fetch_hitbranchThe number of instruction fetches that hit in the L1 ITLBevent=0x94,umask=0xff00bp_l1_tlb_fetch_hit.if1gbranchThe number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 1GB pageevent=0x94,umask=0x0400bp_l1_tlb_fetch_hit.if2mbranchThe number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 2MB pageevent=0x94,umask=0x0200bp_l1_tlb_fetch_hit.if4kbranchThe number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 4KB pageevent=0x94,umask=0x0100bp_tlb_relbranchThe number of ITLB reload requestsevent=0x9900bp_l1_tlb_miss_l2_tlb_misscacheThe number of instruction fetches that miss in both the L1 and L2 TLBsevent=0x85,umask=0xff00bp_l1_tlb_miss_l2_tlb_miss.if1gcacheThe number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 1GB pageevent=0x85,umask=0x0400bp_l1_tlb_miss_l2_tlb_miss.if2mcacheThe number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 2MB pageevent=0x85,umask=0x0200bp_l1_tlb_miss_l2_tlb_miss.if4kcacheThe number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 4KB pageevent=0x85,umask=0x0100ic_oc_mode_switch.oc_ic_mode_switchcacheOC Mode Switch. OC to IC mode switchevent=0x28a,umask=0x0200ic_oc_mode_switch.ic_oc_mode_switchcacheOC Mode Switch. IC to OC mode switchevent=0x28a,umask=0x0100ex_ret_copscoreRetired Uopsevent=0xc100The number of micro-ops retired. This count includes all processor activity (instructions, exceptions, interrupts, microcode assists, etc.). The number of events logged per cycle can vary from 0 to 8ex_ret_cond_mispcoreRetired Conditional Branch Instructions Mispredictedevent=0xd200ex_ret_fus_brnch_instcoreRetired Fused Instructions. The number of fuse-branch instructions retired per cycle. The number of events logged per cycle can vary from 0-8event=0x1d000fpu_pipe_assignment.totalfloating pointTotal number of fp uOpsevent=0,umask=0x0f00Total number of fp uOps. The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPSfpu_pipe_assignment.total3floating pointTotal number uOps assigned to pipe 3event=0,umask=0x0800The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one-cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 3fpu_pipe_assignment.total2floating pointTotal number uOps assigned to pipe 2event=0,umask=0x0400The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 2fpu_pipe_assignment.total1floating pointTotal number uOps assigned to pipe 1event=0,umask=0x0200The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 1fp_ret_sse_avx_ops.allfloating pointAll FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15event=0x3,umask=0xff00fp_ret_sse_avx_ops.mac_flopsfloating pointMultiply-add FLOPS. Multiply-add counts as 2 FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15event=0x3,umask=0x0800fp_ret_sse_avx_ops.div_flopsfloating pointDivide/square root FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15event=0x3,umask=0x0400fp_ret_sse_avx_ops.mult_flopsfloating pointMultiply FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15event=0x3,umask=0x0200fp_ret_sse_avx_ops.add_sub_flopsfloating pointAdd/subtract FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15event=0x3,umask=0x0100fp_num_mov_elim_scal_op.optimizedfloating pointNumber of Scalar Ops optimized. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemesevent=0x4,umask=0x0800fp_num_mov_elim_scal_op.opt_potentialfloating pointNumber of Ops that are candidates for optimization (have Z-bit either set or pass). This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemesevent=0x4,umask=0x0400fp_num_mov_elim_scal_op.sse_mov_ops_elimfloating pointNumber of SSE Move Ops eliminated. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemesevent=0x4,umask=0x0200fp_num_mov_elim_scal_op.sse_mov_opsfloating pointNumber of SSE Move Ops. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemesevent=0x4,umask=0x0100fp_retired_ser_ops.sse_bot_retfloating pointSSE bottom-executing uOps retired. The number of serializing Ops retiredevent=0x5,umask=0x0800fp_retired_ser_ops.sse_ctrl_retfloating pointThe number of serializing Ops retired. SSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bitsevent=0x5,umask=0x0400fp_retired_ser_ops.x87_bot_retfloating pointx87 bottom-executing uOps retired. The number of serializing Ops retiredevent=0x5,umask=0x0200fp_retired_ser_ops.x87_ctrl_retfloating pointx87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bits. The number of serializing Ops retiredevent=0x5,umask=0x0100fp_disp_faults.ymm_spill_faultfloating pointFloating Point Dispatch Faults. YMM spill faultevent=0xe,umask=0x0800fp_disp_faults.ymm_fill_faultfloating pointFloating Point Dispatch Faults. YMM fill faultevent=0xe,umask=0x0400fp_disp_faults.xmm_fill_faultfloating pointFloating Point Dispatch Faults. XMM fill faultevent=0xe,umask=0x0200fp_disp_faults.x87_fill_faultfloating pointFloating Point Dispatch Faults. x87 fill faultevent=0xe,umask=0x0100ls_bad_status2.stli_othermemoryNon-forwardable conflict; used to reduce STLI's via software. All reasons. Store To Load Interlock (STLI) are loads that were unable to complete because of a possible match with an older store, and the older store could not do STLF for some reasonevent=0x24,umask=0x0200Store-to-load conflicts: A load was unable to complete due to a non-forwardable conflict with an older store. Most commonly, a load's address range partially but not completely overlaps with an uncompleted older store. Software can avoid this problem by using same-size and same-alignment loads and stores when accessing the same data. Vector/SIMD code is particularly susceptible to this problem; software should construct wide vector stores by manipulating vector elements in registers using shuffle/blend/swap instructions prior to storing to memory, instead of using narrow element-by-element storesls_locks.spec_lock_hi_specmemoryRetired lock instructions. High speculative cacheable lock speculation succeededevent=0x25,umask=0x0800ls_locks.spec_lock_lo_specmemoryRetired lock instructions. Low speculative cacheable lock speculation succeededevent=0x25,umask=0x0400ls_locks.non_spec_lockmemoryRetired lock instructions. Non-speculative lock succeededevent=0x25,umask=0x0200ls_locks.bus_lockmemoryRetired lock instructions. Bus lock when a locked operations crosses a cache boundary or is done on an uncacheable memory type. Comparable to legacy bus lockevent=0x25,umask=0x0100ls_ret_cl_flushmemoryNumber of retired CLFLUSH instructionsevent=0x2600ls_ret_cpuidmemoryNumber of retired CPUID instructionsevent=0x2700ls_dispatch.ld_st_dispatchmemoryDispatch of a single op that performs a load from and store to the same memory address. Number of single ops that do load/store to an addressevent=0x29,umask=0x0400ls_dispatch.store_dispatchmemoryNumber of stores dispatched. Counts the number of operations dispatched to the LS unit. Unit Masks ADDedevent=0x29,umask=0x0200ls_dispatch.ld_dispatchmemoryNumber of loads dispatched. Counts the number of operations dispatched to the LS unit. Unit Masks ADDedevent=0x29,umask=0x0100ls_smi_rxmemoryNumber of SMIs receivedevent=0x2b00ls_int_takenmemoryNumber of interrupts takenevent=0x2c00ls_rdtscmemoryNumber of reads of the TSC (RDTSC instructions). The count is speculativeevent=0x2d00ls_st_commit_cancel2.st_commit_cancel_wcb_fullmemoryA non-cacheable store and the non-cacheable commit buffer is fullevent=0x3700ls_dc_accessesmemoryNumber of accesses to the dcache for load/store referencesevent=0x4000The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative eventls_mab_alloc.dc_prefetchermemoryLS MAB Allocates by Type. DC prefetcherevent=0x41,umask=0x0800ls_mab_alloc.storesmemoryLS MAB Allocates by Type. Storesevent=0x41,umask=0x0200ls_mab_alloc.loadsmemoryLS MAB Allocates by Type. Loadsevent=0x41,umask=0x0100ls_refills_from_sys.ls_mabresp_rmt_drammemoryDemand Data Cache Fills by Data Source. DRAM or IO from different dieevent=0x43,umask=0x4000ls_refills_from_sys.ls_mabresp_rmt_cachememoryDemand Data Cache Fills by Data Source. Hit in cache; Remote CCX and the address's Home Node is on a different dieevent=0x43,umask=0x1000ls_refills_from_sys.ls_mabresp_lcl_drammemoryDemand Data Cache Fills by Data Source. DRAM or IO from this thread's dieevent=0x43,umask=0x0800ls_refills_from_sys.ls_mabresp_lcl_cachememoryDemand Data Cache Fills by Data Source. Hit in cache; local CCX (not Local L2), or Remote CCX and the address's Home Node is on this thread's dieevent=0x43,umask=0x0200ls_refills_from_sys.ls_mabresp_lcl_l2memoryDemand Data Cache Fills by Data Source. Local L2 hitevent=0x43,umask=0x0100ls_l1_d_tlb_miss.allmemoryAll L1 DTLB Misses or Reloadsevent=0x45,umask=0xff00ls_l1_d_tlb_miss.tlb_reload_1g_l2_missmemoryL1 DTLB Miss. DTLB reload to a 1G page that miss in the L2 TLBevent=0x45,umask=0x8000ls_l1_d_tlb_miss.tlb_reload_2m_l2_missmemoryL1 DTLB Miss. DTLB reload to a 2M page that miss in the L2 TLBevent=0x45,umask=0x4000ls_l1_d_tlb_miss.tlb_reload_coalesced_page_missmemoryL1 DTLB Miss. DTLB reload coalesced page missevent=0x45,umask=0x2000ls_l1_d_tlb_miss.tlb_reload_4k_l2_missmemoryL1 DTLB Miss. DTLB reload to a 4K page that miss the L2 TLBevent=0x45,umask=0x1000ls_l1_d_tlb_miss.tlb_reload_1g_l2_hitmemoryL1 DTLB Miss. DTLB reload to a 1G page that hit in the L2 TLBevent=0x45,umask=0x0800ls_l1_d_tlb_miss.tlb_reload_2m_l2_hitmemoryL1 DTLB Miss. DTLB reload to a 2M page that hit in the L2 TLBevent=0x45,umask=0x0400ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hitmemoryL1 DTLB Miss. DTLB reload hit a coalesced pageevent=0x45,umask=0x0200ls_l1_d_tlb_miss.tlb_reload_4k_l2_hitmemoryL1 DTLB Miss. DTLB reload to a 4K page that hit in the L2 TLBevent=0x45,umask=0x0100ls_pref_instr_dispmemorySoftware Prefetch Instructions Dispatched (Speculative)event=0x4b,umask=0xff00ls_pref_instr_disp.prefetch_ntamemorySoftware Prefetch Instructions Dispatched (Speculative). PrefetchNTA instruction. See docAPM3 PREFETCHlevelevent=0x4b,umask=0x0400ls_pref_instr_disp.prefetch_wmemorySoftware Prefetch Instructions Dispatched (Speculative). See docAPM3 PREFETCHWevent=0x4b,umask=0x0200ls_pref_instr_disp.prefetchmemorySoftware Prefetch Instructions Dispatched (Speculative). Prefetch_T0_T1_T2. PrefetchT0, T1 and T2 instructions. See docAPM3 PREFETCHlevelevent=0x4b,umask=0x0100ls_sw_pf_dc_fill.ls_mabresp_rmt_drammemorySoftware Prefetch Data Cache Fills by Data Source. From DRAM (home node remote)event=0x59,umask=0x4000ls_sw_pf_dc_fill.ls_mabresp_rmt_cachememorySoftware Prefetch Data Cache Fills by Data Source. From another cache (home node remote)event=0x59,umask=0x1000ls_sw_pf_dc_fill.ls_mabresp_lcl_drammemorySoftware Prefetch Data Cache Fills by Data Source. DRAM or IO from this thread's die.  From DRAM (home node local)event=0x59,umask=0x0800ls_sw_pf_dc_fill.ls_mabresp_lcl_cachememorySoftware Prefetch Data Cache Fills by Data Source. From another cache (home node local)event=0x59,umask=0x0200ls_sw_pf_dc_fill.ls_mabresp_lcl_l2memorySoftware Prefetch Data Cache Fills by Data Source. Local L2 hitevent=0x59,umask=0x0100ls_hw_pf_dc_fill.ls_mabresp_rmt_drammemoryHardware Prefetch Data Cache Fills by Data Source. From DRAM (home node remote)event=0x5a,umask=0x4000ls_hw_pf_dc_fill.ls_mabresp_rmt_cachememoryHardware Prefetch Data Cache Fills by Data Source. From another cache (home node remote)event=0x5a,umask=0x1000ls_hw_pf_dc_fill.ls_mabresp_lcl_drammemoryHardware Prefetch Data Cache Fills by Data Source. From DRAM (home node local)event=0x5a,umask=0x0800ls_hw_pf_dc_fill.ls_mabresp_lcl_cachememoryHardware Prefetch Data Cache Fills by Data Source. From another cache (home node local)event=0x5a,umask=0x0200ls_hw_pf_dc_fill.ls_mabresp_lcl_l2memoryHardware Prefetch Data Cache Fills by Data Source. Local L2 hitevent=0x5a,umask=0x0100ls_tlb_flushmemoryAll TLB Flushesevent=0x7800de_dis_uop_queue_empty_di0otherCycles where the Micro-Op Queue is emptyevent=0xa900de_dis_uops_from_decoderotherOps dispatched from either the decoders, OpCache or bothevent=0xaa,umask=0xff00de_dis_uops_from_decoder.opcache_dispatchedotherCount of dispatched Ops from OpCacheevent=0xaa,umask=0x0200de_dis_uops_from_decoder.decoder_dispatchedotherCount of dispatched Ops from Decoderevent=0xaa,umask=0x0100de_dis_dispatch_token_stalls1.fp_misc_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. FP Miscellaneous resource unavailable. Applies to the recovery of mispredicts with FP opsevent=0xae,umask=0x8000de_dis_dispatch_token_stalls1.fp_sch_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. FP scheduler resource stall. Applies to ops that use the FP schedulerevent=0xae,umask=0x4000de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. Floating point register file resource stall. Applies to all FP ops that have a destination registerevent=0xae,umask=0x2000de_dis_dispatch_token_stalls1.taken_branch_buffer_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. Taken branch buffer resource stallevent=0xae,umask=0x1000de_dis_dispatch_token_stalls1.int_sched_misc_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. Integer Scheduler miscellaneous resource stallevent=0xae,umask=0x0800de_dis_dispatch_token_stalls1.store_queue_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. Store queue resource stall. Applies to all ops with store semanticsevent=0xae,umask=0x0400de_dis_dispatch_token_stalls1.load_queue_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. Load queue resource stall. Applies to all ops with load semanticsevent=0xae,umask=0x0200de_dis_dispatch_token_stalls1.int_phy_reg_file_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. Integer Physical Register File resource stall. Applies to all ops that have an integer destination registerevent=0xae,umask=0x0100de_dis_dispatch_token_stalls0.sc_agu_dispatch_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. SC AGU dispatch stallevent=0xaf,umask=0x4000de_dis_dispatch_token_stalls0.retire_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. RETIRE Tokens unavailableevent=0xaf,umask=0x2000de_dis_dispatch_token_stalls0.agsq_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailableevent=0xaf,umask=0x1000de_dis_dispatch_token_stalls0.alu_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. ALU tokens total unavailableevent=0xaf,umask=0x0800de_dis_dispatch_token_stalls0.alsq3_0_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ3_0_TokenStallevent=0xaf,umask=0x0400bp_dyn_ind_predbranchDynamic Indirect Predictionsevent=0x8e00The number of times a branch used the indirect predictor to make a predictionbp_de_redirectbranchDecode Redirectsevent=0x9100The number of times the instruction decoder overrides the predicted targetbp_l1_tlb_fetch_hit.if1gbranchThe number of instruction fetches that hit in the L1 ITLB. L1 Instruction TLB hit (1G page size)event=0x94,umask=0x0400bp_l1_tlb_fetch_hit.if2mbranchThe number of instruction fetches that hit in the L1 ITLB. L1 Instruction TLB hit (2M page size)event=0x94,umask=0x0200bp_l1_tlb_fetch_hit.if4kbranchThe number of instruction fetches that hit in the L1 ITLB. L1 Instrcution TLB hit (4K or 16K page size)event=0x94,umask=0x0100l2_cache_req_stat.ls_rd_blk_l_hit_xcacheCore to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit in L2. Modifiableevent=0x64,umask=0x4000l2_cache_req_stat.ls_rd_blk_l_hit_scacheCore to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit non-modifiable line in L2event=0x64,umask=0x2000l2_cache_req_stat.ls_rd_blk_ccacheCore to L2 cacheable request access status (not including L2 Prefetch). Data cache request miss in L2 (all types). Use l2_cache_misses_from_dc_misses insteadevent=0x64,umask=0x0800l2_cache_req_stat.ic_fill_hit_scacheCore to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit non-modifiable line in L2event=0x64,umask=0x0200l2_cache_req_stat.ic_fill_misscacheCore to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2. Use l2_cache_misses_from_ic_miss insteadevent=0x64,umask=0x0100l2_pf_miss_l2_l3cacheL2 prefetcher misses in L3. Counts all L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 cachesevent=0x72,umask=0xff00ic_cache_fill_l2cacheInstruction Cache Refills from L2. The number of 64 byte instruction cache line was fulfilled from the L2 cacheevent=0x8200ic_cache_fill_syscacheInstruction Cache Refills from System. The number of 64 byte instruction cache line fulfilled from system memory or another cacheevent=0x8300bp_l1_tlb_miss_l2_tlb_hitcacheL1 ITLB Miss, L2 ITLB Hit. The number of instruction fetches that miss in the L1 ITLB but hit in the L2 ITLBevent=0x8400bp_l1_tlb_miss_l2_tlb_miss.coalesced_4kcacheThe number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for >4K Coalesced pageevent=0x85,umask=0x0800bp_l1_tlb_miss_l2_tlb_miss.if1gcacheThe number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for 1G pageevent=0x85,umask=0x0400bp_l1_tlb_miss_l2_tlb_miss.if2mcacheThe number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for 2M pageevent=0x85,umask=0x0200bp_l1_tlb_miss_l2_tlb_miss.if4kcacheThe number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk to 4K pageevent=0x85,umask=0x0100ic_tag_hit_miss.all_instruction_cache_accessescacheAll Instruction Cache Accesses. Counts various IC tag related hit and miss eventsevent=0x18e,umask=0x1f00ic_tag_hit_miss.instruction_cache_misscacheInstruction Cache Miss. Counts various IC tag related hit and miss eventsevent=0x18e,umask=0x1800ic_tag_hit_miss.instruction_cache_hitcacheInstruction Cache Hit. Counts various IC tag related hit and miss eventsevent=0x18e,umask=0x0700op_cache_hit_miss.all_op_cache_accessescacheAll Op Cache accesses. Counts Op Cache micro-tag hit/miss eventsevent=0x28f,umask=0x0700op_cache_hit_miss.op_cache_misscacheOp Cache Miss. Counts Op Cache micro-tag hit/miss eventsevent=0x28f,umask=0x0400op_cache_hit_miss.op_cache_hitcacheOp Cache Hit. Counts Op Cache micro-tag hit/miss eventsevent=0x28f,umask=0x0300l3_lookup_state.all_l3_req_typscacheAll L3 Request Types. All L3 cache Requestsevent=0x4,umask=0xff00xi_sys_fill_latencycacheL3 Cache Miss Latency. Total cycles for all transactions divided by 16. Ignores SliceMask and ThreadMaskevent=0x9000xi_ccx_sdp_req1cacheL3 Misses by Request Type. Ignores SliceID, EnAllSlices, CoreID, EnAllCores and ThreadMask. Requires unit mask 0xFF to engage event for countingevent=0x9a,umask=0xff00ex_ret_opscoreRetired Ops. Use macro_ops_retired insteadevent=0xc100The number of macro-ops retiredex_ret_brn_mispcoreRetired Branch Instructions Mispredictedevent=0xc300The number of retired branch instructions, that were mispredictedex_ret_brn_ind_mispcoreRetired Indirect Branch Instructions Mispredictedevent=0xca00The number of indirect branches retired that were not correctly predicted. Each such mispredict incurs the same penalty as a mispredicted conditional branch instruction. Note that only EX mispredicts are countedex_ret_mmx_fp_instr.sse_instrcoreSSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX)event=0xcb,umask=0x0400The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPSex_ret_ind_brch_instrcoreRetired Indirect Branch Instructions. The number of indirect branches retiredevent=0xcc00ex_ret_msprd_brnch_instr_dir_msmtchcoreRetired Mispredicted Branch Instructions due to Direction Mismatchevent=0x1c700The number of retired conditional branch instructions that were not correctly predicted because of a branch direction mismatchex_ret_fused_instrcoreCounts retired Fused Instructionsevent=0x1d000fp_ret_sse_avx_ops.mac_flopsfloating pointMultiply-Accumulate FLOPs. Each MAC operation is counted as 2 FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEventevent=0x3,umask=0x0800fp_ret_sse_avx_ops.div_flopsfloating pointDivide/square root FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEventevent=0x3,umask=0x0400fp_ret_sse_avx_ops.mult_flopsfloating pointMultiply FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEventevent=0x3,umask=0x0200fp_ret_sse_avx_ops.add_sub_flopsfloating pointAdd/subtract FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEventevent=0x3,umask=0x0100fp_retired_ser_ops.sse_bot_retfloating pointSSE/AVX bottom-executing ops retired. The number of serializing Ops retiredevent=0x5,umask=0x0800fp_retired_ser_ops.sse_ctrl_retfloating pointSSE/AVX control word mispredict traps. The number of serializing Ops retiredevent=0x5,umask=0x0400fp_retired_ser_ops.x87_bot_retfloating pointx87 bottom-executing ops retired. The number of serializing Ops retiredevent=0x5,umask=0x0200ls_locks.bus_lockmemoryRetired lock instructions. Comparable to legacy bus lockevent=0x25,umask=0x0100ls_ret_cl_flushmemoryThe number of retired CLFLUSH instructions. This is a non-speculative eventevent=0x2600ls_ret_cpuidmemoryThe number of CPUID instructions retiredevent=0x2700ls_dispatch.ld_st_dispatchmemoryLoad-op-Store Dispatch. Dispatch of a single op that performs a load from and store to the same memory address. Counts the number of operations dispatched to the LS unit. Unit Masks ADDedevent=0x29,umask=0x0400ls_dispatch.store_dispatchmemoryDispatch of a single op that performs a memory store. Counts the number of operations dispatched to the LS unit. Unit Masks ADDedevent=0x29,umask=0x0200ls_dispatch.ld_dispatchmemoryDispatch of a single op that performs a memory load. Counts the number of operations dispatched to the LS unit. Unit Masks ADDedevent=0x29,umask=0x0100ls_smi_rxmemoryCounts the number of SMIs receivedevent=0x2b00ls_int_takenmemoryCounts the number of interrupts takenevent=0x2c00ls_st_commit_cancel2.st_commit_cancel_wcb_fullmemoryA non-cacheable store and the non-cacheable commit buffer is fullevent=0x37,umask=0x0100ls_mab_alloc.all_allocationsmemoryAll Allocations. Counts when a LS pipe allocates a MAB entryevent=0x41,umask=0x7f00ls_mab_alloc.hardware_prefetcher_allocationsmemoryHardware Prefetcher Allocations. Counts when a LS pipe allocates a MAB entryevent=0x41,umask=0x4000ls_mab_alloc.load_store_allocationsmemoryLoad Store Allocations. Counts when a LS pipe allocates a MAB entryevent=0x41,umask=0x3f00ls_dmnd_fills_from_sys.mem_io_remotememoryDemand Data Cache Fills by Data Source. From DRAM or IO connected in different Nodeevent=0x43,umask=0x4000ls_dmnd_fills_from_sys.ext_cache_remotememoryDemand Data Cache Fills by Data Source. From CCX Cache in different Nodeevent=0x43,umask=0x1000ls_dmnd_fills_from_sys.mem_io_localmemoryDemand Data Cache Fills by Data Source. From DRAM or IO connected in same nodeevent=0x43,umask=0x0800ls_dmnd_fills_from_sys.ext_cache_localmemoryDemand Data Cache Fills by Data Source. From cache of different CCX in same nodeevent=0x43,umask=0x0400ls_dmnd_fills_from_sys.int_cachememoryDemand Data Cache Fills by Data Source. From L3 or different L2 in same CCXevent=0x43,umask=0x0200ls_dmnd_fills_from_sys.lcl_l2memoryDemand Data Cache Fills by Data Source. From Local L2 to the coreevent=0x43,umask=0x0100ls_any_fills_from_sys.mem_io_remotememoryAny Data Cache Fills by Data Source. From DRAM or IO connected in different Nodeevent=0x44,umask=0x4000ls_any_fills_from_sys.ext_cache_remotememoryAny Data Cache Fills by Data Source. From CCX Cache in different Nodeevent=0x44,umask=0x1000ls_any_fills_from_sys.mem_io_localmemoryAny Data Cache Fills by Data Source. From DRAM or IO connected in same nodeevent=0x44,umask=0x0800ls_any_fills_from_sys.ext_cache_localmemoryAny Data Cache Fills by Data Source. From cache of different CCX in same nodeevent=0x44,umask=0x0400ls_any_fills_from_sys.int_cachememoryAny Data Cache Fills by Data Source. From L3 or different L2 in same CCXevent=0x44,umask=0x0200ls_any_fills_from_sys.lcl_l2memoryAny Data Cache Fills by Data Source. From Local L2 to the coreevent=0x44,umask=0x0100ls_l1_d_tlb_miss.allmemoryAll L1 DTLB Misses or Reloads. Use l1_dtlb_misses insteadevent=0x45,umask=0xff00ls_l1_d_tlb_miss.tlb_reload_1g_l2_missmemoryL1 DTLB Miss. DTLB reload to a 1G page that also missed in the L2 TLBevent=0x45,umask=0x8000ls_l1_d_tlb_miss.tlb_reload_2m_l2_missmemoryL1 DTLB Miss. DTLB reload to a 2M page that also missed in the L2 TLBevent=0x45,umask=0x4000ls_l1_d_tlb_miss.tlb_reload_coalesced_page_missmemoryL1 DTLB Miss. DTLB reload coalesced page that also missed in the L2 TLBevent=0x45,umask=0x2000ls_l1_d_tlb_miss.tlb_reload_4k_l2_missmemoryL1 DTLB Miss. DTLB reload to a 4K page that missed the L2 TLBevent=0x45,umask=0x1000ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hitmemoryL1 DTLB Miss. DTLB reload to a coalesced page that hit in the L2 TLBevent=0x45,umask=0x0200ls_misal_loads.ma4kmemoryThe number of 4KB misaligned (i.e., page crossing) loadsevent=0x47,umask=0x0200ls_misal_loads.ma64memoryThe number of 64B misaligned (i.e., cacheline crossing) loadsevent=0x47,umask=0x0100ls_pref_instr_disp.prefetch_wmemorySoftware Prefetch Instructions Dispatched (Speculative). PrefetchW instruction. See docAPM3 PREFETCHWevent=0x4b,umask=0x0200ls_pref_instr_disp.prefetchmemorySoftware Prefetch Instructions Dispatched (Speculative). PrefetchT0, T1 and T2 instructions. See docAPM3 PREFETCHlevelevent=0x4b,umask=0x0100ls_sw_pf_dc_fills.mem_io_remotememorySoftware Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in different Nodeevent=0x59,umask=0x4000ls_sw_pf_dc_fills.ext_cache_remotememorySoftware Prefetch Data Cache Fills by Data Source. From CCX Cache in different Nodeevent=0x59,umask=0x1000ls_sw_pf_dc_fills.mem_io_localmemorySoftware Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in same nodeevent=0x59,umask=0x0800ls_sw_pf_dc_fills.ext_cache_localmemorySoftware Prefetch Data Cache Fills by Data Source. From cache of different CCX in same nodeevent=0x59,umask=0x0400ls_sw_pf_dc_fills.int_cachememorySoftware Prefetch Data Cache Fills by Data Source. From L3 or different L2 in same CCXevent=0x59,umask=0x0200ls_sw_pf_dc_fills.lcl_l2memorySoftware Prefetch Data Cache Fills by Data Source. From Local L2 to the coreevent=0x59,umask=0x0100ls_hw_pf_dc_fills.mem_io_remotememoryHardware Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in different Nodeevent=0x5a,umask=0x4000ls_hw_pf_dc_fills.ext_cache_remotememoryHardware Prefetch Data Cache Fills by Data Source. From CCX Cache in different Nodeevent=0x5a,umask=0x1000ls_hw_pf_dc_fills.mem_io_localmemoryHardware Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in same nodeevent=0x5a,umask=0x0800ls_hw_pf_dc_fills.ext_cache_localmemoryHardware Prefetch Data Cache Fills by Data Source. From cache of different CCX in same nodeevent=0x5a,umask=0x0400ls_hw_pf_dc_fills.int_cachememoryHardware Prefetch Data Cache Fills by Data Source. From L3 or different L2 in same CCXevent=0x5a,umask=0x0200ls_hw_pf_dc_fills.lcl_l2memoryHardware Prefetch Data Cache Fills by Data Source. From Local L2 to the coreevent=0x5a,umask=0x0100ls_alloc_mab_countmemoryCount of Allocated Mabsevent=0x5f00This event counts the in-flight L1 data cache misses (allocated Miss Address Buffers) divided by 4 and rounded down each cycle unless used with the MergeEvent functionality. If the MergeEvent is used, it counts the exact number of outstanding L1 data cache misses. See 2.1.17.3 [Large Increment per Cycle Events]ls_tlb_flush.all_tlb_flushesmemoryAll TLB Flushes. Requires unit mask 0xFF to engage event for counting. Use all_tlbs_flushed insteadevent=0x78,umask=0xff00de_dis_cops_from_decoder.disp_op_type.any_integer_dispatchotherAny Integer dispatch. Types of Oops Dispatched from Decoderevent=0xab,umask=0x0800de_dis_cops_from_decoder.disp_op_type.any_fp_dispatchotherAny FP dispatch. Types of Oops Dispatched from Decoderevent=0xab,umask=0x0400de_dis_dispatch_token_stalls1.fp_flush_recovery_stallotherCycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. FP Flush recovery stallevent=0xae,umask=0x8000de_dis_dispatch_token_stalls1.fp_sch_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. FP scheduler resource stall. Applies to ops that use the FP schedulerevent=0xae,umask=0x4000de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Floating point register file resource stall. Applies to all FP ops that have a destination registerevent=0xae,umask=0x2000de_dis_dispatch_token_stalls1.taken_brnch_buffer_rsrcotherCycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Taken branch buffer resource stallevent=0xae,umask=0x1000de_dis_dispatch_token_stalls1.store_queue_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Store Queue resource stall. Applies to all ops with store semanticsevent=0xae,umask=0x0400de_dis_dispatch_token_stalls1.load_queue_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Load Queue resource stall. Applies to all ops with load semanticsevent=0xae,umask=0x0200de_dis_dispatch_token_stalls1.int_phy_reg_file_rsrc_stallotherCycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Integer Physical Register File resource stall. Integer Physical Register File, applies to all ops that have an integer destination registerevent=0xae,umask=0x0100de_dis_dispatch_token_stalls2.retire_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. Insufficient Retire Queue tokens availableevent=0xaf,umask=0x2000de_dis_dispatch_token_stalls2.agsq_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailableevent=0xaf,umask=0x1000de_dis_dispatch_token_stalls2.int_sch3_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 3 availableevent=0xaf,umask=0x0800de_dis_dispatch_token_stalls2.int_sch2_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 2 availableevent=0xaf,umask=0x0400de_dis_dispatch_token_stalls2.int_sch1_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 1 availableevent=0xaf,umask=0x0200de_dis_dispatch_token_stalls2.int_sch0_token_stallotherCycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 0 availableevent=0xaf,umask=0x0100all_data_cache_accessesrecommendedAll L1 Data Cache Accessesevent=0x29,umask=0x0700l2_cache_accesses_from_dc_missesrecommendedL2 Cache Accesses from L1 Data Cache Misses (including prefetch)event=0x60,umask=0xe800l2_cache_hits_from_dc_missesrecommendedL2 Cache Hits from L1 Data Cache Missesevent=0x64,umask=0xf000l2_cache_hits_from_l2_hwpfrecommendedL2 Cache Hits from L2 Cache HWPFevent=0x70,umask=0xff00l3_cache_accessesrecommendedL3 Cache Accessesevent=0x4,umask=0xff00l3_missesrecommendedL3 Misses (includes cacheline state change requests)event=0x4,umask=0x0100l1_data_cache_fills_from_memoryrecommendedL1 Data Cache Fills: From Memoryevent=0x44,umask=0x4800l1_data_cache_fills_from_remote_noderecommendedL1 Data Cache Fills: From Remote Nodeevent=0x44,umask=0x5000l1_data_cache_fills_from_within_same_ccxrecommendedL1 Data Cache Fills: From within same CCXevent=0x44,umask=0x0300l1_data_cache_fills_from_external_ccx_cacherecommendedL1 Data Cache Fills: From External CCX Cacheevent=0x44,umask=0x1400l1_data_cache_fills_allrecommendedL1 Data Cache Fills: Allevent=0x44,umask=0xff00all_tlbs_flushedrecommendedAll TLBs Flushedevent=0x78,umask=0xff00macro_ops_retiredrecommendedMacro-ops Retiredevent=0xc100bp_l2_btb_correctbranchL2 branch prediction overrides existing prediction (speculative)event=0x8b00bp_dyn_ind_predbranchDynamic indirect predictions (branch used the indirect predictor to make a prediction)event=0x8e00bp_de_redirectbranchInstruction decoder corrects the predicted target and resteers the branch predictorevent=0x9100ex_ret_brnbranchRetired branch instructions (all types of architectural control flow changes, including exceptions and interrupts)event=0xc200ex_ret_brn_mispbranchRetired branch instructions mispredictedevent=0xc300ex_ret_brn_tknbranchRetired taken branch instructions (all types of architectural control flow changes, including exceptions and interrupts)event=0xc400ex_ret_brn_tkn_mispbranchRetired taken branch instructions mispredictedevent=0xc500ex_ret_brn_farbranchRetired far control transfers (far call/jump/return, IRET, SYSCALL and SYSRET, plus exceptions and interrupts). Far control transfers are not subject to branch predictionevent=0xc600ex_ret_near_retbranchRetired near returns (RET or RET Iw)event=0xc800ex_ret_near_ret_mispredbranchRetired near returns mispredicted. Each misprediction incurs the same penalty as a mispredicted conditional branch instructionevent=0xc900ex_ret_brn_ind_mispbranchRetired indirect branch instructions mispredicted (only EX mispredicts). Each misprediction incurs the same penalty as a mispredicted conditional branch instructionevent=0xca00ex_ret_ind_brch_instrbranchRetired indirect branch instructionsevent=0xcc00ex_ret_condbranchRetired conditional branch instructionsevent=0xd100ex_ret_msprd_brnch_instr_dir_msmtchbranchRetired branch instructions mispredicted due to direction mismatchevent=0x1c700ex_ret_uncond_brnch_instr_mispredbranchRetired unconditional indirect branch instructions mispredictedevent=0x1c800ex_ret_uncond_brnch_instrbranchRetired unconditional branch instructionsevent=0x1c900ls_mab_alloc.load_store_allocationscacheMiss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for load-store allocationsevent=0x41,umask=0x3f00ls_mab_alloc.hardware_prefetcher_allocationscacheMiss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for hardware prefetcher allocationsevent=0x41,umask=0x4000ls_mab_alloc.all_allocationscacheMiss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for all types of allocationsevent=0x41,umask=0x7f00ls_dmnd_fills_from_sys.local_l2cacheDemand data cache fills from local L2 cacheevent=0x43,umask=0x0100ls_dmnd_fills_from_sys.local_ccxcacheDemand data cache fills from L3 cache or different L2 cache in the same CCXevent=0x43,umask=0x0200ls_dmnd_fills_from_sys.near_cachecacheDemand data cache fills from cache of another CCX when the address was in the same NUMA nodeevent=0x43,umask=0x0400ls_dmnd_fills_from_sys.dram_io_nearcacheDemand data cache fills from either DRAM or MMIO in the same NUMA nodeevent=0x43,umask=0x0800ls_dmnd_fills_from_sys.far_cachecacheDemand data cache fills from cache of another CCX when the address was in a different NUMA nodeevent=0x43,umask=0x1000ls_dmnd_fills_from_sys.dram_io_farcacheDemand data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket)event=0x43,umask=0x4000ls_dmnd_fills_from_sys.alternate_memoriescacheDemand data cache fills from extension memoryevent=0x43,umask=0x8000ls_dmnd_fills_from_sys.allcacheDemand data cache fills from all types of data sourcesevent=0x43,umask=0xff00ls_any_fills_from_sys.local_l2cacheAny data cache fills from local L2 cacheevent=0x44,umask=0x0100ls_any_fills_from_sys.local_ccxcacheAny data cache fills from L3 cache or different L2 cache in the same CCXevent=0x44,umask=0x0200ls_any_fills_from_sys.local_allcacheAny data cache fills from local L2 cache or L3 cache or different L2 cache in the same CCXevent=0x44,umask=0x0300ls_any_fills_from_sys.near_cachecacheAny data cache fills from cache of another CCX when the address was in the same NUMA nodeevent=0x44,umask=0x0400ls_any_fills_from_sys.dram_io_nearcacheAny data cache fills from either DRAM or MMIO in the same NUMA nodeevent=0x44,umask=0x0800ls_any_fills_from_sys.far_cachecacheAny data cache fills from cache of another CCX when the address was in a different NUMA nodeevent=0x44,umask=0x1000ls_any_fills_from_sys.remote_cachecacheAny data cache fills from cache of another CCX when the address was in the same or a different NUMA nodeevent=0x44,umask=0x1400ls_any_fills_from_sys.dram_io_farcacheAny data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket)event=0x44,umask=0x4000ls_any_fills_from_sys.dram_io_allcacheAny data cache fills from either DRAM or MMIO in any NUMA node (same or different socket)event=0x44,umask=0x4800ls_any_fills_from_sys.far_allcacheAny data cache fills from either cache of another CCX, DRAM or MMIO when the address was in a different NUMA node (same or different socket)event=0x44,umask=0x5000ls_any_fills_from_sys.all_dram_iocacheAny data cache fills from either DRAM or MMIO in any NUMA node (same or different socket)event=0x44,umask=0x4800ls_any_fills_from_sys.alternate_memoriescacheAny data cache fills from extension memoryevent=0x44,umask=0x8000ls_any_fills_from_sys.allcacheAny data cache fills from all types of data sourcesevent=0x44,umask=0xff00ls_pref_instr_disp.prefetchcacheSoftware prefetch instructions dispatched (speculative) of type PrefetchT0 (move data to all cache levels), T1 (move data to all cache levels except L1) and T2 (move data to all cache levels except L1 and L2)event=0x4b,umask=0x0100ls_pref_instr_disp.prefetch_wcacheSoftware prefetch instructions dispatched (speculative) of type PrefetchW (move data to L1 cache and mark it modifiable)event=0x4b,umask=0x0200ls_pref_instr_disp.prefetch_ntacacheSoftware prefetch instructions dispatched (speculative) of type PrefetchNTA (move data with minimum cache pollution i.e. non-temporal access)event=0x4b,umask=0x0400ls_pref_instr_disp.allcacheSoftware prefetch instructions dispatched (speculative) of all typesevent=0x4b,umask=0x0700ls_inef_sw_pref.data_pipe_sw_pf_dc_hitcacheSoftware prefetches that did not fetch data outside of the processor core as the PREFETCH instruction saw a data cache hitevent=0x52,umask=0x0100ls_inef_sw_pref.mab_mch_cntcacheSoftware prefetches that did not fetch data outside of the processor core as the PREFETCH instruction saw a match on an already allocated Miss Address Buffer (MAB)event=0x52,umask=0x0200ls_inef_sw_pref.allcacheevent=0x52,umask=0x0300ls_sw_pf_dc_fills.local_l2cacheSoftware prefetch data cache fills from local L2 cacheevent=0x59,umask=0x0100ls_sw_pf_dc_fills.local_ccxcacheSoftware prefetch data cache fills from L3 cache or different L2 cache in the same CCXevent=0x59,umask=0x0200ls_sw_pf_dc_fills.near_cachecacheSoftware prefetch data cache fills from cache of another CCX in the same NUMA nodeevent=0x59,umask=0x0400ls_sw_pf_dc_fills.dram_io_nearcacheSoftware prefetch data cache fills from either DRAM or MMIO in the same NUMA nodeevent=0x59,umask=0x0800ls_sw_pf_dc_fills.far_cachecacheSoftware prefetch data cache fills from cache of another CCX in a different NUMA nodeevent=0x59,umask=0x1000ls_sw_pf_dc_fills.dram_io_farcacheSoftware prefetch data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket)event=0x59,umask=0x4000ls_sw_pf_dc_fills.alternate_memoriescacheSoftware prefetch data cache fills from extension memoryevent=0x59,umask=0x8000ls_sw_pf_dc_fills.allcacheSoftware prefetch data cache fills from all types of data sourcesevent=0x59,umask=0xdf00ls_hw_pf_dc_fills.local_l2cacheHardware prefetch data cache fills from local L2 cacheevent=0x5a,umask=0x0100ls_hw_pf_dc_fills.local_ccxcacheHardware prefetch data cache fills from L3 cache or different L2 cache in the same CCXevent=0x5a,umask=0x0200ls_hw_pf_dc_fills.near_cachecacheHardware prefetch data cache fills from cache of another CCX when the address was in the same NUMA nodeevent=0x5a,umask=0x0400ls_hw_pf_dc_fills.dram_io_nearcacheHardware prefetch data cache fills from either DRAM or MMIO in the same NUMA nodeevent=0x5a,umask=0x0800ls_hw_pf_dc_fills.far_cachecacheHardware prefetch data cache fills from cache of another CCX when the address was in a different NUMA nodeevent=0x5a,umask=0x1000ls_hw_pf_dc_fills.dram_io_farcacheHardware prefetch data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket)event=0x5a,umask=0x4000ls_hw_pf_dc_fills.alternate_memoriescacheHardware prefetch data cache fills from extension memoryevent=0x5a,umask=0x8000ls_hw_pf_dc_fills.allcacheHardware prefetch data cache fills from all types of data sourcesevent=0x5a,umask=0xdf00ls_alloc_mab_countcacheIn-flight L1 data cache misses i.e. Miss Address Buffer (MAB) allocations each cycleevent=0x5f00l2_request_g1.group2cacheL2 cache requests of non-cacheable type (non-cached data and instructions reads, self-modifying code checks)event=0x60,umask=0x0100l2_request_g1.l2_hw_pfcacheL2 cache requests: from hardware prefetchers to prefetch directly into L2 (hit or miss)event=0x60,umask=0x0200l2_request_g1.prefetch_l2_cmdcacheL2 cache requests: prefetch directly into L2event=0x60,umask=0x0400l2_request_g1.change_to_xcacheL2 cache requests: data cache state change to writable, check L2 for current stateevent=0x60,umask=0x0800l2_request_g1.cacheable_ic_readcacheL2 cache requests: instruction cache readsevent=0x60,umask=0x1000l2_request_g1.ls_rd_blk_c_scacheL2 cache requests: data cache shared readsevent=0x60,umask=0x2000l2_request_g1.rd_blk_xcacheL2 cache requests: data cache storesevent=0x60,umask=0x4000l2_request_g1.rd_blk_lcacheL2 cache requests: data cache reads including hardware and software prefetchevent=0x60,umask=0x8000l2_request_g1.all_dccacheL2 cache requests of common types from L1 data cache (including prefetches)event=0x60,umask=0xe800l2_request_g1.all_no_prefetchcacheL2 cache requests of common types not including prefetchesevent=0x60,umask=0xf900l2_request_g1.allcacheL2 cache requests of all typesevent=0x60,umask=0xff00l2_cache_req_stat.ic_fill_misscacheCore to L2 cache requests (not including L2 prefetch) with status: instruction cache request miss in L2event=0x64,umask=0x0100l2_cache_req_stat.ic_fill_hit_scacheCore to L2 cache requests (not including L2 prefetch) with status: instruction cache hit non-modifiable line in L2event=0x64,umask=0x0200l2_cache_req_stat.ic_fill_hit_xcacheCore to L2 cache requests (not including L2 prefetch) with status: instruction cache hit modifiable line in L2event=0x64,umask=0x0400l2_cache_req_stat.ic_hit_in_l2cacheCore to L2 cache requests (not including L2 prefetch) for instruction cache hitsevent=0x64,umask=0x0600l2_cache_req_stat.ic_access_in_l2cacheCore to L2 cache requests (not including L2 prefetch) for instruction cache accessevent=0x64,umask=0x0700l2_cache_req_stat.ls_rd_blk_ccacheCore to L2 cache requests (not including L2 prefetch) with status: data cache request miss in L2event=0x64,umask=0x0800l2_cache_req_stat.ic_dc_miss_in_l2cacheCore to L2 cache requests (not including L2 prefetch) for data and instruction cache missesevent=0x64,umask=0x0900l2_cache_req_stat.ls_rd_blk_xcacheCore to L2 cache requests (not including L2 prefetch) with status: data cache store or state change hit in L2event=0x64,umask=0x1000l2_cache_req_stat.ls_rd_blk_l_hit_scacheCore to L2 cache requests (not including L2 prefetch) with status: data cache read hit non-modifiable line in L2event=0x64,umask=0x2000l2_cache_req_stat.ls_rd_blk_l_hit_xcacheCore to L2 cache requests (not including L2 prefetch) with status: data cache read hit modifiable line in L2event=0x64,umask=0x4000l2_cache_req_stat.ls_rd_blk_cscacheCore to L2 cache requests (not including L2 prefetch) with status: data cache shared read hit in L2event=0x64,umask=0x8000l2_cache_req_stat.dc_hit_in_l2cacheCore to L2 cache requests (not including L2 prefetch) for data cache hitsevent=0x64,umask=0xf000l2_cache_req_stat.ic_dc_hit_in_l2cacheCore to L2 cache requests (not including L2 prefetch) for data and instruction cache hitsevent=0x64,umask=0xf600l2_cache_req_stat.dc_access_in_l2cacheCore to L2 cache requests (not including L2 prefetch) for data cache accessevent=0x64,umask=0xf800l2_cache_req_stat.allcacheCore to L2 cache requests (not including L2 prefetch) for data and instruction cache accessevent=0x64,umask=0xff00l2_pf_hit_l2.l2_streamcacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Stream (fetch additional sequential lines into L2 cache)event=0x70,umask=0x0100l2_pf_hit_l2.l2_next_linecacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2NextLine (fetch the next line into L2 cache)event=0x70,umask=0x0200l2_pf_hit_l2.l2_up_downcacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses)event=0x70,umask=0x0400l2_pf_hit_l2.l2_burstcacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Burst (aggressively fetch additional sequential lines into L2 cache)event=0x70,umask=0x0800l2_pf_hit_l2.l2_stridecacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Stride (fetch additional lines into L2 cache when each access is at a constant distance from the previous)event=0x70,umask=0x1000l2_pf_hit_l2.l1_streamcacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Stream (fetch additional sequential lines into L1 cache)event=0x70,umask=0x2000l2_pf_hit_l2.l1_stridecacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous)event=0x70,umask=0x4000l2_pf_hit_l2.l1_regioncacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region)event=0x70,umask=0x8000l2_pf_hit_l2.allcacheL2 prefetches accepted by the L2 pipeline which hit in the L2 cache of all typesevent=0x70,umask=0xff00l2_pf_miss_l2_hit_l3.l2_streamcacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Stream (fetch additional sequential lines into L2 cache)event=0x71,umask=0x0100l2_pf_miss_l2_hit_l3.l2_next_linecacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2NextLine (fetch the next line into L2 cache)event=0x71,umask=0x0200l2_pf_miss_l2_hit_l3.l2_up_downcacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses)event=0x71,umask=0x0400l2_pf_miss_l2_hit_l3.l2_burstcacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Burst (aggressively fetch additional sequential lines into L2 cache)event=0x71,umask=0x0800l2_pf_miss_l2_hit_l3.l2_stridecacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Stride (fetch additional lines into L2 cache when each access is a constant distance from the previous)event=0x71,umask=0x1000l2_pf_miss_l2_hit_l3.l1_streamcacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Stream (fetch additional sequential lines into L1 cache)event=0x71,umask=0x2000l2_pf_miss_l2_hit_l3.l1_stridecacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous)event=0x71,umask=0x4000l2_pf_miss_l2_hit_l3.l1_regioncacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region)event=0x71,umask=0x8000l2_pf_miss_l2_hit_l3.allcacheL2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache cache of all typesevent=0x71,umask=0xff00l2_pf_miss_l2_l3.l2_streamcacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Stream (fetch additional sequential lines into L2 cache)event=0x72,umask=0x0100l2_pf_miss_l2_l3.l2_next_linecacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2NextLine (fetch the next line into L2 cache)event=0x72,umask=0x0200l2_pf_miss_l2_l3.l2_up_downcacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses)event=0x72,umask=0x0400l2_pf_miss_l2_l3.l2_burstcacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Burst (aggressively fetch additional sequential lines into L2 cache)event=0x72,umask=0x0800l2_pf_miss_l2_l3.l2_stridecacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Stride (fetch additional lines into L2 cache when each access is a constant distance from the previous)event=0x72,umask=0x1000l2_pf_miss_l2_l3.l1_streamcacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Stream (fetch additional sequential lines into L1 cache)event=0x72,umask=0x2000l2_pf_miss_l2_l3.l1_stridecacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous)event=0x72,umask=0x4000l2_pf_miss_l2_l3.l1_regioncacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region)event=0x72,umask=0x8000l2_pf_miss_l2_l3.allcacheL2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of all typesevent=0x72,umask=0xff00ic_cache_fill_l2cacheInstruction cache lines (64 bytes) fulfilled from the L2 cacheevent=0x8200ic_cache_fill_syscacheInstruction cache lines (64 bytes) fulfilled from system memory or another cacheevent=0x8300ic_tag_hit_miss.instruction_cache_hitcacheInstruction cache hitsevent=0x18e,umask=0x0700ic_tag_hit_miss.instruction_cache_misscacheInstruction cache missesevent=0x18e,umask=0x1800ic_tag_hit_miss.all_instruction_cache_accessescacheInstruction cache accesses of all typesevent=0x18e,umask=0x1f00op_cache_hit_miss.op_cache_hitcacheOp cache hitsevent=0x28f,umask=0x0300op_cache_hit_miss.op_cache_misscacheOp cache missesevent=0x28f,umask=0x0400op_cache_hit_miss.all_op_cache_accessescacheOp cache accesses of all typesevent=0x28f,umask=0x0700l3_lookup_state.l3_misscacheL3 cache missesevent=0x4,umask=0x0100l3_lookup_state.l3_hitcacheL3 cache hitsevent=0x4,umask=0xfe00l3_lookup_state.all_coherent_accesses_to_l3cacheL3 cache requests for all coherent accessesevent=0x4,umask=0xff00l3_xi_sampled_latency.dram_nearcacheAverage sampled latency when data is sourced from DRAM in the same NUMA nodeevent=0xac,umask=0x01,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency.dram_farcacheAverage sampled latency when data is sourced from DRAM in a different NUMA nodeevent=0xac,umask=0x02,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency.near_cachecacheAverage sampled latency when data is sourced from another CCX's cache when the address was in the same NUMA nodeevent=0xac,umask=0x04,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency.far_cachecacheAverage sampled latency when data is sourced from another CCX's cache when the address was in a different NUMA nodeevent=0xac,umask=0x08,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency.ext_nearcacheAverage sampled latency when data is sourced from extension memory (CXL) in the same NUMA nodeevent=0xac,umask=0x10,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency.ext_farcacheAverage sampled latency when data is sourced from extension memory (CXL) in a different NUMA nodeevent=0xac,umask=0x20,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency.allcacheAverage sampled latency from all data sourcesevent=0xac,umask=0x3f,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency_requests.dram_nearcacheL3 cache fill requests sourced from DRAM in the same NUMA nodeevent=0xad,umask=0x01,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency_requests.dram_farcacheL3 cache fill requests sourced from DRAM in a different NUMA nodeevent=0xad,umask=0x02,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency_requests.near_cachecacheL3 cache fill requests sourced from another CCX's cache when the address was in the same NUMA nodeevent=0xad,umask=0x04,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency_requests.far_cachecacheL3 cache fill requests sourced from another CCX's cache when the address was in a different NUMA nodeevent=0xad,umask=0x08,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency_requests.ext_nearcacheL3 cache fill requests sourced from extension memory (CXL) in the same NUMA nodeevent=0xad,umask=0x10,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency_requests.ext_farcacheL3 cache fill requests sourced from extension memory (CXL) in a different NUMA nodeevent=0xad,umask=0x20,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300l3_xi_sampled_latency_requests.allcacheL3 cache fill requests sourced from all data sourcesevent=0xad,umask=0x3f,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x300ls_locks.bus_lockcoreRetired Lock instructions which caused a bus lockevent=0x25,umask=0x0100ls_ret_cl_flushcoreRetired CLFLUSH instructionsevent=0x2600ls_ret_cpuidcoreRetired CPUID instructionsevent=0x2700ls_smi_rxcoreSMIs receivedevent=0x2b00ls_int_takencoreInterrupts takenevent=0x2c00ls_not_halted_cyccoreCore cycles not in haltevent=0x7600ex_ret_instrcoreRetired instructionsevent=0xc000ex_ret_opscoreRetired macro-opsevent=0xc100ex_div_busycoreNumber of cycles the divider is busyevent=0xd300ex_div_countcoreDivide ops executedevent=0xd400ex_no_retire.emptycoreCycles with no retire due  to the lack of valid ops in the retire queue (may be caused by front-end bottlenecks or pipeline redirects)event=0xd6,umask=0x0100ex_no_retire.not_completecoreCycles with no retire while the oldest op is waiting to be executedevent=0xd6,umask=0x0200ex_no_retire.othercoreCycles with no retire caused by other reasons (retire breaks, traps, faults, etc.)event=0xd6,umask=0x0800ex_no_retire.thread_not_selectedcoreCycles with no retire because thread arbitration did not select the threadevent=0xd6,umask=0x1000ex_no_retire.load_not_completecoreCycles with no retire while the oldest op is waiting for load dataevent=0xd6,umask=0xa200ex_no_retire.allcoreCycles with no retire for any reasonevent=0xd6,umask=0x1b00ls_not_halted_p0_cyc.p0_freq_cyccoreReference cycles (P0 frequency) not in halt event=0x120,umask=0x100ex_ret_ucode_instrcoreRetired microcoded instructionsevent=0x1c100ex_ret_ucode_opscoreRetired microcode opsevent=0x1c200ex_tagged_ibs_ops.ibs_tagged_opscoreOps tagged by IBSevent=0x1cf,umask=0x0100ex_tagged_ibs_ops.ibs_tagged_ops_retcoreOps tagged by IBS that retiredevent=0x1cf,umask=0x0200ex_ret_fused_instrcoreRetired fused instructionsevent=0x1d000local_processor_read_data_beats_cs0data fabricevent=0x1f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 0local_processor_read_data_beats_cs1data fabricevent=0x5f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 1local_processor_read_data_beats_cs2data fabricevent=0x9f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 2local_processor_read_data_beats_cs3data fabricevent=0xdf,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 3local_processor_read_data_beats_cs4data fabricevent=0x11f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 4local_processor_read_data_beats_cs5data fabricevent=0x15f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 5local_processor_read_data_beats_cs6data fabricevent=0x19f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 6local_processor_read_data_beats_cs7data fabricevent=0x1df,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 7local_processor_read_data_beats_cs8data fabricevent=0x21f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 8local_processor_read_data_beats_cs9data fabricevent=0x25f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 9local_processor_read_data_beats_cs10data fabricevent=0x29f,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 10local_processor_read_data_beats_cs11data fabricevent=0x2df,umask=0x7fe01Read data beats (64 bytes) for local processor at Coherent Station (CS) 11local_processor_write_data_beats_cs0data fabricevent=0x1f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 0local_processor_write_data_beats_cs1data fabricevent=0x5f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 1local_processor_write_data_beats_cs2data fabricevent=0x9f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 2local_processor_write_data_beats_cs3data fabricevent=0xdf,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 3local_processor_write_data_beats_cs4data fabricevent=0x11f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 4local_processor_write_data_beats_cs5data fabricevent=0x15f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 5local_processor_write_data_beats_cs6data fabricevent=0x19f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 6local_processor_write_data_beats_cs7data fabricevent=0x1df,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 7local_processor_write_data_beats_cs8data fabricevent=0x21f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 8local_processor_write_data_beats_cs9data fabricevent=0x25f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 9local_processor_write_data_beats_cs10data fabricevent=0x29f,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 10local_processor_write_data_beats_cs11data fabricevent=0x2df,umask=0x7ff01Write data beats (64 bytes) for local processor at Coherent Station (CS) 11remote_processor_read_data_beats_cs0data fabricevent=0x1f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 0remote_processor_read_data_beats_cs1data fabricevent=0x5f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 1remote_processor_read_data_beats_cs2data fabricevent=0x9f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 2remote_processor_read_data_beats_cs3data fabricevent=0xdf,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 3remote_processor_read_data_beats_cs4data fabricevent=0x11f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 4remote_processor_read_data_beats_cs5data fabricevent=0x15f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 5remote_processor_read_data_beats_cs6data fabricevent=0x19f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 6remote_processor_read_data_beats_cs7data fabricevent=0x1df,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 7remote_processor_read_data_beats_cs8data fabricevent=0x21f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 8remote_processor_read_data_beats_cs9data fabricevent=0x25f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 9remote_processor_read_data_beats_cs10data fabricevent=0x29f,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 10remote_processor_read_data_beats_cs11data fabricevent=0x2df,umask=0xbfe01Read data beats (64 bytes) for remote processor at Coherent Station (CS) 11remote_processor_write_data_beats_cs0data fabricevent=0x1f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 0remote_processor_write_data_beats_cs1data fabricevent=0x5f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 1remote_processor_write_data_beats_cs2data fabricevent=0x9f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 2remote_processor_write_data_beats_cs3data fabricevent=0xdf,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 3remote_processor_write_data_beats_cs4data fabricevent=0x11f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 4remote_processor_write_data_beats_cs5data fabricevent=0x15f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 5remote_processor_write_data_beats_cs6data fabricevent=0x19f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 6remote_processor_write_data_beats_cs7data fabricevent=0x1df,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 7remote_processor_write_data_beats_cs8data fabricevent=0x21f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 8remote_processor_write_data_beats_cs9data fabricevent=0x25f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 9remote_processor_write_data_beats_cs10data fabricevent=0x29f,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 10remote_processor_write_data_beats_cs11data fabricevent=0x2df,umask=0xbff01Write data beats (64 bytes) for remote processor at Coherent Station (CS) 11local_socket_upstream_read_beats_iom0data fabricevent=0x81f,umask=0x7fe01Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 0local_socket_upstream_read_beats_iom1data fabricevent=0x85f,umask=0x7fe01Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 1local_socket_upstream_read_beats_iom2data fabricevent=0x89f,umask=0x7fe01Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 2local_socket_upstream_read_beats_iom3data fabricevent=0x8df,umask=0x7fe01Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 3local_socket_upstream_write_beats_iom0data fabricevent=0x81f,umask=0x7ff01Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 0local_socket_upstream_write_beats_iom1data fabricevent=0x85f,umask=0x7ff01Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 1local_socket_upstream_write_beats_iom2data fabricevent=0x89f,umask=0x7ff01Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 2local_socket_upstream_write_beats_iom3data fabricevent=0x8df,umask=0x7ff01Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 3remote_socket_upstream_read_beats_iom0data fabricevent=0x81f,umask=0xbfe01Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 0remote_socket_upstream_read_beats_iom1data fabricevent=0x85f,umask=0xbfe01Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 1remote_socket_upstream_read_beats_iom2data fabricevent=0x89f,umask=0xbfe01Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 2remote_socket_upstream_read_beats_iom3data fabricevent=0x8df,umask=0xbfe01Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 3remote_socket_upstream_write_beats_iom0data fabricevent=0x81f,umask=0xbff01Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 0remote_socket_upstream_write_beats_iom1data fabricevent=0x85f,umask=0xbff01Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 1remote_socket_upstream_write_beats_iom2data fabricevent=0x89f,umask=0xbff01Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 2remote_socket_upstream_write_beats_iom3data fabricevent=0x8df,umask=0xbff01Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 3local_socket_inf0_inbound_data_beats_ccm0data fabricevent=0x41e,umask=0x7fe01Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 0local_socket_inf0_inbound_data_beats_ccm1data fabricevent=0x45e,umask=0x7fe01Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 1local_socket_inf0_inbound_data_beats_ccm2data fabricevent=0x49e,umask=0x7fe01Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 2local_socket_inf0_inbound_data_beats_ccm3data fabricevent=0x4de,umask=0x7fe01Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 3local_socket_inf0_inbound_data_beats_ccm4data fabricevent=0x51e,umask=0x7fe01Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 4local_socket_inf0_inbound_data_beats_ccm5data fabricevent=0x55e,umask=0x7fe01Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 5local_socket_inf0_inbound_data_beats_ccm6data fabricevent=0x59e,umask=0x7fe01Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 6local_socket_inf0_inbound_data_beats_ccm7data fabricevent=0x5de,umask=0x7fe01Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 7local_socket_inf1_inbound_data_beats_ccm0data fabricevent=0x41f,umask=0x7fe01Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 0local_socket_inf1_inbound_data_beats_ccm1data fabricevent=0x45f,umask=0x7fe01Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 1local_socket_inf1_inbound_data_beats_ccm2data fabricevent=0x49f,umask=0x7fe01Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 2local_socket_inf1_inbound_data_beats_ccm3data fabricevent=0x4df,umask=0x7fe01Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 3local_socket_inf1_inbound_data_beats_ccm4data fabricevent=0x51f,umask=0x7fe01Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 4local_socket_inf1_inbound_data_beats_ccm5data fabricevent=0x55f,umask=0x7fe01Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 5local_socket_inf1_inbound_data_beats_ccm6data fabricevent=0x59f,umask=0x7fe01Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 6local_socket_inf1_inbound_data_beats_ccm7data fabricevent=0x5df,umask=0x7fe01Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 7local_socket_inf0_outbound_data_beats_ccm0data fabricevent=0x41e,umask=0x7ff01Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 0local_socket_inf0_outbound_data_beats_ccm1data fabricevent=0x45e,umask=0x7ff01Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 1local_socket_inf0_outbound_data_beats_ccm2data fabricevent=0x49e,umask=0x7ff01Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 2local_socket_inf0_outbound_data_beats_ccm3data fabricevent=0x4de,umask=0x7ff01Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 3local_socket_inf0_outbound_data_beats_ccm4data fabricevent=0x51e,umask=0x7ff01Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 4local_socket_inf0_outbound_data_beats_ccm5data fabricevent=0x55e,umask=0x7ff01Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 5local_socket_inf0_outbound_data_beats_ccm6data fabricevent=0x59e,umask=0x7ff01Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 6local_socket_inf0_outbound_data_beats_ccm7data fabricevent=0x5de,umask=0x7ff01Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 7local_socket_inf1_outbound_data_beats_ccm0data fabricevent=0x41f,umask=0x7ff01Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 0local_socket_inf1_outbound_data_beats_ccm1data fabricevent=0x45f,umask=0x7ff01Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 1local_socket_inf1_outbound_data_beats_ccm2data fabricevent=0x49f,umask=0x7ff01Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 2local_socket_inf1_outbound_data_beats_ccm3data fabricevent=0x4df,umask=0x7ff01Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 3local_socket_inf1_outbound_data_beats_ccm4data fabricevent=0x51f,umask=0x7ff01Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 4local_socket_inf1_outbound_data_beats_ccm5data fabricevent=0x55f,umask=0x7ff01Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 5local_socket_inf1_outbound_data_beats_ccm6data fabricevent=0x59f,umask=0x7ff01Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 6local_socket_inf1_outbound_data_beats_ccm7data fabricevent=0x5df,umask=0x7ff01Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 7remote_socket_inf0_inbound_data_beats_ccm0data fabricevent=0x41e,umask=0xbfe01Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 0remote_socket_inf0_inbound_data_beats_ccm1data fabricevent=0x45e,umask=0xbfe01Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 1remote_socket_inf0_inbound_data_beats_ccm2data fabricevent=0x49e,umask=0xbfe01Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 2remote_socket_inf0_inbound_data_beats_ccm3data fabricevent=0x4de,umask=0xbfe01Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 3remote_socket_inf0_inbound_data_beats_ccm4data fabricevent=0x51e,umask=0xbfe01Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 4remote_socket_inf0_inbound_data_beats_ccm5data fabricevent=0x55e,umask=0xbfe01Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 5remote_socket_inf0_inbound_data_beats_ccm6data fabricevent=0x59e,umask=0xbfe01Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 6remote_socket_inf0_inbound_data_beats_ccm7data fabricevent=0x5de,umask=0xbfe01Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 7remote_socket_inf1_inbound_data_beats_ccm0data fabricevent=0x41f,umask=0xbfe01Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 0remote_socket_inf1_inbound_data_beats_ccm1data fabricevent=0x45f,umask=0xbfe01Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 1remote_socket_inf1_inbound_data_beats_ccm2data fabricevent=0x49f,umask=0xbfe01Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 2remote_socket_inf1_inbound_data_beats_ccm3data fabricevent=0x4df,umask=0xbfe01Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 3remote_socket_inf1_inbound_data_beats_ccm4data fabricevent=0x51f,umask=0xbfe01Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 4remote_socket_inf1_inbound_data_beats_ccm5data fabricevent=0x55f,umask=0xbfe01Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 5remote_socket_inf1_inbound_data_beats_ccm6data fabricevent=0x59f,umask=0xbfe01Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 6remote_socket_inf1_inbound_data_beats_ccm7data fabricevent=0x5df,umask=0xbfe01Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 7remote_socket_inf0_outbound_data_beats_ccm0data fabricevent=0x41e,umask=0xbff01Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 0remote_socket_inf0_outbound_data_beats_ccm1data fabricevent=0x45e,umask=0xbff01Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 1remote_socket_inf0_outbound_data_beats_ccm2data fabricevent=0x49e,umask=0xbff01Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 2remote_socket_inf0_outbound_data_beats_ccm3data fabricevent=0x4de,umask=0xbff01Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 3remote_socket_inf0_outbound_data_beats_ccm4data fabricevent=0x51e,umask=0xbff01Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 4remote_socket_inf0_outbound_data_beats_ccm5data fabricevent=0x55e,umask=0xbff01Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 5remote_socket_inf0_outbound_data_beats_ccm6data fabricevent=0x59e,umask=0xbff01Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 6remote_socket_inf0_outbound_data_beats_ccm7data fabricevent=0x5de,umask=0xbff01Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 7remote_socket_inf1_outbound_data_beats_ccm0data fabricevent=0x41f,umask=0xbff01Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 0remote_socket_inf1_outbound_data_beats_ccm1data fabricevent=0x45f,umask=0xbff01Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 1remote_socket_inf1_outbound_data_beats_ccm2data fabricevent=0x49f,umask=0xbff01Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 2remote_socket_inf1_outbound_data_beats_ccm3data fabricevent=0x4df,umask=0xbff01Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 3remote_socket_inf1_outbound_data_beats_ccm4data fabricevent=0x51f,umask=0xbff01Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 4remote_socket_inf1_outbound_data_beats_ccm5data fabricevent=0x55f,umask=0xbff01Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 5remote_socket_inf1_outbound_data_beats_ccm6data fabricevent=0x59f,umask=0xbff01Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 6remote_socket_inf1_outbound_data_beats_ccm7data fabricevent=0x5df,umask=0xbff01Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 7local_socket_outbound_data_beats_link0data fabricevent=0xb5f,umask=0xf3e01Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 0local_socket_outbound_data_beats_link1data fabricevent=0xb9f,umask=0xf3e01Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 1local_socket_outbound_data_beats_link2data fabricevent=0xbdf,umask=0xf3e01Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 2local_socket_outbound_data_beats_link3data fabricevent=0xc1f,umask=0xf3e01Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 3local_socket_outbound_data_beats_link4data fabricevent=0xc5f,umask=0xf3e01Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 4local_socket_outbound_data_beats_link5data fabricevent=0xc9f,umask=0xf3e01Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 5local_socket_outbound_data_beats_link6data fabricevent=0xcdf,umask=0xf3e01Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 6local_socket_outbound_data_beats_link7data fabricevent=0xd1f,umask=0xf3e01Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 7fp_ret_x87_fp_ops.add_sub_opsfloating pointRetired x87 floating-point add and subtract opsevent=0x2,umask=0x0100fp_ret_x87_fp_ops.mul_opsfloating pointRetired x87 floating-point multiply opsevent=0x2,umask=0x0200fp_ret_x87_fp_ops.div_sqrt_opsfloating pointRetired x87 floating-point divide and square root opsevent=0x2,umask=0x0400fp_ret_x87_fp_ops.allfloating pointRetired x87 floating-point ops of all typesevent=0x2,umask=0x0700fp_ret_sse_avx_ops.add_sub_flopsfloating pointRetired SSE and AVX floating-point add and subtract opsevent=0x3,umask=0x0100fp_ret_sse_avx_ops.mult_flopsfloating pointRetired SSE and AVX floating-point multiply opsevent=0x3,umask=0x0200fp_ret_sse_avx_ops.div_flopsfloating pointRetired SSE and AVX floating-point divide and square root opsevent=0x3,umask=0x0400fp_ret_sse_avx_ops.mac_flopsfloating pointRetired SSE and AVX floating-point multiply-accumulate ops (each operation is counted as 2 ops)event=0x3,umask=0x0800fp_ret_sse_avx_ops.bfloat_mac_flopsfloating pointRetired SSE and AVX floating-point bfloat multiply-accumulate ops (each operation is counted as 2 ops)event=0x3,umask=0x1000fp_ret_sse_avx_ops.allfloating pointRetired SSE and AVX floating-point ops of all typesevent=0x3,umask=0x1f00fp_retired_ser_ops.x87_ctrl_retfloating pointRetired x87 control word mispredict traps due to mispredictions in RC or PC, or changes in exception mask bitsevent=0x5,umask=0x0100fp_retired_ser_ops.x87_bot_retfloating pointRetired x87 bottom-executing ops. Bottom-executing ops wait for all older ops to retire before executingevent=0x5,umask=0x0200fp_retired_ser_ops.sse_ctrl_retfloating pointRetired SSE and AVX control word mispredict trapsevent=0x5,umask=0x0400fp_retired_ser_ops.sse_bot_retfloating pointRetired SSE and AVX bottom-executing ops. Bottom-executing ops wait for all older ops to retire before executingevent=0x5,umask=0x0800fp_retired_ser_ops.allfloating pointRetired SSE and AVX serializing ops of all typesevent=0x5,umask=0x0f00fp_ops_retired_by_width.x87_uops_retiredfloating pointRetired x87 floating-point opsevent=0x8,umask=0x0100fp_ops_retired_by_width.mmx_uops_retiredfloating pointRetired MMX floating-point opsevent=0x8,umask=0x0200fp_ops_retired_by_width.scalar_uops_retiredfloating pointRetired scalar floating-point opsevent=0x8,umask=0x0400fp_ops_retired_by_width.pack_128_uops_retiredfloating pointRetired packed 128-bit floating-point opsevent=0x8,umask=0x0800fp_ops_retired_by_width.pack_256_uops_retiredfloating pointRetired packed 256-bit floating-point opsevent=0x8,umask=0x1000fp_ops_retired_by_width.pack_512_uops_retiredfloating pointRetired packed 512-bit floating-point opsevent=0x8,umask=0x2000fp_ops_retired_by_width.allfloating pointRetired floating-point ops of all widthsevent=0x8,umask=0x3f00fp_ops_retired_by_type.scalar_addfloating pointRetired scalar floating-point add opsevent=0xa,umask=0x0100fp_ops_retired_by_type.scalar_subfloating pointRetired scalar floating-point subtract opsevent=0xa,umask=0x0200fp_ops_retired_by_type.scalar_mulfloating pointRetired scalar floating-point multiply opsevent=0xa,umask=0x0300fp_ops_retired_by_type.scalar_macfloating pointRetired scalar floating-point multiply-accumulate opsevent=0xa,umask=0x0400fp_ops_retired_by_type.scalar_divfloating pointRetired scalar floating-point divide opsevent=0xa,umask=0x0500fp_ops_retired_by_type.scalar_sqrtfloating pointRetired scalar floating-point square root opsevent=0xa,umask=0x0600fp_ops_retired_by_type.scalar_cmpfloating pointRetired scalar floating-point compare opsevent=0xa,umask=0x0700fp_ops_retired_by_type.scalar_cvtfloating pointRetired scalar floating-point convert opsevent=0xa,umask=0x0800fp_ops_retired_by_type.scalar_blendfloating pointRetired scalar floating-point blend opsevent=0xa,umask=0x0900fp_ops_retired_by_type.scalar_otherfloating pointRetired scalar floating-point ops of other typesevent=0xa,umask=0x0e00fp_ops_retired_by_type.scalar_allfloating pointRetired scalar floating-point ops of all typesevent=0xa,umask=0x0f00fp_ops_retired_by_type.vector_addfloating pointRetired vector floating-point add opsevent=0xa,umask=0x1000fp_ops_retired_by_type.vector_subfloating pointRetired vector floating-point subtract opsevent=0xa,umask=0x2000fp_ops_retired_by_type.vector_mulfloating pointRetired vector floating-point multiply opsevent=0xa,umask=0x3000fp_ops_retired_by_type.vector_macfloating pointRetired vector floating-point multiply-accumulate opsevent=0xa,umask=0x4000fp_ops_retired_by_type.vector_divfloating pointRetired vector floating-point divide opsevent=0xa,umask=0x5000fp_ops_retired_by_type.vector_sqrtfloating pointRetired vector floating-point square root opsevent=0xa,umask=0x6000fp_ops_retired_by_type.vector_cmpfloating pointRetired vector floating-point compare opsevent=0xa,umask=0x7000fp_ops_retired_by_type.vector_cvtfloating pointRetired vector floating-point convert opsevent=0xa,umask=0x8000fp_ops_retired_by_type.vector_blendfloating pointRetired vector floating-point blend opsevent=0xa,umask=0x9000fp_ops_retired_by_type.vector_shufflefloating pointRetired vector floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions)event=0xa,umask=0xb000fp_ops_retired_by_type.vector_logicalfloating pointRetired vector floating-point logical opsevent=0xa,umask=0xd000fp_ops_retired_by_type.vector_otherfloating pointRetired vector floating-point ops of other typesevent=0xa,umask=0xe000fp_ops_retired_by_type.vector_allfloating pointRetired vector floating-point ops of all typesevent=0xa,umask=0xf000fp_ops_retired_by_type.allfloating pointRetired floating-point ops of all typesevent=0xa,umask=0xff00sse_avx_ops_retired.mmx_addfloating pointRetired MMX integer addevent=0xb,umask=0x0100sse_avx_ops_retired.mmx_subfloating pointRetired MMX integer subtract opsevent=0xb,umask=0x0200sse_avx_ops_retired.mmx_mulfloating pointRetired MMX integer multiply opsevent=0xb,umask=0x0300sse_avx_ops_retired.mmx_macfloating pointRetired MMX integer multiply-accumulate opsevent=0xb,umask=0x0400sse_avx_ops_retired.mmx_cmpfloating pointRetired MMX integer compare opsevent=0xb,umask=0x0700sse_avx_ops_retired.mmx_shiftfloating pointRetired MMX integer shift opsevent=0xb,umask=0x0900sse_avx_ops_retired.mmx_movfloating pointRetired MMX integer MOV opsevent=0xb,umask=0x0a00sse_avx_ops_retired.mmx_shufflefloating pointRetired MMX integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions)event=0xb,umask=0x0b00sse_avx_ops_retired.mmx_packfloating pointRetired MMX integer pack opsevent=0xb,umask=0x0c00sse_avx_ops_retired.mmx_logicalfloating pointRetired MMX integer logical opsevent=0xb,umask=0x0d00sse_avx_ops_retired.mmx_otherfloating pointRetired MMX integer multiply ops of other typesevent=0xb,umask=0x0e00sse_avx_ops_retired.mmx_allfloating pointRetired MMX integer ops of all typesevent=0xb,umask=0x0f00sse_avx_ops_retired.sse_avx_addfloating pointRetired SSE and AVX integer add opsevent=0xb,umask=0x1000sse_avx_ops_retired.sse_avx_subfloating pointRetired SSE and AVX integer subtract opsevent=0xb,umask=0x2000sse_avx_ops_retired.sse_avx_mulfloating pointRetired SSE and AVX integer multiply opsevent=0xb,umask=0x3000sse_avx_ops_retired.sse_avx_macfloating pointRetired SSE and AVX integer multiply-accumulate opsevent=0xb,umask=0x4000sse_avx_ops_retired.sse_avx_aesfloating pointRetired SSE and AVX integer AES opsevent=0xb,umask=0x5000sse_avx_ops_retired.sse_avx_shafloating pointRetired SSE and AVX integer SHA opsevent=0xb,umask=0x6000sse_avx_ops_retired.sse_avx_cmpfloating pointRetired SSE and AVX integer compare opsevent=0xb,umask=0x7000sse_avx_ops_retired.sse_avx_clmfloating pointRetired SSE and AVX integer CLM opsevent=0xb,umask=0x8000sse_avx_ops_retired.sse_avx_shiftfloating pointRetired SSE and AVX integer shift opsevent=0xb,umask=0x9000sse_avx_ops_retired.sse_avx_movfloating pointRetired SSE and AVX integer MOV opsevent=0xb,umask=0xa000sse_avx_ops_retired.sse_avx_shufflefloating pointRetired SSE and AVX integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions)event=0xb,umask=0xb000sse_avx_ops_retired.sse_avx_packfloating pointRetired SSE and AVX integer pack opsevent=0xb,umask=0xc000sse_avx_ops_retired.sse_avx_logicalfloating pointRetired SSE and AVX integer logical opsevent=0xb,umask=0xd000sse_avx_ops_retired.sse_avx_otherfloating pointRetired SSE and AVX integer ops of other typesevent=0xb,umask=0xe000sse_avx_ops_retired.sse_avx_allfloating pointRetired SSE and AVX integer ops of all typesevent=0xb,umask=0xf000sse_avx_ops_retired.allfloating pointRetired SSE, AVX and MMX integer ops of all typesevent=0xb,umask=0xff00fp_pack_ops_retired.fp128_addfloating pointRetired 128-bit packed floating-point add opsevent=0xc,umask=0x0100fp_pack_ops_retired.fp128_subfloating pointRetired 128-bit packed floating-point subtract opsevent=0xc,umask=0x0200fp_pack_ops_retired.fp128_mulfloating pointRetired 128-bit packed floating-point multiply opsevent=0xc,umask=0x0300fp_pack_ops_retired.fp128_macfloating pointRetired 128-bit packed floating-point multiply-accumulate opsevent=0xc,umask=0x0400fp_pack_ops_retired.fp128_divfloating pointRetired 128-bit packed floating-point divide opsevent=0xc,umask=0x0500fp_pack_ops_retired.fp128_sqrtfloating pointRetired 128-bit packed floating-point square root opsevent=0xc,umask=0x0600fp_pack_ops_retired.fp128_cmpfloating pointRetired 128-bit packed floating-point compare opsevent=0xc,umask=0x0700fp_pack_ops_retired.fp128_cvtfloating pointRetired 128-bit packed floating-point convert opsevent=0xc,umask=0x0800fp_pack_ops_retired.fp128_blendfloating pointRetired 128-bit packed floating-point blend opsevent=0xc,umask=0x0900fp_pack_ops_retired.fp128_shufflefloating pointRetired 128-bit packed floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions)event=0xc,umask=0x0b00fp_pack_ops_retired.fp128_logicalfloating pointRetired 128-bit packed floating-point logical opsevent=0xc,umask=0x0d00fp_pack_ops_retired.fp128_otherfloating pointRetired 128-bit packed floating-point ops of other typesevent=0xc,umask=0x0e00fp_pack_ops_retired.fp128_allfloating pointRetired 128-bit packed floating-point ops of all typesevent=0xc,umask=0x0f00fp_pack_ops_retired.fp256_addfloating pointRetired 256-bit packed floating-point add opsevent=0xc,umask=0x1000fp_pack_ops_retired.fp256_subfloating pointRetired 256-bit packed floating-point subtract opsevent=0xc,umask=0x2000fp_pack_ops_retired.fp256_mulfloating pointRetired 256-bit packed floating-point multiply opsevent=0xc,umask=0x3000fp_pack_ops_retired.fp256_macfloating pointRetired 256-bit packed floating-point multiply-accumulate opsevent=0xc,umask=0x4000fp_pack_ops_retired.fp256_divfloating pointRetired 256-bit packed floating-point divide opsevent=0xc,umask=0x5000fp_pack_ops_retired.fp256_sqrtfloating pointRetired 256-bit packed floating-point square root opsevent=0xc,umask=0x6000fp_pack_ops_retired.fp256_cmpfloating pointRetired 256-bit packed floating-point compare opsevent=0xc,umask=0x7000fp_pack_ops_retired.fp256_cvtfloating pointRetired 256-bit packed floating-point convert opsevent=0xc,umask=0x8000fp_pack_ops_retired.fp256_blendfloating pointRetired 256-bit packed floating-point blend opsevent=0xc,umask=0x9000fp_pack_ops_retired.fp256_shufflefloating pointRetired 256-bit packed floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions)event=0xc,umask=0xb000fp_pack_ops_retired.fp256_logicalfloating pointRetired 256-bit packed floating-point logical opsevent=0xc,umask=0xd000fp_pack_ops_retired.fp256_otherfloating pointRetired 256-bit packed floating-point ops of other typesevent=0xc,umask=0xe000fp_pack_ops_retired.fp256_allfloating pointRetired 256-bit packed floating-point ops of all typesevent=0xc,umask=0xf000fp_pack_ops_retired.allfloating pointRetired packed floating-point ops of all typesevent=0xc,umask=0xff00packed_int_op_type.int128_addfloating pointRetired 128-bit packed integer add opsevent=0xd,umask=0x0100packed_int_op_type.int128_subfloating pointRetired 128-bit packed integer subtract opsevent=0xd,umask=0x0200packed_int_op_type.int128_mulfloating pointRetired 128-bit packed integer multiply opsevent=0xd,umask=0x0300packed_int_op_type.int128_macfloating pointRetired 128-bit packed integer multiply-accumulate opsevent=0xd,umask=0x0400packed_int_op_type.int128_aesfloating pointRetired 128-bit packed integer AES opsevent=0xd,umask=0x0500packed_int_op_type.int128_shafloating pointRetired 128-bit packed integer SHA opsevent=0xd,umask=0x0600packed_int_op_type.int128_cmpfloating pointRetired 128-bit packed integer compare opsevent=0xd,umask=0x0700packed_int_op_type.int128_clmfloating pointRetired 128-bit packed integer CLM opsevent=0xd,umask=0x0800packed_int_op_type.int128_shiftfloating pointRetired 128-bit packed integer shift opsevent=0xd,umask=0x0900packed_int_op_type.int128_movfloating pointRetired 128-bit packed integer MOV opsevent=0xd,umask=0x0a00packed_int_op_type.int128_shufflefloating pointRetired 128-bit packed integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions)event=0xd,umask=0x0b00packed_int_op_type.int128_packfloating pointRetired 128-bit packed integer pack opsevent=0xd,umask=0x0c00packed_int_op_type.int128_logicalfloating pointRetired 128-bit packed integer logical opsevent=0xd,umask=0x0d00packed_int_op_type.int128_otherfloating pointRetired 128-bit packed integer ops of other typesevent=0xd,umask=0x0e00packed_int_op_type.int128_allfloating pointRetired 128-bit packed integer ops of all typesevent=0xd,umask=0x0f00packed_int_op_type.int256_addfloating pointRetired 256-bit packed integer add opsevent=0xd,umask=0x1000packed_int_op_type.int256_subfloating pointRetired 256-bit packed integer subtract opsevent=0xd,umask=0x2000packed_int_op_type.int256_mulfloating pointRetired 256-bit packed integer multiply opsevent=0xd,umask=0x3000packed_int_op_type.int256_macfloating pointRetired 256-bit packed integer multiply-accumulate opsevent=0xd,umask=0x4000packed_int_op_type.int256_cmpfloating pointRetired 256-bit packed integer compare opsevent=0xd,umask=0x7000packed_int_op_type.int256_shiftfloating pointRetired 256-bit packed integer shift opsevent=0xd,umask=0x9000packed_int_op_type.int256_movfloating pointRetired 256-bit packed integer MOV opsevent=0xd,umask=0xa000packed_int_op_type.int256_shufflefloating pointRetired 256-bit packed integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions)event=0xd,umask=0xb000packed_int_op_type.int256_packfloating pointRetired 256-bit packed integer pack opsevent=0xd,umask=0xc000packed_int_op_type.int256_logicalfloating pointRetired 256-bit packed integer logical opsevent=0xd,umask=0xd000packed_int_op_type.int256_otherfloating pointRetired 256-bit packed integer ops of other typesevent=0xd,umask=0xe000packed_int_op_type.int256_allfloating pointRetired 256-bit packed integer ops of all typesevent=0xd,umask=0xf000packed_int_op_type.allfloating pointRetired packed integer ops of all typesevent=0xd,umask=0xff00fp_disp_faults.x87_fill_faultfloating pointFloating-point dispatch faults for x87 fillsevent=0xe,umask=0x0100fp_disp_faults.xmm_fill_faultfloating pointFloating-point dispatch faults for XMM fillsevent=0xe,umask=0x0200fp_disp_faults.ymm_fill_faultfloating pointFloating-point dispatch faults for YMM fillsevent=0xe,umask=0x0400fp_disp_faults.ymm_spill_faultfloating pointFloating-point dispatch faults for YMM spillsevent=0xe,umask=0x0800fp_disp_faults.sse_avx_allfloating pointFloating-point dispatch faults of all types for SSE and AVX opsevent=0xe,umask=0x0e00fp_disp_faults.allfloating pointFloating-point dispatch faults of all typesevent=0xe,umask=0x0f00amd_umcumc_mem_clkmemory controllerevent=001Number of memory clock cyclesumc_act_cmd.allmemory controllerevent=0x501Number of ACTIVATE commands sentumc_act_cmd.rdmemory controllerevent=0x5,rdwrmask=0x101Number of ACTIVATE commands sent for readsumc_act_cmd.wrmemory controllerevent=0x5,rdwrmask=0x201Number of ACTIVATE commands sent for writesumc_pchg_cmd.allmemory controllerevent=0x601Number of PRECHARGE commands sentumc_pchg_cmd.rdmemory controllerevent=0x6,rdwrmask=0x101Number of PRECHARGE commands sent for readsumc_pchg_cmd.wrmemory controllerevent=0x6,rdwrmask=0x201Number of PRECHARGE commands sent for writesumc_cas_cmd.allmemory controllerevent=0xa01Number of CAS commands sentumc_cas_cmd.rdmemory controllerevent=0xa,rdwrmask=0x101Number of CAS commands sent for readsumc_cas_cmd.wrmemory controllerevent=0xa,rdwrmask=0x201Number of CAS commands sent for writesumc_data_slot_clks.allmemory controllerevent=0x1401Number of clocks used by the data busumc_data_slot_clks.rdmemory controllerevent=0x14,rdwrmask=0x101Number of clocks used by the data bus for readsumc_data_slot_clks.wrmemory controllerevent=0x14,rdwrmask=0x201Number of clocks used by the data bus for writesls_bad_status2.stli_othermemoryStore-to-load conflicts (load unable to complete due to a non-forwardable conflict with an older store)event=0x24,umask=0x0200ls_dispatch.ld_dispatchmemoryNumber of memory load operations dispatched to the load-store unitevent=0x29,umask=0x0100ls_dispatch.store_dispatchmemoryNumber of memory store operations dispatched to the load-store unitevent=0x29,umask=0x0200ls_dispatch.ld_st_dispatchmemoryNumber of memory load-store operations dispatched to the load-store unitevent=0x29,umask=0x0400ls_stlfmemoryStore-to-load-forward (STLF) hitsevent=0x3500ls_st_commit_cancel2.st_commit_cancel_wcb_fullmemoryNon-cacheable store commits cancelled due to the non-cacheable commit buffer being fullevent=0x37,umask=0x0100ls_l1_d_tlb_miss.tlb_reload_4k_l2_hitmemoryL1 DTLB misses with L2 DTLB hits for 4k pagesevent=0x45,umask=0x0100ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hitmemoryL1 DTLB misses with L2 DTLB hits for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pagesevent=0x45,umask=0x0200ls_l1_d_tlb_miss.tlb_reload_2m_l2_hitmemoryL1 DTLB misses with L2 DTLB hits for 2M pagesevent=0x45,umask=0x0400ls_l1_d_tlb_miss.tlb_reload_1g_l2_hitmemoryL1 DTLB misses with L2 DTLB hits for 1G pagesevent=0x45,umask=0x0800ls_l1_d_tlb_miss.tlb_reload_4k_l2_missmemoryL1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 4k pagesevent=0x45,umask=0x1000ls_l1_d_tlb_miss.tlb_reload_coalesced_page_missmemoryL1 DTLB misses with L2 DTLB misses (page-table walks are requested) for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pagesevent=0x45,umask=0x2000ls_l1_d_tlb_miss.tlb_reload_2m_l2_missmemoryL1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 2M pagesevent=0x45,umask=0x4000ls_l1_d_tlb_miss.tlb_reload_1g_l2_missmemoryL1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 1G pagesevent=0x45,umask=0x8000ls_l1_d_tlb_miss.all_l2_missmemoryL1 DTLB misses with L2 DTLB misses (page-table walks are requested) for all page sizesevent=0x45,umask=0xf000ls_l1_d_tlb_miss.allmemoryL1 DTLB misses for all page sizesevent=0x45,umask=0xff00ls_misal_loads.ma64memory64B misaligned (cacheline crossing) loadsevent=0x47,umask=0x0100ls_misal_loads.ma4kmemory4kB misaligned (page crossing) loadsevent=0x47,umask=0x0200ls_tlb_flush.allmemoryAll TLB Flushesevent=0x78,umask=0xff00bp_l1_tlb_miss_l2_tlb_hitmemoryInstruction fetches that miss in the L1 ITLB but hit in the L2 ITLBevent=0x8400bp_l1_tlb_miss_l2_tlb_miss.if4kmemoryInstruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 4k pagesevent=0x85,umask=0x0100bp_l1_tlb_miss_l2_tlb_miss.if2mmemoryInstruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 2M pagesevent=0x85,umask=0x0200bp_l1_tlb_miss_l2_tlb_miss.if1gmemoryInstruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 1G pagesevent=0x85,umask=0x0400bp_l1_tlb_miss_l2_tlb_miss.coalesced_4kmemoryInstruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pagesevent=0x85,umask=0x0800bp_l1_tlb_miss_l2_tlb_miss.allmemoryInstruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for all page sizesevent=0x85,umask=0x0f00bp_l1_tlb_fetch_hit.if4kmemoryInstruction fetches that hit in the L1 ITLB for 4k or coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pagesevent=0x94,umask=0x0100bp_l1_tlb_fetch_hit.if2mmemoryInstruction fetches that hit in the L1 ITLB for 2M pagesevent=0x94,umask=0x0200bp_l1_tlb_fetch_hit.if1gmemoryInstruction fetches that hit in the L1 ITLB for 1G pagesevent=0x94,umask=0x0400bp_l1_tlb_fetch_hit.allmemoryInstruction fetches that hit in the L1 ITLB for all page sizesevent=0x94,umask=0x0700resyncs_or_nc_redirectsotherPipeline restarts not caused by branch mispredictsevent=0x9600de_op_queue_emptyotherCycles when the op queue is empty. Such cycles indicate that the front-end is not delivering instructions fast enoughevent=0xa900de_src_op_disp.decoderotherOps fetched from instruction cache and dispatchedevent=0xaa,umask=0x0100de_src_op_disp.op_cacheotherOps fetched from op cache and dispatchedevent=0xaa,umask=0x0200de_src_op_disp.loop_bufferotherOps dispatched from loop bufferevent=0xaa,umask=0x0400de_src_op_disp.allotherOps dispatched from any sourceevent=0xaa,umask=0x0700de_dis_ops_from_decoder.any_fp_dispatchotherNumber of ops dispatched to the floating-point unitevent=0xab,umask=0x0400de_dis_ops_from_decoder.disp_op_type.any_integer_dispatchotherNumber of ops dispatched to the integer execution unitevent=0xab,umask=0x0800de_dis_dispatch_token_stalls1.int_phy_reg_file_rsrc_stallotherNumber of cycles dispatch is stalled for integer physical register file tokensevent=0xae,umask=0x0100de_dis_dispatch_token_stalls1.load_queue_rsrc_stallotherNumber of cycles dispatch is stalled for Load queue tokenevent=0xae,umask=0x0200de_dis_dispatch_token_stalls1.store_queue_rsrc_stallotherNumber of cycles dispatch is stalled for store queue tokensevent=0xae,umask=0x0400de_dis_dispatch_token_stalls1.taken_brnch_buffer_rsrcotherNumber of cycles dispatch is stalled for taken branch buffer tokensevent=0xae,umask=0x1000de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stallotherNumber of cycles dispatch is stalled for floating-point register file tokensevent=0xae,umask=0x2000de_dis_dispatch_token_stalls1.fp_sch_rsrc_stallotherNumber of cycles dispatch is stalled for floating-point scheduler tokensevent=0xae,umask=0x4000de_dis_dispatch_token_stalls1.fp_flush_recovery_stallotherNumber of cycles dispatch is stalled for floating-point flush recoveryevent=0xae,umask=0x8000de_dis_dispatch_token_stalls2.int_sch0_token_stallotherNumber of cycles dispatch is stalled for integer scheduler queue 0 tokensevent=0xaf,umask=0x0100de_dis_dispatch_token_stalls2.int_sch1_token_stallotherNumber of cycles dispatch is stalled for integer scheduler queue 1 tokensevent=0xaf,umask=0x0200de_dis_dispatch_token_stalls2.int_sch2_token_stallotherNumber of cycles dispatch is stalled for integer scheduler queue 2 tokensevent=0xaf,umask=0x0400de_dis_dispatch_token_stalls2.int_sch3_token_stallotherNumber of cycles dispatch is stalled for integer scheduler queue 3 tokensevent=0xaf,umask=0x0800de_dis_dispatch_token_stalls2.retire_token_stallotherNumber of cycles dispatch is stalled for retire queue tokensevent=0xaf,umask=0x2000de_no_dispatch_per_slot.no_ops_from_frontendotherIn each cycle counts dispatch slots left empty because the front-end did not supply opsevent=0x1a0,umask=0x0100de_no_dispatch_per_slot.backend_stallsotherIn each cycle counts ops unable to dispatch because of back-end stallsevent=0x1a0,umask=0x1e00de_no_dispatch_per_slot.smt_contentionotherIn each cycle counts ops unable to dispatch because the dispatch cycle was granted to the other SMT threadevent=0x1a0,umask=0x6000all_data_cache_accessesrecommendedAll data cache accessesevent=0x29,umask=0x0700l1d_cache.all_cache_refcacheL1 Data Cacheable reads and writesevent=0x40,period=2000000,umask=0xa300l1d_cache.all_refcacheL1 Data reads and writesevent=0x40,period=2000000,umask=0x8300l1d_cache.evictcacheModified cache lines evicted from the L1 data cacheevent=0x40,period=200000,umask=0x1000l1d_cache.ldcacheL1 Cacheable Data Readsevent=0x40,period=2000000,umask=0xa100l1d_cache.replcacheL1 Data line replacementsevent=0x40,period=200000,umask=0x800l1d_cache.replmcacheModified cache lines allocated in the L1 data cacheevent=0x40,period=200000,umask=0x4800l1d_cache.stcacheL1 Cacheable Data Writesevent=0x40,period=2000000,umask=0xa200l2_ads.selfcacheCycles L2 address bus is in useevent=0x21,period=200000,umask=0x4000l2_data_rqsts.self.e_statecacheAll data requests from the L1 data cacheevent=0x2c,period=200000,umask=0x4400l2_data_rqsts.self.i_statecacheAll data requests from the L1 data cacheevent=0x2c,period=200000,umask=0x4100l2_data_rqsts.self.mesicacheAll data requests from the L1 data cacheevent=0x2c,period=200000,umask=0x4f00l2_data_rqsts.self.m_statecacheAll data requests from the L1 data cacheevent=0x2c,period=200000,umask=0x4800l2_data_rqsts.self.s_statecacheAll data requests from the L1 data cacheevent=0x2c,period=200000,umask=0x4200l2_dbus_busy.selfcacheCycles the L2 cache data bus is busyevent=0x22,period=200000,umask=0x4000l2_dbus_busy_rd.selfcacheCycles the L2 transfers data to the coreevent=0x23,period=200000,umask=0x4000l2_ifetch.self.e_statecacheL2 cacheable instruction fetch requestsevent=0x28,period=200000,umask=0x4400l2_ifetch.self.i_statecacheL2 cacheable instruction fetch requestsevent=0x28,period=200000,umask=0x4100l2_ifetch.self.mesicacheL2 cacheable instruction fetch requestsevent=0x28,period=200000,umask=0x4f00l2_ifetch.self.m_statecacheL2 cacheable instruction fetch requestsevent=0x28,period=200000,umask=0x4800l2_ifetch.self.s_statecacheL2 cacheable instruction fetch requestsevent=0x28,period=200000,umask=0x4200l2_ld.self.any.e_statecacheL2 cache readsevent=0x29,period=200000,umask=0x7400l2_ld.self.any.i_statecacheL2 cache readsevent=0x29,period=200000,umask=0x7100l2_ld.self.any.mesicacheL2 cache readsevent=0x29,period=200000,umask=0x7f00l2_ld.self.any.m_statecacheL2 cache readsevent=0x29,period=200000,umask=0x7800l2_ld.self.any.s_statecacheL2 cache readsevent=0x29,period=200000,umask=0x7200l2_ld.self.demand.e_statecacheL2 cache readsevent=0x29,period=200000,umask=0x4400l2_ld.self.demand.i_statecacheL2 cache readsevent=0x29,period=200000,umask=0x4100l2_ld.self.demand.mesicacheL2 cache readsevent=0x29,period=200000,umask=0x4f00l2_ld.self.demand.m_statecacheL2 cache readsevent=0x29,period=200000,umask=0x4800l2_ld.self.demand.s_statecacheL2 cache readsevent=0x29,period=200000,umask=0x4200l2_ld.self.prefetch.e_statecacheL2 cache readsevent=0x29,period=200000,umask=0x5400l2_ld.self.prefetch.i_statecacheL2 cache readsevent=0x29,period=200000,umask=0x5100l2_ld.self.prefetch.mesicacheL2 cache readsevent=0x29,period=200000,umask=0x5f00l2_ld.self.prefetch.m_statecacheL2 cache readsevent=0x29,period=200000,umask=0x5800l2_ld.self.prefetch.s_statecacheL2 cache readsevent=0x29,period=200000,umask=0x5200l2_ld_ifetch.self.e_statecacheAll read requests from L1 instruction and data cachesevent=0x2d,period=200000,umask=0x4400l2_ld_ifetch.self.i_statecacheAll read requests from L1 instruction and data cachesevent=0x2d,period=200000,umask=0x4100l2_ld_ifetch.self.mesicacheAll read requests from L1 instruction and data cachesevent=0x2d,period=200000,umask=0x4f00l2_ld_ifetch.self.m_statecacheAll read requests from L1 instruction and data cachesevent=0x2d,period=200000,umask=0x4800l2_ld_ifetch.self.s_statecacheAll read requests from L1 instruction and data cachesevent=0x2d,period=200000,umask=0x4200l2_lines_in.self.anycacheL2 cache missesevent=0x24,period=200000,umask=0x7000l2_lines_in.self.demandcacheL2 cache missesevent=0x24,period=200000,umask=0x4000l2_lines_in.self.prefetchcacheL2 cache missesevent=0x24,period=200000,umask=0x5000l2_lines_out.self.anycacheL2 cache lines evictedevent=0x26,period=200000,umask=0x7000l2_lines_out.self.demandcacheL2 cache lines evictedevent=0x26,period=200000,umask=0x4000l2_lines_out.self.prefetchcacheL2 cache lines evictedevent=0x26,period=200000,umask=0x5000l2_lock.self.e_statecacheL2 locked accessesevent=0x2b,period=200000,umask=0x4400l2_lock.self.i_statecacheL2 locked accessesevent=0x2b,period=200000,umask=0x4100l2_lock.self.mesicacheL2 locked accessesevent=0x2b,period=200000,umask=0x4f00l2_lock.self.m_statecacheL2 locked accessesevent=0x2b,period=200000,umask=0x4800l2_lock.self.s_statecacheL2 locked accessesevent=0x2b,period=200000,umask=0x4200l2_m_lines_in.selfcacheL2 cache line modificationsevent=0x25,period=200000,umask=0x4000l2_m_lines_out.self.anycacheModified lines evicted from the L2 cacheevent=0x27,period=200000,umask=0x7000l2_m_lines_out.self.demandcacheModified lines evicted from the L2 cacheevent=0x27,period=200000,umask=0x4000l2_m_lines_out.self.prefetchcacheModified lines evicted from the L2 cacheevent=0x27,period=200000,umask=0x5000l2_no_req.selfcacheCycles no L2 cache requests are pendingevent=0x32,period=200000,umask=0x4000l2_reject_busq.self.any.e_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x7400l2_reject_busq.self.any.i_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x7100l2_reject_busq.self.any.mesicacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x7f00l2_reject_busq.self.any.m_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x7800l2_reject_busq.self.any.s_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x7200l2_reject_busq.self.demand.e_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x4400l2_reject_busq.self.demand.i_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x4100l2_reject_busq.self.demand.mesicacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x4f00l2_reject_busq.self.demand.m_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x4800l2_reject_busq.self.demand.s_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x4200l2_reject_busq.self.prefetch.e_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x5400l2_reject_busq.self.prefetch.i_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x5100l2_reject_busq.self.prefetch.mesicacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x5f00l2_reject_busq.self.prefetch.m_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x5800l2_reject_busq.self.prefetch.s_statecacheRejected L2 cache requestsevent=0x30,period=200000,umask=0x5200l2_rqsts.self.any.e_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x7400l2_rqsts.self.any.i_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x7100l2_rqsts.self.any.mesicacheL2 cache requestsevent=0x2e,period=200000,umask=0x7f00l2_rqsts.self.any.m_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x7800l2_rqsts.self.any.s_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x7200l2_rqsts.self.demand.e_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x4400l2_rqsts.self.demand.i_statecacheL2 cache demand requests from this core that missed the L2event=0x2e,period=200000,umask=0x4100l2_rqsts.self.demand.mesicacheL2 cache demand requests from this coreevent=0x2e,period=200000,umask=0x4f00l2_rqsts.self.demand.m_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x4800l2_rqsts.self.demand.s_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x4200l2_rqsts.self.prefetch.e_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x5400l2_rqsts.self.prefetch.i_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x5100l2_rqsts.self.prefetch.mesicacheL2 cache requestsevent=0x2e,period=200000,umask=0x5f00l2_rqsts.self.prefetch.m_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x5800l2_rqsts.self.prefetch.s_statecacheL2 cache requestsevent=0x2e,period=200000,umask=0x5200l2_st.self.e_statecacheL2 store requestsevent=0x2a,period=200000,umask=0x4400l2_st.self.i_statecacheL2 store requestsevent=0x2a,period=200000,umask=0x4100l2_st.self.mesicacheL2 store requestsevent=0x2a,period=200000,umask=0x4f00l2_st.self.m_statecacheL2 store requestsevent=0x2a,period=200000,umask=0x4800l2_st.self.s_statecacheL2 store requestsevent=0x2a,period=200000,umask=0x4200mem_load_retired.l2_hitcacheRetired loads that hit the L2 cache (precise event)event=0xcb,period=200000,umask=0x100mem_load_retired.l2_misscacheRetired loads that miss the L2 cacheevent=0xcb,period=10000,umask=0x200fp_assist.arfloating pointFloating point assists for retired operationsevent=0x11,period=10000,umask=0x8100fp_assist.sfloating pointFloating point assistsevent=0x11,period=10000,umask=0x100simd_assistfloating pointSIMD assists invokedevent=0xcd,period=10000000simd_comp_inst_retired.packed_singlefloating pointRetired computational Streaming SIMD Extensions (SSE) packed-single instructionsevent=0xca,period=2000000,umask=0x100simd_comp_inst_retired.scalar_doublefloating pointRetired computational Streaming SIMD Extensions 2 (SSE2) scalar-double instructionsevent=0xca,period=2000000,umask=0x800simd_comp_inst_retired.scalar_singlefloating pointRetired computational Streaming SIMD Extensions (SSE) scalar-single instructionsevent=0xca,period=2000000,umask=0x200simd_instr_retiredfloating pointSIMD Instructions retiredevent=0xce,period=200000000simd_inst_retired.packed_singlefloating pointRetired Streaming SIMD Extensions (SSE) packed-single instructionsevent=0xc7,period=2000000,umask=0x100simd_inst_retired.scalar_doublefloating pointRetired Streaming SIMD Extensions 2 (SSE2) scalar-double instructionsevent=0xc7,period=2000000,umask=0x800simd_inst_retired.scalar_singlefloating pointRetired Streaming SIMD Extensions (SSE) scalar-single instructionsevent=0xc7,period=2000000,umask=0x200simd_inst_retired.vectorfloating pointRetired Streaming SIMD Extensions 2 (SSE2) vector instructionsevent=0xc7,period=2000000,umask=0x1000simd_sat_instr_retiredfloating pointSaturated arithmetic instructions retiredevent=0xcf,period=200000000simd_sat_uop_exec.arfloating pointSIMD saturated arithmetic micro-ops retiredevent=0xb1,period=2000000,umask=0x8000simd_sat_uop_exec.sfloating pointSIMD saturated arithmetic micro-ops executedevent=0xb1,period=200000000simd_uops_exec.arfloating pointSIMD micro-ops retired (excluding stores) (Must be precise)event=0xb0,period=2000000,umask=0x8000simd_uops_exec.sfloating pointSIMD micro-ops executed (excluding stores)event=0xb0,period=200000000simd_uop_type_exec.arithmetic.arfloating pointSIMD packed arithmetic micro-ops retiredevent=0xb3,period=2000000,umask=0xa000simd_uop_type_exec.arithmetic.sfloating pointSIMD packed arithmetic micro-ops executedevent=0xb3,period=2000000,umask=0x2000simd_uop_type_exec.logical.arfloating pointSIMD packed logical micro-ops retiredevent=0xb3,period=2000000,umask=0x9000simd_uop_type_exec.logical.sfloating pointSIMD packed logical micro-ops executedevent=0xb3,period=2000000,umask=0x1000simd_uop_type_exec.mul.arfloating pointSIMD packed multiply micro-ops retiredevent=0xb3,period=2000000,umask=0x8100simd_uop_type_exec.mul.sfloating pointSIMD packed multiply micro-ops executedevent=0xb3,period=2000000,umask=0x100simd_uop_type_exec.pack.arfloating pointSIMD packed micro-ops retiredevent=0xb3,period=2000000,umask=0x8400simd_uop_type_exec.pack.sfloating pointSIMD packed micro-ops executedevent=0xb3,period=2000000,umask=0x400simd_uop_type_exec.shift.arfloating pointSIMD packed shift micro-ops retiredevent=0xb3,period=2000000,umask=0x8200simd_uop_type_exec.shift.sfloating pointSIMD packed shift micro-ops executedevent=0xb3,period=2000000,umask=0x200simd_uop_type_exec.unpack.arfloating pointSIMD unpacked micro-ops retiredevent=0xb3,period=2000000,umask=0x8800simd_uop_type_exec.unpack.sfloating pointSIMD unpacked micro-ops executedevent=0xb3,period=2000000,umask=0x800x87_comp_ops_exe.any.arfloating pointFloating point computational micro-ops retired (Must be precise)event=0x10,period=2000000,umask=0x8100x87_comp_ops_exe.any.sfloating pointFloating point computational micro-ops executedevent=0x10,period=2000000,umask=0x100x87_comp_ops_exe.fxch.arfloating pointFXCH uops retired (Must be precise)event=0x10,period=2000000,umask=0x8200x87_comp_ops_exe.fxch.sfloating pointFXCH uops executedevent=0x10,period=2000000,umask=0x200baclears.anyfrontendBACLEARS assertedevent=0xe6,period=2000000,umask=0x100cycles_icache_mem_stalled.icache_mem_stalledfrontendCycles during which instruction fetches are  stalledevent=0x86,period=2000000,umask=0x100decode_stall.iq_fullfrontendDecode stall due to IQ fullevent=0x87,period=2000000,umask=0x200decode_stall.pfb_emptyfrontendDecode stall due to PFB emptyevent=0x87,period=2000000,umask=0x100icache.accessesfrontendInstruction fetchesevent=0x80,period=200000,umask=0x300icache.hitfrontendIcache hitevent=0x80,period=200000,umask=0x100icache.missesfrontendIcache missevent=0x80,period=200000,umask=0x200macro_insts.all_decodedfrontendAll Instructions decodedevent=0xaa,period=2000000,umask=0x300macro_insts.cisc_decodedfrontendCISC macro instructions decodedevent=0xaa,period=2000000,umask=0x200macro_insts.non_cisc_decodedfrontendNon-CISC macro instructions decodedevent=0xaa,period=2000000,umask=0x100uops.ms_cyclesfrontendThis event counts the cycles where 1 or more uops are issued by the micro-sequencer (MS), including microcode assists and inserted flows, and written to the IQevent=0xa9,cmask=1,period=2000000,umask=0x100misalign_mem_ref.bubblememoryNonzero segbase 1 bubbleevent=0x5,period=200000,umask=0x9700misalign_mem_ref.ld_bubblememoryNonzero segbase load 1 bubbleevent=0x5,period=200000,umask=0x9100misalign_mem_ref.ld_splitmemoryLoad splitsevent=0x5,period=200000,umask=0x900misalign_mem_ref.ld_split.armemoryLoad splits (At Retirement)event=0x5,period=200000,umask=0x8900misalign_mem_ref.rmw_bubblememoryNonzero segbase ld-op-st 1 bubbleevent=0x5,period=200000,umask=0x9400misalign_mem_ref.rmw_splitmemoryld-op-st splitsevent=0x5,period=200000,umask=0x8c00misalign_mem_ref.splitmemoryMemory references that cross an 8-byte boundaryevent=0x5,period=200000,umask=0xf00misalign_mem_ref.split.armemoryMemory references that cross an 8-byte boundary (At Retirement)event=0x5,period=200000,umask=0x8f00misalign_mem_ref.st_bubblememoryNonzero segbase store 1 bubbleevent=0x5,period=200000,umask=0x9200misalign_mem_ref.st_splitmemoryStore splitsevent=0x5,period=200000,umask=0xa00misalign_mem_ref.st_split.armemoryStore splits (Ar Retirement)event=0x5,period=200000,umask=0x8a00prefetch.hw_prefetchmemoryL1 hardware prefetch requestevent=0x7,period=2000000,umask=0x1000prefetch.prefetchntamemoryStreaming SIMD Extensions (SSE) Prefetch NTA instructions executedevent=0x7,period=200000,umask=0x8800prefetch.prefetcht0memoryStreaming SIMD Extensions (SSE) PrefetchT0 instructions executedevent=0x7,period=200000,umask=0x8100prefetch.prefetcht1memoryStreaming SIMD Extensions (SSE) PrefetchT1 instructions executedevent=0x7,period=200000,umask=0x8200prefetch.prefetcht2memoryStreaming SIMD Extensions (SSE) PrefetchT2 instructions executedevent=0x7,period=200000,umask=0x8400prefetch.software_prefetchmemoryAny Software prefetchevent=0x7,period=200000,umask=0xf00prefetch.software_prefetch.armemoryAny Software prefetchevent=0x7,period=200000,umask=0x8f00prefetch.sw_l2memoryStreaming SIMD Extensions (SSE) PrefetchT1 and PrefetchT2 instructions executedevent=0x7,period=200000,umask=0x8600busq_empty.selfotherBus queue is emptyevent=0x7d,period=200000,umask=0x4000bus_bnr_drv.all_agentsotherNumber of Bus Not Ready signals assertedevent=0x61,period=200000,umask=0x2000bus_bnr_drv.this_agentotherNumber of Bus Not Ready signals assertedevent=0x61,period=20000000bus_data_rcv.selfotherBus cycles while processor receives dataevent=0x64,period=200000,umask=0x4000bus_drdy_clocks.all_agentsotherBus cycles when data is sent on the busevent=0x62,period=200000,umask=0x2000bus_drdy_clocks.this_agentotherBus cycles when data is sent on the busevent=0x62,period=20000000bus_hitm_drv.all_agentsotherHITM signal assertedevent=0x7b,period=200000,umask=0x2000bus_hitm_drv.this_agentotherHITM signal assertedevent=0x7b,period=20000000bus_hit_drv.all_agentsotherHIT signal assertedevent=0x7a,period=200000,umask=0x2000bus_hit_drv.this_agentotherHIT signal assertedevent=0x7a,period=20000000bus_io_wait.selfotherIO requests waiting in the bus queueevent=0x7f,period=200000,umask=0x4000bus_lock_clocks.all_agentsotherBus cycles when a LOCK signal is assertedevent=0x63,period=200000,umask=0xe000bus_lock_clocks.selfotherBus cycles when a LOCK signal is assertedevent=0x63,period=200000,umask=0x4000bus_request_outstanding.all_agentsotherOutstanding cacheable data read bus requests durationevent=0x60,period=200000,umask=0xe000bus_request_outstanding.selfotherOutstanding cacheable data read bus requests durationevent=0x60,period=200000,umask=0x4000bus_trans_any.all_agentsotherAll bus transactionsevent=0x70,period=200000,umask=0xe000bus_trans_any.selfotherAll bus transactionsevent=0x70,period=200000,umask=0x4000bus_trans_brd.all_agentsotherBurst read bus transactionsevent=0x65,period=200000,umask=0xe000bus_trans_brd.selfotherBurst read bus transactionsevent=0x65,period=200000,umask=0x4000bus_trans_burst.all_agentsotherBurst (full cache-line) bus transactionsevent=0x6e,period=200000,umask=0xe000bus_trans_burst.selfotherBurst (full cache-line) bus transactionsevent=0x6e,period=200000,umask=0x4000bus_trans_def.all_agentsotherDeferred bus transactionsevent=0x6d,period=200000,umask=0xe000bus_trans_def.selfotherDeferred bus transactionsevent=0x6d,period=200000,umask=0x4000bus_trans_ifetch.all_agentsotherInstruction-fetch bus transactionsevent=0x68,period=200000,umask=0xe000bus_trans_ifetch.selfotherInstruction-fetch bus transactionsevent=0x68,period=200000,umask=0x4000bus_trans_inval.all_agentsotherInvalidate bus transactionsevent=0x69,period=200000,umask=0xe000bus_trans_inval.selfotherInvalidate bus transactionsevent=0x69,period=200000,umask=0x4000bus_trans_io.all_agentsotherIO bus transactionsevent=0x6c,period=200000,umask=0xe000bus_trans_io.selfotherIO bus transactionsevent=0x6c,period=200000,umask=0x4000bus_trans_mem.all_agentsotherMemory bus transactionsevent=0x6f,period=200000,umask=0xe000bus_trans_mem.selfotherMemory bus transactionsevent=0x6f,period=200000,umask=0x4000bus_trans_p.all_agentsotherPartial bus transactionsevent=0x6b,period=200000,umask=0xe000bus_trans_p.selfotherPartial bus transactionsevent=0x6b,period=200000,umask=0x4000bus_trans_pwr.all_agentsotherPartial write bus transactionevent=0x6a,period=200000,umask=0xe000bus_trans_pwr.selfotherPartial write bus transactionevent=0x6a,period=200000,umask=0x4000bus_trans_rfo.all_agentsotherRFO bus transactionsevent=0x66,period=200000,umask=0xe000bus_trans_rfo.selfotherRFO bus transactionsevent=0x66,period=200000,umask=0x4000bus_trans_wb.all_agentsotherExplicit writeback bus transactionsevent=0x67,period=200000,umask=0xe000bus_trans_wb.selfotherExplicit writeback bus transactionsevent=0x67,period=200000,umask=0x4000cycles_int_masked.cycles_int_maskedotherCycles during which interrupts are disabledevent=0xc6,period=2000000,umask=0x100cycles_int_masked.cycles_int_pending_and_maskedotherCycles during which interrupts are pending and disabledevent=0xc6,period=2000000,umask=0x200eist_transotherNumber of Enhanced Intel SpeedStep(R) Technology (EIST) transitionsevent=0x3a,period=20000000ext_snoop.all_agents.anyotherExternal snoopsevent=0x77,period=200000,umask=0x2b00ext_snoop.all_agents.cleanotherExternal snoopsevent=0x77,period=200000,umask=0x2100ext_snoop.all_agents.hitotherExternal snoopsevent=0x77,period=200000,umask=0x2200ext_snoop.all_agents.hitmotherExternal snoopsevent=0x77,period=200000,umask=0x2800ext_snoop.this_agent.anyotherExternal snoopsevent=0x77,period=200000,umask=0xb00ext_snoop.this_agent.cleanotherExternal snoopsevent=0x77,period=200000,umask=0x100ext_snoop.this_agent.hitotherExternal snoopsevent=0x77,period=200000,umask=0x200ext_snoop.this_agent.hitmotherExternal snoopsevent=0x77,period=200000,umask=0x800hw_int_rcvotherHardware interrupts receivedevent=0xc8,period=20000000snoop_stall_drv.all_agentsotherBus stalled for snoopsevent=0x7e,period=200000,umask=0xe000snoop_stall_drv.selfotherBus stalled for snoopsevent=0x7e,period=200000,umask=0x4000thermal_tripotherNumber of thermal tripsevent=0x3b,period=200000,umask=0xc000bogus_brpipelineBogus branchesevent=0xe4,period=2000000,umask=0x100br_inst_decodedpipelineBranch instructions decodedevent=0xe0,period=2000000,umask=0x100br_inst_retired.anypipelineRetired branch instructionsevent=0xc4,period=200000000br_inst_retired.any1pipelineRetired branch instructionsevent=0xc4,period=2000000,umask=0xf00br_inst_retired.mispredpipelineRetired mispredicted branch instructions (precise event) (Precise event)event=0xc5,period=20000000br_inst_retired.mispred_not_takenpipelineRetired branch instructions that were mispredicted not-takenevent=0xc4,period=200000,umask=0x200br_inst_retired.mispred_takenpipelineRetired branch instructions that were mispredicted takenevent=0xc4,period=200000,umask=0x800br_inst_retired.pred_not_takenpipelineRetired branch instructions that were predicted not-takenevent=0xc4,period=2000000,umask=0x100br_inst_retired.pred_takenpipelineRetired branch instructions that were predicted takenevent=0xc4,period=2000000,umask=0x400br_inst_retired.takenpipelineRetired taken branch instructionsevent=0xc4,period=2000000,umask=0xc00br_inst_type_retired.condpipelineAll macro conditional branch instructionsevent=0x88,period=2000000,umask=0x100br_inst_type_retired.cond_takenpipelineOnly taken macro conditional branch instructionsevent=0x88,period=2000000,umask=0x4100br_inst_type_retired.dir_callpipelineAll non-indirect callsevent=0x88,period=2000000,umask=0x1000br_inst_type_retired.indpipelineAll indirect branches that are not callsevent=0x88,period=2000000,umask=0x400br_inst_type_retired.ind_callpipelineAll indirect calls, including both register and memory indirectevent=0x88,period=2000000,umask=0x2000br_inst_type_retired.retpipelineAll indirect branches that have a return mnemonicevent=0x88,period=2000000,umask=0x800br_inst_type_retired.uncondpipelineAll macro unconditional branch instructions, excluding calls and indirectsevent=0x88,period=2000000,umask=0x200br_missp_type_retired.condpipelineMispredicted cond branch instructions retiredevent=0x89,period=200000,umask=0x100br_missp_type_retired.cond_takenpipelineMispredicted and taken cond branch instructions retiredevent=0x89,period=200000,umask=0x1100br_missp_type_retired.indpipelineMispredicted ind branches that are not callsevent=0x89,period=200000,umask=0x200br_missp_type_retired.ind_callpipelineMispredicted indirect calls, including both register and memory indirectevent=0x89,period=200000,umask=0x800br_missp_type_retired.returnpipelineMispredicted return branchesevent=0x89,period=200000,umask=0x400cpu_clk_unhalted.buspipelineBus cycles when core is not haltedevent=0x3c,period=200000,umask=0x100cpu_clk_unhalted.corepipelineCore cycles when core is not haltedevent=0x3c,period=200000300cpu_clk_unhalted.core_ppipelineCore cycles when core is not haltedevent=0x3c,period=200000000cpu_clk_unhalted.refpipelineReference cycles when core is not haltedevent=0x0,umask=0x03,period=200000300div.arpipelineDivide operations retiredevent=0x13,period=2000000,umask=0x8100div.spipelineDivide operations executedevent=0x13,period=2000000,umask=0x100inst_retired.anypipelineInstructions retiredevent=0xc0,period=200000300inst_retired.any_ppipelineInstructions retired (precise event) (Must be precise)event=0xc0,period=200000300machine_clears.smcpipelineSelf-Modifying Code detectedevent=0xc3,period=200000,umask=0x100mul.arpipelineMultiply operations retiredevent=0x12,period=2000000,umask=0x8100mul.spipelineMultiply operations executedevent=0x12,period=2000000,umask=0x100reissue.anypipelineMicro-op reissues for any causeevent=0x3,period=200000,umask=0x7f00reissue.any.arpipelineMicro-op reissues for any cause (At Retirement)event=0x3,period=200000,umask=0xff00reissue.overlap_storepipelineMicro-op reissues on a store-load collisionevent=0x3,period=200000,umask=0x100reissue.overlap_store.arpipelineMicro-op reissues on a store-load collision (At Retirement)event=0x3,period=200000,umask=0x8100resource_stalls.div_busypipelineCycles issue is stalled due to div busyevent=0xdc,period=2000000,umask=0x200store_forwards.anypipelineAll store forwardsevent=0x2,period=200000,umask=0x8300store_forwards.goodpipelineGood store forwardsevent=0x2,period=200000,umask=0x8100uops_retired.anypipelineMicro-ops retiredevent=0xc2,period=2000000,umask=0x1000uops_retired.stalled_cyclespipelineCycles no micro-ops retiredevent=0xc2,period=2000000,umask=0x1000uops_retired.stallspipelinePeriods no micro-ops retiredevent=0xc2,period=2000000,umask=0x1000data_tlb_misses.dtlb_missvirtual memoryMemory accesses that missed the DTLBevent=0x8,period=200000,umask=0x700data_tlb_misses.dtlb_miss_ldvirtual memoryDTLB misses due to load operationsevent=0x8,period=200000,umask=0x500data_tlb_misses.dtlb_miss_stvirtual memoryDTLB misses due to store operationsevent=0x8,period=200000,umask=0x600data_tlb_misses.l0_dtlb_miss_ldvirtual memoryL0 DTLB misses due to load operationsevent=0x8,period=200000,umask=0x900data_tlb_misses.l0_dtlb_miss_stvirtual memoryL0 DTLB misses due to store operationsevent=0x8,period=200000,umask=0xa00itlb.flushvirtual memoryITLB flushesevent=0x82,period=200000,umask=0x400itlb.hitvirtual memoryITLB hitsevent=0x82,period=200000,umask=0x100itlb.missesvirtual memoryITLB misses (Must be precise)event=0x82,period=200000,umask=0x200mem_load_retired.dtlb_missvirtual memoryRetired loads that miss the DTLB (precise event) (Precise event)event=0xcb,period=200000,umask=0x400page_walks.cyclesvirtual memoryDuration of page-walks in core cyclesevent=0xc,period=2000000,umask=0x300page_walks.d_side_cyclesvirtual memoryDuration of D-side only page walksevent=0xc,period=2000000,umask=0x100page_walks.d_side_walksvirtual memoryNumber of D-side only page walksevent=0xc,period=200000,umask=0x100page_walks.i_side_cyclesvirtual memoryDuration of I-Side page walksevent=0xc,period=2000000,umask=0x200page_walks.i_side_walksvirtual memoryNumber of I-Side page walksevent=0xc,period=200000,umask=0x200page_walks.walksvirtual memoryNumber of page-walks executedevent=0xc,period=200000,umask=0x300l1d.replacementcacheL1D data line replacementsevent=0x51,period=2000003,umask=0x100This event counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replacel1d_pend_miss.fb_fullcacheCycles a demand request was blocked due to Fill Buffers unavailabilityevent=0x48,cmask=1,period=2000003,umask=0x200l1d_pend_miss.pendingcacheL1D miss outstandings duration in cyclesevent=0x48,period=2000003,umask=0x100This event counts duration of L1D miss outstanding, that is each cycle number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand; from the demand Hit FB, if it is allocated by hardware or software prefetch.
Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request typel1d_pend_miss.pending_cyclescacheCycles with L1D load Misses outstandingevent=0x48,cmask=1,period=2000003,umask=0x100This event counts duration of L1D miss outstanding in cyclesl1d_pend_miss.pending_cycles_anycacheCycles with L1D load Misses outstanding from any thread on physical coreevent=0x48,any=1,cmask=1,period=2000003,umask=0x100l2_demand_rqsts.wb_hitcacheNot rejected writebacks that hit L2 cacheevent=0x27,period=200003,umask=0x5000This event counts the number of WB requests that hit L2 cachel2_lines_in.allcacheL2 cache lines filling L2event=0xf1,period=100003,umask=0x700This event counts the number of L2 cache lines filling the L2. Counting does not cover rejectsl2_lines_in.ecacheL2 cache lines in E state filling L2event=0xf1,period=100003,umask=0x400This event counts the number of L2 cache lines in the Exclusive state filling the L2. Counting does not cover rejectsl2_lines_in.icacheL2 cache lines in I state filling L2event=0xf1,period=100003,umask=0x100This event counts the number of L2 cache lines in the Invalidate state filling the L2. Counting does not cover rejectsl2_lines_in.scacheL2 cache lines in S state filling L2event=0xf1,period=100003,umask=0x200This event counts the number of L2 cache lines in the Shared state filling the L2. Counting does not cover rejectsl2_lines_out.demand_cleancacheClean L2 cache lines evicted by demandevent=0xf2,period=100003,umask=0x500l2_rqsts.all_code_rdcacheL2 code requestsevent=0x24,period=200003,umask=0xe400This event counts the total number of L2 code requestsl2_rqsts.all_demand_data_rdcacheDemand Data Read requestsevent=0x24,period=200003,umask=0xe100This event counts the number of demand Data Read requests (including requests from L1D hardware prefetchers). These loads may hit or miss L2 cache. Only non rejected loads are countedl2_rqsts.all_demand_misscacheDemand requests that miss L2 cacheevent=0x24,period=200003,umask=0x2700l2_rqsts.all_demand_referencescacheDemand requests to L2 cacheevent=0x24,period=200003,umask=0xe700l2_rqsts.all_pfcacheRequests from L2 hardware prefetchersevent=0x24,period=200003,umask=0xf800This event counts the total number of requests from the L2 hardware prefetchersl2_rqsts.all_rfocacheRFO requests to L2 cacheevent=0x24,period=200003,umask=0xe200This event counts the total number of RFO (read for ownership) requests to L2 cache. L2 RFO requests include both L1D demand RFO misses as well as L1D RFO prefetchesl2_rqsts.code_rd_hitcacheL2 cache hits when fetching instructions, code readsevent=0x24,period=200003,umask=0xc400l2_rqsts.code_rd_misscacheL2 cache misses when fetching instructionsevent=0x24,period=200003,umask=0x2400l2_rqsts.demand_data_rd_hitcacheDemand Data Read requests that hit L2 cacheevent=0x24,period=200003,umask=0xc100Counts the number of demand Data Read requests, initiated by load instructions, that hit L2 cachel2_rqsts.demand_data_rd_misscacheDemand Data Read miss L2, no rejectsevent=0x24,period=200003,umask=0x2100This event counts the number of demand Data Read requests that miss L2 cache. Only not rejected loads are countedl2_rqsts.l2_pf_hitcacheL2 prefetch requests that hit L2 cacheevent=0x24,period=200003,umask=0xd000This event counts the number of requests from the L2 hardware prefetchers that hit L2 cache. L3 prefetch new typesl2_rqsts.l2_pf_misscacheL2 prefetch requests that miss L2 cacheevent=0x24,period=200003,umask=0x3000This event counts the number of requests from the L2 hardware prefetchers that miss L2 cachel2_rqsts.misscacheAll requests that miss L2 cacheevent=0x24,period=200003,umask=0x3f00l2_rqsts.referencescacheAll L2 requestsevent=0x24,period=200003,umask=0xff00l2_rqsts.rfo_hitcacheRFO requests that hit L2 cacheevent=0x24,period=200003,umask=0xc200l2_rqsts.rfo_misscacheRFO requests that miss L2 cacheevent=0x24,period=200003,umask=0x2200l2_trans.all_pfcacheL2 or L3 HW prefetches that access L2 cacheevent=0xf0,period=200003,umask=0x800This event counts L2 or L3 HW prefetches that access L2 cache including rejectsl2_trans.all_requestscacheTransactions accessing L2 pipeevent=0xf0,period=200003,umask=0x8000This event counts transactions that access the L2 pipe including snoops, pagewalks, and so onl2_trans.code_rdcacheL2 cache accesses when fetching instructionsevent=0xf0,period=200003,umask=0x400This event counts the number of L2 cache accesses when fetching instructionsl2_trans.demand_data_rdcacheDemand Data Read requests that access L2 cacheevent=0xf0,period=200003,umask=0x100This event counts Demand Data Read requests that access L2 cache, including rejectsl2_trans.l1d_wbcacheL1D writebacks that access L2 cacheevent=0xf0,period=200003,umask=0x1000This event counts L1D writebacks that access L2 cachel2_trans.l2_fillcacheL2 fill requests that access L2 cacheevent=0xf0,period=200003,umask=0x2000This event counts L2 fill requests that access L2 cachel2_trans.l2_wbcacheL2 writebacks that access L2 cacheevent=0xf0,period=200003,umask=0x4000This event counts L2 writebacks that access L2 cachel2_trans.rfocacheRFO requests that access L2 cacheevent=0xf0,period=200003,umask=0x200This event counts Read for Ownership (RFO) requests that access L2 cachelock_cycles.cache_lock_durationcacheCycles when L1D is lockedevent=0x63,period=2000003,umask=0x200This event counts the number of cycles when the L1D is locked. It is a superset of the 0x1 mask (BUS_LOCK_CLOCKS.BUS_LOCK_DURATION)longest_lat_cache.misscacheCore-originated cacheable demand requests missed L3event=0x2e,period=100003,umask=0x4100This event counts core-originated cacheable demand requests that miss the last level cache (LLC). Demand requests include loads, RFOs, and hardware prefetches from L1D, and instruction fetches from IFUlongest_lat_cache.referencecacheCore-originated cacheable demand requests that refer to L3event=0x2e,period=100003,umask=0x4f00This event counts core-originated cacheable demand requests that refer to the last level cache (LLC). Demand requests include loads, RFOs, and hardware prefetches from L1D, and instruction fetches from IFUmem_load_uops_l3_hit_retired.xsnp_hitcacheRetired load uops which data sources were L3 and cross-core snoop hits in on-pkg core cache  Supports address when precise.  Spec update: BDM100 (Precise event)event=0xd2,period=20011,umask=0x200This event counts retired load uops which data sources were L3 hit and a cross-core snoop hit in the on-pkg core cache  Supports address when precise.  Spec update: BDM100 (Precise event)mem_load_uops_l3_hit_retired.xsnp_hitmcacheRetired load uops which data sources were HitM responses from shared L3  Supports address when precise.  Spec update: BDM100 (Precise event)event=0xd2,period=20011,umask=0x400This event counts retired load uops which data sources were HitM responses from a core on same socket (shared L3)  Supports address when precise.  Spec update: BDM100 (Precise event)mem_load_uops_l3_hit_retired.xsnp_misscacheRetired load uops which data sources were L3 hit and cross-core snoop missed in on-pkg core cache  Supports address when precise.  Spec update: BDM100 (Precise event)event=0xd2,period=20011,umask=0x100This event counts retired load uops which data sources were L3 Hit and a cross-core snoop missed in the on-pkg core cache  Supports address when precise.  Spec update: BDM100 (Precise event)mem_load_uops_l3_hit_retired.xsnp_nonecacheRetired load uops which data sources were hits in L3 without snoops required  Supports address when precise.  Spec update: BDM100 (Precise event)event=0xd2,period=100003,umask=0x800This event counts retired load uops which data sources were hits in the last-level (L3) cache without snoops required  Supports address when precise.  Spec update: BDM100 (Precise event)mem_load_uops_l3_miss_retired.local_dramcacheData from local DRAM either Snoop not needed or Snoop Miss (RspI)  Supports address when precise.  Spec update: BDE70, BDM100 (Precise event)event=0xd3,period=100007,umask=0x100Retired load uop whose Data Source was: local DRAM either Snoop not needed or Snoop Miss (RspI)  Supports address when precise.  Spec update: BDE70, BDM100 (Precise event)mem_load_uops_retired.hit_lfbcacheRetired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready  Supports address when precise (Precise event)event=0xd1,period=100003,umask=0x4000This event counts retired load uops which data sources were load uops missed L1 but hit a fill buffer due to a preceding miss to the same cache line with the data not ready.
Note: Only two data-sources of L1/FB are applicable for AVX-256bit  even though the corresponding AVX load could be serviced by a deeper level in the memory hierarchy. Data source is reported for the Low-half load  Supports address when precise (Precise event)mem_load_uops_retired.l1_hitcacheRetired load uops with L1 cache hits as data sources  Supports address when precise (Precise event)event=0xd1,period=2000003,umask=0x100This event counts retired load uops which data sources were hits in the nearest-level (L1) cache.
Note: Only two data-sources of L1/FB are applicable for AVX-256bit  even though the corresponding AVX load could be serviced by a deeper level in the memory hierarchy. Data source is reported for the Low-half load. This event also counts SW prefetches independent of the actual data source  Supports address when precise (Precise event)mem_load_uops_retired.l1_misscacheRetired load uops misses in L1 cache as data sources  Supports address when precise (Precise event)event=0xd1,period=100003,umask=0x800This event counts retired load uops which data sources were misses in the nearest-level (L1) cache. Counting excludes unknown and UC data source  Supports address when precise (Precise event)mem_load_uops_retired.l2_hitcacheRetired load uops with L2 cache hits as data sources  Supports address when precise.  Spec update: BDM35 (Precise event)event=0xd1,period=100003,umask=0x200This event counts retired load uops which data sources were hits in the mid-level (L2) cache  Supports address when precise.  Spec update: BDM35 (Precise event)mem_load_uops_retired.l2_misscacheMiss in mid-level (L2) cache. Excludes Unknown data-source  Supports address when precise (Precise event)event=0xd1,period=50021,umask=0x1000This event counts retired load uops which data sources were misses in the mid-level (L2) cache. Counting excludes unknown and UC data source  Supports address when precise (Precise event)mem_load_uops_retired.l3_hitcacheRetired load uops which data sources were data hits in L3 without snoops required  Supports address when precise.  Spec update: BDM100 (Precise event)event=0xd1,period=50021,umask=0x400This event counts retired load uops which data sources were data hits in the last-level (L3) cache without snoops required  Supports address when precise.  Spec update: BDM100 (Precise event)mem_load_uops_retired.l3_misscacheMiss in last-level (L3) cache. Excludes Unknown data-source  Supports address when precise.  Spec update: BDM100, BDE70 (Precise event)event=0xd1,period=100007,umask=0x2000mem_uops_retired.all_loadscacheRetired load uops  Supports address when precise (Precise event)event=0xd0,period=2000003,umask=0x8100Counts all retired load uops. This event accounts for SW prefetch uops of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW  Supports address when precise (Precise event)mem_uops_retired.all_storescacheRetired store uops  Supports address when precise (Precise event)event=0xd0,period=2000003,umask=0x8200Counts all retired store uops  Supports address when precise (Precise event)mem_uops_retired.lock_loadscacheRetired load uops with locked access  Supports address when precise.  Spec update: BDM35 (Precise event)event=0xd0,period=100007,umask=0x2100This event counts load uops with locked access retired to the architected path  Supports address when precise.  Spec update: BDM35 (Precise event)mem_uops_retired.split_loadscacheRetired load uops that split across a cacheline boundary  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x4100This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K)  Supports address when precise (Precise event)mem_uops_retired.split_storescacheRetired store uops that split across a cacheline boundary  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x4200This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K)  Supports address when precise (Precise event)mem_uops_retired.stlb_miss_loadscacheRetired load uops that miss the STLB  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x1100This event counts load uops with true STLB miss retired to the architected path. True STLB miss is an uop triggering page walk that gets completed without blocks, and later gets retired. This page walk can end up with or without a fault  Supports address when precise (Precise event)mem_uops_retired.stlb_miss_storescacheRetired store uops that miss the STLB  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x1200This event counts store uops with true STLB miss retired to the architected path. True STLB miss is an uop triggering page walk that gets completed without blocks, and later gets retired. This page walk can end up with or without a fault  Supports address when precise (Precise event)offcore_requests.all_data_rdcacheDemand and prefetch data readsevent=0xb0,period=100003,umask=0x800This event counts the demand and prefetch data reads. All Core Data Reads include cacheable Demands and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request typeoffcore_requests.all_requestscacheAny memory transaction that reached the SQevent=0xb0,period=100003,umask=0x8000This event counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, and so onoffcore_requests.demand_code_rdcacheCacheable and non-cacheable code read requestsevent=0xb0,period=100003,umask=0x200This event counts both cacheable and non-cacheable code read requestsoffcore_requests.demand_data_rdcacheDemand Data Read requests sent to uncoreevent=0xb0,period=100003,umask=0x100This event counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncoreoffcore_requests.demand_rfocacheDemand RFO requests including regular RFOs, locks, ItoMevent=0xb0,period=100003,umask=0x400This event counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoMoffcore_requests_buffer.sq_fullcacheOffcore requests buffer cannot take more entries for this thread coreevent=0xb2,period=2000003,umask=0x100This event counts the number of cases when the offcore requests buffer cannot take more entries for the core. This can happen when the superqueue does not contain eligible entries, or when L1D writeback pending FIFO requests is full.
Note: Writeback pending FIFO has six entriesoffcore_requests_outstanding.all_data_rdcacheOffcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore  Spec update: BDM76event=0x60,period=2000003,umask=0x800This event counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS  Spec update: BDM76offcore_requests_outstanding.cycles_with_data_rdcacheCycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore  Spec update: BDM76event=0x60,cmask=1,period=2000003,umask=0x800This event counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS  Spec update: BDM76offcore_requests_outstanding.cycles_with_demand_data_rdcacheCycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore  Spec update: BDM76event=0x60,cmask=1,period=2000003,umask=0x100This event counts cycles when offcore outstanding Demand Data Read transactions are present in the super queue (SQ). A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation)  Spec update: BDM76offcore_requests_outstanding.cycles_with_demand_rfocacheOffcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle  Spec update: BDM76event=0x60,cmask=1,period=2000003,umask=0x400This event counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The Offcore outstanding state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS  Spec update: BDM76offcore_requests_outstanding.demand_code_rdcacheOffcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle  Spec update: BDM76event=0x60,period=2000003,umask=0x200This event counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The Offcore outstanding state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS  Spec update: BDM76offcore_requests_outstanding.demand_data_rdcacheOffcore outstanding Demand Data Read transactions in uncore queue  Spec update: BDM76event=0x60,period=2000003,umask=0x100This event counts the number of offcore outstanding Demand Data Read transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor. See the corresponding Umask under OFFCORE_REQUESTS.
Note: A prefetch promoted to Demand is counted from the promotion point  Spec update: BDM76offcore_requests_outstanding.demand_data_rd_ge_6cacheCycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue  Spec update: BDM76event=0x60,cmask=6,period=2000003,umask=0x100offcore_requests_outstanding.demand_rfocacheOffcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore  Spec update: BDM76event=0x60,period=2000003,umask=0x400This event counts the number of offcore outstanding RFO (store) transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS  Spec update: BDM76offcore_responsecacheOffcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transactionevent=0xb7,period=100003,umask=0x100offcore_response.all_data_rd.any_responsecacheCounts all demand & prefetch data reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1009100offcore_response.all_data_rd.l3_hit.any_snoopcacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C009100offcore_response.all_data_rd.l3_hit.snoop_hitmcacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C009100offcore_response.all_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C009100offcore_response.all_data_rd.l3_hit.snoop_misscacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C009100offcore_response.all_data_rd.l3_hit.snoop_nonecacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C009100offcore_response.all_data_rd.l3_hit.snoop_not_neededcacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C009100offcore_response.all_data_rd.supplier_none.any_snoopcacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002009100offcore_response.all_data_rd.supplier_none.snoop_hitmcacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002009100offcore_response.all_data_rd.supplier_none.snoop_hit_no_fwdcacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002009100offcore_response.all_data_rd.supplier_none.snoop_misscacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002009100offcore_response.all_data_rd.supplier_none.snoop_nonecacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002009100offcore_response.all_data_rd.supplier_none.snoop_not_neededcacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002009100offcore_response.all_pf_code_rd.any_responsecacheCounts all prefetch code reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1024000offcore_response.all_pf_code_rd.l3_hit.any_snoopcacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C024000offcore_response.all_pf_code_rd.l3_hit.snoop_hitmcacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C024000offcore_response.all_pf_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C024000offcore_response.all_pf_code_rd.l3_hit.snoop_misscacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C024000offcore_response.all_pf_code_rd.l3_hit.snoop_nonecacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C024000offcore_response.all_pf_code_rd.l3_hit.snoop_not_neededcacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C024000offcore_response.all_pf_code_rd.supplier_none.any_snoopcacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002024000offcore_response.all_pf_code_rd.supplier_none.snoop_hitmcacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002024000offcore_response.all_pf_code_rd.supplier_none.snoop_hit_no_fwdcacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002024000offcore_response.all_pf_code_rd.supplier_none.snoop_misscacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002024000offcore_response.all_pf_code_rd.supplier_none.snoop_nonecacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002024000offcore_response.all_pf_code_rd.supplier_none.snoop_not_neededcacheCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002024000offcore_response.all_pf_data_rd.any_responsecacheCounts all prefetch data reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1009000offcore_response.all_pf_data_rd.l3_hit.any_snoopcacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C009000offcore_response.all_pf_data_rd.l3_hit.snoop_hitmcacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C009000offcore_response.all_pf_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C009000offcore_response.all_pf_data_rd.l3_hit.snoop_misscacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C009000offcore_response.all_pf_data_rd.l3_hit.snoop_nonecacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C009000offcore_response.all_pf_data_rd.l3_hit.snoop_not_neededcacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C009000offcore_response.all_pf_data_rd.supplier_none.any_snoopcacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002009000offcore_response.all_pf_data_rd.supplier_none.snoop_hitmcacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002009000offcore_response.all_pf_data_rd.supplier_none.snoop_hit_no_fwdcacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002009000offcore_response.all_pf_data_rd.supplier_none.snoop_misscacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002009000offcore_response.all_pf_data_rd.supplier_none.snoop_nonecacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002009000offcore_response.all_pf_data_rd.supplier_none.snoop_not_neededcacheCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002009000offcore_response.all_pf_rfo.any_responsecacheCounts prefetch RFOs have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1012000offcore_response.all_pf_rfo.l3_hit.any_snoopcacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C012000offcore_response.all_pf_rfo.l3_hit.snoop_hitmcacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012000offcore_response.all_pf_rfo.l3_hit.snoop_hit_no_fwdcacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012000offcore_response.all_pf_rfo.l3_hit.snoop_misscacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C012000offcore_response.all_pf_rfo.l3_hit.snoop_nonecacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C012000offcore_response.all_pf_rfo.l3_hit.snoop_not_neededcacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C012000offcore_response.all_pf_rfo.supplier_none.any_snoopcacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002012000offcore_response.all_pf_rfo.supplier_none.snoop_hitmcacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002012000offcore_response.all_pf_rfo.supplier_none.snoop_hit_no_fwdcacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002012000offcore_response.all_pf_rfo.supplier_none.snoop_misscacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002012000offcore_response.all_pf_rfo.supplier_none.snoop_nonecacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002012000offcore_response.all_pf_rfo.supplier_none.snoop_not_neededcacheCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002012000offcore_response.all_rfo.any_responsecacheCounts all demand & prefetch RFOs have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1012200offcore_response.all_rfo.l3_hit.any_snoopcacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C012200offcore_response.all_rfo.l3_hit.snoop_hitmcacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012200offcore_response.all_rfo.l3_hit.snoop_hit_no_fwdcacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012200offcore_response.all_rfo.l3_hit.snoop_misscacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C012200offcore_response.all_rfo.l3_hit.snoop_nonecacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C012200offcore_response.all_rfo.l3_hit.snoop_not_neededcacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C012200offcore_response.all_rfo.supplier_none.any_snoopcacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002012200offcore_response.all_rfo.supplier_none.snoop_hitmcacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002012200offcore_response.all_rfo.supplier_none.snoop_hit_no_fwdcacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002012200offcore_response.all_rfo.supplier_none.snoop_misscacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002012200offcore_response.all_rfo.supplier_none.snoop_nonecacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002012200offcore_response.all_rfo.supplier_none.snoop_not_neededcacheCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002012200offcore_response.corewb.any_responsecacheCounts writebacks (modified to exclusive) have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000800offcore_response.corewb.l3_hit.any_snoopcacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000800offcore_response.corewb.l3_hit.snoop_hitmcacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000800offcore_response.corewb.l3_hit.snoop_hit_no_fwdcacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000800offcore_response.corewb.l3_hit.snoop_misscacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000800offcore_response.corewb.l3_hit.snoop_nonecacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000800offcore_response.corewb.l3_hit.snoop_not_neededcacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000800offcore_response.corewb.supplier_none.any_snoopcacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000800offcore_response.corewb.supplier_none.snoop_hitmcacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000800offcore_response.corewb.supplier_none.snoop_hit_no_fwdcacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000800offcore_response.corewb.supplier_none.snoop_misscacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000800offcore_response.corewb.supplier_none.snoop_nonecacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000800offcore_response.corewb.supplier_none.snoop_not_neededcacheCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000800offcore_response.demand_code_rd.any_responsecacheCounts all demand code reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000400offcore_response.demand_code_rd.l3_hit.any_snoopcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000400offcore_response.demand_code_rd.l3_hit.snoop_hitmcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000400offcore_response.demand_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000400offcore_response.demand_code_rd.l3_hit.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000400offcore_response.demand_code_rd.l3_hit.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000400offcore_response.demand_code_rd.l3_hit.snoop_not_neededcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000400offcore_response.demand_code_rd.supplier_none.any_snoopcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000400offcore_response.demand_code_rd.supplier_none.snoop_hitmcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000400offcore_response.demand_code_rd.supplier_none.snoop_hit_no_fwdcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000400offcore_response.demand_code_rd.supplier_none.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000400offcore_response.demand_code_rd.supplier_none.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000400offcore_response.demand_code_rd.supplier_none.snoop_not_neededcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000400offcore_response.demand_data_rd.any_responsecacheCounts demand data reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100offcore_response.demand_data_rd.l3_hit.any_snoopcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000100offcore_response.demand_data_rd.l3_hit.snoop_hitmcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100offcore_response.demand_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100offcore_response.demand_data_rd.l3_hit.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000100offcore_response.demand_data_rd.l3_hit.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000100offcore_response.demand_data_rd.l3_hit.snoop_not_neededcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000100offcore_response.demand_data_rd.supplier_none.any_snoopcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000100offcore_response.demand_data_rd.supplier_none.snoop_hitmcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000100offcore_response.demand_data_rd.supplier_none.snoop_hit_no_fwdcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000100offcore_response.demand_data_rd.supplier_none.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000100offcore_response.demand_data_rd.supplier_none.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000100offcore_response.demand_data_rd.supplier_none.snoop_not_neededcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000100offcore_response.demand_rfo.any_responsecacheCounts all demand data writes (RFOs) have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200offcore_response.demand_rfo.l3_hit.any_snoopcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000200offcore_response.demand_rfo.l3_hit.snoop_hitmcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000200offcore_response.demand_rfo.l3_hit.snoop_hit_no_fwdcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000200offcore_response.demand_rfo.l3_hit.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000200offcore_response.demand_rfo.l3_hit.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000200offcore_response.demand_rfo.l3_hit.snoop_not_neededcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000200offcore_response.other.any_responsecacheCounts any other requests have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1800000offcore_response.other.l3_hit.any_snoopcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C800000offcore_response.other.l3_hit.snoop_hitmcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C800000offcore_response.other.l3_hit.snoop_hit_no_fwdcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C800000offcore_response.other.l3_hit.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C800000offcore_response.other.l3_hit.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C800000offcore_response.other.l3_hit.snoop_not_neededcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C800000offcore_response.other.supplier_none.any_snoopcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002800000offcore_response.other.supplier_none.snoop_hitmcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002800000offcore_response.other.supplier_none.snoop_hit_no_fwdcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002800000offcore_response.other.supplier_none.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002800000offcore_response.other.supplier_none.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002800000offcore_response.other.supplier_none.snoop_not_neededcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002800000offcore_response.pf_l2_code_rd.any_responsecacheCounts all prefetch (that bring data to LLC only) code reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000offcore_response.pf_l2_code_rd.l3_hit.any_snoopcacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C004000offcore_response.pf_l2_code_rd.l3_hit.snoop_hitmcacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C004000offcore_response.pf_l2_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C004000offcore_response.pf_l2_code_rd.l3_hit.snoop_misscacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C004000offcore_response.pf_l2_code_rd.l3_hit.snoop_nonecacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C004000offcore_response.pf_l2_code_rd.l3_hit.snoop_not_neededcacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C004000offcore_response.pf_l2_code_rd.supplier_none.any_snoopcacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002004000offcore_response.pf_l2_code_rd.supplier_none.snoop_hitmcacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002004000offcore_response.pf_l2_code_rd.supplier_none.snoop_hit_no_fwdcacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002004000offcore_response.pf_l2_code_rd.supplier_none.snoop_misscacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002004000offcore_response.pf_l2_code_rd.supplier_none.snoop_nonecacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002004000offcore_response.pf_l2_code_rd.supplier_none.snoop_not_neededcacheCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002004000offcore_response.pf_l2_data_rd.any_responsecacheCounts prefetch (that bring data to L2) data reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001000offcore_response.pf_l2_data_rd.l3_hit.any_snoopcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C001000offcore_response.pf_l2_data_rd.l3_hit.snoop_hitmcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C001000offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C001000offcore_response.pf_l2_data_rd.l3_hit.snoop_misscacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C001000offcore_response.pf_l2_data_rd.l3_hit.snoop_nonecacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C001000offcore_response.pf_l2_data_rd.l3_hit.snoop_not_neededcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C001000offcore_response.pf_l2_data_rd.supplier_none.any_snoopcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002001000offcore_response.pf_l2_data_rd.supplier_none.snoop_hitmcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002001000offcore_response.pf_l2_data_rd.supplier_none.snoop_hit_no_fwdcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002001000offcore_response.pf_l2_data_rd.supplier_none.snoop_misscacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002001000offcore_response.pf_l2_data_rd.supplier_none.snoop_nonecacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002001000offcore_response.pf_l2_data_rd.supplier_none.snoop_not_neededcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002001000offcore_response.pf_l2_rfo.any_responsecacheCounts all prefetch (that bring data to L2) RFOs have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002000offcore_response.pf_l2_rfo.l3_hit.any_snoopcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C002000offcore_response.pf_l2_rfo.l3_hit.snoop_hitmcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C002000offcore_response.pf_l2_rfo.l3_hit.snoop_hit_no_fwdcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C002000offcore_response.pf_l2_rfo.l3_hit.snoop_misscacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C002000offcore_response.pf_l2_rfo.l3_hit.snoop_nonecacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C002000offcore_response.pf_l2_rfo.l3_hit.snoop_not_neededcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C002000offcore_response.pf_l2_rfo.supplier_none.any_snoopcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002002000offcore_response.pf_l2_rfo.supplier_none.snoop_hitmcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002002000offcore_response.pf_l2_rfo.supplier_none.snoop_hit_no_fwdcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002002000offcore_response.pf_l2_rfo.supplier_none.snoop_misscacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002002000offcore_response.pf_l2_rfo.supplier_none.snoop_nonecacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002002000offcore_response.pf_l2_rfo.supplier_none.snoop_not_neededcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002002000offcore_response.pf_l3_code_rd.any_responsecacheCounts prefetch (that bring data to LLC only) code reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1020000offcore_response.pf_l3_code_rd.l3_hit.any_snoopcacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C020000offcore_response.pf_l3_code_rd.l3_hit.snoop_hitmcacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C020000offcore_response.pf_l3_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C020000offcore_response.pf_l3_code_rd.l3_hit.snoop_misscacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C020000offcore_response.pf_l3_code_rd.l3_hit.snoop_nonecacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C020000offcore_response.pf_l3_code_rd.l3_hit.snoop_not_neededcacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C020000offcore_response.pf_l3_code_rd.supplier_none.any_snoopcacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002020000offcore_response.pf_l3_code_rd.supplier_none.snoop_hitmcacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002020000offcore_response.pf_l3_code_rd.supplier_none.snoop_hit_no_fwdcacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002020000offcore_response.pf_l3_code_rd.supplier_none.snoop_misscacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002020000offcore_response.pf_l3_code_rd.supplier_none.snoop_nonecacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002020000offcore_response.pf_l3_code_rd.supplier_none.snoop_not_neededcacheCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002020000offcore_response.pf_l3_data_rd.any_responsecacheCounts all prefetch (that bring data to LLC only) data reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008000offcore_response.pf_l3_data_rd.l3_hit.any_snoopcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C008000offcore_response.pf_l3_data_rd.l3_hit.snoop_hitmcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C008000offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C008000offcore_response.pf_l3_data_rd.l3_hit.snoop_misscacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C008000offcore_response.pf_l3_data_rd.l3_hit.snoop_nonecacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C008000offcore_response.pf_l3_data_rd.l3_hit.snoop_not_neededcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C008000offcore_response.pf_l3_data_rd.supplier_none.any_snoopcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002008000offcore_response.pf_l3_data_rd.supplier_none.snoop_hitmcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002008000offcore_response.pf_l3_data_rd.supplier_none.snoop_hit_no_fwdcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002008000offcore_response.pf_l3_data_rd.supplier_none.snoop_misscacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002008000offcore_response.pf_l3_data_rd.supplier_none.snoop_nonecacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002008000offcore_response.pf_l3_data_rd.supplier_none.snoop_not_neededcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002008000offcore_response.pf_l3_rfo.any_responsecacheCounts all prefetch (that bring data to LLC only) RFOs have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000offcore_response.pf_l3_rfo.l3_hit.any_snoopcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C010000offcore_response.pf_l3_rfo.l3_hit.snoop_hitmcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C010000offcore_response.pf_l3_rfo.l3_hit.snoop_hit_no_fwdcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C010000offcore_response.pf_l3_rfo.l3_hit.snoop_misscacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C010000offcore_response.pf_l3_rfo.l3_hit.snoop_nonecacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C010000offcore_response.pf_l3_rfo.l3_hit.snoop_not_neededcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C010000offcore_response.pf_l3_rfo.supplier_none.any_snoopcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002010000offcore_response.pf_l3_rfo.supplier_none.snoop_hitmcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002010000offcore_response.pf_l3_rfo.supplier_none.snoop_hit_no_fwdcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002010000offcore_response.pf_l3_rfo.supplier_none.snoop_misscacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002010000offcore_response.pf_l3_rfo.supplier_none.snoop_nonecacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002010000offcore_response.pf_l3_rfo.supplier_none.snoop_not_neededcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002010000sq_misc.split_lockcacheSplit locks in SQevent=0xf4,period=100003,umask=0x1000This event counts the number of split locks in the super queuefp_arith_inst_retired.128b_packed_doublefloating pointNumber of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 2 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=2000003,umask=0x400Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 2 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.128b_packed_singlefloating pointNumber of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 4 calculations per elementevent=0xc7,period=2000003,umask=0x800Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.256b_packed_doublefloating pointNumber of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 4 calculations per elementevent=0xc7,period=2000003,umask=0x1000Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.256b_packed_singlefloating pointNumber of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 8 calculations per elementevent=0xc7,period=2000003,umask=0x2000Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.4_flopsfloating pointNumber of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below.  Each count represents 2 or/and 4 computation operations, 1 for each element.  Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per elementevent=0xc7,period=2000003,umask=0x1800Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision  floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 2 or/and 4 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.doublefloating pointNumber of SSE/AVX computational double precision floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per elementevent=0xc7,period=2000006,umask=0x1500fp_arith_inst_retired.packedfloating pointNumber of SSE/AVX computational packed floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* packed double and single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per elementevent=0xc7,period=2000004,umask=0x3c00fp_arith_inst_retired.scalarfloating pointNumber of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computation operation.   Applies to SSE* and AVX* scalar double and single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform multiple calculations per elementevent=0xc7,period=2000003,umask=0x300Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.scalar_doublefloating pointNumber of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform multiple calculations per elementevent=0xc7,period=2000003,umask=0x100Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.scalar_singlefloating pointNumber of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform multiple calculations per elementevent=0xc7,period=2000003,umask=0x200Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.singlefloating pointNumber of SSE/AVX computational single precision floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar and packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per elementevent=0xc7,period=2000005,umask=0x2a00fp_arith_inst_retired.vectorfloating pointNumber of any Vector retired FP arithmetic instructionsevent=0xc7,period=2000003,umask=0xfc00fp_assist.anyfloating pointCycles with any input/output SSE or FP assistevent=0xca,cmask=1,period=100003,umask=0x1e00This event counts cycles with any input and output SSE or x87 FP assist. If an input and output assist are detected on the same cycle the event increments by 1fp_assist.simd_inputfloating pointNumber of SIMD FP assists due to input valuesevent=0xca,period=100003,umask=0x1000This event counts any input SSE* FP assist - invalid operation, denormal operand, dividing by zero, SNaN operand. Counting includes only cases involving penalties that required micro-code assist interventionfp_assist.simd_outputfloating pointNumber of SIMD FP assists due to Output valuesevent=0xca,period=100003,umask=0x800This event counts the number of SSE* floating point (FP) micro-code assist (numeric overflow/underflow) when the output value (destination register) is invalid. Counting covers only cases involving penalties that require micro-code assist interventionfp_assist.x87_inputfloating pointNumber of X87 assists due to input valueevent=0xca,period=100003,umask=0x400This event counts x87 floating point (FP) micro-code assist (invalid operation, denormal operand, SNaN operand) when the input value (one of the source operands to an FP instruction) is invalidfp_assist.x87_outputfloating pointNumber of X87 assists due to output valueevent=0xca,period=100003,umask=0x200This event counts the number of x87 floating point (FP) micro-code assist (numeric overflow/underflow, inexact result) when the output value (destination register) is invalidmove_elimination.simd_eliminatedfloating pointNumber of SIMD Move Elimination candidate uops that were eliminatedevent=0x58,period=1000003,umask=0x200move_elimination.simd_not_eliminatedfloating pointNumber of SIMD Move Elimination candidate uops that were not eliminatedevent=0x58,period=1000003,umask=0x800other_assists.avx_to_ssefloating pointNumber of transitions from AVX-256 to legacy SSE when penalty applicable  Spec update: BDM30event=0xc1,period=100003,umask=0x800This event counts the number of transitions from AVX-256 to legacy SSE when penalty is applicable  Spec update: BDM30other_assists.sse_to_avxfloating pointNumber of transitions from SSE to AVX-256 when penalty applicable  Spec update: BDM30event=0xc1,period=100003,umask=0x1000This event counts the number of transitions from legacy SSE to AVX-256 when penalty is applicable  Spec update: BDM30uop_dispatches_cancelled.simd_prffloating pointMicro-op dispatches cancelled due to insufficient SIMD physical register file read portsevent=0xa0,period=2000003,umask=0x300This event counts the number of micro-operations cancelled after they were dispatched from the scheduler to the execution units when the total number of physical register read ports across all dispatch ports exceeds the read bandwidth of the physical register file.  The SIMD_PRF subevent applies to the following instructions: VDPPS, DPPS, VPCMPESTRI, PCMPESTRI, VPCMPESTRM, PCMPESTRM, VFMADD*, VFMADDSUB*, VFMSUB*, VMSUBADD*, VFNMADD*, VFNMSUB*.  See the Broadwell Optimization Guide for more informationbaclears.anyfrontendCounts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front endevent=0xe6,period=100003,umask=0x1f00dsb2mite_switches.penalty_cyclesfrontendDecode Stream Buffer (DSB)-to-MITE switch true penalty cyclesevent=0xab,period=2000003,umask=0x200This event counts Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles. These cycles do not include uops routed through because of the switch itself, for example, when Instruction Decode Queue (IDQ) pre-allocation is unavailable, or Instruction Decode Queue (IDQ) is full. SBD-to-MITE switch true penalty cycles happen after the merge mux (MM) receives Decode Stream Buffer (DSB) Sync-indication until receiving the first MITE uop. 
MM is placed before Instruction Decode Queue (IDQ) to merge uops being fed from the MITE and Decode Stream Buffer (DSB) paths. Decode Stream Buffer (DSB) inserts the Sync-indication whenever a Decode Stream Buffer (DSB)-to-MITE switch occurs.
Penalty: A Decode Stream Buffer (DSB) hit followed by a Decode Stream Buffer (DSB) miss can cost up to six cycles in which no uops are delivered to the IDQ. Most often, such switches from the Decode Stream Buffer (DSB) to the legacy pipeline cost 02 cyclesicache.hitfrontendNumber of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetchesevent=0x80,period=2000003,umask=0x100This event counts the number of both cacheable and noncacheable Instruction Cache, Streaming Buffer and Victim Cache Reads including UC fetchesicache.ifdata_stallfrontendCycles where a code fetch is stalled due to L1 instruction-cache missevent=0x80,period=2000003,umask=0x400This event counts cycles during which the demand fetch waits for data (wfdM104H) from L2 or iSB (opportunistic hit)icache.missesfrontendNumber of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes Uncacheable accessesevent=0x80,period=200003,umask=0x200This event counts the number of instruction cache, streaming buffer and victim cache misses. Counting includes UC accessesidq.all_dsb_cycles_4_uopsfrontendCycles Decode Stream Buffer (DSB) is delivering 4 Uopsevent=0x79,cmask=4,period=2000003,umask=0x1800This event counts the number of cycles 4  uops were  delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQidq.all_dsb_cycles_any_uopsfrontendCycles Decode Stream Buffer (DSB) is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x1800This event counts the number of cycles  uops were  delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQidq.all_mite_cycles_4_uopsfrontendCycles MITE is delivering 4 Uopsevent=0x79,cmask=4,period=2000003,umask=0x2400This event counts the number of cycles 4  uops were  delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB)idq.all_mite_cycles_any_uopsfrontendCycles MITE is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x2400This event counts the number of cycles  uops were delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB)idq.dsb_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) pathevent=0x79,cmask=1,period=2000003,umask=0x800This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQidq.dsb_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) pathevent=0x79,period=2000003,umask=0x800This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQidq.emptyfrontendInstruction Decode Queue (IDQ) empty cyclesevent=0x79,period=2000003,umask=0x200This counts the number of cycles that the instruction decoder queue is empty and can indicate that the application may be bound in the front end.  It does not determine whether there are uops being delivered to the Alloc stage since uops can be delivered by bypass skipping the Instruction Decode Queue (IDQ) when it is emptyidq.mite_all_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,period=2000003,umask=0x3c00This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB)idq.mite_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,cmask=1,period=2000003,umask=0x400This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQidq.mite_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,period=2000003,umask=0x400This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB)idq.ms_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x3000This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITEidq.ms_dsb_cyclesfrontendCycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x1000This event counts cycles during which uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQidq.ms_dsb_occurfrontendDeliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,edge=1,period=2000003,umask=0x1000This event counts the number of deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQidq.ms_dsb_uopsfrontendUops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x1000This event counts the number of uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQidq.ms_mite_uopsfrontendUops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x2000This event counts the number of uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQidq.ms_switchesfrontendNumber of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencerevent=0x79,cmask=1,edge=1,period=2000003,umask=0x3000idq.ms_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x3000This event counts the total number of uops delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITEidq_uops_not_delivered.corefrontendUops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalledevent=0x9c,period=2000003,umask=0x100This event counts the number of uops not delivered to Resource Allocation Table (RAT) per thread adding 4  x when Resource Allocation Table (RAT) is not stalled and Instruction Decode Queue (IDQ) delivers x uops to Resource Allocation Table (RAT) (where x belongs to {0,1,2,3}). Counting does not cover cases when:
 a. IDQ-Resource Allocation Table (RAT) pipe serves the other thread;
 b. Resource Allocation Table (RAT) is stalled for the thread (including uop drops and clear BE conditions); 
 c. Instruction Decode Queue (IDQ) delivers four uopsidq_uops_not_delivered.cycles_0_uops_deliv.corefrontendCycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalledevent=0x9c,cmask=4,period=2000003,umask=0x100This event counts, on the per-thread basis, cycles when no uops are delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core =4idq_uops_not_delivered.cycles_fe_was_okfrontendCounts cycles FE delivered 4 uops or Resource Allocation Table (RAT) was stalling FEevent=0x9c,cmask=1,inv=1,period=2000003,umask=0x100idq_uops_not_delivered.cycles_le_1_uop_deliv.corefrontendCycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalledevent=0x9c,cmask=3,period=2000003,umask=0x100This event counts, on the per-thread basis, cycles when less than 1 uop is  delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core >=3idq_uops_not_delivered.cycles_le_2_uop_deliv.corefrontendCycles with less than 2 uops delivered by the front endevent=0x9c,cmask=2,period=2000003,umask=0x100idq_uops_not_delivered.cycles_le_3_uop_deliv.corefrontendCycles with less than 3 uops delivered by the front endevent=0x9c,cmask=1,period=2000003,umask=0x100hle_retired.abortedmemoryNumber of times HLE abort was triggered (Precise event)event=0xc8,period=2000003,umask=0x400Number of times HLE abort was triggered (Precise event)hle_retired.aborted_misc1memoryNumber of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts)event=0xc8,period=2000003,umask=0x800Number of times an HLE abort was attributed to a Memory condition (See TSX_Memory event for additional details)hle_retired.aborted_misc2memoryNumber of times an HLE execution aborted due to uncommon conditionsevent=0xc8,period=2000003,umask=0x1000Number of times the TSX watchdog signaled an HLE aborthle_retired.aborted_misc3memoryNumber of times an HLE execution aborted due to HLE-unfriendly instructionsevent=0xc8,period=2000003,umask=0x2000Number of times a disallowed operation caused an HLE aborthle_retired.aborted_misc4memoryNumber of times an HLE execution aborted due to incompatible memory typeevent=0xc8,period=2000003,umask=0x4000Number of times HLE caused a faulthle_retired.aborted_misc5memoryNumber of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts)event=0xc8,period=2000003,umask=0x8000Number of times HLE aborted and was not due to the abort conditions in subevents 3-6hle_retired.commitmemoryNumber of times HLE commit succeededevent=0xc8,period=2000003,umask=0x200Number of times HLE commit succeededhle_retired.startmemoryNumber of times we entered an HLE region; does not count nested transactionsevent=0xc8,period=2000003,umask=0x100Number of times we entered an HLE region
 does not count nested transactionsmachine_clears.memory_orderingmemoryCounts the number of machine clears due to memory order conflictsevent=0xc3,period=100003,umask=0x200This event counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from one of the following:
1. memory disambiguation,
2. external snoop, or
3. cross SMT-HW-thread snoop (stores) hitting load buffermem_trans_retired.load_latency_gt_128memoryRandomly selected loads with latency value being above 128  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)event=0xcd,period=1009,umask=0x1,ldlat=0x8000Counts randomly selected loads with latency value being above 128  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)mem_trans_retired.load_latency_gt_16memoryRandomly selected loads with latency value being above 16  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)event=0xcd,period=20011,umask=0x1,ldlat=0x1000Counts randomly selected loads with latency value being above 16  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)mem_trans_retired.load_latency_gt_256memoryRandomly selected loads with latency value being above 256  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)event=0xcd,period=503,umask=0x1,ldlat=0x10000Counts randomly selected loads with latency value being above 256  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)mem_trans_retired.load_latency_gt_32memoryRandomly selected loads with latency value being above 32  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)event=0xcd,period=100007,umask=0x1,ldlat=0x2000Counts randomly selected loads with latency value being above 32  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)mem_trans_retired.load_latency_gt_4memoryRandomly selected loads with latency value being above 4  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)event=0xcd,period=100003,umask=0x1,ldlat=0x400Counts randomly selected loads with latency value being above four  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)mem_trans_retired.load_latency_gt_512memoryRandomly selected loads with latency value being above 512  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)event=0xcd,period=101,umask=0x1,ldlat=0x20000Counts randomly selected loads with latency value being above 512  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)mem_trans_retired.load_latency_gt_64memoryRandomly selected loads with latency value being above 64  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)event=0xcd,period=2003,umask=0x1,ldlat=0x4000Counts randomly selected loads with latency value being above 64  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)mem_trans_retired.load_latency_gt_8memoryRandomly selected loads with latency value being above 8  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)event=0xcd,period=50021,umask=0x1,ldlat=0x800Counts randomly selected loads with latency value being above eight  Supports address when precise.  Spec update: BDM100, BDM35 (Must be precise)misalign_mem_ref.loadsmemorySpeculative cache line split load uops dispatched to L1 cacheevent=0x5,period=2000003,umask=0x100This event counts speculative cache-line split load uops dispatched to the L1 cachemisalign_mem_ref.storesmemorySpeculative cache line split STA uops dispatched to L1 cacheevent=0x5,period=2000003,umask=0x200This event counts speculative cache line split store-address (STA) uops dispatched to the L1 cacheoffcore_response.all_data_rd.l3_hit.snoop_non_drammemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C009100offcore_response.all_data_rd.l3_miss.snoop_hit_no_fwdmemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00009100offcore_response.all_data_rd.l3_miss.snoop_missmemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00009100offcore_response.all_data_rd.l3_miss.snoop_nonememoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00009100offcore_response.all_data_rd.l3_miss.snoop_not_neededmemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00009100offcore_response.all_data_rd.l3_miss_local_dram.any_snoopmemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400009100offcore_response.all_data_rd.l3_miss_local_dram.snoop_hitmmemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400009100offcore_response.all_data_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400009100offcore_response.all_data_rd.l3_miss_local_dram.snoop_missmemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400009100offcore_response.all_data_rd.l3_miss_local_dram.snoop_nonememoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400009100offcore_response.all_data_rd.l3_miss_local_dram.snoop_non_drammemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400009100offcore_response.all_data_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400009100offcore_response.all_data_rd.supplier_none.snoop_non_drammemoryCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002009100offcore_response.all_pf_code_rd.l3_hit.snoop_non_drammemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C024000offcore_response.all_pf_code_rd.l3_miss.snoop_hit_no_fwdmemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00024000offcore_response.all_pf_code_rd.l3_miss.snoop_missmemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00024000offcore_response.all_pf_code_rd.l3_miss.snoop_nonememoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00024000offcore_response.all_pf_code_rd.l3_miss.snoop_not_neededmemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00024000offcore_response.all_pf_code_rd.l3_miss_local_dram.any_snoopmemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400024000offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_hitmmemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400024000offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400024000offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_missmemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400024000offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_nonememoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400024000offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_non_drammemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400024000offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400024000offcore_response.all_pf_code_rd.supplier_none.snoop_non_drammemoryCounts all prefetch code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002024000offcore_response.all_pf_data_rd.l3_hit.snoop_non_drammemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C009000offcore_response.all_pf_data_rd.l3_miss.snoop_hit_no_fwdmemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00009000offcore_response.all_pf_data_rd.l3_miss.snoop_missmemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00009000offcore_response.all_pf_data_rd.l3_miss.snoop_nonememoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00009000offcore_response.all_pf_data_rd.l3_miss.snoop_not_neededmemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00009000offcore_response.all_pf_data_rd.l3_miss_local_dram.any_snoopmemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400009000offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_hitmmemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400009000offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400009000offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_missmemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400009000offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_nonememoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400009000offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_non_drammemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400009000offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400009000offcore_response.all_pf_data_rd.supplier_none.snoop_non_drammemoryCounts all prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002009000offcore_response.all_pf_rfo.l3_hit.snoop_non_drammemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C012000offcore_response.all_pf_rfo.l3_miss.snoop_hit_no_fwdmemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00012000offcore_response.all_pf_rfo.l3_miss.snoop_missmemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00012000offcore_response.all_pf_rfo.l3_miss.snoop_nonememoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00012000offcore_response.all_pf_rfo.l3_miss.snoop_not_neededmemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00012000offcore_response.all_pf_rfo.l3_miss_local_dram.any_snoopmemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400012000offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_hitmmemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400012000offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400012000offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_missmemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400012000offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_nonememoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400012000offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_non_drammemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400012000offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_not_neededmemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400012000offcore_response.all_pf_rfo.supplier_none.snoop_non_drammemoryCounts prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002012000offcore_response.all_rfo.l3_hit.snoop_non_drammemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C012200offcore_response.all_rfo.l3_miss.snoop_hit_no_fwdmemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00012200offcore_response.all_rfo.l3_miss.snoop_missmemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00012200offcore_response.all_rfo.l3_miss.snoop_nonememoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00012200offcore_response.all_rfo.l3_miss.snoop_not_neededmemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00012200offcore_response.all_rfo.l3_miss_local_dram.any_snoopmemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400012200offcore_response.all_rfo.l3_miss_local_dram.snoop_hitmmemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400012200offcore_response.all_rfo.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400012200offcore_response.all_rfo.l3_miss_local_dram.snoop_missmemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400012200offcore_response.all_rfo.l3_miss_local_dram.snoop_nonememoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400012200offcore_response.all_rfo.l3_miss_local_dram.snoop_non_drammemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400012200offcore_response.all_rfo.l3_miss_local_dram.snoop_not_neededmemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400012200offcore_response.all_rfo.supplier_none.snoop_non_drammemoryCounts all demand & prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002012200offcore_response.corewb.l3_hit.snoop_non_drammemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C000800offcore_response.corewb.l3_miss.snoop_hit_no_fwdmemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000800offcore_response.corewb.l3_miss.snoop_missmemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000800offcore_response.corewb.l3_miss.snoop_nonememoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000800offcore_response.corewb.l3_miss.snoop_not_neededmemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000800offcore_response.corewb.l3_miss_local_dram.any_snoopmemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000800offcore_response.corewb.l3_miss_local_dram.snoop_hitmmemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000800offcore_response.corewb.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000800offcore_response.corewb.l3_miss_local_dram.snoop_missmemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000800offcore_response.corewb.l3_miss_local_dram.snoop_nonememoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000800offcore_response.corewb.l3_miss_local_dram.snoop_non_drammemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400000800offcore_response.corewb.l3_miss_local_dram.snoop_not_neededmemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000800offcore_response.corewb.supplier_none.snoop_non_drammemoryCounts writebacks (modified to exclusive)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002000800offcore_response.demand_code_rd.l3_hit.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C000400offcore_response.demand_code_rd.l3_miss.snoop_hit_no_fwdmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000400offcore_response.demand_code_rd.l3_miss.snoop_missmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000400offcore_response.demand_code_rd.l3_miss.snoop_nonememoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000400offcore_response.demand_code_rd.l3_miss.snoop_not_neededmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000400offcore_response.demand_code_rd.l3_miss_local_dram.any_snoopmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000400offcore_response.demand_code_rd.l3_miss_local_dram.snoop_hitmmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000400offcore_response.demand_code_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000400offcore_response.demand_code_rd.l3_miss_local_dram.snoop_missmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000400offcore_response.demand_code_rd.l3_miss_local_dram.snoop_nonememoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000400offcore_response.demand_code_rd.l3_miss_local_dram.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400000400offcore_response.demand_code_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000400offcore_response.demand_code_rd.supplier_none.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002000400offcore_response.demand_data_rd.l3_hit.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C000100offcore_response.demand_data_rd.l3_miss.snoop_hit_no_fwdmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000100offcore_response.demand_data_rd.l3_miss.snoop_missmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000100offcore_response.demand_data_rd.l3_miss.snoop_nonememoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000100offcore_response.demand_data_rd.l3_miss.snoop_not_neededmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000100offcore_response.demand_data_rd.l3_miss_local_dram.any_snoopmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000100offcore_response.demand_data_rd.l3_miss_local_dram.snoop_hitmmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000100offcore_response.demand_data_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000100offcore_response.demand_data_rd.l3_miss_local_dram.snoop_missmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000100offcore_response.demand_data_rd.l3_miss_local_dram.snoop_nonememoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000100offcore_response.demand_data_rd.l3_miss_local_dram.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400000100offcore_response.demand_data_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000100offcore_response.demand_data_rd.supplier_none.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002000100offcore_response.demand_rfo.l3_hit.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C000200offcore_response.demand_rfo.l3_miss.snoop_hit_no_fwdmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000200offcore_response.demand_rfo.l3_miss.snoop_missmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000200offcore_response.demand_rfo.l3_miss.snoop_nonememoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000200offcore_response.demand_rfo.l3_miss.snoop_not_neededmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000200offcore_response.demand_rfo.l3_miss_local_dram.any_snoopmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000200offcore_response.other.l3_hit.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C800000offcore_response.other.l3_miss.snoop_hit_no_fwdmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00800000offcore_response.other.l3_miss.snoop_missmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00800000offcore_response.other.l3_miss.snoop_nonememoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00800000offcore_response.other.l3_miss.snoop_not_neededmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00800000offcore_response.other.l3_miss_local_dram.any_snoopmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400800000offcore_response.other.l3_miss_local_dram.snoop_hitmmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400800000offcore_response.other.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400800000offcore_response.other.l3_miss_local_dram.snoop_missmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400800000offcore_response.other.l3_miss_local_dram.snoop_nonememoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400800000offcore_response.other.l3_miss_local_dram.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400800000offcore_response.other.l3_miss_local_dram.snoop_not_neededmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400800000offcore_response.other.supplier_none.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002800000offcore_response.pf_l2_code_rd.l3_hit.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C004000offcore_response.pf_l2_code_rd.l3_miss.snoop_hit_no_fwdmemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00004000offcore_response.pf_l2_code_rd.l3_miss.snoop_missmemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00004000offcore_response.pf_l2_code_rd.l3_miss.snoop_nonememoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00004000offcore_response.pf_l2_code_rd.l3_miss.snoop_not_neededmemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00004000offcore_response.pf_l2_code_rd.l3_miss_local_dram.any_snoopmemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400004000offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_hitmmemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400004000offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400004000offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_missmemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400004000offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_nonememoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400004000offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400004000offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400004000offcore_response.pf_l2_code_rd.supplier_none.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002004000offcore_response.pf_l2_data_rd.l3_hit.snoop_non_drammemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C001000offcore_response.pf_l2_data_rd.l3_miss.snoop_hit_no_fwdmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00001000offcore_response.pf_l2_data_rd.l3_miss.snoop_missmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00001000offcore_response.pf_l2_data_rd.l3_miss.snoop_nonememoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00001000offcore_response.pf_l2_data_rd.l3_miss.snoop_not_neededmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00001000offcore_response.pf_l2_data_rd.l3_miss_local_dram.any_snoopmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400001000offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_hitmmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400001000offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400001000offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_missmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400001000offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_nonememoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400001000offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_non_drammemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400001000offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400001000offcore_response.pf_l2_data_rd.supplier_none.snoop_non_drammemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002001000offcore_response.pf_l2_rfo.l3_hit.snoop_non_drammemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C002000offcore_response.pf_l2_rfo.l3_miss.snoop_hit_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00002000offcore_response.pf_l2_rfo.l3_miss.snoop_missmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00002000offcore_response.pf_l2_rfo.l3_miss.snoop_nonememoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00002000offcore_response.pf_l2_rfo.l3_miss.snoop_not_neededmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00002000offcore_response.pf_l2_rfo.l3_miss_local_dram.any_snoopmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400002000offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_hitmmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400002000offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400002000offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_missmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400002000offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_nonememoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400002000offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_non_drammemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400002000offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_not_neededmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400002000offcore_response.pf_l2_rfo.supplier_none.snoop_non_drammemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002002000offcore_response.pf_l3_code_rd.l3_hit.snoop_non_drammemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C020000offcore_response.pf_l3_code_rd.l3_miss.snoop_hit_no_fwdmemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00020000offcore_response.pf_l3_code_rd.l3_miss.snoop_missmemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00020000offcore_response.pf_l3_code_rd.l3_miss.snoop_nonememoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00020000offcore_response.pf_l3_code_rd.l3_miss.snoop_not_neededmemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00020000offcore_response.pf_l3_code_rd.l3_miss_local_dram.any_snoopmemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400020000offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_hitmmemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400020000offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400020000offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_missmemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400020000offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_nonememoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400020000offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_non_drammemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400020000offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400020000offcore_response.pf_l3_code_rd.supplier_none.snoop_non_drammemoryCounts prefetch (that bring data to LLC only) code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002020000offcore_response.pf_l3_data_rd.l3_hit.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C008000offcore_response.pf_l3_data_rd.l3_miss.snoop_hit_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00008000offcore_response.pf_l3_data_rd.l3_miss.snoop_missmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00008000offcore_response.pf_l3_data_rd.l3_miss.snoop_nonememoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00008000offcore_response.pf_l3_data_rd.l3_miss.snoop_not_neededmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00008000offcore_response.pf_l3_data_rd.l3_miss_local_dram.any_snoopmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400008000offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_hitmmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400008000offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400008000offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_missmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400008000offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_nonememoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400008000offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400008000offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_not_neededmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400008000offcore_response.pf_l3_data_rd.supplier_none.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002008000offcore_response.pf_l3_rfo.l3_hit.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C010000offcore_response.pf_l3_rfo.l3_miss.snoop_hit_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00010000offcore_response.pf_l3_rfo.l3_miss.snoop_missmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00010000offcore_response.pf_l3_rfo.l3_miss.snoop_nonememoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00010000offcore_response.pf_l3_rfo.l3_miss.snoop_not_neededmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00010000offcore_response.pf_l3_rfo.l3_miss_local_dram.any_snoopmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400010000offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_hitmmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400010000offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400010000offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_missmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400010000offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_nonememoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400010000offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400010000offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_not_neededmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400010000offcore_response.pf_l3_rfo.supplier_none.snoop_non_drammemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002010000rtm_retired.abortedmemoryNumber of times RTM abort was triggered (Precise event)event=0xc9,period=2000003,umask=0x400Number of times RTM abort was triggered  (Precise event)rtm_retired.aborted_misc1memoryNumber of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts)event=0xc9,period=2000003,umask=0x800Number of times an RTM abort was attributed to a Memory condition (See TSX_Memory event for additional details)rtm_retired.aborted_misc2memoryNumber of times an RTM execution aborted due to various memory events (e.g., read/write capacity and conflicts)event=0xc9,period=2000003,umask=0x1000Number of times the TSX watchdog signaled an RTM abortrtm_retired.aborted_misc3memoryNumber of times an RTM execution aborted due to HLE-unfriendly instructionsevent=0xc9,period=2000003,umask=0x2000Number of times a disallowed operation caused an RTM abortrtm_retired.aborted_misc4memoryNumber of times an RTM execution aborted due to incompatible memory typeevent=0xc9,period=2000003,umask=0x4000Number of times a RTM caused a faultrtm_retired.aborted_misc5memoryNumber of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt)event=0xc9,period=2000003,umask=0x8000Number of times RTM aborted and was not due to the abort conditions in subevents 3-6rtm_retired.commitmemoryNumber of times RTM commit succeededevent=0xc9,period=2000003,umask=0x200Number of times RTM commit succeededrtm_retired.startmemoryNumber of times we entered an RTM region; does not count nested transactionsevent=0xc9,period=2000003,umask=0x100Number of times we entered an RTM region
 does not count nested transactionstx_exec.misc1memoryCounts the number of times a class of instructions that may cause a transactional abort was executed. Since this is the count of execution, it may not always cause a transactional abortevent=0x5d,period=2000003,umask=0x100tx_exec.misc2memoryCounts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional regionevent=0x5d,period=2000003,umask=0x200Unfriendly TSX abort triggered by  a vzeroupper instructiontx_exec.misc3memoryCounts the number of times an instruction execution caused the transactional nest count supported to be exceededevent=0x5d,period=2000003,umask=0x400Unfriendly TSX abort triggered by a nest count that is too deeptx_exec.misc4memoryCounts the number of times a XBEGIN instruction was executed inside an HLE transactional regionevent=0x5d,period=2000003,umask=0x800RTM region detected inside HLEtx_exec.misc5memoryCounts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional regionevent=0x5d,period=2000003,umask=0x1000tx_mem.abort_capacity_writememoryNumber of times a TSX Abort was triggered due to an evicted line caused by a transaction overflowevent=0x54,period=2000003,umask=0x200Number of times a TSX Abort was triggered due to an evicted line caused by a transaction overflowtx_mem.abort_conflictmemoryNumber of times a TSX line had a cache conflictevent=0x54,period=2000003,umask=0x100Number of times a TSX line had a cache conflicttx_mem.abort_hle_elision_buffer_mismatchmemoryNumber of times a TSX Abort was triggered due to release/commit but data and address mismatchevent=0x54,period=2000003,umask=0x1000Number of times a TSX Abort was triggered due to release/commit but data and address mismatchtx_mem.abort_hle_elision_buffer_not_emptymemoryNumber of times a TSX Abort was triggered due to commit but Lock Buffer not emptyevent=0x54,period=2000003,umask=0x800Number of times a TSX Abort was triggered due to commit but Lock Buffer not emptytx_mem.abort_hle_elision_buffer_unsupported_alignmentmemoryNumber of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Bufferevent=0x54,period=2000003,umask=0x2000Number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffertx_mem.abort_hle_store_to_elided_lockmemoryNumber of times a TSX Abort was triggered due to a non-release/commit store to lockevent=0x54,period=2000003,umask=0x400Number of times a TSX Abort was triggered due to a non-release/commit store to locktx_mem.hle_elision_buffer_fullmemoryNumber of times we could not allocate Lock Bufferevent=0x54,period=2000003,umask=0x4000Number of times we could not allocate Lock Buffercpl_cycles.ring0otherUnhalted core cycles when the thread is in ring 0event=0x5c,period=2000003,umask=0x100This event counts the unhalted core cycles during which the thread is in the ring 0 privileged modecpl_cycles.ring0_transotherNumber of intervals between processor halts while thread is in ring 0event=0x5c,cmask=1,edge=1,period=100007,umask=0x100This event counts when there is a transition from ring 1,2 or 3 to ring0cpl_cycles.ring123otherUnhalted core cycles when thread is in rings 1, 2, or 3event=0x5c,period=2000003,umask=0x200This event counts unhalted core cycles during which the thread is in rings 1, 2, or 3lock_cycles.split_lock_uc_lock_durationotherCycles when L1 and L2 are locked due to UC or split lockevent=0x63,period=2000003,umask=0x100This event counts cycles in which the L1 and L2 are locked due to a UC lock or split lock. A lock is asserted in case of locked memory access, due to noncacheable memory, locked operation that spans two cache lines, or a page walk from the noncacheable page table. L1D and L2 locks have a very high performance penalty and it is highly recommended to avoid such accessarith.fpu_div_activepipelineCycles when divider is busy executing divide operationsevent=0x14,period=2000003,umask=0x100This event counts the number of the divide operations executed. Uses edge-detect and a cmask value of 1 on ARITH.FPU_DIV_ACTIVE to get the number of the divide operations executedbr_inst_exec.all_branchespipelineSpeculative and retired  branchesevent=0x88,period=200003,umask=0xff00This event counts both taken and not taken speculative and retired branch instructionsbr_inst_exec.all_conditionalpipelineSpeculative and retired macro-conditional branchesevent=0x88,period=200003,umask=0xc100This event counts both taken and not taken speculative and retired macro-conditional branch instructionsbr_inst_exec.all_direct_jmppipelineSpeculative and retired macro-unconditional branches excluding calls and indirectsevent=0x88,period=200003,umask=0xc200This event counts both taken and not taken speculative and retired macro-unconditional branch instructions, excluding calls and indirectsbr_inst_exec.all_direct_near_callpipelineSpeculative and retired direct near callsevent=0x88,period=200003,umask=0xd000This event counts both taken and not taken speculative and retired direct near callsbr_inst_exec.all_indirect_jump_non_call_retpipelineSpeculative and retired indirect branches excluding calls and returnsevent=0x88,period=200003,umask=0xc400This event counts both taken and not taken speculative and retired indirect branches excluding calls and return branchesbr_inst_exec.all_indirect_near_returnpipelineSpeculative and retired indirect return branchesevent=0x88,period=200003,umask=0xc800This event counts both taken and not taken speculative and retired indirect branches that have a return mnemonicbr_inst_exec.nontaken_conditionalpipelineNot taken macro-conditional branchesevent=0x88,period=200003,umask=0x4100This event counts not taken macro-conditional branch instructionsbr_inst_exec.taken_conditionalpipelineTaken speculative and retired macro-conditional branchesevent=0x88,period=200003,umask=0x8100This event counts taken speculative and retired macro-conditional branch instructionsbr_inst_exec.taken_direct_jumppipelineTaken speculative and retired macro-conditional branch instructions excluding calls and indirectsevent=0x88,period=200003,umask=0x8200This event counts taken speculative and retired macro-conditional branch instructions excluding calls and indirect branchesbr_inst_exec.taken_direct_near_callpipelineTaken speculative and retired direct near callsevent=0x88,period=200003,umask=0x9000This event counts taken speculative and retired direct near callsbr_inst_exec.taken_indirect_jump_non_call_retpipelineTaken speculative and retired indirect branches excluding calls and returnsevent=0x88,period=200003,umask=0x8400This event counts taken speculative and retired indirect branches excluding calls and return branchesbr_inst_exec.taken_indirect_near_callpipelineTaken speculative and retired indirect callsevent=0x88,period=200003,umask=0xa000This event counts taken speculative and retired indirect calls including both register and memory indirectbr_inst_exec.taken_indirect_near_returnpipelineTaken speculative and retired indirect branches with return mnemonicevent=0x88,period=200003,umask=0x8800This event counts taken speculative and retired indirect branches that have a return mnemonicbr_inst_retired.all_branchespipelineAll (macro) branch instructions retiredevent=0xc4,period=40000900This event counts all (macro) branch instructions retiredbr_inst_retired.all_branches_pebspipelineAll (macro) branch instructions retired. (Precise Event - PEBS)  Spec update: BDW98 (Must be precise)event=0xc4,period=400009,umask=0x400This is a precise version of BR_INST_RETIRED.ALL_BRANCHES that counts all (macro) branch instructions retired  Spec update: BDW98 (Must be precise)br_inst_retired.conditionalpipelineConditional branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x100This event counts conditional branch instructions retired (Precise event)br_inst_retired.far_branchpipelineFar branch instructions retired  Spec update: BDW98event=0xc4,period=100007,umask=0x4000This event counts far branch instructions retired  Spec update: BDW98br_inst_retired.near_callpipelineDirect and indirect near call instructions retired (Precise event)event=0xc4,period=100007,umask=0x200This event counts both direct and indirect near call instructions retired (Precise event)br_inst_retired.near_call_r3pipelineDirect and indirect macro near call instructions retired (captured in ring 3) (Precise event)event=0xc4,period=100007,umask=0x200This event counts both direct and indirect macro near call instructions retired (captured in ring 3) (Precise event)br_inst_retired.near_returnpipelineReturn instructions retired (Precise event)event=0xc4,period=100007,umask=0x800This event counts return instructions retired (Precise event)br_inst_retired.near_takenpipelineTaken branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x2000This event counts taken branch instructions retired (Precise event)br_inst_retired.not_takenpipelineNot taken branch instructions retiredevent=0xc4,period=400009,umask=0x1000This event counts not taken branch instructions retiredbr_misp_exec.all_branchespipelineSpeculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0xff00This event counts both taken and not taken speculative and retired mispredicted branch instructionsbr_misp_exec.all_conditionalpipelineSpeculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0xc100This event counts both taken and not taken speculative and retired mispredicted macro conditional branch instructionsbr_misp_exec.all_indirect_jump_non_call_retpipelineMispredicted indirect branches excluding calls and returnsevent=0x89,period=200003,umask=0xc400This event counts both taken and not taken mispredicted indirect branches excluding calls and returnsbr_misp_exec.indirectpipelineSpeculative mispredicted indirect branchesevent=0x89,period=200003,umask=0xe400Counts speculatively miss-predicted indirect branches at execution time. Counts for indirect near CALL or JMP instructions (RET excluded)br_misp_exec.nontaken_conditionalpipelineNot taken speculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0x4100This event counts not taken speculative and retired mispredicted macro conditional branch instructionsbr_misp_exec.taken_conditionalpipelineTaken speculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0x8100This event counts taken speculative and retired mispredicted macro conditional branch instructionsbr_misp_exec.taken_indirect_jump_non_call_retpipelineTaken speculative and retired mispredicted indirect branches excluding calls and returnsevent=0x89,period=200003,umask=0x8400This event counts taken speculative and retired mispredicted indirect branches excluding calls and returnsbr_misp_exec.taken_indirect_near_callpipelineTaken speculative and retired mispredicted indirect callsevent=0x89,period=200003,umask=0xa000br_misp_exec.taken_return_nearpipelineTaken speculative and retired mispredicted indirect branches with return mnemonicevent=0x89,period=200003,umask=0x8800This event counts taken speculative and retired mispredicted indirect branches that have a return mnemonicbr_misp_retired.all_branchespipelineAll mispredicted macro branch instructions retiredevent=0xc5,period=40000900This event counts all mispredicted macro branch instructions retiredbr_misp_retired.all_branches_pebspipelineMispredicted macro branch instructions retired. (Precise Event - PEBS) (Must be precise)event=0xc5,period=400009,umask=0x400This is a precise version of BR_MISP_RETIRED.ALL_BRANCHES that counts all mispredicted macro branch instructions retired (Must be precise)br_misp_retired.conditionalpipelineMispredicted conditional branch instructions retired (Precise event)event=0xc5,period=400009,umask=0x100This event counts mispredicted conditional branch instructions retired (Precise event)br_misp_retired.near_takenpipelinenumber of near branch instructions retired that were mispredicted and taken (Precise event)event=0xc5,period=400009,umask=0x2000Number of near branch instructions retired that were mispredicted and taken (Precise event)br_misp_retired.retpipelineThis event counts the number of mispredicted ret instructions retired. Non PEBS (Precise event)event=0xc5,period=100007,umask=0x800This event counts mispredicted return instructions retired (Precise event)cpu_clk_thread_unhalted.one_thread_activepipelineCount XClk pulses when this thread is unhalted and the other thread is haltedevent=0x3c,period=100003,umask=0x200cpu_clk_thread_unhalted.ref_xclkpipelineReference cycles when the thread is unhalted (counts at 100 MHz rate)event=0x3c,period=100003,umask=0x100This is a fixed-frequency event programmed to general counters. It counts when the core is unhalted at 100 Mhzcpu_clk_thread_unhalted.ref_xclk_anypipelineReference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate)event=0x3c,any=1,period=100003,umask=0x100cpu_clk_unhalted.one_thread_activepipelineCount XClk pulses when this thread is unhalted and the other thread is haltedevent=0x3c,period=100003,umask=0x200cpu_clk_unhalted.ref_tscpipelineReference cycles when the core is not in halt stateevent=0,period=2000003,umask=0x300This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. 
Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  This event is clocked by base clock (100 Mhz) on Sandy Bridge. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this casecpu_clk_unhalted.ref_xclkpipelineReference cycles when the thread is unhalted (counts at 100 MHz rate)event=0x3c,period=100003,umask=0x100Reference cycles when the thread is unhalted (counts at 100 MHz rate)cpu_clk_unhalted.ref_xclk_anypipelineReference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate)event=0x3c,any=1,period=100003,umask=0x100cpu_clk_unhalted.threadpipelineCore cycles when the thread is not in halt stateevent=0x3c,period=200000300This event counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other eventscpu_clk_unhalted.thread_anypipelineCore cycles when at least one thread on the physical core is not in halt stateevent=0x3c,any=1,period=200000300cpu_clk_unhalted.thread_p_anypipelineCore cycles when at least one thread on the physical core is not in halt stateevent=0x3c,any=1,period=200000300cycle_activity.cycles_l1d_misspipelineCycles while L1 cache miss demand load is outstandingevent=0xa3,cmask=8,period=2000003,umask=0x800cycle_activity.cycles_l1d_pendingpipelineCycles while L1 cache miss demand load is outstandingevent=0xa3,cmask=8,period=2000003,umask=0x800Counts number of cycles the CPU has at least one pending  demand load request missing the L1 data cachecycle_activity.cycles_l2_misspipelineCycles while L2 cache miss demand load is outstandingevent=0xa3,cmask=1,period=2000003,umask=0x100cycle_activity.cycles_l2_pendingpipelineCycles while L2 cache miss demand load is outstandingevent=0xa3,cmask=1,period=2000003,umask=0x100Counts number of cycles the CPU has at least one pending  demand* load request missing the L2 cachecycle_activity.cycles_ldm_pendingpipelineCycles while memory subsystem has an outstanding loadevent=0xa3,cmask=2,period=2000003,umask=0x200Counts number of cycles the CPU has at least one pending  demand load request (that is cycles with non-completed load waiting for its data from memory subsystem)cycle_activity.cycles_mem_anypipelineCycles while memory subsystem has an outstanding loadevent=0xa3,cmask=2,period=2000003,umask=0x200cycle_activity.cycles_no_executepipelineThis event increments by 1 for every cycle where there was no execute for this threadevent=0xa3,cmask=4,period=2000003,umask=0x400Counts number of cycles nothing is executed on any execution portcycle_activity.stalls_l1d_misspipelineExecution stalls while L1 cache miss demand load is outstandingevent=0xa3,cmask=12,period=2000003,umask=0xc00cycle_activity.stalls_l1d_pendingpipelineExecution stalls while L1 cache miss demand load is outstandingevent=0xa3,cmask=12,period=2000003,umask=0xc00Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand load request missing the L1 data cachecycle_activity.stalls_l2_misspipelineExecution stalls while L2 cache miss demand load is outstandingevent=0xa3,cmask=5,period=2000003,umask=0x500cycle_activity.stalls_l2_pendingpipelineExecution stalls while L2 cache miss demand load is outstandingevent=0xa3,cmask=5,period=2000003,umask=0x500Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand* load request missing the L2 cache.(as a footprint) * includes also L1 HW prefetch requests that may or may not be required by demandscycle_activity.stalls_ldm_pendingpipelineExecution stalls while memory subsystem has an outstanding loadevent=0xa3,cmask=6,period=2000003,umask=0x600Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand load requestcycle_activity.stalls_mem_anypipelineExecution stalls while memory subsystem has an outstanding loadevent=0xa3,cmask=6,period=2000003,umask=0x600cycle_activity.stalls_totalpipelineTotal execution stallsevent=0xa3,cmask=4,period=2000003,umask=0x400ild_stall.lcppipelineStalls caused by changing prefix length of the instructionevent=0x87,period=2000003,umask=0x100This event counts stalls occurred due to changing prefix length (66, 67 or REX.W when they change the length of the decoded instruction). Occurrences counting is proportional to the number of prefixes in a 16B-line. This may result in the following penalties: three-cycle penalty for each LCP in a 16-byte chunkinst_retired.anypipelineInstructions retired from executionevent=0xc0,period=200000300This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. 
Notes: INST_RETIRED.ANY is counted by a designated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. INST_RETIRED.ANY_P is counted by a programmable counter and it is an architectural performance event. 
Counting: Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructionsinst_retired.any_ppipelineNumber of instructions retired. General Counter   - architectural event  Spec update: BDM61event=0xc0,period=200000300This event counts the number of instructions (EOMs) retired. Counting covers macro-fused instructions individually (that is, increments by two)  Spec update: BDM61inst_retired.prec_distpipelinePrecise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution  Spec update: BDM11, BDM55 (Must be precise)event=0xc0,period=2000003,umask=0x100This is a precise version (that is, uses PEBS) of the event that counts instructions retired  Spec update: BDM11, BDM55 (Must be precise)inst_retired.x87pipelineFP operations  retired. X87 FP operations that have no exceptions:event=0xc0,period=2000003,umask=0x200This event counts FP operations retired. For X87 FP operations that have no exceptions counting also includes flows that have several X87, or flows that use X87 uops in the exception handlingint_misc.rat_stall_cyclespipelineCycles when Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the threadevent=0xd,period=2000003,umask=0x800This event counts the number of cycles during which Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the current thread. This also includes the cycles during which the Allocator is serving another threadint_misc.recovery_cyclespipelineCore cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke)event=0xd,cmask=1,period=2000003,umask=0x300Cycles checkpoints in Resource Allocation Table (RAT) are recovering from JEClear or machine clearint_misc.recovery_cycles_anypipelineCore cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke)event=0xd,any=1,cmask=1,period=2000003,umask=0x300ld_blocks.no_srpipelineThis event counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useevent=0x3,period=100003,umask=0x800ld_blocks.store_forwardpipelineCases when loads get true Block-on-Store blocking code preventing store forwardingevent=0x3,period=100003,umask=0x200This event counts how many times the load operation got the true Block-on-Store blocking code preventing store forwarding. This includes cases when:
 - preceding store conflicts with the load (incomplete overlap);
 - store forwarding is impossible due to u-arch limitations;
 - preceding lock RMW operations are not forwarded;
 - store has the no-forward bit set (uncacheable/page-split/masked stores);
 - all-blocking stores are used (mostly, fences and port I/O);
and others.
The most common case is a load blocked due to its address range overlapping with a preceding smaller uncompleted store. Note: This event does not take into account cases of out-of-SW-control (for example, SbTailHit), unknown physical STA, and cases of blocking loads on store due to being non-WB memory type or a lock. These cases are covered by other events.
See the table of not supported store forwards in the Optimization Guideld_blocks_partial.address_aliaspipelineFalse dependencies in MOB due to partial compareevent=0x7,period=100003,umask=0x100This event counts false dependencies in MOB when the partial comparison upon loose net check and dependency was resolved by the Enhanced Loose net mechanism. This may not result in high performance penalties. Loose net checks can fail when loads and stores are 4k aliasedload_hit_pre.hw_pfpipelineNot software-prefetch load dispatches that hit FB allocated for hardware prefetchevent=0x4c,period=100003,umask=0x200This event counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the hardware prefetchload_hit_pre.sw_pfpipelineNot software-prefetch load dispatches that hit FB allocated for software prefetchevent=0x4c,period=100003,umask=0x100This event counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by asm inspection of the nearby instructionslsd.cycles_4_uopspipelineCycles 4 Uops delivered by the LSD, but didn't come from the decoderevent=0xa8,cmask=4,period=2000003,umask=0x100lsd.cycles_activepipelineCycles Uops delivered by the LSD, but didn't come from the decoderevent=0xa8,cmask=1,period=2000003,umask=0x100lsd.uopspipelineNumber of Uops delivered by the LSDevent=0xa8,period=2000003,umask=0x100machine_clears.countpipelineNumber of machine clears (nukes) of any typeevent=0xc3,cmask=1,edge=1,period=100003,umask=0x100machine_clears.cyclespipelineCycles there was a Nuke. Account for both thread-specific and All Thread Nukesevent=0xc3,period=2000003,umask=0x100This event counts both thread-specific (TS) and all-thread (AT) nukesmachine_clears.maskmovpipelineThis event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0event=0xc3,period=100003,umask=0x2000Maskmov false fault - counts number of time ucode passes through Maskmov flow due to instruction's mask being 0 while the flow was completed without raising a faultmachine_clears.smcpipelineSelf-modifying code (SMC) detectedevent=0xc3,period=100003,umask=0x400This event counts self-modifying code (SMC) detected, which causes a machine clearmove_elimination.int_eliminatedpipelineNumber of integer Move Elimination candidate uops that were eliminatedevent=0x58,period=1000003,umask=0x100move_elimination.int_not_eliminatedpipelineNumber of integer Move Elimination candidate uops that were not eliminatedevent=0x58,period=1000003,umask=0x400other_assists.any_wb_assistpipelineNumber of times any microcode assist is invoked by HW upon uop writebackevent=0xc1,period=100003,umask=0x4000resource_stalls.anypipelineResource-related stall cyclesevent=0xa2,period=2000003,umask=0x100This event counts resource-related stall cyclesresource_stalls.robpipelineCycles stalled due to re-order buffer fullevent=0xa2,period=2000003,umask=0x1000This event counts ROB full stall cycles. This counts cycles that the pipeline backend blocked uop delivery from the front endresource_stalls.rspipelineCycles stalled due to no eligible RS entry availableevent=0xa2,period=2000003,umask=0x400This event counts stall cycles caused by absence of eligible entries in the reservation station (RS). This may result from RS overflow, or from RS deallocation because of the RS array Write Port allocation scheme (each RS entry has two write ports instead of four. As a result, empty entries could not be used, although RS is not really full). This counts cycles that the pipeline backend blocked uop delivery from the front endresource_stalls.sbpipelineCycles stalled due to no store buffers available. (not including draining form sync)event=0xa2,period=2000003,umask=0x800This event counts stall cycles caused by the store buffer (SB) overflow (excluding draining from synch). This counts cycles that the pipeline backend blocked uop delivery from the front endrob_misc_events.lbr_insertspipelineCount cases of saving new LBRevent=0xcc,period=2000003,umask=0x2000This event counts cases of saving new LBR records by hardware. This assumes proper enabling of LBRs and takes into account LBR filtering done by the LBR_SELECT registerrs_events.empty_cyclespipelineCycles when Reservation Station (RS) is empty for the threadevent=0x5e,period=2000003,umask=0x100This event counts cycles during which the reservation station (RS) is empty for the thread.
Note: In ST-mode, not active thread should drive 0. This is usually caused by severely costly branch mispredictions, or allocator/FE issuesrs_events.empty_endpipelineCounts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issuesevent=0x5e,cmask=1,edge=1,inv=1,period=200003,umask=0x100uops_dispatched_port.port_0pipelineCycles per thread when uops are executed in port 0event=0xa1,period=2000003,umask=0x100This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 0uops_dispatched_port.port_1pipelineCycles per thread when uops are executed in port 1event=0xa1,period=2000003,umask=0x200This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 1uops_dispatched_port.port_2pipelineCycles per thread when uops are executed in port 2event=0xa1,period=2000003,umask=0x400This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 2uops_dispatched_port.port_3pipelineCycles per thread when uops are executed in port 3event=0xa1,period=2000003,umask=0x800This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 3uops_dispatched_port.port_4pipelineCycles per thread when uops are executed in port 4event=0xa1,period=2000003,umask=0x1000This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 4uops_dispatched_port.port_5pipelineCycles per thread when uops are executed in port 5event=0xa1,period=2000003,umask=0x2000This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 5uops_dispatched_port.port_6pipelineCycles per thread when uops are executed in port 6event=0xa1,period=2000003,umask=0x4000This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 6uops_dispatched_port.port_7pipelineCycles per thread when uops are executed in port 7event=0xa1,period=2000003,umask=0x8000This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 7uops_executed.corepipelineNumber of uops executed on the coreevent=0xb1,period=2000003,umask=0x200Number of uops executed from any threaduops_executed.core_cycles_ge_1pipelineCycles at least 1 micro-op is executed from any thread on physical coreevent=0xb1,cmask=1,period=2000003,umask=0x200uops_executed.core_cycles_ge_2pipelineCycles at least 2 micro-op is executed from any thread on physical coreevent=0xb1,cmask=2,period=2000003,umask=0x200uops_executed.core_cycles_ge_3pipelineCycles at least 3 micro-op is executed from any thread on physical coreevent=0xb1,cmask=3,period=2000003,umask=0x200uops_executed.core_cycles_ge_4pipelineCycles at least 4 micro-op is executed from any thread on physical coreevent=0xb1,cmask=4,period=2000003,umask=0x200uops_executed.core_cycles_nonepipelineCycles with no micro-ops executed from any thread on physical coreevent=0xb1,inv=1,period=2000003,umask=0x200uops_executed.cycles_ge_1_uop_execpipelineCycles where at least 1 uop was executed per-threadevent=0xb1,cmask=1,period=2000003,umask=0x100uops_executed.cycles_ge_2_uops_execpipelineCycles where at least 2 uops were executed per-threadevent=0xb1,cmask=2,period=2000003,umask=0x100uops_executed.cycles_ge_3_uops_execpipelineCycles where at least 3 uops were executed per-threadevent=0xb1,cmask=3,period=2000003,umask=0x100uops_executed.cycles_ge_4_uops_execpipelineCycles where at least 4 uops were executed per-threadevent=0xb1,cmask=4,period=2000003,umask=0x100uops_executed.stall_cyclespipelineCounts number of cycles no uops were dispatched to be executed on this threadevent=0xb1,cmask=1,inv=1,period=2000003,umask=0x100This event counts cycles during which no uops were dispatched from the Reservation Station (RS) per threaduops_executed.threadpipelineCounts the number of uops to be executed per-thread each cycleevent=0xb1,period=2000003,umask=0x100Number of uops to be executed per-thread each cycleuops_executed_port.port_0pipelineCycles per thread when uops are executed in port 0event=0xa1,period=2000003,umask=0x100This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 0uops_executed_port.port_0_corepipelineCycles per core when uops are executed in port 0event=0xa1,any=1,period=2000003,umask=0x100uops_executed_port.port_1pipelineCycles per thread when uops are executed in port 1event=0xa1,period=2000003,umask=0x200This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 1uops_executed_port.port_1_corepipelineCycles per core when uops are executed in port 1event=0xa1,any=1,period=2000003,umask=0x200uops_executed_port.port_2pipelineCycles per thread when uops are executed in port 2event=0xa1,period=2000003,umask=0x400This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 2uops_executed_port.port_2_corepipelineCycles per core when uops are dispatched to port 2event=0xa1,any=1,period=2000003,umask=0x400uops_executed_port.port_3pipelineCycles per thread when uops are executed in port 3event=0xa1,period=2000003,umask=0x800This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 3uops_executed_port.port_3_corepipelineCycles per core when uops are dispatched to port 3event=0xa1,any=1,period=2000003,umask=0x800uops_executed_port.port_4pipelineCycles per thread when uops are executed in port 4event=0xa1,period=2000003,umask=0x1000This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 4uops_executed_port.port_4_corepipelineCycles per core when uops are executed in port 4event=0xa1,any=1,period=2000003,umask=0x1000uops_executed_port.port_5pipelineCycles per thread when uops are executed in port 5event=0xa1,period=2000003,umask=0x2000This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 5uops_executed_port.port_5_corepipelineCycles per core when uops are executed in port 5event=0xa1,any=1,period=2000003,umask=0x2000uops_executed_port.port_6pipelineCycles per thread when uops are executed in port 6event=0xa1,period=2000003,umask=0x4000This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 6uops_executed_port.port_6_corepipelineCycles per core when uops are executed in port 6event=0xa1,any=1,period=2000003,umask=0x4000uops_executed_port.port_7pipelineCycles per thread when uops are executed in port 7event=0xa1,period=2000003,umask=0x8000This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 7uops_executed_port.port_7_corepipelineCycles per core when uops are dispatched to port 7event=0xa1,any=1,period=2000003,umask=0x8000uops_issued.anypipelineUops that Resource Allocation Table (RAT) issues to Reservation Station (RS)event=0xe,period=2000003,umask=0x100This event counts the number of Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS)uops_issued.flags_mergepipelineNumber of flags-merge uops being allocated. Such uops considered perf sensitive; added by GSR u-archevent=0xe,period=2000003,umask=0x1000Number of flags-merge uops being allocated. Such uops considered perf sensitive
 added by GSR u-archuops_issued.single_mulpipelineNumber of Multiply packed/scalar single precision uops allocatedevent=0xe,period=2000003,umask=0x4000uops_issued.slow_leapipelineNumber of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or notevent=0xe,period=2000003,umask=0x2000uops_issued.stall_cyclespipelineCycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the threadevent=0xe,cmask=1,inv=1,period=2000003,umask=0x100This event counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current threaduops_retired.allpipelineActually retired uops (Precise event)event=0xc2,period=2000003,umask=0x100This event counts all actually retired uops. Counting increments by two for micro-fused uops, and by one for macro-fused and other uops. Maximal increment value for one cycle is eight (Precise event)uops_retired.retire_slotspipelineRetirement slots used (Precise event)event=0xc2,period=2000003,umask=0x200This event counts the number of retirement slots used (Precise event)uops_retired.stall_cyclespipelineCycles without actually retired uopsevent=0xc2,cmask=1,inv=1,period=2000003,umask=0x100This event counts cycles without actually retired uopsuops_retired.total_cyclespipelineCycles with less than 10 actually retired uopsevent=0xc2,cmask=16,inv=1,period=2000003,umask=0x100Number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired eventunc_cbo_cache_lookup.any_esuncore cacheL3 Lookup any request that access cache and found line in E or S-stateevent=0x34,umask=0x8601L3 Lookup any request that access cache and found line in E or S-stateunc_cbo_cache_lookup.any_iuncore cacheL3 Lookup any request that access cache and found line in I-stateevent=0x34,umask=0x8801L3 Lookup any request that access cache and found line in I-stateunc_cbo_cache_lookup.any_muncore cacheL3 Lookup any request that access cache and found line in M-stateevent=0x34,umask=0x8101L3 Lookup any request that access cache and found line in M-stateunc_cbo_cache_lookup.any_mesiuncore cacheL3 Lookup any request that access cache and found line in MESI-stateevent=0x34,umask=0x8f01L3 Lookup any request that access cache and found line in MESI-stateunc_cbo_cache_lookup.read_esuncore cacheL3 Lookup read request that access cache and found line in E or S-stateevent=0x34,umask=0x1601L3 Lookup read request that access cache and found line in E or S-stateunc_cbo_cache_lookup.read_iuncore cacheL3 Lookup read request that access cache and found line in I-stateevent=0x34,umask=0x1801L3 Lookup read request that access cache and found line in I-stateunc_cbo_cache_lookup.read_muncore cacheL3 Lookup read request that access cache and found line in M-stateevent=0x34,umask=0x1101L3 Lookup read request that access cache and found line in M-stateunc_cbo_cache_lookup.read_mesiuncore cacheL3 Lookup read request that access cache and found line in any MESI-stateevent=0x34,umask=0x1f01L3 Lookup read request that access cache and found line in any MESI-stateunc_cbo_cache_lookup.write_esuncore cacheL3 Lookup write request that access cache and found line in E or S-stateevent=0x34,umask=0x2601L3 Lookup write request that access cache and found line in E or S-stateunc_cbo_cache_lookup.write_muncore cacheL3 Lookup write request that access cache and found line in M-stateevent=0x34,umask=0x2101L3 Lookup write request that access cache and found line in M-stateunc_cbo_cache_lookup.write_mesiuncore cacheL3 Lookup write request that access cache and found line in MESI-stateevent=0x34,umask=0x2f01L3 Lookup write request that access cache and found line in MESI-stateunc_cbo_xsnp_response.hitm_xcoreuncore cacheA cross-core snoop initiated by this Cbox due to processor core memory request which hits a modified line in some processor coreevent=0x22,umask=0x4801unc_cbo_xsnp_response.hit_xcoreuncore cacheA cross-core snoop initiated by this Cbox due to processor core memory request which hits a non-modified line in some processor coreevent=0x22,umask=0x4401unc_cbo_xsnp_response.miss_evictionuncore cacheA cross-core snoop resulted from L3 Eviction which misses in some processor coreevent=0x22,umask=0x8101unc_cbo_xsnp_response.miss_xcoreuncore cacheA cross-core snoop initiated by this Cbox due to processor core memory request which misses in some processor coreevent=0x22,umask=0x4101unc_arb_coh_trk_requests.alluncore interconnectNumber of entries allocated. Account for Any type: e.g. Snoop, Core aperture, etcevent=0x84,umask=0x101unc_arb_trk_occupancy.alluncore interconnectEach cycle counts number of all Core outgoing valid entries. Such entry is defined as valid from its allocation till first of IDI0 or DRS0 messages is sent out. Accounts for Coherent and non-coherent trafficevent=0x80,umask=0x101unc_arb_trk_occupancy.cycles_with_any_requestuncore interconnectCycles with at least one request outstanding is waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLC.;event=0x80,cmask=1,umask=0x101unc_arb_trk_occupancy.drd_directuncore interconnectEach cycle count number of 'valid' coherent Data Read entries that are in DirectData mode. Such entry is defined as valid when it is allocated till data sent to Core (first chunk, IDI0). Applicable for IA Cores' requests in normal caseevent=0x80,umask=0x201Each cycle count number of valid coherent Data Read entries that are in DirectData mode. Such entry is defined as valid when it is allocated till data sent to Core (first chunk, IDI0). Applicable for IA Cores' requests in normal caseunc_arb_trk_requests.alluncore interconnectTotal number of Core outgoing entries allocated. Accounts for Coherent and non-coherent trafficevent=0x81,umask=0x101unc_arb_trk_requests.drd_directuncore interconnectNumber of Core coherent Data Read entries allocated in DirectData modeevent=0x81,umask=0x201Number of Core coherent Data Read entries allocated in DirectData modeunc_arb_trk_requests.writesuncore interconnectNumber of Writes allocated - any write transactions: full/partials writes and evictionsevent=0x81,umask=0x2001unc_clock.socketuncore otherThis 48-bit fixed counter counts the UCLK cyclesevent=0xff01This 48-bit fixed counter counts the UCLK cyclesdtlb_load_misses.miss_causes_a_walkvirtual memoryLoad misses in all DTLB levels that cause page walks  Spec update: BDM69event=0x8,period=100003,umask=0x100This event counts load misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G)  Spec update: BDM69dtlb_load_misses.stlb_hitvirtual memoryLoad operations that miss the first DTLB level but hit the second and do not cause page walksevent=0x8,period=2000003,umask=0x6000dtlb_load_misses.stlb_hit_2mvirtual memoryLoad misses that miss the  DTLB and hit the STLB (2M)event=0x8,period=2000003,umask=0x4000dtlb_load_misses.stlb_hit_4kvirtual memoryLoad misses that miss the  DTLB and hit the STLB (4K)event=0x8,period=2000003,umask=0x2000dtlb_load_misses.walk_completedvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size  Spec update: BDM69event=0x8,period=100003,umask=0xe00dtlb_load_misses.walk_completed_1gvirtual memoryLoad miss in all TLB levels causes a page walk that completes. (1G)  Spec update: BDM69event=0x8,period=2000003,umask=0x800This event counts load misses in all DTLB levels that cause a completed page walk (1G  page size). The page walk can end with or without a fault  Spec update: BDM69dtlb_load_misses.walk_completed_2m_4mvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (2M/4M)  Spec update: BDM69event=0x8,period=2000003,umask=0x400This event counts load misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault  Spec update: BDM69dtlb_load_misses.walk_completed_4kvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (4K)  Spec update: BDM69event=0x8,period=2000003,umask=0x200This event counts load misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault  Spec update: BDM69dtlb_load_misses.walk_durationvirtual memoryCycles when PMH is busy with page walks  Spec update: BDM69event=0x8,period=2000003,umask=0x1000This event counts the number of cycles while PMH is busy with the page walk  Spec update: BDM69dtlb_store_misses.miss_causes_a_walkvirtual memoryStore misses in all DTLB levels that cause page walks  Spec update: BDM69event=0x49,period=100003,umask=0x100This event counts store misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G)  Spec update: BDM69dtlb_store_misses.stlb_hitvirtual memoryStore operations that miss the first TLB level but hit the second and do not cause page walksevent=0x49,period=100003,umask=0x6000dtlb_store_misses.stlb_hit_2mvirtual memoryStore misses that miss the  DTLB and hit the STLB (2M)event=0x49,period=100003,umask=0x4000dtlb_store_misses.stlb_hit_4kvirtual memoryStore misses that miss the  DTLB and hit the STLB (4K)event=0x49,period=100003,umask=0x2000dtlb_store_misses.walk_completedvirtual memoryStore misses in all DTLB levels that cause completed page walks  Spec update: BDM69event=0x49,period=100003,umask=0xe00dtlb_store_misses.walk_completed_1gvirtual memoryStore misses in all DTLB levels that cause completed page walks (1G)  Spec update: BDM69event=0x49,period=100003,umask=0x800This event counts store misses in all DTLB levels that cause a completed page walk (1G  page size). The page walk can end with or without a fault  Spec update: BDM69dtlb_store_misses.walk_completed_2m_4mvirtual memoryStore misses in all DTLB levels that cause completed page walks (2M/4M)  Spec update: BDM69event=0x49,period=100003,umask=0x400This event counts store misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault  Spec update: BDM69dtlb_store_misses.walk_completed_4kvirtual memoryStore miss in all TLB levels causes a page walk that completes. (4K)  Spec update: BDM69event=0x49,period=100003,umask=0x200This event counts store misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault  Spec update: BDM69dtlb_store_misses.walk_durationvirtual memoryCycles when PMH is busy with page walks  Spec update: BDM69event=0x49,period=100003,umask=0x1000This event counts the number of cycles while PMH is busy with the page walk  Spec update: BDM69ept.walk_cyclesvirtual memoryCycle count for an Extended Page table walkevent=0x4f,period=2000003,umask=0x1000This event counts cycles for an extended page table walk. The Extended Page directory cache differs from standard TLB caches by the operating system that use it. Virtual machine operating systems use the extended page directory cache, while guest operating systems use the standard TLB cachesitlb.itlb_flushvirtual memoryFlushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pagesevent=0xae,period=100007,umask=0x100This event counts the number of flushes of the big or small ITLB pages. Counting include both TLB Flush (covering all sets) and TLB Set Clear (set-specific)itlb_misses.miss_causes_a_walkvirtual memoryMisses at all ITLB levels that cause page walks  Spec update: BDM69event=0x85,period=100003,umask=0x100This event counts store misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G)  Spec update: BDM69itlb_misses.stlb_hitvirtual memoryOperations that miss the first ITLB level but hit the second and do not cause any page walksevent=0x85,period=100003,umask=0x6000itlb_misses.stlb_hit_2mvirtual memoryCode misses that miss the  DTLB and hit the STLB (2M)event=0x85,period=100003,umask=0x4000itlb_misses.stlb_hit_4kvirtual memoryCore misses that miss the  DTLB and hit the STLB (4K)event=0x85,period=100003,umask=0x2000itlb_misses.walk_completedvirtual memoryMisses in all ITLB levels that cause completed page walks  Spec update: BDM69event=0x85,period=100003,umask=0xe00itlb_misses.walk_completed_1gvirtual memoryStore miss in all TLB levels causes a page walk that completes. (1G)  Spec update: BDM69event=0x85,period=100003,umask=0x800This event counts store misses in all DTLB levels that cause a completed page walk (1G  page size). The page walk can end with or without a fault  Spec update: BDM69itlb_misses.walk_completed_2m_4mvirtual memoryCode miss in all TLB levels causes a page walk that completes. (2M/4M)  Spec update: BDM69event=0x85,period=100003,umask=0x400This event counts store misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault  Spec update: BDM69itlb_misses.walk_completed_4kvirtual memoryCode miss in all TLB levels causes a page walk that completes. (4K)  Spec update: BDM69event=0x85,period=100003,umask=0x200This event counts store misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault  Spec update: BDM69itlb_misses.walk_durationvirtual memoryCycles when PMH is busy with page walks  Spec update: BDM69event=0x85,period=100003,umask=0x1000This event counts the number of cycles while PMH is busy with the page walk  Spec update: BDM69page_walker_loads.dtlb_l1virtual memoryNumber of DTLB page walker hits in the L1+FB  Spec update: BDM69, BDM98event=0xbc,period=2000003,umask=0x1100page_walker_loads.dtlb_l2virtual memoryNumber of DTLB page walker hits in the L2  Spec update: BDM69, BDM98event=0xbc,period=2000003,umask=0x1200page_walker_loads.dtlb_l3virtual memoryNumber of DTLB page walker hits in the L3 + XSNP  Spec update: BDM69, BDM98event=0xbc,period=2000003,umask=0x1400page_walker_loads.dtlb_memoryvirtual memoryNumber of DTLB page walker hits in Memory  Spec update: BDM69, BDM98event=0xbc,period=2000003,umask=0x1800page_walker_loads.itlb_l1virtual memoryNumber of ITLB page walker hits in the L1+FB  Spec update: BDM69, BDM98event=0xbc,period=2000003,umask=0x2100page_walker_loads.itlb_l2virtual memoryNumber of ITLB page walker hits in the L2  Spec update: BDM69, BDM98event=0xbc,period=2000003,umask=0x2200page_walker_loads.itlb_l3virtual memoryNumber of ITLB page walker hits in the L3 + XSNP  Spec update: BDM69, BDM98event=0xbc,period=2000003,umask=0x2400tlb_flush.dtlb_threadvirtual memoryDTLB flush attempts of the thread-specific entriesevent=0xbd,period=100007,umask=0x100This event counts the number of DTLB flush attempts of the thread-specific entriestlb_flush.stlb_anyvirtual memorySTLB flush attemptsevent=0xbd,period=100007,umask=0x2000This event counts the number of any STLB flush attempts (such as entire, VPID, PCID, InvPage, CR3 write, and so on)mem_load_uops_l3_miss_retired.remote_dramcacheRetired load uop whose Data Source was: remote DRAM either Snoop not needed or Snoop Miss (RspI)  Supports address when precise.  Spec update: BDE70 (Precise event)event=0xd3,period=100007,umask=0x400mem_load_uops_l3_miss_retired.remote_fwdcacheRetired load uop whose Data Source was: forwarded from remote cache  Supports address when precise.  Spec update: BDE70 (Precise event)event=0xd3,period=100007,umask=0x2000mem_load_uops_l3_miss_retired.remote_hitmcacheRetired load uop whose Data Source was: Remote cache HITM  Supports address when precise.  Spec update: BDE70 (Precise event)event=0xd3,period=100007,umask=0x1000unc_c_bounce_controluncore cacheBounce Controlevent=0xa01unc_c_clockticksuncore cacheUncore Clocksevent=001unc_c_counter0_occupancyuncore cacheCounter 0 Occupancyevent=0x1f01Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0.   The filtering available is found in the control register - threshold, invert and edge detect.   E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entryunc_c_fast_asserteduncore cacheFaST wire assertedevent=0x901Counts the number of cycles either the local distress or incoming distress signals are asserted.  Incoming distress includes both up and dnunc_c_llc_lookup.anyuncore cacheCache Lookups; Any Requestevent=0x34,umask=0x1101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ.  This does not include lookups originating from the ISMQunc_c_llc_lookup.data_readuncore cacheCache Lookups; Data Read Requestevent=0x34,umask=0x301Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Read transactionsunc_c_llc_lookup.niduncore cacheCache Lookups; Lookups that Match NIDevent=0x34,umask=0x4101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Qualify one of the other subevents by the Target NID.  The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid.   In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the systemunc_c_llc_lookup.readuncore cacheCache Lookups; Any Read Requestevent=0x34,umask=0x2101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Read transactionsunc_c_llc_lookup.remote_snoopuncore cacheCache Lookups; External Snoop Requestevent=0x34,umask=0x901Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQunc_c_llc_lookup.writeuncore cacheCache Lookups; Write Requestsevent=0x34,umask=0x501Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Writeback transactions from L2 to the LLC  This includes all write transactions -- both Cacheable and UCunc_c_llc_victims.e_stateuncore cacheLines Victimized; Lines in E stateevent=0x37,umask=0x201Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_llc_victims.f_stateuncore cacheLines Victimizedevent=0x37,umask=0x801Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_llc_victims.i_stateuncore cacheLines Victimized; Lines in S Stateevent=0x37,umask=0x401Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_llc_victims.missuncore cacheLines Victimizedevent=0x37,umask=0x1001Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_llc_victims.m_stateuncore cacheLines Victimized; Lines in M stateevent=0x37,umask=0x101Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_llc_victims.niduncore cacheLines Victimized; Victimized Lines that Match NIDevent=0x37,umask=0x4001Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was in.; Qualify one of the other subevents by the Target NID.  The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid.   In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the systemunc_c_misc.cvzero_prefetch_missuncore cacheCbo Misc; DRd hitting non-M with raw CV=0event=0x39,umask=0x2001Miscellaneous events in the Cbounc_c_misc.cvzero_prefetch_victimuncore cacheCbo Misc; Clean Victim with raw CV=0event=0x39,umask=0x1001Miscellaneous events in the Cbounc_c_misc.rfo_hit_suncore cacheCbo Misc; RFO HitSevent=0x39,umask=0x801Miscellaneous events in the Cbo.; Number of times that an RFO hit in S state.  This is useful for determining if it might be good for a workload to use RspIWB instead of RspSWBunc_c_misc.rspi_was_fseuncore cacheCbo Misc; Silent Snoop Evictionevent=0x39,umask=0x101Miscellaneous events in the Cbo.; Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction.  This is useful because this information is lost in the PRE encodingsunc_c_misc.starteduncore cacheCbo Miscevent=0x39,umask=0x401Miscellaneous events in the Cbounc_c_misc.wc_aliasinguncore cacheCbo Misc; Write Combining Aliasingevent=0x39,umask=0x201Miscellaneous events in the Cbo.; Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write.  This occurs when there is WC aliasingunc_c_qlru.age0uncore cacheLRU Queue; LRU Age 0event=0x3c,umask=0x101How often age was set to 0unc_c_qlru.age1uncore cacheLRU Queue; LRU Age 1event=0x3c,umask=0x201How often age was set to 1unc_c_qlru.age2uncore cacheLRU Queue; LRU Age 2event=0x3c,umask=0x401How often age was set to 2unc_c_qlru.age3uncore cacheLRU Queue; LRU Age 3event=0x3c,umask=0x801How often age was set to 3unc_c_qlru.lru_decrementuncore cacheLRU Queue; LRU Bits Decrementedevent=0x3c,umask=0x1001How often all LRU bits were decremented by 1unc_c_qlru.victim_non_zerouncore cacheLRU Queue; Non-0 Aged Victimevent=0x3c,umask=0x2001How often we picked a victim that had a non-zero ageunc_c_ring_ad_used.alluncore cacheAD Ring In Use; Allevent=0x1b,umask=0xf01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.ccwuncore cacheAD Ring In Use; Downevent=0x1b,umask=0xc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.cwuncore cacheAD Ring In Use; Upevent=0x1b,umask=0x301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.down_evenuncore cacheAD Ring In Use; Down and Evenevent=0x1b,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarityunc_c_ring_ad_used.down_odduncore cacheAD Ring In Use; Down and Oddevent=0x1b,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_c_ring_ad_used.up_evenuncore cacheAD Ring In Use; Up and Evenevent=0x1b,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_c_ring_ad_used.up_odduncore cacheAD Ring In Use; Up and Oddevent=0x1b,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_c_ring_ak_used.alluncore cacheAK Ring In Use; Allevent=0x1c,umask=0xf01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.ccwuncore cacheAK Ring In Use; Downevent=0x1c,umask=0xc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.cwuncore cacheAK Ring In Use; Upevent=0x1c,umask=0x301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.down_evenuncore cacheAK Ring In Use; Down and Evenevent=0x1c,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarityunc_c_ring_ak_used.down_odduncore cacheAK Ring In Use; Down and Oddevent=0x1c,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_c_ring_ak_used.up_evenuncore cacheAK Ring In Use; Up and Evenevent=0x1c,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_c_ring_ak_used.up_odduncore cacheAK Ring In Use; Up and Oddevent=0x1c,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_c_ring_bl_used.alluncore cacheBL Ring in Use; Downevent=0x1d,umask=0xf01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.ccwuncore cacheBL Ring in Use; Downevent=0x1d,umask=0xc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.cwuncore cacheBL Ring in Use; Upevent=0x1d,umask=0x301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.down_evenuncore cacheBL Ring in Use; Down and Evenevent=0x1d,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarityunc_c_ring_bl_used.down_odduncore cacheBL Ring in Use; Down and Oddevent=0x1d,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_c_ring_bl_used.up_evenuncore cacheBL Ring in Use; Up and Evenevent=0x1d,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_c_ring_bl_used.up_odduncore cacheBL Ring in Use; Up and Oddevent=0x1d,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_c_ring_bounces.aduncore cacheNumber of LLC responses that bounced on the Ring.; ADevent=0x5,umask=0x101unc_c_ring_bounces.akuncore cacheNumber of LLC responses that bounced on the Ring.; AKevent=0x5,umask=0x201unc_c_ring_bounces.bluncore cacheNumber of LLC responses that bounced on the Ring.; BLevent=0x5,umask=0x401unc_c_ring_bounces.ivuncore cacheNumber of LLC responses that bounced on the Ring.; Snoops of processor's cacheevent=0x5,umask=0x1001unc_c_ring_iv_used.anyuncore cacheBL Ring in Use; Anyevent=0x1e,umask=0xf01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in BDX  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarityunc_c_ring_iv_used.dnuncore cacheBL Ring in Use; Anyevent=0x1e,umask=0xc01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in BDX  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarityunc_c_ring_iv_used.downuncore cacheBL Ring in Use; Downevent=0x1e,umask=0xcc01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in BDX  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters for Down polarityunc_c_ring_iv_used.upuncore cacheBL Ring in Use; Anyevent=0x1e,umask=0x301Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in BDX  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarityunc_c_ring_sink_starved.aduncore cacheADevent=0x6,umask=0x101unc_c_ring_sink_starved.akuncore cacheAKevent=0x6,umask=0x201unc_c_ring_sink_starved.bluncore cacheBLevent=0x6,umask=0x401unc_c_ring_sink_starved.ivuncore cacheIVevent=0x6,umask=0x801unc_c_ring_src_thrtluncore cacheNumber of cycles the Cbo is actively throttling traffic onto the Ring in order to limit bounce trafficevent=0x701unc_c_rxr_ext_starved.ipquncore cacheIngress Arbiter Blocking Cycles; IRQevent=0x12,umask=0x201Counts cycles in external starvation.  This occurs when one of the ingress queues is being starved by the other queues.; IPQ is externally startved and therefore we are blocking the IRQunc_c_rxr_ext_starved.irquncore cacheIngress Arbiter Blocking Cycles; IPQevent=0x12,umask=0x101Counts cycles in external starvation.  This occurs when one of the ingress queues is being starved by the other queues.; IRQ is externally starved and therefore we are blocking the IPQunc_c_rxr_ext_starved.ismq_bidsuncore cacheIngress Arbiter Blocking Cycles; ISMQ_BIDevent=0x12,umask=0x801Counts cycles in external starvation.  This occurs when one of the ingress queues is being starved by the other queues.; Number of times that the ISMQ Bidunc_c_rxr_ext_starved.prquncore cacheIngress Arbiter Blocking Cycles; PRQevent=0x12,umask=0x401Counts cycles in external starvation.  This occurs when one of the ingress queues is being starved by the other queuesunc_c_rxr_inserts.ipquncore cacheIngress Allocations; IPQevent=0x13,umask=0x401Counts number of allocations per cycle into the specified Ingress queueunc_c_rxr_inserts.irquncore cacheIngress Allocations; IRQevent=0x13,umask=0x101Counts number of allocations per cycle into the specified Ingress queueunc_c_rxr_inserts.irq_rejuncore cacheIngress Allocations; IRQ Rejectedevent=0x13,umask=0x201Counts number of allocations per cycle into the specified Ingress queueunc_c_rxr_inserts.prquncore cacheIngress Allocations; PRQevent=0x13,umask=0x1001Counts number of allocations per cycle into the specified Ingress queueunc_c_rxr_inserts.prq_rejuncore cacheIngress Allocations; PRQevent=0x13,umask=0x2001Counts number of allocations per cycle into the specified Ingress queueunc_c_rxr_int_starved.ipquncore cacheIngress Internal Starvation Cycles; IPQevent=0x14,umask=0x401Counts cycles in internal starvation.  This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the IPQ in Internal Starvationunc_c_rxr_int_starved.irquncore cacheIngress Internal Starvation Cycles; IRQevent=0x14,umask=0x101Counts cycles in internal starvation.  This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the IRQ in Internal Starvationunc_c_rxr_int_starved.ismquncore cacheIngress Internal Starvation Cycles; ISMQevent=0x14,umask=0x801Counts cycles in internal starvation.  This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the ISMQ in Internal Starvationunc_c_rxr_int_starved.prquncore cacheIngress Internal Starvation Cycles; PRQevent=0x14,umask=0x1001Counts cycles in internal starvation.  This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queueunc_c_rxr_ipq_retry.addr_conflictuncore cacheProbe Queue Retries; Address Conflictevent=0x31,umask=0x401Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject from an address conflicts.  Address conflicts out of the IPQ should be rare.  They will generally only occur if two different sockets are sending requests to the same address at the same time.  This is a true conflict case, unlike the IPQ Address Conflict which is commonly caused by prefetching characteristicsunc_c_rxr_ipq_retry.anyuncore cacheProbe Queue Retries; Any Rejectevent=0x31,umask=0x101Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject.  TOR rejects from the IPQ can be caused by the Egress being full or Address Conflictsunc_c_rxr_ipq_retry.fulluncore cacheProbe Queue Retries; No Egress Creditsevent=0x31,umask=0x201Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject from the Egress being full.  IPQ requests make use of the AD Egress for regular responses, the BL egress to forward data, and the AK egress to return creditsunc_c_rxr_ipq_retry.qpi_creditsuncore cacheProbe Queue Retries; No QPI Creditsevent=0x31,umask=0x1001Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retriesunc_c_rxr_ipq_retry2.ad_sbouncore cacheProbe Queue Retries; No AD Sbo Creditsevent=0x28,umask=0x101Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retries.; Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an AD packet to the Sbounc_c_rxr_ipq_retry2.targetuncore cacheProbe Queue Retries; Target Node Filterevent=0x28,umask=0x4001Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retries.; Counts the number of times that a request from the IPQ was retried filtered by the Target NodeID as specified in the Cbox's Filter registerunc_c_rxr_irq_retry.addr_conflictuncore cacheIngress Request Queue Rejects; Address Conflictevent=0x32,umask=0x401Counts the number of times that a request from the IRQ was retried because of an address match in the TOR.  In order to maintain coherency, requests to the same address are not allowed to pass each other up in the Cbo.  Therefore, if there is an outstanding request to a given address, one cannot issue another request to that address until it is complete.  This comes up most commonly with prefetches.  Outstanding prefetches occasionally will not complete their memory fetch and a demand request to the same address will then sit in the IRQ and get retried until the prefetch fills the data into the LLC.  Therefore, it will not be uncommon to see this case in high bandwidth streaming workloads when the LLC Prefetcher in the core is enabledunc_c_rxr_irq_retry.anyuncore cacheIngress Request Queue Rejects; Any Rejectevent=0x32,umask=0x101Counts the number of IRQ retries that occur.  Requests from the IRQ are retried if they are rejected from the TOR pipeline for a variety of reasons.  Some of the most common reasons include if the Egress is full, there are no RTIDs, or there is a Physical Address match to another outstanding requestunc_c_rxr_irq_retry.fulluncore cacheIngress Request Queue Rejects; No Egress Creditsevent=0x32,umask=0x201Counts the number of times that a request from the IRQ was retried because it failed to acquire an entry in the Egress.  The egress is the buffer that queues up for allocating onto the ring.  IRQ requests can make use of all four rings and all four Egresses.  If any of the queues that a given request needs to make use of are full, the request will be retriedunc_c_rxr_irq_retry.iio_creditsuncore cacheIngress Request Queue Rejects; No IIO Creditsevent=0x32,umask=0x2001Number of times a request attempted to acquire the NCS/NCB credit for sending messages on BL to the IIO.  There is a single credit in each CBo that is shared between the NCS and NCB message classes for sending transactions on the BL ring (such as read data) to the IIOunc_c_rxr_irq_retry.niduncore cacheIngress Request Queue Rejectsevent=0x32,umask=0x4001Qualify one of the other subevents by a given RTID destination NID.  The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nidunc_c_rxr_irq_retry.qpi_creditsuncore cacheIngress Request Queue Rejects; No QPI Creditsevent=0x32,umask=0x1001Number of requests rejects because of lack of QPI Ingress credits.  These credits are required in order to send transactions to the QPI agent.  Please see the QPI_IGR_CREDITS events for more informationunc_c_rxr_irq_retry.rtiduncore cacheIngress Request Queue Rejects; No RTIDsevent=0x32,umask=0x801Counts the number of times that requests from the IRQ were retried because there were no RTIDs available.  RTIDs are required after a request misses the LLC and needs to send snoops and/or requests to memory.  If there are no RTIDs available, requests will queue up in the IRQ and retry until one becomes available.  Note that there are multiple RTID pools for the different sockets.  There may be cases where the local RTIDs are all used, but requests destined for remote memory can still acquire an RTID because there are remote RTIDs available.  This event does not provide any filtering for this caseunc_c_rxr_irq_retry2.ad_sbouncore cacheIngress Request Queue Rejects; No AD Sbo Creditsevent=0x29,umask=0x101Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an AD packet to the Sbounc_c_rxr_irq_retry2.bl_sbouncore cacheIngress Request Queue Rejects; No BL Sbo Creditsevent=0x29,umask=0x201Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an BL packet to the Sbounc_c_rxr_irq_retry2.targetuncore cacheIngress Request Queue Rejects; Target Node Filterevent=0x29,umask=0x4001Counts the number of times that a request from the IPQ was retried filtered by the Target NodeID as specified in the Cbox's Filter registerunc_c_rxr_ismq_retry.anyuncore cacheISMQ Retries; Any Rejectevent=0x33,umask=0x101Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the total number of times that a request from the ISMQ retried because of a TOR reject.  ISMQ requests generally will not need to retry (or at least ISMQ retries are less common than IRQ retries).  ISMQ requests will retry if they are not able to acquire a needed Egress credit to get onto the ring, or for cache evictions that need to acquire an RTID.  Most ISMQ requests already have an RTID, so eviction retries will be less common hereunc_c_rxr_ismq_retry.fulluncore cacheISMQ Retries; No Egress Creditsevent=0x33,umask=0x201Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the number of times that a request from the ISMQ retried because of a TOR reject caused by a lack of Egress credits. The egress is the buffer that queues up for allocating onto the ring.  If any of the Egress queues that a given request needs to make use of are full, the request will be retriedunc_c_rxr_ismq_retry.iio_creditsuncore cacheISMQ Retries; No IIO Creditsevent=0x33,umask=0x2001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores.; Number of times a request attempted to acquire the NCS/NCB credit for sending messages on BL to the IIO.  There is a single credit in each CBo that is shared between the NCS and NCB message classes for sending transactions on the BL ring (such as read data) to the IIOunc_c_rxr_ismq_retry.niduncore cacheISMQ Retriesevent=0x33,umask=0x4001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores.; Qualify one of the other subevents by a given RTID destination NID.  The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nidunc_c_rxr_ismq_retry.qpi_creditsuncore cacheISMQ Retries; No QPI Creditsevent=0x33,umask=0x1001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_c_rxr_ismq_retry.rtiduncore cacheISMQ Retries; No RTIDsevent=0x33,umask=0x801Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the number of times that a request from the ISMQ retried because of a TOR reject caused by no RTIDs.  M-state cache evictions are serviced through the ISMQ, and must acquire an RTID in order to write back to memory.  If no RTIDs are available, they will be retriedunc_c_rxr_ismq_retry.wb_creditsuncore cacheISMQ Retriesevent=0x33,umask=0x8001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores.; Qualify one of the other subevents by a given RTID destination NID.  The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nidunc_c_rxr_ismq_retry2.ad_sbouncore cacheISMQ Request Queue Rejects; No AD Sbo Creditsevent=0x2a,umask=0x101Counts the number of times that a request from the ISMQ was retried because of it lacked credits to send an AD packet to the Sbounc_c_rxr_ismq_retry2.bl_sbouncore cacheISMQ Request Queue Rejects; No BL Sbo Creditsevent=0x2a,umask=0x201Counts the number of times that a request from the ISMQ was retried because of it lacked credits to send an BL packet to the Sbounc_c_rxr_ismq_retry2.targetuncore cacheISMQ Request Queue Rejects; Target Node Filterevent=0x2a,umask=0x4001Counts the number of times that a request from the ISMQ was retried filtered by the Target NodeID as specified in the Cbox's Filter registerunc_c_rxr_occupancy.ipquncore cacheIngress Occupancy; IPQevent=0x11,umask=0x401Counts number of entries in the specified Ingress queue in each cycleunc_c_rxr_occupancy.irquncore cacheIngress Occupancy; IRQevent=0x11,umask=0x101Counts number of entries in the specified Ingress queue in each cycleunc_c_rxr_occupancy.irq_rejuncore cacheIngress Occupancy; IRQ Rejectedevent=0x11,umask=0x201Counts number of entries in the specified Ingress queue in each cycleunc_c_rxr_occupancy.prq_rejuncore cacheIngress Occupancy; PRQ Rejectsevent=0x11,umask=0x2001Counts number of entries in the specified Ingress queue in each cycleunc_c_sbo_credits_acquired.aduncore cacheSBo Credits Acquired; For AD Ringevent=0x3d,umask=0x101Number of Sbo credits acquired in a given cycle, per ring.  Each Cbo is assigned an Sbo it can communicate withunc_c_sbo_credits_acquired.bluncore cacheSBo Credits Acquired; For BL Ringevent=0x3d,umask=0x201Number of Sbo credits acquired in a given cycle, per ring.  Each Cbo is assigned an Sbo it can communicate withunc_c_sbo_credit_occupancy.aduncore cacheSBo Credits Occupancy; For AD Ringevent=0x3e,umask=0x101Number of Sbo credits in use in a given cycle, per ring.  Each Cbo is assigned an Sbo it can communicate withunc_c_sbo_credit_occupancy.bluncore cacheSBo Credits Occupancy; For BL Ringevent=0x3e,umask=0x201Number of Sbo credits in use in a given cycle, per ring.  Each Cbo is assigned an Sbo it can communicate withunc_c_tor_inserts.alluncore cacheTOR Inserts; Allevent=0x35,umask=0x801Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; All transactions inserted into the TOR.    This includes requests that reside in the TOR for a short time, such as LLC Hits that do not need to snoop cores or requests that get rejected and have to be retried through one of the ingress queues.  The TOR is more commonly a bottleneck in skews with smaller core counts, where the ratio of RTIDs to TOR entries is larger.  Note that there are reserved TOR entries for various request types, so it is possible that a given request type be blocked with an occupancy that is less than 20.  Also note that generally requests will not be able to arbitrate into the TOR pipeline if there are no available TOR slotsunc_c_tor_inserts.evictionuncore cacheTOR Inserts; Evictionsevent=0x35,umask=0x401Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Eviction transactions inserted into the TOR.  Evictions can be quick, such as when the line is in the F, S, or E states and no core valid bits are set.  They can also be longer if either CV bits are set (so the cores need to be snooped) and/or if there is a HitM (in which case it is necessary to write the request out to memory)unc_c_tor_inserts.localuncore cacheTOR Inserts; Local Memoryevent=0x35,umask=0x2801Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; All transactions inserted into the TOR that are satisfied by locally HOMed memoryunc_c_tor_inserts.local_opcodeuncore cacheTOR Inserts; Local Memory - Opcode Matchedevent=0x35,umask=0x2101Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; All transactions, satisfied by an opcode,  inserted into the TOR that are satisfied by locally HOMed memoryunc_c_tor_inserts.miss_localuncore cacheTOR Inserts; Misses to Local Memoryevent=0x35,umask=0x2a01Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that are satisfied by locally HOMed memoryunc_c_tor_inserts.miss_local_opcodeuncore cacheTOR Inserts; Misses to Local Memory - Opcode Matchedevent=0x35,umask=0x2301Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions, satisfied by an opcode, inserted into the TOR that are satisfied by locally HOMed memoryunc_c_tor_inserts.miss_opcodeuncore cacheTOR Inserts; Miss Opcode Matchevent=0x35,umask=0x301Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodeunc_c_tor_inserts.miss_remoteuncore cacheTOR Inserts; Misses to Remote Memoryevent=0x35,umask=0x8a01Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that are satisfied by remote caches or remote memoryunc_c_tor_inserts.miss_remote_opcodeuncore cacheTOR Inserts; Misses to Remote Memory - Opcode Matchedevent=0x35,umask=0x8301Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions, satisfied by an opcode,  inserted into the TOR that are satisfied by remote caches or remote memoryunc_c_tor_inserts.nid_alluncore cacheTOR Inserts; NID Matchedevent=0x35,umask=0x4801Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; All NID matched (matches an RTID destination) transactions inserted into the TOR.  The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid.  In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the systemunc_c_tor_inserts.nid_evictionuncore cacheTOR Inserts; NID Matched Evictionsevent=0x35,umask=0x4401Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; NID matched eviction transactions inserted into the TORunc_c_tor_inserts.nid_miss_alluncore cacheTOR Inserts; NID Matched Miss Allevent=0x35,umask=0x4a01Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; All NID matched miss requests that were inserted into the TORunc_c_tor_inserts.nid_miss_opcodeuncore cacheTOR Inserts; NID and Opcode Matched Missevent=0x35,umask=0x4301Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match a NID and an opcodeunc_c_tor_inserts.nid_opcodeuncore cacheTOR Inserts; NID and Opcode Matchedevent=0x35,umask=0x4101Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Transactions inserted into the TOR that match a NID and an opcodeunc_c_tor_inserts.nid_wbuncore cacheTOR Inserts; NID Matched Writebacksevent=0x35,umask=0x5001Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; NID matched write transactions inserted into the TORunc_c_tor_inserts.opcodeuncore cacheTOR Inserts; Opcode Matchevent=0x35,umask=0x101Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc)unc_c_tor_inserts.remoteuncore cacheTOR Inserts; Remote Memoryevent=0x35,umask=0x8801Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; All transactions inserted into the TOR that are satisfied by remote caches or remote memoryunc_c_tor_inserts.remote_opcodeuncore cacheTOR Inserts; Remote Memory - Opcode Matchedevent=0x35,umask=0x8101Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; All transactions, satisfied by an opcode,  inserted into the TOR that are satisfied by remote caches or remote memoryunc_c_tor_inserts.wbuncore cacheTOR Inserts; Writebacksevent=0x35,umask=0x1001Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Write transactions inserted into the TOR.   This does not include RFO, but actual operations that contain data being sent from the coreunc_c_tor_occupancy.alluncore cacheTOR Occupancy; Anyevent=0x36,umask=0x801For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); All valid TOR entries.  This includes requests that reside in the TOR for a short time, such as LLC Hits that do not need to snoop cores or requests that get rejected and have to be retried through one of the ingress queues.  The TOR is more commonly a bottleneck in skews with smaller core counts, where the ratio of RTIDs to TOR entries is larger.  Note that there are reserved TOR entries for various request types, so it is possible that a given request type be blocked with an occupancy that is less than 20.  Also note that generally requests will not be able to arbitrate into the TOR pipeline if there are no available TOR slotsunc_c_tor_occupancy.evictionuncore cacheTOR Occupancy; Evictionsevent=0x36,umask=0x401For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding eviction transactions in the TOR.  Evictions can be quick, such as when the line is in the F, S, or E states and no core valid bits are set.  They can also be longer if either CV bits are set (so the cores need to be snooped) and/or if there is a HitM (in which case it is necessary to write the request out to memory)unc_c_tor_occupancy.localuncore cacheTOR Occupancyevent=0x36,umask=0x2801For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.local_opcodeuncore cacheTOR Occupancy; Local Memory - Opcode Matchedevent=0x36,umask=0x2101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding  transactions, satisfied by an opcode,  in the TOR that are satisfied by locally HOMed memoryunc_c_tor_occupancy.miss_alluncore cacheTOR Occupancy; Miss Allevent=0x36,umask=0xa01For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding miss requests in the TOR.  'Miss' means the allocation requires an RTID.  This generally means that the request was sent to memory or MMIOunc_c_tor_occupancy.miss_localuncore cacheTOR Occupancyevent=0x36,umask=0x2a01For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.miss_local_opcodeuncore cacheTOR Occupancy; Misses to Local Memory - Opcode Matchedevent=0x36,umask=0x2301For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss transactions, satisfied by an opcode, in the TOR that are satisfied by locally HOMed memoryunc_c_tor_occupancy.miss_opcodeuncore cacheTOR Occupancy; Miss Opcode Matchevent=0x36,umask=0x301For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries for miss transactions that match an opcode. This generally means that the request was sent to memory or MMIOunc_c_tor_occupancy.miss_remoteuncore cacheTOR Occupancyevent=0x36,umask=0x8a01For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.miss_remote_opcodeuncore cacheTOR Occupancy; Misses to Remote Memory - Opcode Matchedevent=0x36,umask=0x8301For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss transactions, satisfied by an opcode, in the TOR that are satisfied by remote caches or remote memoryunc_c_tor_occupancy.nid_alluncore cacheTOR Occupancy; NID Matchedevent=0x36,umask=0x4801For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of NID matched outstanding requests in the TOR.  The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid.In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the systemunc_c_tor_occupancy.nid_evictionuncore cacheTOR Occupancy; NID Matched Evictionsevent=0x36,umask=0x4401For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding NID matched eviction transactions in the TOR unc_c_tor_occupancy.nid_miss_alluncore cacheTOR Occupancy; NID Matchedevent=0x36,umask=0x4a01For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss requests in the TOR that match a NIDunc_c_tor_occupancy.nid_miss_opcodeuncore cacheTOR Occupancy; NID and Opcode Matched Missevent=0x36,umask=0x4301For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss requests in the TOR that match a NID and an opcodeunc_c_tor_occupancy.nid_opcodeuncore cacheTOR Occupancy; NID and Opcode Matchedevent=0x36,umask=0x4101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries that match a NID and an opcodeunc_c_tor_occupancy.nid_wbuncore cacheTOR Occupancy; NID Matched Writebacksevent=0x36,umask=0x5001For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); NID matched write transactions int the TORunc_c_tor_occupancy.opcodeuncore cacheTOR Occupancy; Opcode Matchevent=0x36,umask=0x101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc)unc_c_tor_occupancy.remoteuncore cacheTOR Occupancyevent=0x36,umask=0x8801For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.remote_opcodeuncore cacheTOR Occupancy; Remote Memory - Opcode Matchedevent=0x36,umask=0x8101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding  transactions, satisfied by an opcode,  in the TOR that are satisfied by remote caches or remote memoryunc_c_tor_occupancy.wbuncore cacheTOR Occupancy; Writebacksevent=0x36,umask=0x1001For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Write transactions in the TOR.   This does not include RFO, but actual operations that contain data being sent from the coreunc_c_txr_ads_used.aduncore cacheOnto AD Ringevent=0x4,umask=0x101unc_c_txr_ads_used.akuncore cacheOnto AK Ringevent=0x4,umask=0x201unc_c_txr_ads_used.bluncore cacheOnto BL Ringevent=0x4,umask=0x401unc_c_txr_inserts.ad_cacheuncore cacheEgress Allocations; AD - Cacheboevent=0x2,umask=0x101Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_c_txr_inserts.ad_coreuncore cacheEgress Allocations; AD - Coreboevent=0x2,umask=0x1001Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the AD ring.  This is commonly used for outbound requestsunc_c_txr_inserts.ak_cacheuncore cacheEgress Allocations; AK - Cacheboevent=0x2,umask=0x201Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_c_txr_inserts.ak_coreuncore cacheEgress Allocations; AK - Coreboevent=0x2,umask=0x2001Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the AK ring.  This is commonly used for snoop responses coming from the core and destined for a Cachebounc_c_txr_inserts.bl_cacheuncore cacheEgress Allocations; BL - Cachenoevent=0x2,umask=0x401Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_c_txr_inserts.bl_coreuncore cacheEgress Allocations; BL - Coreboevent=0x2,umask=0x4001Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_c_txr_inserts.iv_cacheuncore cacheEgress Allocations; IV - Cacheboevent=0x2,umask=0x801Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the IV ring.  This is commonly used for snoops to the coresunc_c_txr_starved.ad_coreuncore cacheInjection Starvation; Onto AD Ring (to core)event=0x3,umask=0x1001Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that the core AD egress spent in starvationunc_c_txr_starved.ak_bothuncore cacheInjection Starvation; Onto AK Ringevent=0x3,umask=0x201Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that both AK egresses spent in starvationunc_c_txr_starved.bl_bothuncore cacheInjection Starvation; Onto BL Ringevent=0x3,umask=0x401Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that both BL egresses spent in starvationunc_c_txr_starved.ivuncore cacheInjection Starvation; Onto IV Ringevent=0x3,umask=0x801Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that the cachebo IV egress spent in starvationuncore_haunc_h_bt_cycles_neuncore cacheBT Cycles Not Emptyevent=0x4201Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVTunc_h_bt_to_ht_not_issued.incoming_bl_hazarduncore cacheBT to HT Not Issued; Incoming Data Hazardevent=0x51,umask=0x401Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazardunc_h_bt_to_ht_not_issued.incoming_snp_hazarduncore cacheBT to HT Not Issued; Incoming Snoop Hazardevent=0x51,umask=0x201Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming snoop hazardunc_h_bt_to_ht_not_issued.rspackcflt_hazarduncore cacheBT to HT Not Issued; Incoming Data Hazardevent=0x51,umask=0x801Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazardunc_h_bt_to_ht_not_issued.wbmdata_hazarduncore cacheBT to HT Not Issued; Incoming Data Hazardevent=0x51,umask=0x1001Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazardunc_h_bypass_imc.not_takenuncore cacheHA to iMC Bypass; Not Takenevent=0x14,umask=0x201Counts the number of times when the HA was able to bypass was attempted.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filted by when the bypass was taken and when it was not.; Filter for transactions that could not take the bypassunc_h_bypass_imc.takenuncore cacheHA to iMC Bypass; Takenevent=0x14,umask=0x101Counts the number of times when the HA was able to bypass was attempted.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filted by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the bypassunc_h_clockticksuncore cacheuclksevent=001Counts the number of uclks in the HA.  This will be slightly different than the count in the Ubox because of enable/freeze delays.  The HA is on the other side of the die from the fixed Ubox uclk counter, so the drift could be somewhat larger than in units that are closer like the QPI Agentunc_h_direct2core_countuncore cacheDirect2Core Messages Sentevent=0x1101Number of Direct2Core messages sentunc_h_direct2core_cycles_disableduncore cacheCycles when Direct2Core was Disabledevent=0x1201Number of cycles in which Direct2Core was disabledunc_h_direct2core_txn_overrideuncore cacheNumber of Reads that had Direct2Core Overriddenevent=0x1301Number of Reads where Direct2Core overriddenunc_h_directory_lat_optuncore cacheDirectory Lat Opt Returnevent=0x4101Directory Latency Optimization Data Return Path Taken. When directory mode is enabled and the directory returned for a read is Dir=I, then data can be returned using a faster path if certain conditions are met (credits, free pipeline, etc)unc_h_directory_lookup.no_snpuncore cacheDirectory Lookups; Snoop Not Neededevent=0xc,umask=0x201Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have to.; Filters for transactions that did not have to send any snoops because the directory bit was clearunc_h_directory_lookup.snpuncore cacheDirectory Lookups; Snoop Neededevent=0xc,umask=0x101Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have to.; Filters for transactions that had to send one or more snoops because the directory bit was setunc_h_directory_update.anyuncore cacheDirectory Updates; Any Directory Updateevent=0xd,umask=0x301Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_directory_update.clearuncore cacheDirectory Updates; Directory Clearevent=0xd,umask=0x201Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clears.; Filter for directory clears.  This occurs when snoops were sent and all returned with RspIunc_h_directory_update.setuncore cacheDirectory Updates; Directory Setevent=0xd,umask=0x101Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clears.; Filter for directory sets.  This occurs when a remote read transaction requests memory, bringing it to a remote cacheunc_h_hitme_hit.ackcnfltwbiuncore cacheCounts Number of Hits in HitMe Cache; op is AckCnfltWbIevent=0x71,umask=0x401unc_h_hitme_hit.alluncore cacheCounts Number of Hits in HitMe Cache; All Requestsevent=0x71,umask=0xff01unc_h_hitme_hit.allocsuncore cacheCounts Number of Hits in HitMe Cache; Allocationsevent=0x71,umask=0x7001unc_h_hitme_hit.evictsuncore cacheCounts Number of Hits in HitMe Cache; Allocationsevent=0x71,umask=0x4201unc_h_hitme_hit.homuncore cacheCounts Number of Hits in HitMe Cache; HOM Requestsevent=0x71,umask=0xf01unc_h_hitme_hit.invalsuncore cacheCounts Number of Hits in HitMe Cache; Invalidationsevent=0x71,umask=0x2601unc_h_hitme_hit.read_or_invitoeuncore cacheCounts Number of Hits in HitMe Cache; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoEevent=0x71,umask=0x101unc_h_hitme_hit.rspuncore cacheCounts Number of Hits in HitMe Cache; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbIevent=0x71,umask=0x8001unc_h_hitme_hit.rspfwdi_localuncore cacheCounts Number of Hits in HitMe Cache; op is RspIFwd or RspIFwdWb for a local requestevent=0x71,umask=0x2001unc_h_hitme_hit.rspfwdi_remoteuncore cacheCounts Number of Hits in HitMe Cache; op is RspIFwd or RspIFwdWb for a remote requestevent=0x71,umask=0x1001unc_h_hitme_hit.rspfwdsuncore cacheCounts Number of Hits in HitMe Cache; op is RsSFwd or RspSFwdWbevent=0x71,umask=0x4001unc_h_hitme_hit.wbmtoe_or_suncore cacheCounts Number of Hits in HitMe Cache; op is WbMtoE or WbMtoSevent=0x71,umask=0x801unc_h_hitme_hit.wbmtoiuncore cacheCounts Number of Hits in HitMe Cache; op is WbMtoIevent=0x71,umask=0x201unc_h_hitme_hit_pv_bits_set.ackcnfltwbiuncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; op is AckCnfltWbIevent=0x72,umask=0x401unc_h_hitme_hit_pv_bits_set.alluncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; All Requestsevent=0x72,umask=0xff01unc_h_hitme_hit_pv_bits_set.homuncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; HOM Requestsevent=0x72,umask=0xf01unc_h_hitme_hit_pv_bits_set.read_or_invitoeuncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoEevent=0x72,umask=0x101unc_h_hitme_hit_pv_bits_set.rspuncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbIevent=0x72,umask=0x8001unc_h_hitme_hit_pv_bits_set.rspfwdi_localuncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; op is RspIFwd or RspIFwdWb for a local requestevent=0x72,umask=0x2001unc_h_hitme_hit_pv_bits_set.rspfwdi_remoteuncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; op is RspIFwd or RspIFwdWb for a remote requestevent=0x72,umask=0x1001unc_h_hitme_hit_pv_bits_set.rspfwdsuncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; op is RsSFwd or RspSFwdWbevent=0x72,umask=0x4001unc_h_hitme_hit_pv_bits_set.wbmtoe_or_suncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; op is WbMtoE or WbMtoSevent=0x72,umask=0x801unc_h_hitme_hit_pv_bits_set.wbmtoiuncore cacheAccumulates Number of PV bits set on HitMe Cache Hits; op is WbMtoIevent=0x72,umask=0x201unc_h_hitme_lookup.ackcnfltwbiuncore cacheCounts Number of times HitMe Cache is accessed; op is AckCnfltWbIevent=0x70,umask=0x401unc_h_hitme_lookup.alluncore cacheCounts Number of times HitMe Cache is accessed; All Requestsevent=0x70,umask=0xff01unc_h_hitme_lookup.allocsuncore cacheCounts Number of times HitMe Cache is accessed; Allocationsevent=0x70,umask=0x7001unc_h_hitme_lookup.homuncore cacheCounts Number of times HitMe Cache is accessed; HOM Requestsevent=0x70,umask=0xf01unc_h_hitme_lookup.invalsuncore cacheCounts Number of times HitMe Cache is accessed; Invalidationsevent=0x70,umask=0x2601unc_h_hitme_lookup.read_or_invitoeuncore cacheCounts Number of times HitMe Cache is accessed; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoEevent=0x70,umask=0x101unc_h_hitme_lookup.rspuncore cacheCounts Number of times HitMe Cache is accessed; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbIevent=0x70,umask=0x8001unc_h_hitme_lookup.rspfwdi_localuncore cacheCounts Number of times HitMe Cache is accessed; op is RspIFwd or RspIFwdWb for a local requestevent=0x70,umask=0x2001unc_h_hitme_lookup.rspfwdi_remoteuncore cacheCounts Number of times HitMe Cache is accessed; op is RspIFwd or RspIFwdWb for a remote requestevent=0x70,umask=0x1001unc_h_hitme_lookup.rspfwdsuncore cacheCounts Number of times HitMe Cache is accessed; op is RsSFwd or RspSFwdWbevent=0x70,umask=0x4001unc_h_hitme_lookup.wbmtoe_or_suncore cacheCounts Number of times HitMe Cache is accessed; op is WbMtoE or WbMtoSevent=0x70,umask=0x801unc_h_hitme_lookup.wbmtoiuncore cacheCounts Number of times HitMe Cache is accessed; op is WbMtoIevent=0x70,umask=0x201unc_h_igr_no_credit_cycles.ad_qpi0uncore cacheCycles without QPI Ingress Credits; AD to QPI Link 0event=0x22,umask=0x101Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent.  This can be filtered by the different credit pools and the different linksunc_h_igr_no_credit_cycles.ad_qpi1uncore cacheCycles without QPI Ingress Credits; AD to QPI Link 1event=0x22,umask=0x201Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent.  This can be filtered by the different credit pools and the different linksunc_h_igr_no_credit_cycles.ad_qpi2uncore cacheCycles without QPI Ingress Credits; BL to QPI Link 0event=0x22,umask=0x1001Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent.  This can be filtered by the different credit pools and the different linksunc_h_igr_no_credit_cycles.bl_qpi0uncore cacheCycles without QPI Ingress Credits; BL to QPI Link 0event=0x22,umask=0x401Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent.  This can be filtered by the different credit pools and the different linksunc_h_igr_no_credit_cycles.bl_qpi1uncore cacheCycles without QPI Ingress Credits; BL to QPI Link 1event=0x22,umask=0x801Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent.  This can be filtered by the different credit pools and the different linksunc_h_igr_no_credit_cycles.bl_qpi2uncore cacheCycles without QPI Ingress Credits; BL to QPI Link 1event=0x22,umask=0x2001Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent.  This can be filtered by the different credit pools and the different linksunc_h_imc_reads.normaluncore cacheHA to iMC Normal Priority Reads Issued; Normal Priorityevent=0x17,umask=0x101Count of the number of reads issued to any of the memory controller channels.  This can be filtered by the priority of the readsunc_h_imc_retryuncore cacheRetry Eventsevent=0x1e01unc_h_imc_writes.alluncore cacheHA to iMC Full Line Writes Issued; All Writesevent=0x1a,umask=0xf01Counts the total number of full line writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_h_imc_writes.fulluncore cacheHA to iMC Full Line Writes Issued; Full Line Non-ISOCHevent=0x1a,umask=0x101Counts the total number of full line writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_h_imc_writes.full_isochuncore cacheHA to iMC Full Line Writes Issued; ISOCH Full Lineevent=0x1a,umask=0x401Counts the total number of full line writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_h_imc_writes.partialuncore cacheHA to iMC Full Line Writes Issued; Partial Non-ISOCHevent=0x1a,umask=0x201Counts the total number of full line writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_h_imc_writes.partial_isochuncore cacheHA to iMC Full Line Writes Issued; ISOCH Partialevent=0x1a,umask=0x801Counts the total number of full line writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_h_iot_backpressure.hubuncore cacheIOT Backpressureevent=0x61,umask=0x201unc_h_iot_backpressure.satuncore cacheIOT Backpressureevent=0x61,umask=0x101unc_h_iot_cts_east_lo.cts0uncore cacheIOT Common Trigger Sequencer - Loevent=0x64,umask=0x101Debug Mask/Match Tie-Insunc_h_iot_cts_east_lo.cts1uncore cacheIOT Common Trigger Sequencer - Loevent=0x64,umask=0x201Debug Mask/Match Tie-Insunc_h_iot_cts_hi.cts2uncore cacheIOT Common Trigger Sequencer - Hievent=0x65,umask=0x101Debug Mask/Match Tie-Insunc_h_iot_cts_hi.cts3uncore cacheIOT Common Trigger Sequencer - Hievent=0x65,umask=0x201Debug Mask/Match Tie-Insunc_h_iot_cts_west_lo.cts0uncore cacheIOT Common Trigger Sequencer - Loevent=0x62,umask=0x101Debug Mask/Match Tie-Insunc_h_iot_cts_west_lo.cts1uncore cacheIOT Common Trigger Sequencer - Loevent=0x62,umask=0x201Debug Mask/Match Tie-Insunc_h_osb.cancelleduncore cacheOSB Snoop Broadcast; Cancelledevent=0x53,umask=0x1001Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB.; OSB Snoop broadcast cancelled due to D2C or Other. OSB cancel is counted when OSB local read is not allowed even when the transaction in local InItoE. It also counts D2C OSB cancel, but also includes the cases were D2C was not set in the first place for the transaction coming from the ringunc_h_osb.invitoe_localuncore cacheOSB Snoop Broadcast; Local InvItoEevent=0x53,umask=0x401Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_h_osb.reads_localuncore cacheOSB Snoop Broadcast; Local Readsevent=0x53,umask=0x201Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_h_osb.reads_local_usefuluncore cacheOSB Snoop Broadcast; Reads Local -  Usefulevent=0x53,umask=0x2001Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_h_osb.remoteuncore cacheOSB Snoop Broadcast; Remoteevent=0x53,umask=0x801Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_h_osb.remote_usefuluncore cacheOSB Snoop Broadcast; Remote - Usefulevent=0x53,umask=0x4001Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_h_osb_edr.alluncore cacheOSB Early Data Return; Allevent=0x54,umask=0x101Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data returnunc_h_osb_edr.reads_local_iuncore cacheOSB Early Data Return; Reads to Local  Ievent=0x54,umask=0x201Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data returnunc_h_osb_edr.reads_local_suncore cacheOSB Early Data Return; Reads to Local Sevent=0x54,umask=0x801Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data returnunc_h_osb_edr.reads_remote_iuncore cacheOSB Early Data Return; Reads to Remote Ievent=0x54,umask=0x401Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data returnunc_h_osb_edr.reads_remote_suncore cacheOSB Early Data Return; Reads to Remote Sevent=0x54,umask=0x1001Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data returnunc_h_requests.invitoe_localuncore cacheRead and Write Requests; Local InvItoEsevent=0x1,umask=0x1001Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only InvItoEs coming from the local socketunc_h_requests.invitoe_remoteuncore cacheRead and Write Requests; Remote InvItoEsevent=0x1,umask=0x2001Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only InvItoEs coming from remote socketsunc_h_requests.readsuncore cacheRead and Write Requests; Readsevent=0x1,umask=0x301Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc).; Incoming ead requests.  This is a good proxy for LLC Read Misses (including RFOs)unc_h_requests.reads_localuncore cacheRead and Write Requests; Local Readsevent=0x1,umask=0x101Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only read requests coming from the local socket.  This is a good proxy for LLC Read Misses (including RFOs) from the local socketunc_h_requests.reads_remoteuncore cacheRead and Write Requests; Remote Readsevent=0x1,umask=0x201Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only read requests coming from the remote socket.  This is a good proxy for LLC Read Misses (including RFOs) from the remote socketunc_h_requests.writesuncore cacheRead and Write Requests; Writesevent=0x1,umask=0xc01Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc).; Incoming write requestsunc_h_requests.writes_localuncore cacheRead and Write Requests; Local Writesevent=0x1,umask=0x401Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only writes coming from the local socketunc_h_requests.writes_remoteuncore cacheRead and Write Requests; Remote Writesevent=0x1,umask=0x801Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only writes coming from remote socketsunc_h_ring_ad_used.ccwuncore cacheHA AD Ring in Use; Counterclockwiseevent=0x3e,umask=0xc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ad_used.ccw_evenuncore cacheHA AD Ring in Use; Counterclockwise and Evenevent=0x3e,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_h_ring_ad_used.ccw_odduncore cacheHA AD Ring in Use; Counterclockwise and Oddevent=0x3e,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_h_ring_ad_used.cwuncore cacheHA AD Ring in Use; Clockwiseevent=0x3e,umask=0x301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ad_used.cw_evenuncore cacheHA AD Ring in Use; Clockwise and Evenevent=0x3e,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_h_ring_ad_used.cw_odduncore cacheHA AD Ring in Use; Clockwise and Oddevent=0x3e,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_h_ring_ak_used.alluncore cacheHA AK Ring in Use; Allevent=0x3f,umask=0xf01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.ccwuncore cacheHA AK Ring in Use; Counterclockwiseevent=0x3f,umask=0xc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.ccw_evenuncore cacheHA AK Ring in Use; Counterclockwise and Evenevent=0x3f,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_h_ring_ak_used.ccw_odduncore cacheHA AK Ring in Use; Counterclockwise and Oddevent=0x3f,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_h_ring_ak_used.cwuncore cacheHA AK Ring in Use; Clockwiseevent=0x3f,umask=0x301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.cw_evenuncore cacheHA AK Ring in Use; Clockwise and Evenevent=0x3f,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_h_ring_ak_used.cw_odduncore cacheHA AK Ring in Use; Clockwise and Oddevent=0x3f,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_h_ring_bl_used.alluncore cacheHA BL Ring in Use; Allevent=0x40,umask=0xf01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.ccwuncore cacheHA BL Ring in Use; Counterclockwiseevent=0x40,umask=0xc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.ccw_evenuncore cacheHA BL Ring in Use; Counterclockwise and Evenevent=0x40,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_h_ring_bl_used.ccw_odduncore cacheHA BL Ring in Use; Counterclockwise and Oddevent=0x40,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_h_ring_bl_used.cwuncore cacheHA BL Ring in Use; Clockwiseevent=0x40,umask=0x301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.cw_evenuncore cacheHA BL Ring in Use; Clockwise and Evenevent=0x40,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_h_ring_bl_used.cw_odduncore cacheHA BL Ring in Use; Clockwise and Oddevent=0x40,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_h_rpq_cycles_no_reg_credits.chn0uncore cacheiMC RPQ Credits Empty - Regular; Channel 0event=0x15,umask=0x101Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 0 onlyunc_h_rpq_cycles_no_reg_credits.chn1uncore cacheiMC RPQ Credits Empty - Regular; Channel 1event=0x15,umask=0x201Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 1 onlyunc_h_rpq_cycles_no_reg_credits.chn2uncore cacheiMC RPQ Credits Empty - Regular; Channel 2event=0x15,umask=0x401Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 2 onlyunc_h_rpq_cycles_no_reg_credits.chn3uncore cacheiMC RPQ Credits Empty - Regular; Channel 3event=0x15,umask=0x801Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 3 onlyunc_h_rpq_cycles_no_spec_credits.chn0uncore cacheiMC RPQ Credits Empty - Special; Channel 0event=0x16,umask=0x101Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads.  This count only tracks the special credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 0 onlyunc_h_rpq_cycles_no_spec_credits.chn1uncore cacheiMC RPQ Credits Empty - Special; Channel 1event=0x16,umask=0x201Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads.  This count only tracks the special credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 1 onlyunc_h_rpq_cycles_no_spec_credits.chn2uncore cacheiMC RPQ Credits Empty - Special; Channel 2event=0x16,umask=0x401Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads.  This count only tracks the special credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 2 onlyunc_h_rpq_cycles_no_spec_credits.chn3uncore cacheiMC RPQ Credits Empty - Special; Channel 3event=0x16,umask=0x801Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads.  This count only tracks the special credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 3 onlyunc_h_sbo0_credits_acquired.aduncore cacheSBo0 Credits Acquired; For AD Ringevent=0x68,umask=0x101Number of Sbo 0 credits acquired in a given cycle, per ringunc_h_sbo0_credits_acquired.bluncore cacheSBo0 Credits Acquired; For BL Ringevent=0x68,umask=0x201Number of Sbo 0 credits acquired in a given cycle, per ringunc_h_sbo0_credit_occupancy.aduncore cacheSBo0 Credits Occupancy; For AD Ringevent=0x6a,umask=0x101Number of Sbo 0 credits in use in a given cycle, per ringunc_h_sbo0_credit_occupancy.bluncore cacheSBo0 Credits Occupancy; For BL Ringevent=0x6a,umask=0x201Number of Sbo 0 credits in use in a given cycle, per ringunc_h_sbo1_credits_acquired.aduncore cacheSBo1 Credits Acquired; For AD Ringevent=0x69,umask=0x101Number of Sbo 1 credits acquired in a given cycle, per ringunc_h_sbo1_credits_acquired.bluncore cacheSBo1 Credits Acquired; For BL Ringevent=0x69,umask=0x201Number of Sbo 1 credits acquired in a given cycle, per ringunc_h_sbo1_credit_occupancy.aduncore cacheSBo1 Credits Occupancy; For AD Ringevent=0x6b,umask=0x101Number of Sbo 1 credits in use in a given cycle, per ringunc_h_sbo1_credit_occupancy.bluncore cacheSBo1 Credits Occupancy; For BL Ringevent=0x6b,umask=0x201Number of Sbo 1 credits in use in a given cycle, per ringunc_h_snoops_rsp_after_data.localuncore cacheData beat the Snoop Responses; Local Requestsevent=0xa,umask=0x101Counts the number of reads when the snoop was on the critical path to the data return.; This filter includes only requests coming from the local socketunc_h_snoops_rsp_after_data.remoteuncore cacheData beat the Snoop Responses; Remote Requestsevent=0xa,umask=0x201Counts the number of reads when the snoop was on the critical path to the data return.; This filter includes only requests coming from remote socketsunc_h_snoop_cycles_ne.alluncore cacheCycles with Snoops Outstanding; All Requestsevent=0x8,umask=0x301Counts cycles when one or more snoops are outstanding.; Tracked for snoops from both local and remote socketsunc_h_snoop_cycles_ne.localuncore cacheCycles with Snoops Outstanding; Local Requestsevent=0x8,umask=0x101Counts cycles when one or more snoops are outstanding.; This filter includes only requests coming from the local socketunc_h_snoop_cycles_ne.remoteuncore cacheCycles with Snoops Outstanding; Remote Requestsevent=0x8,umask=0x201Counts cycles when one or more snoops are outstanding.; This filter includes only requests coming from remote socketsunc_h_snoop_occupancy.localuncore cacheTracker Snoops Outstanding Accumulator; Local Requestsevent=0x9,umask=0x101Accumulates the occupancy of either the local HA tracker pool that have snoops pending in every cycle.    This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA trackers are allocated as soon as a request enters the HA if an HT (HomeTracker) entry is available and this occupancy is decremented when all the snoop responses have returned.; This filter includes only requests coming from the local socketunc_h_snoop_occupancy.remoteuncore cacheTracker Snoops Outstanding Accumulator; Remote Requestsevent=0x9,umask=0x201Accumulates the occupancy of either the local HA tracker pool that have snoops pending in every cycle.    This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA trackers are allocated as soon as a request enters the HA if an HT (HomeTracker) entry is available and this occupancy is decremented when all the snoop responses have returned.; This filter includes only requests coming from remote socketsunc_h_snoop_resp.rspcnflctuncore cacheSnoop Responses Received; RSPCNFLCT*event=0x21,umask=0x4001Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoops responses of RspConflict.  This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent.  This triggers conflict resolution hardware.  This covers both RspCnflct and RspCnflctWbIunc_h_snoop_resp.rspiuncore cacheSnoop Responses Received; RspIevent=0x21,umask=0x101Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoops responses of RspI.  RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data)unc_h_snoop_resp.rspifwduncore cacheSnoop Responses Received; RspIFwdevent=0x21,umask=0x401Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspIFwd.  This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states.  This is commonly returned with RFO transactions.  It can be either a HitM or a HitFEunc_h_snoop_resp.rspsuncore cacheSnoop Responses Received; RspSevent=0x21,umask=0x201Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspS.  RspS is returned when a remote cache has data but is not forwarding it.  It is a way to let the requesting socket know that it cannot allocate the data in E state.  No data is sent with S RspSunc_h_snoop_resp.rspsfwduncore cacheSnoop Responses Received; RspSFwdevent=0x21,umask=0x801Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd.  This is returned when a remote caching agent forwards data but holds on to its current copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_h_snoop_resp.rsp_fwd_wbuncore cacheSnoop Responses Received; Rsp*Fwd*WBevent=0x21,umask=0x2001Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of Rsp*Fwd*WB.  This snoop response is only used in 4s systems.  It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memoryunc_h_snoop_resp.rsp_wbuncore cacheSnoop Responses Received; Rsp*WBevent=0x21,umask=0x1001Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspIWB or RspSWB.  This is returned when a non-RFO request hits in M state.  Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured.  InvItoE transactions will also return RspIWB because they must acquire ownershipunc_h_snp_resp_recv_local.otheruncore cacheSnoop Responses Received Local; Otherevent=0x60,umask=0x8001Number of snoop responses received for a Local  request; Filters for all other snoop responsesunc_h_snp_resp_recv_local.rspcnflctuncore cacheSnoop Responses Received Local; RspCnflctevent=0x60,umask=0x4001Number of snoop responses received for a Local  request; Filters for snoops responses of RspConflict.  This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent.  This triggers conflict resolution hardware.  This covers both RspCnflct and RspCnflctWbIunc_h_snp_resp_recv_local.rspiuncore cacheSnoop Responses Received Local; RspIevent=0x60,umask=0x101Number of snoop responses received for a Local  request; Filters for snoops responses of RspI.  RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data)unc_h_snp_resp_recv_local.rspifwduncore cacheSnoop Responses Received Local; RspIFwdevent=0x60,umask=0x401Number of snoop responses received for a Local  request; Filters for snoop responses of RspIFwd.  This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states.  This is commonly returned with RFO transactions.  It can be either a HitM or a HitFEunc_h_snp_resp_recv_local.rspsuncore cacheSnoop Responses Received Local; RspSevent=0x60,umask=0x201Number of snoop responses received for a Local  request; Filters for snoop responses of RspS.  RspS is returned when a remote cache has data but is not forwarding it.  It is a way to let the requesting socket know that it cannot allocate the data in E state.  No data is sent with S RspSunc_h_snp_resp_recv_local.rspsfwduncore cacheSnoop Responses Received Local; RspSFwdevent=0x60,umask=0x801Number of snoop responses received for a Local  request; Filters for a snoop response of RspSFwd.  This is returned when a remote caching agent forwards data but holds on to its current copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_h_snp_resp_recv_local.rspxfwdxwbuncore cacheSnoop Responses Received Local; Rsp*FWD*WBevent=0x60,umask=0x2001Number of snoop responses received for a Local  request; Filters for a snoop response of Rsp*Fwd*WB.  This snoop response is only used in 4s systems.  It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memoryunc_h_snp_resp_recv_local.rspxwbuncore cacheSnoop Responses Received Local; Rsp*WBevent=0x60,umask=0x1001Number of snoop responses received for a Local  request; Filters for a snoop response of RspIWB or RspSWB.  This is returned when a non-RFO request hits in M state.  Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured.  InvItoE transactions will also return RspIWB because they must acquire ownershipunc_h_stall_no_sbo_credit.sbo0_aduncore cacheStall on No Sbo Credits; For SBo0, AD Ringevent=0x6c,umask=0x101Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_h_stall_no_sbo_credit.sbo0_bluncore cacheStall on No Sbo Credits; For SBo0, BL Ringevent=0x6c,umask=0x401Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_h_stall_no_sbo_credit.sbo1_aduncore cacheStall on No Sbo Credits; For SBo1, AD Ringevent=0x6c,umask=0x201Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_h_stall_no_sbo_credit.sbo1_bluncore cacheStall on No Sbo Credits; For SBo1, BL Ringevent=0x6c,umask=0x801Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_h_tad_requests_g0.region0uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 0event=0x1b,umask=0x101Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 0unc_h_tad_requests_g0.region1uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 1event=0x1b,umask=0x201Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 1unc_h_tad_requests_g0.region2uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 2event=0x1b,umask=0x401Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 2unc_h_tad_requests_g0.region3uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 3event=0x1b,umask=0x801Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 3unc_h_tad_requests_g0.region4uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 4event=0x1b,umask=0x1001Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 4unc_h_tad_requests_g0.region5uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 5event=0x1b,umask=0x2001Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 5unc_h_tad_requests_g0.region6uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 6event=0x1b,umask=0x4001Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 6unc_h_tad_requests_g0.region7uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 7event=0x1b,umask=0x8001Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 7unc_h_tad_requests_g1.region10uncore cacheHA Requests to a TAD Region - Group 1; TAD Region 10event=0x1c,umask=0x401Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 8 to 10.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 10unc_h_tad_requests_g1.region11uncore cacheHA Requests to a TAD Region - Group 1; TAD Region 11event=0x1c,umask=0x801Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 8 to 10.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 11unc_h_tad_requests_g1.region8uncore cacheHA Requests to a TAD Region - Group 1; TAD Region 8event=0x1c,umask=0x101Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 8 to 10.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 8unc_h_tad_requests_g1.region9uncore cacheHA Requests to a TAD Region - Group 1; TAD Region 9event=0x1c,umask=0x201Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 8 to 10.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 9unc_h_tracker_cycles_full.alluncore cacheTracker Cycles Full; Cycles Completely Usedevent=0x2,umask=0x201Counts the number of cycles when the local HA tracker pool is completely used.  This can be used with edge detect to identify the number of situations when the pool became fully utilized.  This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure.  In other words, the system could be starved for RTIDs but not fill up the HA trackers.  HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Counts the number of cycles when the HA tracker pool (HT) is completely used including reserved HT entries.  It will not return valid count when BT is disabledunc_h_tracker_cycles_full.gpuncore cacheTracker Cycles Full; Cycles GP Completely Usedevent=0x2,umask=0x101Counts the number of cycles when the local HA tracker pool is completely used.  This can be used with edge detect to identify the number of situations when the pool became fully utilized.  This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure.  In other words, the system could be starved for RTIDs but not fill up the HA trackers.  HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Counts the number of cycles when the general purpose (GP) HA tracker pool (HT) is completely used.  It will not return valid count when BT is disabledunc_h_tracker_cycles_ne.alluncore cacheTracker Cycles Not Empty; All Requestsevent=0x3,umask=0x301Counts the number of cycles when the local HA tracker pool is not empty.  This can be used with edge detect to identify the number of situations when the pool became empty.  This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure.  In other words, this buffer could be completely empty, but there may still be credits in use by the CBos.  This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy.  HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Requests coming from both local and remote socketsunc_h_tracker_cycles_ne.localuncore cacheTracker Cycles Not Empty; Local Requestsevent=0x3,umask=0x101Counts the number of cycles when the local HA tracker pool is not empty.  This can be used with edge detect to identify the number of situations when the pool became empty.  This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure.  In other words, this buffer could be completely empty, but there may still be credits in use by the CBos.  This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy.  HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; This filter includes only requests coming from the local socketunc_h_tracker_cycles_ne.remoteuncore cacheTracker Cycles Not Empty; Remote Requestsevent=0x3,umask=0x201Counts the number of cycles when the local HA tracker pool is not empty.  This can be used with edge detect to identify the number of situations when the pool became empty.  This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure.  In other words, this buffer could be completely empty, but there may still be credits in use by the CBos.  This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy.  HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; This filter includes only requests coming from remote socketsunc_h_tracker_occupancy.invitoe_localuncore cacheTracker Occupancy Accumulator; Local InvItoE Requestsevent=0x4,umask=0x4001Accumulates the occupancy of the local HA tracker pool in every cycle.  This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_tracker_occupancy.invitoe_remoteuncore cacheTracker Occupancy Accumulator; Remote InvItoE Requestsevent=0x4,umask=0x8001Accumulates the occupancy of the local HA tracker pool in every cycle.  This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_tracker_occupancy.reads_localuncore cacheTracker Occupancy Accumulator; Local Read Requestsevent=0x4,umask=0x401Accumulates the occupancy of the local HA tracker pool in every cycle.  This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_tracker_occupancy.reads_remoteuncore cacheTracker Occupancy Accumulator; Remote Read Requestsevent=0x4,umask=0x801Accumulates the occupancy of the local HA tracker pool in every cycle.  This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_tracker_occupancy.writes_localuncore cacheTracker Occupancy Accumulator; Local Write Requestsevent=0x4,umask=0x1001Accumulates the occupancy of the local HA tracker pool in every cycle.  This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_tracker_occupancy.writes_remoteuncore cacheTracker Occupancy Accumulator; Remote Write Requestsevent=0x4,umask=0x2001Accumulates the occupancy of the local HA tracker pool in every cycle.  This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_tracker_pending_occupancy.localuncore cacheData Pending Occupancy Accumulator; Local Requestsevent=0x5,umask=0x101Accumulates the number of transactions that have data from the memory controller until they get scheduled to the Egress.  This can be used to calculate the queuing latency for two things.  (1) If the system is waiting for snoops, this will increase.  (2) If the system can't schedule to the Egress because of either (a) Egress Credits or (b) QPI BL IGR credits for remote requests.; This filter includes only requests coming from the local socketunc_h_tracker_pending_occupancy.remoteuncore cacheData Pending Occupancy Accumulator; Remote Requestsevent=0x5,umask=0x201Accumulates the number of transactions that have data from the memory controller until they get scheduled to the Egress.  This can be used to calculate the queuing latency for two things.  (1) If the system is waiting for snoops, this will increase.  (2) If the system can't schedule to the Egress because of either (a) Egress Credits or (b) QPI BL IGR credits for remote requests.; This filter includes only requests coming from remote socketsunc_h_txr_ad.homuncore cacheOutbound NDR Ring Transactions; Non-data Responsesevent=0xf,umask=0x401Counts the number of outbound transactions on the AD ring.  This can be filtered by the NDR and SNP message classes.  See the filter descriptions for more details.; Filter for outbound NDR transactions sent on the AD ring.  NDR stands for non-data response and is generally used for completions that do not include data.  AD NDR is used for transactions to remote socketsunc_h_txr_ad_cycles_full.alluncore cacheAD Egress Full; Allevent=0x2a,umask=0x301AD Egress Full; Cycles full from both schedulersunc_h_txr_ad_cycles_full.sched0uncore cacheAD Egress Full; Scheduler 0event=0x2a,umask=0x101AD Egress Full; Filter for cycles full  from scheduler bank 0unc_h_txr_ad_cycles_full.sched1uncore cacheAD Egress Full; Scheduler 1event=0x2a,umask=0x201AD Egress Full; Filter for cycles full  from scheduler bank 1unc_h_txr_ad_cycles_ne.alluncore cacheAD Egress Not Empty; Allevent=0x29,umask=0x301AD Egress Not Empty; Cycles full from both schedulersunc_h_txr_ad_cycles_ne.sched0uncore cacheAD Egress Not Empty; Scheduler 0event=0x29,umask=0x101AD Egress Not Empty; Filter for cycles not empty  from scheduler bank 0unc_h_txr_ad_cycles_ne.sched1uncore cacheAD Egress Not Empty; Scheduler 1event=0x29,umask=0x201AD Egress Not Empty; Filter for cycles not empty from scheduler bank 1unc_h_txr_ad_inserts.alluncore cacheAD Egress Allocations; Allevent=0x27,umask=0x301AD Egress Allocations; Allocations from both schedulersunc_h_txr_ad_inserts.sched0uncore cacheAD Egress Allocations; Scheduler 0event=0x27,umask=0x101AD Egress Allocations; Filter for allocations from scheduler bank 0unc_h_txr_ad_inserts.sched1uncore cacheAD Egress Allocations; Scheduler 1event=0x27,umask=0x201AD Egress Allocations; Filter for allocations from scheduler bank 1unc_h_txr_ak_cycles_full.alluncore cacheAK Egress Full; Allevent=0x32,umask=0x301AK Egress Full; Cycles full from both schedulersunc_h_txr_ak_cycles_full.sched0uncore cacheAK Egress Full; Scheduler 0event=0x32,umask=0x101AK Egress Full; Filter for cycles full  from scheduler bank 0unc_h_txr_ak_cycles_full.sched1uncore cacheAK Egress Full; Scheduler 1event=0x32,umask=0x201AK Egress Full; Filter for cycles full  from scheduler bank 1unc_h_txr_ak_cycles_ne.alluncore cacheAK Egress Not Empty; Allevent=0x31,umask=0x301AK Egress Not Empty; Cycles full from both schedulersunc_h_txr_ak_cycles_ne.sched0uncore cacheAK Egress Not Empty; Scheduler 0event=0x31,umask=0x101AK Egress Not Empty; Filter for cycles not empty  from scheduler bank 0unc_h_txr_ak_cycles_ne.sched1uncore cacheAK Egress Not Empty; Scheduler 1event=0x31,umask=0x201AK Egress Not Empty; Filter for cycles not empty from scheduler bank 1unc_h_txr_ak_inserts.alluncore cacheAK Egress Allocations; Allevent=0x2f,umask=0x301AK Egress Allocations; Allocations from both schedulersunc_h_txr_ak_inserts.sched0uncore cacheAK Egress Allocations; Scheduler 0event=0x2f,umask=0x101AK Egress Allocations; Filter for allocations from scheduler bank 0unc_h_txr_ak_inserts.sched1uncore cacheAK Egress Allocations; Scheduler 1event=0x2f,umask=0x201AK Egress Allocations; Filter for allocations from scheduler bank 1unc_h_txr_bl.drs_cacheuncore cacheOutbound DRS Ring Transactions to Cache; Data to Cacheevent=0x10,umask=0x101Counts the number of DRS messages sent out on the BL ring.   This can be filtered by the destination.; Filter for data being sent to the cacheunc_h_txr_bl.drs_coreuncore cacheOutbound DRS Ring Transactions to Cache; Data to Coreevent=0x10,umask=0x201Counts the number of DRS messages sent out on the BL ring.   This can be filtered by the destination.; Filter for data being sent directly to the requesting coreunc_h_txr_bl.drs_qpiuncore cacheOutbound DRS Ring Transactions to Cache; Data to QPIevent=0x10,umask=0x401Counts the number of DRS messages sent out on the BL ring.   This can be filtered by the destination.; Filter for data being sent to a remote socket over QPIunc_h_txr_bl_cycles_full.alluncore cacheBL Egress Full; Allevent=0x36,umask=0x301BL Egress Full; Cycles full from both schedulersunc_h_txr_bl_cycles_full.sched0uncore cacheBL Egress Full; Scheduler 0event=0x36,umask=0x101BL Egress Full; Filter for cycles full  from scheduler bank 0unc_h_txr_bl_cycles_full.sched1uncore cacheBL Egress Full; Scheduler 1event=0x36,umask=0x201BL Egress Full; Filter for cycles full  from scheduler bank 1unc_h_txr_bl_cycles_ne.alluncore cacheBL Egress Not Empty; Allevent=0x35,umask=0x301BL Egress Not Empty; Cycles full from both schedulersunc_h_txr_bl_cycles_ne.sched0uncore cacheBL Egress Not Empty; Scheduler 0event=0x35,umask=0x101BL Egress Not Empty; Filter for cycles not empty  from scheduler bank 0unc_h_txr_bl_cycles_ne.sched1uncore cacheBL Egress Not Empty; Scheduler 1event=0x35,umask=0x201BL Egress Not Empty; Filter for cycles not empty from scheduler bank 1unc_h_txr_bl_inserts.alluncore cacheBL Egress Allocations; Allevent=0x33,umask=0x301BL Egress Allocations; Allocations from both schedulersunc_h_txr_bl_inserts.sched0uncore cacheBL Egress Allocations; Scheduler 0event=0x33,umask=0x101BL Egress Allocations; Filter for allocations from scheduler bank 0unc_h_txr_bl_inserts.sched1uncore cacheBL Egress Allocations; Scheduler 1event=0x33,umask=0x201BL Egress Allocations; Filter for allocations from scheduler bank 1unc_h_txr_starved.akuncore cacheInjection Starvation; For AK Ringevent=0x6d,umask=0x101Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of timeunc_h_txr_starved.bluncore cacheInjection Starvation; For BL Ringevent=0x6d,umask=0x201Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of timeunc_h_wpq_cycles_no_reg_credits.chn0uncore cacheHA iMC CHN0 WPQ Credits Empty - Regular; Channel 0event=0x18,umask=0x101Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 0 onlyunc_h_wpq_cycles_no_reg_credits.chn1uncore cacheHA iMC CHN0 WPQ Credits Empty - Regular; Channel 1event=0x18,umask=0x201Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 1 onlyunc_h_wpq_cycles_no_reg_credits.chn2uncore cacheHA iMC CHN0 WPQ Credits Empty - Regular; Channel 2event=0x18,umask=0x401Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 2 onlyunc_h_wpq_cycles_no_reg_credits.chn3uncore cacheHA iMC CHN0 WPQ Credits Empty - Regular; Channel 3event=0x18,umask=0x801Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 3 onlyunc_h_wpq_cycles_no_spec_credits.chn0uncore cacheHA iMC CHN0 WPQ Credits Empty - Special; Channel 0event=0x19,umask=0x101Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes.  This count only tracks the special credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 0 onlyunc_h_wpq_cycles_no_spec_credits.chn1uncore cacheHA iMC CHN0 WPQ Credits Empty - Special; Channel 1event=0x19,umask=0x201Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes.  This count only tracks the special credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 1 onlyunc_h_wpq_cycles_no_spec_credits.chn2uncore cacheHA iMC CHN0 WPQ Credits Empty - Special; Channel 2event=0x19,umask=0x401Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes.  This count only tracks the special credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 2 onlyunc_h_wpq_cycles_no_spec_credits.chn3uncore cacheHA iMC CHN0 WPQ Credits Empty - Special; Channel 3event=0x19,umask=0x801Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes.  This count only tracks the special credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given time.; Filter for memory controller channel 3 onlyuncore_irpunc_i_cache_total_occupancy.anyuncore interconnectTotal Write Cache Occupancy; Any Sourceevent=0x12,umask=0x101Accumulates the number of reads and writes that are outstanding in the uncore in each cycle.  This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks all requests from any source portunc_i_cache_total_occupancy.sourceuncore interconnectTotal Write Cache Occupancy; Select Sourceevent=0x12,umask=0x201Accumulates the number of reads and writes that are outstanding in the uncore in each cycle.  This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register.  This register allows one to select one specific queue.  It is not possible to monitor multiple queues at a timeunc_i_clockticksuncore interconnectClocks in the IRPevent=001Number of clocks in the IRPunc_i_coherent_ops.clflushuncore interconnectCoherent Ops; CLFlushevent=0x13,umask=0x8001Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.crduncore interconnectCoherent Ops; CRdevent=0x13,umask=0x201Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.drduncore interconnectCoherent Ops; DRdevent=0x13,umask=0x401Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.pcidcahintuncore interconnectCoherent Ops; PCIDCAHin5tevent=0x13,umask=0x2001Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.pcirdcuruncore interconnectCoherent Ops; PCIRdCurevent=0x13,umask=0x101Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.pcitomuncore interconnectCoherent Ops; PCIItoMevent=0x13,umask=0x1001Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.rfouncore interconnectCoherent Ops; RFOevent=0x13,umask=0x801Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.wbmtoiuncore interconnectCoherent Ops; WbMtoIevent=0x13,umask=0x4001Counts the number of coherency related operations servied by the IRPunc_i_misc0.2nd_atomic_insertuncore interconnectMisc Events - Set 0; Cache Inserts of Atomic Transactions as Secondaryevent=0x14,umask=0x1001Counts Timeouts - Set 0 : Cache Inserts of Atomic Transactions as Secondaryunc_i_misc0.2nd_rd_insertuncore interconnectMisc Events - Set 0; Cache Inserts of Read Transactions as Secondaryevent=0x14,umask=0x401Counts Timeouts - Set 0 : Cache Inserts of Read Transactions as Secondaryunc_i_misc0.2nd_wr_insertuncore interconnectMisc Events - Set 0; Cache Inserts of Write Transactions as Secondaryevent=0x14,umask=0x801Counts Timeouts - Set 0 : Cache Inserts of Write Transactions as Secondaryunc_i_misc0.fast_rejuncore interconnectMisc Events - Set 0; Fastpath Rejectsevent=0x14,umask=0x201Counts Timeouts - Set 0 : Fastpath Rejectsunc_i_misc0.fast_requncore interconnectMisc Events - Set 0; Fastpath Requestsevent=0x14,umask=0x101Counts Timeouts - Set 0 : Fastpath Requestsunc_i_misc0.fast_xferuncore interconnectMisc Events - Set 0; Fastpath Transfers From Primary to Secondaryevent=0x14,umask=0x2001Counts Timeouts - Set 0 : Fastpath Transfers From Primary to Secondaryunc_i_misc0.pf_ack_hintuncore interconnectMisc Events - Set 0; Prefetch Ack Hints From Primary to Secondaryevent=0x14,umask=0x4001Counts Timeouts - Set 0 : Prefetch Ack Hints From Primary to Secondaryunc_i_misc0.pf_timeoutuncore interconnectMisc Events - Set 0; Prefetch TimeOutevent=0x14,umask=0x8001Indicates the fetch for a previous prefetch wasn't accepted by the prefetch.   This happens in the case of a prefetch TimeOutunc_i_misc1.data_throttleuncore interconnectMisc Events - Set 1; Data Throttledevent=0x15,umask=0x8001IRP throttled switch dataunc_i_misc1.lost_fwduncore interconnectMisc Events - Set 1event=0x15,umask=0x1001Misc Events - Set 1 : Lost Forward : Snoop pulled away ownership before a write was committedunc_i_misc1.sec_rcvd_invlduncore interconnectMisc Events - Set 1; Received Invalidevent=0x15,umask=0x2001Secondary received a transfer that did not have sufficient MESI stateunc_i_misc1.sec_rcvd_vlduncore interconnectMisc Events - Set 1; Received Validevent=0x15,umask=0x4001Secondary received a transfer that did have sufficient MESI stateunc_i_misc1.slow_euncore interconnectMisc Events - Set 1; Slow Transfer of E Lineevent=0x15,umask=0x401Secondary received a transfer that did have sufficient MESI stateunc_i_misc1.slow_iuncore interconnectMisc Events - Set 1; Slow Transfer of I Lineevent=0x15,umask=0x101Snoop took cacheline ownership before write from data was committedunc_i_misc1.slow_muncore interconnectMisc Events - Set 1; Slow Transfer of M Lineevent=0x15,umask=0x801Snoop took cacheline ownership before write from data was committedunc_i_misc1.slow_suncore interconnectMisc Events - Set 1; Slow Transfer of S Lineevent=0x15,umask=0x201Secondary received a transfer that did not have sufficient MESI stateunc_i_rxr_ak_insertsuncore interconnectAK Ingress Occupancyevent=0xa01Counts the number of allocations into the AK Ingress.  This queue is where the IRP receives responses from R2PCIe (the ring)unc_i_rxr_bl_drs_cycles_fulluncore interconnectUNC_I_RxR_BL_DRS_CYCLES_FULLevent=0x401Counts the number of cycles when the BL Ingress is full.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_drs_insertsuncore interconnectBL Ingress Occupancy - DRSevent=0x101Counts the number of allocations into the BL Ingress.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_drs_occupancyuncore interconnectUNC_I_RxR_BL_DRS_OCCUPANCYevent=0x701Accumulates the occupancy of the BL Ingress in each cycles.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncb_cycles_fulluncore interconnectUNC_I_RxR_BL_NCB_CYCLES_FULLevent=0x501Counts the number of cycles when the BL Ingress is full.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncb_insertsuncore interconnectBL Ingress Occupancy - NCBevent=0x201Counts the number of allocations into the BL Ingress.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncb_occupancyuncore interconnectUNC_I_RxR_BL_NCB_OCCUPANCYevent=0x801Accumulates the occupancy of the BL Ingress in each cycles.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncs_cycles_fulluncore interconnectUNC_I_RxR_BL_NCS_CYCLES_FULLevent=0x601Counts the number of cycles when the BL Ingress is full.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncs_insertsuncore interconnectBL Ingress Occupancy - NCSevent=0x301Counts the number of allocations into the BL Ingress.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncs_occupancyuncore interconnectUNC_I_RxR_BL_NCS_OCCUPANCYevent=0x901Accumulates the occupancy of the BL Ingress in each cycles.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_snoop_resp.hit_esuncore interconnectSnoop Responses; Hit E or Sevent=0x17,umask=0x401Snoop Responses : Hit E or Sunc_i_snoop_resp.hit_iuncore interconnectSnoop Responses; Hit Ievent=0x17,umask=0x201Snoop Responses : Hit Iunc_i_snoop_resp.hit_muncore interconnectSnoop Responses; Hit Mevent=0x17,umask=0x801Snoop Responses : Hit Munc_i_snoop_resp.missuncore interconnectSnoop Responses; Missevent=0x17,umask=0x101Snoop Responses : Missunc_i_snoop_resp.snpcodeuncore interconnectSnoop Responses; SnpCodeevent=0x17,umask=0x1001Snoop Responses : SnpCodeunc_i_snoop_resp.snpdatauncore interconnectSnoop Responses; SnpDataevent=0x17,umask=0x2001Snoop Responses : SnpDataunc_i_snoop_resp.snpinvuncore interconnectSnoop Responses; SnpInvevent=0x17,umask=0x4001Snoop Responses : SnpInvunc_i_transactions.atomicuncore interconnectInbound Transaction Count; Atomicevent=0x16,umask=0x1001Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of atomic transactionsunc_i_transactions.otheruncore interconnectInbound Transaction Count; Otherevent=0x16,umask=0x2001Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of 'other' kinds of transactionsunc_i_transactions.rd_prefuncore interconnectInbound Transaction Count; Read Prefetchesevent=0x16,umask=0x401Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetchesunc_i_transactions.readsuncore interconnectInbound Transaction Count; Readsevent=0x16,umask=0x101Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches)unc_i_transactions.writesuncore interconnectInbound Transaction Count; Writesevent=0x16,umask=0x201Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only write requests.  Each write request should have a prefetch, so there is no need to explicitly track these requestsunc_i_transactions.wr_prefuncore interconnectInbound Transaction Count; Write Prefetchesevent=0x16,umask=0x801Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of write prefetchesunc_i_txr_ad_stall_credit_cyclesuncore interconnectNo AD Egress Credit Stallsevent=0x1801Counts the number times when it is not possible to issue a request to the R2PCIe because there are no AD Egress Credits availableunc_i_txr_bl_stall_credit_cyclesuncore interconnectNo BL Egress Credit Stallsevent=0x1901Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits availableunc_i_txr_data_inserts_ncbuncore interconnectOutbound Read Requestsevent=0xe01Counts the number of requests issued to the switch (towards the devices)unc_i_txr_data_inserts_ncsuncore interconnectOutbound Read Requestsevent=0xf01Counts the number of requests issued to the switch (towards the devices)unc_i_txr_request_occupancyuncore interconnectOutbound Request Queue Occupancyevent=0xd01Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices).  This can be used in conjunction with the allocations event in order to calculate average latency of outbound requestsuncore_uboxunc_u_event_msg.doorbell_rcvduncore interconnectVLW Receivedevent=0x42,umask=0x801Virtual Logical Wire (legacy) message were received from Uncore.   Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_filter_match.disableuncore interconnectFilter Matchevent=0x41,umask=0x201Filter match per thread (w/ or w/o Filter Enable).  Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_filter_match.enableuncore interconnectFilter Matchevent=0x41,umask=0x101Filter match per thread (w/ or w/o Filter Enable).  Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_filter_match.u2c_disableuncore interconnectFilter Matchevent=0x41,umask=0x801Filter match per thread (w/ or w/o Filter Enable).  Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_filter_match.u2c_enableuncore interconnectFilter Matchevent=0x41,umask=0x401Filter match per thread (w/ or w/o Filter Enable).  Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_phold_cycles.assert_to_ackuncore interconnectCycles PHOLD Assert to Ack; Assert to ACKevent=0x45,umask=0x101PHOLD cycles.  Filter from source CoreIDunc_u_racu_requestsuncore interconnectRACU Requestevent=0x4601Number outstanding register requests within message channel trackerunc_u_u2c_events.cmcuncore interconnectMonitor Sent to T0; Correctable Machine Checkevent=0x43,umask=0x1001Events coming from Uncore can be sent to one or all coresunc_u_u2c_events.livelockuncore interconnectMonitor Sent to T0; Livelockevent=0x43,umask=0x401Events coming from Uncore can be sent to one or all cores; Filter by coreunc_u_u2c_events.lterroruncore interconnectMonitor Sent to T0; LTErrorevent=0x43,umask=0x801Events coming from Uncore can be sent to one or all cores; Filter by coreunc_u_u2c_events.monitor_t0uncore interconnectMonitor Sent to T0; Monitor T0event=0x43,umask=0x101Events coming from Uncore can be sent to one or all cores; Filter by coreunc_u_u2c_events.monitor_t1uncore interconnectMonitor Sent to T0; Monitor T1event=0x43,umask=0x201Events coming from Uncore can be sent to one or all cores; Filter by coreunc_u_u2c_events.otheruncore interconnectMonitor Sent to T0; Otherevent=0x43,umask=0x8001Events coming from Uncore can be sent to one or all cores; PREQ, PSMI, P2U, Thermal, PCUSMI, PMIunc_u_u2c_events.trapuncore interconnectMonitor Sent to T0; Trapevent=0x43,umask=0x4001Events coming from Uncore can be sent to one or all coresunc_u_u2c_events.umcuncore interconnectMonitor Sent to T0; Uncorrectable Machine Checkevent=0x43,umask=0x2001Events coming from Uncore can be sent to one or all coresuncore_r2pcieunc_r2_clockticksuncore ioNumber of uclks in domainevent=0x101Counts the number of uclks in the R2PCIe uclk domain.  This could be slightly different than the count in the Ubox because of enable/freeze delays.  However, because the R2PCIe is close to the Ubox, they generally should not diverge by more than a handful of cyclesunc_r2_iio_credit.isoch_qpi0uncore ioUNC_R2_IIO_CREDIT.ISOCH_QPI0event=0x2d,umask=0x401unc_r2_iio_credit.isoch_qpi1uncore ioUNC_R2_IIO_CREDIT.ISOCH_QPI1event=0x2d,umask=0x801unc_r2_iio_credit.prq_qpi0uncore ioUNC_R2_IIO_CREDIT.PRQ_QPI0event=0x2d,umask=0x101unc_r2_iio_credit.prq_qpi1uncore ioUNC_R2_IIO_CREDIT.PRQ_QPI1event=0x2d,umask=0x201unc_r2_iio_credits_acquired.drsuncore ioR2PCIe IIO Credit Acquired; DRSevent=0x33,umask=0x801Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message classunc_r2_iio_credits_acquired.ncbuncore ioR2PCIe IIO Credit Acquired; NCBevent=0x33,umask=0x1001Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCB message classunc_r2_iio_credits_acquired.ncsuncore ioR2PCIe IIO Credit Acquired; NCSevent=0x33,umask=0x2001Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCS message classunc_r2_iio_credits_used.drsuncore ioR2PCIe IIO Credits in Use; DRSevent=0x32,umask=0x801Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message classunc_r2_iio_credits_used.ncbuncore ioR2PCIe IIO Credits in Use; NCBevent=0x32,umask=0x1001Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCB message classunc_r2_iio_credits_used.ncsuncore ioR2PCIe IIO Credits in Use; NCSevent=0x32,umask=0x2001Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCS message classunc_r2_ring_ad_used.alluncore ioR2 AD Ring in Use; Allevent=0x7,umask=0xf01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ad_used.ccwuncore ioR2 AD Ring in Use; Counterclockwiseevent=0x7,umask=0xc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ad_used.ccw_evenuncore ioR2 AD Ring in Use; Counterclockwise and Evenevent=0x7,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_r2_ring_ad_used.ccw_odduncore ioR2 AD Ring in Use; Counterclockwise and Oddevent=0x7,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_r2_ring_ad_used.cwuncore ioR2 AD Ring in Use; Clockwiseevent=0x7,umask=0x301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ad_used.cw_evenuncore ioR2 AD Ring in Use; Clockwise and Evenevent=0x7,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_r2_ring_ad_used.cw_odduncore ioR2 AD Ring in Use; Clockwise and Oddevent=0x7,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_r2_ring_ak_bounces.dnuncore ioAK Ingress Bounced; Dnevent=0x12,umask=0x201Counts the number of times when a request destined for the AK ingress bouncedunc_r2_ring_ak_bounces.upuncore ioAK Ingress Bounced; Upevent=0x12,umask=0x101Counts the number of times when a request destined for the AK ingress bouncedunc_r2_ring_ak_used.alluncore ioR2 AK Ring in Use; Allevent=0x8,umask=0xf01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.ccwuncore ioR2 AK Ring in Use; Counterclockwiseevent=0x8,umask=0xc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.ccw_evenuncore ioR2 AK Ring in Use; Counterclockwise and Evenevent=0x8,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_r2_ring_ak_used.ccw_odduncore ioR2 AK Ring in Use; Counterclockwise and Oddevent=0x8,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_r2_ring_ak_used.cwuncore ioR2 AK Ring in Use; Clockwiseevent=0x8,umask=0x301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.cw_evenuncore ioR2 AK Ring in Use; Clockwise and Evenevent=0x8,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_r2_ring_ak_used.cw_odduncore ioR2 AK Ring in Use; Clockwise and Oddevent=0x8,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_r2_ring_bl_used.alluncore ioR2 BL Ring in Use; Allevent=0x9,umask=0xf01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.ccwuncore ioR2 BL Ring in Use; Counterclockwiseevent=0x9,umask=0xc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.ccw_evenuncore ioR2 BL Ring in Use; Counterclockwise and Evenevent=0x9,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_r2_ring_bl_used.ccw_odduncore ioR2 BL Ring in Use; Counterclockwise and Oddevent=0x9,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_r2_ring_bl_used.cwuncore ioR2 BL Ring in Use; Clockwiseevent=0x9,umask=0x301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.cw_evenuncore ioR2 BL Ring in Use; Clockwise and Evenevent=0x9,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_r2_ring_bl_used.cw_odduncore ioR2 BL Ring in Use; Clockwise and Oddevent=0x9,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_r2_ring_iv_used.anyuncore ioR2 IV Ring in Use; Anyevent=0xa,umask=0xf01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r2_ring_iv_used.ccwuncore ioR2 IV Ring in Use; Counterclockwiseevent=0xa,umask=0xc01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r2_ring_iv_used.cwuncore ioR2 IV Ring in Use; Clockwiseevent=0xa,umask=0x301Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r2_rxr_cycles_ne.ncbuncore ioIngress Cycles Not Empty; NCBevent=0x10,umask=0x1001Counts the number of cycles when the R2PCIe Ingress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queueunc_r2_rxr_cycles_ne.ncsuncore ioIngress Cycles Not Empty; NCSevent=0x10,umask=0x2001Counts the number of cycles when the R2PCIe Ingress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queueunc_r2_rxr_inserts.ncbuncore ioIngress Allocations; NCBevent=0x11,umask=0x1001Counts the number of allocations into the R2PCIe Ingress.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queueunc_r2_rxr_inserts.ncsuncore ioIngress Allocations; NCSevent=0x11,umask=0x2001Counts the number of allocations into the R2PCIe Ingress.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queueunc_r2_rxr_occupancy.drsuncore ioIngress Occupancy Accumulator; DRSevent=0x13,umask=0x801Accumulates the occupancy of a given R2PCIe Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the R2PCIe Ingress Not Empty event to calculate average occupancy or the R2PCIe Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queueunc_r2_sbo0_credits_acquired.aduncore ioSBo0 Credits Acquired; For AD Ringevent=0x28,umask=0x101Number of Sbo 0 credits acquired in a given cycle, per ringunc_r2_sbo0_credits_acquired.bluncore ioSBo0 Credits Acquired; For BL Ringevent=0x28,umask=0x201Number of Sbo 0 credits acquired in a given cycle, per ringunc_r2_sbo0_credit_occupancy.aduncore ioSBo0 Credits Occupancy; For AD Ringevent=0x2a,umask=0x101Number of Sbo 0 credits in use in a given cycle, per ringunc_r2_sbo0_credit_occupancy.bluncore ioSBo0 Credits Occupancy; For BL Ringevent=0x2a,umask=0x201Number of Sbo 0 credits in use in a given cycle, per ringunc_r2_stall_no_sbo_credit.sbo0_aduncore ioStall on No Sbo Credits; For SBo0, AD Ringevent=0x2c,umask=0x101Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_r2_stall_no_sbo_credit.sbo0_bluncore ioStall on No Sbo Credits; For SBo0, BL Ringevent=0x2c,umask=0x401Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_r2_stall_no_sbo_credit.sbo1_aduncore ioStall on No Sbo Credits; For SBo1, AD Ringevent=0x2c,umask=0x201Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_r2_stall_no_sbo_credit.sbo1_bluncore ioStall on No Sbo Credits; For SBo1, BL Ringevent=0x2c,umask=0x801Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_r2_txr_cycles_full.aduncore ioEgress Cycles Full; ADevent=0x25,umask=0x101Counts the number of cycles when the R2PCIe Egress buffer is full.; AD Egress Queueunc_r2_txr_cycles_full.akuncore ioEgress Cycles Full; AKevent=0x25,umask=0x201Counts the number of cycles when the R2PCIe Egress buffer is full.; AK Egress Queueunc_r2_txr_cycles_full.bluncore ioEgress Cycles Full; BLevent=0x25,umask=0x401Counts the number of cycles when the R2PCIe Egress buffer is full.; BL Egress Queueunc_r2_txr_cycles_ne.aduncore ioEgress Cycles Not Empty; ADevent=0x23,umask=0x101Counts the number of cycles when the R2PCIe Egress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy.  Only a single Egress queue can be tracked at any given time.  It is not possible to filter based on direction or polarity.; AD Egress Queueunc_r2_txr_cycles_ne.akuncore ioEgress Cycles Not Empty; AKevent=0x23,umask=0x201Counts the number of cycles when the R2PCIe Egress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy.  Only a single Egress queue can be tracked at any given time.  It is not possible to filter based on direction or polarity.; AK Egress Queueunc_r2_txr_cycles_ne.bluncore ioEgress Cycles Not Empty; BLevent=0x23,umask=0x401Counts the number of cycles when the R2PCIe Egress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy.  Only a single Egress queue can be tracked at any given time.  It is not possible to filter based on direction or polarity.; BL Egress Queueunc_r2_txr_nack_cw.dn_aduncore ioEgress CCW NACK; AD CCWevent=0x26,umask=0x101AD CounterClockwise Egress Queueunc_r2_txr_nack_cw.dn_akuncore ioEgress CCW NACK; AK CCWevent=0x26,umask=0x401AK CounterClockwise Egress Queueunc_r2_txr_nack_cw.dn_bluncore ioEgress CCW NACK; BL CCWevent=0x26,umask=0x201BL CounterClockwise Egress Queueunc_r2_txr_nack_cw.up_aduncore ioEgress CCW NACK; AK CCWevent=0x26,umask=0x801BL CounterClockwise Egress Queueunc_r2_txr_nack_cw.up_akuncore ioEgress CCW NACK; BL CWevent=0x26,umask=0x2001AD Clockwise Egress Queueunc_r2_txr_nack_cw.up_bluncore ioEgress CCW NACK; BL CCWevent=0x26,umask=0x1001AD CounterClockwise Egress Queueunc_m_act_count.bypuncore memoryDRAM Activate Count; Activate due to Writeevent=0x1,umask=0x801Counts the number of DRAM Activate commands sent on this channel.  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_m_act_count.rduncore memoryDRAM Activate Count; Activate due to Readevent=0x1,umask=0x101Counts the number of DRAM Activate commands sent on this channel.  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_m_act_count.wruncore memoryDRAM Activate Count; Activate due to Writeevent=0x1,umask=0x201Counts the number of DRAM Activate commands sent on this channel.  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_m_byp_cmds.actuncore memoryACT command issued by 2 cycle bypassevent=0xa1,umask=0x101unc_m_byp_cmds.casuncore memoryCAS command issued by 2 cycle bypassevent=0xa1,umask=0x201unc_m_byp_cmds.preuncore memoryPRE command issued by 2 cycle bypassevent=0xa1,umask=0x401unc_m_cas_count.alluncore memoryDRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (w/ and w/out auto-pre)event=0x4,umask=0xf01DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM CAS commands issued on this channelunc_m_cas_count.rduncore memoryDRAM RD_CAS and WR_CAS Commands.; All DRAM Reads (RD_CAS + Underfills)event=0x4,umask=0x301DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Read CAS commands issued on this channel (including underfills)unc_m_cas_count.rd_reguncore memoryDRAM RD_CAS and WR_CAS Commands.; All DRAM RD_CAS (w/ and w/out auto-pre)event=0x4,umask=0x101DRAM RD_CAS and WR_CAS Commands; Counts the total number or DRAM Read CAS commands issued on this channel.  This includes both regular RD CAS commands as well as those with implicit Precharge.  AutoPre is only used in systems that are using closed page policy.  We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills)unc_m_cas_count.rd_rmmuncore memoryDRAM RD_CAS and WR_CAS Commands.; Read CAS issued in RMMevent=0x4,umask=0x2001unc_m_cas_count.rd_underfilluncore memoryDRAM RD_CAS and WR_CAS Commands.; Underfill Read Issuedevent=0x4,umask=0x201DRAM RD_CAS and WR_CAS Commands; Counts the number of underfill reads that are issued by the memory controller.  This will generally be about the same as the number of partial writes, but may be slightly less because of partials hitting in the WPQ.  While it is possible for underfills to be issed in both WMM and RMM, this event counts bothunc_m_cas_count.rd_wmmuncore memoryDRAM RD_CAS and WR_CAS Commands.; Read CAS issued in WMMevent=0x4,umask=0x1001unc_m_cas_count.wruncore memoryDRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (both Modes)event=0x4,umask=0xc01DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Write CAS commands issued on this channelunc_m_cas_count.wr_rmmuncore memoryDRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Modeevent=0x4,umask=0x801DRAM RD_CAS and WR_CAS Commands; Counts the total number of Opportunistic DRAM Write CAS commands issued on this channel while in Read-Major-Modeunc_m_cas_count.wr_wmmuncore memoryDRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Modeevent=0x4,umask=0x401DRAM RD_CAS and WR_CAS Commands; Counts the total number or DRAM Write CAS commands issued on this channel while in Write-Major-Modeunc_m_dclockticksuncore memoryDRAM Clockticksevent=001unc_m_dram_pre_alluncore memoryDRAM Precharge All Commandsevent=0x601Counts the number of times that the precharge all command was sentunc_m_dram_refresh.highuncore memoryNumber of DRAM Refreshes Issuedevent=0x5,umask=0x401Counts the number of refreshes issuedunc_m_dram_refresh.panicuncore memoryNumber of DRAM Refreshes Issuedevent=0x5,umask=0x201Counts the number of refreshes issuedunc_m_ecc_correctable_errorsuncore memoryECC Correctable Errorsevent=0x901Counts the number of ECC errors detected and corrected by the iMC on this channel.  This counter is only useful with ECC DRAM devices.  This count will increment one time for each correction regardless of the number of bits corrected.  The iMC can correct up to 4 bit errors in independent channel mode and 8 bit errors in lockstep modeunc_m_major_modes.isochuncore memoryCycles in a Major Mode; Isoch Major Modeevent=0x7,umask=0x801Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel.   Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; We group these two modes together so that we can use four counters to track each of the major modes at one time.  These major modes are used whenever there is an ISOCH txn in the memory controller.  In these mode, only ISOCH transactions are processedunc_m_major_modes.partialuncore memoryCycles in a Major Mode; Partial Major Modeevent=0x7,umask=0x401Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel.   Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; This major mode is used to drain starved underfill reads.  Regular reads and writes are blocked and only underfill reads will be processedunc_m_major_modes.readuncore memoryCycles in a Major Mode; Read Major Modeevent=0x7,umask=0x101Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel.   Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; Read Major Mode is the default mode for the iMC, as reads are generally more critical to forward progress than writesunc_m_major_modes.writeuncore memoryCycles in a Major Mode; Write Major Modeevent=0x7,umask=0x201Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel.   Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; This mode is triggered when the WPQ hits high occupancy and causes writes to be higher priority than reads.  This can cause blips in the available read bandwidth in the system and temporarily increase read latencies in order to achieve better bus utilizations and higher bandwidthunc_m_power_channel_dlloffuncore memoryChannel DLLOFF Cyclesevent=0x8401Number of cycles when all the ranks in the channel are in CKE Slow (DLLOFF) modeunc_m_power_channel_ppduncore memoryChannel PPD Cyclesevent=0x8501Number of cycles when all the ranks in the channel are in PPD mode.  If IBT=off is enabled, then this can be used to count those cycles.  If it is not enabled, then this can count the number of cycles when that could have been taken advantage ofunc_m_power_cke_cycles.rank0uncore memoryCKE_ON_CYCLES by Rank; DIMM IDevent=0x83,umask=0x101Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.rank1uncore memoryCKE_ON_CYCLES by Rank; DIMM IDevent=0x83,umask=0x201Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.rank2uncore memoryCKE_ON_CYCLES by Rank; DIMM IDevent=0x83,umask=0x401Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.rank3uncore memoryCKE_ON_CYCLES by Rank; DIMM IDevent=0x83,umask=0x801Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.rank4uncore memoryCKE_ON_CYCLES by Rank; DIMM IDevent=0x83,umask=0x1001Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.rank5uncore memoryCKE_ON_CYCLES by Rank; DIMM IDevent=0x83,umask=0x2001Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.rank6uncore memoryCKE_ON_CYCLES by Rank; DIMM IDevent=0x83,umask=0x4001Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.rank7uncore memoryCKE_ON_CYCLES by Rank; DIMM IDevent=0x83,umask=0x8001Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_critical_throttle_cyclesuncore memoryCritical Throttle Cyclesevent=0x8601Counts the number of cycles when the iMC is in critical thermal throttling.  When this happens, all traffic is blocked.  This should be rare unless something bad is going on in the platform.  There is no filtering by rank for this eventunc_m_power_pcu_throttlinguncore memoryUNC_M_POWER_PCU_THROTTLINGevent=0x4201unc_m_power_self_refreshuncore memoryClock-Enabled Self-Refreshevent=0x4301Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock.  This happens in some package C-states.  For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing.  One use of this is for Monroe technology.  Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these casesunc_m_power_throttle_cycles.rank0uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x101Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1.; Thermal throttling is performed per DIMM.  We support 3 DIMMs per channel.  This ID allows us to filter by IDunc_m_power_throttle_cycles.rank1uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x201Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_power_throttle_cycles.rank2uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x401Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_power_throttle_cycles.rank3uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x801Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_power_throttle_cycles.rank4uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x1001Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_power_throttle_cycles.rank5uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x2001Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_power_throttle_cycles.rank6uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x4001Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_power_throttle_cycles.rank7uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x8001Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_preemption.rd_preempt_rduncore memoryRead Preemption Count; Read over Read Preemptionevent=0x8,umask=0x101Counts the number of times a read in the iMC preempts another read or write.  Generally reads to an open page are issued ahead of requests to closed pages.  This improves the page hit rate of the system.  However, high priority requests can cause pages of active requests to be closed in order to get them out.  This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency.; Filter for when a read preempts another readunc_m_preemption.rd_preempt_wruncore memoryRead Preemption Count; Read over Write Preemptionevent=0x8,umask=0x201Counts the number of times a read in the iMC preempts another read or write.  Generally reads to an open page are issued ahead of requests to closed pages.  This improves the page hit rate of the system.  However, high priority requests can cause pages of active requests to be closed in order to get them out.  This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency.; Filter for when a read preempts a writeunc_m_pre_count.bypuncore memoryDRAM Precharge commands.; Precharge due to bypassevent=0x2,umask=0x1001Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.page_closeuncore memoryDRAM Precharge commands.; Precharge due to timer expirationevent=0x2,umask=0x201Counts the number of DRAM Precharge commands sent on this channel.; Counts the number of DRAM Precharge commands sent on this channel as a result of the page close counter expiring.  This does not include implicit precharge commands sent in auto-precharge modeunc_m_pre_count.page_missuncore memoryDRAM Precharge commands.; Precharges due to page missevent=0x2,umask=0x101Counts the number of DRAM Precharge commands sent on this channel.; Counts the number of DRAM Precharge commands sent on this channel as a result of page misses.  This does not include explicit precharge commands sent with CAS commands in Auto-Precharge mode.  This does not include PRE commands sent as a result of the page close counter expirationunc_m_pre_count.rduncore memoryDRAM Precharge commands.; Precharge due to readevent=0x2,umask=0x401Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.wruncore memoryDRAM Precharge commands.; Precharge due to writeevent=0x2,umask=0x801Counts the number of DRAM Precharge commands sent on this channelunc_m_rd_cas_prio.highuncore memoryRead CAS issued with HIGH priorityevent=0xa0,umask=0x401unc_m_rd_cas_prio.lowuncore memoryRead CAS issued with LOW priorityevent=0xa0,umask=0x101unc_m_rd_cas_prio.meduncore memoryRead CAS issued with MEDIUM priorityevent=0xa0,umask=0x201unc_m_rd_cas_prio.panicuncore memoryRead CAS issued with PANIC NON ISOCH priority (starved)event=0xa0,umask=0x801unc_m_rd_cas_rank0.allbanksuncore memoryRD_CAS Access to Rank 0; All Banksevent=0xb0,umask=0x1001RD_CAS Access to Rank 0 : All Banksunc_m_rd_cas_rank0.bank0uncore memoryRD_CAS Access to Rank 0; Bank 0event=0xb001RD_CAS Access to Rank 0 : Bank 0unc_m_rd_cas_rank0.bank1uncore memoryRD_CAS Access to Rank 0; Bank 1event=0xb0,umask=0x101RD_CAS Access to Rank 0 : Bank 1unc_m_rd_cas_rank0.bank10uncore memoryRD_CAS Access to Rank 0; Bank 10event=0xb0,umask=0xa01RD_CAS Access to Rank 0 : Bank 10unc_m_rd_cas_rank0.bank11uncore memoryRD_CAS Access to Rank 0; Bank 11event=0xb0,umask=0xb01RD_CAS Access to Rank 0 : Bank 11unc_m_rd_cas_rank0.bank12uncore memoryRD_CAS Access to Rank 0; Bank 12event=0xb0,umask=0xc01RD_CAS Access to Rank 0 : Bank 12unc_m_rd_cas_rank0.bank13uncore memoryRD_CAS Access to Rank 0; Bank 13event=0xb0,umask=0xd01RD_CAS Access to Rank 0 : Bank 13unc_m_rd_cas_rank0.bank14uncore memoryRD_CAS Access to Rank 0; Bank 14event=0xb0,umask=0xe01RD_CAS Access to Rank 0 : Bank 14unc_m_rd_cas_rank0.bank15uncore memoryRD_CAS Access to Rank 0; Bank 15event=0xb0,umask=0xf01RD_CAS Access to Rank 0 : Bank 15unc_m_rd_cas_rank0.bank2uncore memoryRD_CAS Access to Rank 0; Bank 2event=0xb0,umask=0x201RD_CAS Access to Rank 0 : Bank 2unc_m_rd_cas_rank0.bank3uncore memoryRD_CAS Access to Rank 0; Bank 3event=0xb0,umask=0x301RD_CAS Access to Rank 0 : Bank 3unc_m_rd_cas_rank0.bank4uncore memoryRD_CAS Access to Rank 0; Bank 4event=0xb0,umask=0x401RD_CAS Access to Rank 0 : Bank 4unc_m_rd_cas_rank0.bank5uncore memoryRD_CAS Access to Rank 0; Bank 5event=0xb0,umask=0x501RD_CAS Access to Rank 0 : Bank 5unc_m_rd_cas_rank0.bank6uncore memoryRD_CAS Access to Rank 0; Bank 6event=0xb0,umask=0x601RD_CAS Access to Rank 0 : Bank 6unc_m_rd_cas_rank0.bank7uncore memoryRD_CAS Access to Rank 0; Bank 7event=0xb0,umask=0x701RD_CAS Access to Rank 0 : Bank 7unc_m_rd_cas_rank0.bank8uncore memoryRD_CAS Access to Rank 0; Bank 8event=0xb0,umask=0x801RD_CAS Access to Rank 0 : Bank 8unc_m_rd_cas_rank0.bank9uncore memoryRD_CAS Access to Rank 0; Bank 9event=0xb0,umask=0x901RD_CAS Access to Rank 0 : Bank 9unc_m_rd_cas_rank0.bankg0uncore memoryRD_CAS Access to Rank 0; Bank Group 0 (Banks 0-3)event=0xb0,umask=0x1101RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_rd_cas_rank0.bankg1uncore memoryRD_CAS Access to Rank 0; Bank Group 1 (Banks 4-7)event=0xb0,umask=0x1201RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_rd_cas_rank0.bankg2uncore memoryRD_CAS Access to Rank 0; Bank Group 2 (Banks 8-11)event=0xb0,umask=0x1301RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_rd_cas_rank0.bankg3uncore memoryRD_CAS Access to Rank 0; Bank Group 3 (Banks 12-15)event=0xb0,umask=0x1401RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_rd_cas_rank1.allbanksuncore memoryRD_CAS Access to Rank 1; All Banksevent=0xb1,umask=0x1001RD_CAS Access to Rank 0 : All Banksunc_m_rd_cas_rank1.bank0uncore memoryRD_CAS Access to Rank 1; Bank 0event=0xb101RD_CAS Access to Rank 0 : Bank 0unc_m_rd_cas_rank1.bank1uncore memoryRD_CAS Access to Rank 1; Bank 1event=0xb1,umask=0x101RD_CAS Access to Rank 0 : Bank 1unc_m_rd_cas_rank1.bank10uncore memoryRD_CAS Access to Rank 1; Bank 10event=0xb1,umask=0xa01RD_CAS Access to Rank 0 : Bank 10unc_m_rd_cas_rank1.bank11uncore memoryRD_CAS Access to Rank 1; Bank 11event=0xb1,umask=0xb01RD_CAS Access to Rank 0 : Bank 11unc_m_rd_cas_rank1.bank12uncore memoryRD_CAS Access to Rank 1; Bank 12event=0xb1,umask=0xc01RD_CAS Access to Rank 0 : Bank 12unc_m_rd_cas_rank1.bank13uncore memoryRD_CAS Access to Rank 1; Bank 13event=0xb1,umask=0xd01RD_CAS Access to Rank 0 : Bank 13unc_m_rd_cas_rank1.bank14uncore memoryRD_CAS Access to Rank 1; Bank 14event=0xb1,umask=0xe01RD_CAS Access to Rank 0 : Bank 14unc_m_rd_cas_rank1.bank15uncore memoryRD_CAS Access to Rank 1; Bank 15event=0xb1,umask=0xf01RD_CAS Access to Rank 0 : Bank 15unc_m_rd_cas_rank1.bank2uncore memoryRD_CAS Access to Rank 1; Bank 2event=0xb1,umask=0x201RD_CAS Access to Rank 0 : Bank 2unc_m_rd_cas_rank1.bank3uncore memoryRD_CAS Access to Rank 1; Bank 3event=0xb1,umask=0x301RD_CAS Access to Rank 0 : Bank 3unc_m_rd_cas_rank1.bank4uncore memoryRD_CAS Access to Rank 1; Bank 4event=0xb1,umask=0x401RD_CAS Access to Rank 0 : Bank 4unc_m_rd_cas_rank1.bank5uncore memoryRD_CAS Access to Rank 1; Bank 5event=0xb1,umask=0x501RD_CAS Access to Rank 0 : Bank 5unc_m_rd_cas_rank1.bank6uncore memoryRD_CAS Access to Rank 1; Bank 6event=0xb1,umask=0x601RD_CAS Access to Rank 0 : Bank 6unc_m_rd_cas_rank1.bank7uncore memoryRD_CAS Access to Rank 1; Bank 7event=0xb1,umask=0x701RD_CAS Access to Rank 0 : Bank 7unc_m_rd_cas_rank1.bank8uncore memoryRD_CAS Access to Rank 1; Bank 8event=0xb1,umask=0x801RD_CAS Access to Rank 0 : Bank 8unc_m_rd_cas_rank1.bank9uncore memoryRD_CAS Access to Rank 1; Bank 9event=0xb1,umask=0x901RD_CAS Access to Rank 0 : Bank 9unc_m_rd_cas_rank1.bankg0uncore memoryRD_CAS Access to Rank 1; Bank Group 0 (Banks 0-3)event=0xb1,umask=0x1101RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_rd_cas_rank1.bankg1uncore memoryRD_CAS Access to Rank 1; Bank Group 1 (Banks 4-7)event=0xb1,umask=0x1201RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_rd_cas_rank1.bankg2uncore memoryRD_CAS Access to Rank 1; Bank Group 2 (Banks 8-11)event=0xb1,umask=0x1301RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_rd_cas_rank1.bankg3uncore memoryRD_CAS Access to Rank 1; Bank Group 3 (Banks 12-15)event=0xb1,umask=0x1401RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_rd_cas_rank2.bank0uncore memoryRD_CAS Access to Rank 2; Bank 0event=0xb201RD_CAS Access to Rank 0 : Bank 0unc_m_rd_cas_rank4.allbanksuncore memoryRD_CAS Access to Rank 4; All Banksevent=0xb4,umask=0x1001RD_CAS Access to Rank 0 : All Banksunc_m_rd_cas_rank4.bank0uncore memoryRD_CAS Access to Rank 4; Bank 0event=0xb401RD_CAS Access to Rank 0 : Bank 0unc_m_rd_cas_rank4.bank1uncore memoryRD_CAS Access to Rank 4; Bank 1event=0xb4,umask=0x101RD_CAS Access to Rank 0 : Bank 1unc_m_rd_cas_rank4.bank10uncore memoryRD_CAS Access to Rank 4; Bank 10event=0xb4,umask=0xa01RD_CAS Access to Rank 0 : Bank 10unc_m_rd_cas_rank4.bank11uncore memoryRD_CAS Access to Rank 4; Bank 11event=0xb4,umask=0xb01RD_CAS Access to Rank 0 : Bank 11unc_m_rd_cas_rank4.bank12uncore memoryRD_CAS Access to Rank 4; Bank 12event=0xb4,umask=0xc01RD_CAS Access to Rank 0 : Bank 12unc_m_rd_cas_rank4.bank13uncore memoryRD_CAS Access to Rank 4; Bank 13event=0xb4,umask=0xd01RD_CAS Access to Rank 0 : Bank 13unc_m_rd_cas_rank4.bank14uncore memoryRD_CAS Access to Rank 4; Bank 14event=0xb4,umask=0xe01RD_CAS Access to Rank 0 : Bank 14unc_m_rd_cas_rank4.bank15uncore memoryRD_CAS Access to Rank 4; Bank 15event=0xb4,umask=0xf01RD_CAS Access to Rank 0 : Bank 15unc_m_rd_cas_rank4.bank2uncore memoryRD_CAS Access to Rank 4; Bank 2event=0xb4,umask=0x201RD_CAS Access to Rank 0 : Bank 2unc_m_rd_cas_rank4.bank3uncore memoryRD_CAS Access to Rank 4; Bank 3event=0xb4,umask=0x301RD_CAS Access to Rank 0 : Bank 3unc_m_rd_cas_rank4.bank4uncore memoryRD_CAS Access to Rank 4; Bank 4event=0xb4,umask=0x401RD_CAS Access to Rank 0 : Bank 4unc_m_rd_cas_rank4.bank5uncore memoryRD_CAS Access to Rank 4; Bank 5event=0xb4,umask=0x501RD_CAS Access to Rank 0 : Bank 5unc_m_rd_cas_rank4.bank6uncore memoryRD_CAS Access to Rank 4; Bank 6event=0xb4,umask=0x601RD_CAS Access to Rank 0 : Bank 6unc_m_rd_cas_rank4.bank7uncore memoryRD_CAS Access to Rank 4; Bank 7event=0xb4,umask=0x701RD_CAS Access to Rank 0 : Bank 7unc_m_rd_cas_rank4.bank8uncore memoryRD_CAS Access to Rank 4; Bank 8event=0xb4,umask=0x801RD_CAS Access to Rank 0 : Bank 8unc_m_rd_cas_rank4.bank9uncore memoryRD_CAS Access to Rank 4; Bank 9event=0xb4,umask=0x901RD_CAS Access to Rank 0 : Bank 9unc_m_rd_cas_rank4.bankg0uncore memoryRD_CAS Access to Rank 4; Bank Group 0 (Banks 0-3)event=0xb4,umask=0x1101RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_rd_cas_rank4.bankg1uncore memoryRD_CAS Access to Rank 4; Bank Group 1 (Banks 4-7)event=0xb4,umask=0x1201RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_rd_cas_rank4.bankg2uncore memoryRD_CAS Access to Rank 4; Bank Group 2 (Banks 8-11)event=0xb4,umask=0x1301RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_rd_cas_rank4.bankg3uncore memoryRD_CAS Access to Rank 4; Bank Group 3 (Banks 12-15)event=0xb4,umask=0x1401RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_rd_cas_rank5.allbanksuncore memoryRD_CAS Access to Rank 5; All Banksevent=0xb5,umask=0x1001RD_CAS Access to Rank 0 : All Banksunc_m_rd_cas_rank5.bank0uncore memoryRD_CAS Access to Rank 5; Bank 0event=0xb501RD_CAS Access to Rank 0 : Bank 0unc_m_rd_cas_rank5.bank1uncore memoryRD_CAS Access to Rank 5; Bank 1event=0xb5,umask=0x101RD_CAS Access to Rank 0 : Bank 1unc_m_rd_cas_rank5.bank10uncore memoryRD_CAS Access to Rank 5; Bank 10event=0xb5,umask=0xa01RD_CAS Access to Rank 0 : Bank 10unc_m_rd_cas_rank5.bank11uncore memoryRD_CAS Access to Rank 5; Bank 11event=0xb5,umask=0xb01RD_CAS Access to Rank 0 : Bank 11unc_m_rd_cas_rank5.bank12uncore memoryRD_CAS Access to Rank 5; Bank 12event=0xb5,umask=0xc01RD_CAS Access to Rank 0 : Bank 12unc_m_rd_cas_rank5.bank13uncore memoryRD_CAS Access to Rank 5; Bank 13event=0xb5,umask=0xd01RD_CAS Access to Rank 0 : Bank 13unc_m_rd_cas_rank5.bank14uncore memoryRD_CAS Access to Rank 5; Bank 14event=0xb5,umask=0xe01RD_CAS Access to Rank 0 : Bank 14unc_m_rd_cas_rank5.bank15uncore memoryRD_CAS Access to Rank 5; Bank 15event=0xb5,umask=0xf01RD_CAS Access to Rank 0 : Bank 15unc_m_rd_cas_rank5.bank2uncore memoryRD_CAS Access to Rank 5; Bank 2event=0xb5,umask=0x201RD_CAS Access to Rank 0 : Bank 2unc_m_rd_cas_rank5.bank3uncore memoryRD_CAS Access to Rank 5; Bank 3event=0xb5,umask=0x301RD_CAS Access to Rank 0 : Bank 3unc_m_rd_cas_rank5.bank4uncore memoryRD_CAS Access to Rank 5; Bank 4event=0xb5,umask=0x401RD_CAS Access to Rank 0 : Bank 4unc_m_rd_cas_rank5.bank5uncore memoryRD_CAS Access to Rank 5; Bank 5event=0xb5,umask=0x501RD_CAS Access to Rank 0 : Bank 5unc_m_rd_cas_rank5.bank6uncore memoryRD_CAS Access to Rank 5; Bank 6event=0xb5,umask=0x601RD_CAS Access to Rank 0 : Bank 6unc_m_rd_cas_rank5.bank7uncore memoryRD_CAS Access to Rank 5; Bank 7event=0xb5,umask=0x701RD_CAS Access to Rank 0 : Bank 7unc_m_rd_cas_rank5.bank8uncore memoryRD_CAS Access to Rank 5; Bank 8event=0xb5,umask=0x801RD_CAS Access to Rank 0 : Bank 8unc_m_rd_cas_rank5.bank9uncore memoryRD_CAS Access to Rank 5; Bank 9event=0xb5,umask=0x901RD_CAS Access to Rank 0 : Bank 9unc_m_rd_cas_rank5.bankg0uncore memoryRD_CAS Access to Rank 5; Bank Group 0 (Banks 0-3)event=0xb5,umask=0x1101RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_rd_cas_rank5.bankg1uncore memoryRD_CAS Access to Rank 5; Bank Group 1 (Banks 4-7)event=0xb5,umask=0x1201RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_rd_cas_rank5.bankg2uncore memoryRD_CAS Access to Rank 5; Bank Group 2 (Banks 8-11)event=0xb5,umask=0x1301RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_rd_cas_rank5.bankg3uncore memoryRD_CAS Access to Rank 5; Bank Group 3 (Banks 12-15)event=0xb5,umask=0x1401RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_rd_cas_rank6.allbanksuncore memoryRD_CAS Access to Rank 6; All Banksevent=0xb6,umask=0x1001RD_CAS Access to Rank 0 : All Banksunc_m_rd_cas_rank6.bank0uncore memoryRD_CAS Access to Rank 6; Bank 0event=0xb601RD_CAS Access to Rank 0 : Bank 0unc_m_rd_cas_rank6.bank1uncore memoryRD_CAS Access to Rank 6; Bank 1event=0xb6,umask=0x101RD_CAS Access to Rank 0 : Bank 1unc_m_rd_cas_rank6.bank10uncore memoryRD_CAS Access to Rank 6; Bank 10event=0xb6,umask=0xa01RD_CAS Access to Rank 0 : Bank 10unc_m_rd_cas_rank6.bank11uncore memoryRD_CAS Access to Rank 6; Bank 11event=0xb6,umask=0xb01RD_CAS Access to Rank 0 : Bank 11unc_m_rd_cas_rank6.bank12uncore memoryRD_CAS Access to Rank 6; Bank 12event=0xb6,umask=0xc01RD_CAS Access to Rank 0 : Bank 12unc_m_rd_cas_rank6.bank13uncore memoryRD_CAS Access to Rank 6; Bank 13event=0xb6,umask=0xd01RD_CAS Access to Rank 0 : Bank 13unc_m_rd_cas_rank6.bank14uncore memoryRD_CAS Access to Rank 6; Bank 14event=0xb6,umask=0xe01RD_CAS Access to Rank 0 : Bank 14unc_m_rd_cas_rank6.bank15uncore memoryRD_CAS Access to Rank 6; Bank 15event=0xb6,umask=0xf01RD_CAS Access to Rank 0 : Bank 15unc_m_rd_cas_rank6.bank2uncore memoryRD_CAS Access to Rank 6; Bank 2event=0xb6,umask=0x201RD_CAS Access to Rank 0 : Bank 2unc_m_rd_cas_rank6.bank3uncore memoryRD_CAS Access to Rank 6; Bank 3event=0xb6,umask=0x301RD_CAS Access to Rank 0 : Bank 3unc_m_rd_cas_rank6.bank4uncore memoryRD_CAS Access to Rank 6; Bank 4event=0xb6,umask=0x401RD_CAS Access to Rank 0 : Bank 4unc_m_rd_cas_rank6.bank5uncore memoryRD_CAS Access to Rank 6; Bank 5event=0xb6,umask=0x501RD_CAS Access to Rank 0 : Bank 5unc_m_rd_cas_rank6.bank6uncore memoryRD_CAS Access to Rank 6; Bank 6event=0xb6,umask=0x601RD_CAS Access to Rank 0 : Bank 6unc_m_rd_cas_rank6.bank7uncore memoryRD_CAS Access to Rank 6; Bank 7event=0xb6,umask=0x701RD_CAS Access to Rank 0 : Bank 7unc_m_rd_cas_rank6.bank8uncore memoryRD_CAS Access to Rank 6; Bank 8event=0xb6,umask=0x801RD_CAS Access to Rank 0 : Bank 8unc_m_rd_cas_rank6.bank9uncore memoryRD_CAS Access to Rank 6; Bank 9event=0xb6,umask=0x901RD_CAS Access to Rank 0 : Bank 9unc_m_rd_cas_rank6.bankg0uncore memoryRD_CAS Access to Rank 6; Bank Group 0 (Banks 0-3)event=0xb6,umask=0x1101RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_rd_cas_rank6.bankg1uncore memoryRD_CAS Access to Rank 6; Bank Group 1 (Banks 4-7)event=0xb6,umask=0x1201RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_rd_cas_rank6.bankg2uncore memoryRD_CAS Access to Rank 6; Bank Group 2 (Banks 8-11)event=0xb6,umask=0x1301RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_rd_cas_rank6.bankg3uncore memoryRD_CAS Access to Rank 6; Bank Group 3 (Banks 12-15)event=0xb6,umask=0x1401RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_rd_cas_rank7.allbanksuncore memoryRD_CAS Access to Rank 7; All Banksevent=0xb7,umask=0x1001RD_CAS Access to Rank 0 : All Banksunc_m_rd_cas_rank7.bank0uncore memoryRD_CAS Access to Rank 7; Bank 0event=0xb701RD_CAS Access to Rank 0 : Bank 0unc_m_rd_cas_rank7.bank1uncore memoryRD_CAS Access to Rank 7; Bank 1event=0xb7,umask=0x101RD_CAS Access to Rank 0 : Bank 1unc_m_rd_cas_rank7.bank10uncore memoryRD_CAS Access to Rank 7; Bank 10event=0xb7,umask=0xa01RD_CAS Access to Rank 0 : Bank 10unc_m_rd_cas_rank7.bank11uncore memoryRD_CAS Access to Rank 7; Bank 11event=0xb7,umask=0xb01RD_CAS Access to Rank 0 : Bank 11unc_m_rd_cas_rank7.bank12uncore memoryRD_CAS Access to Rank 7; Bank 12event=0xb7,umask=0xc01RD_CAS Access to Rank 0 : Bank 12unc_m_rd_cas_rank7.bank13uncore memoryRD_CAS Access to Rank 7; Bank 13event=0xb7,umask=0xd01RD_CAS Access to Rank 0 : Bank 13unc_m_rd_cas_rank7.bank14uncore memoryRD_CAS Access to Rank 7; Bank 14event=0xb7,umask=0xe01RD_CAS Access to Rank 0 : Bank 14unc_m_rd_cas_rank7.bank15uncore memoryRD_CAS Access to Rank 7; Bank 15event=0xb7,umask=0xf01RD_CAS Access to Rank 0 : Bank 15unc_m_rd_cas_rank7.bank2uncore memoryRD_CAS Access to Rank 7; Bank 2event=0xb7,umask=0x201RD_CAS Access to Rank 0 : Bank 2unc_m_rd_cas_rank7.bank3uncore memoryRD_CAS Access to Rank 7; Bank 3event=0xb7,umask=0x301RD_CAS Access to Rank 0 : Bank 3unc_m_rd_cas_rank7.bank4uncore memoryRD_CAS Access to Rank 7; Bank 4event=0xb7,umask=0x401RD_CAS Access to Rank 0 : Bank 4unc_m_rd_cas_rank7.bank5uncore memoryRD_CAS Access to Rank 7; Bank 5event=0xb7,umask=0x501RD_CAS Access to Rank 0 : Bank 5unc_m_rd_cas_rank7.bank6uncore memoryRD_CAS Access to Rank 7; Bank 6event=0xb7,umask=0x601RD_CAS Access to Rank 0 : Bank 6unc_m_rd_cas_rank7.bank7uncore memoryRD_CAS Access to Rank 7; Bank 7event=0xb7,umask=0x701RD_CAS Access to Rank 0 : Bank 7unc_m_rd_cas_rank7.bank8uncore memoryRD_CAS Access to Rank 7; Bank 8event=0xb7,umask=0x801RD_CAS Access to Rank 0 : Bank 8unc_m_rd_cas_rank7.bank9uncore memoryRD_CAS Access to Rank 7; Bank 9event=0xb7,umask=0x901RD_CAS Access to Rank 0 : Bank 9unc_m_rd_cas_rank7.bankg0uncore memoryRD_CAS Access to Rank 7; Bank Group 0 (Banks 0-3)event=0xb7,umask=0x1101RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_rd_cas_rank7.bankg1uncore memoryRD_CAS Access to Rank 7; Bank Group 1 (Banks 4-7)event=0xb7,umask=0x1201RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_rd_cas_rank7.bankg2uncore memoryRD_CAS Access to Rank 7; Bank Group 2 (Banks 8-11)event=0xb7,umask=0x1301RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_rd_cas_rank7.bankg3uncore memoryRD_CAS Access to Rank 7; Bank Group 3 (Banks 12-15)event=0xb7,umask=0x1401RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_rpq_cycles_neuncore memoryRead Pending Queue Not Emptyevent=0x1101Counts the number of cycles that the Read Pending Queue is not empty.  This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after the CAS command has been issued to memory.  This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requestsunc_m_rpq_insertsuncore memoryRead Pending Queue Allocationsevent=0x1001Counts the number of allocations into the Read Pending Queue.  This queue is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after the CAS command has been issued to memory.  This includes both ISOCH and non-ISOCH requestsunc_m_vmse_mxb_wr_occupancyuncore memoryVMSE MXB write buffer occupancyevent=0x9101unc_m_vmse_wr_push.rmmuncore memoryVMSE WR PUSH issued; VMSE write PUSH issued in RMMevent=0x90,umask=0x201unc_m_vmse_wr_push.wmmuncore memoryVMSE WR PUSH issued; VMSE write PUSH issued in WMMevent=0x90,umask=0x101unc_m_wmm_to_rmm.low_threshuncore memoryTransition from WMM to RMM because of low threshold; Transition from WMM to RMM because of starve counterevent=0xc0,umask=0x101unc_m_wmm_to_rmm.starveuncore memoryTransition from WMM to RMM because of low thresholdevent=0xc0,umask=0x201unc_m_wmm_to_rmm.vmse_retryuncore memoryTransition from WMM to RMM because of low thresholdevent=0xc0,umask=0x401unc_m_wpq_cycles_fulluncore memoryWrite Pending Queue Full Cyclesevent=0x2201Counts the number of cycles when the Write Pending Queue is full.  When the WPQ is full, the HA will not be able to issue any additional read requests into the iMC.  This count should be similar count in the HA which tracks the number of cycles that the HA has no WPQ credits, just somewhat smaller to account for the credit return overheadunc_m_wpq_cycles_neuncore memoryWrite Pending Queue Not Emptyevent=0x2101Counts the number of cycles that the Write Pending Queue is not empty.  This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latenciesunc_m_wpq_read_hituncore memoryWrite Pending Queue CAM Matchevent=0x2301Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_m_wpq_write_hituncore memoryWrite Pending Queue CAM Matchevent=0x2401Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_m_wrong_mmuncore memoryNot getting the requested Major Modeevent=0xc101unc_m_wr_cas_rank0.allbanksuncore memoryWR_CAS Access to Rank 0; All Banksevent=0xb8,umask=0x1001WR_CAS Access to Rank 0 : All Banksunc_m_wr_cas_rank0.bank0uncore memoryWR_CAS Access to Rank 0; Bank 0event=0xb801WR_CAS Access to Rank 0 : Bank 0unc_m_wr_cas_rank0.bank1uncore memoryWR_CAS Access to Rank 0; Bank 1event=0xb8,umask=0x101WR_CAS Access to Rank 0 : Bank 1unc_m_wr_cas_rank0.bank10uncore memoryWR_CAS Access to Rank 0; Bank 10event=0xb8,umask=0xa01WR_CAS Access to Rank 0 : Bank 10unc_m_wr_cas_rank0.bank11uncore memoryWR_CAS Access to Rank 0; Bank 11event=0xb8,umask=0xb01WR_CAS Access to Rank 0 : Bank 11unc_m_wr_cas_rank0.bank12uncore memoryWR_CAS Access to Rank 0; Bank 12event=0xb8,umask=0xc01WR_CAS Access to Rank 0 : Bank 12unc_m_wr_cas_rank0.bank13uncore memoryWR_CAS Access to Rank 0; Bank 13event=0xb8,umask=0xd01WR_CAS Access to Rank 0 : Bank 13unc_m_wr_cas_rank0.bank14uncore memoryWR_CAS Access to Rank 0; Bank 14event=0xb8,umask=0xe01WR_CAS Access to Rank 0 : Bank 14unc_m_wr_cas_rank0.bank15uncore memoryWR_CAS Access to Rank 0; Bank 15event=0xb8,umask=0xf01WR_CAS Access to Rank 0 : Bank 15unc_m_wr_cas_rank0.bank2uncore memoryWR_CAS Access to Rank 0; Bank 2event=0xb8,umask=0x201WR_CAS Access to Rank 0 : Bank 2unc_m_wr_cas_rank0.bank3uncore memoryWR_CAS Access to Rank 0; Bank 3event=0xb8,umask=0x301WR_CAS Access to Rank 0 : Bank 3unc_m_wr_cas_rank0.bank4uncore memoryWR_CAS Access to Rank 0; Bank 4event=0xb8,umask=0x401WR_CAS Access to Rank 0 : Bank 4unc_m_wr_cas_rank0.bank5uncore memoryWR_CAS Access to Rank 0; Bank 5event=0xb8,umask=0x501WR_CAS Access to Rank 0 : Bank 5unc_m_wr_cas_rank0.bank6uncore memoryWR_CAS Access to Rank 0; Bank 6event=0xb8,umask=0x601WR_CAS Access to Rank 0 : Bank 6unc_m_wr_cas_rank0.bank7uncore memoryWR_CAS Access to Rank 0; Bank 7event=0xb8,umask=0x701WR_CAS Access to Rank 0 : Bank 7unc_m_wr_cas_rank0.bank8uncore memoryWR_CAS Access to Rank 0; Bank 8event=0xb8,umask=0x801WR_CAS Access to Rank 0 : Bank 8unc_m_wr_cas_rank0.bank9uncore memoryWR_CAS Access to Rank 0; Bank 9event=0xb8,umask=0x901WR_CAS Access to Rank 0 : Bank 9unc_m_wr_cas_rank0.bankg0uncore memoryWR_CAS Access to Rank 0; Bank Group 0 (Banks 0-3)event=0xb8,umask=0x1101WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_wr_cas_rank0.bankg1uncore memoryWR_CAS Access to Rank 0; Bank Group 1 (Banks 4-7)event=0xb8,umask=0x1201WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_wr_cas_rank0.bankg2uncore memoryWR_CAS Access to Rank 0; Bank Group 2 (Banks 8-11)event=0xb8,umask=0x1301WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_wr_cas_rank0.bankg3uncore memoryWR_CAS Access to Rank 0; Bank Group 3 (Banks 12-15)event=0xb8,umask=0x1401WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_wr_cas_rank1.allbanksuncore memoryWR_CAS Access to Rank 1; All Banksevent=0xb9,umask=0x1001WR_CAS Access to Rank 0 : All Banksunc_m_wr_cas_rank1.bank0uncore memoryWR_CAS Access to Rank 1; Bank 0event=0xb901WR_CAS Access to Rank 0 : Bank 0unc_m_wr_cas_rank1.bank1uncore memoryWR_CAS Access to Rank 1; Bank 1event=0xb9,umask=0x101WR_CAS Access to Rank 0 : Bank 1unc_m_wr_cas_rank1.bank10uncore memoryWR_CAS Access to Rank 1; Bank 10event=0xb9,umask=0xa01WR_CAS Access to Rank 0 : Bank 10unc_m_wr_cas_rank1.bank11uncore memoryWR_CAS Access to Rank 1; Bank 11event=0xb9,umask=0xb01WR_CAS Access to Rank 0 : Bank 11unc_m_wr_cas_rank1.bank12uncore memoryWR_CAS Access to Rank 1; Bank 12event=0xb9,umask=0xc01WR_CAS Access to Rank 0 : Bank 12unc_m_wr_cas_rank1.bank13uncore memoryWR_CAS Access to Rank 1; Bank 13event=0xb9,umask=0xd01WR_CAS Access to Rank 0 : Bank 13unc_m_wr_cas_rank1.bank14uncore memoryWR_CAS Access to Rank 1; Bank 14event=0xb9,umask=0xe01WR_CAS Access to Rank 0 : Bank 14unc_m_wr_cas_rank1.bank15uncore memoryWR_CAS Access to Rank 1; Bank 15event=0xb9,umask=0xf01WR_CAS Access to Rank 0 : Bank 15unc_m_wr_cas_rank1.bank2uncore memoryWR_CAS Access to Rank 1; Bank 2event=0xb9,umask=0x201WR_CAS Access to Rank 0 : Bank 2unc_m_wr_cas_rank1.bank3uncore memoryWR_CAS Access to Rank 1; Bank 3event=0xb9,umask=0x301WR_CAS Access to Rank 0 : Bank 3unc_m_wr_cas_rank1.bank4uncore memoryWR_CAS Access to Rank 1; Bank 4event=0xb9,umask=0x401WR_CAS Access to Rank 0 : Bank 4unc_m_wr_cas_rank1.bank5uncore memoryWR_CAS Access to Rank 1; Bank 5event=0xb9,umask=0x501WR_CAS Access to Rank 0 : Bank 5unc_m_wr_cas_rank1.bank6uncore memoryWR_CAS Access to Rank 1; Bank 6event=0xb9,umask=0x601WR_CAS Access to Rank 0 : Bank 6unc_m_wr_cas_rank1.bank7uncore memoryWR_CAS Access to Rank 1; Bank 7event=0xb9,umask=0x701WR_CAS Access to Rank 0 : Bank 7unc_m_wr_cas_rank1.bank8uncore memoryWR_CAS Access to Rank 1; Bank 8event=0xb9,umask=0x801WR_CAS Access to Rank 0 : Bank 8unc_m_wr_cas_rank1.bank9uncore memoryWR_CAS Access to Rank 1; Bank 9event=0xb9,umask=0x901WR_CAS Access to Rank 0 : Bank 9unc_m_wr_cas_rank1.bankg0uncore memoryWR_CAS Access to Rank 1; Bank Group 0 (Banks 0-3)event=0xb9,umask=0x1101WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_wr_cas_rank1.bankg1uncore memoryWR_CAS Access to Rank 1; Bank Group 1 (Banks 4-7)event=0xb9,umask=0x1201WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_wr_cas_rank1.bankg2uncore memoryWR_CAS Access to Rank 1; Bank Group 2 (Banks 8-11)event=0xb9,umask=0x1301WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_wr_cas_rank1.bankg3uncore memoryWR_CAS Access to Rank 1; Bank Group 3 (Banks 12-15)event=0xb9,umask=0x1401WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_wr_cas_rank4.allbanksuncore memoryWR_CAS Access to Rank 4; All Banksevent=0xbc,umask=0x1001WR_CAS Access to Rank 0 : All Banksunc_m_wr_cas_rank4.bank0uncore memoryWR_CAS Access to Rank 4; Bank 0event=0xbc01WR_CAS Access to Rank 0 : Bank 0unc_m_wr_cas_rank4.bank1uncore memoryWR_CAS Access to Rank 4; Bank 1event=0xbc,umask=0x101WR_CAS Access to Rank 0 : Bank 1unc_m_wr_cas_rank4.bank10uncore memoryWR_CAS Access to Rank 4; Bank 10event=0xbc,umask=0xa01WR_CAS Access to Rank 0 : Bank 10unc_m_wr_cas_rank4.bank11uncore memoryWR_CAS Access to Rank 4; Bank 11event=0xbc,umask=0xb01WR_CAS Access to Rank 0 : Bank 11unc_m_wr_cas_rank4.bank12uncore memoryWR_CAS Access to Rank 4; Bank 12event=0xbc,umask=0xc01WR_CAS Access to Rank 0 : Bank 12unc_m_wr_cas_rank4.bank13uncore memoryWR_CAS Access to Rank 4; Bank 13event=0xbc,umask=0xd01WR_CAS Access to Rank 0 : Bank 13unc_m_wr_cas_rank4.bank14uncore memoryWR_CAS Access to Rank 4; Bank 14event=0xbc,umask=0xe01WR_CAS Access to Rank 0 : Bank 14unc_m_wr_cas_rank4.bank15uncore memoryWR_CAS Access to Rank 4; Bank 15event=0xbc,umask=0xf01WR_CAS Access to Rank 0 : Bank 15unc_m_wr_cas_rank4.bank2uncore memoryWR_CAS Access to Rank 4; Bank 2event=0xbc,umask=0x201WR_CAS Access to Rank 0 : Bank 2unc_m_wr_cas_rank4.bank3uncore memoryWR_CAS Access to Rank 4; Bank 3event=0xbc,umask=0x301WR_CAS Access to Rank 0 : Bank 3unc_m_wr_cas_rank4.bank4uncore memoryWR_CAS Access to Rank 4; Bank 4event=0xbc,umask=0x401WR_CAS Access to Rank 0 : Bank 4unc_m_wr_cas_rank4.bank5uncore memoryWR_CAS Access to Rank 4; Bank 5event=0xbc,umask=0x501WR_CAS Access to Rank 0 : Bank 5unc_m_wr_cas_rank4.bank6uncore memoryWR_CAS Access to Rank 4; Bank 6event=0xbc,umask=0x601WR_CAS Access to Rank 0 : Bank 6unc_m_wr_cas_rank4.bank7uncore memoryWR_CAS Access to Rank 4; Bank 7event=0xbc,umask=0x701WR_CAS Access to Rank 0 : Bank 7unc_m_wr_cas_rank4.bank8uncore memoryWR_CAS Access to Rank 4; Bank 8event=0xbc,umask=0x801WR_CAS Access to Rank 0 : Bank 8unc_m_wr_cas_rank4.bank9uncore memoryWR_CAS Access to Rank 4; Bank 9event=0xbc,umask=0x901WR_CAS Access to Rank 0 : Bank 9unc_m_wr_cas_rank4.bankg0uncore memoryWR_CAS Access to Rank 4; Bank Group 0 (Banks 0-3)event=0xbc,umask=0x1101WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_wr_cas_rank4.bankg1uncore memoryWR_CAS Access to Rank 4; Bank Group 1 (Banks 4-7)event=0xbc,umask=0x1201WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_wr_cas_rank4.bankg2uncore memoryWR_CAS Access to Rank 4; Bank Group 2 (Banks 8-11)event=0xbc,umask=0x1301WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_wr_cas_rank4.bankg3uncore memoryWR_CAS Access to Rank 4; Bank Group 3 (Banks 12-15)event=0xbc,umask=0x1401WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_wr_cas_rank5.allbanksuncore memoryWR_CAS Access to Rank 5; All Banksevent=0xbd,umask=0x1001WR_CAS Access to Rank 0 : All Banksunc_m_wr_cas_rank5.bank0uncore memoryWR_CAS Access to Rank 5; Bank 0event=0xbd01WR_CAS Access to Rank 0 : Bank 0unc_m_wr_cas_rank5.bank1uncore memoryWR_CAS Access to Rank 5; Bank 1event=0xbd,umask=0x101WR_CAS Access to Rank 0 : Bank 1unc_m_wr_cas_rank5.bank10uncore memoryWR_CAS Access to Rank 5; Bank 10event=0xbd,umask=0xa01WR_CAS Access to Rank 0 : Bank 10unc_m_wr_cas_rank5.bank11uncore memoryWR_CAS Access to Rank 5; Bank 11event=0xbd,umask=0xb01WR_CAS Access to Rank 0 : Bank 11unc_m_wr_cas_rank5.bank12uncore memoryWR_CAS Access to Rank 5; Bank 12event=0xbd,umask=0xc01WR_CAS Access to Rank 0 : Bank 12unc_m_wr_cas_rank5.bank13uncore memoryWR_CAS Access to Rank 5; Bank 13event=0xbd,umask=0xd01WR_CAS Access to Rank 0 : Bank 13unc_m_wr_cas_rank5.bank14uncore memoryWR_CAS Access to Rank 5; Bank 14event=0xbd,umask=0xe01WR_CAS Access to Rank 0 : Bank 14unc_m_wr_cas_rank5.bank15uncore memoryWR_CAS Access to Rank 5; Bank 15event=0xbd,umask=0xf01WR_CAS Access to Rank 0 : Bank 15unc_m_wr_cas_rank5.bank2uncore memoryWR_CAS Access to Rank 5; Bank 2event=0xbd,umask=0x201WR_CAS Access to Rank 0 : Bank 2unc_m_wr_cas_rank5.bank3uncore memoryWR_CAS Access to Rank 5; Bank 3event=0xbd,umask=0x301WR_CAS Access to Rank 0 : Bank 3unc_m_wr_cas_rank5.bank4uncore memoryWR_CAS Access to Rank 5; Bank 4event=0xbd,umask=0x401WR_CAS Access to Rank 0 : Bank 4unc_m_wr_cas_rank5.bank5uncore memoryWR_CAS Access to Rank 5; Bank 5event=0xbd,umask=0x501WR_CAS Access to Rank 0 : Bank 5unc_m_wr_cas_rank5.bank6uncore memoryWR_CAS Access to Rank 5; Bank 6event=0xbd,umask=0x601WR_CAS Access to Rank 0 : Bank 6unc_m_wr_cas_rank5.bank7uncore memoryWR_CAS Access to Rank 5; Bank 7event=0xbd,umask=0x701WR_CAS Access to Rank 0 : Bank 7unc_m_wr_cas_rank5.bank8uncore memoryWR_CAS Access to Rank 5; Bank 8event=0xbd,umask=0x801WR_CAS Access to Rank 0 : Bank 8unc_m_wr_cas_rank5.bank9uncore memoryWR_CAS Access to Rank 5; Bank 9event=0xbd,umask=0x901WR_CAS Access to Rank 0 : Bank 9unc_m_wr_cas_rank5.bankg0uncore memoryWR_CAS Access to Rank 5; Bank Group 0 (Banks 0-3)event=0xbd,umask=0x1101WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_wr_cas_rank5.bankg1uncore memoryWR_CAS Access to Rank 5; Bank Group 1 (Banks 4-7)event=0xbd,umask=0x1201WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_wr_cas_rank5.bankg2uncore memoryWR_CAS Access to Rank 5; Bank Group 2 (Banks 8-11)event=0xbd,umask=0x1301WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_wr_cas_rank5.bankg3uncore memoryWR_CAS Access to Rank 5; Bank Group 3 (Banks 12-15)event=0xbd,umask=0x1401WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_wr_cas_rank6.allbanksuncore memoryWR_CAS Access to Rank 6; All Banksevent=0xbe,umask=0x1001WR_CAS Access to Rank 0 : All Banksunc_m_wr_cas_rank6.bank0uncore memoryWR_CAS Access to Rank 6; Bank 0event=0xbe01WR_CAS Access to Rank 0 : Bank 0unc_m_wr_cas_rank6.bank1uncore memoryWR_CAS Access to Rank 6; Bank 1event=0xbe,umask=0x101WR_CAS Access to Rank 0 : Bank 1unc_m_wr_cas_rank6.bank10uncore memoryWR_CAS Access to Rank 6; Bank 10event=0xbe,umask=0xa01WR_CAS Access to Rank 0 : Bank 10unc_m_wr_cas_rank6.bank11uncore memoryWR_CAS Access to Rank 6; Bank 11event=0xbe,umask=0xb01WR_CAS Access to Rank 0 : Bank 11unc_m_wr_cas_rank6.bank12uncore memoryWR_CAS Access to Rank 6; Bank 12event=0xbe,umask=0xc01WR_CAS Access to Rank 0 : Bank 12unc_m_wr_cas_rank6.bank13uncore memoryWR_CAS Access to Rank 6; Bank 13event=0xbe,umask=0xd01WR_CAS Access to Rank 0 : Bank 13unc_m_wr_cas_rank6.bank14uncore memoryWR_CAS Access to Rank 6; Bank 14event=0xbe,umask=0xe01WR_CAS Access to Rank 0 : Bank 14unc_m_wr_cas_rank6.bank15uncore memoryWR_CAS Access to Rank 6; Bank 15event=0xbe,umask=0xf01WR_CAS Access to Rank 0 : Bank 15unc_m_wr_cas_rank6.bank2uncore memoryWR_CAS Access to Rank 6; Bank 2event=0xbe,umask=0x201WR_CAS Access to Rank 0 : Bank 2unc_m_wr_cas_rank6.bank3uncore memoryWR_CAS Access to Rank 6; Bank 3event=0xbe,umask=0x301WR_CAS Access to Rank 0 : Bank 3unc_m_wr_cas_rank6.bank4uncore memoryWR_CAS Access to Rank 6; Bank 4event=0xbe,umask=0x401WR_CAS Access to Rank 0 : Bank 4unc_m_wr_cas_rank6.bank5uncore memoryWR_CAS Access to Rank 6; Bank 5event=0xbe,umask=0x501WR_CAS Access to Rank 0 : Bank 5unc_m_wr_cas_rank6.bank6uncore memoryWR_CAS Access to Rank 6; Bank 6event=0xbe,umask=0x601WR_CAS Access to Rank 0 : Bank 6unc_m_wr_cas_rank6.bank7uncore memoryWR_CAS Access to Rank 6; Bank 7event=0xbe,umask=0x701WR_CAS Access to Rank 0 : Bank 7unc_m_wr_cas_rank6.bank8uncore memoryWR_CAS Access to Rank 6; Bank 8event=0xbe,umask=0x801WR_CAS Access to Rank 0 : Bank 8unc_m_wr_cas_rank6.bank9uncore memoryWR_CAS Access to Rank 6; Bank 9event=0xbe,umask=0x901WR_CAS Access to Rank 0 : Bank 9unc_m_wr_cas_rank6.bankg0uncore memoryWR_CAS Access to Rank 6; Bank Group 0 (Banks 0-3)event=0xbe,umask=0x1101WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_wr_cas_rank6.bankg1uncore memoryWR_CAS Access to Rank 6; Bank Group 1 (Banks 4-7)event=0xbe,umask=0x1201WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_wr_cas_rank6.bankg2uncore memoryWR_CAS Access to Rank 6; Bank Group 2 (Banks 8-11)event=0xbe,umask=0x1301WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_wr_cas_rank6.bankg3uncore memoryWR_CAS Access to Rank 6; Bank Group 3 (Banks 12-15)event=0xbe,umask=0x1401WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)unc_m_wr_cas_rank7.allbanksuncore memoryWR_CAS Access to Rank 7; All Banksevent=0xbf,umask=0x1001WR_CAS Access to Rank 0 : All Banksunc_m_wr_cas_rank7.bank0uncore memoryWR_CAS Access to Rank 7; Bank 0event=0xbf01WR_CAS Access to Rank 0 : Bank 0unc_m_wr_cas_rank7.bank1uncore memoryWR_CAS Access to Rank 7; Bank 1event=0xbf,umask=0x101WR_CAS Access to Rank 0 : Bank 1unc_m_wr_cas_rank7.bank10uncore memoryWR_CAS Access to Rank 7; Bank 10event=0xbf,umask=0xa01WR_CAS Access to Rank 0 : Bank 10unc_m_wr_cas_rank7.bank11uncore memoryWR_CAS Access to Rank 7; Bank 11event=0xbf,umask=0xb01WR_CAS Access to Rank 0 : Bank 11unc_m_wr_cas_rank7.bank12uncore memoryWR_CAS Access to Rank 7; Bank 12event=0xbf,umask=0xc01WR_CAS Access to Rank 0 : Bank 12unc_m_wr_cas_rank7.bank13uncore memoryWR_CAS Access to Rank 7; Bank 13event=0xbf,umask=0xd01WR_CAS Access to Rank 0 : Bank 13unc_m_wr_cas_rank7.bank14uncore memoryWR_CAS Access to Rank 7; Bank 14event=0xbf,umask=0xe01WR_CAS Access to Rank 0 : Bank 14unc_m_wr_cas_rank7.bank15uncore memoryWR_CAS Access to Rank 7; Bank 15event=0xbf,umask=0xf01WR_CAS Access to Rank 0 : Bank 15unc_m_wr_cas_rank7.bank2uncore memoryWR_CAS Access to Rank 7; Bank 2event=0xbf,umask=0x201WR_CAS Access to Rank 0 : Bank 2unc_m_wr_cas_rank7.bank3uncore memoryWR_CAS Access to Rank 7; Bank 3event=0xbf,umask=0x301WR_CAS Access to Rank 0 : Bank 3unc_m_wr_cas_rank7.bank4uncore memoryWR_CAS Access to Rank 7; Bank 4event=0xbf,umask=0x401WR_CAS Access to Rank 0 : Bank 4unc_m_wr_cas_rank7.bank5uncore memoryWR_CAS Access to Rank 7; Bank 5event=0xbf,umask=0x501WR_CAS Access to Rank 0 : Bank 5unc_m_wr_cas_rank7.bank6uncore memoryWR_CAS Access to Rank 7; Bank 6event=0xbf,umask=0x601WR_CAS Access to Rank 0 : Bank 6unc_m_wr_cas_rank7.bank7uncore memoryWR_CAS Access to Rank 7; Bank 7event=0xbf,umask=0x701WR_CAS Access to Rank 0 : Bank 7unc_m_wr_cas_rank7.bank8uncore memoryWR_CAS Access to Rank 7; Bank 8event=0xbf,umask=0x801WR_CAS Access to Rank 0 : Bank 8unc_m_wr_cas_rank7.bank9uncore memoryWR_CAS Access to Rank 7; Bank 9event=0xbf,umask=0x901WR_CAS Access to Rank 0 : Bank 9unc_m_wr_cas_rank7.bankg0uncore memoryWR_CAS Access to Rank 7; Bank Group 0 (Banks 0-3)event=0xbf,umask=0x1101WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3)unc_m_wr_cas_rank7.bankg1uncore memoryWR_CAS Access to Rank 7; Bank Group 1 (Banks 4-7)event=0xbf,umask=0x1201WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7)unc_m_wr_cas_rank7.bankg2uncore memoryWR_CAS Access to Rank 7; Bank Group 2 (Banks 8-11)event=0xbf,umask=0x1301WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11)unc_m_wr_cas_rank7.bankg3uncore memoryWR_CAS Access to Rank 7; Bank Group 3 (Banks 12-15)event=0xbf,umask=0x1401WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15)uncore_pcuunc_p_clockticksuncore powerpclk Cyclesevent=001The PCU runs off a fixed 1 GHz clock.  This event counts the number of pclk cycles measured while the counter was enabled.  The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall timeunc_p_core0_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6001Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core10_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6a01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core11_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6b01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core12_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6c01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core13_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6d01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core14_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6e01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core15_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6f01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core16_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x7001Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core17_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x7101Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core1_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6101Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core2_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6201Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core3_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6301Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core4_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6401Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core5_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6501Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core6_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6601Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core7_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6701Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core8_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6801Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core9_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x6901Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_demotions_core0uncore powerCore C State Demotionsevent=0x3001Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core1uncore powerCore C State Demotionsevent=0x3101Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core10uncore powerCore C State Demotionsevent=0x3a01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core11uncore powerCore C State Demotionsevent=0x3b01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core12uncore powerCore C State Demotionsevent=0x3c01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core13uncore powerCore C State Demotionsevent=0x3d01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core14uncore powerCore C State Demotionsevent=0x3e01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core15uncore powerCore C State Demotionsevent=0x3f01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core16uncore powerCore C State Demotionsevent=0x4001Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core17uncore powerCore C State Demotionsevent=0x4101Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core2uncore powerCore C State Demotionsevent=0x3201Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core3uncore powerCore C State Demotionsevent=0x3301Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core4uncore powerCore C State Demotionsevent=0x3401Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core5uncore powerCore C State Demotionsevent=0x3501Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core6uncore powerCore C State Demotionsevent=0x3601Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core7uncore powerCore C State Demotionsevent=0x3701Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core8uncore powerCore C State Demotionsevent=0x3801Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core9uncore powerCore C State Demotionsevent=0x3901Counts the number of times when a configurable cores had a C-state demotionunc_p_freq_max_limit_thermal_cyclesuncore powerThermal Strongest Upper Limit Cyclesevent=0x401Counts the number of cycles when thermal conditions are the upper limit on frequency.  This is related to the THERMAL_THROTTLE CYCLES_ABOVE_TEMP event, which always counts cycles when we are above the thermal temperature.  This event (STRONGEST_UPPER_LIMIT) is sampled at the output of the algorithm that determines the actual frequency, while THERMAL_THROTTLE looks at the inputunc_p_freq_max_os_cyclesuncore powerOS Strongest Upper Limit Cyclesevent=0x601Counts the number of cycles when the OS is the upper limit on frequencyunc_p_freq_max_power_cyclesuncore powerPower Strongest Upper Limit Cyclesevent=0x501Counts the number of cycles when power is the upper limit on frequencyunc_p_freq_min_io_p_cyclesuncore powerIO P Limit Strongest Lower Limit Cyclesevent=0x7301Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower.  This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW.  This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidthunc_p_freq_trans_cyclesuncore powerCycles spent changing Frequencyevent=0x7401Counts the number of cycles when the system is changing frequency.  This can not be filtered by thread ID.  One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the systemunc_p_memory_phase_shedding_cyclesuncore powerMemory Phase Shedding Cyclesevent=0x2f01Counts the number of cycles that the PCU has triggered memory phase shedding.  This is a mode that can be run in the iMC physicals that saves power at the expense of additional latencyunc_p_pkg_residency_c0_cyclesuncore powerPackage C State Residency - C0event=0x2a01Counts the number of cycles when the package was in C0.  This event can be used in conjunction with edge detect to count C0 entrances (or exits using invert).  Residency events do not include transition timesunc_p_pkg_residency_c1e_cyclesuncore powerPackage C State Residency - C1Eevent=0x4e01Counts the number of cycles when the package was in C1E.  This event can be used in conjunction with edge detect to count C1E entrances (or exits using invert).  Residency events do not include transition timesunc_p_pkg_residency_c2e_cyclesuncore powerPackage C State Residency - C2Eevent=0x2b01Counts the number of cycles when the package was in C2E.  This event can be used in conjunction with edge detect to count C2E entrances (or exits using invert).  Residency events do not include transition timesunc_p_pkg_residency_c3_cyclesuncore powerPackage C State Residency - C3event=0x2c01Counts the number of cycles when the package was in C3.  This event can be used in conjunction with edge detect to count C3 entrances (or exits using invert).  Residency events do not include transition timesunc_p_pkg_residency_c6_cyclesuncore powerPackage C State Residency - C6event=0x2d01Counts the number of cycles when the package was in C6.  This event can be used in conjunction with edge detect to count C6 entrances (or exits using invert).  Residency events do not include transition timesunc_p_pkg_residency_c7_cyclesuncore powerPackage C7 State Residencyevent=0x2e01Counts the number of cycles when the package was in C7.  This event can be used in conjunction with edge detect to count C7 entrances (or exits using invert).  Residency events do not include transition timesunc_p_power_state_occupancy.cores_c0uncore powerNumber of cores in C-State; C0 and C1event=0x8001This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_power_state_occupancy.cores_c3uncore powerNumber of cores in C-State; C3event=0x8001This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_power_state_occupancy.cores_c6uncore powerNumber of cores in C-State; C6 and C7event=0x8001This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_prochot_external_cyclesuncore powerExternal Prochotevent=0xa01Counts the number of cycles that we are in external PROCHOT mode.  This mode is triggered when a sensor off the die determines that something off-die (like DRAM) is too hot and must throttle to avoid damaging the chipunc_p_prochot_internal_cyclesuncore powerInternal Prochotevent=0x901Counts the number of cycles that we are in Internal PROCHOT mode.  This mode is triggered when a sensor on the die determines that we are too hot and must throttle to avoid damaging the chipunc_p_total_transition_cyclesuncore powerTotal Core C State Transition Cyclesevent=0x7201Number of cycles spent performing core C state transitions across all coresunc_p_ufs_transitions_ring_gvuncore powerUNC_P_UFS_TRANSITIONS_RING_GVevent=0x7901Ring GV with same final and initial frequencyunc_p_vr_hot_cyclesuncore powerVR Hotevent=0x4201VR Hot : Number of cycles that a CPU SVID VR is hot.  Does not cover DRAM VRsoffcore_response.all_code_rd.llc_hit.hit_other_core_no_fwdcacheCounts all demand & prefetch code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C024400offcore_response.all_data_rd.llc_hit.hitm_other_corecacheCounts all demand & prefetch data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C009100offcore_response.all_data_rd.llc_hit.hit_other_core_no_fwdcacheCounts all demand & prefetch data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C009100offcore_response.all_reads.llc_hit.hitm_other_corecacheCounts all data/code/rfo reads (demand & prefetch) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C07F700offcore_response.all_reads.llc_hit.hit_other_core_no_fwdcacheCounts all data/code/rfo reads (demand & prefetch) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C07F700offcore_response.all_requests.llc_hit.any_responsecacheCounts all requests hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C8FFF00offcore_response.all_rfo.llc_hit.hitm_other_corecacheCounts all demand & prefetch RFOs hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012200offcore_response.all_rfo.llc_hit.hit_other_core_no_fwdcacheCounts all demand & prefetch RFOs hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012200offcore_response.demand_rfo.llc_hit.any_responsecacheCounts all demand data writes (RFOs) hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000200offcore_response.demand_rfo.llc_hit.hitm_other_corecacheCounts all demand data writes (RFOs) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000200offcore_response.pf_llc_code_rd.llc_hit.any_responsecacheCounts prefetch (that bring data to LLC only) code reads hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C020000offcore_response.pf_llc_rfo.llc_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) RFOs hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C010000offcore_response.all_code_rd.llc_miss.any_responsememoryCounts all demand & prefetch code reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0024400offcore_response.all_code_rd.llc_miss.local_drammemoryCounts all demand & prefetch code reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400024400offcore_response.all_data_rd.llc_miss.any_responsememoryCounts all demand & prefetch data reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0009100offcore_response.all_data_rd.llc_miss.local_drammemoryCounts all demand & prefetch data reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400009100offcore_response.all_data_rd.llc_miss.remote_drammemoryCounts all demand & prefetch data reads miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63BC0009100offcore_response.all_data_rd.llc_miss.remote_hitmmemoryCounts all demand & prefetch data reads miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0009100offcore_response.all_data_rd.llc_miss.remote_hit_forwardmemoryCounts all demand & prefetch data reads miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x87FC0009100offcore_response.all_reads.llc_miss.any_responsememoryCounts all data/code/rfo reads (demand & prefetch) miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC007F700offcore_response.all_reads.llc_miss.local_drammemoryCounts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x6040007F700offcore_response.all_reads.llc_miss.remote_drammemoryCounts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63BC007F700offcore_response.all_reads.llc_miss.remote_hitmmemoryCounts all data/code/rfo reads (demand & prefetch) miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC007F700offcore_response.all_reads.llc_miss.remote_hit_forwardmemoryCounts all data/code/rfo reads (demand & prefetch) miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x87FC007F700offcore_response.all_requests.llc_miss.any_responsememoryCounts all requests miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC08FFF00offcore_response.all_rfo.llc_miss.any_responsememoryCounts all demand & prefetch RFOs miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0012200offcore_response.all_rfo.llc_miss.local_drammemoryCounts all demand & prefetch RFOs miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400012200offcore_response.demand_rfo.llc_miss.any_responsememoryCounts all demand data writes (RFOs) miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000200offcore_response.demand_rfo.llc_miss.remote_hitmmemoryCounts all demand data writes (RFOs) miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000200offcore_response.pf_llc_code_rd.llc_miss.any_responsememoryCounts prefetch (that bring data to LLC only) code reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0020000offcore_response.pf_llc_rfo.llc_miss.any_responsememoryCounts all prefetch (that bring data to LLC only) RFOs miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0010000llc_misses.code_llc_prefetchuncore cacheLLC prefetch misses for code reads. Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x1910164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.data_llc_prefetchuncore cacheLLC prefetch misses for data reads. Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x1920164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.data_readuncore cacheLLC misses - demand and prefetch data reads - excludes LLC prefetches. Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x1820164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.mmio_readuncore cacheMMIO reads. Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x187,filter_nc=10164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.mmio_writeuncore cacheMMIO writes. Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x18f,filter_nc=10164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.pcie_non_snoop_writeuncore cachePCIe write misses (full cache line). Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x1c8,filter_tid=0x3e0164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.pcie_readuncore cacheLLC misses for PCIe read current. Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x19e0164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.pcie_writeuncore cacheItoM write misses (as part of fast string memcpy stores) + PCIe full line writes. Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x1c80164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.rfo_llc_prefetchuncore cacheLLC prefetch misses for RFO. Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x1900164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_misses.uncacheableuncore cacheLLC misses - Uncacheable reads (from cpu) . Derived from unc_c_tor_inserts.miss_opcodeevent=0x35,umask=0x3,filter_opc=0x1870164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Miss transactions inserted into the TOR that match an opcodellc_references.code_llc_prefetchuncore cacheL2 demand and L2 prefetch code references to LLC. Derived from unc_c_tor_inserts.opcodeevent=0x35,umask=0x1,filter_opc=0x1810164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc)llc_references.pcie_ns_partial_writeuncore cachePCIe writes (partial cache line). Derived from unc_c_tor_inserts.opcodeevent=0x35,umask=0x1,filter_opc=0x180,filter_tid=0x3e01Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc)llc_references.pcie_readuncore cachePCIe read current. Derived from unc_c_tor_inserts.opcodeevent=0x35,umask=0x1,filter_opc=0x19e0164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc)llc_references.pcie_writeuncore cachePCIe write references (full cache line). Derived from unc_c_tor_inserts.opcodeevent=0x35,umask=0x1,filter_opc=0x1c8,filter_tid=0x3e0164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc)llc_references.streaming_fulluncore cacheStreaming stores (full cache line). Derived from unc_c_tor_inserts.opcodeevent=0x35,umask=0x1,filter_opc=0x18c0164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc)llc_references.streaming_partialuncore cacheStreaming stores (partial cache line). Derived from unc_c_tor_inserts.opcodeevent=0x35,umask=0x1,filter_opc=0x18d0164BytesCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc)unc_c_llc_lookup.anyuncore cacheAll LLC Misses (code+ data rd + data wr - including demand and prefetch)event=0x34,umask=0x11,filter_state=0x10164BytesCounts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ.  This does not include lookups originating from the ISMQunc_c_llc_victims.m_stateuncore cacheM line evictions from LLC (writebacks to memory)event=0x37,umask=0x10164BytesCounts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_ring_ad_used.downuncore cacheAD Ring In Use; Downevent=0x1b,umask=0xc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX-- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.upuncore cacheAD Ring In Use; Upevent=0x1b,umask=0x301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.downuncore cacheAK Ring In Use; Downevent=0x1c,umask=0xc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.upuncore cacheAK Ring In Use; Upevent=0x1c,umask=0x301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.downuncore cacheBL Ring in Use; Downevent=0x1d,umask=0xc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.upuncore cacheBL Ring in Use; Upevent=0x1d,umask=0x301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_tor_occupancy.llc_data_readuncore cacheOccupancy counter for LLC data reads (demand and L2 prefetch). Derived from unc_c_tor_occupancy.miss_opcodeevent=0x36,umask=0x3,filter_opc=0x18201For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries for miss transactions that match an opcode. This generally means that the request was sent to memory or MMIOunc_h_snoop_resp.rspifwduncore cacheM line forwarded from remote cache with no writeback to memoryevent=0x21,umask=0x40164BytesCounts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspIFwd.  This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states.  This is commonly returned with RFO transactions.  It can be either a HitM or a HitFEunc_h_snoop_resp.rspsuncore cacheShared line response from remote cacheevent=0x21,umask=0x20164BytesCounts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspS.  RspS is returned when a remote cache has data but is not forwarding it.  It is a way to let the requesting socket know that it cannot allocate the data in E state.  No data is sent with S RspSunc_h_snoop_resp.rspsfwduncore cacheShared line forwarded from remote cacheevent=0x21,umask=0x80164BytesCounts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd.  This is returned when a remote caching agent forwards data but holds on to its current copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_h_snoop_resp.rsp_fwd_wbuncore cacheM line forwarded from remote cache along with writeback to memoryevent=0x21,umask=0x200164BytesCounts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of Rsp*Fwd*WB.  This snoop response is only used in 4s systems.  It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memoryuncore_qpiqpi_ctl_bandwidth_txuncore interconnectNumber of non data (control) flits transmitted . Derived from unc_q_txl_flits_g0.non_dataevent=0,umask=0x4018BytesCounts the number of flits transmitted across the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of non-NULL non-data flits transmitted across QPI.  This basically tracks the protocol overhead on the QPI link.  One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits.  This includes the header flits for data packetsqpi_data_bandwidth_txuncore interconnectNumber of data flits transmitted . Derived from unc_q_txl_flits_g0.dataevent=0,umask=0x2018BytesCounts the number of flits transmitted across the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of data flits transmitted over QPI.  Each flit contains 64b of data.  This includes both DRS and NCB data flits (coherent and non-coherent).  This can be used to calculate the data bandwidth of the QPI link.  One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits.  This does not include the header flits that go in data packetsunc_q_clockticksuncore interconnectNumber of qfclksevent=0x1401Counts the number of clocks in the QPI LL.  This clock runs at 1/4th the GT/s speed of the QPI link.  For example, a 4GT/s link will have qfclk or 1GHz.  BDX does not support dynamic link speeds, so this frequency is fixedunc_q_cto_countuncore interconnectCount of CTO Eventsevent=0x3801Counts the number of CTO (cluster trigger outs) events that were asserted across the two slots.  If both slots trigger in a given cycle, the event will increment by 2.  You can use edge detect to count the number of cases when both events triggeredunc_q_direct2core.failure_creditsuncore interconnectDirect 2 Core Spawning; Spawn Failure - Egress Creditsevent=0x13,umask=0x201Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because there were not enough Egress credits.  Had there been enough credits, the spawn would have worked as the RBT bit was set and the RBT tag matchedunc_q_direct2core.failure_credits_missuncore interconnectDirect 2 Core Spawning; Spawn Failure - Egress and RBT Missevent=0x13,umask=0x2001Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match and there weren't enough Egress credits.   The valid bit was setunc_q_direct2core.failure_credits_rbtuncore interconnectDirect 2 Core Spawning; Spawn Failure - Egress and RBT Invalidevent=0x13,umask=0x801Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because there were not enough Egress credits AND the RBT bit was not set, but the RBT tag matchedunc_q_direct2core.failure_credits_rbt_missuncore interconnectDirect 2 Core Spawning; Spawn Failure - Egress and RBT Miss, Invalidevent=0x13,umask=0x8001Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match, the valid bit was not set and there weren't enough Egress creditsunc_q_direct2core.failure_missuncore interconnectDirect 2 Core Spawning; Spawn Failure - RBT Missevent=0x13,umask=0x1001Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match although the valid bit was set and there were enough Egress creditsunc_q_direct2core.failure_rbt_hituncore interconnectDirect 2 Core Spawning; Spawn Failure - RBT Invalidevent=0x13,umask=0x401Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the route-back table (RBT) specified that the transaction should not trigger a direct2core transaction.  This is common for IO transactions.  There were enough Egress credits and the RBT tag matched but the valid bit was not setunc_q_direct2core.failure_rbt_missuncore interconnectDirect 2 Core Spawning; Spawn Failure - RBT Miss and Invalidevent=0x13,umask=0x4001Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match and the valid bit was not set although there were enough Egress creditsunc_q_direct2core.success_rbt_hituncore interconnectDirect 2 Core Spawning; Spawn Successevent=0x13,umask=0x101Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn was successful.  There were sufficient credits, the RBT valid bit was set and there was an RBT tag match.  The message was marked to spawn direct2coreunc_q_l1_power_cyclesuncore interconnectCycles in L1event=0x1201Number of QPI qfclk cycles spent in L1 power mode.  L1 is a mode that totally shuts down a QPI link.  Use edge detect to count the number of instances when the QPI link entered L1.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. Because L1 totally shuts down the link, it takes a good amount of time to exit this modeunc_q_rxl0p_power_cyclesuncore interconnectCycles in L0pevent=0x1001Number of QPI qfclk cycles spent in L0p power mode.  L0p is a mode where we disable 1/2 of the QPI lanes, decreasing our bandwidth in order to save power.  It increases snoop and data transfer latencies and decreases overall bandwidth.  This mode can be very useful in NUMA optimized workloads that largely only utilize QPI for snoops and their responses.  Use edge detect to count the number of instances when the QPI link entered L0p.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in anotherunc_q_rxl0_power_cyclesuncore interconnectCycles in L0event=0xf01Number of QPI qfclk cycles spent in L0 power mode in the Link Layer.  L0 is the default mode which provides the highest performance with the most power.  Use edge detect to count the number of instances that the link entered L0.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another.  The phy layer  sometimes leaves L0 for training, which will not be captured by this eventunc_q_rxl_bypasseduncore interconnectRx Flit Buffer Bypassedevent=0x901Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress.  This is a latency optimization, and should generally be the common case.  If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latencyunc_q_rxl_crc_errors.link_inituncore interconnectCRC Errors Detected; LinkInitevent=0x3,umask=0x101Number of CRC errors detected in the QPI Agent.  Each QPI flit incorporates 8 bits of CRC for error detection.  This counts the number of flits where the CRC was able to detect an error.  After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it).; CRC errors detected during link initializationunc_q_rxl_crc_errors.normal_opuncore interconnectUNC_Q_RxL_CRC_ERRORS.NORMAL_OPevent=0x3,umask=0x201unc_q_rxl_credits_consumed_vn0.drsuncore interconnectVN0 Credit Consumed; DRSevent=0x1e,umask=0x101Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the DRS message classunc_q_rxl_credits_consumed_vn0.homuncore interconnectVN0 Credit Consumed; HOMevent=0x1e,umask=0x801Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the HOM message classunc_q_rxl_credits_consumed_vn0.ncbuncore interconnectVN0 Credit Consumed; NCBevent=0x1e,umask=0x201Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NCB message classunc_q_rxl_credits_consumed_vn0.ncsuncore interconnectVN0 Credit Consumed; NCSevent=0x1e,umask=0x401Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NCS message classunc_q_rxl_credits_consumed_vn0.ndruncore interconnectVN0 Credit Consumed; NDRevent=0x1e,umask=0x2001Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NDR message classunc_q_rxl_credits_consumed_vn0.snpuncore interconnectVN0 Credit Consumed; SNPevent=0x1e,umask=0x1001Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the SNP message classunc_q_rxl_credits_consumed_vn1.drsuncore interconnectVN1 Credit Consumed; DRSevent=0x39,umask=0x101Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the DRS message classunc_q_rxl_credits_consumed_vn1.homuncore interconnectVN1 Credit Consumed; HOMevent=0x39,umask=0x801Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the HOM message classunc_q_rxl_credits_consumed_vn1.ncbuncore interconnectVN1 Credit Consumed; NCBevent=0x39,umask=0x201Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NCB message classunc_q_rxl_credits_consumed_vn1.ncsuncore interconnectVN1 Credit Consumed; NCSevent=0x39,umask=0x401Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NCS message classunc_q_rxl_credits_consumed_vn1.ndruncore interconnectVN1 Credit Consumed; NDRevent=0x39,umask=0x2001Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NDR message classunc_q_rxl_credits_consumed_vn1.snpuncore interconnectVN1 Credit Consumed; SNPevent=0x39,umask=0x1001Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the SNP message classunc_q_rxl_credits_consumed_vnauncore interconnectVNA Credit Consumedevent=0x1d01Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_q_rxl_cycles_neuncore interconnectRxQ Cycles Not Emptyevent=0xa01Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancyunc_q_rxl_cycles_ne_drs.vn0uncore interconnectRxQ Cycles Not Empty - DRS; for VN0event=0xf,umask=0x101Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors DRS flits onlyunc_q_rxl_cycles_ne_drs.vn1uncore interconnectRxQ Cycles Not Empty - DRS; for VN1event=0xf,umask=0x201Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors DRS flits onlyunc_q_rxl_cycles_ne_hom.vn0uncore interconnectRxQ Cycles Not Empty - HOM; for VN0event=0x12,umask=0x101Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors HOM flits onlyunc_q_rxl_cycles_ne_hom.vn1uncore interconnectRxQ Cycles Not Empty - HOM; for VN1event=0x12,umask=0x201Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors HOM flits onlyunc_q_rxl_cycles_ne_ncb.vn0uncore interconnectRxQ Cycles Not Empty - NCB; for VN0event=0x10,umask=0x101Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors NCB flits onlyunc_q_rxl_cycles_ne_ncb.vn1uncore interconnectRxQ Cycles Not Empty - NCB; for VN1event=0x10,umask=0x201Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors NCB flits onlyunc_q_rxl_cycles_ne_ncs.vn0uncore interconnectRxQ Cycles Not Empty - NCS; for VN0event=0x11,umask=0x101Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors NCS flits onlyunc_q_rxl_cycles_ne_ncs.vn1uncore interconnectRxQ Cycles Not Empty - NCS; for VN1event=0x11,umask=0x201Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors NCS flits onlyunc_q_rxl_cycles_ne_ndr.vn0uncore interconnectRxQ Cycles Not Empty - NDR; for VN0event=0x14,umask=0x101Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors NDR flits onlyunc_q_rxl_cycles_ne_ndr.vn1uncore interconnectRxQ Cycles Not Empty - NDR; for VN1event=0x14,umask=0x201Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors NDR flits onlyunc_q_rxl_cycles_ne_snp.vn0uncore interconnectRxQ Cycles Not Empty - SNP; for VN0event=0x13,umask=0x101Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors SNP flits onlyunc_q_rxl_cycles_ne_snp.vn1uncore interconnectRxQ Cycles Not Empty - SNP; for VN1event=0x13,umask=0x201Counts the number of cycles that the QPI RxQ was not empty.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy.  This monitors SNP flits onlyunc_q_rxl_flits_g0.idleuncore interconnectFlits Received - Group 0; Idle and Null Flitsevent=0x1,umask=0x101Counts the number of flits received from the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of flits received over QPI that do not hold protocol payload.  When QPI is not in a power saving state, it continuously transmits flits across the link.  When there are no protocol flits to send, it will send IDLE and NULL flits  across.  These flits sometimes do carry a payload, such as credit returns, but are generally not considered part of the QPI bandwidthunc_q_rxl_flits_g1.drsuncore interconnectFlits Received - Group 1; DRS Flits (both Header and Data)event=0x2,umask=0x1801Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over QPI on the DRS (Data Response) channel.  DRS flits are used to transmit data with coherency.  This does not count data flits received over the NCB channel which transmits non-coherent dataunc_q_rxl_flits_g1.drs_datauncore interconnectFlits Received - Group 1; DRS Data Flitsevent=0x2,umask=0x801Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of data flits received over QPI on the DRS (Data Response) channel.  DRS flits are used to transmit data with coherency.  This does not count data flits received over the NCB channel which transmits non-coherent data.  This includes only the data flits (not the header)unc_q_rxl_flits_g1.drs_nondatauncore interconnectFlits Received - Group 1; DRS Header Flitsevent=0x2,umask=0x1001Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of protocol flits received over QPI on the DRS (Data Response) channel.  DRS flits are used to transmit data with coherency.  This does not count data flits received over the NCB channel which transmits non-coherent data.  This includes only the header flits (not the data).  This includes extended headersunc_q_rxl_flits_g1.homuncore interconnectFlits Received - Group 1; HOM Flitsevent=0x2,umask=0x601Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of flits received over QPI on the home channelunc_q_rxl_flits_g1.hom_nonrequncore interconnectFlits Received - Group 1; HOM Non-Request Flitsevent=0x2,umask=0x401Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of non-request flits received over QPI on the home channel.  These are most commonly snoop responses, and this event can be used as a proxy for thatunc_q_rxl_flits_g1.hom_requncore interconnectFlits Received - Group 1; HOM Request Flitsevent=0x2,umask=0x201Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of data request received over QPI on the home channel.  This basically counts the number of remote memory requests received over QPI.  In conjunction with the local read count in the Home Agent, one can calculate the number of LLC Missesunc_q_rxl_flits_g1.snpuncore interconnectFlits Received - Group 1; SNP Flitsevent=0x2,umask=0x101Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of snoop request flits received over QPI.  These requests are contained in the snoop channel.  This does not include snoop responses, which are received on the home channelunc_q_rxl_flits_g2.ncbuncore interconnectFlits Received - Group 2; Non-Coherent Rx Flitsevent=0x3,umask=0xc01Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass flits.  These packets are generally used to transmit non-coherent data across QPIunc_q_rxl_flits_g2.ncb_datauncore interconnectFlits Received - Group 2; Non-Coherent data Rx Flitsevent=0x3,umask=0x401Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass data flits.  These flits are generally used to transmit non-coherent data across QPI.  This does not include a count of the DRS (coherent) data flits.  This only counts the data flits, not the NCB headersunc_q_rxl_flits_g2.ncb_nondatauncore interconnectFlits Received - Group 2; Non-Coherent non-data Rx Flitsevent=0x3,umask=0x801Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass non-data flits.  These packets are generally used to transmit non-coherent data across QPI, and the flits counted here are for headers and other non-data flits.  This includes extended headersunc_q_rxl_flits_g2.ncsuncore interconnectFlits Received - Group 2; Non-Coherent standard Rx Flitsevent=0x3,umask=0x1001Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of NCS (non-coherent standard) flits received over QPI.    This includes extended headersunc_q_rxl_flits_g2.ndr_aduncore interconnectFlits Received - Group 2; Non-Data Response Rx Flits - ADevent=0x3,umask=0x101Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over the NDR (Non-Data Response) channel.  This channel is used to send a variety of protocol flits including grants and completions.  This is only for NDR packets to the local socket which use the AK ringunc_q_rxl_flits_g2.ndr_akuncore interconnectFlits Received - Group 2; Non-Data Response Rx Flits - AKevent=0x3,umask=0x201Counts the number of flits received from the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over the NDR (Non-Data Response) channel.  This channel is used to send a variety of protocol flits including grants and completions.  This is only for NDR packets destined for Route-thru to a remote socketunc_q_rxl_insertsuncore interconnectRx Flit Buffer Allocationsevent=0x801Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_q_rxl_inserts_drs.vn0uncore interconnectRx Flit Buffer Allocations - DRS; for VN0event=0x9,umask=0x101Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only DRS flitsunc_q_rxl_inserts_drs.vn1uncore interconnectRx Flit Buffer Allocations - DRS; for VN1event=0x9,umask=0x201Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only DRS flitsunc_q_rxl_inserts_hom.vn0uncore interconnectRx Flit Buffer Allocations - HOM; for VN0event=0xc,umask=0x101Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only HOM flitsunc_q_rxl_inserts_hom.vn1uncore interconnectRx Flit Buffer Allocations - HOM; for VN1event=0xc,umask=0x201Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only HOM flitsunc_q_rxl_inserts_ncb.vn0uncore interconnectRx Flit Buffer Allocations - NCB; for VN0event=0xa,umask=0x101Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NCB flitsunc_q_rxl_inserts_ncb.vn1uncore interconnectRx Flit Buffer Allocations - NCB; for VN1event=0xa,umask=0x201Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NCB flitsunc_q_rxl_inserts_ncs.vn0uncore interconnectRx Flit Buffer Allocations - NCS; for VN0event=0xb,umask=0x101Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NCS flitsunc_q_rxl_inserts_ncs.vn1uncore interconnectRx Flit Buffer Allocations - NCS; for VN1event=0xb,umask=0x201Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NCS flitsunc_q_rxl_inserts_ndr.vn0uncore interconnectRx Flit Buffer Allocations - NDR; for VN0event=0xe,umask=0x101Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NDR flitsunc_q_rxl_inserts_ndr.vn1uncore interconnectRx Flit Buffer Allocations - NDR; for VN1event=0xe,umask=0x201Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NDR flitsunc_q_rxl_inserts_snp.vn0uncore interconnectRx Flit Buffer Allocations - SNP; for VN0event=0xd,umask=0x101Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only SNP flitsunc_q_rxl_inserts_snp.vn1uncore interconnectRx Flit Buffer Allocations - SNP; for VN1event=0xd,umask=0x201Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only SNP flitsunc_q_rxl_occupancyuncore interconnectRxQ Occupancy - All Packetsevent=0xb01Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetimeunc_q_rxl_occupancy_drs.vn0uncore interconnectRxQ Occupancy - DRS; for VN0event=0x15,umask=0x101Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors DRS flits onlyunc_q_rxl_occupancy_drs.vn1uncore interconnectRxQ Occupancy - DRS; for VN1event=0x15,umask=0x201Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors DRS flits onlyunc_q_rxl_occupancy_hom.vn0uncore interconnectRxQ Occupancy - HOM; for VN0event=0x18,umask=0x101Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors HOM flits onlyunc_q_rxl_occupancy_hom.vn1uncore interconnectRxQ Occupancy - HOM; for VN1event=0x18,umask=0x201Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors HOM flits onlyunc_q_rxl_occupancy_ncb.vn0uncore interconnectRxQ Occupancy - NCB; for VN0event=0x16,umask=0x101Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NCB flits onlyunc_q_rxl_occupancy_ncb.vn1uncore interconnectRxQ Occupancy - NCB; for VN1event=0x16,umask=0x201Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NCB flits onlyunc_q_rxl_occupancy_ncs.vn0uncore interconnectRxQ Occupancy - NCS; for VN0event=0x17,umask=0x101Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NCS flits onlyunc_q_rxl_occupancy_ncs.vn1uncore interconnectRxQ Occupancy - NCS; for VN1event=0x17,umask=0x201Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NCS flits onlyunc_q_rxl_occupancy_ndr.vn0uncore interconnectRxQ Occupancy - NDR; for VN0event=0x1a,umask=0x101Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NDR flits onlyunc_q_rxl_occupancy_ndr.vn1uncore interconnectRxQ Occupancy - NDR; for VN1event=0x1a,umask=0x201Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NDR flits onlyunc_q_rxl_occupancy_snp.vn0uncore interconnectRxQ Occupancy - SNP; for VN0event=0x19,umask=0x101Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors SNP flits onlyunc_q_rxl_occupancy_snp.vn1uncore interconnectRxQ Occupancy - SNP; for VN1event=0x19,umask=0x201Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors SNP flits onlyunc_q_rxl_stalls_vn0.bgf_drsuncore interconnectStalls Sending to R3QPI on VN0; BGF Stall - HOMevent=0x35,umask=0x101Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the HOM message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn0.bgf_homuncore interconnectStalls Sending to R3QPI on VN0; BGF Stall - DRSevent=0x35,umask=0x801Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the DRS message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn0.bgf_ncbuncore interconnectStalls Sending to R3QPI on VN0; BGF Stall - SNPevent=0x35,umask=0x201Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the SNP message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn0.bgf_ncsuncore interconnectStalls Sending to R3QPI on VN0; BGF Stall - NDRevent=0x35,umask=0x401Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NDR message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn0.bgf_ndruncore interconnectStalls Sending to R3QPI on VN0; BGF Stall - NCSevent=0x35,umask=0x2001Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NCS message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn0.bgf_snpuncore interconnectStalls Sending to R3QPI on VN0; BGF Stall - NCBevent=0x35,umask=0x1001Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NCB message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn0.egress_creditsuncore interconnectStalls Sending to R3QPI on VN0; Egress Creditsevent=0x35,umask=0x4001Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet because there were insufficient BGF credits.  For details on a message class granularity, use the Egress Credit Occupancy eventsunc_q_rxl_stalls_vn0.gvuncore interconnectStalls Sending to R3QPI on VN0; GVevent=0x35,umask=0x8001Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled because a GV transition (frequency transition) was taking placeunc_q_rxl_stalls_vn1.bgf_drsuncore interconnectStalls Sending to R3QPI on VN1; BGF Stall - HOMevent=0x3a,umask=0x101Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the HOM message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn1.bgf_homuncore interconnectStalls Sending to R3QPI on VN1; BGF Stall - DRSevent=0x3a,umask=0x801Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the DRS message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn1.bgf_ncbuncore interconnectStalls Sending to R3QPI on VN1; BGF Stall - SNPevent=0x3a,umask=0x201Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the SNP message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn1.bgf_ncsuncore interconnectStalls Sending to R3QPI on VN1; BGF Stall - NDRevent=0x3a,umask=0x401Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NDR message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn1.bgf_ndruncore interconnectStalls Sending to R3QPI on VN1; BGF Stall - NCSevent=0x3a,umask=0x2001Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NCS message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_rxl_stalls_vn1.bgf_snpuncore interconnectStalls Sending to R3QPI on VN1; BGF Stall - NCBevent=0x3a,umask=0x1001Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NCB message class because there were not enough BGF credits.  In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundaryunc_q_txl0p_power_cyclesuncore interconnectCycles in L0pevent=0xd01Number of QPI qfclk cycles spent in L0p power mode.  L0p is a mode where we disable 1/2 of the QPI lanes, decreasing our bandwidth in order to save power.  It increases snoop and data transfer latencies and decreases overall bandwidth.  This mode can be very useful in NUMA optimized workloads that largely only utilize QPI for snoops and their responses.  Use edge detect to count the number of instances when the QPI link entered L0p.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in anotherunc_q_txl0_power_cyclesuncore interconnectCycles in L0event=0xc01Number of QPI qfclk cycles spent in L0 power mode in the Link Layer.  L0 is the default mode which provides the highest performance with the most power.  Use edge detect to count the number of instances that the link entered L0.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another.  The phy layer  sometimes leaves L0 for training, which will not be captured by this eventunc_q_txl_bypasseduncore interconnectTx Flit Buffer Bypassedevent=0x501Counts the number of times that an incoming flit was able to bypass the Tx flit buffer and pass directly out the QPI Link. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the linkunc_q_txl_crc_no_credits.almost_fulluncore interconnectCycles Stalled with no LLR Credits; LLR is almost fullevent=0x2,umask=0x201Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall.; When LLR is almost full, we block some but not all packetsunc_q_txl_crc_no_credits.fulluncore interconnectCycles Stalled with no LLR Credits; LLR is fullevent=0x2,umask=0x101Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall.; When LLR is totally full, we are not allowed to send any packetsunc_q_txl_cycles_neuncore interconnectTx Flit Buffer Cycles not Emptyevent=0x601Counts the number of cycles when the TxQ is not empty. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the linkunc_q_txl_flits_g0.datauncore interconnectFlits Transferred - Group 0; Data Tx Flitsevent=0,umask=0x201Counts the number of flits transmitted across the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of data flits transmitted over QPI.  Each flit contains 64b of data.  This includes both DRS and NCB data flits (coherent and non-coherent).  This can be used to calculate the data bandwidth of the QPI link.  One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits.  This does not include the header flits that go in data packetsunc_q_txl_flits_g0.non_datauncore interconnectFlits Transferred - Group 0; Non-Data protocol Tx Flitsevent=0,umask=0x401Counts the number of flits transmitted across the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of non-NULL non-data flits transmitted across QPI.  This basically tracks the protocol overhead on the QPI link.  One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits.  This includes the header flits for data packetsunc_q_txl_flits_g1.drsuncore interconnectFlits Transferred - Group 1; DRS Flits (both Header and Data)event=0,umask=0x1801Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over QPI on the DRS (Data Response) channel.  DRS flits are used to transmit data with coherencyunc_q_txl_flits_g1.drs_datauncore interconnectFlits Transferred - Group 1; DRS Data Flitsevent=0,umask=0x801Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of data flits transmitted over QPI on the DRS (Data Response) channel.  DRS flits are used to transmit data with coherency.  This does not count data flits transmitted over the NCB channel which transmits non-coherent data.  This includes only the data flits (not the header)unc_q_txl_flits_g1.drs_nondatauncore interconnectFlits Transferred - Group 1; DRS Header Flitsevent=0,umask=0x1001Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of protocol flits transmitted over QPI on the DRS (Data Response) channel.  DRS flits are used to transmit data with coherency.  This does not count data flits transmitted over the NCB channel which transmits non-coherent data.  This includes only the header flits (not the data).  This includes extended headersunc_q_txl_flits_g1.homuncore interconnectFlits Transferred - Group 1; HOM Flitsevent=0,umask=0x601Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of flits transmitted over QPI on the home channelunc_q_txl_flits_g1.hom_nonrequncore interconnectFlits Transferred - Group 1; HOM Non-Request Flitsevent=0,umask=0x401Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of non-request flits transmitted over QPI on the home channel.  These are most commonly snoop responses, and this event can be used as a proxy for thatunc_q_txl_flits_g1.hom_requncore interconnectFlits Transferred - Group 1; HOM Request Flitsevent=0,umask=0x201Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of data request transmitted over QPI on the home channel.  This basically counts the number of remote memory requests transmitted over QPI.  In conjunction with the local read count in the Home Agent, one can calculate the number of LLC Missesunc_q_txl_flits_g1.snpuncore interconnectFlits Transferred - Group 1; SNP Flitsevent=0,umask=0x101Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of snoop request flits transmitted over QPI.  These requests are contained in the snoop channel.  This does not include snoop responses, which are transmitted on the home channelunc_q_txl_flits_g2.ncbuncore interconnectFlits Transferred - Group 2; Non-Coherent Bypass Tx Flitsevent=0x1,umask=0xc01Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass flits.  These packets are generally used to transmit non-coherent data across QPIunc_q_txl_flits_g2.ncb_datauncore interconnectFlits Transferred - Group 2; Non-Coherent data Tx Flitsevent=0x1,umask=0x401Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass data flits.  These flits are generally used to transmit non-coherent data across QPI.  This does not include a count of the DRS (coherent) data flits.  This only counts the data flits, not the NCB headersunc_q_txl_flits_g2.ncb_nondatauncore interconnectFlits Transferred - Group 2; Non-Coherent non-data Tx Flitsevent=0x1,umask=0x801Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass non-data flits.  These packets are generally used to transmit non-coherent data across QPI, and the flits counted here are for headers and other non-data flits.  This includes extended headersunc_q_txl_flits_g2.ncsuncore interconnectFlits Transferred - Group 2; Non-Coherent standard Tx Flitsevent=0x1,umask=0x1001Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of NCS (non-coherent standard) flits transmitted over QPI.    This includes extended headersunc_q_txl_flits_g2.ndr_aduncore interconnectFlits Transferred - Group 2; Non-Data Response Tx Flits - ADevent=0x1,umask=0x101Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over the NDR (Non-Data Response) channel.  This channel is used to send a variety of protocol flits including grants and completions.  This is only for NDR packets to the local socket which use the AK ringunc_q_txl_flits_g2.ndr_akuncore interconnectFlits Transferred - Group 2; Non-Data Response Tx Flits - AKevent=0x1,umask=0x201Counts the number of flits transmitted across the QPI Link.  This is one of three groups that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over the NDR (Non-Data Response) channel.  This channel is used to send a variety of protocol flits including grants and completions.  This is only for NDR packets destined for Route-thru to a remote socketunc_q_txl_insertsuncore interconnectTx Flit Buffer Allocationsevent=0x401Number of allocations into the QPI Tx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_q_txl_occupancyuncore interconnectTx Flit Buffer Occupancyevent=0x701Accumulates the number of flits in the TxQ.  Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQunc_q_txr_ad_hom_credit_acquired.vn0uncore interconnectR3QPI Egress Credit Occupancy - HOM; for VN0event=0x26,umask=0x101Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Home messages on ADunc_q_txr_ad_hom_credit_acquired.vn1uncore interconnectR3QPI Egress Credit Occupancy - HOM; for VN1event=0x26,umask=0x201Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Home messages on ADunc_q_txr_ad_hom_credit_occupancy.vn0uncore interconnectR3QPI Egress Credit Occupancy - AD HOM; for VN0event=0x22,umask=0x101Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle.  Flow Control FIFO for HOM messages on ADunc_q_txr_ad_hom_credit_occupancy.vn1uncore interconnectR3QPI Egress Credit Occupancy - AD HOM; for VN1event=0x22,umask=0x201Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle.  Flow Control FIFO for HOM messages on ADunc_q_txr_ad_ndr_credit_acquired.vn0uncore interconnectR3QPI Egress Credit Occupancy - AD NDR; for VN0event=0x28,umask=0x101Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle.  Flow Control FIFO for NDR messages on ADunc_q_txr_ad_ndr_credit_acquired.vn1uncore interconnectR3QPI Egress Credit Occupancy - AD NDR; for VN1event=0x28,umask=0x201Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle.  Flow Control FIFO for NDR messages on ADunc_q_txr_ad_ndr_credit_occupancy.vn0uncore interconnectR3QPI Egress Credit Occupancy - AD NDR; for VN0event=0x24,umask=0x101Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO  for NDR messages on ADunc_q_txr_ad_ndr_credit_occupancy.vn1uncore interconnectR3QPI Egress Credit Occupancy - AD NDR; for VN1event=0x24,umask=0x201Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO  for NDR messages on ADunc_q_txr_ad_snp_credit_acquired.vn0uncore interconnectR3QPI Egress Credit Occupancy - SNP; for VN0event=0x27,umask=0x101Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle.  Flow Control FIFO for Snoop messages on ADunc_q_txr_ad_snp_credit_acquired.vn1uncore interconnectR3QPI Egress Credit Occupancy - SNP; for VN1event=0x27,umask=0x201Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle.  Flow Control FIFO for Snoop messages on ADunc_q_txr_ad_snp_credit_occupancy.vn0uncore interconnectR3QPI Egress Credit Occupancy - AD SNP; for VN0event=0x23,umask=0x101Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle.  Flow Control FIFO for Snoop messages on ADunc_q_txr_ad_snp_credit_occupancy.vn1uncore interconnectR3QPI Egress Credit Occupancy - AD SNP; for VN1event=0x23,umask=0x201Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle.  Flow Control FIFO for Snoop messages on ADunc_q_txr_ak_ndr_credit_acquireduncore interconnectR3QPI Egress Credit Occupancy - AK NDRevent=0x2901Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egressunc_q_txr_ak_ndr_credit_occupancyuncore interconnectR3QPI Egress Credit Occupancy - AK NDRevent=0x2501Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  Local NDR message class to AK Egressunc_q_txr_bl_drs_credit_acquired.vn0uncore interconnectR3QPI Egress Credit Occupancy - DRS; for VN0event=0x2a,umask=0x101Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egressunc_q_txr_bl_drs_credit_acquired.vn1uncore interconnectR3QPI Egress Credit Occupancy - DRS; for VN1event=0x2a,umask=0x201Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egressunc_q_txr_bl_drs_credit_acquired.vn_shruncore interconnectR3QPI Egress Credit Occupancy - DRS; for Shared VNevent=0x2a,umask=0x401Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egressunc_q_txr_bl_drs_credit_occupancy.vn0uncore interconnectR3QPI Egress Credit Occupancy - BL DRS; for VN0event=0x1f,umask=0x101Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  DRS message class to BL Egressunc_q_txr_bl_drs_credit_occupancy.vn1uncore interconnectR3QPI Egress Credit Occupancy - BL DRS; for VN1event=0x1f,umask=0x201Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  DRS message class to BL Egressunc_q_txr_bl_drs_credit_occupancy.vn_shruncore interconnectR3QPI Egress Credit Occupancy - BL DRS; for Shared VNevent=0x1f,umask=0x401Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  DRS message class to BL Egressunc_q_txr_bl_ncb_credit_acquired.vn0uncore interconnectR3QPI Egress Credit Occupancy - NCB; for VN0event=0x2b,umask=0x101Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCB message class to BL Egressunc_q_txr_bl_ncb_credit_acquired.vn1uncore interconnectR3QPI Egress Credit Occupancy - NCB; for VN1event=0x2b,umask=0x201Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCB message class to BL Egressunc_q_txr_bl_ncb_credit_occupancy.vn0uncore interconnectR3QPI Egress Credit Occupancy - BL NCB; for VN0event=0x20,umask=0x101Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  NCB message class to BL Egressunc_q_txr_bl_ncb_credit_occupancy.vn1uncore interconnectR3QPI Egress Credit Occupancy - BL NCB; for VN1event=0x20,umask=0x201Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  NCB message class to BL Egressunc_q_txr_bl_ncs_credit_acquired.vn0uncore interconnectR3QPI Egress Credit Occupancy - NCS; for VN0event=0x2c,umask=0x101Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCS message class to BL Egressunc_q_txr_bl_ncs_credit_acquired.vn1uncore interconnectR3QPI Egress Credit Occupancy - NCS; for VN1event=0x2c,umask=0x201Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCS message class to BL Egressunc_q_txr_bl_ncs_credit_occupancy.vn0uncore interconnectR3QPI Egress Credit Occupancy - BL NCS; for VN0event=0x21,umask=0x101Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  NCS message class to BL Egressunc_q_txr_bl_ncs_credit_occupancy.vn1uncore interconnectR3QPI Egress Credit Occupancy - BL NCS; for VN1event=0x21,umask=0x201Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  NCS message class to BL Egressunc_q_vna_credit_returnsuncore interconnectVNA Credits Returnedevent=0x1c01Number of VNA credits returnedunc_q_vna_credit_return_occupancyuncore interconnectVNA Credits Pending Return - Occupancyevent=0x1b01Number of VNA credits in the Rx side that are waitng to be returned back across the linkuncore_r3qpiunc_r3_clockticksuncore interconnectNumber of uclks in domainevent=0x101Counts the number of uclks in the QPI uclk domain.  This could be slightly different than the count in the Ubox because of enable/freeze delays.  However, because the QPI Agent is close to the Ubox, they generally should not diverge by more than a handful of cyclesunc_r3_c_hi_ad_credits_empty.cbo10uncore interconnectCBox AD Credits Emptyevent=0x1f,umask=0x401No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 10unc_r3_c_hi_ad_credits_empty.cbo11uncore interconnectCBox AD Credits Emptyevent=0x1f,umask=0x801No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 11unc_r3_c_hi_ad_credits_empty.cbo12uncore interconnectCBox AD Credits Emptyevent=0x1f,umask=0x1001No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 12unc_r3_c_hi_ad_credits_empty.cbo13uncore interconnectCBox AD Credits Emptyevent=0x1f,umask=0x2001No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 13unc_r3_c_hi_ad_credits_empty.cbo14_16uncore interconnectCBox AD Credits Emptyevent=0x1f,umask=0x4001No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 14&16unc_r3_c_hi_ad_credits_empty.cbo8uncore interconnectCBox AD Credits Emptyevent=0x1f,umask=0x101No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 8unc_r3_c_hi_ad_credits_empty.cbo9uncore interconnectCBox AD Credits Emptyevent=0x1f,umask=0x201No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 9unc_r3_c_hi_ad_credits_empty.cbo_15_17uncore interconnectCBox AD Credits Emptyevent=0x1f,umask=0x8001No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 15&17unc_r3_c_lo_ad_credits_empty.cbo0uncore interconnectCBox AD Credits Emptyevent=0x22,umask=0x101No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 0unc_r3_c_lo_ad_credits_empty.cbo1uncore interconnectCBox AD Credits Emptyevent=0x22,umask=0x201No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 1unc_r3_c_lo_ad_credits_empty.cbo2uncore interconnectCBox AD Credits Emptyevent=0x22,umask=0x401No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 2unc_r3_c_lo_ad_credits_empty.cbo3uncore interconnectCBox AD Credits Emptyevent=0x22,umask=0x801No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 3unc_r3_c_lo_ad_credits_empty.cbo4uncore interconnectCBox AD Credits Emptyevent=0x22,umask=0x1001No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 4unc_r3_c_lo_ad_credits_empty.cbo5uncore interconnectCBox AD Credits Emptyevent=0x22,umask=0x2001No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 5unc_r3_c_lo_ad_credits_empty.cbo6uncore interconnectCBox AD Credits Emptyevent=0x22,umask=0x4001No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 6unc_r3_c_lo_ad_credits_empty.cbo7uncore interconnectCBox AD Credits Emptyevent=0x22,umask=0x8001No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 7unc_r3_ha_r2_bl_credits_empty.ha0uncore interconnectHA/R2 AD Credits Emptyevent=0x2d,umask=0x101No credits available to send to either HA or R2 on the BL Ring; HA0unc_r3_ha_r2_bl_credits_empty.ha1uncore interconnectHA/R2 AD Credits Emptyevent=0x2d,umask=0x201No credits available to send to either HA or R2 on the BL Ring; HA1unc_r3_ha_r2_bl_credits_empty.r2_ncbuncore interconnectHA/R2 AD Credits Emptyevent=0x2d,umask=0x401No credits available to send to either HA or R2 on the BL Ring; R2 NCB Messagesunc_r3_ha_r2_bl_credits_empty.r2_ncsuncore interconnectHA/R2 AD Credits Emptyevent=0x2d,umask=0x801No credits available to send to either HA or R2 on the BL Ring; R2 NCS Messagesunc_r3_iot_backpressure.hubuncore interconnectIOT Backpressureevent=0xb,umask=0x201unc_r3_iot_backpressure.satuncore interconnectIOT Backpressureevent=0xb,umask=0x101unc_r3_iot_cts_hi.cts2uncore interconnectIOT Common Trigger Sequencer - Hievent=0xd,umask=0x101Debug Mask/Match Tie-Insunc_r3_iot_cts_hi.cts3uncore interconnectIOT Common Trigger Sequencer - Hievent=0xd,umask=0x201Debug Mask/Match Tie-Insunc_r3_iot_cts_lo.cts0uncore interconnectIOT Common Trigger Sequencer - Loevent=0xc,umask=0x101Debug Mask/Match Tie-Insunc_r3_iot_cts_lo.cts1uncore interconnectIOT Common Trigger Sequencer - Loevent=0xc,umask=0x201Debug Mask/Match Tie-Insunc_r3_qpi0_ad_credits_empty.vn0_homuncore interconnectQPI0 AD Credits Emptyevent=0x20,umask=0x201No credits available to send to QPI0 on the AD Ring; VN0 HOM Messagesunc_r3_qpi0_ad_credits_empty.vn0_ndruncore interconnectQPI0 AD Credits Emptyevent=0x20,umask=0x801No credits available to send to QPI0 on the AD Ring; VN0 NDR Messagesunc_r3_qpi0_ad_credits_empty.vn0_snpuncore interconnectQPI0 AD Credits Emptyevent=0x20,umask=0x401No credits available to send to QPI0 on the AD Ring; VN0 SNP Messagesunc_r3_qpi0_ad_credits_empty.vn1_homuncore interconnectQPI0 AD Credits Emptyevent=0x20,umask=0x1001No credits available to send to QPI0 on the AD Ring; VN1 HOM Messagesunc_r3_qpi0_ad_credits_empty.vn1_ndruncore interconnectQPI0 AD Credits Emptyevent=0x20,umask=0x4001No credits available to send to QPI0 on the AD Ring; VN1 NDR Messagesunc_r3_qpi0_ad_credits_empty.vn1_snpuncore interconnectQPI0 AD Credits Emptyevent=0x20,umask=0x2001No credits available to send to QPI0 on the AD Ring; VN1 SNP Messagesunc_r3_qpi0_ad_credits_empty.vnauncore interconnectQPI0 AD Credits Emptyevent=0x20,umask=0x101No credits available to send to QPI0 on the AD Ring; VNAunc_r3_qpi0_bl_credits_empty.vn1_homuncore interconnectQPI0 BL Credits Emptyevent=0x21,umask=0x1001No credits available to send to QPI0 on the BL Ring; VN1 HOM Messagesunc_r3_qpi0_bl_credits_empty.vn1_ndruncore interconnectQPI0 BL Credits Emptyevent=0x21,umask=0x4001No credits available to send to QPI0 on the BL Ring; VN1 NDR Messagesunc_r3_qpi0_bl_credits_empty.vn1_snpuncore interconnectQPI0 BL Credits Emptyevent=0x21,umask=0x2001No credits available to send to QPI0 on the BL Ring; VN1 SNP Messagesunc_r3_qpi0_bl_credits_empty.vnauncore interconnectQPI0 BL Credits Emptyevent=0x21,umask=0x101No credits available to send to QPI0 on the BL Ring; VNAunc_r3_qpi1_ad_credits_empty.vn1_homuncore interconnectQPI1 AD Credits Emptyevent=0x2e,umask=0x1001No credits available to send to QPI1 on the AD Ring; VN1 HOM Messagesunc_r3_qpi1_ad_credits_empty.vn1_ndruncore interconnectQPI1 AD Credits Emptyevent=0x2e,umask=0x4001No credits available to send to QPI1 on the AD Ring; VN1 NDR Messagesunc_r3_qpi1_ad_credits_empty.vn1_snpuncore interconnectQPI1 AD Credits Emptyevent=0x2e,umask=0x2001No credits available to send to QPI1 on the AD Ring; VN1 SNP Messagesunc_r3_qpi1_ad_credits_empty.vnauncore interconnectQPI1 AD Credits Emptyevent=0x2e,umask=0x101No credits available to send to QPI1 on the AD Ring; VNAunc_r3_qpi1_bl_credits_empty.vn0_homuncore interconnectQPI1 BL Credits Emptyevent=0x2f,umask=0x201No credits available to send to QPI1 on the BL Ring; VN0 HOM Messagesunc_r3_qpi1_bl_credits_empty.vn0_ndruncore interconnectQPI1 BL Credits Emptyevent=0x2f,umask=0x801No credits available to send to QPI1 on the BL Ring; VN0 NDR Messagesunc_r3_qpi1_bl_credits_empty.vn0_snpuncore interconnectQPI1 BL Credits Emptyevent=0x2f,umask=0x401No credits available to send to QPI1 on the BL Ring; VN0 SNP Messagesunc_r3_qpi1_bl_credits_empty.vn1_homuncore interconnectQPI1 BL Credits Emptyevent=0x2f,umask=0x1001No credits available to send to QPI1 on the BL Ring; VN1 HOM Messagesunc_r3_qpi1_bl_credits_empty.vn1_ndruncore interconnectQPI1 BL Credits Emptyevent=0x2f,umask=0x4001No credits available to send to QPI1 on the BL Ring; VN1 NDR Messagesunc_r3_qpi1_bl_credits_empty.vn1_snpuncore interconnectQPI1 BL Credits Emptyevent=0x2f,umask=0x2001No credits available to send to QPI1 on the BL Ring; VN1 SNP Messagesunc_r3_qpi1_bl_credits_empty.vnauncore interconnectQPI1 BL Credits Emptyevent=0x2f,umask=0x101No credits available to send to QPI1 on the BL Ring; VNAunc_r3_ring_ad_used.alluncore interconnectR3 AD Ring in Use; Allevent=0x7,umask=0xf01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ad_used.ccwuncore interconnectR3 AD Ring in Use; Counterclockwiseevent=0x7,umask=0xc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ad_used.ccw_evenuncore interconnectR3 AD Ring in Use; Counterclockwise and Evenevent=0x7,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_r3_ring_ad_used.ccw_odduncore interconnectR3 AD Ring in Use; Counterclockwise and Oddevent=0x7,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_r3_ring_ad_used.cwuncore interconnectR3 AD Ring in Use; Clockwiseevent=0x7,umask=0x301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ad_used.cw_evenuncore interconnectR3 AD Ring in Use; Clockwise and Evenevent=0x7,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_r3_ring_ad_used.cw_odduncore interconnectR3 AD Ring in Use; Clockwise and Oddevent=0x7,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_r3_ring_ak_used.alluncore interconnectR3 AK Ring in Use; Allevent=0x8,umask=0xf01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ak_used.ccwuncore interconnectR3 AK Ring in Use; Counterclockwiseevent=0x8,umask=0xc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ak_used.ccw_evenuncore interconnectR3 AK Ring in Use; Counterclockwise and Evenevent=0x8,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_r3_ring_ak_used.ccw_odduncore interconnectR3 AK Ring in Use; Counterclockwise and Oddevent=0x8,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_r3_ring_ak_used.cwuncore interconnectR3 AK Ring in Use; Clockwiseevent=0x8,umask=0x301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ak_used.cw_evenuncore interconnectR3 AK Ring in Use; Clockwise and Evenevent=0x8,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_r3_ring_ak_used.cw_odduncore interconnectR3 AK Ring in Use; Clockwise and Oddevent=0x8,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_r3_ring_bl_used.alluncore interconnectR3 BL Ring in Use; Allevent=0x9,umask=0xf01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_bl_used.ccwuncore interconnectR3 BL Ring in Use; Counterclockwiseevent=0x9,umask=0xc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_bl_used.ccw_evenuncore interconnectR3 BL Ring in Use; Counterclockwise and Evenevent=0x9,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarityunc_r3_ring_bl_used.ccw_odduncore interconnectR3 BL Ring in Use; Counterclockwise and Oddevent=0x9,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarityunc_r3_ring_bl_used.cwuncore interconnectR3 BL Ring in Use; Clockwiseevent=0x9,umask=0x301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_bl_used.cw_evenuncore interconnectR3 BL Ring in Use; Clockwise and Evenevent=0x9,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarityunc_r3_ring_bl_used.cw_odduncore interconnectR3 BL Ring in Use; Clockwise and Oddevent=0x9,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarityunc_r3_ring_iv_used.anyuncore interconnectR3 IV Ring in Use; Anyevent=0xa,umask=0xf01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r3_ring_iv_used.cwuncore interconnectR3 IV Ring in Use; Clockwiseevent=0xa,umask=0x301Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r3_ring_sink_starved.akuncore interconnectRing Stop Starved; AKevent=0xe,umask=0x201Number of cycles the ringstop is in starvation (per ring)unc_r3_rxr_cycles_ne.homuncore interconnectIngress Cycles Not Empty; HOMevent=0x10,umask=0x101Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queueunc_r3_rxr_cycles_ne.ndruncore interconnectIngress Cycles Not Empty; NDRevent=0x10,umask=0x401Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queueunc_r3_rxr_cycles_ne.snpuncore interconnectIngress Cycles Not Empty; SNPevent=0x10,umask=0x201Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queueunc_r3_rxr_cycles_ne_vn1.drsuncore interconnectVN1 Ingress Cycles Not Empty; DRSevent=0x14,umask=0x801Counts the number of cycles when the QPI VN1  Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queueunc_r3_rxr_cycles_ne_vn1.homuncore interconnectVN1 Ingress Cycles Not Empty; HOMevent=0x14,umask=0x101Counts the number of cycles when the QPI VN1  Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queueunc_r3_rxr_cycles_ne_vn1.ncbuncore interconnectVN1 Ingress Cycles Not Empty; NCBevent=0x14,umask=0x1001Counts the number of cycles when the QPI VN1  Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queueunc_r3_rxr_cycles_ne_vn1.ncsuncore interconnectVN1 Ingress Cycles Not Empty; NCSevent=0x14,umask=0x2001Counts the number of cycles when the QPI VN1  Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queueunc_r3_rxr_cycles_ne_vn1.ndruncore interconnectVN1 Ingress Cycles Not Empty; NDRevent=0x14,umask=0x401Counts the number of cycles when the QPI VN1  Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queueunc_r3_rxr_cycles_ne_vn1.snpuncore interconnectVN1 Ingress Cycles Not Empty; SNPevent=0x14,umask=0x201Counts the number of cycles when the QPI VN1  Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queueunc_r3_rxr_inserts.drsuncore interconnectIngress Allocations; DRSevent=0x11,umask=0x801Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queueunc_r3_rxr_inserts.homuncore interconnectIngress Allocations; HOMevent=0x11,umask=0x101Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queueunc_r3_rxr_inserts.ncbuncore interconnectIngress Allocations; NCBevent=0x11,umask=0x1001Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queueunc_r3_rxr_inserts.ncsuncore interconnectIngress Allocations; NCSevent=0x11,umask=0x2001Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queueunc_r3_rxr_inserts.ndruncore interconnectIngress Allocations; NDRevent=0x11,umask=0x401Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queueunc_r3_rxr_inserts.snpuncore interconnectIngress Allocations; SNPevent=0x11,umask=0x201Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queueunc_r3_rxr_inserts_vn1.drsuncore interconnectVN1 Ingress Allocations; DRSevent=0x15,umask=0x801Counts the number of allocations into the QPI VN1  Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queueunc_r3_rxr_inserts_vn1.homuncore interconnectVN1 Ingress Allocations; HOMevent=0x15,umask=0x101Counts the number of allocations into the QPI VN1  Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queueunc_r3_rxr_inserts_vn1.ncbuncore interconnectVN1 Ingress Allocations; NCBevent=0x15,umask=0x1001Counts the number of allocations into the QPI VN1  Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queueunc_r3_rxr_inserts_vn1.ncsuncore interconnectVN1 Ingress Allocations; NCSevent=0x15,umask=0x2001Counts the number of allocations into the QPI VN1  Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queueunc_r3_rxr_inserts_vn1.ndruncore interconnectVN1 Ingress Allocations; NDRevent=0x15,umask=0x401Counts the number of allocations into the QPI VN1  Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queueunc_r3_rxr_inserts_vn1.snpuncore interconnectVN1 Ingress Allocations; SNPevent=0x15,umask=0x201Counts the number of allocations into the QPI VN1  Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queueunc_r3_rxr_occupancy_vn1.drsuncore interconnectVN1 Ingress Occupancy Accumulator; DRSevent=0x13,umask=0x801Accumulates the occupancy of a given QPI VN1  Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI VN1  Ingress Not Empty event to calculate average occupancy or the QPI VN1  Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queueunc_r3_rxr_occupancy_vn1.homuncore interconnectVN1 Ingress Occupancy Accumulator; HOMevent=0x13,umask=0x101Accumulates the occupancy of a given QPI VN1  Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI VN1  Ingress Not Empty event to calculate average occupancy or the QPI VN1  Ingress Allocations event in order to calculate average queuing latency.; HOM Ingress Queueunc_r3_rxr_occupancy_vn1.ncbuncore interconnectVN1 Ingress Occupancy Accumulator; NCBevent=0x13,umask=0x1001Accumulates the occupancy of a given QPI VN1  Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI VN1  Ingress Not Empty event to calculate average occupancy or the QPI VN1  Ingress Allocations event in order to calculate average queuing latency.; NCB Ingress Queueunc_r3_rxr_occupancy_vn1.ncsuncore interconnectVN1 Ingress Occupancy Accumulator; NCSevent=0x13,umask=0x2001Accumulates the occupancy of a given QPI VN1  Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI VN1  Ingress Not Empty event to calculate average occupancy or the QPI VN1  Ingress Allocations event in order to calculate average queuing latency.; NCS Ingress Queueunc_r3_rxr_occupancy_vn1.ndruncore interconnectVN1 Ingress Occupancy Accumulator; NDRevent=0x13,umask=0x401Accumulates the occupancy of a given QPI VN1  Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI VN1  Ingress Not Empty event to calculate average occupancy or the QPI VN1  Ingress Allocations event in order to calculate average queuing latency.; NDR Ingress Queueunc_r3_rxr_occupancy_vn1.snpuncore interconnectVN1 Ingress Occupancy Accumulator; SNPevent=0x13,umask=0x201Accumulates the occupancy of a given QPI VN1  Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI VN1  Ingress Not Empty event to calculate average occupancy or the QPI VN1  Ingress Allocations event in order to calculate average queuing latency.; SNP Ingress Queueunc_r3_sbo0_credits_acquired.aduncore interconnectSBo0 Credits Acquired; For AD Ringevent=0x28,umask=0x101Number of Sbo 0 credits acquired in a given cycle, per ringunc_r3_sbo0_credits_acquired.bluncore interconnectSBo0 Credits Acquired; For BL Ringevent=0x28,umask=0x201Number of Sbo 0 credits acquired in a given cycle, per ringunc_r3_sbo0_credit_occupancy.aduncore interconnectSBo0 Credits Occupancy; For AD Ringevent=0x2a,umask=0x101Number of Sbo 0 credits in use in a given cycle, per ringunc_r3_sbo0_credit_occupancy.bluncore interconnectSBo0 Credits Occupancy; For BL Ringevent=0x2a,umask=0x201Number of Sbo 0 credits in use in a given cycle, per ringunc_r3_sbo1_credits_acquired.aduncore interconnectSBo1 Credits Acquired; For AD Ringevent=0x29,umask=0x101Number of Sbo 1 credits acquired in a given cycle, per ringunc_r3_sbo1_credits_acquired.bluncore interconnectSBo1 Credits Acquired; For BL Ringevent=0x29,umask=0x201Number of Sbo 1 credits acquired in a given cycle, per ringunc_r3_sbo1_credit_occupancy.aduncore interconnectSBo1 Credits Occupancy; For AD Ringevent=0x2b,umask=0x101Number of Sbo 1 credits in use in a given cycle, per ringunc_r3_sbo1_credit_occupancy.bluncore interconnectSBo1 Credits Occupancy; For BL Ringevent=0x2b,umask=0x201Number of Sbo 1 credits in use in a given cycle, per ringunc_r3_stall_no_sbo_credit.sbo0_aduncore interconnectStall on No Sbo Credits; For SBo0, AD Ringevent=0x2c,umask=0x101Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_r3_stall_no_sbo_credit.sbo0_bluncore interconnectStall on No Sbo Credits; For SBo0, BL Ringevent=0x2c,umask=0x401Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_r3_stall_no_sbo_credit.sbo1_aduncore interconnectStall on No Sbo Credits; For SBo1, AD Ringevent=0x2c,umask=0x201Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_r3_stall_no_sbo_credit.sbo1_bluncore interconnectStall on No Sbo Credits; For SBo1, BL Ringevent=0x2c,umask=0x801Number of cycles Egress is stalled waiting for an Sbo credit to become available.  Per Sbo, per Ringunc_r3_txr_nack.dn_aduncore interconnectEgress CCW NACK; AD CCWevent=0x26,umask=0x101AD CounterClockwise Egress Queueunc_r3_txr_nack.dn_akuncore interconnectEgress CCW NACK; AK CCWevent=0x26,umask=0x401AK CounterClockwise Egress Queueunc_r3_txr_nack.dn_bluncore interconnectEgress CCW NACK; BL CCWevent=0x26,umask=0x201BL CounterClockwise Egress Queueunc_r3_txr_nack.up_aduncore interconnectEgress CCW NACK; AK CCWevent=0x26,umask=0x801BL CounterClockwise Egress Queueunc_r3_txr_nack.up_akuncore interconnectEgress CCW NACK; BL CWevent=0x26,umask=0x2001AD Clockwise Egress Queueunc_r3_txr_nack.up_bluncore interconnectEgress CCW NACK; BL CCWevent=0x26,umask=0x1001AD CounterClockwise Egress Queueunc_r3_vn0_credits_reject.drsuncore interconnectVN0 Credit Acquisition Failed on DRS; DRS Message Classevent=0x37,umask=0x801Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situation.; Filter for Data Response (DRS).  DRS is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using DRSunc_r3_vn0_credits_reject.homuncore interconnectVN0 Credit Acquisition Failed on DRS; HOM Message Classevent=0x37,umask=0x101Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situation.; Filter for the Home (HOM) message class.  HOM is generally used to send requests, request responses, and snoop responsesunc_r3_vn0_credits_reject.ncbuncore interconnectVN0 Credit Acquisition Failed on DRS; NCB Message Classevent=0x37,umask=0x1001Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situation.; Filter for Non-Coherent Broadcast (NCB).  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_r3_vn0_credits_reject.ncsuncore interconnectVN0 Credit Acquisition Failed on DRS; NCS Message Classevent=0x37,umask=0x2001Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situation.; Filter for Non-Coherent Standard (NCS).  NCS is commonly used for ?unc_r3_vn0_credits_reject.ndruncore interconnectVN0 Credit Acquisition Failed on DRS; NDR Message Classevent=0x37,umask=0x401Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situation.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_r3_vn0_credits_reject.snpuncore interconnectVN0 Credit Acquisition Failed on DRS; SNP Message Classevent=0x37,umask=0x201Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situation.; Filter for Snoop (SNP) message class.  SNP is used for outgoing snoops.  Note that snoop responses flow on the HOM message classunc_r3_vn0_credits_used.drsuncore interconnectVN0 Credit Used; DRS Message Classevent=0x36,umask=0x801Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Data Response (DRS).  DRS is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using DRSunc_r3_vn0_credits_used.homuncore interconnectVN0 Credit Used; HOM Message Classevent=0x36,umask=0x101Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for the Home (HOM) message class.  HOM is generally used to send requests, request responses, and snoop responsesunc_r3_vn0_credits_used.ncbuncore interconnectVN0 Credit Used; NCB Message Classevent=0x36,umask=0x1001Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Broadcast (NCB).  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_r3_vn0_credits_used.ncsuncore interconnectVN0 Credit Used; NCS Message Classevent=0x36,umask=0x2001Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Standard (NCS).  NCS is commonly used for ?unc_r3_vn0_credits_used.ndruncore interconnectVN0 Credit Used; NDR Message Classevent=0x36,umask=0x401Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_r3_vn0_credits_used.snpuncore interconnectVN0 Credit Used; SNP Message Classevent=0x36,umask=0x201Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Snoop (SNP) message class.  SNP is used for outgoing snoops.  Note that snoop responses flow on the HOM message classunc_r3_vn1_credits_reject.drsuncore interconnectVN1 Credit Acquisition Failed on DRS; DRS Message Classevent=0x39,umask=0x801Number of times a request failed to acquire a VN1 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed.  This should generally be a rare situation.; Filter for Data Response (DRS).  DRS is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using DRSunc_r3_vn1_credits_reject.homuncore interconnectVN1 Credit Acquisition Failed on DRS; HOM Message Classevent=0x39,umask=0x101Number of times a request failed to acquire a VN1 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed.  This should generally be a rare situation.; Filter for the Home (HOM) message class.  HOM is generally used to send requests, request responses, and snoop responsesunc_r3_vn1_credits_reject.ncbuncore interconnectVN1 Credit Acquisition Failed on DRS; NCB Message Classevent=0x39,umask=0x1001Number of times a request failed to acquire a VN1 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed.  This should generally be a rare situation.; Filter for Non-Coherent Broadcast (NCB).  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_r3_vn1_credits_reject.ncsuncore interconnectVN1 Credit Acquisition Failed on DRS; NCS Message Classevent=0x39,umask=0x2001Number of times a request failed to acquire a VN1 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed.  This should generally be a rare situation.; Filter for Non-Coherent Standard (NCS).  NCS is commonly used for ?unc_r3_vn1_credits_reject.ndruncore interconnectVN1 Credit Acquisition Failed on DRS; NDR Message Classevent=0x39,umask=0x401Number of times a request failed to acquire a VN1 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed.  This should generally be a rare situation.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_r3_vn1_credits_reject.snpuncore interconnectVN1 Credit Acquisition Failed on DRS; SNP Message Classevent=0x39,umask=0x201Number of times a request failed to acquire a VN1 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed.  This should generally be a rare situation.; Filter for Snoop (SNP) message class.  SNP is used for outgoing snoops.  Note that snoop responses flow on the HOM message classunc_r3_vn1_credits_used.drsuncore interconnectVN1 Credit Used; DRS Message Classevent=0x38,umask=0x801Number of times a VN1 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Data Response (DRS).  DRS is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using DRSunc_r3_vn1_credits_used.homuncore interconnectVN1 Credit Used; HOM Message Classevent=0x38,umask=0x101Number of times a VN1 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for the Home (HOM) message class.  HOM is generally used to send requests, request responses, and snoop responsesunc_r3_vn1_credits_used.ncbuncore interconnectVN1 Credit Used; NCB Message Classevent=0x38,umask=0x1001Number of times a VN1 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Broadcast (NCB).  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_r3_vn1_credits_used.ncsuncore interconnectVN1 Credit Used; NCS Message Classevent=0x38,umask=0x2001Number of times a VN1 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Standard (NCS).  NCS is commonly used for ?unc_r3_vn1_credits_used.ndruncore interconnectVN1 Credit Used; NDR Message Classevent=0x38,umask=0x401Number of times a VN1 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_r3_vn1_credits_used.snpuncore interconnectVN1 Credit Used; SNP Message Classevent=0x38,umask=0x201Number of times a VN1 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Snoop (SNP) message class.  SNP is used for outgoing snoops.  Note that snoop responses flow on the HOM message classunc_r3_vna_credits_acquired.aduncore interconnectVNA credit Acquisitions; HOM Message Classevent=0x33,umask=0x101Number of QPI VNA Credit acquisitions.  This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder.  VNA credits are used by all message classes in order to communicate across QPI.  If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool.  Note that a single packet may require multiple flit buffers (i.e. when data is being transferred).  Therefore, this event will increment by the number of credits acquired in each cycle.  Filtering based on message class is not provided.  One can count the number of packets transferred in a given message class using an qfclk event.; Filter for the Home (HOM) message class.  HOM is generally used to send requests, request responses, and snoop responsesunc_r3_vna_credits_acquired.bluncore interconnectVNA credit Acquisitions; HOM Message Classevent=0x33,umask=0x401Number of QPI VNA Credit acquisitions.  This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder.  VNA credits are used by all message classes in order to communicate across QPI.  If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool.  Note that a single packet may require multiple flit buffers (i.e. when data is being transferred).  Therefore, this event will increment by the number of credits acquired in each cycle.  Filtering based on message class is not provided.  One can count the number of packets transferred in a given message class using an qfclk event.; Filter for the Home (HOM) message class.  HOM is generally used to send requests, request responses, and snoop responsesunc_r3_vna_credits_reject.drsuncore interconnectVNA Credit Reject; DRS Message Classevent=0x34,umask=0x801Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Data Response (DRS).  DRS is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using DRSunc_r3_vna_credits_reject.homuncore interconnectVNA Credit Reject; HOM Message Classevent=0x34,umask=0x101Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for the Home (HOM) message class.  HOM is generally used to send requests, request responses, and snoop responsesunc_r3_vna_credits_reject.ncbuncore interconnectVNA Credit Reject; NCB Message Classevent=0x34,umask=0x1001Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Non-Coherent Broadcast (NCB).  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_r3_vna_credits_reject.ncsuncore interconnectVNA Credit Reject; NCS Message Classevent=0x34,umask=0x2001Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Non-Coherent Standard (NCS)unc_r3_vna_credits_reject.ndruncore interconnectVNA Credit Reject; NDR Message Classevent=0x34,umask=0x401Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enough.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_r3_vna_credits_reject.snpuncore interconnectVNA Credit Reject; SNP Message Classevent=0x34,umask=0x201Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Snoop (SNP) message class.  SNP is used for outgoing snoops.  Note that snoop responses flow on the HOM message classuncore_sboxunc_s_bounce_controluncore interconnectBounce Controlevent=0xa01unc_s_clockticksuncore interconnectUncore Clocksevent=001unc_s_fast_asserteduncore interconnectFaST wire assertedevent=0x901Counts the number of cycles either the local or incoming distress signals are asserted.  Incoming distress includes up, dn and acrossunc_s_ring_ad_used.alluncore interconnectAD Ring In Use; Allevent=0x1b,umask=0xf01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_ad_used.downuncore interconnectAD Ring In Use; Downevent=0x1b,umask=0xc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_ad_used.down_evenuncore interconnectAD Ring In Use; Down and Eventevent=0x1b,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarityunc_s_ring_ad_used.down_odduncore interconnectAD Ring In Use; Down and Oddevent=0x1b,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_s_ring_ad_used.upuncore interconnectAD Ring In Use; Upevent=0x1b,umask=0x301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_ad_used.up_evenuncore interconnectAD Ring In Use; Up and Evenevent=0x1b,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_s_ring_ad_used.up_odduncore interconnectAD Ring In Use; Up and Oddevent=0x1b,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_s_ring_ak_used.alluncore interconnectAK Ring In Use; Allevent=0x1c,umask=0xf01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_ak_used.downuncore interconnectAK Ring In Use; Downevent=0x1c,umask=0xc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_ak_used.down_evenuncore interconnectAK Ring In Use; Down and Eventevent=0x1c,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarityunc_s_ring_ak_used.down_odduncore interconnectAK Ring In Use; Down and Oddevent=0x1c,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_s_ring_ak_used.upuncore interconnectAK Ring In Use; Upevent=0x1c,umask=0x301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_ak_used.up_evenuncore interconnectAK Ring In Use; Up and Evenevent=0x1c,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_s_ring_ak_used.up_odduncore interconnectAK Ring In Use; Up and Oddevent=0x1c,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_s_ring_bl_used.alluncore interconnectBL Ring in Use; Allevent=0x1d,umask=0xf01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_bl_used.downuncore interconnectBL Ring in Use; Downevent=0x1d,umask=0xc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_bl_used.down_evenuncore interconnectBL Ring in Use; Down and Eventevent=0x1d,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarityunc_s_ring_bl_used.down_odduncore interconnectBL Ring in Use; Down and Oddevent=0x1d,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_s_ring_bl_used.upuncore interconnectBL Ring in Use; Upevent=0x1d,umask=0x301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_s_ring_bl_used.up_evenuncore interconnectBL Ring in Use; Up and Evenevent=0x1d,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_s_ring_bl_used.up_odduncore interconnectBL Ring in Use; Up and Oddevent=0x1d,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_s_ring_bounces.ad_cacheuncore interconnectNumber of LLC responses that bounced on the Ringevent=0x5,umask=0x101unc_s_ring_bounces.ak_coreuncore interconnectNumber of LLC responses that bounced on the Ring.; Acknowledgements to coreevent=0x5,umask=0x201unc_s_ring_bounces.bl_coreuncore interconnectNumber of LLC responses that bounced on the Ring.; Data Responses to coreevent=0x5,umask=0x401unc_s_ring_bounces.iv_coreuncore interconnectNumber of LLC responses that bounced on the Ring.; Snoops of processor's cacheevent=0x5,umask=0x801unc_s_ring_iv_used.dnuncore interconnectBL Ring in Use; Anyevent=0x1e,umask=0xc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  There is only 1 IV ring in HSX.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarityunc_s_ring_iv_used.upuncore interconnectBL Ring in Use; Anyevent=0x1e,umask=0x301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  There is only 1 IV ring in HSX.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarityunc_s_ring_sink_starved.ad_cacheuncore interconnectUNC_S_RING_SINK_STARVED.AD_CACHEevent=0x6,umask=0x101unc_s_ring_sink_starved.ak_coreuncore interconnectUNC_S_RING_SINK_STARVED.AK_COREevent=0x6,umask=0x201unc_s_ring_sink_starved.bl_coreuncore interconnectUNC_S_RING_SINK_STARVED.BL_COREevent=0x6,umask=0x401unc_s_ring_sink_starved.iv_coreuncore interconnectUNC_S_RING_SINK_STARVED.IV_COREevent=0x6,umask=0x801unc_s_rxr_busy_starved.ad_bncuncore interconnectInjection Starvation; AD - Bouncesevent=0x15,umask=0x201Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is  being sentunc_s_rxr_busy_starved.ad_crduncore interconnectInjection Starvation; AD - Creditsevent=0x15,umask=0x101Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is  being sentunc_s_rxr_busy_starved.bl_bncuncore interconnectInjection Starvation; BL - Bouncesevent=0x15,umask=0x801Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is  being sentunc_s_rxr_busy_starved.bl_crduncore interconnectInjection Starvation; BL - Creditsevent=0x15,umask=0x401Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is  being sentunc_s_rxr_bypass.ad_bncuncore interconnectBypass; AD - Bouncesevent=0x12,umask=0x201Bypass the Sbo Ingressunc_s_rxr_bypass.ad_crduncore interconnectBypass; AD - Creditsevent=0x12,umask=0x101Bypass the Sbo Ingressunc_s_rxr_bypass.akuncore interconnectBypass; AKevent=0x12,umask=0x1001Bypass the Sbo Ingressunc_s_rxr_bypass.bl_bncuncore interconnectBypass; BL - Bouncesevent=0x12,umask=0x801Bypass the Sbo Ingressunc_s_rxr_bypass.bl_crduncore interconnectBypass; BL - Creditsevent=0x12,umask=0x401Bypass the Sbo Ingressunc_s_rxr_bypass.ivuncore interconnectBypass; IVevent=0x12,umask=0x2001Bypass the Sbo Ingressunc_s_rxr_crd_starved.ad_bncuncore interconnectInjection Starvation; AD - Bouncesevent=0x14,umask=0x201Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress due to lack of creditunc_s_rxr_crd_starved.ad_crduncore interconnectInjection Starvation; AD - Creditsevent=0x14,umask=0x101Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress due to lack of creditunc_s_rxr_crd_starved.akuncore interconnectInjection Starvation; AKevent=0x14,umask=0x1001Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress due to lack of creditunc_s_rxr_crd_starved.bl_bncuncore interconnectInjection Starvation; BL - Bouncesevent=0x14,umask=0x801Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress due to lack of creditunc_s_rxr_crd_starved.bl_crduncore interconnectInjection Starvation; BL - Creditsevent=0x14,umask=0x401Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress due to lack of creditunc_s_rxr_crd_starved.ifvuncore interconnectInjection Starvation; IVF Creditevent=0x14,umask=0x4001Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress due to lack of creditunc_s_rxr_crd_starved.ivuncore interconnectInjection Starvation; IVevent=0x14,umask=0x2001Counts injection starvation.  This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time.  In this case, the Ingress but unable to forward to Egress due to lack of creditunc_s_rxr_inserts.ad_bncuncore interconnectIngress Allocations; AD - Bouncesevent=0x13,umask=0x201Number of allocations into the Sbo Ingress  The Ingress is used to queue up requests received from the ringunc_s_rxr_inserts.ad_crduncore interconnectIngress Allocations; AD - Creditsevent=0x13,umask=0x101Number of allocations into the Sbo Ingress  The Ingress is used to queue up requests received from the ringunc_s_rxr_inserts.akuncore interconnectIngress Allocations; AKevent=0x13,umask=0x1001Number of allocations into the Sbo Ingress  The Ingress is used to queue up requests received from the ringunc_s_rxr_inserts.bl_bncuncore interconnectIngress Allocations; BL - Bouncesevent=0x13,umask=0x801Number of allocations into the Sbo Ingress  The Ingress is used to queue up requests received from the ringunc_s_rxr_inserts.bl_crduncore interconnectIngress Allocations; BL - Creditsevent=0x13,umask=0x401Number of allocations into the Sbo Ingress  The Ingress is used to queue up requests received from the ringunc_s_rxr_inserts.ivuncore interconnectIngress Allocations; IVevent=0x13,umask=0x2001Number of allocations into the Sbo Ingress  The Ingress is used to queue up requests received from the ringunc_s_rxr_occupancy.ad_bncuncore interconnectIngress Occupancy; AD - Bouncesevent=0x11,umask=0x201Occupancy event for the Ingress buffers in the Sbo.  The Ingress is used to queue up requests received from the ringunc_s_rxr_occupancy.ad_crduncore interconnectIngress Occupancy; AD - Creditsevent=0x11,umask=0x101Occupancy event for the Ingress buffers in the Sbo.  The Ingress is used to queue up requests received from the ringunc_s_rxr_occupancy.akuncore interconnectIngress Occupancy; AKevent=0x11,umask=0x1001Occupancy event for the Ingress buffers in the Sbo.  The Ingress is used to queue up requests received from the ringunc_s_rxr_occupancy.bl_bncuncore interconnectIngress Occupancy; BL - Bouncesevent=0x11,umask=0x801Occupancy event for the Ingress buffers in the Sbo.  The Ingress is used to queue up requests received from the ringunc_s_rxr_occupancy.bl_crduncore interconnectIngress Occupancy; BL - Creditsevent=0x11,umask=0x401Occupancy event for the Ingress buffers in the Sbo.  The Ingress is used to queue up requests received from the ringunc_s_rxr_occupancy.ivuncore interconnectIngress Occupancy; IVevent=0x11,umask=0x2001Occupancy event for the Ingress buffers in the Sbo.  The Ingress is used to queue up requests received from the ringunc_s_txr_ads_used.aduncore interconnectUNC_S_TxR_ADS_USED.ADevent=0x4,umask=0x101unc_s_txr_ads_used.akuncore interconnectUNC_S_TxR_ADS_USED.AKevent=0x4,umask=0x201unc_s_txr_ads_used.bluncore interconnectUNC_S_TxR_ADS_USED.BLevent=0x4,umask=0x401unc_s_txr_inserts.ad_bncuncore interconnectEgress Allocations; AD - Bouncesevent=0x2,umask=0x201Number of allocations into the Sbo Egress.  The Egress is used to queue up requests destined for the ringunc_s_txr_inserts.ad_crduncore interconnectEgress Allocations; AD - Creditsevent=0x2,umask=0x101Number of allocations into the Sbo Egress.  The Egress is used to queue up requests destined for the ringunc_s_txr_inserts.akuncore interconnectEgress Allocations; AKevent=0x2,umask=0x1001Number of allocations into the Sbo Egress.  The Egress is used to queue up requests destined for the ringunc_s_txr_inserts.bl_bncuncore interconnectEgress Allocations; BL - Bouncesevent=0x2,umask=0x801Number of allocations into the Sbo Egress.  The Egress is used to queue up requests destined for the ringunc_s_txr_inserts.bl_crduncore interconnectEgress Allocations; BL - Creditsevent=0x2,umask=0x401Number of allocations into the Sbo Egress.  The Egress is used to queue up requests destined for the ringunc_s_txr_inserts.ivuncore interconnectEgress Allocations; IVevent=0x2,umask=0x2001Number of allocations into the Sbo Egress.  The Egress is used to queue up requests destined for the ringunc_s_txr_occupancy.ad_bncuncore interconnectEgress Occupancy; AD - Bouncesevent=0x1,umask=0x201Occupancy event for the Egress buffers in the Sbo.  The egress is used to queue up requests destined for the ringunc_s_txr_occupancy.ad_crduncore interconnectEgress Occupancy; AD - Creditsevent=0x1,umask=0x101Occupancy event for the Egress buffers in the Sbo.  The egress is used to queue up requests destined for the ringunc_s_txr_occupancy.akuncore interconnectEgress Occupancy; AKevent=0x1,umask=0x1001Occupancy event for the Egress buffers in the Sbo.  The egress is used to queue up requests destined for the ringunc_s_txr_occupancy.bl_bncuncore interconnectEgress Occupancy; BL - Bouncesevent=0x1,umask=0x801Occupancy event for the Egress buffers in the Sbo.  The egress is used to queue up requests destined for the ringunc_s_txr_occupancy.bl_crduncore interconnectEgress Occupancy; BL - Creditsevent=0x1,umask=0x401Occupancy event for the Egress buffers in the Sbo.  The egress is used to queue up requests destined for the ringunc_s_txr_occupancy.ivuncore interconnectEgress Occupancy; IVevent=0x1,umask=0x2001Occupancy event for the Egress buffers in the Sbo.  The egress is used to queue up requests destined for the ringunc_s_txr_starved.aduncore interconnectInjection Starvation; Onto AD Ringevent=0x3,umask=0x101Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of timeunc_s_txr_starved.akuncore interconnectInjection Starvation; Onto AK Ringevent=0x3,umask=0x201Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of timeunc_s_txr_starved.bluncore interconnectInjection Starvation; Onto BL Ringevent=0x3,umask=0x401Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of timeunc_s_txr_starved.ivuncore interconnectInjection Starvation; Onto IV Ringevent=0x3,umask=0x801Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of timeunc_u_clockticksuncore interconnectClockticks in the UBOX using a dedicated 48-bit Fixed Counterevent=0xff01llc_misses.mem_readuncore memoryread requests to memory controller. Derived from unc_m_cas_count.rdevent=0x4,umask=0x30164BytesDRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Read CAS commands issued on this channel (including underfills)llc_misses.mem_writeuncore memorywrite requests to memory controller. Derived from unc_m_cas_count.wrevent=0x4,umask=0xc0164BytesDRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Write CAS commands issued on this channelunc_m_clockticksuncore memoryClockticks in the Memory Controller using a dedicated 48-bit Fixed Counterevent=0xff01unc_m_clockticks_puncore memoryClockticks in the Memory Controller using one of the programmable countersevent=001unc_m_dclockticksuncore memoryThis event is deprecated. Refer to new event UNC_M_CLOCKTICKS_Pevent=001l1d.replacementcacheL1D data line replacementsevent=0x51,period=2000003,umask=0x100Counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replacel1d_pend_miss.fb_fullcacheNumber of times a request needed a FB entry but there was no entry available for it. That is the FB unavailability was dominant reason for blocking the request. A request includes cacheable/uncacheable demands that is load, store or SW prefetchevent=0x48,period=2000003,umask=0x200Number of times a request needed a FB (Fill Buffer) entry but there was no entry available for it. A request includes cacheable/uncacheable demands that are load, store or SW prefetch instructionsl1d_pend_miss.pendingcacheL1D miss outstandings duration in cyclesevent=0x48,period=2000003,umask=0x100Counts duration of L1D miss outstanding, that is each cycle number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand from the demand Hit FB, if it is allocated by hardware or software prefetch.Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request typel1d_pend_miss.pending_cyclescacheCycles with L1D load Misses outstandingevent=0x48,cmask=1,period=2000003,umask=0x100Counts duration of L1D miss outstanding in cyclesl2_lines_in.allcacheL2 cache lines filling L2event=0xf1,period=100003,umask=0x1f00Counts the number of L2 cache lines filling the L2. Counting does not cover rejectsl2_lines_out.non_silentcacheCounts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines can be either in modified state or clean state. Modified lines may either be written back to L3 or directly written to memory and not allocated in L3.  Clean lines may either be allocated in L3 or droppedevent=0xf2,period=200003,umask=0x200Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines can be either in modified state or clean state. Modified lines may either be written back to L3 or directly written to memory and not allocated in L3.  Clean lines may either be allocated in L3 or droppedl2_lines_out.silentcacheCounts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared state. A non-threaded eventevent=0xf2,period=200003,umask=0x100l2_lines_out.useless_hwpfcacheCounts the number of lines that have been hardware prefetched but not used and now evicted by L2 cacheevent=0xf2,period=200003,umask=0x400l2_lines_out.useless_prefcacheThis event is deprecated. Refer to new event L2_LINES_OUT.USELESS_HWPFevent=0xf2,period=200003,umask=0x410l2_rqsts.all_demand_data_rdcacheDemand Data Read requestsevent=0x24,period=200003,umask=0xe100Counts the number of demand Data Read requests (including requests from L1D hardware prefetchers). These loads may hit or miss L2 cache. Only non rejected loads are countedl2_rqsts.all_demand_misscacheDemand requests that miss L2 cacheevent=0x24,period=200003,umask=0x2700Demand requests that miss L2 cachel2_rqsts.all_demand_referencescacheDemand requests to L2 cacheevent=0x24,period=200003,umask=0xe700Demand requests to L2 cachel2_rqsts.all_pfcacheRequests from the L1/L2/L3 hardware prefetchers or Load software prefetchesevent=0x24,period=200003,umask=0xf800Counts the total number of requests from the L2 hardware prefetchersl2_rqsts.demand_data_rd_misscacheDemand Data Read miss L2, no rejectsevent=0x24,period=200003,umask=0x2100Counts the number of demand Data Read requests that miss L2 cache. Only not rejected loads are countedl2_rqsts.misscacheAll requests that miss L2 cacheevent=0x24,period=200003,umask=0x3f00All requests that miss L2 cachel2_rqsts.pf_hitcacheRequests from the L1/L2/L3 hardware prefetchers or Load software prefetches that hit L2 cacheevent=0x24,period=200003,umask=0xd800Counts requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that hit L2 cachel2_rqsts.pf_misscacheRequests from the L1/L2/L3 hardware prefetchers or Load software prefetches that miss L2 cacheevent=0x24,period=200003,umask=0x3800Counts requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that miss L2 cachel2_rqsts.referencescacheAll L2 requestsevent=0x24,period=200003,umask=0xff00All L2 requestsl2_trans.l2_wbcacheL2 writebacks that access L2 cacheevent=0xf0,period=200003,umask=0x4000Counts L2 writebacks that access L2 cachelongest_lat_cache.misscacheCore-originated cacheable demand requests missed L3  Spec update: SKL057event=0x2e,period=100003,umask=0x4100Counts core-originated cacheable requests that miss the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches from L1 and L2. It does not include all misses to the L3  Spec update: SKL057longest_lat_cache.referencecacheCore-originated cacheable demand requests that refer to L3  Spec update: SKL057event=0x2e,period=100003,umask=0x4f00Counts core-originated cacheable requests to the  L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches from L1 and L2.  It does not include all accesses to the L3  Spec update: SKL057mem_inst_retired.all_loadscacheRetired load instructions  Supports address when precise (Precise event)event=0xd0,period=2000003,umask=0x8100Counts all retired load instructions. This event accounts for SW prefetch instructions of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW  Supports address when precise (Precise event)mem_inst_retired.all_storescacheRetired store instructions  Supports address when precise (Precise event)event=0xd0,period=2000003,umask=0x8200Counts all retired store instructions  Supports address when precise (Precise event)mem_inst_retired.anycacheAll retired memory instructions  Supports address when precise (Precise event)event=0xd0,period=2000003,umask=0x8300Counts all retired memory instructions - loads and stores  Supports address when precise (Precise event)mem_inst_retired.lock_loadscacheRetired load instructions with locked access  Supports address when precise (Precise event)event=0xd0,period=100007,umask=0x2100mem_load_l3_hit_retired.xsnp_hitcacheRetired load instructions which data sources were L3 and cross-core snoop hits in on-pkg core cache  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x200Retired load instructions which data sources were L3 and cross-core snoop hits in on-pkg core cache  Supports address when precise (Precise event)mem_load_l3_hit_retired.xsnp_hitmcacheRetired load instructions which data sources were HitM responses from shared L3  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x400Retired load instructions which data sources were HitM responses from shared L3  Supports address when precise (Precise event)mem_load_l3_hit_retired.xsnp_misscacheRetired load instructions which data sources were L3 hit and cross-core snoop missed in on-pkg core cache  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x100mem_load_l3_hit_retired.xsnp_nonecacheRetired load instructions which data sources were hits in L3 without snoops required  Supports address when precise (Precise event)event=0xd2,period=100003,umask=0x800Retired load instructions which data sources were hits in L3 without snoops required  Supports address when precise (Precise event)mem_load_l3_miss_retired.remote_dramcacheRetired load instructions which data sources missed L3 but serviced from remote dram  Supports address when precise (Precise event)event=0xd3,period=100007,umask=0x200mem_load_l3_miss_retired.remote_fwdcacheRetired load instructions whose data sources was forwarded from a remote cache  Supports address when preciseevent=0xd3,period=100007,umask=0x800Retired load instructions whose data sources was forwarded from a remote cache  Supports address when precisemem_load_l3_miss_retired.remote_hitmcacheRetired load instructions whose data sources was remote HITM  Supports address when precise (Precise event)event=0xd3,period=100007,umask=0x400Retired load instructions whose data sources was remote HITM  Supports address when precise (Precise event)mem_load_l3_miss_retired.remote_pmmcacheRetired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches  Supports address when precise (Precise event)event=0xd3,period=100007,umask=0x1000Counts retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 (AppDirect or Memory Mode) and DRAM cache(Memory Mode)  Supports address when precise (Precise event)mem_load_misc_retired.uccacheRetired instructions with at least 1 uncacheable load or lock  Supports address when precise (Precise event)event=0xd4,period=100007,umask=0x400mem_load_retired.fb_hitcacheRetired load instructions which data sources were load missed L1 but hit FB due to preceding miss to the same cache line with data not ready  Supports address when precise (Precise event)event=0xd1,period=100007,umask=0x4000Counts retired load instructions with at least one uop was load missed in L1 but hit FB (Fill Buffers) due to preceding miss to the same cache line with data not ready  Supports address when precise (Precise event)mem_load_retired.l1_hitcacheRetired load instructions with L1 cache hits as data sources  Supports address when precise (Precise event)event=0xd1,period=2000003,umask=0x100Counts retired load instructions with at least one uop that hit in the L1 data cache. This event includes all SW prefetches and lock instructions regardless of the data source  Supports address when precise (Precise event)mem_load_retired.l1_misscacheRetired load instructions missed L1 cache as data sources  Supports address when precise (Precise event)event=0xd1,period=100003,umask=0x800Counts retired load instructions with at least one uop that missed in the L1 cache  Supports address when precise (Precise event)mem_load_retired.l2_hitcacheRetired load instructions with L2 cache hits as data sources  Supports address when precise (Precise event)event=0xd1,period=100003,umask=0x200Retired load instructions with L2 cache hits as data sources  Supports address when precise (Precise event)mem_load_retired.l2_misscacheRetired load instructions missed L2 cache as data sources  Supports address when precise (Precise event)event=0xd1,period=50021,umask=0x1000Retired load instructions missed L2 cache as data sources  Supports address when precise (Precise event)mem_load_retired.l3_hitcacheRetired load instructions with L3 cache hits as data sources  Supports address when precise (Precise event)event=0xd1,period=50021,umask=0x400Counts retired load instructions with at least one uop that hit in the L3 cache  Supports address when precise (Precise event)mem_load_retired.l3_misscacheRetired load instructions missed L3 cache as data sources  Supports address when precise (Precise event)event=0xd1,period=100007,umask=0x2000Counts retired load instructions with at least one uop that missed in the L3 cache  Supports address when precise (Precise event)mem_load_retired.local_pmmcacheRetired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches  Supports address when precise (Precise event)event=0xd1,period=100003,umask=0x8000Counts retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 (AppDirect or Memory Mode) and DRAM cache(Memory Mode)  Supports address when precise (Precise event)ocr.all_data_rd.l3_hit.any_snoopcacheOCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C049100ocr.all_data_rd.l3_hit.hitm_other_corecacheOCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C049100ocr.all_data_rd.l3_hit.hit_other_core_fwdcacheOCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C049100ocr.all_data_rd.l3_hit.hit_other_core_no_fwdcacheOCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C049100ocr.all_data_rd.l3_hit.no_snoop_neededcacheOCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C049100ocr.all_data_rd.l3_hit.snoop_hit_with_fwdcacheOCR.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C049100ocr.all_data_rd.l3_hit.snoop_misscacheOCR.ALL_DATA_RD.L3_HIT.SNOOP_MISS OCR.ALL_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C049100ocr.all_data_rd.l3_hit.snoop_nonecacheOCR.ALL_DATA_RD.L3_HIT.SNOOP_NONE OCR.ALL_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C049100ocr.all_data_rd.l3_hit_e.any_snoopcacheOCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOP  OCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008049100ocr.all_data_rd.l3_hit_e.hitm_other_corecacheOCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_CORE  OCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008049100ocr.all_data_rd.l3_hit_e.hit_other_core_fwdcacheOCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD  OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008049100ocr.all_data_rd.l3_hit_e.hit_other_core_no_fwdcacheOCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD  OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008049100ocr.all_data_rd.l3_hit_e.no_snoop_neededcacheOCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED  OCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008049100ocr.all_data_rd.l3_hit_e.snoop_misscacheOCR.ALL_DATA_RD.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008049100ocr.all_data_rd.l3_hit_e.snoop_nonecacheOCR.ALL_DATA_RD.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008049100ocr.all_data_rd.l3_hit_f.any_snoopcacheOCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOP  OCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020049100ocr.all_data_rd.l3_hit_f.hitm_other_corecacheOCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_CORE  OCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020049100ocr.all_data_rd.l3_hit_f.hit_other_core_fwdcacheOCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD  OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020049100ocr.all_data_rd.l3_hit_f.hit_other_core_no_fwdcacheOCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD  OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020049100ocr.all_data_rd.l3_hit_f.no_snoop_neededcacheOCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED  OCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020049100ocr.all_data_rd.l3_hit_f.snoop_misscacheOCR.ALL_DATA_RD.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020049100ocr.all_data_rd.l3_hit_f.snoop_nonecacheOCR.ALL_DATA_RD.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020049100ocr.all_data_rd.l3_hit_m.any_snoopcacheOCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOP  OCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004049100ocr.all_data_rd.l3_hit_m.hitm_other_corecacheOCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_CORE  OCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004049100ocr.all_data_rd.l3_hit_m.hit_other_core_fwdcacheOCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD  OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004049100ocr.all_data_rd.l3_hit_m.hit_other_core_no_fwdcacheOCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD  OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004049100ocr.all_data_rd.l3_hit_m.no_snoop_neededcacheOCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED  OCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004049100ocr.all_data_rd.l3_hit_m.snoop_misscacheOCR.ALL_DATA_RD.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004049100ocr.all_data_rd.l3_hit_m.snoop_nonecacheOCR.ALL_DATA_RD.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004049100ocr.all_data_rd.l3_hit_s.any_snoopcacheOCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOP  OCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010049100ocr.all_data_rd.l3_hit_s.hitm_other_corecacheOCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_CORE  OCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010049100ocr.all_data_rd.l3_hit_s.hit_other_core_fwdcacheOCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD  OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010049100ocr.all_data_rd.l3_hit_s.hit_other_core_no_fwdcacheOCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD  OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010049100ocr.all_data_rd.l3_hit_s.no_snoop_neededcacheOCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED  OCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010049100ocr.all_data_rd.l3_hit_s.snoop_misscacheOCR.ALL_DATA_RD.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010049100ocr.all_data_rd.l3_hit_s.snoop_nonecacheOCR.ALL_DATA_RD.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010049100ocr.all_pf_data_rd.l3_hit.any_snoopcacheOCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C049000ocr.all_pf_data_rd.l3_hit.hitm_other_corecacheOCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C049000ocr.all_pf_data_rd.l3_hit.hit_other_core_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C049000ocr.all_pf_data_rd.l3_hit.hit_other_core_no_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C049000ocr.all_pf_data_rd.l3_hit.no_snoop_neededcacheOCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C049000ocr.all_pf_data_rd.l3_hit.snoop_hit_with_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C049000ocr.all_pf_data_rd.l3_hit.snoop_misscacheOCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISS OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C049000ocr.all_pf_data_rd.l3_hit.snoop_nonecacheOCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONE OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C049000ocr.all_pf_data_rd.l3_hit_e.any_snoopcacheOCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOP  OCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008049000ocr.all_pf_data_rd.l3_hit_e.hitm_other_corecacheOCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_CORE  OCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008049000ocr.all_pf_data_rd.l3_hit_e.hit_other_core_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD  OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008049000ocr.all_pf_data_rd.l3_hit_e.hit_other_core_no_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008049000ocr.all_pf_data_rd.l3_hit_e.no_snoop_neededcacheOCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED  OCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008049000ocr.all_pf_data_rd.l3_hit_e.snoop_misscacheOCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008049000ocr.all_pf_data_rd.l3_hit_e.snoop_nonecacheOCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008049000ocr.all_pf_data_rd.l3_hit_f.any_snoopcacheOCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOP  OCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020049000ocr.all_pf_data_rd.l3_hit_f.hitm_other_corecacheOCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_CORE  OCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020049000ocr.all_pf_data_rd.l3_hit_f.hit_other_core_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD  OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020049000ocr.all_pf_data_rd.l3_hit_f.hit_other_core_no_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020049000ocr.all_pf_data_rd.l3_hit_f.no_snoop_neededcacheOCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED  OCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020049000ocr.all_pf_data_rd.l3_hit_f.snoop_misscacheOCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020049000ocr.all_pf_data_rd.l3_hit_f.snoop_nonecacheOCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020049000ocr.all_pf_data_rd.l3_hit_m.any_snoopcacheOCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOP  OCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004049000ocr.all_pf_data_rd.l3_hit_m.hitm_other_corecacheOCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_CORE  OCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004049000ocr.all_pf_data_rd.l3_hit_m.hit_other_core_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD  OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004049000ocr.all_pf_data_rd.l3_hit_m.hit_other_core_no_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004049000ocr.all_pf_data_rd.l3_hit_m.no_snoop_neededcacheOCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED  OCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004049000ocr.all_pf_data_rd.l3_hit_m.snoop_misscacheOCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004049000ocr.all_pf_data_rd.l3_hit_m.snoop_nonecacheOCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004049000ocr.all_pf_data_rd.l3_hit_s.any_snoopcacheOCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOP  OCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010049000ocr.all_pf_data_rd.l3_hit_s.hitm_other_corecacheOCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_CORE  OCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010049000ocr.all_pf_data_rd.l3_hit_s.hit_other_core_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD  OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010049000ocr.all_pf_data_rd.l3_hit_s.hit_other_core_no_fwdcacheOCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010049000ocr.all_pf_data_rd.l3_hit_s.no_snoop_neededcacheOCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED  OCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010049000ocr.all_pf_data_rd.l3_hit_s.snoop_misscacheOCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010049000ocr.all_pf_data_rd.l3_hit_s.snoop_nonecacheOCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010049000ocr.all_pf_rfo.l3_hit.any_snoopcacheOCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C012000ocr.all_pf_rfo.l3_hit.hitm_other_corecacheOCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012000ocr.all_pf_rfo.l3_hit.hit_other_core_fwdcacheOCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C012000ocr.all_pf_rfo.l3_hit.hit_other_core_no_fwdcacheOCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012000ocr.all_pf_rfo.l3_hit.no_snoop_neededcacheOCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C012000ocr.all_pf_rfo.l3_hit.snoop_hit_with_fwdcacheOCR.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C012000ocr.all_pf_rfo.l3_hit.snoop_misscacheOCR.ALL_PF_RFO.L3_HIT.SNOOP_MISS OCR.ALL_PF_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C012000ocr.all_pf_rfo.l3_hit.snoop_nonecacheOCR.ALL_PF_RFO.L3_HIT.SNOOP_NONE OCR.ALL_PF_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C012000ocr.all_pf_rfo.l3_hit_e.any_snoopcacheOCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOP  OCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008012000ocr.all_pf_rfo.l3_hit_e.hitm_other_corecacheOCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_CORE  OCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008012000ocr.all_pf_rfo.l3_hit_e.hit_other_core_fwdcacheOCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD  OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008012000ocr.all_pf_rfo.l3_hit_e.hit_other_core_no_fwdcacheOCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008012000ocr.all_pf_rfo.l3_hit_e.no_snoop_neededcacheOCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDED  OCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008012000ocr.all_pf_rfo.l3_hit_e.snoop_misscacheOCR.ALL_PF_RFO.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008012000ocr.all_pf_rfo.l3_hit_e.snoop_nonecacheOCR.ALL_PF_RFO.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008012000ocr.all_pf_rfo.l3_hit_f.any_snoopcacheOCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOP  OCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020012000ocr.all_pf_rfo.l3_hit_f.hitm_other_corecacheOCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_CORE  OCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020012000ocr.all_pf_rfo.l3_hit_f.hit_other_core_fwdcacheOCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD  OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020012000ocr.all_pf_rfo.l3_hit_f.hit_other_core_no_fwdcacheOCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020012000ocr.all_pf_rfo.l3_hit_f.no_snoop_neededcacheOCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDED  OCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020012000ocr.all_pf_rfo.l3_hit_f.snoop_misscacheOCR.ALL_PF_RFO.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020012000ocr.all_pf_rfo.l3_hit_f.snoop_nonecacheOCR.ALL_PF_RFO.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020012000ocr.all_pf_rfo.l3_hit_m.any_snoopcacheOCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOP  OCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004012000ocr.all_pf_rfo.l3_hit_m.hitm_other_corecacheOCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_CORE  OCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004012000ocr.all_pf_rfo.l3_hit_m.hit_other_core_fwdcacheOCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD  OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004012000ocr.all_pf_rfo.l3_hit_m.hit_other_core_no_fwdcacheOCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004012000ocr.all_pf_rfo.l3_hit_m.no_snoop_neededcacheOCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDED  OCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004012000ocr.all_pf_rfo.l3_hit_m.snoop_misscacheOCR.ALL_PF_RFO.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004012000ocr.all_pf_rfo.l3_hit_m.snoop_nonecacheOCR.ALL_PF_RFO.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004012000ocr.all_pf_rfo.l3_hit_s.any_snoopcacheOCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOP  OCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010012000ocr.all_pf_rfo.l3_hit_s.hitm_other_corecacheOCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_CORE  OCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010012000ocr.all_pf_rfo.l3_hit_s.hit_other_core_fwdcacheOCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD  OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010012000ocr.all_pf_rfo.l3_hit_s.hit_other_core_no_fwdcacheOCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010012000ocr.all_pf_rfo.l3_hit_s.no_snoop_neededcacheOCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDED  OCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010012000ocr.all_pf_rfo.l3_hit_s.snoop_misscacheOCR.ALL_PF_RFO.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010012000ocr.all_pf_rfo.l3_hit_s.snoop_nonecacheOCR.ALL_PF_RFO.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010012000ocr.all_reads.l3_hit.any_snoopcacheOCR.ALL_READS.L3_HIT.ANY_SNOOP OCR.ALL_READS.L3_HIT.ANY_SNOOP OCR.ALL_READS.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C07F700ocr.all_reads.l3_hit.hitm_other_corecacheOCR.ALL_READS.L3_HIT.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C07F700ocr.all_reads.l3_hit.hit_other_core_fwdcacheOCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C07F700ocr.all_reads.l3_hit.hit_other_core_no_fwdcacheOCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C07F700ocr.all_reads.l3_hit.no_snoop_neededcacheOCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C07F700ocr.all_reads.l3_hit.snoop_hit_with_fwdcacheOCR.ALL_READS.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C07F700ocr.all_reads.l3_hit.snoop_misscacheOCR.ALL_READS.L3_HIT.SNOOP_MISS OCR.ALL_READS.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C07F700ocr.all_reads.l3_hit.snoop_nonecacheOCR.ALL_READS.L3_HIT.SNOOP_NONE OCR.ALL_READS.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C07F700ocr.all_reads.l3_hit_e.any_snoopcacheOCR.ALL_READS.L3_HIT_E.ANY_SNOOP  OCR.ALL_READS.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800807F700ocr.all_reads.l3_hit_e.hitm_other_corecacheOCR.ALL_READS.L3_HIT_E.HITM_OTHER_CORE  OCR.ALL_READS.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000807F700ocr.all_reads.l3_hit_e.hit_other_core_fwdcacheOCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWD  OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000807F700ocr.all_reads.l3_hit_e.hit_other_core_no_fwdcacheOCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWD  OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000807F700ocr.all_reads.l3_hit_e.no_snoop_neededcacheOCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDED  OCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000807F700ocr.all_reads.l3_hit_e.snoop_misscacheOCR.ALL_READS.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000807F700ocr.all_reads.l3_hit_e.snoop_nonecacheOCR.ALL_READS.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x800807F700ocr.all_reads.l3_hit_f.any_snoopcacheOCR.ALL_READS.L3_HIT_F.ANY_SNOOP  OCR.ALL_READS.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F802007F700ocr.all_reads.l3_hit_f.hitm_other_corecacheOCR.ALL_READS.L3_HIT_F.HITM_OTHER_CORE  OCR.ALL_READS.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002007F700ocr.all_reads.l3_hit_f.hit_other_core_fwdcacheOCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWD  OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002007F700ocr.all_reads.l3_hit_f.hit_other_core_no_fwdcacheOCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWD  OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4002007F700ocr.all_reads.l3_hit_f.no_snoop_neededcacheOCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDED  OCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002007F700ocr.all_reads.l3_hit_f.snoop_misscacheOCR.ALL_READS.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2002007F700ocr.all_reads.l3_hit_f.snoop_nonecacheOCR.ALL_READS.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x802007F700ocr.all_reads.l3_hit_m.any_snoopcacheOCR.ALL_READS.L3_HIT_M.ANY_SNOOP  OCR.ALL_READS.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800407F700ocr.all_reads.l3_hit_m.hitm_other_corecacheOCR.ALL_READS.L3_HIT_M.HITM_OTHER_CORE  OCR.ALL_READS.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000407F700ocr.all_reads.l3_hit_m.hit_other_core_fwdcacheOCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWD  OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000407F700ocr.all_reads.l3_hit_m.hit_other_core_no_fwdcacheOCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWD  OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000407F700ocr.all_reads.l3_hit_m.no_snoop_neededcacheOCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDED  OCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000407F700ocr.all_reads.l3_hit_m.snoop_misscacheOCR.ALL_READS.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000407F700ocr.all_reads.l3_hit_m.snoop_nonecacheOCR.ALL_READS.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x800407F700ocr.all_reads.l3_hit_s.any_snoopcacheOCR.ALL_READS.L3_HIT_S.ANY_SNOOP  OCR.ALL_READS.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F801007F700ocr.all_reads.l3_hit_s.hitm_other_corecacheOCR.ALL_READS.L3_HIT_S.HITM_OTHER_CORE  OCR.ALL_READS.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001007F700ocr.all_reads.l3_hit_s.hit_other_core_fwdcacheOCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWD  OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8001007F700ocr.all_reads.l3_hit_s.hit_other_core_no_fwdcacheOCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWD  OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001007F700ocr.all_reads.l3_hit_s.no_snoop_neededcacheOCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDED  OCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001007F700ocr.all_reads.l3_hit_s.snoop_misscacheOCR.ALL_READS.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001007F700ocr.all_reads.l3_hit_s.snoop_nonecacheOCR.ALL_READS.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x801007F700ocr.all_rfo.l3_hit.any_snoopcacheOCR.ALL_RFO.L3_HIT.ANY_SNOOP OCR.ALL_RFO.L3_HIT.ANY_SNOOP OCR.ALL_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C012200ocr.all_rfo.l3_hit.hitm_other_corecacheOCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012200ocr.all_rfo.l3_hit.hit_other_core_fwdcacheOCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C012200ocr.all_rfo.l3_hit.hit_other_core_no_fwdcacheOCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012200ocr.all_rfo.l3_hit.no_snoop_neededcacheOCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C012200ocr.all_rfo.l3_hit.snoop_hit_with_fwdcacheOCR.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C012200ocr.all_rfo.l3_hit.snoop_misscacheOCR.ALL_RFO.L3_HIT.SNOOP_MISS OCR.ALL_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C012200ocr.all_rfo.l3_hit.snoop_nonecacheOCR.ALL_RFO.L3_HIT.SNOOP_NONE OCR.ALL_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C012200ocr.all_rfo.l3_hit_e.any_snoopcacheOCR.ALL_RFO.L3_HIT_E.ANY_SNOOP  OCR.ALL_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008012200ocr.all_rfo.l3_hit_e.hitm_other_corecacheOCR.ALL_RFO.L3_HIT_E.HITM_OTHER_CORE  OCR.ALL_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008012200ocr.all_rfo.l3_hit_e.hit_other_core_fwdcacheOCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD  OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008012200ocr.all_rfo.l3_hit_e.hit_other_core_no_fwdcacheOCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD  OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008012200ocr.all_rfo.l3_hit_e.no_snoop_neededcacheOCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDED  OCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008012200ocr.all_rfo.l3_hit_e.snoop_misscacheOCR.ALL_RFO.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008012200ocr.all_rfo.l3_hit_e.snoop_nonecacheOCR.ALL_RFO.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008012200ocr.all_rfo.l3_hit_f.any_snoopcacheOCR.ALL_RFO.L3_HIT_F.ANY_SNOOP  OCR.ALL_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020012200ocr.all_rfo.l3_hit_f.hitm_other_corecacheOCR.ALL_RFO.L3_HIT_F.HITM_OTHER_CORE  OCR.ALL_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020012200ocr.all_rfo.l3_hit_f.hit_other_core_fwdcacheOCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD  OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020012200ocr.all_rfo.l3_hit_f.hit_other_core_no_fwdcacheOCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD  OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020012200ocr.all_rfo.l3_hit_f.no_snoop_neededcacheOCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDED  OCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020012200ocr.all_rfo.l3_hit_f.snoop_misscacheOCR.ALL_RFO.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020012200ocr.all_rfo.l3_hit_f.snoop_nonecacheOCR.ALL_RFO.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020012200ocr.all_rfo.l3_hit_m.any_snoopcacheOCR.ALL_RFO.L3_HIT_M.ANY_SNOOP  OCR.ALL_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004012200ocr.all_rfo.l3_hit_m.hitm_other_corecacheOCR.ALL_RFO.L3_HIT_M.HITM_OTHER_CORE  OCR.ALL_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004012200ocr.all_rfo.l3_hit_m.hit_other_core_fwdcacheOCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD  OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004012200ocr.all_rfo.l3_hit_m.hit_other_core_no_fwdcacheOCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD  OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004012200ocr.all_rfo.l3_hit_m.no_snoop_neededcacheOCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDED  OCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004012200ocr.all_rfo.l3_hit_m.snoop_misscacheOCR.ALL_RFO.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004012200ocr.all_rfo.l3_hit_m.snoop_nonecacheOCR.ALL_RFO.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004012200ocr.all_rfo.l3_hit_s.any_snoopcacheOCR.ALL_RFO.L3_HIT_S.ANY_SNOOP  OCR.ALL_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010012200ocr.all_rfo.l3_hit_s.hitm_other_corecacheOCR.ALL_RFO.L3_HIT_S.HITM_OTHER_CORE  OCR.ALL_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010012200ocr.all_rfo.l3_hit_s.hit_other_core_fwdcacheOCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD  OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010012200ocr.all_rfo.l3_hit_s.hit_other_core_no_fwdcacheOCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD  OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010012200ocr.all_rfo.l3_hit_s.no_snoop_neededcacheOCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDED  OCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010012200ocr.all_rfo.l3_hit_s.snoop_misscacheOCR.ALL_RFO.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010012200ocr.all_rfo.l3_hit_s.snoop_nonecacheOCR.ALL_RFO.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010012200ocr.demand_code_rd.l3_hit.any_snoopcacheCounts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOP OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000400ocr.demand_code_rd.l3_hit.hitm_other_corecacheCounts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000400ocr.demand_code_rd.l3_hit.hit_other_core_fwdcacheCounts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000400ocr.demand_code_rd.l3_hit.hit_other_core_no_fwdcacheCounts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000400ocr.demand_code_rd.l3_hit.no_snoop_neededcacheCounts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000400ocr.demand_code_rd.l3_hit.snoop_hit_with_fwdcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C000400ocr.demand_code_rd.l3_hit.snoop_misscacheCounts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000400ocr.demand_code_rd.l3_hit.snoop_nonecacheCounts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000400ocr.demand_code_rd.l3_hit_e.any_snoopcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008000400ocr.demand_code_rd.l3_hit_e.hitm_other_corecacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000400ocr.demand_code_rd.l3_hit_e.hit_other_core_fwdcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008000400ocr.demand_code_rd.l3_hit_e.hit_other_core_no_fwdcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000400ocr.demand_code_rd.l3_hit_e.no_snoop_neededcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000400ocr.demand_code_rd.l3_hit_e.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000400ocr.demand_code_rd.l3_hit_e.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000400ocr.demand_code_rd.l3_hit_f.any_snoopcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020000400ocr.demand_code_rd.l3_hit_f.hitm_other_corecacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020000400ocr.demand_code_rd.l3_hit_f.hit_other_core_fwdcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020000400ocr.demand_code_rd.l3_hit_f.hit_other_core_no_fwdcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020000400ocr.demand_code_rd.l3_hit_f.no_snoop_neededcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020000400ocr.demand_code_rd.l3_hit_f.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020000400ocr.demand_code_rd.l3_hit_f.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020000400ocr.demand_code_rd.l3_hit_m.any_snoopcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004000400ocr.demand_code_rd.l3_hit_m.hitm_other_corecacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000400ocr.demand_code_rd.l3_hit_m.hit_other_core_fwdcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004000400ocr.demand_code_rd.l3_hit_m.hit_other_core_no_fwdcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000400ocr.demand_code_rd.l3_hit_m.no_snoop_neededcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000400ocr.demand_code_rd.l3_hit_m.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000400ocr.demand_code_rd.l3_hit_m.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000400ocr.demand_code_rd.l3_hit_s.any_snoopcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010000400ocr.demand_code_rd.l3_hit_s.hitm_other_corecacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000400ocr.demand_code_rd.l3_hit_s.hit_other_core_fwdcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010000400ocr.demand_code_rd.l3_hit_s.hit_other_core_no_fwdcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000400ocr.demand_code_rd.l3_hit_s.no_snoop_neededcacheCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000400ocr.demand_code_rd.l3_hit_s.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000400ocr.demand_code_rd.l3_hit_s.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000400ocr.demand_data_rd.l3_hit.any_snoopcacheCounts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOP OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000100ocr.demand_data_rd.l3_hit.hitm_other_corecacheCounts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100ocr.demand_data_rd.l3_hit.hit_other_core_fwdcacheCounts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000100ocr.demand_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100ocr.demand_data_rd.l3_hit.no_snoop_neededcacheCounts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000100ocr.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C000100ocr.demand_data_rd.l3_hit.snoop_misscacheCounts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000100ocr.demand_data_rd.l3_hit.snoop_nonecacheCounts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000100ocr.demand_data_rd.l3_hit_e.any_snoopcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008000100ocr.demand_data_rd.l3_hit_e.hitm_other_corecacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000100ocr.demand_data_rd.l3_hit_e.hit_other_core_fwdcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008000100ocr.demand_data_rd.l3_hit_e.hit_other_core_no_fwdcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000100ocr.demand_data_rd.l3_hit_e.no_snoop_neededcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000100ocr.demand_data_rd.l3_hit_e.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000100ocr.demand_data_rd.l3_hit_e.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000100ocr.demand_data_rd.l3_hit_f.any_snoopcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020000100ocr.demand_data_rd.l3_hit_f.hitm_other_corecacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020000100ocr.demand_data_rd.l3_hit_f.hit_other_core_fwdcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020000100ocr.demand_data_rd.l3_hit_f.hit_other_core_no_fwdcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020000100ocr.demand_data_rd.l3_hit_f.no_snoop_neededcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020000100ocr.demand_data_rd.l3_hit_f.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020000100ocr.demand_data_rd.l3_hit_f.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020000100ocr.demand_data_rd.l3_hit_m.any_snoopcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004000100ocr.demand_data_rd.l3_hit_m.hitm_other_corecacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000100ocr.demand_data_rd.l3_hit_m.hit_other_core_fwdcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004000100ocr.demand_data_rd.l3_hit_m.hit_other_core_no_fwdcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000100ocr.demand_data_rd.l3_hit_m.no_snoop_neededcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000100ocr.demand_data_rd.l3_hit_m.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000100ocr.demand_data_rd.l3_hit_m.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000100ocr.demand_data_rd.l3_hit_s.any_snoopcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010000100ocr.demand_data_rd.l3_hit_s.hitm_other_corecacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000100ocr.demand_data_rd.l3_hit_s.hit_other_core_fwdcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010000100ocr.demand_data_rd.l3_hit_s.hit_other_core_no_fwdcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000100ocr.demand_data_rd.l3_hit_s.no_snoop_neededcacheCounts demand data reads  OCR.DEMAND_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000100ocr.demand_data_rd.l3_hit_s.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000100ocr.demand_data_rd.l3_hit_s.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000100ocr.demand_rfo.l3_hit.any_snoopcacheCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.ANY_SNOOP OCR.DEMAND_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000200ocr.demand_rfo.l3_hit.hitm_other_corecacheCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000200ocr.demand_rfo.l3_hit.hit_other_core_fwdcacheCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000200ocr.demand_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000200ocr.demand_rfo.l3_hit.no_snoop_neededcacheCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000200ocr.demand_rfo.l3_hit.snoop_hit_with_fwdcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C000200ocr.demand_rfo.l3_hit.snoop_misscacheCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000200ocr.demand_rfo.l3_hit.snoop_nonecacheCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000200ocr.demand_rfo.l3_hit_e.any_snoopcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008000200ocr.demand_rfo.l3_hit_e.hitm_other_corecacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000200ocr.demand_rfo.l3_hit_e.hit_other_core_fwdcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008000200ocr.demand_rfo.l3_hit_e.hit_other_core_no_fwdcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000200ocr.demand_rfo.l3_hit_e.no_snoop_neededcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000200ocr.demand_rfo.l3_hit_e.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000200ocr.demand_rfo.l3_hit_e.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000200ocr.demand_rfo.l3_hit_f.any_snoopcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020000200ocr.demand_rfo.l3_hit_f.hitm_other_corecacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020000200ocr.demand_rfo.l3_hit_f.hit_other_core_fwdcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020000200ocr.demand_rfo.l3_hit_f.hit_other_core_no_fwdcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020000200ocr.demand_rfo.l3_hit_f.no_snoop_neededcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020000200ocr.demand_rfo.l3_hit_f.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020000200ocr.demand_rfo.l3_hit_f.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020000200ocr.demand_rfo.l3_hit_m.any_snoopcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004000200ocr.demand_rfo.l3_hit_m.hitm_other_corecacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000200ocr.demand_rfo.l3_hit_m.hit_other_core_fwdcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004000200ocr.demand_rfo.l3_hit_m.hit_other_core_no_fwdcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000200ocr.demand_rfo.l3_hit_m.no_snoop_neededcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000200ocr.demand_rfo.l3_hit_m.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000200ocr.demand_rfo.l3_hit_m.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000200ocr.demand_rfo.l3_hit_s.any_snoopcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010000200ocr.demand_rfo.l3_hit_s.hitm_other_corecacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000200ocr.demand_rfo.l3_hit_s.hit_other_core_fwdcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010000200ocr.demand_rfo.l3_hit_s.hit_other_core_no_fwdcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000200ocr.demand_rfo.l3_hit_s.no_snoop_neededcacheCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000200ocr.demand_rfo.l3_hit_s.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000200ocr.demand_rfo.l3_hit_s.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000200ocr.other.l3_hit.any_snoopcacheCounts any other requests OCR.OTHER.L3_HIT.ANY_SNOOP OCR.OTHER.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C800000ocr.other.l3_hit.hitm_other_corecacheCounts any other requests OCR.OTHER.L3_HIT.HITM_OTHER_CORE OCR.OTHER.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C800000ocr.other.l3_hit.hit_other_core_fwdcacheCounts any other requests OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWD OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C800000ocr.other.l3_hit.hit_other_core_no_fwdcacheCounts any other requests OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C800000ocr.other.l3_hit.no_snoop_neededcacheCounts any other requests OCR.OTHER.L3_HIT.NO_SNOOP_NEEDED OCR.OTHER.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C800000ocr.other.l3_hit.snoop_hit_with_fwdcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C800000ocr.other.l3_hit.snoop_misscacheCounts any other requests OCR.OTHER.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C800000ocr.other.l3_hit.snoop_nonecacheCounts any other requests OCR.OTHER.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C800000ocr.other.l3_hit_e.any_snoopcacheCounts any other requests  OCR.OTHER.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008800000ocr.other.l3_hit_e.hitm_other_corecacheCounts any other requests  OCR.OTHER.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008800000ocr.other.l3_hit_e.hit_other_core_fwdcacheCounts any other requests  OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008800000ocr.other.l3_hit_e.hit_other_core_no_fwdcacheCounts any other requests  OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008800000ocr.other.l3_hit_e.no_snoop_neededcacheCounts any other requests  OCR.OTHER.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008800000ocr.other.l3_hit_e.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008800000ocr.other.l3_hit_e.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008800000ocr.other.l3_hit_f.any_snoopcacheCounts any other requests  OCR.OTHER.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020800000ocr.other.l3_hit_f.hitm_other_corecacheCounts any other requests  OCR.OTHER.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020800000ocr.other.l3_hit_f.hit_other_core_fwdcacheCounts any other requests  OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020800000ocr.other.l3_hit_f.hit_other_core_no_fwdcacheCounts any other requests  OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020800000ocr.other.l3_hit_f.no_snoop_neededcacheCounts any other requests  OCR.OTHER.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020800000ocr.other.l3_hit_f.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020800000ocr.other.l3_hit_f.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020800000ocr.other.l3_hit_m.any_snoopcacheCounts any other requests  OCR.OTHER.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004800000ocr.other.l3_hit_m.hitm_other_corecacheCounts any other requests  OCR.OTHER.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004800000ocr.other.l3_hit_m.hit_other_core_fwdcacheCounts any other requests  OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004800000ocr.other.l3_hit_m.hit_other_core_no_fwdcacheCounts any other requests  OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004800000ocr.other.l3_hit_m.no_snoop_neededcacheCounts any other requests  OCR.OTHER.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004800000ocr.other.l3_hit_m.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004800000ocr.other.l3_hit_m.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004800000ocr.other.l3_hit_s.any_snoopcacheCounts any other requests  OCR.OTHER.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010800000ocr.other.l3_hit_s.hitm_other_corecacheCounts any other requests  OCR.OTHER.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010800000ocr.other.l3_hit_s.hit_other_core_fwdcacheCounts any other requests  OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010800000ocr.other.l3_hit_s.hit_other_core_no_fwdcacheCounts any other requests  OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010800000ocr.other.l3_hit_s.no_snoop_neededcacheCounts any other requests  OCR.OTHER.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010800000ocr.other.l3_hit_s.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010800000ocr.other.l3_hit_s.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010800000ocr.pf_l1d_and_sw.l3_hit.any_snoopcacheCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOP OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C040000ocr.pf_l1d_and_sw.l3_hit.hitm_other_corecacheCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_CORE OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C040000ocr.pf_l1d_and_sw.l3_hit.hit_other_core_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C040000ocr.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C040000ocr.pf_l1d_and_sw.l3_hit.no_snoop_neededcacheCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C040000ocr.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C040000ocr.pf_l1d_and_sw.l3_hit.snoop_misscacheCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C040000ocr.pf_l1d_and_sw.l3_hit.snoop_nonecacheCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C040000ocr.pf_l1d_and_sw.l3_hit_e.any_snoopcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008040000ocr.pf_l1d_and_sw.l3_hit_e.hitm_other_corecacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008040000ocr.pf_l1d_and_sw.l3_hit_e.hit_other_core_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008040000ocr.pf_l1d_and_sw.l3_hit_e.hit_other_core_no_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008040000ocr.pf_l1d_and_sw.l3_hit_e.no_snoop_neededcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008040000ocr.pf_l1d_and_sw.l3_hit_e.snoop_misscacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008040000ocr.pf_l1d_and_sw.l3_hit_e.snoop_nonecacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008040000ocr.pf_l1d_and_sw.l3_hit_f.any_snoopcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020040000ocr.pf_l1d_and_sw.l3_hit_f.hitm_other_corecacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020040000ocr.pf_l1d_and_sw.l3_hit_f.hit_other_core_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020040000ocr.pf_l1d_and_sw.l3_hit_f.hit_other_core_no_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020040000ocr.pf_l1d_and_sw.l3_hit_f.no_snoop_neededcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020040000ocr.pf_l1d_and_sw.l3_hit_f.snoop_misscacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020040000ocr.pf_l1d_and_sw.l3_hit_f.snoop_nonecacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020040000ocr.pf_l1d_and_sw.l3_hit_m.any_snoopcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004040000ocr.pf_l1d_and_sw.l3_hit_m.hitm_other_corecacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004040000ocr.pf_l1d_and_sw.l3_hit_m.hit_other_core_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004040000ocr.pf_l1d_and_sw.l3_hit_m.hit_other_core_no_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004040000ocr.pf_l1d_and_sw.l3_hit_m.no_snoop_neededcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004040000ocr.pf_l1d_and_sw.l3_hit_m.snoop_misscacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004040000ocr.pf_l1d_and_sw.l3_hit_m.snoop_nonecacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004040000ocr.pf_l1d_and_sw.l3_hit_s.any_snoopcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010040000ocr.pf_l1d_and_sw.l3_hit_s.hitm_other_corecacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010040000ocr.pf_l1d_and_sw.l3_hit_s.hit_other_core_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010040000ocr.pf_l1d_and_sw.l3_hit_s.hit_other_core_no_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010040000ocr.pf_l1d_and_sw.l3_hit_s.no_snoop_neededcacheCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010040000ocr.pf_l1d_and_sw.l3_hit_s.snoop_misscacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010040000ocr.pf_l1d_and_sw.l3_hit_s.snoop_nonecacheCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010040000ocr.pf_l2_data_rd.l3_hit.any_snoopcacheCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOP OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C001000ocr.pf_l2_data_rd.l3_hit.hitm_other_corecacheCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C001000ocr.pf_l2_data_rd.l3_hit.hit_other_core_fwdcacheCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C001000ocr.pf_l2_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C001000ocr.pf_l2_data_rd.l3_hit.no_snoop_neededcacheCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C001000ocr.pf_l2_data_rd.l3_hit.snoop_hit_with_fwdcacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C001000ocr.pf_l2_data_rd.l3_hit.snoop_misscacheCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C001000ocr.pf_l2_data_rd.l3_hit.snoop_nonecacheCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C001000ocr.pf_l2_data_rd.l3_hit_e.any_snoopcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008001000ocr.pf_l2_data_rd.l3_hit_e.hitm_other_corecacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008001000ocr.pf_l2_data_rd.l3_hit_e.hit_other_core_fwdcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008001000ocr.pf_l2_data_rd.l3_hit_e.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008001000ocr.pf_l2_data_rd.l3_hit_e.no_snoop_neededcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008001000ocr.pf_l2_data_rd.l3_hit_e.snoop_misscacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008001000ocr.pf_l2_data_rd.l3_hit_e.snoop_nonecacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008001000ocr.pf_l2_data_rd.l3_hit_f.any_snoopcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020001000ocr.pf_l2_data_rd.l3_hit_f.hitm_other_corecacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020001000ocr.pf_l2_data_rd.l3_hit_f.hit_other_core_fwdcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020001000ocr.pf_l2_data_rd.l3_hit_f.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020001000ocr.pf_l2_data_rd.l3_hit_f.no_snoop_neededcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020001000ocr.pf_l2_data_rd.l3_hit_f.snoop_misscacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020001000ocr.pf_l2_data_rd.l3_hit_f.snoop_nonecacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020001000ocr.pf_l2_data_rd.l3_hit_m.any_snoopcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004001000ocr.pf_l2_data_rd.l3_hit_m.hitm_other_corecacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004001000ocr.pf_l2_data_rd.l3_hit_m.hit_other_core_fwdcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004001000ocr.pf_l2_data_rd.l3_hit_m.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004001000ocr.pf_l2_data_rd.l3_hit_m.no_snoop_neededcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004001000ocr.pf_l2_data_rd.l3_hit_m.snoop_misscacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004001000ocr.pf_l2_data_rd.l3_hit_m.snoop_nonecacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004001000ocr.pf_l2_data_rd.l3_hit_s.any_snoopcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010001000ocr.pf_l2_data_rd.l3_hit_s.hitm_other_corecacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010001000ocr.pf_l2_data_rd.l3_hit_s.hit_other_core_fwdcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010001000ocr.pf_l2_data_rd.l3_hit_s.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010001000ocr.pf_l2_data_rd.l3_hit_s.no_snoop_neededcacheCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010001000ocr.pf_l2_data_rd.l3_hit_s.snoop_misscacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010001000ocr.pf_l2_data_rd.l3_hit_s.snoop_nonecacheCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010001000ocr.pf_l2_rfo.l3_hit.any_snoopcacheCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.ANY_SNOOP OCR.PF_L2_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C002000ocr.pf_l2_rfo.l3_hit.hitm_other_corecacheCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C002000ocr.pf_l2_rfo.l3_hit.hit_other_core_fwdcacheCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C002000ocr.pf_l2_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C002000ocr.pf_l2_rfo.l3_hit.no_snoop_neededcacheCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C002000ocr.pf_l2_rfo.l3_hit.snoop_hit_with_fwdcacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C002000ocr.pf_l2_rfo.l3_hit.snoop_misscacheCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C002000ocr.pf_l2_rfo.l3_hit.snoop_nonecacheCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C002000ocr.pf_l2_rfo.l3_hit_e.any_snoopcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008002000ocr.pf_l2_rfo.l3_hit_e.hitm_other_corecacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008002000ocr.pf_l2_rfo.l3_hit_e.hit_other_core_fwdcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008002000ocr.pf_l2_rfo.l3_hit_e.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008002000ocr.pf_l2_rfo.l3_hit_e.no_snoop_neededcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008002000ocr.pf_l2_rfo.l3_hit_e.snoop_misscacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008002000ocr.pf_l2_rfo.l3_hit_e.snoop_nonecacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008002000ocr.pf_l2_rfo.l3_hit_f.any_snoopcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020002000ocr.pf_l2_rfo.l3_hit_f.hitm_other_corecacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020002000ocr.pf_l2_rfo.l3_hit_f.hit_other_core_fwdcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020002000ocr.pf_l2_rfo.l3_hit_f.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020002000ocr.pf_l2_rfo.l3_hit_f.no_snoop_neededcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020002000ocr.pf_l2_rfo.l3_hit_f.snoop_misscacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020002000ocr.pf_l2_rfo.l3_hit_f.snoop_nonecacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020002000ocr.pf_l2_rfo.l3_hit_m.any_snoopcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004002000ocr.pf_l2_rfo.l3_hit_m.hitm_other_corecacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004002000ocr.pf_l2_rfo.l3_hit_m.hit_other_core_fwdcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004002000ocr.pf_l2_rfo.l3_hit_m.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004002000ocr.pf_l2_rfo.l3_hit_m.no_snoop_neededcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004002000ocr.pf_l2_rfo.l3_hit_m.snoop_misscacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004002000ocr.pf_l2_rfo.l3_hit_m.snoop_nonecacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004002000ocr.pf_l2_rfo.l3_hit_s.any_snoopcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010002000ocr.pf_l2_rfo.l3_hit_s.hitm_other_corecacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010002000ocr.pf_l2_rfo.l3_hit_s.hit_other_core_fwdcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010002000ocr.pf_l2_rfo.l3_hit_s.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010002000ocr.pf_l2_rfo.l3_hit_s.no_snoop_neededcacheCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010002000ocr.pf_l2_rfo.l3_hit_s.snoop_misscacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010002000ocr.pf_l2_rfo.l3_hit_s.snoop_nonecacheCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010002000ocr.pf_l3_data_rd.l3_hit.any_snoopcacheCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOP OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C008000ocr.pf_l3_data_rd.l3_hit.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C008000ocr.pf_l3_data_rd.l3_hit.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C008000ocr.pf_l3_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C008000ocr.pf_l3_data_rd.l3_hit.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C008000ocr.pf_l3_data_rd.l3_hit.snoop_hit_with_fwdcacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C008000ocr.pf_l3_data_rd.l3_hit.snoop_misscacheCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C008000ocr.pf_l3_data_rd.l3_hit.snoop_nonecacheCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C008000ocr.pf_l3_data_rd.l3_hit_e.any_snoopcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008008000ocr.pf_l3_data_rd.l3_hit_e.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008008000ocr.pf_l3_data_rd.l3_hit_e.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008008000ocr.pf_l3_data_rd.l3_hit_e.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008008000ocr.pf_l3_data_rd.l3_hit_e.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008008000ocr.pf_l3_data_rd.l3_hit_e.snoop_misscacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008008000ocr.pf_l3_data_rd.l3_hit_e.snoop_nonecacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008008000ocr.pf_l3_data_rd.l3_hit_f.any_snoopcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020008000ocr.pf_l3_data_rd.l3_hit_f.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020008000ocr.pf_l3_data_rd.l3_hit_f.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020008000ocr.pf_l3_data_rd.l3_hit_f.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020008000ocr.pf_l3_data_rd.l3_hit_f.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020008000ocr.pf_l3_data_rd.l3_hit_f.snoop_misscacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020008000ocr.pf_l3_data_rd.l3_hit_f.snoop_nonecacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020008000ocr.pf_l3_data_rd.l3_hit_m.any_snoopcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004008000ocr.pf_l3_data_rd.l3_hit_m.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004008000ocr.pf_l3_data_rd.l3_hit_m.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004008000ocr.pf_l3_data_rd.l3_hit_m.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004008000ocr.pf_l3_data_rd.l3_hit_m.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004008000ocr.pf_l3_data_rd.l3_hit_m.snoop_misscacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004008000ocr.pf_l3_data_rd.l3_hit_m.snoop_nonecacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004008000ocr.pf_l3_data_rd.l3_hit_s.any_snoopcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010008000ocr.pf_l3_data_rd.l3_hit_s.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010008000ocr.pf_l3_data_rd.l3_hit_s.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010008000ocr.pf_l3_data_rd.l3_hit_s.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010008000ocr.pf_l3_data_rd.l3_hit_s.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010008000ocr.pf_l3_data_rd.l3_hit_s.snoop_misscacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010008000ocr.pf_l3_data_rd.l3_hit_s.snoop_nonecacheCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010008000ocr.pf_l3_rfo.l3_hit.any_snoopcacheCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.ANY_SNOOP OCR.PF_L3_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C010000ocr.pf_l3_rfo.l3_hit.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_CORE OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C010000ocr.pf_l3_rfo.l3_hit.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C010000ocr.pf_l3_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C010000ocr.pf_l3_rfo.l3_hit.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C010000ocr.pf_l3_rfo.l3_hit.snoop_hit_with_fwdcacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C010000ocr.pf_l3_rfo.l3_hit.snoop_misscacheCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C010000ocr.pf_l3_rfo.l3_hit.snoop_nonecacheCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C010000ocr.pf_l3_rfo.l3_hit_e.any_snoopcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008010000ocr.pf_l3_rfo.l3_hit_e.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008010000ocr.pf_l3_rfo.l3_hit_e.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008010000ocr.pf_l3_rfo.l3_hit_e.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008010000ocr.pf_l3_rfo.l3_hit_e.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008010000ocr.pf_l3_rfo.l3_hit_e.snoop_misscacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008010000ocr.pf_l3_rfo.l3_hit_e.snoop_nonecacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008010000ocr.pf_l3_rfo.l3_hit_f.any_snoopcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020010000ocr.pf_l3_rfo.l3_hit_f.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020010000ocr.pf_l3_rfo.l3_hit_f.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020010000ocr.pf_l3_rfo.l3_hit_f.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020010000ocr.pf_l3_rfo.l3_hit_f.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020010000ocr.pf_l3_rfo.l3_hit_f.snoop_misscacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020010000ocr.pf_l3_rfo.l3_hit_f.snoop_nonecacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020010000ocr.pf_l3_rfo.l3_hit_m.any_snoopcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004010000ocr.pf_l3_rfo.l3_hit_m.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004010000ocr.pf_l3_rfo.l3_hit_m.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004010000ocr.pf_l3_rfo.l3_hit_m.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004010000ocr.pf_l3_rfo.l3_hit_m.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004010000ocr.pf_l3_rfo.l3_hit_m.snoop_misscacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004010000ocr.pf_l3_rfo.l3_hit_m.snoop_nonecacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004010000ocr.pf_l3_rfo.l3_hit_s.any_snoopcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010010000ocr.pf_l3_rfo.l3_hit_s.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010010000ocr.pf_l3_rfo.l3_hit_s.hit_other_core_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010010000ocr.pf_l3_rfo.l3_hit_s.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010010000ocr.pf_l3_rfo.l3_hit_s.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010010000ocr.pf_l3_rfo.l3_hit_s.snoop_misscacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010010000ocr.pf_l3_rfo.l3_hit_s.snoop_nonecacheCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010010000offcore_requests.all_data_rdcacheDemand and prefetch data readsevent=0xb0,period=100003,umask=0x800Counts the demand and prefetch data reads. All Core Data Reads include cacheable 'Demands' and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request typeoffcore_requests.all_requestscacheAny memory transaction that reached the SQevent=0xb0,period=100003,umask=0x8000Counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, etc.offcore_requests.demand_code_rdcacheCacheable and non-cacheable code read requestsevent=0xb0,period=100003,umask=0x200Counts both cacheable and non-cacheable code read requestsoffcore_requests.demand_data_rdcacheDemand Data Read requests sent to uncoreevent=0xb0,period=100003,umask=0x100Counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncoreoffcore_requests.demand_rfocacheDemand RFO requests including regular RFOs, locks, ItoMevent=0xb0,period=100003,umask=0x400Counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoMoffcore_requests_buffer.sq_fullcacheOffcore requests buffer cannot take more entries for this thread coreevent=0xb2,period=2000003,umask=0x100Counts the number of cases when the offcore requests buffer cannot take more entries for the core. This can happen when the superqueue does not contain eligible entries, or when L1D writeback pending FIFO requests is full.Note: Writeback pending FIFO has six entriesoffcore_requests_outstanding.all_data_rdcacheOffcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncoreevent=0x60,period=2000003,umask=0x800Counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.cycles_with_data_rdcacheCycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=2000003,umask=0x800Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.cycles_with_demand_code_rdcacheCycles with offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=2000003,umask=0x200Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.cycles_with_demand_data_rdcacheCycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=2000003,umask=0x100Counts cycles when offcore outstanding Demand Data Read transactions are present in the super queue (SQ). A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation)offcore_requests_outstanding.cycles_with_demand_rfocacheCycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=2000003,umask=0x400Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.demand_code_rdcacheOffcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore, every cycleevent=0x60,period=2000003,umask=0x200Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.demand_data_rdcacheOffcore outstanding Demand Data Read transactions in uncore queueevent=0x60,period=2000003,umask=0x100Counts the number of offcore outstanding Demand Data Read transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor. See the corresponding Umask under OFFCORE_REQUESTS.Note: A prefetch promoted to Demand is counted from the promotion pointoffcore_requests_outstanding.demand_data_rd_ge_6cacheCycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queueevent=0x60,cmask=6,period=2000003,umask=0x100offcore_requests_outstanding.demand_rfocacheOffcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycleevent=0x60,period=2000003,umask=0x400Counts the number of offcore outstanding RFO (store) transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTSoffcore_response.all_data_rd.any_responsecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1049110offcore_response.all_data_rd.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C049110offcore_response.all_data_rd.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C049110offcore_response.all_data_rd.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C049110offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C049110offcore_response.all_data_rd.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C049110offcore_response.all_data_rd.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C049110offcore_response.all_data_rd.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C049110offcore_response.all_data_rd.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C049110offcore_response.all_data_rd.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008049110offcore_response.all_data_rd.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008049110offcore_response.all_data_rd.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008049110offcore_response.all_data_rd.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008049110offcore_response.all_data_rd.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008049110offcore_response.all_data_rd.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008049110offcore_response.all_data_rd.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008049110offcore_response.all_data_rd.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020049110offcore_response.all_data_rd.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020049110offcore_response.all_data_rd.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020049110offcore_response.all_data_rd.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020049110offcore_response.all_data_rd.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020049110offcore_response.all_data_rd.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020049110offcore_response.all_data_rd.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020049110offcore_response.all_data_rd.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004049110offcore_response.all_data_rd.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004049110offcore_response.all_data_rd.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004049110offcore_response.all_data_rd.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004049110offcore_response.all_data_rd.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004049110offcore_response.all_data_rd.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004049110offcore_response.all_data_rd.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004049110offcore_response.all_data_rd.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010049110offcore_response.all_data_rd.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010049110offcore_response.all_data_rd.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010049110offcore_response.all_data_rd.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010049110offcore_response.all_data_rd.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010049110offcore_response.all_data_rd.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010049110offcore_response.all_data_rd.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010049110offcore_response.all_data_rd.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040049110offcore_response.all_data_rd.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040049110offcore_response.all_data_rd.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040049110offcore_response.all_data_rd.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002049110offcore_response.all_data_rd.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002049110offcore_response.all_data_rd.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002049110offcore_response.all_data_rd.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002049110offcore_response.all_data_rd.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002049110offcore_response.all_data_rd.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002049110offcore_response.all_data_rd.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002049110offcore_response.all_pf_data_rd.any_responsecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1049010offcore_response.all_pf_data_rd.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C049010offcore_response.all_pf_data_rd.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C049010offcore_response.all_pf_data_rd.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C049010offcore_response.all_pf_data_rd.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C049010offcore_response.all_pf_data_rd.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C049010offcore_response.all_pf_data_rd.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C049010offcore_response.all_pf_data_rd.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C049010offcore_response.all_pf_data_rd.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C049010offcore_response.all_pf_data_rd.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008049010offcore_response.all_pf_data_rd.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008049010offcore_response.all_pf_data_rd.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008049010offcore_response.all_pf_data_rd.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008049010offcore_response.all_pf_data_rd.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008049010offcore_response.all_pf_data_rd.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008049010offcore_response.all_pf_data_rd.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008049010offcore_response.all_pf_data_rd.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020049010offcore_response.all_pf_data_rd.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020049010offcore_response.all_pf_data_rd.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020049010offcore_response.all_pf_data_rd.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020049010offcore_response.all_pf_data_rd.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020049010offcore_response.all_pf_data_rd.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020049010offcore_response.all_pf_data_rd.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020049010offcore_response.all_pf_data_rd.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004049010offcore_response.all_pf_data_rd.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004049010offcore_response.all_pf_data_rd.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004049010offcore_response.all_pf_data_rd.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004049010offcore_response.all_pf_data_rd.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004049010offcore_response.all_pf_data_rd.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004049010offcore_response.all_pf_data_rd.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004049010offcore_response.all_pf_data_rd.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010049010offcore_response.all_pf_data_rd.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010049010offcore_response.all_pf_data_rd.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010049010offcore_response.all_pf_data_rd.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010049010offcore_response.all_pf_data_rd.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010049010offcore_response.all_pf_data_rd.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010049010offcore_response.all_pf_data_rd.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010049010offcore_response.all_pf_data_rd.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040049010offcore_response.all_pf_data_rd.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040049010offcore_response.all_pf_data_rd.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040049010offcore_response.all_pf_data_rd.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002049010offcore_response.all_pf_data_rd.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002049010offcore_response.all_pf_data_rd.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002049010offcore_response.all_pf_data_rd.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002049010offcore_response.all_pf_data_rd.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002049010offcore_response.all_pf_data_rd.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002049010offcore_response.all_pf_data_rd.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002049010offcore_response.all_pf_rfo.any_responsecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1012010offcore_response.all_pf_rfo.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C012010offcore_response.all_pf_rfo.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012010offcore_response.all_pf_rfo.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C012010offcore_response.all_pf_rfo.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012010offcore_response.all_pf_rfo.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C012010offcore_response.all_pf_rfo.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C012010offcore_response.all_pf_rfo.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C012010offcore_response.all_pf_rfo.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C012010offcore_response.all_pf_rfo.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008012010offcore_response.all_pf_rfo.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008012010offcore_response.all_pf_rfo.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008012010offcore_response.all_pf_rfo.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008012010offcore_response.all_pf_rfo.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008012010offcore_response.all_pf_rfo.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008012010offcore_response.all_pf_rfo.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008012010offcore_response.all_pf_rfo.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020012010offcore_response.all_pf_rfo.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020012010offcore_response.all_pf_rfo.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020012010offcore_response.all_pf_rfo.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020012010offcore_response.all_pf_rfo.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020012010offcore_response.all_pf_rfo.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020012010offcore_response.all_pf_rfo.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020012010offcore_response.all_pf_rfo.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004012010offcore_response.all_pf_rfo.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004012010offcore_response.all_pf_rfo.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004012010offcore_response.all_pf_rfo.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004012010offcore_response.all_pf_rfo.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004012010offcore_response.all_pf_rfo.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004012010offcore_response.all_pf_rfo.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004012010offcore_response.all_pf_rfo.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010012010offcore_response.all_pf_rfo.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010012010offcore_response.all_pf_rfo.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010012010offcore_response.all_pf_rfo.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010012010offcore_response.all_pf_rfo.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010012010offcore_response.all_pf_rfo.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010012010offcore_response.all_pf_rfo.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010012010offcore_response.all_pf_rfo.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040012010offcore_response.all_pf_rfo.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040012010offcore_response.all_pf_rfo.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040012010offcore_response.all_pf_rfo.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002012010offcore_response.all_pf_rfo.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002012010offcore_response.all_pf_rfo.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002012010offcore_response.all_pf_rfo.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002012010offcore_response.all_pf_rfo.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002012010offcore_response.all_pf_rfo.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002012010offcore_response.all_pf_rfo.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002012010offcore_response.all_reads.any_responsecacheThis event is deprecated. Refer to new event OCR.ALL_READS.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x107F710offcore_response.all_reads.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C07F710offcore_response.all_reads.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C07F710offcore_response.all_reads.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C07F710offcore_response.all_reads.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C07F710offcore_response.all_reads.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C07F710offcore_response.all_reads.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C07F710offcore_response.all_reads.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C07F710offcore_response.all_reads.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C07F710offcore_response.all_reads.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800807F710offcore_response.all_reads.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000807F710offcore_response.all_reads.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000807F710offcore_response.all_reads.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000807F710offcore_response.all_reads.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000807F710offcore_response.all_reads.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000807F710offcore_response.all_reads.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x800807F710offcore_response.all_reads.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F802007F710offcore_response.all_reads.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002007F710offcore_response.all_reads.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002007F710offcore_response.all_reads.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4002007F710offcore_response.all_reads.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002007F710offcore_response.all_reads.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2002007F710offcore_response.all_reads.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x802007F710offcore_response.all_reads.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800407F710offcore_response.all_reads.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000407F710offcore_response.all_reads.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000407F710offcore_response.all_reads.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000407F710offcore_response.all_reads.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000407F710offcore_response.all_reads.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000407F710offcore_response.all_reads.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x800407F710offcore_response.all_reads.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F801007F710offcore_response.all_reads.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001007F710offcore_response.all_reads.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8001007F710offcore_response.all_reads.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001007F710offcore_response.all_reads.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001007F710offcore_response.all_reads.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001007F710offcore_response.all_reads.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x801007F710offcore_response.all_reads.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F804007F710offcore_response.all_reads.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x804007F710offcore_response.all_reads.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004007F710offcore_response.all_reads.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800207F710offcore_response.all_reads.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000207F710offcore_response.all_reads.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000207F710offcore_response.all_reads.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000207F710offcore_response.all_reads.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000207F710offcore_response.all_reads.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000207F710offcore_response.all_reads.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x800207F710offcore_response.all_rfo.any_responsecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1012210offcore_response.all_rfo.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C012210offcore_response.all_rfo.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012210offcore_response.all_rfo.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C012210offcore_response.all_rfo.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012210offcore_response.all_rfo.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C012210offcore_response.all_rfo.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C012210offcore_response.all_rfo.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C012210offcore_response.all_rfo.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C012210offcore_response.all_rfo.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008012210offcore_response.all_rfo.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008012210offcore_response.all_rfo.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008012210offcore_response.all_rfo.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008012210offcore_response.all_rfo.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008012210offcore_response.all_rfo.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008012210offcore_response.all_rfo.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008012210offcore_response.all_rfo.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020012210offcore_response.all_rfo.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020012210offcore_response.all_rfo.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020012210offcore_response.all_rfo.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020012210offcore_response.all_rfo.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020012210offcore_response.all_rfo.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020012210offcore_response.all_rfo.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020012210offcore_response.all_rfo.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004012210offcore_response.all_rfo.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004012210offcore_response.all_rfo.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004012210offcore_response.all_rfo.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004012210offcore_response.all_rfo.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004012210offcore_response.all_rfo.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004012210offcore_response.all_rfo.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004012210offcore_response.all_rfo.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010012210offcore_response.all_rfo.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010012210offcore_response.all_rfo.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010012210offcore_response.all_rfo.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010012210offcore_response.all_rfo.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010012210offcore_response.all_rfo.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010012210offcore_response.all_rfo.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010012210offcore_response.all_rfo.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040012210offcore_response.all_rfo.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040012210offcore_response.all_rfo.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040012210offcore_response.all_rfo.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002012210offcore_response.all_rfo.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002012210offcore_response.all_rfo.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002012210offcore_response.all_rfo.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002012210offcore_response.all_rfo.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002012210offcore_response.all_rfo.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002012210offcore_response.all_rfo.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002012210offcore_response.demand_code_rd.any_responsecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000410offcore_response.demand_code_rd.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000410offcore_response.demand_code_rd.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000410offcore_response.demand_code_rd.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000410offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000410offcore_response.demand_code_rd.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000410offcore_response.demand_code_rd.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C000410offcore_response.demand_code_rd.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000410offcore_response.demand_code_rd.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000410offcore_response.demand_code_rd.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008000410offcore_response.demand_code_rd.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000410offcore_response.demand_code_rd.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008000410offcore_response.demand_code_rd.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000410offcore_response.demand_code_rd.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000410offcore_response.demand_code_rd.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000410offcore_response.demand_code_rd.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000410offcore_response.demand_code_rd.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020000410offcore_response.demand_code_rd.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020000410offcore_response.demand_code_rd.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020000410offcore_response.demand_code_rd.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020000410offcore_response.demand_code_rd.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020000410offcore_response.demand_code_rd.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020000410offcore_response.demand_code_rd.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020000410offcore_response.demand_code_rd.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004000410offcore_response.demand_code_rd.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000410offcore_response.demand_code_rd.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004000410offcore_response.demand_code_rd.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000410offcore_response.demand_code_rd.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000410offcore_response.demand_code_rd.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000410offcore_response.demand_code_rd.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000410offcore_response.demand_code_rd.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010000410offcore_response.demand_code_rd.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000410offcore_response.demand_code_rd.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010000410offcore_response.demand_code_rd.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000410offcore_response.demand_code_rd.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000410offcore_response.demand_code_rd.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000410offcore_response.demand_code_rd.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000410offcore_response.demand_code_rd.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040000410offcore_response.demand_code_rd.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000410offcore_response.demand_code_rd.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000410offcore_response.demand_code_rd.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000410offcore_response.demand_code_rd.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000410offcore_response.demand_code_rd.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002000410offcore_response.demand_code_rd.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000410offcore_response.demand_code_rd.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000410offcore_response.demand_code_rd.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000410offcore_response.demand_code_rd.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000410offcore_response.demand_data_rd.any_responsecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000110offcore_response.demand_data_rd.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000110offcore_response.demand_data_rd.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000110offcore_response.demand_data_rd.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000110offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000110offcore_response.demand_data_rd.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000110offcore_response.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C000110offcore_response.demand_data_rd.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000110offcore_response.demand_data_rd.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000110offcore_response.demand_data_rd.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008000110offcore_response.demand_data_rd.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000110offcore_response.demand_data_rd.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008000110offcore_response.demand_data_rd.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000110offcore_response.demand_data_rd.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000110offcore_response.demand_data_rd.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000110offcore_response.demand_data_rd.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000110offcore_response.demand_data_rd.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020000110offcore_response.demand_data_rd.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020000110offcore_response.demand_data_rd.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020000110offcore_response.demand_data_rd.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020000110offcore_response.demand_data_rd.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020000110offcore_response.demand_data_rd.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020000110offcore_response.demand_data_rd.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020000110offcore_response.demand_data_rd.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004000110offcore_response.demand_data_rd.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000110offcore_response.demand_data_rd.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004000110offcore_response.demand_data_rd.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000110offcore_response.demand_data_rd.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000110offcore_response.demand_data_rd.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000110offcore_response.demand_data_rd.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000110offcore_response.demand_data_rd.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010000110offcore_response.demand_data_rd.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000110offcore_response.demand_data_rd.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010000110offcore_response.demand_data_rd.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000110offcore_response.demand_data_rd.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000110offcore_response.demand_data_rd.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000110offcore_response.demand_data_rd.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000110offcore_response.demand_data_rd.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040000110offcore_response.demand_data_rd.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000110offcore_response.demand_data_rd.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000110offcore_response.demand_data_rd.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000110offcore_response.demand_data_rd.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000110offcore_response.demand_data_rd.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002000110offcore_response.demand_data_rd.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000110offcore_response.demand_data_rd.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000110offcore_response.demand_data_rd.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000110offcore_response.demand_data_rd.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000110offcore_response.demand_rfo.any_responsecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000210offcore_response.demand_rfo.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000210offcore_response.demand_rfo.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000210offcore_response.demand_rfo.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000210offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000210offcore_response.demand_rfo.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000210offcore_response.demand_rfo.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C000210offcore_response.demand_rfo.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000210offcore_response.demand_rfo.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C000210offcore_response.demand_rfo.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008000210offcore_response.demand_rfo.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000210offcore_response.demand_rfo.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008000210offcore_response.demand_rfo.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000210offcore_response.demand_rfo.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000210offcore_response.demand_rfo.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000210offcore_response.demand_rfo.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000210offcore_response.demand_rfo.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020000210offcore_response.demand_rfo.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020000210offcore_response.demand_rfo.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020000210offcore_response.demand_rfo.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020000210offcore_response.demand_rfo.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020000210offcore_response.demand_rfo.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020000210offcore_response.demand_rfo.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020000210offcore_response.demand_rfo.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004000210offcore_response.demand_rfo.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000210offcore_response.demand_rfo.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004000210offcore_response.demand_rfo.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000210offcore_response.demand_rfo.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000210offcore_response.demand_rfo.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000210offcore_response.demand_rfo.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000210offcore_response.demand_rfo.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010000210offcore_response.demand_rfo.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000210offcore_response.demand_rfo.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010000210offcore_response.demand_rfo.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000210offcore_response.demand_rfo.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000210offcore_response.demand_rfo.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000210offcore_response.demand_rfo.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000210offcore_response.demand_rfo.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040000210offcore_response.demand_rfo.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000210offcore_response.demand_rfo.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000210offcore_response.demand_rfo.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000210offcore_response.demand_rfo.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000210offcore_response.demand_rfo.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002000210offcore_response.demand_rfo.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000210offcore_response.demand_rfo.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000210offcore_response.demand_rfo.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000210offcore_response.demand_rfo.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000210offcore_response.other.any_responsecacheThis event is deprecated. Refer to new event OCR.OTHER.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1800010offcore_response.other.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C800010offcore_response.other.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C800010offcore_response.other.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C800010offcore_response.other.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C800010offcore_response.other.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C800010offcore_response.other.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C800010offcore_response.other.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C800010offcore_response.other.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C800010offcore_response.other.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008800010offcore_response.other.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008800010offcore_response.other.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008800010offcore_response.other.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008800010offcore_response.other.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008800010offcore_response.other.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008800010offcore_response.other.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008800010offcore_response.other.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020800010offcore_response.other.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020800010offcore_response.other.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020800010offcore_response.other.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020800010offcore_response.other.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020800010offcore_response.other.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020800010offcore_response.other.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020800010offcore_response.other.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004800010offcore_response.other.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004800010offcore_response.other.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004800010offcore_response.other.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004800010offcore_response.other.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004800010offcore_response.other.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004800010offcore_response.other.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004800010offcore_response.other.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010800010offcore_response.other.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010800010offcore_response.other.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010800010offcore_response.other.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010800010offcore_response.other.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010800010offcore_response.other.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010800010offcore_response.other.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010800010offcore_response.other.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040800010offcore_response.other.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040800010offcore_response.other.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040800010offcore_response.other.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002800010offcore_response.other.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002800010offcore_response.other.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002800010offcore_response.other.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002800010offcore_response.other.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002800010offcore_response.other.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002800010offcore_response.other.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002800010offcore_response.pf_l1d_and_sw.any_responsecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040010offcore_response.pf_l1d_and_sw.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C040010offcore_response.pf_l1d_and_sw.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C040010offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C040010offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C040010offcore_response.pf_l1d_and_sw.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C040010offcore_response.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C040010offcore_response.pf_l1d_and_sw.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C040010offcore_response.pf_l1d_and_sw.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C040010offcore_response.pf_l1d_and_sw.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008040010offcore_response.pf_l1d_and_sw.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008040010offcore_response.pf_l1d_and_sw.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008040010offcore_response.pf_l1d_and_sw.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008040010offcore_response.pf_l1d_and_sw.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008040010offcore_response.pf_l1d_and_sw.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008040010offcore_response.pf_l1d_and_sw.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008040010offcore_response.pf_l1d_and_sw.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020040010offcore_response.pf_l1d_and_sw.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020040010offcore_response.pf_l1d_and_sw.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020040010offcore_response.pf_l1d_and_sw.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020040010offcore_response.pf_l1d_and_sw.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020040010offcore_response.pf_l1d_and_sw.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020040010offcore_response.pf_l1d_and_sw.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020040010offcore_response.pf_l1d_and_sw.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004040010offcore_response.pf_l1d_and_sw.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004040010offcore_response.pf_l1d_and_sw.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004040010offcore_response.pf_l1d_and_sw.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004040010offcore_response.pf_l1d_and_sw.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004040010offcore_response.pf_l1d_and_sw.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004040010offcore_response.pf_l1d_and_sw.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004040010offcore_response.pf_l1d_and_sw.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010040010offcore_response.pf_l1d_and_sw.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010040010offcore_response.pf_l1d_and_sw.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010040010offcore_response.pf_l1d_and_sw.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010040010offcore_response.pf_l1d_and_sw.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010040010offcore_response.pf_l1d_and_sw.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010040010offcore_response.pf_l1d_and_sw.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010040010offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040040010offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040040010offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040040010offcore_response.pf_l1d_and_sw.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002040010offcore_response.pf_l1d_and_sw.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002040010offcore_response.pf_l1d_and_sw.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002040010offcore_response.pf_l1d_and_sw.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002040010offcore_response.pf_l1d_and_sw.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002040010offcore_response.pf_l1d_and_sw.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002040010offcore_response.pf_l1d_and_sw.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002040010offcore_response.pf_l2_data_rd.any_responsecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001010offcore_response.pf_l2_data_rd.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C001010offcore_response.pf_l2_data_rd.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C001010offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C001010offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C001010offcore_response.pf_l2_data_rd.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C001010offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C001010offcore_response.pf_l2_data_rd.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C001010offcore_response.pf_l2_data_rd.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C001010offcore_response.pf_l2_data_rd.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008001010offcore_response.pf_l2_data_rd.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008001010offcore_response.pf_l2_data_rd.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008001010offcore_response.pf_l2_data_rd.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008001010offcore_response.pf_l2_data_rd.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008001010offcore_response.pf_l2_data_rd.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008001010offcore_response.pf_l2_data_rd.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008001010offcore_response.pf_l2_data_rd.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020001010offcore_response.pf_l2_data_rd.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020001010offcore_response.pf_l2_data_rd.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020001010offcore_response.pf_l2_data_rd.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020001010offcore_response.pf_l2_data_rd.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020001010offcore_response.pf_l2_data_rd.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020001010offcore_response.pf_l2_data_rd.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020001010offcore_response.pf_l2_data_rd.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004001010offcore_response.pf_l2_data_rd.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004001010offcore_response.pf_l2_data_rd.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004001010offcore_response.pf_l2_data_rd.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004001010offcore_response.pf_l2_data_rd.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004001010offcore_response.pf_l2_data_rd.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004001010offcore_response.pf_l2_data_rd.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004001010offcore_response.pf_l2_data_rd.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010001010offcore_response.pf_l2_data_rd.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010001010offcore_response.pf_l2_data_rd.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010001010offcore_response.pf_l2_data_rd.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010001010offcore_response.pf_l2_data_rd.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010001010offcore_response.pf_l2_data_rd.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010001010offcore_response.pf_l2_data_rd.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010001010offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040001010offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040001010offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040001010offcore_response.pf_l2_data_rd.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002001010offcore_response.pf_l2_data_rd.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002001010offcore_response.pf_l2_data_rd.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002001010offcore_response.pf_l2_data_rd.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002001010offcore_response.pf_l2_data_rd.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002001010offcore_response.pf_l2_data_rd.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002001010offcore_response.pf_l2_data_rd.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002001010offcore_response.pf_l2_rfo.any_responsecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002010offcore_response.pf_l2_rfo.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C002010offcore_response.pf_l2_rfo.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C002010offcore_response.pf_l2_rfo.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C002010offcore_response.pf_l2_rfo.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C002010offcore_response.pf_l2_rfo.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C002010offcore_response.pf_l2_rfo.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C002010offcore_response.pf_l2_rfo.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C002010offcore_response.pf_l2_rfo.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C002010offcore_response.pf_l2_rfo.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008002010offcore_response.pf_l2_rfo.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008002010offcore_response.pf_l2_rfo.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008002010offcore_response.pf_l2_rfo.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008002010offcore_response.pf_l2_rfo.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008002010offcore_response.pf_l2_rfo.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008002010offcore_response.pf_l2_rfo.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008002010offcore_response.pf_l2_rfo.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020002010offcore_response.pf_l2_rfo.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020002010offcore_response.pf_l2_rfo.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020002010offcore_response.pf_l2_rfo.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020002010offcore_response.pf_l2_rfo.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020002010offcore_response.pf_l2_rfo.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020002010offcore_response.pf_l2_rfo.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020002010offcore_response.pf_l2_rfo.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004002010offcore_response.pf_l2_rfo.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004002010offcore_response.pf_l2_rfo.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004002010offcore_response.pf_l2_rfo.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004002010offcore_response.pf_l2_rfo.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004002010offcore_response.pf_l2_rfo.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004002010offcore_response.pf_l2_rfo.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004002010offcore_response.pf_l2_rfo.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010002010offcore_response.pf_l2_rfo.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010002010offcore_response.pf_l2_rfo.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010002010offcore_response.pf_l2_rfo.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010002010offcore_response.pf_l2_rfo.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010002010offcore_response.pf_l2_rfo.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010002010offcore_response.pf_l2_rfo.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010002010offcore_response.pf_l2_rfo.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040002010offcore_response.pf_l2_rfo.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040002010offcore_response.pf_l2_rfo.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040002010offcore_response.pf_l2_rfo.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002002010offcore_response.pf_l2_rfo.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002002010offcore_response.pf_l2_rfo.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002002010offcore_response.pf_l2_rfo.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002002010offcore_response.pf_l2_rfo.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002002010offcore_response.pf_l2_rfo.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002002010offcore_response.pf_l2_rfo.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002002010offcore_response.pf_l3_data_rd.any_responsecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008010offcore_response.pf_l3_data_rd.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C008010offcore_response.pf_l3_data_rd.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C008010offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C008010offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C008010offcore_response.pf_l3_data_rd.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C008010offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C008010offcore_response.pf_l3_data_rd.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C008010offcore_response.pf_l3_data_rd.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C008010offcore_response.pf_l3_data_rd.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008008010offcore_response.pf_l3_data_rd.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008008010offcore_response.pf_l3_data_rd.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008008010offcore_response.pf_l3_data_rd.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008008010offcore_response.pf_l3_data_rd.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008008010offcore_response.pf_l3_data_rd.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008008010offcore_response.pf_l3_data_rd.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008008010offcore_response.pf_l3_data_rd.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020008010offcore_response.pf_l3_data_rd.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020008010offcore_response.pf_l3_data_rd.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020008010offcore_response.pf_l3_data_rd.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020008010offcore_response.pf_l3_data_rd.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020008010offcore_response.pf_l3_data_rd.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020008010offcore_response.pf_l3_data_rd.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020008010offcore_response.pf_l3_data_rd.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004008010offcore_response.pf_l3_data_rd.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004008010offcore_response.pf_l3_data_rd.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004008010offcore_response.pf_l3_data_rd.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004008010offcore_response.pf_l3_data_rd.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004008010offcore_response.pf_l3_data_rd.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004008010offcore_response.pf_l3_data_rd.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004008010offcore_response.pf_l3_data_rd.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010008010offcore_response.pf_l3_data_rd.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010008010offcore_response.pf_l3_data_rd.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010008010offcore_response.pf_l3_data_rd.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010008010offcore_response.pf_l3_data_rd.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010008010offcore_response.pf_l3_data_rd.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010008010offcore_response.pf_l3_data_rd.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010008010offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040008010offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040008010offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040008010offcore_response.pf_l3_data_rd.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002008010offcore_response.pf_l3_data_rd.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002008010offcore_response.pf_l3_data_rd.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002008010offcore_response.pf_l3_data_rd.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002008010offcore_response.pf_l3_data_rd.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002008010offcore_response.pf_l3_data_rd.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002008010offcore_response.pf_l3_data_rd.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002008010offcore_response.pf_l3_rfo.any_responsecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010010offcore_response.pf_l3_rfo.l3_hit.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C010010offcore_response.pf_l3_rfo.l3_hit.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C010010offcore_response.pf_l3_rfo.l3_hit.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C010010offcore_response.pf_l3_rfo.l3_hit.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C010010offcore_response.pf_l3_rfo.l3_hit.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C010010offcore_response.pf_l3_rfo.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C010010offcore_response.pf_l3_rfo.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C010010offcore_response.pf_l3_rfo.l3_hit.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C010010offcore_response.pf_l3_rfo.l3_hit_e.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8008010010offcore_response.pf_l3_rfo.l3_hit_e.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008010010offcore_response.pf_l3_rfo.l3_hit_e.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80008010010offcore_response.pf_l3_rfo.l3_hit_e.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008010010offcore_response.pf_l3_rfo.l3_hit_e.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008010010offcore_response.pf_l3_rfo.l3_hit_e.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008010010offcore_response.pf_l3_rfo.l3_hit_e.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008010010offcore_response.pf_l3_rfo.l3_hit_f.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8020010010offcore_response.pf_l3_rfo.l3_hit_f.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020010010offcore_response.pf_l3_rfo.l3_hit_f.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020010010offcore_response.pf_l3_rfo.l3_hit_f.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020010010offcore_response.pf_l3_rfo.l3_hit_f.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020010010offcore_response.pf_l3_rfo.l3_hit_f.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20020010010offcore_response.pf_l3_rfo.l3_hit_f.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8020010010offcore_response.pf_l3_rfo.l3_hit_m.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8004010010offcore_response.pf_l3_rfo.l3_hit_m.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004010010offcore_response.pf_l3_rfo.l3_hit_m.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80004010010offcore_response.pf_l3_rfo.l3_hit_m.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004010010offcore_response.pf_l3_rfo.l3_hit_m.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004010010offcore_response.pf_l3_rfo.l3_hit_m.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004010010offcore_response.pf_l3_rfo.l3_hit_m.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004010010offcore_response.pf_l3_rfo.l3_hit_s.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8010010010offcore_response.pf_l3_rfo.l3_hit_s.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010010010offcore_response.pf_l3_rfo.l3_hit_s.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80010010010offcore_response.pf_l3_rfo.l3_hit_s.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010010010offcore_response.pf_l3_rfo.l3_hit_s.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010010010offcore_response.pf_l3_rfo.l3_hit_s.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010010010offcore_response.pf_l3_rfo.l3_hit_s.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010010010offcore_response.pf_l3_rfo.pmm_hit_local_pmm.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040010010offcore_response.pf_l3_rfo.pmm_hit_local_pmm.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040010010offcore_response.pf_l3_rfo.pmm_hit_local_pmm.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040010010offcore_response.pf_l3_rfo.supplier_none.any_snoopcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002010010offcore_response.pf_l3_rfo.supplier_none.hitm_other_corecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002010010offcore_response.pf_l3_rfo.supplier_none.hit_other_core_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002010010offcore_response.pf_l3_rfo.supplier_none.hit_other_core_no_fwdcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002010010offcore_response.pf_l3_rfo.supplier_none.no_snoop_neededcacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002010010offcore_response.pf_l3_rfo.supplier_none.snoop_misscacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002010010offcore_response.pf_l3_rfo.supplier_none.snoop_nonecacheThis event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002010010sq_misc.split_lockcacheNumber of cache line split locks sent to uncoreevent=0xf4,period=100003,umask=0x1000Counts the number of cache line split locks sent to the uncoresw_prefetch_access.ntacacheNumber of PREFETCHNTA instructions executedevent=0x32,period=2000003,umask=0x100sw_prefetch_access.prefetchwcacheNumber of PREFETCHW instructions executedevent=0x32,period=2000003,umask=0x800sw_prefetch_access.t0cacheNumber of PREFETCHT0 instructions executedevent=0x32,period=2000003,umask=0x200sw_prefetch_access.t1_t2cacheNumber of PREFETCHT1 or PREFETCHT2 instructions executedevent=0x32,period=2000003,umask=0x400fp_arith_inst_retired.128b_packed_doublefloating pointCounts once for most SIMD 128-bit packed computational double precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retiredevent=0xc7,period=2000003,umask=0x400Counts once for most SIMD 128-bit packed computational double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 2 computation operations, one for each element.  Applies to packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.128b_packed_singlefloating pointCounts once for most SIMD 128-bit packed computational single precision floating-point instruction retired. Counts twice for DPP and FM(N)ADD/SUB instructions retiredevent=0xc7,period=2000003,umask=0x800Counts once for most SIMD 128-bit packed computational single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.256b_packed_doublefloating pointCounts once for most SIMD 256-bit packed double computational precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retiredevent=0xc7,period=2000003,umask=0x1000Counts once for most SIMD 256-bit packed double computational precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 4 computation operations, one for each element.  Applies to packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.256b_packed_singlefloating pointCounts once for most SIMD 256-bit packed single computational precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retiredevent=0xc7,period=2000003,umask=0x2000Counts once for most SIMD 256-bit packed single computational precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.4_flopsfloating pointNumber of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below.  Each count represents 2 or/and 4 computation operations, 1 for each element.  Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per elementevent=0xc7,period=1000003,umask=0x1800Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision  floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 2 or/and 4 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.512b_packed_doublefloating pointNumber of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=2000003,umask=0x4000Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element.  The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.512b_packed_singlefloating pointNumber of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 16 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=2000003,umask=0x8000Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 16 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.8_flopsfloating pointNumber of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision  FP instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, 1 for each element.  Applies to SSE* and AVX* packed single precision and double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per elementevent=0xc7,period=1000003,umask=0x1800Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision  floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision and double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.scalarfloating pointCounts once for most SIMD scalar computational floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retiredevent=0xc7,period=2000003,umask=0x300Counts once for most SIMD scalar computational single precision and double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SIMD scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.scalar_doublefloating pointCounts once for most SIMD scalar computational double precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retiredevent=0xc7,period=2000003,umask=0x100Counts once for most SIMD scalar computational double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SIMD scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.scalar_singlefloating pointCounts once for most SIMD scalar computational single precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retiredevent=0xc7,period=2000003,umask=0x200Counts once for most SIMD scalar computational single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SIMD scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired2.128bit_packed_bf16floating pointIntel AVX-512 computational 512-bit packed BFloat16 instructions retiredevent=0xcf,period=2000003,umask=0x2000Counts once for each Intel AVX-512 computational 512-bit packed BFloat16 floating-point instruction retired. Applies to the ZMM based VDPBF16PS instruction.  Each count represents 64 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lakefp_arith_inst_retired2.256bit_packed_bf16floating pointIntel AVX-512 computational 128-bit packed BFloat16 instructions retiredevent=0xcf,period=2000003,umask=0x4000Counts once for each Intel AVX-512 computational 128-bit packed BFloat16 floating-point instruction retired. Applies to the XMM based VDPBF16PS instruction. Each count represents 16 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lakefp_arith_inst_retired2.512bit_packed_bf16floating pointIntel AVX-512 computational 256-bit packed BFloat16 instructions retiredevent=0xcf,period=2000003,umask=0x8000Counts once for each Intel AVX-512 computational 256-bit packed BFloat16 floating-point instruction retired. Applies to the YMM based VDPBF16PS instruction.  Each count represents 32 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lakefp_assist.anyfloating pointCycles with any input/output SSE or FP assistevent=0xca,cmask=1,period=100003,umask=0x1e00Counts cycles with any input and output SSE or x87 FP assist. If an input and output assist are detected on the same cycle the event increments by 1baclears.anyfrontendCounts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front endevent=0xe6,period=100003,umask=0x100Counts the number of times the front-end is resteered when it finds a branch instruction in a fetch line. This occurs for the first time a branch instruction is fetched or when the branch is not tracked by the BPU (Branch Prediction Unit) anymoredecode.lcpfrontendStalls caused by changing prefix length of the instruction. [This event is alias to ILD_STALL.LCP]event=0x87,period=2000003,umask=0x100Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to ILD_STALL.LCP]dsb2mite_switches.countfrontendDecode Stream Buffer (DSB)-to-MITE switchesevent=0xab,period=2000003,umask=0x100This event counts the number of the Decode Stream Buffer (DSB)-to-MITE switches including all misses because of missing Decode Stream Buffer (DSB) cache and u-arch forced misses.
Note: Invoking MITE requires two or three cycles delaydsb2mite_switches.penalty_cyclesfrontendDecode Stream Buffer (DSB)-to-MITE switch true penalty cyclesevent=0xab,period=2000003,umask=0x200Counts Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles. These cycles do not include uops routed through because of the switch itself, for example, when Instruction Decode Queue (IDQ) pre-allocation is unavailable, or Instruction Decode Queue (IDQ) is full. SBD-to-MITE switch true penalty cycles happen after the merge mux (MM) receives Decode Stream Buffer (DSB) Sync-indication until receiving the first MITE uop. MM is placed before Instruction Decode Queue (IDQ) to merge uops being fed from the MITE and Decode Stream Buffer (DSB) paths. Decode Stream Buffer (DSB) inserts the Sync-indication whenever a Decode Stream Buffer (DSB)-to-MITE switch occurs.Penalty: A Decode Stream Buffer (DSB) hit followed by a Decode Stream Buffer (DSB) miss can cost up to six cycles in which no uops are delivered to the IDQ. Most often, such switches from the Decode Stream Buffer (DSB) to the legacy pipeline cost 02 cyclesfrontend_retired.l1i_missfrontendRetired Instructions who experienced Instruction L1 Cache true miss (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x1200frontend_retired.l2_missfrontendRetired Instructions who experienced Instruction L2 Cache true miss (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x1300frontend_retired.latency_ge_1frontendRetired instructions after front-end starvation of at least 1 cycle (Must be precise)event=0xc6,period=100007,umask=0x1,frontend=0x40010600Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Must be precise)frontend_retired.latency_ge_128frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x40800600frontend_retired.latency_ge_16frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x40100600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.latency_ge_2frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 2 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x40020600frontend_retired.latency_ge_256frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x41000600frontend_retired.latency_ge_2_bubbles_ge_2frontendRetired instructions that are fetched after an interval where the front-end had at least 2 bubble-slots for a period of 2 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x20020600frontend_retired.latency_ge_2_bubbles_ge_3frontendRetired instructions that are fetched after an interval where the front-end had at least 3 bubble-slots for a period of 2 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x30020600frontend_retired.latency_ge_32frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x40200600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.latency_ge_4frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x40040600frontend_retired.latency_ge_512frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x42000600frontend_retired.latency_ge_64frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x40400600frontend_retired.latency_ge_8frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x40080600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event)icache_16b.ifdata_stallfrontendCycles where a code fetch is stalled due to L1 instruction cache missevent=0x80,period=2000003,umask=0x400Cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularityicache_64b.iftag_hitfrontendInstruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularityevent=0x83,period=200003,umask=0x100icache_64b.iftag_missfrontendInstruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularityevent=0x83,period=200003,umask=0x200icache_64b.iftag_stallfrontendCycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS]event=0x83,period=200003,umask=0x400icache_tag.stallsfrontendCycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL]event=0x83,period=200003,umask=0x400idq.all_dsb_cycles_4_uopsfrontendCycles Decode Stream Buffer (DSB) is delivering 4 Uops [This event is alias to IDQ.DSB_CYCLES_OK]event=0x79,cmask=4,period=2000003,umask=0x1800Counts the number of cycles 4 uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.DSB_CYCLES_OK]idq.all_dsb_cycles_any_uopsfrontendCycles Decode Stream Buffer (DSB) is delivering any Uop [This event is alias to IDQ.DSB_CYCLES_ANY]event=0x79,cmask=1,period=2000003,umask=0x1800Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.DSB_CYCLES_ANY]idq.all_mite_cycles_4_uopsfrontendCycles MITE is delivering 4 Uopsevent=0x79,cmask=4,period=2000003,umask=0x2400Counts the number of cycles 4 uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. Counting includes uops that may 'bypass' the IDQ. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB)idq.all_mite_cycles_any_uopsfrontendCycles MITE is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x2400Counts the number of cycles uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. Counting includes uops that may 'bypass' the IDQ. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB)idq.dsb_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) pathevent=0x79,cmask=1,period=2000003,umask=0x800Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may 'bypass' the IDQidq.dsb_cycles_anyfrontendCycles Decode Stream Buffer (DSB) is delivering any Uop [This event is alias to IDQ.ALL_DSB_CYCLES_ANY_UOPS]event=0x79,cmask=1,period=2000003,umask=0x1800Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.ALL_DSB_CYCLES_ANY_UOPS]idq.dsb_cycles_okfrontendCycles Decode Stream Buffer (DSB) is delivering 4 Uops [This event is alias to IDQ.ALL_DSB_CYCLES_4_UOPS]event=0x79,cmask=4,period=2000003,umask=0x1800Counts the number of cycles 4 uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.ALL_DSB_CYCLES_4_UOPS]idq.dsb_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) pathevent=0x79,period=2000003,umask=0x800Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may 'bypass' the IDQidq.mite_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,cmask=1,period=2000003,umask=0x400Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may 'bypass' the IDQidq.mite_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,period=2000003,umask=0x400Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may 'bypass' the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB)idq.ms_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x3000Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITEidq.ms_dsb_cyclesfrontendCycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x1000Counts cycles during which uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQidq.ms_mite_uopsfrontendUops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x2000Counts the number of uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQidq.ms_switchesfrontendNumber of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencerevent=0x79,cmask=1,edge=1,period=2000003,umask=0x3000Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequenceridq.ms_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x3000Counts the total number of uops delivered by the Microcode Sequencer (MS). Any instruction over 4 uops will be delivered by the MS. Some instructions such as transcendentals may additionally generate uops from the MSidq_uops_not_delivered.corefrontendUops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalledevent=0x9c,period=2000003,umask=0x100Counts the number of uops not delivered to Resource Allocation Table (RAT) per thread adding 4  x when Resource Allocation Table (RAT) is not stalled and Instruction Decode Queue (IDQ) delivers x uops to Resource Allocation Table (RAT) (where x belongs to {0,1,2,3}). Counting does not cover cases when: a. IDQ-Resource Allocation Table (RAT) pipe serves the other thread. b. Resource Allocation Table (RAT) is stalled for the thread (including uop drops and clear BE conditions).  c. Instruction Decode Queue (IDQ) delivers four uopsidq_uops_not_delivered.cycles_0_uops_deliv.corefrontendCycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalledevent=0x9c,cmask=4,period=2000003,umask=0x100Counts, on the per-thread basis, cycles when no uops are delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core =4idq_uops_not_delivered.cycles_le_1_uop_deliv.corefrontendCycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalledevent=0x9c,cmask=3,period=2000003,umask=0x100Counts, on the per-thread basis, cycles when less than 1 uop is delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core >= 3idq_uops_not_delivered.cycles_le_2_uop_deliv.corefrontendCycles with less than 2 uops delivered by the front endevent=0x9c,cmask=2,period=2000003,umask=0x100Cycles with less than 2 uops delivered by the front-endidq_uops_not_delivered.cycles_le_3_uop_deliv.corefrontendCycles with less than 3 uops delivered by the front endevent=0x9c,cmask=1,period=2000003,umask=0x100Cycles with less than 3 uops delivered by the front-endcycle_activity.cycles_l3_missmemoryCycles while L3 cache miss demand load is outstandingevent=0xa3,cmask=2,period=2000003,umask=0x200cycle_activity.stalls_l3_missmemoryExecution stalls while L3 cache miss demand load is outstandingevent=0xa3,cmask=6,period=2000003,umask=0x600hle_retired.abortedmemoryNumber of times an HLE execution aborted due to any reasons (multiple categories may count as one) (Precise event)event=0xc8,period=2000003,umask=0x400Number of times HLE abort was triggered (Precise event)hle_retired.aborted_eventsmemoryNumber of times an HLE execution aborted due to unfriendly events (such as interrupts)event=0xc8,period=2000003,umask=0x8000hle_retired.aborted_memmemoryNumber of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts)event=0xc8,period=2000003,umask=0x800hle_retired.aborted_memtypememoryNumber of times an HLE execution aborted due to incompatible memory typeevent=0xc8,period=2000003,umask=0x4000Number of times an HLE execution aborted due to incompatible memory typehle_retired.aborted_timermemoryNumber of times an HLE execution aborted due to hardware timer expirationevent=0xc8,period=2000003,umask=0x1000hle_retired.aborted_unfriendlymemoryNumber of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.)event=0xc8,period=2000003,umask=0x2000hle_retired.commitmemoryNumber of times an HLE execution successfully committedevent=0xc8,period=2000003,umask=0x200Number of times HLE commit succeededhle_retired.startmemoryNumber of times an HLE execution startedevent=0xc8,period=2000003,umask=0x100Number of times we entered an HLE region. Does not count nested transactionsmachine_clears.memory_orderingmemoryCounts the number of machine clears due to memory order conflicts  Spec update: SKL089event=0xc3,period=100003,umask=0x200Counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from one of the following:a. memory disambiguation,b. external snoop, orc. cross SMT-HW-thread snoop (stores) hitting load buffer  Spec update: SKL089ocr.all_data_rd.l3_miss.any_snoopmemoryOCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00049100ocr.all_data_rd.l3_miss.hitm_other_corememoryOCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00049100ocr.all_data_rd.l3_miss.hit_other_core_fwdmemoryOCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00049100ocr.all_data_rd.l3_miss.hit_other_core_no_fwdmemoryOCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00049100ocr.all_data_rd.l3_miss.no_snoop_neededmemoryOCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00049100ocr.all_data_rd.l3_miss.remote_hitmmemoryOCR.ALL_DATA_RD.L3_MISS.REMOTE_HITM OCR.ALL_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0049100ocr.all_data_rd.l3_miss.remote_hit_forwardmemoryOCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0049100ocr.all_data_rd.l3_miss.snoop_missmemoryOCR.ALL_DATA_RD.L3_MISS.SNOOP_MISS OCR.ALL_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00049100ocr.all_data_rd.l3_miss.snoop_nonememoryOCR.ALL_DATA_RD.L3_MISS.SNOOP_NONE OCR.ALL_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00049100ocr.all_data_rd.l3_miss_local_dram.any_snoopmemoryOCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP  OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400049100ocr.all_data_rd.l3_miss_local_dram.hitm_other_corememoryOCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE  OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400049100ocr.all_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryOCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400049100ocr.all_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryOCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400049100ocr.all_data_rd.l3_miss_local_dram.no_snoop_neededmemoryOCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED  OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400049100ocr.all_data_rd.l3_miss_local_dram.snoop_missmemoryOCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400049100ocr.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400049100ocr.all_data_rd.l3_miss_local_dram.snoop_nonememoryOCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400049100ocr.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80049100ocr.all_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryOCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP  OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000049100ocr.all_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryOCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE  OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000049100ocr.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryOCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000049100ocr.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryOCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000049100ocr.all_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryOCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED  OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000049100ocr.all_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryOCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000049100ocr.all_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryOCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000049100ocr.all_pf_data_rd.l3_miss.any_snoopmemoryOCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00049000ocr.all_pf_data_rd.l3_miss.hitm_other_corememoryOCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00049000ocr.all_pf_data_rd.l3_miss.hit_other_core_fwdmemoryOCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00049000ocr.all_pf_data_rd.l3_miss.hit_other_core_no_fwdmemoryOCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00049000ocr.all_pf_data_rd.l3_miss.no_snoop_neededmemoryOCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00049000ocr.all_pf_data_rd.l3_miss.remote_hitmmemoryOCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITM OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0049000ocr.all_pf_data_rd.l3_miss.remote_hit_forwardmemoryOCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0049000ocr.all_pf_data_rd.l3_miss.snoop_missmemoryOCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISS OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00049000ocr.all_pf_data_rd.l3_miss.snoop_nonememoryOCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONE OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00049000ocr.all_pf_data_rd.l3_miss_local_dram.any_snoopmemoryOCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP  OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400049000ocr.all_pf_data_rd.l3_miss_local_dram.hitm_other_corememoryOCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE  OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400049000ocr.all_pf_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryOCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400049000ocr.all_pf_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryOCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400049000ocr.all_pf_data_rd.l3_miss_local_dram.no_snoop_neededmemoryOCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED  OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400049000ocr.all_pf_data_rd.l3_miss_local_dram.snoop_missmemoryOCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400049000ocr.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400049000ocr.all_pf_data_rd.l3_miss_local_dram.snoop_nonememoryOCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400049000ocr.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80049000ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryOCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP  OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000049000ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryOCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE  OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000049000ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryOCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000049000ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryOCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000049000ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryOCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED  OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000049000ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryOCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000049000ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryOCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000049000ocr.all_pf_rfo.l3_miss.any_snoopmemoryOCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00012000ocr.all_pf_rfo.l3_miss.hitm_other_corememoryOCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00012000ocr.all_pf_rfo.l3_miss.hit_other_core_fwdmemoryOCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00012000ocr.all_pf_rfo.l3_miss.hit_other_core_no_fwdmemoryOCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00012000ocr.all_pf_rfo.l3_miss.no_snoop_neededmemoryOCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00012000ocr.all_pf_rfo.l3_miss.remote_hitmmemoryOCR.ALL_PF_RFO.L3_MISS.REMOTE_HITM OCR.ALL_PF_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0012000ocr.all_pf_rfo.l3_miss.remote_hit_forwardmemoryOCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0012000ocr.all_pf_rfo.l3_miss.snoop_missmemoryOCR.ALL_PF_RFO.L3_MISS.SNOOP_MISS OCR.ALL_PF_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00012000ocr.all_pf_rfo.l3_miss.snoop_nonememoryOCR.ALL_PF_RFO.L3_MISS.SNOOP_NONE OCR.ALL_PF_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00012000ocr.all_pf_rfo.l3_miss_local_dram.any_snoopmemoryOCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP  OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400012000ocr.all_pf_rfo.l3_miss_local_dram.hitm_other_corememoryOCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE  OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400012000ocr.all_pf_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryOCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400012000ocr.all_pf_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryOCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400012000ocr.all_pf_rfo.l3_miss_local_dram.no_snoop_neededmemoryOCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED  OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400012000ocr.all_pf_rfo.l3_miss_local_dram.snoop_missmemoryOCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400012000ocr.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400012000ocr.all_pf_rfo.l3_miss_local_dram.snoop_nonememoryOCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400012000ocr.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80012000ocr.all_pf_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryOCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP  OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000012000ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryOCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE  OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000012000ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryOCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000012000ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryOCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000012000ocr.all_pf_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryOCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED  OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000012000ocr.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryOCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000012000ocr.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryOCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000012000ocr.all_reads.l3_miss.any_snoopmemoryOCR.ALL_READS.L3_MISS.ANY_SNOOP OCR.ALL_READS.L3_MISS.ANY_SNOOP OCR.ALL_READS.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC0007F700ocr.all_reads.l3_miss.hitm_other_corememoryOCR.ALL_READS.L3_MISS.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C0007F700ocr.all_reads.l3_miss.hit_other_core_fwdmemoryOCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C0007F700ocr.all_reads.l3_miss.hit_other_core_no_fwdmemoryOCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C0007F700ocr.all_reads.l3_miss.no_snoop_neededmemoryOCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C0007F700ocr.all_reads.l3_miss.remote_hitmmemoryOCR.ALL_READS.L3_MISS.REMOTE_HITM OCR.ALL_READS.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC007F700ocr.all_reads.l3_miss.remote_hit_forwardmemoryOCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC007F700ocr.all_reads.l3_miss.snoop_missmemoryOCR.ALL_READS.L3_MISS.SNOOP_MISS OCR.ALL_READS.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C0007F700ocr.all_reads.l3_miss.snoop_nonememoryOCR.ALL_READS.L3_MISS.SNOOP_NONE OCR.ALL_READS.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC0007F700ocr.all_reads.l3_miss_local_dram.any_snoopmemoryOCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOP  OCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F840007F700ocr.all_reads.l3_miss_local_dram.hitm_other_corememoryOCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE  OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040007F700ocr.all_reads.l3_miss_local_dram.hit_other_core_fwdmemoryOCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040007F700ocr.all_reads.l3_miss_local_dram.hit_other_core_no_fwdmemoryOCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4040007F700ocr.all_reads.l3_miss_local_dram.no_snoop_neededmemoryOCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED  OCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040007F700ocr.all_reads.l3_miss_local_dram.snoop_missmemoryOCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2040007F700ocr.all_reads.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x6040007F700ocr.all_reads.l3_miss_local_dram.snoop_nonememoryOCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x840007F700ocr.all_reads.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B8007F700ocr.all_reads.l3_miss_remote_hop1_dram.any_snoopmemoryOCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP  OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F900007F700ocr.all_reads.l3_miss_remote_hop1_dram.hitm_other_corememoryOCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE  OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10100007F700ocr.all_reads.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryOCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8100007F700ocr.all_reads.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryOCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4100007F700ocr.all_reads.l3_miss_remote_hop1_dram.no_snoop_neededmemoryOCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED  OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1100007F700ocr.all_reads.l3_miss_remote_hop1_dram.snoop_missmemoryOCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2100007F700ocr.all_reads.l3_miss_remote_hop1_dram.snoop_nonememoryOCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x900007F700ocr.all_rfo.l3_miss.any_snoopmemoryOCR.ALL_RFO.L3_MISS.ANY_SNOOP OCR.ALL_RFO.L3_MISS.ANY_SNOOP OCR.ALL_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00012200ocr.all_rfo.l3_miss.hitm_other_corememoryOCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00012200ocr.all_rfo.l3_miss.hit_other_core_fwdmemoryOCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00012200ocr.all_rfo.l3_miss.hit_other_core_no_fwdmemoryOCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00012200ocr.all_rfo.l3_miss.no_snoop_neededmemoryOCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00012200ocr.all_rfo.l3_miss.remote_hitmmemoryOCR.ALL_RFO.L3_MISS.REMOTE_HITM OCR.ALL_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0012200ocr.all_rfo.l3_miss.remote_hit_forwardmemoryOCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0012200ocr.all_rfo.l3_miss.snoop_missmemoryOCR.ALL_RFO.L3_MISS.SNOOP_MISS OCR.ALL_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00012200ocr.all_rfo.l3_miss.snoop_nonememoryOCR.ALL_RFO.L3_MISS.SNOOP_NONE OCR.ALL_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00012200ocr.all_rfo.l3_miss_local_dram.any_snoopmemoryOCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP  OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400012200ocr.all_rfo.l3_miss_local_dram.hitm_other_corememoryOCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE  OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400012200ocr.all_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryOCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400012200ocr.all_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryOCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400012200ocr.all_rfo.l3_miss_local_dram.no_snoop_neededmemoryOCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED  OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400012200ocr.all_rfo.l3_miss_local_dram.snoop_missmemoryOCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400012200ocr.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400012200ocr.all_rfo.l3_miss_local_dram.snoop_nonememoryOCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400012200ocr.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryOCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80012200ocr.all_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryOCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP  OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000012200ocr.all_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryOCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE  OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000012200ocr.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryOCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD  OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000012200ocr.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryOCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD  OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000012200ocr.all_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryOCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED  OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000012200ocr.all_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryOCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000012200ocr.all_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryOCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000012200ocr.demand_code_rd.l3_miss.any_snoopmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOP OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000400ocr.demand_code_rd.l3_miss.hitm_other_corememoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00000400ocr.demand_code_rd.l3_miss.hit_other_core_fwdmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00000400ocr.demand_code_rd.l3_miss.hit_other_core_no_fwdmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000400ocr.demand_code_rd.l3_miss.no_snoop_neededmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000400ocr.demand_code_rd.l3_miss.remote_hitmmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000400ocr.demand_code_rd.l3_miss.remote_hit_forwardmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000400ocr.demand_code_rd.l3_miss.snoop_missmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000400ocr.demand_code_rd.l3_miss.snoop_nonememoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000400ocr.demand_code_rd.l3_miss_local_dram.any_snoopmemoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000400ocr.demand_code_rd.l3_miss_local_dram.hitm_other_corememoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000400ocr.demand_code_rd.l3_miss_local_dram.hit_other_core_fwdmemoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400000400ocr.demand_code_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000400ocr.demand_code_rd.l3_miss_local_dram.no_snoop_neededmemoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000400ocr.demand_code_rd.l3_miss_local_dram.snoop_missmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000400ocr.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000400ocr.demand_code_rd.l3_miss_local_dram.snoop_nonememoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000400ocr.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000400ocr.demand_code_rd.l3_miss_remote_hop1_dram.any_snoopmemoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000000400ocr.demand_code_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000000400ocr.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000000400ocr.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000000400ocr.demand_code_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts all demand code reads  OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000000400ocr.demand_code_rd.l3_miss_remote_hop1_dram.snoop_missmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000000400ocr.demand_code_rd.l3_miss_remote_hop1_dram.snoop_nonememoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000000400ocr.demand_data_rd.l3_miss.any_snoopmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOP OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000100ocr.demand_data_rd.l3_miss.hitm_other_corememoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00000100ocr.demand_data_rd.l3_miss.hit_other_core_fwdmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00000100ocr.demand_data_rd.l3_miss.hit_other_core_no_fwdmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000100ocr.demand_data_rd.l3_miss.no_snoop_neededmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000100ocr.demand_data_rd.l3_miss.remote_hitmmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000100ocr.demand_data_rd.l3_miss.remote_hit_forwardmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000100ocr.demand_data_rd.l3_miss.snoop_missmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000100ocr.demand_data_rd.l3_miss.snoop_nonememoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000100ocr.demand_data_rd.l3_miss_local_dram.any_snoopmemoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000100ocr.demand_data_rd.l3_miss_local_dram.hitm_other_corememoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000100ocr.demand_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400000100ocr.demand_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000100ocr.demand_data_rd.l3_miss_local_dram.no_snoop_neededmemoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000100ocr.demand_data_rd.l3_miss_local_dram.snoop_missmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000100ocr.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000100ocr.demand_data_rd.l3_miss_local_dram.snoop_nonememoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000100ocr.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000100ocr.demand_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000000100ocr.demand_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000000100ocr.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000000100ocr.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000000100ocr.demand_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts demand data reads  OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000000100ocr.demand_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000000100ocr.demand_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000000100ocr.demand_rfo.l3_miss.any_snoopmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.ANY_SNOOP OCR.DEMAND_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000200ocr.demand_rfo.l3_miss.hitm_other_corememoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00000200ocr.demand_rfo.l3_miss.hit_other_core_fwdmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00000200ocr.demand_rfo.l3_miss.hit_other_core_no_fwdmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000200ocr.demand_rfo.l3_miss.no_snoop_neededmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000200ocr.demand_rfo.l3_miss.remote_hitmmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000200ocr.demand_rfo.l3_miss.remote_hit_forwardmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000200ocr.demand_rfo.l3_miss.snoop_missmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000200ocr.demand_rfo.l3_miss.snoop_nonememoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000200ocr.demand_rfo.l3_miss_local_dram.any_snoopmemoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000200ocr.demand_rfo.l3_miss_local_dram.hitm_other_corememoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000200ocr.demand_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400000200ocr.demand_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000200ocr.demand_rfo.l3_miss_local_dram.no_snoop_neededmemoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000200ocr.demand_rfo.l3_miss_local_dram.snoop_missmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000200ocr.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000200ocr.demand_rfo.l3_miss_local_dram.snoop_nonememoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000200ocr.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000200ocr.demand_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000000200ocr.demand_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000000200ocr.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000000200ocr.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000000200ocr.demand_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000000200ocr.demand_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000000200ocr.demand_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000000200ocr.other.l3_miss.any_snoopmemoryCounts any other requests OCR.OTHER.L3_MISS.ANY_SNOOP OCR.OTHER.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00800000ocr.other.l3_miss.hitm_other_corememoryCounts any other requests OCR.OTHER.L3_MISS.HITM_OTHER_CORE OCR.OTHER.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00800000ocr.other.l3_miss.hit_other_core_fwdmemoryCounts any other requests OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWD OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00800000ocr.other.l3_miss.hit_other_core_no_fwdmemoryCounts any other requests OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00800000ocr.other.l3_miss.no_snoop_neededmemoryCounts any other requests OCR.OTHER.L3_MISS.NO_SNOOP_NEEDED OCR.OTHER.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00800000ocr.other.l3_miss.remote_hitmmemoryCounts any other requests OCR.OTHER.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0800000ocr.other.l3_miss.remote_hit_forwardmemoryCounts any other requests OCR.OTHER.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0800000ocr.other.l3_miss.snoop_missmemoryCounts any other requests OCR.OTHER.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00800000ocr.other.l3_miss.snoop_nonememoryCounts any other requests OCR.OTHER.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00800000ocr.other.l3_miss_local_dram.any_snoopmemoryCounts any other requests  OCR.OTHER.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400800000ocr.other.l3_miss_local_dram.hitm_other_corememoryCounts any other requests  OCR.OTHER.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400800000ocr.other.l3_miss_local_dram.hit_other_core_fwdmemoryCounts any other requests  OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400800000ocr.other.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts any other requests  OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400800000ocr.other.l3_miss_local_dram.no_snoop_neededmemoryCounts any other requests  OCR.OTHER.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400800000ocr.other.l3_miss_local_dram.snoop_missmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400800000ocr.other.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400800000ocr.other.l3_miss_local_dram.snoop_nonememoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400800000ocr.other.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts any other requests OCR.OTHER.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80800000ocr.other.l3_miss_remote_hop1_dram.any_snoopmemoryCounts any other requests  OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000800000ocr.other.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts any other requests  OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000800000ocr.other.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts any other requests  OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000800000ocr.other.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts any other requests  OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000800000ocr.other.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts any other requests  OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000800000ocr.other.l3_miss_remote_hop1_dram.snoop_missmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000800000ocr.other.l3_miss_remote_hop1_dram.snoop_nonememoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000800000ocr.pf_l1d_and_sw.l3_miss.any_snoopmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOP OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00040000ocr.pf_l1d_and_sw.l3_miss.hitm_other_corememoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_CORE OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00040000ocr.pf_l1d_and_sw.l3_miss.hit_other_core_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00040000ocr.pf_l1d_and_sw.l3_miss.hit_other_core_no_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00040000ocr.pf_l1d_and_sw.l3_miss.no_snoop_neededmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00040000ocr.pf_l1d_and_sw.l3_miss.remote_hitmmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0040000ocr.pf_l1d_and_sw.l3_miss.remote_hit_forwardmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0040000ocr.pf_l1d_and_sw.l3_miss.snoop_missmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00040000ocr.pf_l1d_and_sw.l3_miss.snoop_nonememoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00040000ocr.pf_l1d_and_sw.l3_miss_local_dram.any_snoopmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400040000ocr.pf_l1d_and_sw.l3_miss_local_dram.hitm_other_corememoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400040000ocr.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400040000ocr.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400040000ocr.pf_l1d_and_sw.l3_miss_local_dram.no_snoop_neededmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400040000ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_missmemoryCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400040000ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400040000ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_nonememoryCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400040000ocr.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80040000ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.any_snoopmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000040000ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000040000ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000040000ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000040000ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000040000ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_missmemoryCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000040000ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_nonememoryCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000040000ocr.pf_l2_data_rd.l3_miss.any_snoopmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOP OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00001000ocr.pf_l2_data_rd.l3_miss.hitm_other_corememoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00001000ocr.pf_l2_data_rd.l3_miss.hit_other_core_fwdmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00001000ocr.pf_l2_data_rd.l3_miss.hit_other_core_no_fwdmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00001000ocr.pf_l2_data_rd.l3_miss.no_snoop_neededmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00001000ocr.pf_l2_data_rd.l3_miss.remote_hitmmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0001000ocr.pf_l2_data_rd.l3_miss.remote_hit_forwardmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0001000ocr.pf_l2_data_rd.l3_miss.snoop_missmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00001000ocr.pf_l2_data_rd.l3_miss.snoop_nonememoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00001000ocr.pf_l2_data_rd.l3_miss_local_dram.any_snoopmemoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400001000ocr.pf_l2_data_rd.l3_miss_local_dram.hitm_other_corememoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400001000ocr.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400001000ocr.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400001000ocr.pf_l2_data_rd.l3_miss_local_dram.no_snoop_neededmemoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400001000ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_missmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400001000ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400001000ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_nonememoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400001000ocr.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80001000ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000001000ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000001000ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000001000ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000001000ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000001000ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000001000ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000001000ocr.pf_l2_rfo.l3_miss.any_snoopmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.ANY_SNOOP OCR.PF_L2_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00002000ocr.pf_l2_rfo.l3_miss.hitm_other_corememoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_CORE OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00002000ocr.pf_l2_rfo.l3_miss.hit_other_core_fwdmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00002000ocr.pf_l2_rfo.l3_miss.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00002000ocr.pf_l2_rfo.l3_miss.no_snoop_neededmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00002000ocr.pf_l2_rfo.l3_miss.remote_hitmmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0002000ocr.pf_l2_rfo.l3_miss.remote_hit_forwardmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0002000ocr.pf_l2_rfo.l3_miss.snoop_missmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00002000ocr.pf_l2_rfo.l3_miss.snoop_nonememoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00002000ocr.pf_l2_rfo.l3_miss_local_dram.any_snoopmemoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400002000ocr.pf_l2_rfo.l3_miss_local_dram.hitm_other_corememoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400002000ocr.pf_l2_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400002000ocr.pf_l2_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400002000ocr.pf_l2_rfo.l3_miss_local_dram.no_snoop_neededmemoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400002000ocr.pf_l2_rfo.l3_miss_local_dram.snoop_missmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400002000ocr.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400002000ocr.pf_l2_rfo.l3_miss_local_dram.snoop_nonememoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400002000ocr.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80002000ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000002000ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000002000ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000002000ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000002000ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000002000ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000002000ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000002000ocr.pf_l3_data_rd.l3_miss.any_snoopmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOP OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00008000ocr.pf_l3_data_rd.l3_miss.hitm_other_corememoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00008000ocr.pf_l3_data_rd.l3_miss.hit_other_core_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00008000ocr.pf_l3_data_rd.l3_miss.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00008000ocr.pf_l3_data_rd.l3_miss.no_snoop_neededmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00008000ocr.pf_l3_data_rd.l3_miss.remote_hitmmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0008000ocr.pf_l3_data_rd.l3_miss.remote_hit_forwardmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0008000ocr.pf_l3_data_rd.l3_miss.snoop_missmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00008000ocr.pf_l3_data_rd.l3_miss.snoop_nonememoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00008000ocr.pf_l3_data_rd.l3_miss_local_dram.any_snoopmemoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400008000ocr.pf_l3_data_rd.l3_miss_local_dram.hitm_other_corememoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400008000ocr.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400008000ocr.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400008000ocr.pf_l3_data_rd.l3_miss_local_dram.no_snoop_neededmemoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400008000ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_missmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400008000ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400008000ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_nonememoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400008000ocr.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80008000ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000008000ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000008000ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000008000ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000008000ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000008000ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000008000ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000008000ocr.pf_l3_rfo.l3_miss.any_snoopmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.ANY_SNOOP OCR.PF_L3_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00010000ocr.pf_l3_rfo.l3_miss.hitm_other_corememoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_CORE OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00010000ocr.pf_l3_rfo.l3_miss.hit_other_core_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00010000ocr.pf_l3_rfo.l3_miss.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00010000ocr.pf_l3_rfo.l3_miss.no_snoop_neededmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00010000ocr.pf_l3_rfo.l3_miss.remote_hitmmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0010000ocr.pf_l3_rfo.l3_miss.remote_hit_forwardmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0010000ocr.pf_l3_rfo.l3_miss.snoop_missmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00010000ocr.pf_l3_rfo.l3_miss.snoop_nonememoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00010000ocr.pf_l3_rfo.l3_miss_local_dram.any_snoopmemoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400010000ocr.pf_l3_rfo.l3_miss_local_dram.hitm_other_corememoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400010000ocr.pf_l3_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400010000ocr.pf_l3_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400010000ocr.pf_l3_rfo.l3_miss_local_dram.no_snoop_neededmemoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400010000ocr.pf_l3_rfo.l3_miss_local_dram.snoop_missmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400010000ocr.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400010000ocr.pf_l3_rfo.l3_miss_local_dram.snoop_nonememoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400010000ocr.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80010000ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000010000ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000010000ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000010000ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000010000ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000010000ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000010000ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000010000offcore_requests.l3_miss_demand_data_rdmemoryDemand Data Read requests who miss L3 cacheevent=0xb0,period=100003,umask=0x1000Demand Data Read requests who miss L3 cacheoffcore_requests_outstanding.cycles_with_l3_miss_demand_data_rdmemoryCycles with at least 1 Demand Data Read requests who miss L3 cache in the superQevent=0x60,cmask=1,period=2000003,umask=0x1000offcore_requests_outstanding.l3_miss_demand_data_rdmemoryCounts number of Offcore outstanding Demand Data Read requests that miss L3 cache in the superQ every cycleevent=0x60,period=2000003,umask=0x1000offcore_requests_outstanding.l3_miss_demand_data_rd_ge_6memoryCycles with at least 6 Demand Data Read requests that miss L3 cache in the superQevent=0x60,cmask=6,period=2000003,umask=0x1000offcore_response.all_data_rd.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00049110offcore_response.all_data_rd.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00049110offcore_response.all_data_rd.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00049110offcore_response.all_data_rd.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00049110offcore_response.all_data_rd.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00049110offcore_response.all_data_rd.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0049110offcore_response.all_data_rd.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0049110offcore_response.all_data_rd.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00049110offcore_response.all_data_rd.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00049110offcore_response.all_data_rd.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400049110offcore_response.all_data_rd.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400049110offcore_response.all_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400049110offcore_response.all_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400049110offcore_response.all_data_rd.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400049110offcore_response.all_data_rd.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400049110offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400049110offcore_response.all_data_rd.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400049110offcore_response.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80049110offcore_response.all_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000049110offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000049110offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000049110offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000049110offcore_response.all_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000049110offcore_response.all_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000049110offcore_response.all_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000049110offcore_response.all_pf_data_rd.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00049010offcore_response.all_pf_data_rd.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00049010offcore_response.all_pf_data_rd.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00049010offcore_response.all_pf_data_rd.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00049010offcore_response.all_pf_data_rd.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00049010offcore_response.all_pf_data_rd.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0049010offcore_response.all_pf_data_rd.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0049010offcore_response.all_pf_data_rd.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00049010offcore_response.all_pf_data_rd.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00049010offcore_response.all_pf_data_rd.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400049010offcore_response.all_pf_data_rd.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400049010offcore_response.all_pf_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400049010offcore_response.all_pf_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400049010offcore_response.all_pf_data_rd.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400049010offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400049010offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400049010offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400049010offcore_response.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80049010offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000049010offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000049010offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000049010offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000049010offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000049010offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000049010offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000049010offcore_response.all_pf_rfo.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00012010offcore_response.all_pf_rfo.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00012010offcore_response.all_pf_rfo.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00012010offcore_response.all_pf_rfo.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00012010offcore_response.all_pf_rfo.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00012010offcore_response.all_pf_rfo.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0012010offcore_response.all_pf_rfo.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0012010offcore_response.all_pf_rfo.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00012010offcore_response.all_pf_rfo.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00012010offcore_response.all_pf_rfo.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400012010offcore_response.all_pf_rfo.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400012010offcore_response.all_pf_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400012010offcore_response.all_pf_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400012010offcore_response.all_pf_rfo.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400012010offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400012010offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400012010offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400012010offcore_response.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80012010offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000012010offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000012010offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000012010offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000012010offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000012010offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000012010offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000012010offcore_response.all_reads.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC0007F710offcore_response.all_reads.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C0007F710offcore_response.all_reads.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C0007F710offcore_response.all_reads.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C0007F710offcore_response.all_reads.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C0007F710offcore_response.all_reads.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC007F710offcore_response.all_reads.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC007F710offcore_response.all_reads.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C0007F710offcore_response.all_reads.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC0007F710offcore_response.all_reads.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F840007F710offcore_response.all_reads.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040007F710offcore_response.all_reads.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040007F710offcore_response.all_reads.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4040007F710offcore_response.all_reads.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040007F710offcore_response.all_reads.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2040007F710offcore_response.all_reads.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x6040007F710offcore_response.all_reads.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x840007F710offcore_response.all_reads.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B8007F710offcore_response.all_reads.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F900007F710offcore_response.all_reads.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10100007F710offcore_response.all_reads.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8100007F710offcore_response.all_reads.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4100007F710offcore_response.all_reads.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1100007F710offcore_response.all_reads.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2100007F710offcore_response.all_reads.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x900007F710offcore_response.all_rfo.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00012210offcore_response.all_rfo.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00012210offcore_response.all_rfo.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00012210offcore_response.all_rfo.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00012210offcore_response.all_rfo.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00012210offcore_response.all_rfo.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0012210offcore_response.all_rfo.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0012210offcore_response.all_rfo.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00012210offcore_response.all_rfo.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00012210offcore_response.all_rfo.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400012210offcore_response.all_rfo.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400012210offcore_response.all_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400012210offcore_response.all_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400012210offcore_response.all_rfo.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400012210offcore_response.all_rfo.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400012210offcore_response.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400012210offcore_response.all_rfo.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400012210offcore_response.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80012210offcore_response.all_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000012210offcore_response.all_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000012210offcore_response.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000012210offcore_response.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000012210offcore_response.all_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000012210offcore_response.all_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000012210offcore_response.all_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000012210offcore_response.demand_code_rd.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000410offcore_response.demand_code_rd.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00000410offcore_response.demand_code_rd.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00000410offcore_response.demand_code_rd.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000410offcore_response.demand_code_rd.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000410offcore_response.demand_code_rd.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000410offcore_response.demand_code_rd.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000410offcore_response.demand_code_rd.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000410offcore_response.demand_code_rd.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000410offcore_response.demand_code_rd.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000410offcore_response.demand_code_rd.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000410offcore_response.demand_code_rd.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400000410offcore_response.demand_code_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000410offcore_response.demand_code_rd.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000410offcore_response.demand_code_rd.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000410offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000410offcore_response.demand_code_rd.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000410offcore_response.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000410offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000000410offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000000410offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000000410offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000000410offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000000410offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000000410offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000000410offcore_response.demand_data_rd.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000110offcore_response.demand_data_rd.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00000110offcore_response.demand_data_rd.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00000110offcore_response.demand_data_rd.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000110offcore_response.demand_data_rd.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000110offcore_response.demand_data_rd.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000110offcore_response.demand_data_rd.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000110offcore_response.demand_data_rd.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000110offcore_response.demand_data_rd.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000110offcore_response.demand_data_rd.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000110offcore_response.demand_data_rd.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000110offcore_response.demand_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400000110offcore_response.demand_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000110offcore_response.demand_data_rd.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000110offcore_response.demand_data_rd.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000110offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000110offcore_response.demand_data_rd.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000110offcore_response.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000110offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000000110offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000000110offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000000110offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000000110offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000000110offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000000110offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000000110offcore_response.demand_rfo.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000210offcore_response.demand_rfo.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00000210offcore_response.demand_rfo.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00000210offcore_response.demand_rfo.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00000210offcore_response.demand_rfo.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00000210offcore_response.demand_rfo.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000210offcore_response.demand_rfo.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000210offcore_response.demand_rfo.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00000210offcore_response.demand_rfo.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00000210offcore_response.demand_rfo.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400000210offcore_response.demand_rfo.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000210offcore_response.demand_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400000210offcore_response.demand_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000210offcore_response.demand_rfo.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000210offcore_response.demand_rfo.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000210offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000210offcore_response.demand_rfo.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000210offcore_response.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000210offcore_response.demand_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000000210offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000000210offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000000210offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000000210offcore_response.demand_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000000210offcore_response.demand_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000000210offcore_response.demand_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000000210offcore_response.other.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00800010offcore_response.other.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00800010offcore_response.other.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00800010offcore_response.other.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00800010offcore_response.other.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00800010offcore_response.other.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0800010offcore_response.other.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0800010offcore_response.other.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00800010offcore_response.other.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00800010offcore_response.other.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400800010offcore_response.other.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400800010offcore_response.other.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400800010offcore_response.other.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400800010offcore_response.other.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400800010offcore_response.other.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400800010offcore_response.other.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400800010offcore_response.other.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400800010offcore_response.other.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80800010offcore_response.other.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000800010offcore_response.other.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000800010offcore_response.other.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000800010offcore_response.other.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000800010offcore_response.other.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000800010offcore_response.other.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000800010offcore_response.other.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000800010offcore_response.pf_l1d_and_sw.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00040010offcore_response.pf_l1d_and_sw.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00040010offcore_response.pf_l1d_and_sw.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00040010offcore_response.pf_l1d_and_sw.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00040010offcore_response.pf_l1d_and_sw.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00040010offcore_response.pf_l1d_and_sw.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0040010offcore_response.pf_l1d_and_sw.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0040010offcore_response.pf_l1d_and_sw.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00040010offcore_response.pf_l1d_and_sw.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00040010offcore_response.pf_l1d_and_sw.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400040010offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400040010offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400040010offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400040010offcore_response.pf_l1d_and_sw.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400040010offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400040010offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400040010offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400040010offcore_response.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80040010offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000040010offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000040010offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000040010offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000040010offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000040010offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000040010offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000040010offcore_response.pf_l2_data_rd.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00001010offcore_response.pf_l2_data_rd.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00001010offcore_response.pf_l2_data_rd.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00001010offcore_response.pf_l2_data_rd.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00001010offcore_response.pf_l2_data_rd.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00001010offcore_response.pf_l2_data_rd.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0001010offcore_response.pf_l2_data_rd.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0001010offcore_response.pf_l2_data_rd.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00001010offcore_response.pf_l2_data_rd.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00001010offcore_response.pf_l2_data_rd.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400001010offcore_response.pf_l2_data_rd.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400001010offcore_response.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400001010offcore_response.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400001010offcore_response.pf_l2_data_rd.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400001010offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400001010offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400001010offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400001010offcore_response.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80001010offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000001010offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000001010offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000001010offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000001010offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000001010offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000001010offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000001010offcore_response.pf_l2_rfo.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00002010offcore_response.pf_l2_rfo.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00002010offcore_response.pf_l2_rfo.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00002010offcore_response.pf_l2_rfo.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00002010offcore_response.pf_l2_rfo.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00002010offcore_response.pf_l2_rfo.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0002010offcore_response.pf_l2_rfo.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0002010offcore_response.pf_l2_rfo.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00002010offcore_response.pf_l2_rfo.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00002010offcore_response.pf_l2_rfo.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400002010offcore_response.pf_l2_rfo.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400002010offcore_response.pf_l2_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400002010offcore_response.pf_l2_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400002010offcore_response.pf_l2_rfo.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400002010offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400002010offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400002010offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400002010offcore_response.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80002010offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000002010offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000002010offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000002010offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000002010offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000002010offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000002010offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000002010offcore_response.pf_l3_data_rd.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00008010offcore_response.pf_l3_data_rd.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00008010offcore_response.pf_l3_data_rd.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00008010offcore_response.pf_l3_data_rd.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00008010offcore_response.pf_l3_data_rd.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00008010offcore_response.pf_l3_data_rd.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0008010offcore_response.pf_l3_data_rd.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0008010offcore_response.pf_l3_data_rd.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00008010offcore_response.pf_l3_data_rd.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00008010offcore_response.pf_l3_data_rd.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400008010offcore_response.pf_l3_data_rd.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400008010offcore_response.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400008010offcore_response.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400008010offcore_response.pf_l3_data_rd.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400008010offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400008010offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400008010offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400008010offcore_response.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80008010offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000008010offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000008010offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000008010offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000008010offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000008010offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000008010offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000008010offcore_response.pf_l3_rfo.l3_miss.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00010010offcore_response.pf_l3_rfo.l3_miss.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C00010010offcore_response.pf_l3_rfo.l3_miss.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C00010010offcore_response.pf_l3_rfo.l3_miss.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C00010010offcore_response.pf_l3_rfo.l3_miss.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C00010010offcore_response.pf_l3_rfo.l3_miss.remote_hitmmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.REMOTE_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0010010offcore_response.pf_l3_rfo.l3_miss.remote_hit_forwardmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.REMOTE_HIT_FORWARDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0010010offcore_response.pf_l3_rfo.l3_miss.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C00010010offcore_response.pf_l3_rfo.l3_miss.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC00010010offcore_response.pf_l3_rfo.l3_miss_local_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8400010010offcore_response.pf_l3_rfo.l3_miss_local_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400010010offcore_response.pf_l3_rfo.l3_miss_local_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400010010offcore_response.pf_l3_rfo.l3_miss_local_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400010010offcore_response.pf_l3_rfo.l3_miss_local_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400010010offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400010010offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400010010offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400010010offcore_response.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80010010offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.any_snoopmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F9000010010offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hitm_other_corememoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101000010010offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x81000010010offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwdmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x41000010010offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.no_snoop_neededmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x11000010010offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_missmemoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x21000010010offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_nonememoryThis event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000010010rtm_retired.abortedmemoryNumber of times an RTM execution aborted due to any reasons (multiple categories may count as one) (Precise event)event=0xc9,period=2000003,umask=0x400Number of times RTM abort was triggered (Precise event)rtm_retired.aborted_eventsmemoryNumber of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt)event=0xc9,period=2000003,umask=0x8000Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt)rtm_retired.aborted_memmemoryNumber of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts)event=0xc9,period=2000003,umask=0x800Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts)rtm_retired.aborted_memtypememoryNumber of times an RTM execution aborted due to incompatible memory typeevent=0xc9,period=2000003,umask=0x4000Number of times an RTM execution aborted due to incompatible memory typertm_retired.aborted_timermemoryNumber of times an RTM execution aborted due to uncommon conditionsevent=0xc9,period=2000003,umask=0x1000rtm_retired.aborted_unfriendlymemoryNumber of times an RTM execution aborted due to HLE-unfriendly instructionsevent=0xc9,period=2000003,umask=0x2000Number of times an RTM execution aborted due to HLE-unfriendly instructionsrtm_retired.commitmemoryNumber of times an RTM execution successfully committedevent=0xc9,period=2000003,umask=0x200Number of times RTM commit succeededrtm_retired.startmemoryNumber of times an RTM execution startedevent=0xc9,period=2000003,umask=0x100Number of times we entered an RTM region. Does not count nested transactionstx_exec.misc2memoryCounts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional regionevent=0x5d,period=2000003,umask=0x200Unfriendly TSX abort triggered by a vzeroupper instructiontx_exec.misc5memoryCounts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional regionevent=0x5d,period=2000003,umask=0x1000Counts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional regiontx_mem.abort_capacitymemoryNumber of times a transactional abort was signaled due to a data capacity limitation for transactional reads or writesevent=0x54,period=2000003,umask=0x200tx_mem.abort_conflictmemoryNumber of times a transactional abort was signaled due to a data conflict on a transactionally accessed addressevent=0x54,period=2000003,umask=0x100Number of times a TSX line had a cache conflicttx_mem.abort_hle_elision_buffer_mismatchmemoryNumber of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision bufferevent=0x54,period=2000003,umask=0x1000Number of times a TSX Abort was triggered due to release/commit but data and address mismatchtx_mem.abort_hle_elision_buffer_not_emptymemoryNumber of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zeroevent=0x54,period=2000003,umask=0x800Number of times a TSX Abort was triggered due to commit but Lock Buffer not emptytx_mem.abort_hle_elision_buffer_unsupported_alignmentmemoryNumber of times an HLE transactional execution aborted due to an unsupported read alignment from the elision bufferevent=0x54,period=2000003,umask=0x2000Number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffertx_mem.abort_hle_store_to_elided_lockmemoryNumber of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision bufferevent=0x54,period=2000003,umask=0x400Number of times a TSX Abort was triggered due to a non-release/commit store to locktx_mem.hle_elision_buffer_fullmemoryNumber of times HLE lock could not be elided due to ElisionBufferAvailable being zeroevent=0x54,period=2000003,umask=0x4000Number of times we could not allocate Lock Buffercore_power.lvl0_turbo_licenseotherCore cycles where the core was running in a manner where Turbo may be clipped to the Non-AVX turbo scheduleevent=0x28,period=200003,umask=0x700Core cycles where the core was running with power-delivery for baseline license level 0.  This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codescore_power.lvl1_turbo_licenseotherCore cycles where the core was running in a manner where Turbo may be clipped to the AVX2 turbo scheduleevent=0x28,period=200003,umask=0x1800Core cycles where the core was running with power-delivery for license level 1.  This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructionscore_power.lvl2_turbo_licenseotherCore cycles where the core was running in a manner where Turbo may be clipped to the AVX512 turbo scheduleevent=0x28,period=200003,umask=0x2000Core cycles where the core was running with power-delivery for license level 2 (introduced in Skylake Server michroarchtecture).  This includes high current AVX 512-bit instructionscore_power.throttleotherCore cycles the core was throttled due to a pending power level requestevent=0x28,period=200003,umask=0x4000Core cycles the out-of-order engine was throttled due to a pending power level requestcore_snoop_response.rsp_ifwdfeotherCORE_SNOOP_RESPONSE.RSP_IFWDFEevent=0xef,period=2000003,umask=0x2000core_snoop_response.rsp_ifwdmotherCORE_SNOOP_RESPONSE.RSP_IFWDMevent=0xef,period=2000003,umask=0x1000core_snoop_response.rsp_ihitfseotherCORE_SNOOP_RESPONSE.RSP_IHITFSEevent=0xef,period=2000003,umask=0x200core_snoop_response.rsp_ihitiotherCORE_SNOOP_RESPONSE.RSP_IHITIevent=0xef,period=2000003,umask=0x100core_snoop_response.rsp_sfwdfeotherCORE_SNOOP_RESPONSE.RSP_SFWDFEevent=0xef,period=2000003,umask=0x4000core_snoop_response.rsp_sfwdmotherCORE_SNOOP_RESPONSE.RSP_SFWDMevent=0xef,period=2000003,umask=0x800core_snoop_response.rsp_shitfseotherCORE_SNOOP_RESPONSE.RSP_SHITFSEevent=0xef,period=2000003,umask=0x400hw_interrupts.receivedotherNumber of hardware interrupts received by the processorevent=0xcb,period=203,umask=0x100Counts the number of hardware interruptions received by the processoridi_misc.wb_downgradeotherCounts number of cache lines that are dropped and not written back to L3 as they are deemed to be less likely to be reused shortlyevent=0xfe,period=100003,umask=0x400Counts number of cache lines that are dropped and not written back to L3 as they are deemed to be less likely to be reused shortlyidi_misc.wb_upgradeotherCounts number of cache lines that are allocated and written back to L3 with the intention that they are more likely to be reused shortlyevent=0xfe,period=100003,umask=0x200Counts number of cache lines that are allocated and written back to L3 with the intention that they are more likely to be reused shortlyocr.all_data_rd.any_responseotherOCR.ALL_DATA_RD.ANY_RESPONSE have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1049100ocr.all_data_rd.pmm_hit_local_pmm.any_snoopotherOCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040049100ocr.all_data_rd.pmm_hit_local_pmm.snoop_noneotherOCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040049100ocr.all_data_rd.pmm_hit_local_pmm.snoop_not_neededotherOCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040049100ocr.all_data_rd.supplier_none.any_snoopotherOCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOP  OCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002049100ocr.all_data_rd.supplier_none.hitm_other_coreotherOCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE  OCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002049100ocr.all_data_rd.supplier_none.hit_other_core_fwdotherOCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD  OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002049100ocr.all_data_rd.supplier_none.hit_other_core_no_fwdotherOCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD  OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002049100ocr.all_data_rd.supplier_none.no_snoop_neededotherOCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED  OCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002049100ocr.all_data_rd.supplier_none.snoop_missotherOCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002049100ocr.all_data_rd.supplier_none.snoop_noneotherOCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002049100ocr.all_pf_data_rd.any_responseotherOCR.ALL_PF_DATA_RD.ANY_RESPONSE have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1049000ocr.all_pf_data_rd.pmm_hit_local_pmm.any_snoopotherOCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040049000ocr.all_pf_data_rd.pmm_hit_local_pmm.snoop_noneotherOCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040049000ocr.all_pf_data_rd.pmm_hit_local_pmm.snoop_not_neededotherOCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040049000ocr.all_pf_data_rd.supplier_none.any_snoopotherOCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOP  OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002049000ocr.all_pf_data_rd.supplier_none.hitm_other_coreotherOCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE  OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002049000ocr.all_pf_data_rd.supplier_none.hit_other_core_fwdotherOCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD  OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002049000ocr.all_pf_data_rd.supplier_none.hit_other_core_no_fwdotherOCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002049000ocr.all_pf_data_rd.supplier_none.no_snoop_neededotherOCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED  OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002049000ocr.all_pf_data_rd.supplier_none.snoop_missotherOCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002049000ocr.all_pf_data_rd.supplier_none.snoop_noneotherOCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002049000ocr.all_pf_rfo.any_responseotherOCR.ALL_PF_RFO.ANY_RESPONSE have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1012000ocr.all_pf_rfo.pmm_hit_local_pmm.any_snoopotherOCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040012000ocr.all_pf_rfo.pmm_hit_local_pmm.snoop_noneotherOCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040012000ocr.all_pf_rfo.pmm_hit_local_pmm.snoop_not_neededotherOCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040012000ocr.all_pf_rfo.supplier_none.any_snoopotherOCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOP  OCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002012000ocr.all_pf_rfo.supplier_none.hitm_other_coreotherOCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_CORE  OCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002012000ocr.all_pf_rfo.supplier_none.hit_other_core_fwdotherOCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD  OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002012000ocr.all_pf_rfo.supplier_none.hit_other_core_no_fwdotherOCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD  OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002012000ocr.all_pf_rfo.supplier_none.no_snoop_neededotherOCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED  OCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002012000ocr.all_pf_rfo.supplier_none.snoop_missotherOCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002012000ocr.all_pf_rfo.supplier_none.snoop_noneotherOCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002012000ocr.all_reads.any_responseotherOCR.ALL_READS.ANY_RESPONSE have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x107F700ocr.all_reads.pmm_hit_local_pmm.any_snoopotherOCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F804007F700ocr.all_reads.pmm_hit_local_pmm.snoop_noneotherOCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x804007F700ocr.all_reads.pmm_hit_local_pmm.snoop_not_neededotherOCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004007F700ocr.all_reads.supplier_none.any_snoopotherOCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOP  OCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800207F700ocr.all_reads.supplier_none.hitm_other_coreotherOCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_CORE  OCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000207F700ocr.all_reads.supplier_none.hit_other_core_fwdotherOCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWD  OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000207F700ocr.all_reads.supplier_none.hit_other_core_no_fwdotherOCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD  OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000207F700ocr.all_reads.supplier_none.no_snoop_neededotherOCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDED  OCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000207F700ocr.all_reads.supplier_none.snoop_missotherOCR.ALL_READS.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000207F700ocr.all_reads.supplier_none.snoop_noneotherOCR.ALL_READS.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x800207F700ocr.all_rfo.any_responseotherOCR.ALL_RFO.ANY_RESPONSE have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1012200ocr.all_rfo.pmm_hit_local_pmm.any_snoopotherOCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040012200ocr.all_rfo.pmm_hit_local_pmm.snoop_noneotherOCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040012200ocr.all_rfo.pmm_hit_local_pmm.snoop_not_neededotherOCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040012200ocr.all_rfo.supplier_none.any_snoopotherOCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOP  OCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002012200ocr.all_rfo.supplier_none.hitm_other_coreotherOCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_CORE  OCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002012200ocr.all_rfo.supplier_none.hit_other_core_fwdotherOCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD  OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002012200ocr.all_rfo.supplier_none.hit_other_core_no_fwdotherOCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD  OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002012200ocr.all_rfo.supplier_none.no_snoop_neededotherOCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED  OCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002012200ocr.all_rfo.supplier_none.snoop_missotherOCR.ALL_RFO.SUPPLIER_NONE.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002012200ocr.all_rfo.supplier_none.snoop_noneotherOCR.ALL_RFO.SUPPLIER_NONE.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002012200ocr.demand_code_rd.any_responseotherCounts all demand code reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000400ocr.demand_code_rd.pmm_hit_local_pmm.any_snoopotherCounts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040000400ocr.demand_code_rd.pmm_hit_local_pmm.snoop_noneotherCounts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000400ocr.demand_code_rd.pmm_hit_local_pmm.snoop_not_neededotherCounts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000400ocr.demand_code_rd.supplier_none.any_snoopotherCounts all demand code reads  OCR.DEMAND_CODE_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000400ocr.demand_code_rd.supplier_none.hitm_other_coreotherCounts all demand code reads  OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000400ocr.demand_code_rd.supplier_none.hit_other_core_fwdotherCounts all demand code reads  OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002000400ocr.demand_code_rd.supplier_none.hit_other_core_no_fwdotherCounts all demand code reads  OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000400ocr.demand_code_rd.supplier_none.no_snoop_neededotherCounts all demand code reads  OCR.DEMAND_CODE_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000400ocr.demand_code_rd.supplier_none.snoop_missotherCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000400ocr.demand_code_rd.supplier_none.snoop_noneotherCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000400ocr.demand_data_rd.any_responseotherCounts demand data reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100ocr.demand_data_rd.pmm_hit_local_pmm.any_snoopotherCounts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040000100ocr.demand_data_rd.pmm_hit_local_pmm.snoop_noneotherCounts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000100ocr.demand_data_rd.pmm_hit_local_pmm.snoop_not_neededotherCounts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000100ocr.demand_data_rd.supplier_none.any_snoopotherCounts demand data reads  OCR.DEMAND_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000100ocr.demand_data_rd.supplier_none.hitm_other_coreotherCounts demand data reads  OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000100ocr.demand_data_rd.supplier_none.hit_other_core_fwdotherCounts demand data reads  OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002000100ocr.demand_data_rd.supplier_none.hit_other_core_no_fwdotherCounts demand data reads  OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000100ocr.demand_data_rd.supplier_none.no_snoop_neededotherCounts demand data reads  OCR.DEMAND_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000100ocr.demand_data_rd.supplier_none.snoop_missotherCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000100ocr.demand_data_rd.supplier_none.snoop_noneotherCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000100ocr.demand_rfo.any_responseotherCounts all demand data writes (RFOs) have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200ocr.demand_rfo.pmm_hit_local_pmm.any_snoopotherCounts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040000200ocr.demand_rfo.pmm_hit_local_pmm.snoop_noneotherCounts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000200ocr.demand_rfo.pmm_hit_local_pmm.snoop_not_neededotherCounts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000200ocr.demand_rfo.supplier_none.any_snoopotherCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002000200ocr.demand_rfo.supplier_none.hitm_other_coreotherCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000200ocr.demand_rfo.supplier_none.hit_other_core_fwdotherCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002000200ocr.demand_rfo.supplier_none.hit_other_core_no_fwdotherCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000200ocr.demand_rfo.supplier_none.no_snoop_neededotherCounts all demand data writes (RFOs)  OCR.DEMAND_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000200ocr.demand_rfo.supplier_none.snoop_missotherCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000200ocr.demand_rfo.supplier_none.snoop_noneotherCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000200ocr.other.any_responseotherCounts any other requests have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1800000ocr.other.pmm_hit_local_pmm.any_snoopotherCounts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040800000ocr.other.pmm_hit_local_pmm.snoop_noneotherCounts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040800000ocr.other.pmm_hit_local_pmm.snoop_not_neededotherCounts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040800000ocr.other.supplier_none.any_snoopotherCounts any other requests  OCR.OTHER.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002800000ocr.other.supplier_none.hitm_other_coreotherCounts any other requests  OCR.OTHER.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002800000ocr.other.supplier_none.hit_other_core_fwdotherCounts any other requests  OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002800000ocr.other.supplier_none.hit_other_core_no_fwdotherCounts any other requests  OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002800000ocr.other.supplier_none.no_snoop_neededotherCounts any other requests  OCR.OTHER.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002800000ocr.other.supplier_none.snoop_missotherCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002800000ocr.other.supplier_none.snoop_noneotherCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002800000ocr.pf_l1d_and_sw.any_responseotherCounts L1 data cache hardware prefetch requests and software prefetch requests have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040000ocr.pf_l1d_and_sw.pmm_hit_local_pmm.any_snoopotherCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040040000ocr.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_noneotherCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040040000ocr.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_not_neededotherCounts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040040000ocr.pf_l1d_and_sw.supplier_none.any_snoopotherCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002040000ocr.pf_l1d_and_sw.supplier_none.hitm_other_coreotherCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002040000ocr.pf_l1d_and_sw.supplier_none.hit_other_core_fwdotherCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002040000ocr.pf_l1d_and_sw.supplier_none.hit_other_core_no_fwdotherCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002040000ocr.pf_l1d_and_sw.supplier_none.no_snoop_neededotherCounts L1 data cache hardware prefetch requests and software prefetch requests  OCR.PF_L1D_AND_SW.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002040000ocr.pf_l1d_and_sw.supplier_none.snoop_missotherCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002040000ocr.pf_l1d_and_sw.supplier_none.snoop_noneotherCounts L1 data cache hardware prefetch requests and software prefetch requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002040000ocr.pf_l2_data_rd.any_responseotherCounts prefetch (that bring data to L2) data reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001000ocr.pf_l2_data_rd.pmm_hit_local_pmm.any_snoopotherCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040001000ocr.pf_l2_data_rd.pmm_hit_local_pmm.snoop_noneotherCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040001000ocr.pf_l2_data_rd.pmm_hit_local_pmm.snoop_not_neededotherCounts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040001000ocr.pf_l2_data_rd.supplier_none.any_snoopotherCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002001000ocr.pf_l2_data_rd.supplier_none.hitm_other_coreotherCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002001000ocr.pf_l2_data_rd.supplier_none.hit_other_core_fwdotherCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002001000ocr.pf_l2_data_rd.supplier_none.hit_other_core_no_fwdotherCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002001000ocr.pf_l2_data_rd.supplier_none.no_snoop_neededotherCounts prefetch (that bring data to L2) data reads  OCR.PF_L2_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002001000ocr.pf_l2_data_rd.supplier_none.snoop_missotherCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002001000ocr.pf_l2_data_rd.supplier_none.snoop_noneotherCounts prefetch (that bring data to L2) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002001000ocr.pf_l2_rfo.any_responseotherCounts all prefetch (that bring data to L2) RFOs have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002000ocr.pf_l2_rfo.pmm_hit_local_pmm.any_snoopotherCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040002000ocr.pf_l2_rfo.pmm_hit_local_pmm.snoop_noneotherCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040002000ocr.pf_l2_rfo.pmm_hit_local_pmm.snoop_not_neededotherCounts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040002000ocr.pf_l2_rfo.supplier_none.any_snoopotherCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002002000ocr.pf_l2_rfo.supplier_none.hitm_other_coreotherCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002002000ocr.pf_l2_rfo.supplier_none.hit_other_core_fwdotherCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002002000ocr.pf_l2_rfo.supplier_none.hit_other_core_no_fwdotherCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002002000ocr.pf_l2_rfo.supplier_none.no_snoop_neededotherCounts all prefetch (that bring data to L2) RFOs  OCR.PF_L2_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002002000ocr.pf_l2_rfo.supplier_none.snoop_missotherCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002002000ocr.pf_l2_rfo.supplier_none.snoop_noneotherCounts all prefetch (that bring data to L2) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002002000ocr.pf_l3_data_rd.any_responseotherCounts all prefetch (that bring data to LLC only) data reads have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008000ocr.pf_l3_data_rd.pmm_hit_local_pmm.any_snoopotherCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040008000ocr.pf_l3_data_rd.pmm_hit_local_pmm.snoop_noneotherCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040008000ocr.pf_l3_data_rd.pmm_hit_local_pmm.snoop_not_neededotherCounts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040008000ocr.pf_l3_data_rd.supplier_none.any_snoopotherCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002008000ocr.pf_l3_data_rd.supplier_none.hitm_other_coreotherCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002008000ocr.pf_l3_data_rd.supplier_none.hit_other_core_fwdotherCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002008000ocr.pf_l3_data_rd.supplier_none.hit_other_core_no_fwdotherCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002008000ocr.pf_l3_data_rd.supplier_none.no_snoop_neededotherCounts all prefetch (that bring data to LLC only) data reads  OCR.PF_L3_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002008000ocr.pf_l3_data_rd.supplier_none.snoop_missotherCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002008000ocr.pf_l3_data_rd.supplier_none.snoop_noneotherCounts all prefetch (that bring data to LLC only) data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002008000ocr.pf_l3_rfo.any_responseotherCounts all prefetch (that bring data to LLC only) RFOs have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000ocr.pf_l3_rfo.pmm_hit_local_pmm.any_snoopotherCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8040010000ocr.pf_l3_rfo.pmm_hit_local_pmm.snoop_noneotherCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040010000ocr.pf_l3_rfo.pmm_hit_local_pmm.snoop_not_neededotherCounts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040010000ocr.pf_l3_rfo.supplier_none.any_snoopotherCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.SUPPLIER_NONE.ANY_SNOOPevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8002010000ocr.pf_l3_rfo.supplier_none.hitm_other_coreotherCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.SUPPLIER_NONE.HITM_OTHER_COREevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002010000ocr.pf_l3_rfo.supplier_none.hit_other_core_fwdotherCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80002010000ocr.pf_l3_rfo.supplier_none.hit_other_core_no_fwdotherCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002010000ocr.pf_l3_rfo.supplier_none.no_snoop_neededotherCounts all prefetch (that bring data to LLC only) RFOs  OCR.PF_L3_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002010000ocr.pf_l3_rfo.supplier_none.snoop_missotherCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002010000ocr.pf_l3_rfo.supplier_none.snoop_noneotherCounts all prefetch (that bring data to LLC only) RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002010000arith.divider_activepipelineCycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operationsevent=0x14,cmask=1,period=2000003,umask=0x100br_inst_retired.all_branchespipelineAll (macro) branch instructions retired  Spec update: SKL091event=0xc4,period=40000900Counts all (macro) branch instructions retired  Spec update: SKL091br_inst_retired.all_branches_pebspipelineAll (macro) branch instructions retired  Spec update: SKL091 (Must be precise)event=0xc4,period=400009,umask=0x400This is a precise version of BR_INST_RETIRED.ALL_BRANCHES that counts all (macro) branch instructions retired  Spec update: SKL091 (Must be precise)br_inst_retired.condpipelineConditional branch instructions retired. [This event is alias to BR_INST_RETIRED.CONDITIONAL]  Spec update: SKL091event=0xc4,period=400009,umask=0x100This event counts conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.CONDITIONAL]  Spec update: SKL091br_inst_retired.conditionalpipelineConditional branch instructions retired. [This event is alias to BR_INST_RETIRED.COND]  Spec update: SKL091 (Precise event)event=0xc4,period=400009,umask=0x100This event counts conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.COND]  Spec update: SKL091 (Precise event)br_inst_retired.cond_ntakenpipelineNot taken branch instructions retired  Spec update: SKL091event=0xc4,period=400009,umask=0x1000This event counts not taken branch instructions retired  Spec update: SKL091br_inst_retired.far_branchpipelineFar branch instructions retired  Spec update: SKL091 (Precise event)event=0xc4,period=100007,umask=0x4000This event counts far branch instructions retired  Spec update: SKL091 (Precise event)br_inst_retired.near_callpipelineDirect and indirect near call instructions retired  Spec update: SKL091 (Precise event)event=0xc4,period=100007,umask=0x200This event counts both direct and indirect near call instructions retired  Spec update: SKL091 (Precise event)br_inst_retired.near_returnpipelineReturn instructions retired  Spec update: SKL091 (Precise event)event=0xc4,period=100007,umask=0x800This event counts return instructions retired  Spec update: SKL091 (Precise event)br_inst_retired.near_takenpipelineTaken branch instructions retired  Spec update: SKL091 (Precise event)event=0xc4,period=400009,umask=0x2000This event counts taken branch instructions retired  Spec update: SKL091 (Precise event)br_inst_retired.not_takenpipelineNot taken branch instructions retired  Spec update: SKL091event=0xc4,period=400009,umask=0x1000This event counts not taken branch instructions retired  Spec update: SKL091br_misp_retired.all_branchespipelineAll mispredicted macro branch instructions retiredevent=0xc5,period=40000900Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch.  When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct pathbr_misp_retired.all_branches_pebspipelineMispredicted macro branch instructions retired (Must be precise)event=0xc5,period=400009,umask=0x400This is a precise version of BR_MISP_RETIRED.ALL_BRANCHES that counts all mispredicted macro branch instructions retired (Must be precise)br_misp_retired.near_callpipelineMispredicted direct and indirect near call instructions retired (Precise event)event=0xc5,period=400009,umask=0x200Counts both taken and not taken retired mispredicted direct and indirect near calls, including both register and memory indirect (Precise event)br_misp_retired.near_takenpipelineNumber of near branch instructions retired that were mispredicted and taken (Precise event)event=0xc5,period=400009,umask=0x2000cpu_clk_thread_unhalted.one_thread_activepipelineCore crystal clock cycles when this thread is unhalted and the other thread is haltedevent=0x3c,period=25003,umask=0x200cpu_clk_thread_unhalted.ref_xclkpipelineCore crystal clock cycles when the thread is unhaltedevent=0x3c,period=25003,umask=0x100cpu_clk_thread_unhalted.ref_xclk_anypipelineCore crystal clock cycles when at least one thread on the physical core is unhaltedevent=0x3c,any=1,period=25003,umask=0x100cpu_clk_unhalted.one_thread_activepipelineCore crystal clock cycles when this thread is unhalted and the other thread is haltedevent=0x3c,period=25003,umask=0x200cpu_clk_unhalted.ref_tscpipelineReference cycles when the core is not in halt stateevent=0,period=2000003,umask=0x300Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this casecpu_clk_unhalted.ref_xclkpipelineCore crystal clock cycles when the thread is unhaltedevent=0x3c,period=25003,umask=0x100cpu_clk_unhalted.ref_xclk_anypipelineCore crystal clock cycles when at least one thread on the physical core is unhaltedevent=0x3c,any=1,period=25003,umask=0x100cpu_clk_unhalted.ring0_transpipelineCounts when there is a transition from ring 1, 2 or 3 to ring 0event=0x3c,cmask=1,edge=1,period=10000700Counts when the Current Privilege Level (CPL) transitions from ring 1, 2 or 3 to ring 0 (Kernel)cpu_clk_unhalted.threadpipelineCore cycles when the thread is not in halt stateevent=0x3c,period=200000300Counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other eventscycle_activity.cycles_mem_anypipelineCycles while memory subsystem has an outstanding loadevent=0xa3,cmask=16,period=2000003,umask=0x1000cycle_activity.stalls_mem_anypipelineExecution stalls while memory subsystem has an outstanding loadevent=0xa3,cmask=20,period=2000003,umask=0x1400exe_activity.bound_on_storespipelineCycles where the Store Buffer was full and no outstanding loadevent=0xa6,period=2000003,umask=0x4000exe_activity.exe_bound_0_portspipelineCycles where no uops were executed, the Reservation Station was not empty, the Store Buffer was full and there was no outstanding loadevent=0xa6,period=2000003,umask=0x100Counts cycles during which no uops were executed on all ports and Reservation Station (RS) was not emptyild_stall.lcppipelineStalls caused by changing prefix length of the instruction. [This event is alias to DECODE.LCP]event=0x87,period=2000003,umask=0x100Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to DECODE.LCP]inst_decoded.decoderspipelineInstruction decoders utilized in a cycleevent=0x55,period=2000003,umask=0x100Number of decoders utilized in a cycle when the MITE (legacy decode pipeline) fetches instructionsinst_retired.anypipelineInstructions retired from executionevent=0xc0,period=200000300Counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, Counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. INST_RETIRED.ANY_P is counted by a programmable counter and it is an architectural performance event. Counting: Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructionsinst_retired.any_ppipelineNumber of instructions retired. General Counter - architectural event  Spec update: SKL091, SKL044event=0xc0,period=200000300Counts the number of instructions (EOMs) retired. Counting covers macro-fused instructions individually (that is, increments by two)  Spec update: SKL091, SKL044inst_retired.noppipelineNumber of all retired NOP instructions  Spec update: SKL091, SKL044 (Precise event)event=0xc0,period=2000003,umask=0x200inst_retired.prec_distpipelinePrecise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution  Spec update: SKL091, SKL044 (Must be precise)event=0xc0,period=2000003,umask=0x100A version of INST_RETIRED that allows for a more unbiased distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR) feature to mitigate some bias in how retired instructions get sampled  Spec update: SKL091, SKL044 (Must be precise)inst_retired.total_cycles_pspipelineNumber of cycles using always true condition applied to  PEBS instructions retired event  Spec update: SKL091, SKL044 (Must be precise)event=0xc0,cmask=10,inv=1,period=2000003,umask=0x100Number of cycles using an always true condition applied to  PEBS instructions retired event. (inst_ret< 16)  Spec update: SKL091, SKL044 (Must be precise)int_misc.clears_countpipelineClears speculative countevent=0xd,cmask=1,edge=1,period=2000003,umask=0x100Counts the number of speculative clears due to any type of branch misprediction or machine clearsint_misc.clear_resteer_cyclespipelineCycles the issue-stage is waiting for front-end to fetch from resteered path following branch misprediction or machine clear eventsevent=0xd,period=2000003,umask=0x8000int_misc.recovery_cyclespipelineCore cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke)event=0xd,period=2000003,umask=0x100Core cycles the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear eventint_misc.recovery_cycles_anypipelineCore cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke)event=0xd,any=1,period=2000003,umask=0x100ld_blocks.no_srpipelineThe number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useevent=0x3,period=100003,umask=0x800The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useld_blocks.store_forwardpipelineLoads blocked due to overlapping with a preceding store that cannot be forwardedevent=0x3,period=100003,umask=0x200Counts the number of times where store forwarding was prevented for a load operation. The most common case is a load blocked due to the address of memory access (partially) overlapping with a preceding uncompleted store. Note: See the table of not supported store forwards in the Optimization Guideld_blocks_partial.address_aliaspipelineFalse dependencies in MOB due to partial compare on addressevent=0x7,period=100003,umask=0x100Counts false dependencies in MOB when the partial comparison upon loose net check and dependency was resolved by the Enhanced Loose net mechanism. This may not result in high performance penalties. Loose net checks can fail when loads and stores are 4k aliasedload_hit_pre.sw_pfpipelineDemand load dispatches that hit L1D fill buffer (FB) allocated for software prefetchevent=0x4c,period=100003,umask=0x100Counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by ASM (Assembly File) inspection of the nearby instructionslsd.cycles_4_uopspipelineCycles 4 Uops delivered by the LSD, but didn't come from the decoder. [This event is alias to LSD.CYCLES_OK]event=0xa8,cmask=4,period=2000003,umask=0x100Counts the cycles when 4 uops are delivered by the LSD (Loop-stream detector). [This event is alias to LSD.CYCLES_OK]lsd.cycles_okpipelineCycles 4 Uops delivered by the LSD, but didn't come from the decoder. [This event is alias to LSD.CYCLES_4_UOPS]event=0xa8,cmask=4,period=2000003,umask=0x100Counts the cycles when 4 uops are delivered by the LSD (Loop-stream detector). [This event is alias to LSD.CYCLES_4_UOPS]lsd.uopspipelineNumber of Uops delivered by the LSDevent=0xa8,period=2000003,umask=0x100Number of uops delivered to the back-end by the LSD(Loop Stream Detector)other_assists.anypipelineNumber of times a microcode assist is invoked by HW other than FP-assist. Examples include AD (page Access Dirty) and AVX* related assistsevent=0xc1,period=100003,umask=0x3f00partial_rat_stalls.scoreboardpipelineCycles where the pipeline is stalled due to serializing operationsevent=0x59,period=2000003,umask=0x100This event counts cycles during which the microcode scoreboard stalls happenresource_stalls.anypipelineResource-related stall cyclesevent=0xa2,period=2000003,umask=0x100Counts resource-related stall cyclesresource_stalls.sbpipelineCycles stalled due to no store buffers available. (not including draining form sync)event=0xa2,period=2000003,umask=0x800Counts allocation stall cycles caused by the store buffer (SB) being full. This counts cycles that the pipeline back-end blocked uop delivery from the front-endrob_misc_events.lbr_insertspipelineIncrements whenever there is an update to the LBR arrayevent=0xcc,period=2000003,umask=0x2000Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR enable via IA32_DEBUGCTL MSR and branch type selection via MSR_LBR_SELECTrob_misc_events.pause_instpipelineNumber of retired PAUSE instructions (that do not end up with a VMExit to the VMM; TSX aborted Instructions may be counted). This event is not supported on first SKL and KBL productsevent=0xcc,period=2000003,umask=0x4000rs_events.empty_cyclespipelineCycles when Reservation Station (RS) is empty for the threadevent=0x5e,period=2000003,umask=0x100Counts cycles during which the reservation station (RS) is empty for the thread.; Note: In ST-mode, not active thread should drive 0. This is usually caused by severely costly branch mispredictions, or allocator/FE issuesrs_events.empty_endpipelineCounts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issuesevent=0x5e,cmask=1,edge=1,inv=1,period=2000003,umask=0x100Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate front-end Latency Bound issuesuops_dispatched_port.port_0pipelineCycles per thread when uops are executed in port 0event=0xa1,period=2000003,umask=0x100Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 0uops_dispatched_port.port_1pipelineCycles per thread when uops are executed in port 1event=0xa1,period=2000003,umask=0x200Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 1uops_dispatched_port.port_2pipelineCycles per thread when uops are executed in port 2event=0xa1,period=2000003,umask=0x400Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 2uops_dispatched_port.port_3pipelineCycles per thread when uops are executed in port 3event=0xa1,period=2000003,umask=0x800Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 3uops_dispatched_port.port_4pipelineCycles per thread when uops are executed in port 4event=0xa1,period=2000003,umask=0x1000Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 4uops_dispatched_port.port_5pipelineCycles per thread when uops are executed in port 5event=0xa1,period=2000003,umask=0x2000Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 5uops_dispatched_port.port_6pipelineCycles per thread when uops are executed in port 6event=0xa1,period=2000003,umask=0x4000Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 6uops_dispatched_port.port_7pipelineCycles per thread when uops are executed in port 7event=0xa1,period=2000003,umask=0x8000Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 7uops_executed.core_cycles_nonepipelineCycles with no micro-ops executed from any thread on physical coreevent=0xb1,cmask=1,inv=1,period=2000003,umask=0x200uops_executed.cycles_ge_1_uop_execpipelineCycles where at least 1 uop was executed per-threadevent=0xb1,cmask=1,period=2000003,umask=0x100Cycles where at least 1 uop was executed per-threaduops_executed.cycles_ge_2_uops_execpipelineCycles where at least 2 uops were executed per-threadevent=0xb1,cmask=2,period=2000003,umask=0x100Cycles where at least 2 uops were executed per-threaduops_executed.cycles_ge_3_uops_execpipelineCycles where at least 3 uops were executed per-threadevent=0xb1,cmask=3,period=2000003,umask=0x100Cycles where at least 3 uops were executed per-threaduops_executed.cycles_ge_4_uops_execpipelineCycles where at least 4 uops were executed per-threadevent=0xb1,cmask=4,period=2000003,umask=0x100Cycles where at least 4 uops were executed per-threaduops_executed.stall_cyclespipelineCounts number of cycles no uops were dispatched to be executed on this threadevent=0xb1,cmask=1,inv=1,period=2000003,umask=0x100Counts cycles during which no uops were dispatched from the Reservation Station (RS) per threaduops_issued.anypipelineUops that Resource Allocation Table (RAT) issues to Reservation Station (RS)event=0xe,period=2000003,umask=0x100Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS)uops_issued.stall_cyclespipelineCycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the threadevent=0xe,cmask=1,inv=1,period=2000003,umask=0x100Counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current threaduops_issued.vector_width_mismatchpipelineUops inserted at issue-stage in order to preserve upper bits of vector registersevent=0xe,period=2000003,umask=0x200Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to Mixing Intel AVX and Intel SSE Code section of the Optimization Guideuops_retired.macro_fusedpipelineNumber of macro-fused uops retired. (non precise)event=0xc2,period=2000003,umask=0x400Counts the number of macro-fused uops retired. (non precise)uops_retired.retire_slotspipelineRetirement slots usedevent=0xc2,period=2000003,umask=0x200Counts the retirement slots useduops_retired.stall_cyclespipelineCycles without actually retired uopsevent=0xc2,cmask=1,inv=1,period=2000003,umask=0x200This event counts cycles without actually retired uopsuops_retired.total_cyclespipelineCycles with less than 10 actually retired uopsevent=0xc2,cmask=16,inv=1,period=2000003,umask=0x200Number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired eventuncore_challc_misses.mmio_readuncore cacheMMIO reads. Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0x21,config1=0x40040e3301TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsllc_misses.mmio_writeuncore cacheMMIO writes. Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0x21,config1=0x40041e3301TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsllc_misses.uncacheableuncore cacheLLC misses - Uncacheable reads (from cpu) . Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0x21,config1=0x40e3301TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsllc_references.streaming_fulluncore cacheStreaming stores (full cache line). Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0x21,config1=0x418330164BytesTOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsllc_references.streaming_partialuncore cacheStreaming stores (partial cache line). Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0x21,config1=0x41a330164BytesTOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_ag0_ad_crd_acquired.tgr0uncore cacheCMS Agent0 AD Credits Acquired; For Transgress 0event=0x80,umask=0x101Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired.tgr1uncore cacheCMS Agent0 AD Credits Acquired; For Transgress 1event=0x80,umask=0x201Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired.tgr2uncore cacheCMS Agent0 AD Credits Acquired; For Transgress 2event=0x80,umask=0x401Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired.tgr3uncore cacheCMS Agent0 AD Credits Acquired; For Transgress 3event=0x80,umask=0x801Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired.tgr4uncore cacheCMS Agent0 AD Credits Acquired; For Transgress 4event=0x80,umask=0x1001Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired.tgr5uncore cacheCMS Agent0 AD Credits Acquired; For Transgress 5event=0x80,umask=0x2001Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy.tgr0uncore cacheCMS Agent0 AD Credits Occupancy; For Transgress 0event=0x82,umask=0x101Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy.tgr1uncore cacheCMS Agent0 AD Credits Occupancy; For Transgress 1event=0x82,umask=0x201Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy.tgr2uncore cacheCMS Agent0 AD Credits Occupancy; For Transgress 2event=0x82,umask=0x401Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy.tgr3uncore cacheCMS Agent0 AD Credits Occupancy; For Transgress 3event=0x82,umask=0x801Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy.tgr4uncore cacheCMS Agent0 AD Credits Occupancy; For Transgress 4event=0x82,umask=0x1001Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy.tgr5uncore cacheCMS Agent0 AD Credits Occupancy; For Transgress 5event=0x82,umask=0x2001Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired.tgr0uncore cacheCMS Agent0 BL Credits Acquired; For Transgress 0event=0x88,umask=0x101Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired.tgr1uncore cacheCMS Agent0 BL Credits Acquired; For Transgress 1event=0x88,umask=0x201Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired.tgr2uncore cacheCMS Agent0 BL Credits Acquired; For Transgress 2event=0x88,umask=0x401Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired.tgr3uncore cacheCMS Agent0 BL Credits Acquired; For Transgress 3event=0x88,umask=0x801Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired.tgr4uncore cacheCMS Agent0 BL Credits Acquired; For Transgress 4event=0x88,umask=0x1001Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired.tgr5uncore cacheCMS Agent0 BL Credits Acquired; For Transgress 5event=0x88,umask=0x2001Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy.tgr0uncore cacheCMS Agent0 BL Credits Occupancy; For Transgress 0event=0x8a,umask=0x101Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy.tgr1uncore cacheCMS Agent0 BL Credits Occupancy; For Transgress 1event=0x8a,umask=0x201Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy.tgr2uncore cacheCMS Agent0 BL Credits Occupancy; For Transgress 2event=0x8a,umask=0x401Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy.tgr3uncore cacheCMS Agent0 BL Credits Occupancy; For Transgress 3event=0x8a,umask=0x801Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy.tgr4uncore cacheCMS Agent0 BL Credits Occupancy; For Transgress 4event=0x8a,umask=0x1001Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy.tgr5uncore cacheCMS Agent0 BL Credits Occupancy; For Transgress 5event=0x8a,umask=0x2001Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired.tgr0uncore cacheCMS Agent1 AD Credits Acquired; For Transgress 0event=0x84,umask=0x101Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired.tgr1uncore cacheCMS Agent1 AD Credits Acquired; For Transgress 1event=0x84,umask=0x201Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired.tgr2uncore cacheCMS Agent1 AD Credits Acquired; For Transgress 2event=0x84,umask=0x401Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired.tgr3uncore cacheCMS Agent1 AD Credits Acquired; For Transgress 3event=0x84,umask=0x801Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired.tgr4uncore cacheCMS Agent1 AD Credits Acquired; For Transgress 4event=0x84,umask=0x1001Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired.tgr5uncore cacheCMS Agent1 AD Credits Acquired; For Transgress 5event=0x84,umask=0x2001Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy.tgr0uncore cacheCMS Agent1 AD Credits Occupancy; For Transgress 0event=0x86,umask=0x101Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy.tgr1uncore cacheCMS Agent1 AD Credits Occupancy; For Transgress 1event=0x86,umask=0x201Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy.tgr2uncore cacheCMS Agent1 AD Credits Occupancy; For Transgress 2event=0x86,umask=0x401Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy.tgr3uncore cacheCMS Agent1 AD Credits Occupancy; For Transgress 3event=0x86,umask=0x801Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy.tgr4uncore cacheCMS Agent1 AD Credits Occupancy; For Transgress 4event=0x86,umask=0x1001Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy.tgr5uncore cacheCMS Agent1 AD Credits Occupancy; For Transgress 5event=0x86,umask=0x2001Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy.tgr0uncore cacheCMS Agent1 BL Credits Occupancy; For Transgress 0event=0x8e,umask=0x101Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy.tgr1uncore cacheCMS Agent1 BL Credits Occupancy; For Transgress 1event=0x8e,umask=0x201Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy.tgr2uncore cacheCMS Agent1 BL Credits Occupancy; For Transgress 2event=0x8e,umask=0x401Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy.tgr3uncore cacheCMS Agent1 BL Credits Occupancy; For Transgress 3event=0x8e,umask=0x801Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy.tgr4uncore cacheCMS Agent1 BL Credits Occupancy; For Transgress 4event=0x8e,umask=0x1001Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy.tgr5uncore cacheCMS Agent1 BL Credits Occupancy; For Transgress 5event=0x8e,umask=0x2001Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_credits_acquired.tgr0uncore cacheCMS Agent1 BL Credits Acquired; For Transgress 0event=0x8c,umask=0x101Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_credits_acquired.tgr1uncore cacheCMS Agent1 BL Credits Acquired; For Transgress 1event=0x8c,umask=0x201Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_credits_acquired.tgr2uncore cacheCMS Agent1 BL Credits Acquired; For Transgress 2event=0x8c,umask=0x401Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_credits_acquired.tgr3uncore cacheCMS Agent1 BL Credits Acquired; For Transgress 3event=0x8c,umask=0x801Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_credits_acquired.tgr4uncore cacheCMS Agent1 BL Credits Acquired; For Transgress 4event=0x8c,umask=0x1001Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_credits_acquired.tgr5uncore cacheCMS Agent1 BL Credits Acquired; For Transgress 5event=0x8c,umask=0x2001Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_bypass_cha_imc.intermediateuncore cacheCHA to iMC Bypass; Intermediate bypass Takenevent=0x57,umask=0x201Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the intermediate bypassunc_cha_bypass_cha_imc.not_takenuncore cacheCHA to iMC Bypass; Not Takenevent=0x57,umask=0x401Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that could not take the bypass, and issues a read to memory. Note that transactions that did not take the bypass but did not issue read to memory will not be countedunc_cha_bypass_cha_imc.takenuncore cacheCHA to iMC Bypass; Takenevent=0x57,umask=0x101Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the full bypassunc_cha_clockticksuncore cacheUncore cache clock ticksevent=001Counts clockticks of the clock controlling the uncore caching and home agent (CHA)unc_cha_cms_clockticksuncore cacheCMS Clockticksevent=0xc001unc_cha_core_pma.c1_stateuncore cacheCore PMA Events; C1  Stateevent=0x17,umask=0x101unc_cha_core_pma.c1_transitionuncore cacheCore PMA Events; C1 Transitionevent=0x17,umask=0x201unc_cha_core_pma.c6_stateuncore cacheCore PMA Events; C6 Stateevent=0x17,umask=0x401unc_cha_core_pma.c6_transitionuncore cacheCore PMA Events; C6 Transitionevent=0x17,umask=0x801unc_cha_core_pma.gvuncore cacheCore PMA Events; GVevent=0x17,umask=0x1001unc_cha_core_snp.any_gtoneuncore cacheCore Cross Snoops Issued; Any Cycle with Multiple Snoopsevent=0x33,umask=0xe201Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.any_oneuncore cacheCore Cross Snoops Issued; Any Single Snoopevent=0x33,umask=0xe101Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.any_remoteuncore cacheCore Cross Snoops Issued; Any Snoop to Remote Nodeevent=0x33,umask=0xe401Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.core_gtoneuncore cacheCore Cross Snoops Issued; Multiple Core Requestsevent=0x33,umask=0x4201Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.core_oneuncore cacheCore Cross Snoops Issued; Single Core Requestsevent=0x33,umask=0x4101Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.core_remoteuncore cacheCore Cross Snoops Issued; Core Request to Remote Nodeevent=0x33,umask=0x4401Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.evict_gtoneuncore cacheCore Cross Snoops Issued; Multiple Evictionevent=0x33,umask=0x8201Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.evict_oneuncore cacheCore Cross Snoops Issued; Single Evictionevent=0x33,umask=0x8101Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.evict_remoteuncore cacheCore Cross Snoops Issued; Eviction to Remote Nodeevent=0x33,umask=0x8401Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.ext_gtoneuncore cacheCore Cross Snoops Issued; Multiple External Snoopsevent=0x33,umask=0x2201Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.ext_oneuncore cacheCore Cross Snoops Issued; Single External Snoopsevent=0x33,umask=0x2101Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.ext_remoteuncore cacheCore Cross Snoops Issued; External Snoop to Remote Nodeevent=0x33,umask=0x2401Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_counter0_occupancyuncore cacheCounter 0 Occupancyevent=0x1f01Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0.   The filtering available is found in the control register - threshold, invert and edge detect.   E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entryunc_cha_dir_lookup.no_snpuncore cacheMulti-socket cacheline Directory state lookups; Snoop Not Neededevent=0x53,umask=0x201Counts transactions that looked into the multi-socket cacheline Directory state, and therefore did not send a snoop because the Directory indicated it was not neededunc_cha_dir_lookup.snpuncore cacheMulti-socket cacheline Directory state lookups; Snoop Neededevent=0x53,umask=0x101Counts  transactions that looked into the multi-socket cacheline Directory state, and sent one or more snoops, because the Directory indicated it was neededunc_cha_dir_update.hauncore cacheMulti-socket cacheline Directory state updates; Directory Updated memory write from the HA pipeevent=0x54,umask=0x101Counts only multi-socket cacheline Directory state updates memory writes issued from the HA pipe. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelinesunc_cha_dir_update.toruncore cacheMulti-socket cacheline Directory state updates; Directory Updated memory write from TOR pipeevent=0x54,umask=0x201Counts only multi-socket cacheline Directory state updates due to memory writes issued from the TOR pipe which are the result of remote transaction hitting the SF/LLC and returning data Core2Core. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelinesunc_cha_egress_ordering.iv_snoopgo_dnuncore cacheEgress Blocking due to Ordering requirements; Downevent=0xae,umask=0x401Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_cha_egress_ordering.iv_snoopgo_upuncore cacheEgress Blocking due to Ordering requirements; Upevent=0xae,umask=0x101Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_cha_fast_asserted.horzuncore cacheFaST wire asserted; Horizontalevent=0xa5,umask=0x201Counts the number of cycles either the local or incoming distress signals are asserted.  Incoming distress includes up, dn and acrossunc_cha_fast_asserted.vertuncore cacheFaST wire asserted; Verticalevent=0xa5,umask=0x101Counts the number of cycles either the local or incoming distress signals are asserted.  Incoming distress includes up, dn and acrossunc_cha_hitme_hit.ex_rdsuncore cacheRead request from a remote socket which hit in the HitMe Cache to a line In the E stateevent=0x5f,umask=0x101Counts read requests from a remote socket which hit in the HitME cache (used to cache the multi-socket Directory state) to a line in the E(Exclusive) state.  This includes the following read opcodes (RdCode, RdData, RdDataMigratory, RdCur, RdInv*, Inv*)unc_cha_hitme_hit.shared_ownrequncore cacheCounts Number of Hits in HitMe Cache; Shared hit and op is RdInvOwn, RdInv, Inv*event=0x5f,umask=0x401unc_cha_hitme_hit.wbmtoeuncore cacheCounts Number of Hits in HitMe Cache; op is WbMtoEevent=0x5f,umask=0x801unc_cha_hitme_hit.wbmtoi_or_suncore cacheCounts Number of Hits in HitMe Cache; op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoSevent=0x5f,umask=0x1001unc_cha_hitme_lookup.readuncore cacheCounts Number of times HitMe Cache is accessed; op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv*event=0x5e,umask=0x101unc_cha_hitme_lookup.writeuncore cacheCounts Number of times HitMe Cache is accessed; op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoSevent=0x5e,umask=0x201unc_cha_hitme_miss.notshared_rdinvownuncore cacheCounts Number of Misses in HitMe Cache; No SF/LLC HitS/F and op is RdInvOwnevent=0x60,umask=0x4001unc_cha_hitme_miss.read_or_invuncore cacheCounts Number of Misses in HitMe Cache; op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv*event=0x60,umask=0x8001unc_cha_hitme_miss.shared_rdinvownuncore cacheCounts Number of Misses in HitMe Cache; SF/LLC HitS/F and op is RdInvOwnevent=0x60,umask=0x2001unc_cha_hitme_update.deallocateuncore cacheCounts the number of Allocate/Update to HitMe Cache; Deallocate HitME$ on Reads without RspFwdI*event=0x61,umask=0x1001unc_cha_hitme_update.deallocate_rspfwdi_locuncore cacheCounts the number of Allocate/Update to HitMe Cache; op is RspIFwd or RspIFwdWb for a local requestevent=0x61,umask=0x101Received RspFwdI* for a local request, but converted HitME$ to SF entryunc_cha_hitme_update.rdinvownuncore cacheCounts the number of Allocate/Update to HitMe Cache; Update HitMe Cache on RdInvOwn even if not RspFwdI*event=0x61,umask=0x801unc_cha_hitme_update.rspfwdi_remuncore cacheCounts the number of Allocate/Update to HitMe Cache; op is RspIFwd or RspIFwdWb for a remote requestevent=0x61,umask=0x201Updated HitME$ on RspFwdI* or local HitM/E received for a remote requestunc_cha_hitme_update.shareduncore cacheCounts the number of Allocate/Update to HitMe Cache; Update HitMe Cache to SHARedevent=0x61,umask=0x401unc_cha_horz_ring_ad_in_use.left_evenuncore cacheHorizontal AD Ring In Use; Left and Evenevent=0xa7,umask=0x101Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ad_in_use.left_odduncore cacheHorizontal AD Ring In Use; Left and Oddevent=0xa7,umask=0x201Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ad_in_use.right_evenuncore cacheHorizontal AD Ring In Use; Right and Evenevent=0xa7,umask=0x401Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ad_in_use.right_odduncore cacheHorizontal AD Ring In Use; Right and Oddevent=0xa7,umask=0x801Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ak_in_use.left_evenuncore cacheHorizontal AK Ring In Use; Left and Evenevent=0xa9,umask=0x101Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ak_in_use.left_odduncore cacheHorizontal AK Ring In Use; Left and Oddevent=0xa9,umask=0x201Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ak_in_use.right_evenuncore cacheHorizontal AK Ring In Use; Right and Evenevent=0xa9,umask=0x401Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ak_in_use.right_odduncore cacheHorizontal AK Ring In Use; Right and Oddevent=0xa9,umask=0x801Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_bl_in_use.left_evenuncore cacheHorizontal BL Ring in Use; Left and Evenevent=0xab,umask=0x101Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_bl_in_use.left_odduncore cacheHorizontal BL Ring in Use; Left and Oddevent=0xab,umask=0x201Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_bl_in_use.right_evenuncore cacheHorizontal BL Ring in Use; Right and Evenevent=0xab,umask=0x401Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_bl_in_use.right_odduncore cacheHorizontal BL Ring in Use; Right and Oddevent=0xab,umask=0x801Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_iv_in_use.leftuncore cacheHorizontal IV Ring in Use; Leftevent=0xad,umask=0x101Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_cha_horz_ring_iv_in_use.rightuncore cacheHorizontal IV Ring in Use; Rightevent=0xad,umask=0x401Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_cha_imc_reads_count.normaluncore cacheNormal priority reads issued to the memory controller from the CHAevent=0x59,umask=0x101Counts when a normal (Non-Isochronous) read is issued to any of the memory controller channels from the CHAunc_cha_imc_reads_count.priorityuncore cacheHA to iMC Reads Issued; ISOCHevent=0x59,umask=0x201Count of the number of reads issued to any of the memory controller channels.  This can be filtered by the priority of the readsunc_cha_imc_writes_count.fulluncore cacheCHA to iMC Full Line Writes Issued; Full Line Non-ISOCHevent=0x5b,umask=0x101Counts when a normal (Non-Isochronous) full line write is issued from the CHA to the any of the memory controller channelsunc_cha_imc_writes_count.full_miguncore cacheWrites Issued to the iMC by the HA; Full Line MIGevent=0x5b,umask=0x1001Counts the total number of writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_cha_imc_writes_count.full_priorityuncore cacheWrites Issued to the iMC by the HA; ISOCH Full Lineevent=0x5b,umask=0x401Counts the total number of writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_cha_imc_writes_count.partialuncore cacheWrites Issued to the iMC by the HA; Partial Non-ISOCHevent=0x5b,umask=0x201Counts the total number of writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_cha_imc_writes_count.partial_miguncore cacheWrites Issued to the iMC by the HA; Partial MIGevent=0x5b,umask=0x2001Counts the total number of writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCH.; Filter for memory controller 5 onlyunc_cha_imc_writes_count.partial_priorityuncore cacheWrites Issued to the iMC by the HA; ISOCH Partialevent=0x5b,umask=0x801Counts the total number of writes issued from the HA into the memory controller.  This counts for all four channels.  It can be filtered by full/partial and ISOCH/non-ISOCHunc_cha_iodc_alloc.invitomuncore cacheCounts Number of times IODC entry allocation is attempted; Number of IODC allocationsevent=0x62,umask=0x101unc_cha_iodc_alloc.iodcfulluncore cacheCounts Number of times IODC entry allocation is attempted; Number of IODC allocations dropped due to IODC Fullevent=0x62,umask=0x201unc_cha_iodc_alloc.osbgateduncore cacheCounts Number of times IODC entry allocation is attempted; Number of IDOC allocation dropped due to OSB gateevent=0x62,umask=0x401unc_cha_iodc_dealloc.alluncore cacheCounts number of IODC deallocations; IODC deallocated due to any reasonevent=0x63,umask=0x1001unc_cha_iodc_dealloc.snpoutuncore cacheCounts number of IODC deallocations; IODC deallocated due to conflicting transactionevent=0x63,umask=0x801unc_cha_iodc_dealloc.wbmtoeuncore cacheCounts number of IODC deallocations; IODC deallocated due to WbMtoEevent=0x63,umask=0x101unc_cha_iodc_dealloc.wbmtoiuncore cacheCounts number of IODC deallocations; IODC deallocated due to WbMtoIevent=0x63,umask=0x201unc_cha_iodc_dealloc.wbpushmtoiuncore cacheCounts number of IODC deallocations; IODC deallocated due to WbPushMtoIevent=0x63,umask=0x401Moved to Cbo sectionunc_cha_llc_lookup.anyuncore cacheCache and Snoop Filter Lookups; Any Requestevent=0x34,umask=0x1101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ.  This does not include lookups originating from the ISMQunc_cha_llc_lookup.data_readuncore cacheCache and Snoop Filter Lookups; Data Read Requestevent=0x34,umask=0x301Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Read transactionsunc_cha_llc_lookup.localuncore cacheCache and Snoop Filter Lookups; Localevent=0x34,umask=0x3101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] stateunc_cha_llc_lookup.remoteuncore cacheCache and Snoop Filter Lookups; Remoteevent=0x34,umask=0x9101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] stateunc_cha_llc_lookup.remote_snoopuncore cacheCache and Snoop Filter Lookups; External Snoop Requestevent=0x34,umask=0x901Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQunc_cha_llc_lookup.writeuncore cacheCache and Snoop Filter Lookups; Write Requestsevent=0x34,umask=0x501Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Writeback transactions from L2 to the LLC  This includes all write transactions -- both Cacheable and UCunc_cha_llc_victims.e_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_Eevent=0x37,umask=0x211unc_cha_llc_victims.f_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_Fevent=0x37,umask=0x811unc_cha_llc_victims.localuncore cacheThis event is deprecatedevent=0x37,umask=0x2011unc_cha_llc_victims.local_alluncore cacheLines Victimized; Local - All Linesevent=0x37,umask=0x2f01Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_euncore cacheLines Victimized; Local - Lines in E Stateevent=0x37,umask=0x2201Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_funcore cacheLines Victimized; Local - Lines in F Stateevent=0x37,umask=0x2801Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_muncore cacheLines Victimized; Local - Lines in M Stateevent=0x37,umask=0x2101Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_suncore cacheLines Victimized; Local - Lines in S Stateevent=0x37,umask=0x2401Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.m_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_Mevent=0x37,umask=0x111unc_cha_llc_victims.remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.REMOTE_ALLevent=0x37,umask=0x8011unc_cha_llc_victims.remote_alluncore cacheLines Victimized; Remote - All Linesevent=0x37,umask=0x8f01Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_euncore cacheLines Victimized; Remote - Lines in E Stateevent=0x37,umask=0x8201Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_funcore cacheLines Victimized; Remote - Lines in F Stateevent=0x37,umask=0x8801Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_muncore cacheLines Victimized; Remote - Lines in M Stateevent=0x37,umask=0x8101Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_suncore cacheLines Victimized; Remote - Lines in S Stateevent=0x37,umask=0x8401Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.s_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_Sevent=0x37,umask=0x411unc_cha_llc_victims.total_euncore cacheLines Victimized; Lines in E stateevent=0x37,umask=0x201Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.total_funcore cacheLines Victimized; Lines in F Stateevent=0x37,umask=0x801Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.total_muncore cacheLines Victimized; Lines in M stateevent=0x37,umask=0x101Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.total_suncore cacheLines Victimized; Lines in S Stateevent=0x37,umask=0x401Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_misc.cv0_pref_missuncore cacheCbo Misc; CV0 Prefetch Missevent=0x39,umask=0x2001Miscellaneous events in the Cbounc_cha_misc.cv0_pref_vicuncore cacheCbo Misc; CV0 Prefetch Victimevent=0x39,umask=0x1001Miscellaneous events in the Cbounc_cha_misc.rfo_hit_suncore cacheNumber of times that an RFO hit in S stateevent=0x39,umask=0x801Counts when a RFO (the Read for Ownership issued before a  write) request hit a cacheline in the S (Shared) stateunc_cha_misc.rspi_was_fseuncore cacheCbo Misc; Silent Snoop Evictionevent=0x39,umask=0x101Miscellaneous events in the Cbo.; Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction.  This is useful because this information is lost in the PRE encodingsunc_cha_misc.wc_aliasinguncore cacheCbo Misc; Write Combining Aliasingevent=0x39,umask=0x201Miscellaneous events in the Cbo.; Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write.  This occurs when there is WC aliasingunc_cha_osbuncore cacheOSB Snoop Broadcastevent=0x5501Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_cha_pmm_memmode_nm_setconflicts.iodcuncore cacheMemory Mode related events; Counts the number of times CHA saw NM Set conflict in IODCevent=0x64,umask=0x10012LM related events; Counts the number of times CHA saw NM Set conflict in IODCunc_cha_pmm_memmode_nm_setconflicts.llcuncore cacheMemory Mode related events; Counts the number of times CHA saw NM Set conflict in SF/LLCevent=0x64,umask=0x201NM evictions due to another read to the same near memory set in the LLCunc_cha_pmm_memmode_nm_setconflicts.sfuncore cacheMemory Mode related events; Counts the number of times CHA saw NM Set conflict in SF/LLCevent=0x64,umask=0x101NM evictions due to another read to the same near memory set in the SFunc_cha_pmm_memmode_nm_setconflicts.toruncore cacheMemory Mode related events; Counts the number of times CHA saw NM Set conflict in TORevent=0x64,umask=0x401No Reject in the CHA due to a pending read to the same near memory set in the TORunc_cha_pmm_memmode_nm_setconflicts.tor_rejectuncore cacheMemory mode related events; Counts the number of times CHA saw NM Set conflict in TOR and the transaction was rejectedevent=0x64,umask=0x801Rejects in the CHA due to a pending read to the same near memory set in the TORunc_cha_read_no_credits.edc0_smi2uncore cacheCHA iMC CHNx READ Credits Empty; EDC0_SMI2event=0x58,umask=0x401Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 2 onlyunc_cha_read_no_credits.edc1_smi3uncore cacheCHA iMC CHNx READ Credits Empty; EDC1_SMI3event=0x58,umask=0x801Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 3 onlyunc_cha_read_no_credits.edc2_smi4uncore cacheCHA iMC CHNx READ Credits Empty; EDC2_SMI4event=0x58,umask=0x1001Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 4 onlyunc_cha_read_no_credits.edc3_smi5uncore cacheCHA iMC CHNx READ Credits Empty; EDC3_SMI5event=0x58,umask=0x2001Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 5 onlyunc_cha_read_no_credits.mc0_smi0uncore cacheCHA iMC CHNx READ Credits Empty; MC0_SMI0event=0x58,umask=0x101Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 0 onlyunc_cha_read_no_credits.mc1_smi1uncore cacheCHA iMC CHNx READ Credits Empty; MC1_SMI1event=0x58,umask=0x201Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 1 onlyunc_cha_requests.invitoe_localuncore cacheLocal requests for exclusive ownership of a cache line  without receiving dataevent=0x50,umask=0x1001Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHAunc_cha_requests.invitoe_remoteuncore cacheLocal requests for exclusive ownership of a cache line without receiving dataevent=0x50,umask=0x2001Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHAunc_cha_requests.readsuncore cacheRead requestsevent=0x50,umask=0x301Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a  write) unc_cha_requests.reads_localuncore cacheRead requests from a unit on this socketevent=0x50,umask=0x101Counts read requests coming from a unit on this socket made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a  write)unc_cha_requests.reads_remoteuncore cacheRead requests from a remote socketevent=0x50,umask=0x201Counts read requests coming from a remote socket made into the CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a  write)unc_cha_requests.writesuncore cacheWrite requestsevent=0x50,umask=0xc01Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etcunc_cha_requests.writes_localuncore cacheWrite Requests from a unit on this socketevent=0x50,umask=0x401Counts  write requests coming from a unit on this socket made into this CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etcunc_cha_requests.writes_remoteuncore cacheRead and Write Requests; Writes Remoteevent=0x50,umask=0x801Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc)unc_cha_ring_bounces_horz.aduncore cacheMessages that bounced on the Horizontal Ring.; ADevent=0xa1,umask=0x101Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_cha_ring_bounces_horz.akuncore cacheMessages that bounced on the Horizontal Ring.; AKevent=0xa1,umask=0x201Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_cha_ring_bounces_horz.bluncore cacheMessages that bounced on the Horizontal Ring.; BLevent=0xa1,umask=0x401Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_cha_ring_bounces_horz.ivuncore cacheMessages that bounced on the Horizontal Ring.; IVevent=0xa1,umask=0x801Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_cha_ring_bounces_vert.aduncore cacheMessages that bounced on the Vertical Ring.; ADevent=0xa0,umask=0x101Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_bounces_vert.akuncore cacheMessages that bounced on the Vertical Ring.; Acknowledgements to coreevent=0xa0,umask=0x201Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_bounces_vert.bluncore cacheMessages that bounced on the Vertical Ring.; Data Responses to coreevent=0xa0,umask=0x401Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_bounces_vert.ivuncore cacheMessages that bounced on the Vertical Ring.; Snoops of processor's cacheevent=0xa0,umask=0x801Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_sink_starved_horz.aduncore cacheSink Starvation on Horizontal Ring; ADevent=0xa3,umask=0x101unc_cha_ring_sink_starved_horz.akuncore cacheSink Starvation on Horizontal Ring; AKevent=0xa3,umask=0x201unc_cha_ring_sink_starved_horz.ak_ag1uncore cacheSink Starvation on Horizontal Ring; Acknowledgements to Agent 1event=0xa3,umask=0x2001unc_cha_ring_sink_starved_horz.bluncore cacheSink Starvation on Horizontal Ring; BLevent=0xa3,umask=0x401unc_cha_ring_sink_starved_horz.ivuncore cacheSink Starvation on Horizontal Ring; IVevent=0xa3,umask=0x801unc_cha_ring_sink_starved_vert.aduncore cacheSink Starvation on Vertical Ring; ADevent=0xa2,umask=0x101unc_cha_ring_sink_starved_vert.akuncore cacheSink Starvation on Vertical Ring; Acknowledgements to coreevent=0xa2,umask=0x201unc_cha_ring_sink_starved_vert.bluncore cacheSink Starvation on Vertical Ring; Data Responses to coreevent=0xa2,umask=0x401unc_cha_ring_sink_starved_vert.ivuncore cacheSink Starvation on Vertical Ring; Snoops of processor's cacheevent=0xa2,umask=0x801unc_cha_ring_src_thrtluncore cacheSource Throttleevent=0xa401unc_cha_rxc_inserts.ipquncore cacheIngress (from CMS) Allocations; IPQevent=0x13,umask=0x401Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.irquncore cacheIngress (from CMS) Allocations; IRQevent=0x13,umask=0x101Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.irq_rejuncore cacheIngress (from CMS) Allocations; IRQ Rejectedevent=0x13,umask=0x201Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.prquncore cacheIngress (from CMS) Allocations; PRQevent=0x13,umask=0x1001Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.prq_rejuncore cacheIngress (from CMS) Allocations; PRQevent=0x13,umask=0x2001Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.rrquncore cacheIngress (from CMS) Allocations; RRQevent=0x13,umask=0x4001Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.wbquncore cacheIngress (from CMS) Allocations; WBQevent=0x13,umask=0x8001Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_ipq0_reject.ad_req_vn0uncore cacheIngress Probe Queue Rejects; AD REQ on VN0event=0x22,umask=0x101unc_cha_rxc_ipq0_reject.ad_rsp_vn0uncore cacheIngress Probe Queue Rejects; AD RSP on VN0event=0x22,umask=0x201unc_cha_rxc_ipq0_reject.ak_non_upiuncore cacheIngress Probe Queue Rejects; Non UPI AK Requestevent=0x22,umask=0x4001unc_cha_rxc_ipq0_reject.bl_ncb_vn0uncore cacheIngress Probe Queue Rejects; BL NCB on VN0event=0x22,umask=0x1001unc_cha_rxc_ipq0_reject.bl_ncs_vn0uncore cacheIngress Probe Queue Rejects; BL NCS on VN0event=0x22,umask=0x2001unc_cha_rxc_ipq0_reject.bl_rsp_vn0uncore cacheIngress Probe Queue Rejects; BL RSP on VN0event=0x22,umask=0x401unc_cha_rxc_ipq0_reject.bl_wb_vn0uncore cacheIngress Probe Queue Rejects; BL WB on VN0event=0x22,umask=0x801unc_cha_rxc_ipq0_reject.iv_non_upiuncore cacheIngress Probe Queue Rejects; Non UPI IV Requestevent=0x22,umask=0x8001unc_cha_rxc_ipq1_reject.allow_snpuncore cacheIngress Probe Queue Rejects; Allow Snoopevent=0x23,umask=0x4001unc_cha_rxc_ipq1_reject.any0uncore cacheIngress Probe Queue Rejects; ANY0event=0x23,umask=0x101unc_cha_rxc_ipq1_reject.hauncore cacheIngress Probe Queue Rejects; HAevent=0x23,umask=0x201unc_cha_rxc_ipq1_reject.llc_or_sf_wayuncore cacheIngress Probe Queue Rejects; Merging these two together to make room for ANY_REJECT_*0event=0x23,umask=0x2001unc_cha_rxc_ipq1_reject.llc_victimuncore cacheIngress Probe Queue Rejects; LLC Victimevent=0x23,umask=0x401unc_cha_rxc_ipq1_reject.pa_matchuncore cacheIngress Probe Queue Rejects; PhyAddr Matchevent=0x23,umask=0x8001unc_cha_rxc_ipq1_reject.sf_victimuncore cacheIngress Probe Queue Rejects; SF Victimevent=0x23,umask=0x801unc_cha_rxc_ipq1_reject.victimuncore cacheIngress Probe Queue Rejects; Victimevent=0x23,umask=0x1001unc_cha_rxc_irq0_reject.ad_req_vn0uncore cacheIngress (from CMS) Request Queue Rejects; AD REQ on VN0event=0x18,umask=0x101unc_cha_rxc_irq0_reject.ad_rsp_vn0uncore cacheIngress (from CMS) Request Queue Rejects; AD RSP on VN0event=0x18,umask=0x201unc_cha_rxc_irq0_reject.ak_non_upiuncore cacheIngress (from CMS) Request Queue Rejects; Non UPI AK Requestevent=0x18,umask=0x4001unc_cha_rxc_irq0_reject.bl_ncb_vn0uncore cacheIngress (from CMS) Request Queue Rejects; BL NCB on VN0event=0x18,umask=0x1001unc_cha_rxc_irq0_reject.bl_ncs_vn0uncore cacheIngress (from CMS) Request Queue Rejects; BL NCS on VN0event=0x18,umask=0x2001unc_cha_rxc_irq0_reject.bl_rsp_vn0uncore cacheIngress (from CMS) Request Queue Rejects; BL RSP on VN0event=0x18,umask=0x401unc_cha_rxc_irq0_reject.bl_wb_vn0uncore cacheIngress (from CMS) Request Queue Rejects; BL WB on VN0event=0x18,umask=0x801unc_cha_rxc_irq0_reject.iv_non_upiuncore cacheIngress (from CMS) Request Queue Rejects; Non UPI IV Requestevent=0x18,umask=0x8001unc_cha_rxc_irq1_reject.allow_snpuncore cacheIngress (from CMS) Request Queue Rejects; Allow Snoopevent=0x19,umask=0x4001unc_cha_rxc_irq1_reject.any0uncore cacheIngress (from CMS) Request Queue Rejects; ANY0event=0x19,umask=0x101unc_cha_rxc_irq1_reject.hauncore cacheIngress (from CMS) Request Queue Rejects; HAevent=0x19,umask=0x201unc_cha_rxc_irq1_reject.llc_or_sf_wayuncore cacheIngress (from CMS) Request Queue Rejects; Merging these two together to make room for ANY_REJECT_*0event=0x19,umask=0x2001unc_cha_rxc_irq1_reject.llc_victimuncore cacheIngress (from CMS) Request Queue Rejects; LLC Victimevent=0x19,umask=0x401unc_cha_rxc_irq1_reject.pa_matchuncore cacheIngress (from CMS) Request Queue Rejects; PhyAddr Matchevent=0x19,umask=0x8001unc_cha_rxc_irq1_reject.sf_victimuncore cacheIngress (from CMS) Request Queue Rejects; SF Victimevent=0x19,umask=0x801unc_cha_rxc_irq1_reject.victimuncore cacheIngress (from CMS) Request Queue Rejects; Victimevent=0x19,umask=0x1001unc_cha_rxc_ismq0_reject.ad_req_vn0uncore cacheISMQ Rejects; AD REQ on VN0event=0x24,umask=0x101Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_reject.ad_rsp_vn0uncore cacheISMQ Rejects; AD RSP on VN0event=0x24,umask=0x201Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_reject.ak_non_upiuncore cacheISMQ Rejects; Non UPI AK Requestevent=0x24,umask=0x4001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_reject.bl_ncb_vn0uncore cacheISMQ Rejects; BL NCB on VN0event=0x24,umask=0x1001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_reject.bl_ncs_vn0uncore cacheISMQ Rejects; BL NCS on VN0event=0x24,umask=0x2001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_reject.bl_rsp_vn0uncore cacheISMQ Rejects; BL RSP on VN0event=0x24,umask=0x401Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_reject.bl_wb_vn0uncore cacheISMQ Rejects; BL WB on VN0event=0x24,umask=0x801Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_reject.iv_non_upiuncore cacheISMQ Rejects; Non UPI IV Requestevent=0x24,umask=0x8001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_retry.ad_req_vn0uncore cacheISMQ Retries; AD REQ on VN0event=0x2c,umask=0x101Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_retry.ad_rsp_vn0uncore cacheISMQ Retries; AD RSP on VN0event=0x2c,umask=0x201Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_retry.ak_non_upiuncore cacheISMQ Retries; Non UPI AK Requestevent=0x2c,umask=0x4001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_retry.bl_ncb_vn0uncore cacheISMQ Retries; BL NCB on VN0event=0x2c,umask=0x1001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_retry.bl_ncs_vn0uncore cacheISMQ Retries; BL NCS on VN0event=0x2c,umask=0x2001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_retry.bl_rsp_vn0uncore cacheISMQ Retries; BL RSP on VN0event=0x2c,umask=0x401Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_retry.bl_wb_vn0uncore cacheISMQ Retries; BL WB on VN0event=0x2c,umask=0x801Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq0_retry.iv_non_upiuncore cacheISMQ Retries; Non UPI IV Requestevent=0x2c,umask=0x8001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq1_reject.any0uncore cacheISMQ Rejects; ANY0event=0x25,umask=0x101Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq1_reject.hauncore cacheISMQ Rejects; HAevent=0x25,umask=0x201Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq1_retry.any0uncore cacheISMQ Retries; ANY0event=0x2d,umask=0x101Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq1_retry.hauncore cacheISMQ Retries; HAevent=0x2d,umask=0x201Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_occupancy.ipquncore cacheIngress (from CMS) Occupancy; IPQevent=0x11,umask=0x401Counts number of entries in the specified Ingress queue in each cycleunc_cha_rxc_occupancy.irquncore cacheIngress (from CMS) Occupancy; IRQevent=0x11,umask=0x101Counts number of entries in the specified Ingress queue in each cycleunc_cha_rxc_occupancy.rrquncore cacheIngress (from CMS) Occupancy; RRQevent=0x11,umask=0x4001Counts number of entries in the specified Ingress queue in each cycleunc_cha_rxc_occupancy.wbquncore cacheIngress (from CMS) Occupancy; WBQevent=0x11,umask=0x8001Counts number of entries in the specified Ingress queue in each cycleunc_cha_rxc_other0_retry.ad_req_vn0uncore cacheOther Retries; AD REQ on VN0event=0x2e,umask=0x101Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other0_retry.ad_rsp_vn0uncore cacheOther Retries; AD RSP on VN0event=0x2e,umask=0x201Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other0_retry.ak_non_upiuncore cacheOther Retries; Non UPI AK Requestevent=0x2e,umask=0x4001Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other0_retry.bl_ncb_vn0uncore cacheOther Retries; BL NCB on VN0event=0x2e,umask=0x1001Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other0_retry.bl_ncs_vn0uncore cacheOther Retries; BL NCS on VN0event=0x2e,umask=0x2001Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other0_retry.bl_rsp_vn0uncore cacheOther Retries; BL RSP on VN0event=0x2e,umask=0x401Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other0_retry.bl_wb_vn0uncore cacheOther Retries; BL WB on VN0event=0x2e,umask=0x801Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other0_retry.iv_non_upiuncore cacheOther Retries; Non UPI IV Requestevent=0x2e,umask=0x8001Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.allow_snpuncore cacheOther Retries; Allow Snoopevent=0x2f,umask=0x4001Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.any0uncore cacheOther Retries; ANY0event=0x2f,umask=0x101Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.hauncore cacheOther Retries; HAevent=0x2f,umask=0x201Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.llc_or_sf_wayuncore cacheOther Retries; Merging these two together to make room for ANY_REJECT_*0event=0x2f,umask=0x2001Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.llc_victimuncore cacheOther Retries; LLC Victimevent=0x2f,umask=0x401Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.pa_matchuncore cacheOther Retries; PhyAddr Matchevent=0x2f,umask=0x8001Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.sf_victimuncore cacheOther Retries; SF Victimevent=0x2f,umask=0x801Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.victimuncore cacheOther Retries; Victimevent=0x2f,umask=0x1001Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_prq0_reject.ad_req_vn0uncore cacheIngress (from CMS) Request Queue Rejects; AD REQ on VN0event=0x20,umask=0x101unc_cha_rxc_prq0_reject.ad_rsp_vn0uncore cacheIngress (from CMS) Request Queue Rejects; AD RSP on VN0event=0x20,umask=0x201unc_cha_rxc_prq0_reject.ak_non_upiuncore cacheIngress (from CMS) Request Queue Rejects; Non UPI AK Requestevent=0x20,umask=0x4001unc_cha_rxc_prq0_reject.bl_ncb_vn0uncore cacheIngress (from CMS) Request Queue Rejects; BL NCB on VN0event=0x20,umask=0x1001unc_cha_rxc_prq0_reject.bl_ncs_vn0uncore cacheIngress (from CMS) Request Queue Rejects; BL NCS on VN0event=0x20,umask=0x2001unc_cha_rxc_prq0_reject.bl_rsp_vn0uncore cacheIngress (from CMS) Request Queue Rejects; BL RSP on VN0event=0x20,umask=0x401unc_cha_rxc_prq0_reject.bl_wb_vn0uncore cacheIngress (from CMS) Request Queue Rejects; BL WB on VN0event=0x20,umask=0x801unc_cha_rxc_prq0_reject.iv_non_upiuncore cacheIngress (from CMS) Request Queue Rejects; Non UPI IV Requestevent=0x20,umask=0x8001unc_cha_rxc_prq1_reject.allow_snpuncore cacheIngress (from CMS) Request Queue Rejects; Allow Snoopevent=0x21,umask=0x4001unc_cha_rxc_prq1_reject.any0uncore cacheIngress (from CMS) Request Queue Rejects; ANY0event=0x21,umask=0x101unc_cha_rxc_prq1_reject.hauncore cacheIngress (from CMS) Request Queue Rejects; HAevent=0x21,umask=0x201unc_cha_rxc_prq1_reject.llc_or_sf_wayuncore cacheIngress (from CMS) Request Queue Rejects; LLC OR SF Wayevent=0x21,umask=0x2001unc_cha_rxc_prq1_reject.llc_victimuncore cacheIngress (from CMS) Request Queue Rejects; LLC Victimevent=0x21,umask=0x401unc_cha_rxc_prq1_reject.pa_matchuncore cacheIngress (from CMS) Request Queue Rejects; PhyAddr Matchevent=0x21,umask=0x8001unc_cha_rxc_prq1_reject.sf_victimuncore cacheIngress (from CMS) Request Queue Rejects; SF Victimevent=0x21,umask=0x801unc_cha_rxc_prq1_reject.victimuncore cacheIngress (from CMS) Request Queue Rejects; Victimevent=0x21,umask=0x1001unc_cha_rxc_req_q0_retry.ad_req_vn0uncore cacheRequest Queue Retries; AD REQ on VN0event=0x2a,umask=0x101REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q0_retry.ad_rsp_vn0uncore cacheRequest Queue Retries; AD RSP on VN0event=0x2a,umask=0x201REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q0_retry.ak_non_upiuncore cacheRequest Queue Retries; Non UPI AK Requestevent=0x2a,umask=0x4001REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q0_retry.bl_ncb_vn0uncore cacheRequest Queue Retries; BL NCB on VN0event=0x2a,umask=0x1001REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q0_retry.bl_ncs_vn0uncore cacheRequest Queue Retries; BL NCS on VN0event=0x2a,umask=0x2001REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q0_retry.bl_rsp_vn0uncore cacheRequest Queue Retries; BL RSP on VN0event=0x2a,umask=0x401REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q0_retry.bl_wb_vn0uncore cacheRequest Queue Retries; BL WB on VN0event=0x2a,umask=0x801REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q0_retry.iv_non_upiuncore cacheRequest Queue Retries; Non UPI IV Requestevent=0x2a,umask=0x8001REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.allow_snpuncore cacheRequest Queue Retries; Allow Snoopevent=0x2b,umask=0x4001REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.any0uncore cacheRequest Queue Retries; ANY0event=0x2b,umask=0x101REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.hauncore cacheRequest Queue Retries; HAevent=0x2b,umask=0x201REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.llc_or_sf_wayuncore cacheRequest Queue Retries; Merging these two together to make room for ANY_REJECT_*0event=0x2b,umask=0x2001REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.llc_victimuncore cacheRequest Queue Retries; LLC Victimevent=0x2b,umask=0x401REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.pa_matchuncore cacheRequest Queue Retries; PhyAddr Matchevent=0x2b,umask=0x8001REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.sf_victimuncore cacheRequest Queue Retries; SF Victimevent=0x2b,umask=0x801REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.victimuncore cacheRequest Queue Retries; Victimevent=0x2b,umask=0x1001REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_rrq0_reject.ad_req_vn0uncore cacheRRQ Rejects; AD REQ on VN0event=0x26,umask=0x101Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq0_reject.ad_rsp_vn0uncore cacheRRQ Rejects; AD RSP on VN0event=0x26,umask=0x201Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq0_reject.ak_non_upiuncore cacheRRQ Rejects; Non UPI AK Requestevent=0x26,umask=0x4001Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq0_reject.bl_ncb_vn0uncore cacheRRQ Rejects; BL NCB on VN0event=0x26,umask=0x1001Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq0_reject.bl_ncs_vn0uncore cacheRRQ Rejects; BL NCS on VN0event=0x26,umask=0x2001Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq0_reject.bl_rsp_vn0uncore cacheRRQ Rejects; BL RSP on VN0event=0x26,umask=0x401Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq0_reject.bl_wb_vn0uncore cacheRRQ Rejects; BL WB on VN0event=0x26,umask=0x801Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq0_reject.iv_non_upiuncore cacheRRQ Rejects; Non UPI IV Requestevent=0x26,umask=0x8001Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.allow_snpuncore cacheRRQ Rejects; Allow Snoopevent=0x27,umask=0x4001Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.any0uncore cacheRRQ Rejects; ANY0event=0x27,umask=0x101Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.hauncore cacheRRQ Rejects; HAevent=0x27,umask=0x201Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.llc_or_sf_wayuncore cacheRRQ Rejects; Merging these two together to make room for ANY_REJECT_*0event=0x27,umask=0x2001Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.llc_victimuncore cacheRRQ Rejects; LLC Victimevent=0x27,umask=0x401Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.pa_matchuncore cacheRRQ Rejects; PhyAddr Matchevent=0x27,umask=0x8001Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.sf_victimuncore cacheRRQ Rejects; SF Victimevent=0x27,umask=0x801Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.victimuncore cacheRRQ Rejects; Victimevent=0x27,umask=0x1001Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_wbq0_reject.ad_req_vn0uncore cacheWBQ Rejects; AD REQ on VN0event=0x28,umask=0x101Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq0_reject.ad_rsp_vn0uncore cacheWBQ Rejects; AD RSP on VN0event=0x28,umask=0x201Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq0_reject.ak_non_upiuncore cacheWBQ Rejects; Non UPI AK Requestevent=0x28,umask=0x4001Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq0_reject.bl_ncb_vn0uncore cacheWBQ Rejects; BL NCB on VN0event=0x28,umask=0x1001Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq0_reject.bl_ncs_vn0uncore cacheWBQ Rejects; BL NCS on VN0event=0x28,umask=0x2001Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq0_reject.bl_rsp_vn0uncore cacheWBQ Rejects; BL RSP on VN0event=0x28,umask=0x401Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq0_reject.bl_wb_vn0uncore cacheWBQ Rejects; BL WB on VN0event=0x28,umask=0x801Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq0_reject.iv_non_upiuncore cacheWBQ Rejects; Non UPI IV Requestevent=0x28,umask=0x8001Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.allow_snpuncore cacheWBQ Rejects; Allow Snoopevent=0x29,umask=0x4001Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.any0uncore cacheWBQ Rejects; ANY0event=0x29,umask=0x101Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.hauncore cacheWBQ Rejects; HAevent=0x29,umask=0x201Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.llc_or_sf_wayuncore cacheWBQ Rejects; Merging these two together to make room for ANY_REJECT_*0event=0x29,umask=0x2001Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.llc_victimuncore cacheWBQ Rejects; LLC Victimevent=0x29,umask=0x401Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.pa_matchuncore cacheWBQ Rejects; PhyAddr Matchevent=0x29,umask=0x8001Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.sf_victimuncore cacheWBQ Rejects; SF Victimevent=0x29,umask=0x801Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.victimuncore cacheWBQ Rejects; Victimevent=0x29,umask=0x1001Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxr_busy_starved.ad_bncuncore cacheTransgress Injection Starvation; AD - Bounceevent=0xb4,umask=0x101Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_cha_rxr_busy_starved.ad_crduncore cacheTransgress Injection Starvation; AD - Creditevent=0xb4,umask=0x1001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_cha_rxr_busy_starved.bl_bncuncore cacheTransgress Injection Starvation; BL - Bounceevent=0xb4,umask=0x401Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_cha_rxr_busy_starved.bl_crduncore cacheTransgress Injection Starvation; BL - Creditevent=0xb4,umask=0x4001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_cha_rxr_bypass.ad_bncuncore cacheTransgress Ingress Bypass; AD - Bounceevent=0xb2,umask=0x101Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.ad_crduncore cacheTransgress Ingress Bypass; AD - Creditevent=0xb2,umask=0x1001Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.ak_bncuncore cacheTransgress Ingress Bypass; AK - Bounceevent=0xb2,umask=0x201Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.bl_bncuncore cacheTransgress Ingress Bypass; BL - Bounceevent=0xb2,umask=0x401Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.bl_crduncore cacheTransgress Ingress Bypass; BL - Creditevent=0xb2,umask=0x4001Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.iv_bncuncore cacheTransgress Ingress Bypass; IV - Bounceevent=0xb2,umask=0x801Number of packets bypassing the CMS Ingressunc_cha_rxr_crd_starved.ad_bncuncore cacheTransgress Injection Starvation; AD - Bounceevent=0xb3,umask=0x101Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.ad_crduncore cacheTransgress Injection Starvation; AD - Creditevent=0xb3,umask=0x1001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.ak_bncuncore cacheTransgress Injection Starvation; AK - Bounceevent=0xb3,umask=0x201Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.bl_bncuncore cacheTransgress Injection Starvation; BL - Bounceevent=0xb3,umask=0x401Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.bl_crduncore cacheTransgress Injection Starvation; BL - Creditevent=0xb3,umask=0x4001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.ifvuncore cacheTransgress Injection Starvation; IFV - Creditevent=0xb3,umask=0x8001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.iv_bncuncore cacheTransgress Injection Starvation; IV - Bounceevent=0xb3,umask=0x801Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_inserts.ad_bncuncore cacheTransgress Ingress Allocations; AD - Bounceevent=0xb1,umask=0x101Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.ad_crduncore cacheTransgress Ingress Allocations; AD - Creditevent=0xb1,umask=0x1001Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.ak_bncuncore cacheTransgress Ingress Allocations; AK - Bounceevent=0xb1,umask=0x201Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.bl_bncuncore cacheTransgress Ingress Allocations; BL - Bounceevent=0xb1,umask=0x401Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.bl_crduncore cacheTransgress Ingress Allocations; BL - Creditevent=0xb1,umask=0x4001Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.iv_bncuncore cacheTransgress Ingress Allocations; IV - Bounceevent=0xb1,umask=0x801Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.ad_bncuncore cacheTransgress Ingress Occupancy; AD - Bounceevent=0xb0,umask=0x101Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.ad_crduncore cacheTransgress Ingress Occupancy; AD - Creditevent=0xb0,umask=0x1001Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.ak_bncuncore cacheTransgress Ingress Occupancy; AK - Bounceevent=0xb0,umask=0x201Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.bl_bncuncore cacheTransgress Ingress Occupancy; BL - Bounceevent=0xb0,umask=0x401Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.bl_crduncore cacheTransgress Ingress Occupancy; BL - Creditevent=0xb0,umask=0x4001Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.iv_bncuncore cacheTransgress Ingress Occupancy; IV - Bounceevent=0xb0,umask=0x801Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_sf_eviction.e_stateuncore cacheSnoop filter capacity evictions for E-state entriesevent=0x3d,umask=0x201Counts snoop filter capacity evictions for entries tracking exclusive lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cachelineunc_cha_sf_eviction.m_stateuncore cacheSnoop filter capacity evictions for M-state entriesevent=0x3d,umask=0x101Counts snoop filter capacity evictions for entries tracking modified lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cachelineunc_cha_sf_eviction.s_stateuncore cacheSnoop filter capacity evictions for S-state entriesevent=0x3d,umask=0x401Counts snoop filter capacity evictions for entries tracking shared lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cachelineunc_cha_snoops_sent.alluncore cacheSnoops Sent; Allevent=0x51,umask=0x101Counts the number of snoops issued by the HAunc_cha_snoops_sent.bcst_localuncore cacheSnoops Sent; Broadcast snoop for Local Requestsevent=0x51,umask=0x1001Counts the number of snoops issued by the HA.; Counts the number of broadcast snoops issued by the HA. This filter includes only requests coming from local socketsunc_cha_snoops_sent.bcst_remoteuncore cacheSnoops Sent; Broadcast snoops for Remote Requestsevent=0x51,umask=0x2001Counts the number of snoops issued by the HA.; Counts the number of broadcast snoops issued by the HA.This filter includes only requests coming from remote socketsunc_cha_snoops_sent.direct_localuncore cacheSnoops Sent; Directed snoops for Local Requestsevent=0x51,umask=0x4001Counts the number of snoops issued by the HA.; Counts the number of directed snoops issued by the HA. This filter includes only requests coming from local socketsunc_cha_snoops_sent.direct_remoteuncore cacheSnoops Sent; Directed snoops for Remote Requestsevent=0x51,umask=0x8001Counts the number of snoops issued by the HA.; Counts the number of directed snoops issued by the HA. This filter includes only requests coming from remote socketsunc_cha_snoops_sent.localuncore cacheSnoops Sent; Broadcast or directed Snoops sent for Local Requestsevent=0x51,umask=0x401Counts the number of snoops issued by the HA.; Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the local socketunc_cha_snoops_sent.remoteuncore cacheSnoops Sent; Broadcast or directed Snoops sent for Remote Requestsevent=0x51,umask=0x801Counts the number of snoops issued by the HA.; Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the remote socketunc_cha_snoop_resp.rspcnflctsuncore cacheRspCnflct* Snoop Responses Receivedevent=0x5c,umask=0x4001Counts when a a transaction with the opcode type RspCnflct* Snoop Response was received. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent. This triggers conflict resolution hardware. This covers both the opcode RspCnflct and RspCnflctWbIunc_cha_snoop_resp.rspfwduncore cacheSnoop Responses Received; RspFwdevent=0x5c,umask=0x8001Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspFwd to a CA request.  This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line stateunc_cha_snoop_resp.rspiuncore cacheRspI Snoop Responses Receivedevent=0x5c,umask=0x101Counts when a transaction with the opcode type RspI Snoop Response was received which indicates the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO: the Read for Ownership issued before a write hits non-modified data)unc_cha_snoop_resp.rspifwduncore cacheRspIFwd Snoop Responses Receivedevent=0x5c,umask=0x401Counts when a a transaction with the opcode type RspIFwd Snoop Response was received which indicates a remote caching agent forwarded the data and the requesting agent is able to acquire the data in E (Exclusive) or M (modified) states.  This is commonly returned with RFO (the Read for Ownership issued before a write) transactions.  The snoop could have either been to a cacheline in the M,E,F (Modified, Exclusive or Forward)  statesunc_cha_snoop_resp.rspsuncore cacheSnoop Responses Received : RspSevent=0x5c,umask=0x201Snoop Responses Received : RspS : Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for snoop responses of RspS.  RspS is returned when a remote cache has data but is not forwarding it.  It is a way to let the requesting socket know that it cannot allocate the data in E state.  No data is sent with S RspSunc_cha_snoop_resp.rspsfwduncore cacheRspSFwd Snoop Responses Receivedevent=0x5c,umask=0x801Counts when a a transaction with the opcode type RspSFwd Snoop Response was received which indicates a remote caching agent forwarded the data but held on to its current copy.  This is common for data and code reads that hit in a remote socket in E (Exclusive) or F (Forward) stateunc_cha_snoop_resp.rsp_fwd_wbuncore cacheRsp*Fwd*WB Snoop Responses Receivedevent=0x5c,umask=0x2001Counts when a transaction with the opcode type Rsp*Fwd*WB Snoop Response was received which indicates the data was written back to its home socket, and the cacheline was forwarded to the requestor socket.  This snoop response is only used in >= 4 socket systems.  It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to its home socket to be written back to memoryunc_cha_snoop_resp.rsp_wbwbuncore cacheRsp*WB Snoop Responses Receivedevent=0x5c,umask=0x1001Counts when a transaction with the opcode type Rsp*WB Snoop Response was received which indicates which indicates the data was written back to its home.  This is returned when a non-RFO request hits a cacheline in the Modified state. The Cache can either downgrade the cacheline to a S (Shared) or I (Invalid) state depending on how the system has been configured.  This response will also be sent when a cache requests E (Exclusive) ownership of a cache line without receiving data, because the cache must acquire ownershipunc_cha_snoop_resp_local.rspcnflctuncore cacheSnoop Responses Received Local; RspCnflctevent=0x5d,umask=0x4001Number of snoop responses received for a Local  request; Filters for snoops responses of RspConflict to local CA requests.  This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent.  This triggers conflict resolution hardware.  This covers both RspCnflct and RspCnflctWbIunc_cha_snoop_resp_local.rspfwduncore cacheSnoop Responses Received Local; RspFwdevent=0x5d,umask=0x8001Number of snoop responses received for a Local  request; Filters for a snoop response of RspFwd to local CA requests.  This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line stateunc_cha_snoop_resp_local.rspiuncore cacheSnoop Responses Received Local; RspIevent=0x5d,umask=0x101Number of snoop responses received for a Local  request; Filters for snoops responses of RspI to local CA requests.  RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data)unc_cha_snoop_resp_local.rspifwduncore cacheSnoop Responses Received Local; RspIFwdevent=0x5d,umask=0x401Number of snoop responses received for a Local  request; Filters for snoop responses of RspIFwd to local CA requests.  This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states.  This is commonly returned with RFO transactions.  It can be either a HitM or a HitFEunc_cha_snoop_resp_local.rspsuncore cacheSnoop Responses Received Local; RspSevent=0x5d,umask=0x201Number of snoop responses received for a Local  request; Filters for snoop responses of RspS to local CA requests.  RspS is returned when a remote cache has data but is not forwarding it.  It is a way to let the requesting socket know that it cannot allocate the data in E state.  No data is sent with S RspSunc_cha_snoop_resp_local.rspsfwduncore cacheSnoop Responses Received Local; RspSFwdevent=0x5d,umask=0x801Number of snoop responses received for a Local  request; Filters for a snoop response of RspSFwd to local CA requests.  This is returned when a remote caching agent forwards data but holds on to its current copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_cha_snoop_resp_local.rsp_fwd_wbuncore cacheSnoop Responses Received Local; Rsp*FWD*WBevent=0x5d,umask=0x2001Number of snoop responses received for a Local  request; Filters for a snoop response of Rsp*Fwd*WB to local CA requests.  This snoop response is only used in 4s systems.  It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memoryunc_cha_snoop_resp_local.rsp_wbuncore cacheSnoop Responses Received Local; Rsp*WBevent=0x5d,umask=0x1001Number of snoop responses received for a Local  request; Filters for a snoop response of RspIWB or RspSWB to local CA requests.  This is returned when a non-RFO request hits in M state.  Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured.  InvItoE transactions will also return RspIWB because they must acquire ownershipunc_cha_stall_no_txr_horz_crd_ad_ag0.tgr0uncore cacheStall on No AD Agent0 Transgress Credits; For Transgress 0event=0xd0,umask=0x101Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag0.tgr1uncore cacheStall on No AD Agent0 Transgress Credits; For Transgress 1event=0xd0,umask=0x201Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag0.tgr2uncore cacheStall on No AD Agent0 Transgress Credits; For Transgress 2event=0xd0,umask=0x401Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag0.tgr3uncore cacheStall on No AD Agent0 Transgress Credits; For Transgress 3event=0xd0,umask=0x801Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag0.tgr4uncore cacheStall on No AD Agent0 Transgress Credits; For Transgress 4event=0xd0,umask=0x1001Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag0.tgr5uncore cacheStall on No AD Agent0 Transgress Credits; For Transgress 5event=0xd0,umask=0x2001Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag1.tgr0uncore cacheStall on No AD Agent1 Transgress Credits; For Transgress 0event=0xd2,umask=0x101Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag1.tgr1uncore cacheStall on No AD Agent1 Transgress Credits; For Transgress 1event=0xd2,umask=0x201Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag1.tgr2uncore cacheStall on No AD Agent1 Transgress Credits; For Transgress 2event=0xd2,umask=0x401Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag1.tgr3uncore cacheStall on No AD Agent1 Transgress Credits; For Transgress 3event=0xd2,umask=0x801Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag1.tgr4uncore cacheStall on No AD Agent1 Transgress Credits; For Transgress 4event=0xd2,umask=0x1001Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_ad_ag1.tgr5uncore cacheStall on No AD Agent1 Transgress Credits; For Transgress 5event=0xd2,umask=0x2001Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag0.tgr0uncore cacheStall on No BL Agent0 Transgress Credits; For Transgress 0event=0xd4,umask=0x101Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag0.tgr1uncore cacheStall on No BL Agent0 Transgress Credits; For Transgress 1event=0xd4,umask=0x201Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag0.tgr2uncore cacheStall on No BL Agent0 Transgress Credits; For Transgress 2event=0xd4,umask=0x401Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag0.tgr3uncore cacheStall on No BL Agent0 Transgress Credits; For Transgress 3event=0xd4,umask=0x801Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag0.tgr4uncore cacheStall on No BL Agent0 Transgress Credits; For Transgress 4event=0xd4,umask=0x1001Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag0.tgr5uncore cacheStall on No BL Agent0 Transgress Credits; For Transgress 5event=0xd4,umask=0x2001Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag1.tgr0uncore cacheStall on No BL Agent1 Transgress Credits; For Transgress 0event=0xd6,umask=0x101Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag1.tgr1uncore cacheStall on No BL Agent1 Transgress Credits; For Transgress 1event=0xd6,umask=0x201Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag1.tgr2uncore cacheStall on No BL Agent1 Transgress Credits; For Transgress 2event=0xd6,umask=0x401Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag1.tgr3uncore cacheStall on No BL Agent1 Transgress Credits; For Transgress 3event=0xd6,umask=0x801Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag1.tgr4uncore cacheStall on No BL Agent1 Transgress Credits; For Transgress 4event=0xd6,umask=0x1001Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall_no_txr_horz_crd_bl_ag1.tgr5uncore cacheStall on No BL Agent1 Transgress Credits; For Transgress 5event=0xd6,umask=0x2001Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_tor_inserts.alluncore cacheTOR Inserts; Allevent=0x35,umask=0xff01Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.all_hituncore cacheTOR Inserts; Hits from Localevent=0x35,umask=0x1501Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.all_io_iauncore cacheTOR Inserts; All from Local iA and IOevent=0x35,umask=0x3501Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requestsunc_cha_tor_inserts.all_missuncore cacheTOR Inserts; Misses from Localevent=0x35,umask=0x2501Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.evictuncore cacheTOR Inserts; SF/LLC Evictionsevent=0x35,umask=0x201Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ)unc_cha_tor_inserts.hituncore cacheTOR Inserts; Hit (Not a Miss)event=0x35,umask=0x1001Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; HITs (hit is defined to be not a miss [see below], as a result for any request allocated into the TOR, one of either HIT or MISS must be true)unc_cha_tor_inserts.iauncore cacheTOR Inserts; All from Local iAevent=0x35,umask=0x3101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requests from iA Coresunc_cha_tor_inserts.ia_hituncore cacheTOR Inserts; Hits from Local iAevent=0x35,umask=0x1101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.ia_hit_crduncore cacheTOR Inserts : CRds issued by iA Cores that Hit the LLCevent=0x35,umask=0x11,config1=0x4023301TOR Inserts : CRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_drduncore cacheTOR Inserts : DRds issued by iA Cores that Hit the LLCevent=0x35,umask=0x11,config1=0x4043301TOR Inserts : DRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_llcprefcrduncore cacheUNC_CHA_TOR_INSERTS.IA_HIT_LlcPrefCRDevent=0x35,umask=0x11,config1=0x4b23301unc_cha_tor_inserts.ia_hit_llcprefdrduncore cacheUNC_CHA_TOR_INSERTS.IA_HIT_LlcPrefDRDevent=0x35,umask=0x11,config1=0x4b43301unc_cha_tor_inserts.ia_hit_llcprefrfouncore cacheTOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLCevent=0x35,umask=0x11,config1=0x4b03301TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_rfouncore cacheTOR Inserts : RFOs issued by iA Cores that Hit the LLCevent=0x35,umask=0x11,config1=0x4003301TOR Inserts : RFOs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_missuncore cacheTOR Inserts : All requests from iA Cores that Missed the LLCevent=0x35,umask=0x2101TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crduncore cacheTOR Inserts : CRds issued by iA Cores that Missed the LLCevent=0x35,umask=0x21,config1=0x4023301TOR Inserts : CRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drduncore cacheTOR Inserts : DRds issued by iA Cores that Missed the LLCevent=0x35,umask=0x21,config1=0x4043301TOR Inserts : DRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_llcprefcrduncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_LlcPrefCRDevent=0x35,umask=0x21,config1=0x4b23301unc_cha_tor_inserts.ia_miss_llcprefdrduncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_LlcPrefDRDevent=0x35,umask=0x21,config1=0x4b43301unc_cha_tor_inserts.ia_miss_llcprefrfouncore cacheTOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLCevent=0x35,umask=0x21,config1=0x4b03301TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_rfouncore cacheTOR Inserts : RFOs issued by iA Cores that Missed the LLCevent=0x35,umask=0x21,config1=0x4003301TOR Inserts : RFOs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.iouncore cacheTOR Inserts; All from Local IOevent=0x35,umask=0x3401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally generated IO trafficunc_cha_tor_inserts.io_hituncore cacheTOR Inserts; Hits from Local IOevent=0x35,umask=0x1401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.io_missuncore cacheTOR Inserts; Misses from Local IOevent=0x35,umask=0x2401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.io_miss_itomuncore cacheTOR Inserts; ItoM misses from Local IOevent=0x35,umask=0x24,config1=0x4903301Counts the number of entries successfully inserted into the TOR that are generated from local IO ItoM requests that miss the LLC. An ItoM request is used by IIO to request a data write without first reading the data for ownershipunc_cha_tor_inserts.io_miss_rdcuruncore cacheTOR Inserts; RdCur misses from Local IOevent=0x35,umask=0x24,config1=0x43C3301Counts the number of entries successfully inserted into the TOR that are generated from local IO RdCur requests and miss the LLC. A RdCur request is used by IIO to read data without changing stateunc_cha_tor_inserts.io_miss_rfouncore cacheTOR Inserts; RFO misses from Local IOevent=0x35,umask=0x24,config1=0x4003301Counts the number of entries successfully inserted into the TOR that are generated from local IO RFO requests that miss the LLC. A read for ownership (RFO) requests a cache line to be cached in E state with the intent to modifyunc_cha_tor_inserts.ipquncore cacheTOR Inserts; IPQevent=0x35,umask=0x801Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.ipq_hituncore cacheThis event is deprecatedevent=0x35,umask=0x1811unc_cha_tor_inserts.ipq_missuncore cacheThis event is deprecatedevent=0x35,umask=0x2811unc_cha_tor_inserts.irquncore cacheTOR Inserts; IRQevent=0x35,umask=0x101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.loc_alluncore cacheThis event is deprecatedevent=0x35,umask=0x3711unc_cha_tor_inserts.missuncore cacheTOR Inserts; Missevent=0x35,umask=0x2001Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; Misses.  (a miss is defined to be any transaction from the IRQ, PRQ, RRQ, IPQ or (in the victim case) the ISMQ, that required the CHA to spawn a new UPI/SMI3 request on the UPI fabric (including UPI snoops and/or any RD/WR to a local memory controller, in the event that the CHA is the home node)).  Basically, if the LLC/SF/MLC complex were not able to service the request without involving another agent...it is a miss.  If only IDI snoops were required, it is not a miss (that means the SF/MLC comunc_cha_tor_inserts.prquncore cacheTOR Inserts; PRQevent=0x35,umask=0x401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.rem_alluncore cacheThis event is deprecatedevent=0x35,umask=0x3011unc_cha_tor_inserts.rrq_hituncore cacheThis event is deprecatedevent=0x35,umask=0x5011unc_cha_tor_inserts.rrq_missuncore cacheThis event is deprecatedevent=0x35,umask=0x6011unc_cha_tor_inserts.wbq_hituncore cacheThis event is deprecatedevent=0x35,umask=0x9011unc_cha_tor_inserts.wbq_missuncore cacheThis event is deprecatedevent=0x35,umask=0xa011unc_cha_tor_occupancy.alluncore cacheTOR Occupancy : Allevent=0x36,umask=0xff01TOR Occupancy : All : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.all_from_locuncore cacheTOR Occupancy; All from Localevent=0x36,umask=0x3701For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); All remotely generated requestsunc_cha_tor_occupancy.all_hituncore cacheTOR Occupancy; Hits from Localevent=0x36,umask=0x1701For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.all_missuncore cacheTOR Occupancy; Misses from Localevent=0x36,umask=0x2701For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.evictuncore cacheTOR Occupancy; SF/LLC Evictionsevent=0x36,umask=0x201For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T; TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ)unc_cha_tor_occupancy.hituncore cacheTOR Occupancy; Hit (Not a Miss)event=0x36,umask=0x1001For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T; HITs (hit is defined to be not a miss [see below], as a result for any request allocated into the TOR, one of either HIT or MISS must be true)unc_cha_tor_occupancy.iauncore cacheTOR Occupancy; All from Local iAevent=0x36,umask=0x3101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T; All locally initiated requests from iA Coresunc_cha_tor_occupancy.ia_hituncore cacheTOR Occupancy; Hits from Local iAevent=0x36,umask=0x1101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.ia_hit_crduncore cacheTOR Occupancy : CRds issued by iA Cores that Hit the LLCevent=0x36,umask=0x11,config1=0x4023301TOR Occupancy : CRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_drduncore cacheTOR Occupancy : DRds issued by iA Cores that Hit the LLCevent=0x36,umask=0x11,config1=0x4043301TOR Occupancy : DRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_llcprefcrduncore cacheUNC_CHA_TOR_OCCUPANCY.IA_HIT_LlcPrefCRDevent=0x36,umask=0x11,config1=0x4b23301unc_cha_tor_occupancy.ia_hit_llcprefdrduncore cacheUNC_CHA_TOR_OCCUPANCY.IA_HIT_LlcPrefDRDevent=0x36,umask=0x11,config1=0x4b43301unc_cha_tor_occupancy.ia_hit_llcprefrfouncore cacheTOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLCevent=0x36,umask=0x11,config1=0x4b03301TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_rfouncore cacheTOR Occupancy : RFOs issued by iA Cores that Hit the LLCevent=0x36,umask=0x11,config1=0x4003301TOR Occupancy : RFOs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_missuncore cacheTOR Occupancy; Misses from Local iAevent=0x36,umask=0x2101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.ia_miss_crduncore cacheTOR Occupancy : CRds issued by iA Cores that Missed the LLCevent=0x36,umask=0x21,config1=0x4023301TOR Occupancy : CRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drduncore cacheTOR Occupancy : DRds issued by iA Cores that Missed the LLCevent=0x36,umask=0x21,config1=0x4043301TOR Occupancy : DRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_llcprefcrduncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_LlcPrefCRDevent=0x36,umask=0x21,config1=0x4b23301unc_cha_tor_occupancy.ia_miss_llcprefdrduncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_LlcPrefDRDevent=0x36,umask=0x21,config1=0x4b43301unc_cha_tor_occupancy.ia_miss_llcprefrfouncore cacheTOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLCevent=0x36,umask=0x21,config1=0x4b03301TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_rfouncore cacheTOR Occupancy : RFOs issued by iA Cores that Missed the LLCevent=0x36,umask=0x21,config1=0x4003301TOR Occupancy : RFOs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.iouncore cacheTOR Occupancy; All from Local IOevent=0x36,umask=0x3401For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T; All locally generated IO trafficunc_cha_tor_occupancy.io_hituncore cacheTOR Occupancy; Hits from Local IOevent=0x36,umask=0x1401For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.io_missuncore cacheTOR Occupancy; Misses from Local IOevent=0x36,umask=0x2401For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.io_miss_itomuncore cacheTOR Occupancy;  ITOM Misses from Local IOevent=0x36,umask=0x24,config1=0x4903301For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO ItoM requests that miss the LLC. An ItoM is used by IIO to request a data write without first reading the data for ownershipunc_cha_tor_occupancy.io_miss_rdcuruncore cacheTOR Occupancy;  RDCUR misses from Local IOevent=0x36,umask=0x24,config1=0x43C3301For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO RdCur requests that miss the LLC. A RdCur request is used by IIO to read data without changing stateunc_cha_tor_occupancy.io_miss_rfouncore cacheTOR Occupancy;  RFO misses from Local IOevent=0x36,umask=0x24,config1=0x4003301For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO RFO requests that miss the LLC. A read for ownership (RFO) requests data to be cached in E state with the intent to modifyunc_cha_tor_occupancy.ipquncore cacheTOR Occupancy; IPQevent=0x36,umask=0x801For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.ipq_hituncore cacheThis event is deprecatedevent=0x36,umask=0x1811unc_cha_tor_occupancy.ipq_missuncore cacheThis event is deprecatedevent=0x36,umask=0x2811unc_cha_tor_occupancy.irquncore cacheTOR Occupancy; IRQevent=0x36,umask=0x101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.loc_alluncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.ALL_FROM_LOCevent=0x36,umask=0x3711unc_cha_tor_occupancy.missuncore cacheTOR Occupancy; Missevent=0x36,umask=0x2001For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T; Misses.  (a miss is defined to be any transaction from the IRQ, PRQ, RRQ, IPQ or (in the victim case) the ISMQ, that required the CHA to spawn a new UPI/SMI3 request on the UPI fabric (including UPI snoops and/or any RD/WR to a local memory controller, in the event that the CHA is the home node)).  Basically, if the LLC/SF/MLC complex were not able to service the request without involving another agent...it is a miss.  If only IDI snoops were required, it is not a miss (that means the SF/MLC comunc_cha_tor_occupancy.prquncore cacheTOR Occupancy; PRQevent=0x36,umask=0x401For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_txr_horz_ads_used.ad_bncuncore cacheCMS Horizontal ADS Used; AD - Bounceevent=0x9d,umask=0x101Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_ads_used.ad_crduncore cacheCMS Horizontal ADS Used; AD - Creditevent=0x9d,umask=0x1001Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_ads_used.ak_bncuncore cacheCMS Horizontal ADS Used; AK - Bounceevent=0x9d,umask=0x201Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_ads_used.bl_bncuncore cacheCMS Horizontal ADS Used; BL - Bounceevent=0x9d,umask=0x401Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_ads_used.bl_crduncore cacheCMS Horizontal ADS Used; BL - Creditevent=0x9d,umask=0x4001Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.ad_bncuncore cacheCMS Horizontal Bypass Used; AD - Bounceevent=0x9f,umask=0x101Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.ad_crduncore cacheCMS Horizontal Bypass Used; AD - Creditevent=0x9f,umask=0x1001Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.ak_bncuncore cacheCMS Horizontal Bypass Used; AK - Bounceevent=0x9f,umask=0x201Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.bl_bncuncore cacheCMS Horizontal Bypass Used; BL - Bounceevent=0x9f,umask=0x401Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.bl_crduncore cacheCMS Horizontal Bypass Used; BL - Creditevent=0x9f,umask=0x4001Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.iv_bncuncore cacheCMS Horizontal Bypass Used; IV - Bounceevent=0x9f,umask=0x801Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_cycles_full.ad_bncuncore cacheCycles CMS Horizontal Egress Queue is Full; AD - Bounceevent=0x96,umask=0x101Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.ad_crduncore cacheCycles CMS Horizontal Egress Queue is Full; AD - Creditevent=0x96,umask=0x1001Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.ak_bncuncore cacheCycles CMS Horizontal Egress Queue is Full; AK - Bounceevent=0x96,umask=0x201Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.bl_bncuncore cacheCycles CMS Horizontal Egress Queue is Full; BL - Bounceevent=0x96,umask=0x401Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.bl_crduncore cacheCycles CMS Horizontal Egress Queue is Full; BL - Creditevent=0x96,umask=0x4001Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.iv_bncuncore cacheCycles CMS Horizontal Egress Queue is Full; IV - Bounceevent=0x96,umask=0x801Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.ad_bncuncore cacheCycles CMS Horizontal Egress Queue is Not Empty; AD - Bounceevent=0x97,umask=0x101Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.ad_crduncore cacheCycles CMS Horizontal Egress Queue is Not Empty; AD - Creditevent=0x97,umask=0x1001Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.ak_bncuncore cacheCycles CMS Horizontal Egress Queue is Not Empty; AK - Bounceevent=0x97,umask=0x201Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.bl_bncuncore cacheCycles CMS Horizontal Egress Queue is Not Empty; BL - Bounceevent=0x97,umask=0x401Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.bl_crduncore cacheCycles CMS Horizontal Egress Queue is Not Empty; BL - Creditevent=0x97,umask=0x4001Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.iv_bncuncore cacheCycles CMS Horizontal Egress Queue is Not Empty; IV - Bounceevent=0x97,umask=0x801Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.ad_bncuncore cacheCMS Horizontal Egress Inserts; AD - Bounceevent=0x95,umask=0x101Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.ad_crduncore cacheCMS Horizontal Egress Inserts; AD - Creditevent=0x95,umask=0x1001Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.ak_bncuncore cacheCMS Horizontal Egress Inserts; AK - Bounceevent=0x95,umask=0x201Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.bl_bncuncore cacheCMS Horizontal Egress Inserts; BL - Bounceevent=0x95,umask=0x401Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.bl_crduncore cacheCMS Horizontal Egress Inserts; BL - Creditevent=0x95,umask=0x4001Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.iv_bncuncore cacheCMS Horizontal Egress Inserts; IV - Bounceevent=0x95,umask=0x801Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_nack.ad_bncuncore cacheCMS Horizontal Egress NACKs; AD - Bounceevent=0x99,umask=0x101Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.ad_crduncore cacheCMS Horizontal Egress NACKs; AD - Creditevent=0x99,umask=0x2001Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.ak_bncuncore cacheCMS Horizontal Egress NACKs; AK - Bounceevent=0x99,umask=0x201Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.bl_bncuncore cacheCMS Horizontal Egress NACKs; BL - Bounceevent=0x99,umask=0x401Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.bl_crduncore cacheCMS Horizontal Egress NACKs; BL - Creditevent=0x99,umask=0x4001Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.iv_bncuncore cacheCMS Horizontal Egress NACKs; IV - Bounceevent=0x99,umask=0x801Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_occupancy.ad_bncuncore cacheCMS Horizontal Egress Occupancy; AD - Bounceevent=0x94,umask=0x101Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.ad_crduncore cacheCMS Horizontal Egress Occupancy; AD - Creditevent=0x94,umask=0x1001Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.ak_bncuncore cacheCMS Horizontal Egress Occupancy; AK - Bounceevent=0x94,umask=0x201Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.bl_bncuncore cacheCMS Horizontal Egress Occupancy; BL - Bounceevent=0x94,umask=0x401Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.bl_crduncore cacheCMS Horizontal Egress Occupancy; BL - Creditevent=0x94,umask=0x4001Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.iv_bncuncore cacheCMS Horizontal Egress Occupancy; IV - Bounceevent=0x94,umask=0x801Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_starved.ad_bncuncore cacheCMS Horizontal Egress Injection Starvation; AD - Bounceevent=0x9b,umask=0x101Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_horz_starved.ak_bncuncore cacheCMS Horizontal Egress Injection Starvation; AK - Bounceevent=0x9b,umask=0x201Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_horz_starved.bl_bncuncore cacheCMS Horizontal Egress Injection Starvation; BL - Bounceevent=0x9b,umask=0x401Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_horz_starved.iv_bncuncore cacheCMS Horizontal Egress Injection Starvation; IV - Bounceevent=0x9b,umask=0x801Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_vert_ads_used.ad_ag0uncore cacheCMS Vertical ADS Used; AD - Agent 0event=0x9c,umask=0x101Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_ads_used.ad_ag1uncore cacheCMS Vertical ADS Used; AD - Agent 1event=0x9c,umask=0x1001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_ads_used.ak_ag0uncore cacheCMS Vertical ADS Used; AK - Agent 0event=0x9c,umask=0x201Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_ads_used.ak_ag1uncore cacheCMS Vertical ADS Used; AK - Agent 1event=0x9c,umask=0x2001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_ads_used.bl_ag0uncore cacheCMS Vertical ADS Used; BL - Agent 0event=0x9c,umask=0x401Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_ads_used.bl_ag1uncore cacheCMS Vertical ADS Used; BL - Agent 1event=0x9c,umask=0x4001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ad_ag0uncore cacheCMS Vertical ADS Used; AD - Agent 0event=0x9e,umask=0x101Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ad_ag1uncore cacheCMS Vertical ADS Used; AD - Agent 1event=0x9e,umask=0x1001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ak_ag0uncore cacheCMS Vertical ADS Used; AK - Agent 0event=0x9e,umask=0x201Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ak_ag1uncore cacheCMS Vertical ADS Used; AK - Agent 1event=0x9e,umask=0x2001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.bl_ag0uncore cacheCMS Vertical ADS Used; BL - Agent 0event=0x9e,umask=0x401Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.bl_ag1uncore cacheCMS Vertical ADS Used; BL - Agent 1event=0x9e,umask=0x4001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ivuncore cacheCMS Vertical ADS Used; IVevent=0x9e,umask=0x801Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_cycles_full.ad_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full; AD - Agent 0event=0x92,umask=0x101Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_cycles_full.ad_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full; AD - Agent 1event=0x92,umask=0x1001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_cha_txr_vert_cycles_full.ak_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full; AK - Agent 0event=0x92,umask=0x201Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_cycles_full.ak_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full; AK - Agent 1event=0x92,umask=0x2001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_cha_txr_vert_cycles_full.bl_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full; BL - Agent 0event=0x92,umask=0x401Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_cha_txr_vert_cycles_full.bl_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full; BL - Agent 1event=0x92,umask=0x4001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_cha_txr_vert_cycles_full.ivuncore cacheCycles CMS Vertical Egress Queue Is Full; IVevent=0x92,umask=0x801Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_cha_txr_vert_cycles_ne.ad_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0event=0x93,umask=0x101Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_cycles_ne.ad_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1event=0x93,umask=0x1001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_cha_txr_vert_cycles_ne.ak_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0event=0x93,umask=0x201Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_cycles_ne.ak_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1event=0x93,umask=0x2001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_cha_txr_vert_cycles_ne.bl_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0event=0x93,umask=0x401Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_cha_txr_vert_cycles_ne.bl_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1event=0x93,umask=0x4001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_cha_txr_vert_cycles_ne.ivuncore cacheCycles CMS Vertical Egress Queue Is Not Empty; IVevent=0x93,umask=0x801Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_cha_txr_vert_inserts.ad_ag0uncore cacheCMS Vert Egress Allocations; AD - Agent 0event=0x91,umask=0x101Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_inserts.ad_ag1uncore cacheCMS Vert Egress Allocations; AD - Agent 1event=0x91,umask=0x1001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_cha_txr_vert_inserts.ak_ag0uncore cacheCMS Vert Egress Allocations; AK - Agent 0event=0x91,umask=0x201Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_inserts.ak_ag1uncore cacheCMS Vert Egress Allocations; AK - Agent 1event=0x91,umask=0x2001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_cha_txr_vert_inserts.bl_ag0uncore cacheCMS Vert Egress Allocations; BL - Agent 0event=0x91,umask=0x401Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_cha_txr_vert_inserts.bl_ag1uncore cacheCMS Vert Egress Allocations; BL - Agent 1event=0x91,umask=0x4001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_cha_txr_vert_inserts.ivuncore cacheCMS Vert Egress Allocations; IVevent=0x91,umask=0x801Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_cha_txr_vert_nack.ad_ag0uncore cacheCMS Vertical Egress NACKs; AD - Agent 0event=0x98,umask=0x101Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack.ad_ag1uncore cacheCMS Vertical Egress NACKs; AD - Agent 1event=0x98,umask=0x1001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack.ak_ag0uncore cacheCMS Vertical Egress NACKs; AK - Agent 0event=0x98,umask=0x201Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack.ak_ag1uncore cacheCMS Vertical Egress NACKs; AK - Agent 1event=0x98,umask=0x2001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack.bl_ag0uncore cacheCMS Vertical Egress NACKs; BL - Agent 0event=0x98,umask=0x401Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack.bl_ag1uncore cacheCMS Vertical Egress NACKs; BL - Agent 1event=0x98,umask=0x4001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack.ivuncore cacheCMS Vertical Egress NACKs; IVevent=0x98,umask=0x801Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_occupancy.ad_ag0uncore cacheCMS Vert Egress Occupancy; AD - Agent 0event=0x90,umask=0x101Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_occupancy.ad_ag1uncore cacheCMS Vert Egress Occupancy; AD - Agent 1event=0x90,umask=0x1001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_cha_txr_vert_occupancy.ak_ag0uncore cacheCMS Vert Egress Occupancy; AK - Agent 0event=0x90,umask=0x201Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_occupancy.ak_ag1uncore cacheCMS Vert Egress Occupancy; AK - Agent 1event=0x90,umask=0x2001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_cha_txr_vert_occupancy.bl_ag0uncore cacheCMS Vert Egress Occupancy; BL - Agent 0event=0x90,umask=0x401Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_cha_txr_vert_occupancy.bl_ag1uncore cacheCMS Vert Egress Occupancy; BL - Agent 1event=0x90,umask=0x4001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_cha_txr_vert_occupancy.ivuncore cacheCMS Vert Egress Occupancy; IVevent=0x90,umask=0x801Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_cha_txr_vert_starved.ad_ag0uncore cacheCMS Vertical Egress Injection Starvation; AD - Agent 0event=0x9a,umask=0x101Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved.ad_ag1uncore cacheCMS Vertical Egress Injection Starvation; AD - Agent 1event=0x9a,umask=0x1001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved.ak_ag0uncore cacheCMS Vertical Egress Injection Starvation; AK - Agent 0event=0x9a,umask=0x201Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved.ak_ag1uncore cacheCMS Vertical Egress Injection Starvation; AK - Agent 1event=0x9a,umask=0x2001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved.bl_ag0uncore cacheCMS Vertical Egress Injection Starvation; BL - Agent 0event=0x9a,umask=0x401Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved.bl_ag1uncore cacheCMS Vertical Egress Injection Starvation; BL - Agent 1event=0x9a,umask=0x4001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved.ivuncore cacheCMS Vertical Egress Injection Starvation; IVevent=0x9a,umask=0x801Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_upi_credits_acquired.ad_requncore cacheUPI Ingress Credit Allocations; AD REQ Creditsevent=0x38,umask=0x401Counts the number of UPI credits acquired for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This can be used with the Credit Occupancy event in order to calculate average credit lifetime.  This event supports filtering to cover the VNA/VN0 credits and the different message classes.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credits_acquired.ad_rspuncore cacheUPI Ingress Credit Allocations; AD RSP VN0 Creditsevent=0x38,umask=0x801Counts the number of UPI credits acquired for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This can be used with the Credit Occupancy event in order to calculate average credit lifetime.  This event supports filtering to cover the VNA/VN0 credits and the different message classes.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credits_acquired.bl_ncbuncore cacheUPI Ingress Credit Allocations; BL NCB Creditsevent=0x38,umask=0x4001Counts the number of UPI credits acquired for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This can be used with the Credit Occupancy event in order to calculate average credit lifetime.  This event supports filtering to cover the VNA/VN0 credits and the different message classes.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credits_acquired.bl_ncsuncore cacheUPI Ingress Credit Allocations; BL NCS Creditsevent=0x38,umask=0x8001Counts the number of UPI credits acquired for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This can be used with the Credit Occupancy event in order to calculate average credit lifetime.  This event supports filtering to cover the VNA/VN0 credits and the different message classes.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credits_acquired.bl_rspuncore cacheUPI Ingress Credit Allocations; BL RSP Creditsevent=0x38,umask=0x1001Counts the number of UPI credits acquired for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This can be used with the Credit Occupancy event in order to calculate average credit lifetime.  This event supports filtering to cover the VNA/VN0 credits and the different message classes.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credits_acquired.bl_wbuncore cacheUPI Ingress Credit Allocations; BL DRS Creditsevent=0x38,umask=0x2001Counts the number of UPI credits acquired for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This can be used with the Credit Occupancy event in order to calculate average credit lifetime.  This event supports filtering to cover the VNA/VN0 credits and the different message classes.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credits_acquired.vn0uncore cacheUPI Ingress Credit Allocations; VN0 Creditsevent=0x38,umask=0x201Counts the number of UPI credits acquired for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This can be used with the Credit Occupancy event in order to calculate average credit lifetime.  This event supports filtering to cover the VNA/VN0 credits and the different message classes.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credits_acquired.vnauncore cacheUPI Ingress Credit Allocations; VNA Creditsevent=0x38,umask=0x101Counts the number of UPI credits acquired for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This can be used with the Credit Occupancy event in order to calculate average credit lifetime.  This event supports filtering to cover the VNA/VN0 credits and the different message classes.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credit_occupancy.vn0_ad_requncore cacheUPI Ingress Credits In Use Cycles; AD REQ VN0 Creditsevent=0x3b,umask=0x401Accumulates the number of UPI credits available in each cycle for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This stat increments by the number of credits that are available each cycle.  This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime.  This event supports filtering for the different types of credits that are available.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credit_occupancy.vn0_ad_rspuncore cacheUPI Ingress Credits In Use Cycles; AD RSP VN0 Creditsevent=0x3b,umask=0x801Accumulates the number of UPI credits available in each cycle for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This stat increments by the number of credits that are available each cycle.  This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime.  This event supports filtering for the different types of credits that are available.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credit_occupancy.vn0_bl_ncbuncore cacheUPI Ingress Credits In Use Cycles; BL NCB VN0 Creditsevent=0x3b,umask=0x4001Accumulates the number of UPI credits available in each cycle for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This stat increments by the number of credits that are available each cycle.  This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime.  This event supports filtering for the different types of credits that are available.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credit_occupancy.vn0_bl_ncsuncore cacheUPI Ingress Credits In Use Cycles; BL NCS VN0 Creditsevent=0x3b,umask=0x8001Accumulates the number of UPI credits available in each cycle for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This stat increments by the number of credits that are available each cycle.  This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime.  This event supports filtering for the different types of credits that are available.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credit_occupancy.vn0_bl_rspuncore cacheUPI Ingress Credits In Use Cycles; BL RSP VN0 Creditsevent=0x3b,umask=0x1001Accumulates the number of UPI credits available in each cycle for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This stat increments by the number of credits that are available each cycle.  This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime.  This event supports filtering for the different types of credits that are available.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credit_occupancy.vn0_bl_wbuncore cacheUPI Ingress Credits In Use Cycles; BL DRS VN0 Creditsevent=0x3b,umask=0x2001Accumulates the number of UPI credits available in each cycle for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This stat increments by the number of credits that are available each cycle.  This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime.  This event supports filtering for the different types of credits that are available.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credit_occupancy.vna_aduncore cacheUPI Ingress Credits In Use Cycles; AD VNA Creditsevent=0x3b,umask=0x101Accumulates the number of UPI credits available in each cycle for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This stat increments by the number of credits that are available each cycle.  This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime.  This event supports filtering for the different types of credits that are available.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_upi_credit_occupancy.vna_bluncore cacheUPI Ingress Credits In Use Cycles; BL VNA Creditsevent=0x3b,umask=0x201Accumulates the number of UPI credits available in each cycle for either the AD or BL ring.  In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer.  This stat increments by the number of credits that are available each cycle.  This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime.  This event supports filtering for the different types of credits that are available.  Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a timeunc_cha_vert_ring_ad_in_use.dn_evenuncore cacheVertical AD Ring In Use; Down and Evenevent=0xa6,umask=0x401Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ad_in_use.dn_odduncore cacheVertical AD Ring In Use; Down and Oddevent=0xa6,umask=0x801Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ad_in_use.up_evenuncore cacheVertical AD Ring In Use; Up and Evenevent=0xa6,umask=0x101Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ad_in_use.up_odduncore cacheVertical AD Ring In Use; Up and Oddevent=0xa6,umask=0x201Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ak_in_use.dn_evenuncore cacheVertical AK Ring In Use; Down and Evenevent=0xa8,umask=0x401Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ak_in_use.dn_odduncore cacheVertical AK Ring In Use; Down and Oddevent=0xa8,umask=0x801Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ak_in_use.up_evenuncore cacheVertical AK Ring In Use; Up and Evenevent=0xa8,umask=0x101Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ak_in_use.up_odduncore cacheVertical AK Ring In Use; Up and Oddevent=0xa8,umask=0x201Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_bl_in_use.dn_evenuncore cacheVertical BL Ring in Use; Down and Evenevent=0xaa,umask=0x401Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_bl_in_use.dn_odduncore cacheVertical BL Ring in Use; Down and Oddevent=0xaa,umask=0x801Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_bl_in_use.up_evenuncore cacheVertical BL Ring in Use; Up and Evenevent=0xaa,umask=0x101Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_bl_in_use.up_odduncore cacheVertical BL Ring in Use; Up and Oddevent=0xaa,umask=0x201Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_iv_in_use.dnuncore cacheVertical IV Ring in Use; Downevent=0xac,umask=0x401Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_cha_vert_ring_iv_in_use.upuncore cacheVertical IV Ring in Use; Upevent=0xac,umask=0x101Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_cha_wb_push_mtoi.llcuncore cacheWbPushMtoI; Pushed to LLCevent=0x56,umask=0x101Counts the number of times when the CHA was received WbPushMtoI; Counts the number of times when the CHA was able to push WbPushMToI to LLCunc_cha_wb_push_mtoi.memuncore cacheWbPushMtoI; Pushed to Memoryevent=0x56,umask=0x201Counts the number of times when the CHA was received WbPushMtoI; Counts the number of times when the CHA was unable to push WbPushMToI to LLC (hence pushed it to MEM)unc_cha_write_no_credits.edc0_smi2uncore cacheCHA iMC CHNx WRITE Credits Empty; EDC0_SMI2event=0x5a,umask=0x401Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 2 onlyunc_cha_write_no_credits.edc1_smi3uncore cacheCHA iMC CHNx WRITE Credits Empty; EDC1_SMI3event=0x5a,umask=0x801Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 3 onlyunc_cha_write_no_credits.edc2_smi4uncore cacheCHA iMC CHNx WRITE Credits Empty; EDC2_SMI4event=0x5a,umask=0x1001Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 4 onlyunc_cha_write_no_credits.edc3_smi5uncore cacheCHA iMC CHNx WRITE Credits Empty; EDC3_SMI5event=0x5a,umask=0x2001Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 5 onlyunc_cha_write_no_credits.mc0_smi0uncore cacheCHA iMC CHNx WRITE Credits Empty; MC0_SMI0event=0x5a,umask=0x101Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 0 onlyunc_cha_write_no_credits.mc1_smi1uncore cacheCHA iMC CHNx WRITE Credits Empty; MC1_SMI1event=0x5a,umask=0x201Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 1 onlyunc_cha_xsnp_resp.any_rspi_fwdfeuncore cacheCore Cross Snoop Responses; Any RspIFwdFEevent=0x32,umask=0xe401Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response I to Fwd F/Eunc_cha_xsnp_resp.any_rspi_fwdmuncore cacheCore Cross Snoop Responsesevent=0x32,umask=0xf001Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response I to Fwd Munc_cha_xsnp_resp.any_rsps_fwdfeuncore cacheCore Cross Snoop Responses; Any RspSFwdFEevent=0x32,umask=0xe201Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response S to Fwd F/Eunc_cha_xsnp_resp.any_rsps_fwdmuncore cacheCore Cross Snoop Responses; Any RspSFwdMevent=0x32,umask=0xe801Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response S to Fwd Munc_cha_xsnp_resp.any_rsp_hitfseuncore cacheCore Cross Snoop Responses; Any RspHitFSEevent=0x32,umask=0xe101Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response any to Hit F/S/Eunc_cha_xsnp_resp.core_rspi_fwdfeuncore cacheCore Cross Snoop Responses; Core RspIFwdFEevent=0x32,umask=0x4401Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response I to Fwd F/Eunc_cha_xsnp_resp.core_rspi_fwdmuncore cacheCore Cross Snoop Responses; Core RspIFwdMevent=0x32,umask=0x5001Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response I to Fwd Munc_cha_xsnp_resp.core_rsps_fwdfeuncore cacheCore Cross Snoop Responses; Core RspSFwdFEevent=0x32,umask=0x4201Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response S to Fwd F/Eunc_cha_xsnp_resp.core_rsps_fwdmuncore cacheCore Cross Snoop Responses; Core RspSFwdMevent=0x32,umask=0x4801Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response S to Fwd Munc_cha_xsnp_resp.core_rsp_hitfseuncore cacheCore Cross Snoop Responses; Core RspHitFSEevent=0x32,umask=0x4101Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response any to Hit F/S/Eunc_cha_xsnp_resp.evict_rspi_fwdfeuncore cacheCore Cross Snoop Responses; Evict RspIFwdFEevent=0x32,umask=0x8401Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response I to Fwd F/Eunc_cha_xsnp_resp.evict_rspi_fwdmuncore cacheCore Cross Snoop Responses; Evict RspIFwdMevent=0x32,umask=0x9001Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response I to Fwd Munc_cha_xsnp_resp.evict_rsps_fwdfeuncore cacheCore Cross Snoop Responses; Evict RspSFwdFEevent=0x32,umask=0x8201Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response S to Fwd F/Eunc_cha_xsnp_resp.evict_rsps_fwdmuncore cacheCore Cross Snoop Responses; Evict RspSFwdMevent=0x32,umask=0x8801Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response S to Fwd Munc_cha_xsnp_resp.evict_rsp_hitfseuncore cacheCore Cross Snoop Responses; Evict RspHitFSEevent=0x32,umask=0x8101Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response any to Hit F/S/Eunc_cha_xsnp_resp.ext_rspi_fwdfeuncore cacheCore Cross Snoop Responses; External RspIFwdFEevent=0x32,umask=0x2401Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response I to Fwd F/Eunc_cha_xsnp_resp.ext_rspi_fwdmuncore cacheCore Cross Snoop Responses; External RspIFwdMevent=0x32,umask=0x3001Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response I to Fwd Munc_cha_xsnp_resp.ext_rsps_fwdfeuncore cacheCore Cross Snoop Responses; External RspSFwdFEevent=0x32,umask=0x2201Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response S to Fwd F/Eunc_cha_xsnp_resp.ext_rsps_fwdmuncore cacheCore Cross Snoop Responses; External RspSFwdMevent=0x32,umask=0x2801Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response S to Fwd Munc_cha_xsnp_resp.ext_rsp_hitfseuncore cacheCore Cross Snoop Responses; External RspHitFSEevent=0x32,umask=0x2101Counts the number of core cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s):  from Evictions, Core  or External (i.e. from a remote node) Requests.  And the event can be filtered based on the responses:  RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response any to Hit F/S/Eunc_c_clockticksuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CLOCKTICKSevent=011unc_c_fast_asserteduncore cacheThis event is deprecated. Refer to new event UNC_CHA_FAST_ASSERTED.HORZevent=0xa5,umask=0x211unc_c_llc_lookup.anyuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.ANYevent=0x34,umask=0x1111unc_c_llc_lookup.data_readuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READevent=0x34,umask=0x311unc_c_llc_lookup.localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LOCALevent=0x34,umask=0x3111unc_c_llc_lookup.remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REMOTEevent=0x34,umask=0x9111unc_c_llc_lookup.remote_snoopuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REMOTE_SNOOPevent=0x34,umask=0x911unc_c_llc_lookup.writeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITEevent=0x34,umask=0x511unc_c_llc_victims.e_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_Eevent=0x37,umask=0x211unc_c_llc_victims.f_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_Fevent=0x37,umask=0x811unc_c_llc_victims.localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.LOCAL_ALLevent=0x37,umask=0x2f11unc_c_llc_victims.m_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_Mevent=0x37,umask=0x111unc_c_llc_victims.remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.REMOTE_ALLevent=0x37,umask=0x8011unc_c_llc_victims.s_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_Sevent=0x37,umask=0x411unc_c_ring_src_thrtluncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SRC_THRTLevent=0xa411unc_c_tor_inserts.evictuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.EVICTevent=0x35,umask=0x211unc_c_tor_inserts.hituncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.HITevent=0x35,umask=0x1011unc_c_tor_inserts.ipquncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IPQevent=0x35,umask=0x811unc_c_tor_inserts.ipq_hituncore cacheThis event is deprecatedevent=0x35,umask=0x1811unc_c_tor_inserts.ipq_missuncore cacheThis event is deprecatedevent=0x35,umask=0x2811unc_c_tor_inserts.irquncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IAevent=0x35,umask=0x3111unc_c_tor_inserts.irq_hituncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HITevent=0x35,umask=0x1111unc_c_tor_inserts.irq_missuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISSevent=0x35,umask=0x2111unc_c_tor_inserts.loc_alluncore cacheThis event is deprecatedevent=0x35,umask=0x3711unc_c_tor_inserts.loc_iauncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IAevent=0x35,umask=0x3111unc_c_tor_inserts.loc_iouncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IOevent=0x35,umask=0x3411unc_c_tor_inserts.missuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.MISSevent=0x35,umask=0x2011unc_c_tor_inserts.prquncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.PRQevent=0x35,umask=0x411unc_c_tor_inserts.prq_hituncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IO_HITevent=0x35,umask=0x1411unc_c_tor_inserts.prq_missuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IO_MISSevent=0x35,umask=0x2411unc_c_tor_inserts.rem_alluncore cacheThis event is deprecatedevent=0x35,umask=0x3011unc_c_tor_inserts.rrq_hituncore cacheThis event is deprecatedevent=0x35,umask=0x5011unc_c_tor_inserts.rrq_missuncore cacheThis event is deprecatedevent=0x35,umask=0x6011unc_c_tor_inserts.wbq_hituncore cacheThis event is deprecatedevent=0x35,umask=0x9011unc_c_tor_inserts.wbq_missuncore cacheThis event is deprecatedevent=0x35,umask=0xa011unc_c_tor_occupancy.evictuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.EVICTevent=0x36,umask=0x211unc_c_tor_occupancy.hituncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.HITevent=0x36,umask=0x1011unc_c_tor_occupancy.ipquncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IPQevent=0x36,umask=0x811unc_c_tor_occupancy.ipq_hituncore cacheThis event is deprecatedevent=0x36,umask=0x1811unc_c_tor_occupancy.ipq_missuncore cacheThis event is deprecatedevent=0x36,umask=0x2811unc_c_tor_occupancy.irquncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IAevent=0x36,umask=0x3111unc_c_tor_occupancy.irq_hituncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA_HITevent=0x36,umask=0x1111unc_c_tor_occupancy.irq_missuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA_MISSevent=0x36,umask=0x2111unc_c_tor_occupancy.loc_alluncore cacheThis event is deprecatedevent=0x36,umask=0x3711unc_c_tor_occupancy.loc_iauncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IAevent=0x36,umask=0x3111unc_c_tor_occupancy.loc_iouncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IOevent=0x36,umask=0x3411unc_c_tor_occupancy.missuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.MISSevent=0x36,umask=0x2011unc_c_tor_occupancy.prquncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.PRQevent=0x36,umask=0x411unc_c_tor_occupancy.prq_hituncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IO_HITevent=0x36,umask=0x1411unc_c_tor_occupancy.prq_missuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IO_MISSevent=0x36,umask=0x2411unc_h_ag0_ad_crd_acquired.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR0event=0x80,umask=0x111unc_h_ag0_ad_crd_acquired.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR1event=0x80,umask=0x211unc_h_ag0_ad_crd_acquired.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR2event=0x80,umask=0x411unc_h_ag0_ad_crd_acquired.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR3event=0x80,umask=0x811unc_h_ag0_ad_crd_acquired.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR4event=0x80,umask=0x1011unc_h_ag0_ad_crd_acquired.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR5event=0x80,umask=0x2011unc_h_ag0_ad_crd_occupancy.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR0event=0x82,umask=0x111unc_h_ag0_ad_crd_occupancy.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR1event=0x82,umask=0x211unc_h_ag0_ad_crd_occupancy.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR2event=0x82,umask=0x411unc_h_ag0_ad_crd_occupancy.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR3event=0x82,umask=0x811unc_h_ag0_ad_crd_occupancy.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR4event=0x82,umask=0x1011unc_h_ag0_ad_crd_occupancy.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR5event=0x82,umask=0x2011unc_h_ag0_bl_crd_acquired.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR0event=0x88,umask=0x111unc_h_ag0_bl_crd_acquired.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR1event=0x88,umask=0x211unc_h_ag0_bl_crd_acquired.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR2event=0x88,umask=0x411unc_h_ag0_bl_crd_acquired.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR3event=0x88,umask=0x811unc_h_ag0_bl_crd_acquired.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR4event=0x88,umask=0x1011unc_h_ag0_bl_crd_acquired.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR5event=0x88,umask=0x2011unc_h_ag0_bl_crd_occupancy.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR0event=0x8a,umask=0x111unc_h_ag0_bl_crd_occupancy.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR1event=0x8a,umask=0x211unc_h_ag0_bl_crd_occupancy.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR2event=0x8a,umask=0x411unc_h_ag0_bl_crd_occupancy.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR3event=0x8a,umask=0x811unc_h_ag0_bl_crd_occupancy.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR4event=0x8a,umask=0x1011unc_h_ag0_bl_crd_occupancy.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR5event=0x8a,umask=0x2011unc_h_ag1_ad_crd_acquired.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR0event=0x84,umask=0x111unc_h_ag1_ad_crd_acquired.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR1event=0x84,umask=0x211unc_h_ag1_ad_crd_acquired.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR2event=0x84,umask=0x411unc_h_ag1_ad_crd_acquired.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR3event=0x84,umask=0x811unc_h_ag1_ad_crd_acquired.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR4event=0x84,umask=0x1011unc_h_ag1_ad_crd_acquired.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR5event=0x84,umask=0x2011unc_h_ag1_ad_crd_occupancy.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR0event=0x86,umask=0x111unc_h_ag1_ad_crd_occupancy.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR1event=0x86,umask=0x211unc_h_ag1_ad_crd_occupancy.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR2event=0x86,umask=0x411unc_h_ag1_ad_crd_occupancy.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR3event=0x86,umask=0x811unc_h_ag1_ad_crd_occupancy.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR4event=0x86,umask=0x1011unc_h_ag1_ad_crd_occupancy.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR5event=0x86,umask=0x2011unc_h_ag1_bl_crd_occupancy.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR0event=0x8e,umask=0x111unc_h_ag1_bl_crd_occupancy.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR1event=0x8e,umask=0x211unc_h_ag1_bl_crd_occupancy.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR2event=0x8e,umask=0x411unc_h_ag1_bl_crd_occupancy.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR3event=0x8e,umask=0x811unc_h_ag1_bl_crd_occupancy.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR4event=0x8e,umask=0x1011unc_h_ag1_bl_crd_occupancy.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR5event=0x8e,umask=0x2011unc_h_ag1_bl_credits_acquired.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR0event=0x8c,umask=0x111unc_h_ag1_bl_credits_acquired.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR1event=0x8c,umask=0x211unc_h_ag1_bl_credits_acquired.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR2event=0x8c,umask=0x411unc_h_ag1_bl_credits_acquired.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR3event=0x8c,umask=0x811unc_h_ag1_bl_credits_acquired.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR4event=0x8c,umask=0x1011unc_h_ag1_bl_credits_acquired.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR5event=0x8c,umask=0x2011unc_h_bypass_cha_imc.intermediateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.INTERMEDIATEevent=0x57,umask=0x211unc_h_bypass_cha_imc.not_takenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.NOT_TAKENevent=0x57,umask=0x411unc_h_bypass_cha_imc.takenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.TAKENevent=0x57,umask=0x111unc_h_clockuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CMS_CLOCKTICKSevent=0xc011unc_h_core_pma.c1_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C1_STATEevent=0x17,umask=0x111unc_h_core_pma.c1_transitionuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C1_TRANSITIONevent=0x17,umask=0x211unc_h_core_pma.c6_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C6_STATEevent=0x17,umask=0x411unc_h_core_pma.c6_transitionuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C6_TRANSITIONevent=0x17,umask=0x811unc_h_core_pma.gvuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_PMA.GVevent=0x17,umask=0x1011unc_h_core_snp.any_gtoneuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_GTONEevent=0x33,umask=0xe211unc_h_core_snp.any_oneuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_ONEevent=0x33,umask=0xe111unc_h_core_snp.any_remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_REMOTEevent=0x33,umask=0xe411unc_h_core_snp.core_gtoneuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_GTONEevent=0x33,umask=0x4211unc_h_core_snp.core_oneuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_ONEevent=0x33,umask=0x4111unc_h_core_snp.core_remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_REMOTEevent=0x33,umask=0x4411unc_h_core_snp.evict_gtoneuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_GTONEevent=0x33,umask=0x8211unc_h_core_snp.evict_oneuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_ONEevent=0x33,umask=0x8111unc_h_core_snp.evict_remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_REMOTEevent=0x33,umask=0x8411unc_h_core_snp.ext_gtoneuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_GTONEevent=0x33,umask=0x2211unc_h_core_snp.ext_oneuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_ONEevent=0x33,umask=0x2111unc_h_core_snp.ext_remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_REMOTEevent=0x33,umask=0x2411unc_h_counter0_occupancyuncore cacheThis event is deprecated. Refer to new event UNC_CHA_COUNTER0_OCCUPANCYevent=0x1f11unc_h_dir_lookup.no_snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_DIR_LOOKUP.NO_SNPevent=0x53,umask=0x211unc_h_dir_lookup.snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_DIR_LOOKUP.SNPevent=0x53,umask=0x111unc_h_dir_update.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_DIR_UPDATE.HAevent=0x54,umask=0x111unc_h_dir_update.toruncore cacheThis event is deprecated. Refer to new event UNC_CHA_DIR_UPDATE.TORevent=0x54,umask=0x211unc_h_egress_ordering.iv_snoopgo_dnuncore cacheThis event is deprecated. Refer to new event UNC_CHA_EGRESS_ORDERING.IV_SNOOPGO_DNevent=0xae,umask=0x411unc_h_egress_ordering.iv_snoopgo_upuncore cacheThis event is deprecated. Refer to new event UNC_CHA_EGRESS_ORDERING.IV_SNOOPGO_UPevent=0xae,umask=0x111unc_h_hitme_hit.ex_rdsuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_HIT.EX_RDSevent=0x5f,umask=0x111unc_h_hitme_hit.shared_ownrequncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_HIT.SHARED_OWNREQevent=0x5f,umask=0x411unc_h_hitme_hit.wbmtoeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_HIT.WBMTOEevent=0x5f,umask=0x811unc_h_hitme_hit.wbmtoi_or_suncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_HIT.WBMTOI_OR_Sevent=0x5f,umask=0x1011unc_h_hitme_lookup.readuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_LOOKUP.READevent=0x5e,umask=0x111unc_h_hitme_lookup.writeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_LOOKUP.WRITEevent=0x5e,umask=0x211unc_h_hitme_miss.notshared_rdinvownuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_MISS.NOTSHARED_RDINVOWNevent=0x60,umask=0x4011unc_h_hitme_miss.read_or_invuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_MISS.READ_OR_INVevent=0x60,umask=0x8011unc_h_hitme_miss.shared_rdinvownuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_MISS.SHARED_RDINVOWNevent=0x60,umask=0x2011unc_h_hitme_update.deallocateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.DEALLOCATEevent=0x61,umask=0x1011unc_h_hitme_update.deallocate_rspfwdi_locuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.DEALLOCATE_RSPFWDI_LOCevent=0x61,umask=0x111unc_h_hitme_update.rdinvownuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.RDINVOWNevent=0x61,umask=0x811unc_h_hitme_update.rspfwdi_remuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.RSPFWDI_REMevent=0x61,umask=0x211unc_h_hitme_update.shareduncore cacheThis event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.SHAREDevent=0x61,umask=0x411unc_h_horz_ring_ad_in_use.left_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.LEFT_EVENevent=0xa7,umask=0x111unc_h_horz_ring_ad_in_use.left_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.LEFT_ODDevent=0xa7,umask=0x211unc_h_horz_ring_ad_in_use.right_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.RIGHT_EVENevent=0xa7,umask=0x411unc_h_horz_ring_ad_in_use.right_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.RIGHT_ODDevent=0xa7,umask=0x811unc_h_horz_ring_ak_in_use.left_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.LEFT_EVENevent=0xa9,umask=0x111unc_h_horz_ring_ak_in_use.left_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.LEFT_ODDevent=0xa9,umask=0x211unc_h_horz_ring_ak_in_use.right_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.RIGHT_EVENevent=0xa9,umask=0x411unc_h_horz_ring_ak_in_use.right_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.RIGHT_ODDevent=0xa9,umask=0x811unc_h_horz_ring_bl_in_use.left_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.LEFT_EVENevent=0xab,umask=0x111unc_h_horz_ring_bl_in_use.left_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.LEFT_ODDevent=0xab,umask=0x211unc_h_horz_ring_bl_in_use.right_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.RIGHT_EVENevent=0xab,umask=0x411unc_h_horz_ring_bl_in_use.right_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.RIGHT_ODDevent=0xab,umask=0x811unc_h_horz_ring_iv_in_use.leftuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_IV_IN_USE.LEFTevent=0xad,umask=0x111unc_h_horz_ring_iv_in_use.rightuncore cacheThis event is deprecated. Refer to new event UNC_CHA_HORZ_RING_IV_IN_USE.RIGHTevent=0xad,umask=0x411unc_h_imc_reads_count.normaluncore cacheThis event is deprecated. Refer to new event UNC_CHA_IMC_READS_COUNT.NORMALevent=0x59,umask=0x111unc_h_imc_reads_count.priorityuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IMC_READS_COUNT.PRIORITYevent=0x59,umask=0x211unc_h_imc_writes_count.fulluncore cacheThis event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULLevent=0x5b,umask=0x111unc_h_imc_writes_count.full_miguncore cacheThis event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULL_MIGevent=0x5b,umask=0x1011unc_h_imc_writes_count.full_priorityuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULL_PRIORITYevent=0x5b,umask=0x411unc_h_imc_writes_count.partialuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIALevent=0x5b,umask=0x211unc_h_imc_writes_count.partial_miguncore cacheThis event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIAL_MIGevent=0x5b,umask=0x2011unc_h_imc_writes_count.partial_priorityuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIAL_PRIORITYevent=0x5b,umask=0x811unc_h_iodc_alloc.invitomuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.INVITOMevent=0x62,umask=0x111unc_h_iodc_alloc.iodcfulluncore cacheThis event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.IODCFULLevent=0x62,umask=0x211unc_h_iodc_alloc.osbgateduncore cacheThis event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.OSBGATEDevent=0x62,umask=0x411unc_h_iodc_dealloc.alluncore cacheThis event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.ALLevent=0x63,umask=0x1011unc_h_iodc_dealloc.snpoutuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.SNPOUTevent=0x63,umask=0x811unc_h_iodc_dealloc.wbmtoeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBMTOEevent=0x63,umask=0x111unc_h_iodc_dealloc.wbmtoiuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBMTOIevent=0x63,umask=0x211unc_h_iodc_dealloc.wbpushmtoiuncore cacheThis event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBPUSHMTOIevent=0x63,umask=0x411unc_h_misc.cv0_pref_missuncore cacheThis event is deprecated. Refer to new event UNC_CHA_MISC.CV0_PREF_MISSevent=0x39,umask=0x2011unc_h_misc.cv0_pref_vicuncore cacheThis event is deprecated. Refer to new event UNC_CHA_MISC.CV0_PREF_VICevent=0x39,umask=0x1011unc_h_misc.rfo_hit_suncore cacheThis event is deprecated. Refer to new event UNC_CHA_MISC.RFO_HIT_Sevent=0x39,umask=0x811unc_h_misc.rspi_was_fseuncore cacheThis event is deprecated. Refer to new event UNC_CHA_MISC.RSPI_WAS_FSEevent=0x39,umask=0x111unc_h_misc.wc_aliasinguncore cacheThis event is deprecated. Refer to new event UNC_CHA_MISC.WC_ALIASINGevent=0x39,umask=0x211unc_h_osbuncore cacheThis event is deprecated. Refer to new event UNC_CHA_OSBevent=0x5511unc_h_read_no_credits.edc0_smi2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC0_SMI2event=0x58,umask=0x411unc_h_read_no_credits.edc1_smi3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC1_SMI3event=0x58,umask=0x811unc_h_read_no_credits.edc2_smi4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC2_SMI4event=0x58,umask=0x1011unc_h_read_no_credits.edc3_smi5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC3_SMI5event=0x58,umask=0x2011unc_h_read_no_credits.mc0_smi0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.MC0_SMI0event=0x58,umask=0x111unc_h_read_no_credits.mc1_smi1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.MC1_SMI1event=0x58,umask=0x211unc_h_requests.invitoe_localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_REQUESTS.INVITOE_LOCALevent=0x50,umask=0x1011unc_h_requests.invitoe_remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_REQUESTS.INVITOE_REMOTEevent=0x50,umask=0x2011unc_h_requests.readsuncore cacheread requests from home agentevent=0x50,umask=0x311unc_h_requests.reads_localuncore cacheread requests from local home agentevent=0x50,umask=0x111unc_h_requests.reads_remoteuncore cacheread requests from remote home agentevent=0x50,umask=0x211unc_h_requests.writesuncore cachewrite requests from home agentevent=0x50,umask=0xc11unc_h_requests.writes_localuncore cachewrite requests from local home agentevent=0x50,umask=0x411unc_h_requests.writes_remoteuncore cachewrite requests from remote home agentevent=0x50,umask=0x811unc_h_ring_bounces_horz.aduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.ADevent=0xa1,umask=0x111unc_h_ring_bounces_horz.akuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.AKevent=0xa1,umask=0x211unc_h_ring_bounces_horz.bluncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.BLevent=0xa1,umask=0x411unc_h_ring_bounces_horz.ivuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.IVevent=0xa1,umask=0x811unc_h_ring_bounces_vert.aduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.ADevent=0xa0,umask=0x111unc_h_ring_bounces_vert.akuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.AKevent=0xa0,umask=0x211unc_h_ring_bounces_vert.bluncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.BLevent=0xa0,umask=0x411unc_h_ring_bounces_vert.ivuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.IVevent=0xa0,umask=0x811unc_h_ring_sink_starved_horz.aduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.ADevent=0xa3,umask=0x111unc_h_ring_sink_starved_horz.akuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.AKevent=0xa3,umask=0x211unc_h_ring_sink_starved_horz.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.AK_AG1event=0xa3,umask=0x2011unc_h_ring_sink_starved_horz.bluncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.BLevent=0xa3,umask=0x411unc_h_ring_sink_starved_horz.ivuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.IVevent=0xa3,umask=0x811unc_h_ring_sink_starved_vert.aduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.ADevent=0xa2,umask=0x111unc_h_ring_sink_starved_vert.akuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.AKevent=0xa2,umask=0x211unc_h_ring_sink_starved_vert.bluncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.BLevent=0xa2,umask=0x411unc_h_ring_sink_starved_vert.ivuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.IVevent=0xa2,umask=0x811unc_h_rxc_inserts.ipquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IPQevent=0x13,umask=0x411unc_h_rxc_inserts.irquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IRQevent=0x13,umask=0x111unc_h_rxc_inserts.irq_rejuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IRQ_REJevent=0x13,umask=0x211unc_h_rxc_inserts.prquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.PRQevent=0x13,umask=0x1011unc_h_rxc_inserts.prq_rejuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.PRQ_REJevent=0x13,umask=0x2011unc_h_rxc_inserts.rrquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.RRQevent=0x13,umask=0x4011unc_h_rxc_inserts.wbquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.WBQevent=0x13,umask=0x8011unc_h_rxc_ipq0_reject.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.AD_REQ_VN0event=0x22,umask=0x111unc_h_rxc_ipq0_reject.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.AD_RSP_VN0event=0x22,umask=0x211unc_h_rxc_ipq0_reject.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_NCB_VN0event=0x22,umask=0x1011unc_h_rxc_ipq0_reject.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_NCS_VN0event=0x22,umask=0x2011unc_h_rxc_ipq0_reject.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_RSP_VN0event=0x22,umask=0x411unc_h_rxc_ipq0_reject.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_WB_VN0event=0x22,umask=0x811unc_h_rxc_ipq1_reject.allow_snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.ALLOW_SNPevent=0x23,umask=0x4011unc_h_rxc_ipq1_reject.any_ipq0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.ANY0event=0x23,umask=0x111unc_h_rxc_ipq1_reject.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.HAevent=0x23,umask=0x211unc_h_rxc_ipq1_reject.llc_or_sf_wayuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.LLC_OR_SF_WAYevent=0x23,umask=0x2011unc_h_rxc_ipq1_reject.llc_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.LLC_VICTIMevent=0x23,umask=0x411unc_h_rxc_ipq1_reject.pa_matchuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.PA_MATCHevent=0x23,umask=0x8011unc_h_rxc_ipq1_reject.sf_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.SF_VICTIMevent=0x23,umask=0x811unc_h_rxc_ipq1_reject.victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.VICTIMevent=0x23,umask=0x1011unc_h_rxc_irq0_reject.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.AD_REQ_VN0event=0x18,umask=0x111unc_h_rxc_irq0_reject.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.AD_RSP_VN0event=0x18,umask=0x211unc_h_rxc_irq0_reject.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_NCB_VN0event=0x18,umask=0x1011unc_h_rxc_irq0_reject.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_NCS_VN0event=0x18,umask=0x2011unc_h_rxc_irq0_reject.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_RSP_VN0event=0x18,umask=0x411unc_h_rxc_irq0_reject.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_WB_VN0event=0x18,umask=0x811unc_h_rxc_irq1_reject.allow_snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.ALLOW_SNPevent=0x19,umask=0x4011unc_h_rxc_irq1_reject.any_reject_irq0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.ANY0event=0x19,umask=0x111unc_h_rxc_irq1_reject.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.HAevent=0x19,umask=0x211unc_h_rxc_irq1_reject.llc_or_sf_wayuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.LLC_OR_SF_WAYevent=0x19,umask=0x2011unc_h_rxc_irq1_reject.llc_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.LLC_VICTIMevent=0x19,umask=0x411unc_h_rxc_irq1_reject.pa_matchuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.PA_MATCHevent=0x19,umask=0x8011unc_h_rxc_irq1_reject.sf_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.SF_VICTIMevent=0x19,umask=0x811unc_h_rxc_irq1_reject.victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.VICTIMevent=0x19,umask=0x1011unc_h_rxc_ismq0_reject.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.AD_REQ_VN0event=0x24,umask=0x111unc_h_rxc_ismq0_reject.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.AD_RSP_VN0event=0x24,umask=0x211unc_h_rxc_ismq0_reject.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_NCB_VN0event=0x24,umask=0x1011unc_h_rxc_ismq0_reject.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_NCS_VN0event=0x24,umask=0x2011unc_h_rxc_ismq0_reject.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_RSP_VN0event=0x24,umask=0x411unc_h_rxc_ismq0_reject.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_WB_VN0event=0x24,umask=0x811unc_h_rxc_ismq0_retry.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.AD_REQ_VN0event=0x2c,umask=0x111unc_h_rxc_ismq0_retry.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.AD_RSP_VN0event=0x2c,umask=0x211unc_h_rxc_ismq0_retry.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_NCB_VN0event=0x2c,umask=0x1011unc_h_rxc_ismq0_retry.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_NCS_VN0event=0x2c,umask=0x2011unc_h_rxc_ismq0_retry.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_RSP_VN0event=0x2c,umask=0x411unc_h_rxc_ismq0_retry.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_WB_VN0event=0x2c,umask=0x811unc_h_rxc_ismq1_reject.any_ismq0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_REJECT.ANY0event=0x25,umask=0x111unc_h_rxc_ismq1_reject.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_REJECT.HAevent=0x25,umask=0x211unc_h_rxc_ismq1_retry.anyuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_RETRY.ANY0event=0x2d,umask=0x111unc_h_rxc_ismq1_retry.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_RETRY.HAevent=0x2d,umask=0x211unc_h_rxc_occupancy.ipquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.IPQevent=0x11,umask=0x411unc_h_rxc_occupancy.irquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.IRQevent=0x11,umask=0x111unc_h_rxc_occupancy.rrquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.RRQevent=0x11,umask=0x4011unc_h_rxc_occupancy.wbquncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.WBQevent=0x11,umask=0x8011unc_h_rxc_other0_retry.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.AD_REQ_VN0event=0x2e,umask=0x111unc_h_rxc_other0_retry.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.AD_RSP_VN0event=0x2e,umask=0x211unc_h_rxc_other0_retry.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_NCB_VN0event=0x2e,umask=0x1011unc_h_rxc_other0_retry.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_NCS_VN0event=0x2e,umask=0x2011unc_h_rxc_other0_retry.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_RSP_VN0event=0x2e,umask=0x411unc_h_rxc_other0_retry.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_WB_VN0event=0x2e,umask=0x811unc_h_rxc_other1_retry.allow_snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.ALLOW_SNPevent=0x2f,umask=0x4011unc_h_rxc_other1_retry.anyuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.ANY0event=0x2f,umask=0x111unc_h_rxc_other1_retry.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.HAevent=0x2f,umask=0x211unc_h_rxc_other1_retry.llc_or_sf_wayuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.LLC_OR_SF_WAYevent=0x2f,umask=0x2011unc_h_rxc_other1_retry.llc_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.LLC_VICTIMevent=0x2f,umask=0x411unc_h_rxc_other1_retry.pa_matchuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.PA_MATCHevent=0x2f,umask=0x8011unc_h_rxc_other1_retry.sf_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.SF_VICTIMevent=0x2f,umask=0x811unc_h_rxc_other1_retry.victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.VICTIMevent=0x2f,umask=0x1011unc_h_rxc_prq0_reject.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.AD_REQ_VN0event=0x20,umask=0x111unc_h_rxc_prq0_reject.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.AD_RSP_VN0event=0x20,umask=0x211unc_h_rxc_prq0_reject.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_NCB_VN0event=0x20,umask=0x1011unc_h_rxc_prq0_reject.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_NCS_VN0event=0x20,umask=0x2011unc_h_rxc_prq0_reject.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_RSP_VN0event=0x20,umask=0x411unc_h_rxc_prq0_reject.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_WB_VN0event=0x20,umask=0x811unc_h_rxc_prq1_reject.allow_snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.ALLOW_SNPevent=0x21,umask=0x4011unc_h_rxc_prq1_reject.any_prq0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.ANY0event=0x21,umask=0x111unc_h_rxc_prq1_reject.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.HAevent=0x21,umask=0x211unc_h_rxc_prq1_reject.llc_or_sf_wayuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.LLC_OR_SF_WAYevent=0x21,umask=0x2011unc_h_rxc_prq1_reject.llc_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.LLC_VICTIMevent=0x21,umask=0x411unc_h_rxc_prq1_reject.pa_matchuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.PA_MATCHevent=0x21,umask=0x8011unc_h_rxc_prq1_reject.sf_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.SF_VICTIMevent=0x21,umask=0x811unc_h_rxc_prq1_reject.victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.VICTIMevent=0x21,umask=0x1011unc_h_rxc_req_q0_retry.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.AD_REQ_VN0event=0x2a,umask=0x111unc_h_rxc_req_q0_retry.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.AD_RSP_VN0event=0x2a,umask=0x211unc_h_rxc_req_q0_retry.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_NCB_VN0event=0x2a,umask=0x1011unc_h_rxc_req_q0_retry.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_NCS_VN0event=0x2a,umask=0x2011unc_h_rxc_req_q0_retry.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_RSP_VN0event=0x2a,umask=0x411unc_h_rxc_req_q0_retry.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_WB_VN0event=0x2a,umask=0x811unc_h_rxc_req_q1_retry.allow_snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.ALLOW_SNPevent=0x2b,umask=0x4011unc_h_rxc_req_q1_retry.anyuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.ANY0event=0x2b,umask=0x111unc_h_rxc_req_q1_retry.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.HAevent=0x2b,umask=0x211unc_h_rxc_req_q1_retry.llc_or_sf_wayuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.LLC_OR_SF_WAYevent=0x2b,umask=0x2011unc_h_rxc_req_q1_retry.llc_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.LLC_VICTIMevent=0x2b,umask=0x411unc_h_rxc_req_q1_retry.pa_matchuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.PA_MATCHevent=0x2b,umask=0x8011unc_h_rxc_req_q1_retry.sf_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.SF_VICTIMevent=0x2b,umask=0x811unc_h_rxc_req_q1_retry.victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.VICTIMevent=0x2b,umask=0x1011unc_h_rxc_rrq0_reject.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.AD_REQ_VN0event=0x26,umask=0x111unc_h_rxc_rrq0_reject.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.AD_RSP_VN0event=0x26,umask=0x211unc_h_rxc_rrq0_reject.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_NCB_VN0event=0x26,umask=0x1011unc_h_rxc_rrq0_reject.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_NCS_VN0event=0x26,umask=0x2011unc_h_rxc_rrq0_reject.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_RSP_VN0event=0x26,umask=0x411unc_h_rxc_rrq0_reject.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_WB_VN0event=0x26,umask=0x811unc_h_rxc_rrq1_reject.allow_snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.ALLOW_SNPevent=0x27,umask=0x4011unc_h_rxc_rrq1_reject.any_rrq0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.ANY0event=0x27,umask=0x111unc_h_rxc_rrq1_reject.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.HAevent=0x27,umask=0x211unc_h_rxc_rrq1_reject.llc_or_sf_wayuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.LLC_OR_SF_WAYevent=0x27,umask=0x2011unc_h_rxc_rrq1_reject.llc_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.LLC_VICTIMevent=0x27,umask=0x411unc_h_rxc_rrq1_reject.pa_matchuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.PA_MATCHevent=0x27,umask=0x8011unc_h_rxc_rrq1_reject.sf_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.SF_VICTIMevent=0x27,umask=0x811unc_h_rxc_rrq1_reject.victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.VICTIMevent=0x27,umask=0x1011unc_h_rxc_wbq0_reject.ad_req_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.AD_REQ_VN0event=0x28,umask=0x111unc_h_rxc_wbq0_reject.ad_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.AD_RSP_VN0event=0x28,umask=0x211unc_h_rxc_wbq0_reject.bl_ncb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_NCB_VN0event=0x28,umask=0x1011unc_h_rxc_wbq0_reject.bl_ncs_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_NCS_VN0event=0x28,umask=0x2011unc_h_rxc_wbq0_reject.bl_rsp_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_RSP_VN0event=0x28,umask=0x411unc_h_rxc_wbq0_reject.bl_wb_vn0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_WB_VN0event=0x28,umask=0x811unc_h_rxc_wbq1_reject.allow_snpuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.ALLOW_SNPevent=0x29,umask=0x4011unc_h_rxc_wbq1_reject.any_wbq0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.ANY0event=0x29,umask=0x111unc_h_rxc_wbq1_reject.hauncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.HAevent=0x29,umask=0x211unc_h_rxc_wbq1_reject.llc_or_sf_wayuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.LLC_OR_SF_WAYevent=0x29,umask=0x2011unc_h_rxc_wbq1_reject.llc_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.LLC_VICTIMevent=0x29,umask=0x411unc_h_rxc_wbq1_reject.pa_matchuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.PA_MATCHevent=0x29,umask=0x8011unc_h_rxc_wbq1_reject.sf_victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.SF_VICTIMevent=0x29,umask=0x811unc_h_rxc_wbq1_reject.victimuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.VICTIMevent=0x29,umask=0x1011unc_h_rxr_busy_starved.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.AD_BNCevent=0xb4,umask=0x111unc_h_rxr_busy_starved.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.AD_CRDevent=0xb4,umask=0x1011unc_h_rxr_busy_starved.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.BL_BNCevent=0xb4,umask=0x411unc_h_rxr_busy_starved.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.BL_CRDevent=0xb4,umask=0x4011unc_h_rxr_bypass.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AD_BNCevent=0xb2,umask=0x111unc_h_rxr_bypass.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AD_CRDevent=0xb2,umask=0x1011unc_h_rxr_bypass.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AK_BNCevent=0xb2,umask=0x211unc_h_rxr_bypass.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.BL_BNCevent=0xb2,umask=0x411unc_h_rxr_bypass.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.BL_CRDevent=0xb2,umask=0x4011unc_h_rxr_bypass.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.IV_BNCevent=0xb2,umask=0x811unc_h_rxr_crd_starved.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AD_BNCevent=0xb3,umask=0x111unc_h_rxr_crd_starved.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AD_CRDevent=0xb3,umask=0x1011unc_h_rxr_crd_starved.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AK_BNCevent=0xb3,umask=0x211unc_h_rxr_crd_starved.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.BL_BNCevent=0xb3,umask=0x411unc_h_rxr_crd_starved.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.BL_CRDevent=0xb3,umask=0x4011unc_h_rxr_crd_starved.ifvuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.IFVevent=0xb3,umask=0x8011unc_h_rxr_crd_starved.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.IV_BNCevent=0xb3,umask=0x811unc_h_rxr_inserts.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AD_BNCevent=0xb1,umask=0x111unc_h_rxr_inserts.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AD_CRDevent=0xb1,umask=0x1011unc_h_rxr_inserts.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AK_BNCevent=0xb1,umask=0x211unc_h_rxr_inserts.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.BL_BNCevent=0xb1,umask=0x411unc_h_rxr_inserts.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.BL_CRDevent=0xb1,umask=0x4011unc_h_rxr_inserts.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.IV_BNCevent=0xb1,umask=0x811unc_h_rxr_occupancy.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AD_BNCevent=0xb0,umask=0x111unc_h_rxr_occupancy.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AD_CRDevent=0xb0,umask=0x1011unc_h_rxr_occupancy.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AK_BNCevent=0xb0,umask=0x211unc_h_rxr_occupancy.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.BL_BNCevent=0xb0,umask=0x411unc_h_rxr_occupancy.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.BL_CRDevent=0xb0,umask=0x4011unc_h_rxr_occupancy.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.IV_BNCevent=0xb0,umask=0x811unc_h_sf_eviction.e_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.E_STATEevent=0x3d,umask=0x211unc_h_sf_eviction.m_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.M_STATEevent=0x3d,umask=0x111unc_h_sf_eviction.s_stateuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.S_STATEevent=0x3d,umask=0x411unc_h_snoops_sent.uncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.ALLevent=0x51,umask=0x111unc_h_snoops_sent.bcst_locuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.BCST_LOCALevent=0x51,umask=0x1011unc_h_snoops_sent.bcst_remuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.BCST_REMOTEevent=0x51,umask=0x2011unc_h_snoops_sent.direct_locuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.DIRECT_LOCALevent=0x51,umask=0x4011unc_h_snoops_sent.direct_remuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.DIRECT_REMOTEevent=0x51,umask=0x8011unc_h_snoops_sent.localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.LOCALevent=0x51,umask=0x411unc_h_snoops_sent.remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.REMOTEevent=0x51,umask=0x811unc_h_snoop_resp.rspcnflctuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPCNFLCTSevent=0x5c,umask=0x4011unc_h_snoop_resp.rspfwduncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPFWDevent=0x5c,umask=0x8011unc_h_snoop_resp.rspiuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPIevent=0x5c,umask=0x111unc_h_snoop_resp.rspifwduncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPIFWDevent=0x5c,umask=0x411unc_h_snoop_resp.rspsuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPSevent=0x5c,umask=0x211unc_h_snoop_resp.rspsfwduncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPSFWDevent=0x5c,umask=0x811unc_h_snoop_resp.rsp_fwd_wbuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSP_FWD_WBevent=0x5c,umask=0x2011unc_h_snoop_resp.rsp_wbuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSP_WBWBevent=0x5c,umask=0x1011unc_h_snp_rsp_rcv_local.rspcnflctuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPCNFLCTevent=0x5d,umask=0x4011unc_h_snp_rsp_rcv_local.rspfwduncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPFWDevent=0x5d,umask=0x8011unc_h_snp_rsp_rcv_local.rspiuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPIevent=0x5d,umask=0x111unc_h_snp_rsp_rcv_local.rspifwduncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPIFWDevent=0x5d,umask=0x411unc_h_snp_rsp_rcv_local.rspsuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPSevent=0x5d,umask=0x211unc_h_snp_rsp_rcv_local.rspsfwduncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPSFWDevent=0x5d,umask=0x811unc_h_snp_rsp_rcv_local.rsp_fwd_wbuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSP_FWD_WBevent=0x5d,umask=0x2011unc_h_snp_rsp_rcv_local.rsp_wbuncore cacheThis event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSP_WBevent=0x5d,umask=0x1011unc_h_stall_no_txr_horz_crd_ad_ag0.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR0event=0xd0,umask=0x111unc_h_stall_no_txr_horz_crd_ad_ag0.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR1event=0xd0,umask=0x211unc_h_stall_no_txr_horz_crd_ad_ag0.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR2event=0xd0,umask=0x411unc_h_stall_no_txr_horz_crd_ad_ag0.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR3event=0xd0,umask=0x811unc_h_stall_no_txr_horz_crd_ad_ag0.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR4event=0xd0,umask=0x1011unc_h_stall_no_txr_horz_crd_ad_ag0.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR5event=0xd0,umask=0x2011unc_h_stall_no_txr_horz_crd_ad_ag1.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR0event=0xd2,umask=0x111unc_h_stall_no_txr_horz_crd_ad_ag1.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR1event=0xd2,umask=0x211unc_h_stall_no_txr_horz_crd_ad_ag1.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR2event=0xd2,umask=0x411unc_h_stall_no_txr_horz_crd_ad_ag1.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR3event=0xd2,umask=0x811unc_h_stall_no_txr_horz_crd_ad_ag1.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR4event=0xd2,umask=0x1011unc_h_stall_no_txr_horz_crd_ad_ag1.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR5event=0xd2,umask=0x2011unc_h_stall_no_txr_horz_crd_bl_ag0.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR0event=0xd4,umask=0x111unc_h_stall_no_txr_horz_crd_bl_ag0.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR1event=0xd4,umask=0x211unc_h_stall_no_txr_horz_crd_bl_ag0.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR2event=0xd4,umask=0x411unc_h_stall_no_txr_horz_crd_bl_ag0.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR3event=0xd4,umask=0x811unc_h_stall_no_txr_horz_crd_bl_ag0.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR4event=0xd4,umask=0x1011unc_h_stall_no_txr_horz_crd_bl_ag0.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR5event=0xd4,umask=0x2011unc_h_stall_no_txr_horz_crd_bl_ag1.tgr0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR0event=0xd6,umask=0x111unc_h_stall_no_txr_horz_crd_bl_ag1.tgr1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR1event=0xd6,umask=0x211unc_h_stall_no_txr_horz_crd_bl_ag1.tgr2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR2event=0xd6,umask=0x411unc_h_stall_no_txr_horz_crd_bl_ag1.tgr3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR3event=0xd6,umask=0x811unc_h_stall_no_txr_horz_crd_bl_ag1.tgr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR4event=0xd6,umask=0x1011unc_h_stall_no_txr_horz_crd_bl_ag1.tgr5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR5event=0xd6,umask=0x2011unc_h_txr_horz_ads_used.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AD_BNCevent=0x9d,umask=0x111unc_h_txr_horz_ads_used.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AD_CRDevent=0x9d,umask=0x1011unc_h_txr_horz_ads_used.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AK_BNCevent=0x9d,umask=0x211unc_h_txr_horz_ads_used.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.BL_BNCevent=0x9d,umask=0x411unc_h_txr_horz_ads_used.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.BL_CRDevent=0x9d,umask=0x4011unc_h_txr_horz_bypass.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AD_BNCevent=0x9f,umask=0x111unc_h_txr_horz_bypass.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AD_CRDevent=0x9f,umask=0x1011unc_h_txr_horz_bypass.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AK_BNCevent=0x9f,umask=0x211unc_h_txr_horz_bypass.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.BL_BNCevent=0x9f,umask=0x411unc_h_txr_horz_bypass.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.BL_CRDevent=0x9f,umask=0x4011unc_h_txr_horz_bypass.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.IV_BNCevent=0x9f,umask=0x811unc_h_txr_horz_cycles_full.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AD_BNCevent=0x96,umask=0x111unc_h_txr_horz_cycles_full.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AD_CRDevent=0x96,umask=0x1011unc_h_txr_horz_cycles_full.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AK_BNCevent=0x96,umask=0x211unc_h_txr_horz_cycles_full.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.BL_BNCevent=0x96,umask=0x411unc_h_txr_horz_cycles_full.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.BL_CRDevent=0x96,umask=0x4011unc_h_txr_horz_cycles_full.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.IV_BNCevent=0x96,umask=0x811unc_h_txr_horz_cycles_ne.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AD_BNCevent=0x97,umask=0x111unc_h_txr_horz_cycles_ne.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AD_CRDevent=0x97,umask=0x1011unc_h_txr_horz_cycles_ne.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AK_BNCevent=0x97,umask=0x211unc_h_txr_horz_cycles_ne.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.BL_BNCevent=0x97,umask=0x411unc_h_txr_horz_cycles_ne.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.BL_CRDevent=0x97,umask=0x4011unc_h_txr_horz_cycles_ne.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.IV_BNCevent=0x97,umask=0x811unc_h_txr_horz_inserts.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AD_BNCevent=0x95,umask=0x111unc_h_txr_horz_inserts.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AD_CRDevent=0x95,umask=0x1011unc_h_txr_horz_inserts.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AK_BNCevent=0x95,umask=0x211unc_h_txr_horz_inserts.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.BL_BNCevent=0x95,umask=0x411unc_h_txr_horz_inserts.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.BL_CRDevent=0x95,umask=0x4011unc_h_txr_horz_inserts.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.IV_BNCevent=0x95,umask=0x811unc_h_txr_horz_nack.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AD_BNCevent=0x99,umask=0x111unc_h_txr_horz_nack.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AD_CRDevent=0x99,umask=0x2011unc_h_txr_horz_nack.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AK_BNCevent=0x99,umask=0x211unc_h_txr_horz_nack.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.BL_BNCevent=0x99,umask=0x411unc_h_txr_horz_nack.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.BL_CRDevent=0x99,umask=0x4011unc_h_txr_horz_nack.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.IV_BNCevent=0x99,umask=0x811unc_h_txr_horz_occupancy.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AD_BNCevent=0x94,umask=0x111unc_h_txr_horz_occupancy.ad_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AD_CRDevent=0x94,umask=0x1011unc_h_txr_horz_occupancy.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AK_BNCevent=0x94,umask=0x211unc_h_txr_horz_occupancy.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.BL_BNCevent=0x94,umask=0x411unc_h_txr_horz_occupancy.bl_crduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.BL_CRDevent=0x94,umask=0x4011unc_h_txr_horz_occupancy.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.IV_BNCevent=0x94,umask=0x811unc_h_txr_horz_starved.ad_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.AD_BNCevent=0x9b,umask=0x111unc_h_txr_horz_starved.ak_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.AK_BNCevent=0x9b,umask=0x211unc_h_txr_horz_starved.bl_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.BL_BNCevent=0x9b,umask=0x411unc_h_txr_horz_starved.iv_bncuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.IV_BNCevent=0x9b,umask=0x811unc_h_txr_vert_ads_used.ad_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AD_AG0event=0x9c,umask=0x111unc_h_txr_vert_ads_used.ad_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AD_AG1event=0x9c,umask=0x1011unc_h_txr_vert_ads_used.ak_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AK_AG0event=0x9c,umask=0x211unc_h_txr_vert_ads_used.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AK_AG1event=0x9c,umask=0x2011unc_h_txr_vert_ads_used.bl_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.BL_AG0event=0x9c,umask=0x411unc_h_txr_vert_ads_used.bl_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.BL_AG1event=0x9c,umask=0x4011unc_h_txr_vert_bypass.ad_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AD_AG0event=0x9e,umask=0x111unc_h_txr_vert_bypass.ad_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AD_AG1event=0x9e,umask=0x1011unc_h_txr_vert_bypass.ak_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AK_AG0event=0x9e,umask=0x211unc_h_txr_vert_bypass.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AK_AG1event=0x9e,umask=0x2011unc_h_txr_vert_bypass.bl_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.BL_AG0event=0x9e,umask=0x411unc_h_txr_vert_bypass.bl_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.BL_AG1event=0x9e,umask=0x4011unc_h_txr_vert_bypass.iv_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.IVevent=0x9e,umask=0x811unc_h_txr_vert_cycles_full.ad_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AD_AG0event=0x92,umask=0x111unc_h_txr_vert_cycles_full.ad_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AD_AG1event=0x92,umask=0x1011unc_h_txr_vert_cycles_full.ak_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AK_AG0event=0x92,umask=0x211unc_h_txr_vert_cycles_full.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AK_AG1event=0x92,umask=0x2011unc_h_txr_vert_cycles_full.bl_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.BL_AG0event=0x92,umask=0x411unc_h_txr_vert_cycles_full.bl_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.BL_AG1event=0x92,umask=0x4011unc_h_txr_vert_cycles_full.iv_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.IVevent=0x92,umask=0x811unc_h_txr_vert_cycles_ne.ad_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AD_AG0event=0x93,umask=0x111unc_h_txr_vert_cycles_ne.ad_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AD_AG1event=0x93,umask=0x1011unc_h_txr_vert_cycles_ne.ak_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AK_AG0event=0x93,umask=0x211unc_h_txr_vert_cycles_ne.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AK_AG1event=0x93,umask=0x2011unc_h_txr_vert_cycles_ne.bl_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.BL_AG0event=0x93,umask=0x411unc_h_txr_vert_cycles_ne.bl_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.BL_AG1event=0x93,umask=0x4011unc_h_txr_vert_cycles_ne.iv_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.IVevent=0x93,umask=0x811unc_h_txr_vert_inserts.ad_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AD_AG0event=0x91,umask=0x111unc_h_txr_vert_inserts.ad_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AD_AG1event=0x91,umask=0x1011unc_h_txr_vert_inserts.ak_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AK_AG0event=0x91,umask=0x211unc_h_txr_vert_inserts.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AK_AG1event=0x91,umask=0x2011unc_h_txr_vert_inserts.bl_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.BL_AG0event=0x91,umask=0x411unc_h_txr_vert_inserts.bl_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.BL_AG1event=0x91,umask=0x4011unc_h_txr_vert_inserts.iv_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.IVevent=0x91,umask=0x811unc_h_txr_vert_nack.ad_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AD_AG0event=0x98,umask=0x111unc_h_txr_vert_nack.ad_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AD_AG1event=0x98,umask=0x1011unc_h_txr_vert_nack.ak_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AK_AG0event=0x98,umask=0x211unc_h_txr_vert_nack.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AK_AG1event=0x98,umask=0x2011unc_h_txr_vert_nack.bl_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.BL_AG0event=0x98,umask=0x411unc_h_txr_vert_nack.bl_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.BL_AG1event=0x98,umask=0x4011unc_h_txr_vert_nack.ivuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.IVevent=0x98,umask=0x811unc_h_txr_vert_occupancy.ad_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AD_AG0event=0x90,umask=0x111unc_h_txr_vert_occupancy.ad_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AD_AG1event=0x90,umask=0x1011unc_h_txr_vert_occupancy.ak_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AK_AG0event=0x90,umask=0x211unc_h_txr_vert_occupancy.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AK_AG1event=0x90,umask=0x2011unc_h_txr_vert_occupancy.bl_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.BL_AG0event=0x90,umask=0x411unc_h_txr_vert_occupancy.bl_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.BL_AG1event=0x90,umask=0x4011unc_h_txr_vert_occupancy.iv_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.IVevent=0x90,umask=0x811unc_h_txr_vert_starved.ad_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AD_AG0event=0x9a,umask=0x111unc_h_txr_vert_starved.ad_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AD_AG1event=0x9a,umask=0x1011unc_h_txr_vert_starved.ak_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AK_AG0event=0x9a,umask=0x211unc_h_txr_vert_starved.ak_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AK_AG1event=0x9a,umask=0x2011unc_h_txr_vert_starved.bl_ag0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.BL_AG0event=0x9a,umask=0x411unc_h_txr_vert_starved.bl_ag1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.BL_AG1event=0x9a,umask=0x4011unc_h_txr_vert_starved.ivuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.IVevent=0x9a,umask=0x811unc_h_vert_ring_ad_in_use.dn_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.DN_EVENevent=0xa6,umask=0x411unc_h_vert_ring_ad_in_use.dn_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.DN_ODDevent=0xa6,umask=0x811unc_h_vert_ring_ad_in_use.up_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.UP_EVENevent=0xa6,umask=0x111unc_h_vert_ring_ad_in_use.up_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.UP_ODDevent=0xa6,umask=0x211unc_h_vert_ring_ak_in_use.dn_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.DN_EVENevent=0xa8,umask=0x411unc_h_vert_ring_ak_in_use.dn_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.DN_ODDevent=0xa8,umask=0x811unc_h_vert_ring_ak_in_use.up_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.UP_EVENevent=0xa8,umask=0x111unc_h_vert_ring_ak_in_use.up_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.UP_ODDevent=0xa8,umask=0x211unc_h_vert_ring_bl_in_use.dn_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.DN_EVENevent=0xaa,umask=0x411unc_h_vert_ring_bl_in_use.dn_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.DN_ODDevent=0xaa,umask=0x811unc_h_vert_ring_bl_in_use.up_evenuncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.UP_EVENevent=0xaa,umask=0x111unc_h_vert_ring_bl_in_use.up_odduncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.UP_ODDevent=0xaa,umask=0x211unc_h_vert_ring_iv_in_use.dnuncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_IV_IN_USE.DNevent=0xac,umask=0x411unc_h_vert_ring_iv_in_use.upuncore cacheThis event is deprecated. Refer to new event UNC_CHA_VERT_RING_IV_IN_USE.UPevent=0xac,umask=0x111unc_h_wb_push_mtoi.llcuncore cacheThis event is deprecated. Refer to new event UNC_CHA_WB_PUSH_MTOI.LLCevent=0x56,umask=0x111unc_h_wb_push_mtoi.memuncore cacheThis event is deprecated. Refer to new event UNC_CHA_WB_PUSH_MTOI.MEMevent=0x56,umask=0x211unc_h_write_no_credits.edc0_smi2uncore cacheThis event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC0_SMI2event=0x5a,umask=0x411unc_h_write_no_credits.edc1_smi3uncore cacheThis event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC1_SMI3event=0x5a,umask=0x811unc_h_write_no_credits.edc2_smi4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC2_SMI4event=0x5a,umask=0x1011unc_h_write_no_credits.edc3_smi5uncore cacheThis event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC3_SMI5event=0x5a,umask=0x2011unc_h_write_no_credits.mc0_smi0uncore cacheThis event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.MC0_SMI0event=0x5a,umask=0x111unc_h_write_no_credits.mc1_smi1uncore cacheThis event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.MC1_SMI1event=0x5a,umask=0x211unc_h_xsnp_resp.any_rspi_fwdfeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPI_FWDFEevent=0x32,umask=0xe411unc_h_xsnp_resp.any_rspi_fwdmuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPI_FWDMevent=0x32,umask=0xf011unc_h_xsnp_resp.any_rsps_fwdfeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPS_FWDFEevent=0x32,umask=0xe211unc_h_xsnp_resp.any_rsps_fwdmuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPS_FWDMevent=0x32,umask=0xe811unc_h_xsnp_resp.any_rsp_hitfseuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSP_HITFSEevent=0x32,umask=0xe111unc_h_xsnp_resp.core_rspi_fwdfeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPI_FWDFEevent=0x32,umask=0x4411unc_h_xsnp_resp.core_rspi_fwdmuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPI_FWDMevent=0x32,umask=0x5011unc_h_xsnp_resp.core_rsps_fwdfeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPS_FWDFEevent=0x32,umask=0x4211unc_h_xsnp_resp.core_rsps_fwdmuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPS_FWDMevent=0x32,umask=0x4811unc_h_xsnp_resp.core_rsp_hitfseuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSP_HITFSEevent=0x32,umask=0x4111unc_h_xsnp_resp.evict_rspi_fwdfeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPI_FWDFEevent=0x32,umask=0x8411unc_h_xsnp_resp.evict_rspi_fwdmuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPI_FWDMevent=0x32,umask=0x9011unc_h_xsnp_resp.evict_rsps_fwdfeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPS_FWDFEevent=0x32,umask=0x8211unc_h_xsnp_resp.evict_rsps_fwdmuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPS_FWDMevent=0x32,umask=0x8811unc_h_xsnp_resp.evict_rsp_hitfseuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSP_HITFSEevent=0x32,umask=0x8111unc_h_xsnp_resp.ext_rspi_fwdfeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPI_FWDFEevent=0x32,umask=0x2411unc_h_xsnp_resp.ext_rspi_fwdmuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPI_FWDMevent=0x32,umask=0x3011unc_h_xsnp_resp.ext_rsps_fwdfeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPS_FWDFEevent=0x32,umask=0x2211unc_h_xsnp_resp.ext_rsps_fwdmuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPS_FWDMevent=0x32,umask=0x2811unc_h_xsnp_resp.ext_rsp_hitfseuncore cacheThis event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSP_HITFSEevent=0x32,umask=0x2111unc_i_cache_total_occupancy.anyuncore interconnectTotal Write Cache Occupancy; Any Sourceevent=0xf,umask=0x101Accumulates the number of reads and writes that are outstanding in the uncore in each cycle.  This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks all requests from any source portunc_i_cache_total_occupancy.iv_quncore interconnectTotal Write Cache Occupancy; Snoopsevent=0xf,umask=0x201Accumulates the number of reads and writes that are outstanding in the uncore in each cycle.  This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY eventsunc_i_cache_total_occupancy.memuncore interconnectTotal IRP occupancy of inbound read and write requestsevent=0xf,umask=0x401Total IRP occupancy of inbound read and write requests.  This is effectively the sum of read occupancy and write occupancyunc_i_clockticksuncore interconnectIRP Clocksevent=0x101unc_i_coherent_ops.clflushuncore interconnectCoherent Ops; CLFlushevent=0x10,umask=0x8001Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.crduncore interconnectCoherent Ops; CRdevent=0x10,umask=0x201Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.drduncore interconnectCoherent Ops; DRdevent=0x10,umask=0x401Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.pcidcahintuncore interconnectCoherent Ops; PCIDCAHin5tevent=0x10,umask=0x2001Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.pcirdcuruncore interconnectCoherent Ops; PCIRdCurevent=0x10,umask=0x101Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.pcitomuncore interconnectPCIITOM request issued by the IRP unit to the mesh with the intention of writing a full cachelineevent=0x10,umask=0x1001PCIITOM request issued by the IRP unit to the mesh with the intention of writing a full cacheline to coherent memory, without a RFO.  PCIITOM is a speculative Invalidate to Modified command that requests ownership of the cacheline and does not move data from the mesh to IRP cacheunc_i_coherent_ops.rfouncore interconnectRFO request issued by the IRP unit to the mesh with the intention of writing a partial cachelineevent=0x10,umask=0x801RFO request issued by the IRP unit to the mesh with the intention of writing a partial cacheline to coherent memory.  RFO is a Read For Ownership command that requests ownership of the cacheline and moves data from the mesh to IRP cacheunc_i_coherent_ops.wbmtoiuncore interconnectCoherent Ops; WbMtoIevent=0x10,umask=0x4001Counts the number of coherency related operations servied by the IRPunc_i_faf_fulluncore interconnectFAF RF fullevent=0x1701unc_i_faf_insertsuncore interconnectInbound read requests received by the IRP and inserted into the FAF queueevent=0x1801Inbound read requests to coherent memory, received by the IRP and inserted into the Fire and Forget queue (FAF), a queue used for processing inbound reads in the IRPunc_i_faf_occupancyuncore interconnectOccupancy of the IRP FAF queueevent=0x1901Occupancy of the IRP Fire and Forget (FAF) queue, a queue used for processing inbound reads in the IRPunc_i_faf_transactionsuncore interconnectFAF allocation -- sent to ADQevent=0x1601unc_i_irp_all.inbound_insertsuncore interconnectAll Inserts Inbound (p2p + faf + cset)event=0x1e,umask=0x101unc_i_irp_all.outbound_insertsuncore interconnectAll Inserts Outbound (BL, AK, Snoops)event=0x1e,umask=0x201unc_i_misc0.2nd_atomic_insertuncore interconnectMisc Events - Set 0; Cache Inserts of Atomic Transactions as Secondaryevent=0x1c,umask=0x1001unc_i_misc0.2nd_rd_insertuncore interconnectMisc Events - Set 0; Cache Inserts of Read Transactions as Secondaryevent=0x1c,umask=0x401unc_i_misc0.2nd_wr_insertuncore interconnectMisc Events - Set 0; Cache Inserts of Write Transactions as Secondaryevent=0x1c,umask=0x801unc_i_misc0.fast_rejuncore interconnectMisc Events - Set 0; Fastpath Rejectsevent=0x1c,umask=0x201unc_i_misc0.fast_requncore interconnectMisc Events - Set 0; Fastpath Requestsevent=0x1c,umask=0x101unc_i_misc0.fast_xferuncore interconnectMisc Events - Set 0; Fastpath Transfers From Primary to Secondaryevent=0x1c,umask=0x2001unc_i_misc0.pf_ack_hintuncore interconnectMisc Events - Set 0; Prefetch Ack Hints From Primary to Secondaryevent=0x1c,umask=0x4001unc_i_misc0.unknownuncore interconnectMisc Events - Set 0event=0x1c,umask=0x8001unc_i_misc1.lost_fwduncore interconnectMisc Events - Set 1; Lost Forwardevent=0x1d,umask=0x1001Snoop pulled away ownership before a write was committedunc_i_misc1.sec_rcvd_invlduncore interconnectMisc Events - Set 1; Received Invalidevent=0x1d,umask=0x2001Secondary received a transfer that did not have sufficient MESI stateunc_i_misc1.sec_rcvd_vlduncore interconnectMisc Events - Set 1; Received Validevent=0x1d,umask=0x4001Secondary received a transfer that did have sufficient MESI stateunc_i_misc1.slow_euncore interconnectMisc Events - Set 1; Slow Transfer of E Lineevent=0x1d,umask=0x401Secondary received a transfer that did have sufficient MESI stateunc_i_misc1.slow_iuncore interconnectMisc Events - Set 1; Slow Transfer of I Lineevent=0x1d,umask=0x101Snoop took cacheline ownership before write from data was committedunc_i_misc1.slow_muncore interconnectMisc Events - Set 1; Slow Transfer of M Lineevent=0x1d,umask=0x801Snoop took cacheline ownership before write from data was committedunc_i_misc1.slow_suncore interconnectMisc Events - Set 1; Slow Transfer of S Lineevent=0x1d,umask=0x201Secondary received a transfer that did not have sufficient MESI stateunc_i_p2p_insertsuncore interconnectP2P Requestsevent=0x1401P2P requests from the ITCunc_i_p2p_occupancyuncore interconnectP2P Occupancyevent=0x1501P2P B & S Queue Occupancyunc_i_p2p_transactions.cmpluncore interconnectP2P Transactions; P2P completionsevent=0x13,umask=0x801unc_i_p2p_transactions.locuncore interconnectP2P Transactions; match if local onlyevent=0x13,umask=0x4001unc_i_p2p_transactions.loc_and_tgt_matchuncore interconnectP2P Transactions; match if local and target matchesevent=0x13,umask=0x8001unc_i_p2p_transactions.msguncore interconnectP2P Transactions; P2P Messageevent=0x13,umask=0x401unc_i_p2p_transactions.rduncore interconnectP2P Transactions; P2P readsevent=0x13,umask=0x101unc_i_p2p_transactions.remuncore interconnectP2P Transactions; Match if remote onlyevent=0x13,umask=0x1001unc_i_p2p_transactions.rem_and_tgt_matchuncore interconnectP2P Transactions; match if remote and target matchesevent=0x13,umask=0x2001unc_i_p2p_transactions.wruncore interconnectP2P Transactions; P2P Writesevent=0x13,umask=0x201unc_i_snoop_resp.all_hituncore interconnectResponses to snoops of any type that hit M, E, S or I line in the IIOevent=0x12,umask=0x7e01Responses to snoops of any type (code, data, invalidate) that hit M, E, S or I line in the IIOunc_i_snoop_resp.all_hit_esuncore interconnectResponses to snoops of any type that hit E or S line in the IIO cacheevent=0x12,umask=0x7401Responses to snoops of any type (code, data, invalidate) that hit E or S line in the IIO cacheunc_i_snoop_resp.all_hit_iuncore interconnectResponses to snoops of any type that hit I line in the IIO cacheevent=0x12,umask=0x7201Responses to snoops of any type (code, data, invalidate) that hit I line in the IIO cacheunc_i_snoop_resp.all_hit_muncore interconnectResponses to snoops of any type that hit M line in the IIO cacheevent=0x12,umask=0x7801Responses to snoops of any type (code, data, invalidate) that hit M line in the IIO cacheunc_i_snoop_resp.all_missuncore interconnectResponses to snoops of any type that miss the IIO cacheevent=0x12,umask=0x7101Responses to snoops of any type (code, data, invalidate) that miss the IIO cacheunc_i_snoop_resp.hit_esuncore interconnectSnoop Responses; Hit E or Sevent=0x12,umask=0x401unc_i_snoop_resp.hit_iuncore interconnectSnoop Responses; Hit Ievent=0x12,umask=0x201unc_i_snoop_resp.hit_muncore interconnectSnoop Responses; Hit Mevent=0x12,umask=0x801unc_i_snoop_resp.missuncore interconnectSnoop Responses; Missevent=0x12,umask=0x101unc_i_snoop_resp.snpcodeuncore interconnectSnoop Responses; SnpCodeevent=0x12,umask=0x1001unc_i_snoop_resp.snpdatauncore interconnectSnoop Responses; SnpDataevent=0x12,umask=0x2001unc_i_snoop_resp.snpinvuncore interconnectSnoop Responses; SnpInvevent=0x12,umask=0x4001unc_i_transactions.atomicuncore interconnectInbound Transaction Count; Atomicevent=0x11,umask=0x1001Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of atomic transactionsunc_i_transactions.otheruncore interconnectInbound Transaction Count; Otherevent=0x11,umask=0x2001Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of 'other' kinds of transactionsunc_i_transactions.rd_prefuncore interconnectInbound Transaction Count; Read Prefetchesevent=0x11,umask=0x401Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetchesunc_i_transactions.readsuncore interconnectInbound Transaction Count; Readsevent=0x11,umask=0x101Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches)unc_i_transactions.writesuncore interconnectInbound Transaction Count; Writesevent=0x11,umask=0x201Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Trackes only write requests.  Each write request should have a prefetch, so there is no need to explicitly track these requests.  For writes that are tickled and have to retry, the counter will be incremented for each retryunc_i_transactions.wr_prefuncore interconnectInbound write (fast path) requests received by the IRPevent=0x11,umask=0x801Inbound write (fast path) requests to coherent memory, received by the IRP resulting in write ownership requests issued by IRP to the meshunc_i_txc_ak_insertsuncore interconnectAK Egress Allocationsevent=0xb01unc_i_txc_bl_drs_cycles_fulluncore interconnectBL DRS Egress Cycles Fullevent=0x501unc_i_txc_bl_drs_insertsuncore interconnectBL DRS Egress Insertsevent=0x201unc_i_txc_bl_drs_occupancyuncore interconnectBL DRS Egress Occupancyevent=0x801unc_i_txc_bl_ncb_cycles_fulluncore interconnectBL NCB Egress Cycles Fullevent=0x601unc_i_txc_bl_ncb_insertsuncore interconnectBL NCB Egress Insertsevent=0x301unc_i_txc_bl_ncb_occupancyuncore interconnectBL NCB Egress Occupancyevent=0x901unc_i_txc_bl_ncs_cycles_fulluncore interconnectBL NCS Egress Cycles Fullevent=0x701unc_i_txc_bl_ncs_insertsuncore interconnectBL NCS Egress Insertsevent=0x401unc_i_txc_bl_ncs_occupancyuncore interconnectBL NCS Egress Occupancyevent=0xa01unc_i_txr2_ad_stall_credit_cyclesuncore interconnectNo AD Egress Credit Stallsevent=0x1a01Counts the number times when it is not possible to issue a request to the R2PCIe because there are no AD Egress Credits availableunc_i_txr2_bl_stall_credit_cyclesuncore interconnectNo BL Egress Credit Stallsevent=0x1b01Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits availableunc_i_txs_data_inserts_ncbuncore interconnectOutbound Read Requestsevent=0xd01Counts the number of requests issued to the switch (towards the devices)unc_i_txs_data_inserts_ncsuncore interconnectOutbound Read Requestsevent=0xe01Counts the number of requests issued to the switch (towards the devices)unc_i_txs_request_occupancyuncore interconnectOutbound Request Queue Occupancyevent=0xc01Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices).  This can be used in conjunction with the allocations event in order to calculate average latency of outbound requestsuncore_m2munc_m2m_ag0_ad_crd_acquired.tgr0uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 0event=0x80,umask=0x101Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired.tgr1uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 1event=0x80,umask=0x201Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired.tgr2uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 2event=0x80,umask=0x401Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired.tgr3uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 3event=0x80,umask=0x801Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired.tgr4uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 4event=0x80,umask=0x1001Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired.tgr5uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 5event=0x80,umask=0x2001Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy.tgr0uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 0event=0x82,umask=0x101Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy.tgr1uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 1event=0x82,umask=0x201Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy.tgr2uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 2event=0x82,umask=0x401Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy.tgr3uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 3event=0x82,umask=0x801Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy.tgr4uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 4event=0x82,umask=0x1001Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy.tgr5uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 5event=0x82,umask=0x2001Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired.tgr0uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 0event=0x88,umask=0x101Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired.tgr1uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 1event=0x88,umask=0x201Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired.tgr2uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 2event=0x88,umask=0x401Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired.tgr3uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 3event=0x88,umask=0x801Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired.tgr4uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 4event=0x88,umask=0x1001Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired.tgr5uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 5event=0x88,umask=0x2001Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy.tgr0uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 0event=0x8a,umask=0x101Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy.tgr1uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 1event=0x8a,umask=0x201Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy.tgr2uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 2event=0x8a,umask=0x401Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy.tgr3uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 3event=0x8a,umask=0x801Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy.tgr4uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 4event=0x8a,umask=0x1001Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy.tgr5uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 5event=0x8a,umask=0x2001Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired.tgr0uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 0event=0x84,umask=0x101Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired.tgr1uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 1event=0x84,umask=0x201Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired.tgr2uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 2event=0x84,umask=0x401Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired.tgr3uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 3event=0x84,umask=0x801Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired.tgr4uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 4event=0x84,umask=0x1001Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired.tgr5uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 5event=0x84,umask=0x2001Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy.tgr0uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 0event=0x86,umask=0x101Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy.tgr1uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 1event=0x86,umask=0x201Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy.tgr2uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 2event=0x86,umask=0x401Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy.tgr3uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 3event=0x86,umask=0x801Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy.tgr4uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 4event=0x86,umask=0x1001Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy.tgr5uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 5event=0x86,umask=0x2001Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy.tgr0uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 0event=0x8e,umask=0x101Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy.tgr1uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 1event=0x8e,umask=0x201Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy.tgr2uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 2event=0x8e,umask=0x401Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy.tgr3uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 3event=0x8e,umask=0x801Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy.tgr4uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 4event=0x8e,umask=0x1001Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy.tgr5uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 5event=0x8e,umask=0x2001Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_credits_acquired.tgr0uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 0event=0x8c,umask=0x101Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_credits_acquired.tgr1uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 1event=0x8c,umask=0x201Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_credits_acquired.tgr2uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 2event=0x8c,umask=0x401Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_credits_acquired.tgr3uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 3event=0x8c,umask=0x801Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_credits_acquired.tgr4uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 4event=0x8c,umask=0x1001Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_credits_acquired.tgr5uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 5event=0x8c,umask=0x2001Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_bypass_m2m_egress.not_takenuncore interconnectTraffic in which the M2M to iMC Bypass was not takenevent=0x22,umask=0x201Counts traffic in which the M2M (Mesh to Memory) to iMC (Memory Controller) bypass was not takenunc_m2m_bypass_m2m_egress.takenuncore interconnectM2M to iMC Bypass; Takenevent=0x22,umask=0x101unc_m2m_bypass_m2m_ingress.not_takenuncore interconnectM2M to iMC Bypass; Not Takenevent=0x21,umask=0x201unc_m2m_bypass_m2m_ingress.takenuncore interconnectM2M to iMC Bypass; Takenevent=0x21,umask=0x101unc_m2m_clockticksuncore interconnectCycles - at UCLKevent=001unc_m2m_cms_clockticksuncore interconnectCMS Clockticksevent=0xc001unc_m2m_direct2core_not_taken_dirstateuncore interconnectCycles when direct to core mode (which bypasses the CHA) was disabledevent=0x2401Counts cycles when direct to core mode (which bypasses the CHA) was disabledunc_m2m_direct2core_takenuncore interconnectMessages sent direct to core (bypassing the CHA)event=0x2301Counts when messages were sent direct to core (bypassing the CHA)unc_m2m_direct2core_txn_overrideuncore interconnectNumber of reads in which direct to core transaction were overriddenevent=0x2501Counts reads in which direct to core transactions (which would have bypassed the CHA) were overriddenunc_m2m_direct2upi_not_taken_creditsuncore interconnectNumber of reads in which direct to Intel(R) UPI transactions were overriddenevent=0x2801Counts reads in which direct to Intel(R) Ultra Path Interconnect (UPI) transactions (which would have bypassed the CHA) were overriddenunc_m2m_direct2upi_not_taken_dirstateuncore interconnectCycles when direct to Intel(R) UPI was disabledevent=0x2701Counts cycles when the ability to send messages direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA) was disabledunc_m2m_direct2upi_takenuncore interconnectMessages sent direct to the Intel(R) UPIevent=0x2601Counts when messages were sent direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA)unc_m2m_direct2upi_txn_overrideuncore interconnectNumber of reads that a message sent direct2 Intel(R) UPI was overriddenevent=0x2901Counts when a read message that was sent direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA) was overriddenunc_m2m_directory_hit.clean_auncore interconnectDirectory Hit; On NonDirty Line in A Stateevent=0x2a,umask=0x8001unc_m2m_directory_hit.clean_iuncore interconnectDirectory Hit; On NonDirty Line in I Stateevent=0x2a,umask=0x1001unc_m2m_directory_hit.clean_puncore interconnectDirectory Hit; On NonDirty Line in L Stateevent=0x2a,umask=0x4001unc_m2m_directory_hit.clean_suncore interconnectDirectory Hit; On NonDirty Line in S Stateevent=0x2a,umask=0x2001unc_m2m_directory_hit.dirty_auncore interconnectDirectory Hit; On Dirty Line in A Stateevent=0x2a,umask=0x801unc_m2m_directory_hit.dirty_iuncore interconnectDirectory Hit; On Dirty Line in I Stateevent=0x2a,umask=0x101unc_m2m_directory_hit.dirty_puncore interconnectDirectory Hit; On Dirty Line in L Stateevent=0x2a,umask=0x401unc_m2m_directory_hit.dirty_suncore interconnectDirectory Hit; On Dirty Line in S Stateevent=0x2a,umask=0x201unc_m2m_directory_lookup.anyuncore interconnectMulti-socket cacheline Directory lookups (any state found)event=0x2d,umask=0x101Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state, and found the cacheline marked in Any State (A, I, S or unused)unc_m2m_directory_lookup.state_auncore interconnectMulti-socket cacheline Directory lookups (cacheline found in A state)event=0x2d,umask=0x801Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state, and found the cacheline marked in the A (SnoopAll) state, indicating the cacheline is stored in another socket in any state, and we must snoop the other sockets to make sure we get the latest data.  The data may be stored in any state in the local socketunc_m2m_directory_lookup.state_iuncore interconnectMulti-socket cacheline Directory lookup (cacheline found in I state)event=0x2d,umask=0x201Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state , and found the cacheline marked in the I (Invalid) state indicating the cacheline is not stored in another socket, and so there is no need to snoop the other sockets for the latest data.  The data may be stored in any state in the local socketunc_m2m_directory_lookup.state_suncore interconnectMulti-socket cacheline Directory lookup (cacheline found in S state)event=0x2d,umask=0x401Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state , and found the cacheline marked in the S (Shared) state indicating the cacheline is either stored in another socket in the S(hared) state , and so there is no need to snoop the other sockets for the latest data.  The data may be stored in any state in the local socketunc_m2m_directory_miss.clean_auncore interconnectDirectory Miss; On NonDirty Line in A Stateevent=0x2b,umask=0x8001unc_m2m_directory_miss.clean_iuncore interconnectDirectory Miss; On NonDirty Line in I Stateevent=0x2b,umask=0x1001unc_m2m_directory_miss.clean_puncore interconnectDirectory Miss; On NonDirty Line in L Stateevent=0x2b,umask=0x4001unc_m2m_directory_miss.clean_suncore interconnectDirectory Miss; On NonDirty Line in S Stateevent=0x2b,umask=0x2001unc_m2m_directory_miss.dirty_auncore interconnectDirectory Miss; On Dirty Line in A Stateevent=0x2b,umask=0x801unc_m2m_directory_miss.dirty_iuncore interconnectDirectory Miss; On Dirty Line in I Stateevent=0x2b,umask=0x101unc_m2m_directory_miss.dirty_puncore interconnectDirectory Miss; On Dirty Line in L Stateevent=0x2b,umask=0x401unc_m2m_directory_miss.dirty_suncore interconnectDirectory Miss; On Dirty Line in S Stateevent=0x2b,umask=0x201unc_m2m_directory_update.a2iuncore interconnectMulti-socket cacheline Directory update from A to Ievent=0x2e,umask=0x2001Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from A (SnoopAll) to I (Invalid)unc_m2m_directory_update.a2suncore interconnectMulti-socket cacheline Directory update from A to Sevent=0x2e,umask=0x4001Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from A (SnoopAll) to S (Shared)unc_m2m_directory_update.anyuncore interconnectMulti-socket cacheline Directory update from/to Any stateevent=0x2e,umask=0x101Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory to a new stateunc_m2m_directory_update.i2auncore interconnectMulti-socket cacheline Directory update from I to Aevent=0x2e,umask=0x401Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from I (Invalid) to A (SnoopAll)unc_m2m_directory_update.i2suncore interconnectMulti-socket cacheline Directory update from I to Sevent=0x2e,umask=0x201Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from I (Invalid) to S (Shared)unc_m2m_directory_update.s2auncore interconnectMulti-socket cacheline Directory update from S to Aevent=0x2e,umask=0x1001Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from S (Shared) to A (SnoopAll)unc_m2m_directory_update.s2iuncore interconnectMulti-socket cacheline Directory update from S to Ievent=0x2e,umask=0x801Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from S (Shared) to I (Invalid)unc_m2m_egress_ordering.iv_snoopgo_dnuncore interconnectEgress Blocking due to Ordering requirements; Downevent=0xae,umask=0x401Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2m_egress_ordering.iv_snoopgo_upuncore interconnectEgress Blocking due to Ordering requirements; Upevent=0xae,umask=0x101Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2m_fast_asserted.horzuncore interconnectFaST wire asserted; Horizontalevent=0xa5,umask=0x201Counts the number of cycles either the local or incoming distress signals are asserted.  Incoming distress includes up, dn and acrossunc_m2m_fast_asserted.vertuncore interconnectFaST wire asserted; Verticalevent=0xa5,umask=0x101Counts the number of cycles either the local or incoming distress signals are asserted.  Incoming distress includes up, dn and acrossunc_m2m_horz_ring_ad_in_use.left_evenuncore interconnectHorizontal AD Ring In Use; Left and Evenevent=0xa7,umask=0x101Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ad_in_use.left_odduncore interconnectHorizontal AD Ring In Use; Left and Oddevent=0xa7,umask=0x201Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ad_in_use.right_evenuncore interconnectHorizontal AD Ring In Use; Right and Evenevent=0xa7,umask=0x401Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ad_in_use.right_odduncore interconnectHorizontal AD Ring In Use; Right and Oddevent=0xa7,umask=0x801Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ak_in_use.left_evenuncore interconnectHorizontal AK Ring In Use; Left and Evenevent=0xa9,umask=0x101Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ak_in_use.left_odduncore interconnectHorizontal AK Ring In Use; Left and Oddevent=0xa9,umask=0x201Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ak_in_use.right_evenuncore interconnectHorizontal AK Ring In Use; Right and Evenevent=0xa9,umask=0x401Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ak_in_use.right_odduncore interconnectHorizontal AK Ring In Use; Right and Oddevent=0xa9,umask=0x801Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_bl_in_use.left_evenuncore interconnectHorizontal BL Ring in Use; Left and Evenevent=0xab,umask=0x101Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_bl_in_use.left_odduncore interconnectHorizontal BL Ring in Use; Left and Oddevent=0xab,umask=0x201Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_bl_in_use.right_evenuncore interconnectHorizontal BL Ring in Use; Right and Evenevent=0xab,umask=0x401Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_bl_in_use.right_odduncore interconnectHorizontal BL Ring in Use; Right and Oddevent=0xab,umask=0x801Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_iv_in_use.leftuncore interconnectHorizontal IV Ring in Use; Leftevent=0xad,umask=0x101Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2m_horz_ring_iv_in_use.rightuncore interconnectHorizontal IV Ring in Use; Rightevent=0xad,umask=0x401Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2m_imc_reads.alluncore interconnectReads to iMC issuedevent=0x37,umask=0x401Counts when the M2M (Mesh to Memory) issues reads to the iMC (Memory Controller)unc_m2m_imc_reads.from_transgressuncore interconnectM2M Reads Issued to iMC; All, regardless of priorityevent=0x37,umask=0x1001unc_m2m_imc_reads.isochuncore interconnectM2M Reads Issued to iMC; Critical Priorityevent=0x37,umask=0x201unc_m2m_imc_reads.normaluncore interconnectReads to iMC issued at Normal Priority (Non-Isochronous)event=0x37,umask=0x101Counts when the M2M (Mesh to Memory) issues reads to the iMC (Memory Controller).  It only counts  normal priority non-isochronous readsunc_m2m_imc_reads.to_pmmuncore interconnectRead requests to Intel(R) Optane(TM) DC persistent memory issued to the iMC from M2Mevent=0x37,umask=0x801M2M Reads Issued to iMC; All, regardless of priorityunc_m2m_imc_writes.alluncore interconnectWrites to iMC issuedevent=0x38,umask=0x1001Counts when the M2M (Mesh to Memory) issues writes to the iMC (Memory Controller)unc_m2m_imc_writes.from_transgressuncore interconnectM2M Writes Issued to iMC; All, regardless of priorityevent=0x38,umask=0x4001unc_m2m_imc_writes.fulluncore interconnectM2M Writes Issued to iMC; Full Line Non-ISOCHevent=0x38,umask=0x101unc_m2m_imc_writes.full_isochuncore interconnectM2M Writes Issued to iMC; ISOCH Full Lineevent=0x38,umask=0x401unc_m2m_imc_writes.niuncore interconnectM2M Writes Issued to iMC; All, regardless of priorityevent=0x38,umask=0x8001unc_m2m_imc_writes.partialuncore interconnectPartial Non-Isochronous writes to the iMCevent=0x38,umask=0x201Counts when the M2M (Mesh to Memory) issues partial writes to the iMC (Memory Controller).  It only counts normal priority non-isochronous writesunc_m2m_imc_writes.partial_isochuncore interconnectM2M Writes Issued to iMC; ISOCH Partialevent=0x38,umask=0x801unc_m2m_imc_writes.to_pmmuncore interconnectWrite requests to Intel(R) Optane(TM) DC persistent memory issued to the iMC from M2Mevent=0x38,umask=0x2001M2M Writes Issued to iMC; All, regardless of priorityunc_m2m_pkt_match.mcuncore interconnectNumber Packet Header Matches; MC Matchevent=0x4c,umask=0x201unc_m2m_pkt_match.meshuncore interconnectNumber Packet Header Matches; Mesh Matchevent=0x4c,umask=0x101unc_m2m_pmm_rpq_cycles_reg_credits.chn0uncore interconnectM2M->iMC RPQ Cycles w/Credits - Regular; Channel 0event=0x4f,umask=0x101unc_m2m_pmm_rpq_cycles_reg_credits.chn1uncore interconnectM2M->iMC RPQ Cycles w/Credits - Regular; Channel 1event=0x4f,umask=0x201unc_m2m_pmm_rpq_cycles_reg_credits.chn2uncore interconnectM2M->iMC RPQ Cycles w/Credits - Regular; Channel 2event=0x4f,umask=0x401unc_m2m_pmm_wpq_cycles_reg_credits.chn0uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular; Channel 0event=0x51,umask=0x101unc_m2m_pmm_wpq_cycles_reg_credits.chn1uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular; Channel 1event=0x51,umask=0x201unc_m2m_pmm_wpq_cycles_reg_credits.chn2uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular; Channel 2event=0x51,umask=0x401unc_m2m_prefcam_cycles_fulluncore interconnectPrefetch CAM Cycles Fullevent=0x5301unc_m2m_prefcam_cycles_neuncore interconnectPrefetch CAM Cycles Not Emptyevent=0x5401unc_m2m_prefcam_demand_promotionsuncore interconnectPrefetch requests that got turn into a demand requestevent=0x5601Counts when the M2M (Mesh to Memory) promotes a outstanding request in the prefetch queue due to a subsequent demand read request that entered the M2M with the same address.  Explanatory Side Note: The Prefetch queue is made of CAM (Content Addressable Memory)unc_m2m_prefcam_insertsuncore interconnectInserts into the Memory Controller Prefetch Queueevent=0x5701Counts when the M2M (Mesh to Memory) receives a prefetch request and inserts it into its outstanding prefetch queue.  Explanatory Side Note: the prefect queue is made from CAM: Content Addressable Memoryunc_m2m_prefcam_occupancyuncore interconnectPrefetch CAM Occupancyevent=0x5501unc_m2m_ring_bounces_horz.aduncore interconnectMessages that bounced on the Horizontal Ring.; ADevent=0xa1,umask=0x101Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2m_ring_bounces_horz.akuncore interconnectMessages that bounced on the Horizontal Ring.; AKevent=0xa1,umask=0x201Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2m_ring_bounces_horz.bluncore interconnectMessages that bounced on the Horizontal Ring.; BLevent=0xa1,umask=0x401Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2m_ring_bounces_horz.ivuncore interconnectMessages that bounced on the Horizontal Ring.; IVevent=0xa1,umask=0x801Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.aduncore interconnectMessages that bounced on the Vertical Ring.; ADevent=0xa0,umask=0x101Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.akuncore interconnectMessages that bounced on the Vertical Ring.; Acknowledgements to coreevent=0xa0,umask=0x201Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.bluncore interconnectMessages that bounced on the Vertical Ring.; Data Responses to coreevent=0xa0,umask=0x401Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.ivuncore interconnectMessages that bounced on the Vertical Ring.; Snoops of processor's cacheevent=0xa0,umask=0x801Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_sink_starved_horz.aduncore interconnectSink Starvation on Horizontal Ring; ADevent=0xa3,umask=0x101unc_m2m_ring_sink_starved_horz.akuncore interconnectSink Starvation on Horizontal Ring; AKevent=0xa3,umask=0x201unc_m2m_ring_sink_starved_horz.ak_ag1uncore interconnectSink Starvation on Horizontal Ring; Acknowledgements to Agent 1event=0xa3,umask=0x2001unc_m2m_ring_sink_starved_horz.bluncore interconnectSink Starvation on Horizontal Ring; BLevent=0xa3,umask=0x401unc_m2m_ring_sink_starved_horz.ivuncore interconnectSink Starvation on Horizontal Ring; IVevent=0xa3,umask=0x801unc_m2m_ring_sink_starved_vert.aduncore interconnectSink Starvation on Vertical Ring; ADevent=0xa2,umask=0x101unc_m2m_ring_sink_starved_vert.akuncore interconnectSink Starvation on Vertical Ring; Acknowledgements to coreevent=0xa2,umask=0x201unc_m2m_ring_sink_starved_vert.bluncore interconnectSink Starvation on Vertical Ring; Data Responses to coreevent=0xa2,umask=0x401unc_m2m_ring_sink_starved_vert.ivuncore interconnectSink Starvation on Vertical Ring; Snoops of processor's cacheevent=0xa2,umask=0x801unc_m2m_ring_src_thrtluncore interconnectSource Throttleevent=0xa401unc_m2m_rpq_cycles_no_spec_credits.chn0uncore interconnectThis event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN0event=0x44,umask=0x111unc_m2m_rpq_cycles_no_spec_credits.chn1uncore interconnectThis event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN1event=0x44,umask=0x211unc_m2m_rpq_cycles_no_spec_credits.chn2uncore interconnectThis event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN2event=0x44,umask=0x411unc_m2m_rpq_cycles_reg_credits.chn0uncore interconnectM2M to iMC RPQ Cycles w/Credits - Regular; Channel 0event=0x43,umask=0x101unc_m2m_rpq_cycles_reg_credits.chn1uncore interconnectM2M to iMC RPQ Cycles w/Credits - Regular; Channel 1event=0x43,umask=0x201unc_m2m_rpq_cycles_reg_credits.chn2uncore interconnectM2M to iMC RPQ Cycles w/Credits - Regular; Channel 2event=0x43,umask=0x401unc_m2m_rpq_cycles_spec_credits.chn0uncore interconnectM2M to iMC RPQ Cycles w/Credits - Special; Channel 0event=0x44,umask=0x101unc_m2m_rpq_cycles_spec_credits.chn1uncore interconnectM2M to iMC RPQ Cycles w/Credits - Special; Channel 1event=0x44,umask=0x201unc_m2m_rpq_cycles_spec_credits.chn2uncore interconnectM2M to iMC RPQ Cycles w/Credits - Special; Channel 2event=0x44,umask=0x401unc_m2m_rxc_ad_cycles_fulluncore interconnectAD Ingress (from CMS) Fullevent=0x401unc_m2m_rxc_ad_cycles_neuncore interconnectAD Ingress (from CMS) Not Emptyevent=0x301unc_m2m_rxc_ad_insertsuncore interconnectAD Ingress (from CMS) Queue Insertsevent=0x101Counts when the a new entry is Received(RxC) and then added to the AD (Address Ring) Ingress Queue from the CMS (Common Mesh Stop).  This is generally used for reads, andunc_m2m_rxc_ad_occupancyuncore interconnectAD Ingress (from CMS) Occupancyevent=0x201unc_m2m_rxc_bl_cycles_fulluncore interconnectBL Ingress (from CMS) Fullevent=0x801unc_m2m_rxc_bl_cycles_neuncore interconnectBL Ingress (from CMS) Not Emptyevent=0x701unc_m2m_rxc_bl_insertsuncore interconnectBL Ingress (from CMS) Allocationsevent=0x501unc_m2m_rxc_bl_occupancyuncore interconnectBL Ingress (from CMS) Occupancyevent=0x601unc_m2m_rxr_busy_starved.ad_bncuncore interconnectTransgress Injection Starvation; AD - Bounceevent=0xb4,umask=0x101Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2m_rxr_busy_starved.ad_crduncore interconnectTransgress Injection Starvation; AD - Creditevent=0xb4,umask=0x1001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2m_rxr_busy_starved.bl_bncuncore interconnectTransgress Injection Starvation; BL - Bounceevent=0xb4,umask=0x401Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2m_rxr_busy_starved.bl_crduncore interconnectTransgress Injection Starvation; BL - Creditevent=0xb4,umask=0x4001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2m_rxr_bypass.ad_bncuncore interconnectTransgress Ingress Bypass; AD - Bounceevent=0xb2,umask=0x101Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.ad_crduncore interconnectTransgress Ingress Bypass; AD - Creditevent=0xb2,umask=0x1001Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.ak_bncuncore interconnectTransgress Ingress Bypass; AK - Bounceevent=0xb2,umask=0x201Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.bl_bncuncore interconnectTransgress Ingress Bypass; BL - Bounceevent=0xb2,umask=0x401Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.bl_crduncore interconnectTransgress Ingress Bypass; BL - Creditevent=0xb2,umask=0x4001Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.iv_bncuncore interconnectTransgress Ingress Bypass; IV - Bounceevent=0xb2,umask=0x801Number of packets bypassing the CMS Ingressunc_m2m_rxr_crd_starved.ad_bncuncore interconnectTransgress Injection Starvation; AD - Bounceevent=0xb3,umask=0x101Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.ad_crduncore interconnectTransgress Injection Starvation; AD - Creditevent=0xb3,umask=0x1001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.ak_bncuncore interconnectTransgress Injection Starvation; AK - Bounceevent=0xb3,umask=0x201Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.bl_bncuncore interconnectTransgress Injection Starvation; BL - Bounceevent=0xb3,umask=0x401Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.bl_crduncore interconnectTransgress Injection Starvation; BL - Creditevent=0xb3,umask=0x4001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.ifvuncore interconnectTransgress Injection Starvation; IFV - Creditevent=0xb3,umask=0x8001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.iv_bncuncore interconnectTransgress Injection Starvation; IV - Bounceevent=0xb3,umask=0x801Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_inserts.ad_bncuncore interconnectTransgress Ingress Allocations; AD - Bounceevent=0xb1,umask=0x101Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.ad_crduncore interconnectTransgress Ingress Allocations; AD - Creditevent=0xb1,umask=0x1001Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.ak_bncuncore interconnectTransgress Ingress Allocations; AK - Bounceevent=0xb1,umask=0x201Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.bl_bncuncore interconnectTransgress Ingress Allocations; BL - Bounceevent=0xb1,umask=0x401Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.bl_crduncore interconnectTransgress Ingress Allocations; BL - Creditevent=0xb1,umask=0x4001Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.iv_bncuncore interconnectTransgress Ingress Allocations; IV - Bounceevent=0xb1,umask=0x801Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.ad_bncuncore interconnectTransgress Ingress Occupancy; AD - Bounceevent=0xb0,umask=0x101Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.ad_crduncore interconnectTransgress Ingress Occupancy; AD - Creditevent=0xb0,umask=0x1001Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.ak_bncuncore interconnectTransgress Ingress Occupancy; AK - Bounceevent=0xb0,umask=0x201Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.bl_bncuncore interconnectTransgress Ingress Occupancy; BL - Bounceevent=0xb0,umask=0x401Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.bl_crduncore interconnectTransgress Ingress Occupancy; BL - Creditevent=0xb0,umask=0x4001Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.iv_bncuncore interconnectTransgress Ingress Occupancy; IV - Bounceevent=0xb0,umask=0x801Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr0uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 0event=0xd0,umask=0x101Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr1uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 1event=0xd0,umask=0x201Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr2uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 2event=0xd0,umask=0x401Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr3uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 3event=0xd0,umask=0x801Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr4uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 4event=0xd0,umask=0x1001Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr5uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 5event=0xd0,umask=0x2001Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr0uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 0event=0xd2,umask=0x101Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr1uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 1event=0xd2,umask=0x201Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr2uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 2event=0xd2,umask=0x401Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr3uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 3event=0xd2,umask=0x801Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr4uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 4event=0xd2,umask=0x1001Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr5uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 5event=0xd2,umask=0x2001Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr0uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 0event=0xd4,umask=0x101Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr1uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 1event=0xd4,umask=0x201Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr2uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 2event=0xd4,umask=0x401Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr3uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 3event=0xd4,umask=0x801Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr4uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 4event=0xd4,umask=0x1001Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr5uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 5event=0xd4,umask=0x2001Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr0uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 0event=0xd6,umask=0x101Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr1uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 1event=0xd6,umask=0x201Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr2uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 2event=0xd6,umask=0x401Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr3uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 3event=0xd6,umask=0x801Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr4uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 4event=0xd6,umask=0x1001Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr5uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 5event=0xd6,umask=0x2001Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_tag_hit.nm_rd_hit_cleanuncore interconnectClean line read hits(Regular and RFO) to Near Memory(DRAM cache) in Memory Mode and regular reads to DRAM in 1LMevent=0x2c,umask=0x101Tag Hit; Read Hit from NearMem, Clean Lineunc_m2m_tag_hit.nm_rd_hit_dirtyuncore interconnectDirty line read hits(Regular and RFO) to Near Memory(DRAM cache) in Memory Modeevent=0x2c,umask=0x201Tag Hit; Read Hit from NearMem, Dirty  Lineunc_m2m_tag_hit.nm_ufill_hit_cleanuncore interconnectClean line underfill read hits to Near Memory(DRAM cache) in Memory Modeevent=0x2c,umask=0x401Tag Hit; Underfill Rd Hit from NearMem, Clean Lineunc_m2m_tag_hit.nm_ufill_hit_dirtyuncore interconnectDirty line underfill read hits to Near Memory(DRAM cache) in Memory Modeevent=0x2c,umask=0x801Tag Hit; Underfill Rd Hit from NearMem, Dirty  Lineunc_m2m_tgr_ad_creditsuncore interconnectNumber AD Ingress Creditsevent=0x4101unc_m2m_tgr_bl_creditsuncore interconnectNumber BL Ingress Creditsevent=0x4201unc_m2m_tracker_cycles_full.ch0uncore interconnectTracker Cycles Full; Channel 0event=0x45,umask=0x101unc_m2m_tracker_cycles_full.ch1uncore interconnectTracker Cycles Full; Channel 1event=0x45,umask=0x201unc_m2m_tracker_cycles_full.ch2uncore interconnectTracker Cycles Full; Channel 2event=0x45,umask=0x401unc_m2m_tracker_cycles_ne.ch0uncore interconnectTracker Cycles Not Empty; Channel 0event=0x46,umask=0x101unc_m2m_tracker_cycles_ne.ch1uncore interconnectTracker Cycles Not Empty; Channel 1event=0x46,umask=0x201unc_m2m_tracker_cycles_ne.ch2uncore interconnectTracker Cycles Not Empty; Channel 2event=0x46,umask=0x401unc_m2m_tracker_inserts.ch0uncore interconnectTracker Inserts; Channel 0event=0x49,umask=0x101unc_m2m_tracker_inserts.ch1uncore interconnectTracker Inserts; Channel 1event=0x49,umask=0x201unc_m2m_tracker_inserts.ch2uncore interconnectTracker Inserts; Channel 2event=0x49,umask=0x401unc_m2m_tracker_occupancy.ch0uncore interconnectTracker Occupancy; Channel 0event=0x47,umask=0x101unc_m2m_tracker_occupancy.ch1uncore interconnectTracker Occupancy; Channel 1event=0x47,umask=0x201unc_m2m_tracker_occupancy.ch2uncore interconnectTracker Occupancy; Channel 2event=0x47,umask=0x401unc_m2m_tracker_pending_occupancyuncore interconnectData Pending Occupancyevent=0x4801unc_m2m_txc_ad_credits_acquireduncore interconnectAD Egress (to CMS) Credit Acquiredevent=0xd01unc_m2m_txc_ad_credit_occupancyuncore interconnectAD Egress (to CMS) Credits Occupancyevent=0xe01unc_m2m_txc_ad_cycles_fulluncore interconnectAD Egress (to CMS) Fullevent=0xc01unc_m2m_txc_ad_cycles_neuncore interconnectAD Egress (to CMS) Not Emptyevent=0xb01unc_m2m_txc_ad_insertsuncore interconnectAD Egress (to CMS) Allocationsevent=0x901unc_m2m_txc_ad_no_credit_cyclesuncore interconnectCycles with No AD Egress (to CMS) Creditsevent=0xf01unc_m2m_txc_ad_no_credit_stalleduncore interconnectCycles Stalled with No AD Egress (to CMS) Creditsevent=0x1001unc_m2m_txc_ad_occupancyuncore interconnectAD Egress (to CMS) Occupancyevent=0xa01unc_m2m_txc_ak.crd_cbouncore interconnectOutbound Ring Transactions on AK; CRD Transactions to Cboevent=0x39,umask=0x201unc_m2m_txc_ak.ndruncore interconnectOutbound Ring Transactions on AK; NDR Transactionsevent=0x39,umask=0x101unc_m2m_txc_ak_credits_acquired.cms0uncore interconnectAK Egress (to CMS) Credit Acquired; Common Mesh Stop - Near Sideevent=0x1d,umask=0x101unc_m2m_txc_ak_credits_acquired.cms1uncore interconnectAK Egress (to CMS) Credit Acquired; Common Mesh Stop - Far Sideevent=0x1d,umask=0x201unc_m2m_txc_ak_credit_occupancy.cms0uncore interconnectAK Egress (to CMS) Credits Occupancy; Common Mesh Stop - Near Sideevent=0x1e,umask=0x101unc_m2m_txc_ak_credit_occupancy.cms1uncore interconnectAK Egress (to CMS) Credits Occupancy; Common Mesh Stop - Far Sideevent=0x1e,umask=0x201unc_m2m_txc_ak_cycles_full.alluncore interconnectAK Egress (to CMS) Full; Allevent=0x14,umask=0x301unc_m2m_txc_ak_cycles_full.cms0uncore interconnectAK Egress (to CMS) Full; Common Mesh Stop - Near Sideevent=0x14,umask=0x101unc_m2m_txc_ak_cycles_full.cms1uncore interconnectAK Egress (to CMS) Full; Common Mesh Stop - Far Sideevent=0x14,umask=0x201unc_m2m_txc_ak_cycles_full.rdcrd0uncore interconnectAK Egress (to CMS) Full; Read Credit Requestevent=0x14,umask=0x801unc_m2m_txc_ak_cycles_full.rdcrd1uncore interconnectAK Egress (to CMS) Full; Read Credit Requestevent=0x14,umask=0x8801unc_m2m_txc_ak_cycles_full.wrcmp0uncore interconnectAK Egress (to CMS) Full; Write Compare Requestevent=0x14,umask=0x2001unc_m2m_txc_ak_cycles_full.wrcmp1uncore interconnectAK Egress (to CMS) Full; Write Compare Requestevent=0x14,umask=0xa001unc_m2m_txc_ak_cycles_full.wrcrd0uncore interconnectAK Egress (to CMS) Full; Write Credit Requestevent=0x14,umask=0x1001unc_m2m_txc_ak_cycles_full.wrcrd1uncore interconnectAK Egress (to CMS) Full; Write Credit Requestevent=0x14,umask=0x9001unc_m2m_txc_ak_cycles_ne.alluncore interconnectAK Egress (to CMS) Not Empty; Allevent=0x13,umask=0x301unc_m2m_txc_ak_cycles_ne.cms0uncore interconnectAK Egress (to CMS) Not Empty; Common Mesh Stop - Near Sideevent=0x13,umask=0x101unc_m2m_txc_ak_cycles_ne.cms1uncore interconnectAK Egress (to CMS) Not Empty; Common Mesh Stop - Far Sideevent=0x13,umask=0x201unc_m2m_txc_ak_cycles_ne.rdcrduncore interconnectAK Egress (to CMS) Not Empty; Read Credit Requestevent=0x13,umask=0x801unc_m2m_txc_ak_cycles_ne.wrcmpuncore interconnectAK Egress (to CMS) Not Empty; Write Compare Requestevent=0x13,umask=0x2001unc_m2m_txc_ak_cycles_ne.wrcrduncore interconnectAK Egress (to CMS) Not Empty; Write Credit Requestevent=0x13,umask=0x1001unc_m2m_txc_ak_inserts.alluncore interconnectAK Egress (to CMS) Allocations; Allevent=0x11,umask=0x301unc_m2m_txc_ak_inserts.cms0uncore interconnectAK Egress (to CMS) Allocations; Common Mesh Stop - Near Sideevent=0x11,umask=0x101unc_m2m_txc_ak_inserts.cms1uncore interconnectAK Egress (to CMS) Allocations; Common Mesh Stop - Far Sideevent=0x11,umask=0x201unc_m2m_txc_ak_inserts.pref_rd_cam_hituncore interconnectAK Egress (to CMS) Allocations; Prefetch Read Cam Hitevent=0x11,umask=0x4001unc_m2m_txc_ak_inserts.rdcrduncore interconnectAK Egress (to CMS) Allocations; Read Credit Requestevent=0x11,umask=0x801unc_m2m_txc_ak_inserts.wrcmpuncore interconnectAK Egress (to CMS) Allocations; Write Compare Requestevent=0x11,umask=0x2001unc_m2m_txc_ak_inserts.wrcrduncore interconnectAK Egress (to CMS) Allocations; Write Credit Requestevent=0x11,umask=0x1001unc_m2m_txc_ak_no_credit_cycles.cms0uncore interconnectCycles with No AK Egress (to CMS) Credits; Common Mesh Stop - Near Sideevent=0x1f,umask=0x101unc_m2m_txc_ak_no_credit_cycles.cms1uncore interconnectCycles with No AK Egress (to CMS) Credits; Common Mesh Stop - Far Sideevent=0x1f,umask=0x201unc_m2m_txc_ak_no_credit_stalled.cms0uncore interconnectCycles Stalled with No AK Egress (to CMS) Credits; Common Mesh Stop - Near Sideevent=0x20,umask=0x101unc_m2m_txc_ak_no_credit_stalled.cms1uncore interconnectCycles Stalled with No AK Egress (to CMS) Credits; Common Mesh Stop - Far Sideevent=0x20,umask=0x201unc_m2m_txc_ak_occupancy.alluncore interconnectAK Egress (to CMS) Occupancy; Allevent=0x12,umask=0x301unc_m2m_txc_ak_occupancy.cms0uncore interconnectAK Egress (to CMS) Occupancy; Common Mesh Stop - Near Sideevent=0x12,umask=0x101unc_m2m_txc_ak_occupancy.cms1uncore interconnectAK Egress (to CMS) Occupancy; Common Mesh Stop - Far Sideevent=0x12,umask=0x201unc_m2m_txc_ak_occupancy.rdcrduncore interconnectAK Egress (to CMS) Occupancy; Read Credit Requestevent=0x12,umask=0x801unc_m2m_txc_ak_occupancy.wrcmpuncore interconnectAK Egress (to CMS) Occupancy; Write Compare Requestevent=0x12,umask=0x2001unc_m2m_txc_ak_occupancy.wrcrduncore interconnectAK Egress (to CMS) Occupancy; Write Credit Requestevent=0x12,umask=0x1001unc_m2m_txc_ak_sideband.rduncore interconnectAK Egress (to CMS) Sidebandevent=0x6b,umask=0x101unc_m2m_txc_ak_sideband.wruncore interconnectAK Egress (to CMS) Sidebandevent=0x6b,umask=0x201unc_m2m_txc_bl.drs_cacheuncore interconnectOutbound DRS Ring Transactions to Cache; Data to Cacheevent=0x40,umask=0x101unc_m2m_txc_bl.drs_coreuncore interconnectOutbound DRS Ring Transactions to Cache; Data to Coreevent=0x40,umask=0x201unc_m2m_txc_bl.drs_upiuncore interconnectOutbound DRS Ring Transactions to Cache; Data to QPIevent=0x40,umask=0x401unc_m2m_txc_bl_credits_acquired.cms0uncore interconnectBL Egress (to CMS) Credit Acquired; Common Mesh Stop - Near Sideevent=0x19,umask=0x101unc_m2m_txc_bl_credits_acquired.cms1uncore interconnectBL Egress (to CMS) Credit Acquired; Common Mesh Stop - Far Sideevent=0x19,umask=0x201unc_m2m_txc_bl_credit_occupancy.cms0uncore interconnectBL Egress (to CMS) Credits Occupancy; Common Mesh Stop - Near Sideevent=0x1a,umask=0x101unc_m2m_txc_bl_credit_occupancy.cms1uncore interconnectBL Egress (to CMS) Credits Occupancy; Common Mesh Stop - Far Sideevent=0x1a,umask=0x201unc_m2m_txc_bl_cycles_full.alluncore interconnectBL Egress (to CMS) Full; Allevent=0x18,umask=0x301unc_m2m_txc_bl_cycles_full.cms0uncore interconnectBL Egress (to CMS) Full; Common Mesh Stop - Near Sideevent=0x18,umask=0x101unc_m2m_txc_bl_cycles_full.cms1uncore interconnectBL Egress (to CMS) Full; Common Mesh Stop - Far Sideevent=0x18,umask=0x201unc_m2m_txc_bl_cycles_ne.alluncore interconnectBL Egress (to CMS) Not Empty; Allevent=0x17,umask=0x301unc_m2m_txc_bl_cycles_ne.cms0uncore interconnectBL Egress (to CMS) Not Empty; Common Mesh Stop - Near Sideevent=0x17,umask=0x101unc_m2m_txc_bl_cycles_ne.cms1uncore interconnectBL Egress (to CMS) Not Empty; Common Mesh Stop - Far Sideevent=0x17,umask=0x201unc_m2m_txc_bl_inserts.alluncore interconnectBL Egress (to CMS) Allocations; Allevent=0x15,umask=0x301unc_m2m_txc_bl_inserts.cms0uncore interconnectBL Egress (to CMS) Allocations; Common Mesh Stop - Near Sideevent=0x15,umask=0x101unc_m2m_txc_bl_inserts.cms1uncore interconnectBL Egress (to CMS) Allocations; Common Mesh Stop - Far Sideevent=0x15,umask=0x201unc_m2m_txc_bl_no_credit_cycles.cms0uncore interconnectCycles with No BL Egress (to CMS) Credits; Common Mesh Stop - Near Sideevent=0x1b,umask=0x101unc_m2m_txc_bl_no_credit_cycles.cms1uncore interconnectCycles with No BL Egress (to CMS) Credits; Common Mesh Stop - Far Sideevent=0x1b,umask=0x201unc_m2m_txc_bl_no_credit_stalled.cms0uncore interconnectCycles Stalled with No BL Egress (to CMS) Credits; Common Mesh Stop - Near Sideevent=0x1c,umask=0x101unc_m2m_txc_bl_no_credit_stalled.cms1uncore interconnectCycles Stalled with No BL Egress (to CMS) Credits; Common Mesh Stop - Far Sideevent=0x1c,umask=0x201unc_m2m_txc_bl_occupancy.alluncore interconnectBL Egress (to CMS) Occupancy; Allevent=0x16,umask=0x301unc_m2m_txc_bl_occupancy.cms0uncore interconnectBL Egress (to CMS) Occupancy; Common Mesh Stop - Near Sideevent=0x16,umask=0x101unc_m2m_txc_bl_occupancy.cms1uncore interconnectBL Egress (to CMS) Occupancy; Common Mesh Stop - Far Sideevent=0x16,umask=0x201unc_m2m_txr_horz_ads_used.ad_bncuncore interconnectCMS Horizontal ADS Used; AD - Bounceevent=0x9d,umask=0x101Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_ads_used.ad_crduncore interconnectCMS Horizontal ADS Used; AD - Creditevent=0x9d,umask=0x1001Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_ads_used.ak_bncuncore interconnectCMS Horizontal ADS Used; AK - Bounceevent=0x9d,umask=0x201Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_ads_used.bl_bncuncore interconnectCMS Horizontal ADS Used; BL - Bounceevent=0x9d,umask=0x401Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_ads_used.bl_crduncore interconnectCMS Horizontal ADS Used; BL - Creditevent=0x9d,umask=0x4001Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.ad_bncuncore interconnectCMS Horizontal Bypass Used; AD - Bounceevent=0x9f,umask=0x101Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.ad_crduncore interconnectCMS Horizontal Bypass Used; AD - Creditevent=0x9f,umask=0x1001Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.ak_bncuncore interconnectCMS Horizontal Bypass Used; AK - Bounceevent=0x9f,umask=0x201Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.bl_bncuncore interconnectCMS Horizontal Bypass Used; BL - Bounceevent=0x9f,umask=0x401Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.bl_crduncore interconnectCMS Horizontal Bypass Used; BL - Creditevent=0x9f,umask=0x4001Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.iv_bncuncore interconnectCMS Horizontal Bypass Used; IV - Bounceevent=0x9f,umask=0x801Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_cycles_full.ad_bncuncore interconnectCycles CMS Horizontal Egress Queue is Full; AD - Bounceevent=0x96,umask=0x101Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.ad_crduncore interconnectCycles CMS Horizontal Egress Queue is Full; AD - Creditevent=0x96,umask=0x1001Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.ak_bncuncore interconnectCycles CMS Horizontal Egress Queue is Full; AK - Bounceevent=0x96,umask=0x201Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.bl_bncuncore interconnectCycles CMS Horizontal Egress Queue is Full; BL - Bounceevent=0x96,umask=0x401Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.bl_crduncore interconnectCycles CMS Horizontal Egress Queue is Full; BL - Creditevent=0x96,umask=0x4001Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.iv_bncuncore interconnectCycles CMS Horizontal Egress Queue is Full; IV - Bounceevent=0x96,umask=0x801Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.ad_bncuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; AD - Bounceevent=0x97,umask=0x101Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.ad_crduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; AD - Creditevent=0x97,umask=0x1001Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.ak_bncuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; AK - Bounceevent=0x97,umask=0x201Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.bl_bncuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; BL - Bounceevent=0x97,umask=0x401Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.bl_crduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; BL - Creditevent=0x97,umask=0x4001Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.iv_bncuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; IV - Bounceevent=0x97,umask=0x801Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.ad_bncuncore interconnectCMS Horizontal Egress Inserts; AD - Bounceevent=0x95,umask=0x101Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.ad_crduncore interconnectCMS Horizontal Egress Inserts; AD - Creditevent=0x95,umask=0x1001Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.ak_bncuncore interconnectCMS Horizontal Egress Inserts; AK - Bounceevent=0x95,umask=0x201Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.bl_bncuncore interconnectCMS Horizontal Egress Inserts; BL - Bounceevent=0x95,umask=0x401Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.bl_crduncore interconnectCMS Horizontal Egress Inserts; BL - Creditevent=0x95,umask=0x4001Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.iv_bncuncore interconnectCMS Horizontal Egress Inserts; IV - Bounceevent=0x95,umask=0x801Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_nack.ad_bncuncore interconnectCMS Horizontal Egress NACKs; AD - Bounceevent=0x99,umask=0x101Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.ad_crduncore interconnectCMS Horizontal Egress NACKs; AD - Creditevent=0x99,umask=0x2001Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.ak_bncuncore interconnectCMS Horizontal Egress NACKs; AK - Bounceevent=0x99,umask=0x201Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.bl_bncuncore interconnectCMS Horizontal Egress NACKs; BL - Bounceevent=0x99,umask=0x401Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.bl_crduncore interconnectCMS Horizontal Egress NACKs; BL - Creditevent=0x99,umask=0x4001Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.iv_bncuncore interconnectCMS Horizontal Egress NACKs; IV - Bounceevent=0x99,umask=0x801Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_occupancy.ad_bncuncore interconnectCMS Horizontal Egress Occupancy; AD - Bounceevent=0x94,umask=0x101Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.ad_crduncore interconnectCMS Horizontal Egress Occupancy; AD - Creditevent=0x94,umask=0x1001Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.ak_bncuncore interconnectCMS Horizontal Egress Occupancy; AK - Bounceevent=0x94,umask=0x201Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.bl_bncuncore interconnectCMS Horizontal Egress Occupancy; BL - Bounceevent=0x94,umask=0x401Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.bl_crduncore interconnectCMS Horizontal Egress Occupancy; BL - Creditevent=0x94,umask=0x4001Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.iv_bncuncore interconnectCMS Horizontal Egress Occupancy; IV - Bounceevent=0x94,umask=0x801Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_starved.ad_bncuncore interconnectCMS Horizontal Egress Injection Starvation; AD - Bounceevent=0x9b,umask=0x101Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_horz_starved.ak_bncuncore interconnectCMS Horizontal Egress Injection Starvation; AK - Bounceevent=0x9b,umask=0x201Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_horz_starved.bl_bncuncore interconnectCMS Horizontal Egress Injection Starvation; BL - Bounceevent=0x9b,umask=0x401Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_horz_starved.iv_bncuncore interconnectCMS Horizontal Egress Injection Starvation; IV - Bounceevent=0x9b,umask=0x801Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_vert_ads_used.ad_ag0uncore interconnectCMS Vertical ADS Used; AD - Agent 0event=0x9c,umask=0x101Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_ads_used.ad_ag1uncore interconnectCMS Vertical ADS Used; AD - Agent 1event=0x9c,umask=0x1001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_ads_used.ak_ag0uncore interconnectCMS Vertical ADS Used; AK - Agent 0event=0x9c,umask=0x201Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_ads_used.ak_ag1uncore interconnectCMS Vertical ADS Used; AK - Agent 1event=0x9c,umask=0x2001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_ads_used.bl_ag0uncore interconnectCMS Vertical ADS Used; BL - Agent 0event=0x9c,umask=0x401Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_ads_used.bl_ag1uncore interconnectCMS Vertical ADS Used; BL - Agent 1event=0x9c,umask=0x4001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ad_ag0uncore interconnectCMS Vertical ADS Used; AD - Agent 0event=0x9e,umask=0x101Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ad_ag1uncore interconnectCMS Vertical ADS Used; AD - Agent 1event=0x9e,umask=0x1001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ak_ag0uncore interconnectCMS Vertical ADS Used; AK - Agent 0event=0x9e,umask=0x201Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ak_ag1uncore interconnectCMS Vertical ADS Used; AK - Agent 1event=0x9e,umask=0x2001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.bl_ag0uncore interconnectCMS Vertical ADS Used; BL - Agent 0event=0x9e,umask=0x401Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.bl_ag1uncore interconnectCMS Vertical ADS Used; BL - Agent 1event=0x9e,umask=0x4001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ivuncore interconnectCMS Vertical ADS Used; IVevent=0x9e,umask=0x801Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_cycles_full.ad_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full; AD - Agent 0event=0x92,umask=0x101Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_cycles_full.ad_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full; AD - Agent 1event=0x92,umask=0x1001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2m_txr_vert_cycles_full.ak_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full; AK - Agent 0event=0x92,umask=0x201Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_cycles_full.ak_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full; AK - Agent 1event=0x92,umask=0x2001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_m2m_txr_vert_cycles_full.bl_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full; BL - Agent 0event=0x92,umask=0x401Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2m_txr_vert_cycles_full.bl_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full; BL - Agent 1event=0x92,umask=0x4001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2m_txr_vert_cycles_full.ivuncore interconnectCycles CMS Vertical Egress Queue Is Full; IVevent=0x92,umask=0x801Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2m_txr_vert_cycles_ne.ad_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0event=0x93,umask=0x101Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_cycles_ne.ad_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1event=0x93,umask=0x1001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2m_txr_vert_cycles_ne.ak_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0event=0x93,umask=0x201Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_cycles_ne.ak_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1event=0x93,umask=0x2001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_m2m_txr_vert_cycles_ne.bl_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0event=0x93,umask=0x401Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2m_txr_vert_cycles_ne.bl_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1event=0x93,umask=0x4001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2m_txr_vert_cycles_ne.ivuncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; IVevent=0x93,umask=0x801Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2m_txr_vert_inserts.ad_ag0uncore interconnectCMS Vert Egress Allocations; AD - Agent 0event=0x91,umask=0x101Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_inserts.ad_ag1uncore interconnectCMS Vert Egress Allocations; AD - Agent 1event=0x91,umask=0x1001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2m_txr_vert_inserts.ak_ag0uncore interconnectCMS Vert Egress Allocations; AK - Agent 0event=0x91,umask=0x201Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_inserts.ak_ag1uncore interconnectCMS Vert Egress Allocations; AK - Agent 1event=0x91,umask=0x2001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_m2m_txr_vert_inserts.bl_ag0uncore interconnectCMS Vert Egress Allocations; BL - Agent 0event=0x91,umask=0x401Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2m_txr_vert_inserts.bl_ag1uncore interconnectCMS Vert Egress Allocations; BL - Agent 1event=0x91,umask=0x4001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2m_txr_vert_inserts.ivuncore interconnectCMS Vert Egress Allocations; IVevent=0x91,umask=0x801Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2m_txr_vert_nack.ad_ag0uncore interconnectCMS Vertical Egress NACKs; AD - Agent 0event=0x98,umask=0x101Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack.ad_ag1uncore interconnectCMS Vertical Egress NACKs; AD - Agent 1event=0x98,umask=0x1001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack.ak_ag0uncore interconnectCMS Vertical Egress NACKs; AK - Agent 0event=0x98,umask=0x201Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack.ak_ag1uncore interconnectCMS Vertical Egress NACKs; AK - Agent 1event=0x98,umask=0x2001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack.bl_ag0uncore interconnectCMS Vertical Egress NACKs; BL - Agent 0event=0x98,umask=0x401Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack.bl_ag1uncore interconnectCMS Vertical Egress NACKs; BL - Agent 1event=0x98,umask=0x4001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack.ivuncore interconnectCMS Vertical Egress NACKs; IVevent=0x98,umask=0x801Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_occupancy.ad_ag0uncore interconnectCMS Vert Egress Occupancy; AD - Agent 0event=0x90,umask=0x101Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_occupancy.ad_ag1uncore interconnectCMS Vert Egress Occupancy; AD - Agent 1event=0x90,umask=0x1001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2m_txr_vert_occupancy.ak_ag0uncore interconnectCMS Vert Egress Occupancy; AK - Agent 0event=0x90,umask=0x201Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_occupancy.ak_ag1uncore interconnectCMS Vert Egress Occupancy; AK - Agent 1event=0x90,umask=0x2001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_m2m_txr_vert_occupancy.bl_ag0uncore interconnectCMS Vert Egress Occupancy; BL - Agent 0event=0x90,umask=0x401Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2m_txr_vert_occupancy.bl_ag1uncore interconnectCMS Vert Egress Occupancy; BL - Agent 1event=0x90,umask=0x4001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2m_txr_vert_occupancy.ivuncore interconnectCMS Vert Egress Occupancy; IVevent=0x90,umask=0x801Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2m_txr_vert_starved.ad_ag0uncore interconnectCMS Vertical Egress Injection Starvation; AD - Agent 0event=0x9a,umask=0x101Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved.ad_ag1uncore interconnectCMS Vertical Egress Injection Starvation; AD - Agent 1event=0x9a,umask=0x1001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved.ak_ag0uncore interconnectCMS Vertical Egress Injection Starvation; AK - Agent 0event=0x9a,umask=0x201Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved.ak_ag1uncore interconnectCMS Vertical Egress Injection Starvation; AK - Agent 1event=0x9a,umask=0x2001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved.bl_ag0uncore interconnectCMS Vertical Egress Injection Starvation; BL - Agent 0event=0x9a,umask=0x401Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved.bl_ag1uncore interconnectCMS Vertical Egress Injection Starvation; BL - Agent 1event=0x9a,umask=0x4001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved.ivuncore interconnectCMS Vertical Egress Injection Starvation; IVevent=0x9a,umask=0x801Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_vert_ring_ad_in_use.dn_evenuncore interconnectVertical AD Ring In Use; Down and Evenevent=0xa6,umask=0x401Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ad_in_use.dn_odduncore interconnectVertical AD Ring In Use; Down and Oddevent=0xa6,umask=0x801Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ad_in_use.up_evenuncore interconnectVertical AD Ring In Use; Up and Evenevent=0xa6,umask=0x101Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ad_in_use.up_odduncore interconnectVertical AD Ring In Use; Up and Oddevent=0xa6,umask=0x201Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ak_in_use.dn_evenuncore interconnectVertical AK Ring In Use; Down and Evenevent=0xa8,umask=0x401Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ak_in_use.dn_odduncore interconnectVertical AK Ring In Use; Down and Oddevent=0xa8,umask=0x801Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ak_in_use.up_evenuncore interconnectVertical AK Ring In Use; Up and Evenevent=0xa8,umask=0x101Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ak_in_use.up_odduncore interconnectVertical AK Ring In Use; Up and Oddevent=0xa8,umask=0x201Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_bl_in_use.dn_evenuncore interconnectVertical BL Ring in Use; Down and Evenevent=0xaa,umask=0x401Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_bl_in_use.dn_odduncore interconnectVertical BL Ring in Use; Down and Oddevent=0xaa,umask=0x801Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_bl_in_use.up_evenuncore interconnectVertical BL Ring in Use; Up and Evenevent=0xaa,umask=0x101Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_bl_in_use.up_odduncore interconnectVertical BL Ring in Use; Up and Oddevent=0xaa,umask=0x201Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_iv_in_use.dnuncore interconnectVertical IV Ring in Use; Downevent=0xac,umask=0x401Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2m_vert_ring_iv_in_use.upuncore interconnectVertical IV Ring in Use; Upevent=0xac,umask=0x101Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2m_wpq_cycles_no_reg_credits.chn0uncore interconnectThis event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN0event=0x4d,umask=0x111unc_m2m_wpq_cycles_no_reg_credits.chn1uncore interconnectThis event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN1event=0x4d,umask=0x211unc_m2m_wpq_cycles_no_reg_credits.chn2uncore interconnectThis event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN2event=0x4d,umask=0x411unc_m2m_wpq_cycles_reg_credits.chn0uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular; Channel 0event=0x4d,umask=0x101unc_m2m_wpq_cycles_reg_credits.chn1uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular; Channel 1event=0x4d,umask=0x201unc_m2m_wpq_cycles_reg_credits.chn2uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular; Channel 2event=0x4d,umask=0x401unc_m2m_wpq_cycles_spec_credits.chn0uncore interconnectM2M->iMC WPQ Cycles w/Credits - Special; Channel 0event=0x4e,umask=0x101unc_m2m_wpq_cycles_spec_credits.chn1uncore interconnectM2M->iMC WPQ Cycles w/Credits - Special; Channel 1event=0x4e,umask=0x201unc_m2m_wpq_cycles_spec_credits.chn2uncore interconnectM2M->iMC WPQ Cycles w/Credits - Special; Channel 2event=0x4e,umask=0x401unc_m2m_write_tracker_cycles_full.ch0uncore interconnectWrite Tracker Cycles Full; Channel 0event=0x4a,umask=0x101unc_m2m_write_tracker_cycles_full.ch1uncore interconnectWrite Tracker Cycles Full; Channel 1event=0x4a,umask=0x201unc_m2m_write_tracker_cycles_full.ch2uncore interconnectWrite Tracker Cycles Full; Channel 2event=0x4a,umask=0x401unc_m2m_write_tracker_cycles_ne.ch0uncore interconnectWrite Tracker Cycles Not Empty; Channel 0event=0x4b,umask=0x101unc_m2m_write_tracker_cycles_ne.ch1uncore interconnectWrite Tracker Cycles Not Empty; Channel 1event=0x4b,umask=0x201unc_m2m_write_tracker_cycles_ne.ch2uncore interconnectWrite Tracker Cycles Not Empty; Channel 2event=0x4b,umask=0x401unc_m2m_write_tracker_inserts.ch0uncore interconnectWrite Tracker Inserts; Channel 0event=0x61,umask=0x101unc_m2m_write_tracker_inserts.ch1uncore interconnectWrite Tracker Inserts; Channel 1event=0x61,umask=0x201unc_m2m_write_tracker_inserts.ch2uncore interconnectWrite Tracker Inserts; Channel 2event=0x61,umask=0x401unc_m2m_write_tracker_occupancy.ch0uncore interconnectWrite Tracker Occupancy; Channel 0event=0x60,umask=0x101unc_m2m_write_tracker_occupancy.ch1uncore interconnectWrite Tracker Occupancy; Channel 1event=0x60,umask=0x201unc_m2m_write_tracker_occupancy.ch2uncore interconnectWrite Tracker Occupancy; Channel 2event=0x60,umask=0x401uncore_m3upiunc_m3upi_ag0_ad_crd_acquired.tgr0uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 0event=0x80,umask=0x101Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired.tgr1uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 1event=0x80,umask=0x201Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired.tgr2uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 2event=0x80,umask=0x401Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired.tgr3uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 3event=0x80,umask=0x801Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired.tgr4uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 4event=0x80,umask=0x1001Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired.tgr5uncore interconnectCMS Agent0 AD Credits Acquired; For Transgress 5event=0x80,umask=0x2001Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy.tgr0uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 0event=0x82,umask=0x101Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy.tgr1uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 1event=0x82,umask=0x201Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy.tgr2uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 2event=0x82,umask=0x401Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy.tgr3uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 3event=0x82,umask=0x801Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy.tgr4uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 4event=0x82,umask=0x1001Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy.tgr5uncore interconnectCMS Agent0 AD Credits Occupancy; For Transgress 5event=0x82,umask=0x2001Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired.tgr0uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 0event=0x88,umask=0x101Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired.tgr1uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 1event=0x88,umask=0x201Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired.tgr2uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 2event=0x88,umask=0x401Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired.tgr3uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 3event=0x88,umask=0x801Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired.tgr4uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 4event=0x88,umask=0x1001Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired.tgr5uncore interconnectCMS Agent0 BL Credits Acquired; For Transgress 5event=0x88,umask=0x2001Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy.tgr0uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 0event=0x8a,umask=0x101Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy.tgr1uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 1event=0x8a,umask=0x201Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy.tgr2uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 2event=0x8a,umask=0x401Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy.tgr3uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 3event=0x8a,umask=0x801Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy.tgr4uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 4event=0x8a,umask=0x1001Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy.tgr5uncore interconnectCMS Agent0 BL Credits Occupancy; For Transgress 5event=0x8a,umask=0x2001Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired.tgr0uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 0event=0x84,umask=0x101Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired.tgr1uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 1event=0x84,umask=0x201Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired.tgr2uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 2event=0x84,umask=0x401Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired.tgr3uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 3event=0x84,umask=0x801Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired.tgr4uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 4event=0x84,umask=0x1001Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired.tgr5uncore interconnectCMS Agent1 AD Credits Acquired; For Transgress 5event=0x84,umask=0x2001Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy.tgr0uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 0event=0x86,umask=0x101Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy.tgr1uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 1event=0x86,umask=0x201Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy.tgr2uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 2event=0x86,umask=0x401Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy.tgr3uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 3event=0x86,umask=0x801Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy.tgr4uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 4event=0x86,umask=0x1001Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy.tgr5uncore interconnectCMS Agent1 AD Credits Occupancy; For Transgress 5event=0x86,umask=0x2001Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy.tgr0uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 0event=0x8e,umask=0x101Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy.tgr1uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 1event=0x8e,umask=0x201Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy.tgr2uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 2event=0x8e,umask=0x401Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy.tgr3uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 3event=0x8e,umask=0x801Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy.tgr4uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 4event=0x8e,umask=0x1001Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy.tgr5uncore interconnectCMS Agent1 BL Credits Occupancy; For Transgress 5event=0x8e,umask=0x2001Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_credits_acquired.tgr0uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 0event=0x8c,umask=0x101Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_credits_acquired.tgr1uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 1event=0x8c,umask=0x201Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_credits_acquired.tgr2uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 2event=0x8c,umask=0x401Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_credits_acquired.tgr3uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 3event=0x8c,umask=0x801Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_credits_acquired.tgr4uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 4event=0x8c,umask=0x1001Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_credits_acquired.tgr5uncore interconnectCMS Agent1 BL Credits Acquired; For Transgress 5event=0x8c,umask=0x2001Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_cha_ad_credits_empty.requncore interconnectCBox AD Credits Empty; Requestsevent=0x22,umask=0x401No credits available to send to Cbox on the AD Ring (covers higher CBoxes)unc_m3upi_cha_ad_credits_empty.snpuncore interconnectCBox AD Credits Empty; Snoopsevent=0x22,umask=0x801No credits available to send to Cbox on the AD Ring (covers higher CBoxes)unc_m3upi_cha_ad_credits_empty.vnauncore interconnectCBox AD Credits Empty; VNA Messagesevent=0x22,umask=0x101No credits available to send to Cbox on the AD Ring (covers higher CBoxes)unc_m3upi_cha_ad_credits_empty.wbuncore interconnectCBox AD Credits Empty; Writebacksevent=0x22,umask=0x201No credits available to send to Cbox on the AD Ring (covers higher CBoxes)unc_m3upi_clockticksuncore interconnectNumber of uclks in domainevent=0x101Counts the number of uclks in the M3 uclk domain.  This could be slightly different than the count in the Ubox because of enable/freeze delays.  However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cyclesunc_m3upi_cms_clockticksuncore interconnectCMS Clockticksevent=0xc001unc_m3upi_d2c_sentuncore interconnectD2C Sentevent=0x2b01Count cases BL sends direct to coreunc_m3upi_d2u_sentuncore interconnectD2U Sentevent=0x2a01Cases where SMI3 sends D2U commandunc_m3upi_egress_ordering.iv_snoopgo_dnuncore interconnectEgress Blocking due to Ordering requirements; Downevent=0xae,umask=0x401Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m3upi_egress_ordering.iv_snoopgo_upuncore interconnectEgress Blocking due to Ordering requirements; Upevent=0xae,umask=0x101Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m3upi_fast_asserted.horzuncore interconnectFaST wire asserted; Horizontalevent=0xa5,umask=0x201Counts the number of cycles either the local or incoming distress signals are asserted.  Incoming distress includes up, dn and acrossunc_m3upi_fast_asserted.vertuncore interconnectFaST wire asserted; Verticalevent=0xa5,umask=0x101Counts the number of cycles either the local or incoming distress signals are asserted.  Incoming distress includes up, dn and acrossunc_m3upi_horz_ring_ad_in_use.left_evenuncore interconnectHorizontal AD Ring In Use; Left and Evenevent=0xa7,umask=0x101Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ad_in_use.left_odduncore interconnectHorizontal AD Ring In Use; Left and Oddevent=0xa7,umask=0x201Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ad_in_use.right_evenuncore interconnectHorizontal AD Ring In Use; Right and Evenevent=0xa7,umask=0x401Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ad_in_use.right_odduncore interconnectHorizontal AD Ring In Use; Right and Oddevent=0xa7,umask=0x801Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ak_in_use.left_evenuncore interconnectHorizontal AK Ring In Use; Left and Evenevent=0xa9,umask=0x101Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ak_in_use.left_odduncore interconnectHorizontal AK Ring In Use; Left and Oddevent=0xa9,umask=0x201Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ak_in_use.right_evenuncore interconnectHorizontal AK Ring In Use; Right and Evenevent=0xa9,umask=0x401Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ak_in_use.right_odduncore interconnectHorizontal AK Ring In Use; Right and Oddevent=0xa9,umask=0x801Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_bl_in_use.left_evenuncore interconnectHorizontal BL Ring in Use; Left and Evenevent=0xab,umask=0x101Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_bl_in_use.left_odduncore interconnectHorizontal BL Ring in Use; Left and Oddevent=0xab,umask=0x201Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_bl_in_use.right_evenuncore interconnectHorizontal BL Ring in Use; Right and Evenevent=0xab,umask=0x401Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_bl_in_use.right_odduncore interconnectHorizontal BL Ring in Use; Right and Oddevent=0xab,umask=0x801Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_iv_in_use.leftuncore interconnectHorizontal IV Ring in Use; Leftevent=0xad,umask=0x101Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m3upi_horz_ring_iv_in_use.rightuncore interconnectHorizontal IV Ring in Use; Rightevent=0xad,umask=0x401Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m3upi_m2_bl_credits_empty.iio0_iio1_ncbuncore interconnectM2 BL Credits Empty; IIO0 and IIO1 share the same ring destination. (1 VN0 credit only)event=0x23,umask=0x101No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.iio2_ncbuncore interconnectM2 BL Credits Empty; IIO2event=0x23,umask=0x201No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.iio3_ncbuncore interconnectM2 BL Credits Empty; IIO3event=0x23,umask=0x401No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.iio4_ncbuncore interconnectM2 BL Credits Empty; IIO4event=0x23,umask=0x801No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.iio5_ncbuncore interconnectM2 BL Credits Empty; IIO5event=0x23,umask=0x1001No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.ncsuncore interconnectM2 BL Credits Empty; All IIO targets for NCS are in single mask. ORs them togetherevent=0x23,umask=0x2001No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.ncs_seluncore interconnectM2 BL Credits Empty; Selected M2p BL NCS creditsevent=0x23,umask=0x4001No vn0 and vna credits available to send to M2unc_m3upi_multi_slot_rcvd.ad_slot0uncore interconnectMulti Slot Flit Received; AD - Slot 0event=0x3e,umask=0x101Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.ad_slot1uncore interconnectMulti Slot Flit Received; AD - Slot 1event=0x3e,umask=0x201Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.ad_slot2uncore interconnectMulti Slot Flit Received; AD - Slot 2event=0x3e,umask=0x401Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.ak_slot0uncore interconnectMulti Slot Flit Received; AK - Slot 0event=0x3e,umask=0x1001Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.ak_slot2uncore interconnectMulti Slot Flit Received; AK - Slot 2event=0x3e,umask=0x2001Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.bl_slot0uncore interconnectMulti Slot Flit Received; BL - Slot 0event=0x3e,umask=0x801Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_ring_bounces_horz.aduncore interconnectMessages that bounced on the Horizontal Ring.; ADevent=0xa1,umask=0x101Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m3upi_ring_bounces_horz.akuncore interconnectMessages that bounced on the Horizontal Ring.; AKevent=0xa1,umask=0x201Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m3upi_ring_bounces_horz.bluncore interconnectMessages that bounced on the Horizontal Ring.; BLevent=0xa1,umask=0x401Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m3upi_ring_bounces_horz.ivuncore interconnectMessages that bounced on the Horizontal Ring.; IVevent=0xa1,umask=0x801Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.aduncore interconnectMessages that bounced on the Vertical Ring.; ADevent=0xa0,umask=0x101Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.akuncore interconnectMessages that bounced on the Vertical Ring.; Acknowledgements to coreevent=0xa0,umask=0x201Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.bluncore interconnectMessages that bounced on the Vertical Ring.; Data Responses to coreevent=0xa0,umask=0x401Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.ivuncore interconnectMessages that bounced on the Vertical Ring.; Snoops of processor's cacheevent=0xa0,umask=0x801Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_sink_starved_horz.aduncore interconnectSink Starvation on Horizontal Ring; ADevent=0xa3,umask=0x101unc_m3upi_ring_sink_starved_horz.akuncore interconnectSink Starvation on Horizontal Ring; AKevent=0xa3,umask=0x201unc_m3upi_ring_sink_starved_horz.ak_ag1uncore interconnectSink Starvation on Horizontal Ring; Acknowledgements to Agent 1event=0xa3,umask=0x2001unc_m3upi_ring_sink_starved_horz.bluncore interconnectSink Starvation on Horizontal Ring; BLevent=0xa3,umask=0x401unc_m3upi_ring_sink_starved_horz.ivuncore interconnectSink Starvation on Horizontal Ring; IVevent=0xa3,umask=0x801unc_m3upi_ring_sink_starved_vert.aduncore interconnectSink Starvation on Vertical Ring; ADevent=0xa2,umask=0x101unc_m3upi_ring_sink_starved_vert.akuncore interconnectSink Starvation on Vertical Ring; Acknowledgements to coreevent=0xa2,umask=0x201unc_m3upi_ring_sink_starved_vert.bluncore interconnectSink Starvation on Vertical Ring; Data Responses to coreevent=0xa2,umask=0x401unc_m3upi_ring_sink_starved_vert.ivuncore interconnectSink Starvation on Vertical Ring; Snoops of processor's cacheevent=0xa2,umask=0x801unc_m3upi_ring_src_thrtluncore interconnectSource Throttleevent=0xa401unc_m3upi_rxc_arb_lost_vn0.ad_requncore interconnectLost Arb for VN0; REQ on ADevent=0x4b,umask=0x101VN0 message requested but lost arbitration; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_lost_vn0.ad_rspuncore interconnectLost Arb for VN0; RSP on ADevent=0x4b,umask=0x401VN0 message requested but lost arbitration; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_lost_vn0.ad_snpuncore interconnectLost Arb for VN0; SNP on ADevent=0x4b,umask=0x201VN0 message requested but lost arbitration; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_lost_vn0.bl_ncbuncore interconnectLost Arb for VN0; NCB on BLevent=0x4b,umask=0x2001VN0 message requested but lost arbitration; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_lost_vn0.bl_ncsuncore interconnectLost Arb for VN0; NCS on BLevent=0x4b,umask=0x4001VN0 message requested but lost arbitration; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_lost_vn0.bl_rspuncore interconnectLost Arb for VN0; RSP on BLevent=0x4b,umask=0x801VN0 message requested but lost arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_lost_vn0.bl_wbuncore interconnectLost Arb for VN0; WB on BLevent=0x4b,umask=0x1001VN0 message requested but lost arbitration; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_lost_vn1.ad_requncore interconnectLost Arb for VN1; REQ on ADevent=0x4c,umask=0x101VN1 message requested but lost arbitration; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_lost_vn1.ad_rspuncore interconnectLost Arb for VN1; RSP on ADevent=0x4c,umask=0x401VN1 message requested but lost arbitration; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_lost_vn1.ad_snpuncore interconnectLost Arb for VN1; SNP on ADevent=0x4c,umask=0x201VN1 message requested but lost arbitration; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_lost_vn1.bl_ncbuncore interconnectLost Arb for VN1; NCB on BLevent=0x4c,umask=0x2001VN1 message requested but lost arbitration; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_lost_vn1.bl_ncsuncore interconnectLost Arb for VN1; NCS on BLevent=0x4c,umask=0x4001VN1 message requested but lost arbitration; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_lost_vn1.bl_rspuncore interconnectLost Arb for VN1; RSP on BLevent=0x4c,umask=0x801VN1 message requested but lost arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_lost_vn1.bl_wbuncore interconnectLost Arb for VN1; WB on BLevent=0x4c,umask=0x1001VN1 message requested but lost arbitration; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_misc.adbl_parallel_winuncore interconnectArb Miscellaneous; AD, BL Parallel Winevent=0x4d,umask=0x4001AD and BL messages won arbitration concurrently / in parallelunc_m3upi_rxc_arb_misc.no_prog_ad_vn0uncore interconnectArb Miscellaneous; No Progress on Pending AD VN0event=0x4d,umask=0x401Arbitration stage made no progress on pending ad vn0 messages because slotting stage cannot accept new messageunc_m3upi_rxc_arb_misc.no_prog_ad_vn1uncore interconnectArb Miscellaneous; No Progress on Pending AD VN1event=0x4d,umask=0x801Arbitration stage made no progress on pending ad vn1 messages because slotting stage cannot accept new messageunc_m3upi_rxc_arb_misc.no_prog_bl_vn0uncore interconnectArb Miscellaneous; No Progress on Pending BL VN0event=0x4d,umask=0x1001Arbitration stage made no progress on pending bl vn0 messages because slotting stage cannot accept new messageunc_m3upi_rxc_arb_misc.no_prog_bl_vn1uncore interconnectArb Miscellaneous; No Progress on Pending BL VN1event=0x4d,umask=0x2001Arbitration stage made no progress on pending bl vn1 messages because slotting stage cannot accept new messageunc_m3upi_rxc_arb_misc.par_bias_vn0uncore interconnectArb Miscellaneous; Parallel Bias to VN0event=0x4d,umask=0x101VN0/VN1 arbiter gave second, consecutive win to vn0, delaying vn1 win, because vn0 offered parallel ad/blunc_m3upi_rxc_arb_misc.par_bias_vn1uncore interconnectArb Miscellaneous; Parallel Bias to VN1event=0x4d,umask=0x201VN0/VN1 arbiter gave second, consecutive win to vn1, delaying vn0 win, because vn1 offered parallel ad/blunc_m3upi_rxc_arb_noad_req_vn0.ad_requncore interconnectCan't Arb for VN0; REQ on ADevent=0x49,umask=0x101VN0 message was not able to request arbitration while some other message won arbitration; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_noad_req_vn0.ad_rspuncore interconnectCan't Arb for VN0; RSP on ADevent=0x49,umask=0x401VN0 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_noad_req_vn0.ad_snpuncore interconnectCan't Arb for VN0; SNP on ADevent=0x49,umask=0x201VN0 message was not able to request arbitration while some other message won arbitration; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_noad_req_vn0.bl_ncbuncore interconnectCan't Arb for VN0; NCB on BLevent=0x49,umask=0x2001VN0 message was not able to request arbitration while some other message won arbitration; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_noad_req_vn0.bl_ncsuncore interconnectCan't Arb for VN0; NCS on BLevent=0x49,umask=0x4001VN0 message was not able to request arbitration while some other message won arbitration; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_noad_req_vn0.bl_rspuncore interconnectCan't Arb for VN0; RSP on BLevent=0x49,umask=0x801VN0 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_noad_req_vn0.bl_wbuncore interconnectCan't Arb for VN0; WB on BLevent=0x49,umask=0x1001VN0 message was not able to request arbitration while some other message won arbitration; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_noad_req_vn1.ad_requncore interconnectCan't Arb for VN1; REQ on ADevent=0x4a,umask=0x101VN1 message was not able to request arbitration while some other message won arbitration; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_noad_req_vn1.ad_rspuncore interconnectCan't Arb for VN1; RSP on ADevent=0x4a,umask=0x401VN1 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_noad_req_vn1.ad_snpuncore interconnectCan't Arb for VN1; SNP on ADevent=0x4a,umask=0x201VN1 message was not able to request arbitration while some other message won arbitration; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_noad_req_vn1.bl_ncbuncore interconnectCan't Arb for VN1; NCB on BLevent=0x4a,umask=0x2001VN1 message was not able to request arbitration while some other message won arbitration; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_noad_req_vn1.bl_ncsuncore interconnectCan't Arb for VN1; NCS on BLevent=0x4a,umask=0x4001VN1 message was not able to request arbitration while some other message won arbitration; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_noad_req_vn1.bl_rspuncore interconnectCan't Arb for VN1; RSP on BLevent=0x4a,umask=0x801VN1 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_noad_req_vn1.bl_wbuncore interconnectCan't Arb for VN1; WB on BLevent=0x4a,umask=0x1001VN1 message was not able to request arbitration while some other message won arbitration; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_nocred_vn0.ad_requncore interconnectNo Credits to Arb for VN0; REQ on ADevent=0x47,umask=0x101VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_nocred_vn0.ad_rspuncore interconnectNo Credits to Arb for VN0; RSP on ADevent=0x47,umask=0x401VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_nocred_vn0.ad_snpuncore interconnectNo Credits to Arb for VN0; SNP on ADevent=0x47,umask=0x201VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_nocred_vn0.bl_ncbuncore interconnectNo Credits to Arb for VN0; NCB on BLevent=0x47,umask=0x2001VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_nocred_vn0.bl_ncsuncore interconnectNo Credits to Arb for VN0; NCS on BLevent=0x47,umask=0x4001VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_nocred_vn0.bl_rspuncore interconnectNo Credits to Arb for VN0; RSP on BLevent=0x47,umask=0x801VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_nocred_vn0.bl_wbuncore interconnectNo Credits to Arb for VN0; WB on BLevent=0x47,umask=0x1001VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_nocred_vn1.ad_requncore interconnectNo Credits to Arb for VN1; REQ on ADevent=0x48,umask=0x101VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_nocred_vn1.ad_rspuncore interconnectNo Credits to Arb for VN1; RSP on ADevent=0x48,umask=0x401VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_nocred_vn1.ad_snpuncore interconnectNo Credits to Arb for VN1; SNP on ADevent=0x48,umask=0x201VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_nocred_vn1.bl_ncbuncore interconnectNo Credits to Arb for VN1; NCB on BLevent=0x48,umask=0x2001VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_nocred_vn1.bl_ncsuncore interconnectNo Credits to Arb for VN1; NCS on BLevent=0x48,umask=0x4001VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_nocred_vn1.bl_rspuncore interconnectNo Credits to Arb for VN1; RSP on BLevent=0x48,umask=0x801VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_nocred_vn1.bl_wbuncore interconnectNo Credits to Arb for VN1; WB on BLevent=0x48,umask=0x1001VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_bypassed.ad_s0_bl_arbuncore interconnectIngress Queue Bypasses; AD to Slot 0 on BL Arbevent=0x40,umask=0x201Number of times message is bypassed around the Ingress Queue; AD is taking bypass to slot 0 of independent flit while bl message is in arbitrationunc_m3upi_rxc_bypassed.ad_s0_idleuncore interconnectIngress Queue Bypasses; AD to Slot 0 on Idleevent=0x40,umask=0x101Number of times message is bypassed around the Ingress Queue; AD is taking bypass to slot 0 of independent flit while pipeline is idleunc_m3upi_rxc_bypassed.ad_s1_bl_slotuncore interconnectIngress Queue Bypasses; AD + BL to Slot 1event=0x40,umask=0x401Number of times message is bypassed around the Ingress Queue; AD is taking bypass to flit slot 1 while merging with bl message in same flitunc_m3upi_rxc_bypassed.ad_s2_bl_slotuncore interconnectIngress Queue Bypasses; AD + BL to Slot 2event=0x40,umask=0x801Number of times message is bypassed around the Ingress Queue; AD is taking bypass to flit slot 2 while merging with bl message in same flitunc_m3upi_rxc_collision_vn0.ad_requncore interconnectVN0 message lost contest for flit; REQ on ADevent=0x50,umask=0x101Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_collision_vn0.ad_rspuncore interconnectVN0 message lost contest for flit; RSP on ADevent=0x50,umask=0x401Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_collision_vn0.ad_snpuncore interconnectVN0 message lost contest for flit; SNP on ADevent=0x50,umask=0x201Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_collision_vn0.bl_ncbuncore interconnectVN0 message lost contest for flit; NCB on BLevent=0x50,umask=0x2001Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_collision_vn0.bl_ncsuncore interconnectVN0 message lost contest for flit; NCS on BLevent=0x50,umask=0x4001Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_collision_vn0.bl_rspuncore interconnectVN0 message lost contest for flit; RSP on BLevent=0x50,umask=0x801Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_collision_vn0.bl_wbuncore interconnectVN0 message lost contest for flit; WB on BLevent=0x50,umask=0x1001Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_collision_vn1.ad_requncore interconnectVN1 message lost contest for flit; REQ on ADevent=0x51,umask=0x101Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_collision_vn1.ad_rspuncore interconnectVN1 message lost contest for flit; RSP on ADevent=0x51,umask=0x401Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_collision_vn1.ad_snpuncore interconnectVN1 message lost contest for flit; SNP on ADevent=0x51,umask=0x201Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_collision_vn1.bl_ncbuncore interconnectVN1 message lost contest for flit; NCB on BLevent=0x51,umask=0x2001Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_collision_vn1.bl_ncsuncore interconnectVN1 message lost contest for flit; NCS on BLevent=0x51,umask=0x4001Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_collision_vn1.bl_rspuncore interconnectVN1 message lost contest for flit; RSP on BLevent=0x51,umask=0x801Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_collision_vn1.bl_wbuncore interconnectVN1 message lost contest for flit; WB on BLevent=0x51,umask=0x1001Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_crd_misc.any_bgf_fifouncore interconnectMiscellaneous Credit Events; Any In BGF FIFOevent=0x60,umask=0x101Indication that at least one packet (flit) is in the bgf (fifo only)unc_m3upi_rxc_crd_misc.any_bgf_pathuncore interconnectMiscellaneous Credit Events; Any in BGF Pathevent=0x60,umask=0x201Indication that at least one packet (flit) is in the bgf path (i.e. pipe to fifo)unc_m3upi_rxc_crd_misc.no_d2k_for_arbuncore interconnectMiscellaneous Credit Events; No D2K For Arbevent=0x60,umask=0x401VN0 or VN1 BL RSP message was blocked from arbitration request due to lack of D2K CMP creditsunc_m3upi_rxc_crd_occ.d2k_crduncore interconnectCredit Occupancy; D2K Creditsevent=0x61,umask=0x1001D2K completion fifo credit occupancy (credits in use), accumulated across all cyclesunc_m3upi_rxc_crd_occ.flits_in_fifouncore interconnectCredit Occupancy; Packets in BGF FIFOevent=0x61,umask=0x201Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in fifounc_m3upi_rxc_crd_occ.flits_in_pathuncore interconnectCredit Occupancy; Packets in BGF Pathevent=0x61,umask=0x401Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in path (i.e. pipe to fifo or fifo)unc_m3upi_rxc_crd_occ.p1p_fifouncore interconnectCredit Occupancyevent=0x61,umask=0x4001count of bl messages in pump-1-pending state, in completion fifo onlyunc_m3upi_rxc_crd_occ.p1p_totaluncore interconnectCredit Occupancyevent=0x61,umask=0x2001count of bl messages in pump-1-pending state, in marker table and in fifounc_m3upi_rxc_crd_occ.txq_crduncore interconnectCredit Occupancy; Transmit Creditsevent=0x61,umask=0x801Link layer transmit queue credit occupancy (credits in use), accumulated across all cyclesunc_m3upi_rxc_crd_occ.vna_in_useuncore interconnectCredit Occupancy; VNA In Useevent=0x61,umask=0x101Remote UPI VNA credit occupancy (number of credits in use), accumulated across all cyclesunc_m3upi_rxc_cycles_ne_vn0.ad_requncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty; REQ on ADevent=0x43,umask=0x101Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_cycles_ne_vn0.ad_rspuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty; RSP on ADevent=0x43,umask=0x401Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_cycles_ne_vn0.ad_snpuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty; SNP on ADevent=0x43,umask=0x201Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_cycles_ne_vn0.bl_ncbuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty; NCB on BLevent=0x43,umask=0x2001Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_cycles_ne_vn0.bl_ncsuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty; NCS on BLevent=0x43,umask=0x4001Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_cycles_ne_vn0.bl_rspuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty; RSP on BLevent=0x43,umask=0x801Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_cycles_ne_vn0.bl_wbuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty; WB on BLevent=0x43,umask=0x1001Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_cycles_ne_vn1.ad_requncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty; REQ on ADevent=0x44,umask=0x101Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_cycles_ne_vn1.ad_rspuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty; RSP on ADevent=0x44,umask=0x401Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_cycles_ne_vn1.ad_snpuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty; SNP on ADevent=0x44,umask=0x201Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_cycles_ne_vn1.bl_ncbuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty; NCB on BLevent=0x44,umask=0x2001Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_cycles_ne_vn1.bl_ncsuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty; NCS on BLevent=0x44,umask=0x4001Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_cycles_ne_vn1.bl_rspuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty; RSP on BLevent=0x44,umask=0x801Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_cycles_ne_vn1.bl_wbuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty; WB on BLevent=0x44,umask=0x1001Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_flits_data_not_sent.alluncore interconnectData Flit Not Sent; Allevent=0x57,umask=0x101Data flit is ready for transmission but could not be sentunc_m3upi_rxc_flits_data_not_sent.no_bgfuncore interconnectData Flit Not Sent; No BGF Creditsevent=0x57,umask=0x201Data flit is ready for transmission but could not be sentunc_m3upi_rxc_flits_data_not_sent.no_txquncore interconnectData Flit Not Sent; No TxQ Creditsevent=0x57,umask=0x401Data flit is ready for transmission but could not be sentunc_m3upi_rxc_flits_gen_bl.p0_waituncore interconnectGenerating BL Data Flit Sequence; Wait on Pump 0event=0x59,umask=0x101generating bl data flit sequence; waiting for data pump 0unc_m3upi_rxc_flits_gen_bl.p1p_at_limituncore interconnectGenerating BL Data Flit Sequenceevent=0x59,umask=0x1001pump-1-pending logic is at capacity (pending table plus completion fifo at limit)unc_m3upi_rxc_flits_gen_bl.p1p_busyuncore interconnectGenerating BL Data Flit Sequenceevent=0x59,umask=0x801pump-1-pending logic is tracking at least one messageunc_m3upi_rxc_flits_gen_bl.p1p_fifo_fulluncore interconnectGenerating BL Data Flit Sequenceevent=0x59,umask=0x4001pump-1-pending completion fifo is fullunc_m3upi_rxc_flits_gen_bl.p1p_hold_p0uncore interconnectGenerating BL Data Flit Sequenceevent=0x59,umask=0x2001pump-1-pending logic is at or near capacity, such that pump-0-only bl messages are getting stalled in slotting stageunc_m3upi_rxc_flits_gen_bl.p1p_to_limbouncore interconnectGenerating BL Data Flit Sequenceevent=0x59,umask=0x401a bl message finished but is in limbo and moved to pump-1-pending logicunc_m3upi_rxc_flits_gen_bl.p1_waituncore interconnectGenerating BL Data Flit Sequence; Wait on Pump 1event=0x59,umask=0x201generating bl data flit sequence; waiting for data pump 1unc_m3upi_rxc_flits_miscuncore interconnectUNC_M3UPI_RxC_FLITS_MISCevent=0x5a01unc_m3upi_rxc_flits_sent.1_msguncore interconnectSent Header Flit; One Messageevent=0x56,umask=0x101One message in flit; VNA or non-VNA flitunc_m3upi_rxc_flits_sent.1_msg_vnxuncore interconnectSent Header Flit; One Message in non-VNAevent=0x56,umask=0x801One message in flit; non-VNA flitunc_m3upi_rxc_flits_sent.2_msgsuncore interconnectSent Header Flit; Two Messagesevent=0x56,umask=0x201Two messages in flit; VNA flitunc_m3upi_rxc_flits_sent.3_msgsuncore interconnectSent Header Flit; Three Messagesevent=0x56,umask=0x401Three messages in flit; VNA flitunc_m3upi_rxc_flits_sent.slots_1uncore interconnectSent Header Flitevent=0x56,umask=0x1001unc_m3upi_rxc_flits_sent.slots_2uncore interconnectSent Header Flitevent=0x56,umask=0x2001unc_m3upi_rxc_flits_sent.slots_3uncore interconnectSent Header Flitevent=0x56,umask=0x4001unc_m3upi_rxc_flits_slot_bl.alluncore interconnectSlotting BL Message Into Header Flit; Allevent=0x58,umask=0x101unc_m3upi_rxc_flits_slot_bl.need_datauncore interconnectSlotting BL Message Into Header Flit; Needs Data Flitevent=0x58,umask=0x201BL message requires data flit sequenceunc_m3upi_rxc_flits_slot_bl.p0_waituncore interconnectSlotting BL Message Into Header Flit; Wait on Pump 0event=0x58,umask=0x401Waiting for header pump 0unc_m3upi_rxc_flits_slot_bl.p1_not_requncore interconnectSlotting BL Message Into Header Flit; Don't Need Pump 1event=0x58,umask=0x1001Header pump 1 is not required for flitunc_m3upi_rxc_flits_slot_bl.p1_not_req_but_bubbleuncore interconnectSlotting BL Message Into Header Flit; Don't Need Pump 1 - Bubbleevent=0x58,umask=0x2001Header pump 1 is not required for flit but flit transmission delayedunc_m3upi_rxc_flits_slot_bl.p1_not_req_not_availuncore interconnectSlotting BL Message Into Header Flit; Don't Need Pump 1 - Not Availevent=0x58,umask=0x4001Header pump 1 is not required for flit and not availableunc_m3upi_rxc_flits_slot_bl.p1_waituncore interconnectSlotting BL Message Into Header Flit; Wait on Pump 1event=0x58,umask=0x801Waiting for header pump 1unc_m3upi_rxc_flit_gen_hdr1.accumuncore interconnectFlit Gen - Header 1; Accumulateevent=0x53,umask=0x101Events related to Header Flit Generation - Set 1; Header flit slotting control state machine is in any accumulate state; multi-message flit may be assembled over multiple cyclesunc_m3upi_rxc_flit_gen_hdr1.accum_readuncore interconnectFlit Gen - Header 1; Accumulate Readyevent=0x53,umask=0x201Events related to Header Flit Generation - Set 1; header flit slotting control state machine is in accum_ready state; flit is ready to send but transmission is blocked; more messages may be slotted into flitunc_m3upi_rxc_flit_gen_hdr1.accum_wasteduncore interconnectFlit Gen - Header 1; Accumulate Wastedevent=0x53,umask=0x401Events related to Header Flit Generation - Set 1; Flit is being assembled over multiple cycles, but no additional message is being slotted into flit in current cycle; accumulate cycle is wastedunc_m3upi_rxc_flit_gen_hdr1.ahead_blockeduncore interconnectFlit Gen - Header 1; Run-Ahead - Blockedevent=0x53,umask=0x801Events related to Header Flit Generation - Set 1; Header flit slotting entered run-ahead state; new header flit is started while transmission of prior, fully assembled flit is blockedunc_m3upi_rxc_flit_gen_hdr1.ahead_msguncore interconnectFlit Gen - Header 1; Run-Ahead - Messageevent=0x53,umask=0x1001Events related to Header Flit Generation - Set 1; Header flit slotting is in run-ahead to start new flit, and message is actually slotted into new flitunc_m3upi_rxc_flit_gen_hdr1.paruncore interconnectFlit Gen - Header 1; Parallel Okevent=0x53,umask=0x2001Events related to Header Flit Generation - Set 1; New header flit construction may proceed in parallel with data flit sequenceunc_m3upi_rxc_flit_gen_hdr1.par_flituncore interconnectFlit Gen - Header 1; Parallel Flit Finishedevent=0x53,umask=0x8001Events related to Header Flit Generation - Set 1; Header flit finished assembly in parallel with data flit sequenceunc_m3upi_rxc_flit_gen_hdr1.par_msguncore interconnectFlit Gen - Header 1; Parallel Messageevent=0x53,umask=0x4001Events related to Header Flit Generation - Set 1; Message is slotted into header flit in parallel with data flit sequenceunc_m3upi_rxc_flit_gen_hdr2.rmstalluncore interconnectFlit Gen - Header 2; Rate-matching Stallevent=0x54,umask=0x101Events related to Header Flit Generation - Set 2; Rate-matching stall injectedunc_m3upi_rxc_flit_gen_hdr2.rmstall_nomsguncore interconnectFlit Gen - Header 2; Rate-matching Stall - No Messageevent=0x54,umask=0x201Events related to Header Flit Generation - Set 2; Rate matching stall injected, but no additional message slotted during stall cycleunc_m3upi_rxc_flit_not_sent.alluncore interconnectHeader Not Sent; Allevent=0x55,umask=0x101header flit is ready for transmission but could not be sentunc_m3upi_rxc_flit_not_sent.no_bgf_crduncore interconnectHeader Not Sent; No BGF Creditsevent=0x55,umask=0x201header flit is ready for transmission but could not be sent; No BGF credits availableunc_m3upi_rxc_flit_not_sent.no_bgf_no_msguncore interconnectHeader Not Sent; No BGF Credits + No Extra Message Slottedevent=0x55,umask=0x801header flit is ready for transmission but could not be sent; No BGF credits available; no additional message slotted into flitunc_m3upi_rxc_flit_not_sent.no_txq_crduncore interconnectHeader Not Sent; No TxQ Creditsevent=0x55,umask=0x401header flit is ready for transmission but could not be sent; No TxQ credits availableunc_m3upi_rxc_flit_not_sent.no_txq_no_msguncore interconnectHeader Not Sent; No TxQ Credits + No Extra Message Slottedevent=0x55,umask=0x1001header flit is ready for transmission but could not be sent; No TxQ credits available; no additional message slotted into flitunc_m3upi_rxc_flit_not_sent.one_takenuncore interconnectHeader Not Sent; Sent - One Slot Takenevent=0x55,umask=0x2001header flit is ready for transmission but could not be sent; sending header flit with only one slot taken (two slots free)unc_m3upi_rxc_flit_not_sent.three_takenuncore interconnectHeader Not Sent; Sent - Three Slots Takenevent=0x55,umask=0x8001header flit is ready for transmission but could not be sent; sending header flit with three slots taken (no slots free)unc_m3upi_rxc_flit_not_sent.two_takenuncore interconnectHeader Not Sent; Sent - Two Slots Takenevent=0x55,umask=0x4001header flit is ready for transmission but could not be sent; sending header flit with only two slots taken (one slots free)unc_m3upi_rxc_held.cant_slot_aduncore interconnectMessage Held; Can't Slot ADevent=0x52,umask=0x4001some AD message could not be slotted (logical OR of all AD events under INGR_SLOT_CANT_MC_VN{0,1})unc_m3upi_rxc_held.cant_slot_bluncore interconnectMessage Held; Can't Slot BLevent=0x52,umask=0x8001some BL message could not be slotted (logical OR of all BL events under INGR_SLOT_CANT_MC_VN{0,1})unc_m3upi_rxc_held.parallel_ad_lostuncore interconnectMessage Held; Parallel AD Lostevent=0x52,umask=0x1001some AD message lost contest for slot 0 (logical OR of all AD events under INGR_SLOT_LOST_MC_VN{0,1})unc_m3upi_rxc_held.parallel_attemptuncore interconnectMessage Held; Parallel Attemptevent=0x52,umask=0x401ad and bl messages attempted to slot into the same flit in parallelunc_m3upi_rxc_held.parallel_bl_lostuncore interconnectMessage Held; Parallel BL Lostevent=0x52,umask=0x2001some BL message lost contest for slot 0 (logical OR of all BL events under INGR_SLOT_LOST_MC_VN{0,1})unc_m3upi_rxc_held.parallel_successuncore interconnectMessage Held; Parallel Successevent=0x52,umask=0x801ad and bl messages were actually slotted into the same flit in parallelunc_m3upi_rxc_held.vn0uncore interconnectMessage Held; VN0event=0x52,umask=0x101vn0 message(s) that couldn't be slotted into last vn0 flit are held in slotting stage while processing vn1 flitunc_m3upi_rxc_held.vn1uncore interconnectMessage Held; VN1event=0x52,umask=0x201vn1 message(s) that couldn't be slotted into last vn1 flit are held in slotting stage while processing vn0 flitunc_m3upi_rxc_inserts_vn0.ad_requncore interconnectVN0 Ingress (from CMS) Queue - Inserts; REQ on ADevent=0x41,umask=0x101Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_inserts_vn0.ad_rspuncore interconnectVN0 Ingress (from CMS) Queue - Inserts; RSP on ADevent=0x41,umask=0x401Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_inserts_vn0.ad_snpuncore interconnectVN0 Ingress (from CMS) Queue - Inserts; SNP on ADevent=0x41,umask=0x201Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_inserts_vn0.bl_ncbuncore interconnectVN0 Ingress (from CMS) Queue - Inserts; NCB on BLevent=0x41,umask=0x2001Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_inserts_vn0.bl_ncsuncore interconnectVN0 Ingress (from CMS) Queue - Inserts; NCS on BLevent=0x41,umask=0x4001Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_inserts_vn0.bl_rspuncore interconnectVN0 Ingress (from CMS) Queue - Inserts; RSP on BLevent=0x41,umask=0x801Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_inserts_vn0.bl_wbuncore interconnectVN0 Ingress (from CMS) Queue - Inserts; WB on BLevent=0x41,umask=0x1001Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_inserts_vn1.ad_requncore interconnectVN1 Ingress (from CMS) Queue - Inserts; REQ on ADevent=0x42,umask=0x101Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_inserts_vn1.ad_rspuncore interconnectVN1 Ingress (from CMS) Queue - Inserts; RSP on ADevent=0x42,umask=0x401Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_inserts_vn1.ad_snpuncore interconnectVN1 Ingress (from CMS) Queue - Inserts; SNP on ADevent=0x42,umask=0x201Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_inserts_vn1.bl_ncbuncore interconnectVN1 Ingress (from CMS) Queue - Inserts; NCB on BLevent=0x42,umask=0x2001Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_inserts_vn1.bl_ncsuncore interconnectVN1 Ingress (from CMS) Queue - Inserts; NCS on BLevent=0x42,umask=0x4001Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_inserts_vn1.bl_rspuncore interconnectVN1 Ingress (from CMS) Queue - Inserts; RSP on BLevent=0x42,umask=0x801Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_inserts_vn1.bl_wbuncore interconnectVN1 Ingress (from CMS) Queue - Inserts; WB on BLevent=0x42,umask=0x1001Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_occupancy_vn0.ad_requncore interconnectVN0 Ingress (from CMS) Queue - Occupancy; REQ on ADevent=0x45,umask=0x101Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_occupancy_vn0.ad_rspuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy; RSP on ADevent=0x45,umask=0x401Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_occupancy_vn0.ad_snpuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy; SNP on ADevent=0x45,umask=0x201Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_occupancy_vn0.bl_ncbuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy; NCB on BLevent=0x45,umask=0x2001Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_occupancy_vn0.bl_ncsuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy; NCS on BLevent=0x45,umask=0x4001Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_occupancy_vn0.bl_rspuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy; RSP on BLevent=0x45,umask=0x801Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_occupancy_vn0.bl_wbuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy; WB on BLevent=0x45,umask=0x1001Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_occupancy_vn1.ad_requncore interconnectVN1 Ingress (from CMS) Queue - Occupancy; REQ on ADevent=0x46,umask=0x101Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_occupancy_vn1.ad_rspuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy; RSP on ADevent=0x46,umask=0x401Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_occupancy_vn1.ad_snpuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy; SNP on ADevent=0x46,umask=0x201Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_occupancy_vn1.bl_ncbuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy; NCB on BLevent=0x46,umask=0x2001Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_occupancy_vn1.bl_ncsuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy; NCS on BLevent=0x46,umask=0x4001Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_occupancy_vn1.bl_rspuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy; RSP on BLevent=0x46,umask=0x801Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_occupancy_vn1.bl_wbuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy; WB on BLevent=0x46,umask=0x1001Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_packing_miss_vn0.ad_requncore interconnectVN0 message can't slot into flit; REQ on ADevent=0x4e,umask=0x101Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_packing_miss_vn0.ad_rspuncore interconnectVN0 message can't slot into flit; RSP on ADevent=0x4e,umask=0x401Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_packing_miss_vn0.ad_snpuncore interconnectVN0 message can't slot into flit; SNP on ADevent=0x4e,umask=0x201Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_packing_miss_vn0.bl_ncbuncore interconnectVN0 message can't slot into flit; NCB on BLevent=0x4e,umask=0x2001Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_packing_miss_vn0.bl_ncsuncore interconnectVN0 message can't slot into flit; NCS on BLevent=0x4e,umask=0x4001Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_packing_miss_vn0.bl_rspuncore interconnectVN0 message can't slot into flit; RSP on BLevent=0x4e,umask=0x801Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_packing_miss_vn0.bl_wbuncore interconnectVN0 message can't slot into flit; WB on BLevent=0x4e,umask=0x1001Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_packing_miss_vn1.ad_requncore interconnectVN1 message can't slot into flit; REQ on ADevent=0x4f,umask=0x101Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_packing_miss_vn1.ad_rspuncore interconnectVN1 message can't slot into flit; RSP on ADevent=0x4f,umask=0x401Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_packing_miss_vn1.ad_snpuncore interconnectVN1 message can't slot into flit; SNP on ADevent=0x4f,umask=0x201Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_packing_miss_vn1.bl_ncbuncore interconnectVN1 message can't slot into flit; NCB on BLevent=0x4f,umask=0x2001Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_packing_miss_vn1.bl_ncsuncore interconnectVN1 message can't slot into flit; NCS on BLevent=0x4f,umask=0x4001Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_packing_miss_vn1.bl_rspuncore interconnectVN1 message can't slot into flit; RSP on BLevent=0x4f,umask=0x801Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_packing_miss_vn1.bl_wbuncore interconnectVN1 message can't slot into flit; WB on BLevent=0x4f,umask=0x1001Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_smi3_pftch.arb_lostuncore interconnectSMI3 Prefetch Messages; Lost Arbitrationevent=0x62,umask=0x201unc_m3upi_rxc_smi3_pftch.arriveduncore interconnectSMI3 Prefetch Messages; Arrivedevent=0x62,umask=0x101unc_m3upi_rxc_smi3_pftch.drop_olduncore interconnectSMI3 Prefetch Messages; Dropped - Oldevent=0x62,umask=0x801unc_m3upi_rxc_smi3_pftch.drop_wrapuncore interconnectSMI3 Prefetch Messages; Dropped - Wrapevent=0x62,umask=0x1001Dropped because it was overwritten by new message while prefetch queue was fullunc_m3upi_rxc_smi3_pftch.slotteduncore interconnectSMI3 Prefetch Messages; Slottedevent=0x62,umask=0x401unc_m3upi_rxc_vna_crd.any_in_useuncore interconnectRemote VNA Credits; Any In Useevent=0x5b,umask=0x2001At least one remote vna credit is in useunc_m3upi_rxc_vna_crd.correcteduncore interconnectRemote VNA Credits; Correctedevent=0x5b,umask=0x201Number of remote vna credits corrected (local return) per cycleunc_m3upi_rxc_vna_crd.lt1uncore interconnectRemote VNA Credits; Level < 1event=0x5b,umask=0x401Remote vna credit level is less than 1 (i.e. no vna credits available)unc_m3upi_rxc_vna_crd.lt4uncore interconnectRemote VNA Credits; Level < 4event=0x5b,umask=0x801Remote vna credit level is less than 4; bl (or ad requiring 4 vna) cannot arb on vnaunc_m3upi_rxc_vna_crd.lt5uncore interconnectRemote VNA Credits; Level < 5event=0x5b,umask=0x1001Remote vna credit level is less than 5; parallel ad/bl arb on vna not possibleunc_m3upi_rxc_vna_crd.useduncore interconnectRemote VNA Credits; Usedevent=0x5b,umask=0x101Number of remote vna credits consumed per cycleunc_m3upi_rxr_busy_starved.ad_bncuncore interconnectTransgress Injection Starvation; AD - Bounceevent=0xb4,umask=0x101Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m3upi_rxr_busy_starved.ad_crduncore interconnectTransgress Injection Starvation; AD - Creditevent=0xb4,umask=0x1001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m3upi_rxr_busy_starved.bl_bncuncore interconnectTransgress Injection Starvation; BL - Bounceevent=0xb4,umask=0x401Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m3upi_rxr_busy_starved.bl_crduncore interconnectTransgress Injection Starvation; BL - Creditevent=0xb4,umask=0x4001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m3upi_rxr_bypass.ad_bncuncore interconnectTransgress Ingress Bypass; AD - Bounceevent=0xb2,umask=0x101Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.ad_crduncore interconnectTransgress Ingress Bypass; AD - Creditevent=0xb2,umask=0x1001Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.ak_bncuncore interconnectTransgress Ingress Bypass; AK - Bounceevent=0xb2,umask=0x201Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.bl_bncuncore interconnectTransgress Ingress Bypass; BL - Bounceevent=0xb2,umask=0x401Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.bl_crduncore interconnectTransgress Ingress Bypass; BL - Creditevent=0xb2,umask=0x4001Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.iv_bncuncore interconnectTransgress Ingress Bypass; IV - Bounceevent=0xb2,umask=0x801Number of packets bypassing the CMS Ingressunc_m3upi_rxr_crd_starved.ad_bncuncore interconnectTransgress Injection Starvation; AD - Bounceevent=0xb3,umask=0x101Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.ad_crduncore interconnectTransgress Injection Starvation; AD - Creditevent=0xb3,umask=0x1001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.ak_bncuncore interconnectTransgress Injection Starvation; AK - Bounceevent=0xb3,umask=0x201Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.bl_bncuncore interconnectTransgress Injection Starvation; BL - Bounceevent=0xb3,umask=0x401Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.bl_crduncore interconnectTransgress Injection Starvation; BL - Creditevent=0xb3,umask=0x4001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.ifvuncore interconnectTransgress Injection Starvation; IFV - Creditevent=0xb3,umask=0x8001Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.iv_bncuncore interconnectTransgress Injection Starvation; IV - Bounceevent=0xb3,umask=0x801Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_inserts.ad_bncuncore interconnectTransgress Ingress Allocations; AD - Bounceevent=0xb1,umask=0x101Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.ad_crduncore interconnectTransgress Ingress Allocations; AD - Creditevent=0xb1,umask=0x1001Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.ak_bncuncore interconnectTransgress Ingress Allocations; AK - Bounceevent=0xb1,umask=0x201Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.bl_bncuncore interconnectTransgress Ingress Allocations; BL - Bounceevent=0xb1,umask=0x401Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.bl_crduncore interconnectTransgress Ingress Allocations; BL - Creditevent=0xb1,umask=0x4001Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.iv_bncuncore interconnectTransgress Ingress Allocations; IV - Bounceevent=0xb1,umask=0x801Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.ad_bncuncore interconnectTransgress Ingress Occupancy; AD - Bounceevent=0xb0,umask=0x101Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.ad_crduncore interconnectTransgress Ingress Occupancy; AD - Creditevent=0xb0,umask=0x1001Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.ak_bncuncore interconnectTransgress Ingress Occupancy; AK - Bounceevent=0xb0,umask=0x201Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.bl_bncuncore interconnectTransgress Ingress Occupancy; BL - Bounceevent=0xb0,umask=0x401Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.bl_crduncore interconnectTransgress Ingress Occupancy; BL - Creditevent=0xb0,umask=0x4001Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.iv_bncuncore interconnectTransgress Ingress Occupancy; IV - Bounceevent=0xb0,umask=0x801Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr0uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 0event=0xd0,umask=0x101Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr1uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 1event=0xd0,umask=0x201Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr2uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 2event=0xd0,umask=0x401Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr3uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 3event=0xd0,umask=0x801Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr4uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 4event=0xd0,umask=0x1001Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr5uncore interconnectStall on No AD Agent0 Transgress Credits; For Transgress 5event=0xd0,umask=0x2001Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr0uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 0event=0xd2,umask=0x101Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr1uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 1event=0xd2,umask=0x201Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr2uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 2event=0xd2,umask=0x401Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr3uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 3event=0xd2,umask=0x801Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr4uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 4event=0xd2,umask=0x1001Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr5uncore interconnectStall on No AD Agent1 Transgress Credits; For Transgress 5event=0xd2,umask=0x2001Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr0uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 0event=0xd4,umask=0x101Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr1uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 1event=0xd4,umask=0x201Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr2uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 2event=0xd4,umask=0x401Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr3uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 3event=0xd4,umask=0x801Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr4uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 4event=0xd4,umask=0x1001Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr5uncore interconnectStall on No BL Agent0 Transgress Credits; For Transgress 5event=0xd4,umask=0x2001Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr0uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 0event=0xd6,umask=0x101Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr1uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 1event=0xd6,umask=0x201Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr2uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 2event=0xd6,umask=0x401Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr3uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 3event=0xd6,umask=0x801Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr4uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 4event=0xd6,umask=0x1001Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr5uncore interconnectStall on No BL Agent1 Transgress Credits; For Transgress 5event=0xd6,umask=0x2001Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_txc_ad_arb_fail.vn0_requncore interconnectFailed ARB for AD; VN0 REQ Messagesevent=0x30,umask=0x101AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn0_rspuncore interconnectFailed ARB for AD; VN0 RSP Messagesevent=0x30,umask=0x401AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn0_snpuncore interconnectFailed ARB for AD; VN0 SNP Messagesevent=0x30,umask=0x201AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn0_wbuncore interconnectFailed ARB for AD; VN0 WB Messagesevent=0x30,umask=0x801AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn1_requncore interconnectFailed ARB for AD; VN1 REQ Messagesevent=0x30,umask=0x1001AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn1_rspuncore interconnectFailed ARB for AD; VN1 RSP Messagesevent=0x30,umask=0x4001AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn1_snpuncore interconnectFailed ARB for AD; VN1 SNP Messagesevent=0x30,umask=0x2001AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn1_wbuncore interconnectFailed ARB for AD; VN1 WB Messagesevent=0x30,umask=0x8001AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_flq_bypass.ad_slot0uncore interconnectAD FlowQ Bypassevent=0x2c,umask=0x101Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_bypass.ad_slot1uncore interconnectAD FlowQ Bypassevent=0x2c,umask=0x201Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_bypass.ad_slot2uncore interconnectAD FlowQ Bypassevent=0x2c,umask=0x401Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_bypass.bl_early_rspuncore interconnectAD FlowQ Bypassevent=0x2c,umask=0x801Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_cycles_ne.vn0_requncore interconnectAD Flow Q Not Empty; VN0 REQ Messagesevent=0x27,umask=0x101Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn0_rspuncore interconnectAD Flow Q Not Empty; VN0 RSP Messagesevent=0x27,umask=0x401Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn0_snpuncore interconnectAD Flow Q Not Empty; VN0 SNP Messagesevent=0x27,umask=0x201Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn0_wbuncore interconnectAD Flow Q Not Empty; VN0 WB Messagesevent=0x27,umask=0x801Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn1_requncore interconnectAD Flow Q Not Empty; VN1 REQ Messagesevent=0x27,umask=0x1001Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn1_rspuncore interconnectAD Flow Q Not Empty; VN1 RSP Messagesevent=0x27,umask=0x4001Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn1_snpuncore interconnectAD Flow Q Not Empty; VN1 SNP Messagesevent=0x27,umask=0x2001Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn1_wbuncore interconnectAD Flow Q Not Empty; VN1 WB Messagesevent=0x27,umask=0x8001Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_inserts.vn0_requncore interconnectAD Flow Q Inserts; VN0 REQ Messagesevent=0x2d,umask=0x101Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn0_rspuncore interconnectAD Flow Q Inserts; VN0 RSP Messagesevent=0x2d,umask=0x401Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn0_snpuncore interconnectAD Flow Q Inserts; VN0 SNP Messagesevent=0x2d,umask=0x201Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn0_wbuncore interconnectAD Flow Q Inserts; VN0 WB Messagesevent=0x2d,umask=0x801Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn1_requncore interconnectAD Flow Q Inserts; VN1 REQ Messagesevent=0x2d,umask=0x1001Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn1_rspuncore interconnectAD Flow Q Inserts; VN1 RSP Messagesevent=0x2d,umask=0x4001Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn1_snpuncore interconnectAD Flow Q Inserts; VN1 SNP Messagesevent=0x2d,umask=0x2001Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_occupancy.vn0_requncore interconnectAD Flow Q Occupancy; VN0 REQ Messagesevent=0x1c,umask=0x101unc_m3upi_txc_ad_flq_occupancy.vn0_rspuncore interconnectAD Flow Q Occupancy; VN0 RSP Messagesevent=0x1c,umask=0x401unc_m3upi_txc_ad_flq_occupancy.vn0_snpuncore interconnectAD Flow Q Occupancy; VN0 SNP Messagesevent=0x1c,umask=0x201unc_m3upi_txc_ad_flq_occupancy.vn0_wbuncore interconnectAD Flow Q Occupancy; VN0 WB Messagesevent=0x1c,umask=0x801unc_m3upi_txc_ad_flq_occupancy.vn1_requncore interconnectAD Flow Q Occupancy; VN1 REQ Messagesevent=0x1c,umask=0x1001unc_m3upi_txc_ad_flq_occupancy.vn1_rspuncore interconnectAD Flow Q Occupancy; VN1 RSP Messagesevent=0x1c,umask=0x4001unc_m3upi_txc_ad_flq_occupancy.vn1_snpuncore interconnectAD Flow Q Occupancy; VN1 SNP Messagesevent=0x1c,umask=0x2001unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_chauncore interconnectNumber of Snoop Targets; CHA on VN0event=0x3c,umask=0x401Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to CHAunc_m3upi_txc_ad_snpf_grp1_vn1.vn0_non_idleuncore interconnectNumber of Snoop Targets; Non Idle cycles on VN0event=0x3c,umask=0x4001Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of non-idle cycles in issuing Vn0 Snpfunc_m3upi_txc_ad_snpf_grp1_vn1.vn0_peer_upi0uncore interconnectNumber of Snoop Targets; Peer UPI0 on VN0event=0x3c,umask=0x101Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to peer UPI0unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_peer_upi1uncore interconnectNumber of Snoop Targets; Peer UPI1 on VN0event=0x3c,umask=0x201Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to peer UPI1unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_chauncore interconnectNumber of Snoop Targets; CHA on VN1event=0x3c,umask=0x2001Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to CHAunc_m3upi_txc_ad_snpf_grp1_vn1.vn1_non_idleuncore interconnectNumber of Snoop Targets; Non Idle cycles on VN1event=0x3c,umask=0x8001Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of non-idle cycles in issuing Vn1 Snpfunc_m3upi_txc_ad_snpf_grp1_vn1.vn1_peer_upi0uncore interconnectNumber of Snoop Targets; Peer UPI0 on VN1event=0x3c,umask=0x801Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to peer UPI0unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_peer_upi1uncore interconnectNumber of Snoop Targets; Peer UPI1 on VN1event=0x3c,umask=0x1001Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to peer UPI1unc_m3upi_txc_ad_snpf_grp2_vn1.vn0_snpfp_nonsnpuncore interconnectSnoop Arbitration; FlowQ Wonevent=0x3d,umask=0x101Outcome of SnpF pending arbitration; FlowQ txn issued when SnpF pending on Vn0unc_m3upi_txc_ad_snpf_grp2_vn1.vn0_snpfp_vn2snpuncore interconnectSnoop Arbitration; FlowQ SnpF Wonevent=0x3d,umask=0x401Outcome of SnpF pending arbitration; FlowQ Vn0 SnpF issued when SnpF pending on Vn1unc_m3upi_txc_ad_snpf_grp2_vn1.vn1_snpfp_nonsnpuncore interconnectSnoop Arbitration; FlowQ Wonevent=0x3d,umask=0x201Outcome of SnpF pending arbitration; FlowQ txn issued when SnpF pending on Vn1unc_m3upi_txc_ad_snpf_grp2_vn1.vn1_snpfp_vn0snpuncore interconnectSnoop Arbitration; FlowQ SnpF Wonevent=0x3d,umask=0x801Outcome of SnpF pending arbitration; FlowQ Vn1 SnpF issued when SnpF pending on Vn0unc_m3upi_txc_ad_spec_arb_crd_avail.vn0_requncore interconnectSpeculative ARB for AD  -  Credit Available; VN0 REQ Messagesevent=0x34,umask=0x101AD speculative arb request with prior cycle credit check complete and credit availunc_m3upi_txc_ad_spec_arb_crd_avail.vn0_snpuncore interconnectSpeculative ARB for AD  -  Credit Available; VN0 SNP Messagesevent=0x34,umask=0x201AD speculative arb request with prior cycle credit check complete and credit availunc_m3upi_txc_ad_spec_arb_crd_avail.vn0_wbuncore interconnectSpeculative ARB for AD  -  Credit Available; VN0 WB Messagesevent=0x34,umask=0x801AD speculative arb request with prior cycle credit check complete and credit availunc_m3upi_txc_ad_spec_arb_crd_avail.vn1_requncore interconnectSpeculative ARB for AD  -  Credit Available; VN1 REQ Messagesevent=0x34,umask=0x1001AD speculative arb request with prior cycle credit check complete and credit availunc_m3upi_txc_ad_spec_arb_crd_avail.vn1_snpuncore interconnectSpeculative ARB for AD  -  Credit Available; VN1 SNP Messagesevent=0x34,umask=0x2001AD speculative arb request with prior cycle credit check complete and credit availunc_m3upi_txc_ad_spec_arb_crd_avail.vn1_wbuncore interconnectSpeculative ARB for AD  -  Credit Available; VN1 WB Messagesevent=0x34,umask=0x8001AD speculative arb request with prior cycle credit check complete and credit availunc_m3upi_txc_ad_spec_arb_new_msg.vn0_requncore interconnectSpeculative ARB for AD  - New Message; VN0 REQ Messagesevent=0x33,umask=0x101AD speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_ad_spec_arb_new_msg.vn0_snpuncore interconnectSpeculative ARB for AD  - New Message; VN0 SNP Messagesevent=0x33,umask=0x201AD speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_ad_spec_arb_new_msg.vn0_wbuncore interconnectSpeculative ARB for AD  - New Message; VN0 WB Messagesevent=0x33,umask=0x801AD speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_ad_spec_arb_new_msg.vn1_requncore interconnectSpeculative ARB for AD  - New Message; VN1 REQ Messagesevent=0x33,umask=0x1001AD speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_ad_spec_arb_new_msg.vn1_snpuncore interconnectSpeculative ARB for AD  - New Message; VN1 SNP Messagesevent=0x33,umask=0x2001AD speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_ad_spec_arb_new_msg.vn1_wbuncore interconnectSpeculative ARB for AD  - New Message; VN1 WB Messagesevent=0x33,umask=0x8001AD speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_requncore interconnectSpeculative ARB for AD  - No Credit; VN0 REQ Messagesevent=0x32,umask=0x101AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_rspuncore interconnectSpeculative ARB for AD  - No Credit; VN0 RSP Messagesevent=0x32,umask=0x401AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_snpuncore interconnectSpeculative ARB for AD  - No Credit; VN0 SNP Messagesevent=0x32,umask=0x201AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_wbuncore interconnectSpeculative ARB for AD  - No Credit; VN0 WB Messagesevent=0x32,umask=0x801AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_requncore interconnectSpeculative ARB for AD  - No Credit; VN1 REQ Messagesevent=0x32,umask=0x1001AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_rspuncore interconnectSpeculative ARB for AD  - No Credit; VN1 RSP Messagesevent=0x32,umask=0x4001AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_snpuncore interconnectSpeculative ARB for AD  - No Credit; VN1 SNP Messagesevent=0x32,umask=0x2001AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_wbuncore interconnectSpeculative ARB for AD  - No Credit; VN1 WB Messagesevent=0x32,umask=0x8001AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_ak_flq_insertsuncore interconnectAK Flow Q Insertsevent=0x2f01unc_m3upi_txc_ak_flq_occupancyuncore interconnectAK Flow Q Occupancyevent=0x1e01unc_m3upi_txc_bl_arb_fail.vn0_ncbuncore interconnectFailed ARB for BL; VN0 NCB Messagesevent=0x35,umask=0x401BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn0_ncsuncore interconnectFailed ARB for BL; VN0 NCS Messagesevent=0x35,umask=0x801BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn0_rspuncore interconnectFailed ARB for BL; VN0 RSP Messagesevent=0x35,umask=0x101BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn0_wbuncore interconnectFailed ARB for BL; VN0 WB Messagesevent=0x35,umask=0x201BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn1_ncbuncore interconnectFailed ARB for BL; VN1 NCS Messagesevent=0x35,umask=0x4001BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn1_ncsuncore interconnectFailed ARB for BL; VN1 NCB Messagesevent=0x35,umask=0x8001BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn1_rspuncore interconnectFailed ARB for BL; VN1 RSP Messagesevent=0x35,umask=0x1001BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn1_wbuncore interconnectFailed ARB for BL; VN1 WB Messagesevent=0x35,umask=0x2001BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_flq_cycles_ne.vn0_requncore interconnectBL Flow Q Not Empty; VN0 REQ Messagesevent=0x28,umask=0x101Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn0_rspuncore interconnectBL Flow Q Not Empty; VN0 RSP Messagesevent=0x28,umask=0x401Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn0_snpuncore interconnectBL Flow Q Not Empty; VN0 SNP Messagesevent=0x28,umask=0x201Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn0_wbuncore interconnectBL Flow Q Not Empty; VN0 WB Messagesevent=0x28,umask=0x801Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn1_requncore interconnectBL Flow Q Not Empty; VN1 REQ Messagesevent=0x28,umask=0x1001Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn1_rspuncore interconnectBL Flow Q Not Empty; VN1 RSP Messagesevent=0x28,umask=0x4001Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn1_snpuncore interconnectBL Flow Q Not Empty; VN1 SNP Messagesevent=0x28,umask=0x2001Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn1_wbuncore interconnectBL Flow Q Not Empty; VN1 WB Messagesevent=0x28,umask=0x8001Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_inserts.vn0_ncbuncore interconnectBL Flow Q Inserts; VN0 RSP Messagesevent=0x2e,umask=0x101Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn0_ncsuncore interconnectBL Flow Q Inserts; VN0 WB Messagesevent=0x2e,umask=0x201Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn0_rspuncore interconnectBL Flow Q Inserts; VN0 NCS Messagesevent=0x2e,umask=0x801Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn0_wbuncore interconnectBL Flow Q Inserts; VN0 NCB Messagesevent=0x2e,umask=0x401Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn1_ncbuncore interconnectBL Flow Q Inserts; VN1 RSP Messagesevent=0x2e,umask=0x1001Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn1_ncsuncore interconnectBL Flow Q Inserts; VN1 WB Messagesevent=0x2e,umask=0x2001Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn1_rspuncore interconnectBL Flow Q Inserts; VN1_NCB Messagesevent=0x2e,umask=0x8001Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn1_wbuncore interconnectBL Flow Q Inserts; VN1_NCS Messagesevent=0x2e,umask=0x4001Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_occupancy.vn0_ncbuncore interconnectBL Flow Q Occupancy; VN0 NCB Messagesevent=0x1d,umask=0x401unc_m3upi_txc_bl_flq_occupancy.vn0_ncsuncore interconnectBL Flow Q Occupancy; VN0 NCS Messagesevent=0x1d,umask=0x801unc_m3upi_txc_bl_flq_occupancy.vn0_rspuncore interconnectBL Flow Q Occupancy; VN0 RSP Messagesevent=0x1d,umask=0x101unc_m3upi_txc_bl_flq_occupancy.vn0_wbuncore interconnectBL Flow Q Occupancy; VN0 WB Messagesevent=0x1d,umask=0x201unc_m3upi_txc_bl_flq_occupancy.vn1_ncbuncore interconnectBL Flow Q Occupancy; VN1_NCS Messagesevent=0x1d,umask=0x4001unc_m3upi_txc_bl_flq_occupancy.vn1_ncsuncore interconnectBL Flow Q Occupancy; VN1_NCB Messagesevent=0x1d,umask=0x8001unc_m3upi_txc_bl_flq_occupancy.vn1_rspuncore interconnectBL Flow Q Occupancy; VN1 RSP Messagesevent=0x1d,umask=0x1001unc_m3upi_txc_bl_flq_occupancy.vn1_wbuncore interconnectBL Flow Q Occupancy; VN1 WB Messagesevent=0x1d,umask=0x2001unc_m3upi_txc_bl_spec_arb_new_msg.vn0_ncbuncore interconnectSpeculative ARB for BL  - New Message; VN0 WB Messagesevent=0x38,umask=0x201BL speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_bl_spec_arb_new_msg.vn0_ncsuncore interconnectSpeculative ARB for BL  - New Message; VN0 NCS Messagesevent=0x38,umask=0x801BL speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_bl_spec_arb_new_msg.vn0_wbuncore interconnectSpeculative ARB for BL  - New Message; VN0 WB Messagesevent=0x38,umask=0x101BL speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_bl_spec_arb_new_msg.vn1_ncbuncore interconnectSpeculative ARB for BL  - New Message; VN1 WB Messagesevent=0x38,umask=0x2001BL speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_bl_spec_arb_new_msg.vn1_ncsuncore interconnectSpeculative ARB for BL  - New Message; VN1 NCB Messagesevent=0x38,umask=0x8001BL speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_bl_spec_arb_new_msg.vn1_wbuncore interconnectSpeculative ARB for BL  - New Message; VN1 RSP Messagesevent=0x38,umask=0x1001BL speculative arb request due to new message arriving on a specific channel (MC/VN)unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_ncbuncore interconnectSpeculative ARB for AD Failed - No Credit; VN0 NCB Messagesevent=0x37,umask=0x401BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_ncsuncore interconnectSpeculative ARB for AD Failed - No Credit; VN0 NCS Messagesevent=0x37,umask=0x801BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_rspuncore interconnectSpeculative ARB for AD Failed - No Credit; VN0 RSP Messagesevent=0x37,umask=0x101BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_wbuncore interconnectSpeculative ARB for AD Failed - No Credit; VN0 WB Messagesevent=0x37,umask=0x201BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_ncbuncore interconnectSpeculative ARB for AD Failed - No Credit; VN1 NCS Messagesevent=0x37,umask=0x4001BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_ncsuncore interconnectSpeculative ARB for AD Failed - No Credit; VN1 NCB Messagesevent=0x37,umask=0x8001BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_rspuncore interconnectSpeculative ARB for AD Failed - No Credit; VN1 RSP Messagesevent=0x37,umask=0x1001BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_wbuncore interconnectSpeculative ARB for AD Failed - No Credit; VN1 WB Messagesevent=0x37,umask=0x2001BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send)unc_m3upi_txr_horz_ads_used.ad_bncuncore interconnectCMS Horizontal ADS Used; AD - Bounceevent=0x9d,umask=0x101Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_ads_used.ad_crduncore interconnectCMS Horizontal ADS Used; AD - Creditevent=0x9d,umask=0x1001Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_ads_used.ak_bncuncore interconnectCMS Horizontal ADS Used; AK - Bounceevent=0x9d,umask=0x201Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_ads_used.bl_bncuncore interconnectCMS Horizontal ADS Used; BL - Bounceevent=0x9d,umask=0x401Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_ads_used.bl_crduncore interconnectCMS Horizontal ADS Used; BL - Creditevent=0x9d,umask=0x4001Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.ad_bncuncore interconnectCMS Horizontal Bypass Used; AD - Bounceevent=0x9f,umask=0x101Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.ad_crduncore interconnectCMS Horizontal Bypass Used; AD - Creditevent=0x9f,umask=0x1001Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.ak_bncuncore interconnectCMS Horizontal Bypass Used; AK - Bounceevent=0x9f,umask=0x201Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.bl_bncuncore interconnectCMS Horizontal Bypass Used; BL - Bounceevent=0x9f,umask=0x401Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.bl_crduncore interconnectCMS Horizontal Bypass Used; BL - Creditevent=0x9f,umask=0x4001Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.iv_bncuncore interconnectCMS Horizontal Bypass Used; IV - Bounceevent=0x9f,umask=0x801Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_cycles_full.ad_bncuncore interconnectCycles CMS Horizontal Egress Queue is Full; AD - Bounceevent=0x96,umask=0x101Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.ad_crduncore interconnectCycles CMS Horizontal Egress Queue is Full; AD - Creditevent=0x96,umask=0x1001Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.ak_bncuncore interconnectCycles CMS Horizontal Egress Queue is Full; AK - Bounceevent=0x96,umask=0x201Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.bl_bncuncore interconnectCycles CMS Horizontal Egress Queue is Full; BL - Bounceevent=0x96,umask=0x401Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.bl_crduncore interconnectCycles CMS Horizontal Egress Queue is Full; BL - Creditevent=0x96,umask=0x4001Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.iv_bncuncore interconnectCycles CMS Horizontal Egress Queue is Full; IV - Bounceevent=0x96,umask=0x801Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.ad_bncuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; AD - Bounceevent=0x97,umask=0x101Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.ad_crduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; AD - Creditevent=0x97,umask=0x1001Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.ak_bncuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; AK - Bounceevent=0x97,umask=0x201Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.bl_bncuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; BL - Bounceevent=0x97,umask=0x401Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.bl_crduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; BL - Creditevent=0x97,umask=0x4001Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.iv_bncuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty; IV - Bounceevent=0x97,umask=0x801Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.ad_bncuncore interconnectCMS Horizontal Egress Inserts; AD - Bounceevent=0x95,umask=0x101Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.ad_crduncore interconnectCMS Horizontal Egress Inserts; AD - Creditevent=0x95,umask=0x1001Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.ak_bncuncore interconnectCMS Horizontal Egress Inserts; AK - Bounceevent=0x95,umask=0x201Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.bl_bncuncore interconnectCMS Horizontal Egress Inserts; BL - Bounceevent=0x95,umask=0x401Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.bl_crduncore interconnectCMS Horizontal Egress Inserts; BL - Creditevent=0x95,umask=0x4001Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.iv_bncuncore interconnectCMS Horizontal Egress Inserts; IV - Bounceevent=0x95,umask=0x801Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_nack.ad_bncuncore interconnectCMS Horizontal Egress NACKs; AD - Bounceevent=0x99,umask=0x101Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.ad_crduncore interconnectCMS Horizontal Egress NACKs; AD - Creditevent=0x99,umask=0x2001Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.ak_bncuncore interconnectCMS Horizontal Egress NACKs; AK - Bounceevent=0x99,umask=0x201Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.bl_bncuncore interconnectCMS Horizontal Egress NACKs; BL - Bounceevent=0x99,umask=0x401Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.bl_crduncore interconnectCMS Horizontal Egress NACKs; BL - Creditevent=0x99,umask=0x4001Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.iv_bncuncore interconnectCMS Horizontal Egress NACKs; IV - Bounceevent=0x99,umask=0x801Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_occupancy.ad_bncuncore interconnectCMS Horizontal Egress Occupancy; AD - Bounceevent=0x94,umask=0x101Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.ad_crduncore interconnectCMS Horizontal Egress Occupancy; AD - Creditevent=0x94,umask=0x1001Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.ak_bncuncore interconnectCMS Horizontal Egress Occupancy; AK - Bounceevent=0x94,umask=0x201Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.bl_bncuncore interconnectCMS Horizontal Egress Occupancy; BL - Bounceevent=0x94,umask=0x401Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.bl_crduncore interconnectCMS Horizontal Egress Occupancy; BL - Creditevent=0x94,umask=0x4001Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.iv_bncuncore interconnectCMS Horizontal Egress Occupancy; IV - Bounceevent=0x94,umask=0x801Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_starved.ad_bncuncore interconnectCMS Horizontal Egress Injection Starvation; AD - Bounceevent=0x9b,umask=0x101Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_horz_starved.ak_bncuncore interconnectCMS Horizontal Egress Injection Starvation; AK - Bounceevent=0x9b,umask=0x201Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_horz_starved.bl_bncuncore interconnectCMS Horizontal Egress Injection Starvation; BL - Bounceevent=0x9b,umask=0x401Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_horz_starved.iv_bncuncore interconnectCMS Horizontal Egress Injection Starvation; IV - Bounceevent=0x9b,umask=0x801Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_vert_ads_used.ad_ag0uncore interconnectCMS Vertical ADS Used; AD - Agent 0event=0x9c,umask=0x101Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_ads_used.ad_ag1uncore interconnectCMS Vertical ADS Used; AD - Agent 1event=0x9c,umask=0x1001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_ads_used.ak_ag0uncore interconnectCMS Vertical ADS Used; AK - Agent 0event=0x9c,umask=0x201Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_ads_used.ak_ag1uncore interconnectCMS Vertical ADS Used; AK - Agent 1event=0x9c,umask=0x2001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_ads_used.bl_ag0uncore interconnectCMS Vertical ADS Used; BL - Agent 0event=0x9c,umask=0x401Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_ads_used.bl_ag1uncore interconnectCMS Vertical ADS Used; BL - Agent 1event=0x9c,umask=0x4001Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ad_ag0uncore interconnectCMS Vertical ADS Used; AD - Agent 0event=0x9e,umask=0x101Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ad_ag1uncore interconnectCMS Vertical ADS Used; AD - Agent 1event=0x9e,umask=0x1001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ak_ag0uncore interconnectCMS Vertical ADS Used; AK - Agent 0event=0x9e,umask=0x201Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ak_ag1uncore interconnectCMS Vertical ADS Used; AK - Agent 1event=0x9e,umask=0x2001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.bl_ag0uncore interconnectCMS Vertical ADS Used; BL - Agent 0event=0x9e,umask=0x401Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.bl_ag1uncore interconnectCMS Vertical ADS Used; BL - Agent 1event=0x9e,umask=0x4001Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ivuncore interconnectCMS Vertical ADS Used; IVevent=0x9e,umask=0x801Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_cycles_full.ad_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full; AD - Agent 0event=0x92,umask=0x101Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_cycles_full.ad_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full; AD - Agent 1event=0x92,umask=0x1001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m3upi_txr_vert_cycles_full.ak_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full; AK - Agent 0event=0x92,umask=0x201Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_cycles_full.ak_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full; AK - Agent 1event=0x92,umask=0x2001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_m3upi_txr_vert_cycles_full.bl_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full; BL - Agent 0event=0x92,umask=0x401Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m3upi_txr_vert_cycles_full.bl_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full; BL - Agent 1event=0x92,umask=0x4001Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m3upi_txr_vert_cycles_full.ivuncore interconnectCycles CMS Vertical Egress Queue Is Full; IVevent=0x92,umask=0x801Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m3upi_txr_vert_cycles_ne.ad_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0event=0x93,umask=0x101Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_cycles_ne.ad_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1event=0x93,umask=0x1001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m3upi_txr_vert_cycles_ne.ak_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0event=0x93,umask=0x201Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_cycles_ne.ak_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1event=0x93,umask=0x2001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_m3upi_txr_vert_cycles_ne.bl_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0event=0x93,umask=0x401Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m3upi_txr_vert_cycles_ne.bl_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1event=0x93,umask=0x4001Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m3upi_txr_vert_cycles_ne.ivuncore interconnectCycles CMS Vertical Egress Queue Is Not Empty; IVevent=0x93,umask=0x801Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m3upi_txr_vert_inserts.ad_ag0uncore interconnectCMS Vert Egress Allocations; AD - Agent 0event=0x91,umask=0x101Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_inserts.ad_ag1uncore interconnectCMS Vert Egress Allocations; AD - Agent 1event=0x91,umask=0x1001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m3upi_txr_vert_inserts.ak_ag0uncore interconnectCMS Vert Egress Allocations; AK - Agent 0event=0x91,umask=0x201Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_inserts.ak_ag1uncore interconnectCMS Vert Egress Allocations; AK - Agent 1event=0x91,umask=0x2001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_m3upi_txr_vert_inserts.bl_ag0uncore interconnectCMS Vert Egress Allocations; BL - Agent 0event=0x91,umask=0x401Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m3upi_txr_vert_inserts.bl_ag1uncore interconnectCMS Vert Egress Allocations; BL - Agent 1event=0x91,umask=0x4001Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m3upi_txr_vert_inserts.ivuncore interconnectCMS Vert Egress Allocations; IVevent=0x91,umask=0x801Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m3upi_txr_vert_nack.ad_ag0uncore interconnectCMS Vertical Egress NACKs; AD - Agent 0event=0x98,umask=0x101Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack.ad_ag1uncore interconnectCMS Vertical Egress NACKs; AD - Agent 1event=0x98,umask=0x1001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack.ak_ag0uncore interconnectCMS Vertical Egress NACKs; AK - Agent 0event=0x98,umask=0x201Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack.ak_ag1uncore interconnectCMS Vertical Egress NACKs; AK - Agent 1event=0x98,umask=0x2001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack.bl_ag0uncore interconnectCMS Vertical Egress NACKs; BL - Agent 0event=0x98,umask=0x401Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack.bl_ag1uncore interconnectCMS Vertical Egress NACKs; BL - Agent 1event=0x98,umask=0x4001Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack.ivuncore interconnectCMS Vertical Egress NACKs; IVevent=0x98,umask=0x801Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_occupancy.ad_ag0uncore interconnectCMS Vert Egress Occupancy; AD - Agent 0event=0x90,umask=0x101Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_occupancy.ad_ag1uncore interconnectCMS Vert Egress Occupancy; AD - Agent 1event=0x90,umask=0x1001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m3upi_txr_vert_occupancy.ak_ag0uncore interconnectCMS Vert Egress Occupancy; AK - Agent 0event=0x90,umask=0x201Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_occupancy.ak_ag1uncore interconnectCMS Vert Egress Occupancy; AK - Agent 1event=0x90,umask=0x2001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ringunc_m3upi_txr_vert_occupancy.bl_ag0uncore interconnectCMS Vert Egress Occupancy; BL - Agent 0event=0x90,umask=0x401Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m3upi_txr_vert_occupancy.bl_ag1uncore interconnectCMS Vert Egress Occupancy; BL - Agent 1event=0x90,umask=0x4001Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m3upi_txr_vert_occupancy.ivuncore interconnectCMS Vert Egress Occupancy; IVevent=0x90,umask=0x801Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m3upi_txr_vert_starved.ad_ag0uncore interconnectCMS Vertical Egress Injection Starvation; AD - Agent 0event=0x9a,umask=0x101Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved.ad_ag1uncore interconnectCMS Vertical Egress Injection Starvation; AD - Agent 1event=0x9a,umask=0x1001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved.ak_ag0uncore interconnectCMS Vertical Egress Injection Starvation; AK - Agent 0event=0x9a,umask=0x201Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved.ak_ag1uncore interconnectCMS Vertical Egress Injection Starvation; AK - Agent 1event=0x9a,umask=0x2001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved.bl_ag0uncore interconnectCMS Vertical Egress Injection Starvation; BL - Agent 0event=0x9a,umask=0x401Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved.bl_ag1uncore interconnectCMS Vertical Egress Injection Starvation; BL - Agent 1event=0x9a,umask=0x4001Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved.ivuncore interconnectCMS Vertical Egress Injection Starvation; IVevent=0x9a,umask=0x801Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_upi_peer_ad_credits_empty.vn0_requncore interconnectUPI0 AD Credits Empty; VN0 REQ Messagesevent=0x20,umask=0x201No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn0_rspuncore interconnectUPI0 AD Credits Empty; VN0 RSP Messagesevent=0x20,umask=0x801No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn0_snpuncore interconnectUPI0 AD Credits Empty; VN0 SNP Messagesevent=0x20,umask=0x401No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn1_requncore interconnectUPI0 AD Credits Empty; VN1 REQ Messagesevent=0x20,umask=0x1001No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn1_rspuncore interconnectUPI0 AD Credits Empty; VN1 RSP Messagesevent=0x20,umask=0x4001No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn1_snpuncore interconnectUPI0 AD Credits Empty; VN1 SNP Messagesevent=0x20,umask=0x2001No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vnauncore interconnectUPI0 AD Credits Empty; VNAevent=0x20,umask=0x101No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_bl_credits_empty.vn0_ncs_ncbuncore interconnectUPI0 BL Credits Empty; VN0 RSP Messagesevent=0x21,umask=0x401No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn0_rspuncore interconnectUPI0 BL Credits Empty; VN0 REQ Messagesevent=0x21,umask=0x201No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn0_wbuncore interconnectUPI0 BL Credits Empty; VN0 SNP Messagesevent=0x21,umask=0x801No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn1_ncs_ncbuncore interconnectUPI0 BL Credits Empty; VN1 RSP Messagesevent=0x21,umask=0x2001No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn1_rspuncore interconnectUPI0 BL Credits Empty; VN1 REQ Messagesevent=0x21,umask=0x1001No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn1_wbuncore interconnectUPI0 BL Credits Empty; VN1 SNP Messagesevent=0x21,umask=0x4001No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vnauncore interconnectUPI0 BL Credits Empty; VNAevent=0x21,umask=0x101No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_prefetch_spawnuncore interconnectPrefetches generated by the flow control queue of the M3UPI unitevent=0x2901Count cases where flow control queue that sits between the Intel(R) Ultra Path Interconnect (UPI) and the mesh spawns a prefetch to the iMC (Memory Controller)unc_m3upi_vert_ring_ad_in_use.dn_evenuncore interconnectVertical AD Ring In Use; Down and Evenevent=0xa6,umask=0x401Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ad_in_use.dn_odduncore interconnectVertical AD Ring In Use; Down and Oddevent=0xa6,umask=0x801Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ad_in_use.up_evenuncore interconnectVertical AD Ring In Use; Up and Evenevent=0xa6,umask=0x101Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ad_in_use.up_odduncore interconnectVertical AD Ring In Use; Up and Oddevent=0xa6,umask=0x201Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ak_in_use.dn_evenuncore interconnectVertical AK Ring In Use; Down and Evenevent=0xa8,umask=0x401Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ak_in_use.dn_odduncore interconnectVertical AK Ring In Use; Down and Oddevent=0xa8,umask=0x801Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ak_in_use.up_evenuncore interconnectVertical AK Ring In Use; Up and Evenevent=0xa8,umask=0x101Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ak_in_use.up_odduncore interconnectVertical AK Ring In Use; Up and Oddevent=0xa8,umask=0x201Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_bl_in_use.dn_evenuncore interconnectVertical BL Ring in Use; Down and Evenevent=0xaa,umask=0x401Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_bl_in_use.dn_odduncore interconnectVertical BL Ring in Use; Down and Oddevent=0xaa,umask=0x801Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_bl_in_use.up_evenuncore interconnectVertical BL Ring in Use; Up and Evenevent=0xaa,umask=0x101Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_bl_in_use.up_odduncore interconnectVertical BL Ring in Use; Up and Oddevent=0xaa,umask=0x201Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_iv_in_use.dnuncore interconnectVertical IV Ring in Use; Downevent=0xac,umask=0x401Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m3upi_vert_ring_iv_in_use.upuncore interconnectVertical IV Ring in Use; Upevent=0xac,umask=0x101Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m3upi_vn0_credits_used.ncbuncore interconnectVN0 Credit Used; WB on BLevent=0x5c,umask=0x1001Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_vn0_credits_used.ncsuncore interconnectVN0 Credit Used; NCB on BLevent=0x5c,umask=0x2001Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_vn0_credits_used.requncore interconnectVN0 Credit Used; REQ on ADevent=0x5c,umask=0x101Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_vn0_credits_used.rspuncore interconnectVN0 Credit Used; RSP on ADevent=0x5c,umask=0x401Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn0_credits_used.snpuncore interconnectVN0 Credit Used; SNP on ADevent=0x5c,umask=0x201Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_vn0_credits_used.wbuncore interconnectVN0 Credit Used; RSP on BLevent=0x5c,umask=0x801Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn0_no_credits.ncbuncore interconnectVN0 No Credits; WB on BLevent=0x5e,umask=0x1001Number of Cycles there were no VN0 Credits; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_vn0_no_credits.ncsuncore interconnectVN0 No Credits; NCB on BLevent=0x5e,umask=0x2001Number of Cycles there were no VN0 Credits; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_vn0_no_credits.requncore interconnectVN0 No Credits; REQ on ADevent=0x5e,umask=0x101Number of Cycles there were no VN0 Credits; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_vn0_no_credits.rspuncore interconnectVN0 No Credits; RSP on ADevent=0x5e,umask=0x401Number of Cycles there were no VN0 Credits; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn0_no_credits.snpuncore interconnectVN0 No Credits; SNP on ADevent=0x5e,umask=0x201Number of Cycles there were no VN0 Credits; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_vn0_no_credits.wbuncore interconnectVN0 No Credits; RSP on BLevent=0x5e,umask=0x801Number of Cycles there were no VN0 Credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn1_credits_used.ncbuncore interconnectVN1 Credit Used; WB on BLevent=0x5d,umask=0x1001Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_vn1_credits_used.ncsuncore interconnectVN1 Credit Used; NCB on BLevent=0x5d,umask=0x2001Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_vn1_credits_used.requncore interconnectVN1 Credit Used; REQ on ADevent=0x5d,umask=0x101Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_vn1_credits_used.rspuncore interconnectVN1 Credit Used; RSP on ADevent=0x5d,umask=0x401Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn1_credits_used.snpuncore interconnectVN1 Credit Used; SNP on ADevent=0x5d,umask=0x201Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_vn1_credits_used.wbuncore interconnectVN1 Credit Used; RSP on BLevent=0x5d,umask=0x801Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn1_no_credits.ncbuncore interconnectVN1 No Credits; WB on BLevent=0x5f,umask=0x1001Number of Cycles there were no VN1 Credits; Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_vn1_no_credits.ncsuncore interconnectVN1 No Credits; NCB on BLevent=0x5f,umask=0x2001Number of Cycles there were no VN1 Credits; Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_vn1_no_credits.requncore interconnectVN1 No Credits; REQ on ADevent=0x5f,umask=0x101Number of Cycles there were no VN1 Credits; Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_vn1_no_credits.rspuncore interconnectVN1 No Credits; RSP on ADevent=0x5f,umask=0x401Number of Cycles there were no VN1 Credits; Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn1_no_credits.snpuncore interconnectVN1 No Credits; SNP on ADevent=0x5f,umask=0x201Number of Cycles there were no VN1 Credits; Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_vn1_no_credits.wbuncore interconnectVN1 No Credits; RSP on BLevent=0x5f,umask=0x801Number of Cycles there were no VN1 Credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_nounit_txc_bl.drs_upiuncore interconnectThis event is deprecated. Refer to new event UNC_M2M_TxC_BL.DRS_UPIevent=0x40,umask=0x411uncore_upiunc_upi_clockticksuncore interconnectClocks of the Intel(R) Ultra Path Interconnect (UPI)event=0x101Counts clockticks of the fixed frequency clock controlling the Intel(R) Ultra Path Interconnect (UPI).  This clock runs at1/8th the 'GT/s' speed of the UPI link.  For example, a  9.6GT/s  link will have a fixed Frequency of 1.2 Ghzunc_upi_direct_attempts.d2cuncore interconnectData Response packets that go direct to coreevent=0x12,umask=0x101Counts Data Response (DRS) packets that attempted to go direct to core bypassing the CHAunc_upi_direct_attempts.d2kuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_DIRECT_ATTEMPTS.D2Uevent=0x12,umask=0x211unc_upi_direct_attempts.d2uuncore interconnectData Response packets that go direct to Intel(R) UPIevent=0x12,umask=0x201Counts Data Response (DRS) packets that attempted to go direct to Intel(R) Ultra Path Interconnect (UPI) bypassing the CHA unc_upi_flowq_no_vna_crd.ad_vna_eq0uncore interconnectUNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ0event=0x18,umask=0x101unc_upi_flowq_no_vna_crd.ad_vna_eq1uncore interconnectUNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ1event=0x18,umask=0x201unc_upi_flowq_no_vna_crd.ad_vna_eq2uncore interconnectUNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ2event=0x18,umask=0x401unc_upi_flowq_no_vna_crd.ak_vna_eq0uncore interconnectUNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ0event=0x18,umask=0x1001unc_upi_flowq_no_vna_crd.ak_vna_eq1uncore interconnectUNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ1event=0x18,umask=0x2001unc_upi_flowq_no_vna_crd.ak_vna_eq2uncore interconnectUNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ2event=0x18,umask=0x4001unc_upi_flowq_no_vna_crd.ak_vna_eq3uncore interconnectUNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ3event=0x18,umask=0x8001unc_upi_flowq_no_vna_crd.bl_vna_eq0uncore interconnectUNC_UPI_FLOWQ_NO_VNA_CRD.BL_VNA_EQ0event=0x18,umask=0x801unc_upi_l1_power_cyclesuncore interconnectCycles Intel(R) UPI is in L1 power mode (shutdown)event=0x2101Counts cycles when the Intel(R) Ultra Path Interconnect (UPI) is in L1 power mode.  L1 is a mode that totally shuts down the UPI link.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another, this event only coutns when both links are shutdownunc_upi_m3_byp_blocked.bgf_crduncore interconnectUNC_UPI_M3_BYP_BLOCKED.BGF_CRDevent=0x14,umask=0x801unc_upi_m3_byp_blocked.flowq_ad_vna_le2uncore interconnectUNC_UPI_M3_BYP_BLOCKED.FLOWQ_AD_VNA_LE2event=0x14,umask=0x101unc_upi_m3_byp_blocked.flowq_ak_vna_le3uncore interconnectUNC_UPI_M3_BYP_BLOCKED.FLOWQ_AK_VNA_LE3event=0x14,umask=0x401unc_upi_m3_byp_blocked.flowq_bl_vna_eq0uncore interconnectUNC_UPI_M3_BYP_BLOCKED.FLOWQ_BL_VNA_EQ0event=0x14,umask=0x201unc_upi_m3_byp_blocked.gv_blockuncore interconnectUNC_UPI_M3_BYP_BLOCKED.GV_BLOCKevent=0x14,umask=0x1001unc_upi_m3_crd_return_blockeduncore interconnectUNC_UPI_M3_CRD_RETURN_BLOCKEDevent=0x1601unc_upi_m3_rxq_blocked.bgf_crduncore interconnectUNC_UPI_M3_RXQ_BLOCKED.BGF_CRDevent=0x15,umask=0x2001unc_upi_m3_rxq_blocked.flowq_ad_vna_btw_2_threshuncore interconnectUNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AD_VNA_BTW_2_THRESHevent=0x15,umask=0x201unc_upi_m3_rxq_blocked.flowq_ad_vna_le2uncore interconnectUNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AD_VNA_LE2event=0x15,umask=0x101unc_upi_m3_rxq_blocked.flowq_ak_vna_le3uncore interconnectUNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AK_VNA_LE3event=0x15,umask=0x1001unc_upi_m3_rxq_blocked.flowq_bl_vna_btw_0_threshuncore interconnectUNC_UPI_M3_RXQ_BLOCKED.FLOWQ_BL_VNA_BTW_0_THRESHevent=0x15,umask=0x801unc_upi_m3_rxq_blocked.flowq_bl_vna_eq0uncore interconnectUNC_UPI_M3_RXQ_BLOCKED.FLOWQ_BL_VNA_EQ0event=0x15,umask=0x401unc_upi_m3_rxq_blocked.gv_blockuncore interconnectUNC_UPI_M3_RXQ_BLOCKED.GV_BLOCKevent=0x15,umask=0x4001unc_upi_phy_init_cyclesuncore interconnectCycles where phy is not in L0, L0c, L0p, L1event=0x2001unc_upi_power_l1_nackuncore interconnectL1 Req Nackevent=0x2301Counts the number of times a link sends/receives a LinkReqNAck.  When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states.  This requests can either be accepted or denied.  If the Rx side replies with an Ack, the power mode will change.  If it replies with NAck, no change will take place.  This can be filtered based on Rx and Tx.  An Rx LinkReqNAck refers to receiving an NAck (meaning this agent's Tx originally requested the power change).  A Tx LinkReqNAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it)unc_upi_power_l1_requncore interconnectL1 Req (same as L1 Ack)event=0x2201Counts the number of times a link sends/receives a LinkReqAck.  When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states.  This requests can either be accepted or denied.  If the Rx side replies with an Ack, the power mode will change.  If it replies with NAck, no change will take place.  This can be filtered based on Rx and Tx.  An Rx LinkReqAck refers to receiving an Ack (meaning this agent's Tx originally requested the power change).  A Tx LinkReqAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it)unc_upi_req_slot2_from_m3.ackuncore interconnectUNC_UPI_REQ_SLOT2_FROM_M3.ACKevent=0x46,umask=0x801unc_upi_req_slot2_from_m3.vn0uncore interconnectUNC_UPI_REQ_SLOT2_FROM_M3.VN0event=0x46,umask=0x201unc_upi_req_slot2_from_m3.vn1uncore interconnectUNC_UPI_REQ_SLOT2_FROM_M3.VN1event=0x46,umask=0x401unc_upi_req_slot2_from_m3.vnauncore interconnectUNC_UPI_REQ_SLOT2_FROM_M3.VNAevent=0x46,umask=0x101unc_upi_rxl0p_power_cyclesuncore interconnectCycles the Rx of the Intel(R) UPI is in L0p power modeevent=0x2501Counts cycles when the receive side (Rx) of the Intel(R) Ultra Path Interconnect(UPI) is in L0p power mode. L0p is a mode where we disable 60% of the UPI lanes, decreasing our bandwidth in order to save powerunc_upi_rxl0_power_cyclesuncore interconnectCycles in L0. Receive sideevent=0x2401Number of UPI qfclk cycles spent in L0 power mode in the Link Layer.  L0 is the default mode which provides the highest performance with the most power.  Use edge detect to count the number of instances that the link entered L0.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another.  The phy layer  sometimes leaves L0 for training, which will not be captured by this eventunc_upi_rxl_basic_hdr_match.ncbuncore interconnectMatches on Receive path of a UPI Port; Non-Coherent Bypassevent=0x5,umask=0xe01Match Message Class - NCBunc_upi_rxl_basic_hdr_match.ncb_opcuncore interconnectMatches on Receive path of a UPI Port; Non-Coherent Bypassevent=0x5,umask=0x10e01Match Message Class - NCBunc_upi_rxl_basic_hdr_match.ncsuncore interconnectMatches on Receive path of a UPI Port; Non-Coherent Standardevent=0x5,umask=0xf01Match Message Class - NCSunc_upi_rxl_basic_hdr_match.ncs_opcuncore interconnectMatches on Receive path of a UPI Port; Non-Coherent Standardevent=0x5,umask=0x10f01Match Message Class - NCSunc_upi_rxl_basic_hdr_match.requncore interconnectMatches on Receive path of a UPI Port; Requestevent=0x5,umask=0x801REQ Message Classunc_upi_rxl_basic_hdr_match.req_opcuncore interconnectMatches on Receive path of a UPI Port; Request Opcodeevent=0x5,umask=0x10801Match REQ Opcodes - Specified in Umask[7:4]unc_upi_rxl_basic_hdr_match.rspcnfltuncore interconnectMatches on Receive path of a UPI Port; Response - Conflictevent=0x5,umask=0x1aa01unc_upi_rxl_basic_hdr_match.rspiuncore interconnectMatches on Receive path of a UPI Port; Response - Invalidevent=0x5,umask=0x12a01unc_upi_rxl_basic_hdr_match.rsp_datauncore interconnectMatches on Receive path of a UPI Port; Response - Dataevent=0x5,umask=0xc01Match Message Class -WBunc_upi_rxl_basic_hdr_match.rsp_data_opcuncore interconnectMatches on Receive path of a UPI Port; Response - Dataevent=0x5,umask=0x10c01Match Message Class -WBunc_upi_rxl_basic_hdr_match.rsp_nodatauncore interconnectMatches on Receive path of a UPI Port; Response - No Dataevent=0x5,umask=0xa01Match Message Class - RSPunc_upi_rxl_basic_hdr_match.rsp_nodata_opcuncore interconnectMatches on Receive path of a UPI Port; Response - No Dataevent=0x5,umask=0x10a01Match Message Class - RSPunc_upi_rxl_basic_hdr_match.snpuncore interconnectMatches on Receive path of a UPI Port; Snoopevent=0x5,umask=0x901SNP Message Classunc_upi_rxl_basic_hdr_match.snp_opcuncore interconnectMatches on Receive path of a UPI Port; Snoop Opcodeevent=0x5,umask=0x10901Match SNP Opcodes - Specified in Umask[7:4]unc_upi_rxl_basic_hdr_match.wbuncore interconnectMatches on Receive path of a UPI Port; Writebackevent=0x5,umask=0xd01Match Message Class -WBunc_upi_rxl_basic_hdr_match.wb_opcuncore interconnectMatches on Receive path of a UPI Port; Writebackevent=0x5,umask=0x10d01Match Message Class -WBunc_upi_rxl_bypassed.slot0uncore interconnectFLITs received which bypassed the Slot0 Receive Bufferevent=0x31,umask=0x101Counts incoming FLITs (FLow control unITs) which bypassed the slot0 RxQ buffer (Receive Queue) and passed directly to the Egress.  This is a latency optimization, and should generally be the common case.  If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latencyunc_upi_rxl_bypassed.slot1uncore interconnectFLITs received which bypassed the Slot0 Receive Bufferevent=0x31,umask=0x201Counts incoming FLITs (FLow control unITs) which bypassed the slot1 RxQ buffer  (Receive Queue) and passed directly across the BGF and into the Egress.  This is a latency optimization, and should generally be the common case.  If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latencyunc_upi_rxl_bypassed.slot2uncore interconnectFLITs received which bypassed the Slot0 Receive Bufferevent=0x31,umask=0x401Counts incoming FLITs (FLow control unITs) which bypassed the slot2 RxQ buffer (Receive Queue)  and passed directly to the Egress.  This is a latency optimization, and should generally be the common case.  If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latencyunc_upi_rxl_credits_consumed_vn0uncore interconnectVN0 Credit Consumedevent=0x3901Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_upi_rxl_credits_consumed_vn1uncore interconnectVN1 Credit Consumedevent=0x3a01Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_upi_rxl_credits_consumed_vnauncore interconnectVNA Credit Consumedevent=0x3801Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_upi_rxl_flits.all_datauncore interconnectValid data FLITs received from any slotevent=0x3,umask=0xf01Counts valid data FLITs  (80 bit FLow control unITs: 64bits of data) received from any of the 3 Intel(R) Ultra Path Interconnect (UPI) Receive Queue slots on this UPI unitunc_upi_rxl_flits.all_nulluncore interconnectNull FLITs received from any slotevent=0x3,umask=0x2701Counts null FLITs (80 bit FLow control unITs) received from any of the 3 Intel(R) Ultra Path Interconnect (UPI) Receive Queue slots on this UPI unitunc_upi_rxl_flits.datauncore interconnectValid Flits Received; Dataevent=0x3,umask=0x801Shows legal flit time (hides impact of L0p and L0c).; Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting.unc_upi_rxl_flits.idleuncore interconnectValid Flits Received; Idleevent=0x3,umask=0x4701Shows legal flit time (hides impact of L0p and L0c)unc_upi_rxl_flits.llcrduncore interconnectValid Flits Received; LLCRD Not Emptyevent=0x3,umask=0x1001Shows legal flit time (hides impact of L0p and L0c).; Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2unc_upi_rxl_flits.llctrluncore interconnectValid Flits Received; LLCTRLevent=0x3,umask=0x4001Shows legal flit time (hides impact of L0p and L0c).; Equivalent to an idle packet.  Enables counting of slot 0 LLCTRL messagesunc_upi_rxl_flits.non_datauncore interconnectProtocol header and credit FLITs received from any slotevent=0x3,umask=0x9701Counts protocol header and credit FLITs  (80 bit FLow control unITs) received from any of the 3 UPI slots on this UPI unitunc_upi_rxl_flits.nulluncore interconnectThis event is deprecated. Refer to new event UNC_UPI_RxL_FLITS.ALL_NULLevent=0x3,umask=0x2011unc_upi_rxl_flits.prothdruncore interconnectValid Flits Received; Protocol Headerevent=0x3,umask=0x8001Shows legal flit time (hides impact of L0p and L0c).; Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits)unc_upi_rxl_flits.prot_hdruncore interconnectThis event is deprecated. Refer to new event UNC_UPI_RxL_FLITS.PROTHDRevent=0x3,umask=0x8011unc_upi_rxl_flits.slot0uncore interconnectValid Flits Received; Slot 0event=0x3,umask=0x101Shows legal flit time (hides impact of L0p and L0c).; Count Slot 0 - Other mask bits determine types of headers to countunc_upi_rxl_flits.slot1uncore interconnectValid Flits Received; Slot 1event=0x3,umask=0x201Shows legal flit time (hides impact of L0p and L0c).; Count Slot 1 - Other mask bits determine types of headers to countunc_upi_rxl_flits.slot2uncore interconnectValid Flits Received; Slot 2event=0x3,umask=0x401Shows legal flit time (hides impact of L0p and L0c).; Count Slot 2 - Other mask bits determine types of headers to countunc_upi_rxl_hdr_match.ncbuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.NCBevent=0x5,umask=0xc11unc_upi_rxl_hdr_match.ncsuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.NCSevent=0x5,umask=0xd11unc_upi_rxl_hdr_match.requncore interconnectThis event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.REQevent=0x5,umask=0x811unc_upi_rxl_hdr_match.rspuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.RSP_DATAevent=0x5,umask=0xa11unc_upi_rxl_hdr_match.snpuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.SNPevent=0x5,umask=0x911unc_upi_rxl_hdr_match.wbuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.WBevent=0x5,umask=0xb11unc_upi_rxl_inserts.slot0uncore interconnectRxQ Flit Buffer Allocations; Slot 0event=0x30,umask=0x101Number of allocations into the UPI Rx Flit Buffer.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_upi_rxl_inserts.slot1uncore interconnectRxQ Flit Buffer Allocations; Slot 1event=0x30,umask=0x201Number of allocations into the UPI Rx Flit Buffer.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_upi_rxl_inserts.slot2uncore interconnectRxQ Flit Buffer Allocations; Slot 2event=0x30,umask=0x401Number of allocations into the UPI Rx Flit Buffer.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_upi_rxl_occupancy.slot0uncore interconnectRxQ Occupancy - All Packets; Slot 0event=0x32,umask=0x101Accumulates the number of elements in the UPI RxQ in each cycle.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetimeunc_upi_rxl_occupancy.slot1uncore interconnectRxQ Occupancy - All Packets; Slot 1event=0x32,umask=0x201Accumulates the number of elements in the UPI RxQ in each cycle.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetimeunc_upi_rxl_occupancy.slot2uncore interconnectRxQ Occupancy - All Packets; Slot 2event=0x32,umask=0x401Accumulates the number of elements in the UPI RxQ in each cycle.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetimeunc_upi_rxl_slot_bypass.s0_rxq1uncore interconnectUNC_UPI_RxL_SLOT_BYPASS.S0_RXQ1event=0x33,umask=0x101unc_upi_rxl_slot_bypass.s0_rxq2uncore interconnectUNC_UPI_RxL_SLOT_BYPASS.S0_RXQ2event=0x33,umask=0x201unc_upi_rxl_slot_bypass.s1_rxq0uncore interconnectUNC_UPI_RxL_SLOT_BYPASS.S1_RXQ0event=0x33,umask=0x401unc_upi_rxl_slot_bypass.s1_rxq2uncore interconnectUNC_UPI_RxL_SLOT_BYPASS.S1_RXQ2event=0x33,umask=0x801unc_upi_rxl_slot_bypass.s2_rxq0uncore interconnectUNC_UPI_RxL_SLOT_BYPASS.S2_RXQ0event=0x33,umask=0x1001unc_upi_rxl_slot_bypass.s2_rxq1uncore interconnectUNC_UPI_RxL_SLOT_BYPASS.S2_RXQ1event=0x33,umask=0x2001unc_upi_txl0p_clk_active.cfg_ctluncore interconnectUNC_UPI_TxL0P_CLK_ACTIVE.CFG_CTLevent=0x2a,umask=0x101unc_upi_txl0p_clk_active.dfxuncore interconnectUNC_UPI_TxL0P_CLK_ACTIVE.DFXevent=0x2a,umask=0x4001unc_upi_txl0p_clk_active.retryuncore interconnectUNC_UPI_TxL0P_CLK_ACTIVE.RETRYevent=0x2a,umask=0x2001unc_upi_txl0p_clk_active.rxquncore interconnectUNC_UPI_TxL0P_CLK_ACTIVE.RXQevent=0x2a,umask=0x201unc_upi_txl0p_clk_active.rxq_bypassuncore interconnectUNC_UPI_TxL0P_CLK_ACTIVE.RXQ_BYPASSevent=0x2a,umask=0x401unc_upi_txl0p_clk_active.rxq_creduncore interconnectUNC_UPI_TxL0P_CLK_ACTIVE.RXQ_CREDevent=0x2a,umask=0x801unc_upi_txl0p_clk_active.spareuncore interconnectUNC_UPI_TxL0P_CLK_ACTIVE.SPAREevent=0x2a,umask=0x8001unc_upi_txl0p_clk_active.txquncore interconnectUNC_UPI_TxL0P_CLK_ACTIVE.TXQevent=0x2a,umask=0x1001unc_upi_txl0p_power_cyclesuncore interconnectCycles in which the Tx of the Intel(R) Ultra Path Interconnect (UPI) is in L0p power modeevent=0x2701Counts cycles when the transmit side (Tx) of the Intel(R) Ultra Path Interconnect(UPI) is in L0p power mode. L0p is a mode where we disable 60% of the UPI lanes, decreasing our bandwidth in order to save powerunc_upi_txl0p_power_cycles_ll_enteruncore interconnectUNC_UPI_TxL0P_POWER_CYCLES_LL_ENTERevent=0x2801unc_upi_txl0p_power_cycles_m3_exituncore interconnectUNC_UPI_TxL0P_POWER_CYCLES_M3_EXITevent=0x2901unc_upi_txl0_power_cyclesuncore interconnectCycles in L0. Transmit sideevent=0x2601Number of UPI qfclk cycles spent in L0 power mode in the Link Layer.  L0 is the default mode which provides the highest performance with the most power.  Use edge detect to count the number of instances that the link entered L0.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another.  The phy layer  sometimes leaves L0 for training, which will not be captured by this eventunc_upi_txl_basic_hdr_match.ncbuncore interconnectMatches on Transmit path of a UPI Port; Non-Coherent Bypassevent=0x4,umask=0xe01Match Message Class - NCBunc_upi_txl_basic_hdr_match.ncb_opcuncore interconnectMatches on Transmit path of a UPI Port; Non-Coherent Bypassevent=0x4,umask=0x10e01Match Message Class - NCBunc_upi_txl_basic_hdr_match.ncsuncore interconnectMatches on Transmit path of a UPI Port; Non-Coherent Standardevent=0x4,umask=0xf01Match Message Class - NCSunc_upi_txl_basic_hdr_match.ncs_opcuncore interconnectMatches on Transmit path of a UPI Port; Non-Coherent Standardevent=0x4,umask=0x10f01Match Message Class - NCSunc_upi_txl_basic_hdr_match.requncore interconnectMatches on Transmit path of a UPI Port; Requestevent=0x4,umask=0x801REQ Message Classunc_upi_txl_basic_hdr_match.req_opcuncore interconnectMatches on Transmit path of a UPI Port; Request Opcodeevent=0x4,umask=0x10801Match REQ Opcodes - Specified in Umask[7:4]unc_upi_txl_basic_hdr_match.rspcnfltuncore interconnectMatches on Transmit path of a UPI Port; Response - Conflictevent=0x4,umask=0x1aa01unc_upi_txl_basic_hdr_match.rspiuncore interconnectMatches on Transmit path of a UPI Port; Response - Invalidevent=0x4,umask=0x12a01unc_upi_txl_basic_hdr_match.rsp_datauncore interconnectMatches on Transmit path of a UPI Port; Response - Dataevent=0x4,umask=0xc01Match Message Class -WBunc_upi_txl_basic_hdr_match.rsp_data_opcuncore interconnectMatches on Transmit path of a UPI Port; Response - Dataevent=0x4,umask=0x10c01Match Message Class -WBunc_upi_txl_basic_hdr_match.rsp_nodatauncore interconnectMatches on Transmit path of a UPI Port; Response - No Dataevent=0x4,umask=0xa01Match Message Class - RSPunc_upi_txl_basic_hdr_match.rsp_nodata_opcuncore interconnectMatches on Transmit path of a UPI Port; Response - No Dataevent=0x4,umask=0x10a01Match Message Class - RSPunc_upi_txl_basic_hdr_match.snpuncore interconnectMatches on Transmit path of a UPI Port; Snoopevent=0x4,umask=0x901SNP Message Classunc_upi_txl_basic_hdr_match.snp_opcuncore interconnectMatches on Transmit path of a UPI Port; Snoop Opcodeevent=0x4,umask=0x10901Match SNP Opcodes - Specified in Umask[7:4]unc_upi_txl_basic_hdr_match.wbuncore interconnectMatches on Transmit path of a UPI Port; Writebackevent=0x4,umask=0xd01Match Message Class -WBunc_upi_txl_basic_hdr_match.wb_opcuncore interconnectMatches on Transmit path of a UPI Port; Writebackevent=0x4,umask=0x10d01Match Message Class -WBunc_upi_txl_bypasseduncore interconnectFLITs that bypassed the TxL Bufferevent=0x4101Counts incoming FLITs (FLow control unITs) which bypassed the TxL(transmit) FLIT buffer and pass directly out the UPI Link. Generally, when data is transmitted across the Intel(R) Ultra Path Interconnect (UPI), it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used in L0p (Low Power) mode and (Link Layer Retry) LLR  mode, increasing latency to transfer out to the linkunc_upi_txl_flits.all_datauncore interconnectValid data FLITs transmitted via any slotevent=0x2,umask=0xf01Counts valid data FLITs (80 bit FLow control unITs: 64bits of data) transmitted (TxL) via any of the 3 Intel(R) Ultra Path Interconnect (UPI) slots on this UPI unitunc_upi_txl_flits.all_nulluncore interconnectNull FLITs transmitted from any slotevent=0x2,umask=0x2701Counts null FLITs (80 bit FLow control unITs) transmitted via any of the 3 Intel(R) Ulra Path Interconnect (UPI) slots on this UPI unitunc_upi_txl_flits.datauncore interconnectValid Flits Sent; Dataevent=0x2,umask=0x801Shows legal flit time (hides impact of L0p and L0c).; Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting.unc_upi_txl_flits.idleuncore interconnectIdle FLITs transmittedevent=0x2,umask=0x4701Counts when the Intel Ultra Path Interconnect(UPI) transmits an idle FLIT(80 bit FLow control unITs).  Every UPI cycle must be sending either data FLITs, protocol/credit FLITs or idle FLITsunc_upi_txl_flits.llcrduncore interconnectValid Flits Sent; LLCRD Not Emptyevent=0x2,umask=0x1001Shows legal flit time (hides impact of L0p and L0c).; Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2unc_upi_txl_flits.llctrluncore interconnectValid Flits Sent; LLCTRLevent=0x2,umask=0x4001Shows legal flit time (hides impact of L0p and L0c).; Equivalent to an idle packet.  Enables counting of slot 0 LLCTRL messagesunc_upi_txl_flits.non_datauncore interconnectProtocol header and credit FLITs transmitted across any slotevent=0x2,umask=0x9701Counts protocol header and credit FLITs (80 bit FLow control unITs) transmitted across any of the 3 UPI (Ultra Path Interconnect) slots on this UPI unitunc_upi_txl_flits.nulluncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_FLITS.ALL_NULLevent=0x2,umask=0x2011unc_upi_txl_flits.prothdruncore interconnectValid Flits Sent; Protocol Headerevent=0x2,umask=0x8001Shows legal flit time (hides impact of L0p and L0c).; Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits)unc_upi_txl_flits.prot_hdruncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_FLITS.PROTHDRevent=0x2,umask=0x8011unc_upi_txl_flits.slot0uncore interconnectValid Flits Sent; Slot 0event=0x2,umask=0x101Shows legal flit time (hides impact of L0p and L0c).; Count Slot 0 - Other mask bits determine types of headers to countunc_upi_txl_flits.slot1uncore interconnectValid Flits Sent; Slot 1event=0x2,umask=0x201Shows legal flit time (hides impact of L0p and L0c).; Count Slot 1 - Other mask bits determine types of headers to countunc_upi_txl_flits.slot2uncore interconnectValid Flits Sent; Slot 2event=0x2,umask=0x401Shows legal flit time (hides impact of L0p and L0c).; Count Slot 2 - Other mask bits determine types of headers to countunc_upi_txl_hdr_match.data_hdruncore interconnectThis event is deprecatedevent=0x411unc_upi_txl_hdr_match.dual_slot_hdruncore interconnectThis event is deprecatedevent=0x411unc_upi_txl_hdr_match.locuncore interconnectThis event is deprecatedevent=0x411unc_upi_txl_hdr_match.ncbuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.NCBevent=0x4,umask=0xe11unc_upi_txl_hdr_match.ncsuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.NCSevent=0x4,umask=0xf11unc_upi_txl_hdr_match.non_data_hdruncore interconnectThis event is deprecatedevent=0x411unc_upi_txl_hdr_match.remuncore interconnectThis event is deprecatedevent=0x411unc_upi_txl_hdr_match.requncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.REQevent=0x4,umask=0x811unc_upi_txl_hdr_match.rsp_datauncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.RSP_DATAevent=0x4,umask=0xc11unc_upi_txl_hdr_match.rsp_nodatauncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.RSP_NODATAevent=0x4,umask=0xa11unc_upi_txl_hdr_match.sgl_slot_hdruncore interconnectThis event is deprecatedevent=0x411unc_upi_txl_hdr_match.snpuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.SNPevent=0x4,umask=0x911unc_upi_txl_hdr_match.wbuncore interconnectThis event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.WBevent=0x4,umask=0xc11unc_upi_txl_insertsuncore interconnectTx Flit Buffer Allocationsevent=0x4001Number of allocations into the UPI Tx Flit Buffer.  Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_upi_txl_occupancyuncore interconnectTx Flit Buffer Occupancyevent=0x4201Accumulates the number of flits in the TxQ.  Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQunc_upi_vna_credit_return_blocked_vn01uncore interconnectUNC_UPI_VNA_CREDIT_RETURN_BLOCKED_VN01event=0x4501unc_upi_vna_credit_return_occupancyuncore interconnectVNA Credits Pending Return - Occupancyevent=0x4401Number of VNA credits in the Rx side that are waitng to be returned back across the linkunc_u_event_msg.doorbell_rcvduncore interconnectMessage Receivedevent=0x42,umask=0x801Virtual Logical Wire (legacy) message were received from Uncoreunc_u_event_msg.int_priouncore interconnectMessage Receivedevent=0x42,umask=0x1001Virtual Logical Wire (legacy) message were received from Uncoreunc_u_event_msg.ipi_rcvduncore interconnectMessage Received; IPIevent=0x42,umask=0x401Virtual Logical Wire (legacy) message were received from Uncore.; Inter Processor Interruptsunc_u_event_msg.msi_rcvduncore interconnectMessage Received; MSIevent=0x42,umask=0x201Virtual Logical Wire (legacy) message were received from Uncore.; Message Signaled Interrupts - interrupts sent by devices (including PCIe via IOxAPIC) (Socket Mode only)unc_u_event_msg.vlw_rcvduncore interconnectMessage Received; VLWevent=0x42,umask=0x101Virtual Logical Wire (legacy) message were received from Uncoreunc_u_lock_cyclesuncore interconnectIDI Lock/SplitLock Cyclesevent=0x4401Number of times an IDI Lock/SplitLock sequence was startedunc_u_phold_cycles.assert_to_ackuncore interconnectCycles PHOLD Assert to Ack; Assert to ACKevent=0x45,umask=0x101PHOLD cyclesunc_u_racu_drng.pftch_buf_emptyuncore interconnectUNC_U_RACU_DRNG.PFTCH_BUF_EMPTYevent=0x4c,umask=0x401unc_u_racu_drng.rdranduncore interconnectUNC_U_RACU_DRNG.RDRANDevent=0x4c,umask=0x101unc_u_racu_drng.rdseeduncore interconnectUNC_U_RACU_DRNG.RDSEEDevent=0x4c,umask=0x201upi_data_bandwidth_txuncore interconnectUPI interconnect send bandwidth for payload. Derived from unc_upi_txl_flits.all_dataevent=0x2,umask=0xf017.11E-06BytesCounts valid data FLITs (80 bit FLow control unITs: 64bits of data) transmitted (TxL) via any of the 3 Intel(R) Ultra Path Interconnect (UPI) slots on this UPI unituncore_iiollc_misses.pcie_readuncore ioPCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4,ch_mask=0x1f014BytesCounts every read request for 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busllc_misses.pcie_writeuncore ioPCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1,ch_mask=0x1f014BytesCounts every write request of 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_clockticksuncore ioClockticks of the IIO Traffic Controllerevent=0x101Counts clockticks of the 1GHz traffic controller clock in the IIO unitunc_iio_comp_buf_inserts.cmpd.all_partsuncore ioPCIe Completion Buffer Inserts of completions with data: Part 0-3event=0xc2,ch_mask=0x0f,fc_mask=0x4,umask=0x301unc_iio_comp_buf_inserts.cmpd.part0uncore ioPCIe Completion Buffer Inserts of completions with data: Part 0event=0xc2,ch_mask=0x01,fc_mask=0x4,umask=0x301unc_iio_comp_buf_inserts.cmpd.part1uncore ioPCIe Completion Buffer Inserts of completions with data: Part 1event=0xc2,ch_mask=0x02,fc_mask=0x4,umask=0x301unc_iio_comp_buf_inserts.cmpd.part2uncore ioPCIe Completion Buffer Inserts of completions with data: Part 2event=0xc2,ch_mask=0x04,fc_mask=0x4,umask=0x301unc_iio_comp_buf_inserts.cmpd.part3uncore ioPCIe Completion Buffer Inserts of completions with data: Part 3event=0xc2,ch_mask=0x08,fc_mask=0x4,umask=0x301unc_iio_comp_buf_inserts.port0uncore ioPCIe Completion Buffer Inserts; Port 0event=0xc2,ch_mask=0x01,fc_mask=0x7,umask=0x401unc_iio_comp_buf_inserts.port1uncore ioPCIe Completion Buffer Inserts; Port 1event=0xc2,ch_mask=0x02,fc_mask=0x7,umask=0x401unc_iio_comp_buf_inserts.port2uncore ioPCIe Completion Buffer Inserts; Port 2event=0xc2,ch_mask=0x04,fc_mask=0x7,umask=0x401unc_iio_comp_buf_inserts.port3uncore ioPCIe Completion Buffer Inserts; Port 3event=0xc2,ch_mask=0x08,fc_mask=0x7,umask=0x401unc_iio_comp_buf_occupancy.cmpd.all_partsuncore ioPCIe Completion Buffer occupancy of completions with data: Part 0-3event=0xd5,fc_mask=0x04,umask=0xf01unc_iio_comp_buf_occupancy.cmpd.part0uncore ioPCIe Completion Buffer occupancy of completions with data: Part 0event=0xd5,fc_mask=0x04,umask=0x101unc_iio_comp_buf_occupancy.cmpd.part1uncore ioPCIe Completion Buffer occupancy of completions with data: Part 1event=0xd5,fc_mask=0x04,umask=0x201unc_iio_comp_buf_occupancy.cmpd.part2uncore ioPCIe Completion Buffer occupancy of completions with data: Part 2event=0xd5,fc_mask=0x04,umask=0x401unc_iio_comp_buf_occupancy.cmpd.part3uncore ioPCIe Completion Buffer occupancy of completions with data: Part 3event=0xd5,fc_mask=0x04,umask=0x801unc_iio_data_req_by_cpu.cfg_read.part0uncore ioData requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.cfg_read.part1uncore ioData requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.cfg_read.part2uncore ioData requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.cfg_read.part3uncore ioData requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.cfg_read.vtd0uncore ioData requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0unc_iio_data_req_by_cpu.cfg_read.vtd1uncore ioData requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1unc_iio_data_req_by_cpu.cfg_write.part0uncore ioData requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.cfg_write.part1uncore ioData requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.cfg_write.part2uncore ioData requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.cfg_write.part3uncore ioData requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.cfg_write.vtd0uncore ioData requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0unc_iio_data_req_by_cpu.cfg_write.vtd1uncore ioData requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1unc_iio_data_req_by_cpu.io_read.part0uncore ioData requested by the CPU; Core reading from Card's IO spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x8001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.io_read.part1uncore ioData requested by the CPU; Core reading from Card's IO spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x8001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.io_read.part2uncore ioData requested by the CPU; Core reading from Card's IO spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x8001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.io_read.part3uncore ioData requested by the CPU; Core reading from Card's IO spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x8001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.io_read.vtd0uncore ioData requested by the CPU; Core reading from Card's IO spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x8001Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0unc_iio_data_req_by_cpu.io_read.vtd1uncore ioData requested by the CPU; Core reading from Card's IO spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x8001Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1unc_iio_data_req_by_cpu.io_write.part0uncore ioData requested by the CPU; Core writing to Card's IO spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.io_write.part1uncore ioData requested by the CPU; Core writing to Card's IO spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.io_write.part2uncore ioData requested by the CPU; Core writing to Card's IO spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.io_write.part3uncore ioData requested by the CPU; Core writing to Card's IO spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.io_write.vtd0uncore ioData requested by the CPU; Core writing to Card's IO spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0unc_iio_data_req_by_cpu.io_write.vtd1uncore ioData requested by the CPU; Core writing to Card's IO spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1unc_iio_data_req_by_cpu.mem_read.part0uncore ioRead request for 4 bytes made by the CPU to IIO Part0event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x401Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part0. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.mem_read.part1uncore ioRead request for 4 bytes made by the CPU to IIO Part1event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x401Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part1. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.mem_read.part2uncore ioRead request for 4 bytes made by the CPU to IIO Part2event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x401Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part2. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.mem_read.part3uncore ioRead request for 4 bytes made by the CPU to IIO Part3event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x401Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part3. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.mem_read.vtd0uncore ioData requested by the CPU; Core reading from Card's MMIO spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x401Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0unc_iio_data_req_by_cpu.mem_read.vtd1uncore ioData requested by the CPU; Core reading from Card's MMIO spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x401Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1unc_iio_data_req_by_cpu.mem_write.part0uncore ioWrite request of 4 bytes made to IIO Part0 by the CPUevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x101Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part0 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.mem_write.part1uncore ioWrite request of 4 bytes made to IIO Part1 by the CPUevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x101Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part1 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.mem_write.part2uncore ioWrite request of 4 bytes made to IIO Part2 by the CPUevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x101Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part2 by  a unit on the main die (generally a core) or by another IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.mem_write.part3uncore ioWrite request of 4 bytes made to IIO Part3 by the CPUevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x101Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part3 by  a unit on the main die (generally a core) or by another IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.mem_write.vtd0uncore ioData requested by the CPU; Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x101Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0unc_iio_data_req_by_cpu.mem_write.vtd1uncore ioData requested by the CPU; Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x101Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1unc_iio_data_req_by_cpu.peer_read.part0uncore ioPeer to peer read request for 4 bytes made by a different IIO unit to IIO Part0event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x801Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part0. Does not include requests made by the same IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.peer_read.part1uncore ioPeer to peer read request for 4 bytes made by a different IIO unit to IIO Part1event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x801Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part1. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.peer_read.part2uncore ioPeer to peer read request for 4 bytes made by a different IIO unit to IIO Part2event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x801Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part2. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.peer_read.part3uncore ioPeer to peer read request for 4 bytes made by a different IIO unit to IIO Part3event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x801Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part3. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.peer_read.vtd0uncore ioData requested by the CPU; Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x801Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0unc_iio_data_req_by_cpu.peer_read.vtd1uncore ioData requested by the CPU; Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x801Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1unc_iio_data_req_by_cpu.peer_write.part0uncore ioPeer to peer write request of 4 bytes made to IIO Part0 by a different IIO unitevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x201Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part0 by a different IIO unit. Does not include requests made by the same IIO unit.  In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.peer_write.part1uncore ioPeer to peer write request of 4 bytes made to IIO Part1 by a different IIO unitevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x201Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part1 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.peer_write.part2uncore ioPeer to peer write request of 4 bytes made to IIO Part2 by a different IIO unitevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x201Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part2 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.peer_write.part3uncore ioPeer to peer write request of 4 bytes made to IIO Part3 by a different IIO unitevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x201Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part3 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_data_req_by_cpu.peer_write.vtd0uncore ioData requested by the CPU; Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x201Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0unc_iio_data_req_by_cpu.peer_write.vtd1uncore ioData requested by the CPU; Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x201Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1unc_iio_data_req_of_cpu.atomic.part0uncore ioData requested of the CPU; Atomic requests targeting DRAMevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.atomic.part1uncore ioData requested of the CPU; Atomic requests targeting DRAMevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.atomic.part2uncore ioData requested of the CPU; Atomic requests targeting DRAMevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.atomic.part3uncore ioData requested of the CPU; Atomic requests targeting DRAMevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.atomic.vtd0uncore ioData requested of the CPU; Atomic requests targeting DRAMevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0unc_iio_data_req_of_cpu.atomic.vtd1uncore ioData requested of the CPU; Atomic requests targeting DRAMevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x1001Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1unc_iio_data_req_of_cpu.atomiccmp.part0uncore ioData requested of the CPU; Completion of atomic requests targeting DRAMevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.atomiccmp.part1uncore ioData requested of the CPU; Completion of atomic requests targeting DRAMevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.atomiccmp.part2uncore ioData requested of the CPU; Completion of atomic requests targeting DRAMevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.atomiccmp.part3uncore ioData requested of the CPU; Completion of atomic requests targeting DRAMevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x2001Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.mem_read.part0uncore ioPCI Express bandwidth reading at IIO, part 0event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x401Counts every read request for 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.mem_read.part1uncore ioPCI Express bandwidth reading at IIO, part 1event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x401Counts every read request for 4 bytes of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.mem_read.part2uncore ioPCI Express bandwidth reading at IIO, part 2event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x401Counts every read request for 4 bytes of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.mem_read.part3uncore ioPCI Express bandwidth reading at IIO, part 3event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x401Counts every read request for 4 bytes of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.mem_read.vtd0uncore ioData requested of the CPU; Card reading from DRAMevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x401Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0unc_iio_data_req_of_cpu.mem_read.vtd1uncore ioData requested of the CPU; Card reading from DRAMevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x401Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1unc_iio_data_req_of_cpu.mem_write.part0uncore ioPCI Express bandwidth writing at IIO, part 0event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x101Counts every write request of 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.mem_write.part1uncore ioPCI Express bandwidth writing at IIO, part 1event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x101Counts every write request of 4 bytes of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.mem_write.part2uncore ioPCI Express bandwidth writing at IIO, part 2event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x101Counts every write request of 4 bytes of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.mem_write.part3uncore ioPCI Express bandwidth writing at IIO, part 3event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x101Counts every write request of 4 bytes of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.mem_write.vtd0uncore ioData requested of the CPU; Card writing to DRAMevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x101Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0unc_iio_data_req_of_cpu.mem_write.vtd1uncore ioData requested of the CPU; Card writing to DRAMevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x101Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1unc_iio_data_req_of_cpu.msg.part0uncore ioData requested of the CPU; Messagesevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.msg.part1uncore ioData requested of the CPU; Messagesevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.msg.part2uncore ioData requested of the CPU; Messagesevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.msg.part3uncore ioData requested of the CPU; Messagesevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.msg.vtd0uncore ioData requested of the CPU; Messagesevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0unc_iio_data_req_of_cpu.msg.vtd1uncore ioData requested of the CPU; Messagesevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x4001Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1unc_iio_data_req_of_cpu.peer_read.part0uncore ioPeer to peer read request for 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x801Counts every peer to peer read request for 4 bytes of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.peer_read.part1uncore ioPeer to peer read request for 4 bytes made by IIO Part1 to an IIO targetevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x801Counts every peer to peer read request for 4 bytes of data made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.peer_read.part2uncore ioPeer to peer read request for 4 bytes made by IIO Part2 to an IIO targetevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x801Counts every peer to peer read request for 4 bytes of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.peer_read.part3uncore ioPeer to peer read request for 4 bytes made by IIO Part3 to an IIO targetevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x801Counts every peer to peer read request for 4 bytes of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.peer_read.vtd0uncore ioData requested of the CPU; Card reading from another Card (same or different stack)event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x801Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0unc_iio_data_req_of_cpu.peer_read.vtd1uncore ioData requested of the CPU; Card reading from another Card (same or different stack)event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x801Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1unc_iio_data_req_of_cpu.peer_write.part0uncore ioPeer to peer write request of 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x201Counts every peer to peer write request of 4 bytes of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.peer_write.part1uncore ioPeer to peer write request of 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x201Counts every peer to peer write request of 4 bytes of data made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.peer_write.part2uncore ioPeer to peer write request of 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x201Counts every peer to peer write request of 4 bytes of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.peer_write.part3uncore ioPeer to peer write request of 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x201Counts every peer to peer write request of 4 bytes of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_data_req_of_cpu.peer_write.vtd0uncore ioData requested of the CPU; Card writing to another Card (same or different stack)event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x201Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0unc_iio_data_req_of_cpu.peer_write.vtd1uncore ioData requested of the CPU; Card writing to another Card (same or different stack)event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x201Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1unc_iio_link_num_corr_erruncore ioNum Link  Correctable Errorsevent=0xf01unc_iio_link_num_retriesuncore ioNum Link Retriesevent=0xe01unc_iio_mask_matchuncore ioNumber packets that passed the Mask/Match Filterevent=0x2101unc_iio_mask_match_and.bus0uncore ioAND Mask/match for debug bus; Non-PCIE busevent=0x2,umask=0x101Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus0_bus1uncore ioAND Mask/match for debug bus; Non-PCIE bus and PCIE busevent=0x2,umask=0x801Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus0_not_bus1uncore ioAND Mask/match for debug bus; Non-PCIE bus and !(PCIE bus)event=0x2,umask=0x401Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus1uncore ioAND Mask/match for debug bus; PCIE busevent=0x2,umask=0x201Asserted if all bits specified by mask matchunc_iio_mask_match_and.not_bus0_bus1uncore ioAND Mask/match for debug bus; !(Non-PCIE bus) and PCIE busevent=0x2,umask=0x1001Asserted if all bits specified by mask matchunc_iio_mask_match_and.not_bus0_not_bus1uncore ioAND Mask/match for debug busevent=0x2,umask=0x2001Asserted if all bits specified by mask matchunc_iio_mask_match_or.bus0uncore ioOR Mask/match for debug bus; Non-PCIE busevent=0x3,umask=0x101Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus0_bus1uncore ioOR Mask/match for debug bus; Non-PCIE bus and PCIE busevent=0x3,umask=0x801Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus0_not_bus1uncore ioOR Mask/match for debug bus; Non-PCIE bus and !(PCIE bus)event=0x3,umask=0x401Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus1uncore ioOR Mask/match for debug bus; PCIE busevent=0x3,umask=0x201Asserted if any bits specified by mask matchunc_iio_mask_match_or.not_bus0_bus1uncore ioOR Mask/match for debug bus; !(Non-PCIE bus) and PCIE busevent=0x3,umask=0x1001Asserted if any bits specified by mask matchunc_iio_mask_match_or.not_bus0_not_bus1uncore ioOR Mask/match for debug bus; !(Non-PCIE bus) and !(PCIE bus)event=0x3,umask=0x2001Asserted if any bits specified by mask matchunc_iio_nothinguncore ioCounting disabledevent=001unc_iio_payload_bytes_in.atomic.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART0event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_in.atomic.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART1event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_in.atomic.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART2event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_in.atomic.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART3event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_in.atomic.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.VTD0event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_in.atomic.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.VTD1event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_in.atomiccmp.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART0event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_in.atomiccmp.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART1event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_in.atomiccmp.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART2event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_in.atomiccmp.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART3event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_in.mem_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_in.mem_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_in.mem_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_in.mem_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_in.mem_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.VTD0event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_in.mem_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.VTD1event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_in.mem_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_in.mem_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_in.mem_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_in.mem_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_in.mem_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.VTD0event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_in.mem_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.VTD1event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_in.msg.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART0event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_in.msg.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART1event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_in.msg.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART2event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_in.msg.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART3event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_in.msg.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.VTD0event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_in.msg.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.VTD1event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_in.peer_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART0event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_in.peer_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART1event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_in.peer_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART2event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_in.peer_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART3event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_in.peer_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.VTD0event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_in.peer_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.VTD1event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_in.peer_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART0event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_in.peer_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART1event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_in.peer_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART2event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_in.peer_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART3event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_in.peer_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.VTD0event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_in.peer_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.VTD1event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_out.cfg_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART0event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_out.cfg_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART1event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_out.cfg_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART2event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_out.cfg_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART3event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_out.cfg_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.VTD0event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_out.cfg_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.VTD1event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x4011unc_iio_payload_bytes_out.cfg_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART0event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_out.cfg_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART1event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_out.cfg_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART2event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_out.cfg_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART3event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_out.cfg_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.VTD0event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_out.cfg_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.VTD1event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x1011unc_iio_payload_bytes_out.io_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART0event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x8011unc_iio_payload_bytes_out.io_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART1event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x8011unc_iio_payload_bytes_out.io_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART2event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x8011unc_iio_payload_bytes_out.io_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART3event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x8011unc_iio_payload_bytes_out.io_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.VTD0event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x8011unc_iio_payload_bytes_out.io_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.VTD1event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x8011unc_iio_payload_bytes_out.io_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART0event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_out.io_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART1event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_out.io_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART2event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_out.io_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART3event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_out.io_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.VTD0event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_out.io_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.VTD1event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x2011unc_iio_payload_bytes_out.mem_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART0event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_out.mem_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART1event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_out.mem_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART2event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_out.mem_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART3event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_out.mem_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.VTD0event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_out.mem_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.VTD1event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x411unc_iio_payload_bytes_out.mem_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART0event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_out.mem_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART1event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_out.mem_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART2event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_out.mem_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART3event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_out.mem_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.VTD0event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_out.mem_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.VTD1event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x111unc_iio_payload_bytes_out.peer_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART0event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_out.peer_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART1event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_out.peer_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART2event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_out.peer_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART3event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_out.peer_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.VTD0event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_out.peer_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.VTD1event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x811unc_iio_payload_bytes_out.peer_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART0event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_out.peer_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART1event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_out.peer_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART2event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_out.peer_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART3event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_out.peer_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.VTD0event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x211unc_iio_payload_bytes_out.peer_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.VTD1event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x211unc_iio_symbol_timesuncore ioSymbol Times on Linkevent=0x8201Gen1 - increment once every 4nS, Gen2 - increment once every 2nS, Gen3 - increment once every 1nSunc_iio_txn_in.atomic.part0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x1011unc_iio_txn_in.atomic.part1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x1011unc_iio_txn_in.atomic.part2uncore ioThis event is deprecatedevent=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x1011unc_iio_txn_in.atomic.part3uncore ioThis event is deprecatedevent=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x1011unc_iio_txn_in.atomic.vtd0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x1011unc_iio_txn_in.atomic.vtd1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x1011unc_iio_txn_in.atomiccmp.part0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x2011unc_iio_txn_in.atomiccmp.part1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x2011unc_iio_txn_in.atomiccmp.part2uncore ioThis event is deprecatedevent=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x2011unc_iio_txn_in.atomiccmp.part3uncore ioThis event is deprecatedevent=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x2011unc_iio_txn_in.mem_read.part0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x411unc_iio_txn_in.mem_read.part1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x411unc_iio_txn_in.mem_read.part2uncore ioThis event is deprecatedevent=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x411unc_iio_txn_in.mem_read.part3uncore ioThis event is deprecatedevent=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x411unc_iio_txn_in.mem_read.vtd0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x411unc_iio_txn_in.mem_read.vtd1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x411unc_iio_txn_in.mem_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART0event=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x111unc_iio_txn_in.mem_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART1event=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x111unc_iio_txn_in.mem_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART2event=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x111unc_iio_txn_in.mem_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART3event=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x111unc_iio_txn_in.mem_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.VTD0event=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x111unc_iio_txn_in.mem_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.VTD1event=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x111unc_iio_txn_in.msg.part0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x4011unc_iio_txn_in.msg.part1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x4011unc_iio_txn_in.msg.part2uncore ioThis event is deprecatedevent=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x4011unc_iio_txn_in.msg.part3uncore ioThis event is deprecatedevent=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x4011unc_iio_txn_in.msg.vtd0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x4011unc_iio_txn_in.msg.vtd1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x4011unc_iio_txn_in.peer_read.part0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x811unc_iio_txn_in.peer_read.part1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x811unc_iio_txn_in.peer_read.part2uncore ioThis event is deprecatedevent=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x811unc_iio_txn_in.peer_read.part3uncore ioThis event is deprecatedevent=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x811unc_iio_txn_in.peer_read.vtd0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x811unc_iio_txn_in.peer_read.vtd1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x811unc_iio_txn_in.peer_write.part0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x211unc_iio_txn_in.peer_write.part1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x211unc_iio_txn_in.peer_write.part2uncore ioThis event is deprecatedevent=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x211unc_iio_txn_in.peer_write.part3uncore ioThis event is deprecatedevent=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x211unc_iio_txn_in.peer_write.vtd0uncore ioThis event is deprecatedevent=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x211unc_iio_txn_in.peer_write.vtd1uncore ioThis event is deprecatedevent=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x211unc_iio_txn_out.cfg_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART0event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x4011unc_iio_txn_out.cfg_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART1event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x4011unc_iio_txn_out.cfg_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART2event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x4011unc_iio_txn_out.cfg_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART3event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x4011unc_iio_txn_out.cfg_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.VTD0event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x4011unc_iio_txn_out.cfg_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.VTD1event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x4011unc_iio_txn_out.cfg_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART0event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x1011unc_iio_txn_out.cfg_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART1event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x1011unc_iio_txn_out.cfg_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART2event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x1011unc_iio_txn_out.cfg_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART3event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x1011unc_iio_txn_out.cfg_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.VTD0event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x1011unc_iio_txn_out.io_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART0event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x8011unc_iio_txn_out.io_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART1event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x8011unc_iio_txn_out.io_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART2event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x8011unc_iio_txn_out.io_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART3event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x8011unc_iio_txn_out.io_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.VTD0event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x8011unc_iio_txn_out.io_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.VTD1event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x8011unc_iio_txn_out.io_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART0event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x2011unc_iio_txn_out.io_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART1event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x2011unc_iio_txn_out.io_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART2event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x2011unc_iio_txn_out.io_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART3event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x2011unc_iio_txn_out.io_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.VTD0event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x2011unc_iio_txn_out.io_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.VTD1event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x2011unc_iio_txn_out.mem_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART0event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x411unc_iio_txn_out.mem_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART1event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x411unc_iio_txn_out.mem_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART2event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x411unc_iio_txn_out.mem_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART3event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x411unc_iio_txn_out.mem_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.VTD0event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x411unc_iio_txn_out.mem_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.VTD1event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x411unc_iio_txn_out.mem_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART0event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x111unc_iio_txn_out.mem_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART1event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x111unc_iio_txn_out.mem_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART2event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x111unc_iio_txn_out.mem_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART3event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x111unc_iio_txn_out.mem_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.VTD0event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x111unc_iio_txn_out.mem_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.VTD1event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x111unc_iio_txn_out.peer_read.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART0event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x811unc_iio_txn_out.peer_read.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART1event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x811unc_iio_txn_out.peer_read.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART2event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x811unc_iio_txn_out.peer_read.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART3event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x811unc_iio_txn_out.peer_read.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.VTD0event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x811unc_iio_txn_out.peer_read.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.VTD1event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x811unc_iio_txn_out.peer_write.part0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART0event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x211unc_iio_txn_out.peer_write.part1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART1event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x211unc_iio_txn_out.peer_write.part2uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART2event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x211unc_iio_txn_out.peer_write.part3uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART3event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x211unc_iio_txn_out.peer_write.vtd0uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.VTD0event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x211unc_iio_txn_out.peer_write.vtd1uncore ioThis event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.VTD1event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x211unc_iio_txn_req_by_cpu.cfg_read.part0uncore ioNumber Transactions requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x4001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.cfg_read.part1uncore ioNumber Transactions requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x4001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.cfg_read.part2uncore ioNumber Transactions requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x4001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.cfg_read.part3uncore ioNumber Transactions requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x4001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.cfg_read.vtd0uncore ioNumber Transactions requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x4001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 0unc_iio_txn_req_by_cpu.cfg_read.vtd1uncore ioNumber Transactions requested by the CPU; Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x4001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 1unc_iio_txn_req_by_cpu.cfg_write.part0uncore ioNumber Transactions requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x1001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.cfg_write.part1uncore ioNumber Transactions requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x1001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.cfg_write.part2uncore ioNumber Transactions requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x1001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.cfg_write.part3uncore ioNumber Transactions requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x1001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.cfg_write.vtd0uncore ioNumber Transactions requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x1001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 0unc_iio_txn_req_by_cpu.cfg_write.vtd1uncore ioNumber Transactions requested by the CPU; Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x1001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 1unc_iio_txn_req_by_cpu.io_read.part0uncore ioNumber Transactions requested by the CPU; Core reading from Card's IO spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x8001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.io_read.part1uncore ioNumber Transactions requested by the CPU; Core reading from Card's IO spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x8001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.io_read.part2uncore ioNumber Transactions requested by the CPU; Core reading from Card's IO spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x8001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.io_read.part3uncore ioNumber Transactions requested by the CPU; Core reading from Card's IO spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x8001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.io_read.vtd0uncore ioNumber Transactions requested by the CPU; Core reading from Card's IO spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x8001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 0unc_iio_txn_req_by_cpu.io_read.vtd1uncore ioNumber Transactions requested by the CPU; Core reading from Card's IO spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x8001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 1unc_iio_txn_req_by_cpu.io_write.part0uncore ioNumber Transactions requested by the CPU; Core writing to Card's IO spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x2001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.io_write.part1uncore ioNumber Transactions requested by the CPU; Core writing to Card's IO spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x2001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.io_write.part2uncore ioNumber Transactions requested by the CPU; Core writing to Card's IO spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x2001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.io_write.part3uncore ioNumber Transactions requested by the CPU; Core writing to Card's IO spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x2001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.io_write.vtd0uncore ioNumber Transactions requested by the CPU; Core writing to Card's IO spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x2001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 0unc_iio_txn_req_by_cpu.io_write.vtd1uncore ioNumber Transactions requested by the CPU; Core writing to Card's IO spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x2001Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 1unc_iio_txn_req_by_cpu.mem_read.part0uncore ioRead request for up to a 64 byte transaction is made by the CPU to IIO Part0event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x401Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part0. In the general case, part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.mem_read.part1uncore ioRead request for up to a 64 byte transaction is made by the CPU to IIO Part1event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x401Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part1. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.mem_read.part2uncore ioRead request for up to a 64 byte transaction is made by the CPU to IIO Part2event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x401Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part2. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.mem_read.part3uncore ioRead request for up to a 64 byte transaction is made by the CPU to IIO Part3event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x401Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part3. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.mem_read.vtd0uncore ioNumber Transactions requested by the CPU; Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x401Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 0unc_iio_txn_req_by_cpu.mem_read.vtd1uncore ioNumber Transactions requested by the CPU; Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x401Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 1unc_iio_txn_req_by_cpu.mem_write.part0uncore ioWrite request of up to a 64 byte transaction is made to IIO Part0 by the CPUevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x101Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part0 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.mem_write.part1uncore ioWrite request of up to a 64 byte transaction is made to IIO Part1 by the CPUevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x101Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part1 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.mem_write.part2uncore ioWrite request of up to a 64 byte transaction is made to IIO Part2 by the CPUevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x101Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part2 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.mem_write.part3uncore ioWrite request of up to a 64 byte transaction is made to IIO Part3 by the CPUevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x101Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part3 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.mem_write.vtd0uncore ioNumber Transactions requested by the CPU; Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x101Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 0unc_iio_txn_req_by_cpu.mem_write.vtd1uncore ioNumber Transactions requested by the CPU; Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x101Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 1unc_iio_txn_req_by_cpu.peer_read.part0uncore ioPeer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part0event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x801Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part0. Does not include requests made by the same IIO unit. In the general case, part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.peer_read.part1uncore ioPeer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part1event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x801Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part1. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.peer_read.part2uncore ioPeer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part2event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x801Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part2. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.peer_read.part3uncore ioPeer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part3event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x801Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part3. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.peer_read.vtd0uncore ioNumber Transactions requested by the CPU; Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x801Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 0unc_iio_txn_req_by_cpu.peer_read.vtd1uncore ioNumber Transactions requested by the CPU; Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x801Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 1unc_iio_txn_req_by_cpu.peer_write.part0uncore ioPeer to peer write request of up to a 64 byte transaction is made to IIO Part0 by a different IIO unitevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x201Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part0 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.peer_write.part1uncore ioPeer to peer write request of up to a 64 byte transaction is made to IIO Part1 by a different IIO unitevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x201Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part1 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.peer_write.part2uncore ioPeer to peer write request of up to a 64 byte transaction is made to IIO Part2 by a different IIO unitevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x201Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part2 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.peer_write.part3uncore ioPeer to peer write request of up to a 64 byte transaction is made to IIO Part3 by a different IIO unitevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x201Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part3 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_txn_req_by_cpu.peer_write.vtd0uncore ioNumber Transactions requested by the CPU; Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x201Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 0unc_iio_txn_req_by_cpu.peer_write.vtd1uncore ioNumber Transactions requested by the CPU; Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x201Also known as Outbound.  Number of requests, to the attached device, initiated by the main die.; VTd - Type 1unc_iio_txn_req_of_cpu.atomic.part0uncore ioNumber Transactions requested of the CPU; Atomic requests targeting DRAMevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x1001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.atomic.part1uncore ioNumber Transactions requested of the CPU; Atomic requests targeting DRAMevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x1001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.atomic.part2uncore ioNumber Transactions requested of the CPU; Atomic requests targeting DRAMevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x1001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.atomic.part3uncore ioNumber Transactions requested of the CPU; Atomic requests targeting DRAMevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x1001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.atomic.vtd0uncore ioNumber Transactions requested of the CPU; Atomic requests targeting DRAMevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x1001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0unc_iio_txn_req_of_cpu.atomic.vtd1uncore ioNumber Transactions requested of the CPU; Atomic requests targeting DRAMevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x1001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1unc_iio_txn_req_of_cpu.atomiccmp.part0uncore ioNumber Transactions requested of the CPU; Completion of atomic requests targeting DRAMevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x2001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.atomiccmp.part1uncore ioNumber Transactions requested of the CPU; Completion of atomic requests targeting DRAMevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x2001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.atomiccmp.part2uncore ioNumber Transactions requested of the CPU; Completion of atomic requests targeting DRAMevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x2001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.atomiccmp.part3uncore ioNumber Transactions requested of the CPU; Completion of atomic requests targeting DRAMevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x2001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.mem_read.part0uncore ioRead request for up to a 64 byte transaction is made by IIO Part0 to Memoryevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x401Counts every read request for up to a 64 byte transaction of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.mem_read.part1uncore ioRead request for up to a 64 byte transaction is  made by IIO Part1 to Memoryevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x401Counts every read request for up to a 64 byte transaction of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.mem_read.part2uncore ioRead request for up to a 64 byte transaction is made by IIO Part2 to Memoryevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x401Counts every read request for up to a 64 byte transaction of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.mem_read.part3uncore ioRead request for up to a 64 byte transaction is made by IIO Part3 to Memoryevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x401Counts every read request for up to a 64 byte transaction of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.mem_read.vtd0uncore ioNumber Transactions requested of the CPU; Card reading from DRAMevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x401Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0unc_iio_txn_req_of_cpu.mem_read.vtd1uncore ioNumber Transactions requested of the CPU; Card reading from DRAMevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x401Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1unc_iio_txn_req_of_cpu.mem_write.part0uncore ioWrite request of up to a 64 byte transaction is made by IIO Part0 to Memoryevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x101Counts every write request of up to a 64 byte transaction of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.mem_write.part1uncore ioWrite request of up to a 64 byte transaction is made by IIO Part1 to Memoryevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x101Counts every write request of up to a 64 byte transaction of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.mem_write.part2uncore ioWrite request of up to a 64 byte transaction is made by IIO Part2 to Memoryevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x101Counts every write request of up to a 64 byte transaction of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.mem_write.part3uncore ioWrite request of up to a 64 byte transaction is made by IIO Part3 to Memoryevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x101Counts every write request of up to a 64 byte transaction of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.mem_write.vtd0uncore ioNumber Transactions requested of the CPU; Card writing to DRAMevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x101Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0unc_iio_txn_req_of_cpu.mem_write.vtd1uncore ioNumber Transactions requested of the CPU; Card writing to DRAMevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x101Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1unc_iio_txn_req_of_cpu.msg.part0uncore ioNumber Transactions requested of the CPU; Messagesevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x4001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.msg.part1uncore ioNumber Transactions requested of the CPU; Messagesevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x4001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.msg.part2uncore ioNumber Transactions requested of the CPU; Messagesevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x4001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.msg.part3uncore ioNumber Transactions requested of the CPU; Messagesevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x4001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.msg.vtd0uncore ioNumber Transactions requested of the CPU; Messagesevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x4001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0unc_iio_txn_req_of_cpu.msg.vtd1uncore ioNumber Transactions requested of the CPU; Messagesevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x4001Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1unc_iio_txn_req_of_cpu.peer_read.part0uncore ioPeer to peer read request of up to a 64 byte transaction is made by IIO Part0 to an IIO targetevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x801Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.peer_read.part1uncore ioPeer to peer read request of up to a 64 byte transaction is made by IIO Part1 to an IIO targetevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x801Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.peer_read.part2uncore ioPeer to peer read request of up to a 64 byte transaction is made by IIO Part2 to an IIO targetevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x801Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.peer_read.part3uncore ioPeer to peer read request of up to a 64 byte transaction is made by IIO Part3 to an IIO targetevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x801Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.peer_read.vtd0uncore ioNumber Transactions requested of the CPU; Card reading from another Card (same or different stack)event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x801Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0unc_iio_txn_req_of_cpu.peer_read.vtd1uncore ioNumber Transactions requested of the CPU; Card reading from another Card (same or different stack)event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x801Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1unc_iio_txn_req_of_cpu.peer_write.part0uncore ioPeer to peer write request of up to a 64 byte transaction is made by IIO Part0 to an IIO targetevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x201Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.peer_write.part1uncore ioPeer to peer write request of up to a 64 byte transaction is made by IIO Part1 to an IIO targetevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x201Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part1 to the MMIO space of an IIO target.In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.peer_write.part2uncore ioPeer to peer write request of up to a 64 byte transaction is made by IIO Part2 to an IIO targetevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x201Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.peer_write.part3uncore ioPeer to peer write request of up to a 64 byte transaction is made by IIO Part3 to an IIO targetevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x201Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to  any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the busunc_iio_txn_req_of_cpu.peer_write.vtd0uncore ioNumber Transactions requested of the CPU; Card writing to another Card (same or different stack)event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x201Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0unc_iio_txn_req_of_cpu.peer_write.vtd1uncore ioNumber Transactions requested of the CPU; Card writing to another Card (same or different stack)event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x201Also known as Inbound.  Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1unc_iio_vtd_access.ctxt_missuncore ioVTd Access; context cache missevent=0x41,umask=0x201unc_iio_vtd_access.l1_missuncore ioVTd Access; L1 missevent=0x41,umask=0x401unc_iio_vtd_access.l2_missuncore ioVTd Access; L2 missevent=0x41,umask=0x801unc_iio_vtd_access.l3_missuncore ioVTd Access; L3 missevent=0x41,umask=0x1001unc_iio_vtd_access.l4_page_hituncore ioVTd Access; Vtd hitevent=0x41,umask=0x101unc_iio_vtd_access.tlb1_missuncore ioVTd Access; TLB missevent=0x41,umask=0x8001unc_iio_vtd_access.tlb_fulluncore ioVTd Access; TLB is fullevent=0x41,umask=0x4001unc_iio_vtd_access.tlb_missuncore ioVTd Access; TLB missevent=0x41,umask=0x2001unc_iio_vtd_occupancyuncore ioVTd Occupancyevent=0x4001llc_misses.mem_readuncore memoryread requests to memory controller. Derived from unc_m_cas_count.rdevent=0x4,umask=0x30164BytesCounts all CAS (Column Access Select) read commands issued to DRAM on a per channel basis.  CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every read.  This event includes underfill reads due to partial write requests.  This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write)  is enabled or notllc_misses.mem_writeuncore memorywrite requests to memory controller. Derived from unc_m_cas_count.wrevent=0x4,umask=0xc0164BytesCounts all CAS (Column Address Select) commands issued to DRAM per memory channel.  CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or notunc_m_act_count.bypuncore memoryDRAM Activate Count; Activate due to Bypassevent=0x1,umask=0x801Counts the number of DRAM Activate commands sent on this channel.  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_m_act_count.wruncore memoryDRAM Page Activate commands sent due to a write requestevent=0x1,umask=0x201Counts DRAM Page Activate commands sent on this channel due to a write request to the iMC (Memory Controller).  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS (Column Access Select) commandunc_m_cas_count.alluncore memoryAll DRAM CAS Commands issuedevent=0x4,umask=0xf01Counts all CAS (Column Address Select) commands issued to DRAM per memory channel.  CAS commands are issued to specify the address to read or write on DRAM, so this event increments for every read and write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or notunc_m_cas_count.rduncore memoryAll DRAM Read CAS Commands issued (including underfills)event=0x4,umask=0x301Counts all CAS (Column Access Select) read commands issued to DRAM on a per channel basis.  CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every read.  This event includes underfill reads due to partial write requests.  This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write)  is enabled or notunc_m_cas_count.rd_isochuncore memoryDRAM CAS (Column Address Strobe) Commands.; Read CAS issued in Read ISOCH Modeevent=0x4,umask=0x4001unc_m_cas_count.rd_reguncore memoryAll DRAM Read CAS Commands issued (does not include underfills)event=0x4,umask=0x101Counts CAS (Column Access Select) regular read commands issued to DRAM on a per channel basis.  CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every regular read.  This event only counts regular reads and does not includes underfill reads due to partial write requests.  This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write)  is enabled or notunc_m_cas_count.rd_rmmuncore memoryDRAM CAS (Column Address Strobe) Commands.; Read CAS issued in RMMevent=0x4,umask=0x2001unc_m_cas_count.rd_underfilluncore memoryDRAM Underfill Read CAS Commands issuedevent=0x4,umask=0x201Counts CAS (Column Access Select) underfill read commands issued to DRAM due to a partial write, on a per channel basis.  CAS commands are issued to specify the address to read or write on DRAM, and this command counts underfill reads.  Partial writes must be completed by first reading in the underfill from DRAM and then merging in the partial write data before writing the full line back to DRAM. This event will generally count about the same as the number of partial writes, but may be slightly less because of partials hitting in the WPQ (due to a previous write request)unc_m_cas_count.rd_wmmuncore memoryDRAM CAS (Column Address Strobe) Commands.; Read CAS issued in WMMevent=0x4,umask=0x1001unc_m_cas_count.wruncore memoryAll DRAM Write CAS commands issuedevent=0x4,umask=0xc01Counts all CAS (Column Address Select) commands issued to DRAM per memory channel.  CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or notunc_m_cas_count.wr_isochuncore memoryDRAM CAS (Column Address Strobe) Commands.; Read CAS issued in Write ISOCH Modeevent=0x4,umask=0x8001unc_m_cas_count.wr_rmmuncore memoryDRAM CAS (Column Address Strobe) Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Modeevent=0x4,umask=0x801Counts the total number of Opportunistic DRAM Write CAS commands issued on this channel while in Read-Major-Modeunc_m_cas_count.wr_wmmuncore memoryDRAM CAS (Column Address Strobe) Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Modeevent=0x4,umask=0x401Counts the total number or DRAM Write CAS commands issued on this channel while in Write-Major-Modeunc_m_clockticksuncore memoryMemory controller clock ticksevent=001Counts clockticks of the fixed frequency clock of the memory controller using one of the programmable countersunc_m_clockticks_funcore memoryClockticks in the Memory Controller using a dedicated 48-bit Fixed Counterevent=0xff01unc_m_majmode2.dram_cycuncore memoryUNC_M_MAJMODE2.DRAM_CYCevent=0xed,umask=0x201unc_m_majmode2.dram_enteruncore memoryUNC_M_MAJMODE2.DRAM_ENTERevent=0xed,umask=0x801unc_m_majmode2.pmm_cycuncore memoryMajor Mode 2 : Cycles in PMM major modeevent=0xed,umask=0x101unc_m_majmode2.pmm_enteruncore memoryMajor Mode 2 : Entered PMM major modeevent=0xed,umask=0x401unc_m_pmm_bandwidth.readuncore memoryIntel Optane DC persistent memory bandwidth read (MB/sec). Derived from unc_m_pmm_rpq_insertsevent=0xe3016.103515625E-5MB/secunc_m_pmm_bandwidth.totaluncore memoryIntel Optane DC persistent memory bandwidth total (MB/sec). Derived from unc_m_pmm_rpq_insertsevent=0xe3016.103515625E-5MB/secunc_m_pmm_bandwidth.writeuncore memoryIntel Optane DC persistent memory bandwidth write (MB/sec). Derived from unc_m_pmm_wpq_insertsevent=0xe7016.103515625E-5MB/secunc_m_pmm_cmd1.alluncore memoryAll commands for Intel(R) Optane(TM) DC persistent memoryevent=0xea,umask=0x101unc_m_pmm_cmd1.miscuncore memoryMisc Commands (error, flow ACKs)event=0xea,umask=0x8001unc_m_pmm_cmd1.misc_gntuncore memoryMisc GNTsevent=0xea,umask=0x4001unc_m_pmm_cmd1.rduncore memoryRegular reads(RPQ) commands for Intel(R) Optane(TM) DC persistent memoryevent=0xea,umask=0x201All Reads - RPQ or Ufillunc_m_pmm_cmd1.rpq_gntsuncore memoryRPQ GNTsevent=0xea,umask=0x1001unc_m_pmm_cmd1.ufill_rduncore memoryUnderfill read commands for Intel(R) Optane(TM) DC persistent memoryevent=0xea,umask=0x801Underfill readsunc_m_pmm_cmd1.wpq_gntsuncore memoryUnderfill GNTsevent=0xea,umask=0x2001unc_m_pmm_cmd1.wruncore memoryWrite commands for Intel(R) Optane(TM) DC persistent memoryevent=0xea,umask=0x401Writesunc_m_pmm_cmd2.nodata_expuncore memoryExpected No data packet (ERID matched NDP encoding)event=0xeb,umask=0x201unc_m_pmm_cmd2.nodata_unexpuncore memoryUnexpected No data packet (ERID matched a Read, but data was a NDP)event=0xeb,umask=0x401unc_m_pmm_cmd2.opp_rduncore memoryOpportunistic Readsevent=0xeb,umask=0x101unc_m_pmm_cmd2.pmm_ecc_erroruncore memoryPMM ECC Errorsevent=0xeb,umask=0x2001unc_m_pmm_cmd2.pmm_erid_erroruncore memoryPMM ERID detectable parity errorevent=0xeb,umask=0x4001unc_m_pmm_cmd2.reqs_slot0uncore memoryRead Requests - Slot 0event=0xeb,umask=0x801unc_m_pmm_cmd2.reqs_slot1uncore memoryRead Requests - Slot 1event=0xeb,umask=0x1001unc_m_pmm_majmode1.partial_wr_cycuncore memoryPMM Major Mode; Cycles PMM is in Partial Write Major Modeevent=0xec,umask=0x401unc_m_pmm_majmode1.partial_wr_enteruncore memoryPMM Major Modeevent=0xec,umask=0x2001unc_m_pmm_majmode1.partial_wr_exituncore memoryPMM Major Modeevent=0xec,umask=0x4001unc_m_pmm_majmode1.rd_cycuncore memoryPMM Major Mode; Cycles PMM is in Read Major Modeevent=0xec,umask=0x101unc_m_pmm_majmode1.wr_cycuncore memoryPMM Major Mode; Cycles PMM is in Write Major Modeevent=0xec,umask=0x201unc_m_pmm_read_latencyuncore memoryIntel Optane DC persistent memory read latency (ns). Derived from unc_m_pmm_rpq_occupancy.allevent=0xe0,umask=0x1016000000000nsunc_m_pmm_rpq_cycles_fulluncore memoryPMM Read Queue Cycles Fullevent=0xe201unc_m_pmm_rpq_cycles_neuncore memoryPMM Read Queue Cycles Not Emptyevent=0xe101unc_m_pmm_rpq_insertsuncore memoryWrite requests allocated in the PMM Write Pending Queue for Intel Optane DC persistent memoryevent=0xe301unc_m_pmm_rpq_occupancy.alluncore memoryRead Pending Queue Occupancy of all read requests for Intel Optane DC persistent memoryevent=0xe0,umask=0x101unc_m_pmm_rpq_occupancy.gnt_waituncore memoryPMM Occupancyevent=0xe0,umask=0x401unc_m_pmm_wpq_cycles_fulluncore memoryPMM Write Queue Cycles Fullevent=0xe601unc_m_pmm_wpq_cycles_neuncore memoryPMM Write Queue Cycles Not Emptyevent=0xe501unc_m_pmm_wpq_insertsuncore memoryWrite requests allocated in the PMM Write Pending Queue for Intel Optane DC persistent memoryevent=0xe701unc_m_pmm_wpq_occupancy.alluncore memoryWrite Pending Queue Occupancy of all write requests for Intel(R) Optane(TM) DC persistent memoryevent=0xe4,umask=0x101unc_m_pmm_wpq_occupancy.casuncore memoryPMM Occupancyevent=0xe4,umask=0x201unc_m_pmm_wpq_occupancy.pwruncore memoryPMM Occupancyevent=0xe4,umask=0x401unc_m_pmm_wpq_pcommituncore memoryUNC_M_PMM_WPQ_PCOMMITevent=0xe801unc_m_pmm_wpq_pcommit_cycuncore memoryUNC_M_PMM_WPQ_PCOMMIT_CYCevent=0xe901unc_m_power_channel_ppduncore memoryCycles where DRAM ranks are in power down (CKE) mode+C37event=0x8501Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage ofunc_m_power_self_refreshuncore memoryCycles Memory is in self refresh power modeevent=0x4301Counts the number of cycles when the iMC (memory controller) is in self-refresh and has a clock. This happens in some ACPI CPU package C-states for the sleep levels. For example, the PCU (Power Control Unit) may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Intel? Dynamic Power Technology.  Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these casesunc_m_pre_count.page_missuncore memoryPre-charges due to page missesevent=0x2,umask=0x101Counts the number of explicit DRAM Precharge commands sent on this channel as a result of a DRAM page miss. This does not include the implicit precharge commands sent with CAS commands in Auto-Precharge mode. This does not include Precharge commands sent as a result of a page close counter expirationunc_m_pre_count.rduncore memoryPre-charge for readsevent=0x2,umask=0x401Counts the number of explicit DRAM Precharge commands issued on a per channel basis due to a read, so as to close the previous DRAM page, before opening the requested pageunc_m_pre_count.wruncore memoryPre-charge for writesevent=0x2,umask=0x801Counts the number of DRAM Precharge commands sent on this channelunc_m_rd_cas_rank0.allbanksuncore memoryRD_CAS Access to Rank 0; All Banksevent=0xb0,umask=0x1001unc_m_rd_cas_rank0.bank0uncore memoryRD_CAS Access to Rank 0; Bank 0event=0xb001unc_m_rd_cas_rank0.bank1uncore memoryRD_CAS Access to Rank 0; Bank 1event=0xb0,umask=0x101unc_m_rd_cas_rank0.bank10uncore memoryRD_CAS Access to Rank 0; Bank 10event=0xb0,umask=0xa01unc_m_rd_cas_rank0.bank11uncore memoryRD_CAS Access to Rank 0; Bank 11event=0xb0,umask=0xb01unc_m_rd_cas_rank0.bank12uncore memoryRD_CAS Access to Rank 0; Bank 12event=0xb0,umask=0xc01unc_m_rd_cas_rank0.bank13uncore memoryRD_CAS Access to Rank 0; Bank 13event=0xb0,umask=0xd01unc_m_rd_cas_rank0.bank14uncore memoryRD_CAS Access to Rank 0; Bank 14event=0xb0,umask=0xe01unc_m_rd_cas_rank0.bank15uncore memoryRD_CAS Access to Rank 0; Bank 15event=0xb0,umask=0xf01unc_m_rd_cas_rank0.bank2uncore memoryRD_CAS Access to Rank 0; Bank 2event=0xb0,umask=0x201unc_m_rd_cas_rank0.bank3uncore memoryRD_CAS Access to Rank 0; Bank 3event=0xb0,umask=0x301unc_m_rd_cas_rank0.bank4uncore memoryRD_CAS Access to Rank 0; Bank 4event=0xb0,umask=0x401unc_m_rd_cas_rank0.bank5uncore memoryRD_CAS Access to Rank 0; Bank 5event=0xb0,umask=0x501unc_m_rd_cas_rank0.bank6uncore memoryRD_CAS Access to Rank 0; Bank 6event=0xb0,umask=0x601unc_m_rd_cas_rank0.bank7uncore memoryRD_CAS Access to Rank 0; Bank 7event=0xb0,umask=0x701unc_m_rd_cas_rank0.bank8uncore memoryRD_CAS Access to Rank 0; Bank 8event=0xb0,umask=0x801unc_m_rd_cas_rank0.bank9uncore memoryRD_CAS Access to Rank 0; Bank 9event=0xb0,umask=0x901unc_m_rd_cas_rank0.bankg0uncore memoryRD_CAS Access to Rank 0; Bank Group 0 (Banks 0-3)event=0xb0,umask=0x1101unc_m_rd_cas_rank0.bankg1uncore memoryRD_CAS Access to Rank 0; Bank Group 1 (Banks 4-7)event=0xb0,umask=0x1201unc_m_rd_cas_rank0.bankg2uncore memoryRD_CAS Access to Rank 0; Bank Group 2 (Banks 8-11)event=0xb0,umask=0x1301unc_m_rd_cas_rank0.bankg3uncore memoryRD_CAS Access to Rank 0; Bank Group 3 (Banks 12-15)event=0xb0,umask=0x1401unc_m_rd_cas_rank1.allbanksuncore memoryRD_CAS Access to Rank 1; All Banksevent=0xb1,umask=0x1001unc_m_rd_cas_rank1.bank0uncore memoryRD_CAS Access to Rank 1; Bank 0event=0xb101unc_m_rd_cas_rank1.bank1uncore memoryRD_CAS Access to Rank 1; Bank 1event=0xb1,umask=0x101unc_m_rd_cas_rank1.bank10uncore memoryRD_CAS Access to Rank 1; Bank 10event=0xb1,umask=0xa01unc_m_rd_cas_rank1.bank11uncore memoryRD_CAS Access to Rank 1; Bank 11event=0xb1,umask=0xb01unc_m_rd_cas_rank1.bank12uncore memoryRD_CAS Access to Rank 1; Bank 12event=0xb1,umask=0xc01unc_m_rd_cas_rank1.bank13uncore memoryRD_CAS Access to Rank 1; Bank 13event=0xb1,umask=0xd01unc_m_rd_cas_rank1.bank14uncore memoryRD_CAS Access to Rank 1; Bank 14event=0xb1,umask=0xe01unc_m_rd_cas_rank1.bank15uncore memoryRD_CAS Access to Rank 1; Bank 15event=0xb1,umask=0xf01unc_m_rd_cas_rank1.bank2uncore memoryRD_CAS Access to Rank 1; Bank 2event=0xb1,umask=0x201unc_m_rd_cas_rank1.bank3uncore memoryRD_CAS Access to Rank 1; Bank 3event=0xb1,umask=0x301unc_m_rd_cas_rank1.bank4uncore memoryRD_CAS Access to Rank 1; Bank 4event=0xb1,umask=0x401unc_m_rd_cas_rank1.bank5uncore memoryRD_CAS Access to Rank 1; Bank 5event=0xb1,umask=0x501unc_m_rd_cas_rank1.bank6uncore memoryRD_CAS Access to Rank 1; Bank 6event=0xb1,umask=0x601unc_m_rd_cas_rank1.bank7uncore memoryRD_CAS Access to Rank 1; Bank 7event=0xb1,umask=0x701unc_m_rd_cas_rank1.bank8uncore memoryRD_CAS Access to Rank 1; Bank 8event=0xb1,umask=0x801unc_m_rd_cas_rank1.bank9uncore memoryRD_CAS Access to Rank 1; Bank 9event=0xb1,umask=0x901unc_m_rd_cas_rank1.bankg0uncore memoryRD_CAS Access to Rank 1; Bank Group 0 (Banks 0-3)event=0xb1,umask=0x1101unc_m_rd_cas_rank1.bankg1uncore memoryRD_CAS Access to Rank 1; Bank Group 1 (Banks 4-7)event=0xb1,umask=0x1201unc_m_rd_cas_rank1.bankg2uncore memoryRD_CAS Access to Rank 1; Bank Group 2 (Banks 8-11)event=0xb1,umask=0x1301unc_m_rd_cas_rank1.bankg3uncore memoryRD_CAS Access to Rank 1; Bank Group 3 (Banks 12-15)event=0xb1,umask=0x1401unc_m_rd_cas_rank2.allbanksuncore memoryRD_CAS Access to Rank 2; All Banksevent=0xb2,umask=0x1001unc_m_rd_cas_rank2.bank0uncore memoryRD_CAS Access to Rank 2; Bank 0event=0xb201unc_m_rd_cas_rank2.bank1uncore memoryRD_CAS Access to Rank 2; Bank 1event=0xb2,umask=0x101unc_m_rd_cas_rank2.bank10uncore memoryRD_CAS Access to Rank 2; Bank 10event=0xb2,umask=0xa01unc_m_rd_cas_rank2.bank11uncore memoryRD_CAS Access to Rank 2; Bank 11event=0xb2,umask=0xb01unc_m_rd_cas_rank2.bank12uncore memoryRD_CAS Access to Rank 2; Bank 12event=0xb2,umask=0xc01unc_m_rd_cas_rank2.bank13uncore memoryRD_CAS Access to Rank 2; Bank 13event=0xb2,umask=0xd01unc_m_rd_cas_rank2.bank14uncore memoryRD_CAS Access to Rank 2; Bank 14event=0xb2,umask=0xe01unc_m_rd_cas_rank2.bank15uncore memoryRD_CAS Access to Rank 2; Bank 15event=0xb2,umask=0xf01unc_m_rd_cas_rank2.bank2uncore memoryRD_CAS Access to Rank 2; Bank 2event=0xb2,umask=0x201unc_m_rd_cas_rank2.bank3uncore memoryRD_CAS Access to Rank 2; Bank 3event=0xb2,umask=0x301unc_m_rd_cas_rank2.bank4uncore memoryRD_CAS Access to Rank 2; Bank 4event=0xb2,umask=0x401unc_m_rd_cas_rank2.bank5uncore memoryRD_CAS Access to Rank 2; Bank 5event=0xb2,umask=0x501unc_m_rd_cas_rank2.bank6uncore memoryRD_CAS Access to Rank 2; Bank 6event=0xb2,umask=0x601unc_m_rd_cas_rank2.bank7uncore memoryRD_CAS Access to Rank 2; Bank 7event=0xb2,umask=0x701unc_m_rd_cas_rank2.bank8uncore memoryRD_CAS Access to Rank 2; Bank 8event=0xb2,umask=0x801unc_m_rd_cas_rank2.bank9uncore memoryRD_CAS Access to Rank 2; Bank 9event=0xb2,umask=0x901unc_m_rd_cas_rank2.bankg0uncore memoryRD_CAS Access to Rank 2; Bank Group 0 (Banks 0-3)event=0xb2,umask=0x1101unc_m_rd_cas_rank2.bankg1uncore memoryRD_CAS Access to Rank 2; Bank Group 1 (Banks 4-7)event=0xb2,umask=0x1201unc_m_rd_cas_rank2.bankg2uncore memoryRD_CAS Access to Rank 2; Bank Group 2 (Banks 8-11)event=0xb2,umask=0x1301unc_m_rd_cas_rank2.bankg3uncore memoryRD_CAS Access to Rank 2; Bank Group 3 (Banks 12-15)event=0xb2,umask=0x1401unc_m_rd_cas_rank3.allbanksuncore memoryRD_CAS Access to Rank 3; All Banksevent=0xb3,umask=0x1001unc_m_rd_cas_rank3.bank0uncore memoryRD_CAS Access to Rank 3; Bank 0event=0xb301unc_m_rd_cas_rank3.bank1uncore memoryRD_CAS Access to Rank 3; Bank 1event=0xb3,umask=0x101unc_m_rd_cas_rank3.bank10uncore memoryRD_CAS Access to Rank 3; Bank 10event=0xb3,umask=0xa01unc_m_rd_cas_rank3.bank11uncore memoryRD_CAS Access to Rank 3; Bank 11event=0xb3,umask=0xb01unc_m_rd_cas_rank3.bank12uncore memoryRD_CAS Access to Rank 3; Bank 12event=0xb3,umask=0xc01unc_m_rd_cas_rank3.bank13uncore memoryRD_CAS Access to Rank 3; Bank 13event=0xb3,umask=0xd01unc_m_rd_cas_rank3.bank14uncore memoryRD_CAS Access to Rank 3; Bank 14event=0xb3,umask=0xe01unc_m_rd_cas_rank3.bank15uncore memoryRD_CAS Access to Rank 3; Bank 15event=0xb3,umask=0xf01unc_m_rd_cas_rank3.bank2uncore memoryRD_CAS Access to Rank 3; Bank 2event=0xb3,umask=0x201unc_m_rd_cas_rank3.bank3uncore memoryRD_CAS Access to Rank 3; Bank 3event=0xb3,umask=0x301unc_m_rd_cas_rank3.bank4uncore memoryRD_CAS Access to Rank 3; Bank 4event=0xb3,umask=0x401unc_m_rd_cas_rank3.bank5uncore memoryRD_CAS Access to Rank 3; Bank 5event=0xb3,umask=0x501unc_m_rd_cas_rank3.bank6uncore memoryRD_CAS Access to Rank 3; Bank 6event=0xb3,umask=0x601unc_m_rd_cas_rank3.bank7uncore memoryRD_CAS Access to Rank 3; Bank 7event=0xb3,umask=0x701unc_m_rd_cas_rank3.bank8uncore memoryRD_CAS Access to Rank 3; Bank 8event=0xb3,umask=0x801unc_m_rd_cas_rank3.bank9uncore memoryRD_CAS Access to Rank 3; Bank 9event=0xb3,umask=0x901unc_m_rd_cas_rank3.bankg0uncore memoryRD_CAS Access to Rank 3; Bank Group 0 (Banks 0-3)event=0xb3,umask=0x1101unc_m_rd_cas_rank3.bankg1uncore memoryRD_CAS Access to Rank 3; Bank Group 1 (Banks 4-7)event=0xb3,umask=0x1201unc_m_rd_cas_rank3.bankg2uncore memoryRD_CAS Access to Rank 3; Bank Group 2 (Banks 8-11)event=0xb3,umask=0x1301unc_m_rd_cas_rank3.bankg3uncore memoryRD_CAS Access to Rank 3; Bank Group 3 (Banks 12-15)event=0xb3,umask=0x1401unc_m_rd_cas_rank4.allbanksuncore memoryRD_CAS Access to Rank 4; All Banksevent=0xb4,umask=0x1001unc_m_rd_cas_rank4.bank0uncore memoryRD_CAS Access to Rank 4; Bank 0event=0xb401unc_m_rd_cas_rank4.bank1uncore memoryRD_CAS Access to Rank 4; Bank 1event=0xb4,umask=0x101unc_m_rd_cas_rank4.bank10uncore memoryRD_CAS Access to Rank 4; Bank 10event=0xb4,umask=0xa01unc_m_rd_cas_rank4.bank11uncore memoryRD_CAS Access to Rank 4; Bank 11event=0xb4,umask=0xb01unc_m_rd_cas_rank4.bank12uncore memoryRD_CAS Access to Rank 4; Bank 12event=0xb4,umask=0xc01unc_m_rd_cas_rank4.bank13uncore memoryRD_CAS Access to Rank 4; Bank 13event=0xb4,umask=0xd01unc_m_rd_cas_rank4.bank14uncore memoryRD_CAS Access to Rank 4; Bank 14event=0xb4,umask=0xe01unc_m_rd_cas_rank4.bank15uncore memoryRD_CAS Access to Rank 4; Bank 15event=0xb4,umask=0xf01unc_m_rd_cas_rank4.bank2uncore memoryRD_CAS Access to Rank 4; Bank 2event=0xb4,umask=0x201unc_m_rd_cas_rank4.bank3uncore memoryRD_CAS Access to Rank 4; Bank 3event=0xb4,umask=0x301unc_m_rd_cas_rank4.bank4uncore memoryRD_CAS Access to Rank 4; Bank 4event=0xb4,umask=0x401unc_m_rd_cas_rank4.bank5uncore memoryRD_CAS Access to Rank 4; Bank 5event=0xb4,umask=0x501unc_m_rd_cas_rank4.bank6uncore memoryRD_CAS Access to Rank 4; Bank 6event=0xb4,umask=0x601unc_m_rd_cas_rank4.bank7uncore memoryRD_CAS Access to Rank 4; Bank 7event=0xb4,umask=0x701unc_m_rd_cas_rank4.bank8uncore memoryRD_CAS Access to Rank 4; Bank 8event=0xb4,umask=0x801unc_m_rd_cas_rank4.bank9uncore memoryRD_CAS Access to Rank 4; Bank 9event=0xb4,umask=0x901unc_m_rd_cas_rank4.bankg0uncore memoryRD_CAS Access to Rank 4; Bank Group 0 (Banks 0-3)event=0xb4,umask=0x1101unc_m_rd_cas_rank4.bankg1uncore memoryRD_CAS Access to Rank 4; Bank Group 1 (Banks 4-7)event=0xb4,umask=0x1201unc_m_rd_cas_rank4.bankg2uncore memoryRD_CAS Access to Rank 4; Bank Group 2 (Banks 8-11)event=0xb4,umask=0x1301unc_m_rd_cas_rank4.bankg3uncore memoryRD_CAS Access to Rank 4; Bank Group 3 (Banks 12-15)event=0xb4,umask=0x1401unc_m_rd_cas_rank5.allbanksuncore memoryRD_CAS Access to Rank 5; All Banksevent=0xb5,umask=0x1001unc_m_rd_cas_rank5.bank0uncore memoryRD_CAS Access to Rank 5; Bank 0event=0xb501unc_m_rd_cas_rank5.bank1uncore memoryRD_CAS Access to Rank 5; Bank 1event=0xb5,umask=0x101unc_m_rd_cas_rank5.bank10uncore memoryRD_CAS Access to Rank 5; Bank 10event=0xb5,umask=0xa01unc_m_rd_cas_rank5.bank11uncore memoryRD_CAS Access to Rank 5; Bank 11event=0xb5,umask=0xb01unc_m_rd_cas_rank5.bank12uncore memoryRD_CAS Access to Rank 5; Bank 12event=0xb5,umask=0xc01unc_m_rd_cas_rank5.bank13uncore memoryRD_CAS Access to Rank 5; Bank 13event=0xb5,umask=0xd01unc_m_rd_cas_rank5.bank14uncore memoryRD_CAS Access to Rank 5; Bank 14event=0xb5,umask=0xe01unc_m_rd_cas_rank5.bank15uncore memoryRD_CAS Access to Rank 5; Bank 15event=0xb5,umask=0xf01unc_m_rd_cas_rank5.bank2uncore memoryRD_CAS Access to Rank 5; Bank 2event=0xb5,umask=0x201unc_m_rd_cas_rank5.bank3uncore memoryRD_CAS Access to Rank 5; Bank 3event=0xb5,umask=0x301unc_m_rd_cas_rank5.bank4uncore memoryRD_CAS Access to Rank 5; Bank 4event=0xb5,umask=0x401unc_m_rd_cas_rank5.bank5uncore memoryRD_CAS Access to Rank 5; Bank 5event=0xb5,umask=0x501unc_m_rd_cas_rank5.bank6uncore memoryRD_CAS Access to Rank 5; Bank 6event=0xb5,umask=0x601unc_m_rd_cas_rank5.bank7uncore memoryRD_CAS Access to Rank 5; Bank 7event=0xb5,umask=0x701unc_m_rd_cas_rank5.bank8uncore memoryRD_CAS Access to Rank 5; Bank 8event=0xb5,umask=0x801unc_m_rd_cas_rank5.bank9uncore memoryRD_CAS Access to Rank 5; Bank 9event=0xb5,umask=0x901unc_m_rd_cas_rank5.bankg0uncore memoryRD_CAS Access to Rank 5; Bank Group 0 (Banks 0-3)event=0xb5,umask=0x1101unc_m_rd_cas_rank5.bankg1uncore memoryRD_CAS Access to Rank 5; Bank Group 1 (Banks 4-7)event=0xb5,umask=0x1201unc_m_rd_cas_rank5.bankg2uncore memoryRD_CAS Access to Rank 5; Bank Group 2 (Banks 8-11)event=0xb5,umask=0x1301unc_m_rd_cas_rank5.bankg3uncore memoryRD_CAS Access to Rank 5; Bank Group 3 (Banks 12-15)event=0xb5,umask=0x1401unc_m_rd_cas_rank6.allbanksuncore memoryRD_CAS Access to Rank 6; All Banksevent=0xb6,umask=0x1001unc_m_rd_cas_rank6.bank0uncore memoryRD_CAS Access to Rank 6; Bank 0event=0xb601unc_m_rd_cas_rank6.bank1uncore memoryRD_CAS Access to Rank 6; Bank 1event=0xb6,umask=0x101unc_m_rd_cas_rank6.bank10uncore memoryRD_CAS Access to Rank 6; Bank 10event=0xb6,umask=0xa01unc_m_rd_cas_rank6.bank11uncore memoryRD_CAS Access to Rank 6; Bank 11event=0xb6,umask=0xb01unc_m_rd_cas_rank6.bank12uncore memoryRD_CAS Access to Rank 6; Bank 12event=0xb6,umask=0xc01unc_m_rd_cas_rank6.bank13uncore memoryRD_CAS Access to Rank 6; Bank 13event=0xb6,umask=0xd01unc_m_rd_cas_rank6.bank14uncore memoryRD_CAS Access to Rank 6; Bank 14event=0xb6,umask=0xe01unc_m_rd_cas_rank6.bank15uncore memoryRD_CAS Access to Rank 6; Bank 15event=0xb6,umask=0xf01unc_m_rd_cas_rank6.bank2uncore memoryRD_CAS Access to Rank 6; Bank 2event=0xb6,umask=0x201unc_m_rd_cas_rank6.bank3uncore memoryRD_CAS Access to Rank 6; Bank 3event=0xb6,umask=0x301unc_m_rd_cas_rank6.bank4uncore memoryRD_CAS Access to Rank 6; Bank 4event=0xb6,umask=0x401unc_m_rd_cas_rank6.bank5uncore memoryRD_CAS Access to Rank 6; Bank 5event=0xb6,umask=0x501unc_m_rd_cas_rank6.bank6uncore memoryRD_CAS Access to Rank 6; Bank 6event=0xb6,umask=0x601unc_m_rd_cas_rank6.bank7uncore memoryRD_CAS Access to Rank 6; Bank 7event=0xb6,umask=0x701unc_m_rd_cas_rank6.bank8uncore memoryRD_CAS Access to Rank 6; Bank 8event=0xb6,umask=0x801unc_m_rd_cas_rank6.bank9uncore memoryRD_CAS Access to Rank 6; Bank 9event=0xb6,umask=0x901unc_m_rd_cas_rank6.bankg0uncore memoryRD_CAS Access to Rank 6; Bank Group 0 (Banks 0-3)event=0xb6,umask=0x1101unc_m_rd_cas_rank6.bankg1uncore memoryRD_CAS Access to Rank 6; Bank Group 1 (Banks 4-7)event=0xb6,umask=0x1201unc_m_rd_cas_rank6.bankg2uncore memoryRD_CAS Access to Rank 6; Bank Group 2 (Banks 8-11)event=0xb6,umask=0x1301unc_m_rd_cas_rank6.bankg3uncore memoryRD_CAS Access to Rank 6; Bank Group 3 (Banks 12-15)event=0xb6,umask=0x1401unc_m_rd_cas_rank7.allbanksuncore memoryRD_CAS Access to Rank 7; All Banksevent=0xb7,umask=0x1001unc_m_rd_cas_rank7.bank0uncore memoryRD_CAS Access to Rank 7; Bank 0event=0xb701unc_m_rd_cas_rank7.bank1uncore memoryRD_CAS Access to Rank 7; Bank 1event=0xb7,umask=0x101unc_m_rd_cas_rank7.bank10uncore memoryRD_CAS Access to Rank 7; Bank 10event=0xb7,umask=0xa01unc_m_rd_cas_rank7.bank11uncore memoryRD_CAS Access to Rank 7; Bank 11event=0xb7,umask=0xb01unc_m_rd_cas_rank7.bank12uncore memoryRD_CAS Access to Rank 7; Bank 12event=0xb7,umask=0xc01unc_m_rd_cas_rank7.bank13uncore memoryRD_CAS Access to Rank 7; Bank 13event=0xb7,umask=0xd01unc_m_rd_cas_rank7.bank14uncore memoryRD_CAS Access to Rank 7; Bank 14event=0xb7,umask=0xe01unc_m_rd_cas_rank7.bank15uncore memoryRD_CAS Access to Rank 7; Bank 15event=0xb7,umask=0xf01unc_m_rd_cas_rank7.bank2uncore memoryRD_CAS Access to Rank 7; Bank 2event=0xb7,umask=0x201unc_m_rd_cas_rank7.bank3uncore memoryRD_CAS Access to Rank 7; Bank 3event=0xb7,umask=0x301unc_m_rd_cas_rank7.bank4uncore memoryRD_CAS Access to Rank 7; Bank 4event=0xb7,umask=0x401unc_m_rd_cas_rank7.bank5uncore memoryRD_CAS Access to Rank 7; Bank 5event=0xb7,umask=0x501unc_m_rd_cas_rank7.bank6uncore memoryRD_CAS Access to Rank 7; Bank 6event=0xb7,umask=0x601unc_m_rd_cas_rank7.bank7uncore memoryRD_CAS Access to Rank 7; Bank 7event=0xb7,umask=0x701unc_m_rd_cas_rank7.bank8uncore memoryRD_CAS Access to Rank 7; Bank 8event=0xb7,umask=0x801unc_m_rd_cas_rank7.bank9uncore memoryRD_CAS Access to Rank 7; Bank 9event=0xb7,umask=0x901unc_m_rd_cas_rank7.bankg0uncore memoryRD_CAS Access to Rank 7; Bank Group 0 (Banks 0-3)event=0xb7,umask=0x1101unc_m_rd_cas_rank7.bankg1uncore memoryRD_CAS Access to Rank 7; Bank Group 1 (Banks 4-7)event=0xb7,umask=0x1201unc_m_rd_cas_rank7.bankg2uncore memoryRD_CAS Access to Rank 7; Bank Group 2 (Banks 8-11)event=0xb7,umask=0x1301unc_m_rd_cas_rank7.bankg3uncore memoryRD_CAS Access to Rank 7; Bank Group 3 (Banks 12-15)event=0xb7,umask=0x1401unc_m_rpq_cycles_fulluncore memoryRead Pending Queue Full Cyclesevent=0x1201Counts the number of cycles when the Read Pending Queue is full.  When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC.  This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead.  We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM.  This event only tracks non-ISOC queue entriesunc_m_rpq_insertsuncore memoryRead Pending Queue Allocationsevent=0x1001Counts the number of read requests allocated into the Read Pending Queue (RPQ).  This queue is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC.  The requests deallocate after the read CAS command has been issued to DRAM.  This event counts both Isochronous and non-Isochronous requests which were issued to the RPQunc_m_rpq_occupancyuncore memoryRead Pending Queue Occupancyevent=0x8001Counts the number of entries in the Read Pending Queue (RPQ) at each cycle.  This can then be used to calculate both the average occupancy of the queue (in conjunction with the number of cycles not empty) and the average latency in the queue (in conjunction with the number of allocations).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate from the RPQ after the CAS command has been issued to memoryunc_m_sb_accesses.fm_rd_cmpsuncore memoryScoreboard Accesses; Write Acceptsevent=0xd2,umask=0x4001unc_m_sb_accesses.fm_wr_cmpsuncore memoryScoreboard Accesses; Write Rejectsevent=0xd2,umask=0x8001unc_m_sb_accesses.nm_rd_cmpsuncore memoryScoreboard Accesses; FM read completionsevent=0xd2,umask=0x1001unc_m_sb_accesses.nm_wr_cmpsuncore memoryScoreboard Accesses; FM write completionsevent=0xd2,umask=0x2001unc_m_sb_accesses.rd_acceptsuncore memoryScoreboard Accesses; Read Acceptsevent=0xd2,umask=0x101unc_m_sb_accesses.rd_rejectsuncore memoryScoreboard Accesses; Read Rejectsevent=0xd2,umask=0x201unc_m_sb_accesses.wr_acceptsuncore memoryScoreboard Accesses; NM read completionsevent=0xd2,umask=0x401unc_m_sb_accesses.wr_rejectsuncore memoryScoreboard Accesses; NM write completionsevent=0xd2,umask=0x801unc_m_sb_canary.allocuncore memoryAllocevent=0xd9,umask=0x101unc_m_sb_canary.deallocuncore memoryDeallocevent=0xd9,umask=0x201unc_m_sb_canary.fmrd_starveduncore memoryFar Mem Read Starvedevent=0xd9,umask=0x4001unc_m_sb_canary.fmwr_starveduncore memoryFar Mem Write Starvedevent=0xd9,umask=0x8001unc_m_sb_canary.nmrd_starveduncore memoryNear Mem Read Starvedevent=0xd9,umask=0x1001unc_m_sb_canary.nmwr_starveduncore memoryNear Mem Write Starvedevent=0xd9,umask=0x2001unc_m_sb_canary.rejuncore memoryRejectevent=0xd9,umask=0x401unc_m_sb_canary.vlduncore memoryValidevent=0xd9,umask=0x801unc_m_sb_cycles_fulluncore memoryScoreboard Cycles Fullevent=0xd101unc_m_sb_cycles_neuncore memoryScoreboard Cycles Not-Emptyevent=0xd001unc_m_sb_inserts.block_rdsuncore memoryScoreboard Inserts; Block region readsevent=0xd6,umask=0x1001unc_m_sb_inserts.block_wrsuncore memoryScoreboard Inserts; Block region writesevent=0xd6,umask=0x2001unc_m_sb_inserts.deallocuncore memoryScoreboard Inserts; Dealloc all commands (for error flows)event=0xd6,umask=0x4001unc_m_sb_inserts.patroluncore memoryScoreboard Inserts; Patrol insertsevent=0xd6,umask=0x8001unc_m_sb_inserts.pmm_rdsuncore memoryScoreboard Inserts; Persistent Mem readsevent=0xd6,umask=0x401unc_m_sb_inserts.pmm_wrsuncore memoryScoreboard Inserts; Persistent Mem writesevent=0xd6,umask=0x801unc_m_sb_inserts.rdsuncore memoryScoreboard Inserts; Readsevent=0xd6,umask=0x101unc_m_sb_inserts.wrsuncore memoryScoreboard Inserts; Writesevent=0xd6,umask=0x201unc_m_sb_occupancy.block_rdsuncore memoryScoreboard Occupancy; Block region readsevent=0xd5,umask=0x2001unc_m_sb_occupancy.block_wrsuncore memoryScoreboard Occupancy; Block region writesevent=0xd5,umask=0x4001unc_m_sb_occupancy.patroluncore memoryScoreboard Occupancy; Patrolevent=0xd5,umask=0x8001unc_m_sb_occupancy.pmm_rdsuncore memoryScoreboard Occupancy; Persistent Mem readsevent=0xd5,umask=0x401unc_m_sb_occupancy.pmm_wrsuncore memoryScoreboard Occupancy; Persistent Mem writesevent=0xd5,umask=0x801unc_m_sb_occupancy.rdsuncore memoryScoreboard Occupancy; Readsevent=0xd5,umask=0x101unc_m_sb_occupancy.wrsuncore memoryScoreboard Occupancy; Writesevent=0xd5,umask=0x201unc_m_sb_reject.fm_addr_cnfltuncore memoryNumber of Scoreboard Requests Rejected; FM requests rejected due to full address conflictevent=0xd4,umask=0x201unc_m_sb_reject.nm_set_cnfltuncore memoryNumber of Scoreboard Requests Rejected; NM requests rejected due to set conflictevent=0xd4,umask=0x101unc_m_sb_reject.patrol_set_cnfltuncore memoryNumber of Scoreboard Requests Rejected; Patrol requests rejected due to set conflictevent=0xd4,umask=0x401unc_m_sb_strv_alloc.fmrd_clruncore memoryFar Mem Read - Clearevent=0xd7,umask=0x2001unc_m_sb_strv_alloc.fmrd_setuncore memoryFar Mem Read - Setevent=0xd7,umask=0x201unc_m_sb_strv_alloc.fmwr_clruncore memoryFar Mem Write - Clearevent=0xd7,umask=0x8001unc_m_sb_strv_alloc.fmwr_setuncore memoryFar Mem Write - Setevent=0xd7,umask=0x801unc_m_sb_strv_alloc.nmrd_clruncore memoryNear Mem Read - Clearevent=0xd7,umask=0x1001unc_m_sb_strv_alloc.nmrd_setuncore memoryNear Mem Read - Setevent=0xd7,umask=0x101unc_m_sb_strv_alloc.nmwr_clruncore memoryNear Mem Write - Clearevent=0xd7,umask=0x4001unc_m_sb_strv_alloc.nmwr_setuncore memoryNear Mem Write - Setevent=0xd7,umask=0x401unc_m_sb_strv_occ.fmrduncore memoryFar Mem Readevent=0xd8,umask=0x201unc_m_sb_strv_occ.fmwruncore memoryFar Mem Writeevent=0xd8,umask=0x801unc_m_sb_strv_occ.nmrduncore memoryNear Mem Readevent=0xd8,umask=0x101unc_m_sb_strv_occ.nmwruncore memoryNear Mem Writeevent=0xd8,umask=0x401unc_m_sb_tagged.ddr4_cmpuncore memoryUNC_M_SB_TAGGED.DDR4_CMPevent=0xdd,umask=0x801unc_m_sb_tagged.newuncore memoryUNC_M_SB_TAGGED.NEWevent=0xdd,umask=0x101unc_m_sb_tagged.occuncore memoryUNC_M_SB_TAGGED.OCCevent=0xdd,umask=0x8001unc_m_sb_tagged.pmm0_cmpuncore memoryUNC_M_SB_TAGGED.PMM0_CMPevent=0xdd,umask=0x1001unc_m_sb_tagged.pmm1_cmpuncore memoryUNC_M_SB_TAGGED.PMM1_CMPevent=0xdd,umask=0x2001unc_m_sb_tagged.pmm2_cmpuncore memoryUNC_M_SB_TAGGED.PMM2_CMPevent=0xdd,umask=0x4001unc_m_sb_tagged.rd_hituncore memoryUNC_M_SB_TAGGED.RD_HITevent=0xdd,umask=0x201unc_m_sb_tagged.rd_missuncore memoryUNC_M_SB_TAGGED.RD_MISSevent=0xdd,umask=0x401unc_m_tagchk.hituncore memoryAll hits to Near Memory(DRAM cache) in Memory Modeevent=0xd3,umask=0x101Tag Check; Hitunc_m_tagchk.miss_cleanuncore memoryAll Clean line misses to Near Memory(DRAM cache) in Memory Modeevent=0xd3,umask=0x201Tag Check; Cleanunc_m_tagchk.miss_dirtyuncore memoryAll dirty line misses to Near Memory(DRAM cache) in Memory Modeevent=0xd3,umask=0x401Tag Check; Dirtyunc_m_wpq_cycles_fulluncore memoryWrite Pending Queue Full Cyclesevent=0x2201Counts the number of cycles when the Write Pending Queue is full.  When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC.  This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overheadunc_m_wpq_cycles_neuncore memoryWrite Pending Queue Not Emptyevent=0x2101Counts the number of cycles that the Write Pending Queue is not empty.  This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latenciesunc_m_wpq_insertsuncore memoryWrite Pending Queue Allocationsevent=0x2001Counts the number of writes requests allocated into the Write Pending Queue (WPQ).  The WPQ is used to schedule writes out to the memory controller and to track the requests.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC (Memory Controller).  The write requests deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMCunc_m_wpq_occupancyuncore memoryWrite Pending Queue Occupancyevent=0x8101Counts the number of entries in the Write Pending Queue (WPQ) at each cycle.  This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The WPQ is used to schedule writes out to the memory controller and to track the requests.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC (memory controller).  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies.  So, we provide filtering based on if the request has posted or not.  By using the 'not posted' filter, we can track how long writes spent in the iMC before completions were sent to the HA.  The 'posted' filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory.  High average occupancies will generally coincide with high write major mode countsunc_m_wr_cas_rank0.allbanksuncore memoryWR_CAS Access to Rank 0; All Banksevent=0xb8,umask=0x1001unc_m_wr_cas_rank0.bank0uncore memoryWR_CAS Access to Rank 0; Bank 0event=0xb801unc_m_wr_cas_rank0.bank1uncore memoryWR_CAS Access to Rank 0; Bank 1event=0xb8,umask=0x101unc_m_wr_cas_rank0.bank10uncore memoryWR_CAS Access to Rank 0; Bank 10event=0xb8,umask=0xa01unc_m_wr_cas_rank0.bank11uncore memoryWR_CAS Access to Rank 0; Bank 11event=0xb8,umask=0xb01unc_m_wr_cas_rank0.bank12uncore memoryWR_CAS Access to Rank 0; Bank 12event=0xb8,umask=0xc01unc_m_wr_cas_rank0.bank13uncore memoryWR_CAS Access to Rank 0; Bank 13event=0xb8,umask=0xd01unc_m_wr_cas_rank0.bank14uncore memoryWR_CAS Access to Rank 0; Bank 14event=0xb8,umask=0xe01unc_m_wr_cas_rank0.bank15uncore memoryWR_CAS Access to Rank 0; Bank 15event=0xb8,umask=0xf01unc_m_wr_cas_rank0.bank2uncore memoryWR_CAS Access to Rank 0; Bank 2event=0xb8,umask=0x201unc_m_wr_cas_rank0.bank3uncore memoryWR_CAS Access to Rank 0; Bank 3event=0xb8,umask=0x301unc_m_wr_cas_rank0.bank4uncore memoryWR_CAS Access to Rank 0; Bank 4event=0xb8,umask=0x401unc_m_wr_cas_rank0.bank5uncore memoryWR_CAS Access to Rank 0; Bank 5event=0xb8,umask=0x501unc_m_wr_cas_rank0.bank6uncore memoryWR_CAS Access to Rank 0; Bank 6event=0xb8,umask=0x601unc_m_wr_cas_rank0.bank7uncore memoryWR_CAS Access to Rank 0; Bank 7event=0xb8,umask=0x701unc_m_wr_cas_rank0.bank8uncore memoryWR_CAS Access to Rank 0; Bank 8event=0xb8,umask=0x801unc_m_wr_cas_rank0.bank9uncore memoryWR_CAS Access to Rank 0; Bank 9event=0xb8,umask=0x901unc_m_wr_cas_rank0.bankg0uncore memoryWR_CAS Access to Rank 0; Bank Group 0 (Banks 0-3)event=0xb8,umask=0x1101unc_m_wr_cas_rank0.bankg1uncore memoryWR_CAS Access to Rank 0; Bank Group 1 (Banks 4-7)event=0xb8,umask=0x1201unc_m_wr_cas_rank0.bankg2uncore memoryWR_CAS Access to Rank 0; Bank Group 2 (Banks 8-11)event=0xb8,umask=0x1301unc_m_wr_cas_rank0.bankg3uncore memoryWR_CAS Access to Rank 0; Bank Group 3 (Banks 12-15)event=0xb8,umask=0x1401unc_m_wr_cas_rank1.allbanksuncore memoryWR_CAS Access to Rank 1; All Banksevent=0xb9,umask=0x1001unc_m_wr_cas_rank1.bank0uncore memoryWR_CAS Access to Rank 1; Bank 0event=0xb901unc_m_wr_cas_rank1.bank1uncore memoryWR_CAS Access to Rank 1; Bank 1event=0xb9,umask=0x101unc_m_wr_cas_rank1.bank10uncore memoryWR_CAS Access to Rank 1; Bank 10event=0xb9,umask=0xa01unc_m_wr_cas_rank1.bank11uncore memoryWR_CAS Access to Rank 1; Bank 11event=0xb9,umask=0xb01unc_m_wr_cas_rank1.bank12uncore memoryWR_CAS Access to Rank 1; Bank 12event=0xb9,umask=0xc01unc_m_wr_cas_rank1.bank13uncore memoryWR_CAS Access to Rank 1; Bank 13event=0xb9,umask=0xd01unc_m_wr_cas_rank1.bank14uncore memoryWR_CAS Access to Rank 1; Bank 14event=0xb9,umask=0xe01unc_m_wr_cas_rank1.bank15uncore memoryWR_CAS Access to Rank 1; Bank 15event=0xb9,umask=0xf01unc_m_wr_cas_rank1.bank2uncore memoryWR_CAS Access to Rank 1; Bank 2event=0xb9,umask=0x201unc_m_wr_cas_rank1.bank3uncore memoryWR_CAS Access to Rank 1; Bank 3event=0xb9,umask=0x301unc_m_wr_cas_rank1.bank4uncore memoryWR_CAS Access to Rank 1; Bank 4event=0xb9,umask=0x401unc_m_wr_cas_rank1.bank5uncore memoryWR_CAS Access to Rank 1; Bank 5event=0xb9,umask=0x501unc_m_wr_cas_rank1.bank6uncore memoryWR_CAS Access to Rank 1; Bank 6event=0xb9,umask=0x601unc_m_wr_cas_rank1.bank7uncore memoryWR_CAS Access to Rank 1; Bank 7event=0xb9,umask=0x701unc_m_wr_cas_rank1.bank8uncore memoryWR_CAS Access to Rank 1; Bank 8event=0xb9,umask=0x801unc_m_wr_cas_rank1.bank9uncore memoryWR_CAS Access to Rank 1; Bank 9event=0xb9,umask=0x901unc_m_wr_cas_rank1.bankg0uncore memoryWR_CAS Access to Rank 1; Bank Group 0 (Banks 0-3)event=0xb9,umask=0x1101unc_m_wr_cas_rank1.bankg1uncore memoryWR_CAS Access to Rank 1; Bank Group 1 (Banks 4-7)event=0xb9,umask=0x1201unc_m_wr_cas_rank1.bankg2uncore memoryWR_CAS Access to Rank 1; Bank Group 2 (Banks 8-11)event=0xb9,umask=0x1301unc_m_wr_cas_rank1.bankg3uncore memoryWR_CAS Access to Rank 1; Bank Group 3 (Banks 12-15)event=0xb9,umask=0x1401unc_m_wr_cas_rank2.allbanksuncore memoryWR_CAS Access to Rank 2; All Banksevent=0xba,umask=0x1001unc_m_wr_cas_rank2.bank0uncore memoryWR_CAS Access to Rank 2; Bank 0event=0xba01unc_m_wr_cas_rank2.bank1uncore memoryWR_CAS Access to Rank 2; Bank 1event=0xba,umask=0x101unc_m_wr_cas_rank2.bank10uncore memoryWR_CAS Access to Rank 2; Bank 10event=0xba,umask=0xa01unc_m_wr_cas_rank2.bank11uncore memoryWR_CAS Access to Rank 2; Bank 11event=0xba,umask=0xb01unc_m_wr_cas_rank2.bank12uncore memoryWR_CAS Access to Rank 2; Bank 12event=0xba,umask=0xc01unc_m_wr_cas_rank2.bank13uncore memoryWR_CAS Access to Rank 2; Bank 13event=0xba,umask=0xd01unc_m_wr_cas_rank2.bank14uncore memoryWR_CAS Access to Rank 2; Bank 14event=0xba,umask=0xe01unc_m_wr_cas_rank2.bank15uncore memoryWR_CAS Access to Rank 2; Bank 15event=0xba,umask=0xf01unc_m_wr_cas_rank2.bank2uncore memoryWR_CAS Access to Rank 2; Bank 2event=0xba,umask=0x201unc_m_wr_cas_rank2.bank3uncore memoryWR_CAS Access to Rank 2; Bank 3event=0xba,umask=0x301unc_m_wr_cas_rank2.bank4uncore memoryWR_CAS Access to Rank 2; Bank 4event=0xba,umask=0x401unc_m_wr_cas_rank2.bank5uncore memoryWR_CAS Access to Rank 2; Bank 5event=0xba,umask=0x501unc_m_wr_cas_rank2.bank6uncore memoryWR_CAS Access to Rank 2; Bank 6event=0xba,umask=0x601unc_m_wr_cas_rank2.bank7uncore memoryWR_CAS Access to Rank 2; Bank 7event=0xba,umask=0x701unc_m_wr_cas_rank2.bank8uncore memoryWR_CAS Access to Rank 2; Bank 8event=0xba,umask=0x801unc_m_wr_cas_rank2.bank9uncore memoryWR_CAS Access to Rank 2; Bank 9event=0xba,umask=0x901unc_m_wr_cas_rank2.bankg0uncore memoryWR_CAS Access to Rank 2; Bank Group 0 (Banks 0-3)event=0xba,umask=0x1101unc_m_wr_cas_rank2.bankg1uncore memoryWR_CAS Access to Rank 2; Bank Group 1 (Banks 4-7)event=0xba,umask=0x1201unc_m_wr_cas_rank2.bankg2uncore memoryWR_CAS Access to Rank 2; Bank Group 2 (Banks 8-11)event=0xba,umask=0x1301unc_m_wr_cas_rank2.bankg3uncore memoryWR_CAS Access to Rank 2; Bank Group 3 (Banks 12-15)event=0xba,umask=0x1401unc_m_wr_cas_rank3.allbanksuncore memoryWR_CAS Access to Rank 3; All Banksevent=0xbb,umask=0x1001unc_m_wr_cas_rank3.bank0uncore memoryWR_CAS Access to Rank 3; Bank 0event=0xbb01unc_m_wr_cas_rank3.bank1uncore memoryWR_CAS Access to Rank 3; Bank 1event=0xbb,umask=0x101unc_m_wr_cas_rank3.bank10uncore memoryWR_CAS Access to Rank 3; Bank 10event=0xbb,umask=0xa01unc_m_wr_cas_rank3.bank11uncore memoryWR_CAS Access to Rank 3; Bank 11event=0xbb,umask=0xb01unc_m_wr_cas_rank3.bank12uncore memoryWR_CAS Access to Rank 3; Bank 12event=0xbb,umask=0xc01unc_m_wr_cas_rank3.bank13uncore memoryWR_CAS Access to Rank 3; Bank 13event=0xbb,umask=0xd01unc_m_wr_cas_rank3.bank14uncore memoryWR_CAS Access to Rank 3; Bank 14event=0xbb,umask=0xe01unc_m_wr_cas_rank3.bank15uncore memoryWR_CAS Access to Rank 3; Bank 15event=0xbb,umask=0xf01unc_m_wr_cas_rank3.bank2uncore memoryWR_CAS Access to Rank 3; Bank 2event=0xbb,umask=0x201unc_m_wr_cas_rank3.bank3uncore memoryWR_CAS Access to Rank 3; Bank 3event=0xbb,umask=0x301unc_m_wr_cas_rank3.bank4uncore memoryWR_CAS Access to Rank 3; Bank 4event=0xbb,umask=0x401unc_m_wr_cas_rank3.bank5uncore memoryWR_CAS Access to Rank 3; Bank 5event=0xbb,umask=0x501unc_m_wr_cas_rank3.bank6uncore memoryWR_CAS Access to Rank 3; Bank 6event=0xbb,umask=0x601unc_m_wr_cas_rank3.bank7uncore memoryWR_CAS Access to Rank 3; Bank 7event=0xbb,umask=0x701unc_m_wr_cas_rank3.bank8uncore memoryWR_CAS Access to Rank 3; Bank 8event=0xbb,umask=0x801unc_m_wr_cas_rank3.bank9uncore memoryWR_CAS Access to Rank 3; Bank 9event=0xbb,umask=0x901unc_m_wr_cas_rank3.bankg0uncore memoryWR_CAS Access to Rank 3; Bank Group 0 (Banks 0-3)event=0xbb,umask=0x1101unc_m_wr_cas_rank3.bankg1uncore memoryWR_CAS Access to Rank 3; Bank Group 1 (Banks 4-7)event=0xbb,umask=0x1201unc_m_wr_cas_rank3.bankg2uncore memoryWR_CAS Access to Rank 3; Bank Group 2 (Banks 8-11)event=0xbb,umask=0x1301unc_m_wr_cas_rank3.bankg3uncore memoryWR_CAS Access to Rank 3; Bank Group 3 (Banks 12-15)event=0xbb,umask=0x1401unc_m_wr_cas_rank4.allbanksuncore memoryWR_CAS Access to Rank 4; All Banksevent=0xbc,umask=0x1001unc_m_wr_cas_rank4.bank0uncore memoryWR_CAS Access to Rank 4; Bank 0event=0xbc01unc_m_wr_cas_rank4.bank1uncore memoryWR_CAS Access to Rank 4; Bank 1event=0xbc,umask=0x101unc_m_wr_cas_rank4.bank10uncore memoryWR_CAS Access to Rank 4; Bank 10event=0xbc,umask=0xa01unc_m_wr_cas_rank4.bank11uncore memoryWR_CAS Access to Rank 4; Bank 11event=0xbc,umask=0xb01unc_m_wr_cas_rank4.bank12uncore memoryWR_CAS Access to Rank 4; Bank 12event=0xbc,umask=0xc01unc_m_wr_cas_rank4.bank13uncore memoryWR_CAS Access to Rank 4; Bank 13event=0xbc,umask=0xd01unc_m_wr_cas_rank4.bank14uncore memoryWR_CAS Access to Rank 4; Bank 14event=0xbc,umask=0xe01unc_m_wr_cas_rank4.bank15uncore memoryWR_CAS Access to Rank 4; Bank 15event=0xbc,umask=0xf01unc_m_wr_cas_rank4.bank2uncore memoryWR_CAS Access to Rank 4; Bank 2event=0xbc,umask=0x201unc_m_wr_cas_rank4.bank3uncore memoryWR_CAS Access to Rank 4; Bank 3event=0xbc,umask=0x301unc_m_wr_cas_rank4.bank4uncore memoryWR_CAS Access to Rank 4; Bank 4event=0xbc,umask=0x401unc_m_wr_cas_rank4.bank5uncore memoryWR_CAS Access to Rank 4; Bank 5event=0xbc,umask=0x501unc_m_wr_cas_rank4.bank6uncore memoryWR_CAS Access to Rank 4; Bank 6event=0xbc,umask=0x601unc_m_wr_cas_rank4.bank7uncore memoryWR_CAS Access to Rank 4; Bank 7event=0xbc,umask=0x701unc_m_wr_cas_rank4.bank8uncore memoryWR_CAS Access to Rank 4; Bank 8event=0xbc,umask=0x801unc_m_wr_cas_rank4.bank9uncore memoryWR_CAS Access to Rank 4; Bank 9event=0xbc,umask=0x901unc_m_wr_cas_rank4.bankg0uncore memoryWR_CAS Access to Rank 4; Bank Group 0 (Banks 0-3)event=0xbc,umask=0x1101unc_m_wr_cas_rank4.bankg1uncore memoryWR_CAS Access to Rank 4; Bank Group 1 (Banks 4-7)event=0xbc,umask=0x1201unc_m_wr_cas_rank4.bankg2uncore memoryWR_CAS Access to Rank 4; Bank Group 2 (Banks 8-11)event=0xbc,umask=0x1301unc_m_wr_cas_rank4.bankg3uncore memoryWR_CAS Access to Rank 4; Bank Group 3 (Banks 12-15)event=0xbc,umask=0x1401unc_m_wr_cas_rank5.allbanksuncore memoryWR_CAS Access to Rank 5; All Banksevent=0xbd,umask=0x1001unc_m_wr_cas_rank5.bank0uncore memoryWR_CAS Access to Rank 5; Bank 0event=0xbd01unc_m_wr_cas_rank5.bank1uncore memoryWR_CAS Access to Rank 5; Bank 1event=0xbd,umask=0x101unc_m_wr_cas_rank5.bank10uncore memoryWR_CAS Access to Rank 5; Bank 10event=0xbd,umask=0xa01unc_m_wr_cas_rank5.bank11uncore memoryWR_CAS Access to Rank 5; Bank 11event=0xbd,umask=0xb01unc_m_wr_cas_rank5.bank12uncore memoryWR_CAS Access to Rank 5; Bank 12event=0xbd,umask=0xc01unc_m_wr_cas_rank5.bank13uncore memoryWR_CAS Access to Rank 5; Bank 13event=0xbd,umask=0xd01unc_m_wr_cas_rank5.bank14uncore memoryWR_CAS Access to Rank 5; Bank 14event=0xbd,umask=0xe01unc_m_wr_cas_rank5.bank15uncore memoryWR_CAS Access to Rank 5; Bank 15event=0xbd,umask=0xf01unc_m_wr_cas_rank5.bank2uncore memoryWR_CAS Access to Rank 5; Bank 2event=0xbd,umask=0x201unc_m_wr_cas_rank5.bank3uncore memoryWR_CAS Access to Rank 5; Bank 3event=0xbd,umask=0x301unc_m_wr_cas_rank5.bank4uncore memoryWR_CAS Access to Rank 5; Bank 4event=0xbd,umask=0x401unc_m_wr_cas_rank5.bank5uncore memoryWR_CAS Access to Rank 5; Bank 5event=0xbd,umask=0x501unc_m_wr_cas_rank5.bank6uncore memoryWR_CAS Access to Rank 5; Bank 6event=0xbd,umask=0x601unc_m_wr_cas_rank5.bank7uncore memoryWR_CAS Access to Rank 5; Bank 7event=0xbd,umask=0x701unc_m_wr_cas_rank5.bank8uncore memoryWR_CAS Access to Rank 5; Bank 8event=0xbd,umask=0x801unc_m_wr_cas_rank5.bank9uncore memoryWR_CAS Access to Rank 5; Bank 9event=0xbd,umask=0x901unc_m_wr_cas_rank5.bankg0uncore memoryWR_CAS Access to Rank 5; Bank Group 0 (Banks 0-3)event=0xbd,umask=0x1101unc_m_wr_cas_rank5.bankg1uncore memoryWR_CAS Access to Rank 5; Bank Group 1 (Banks 4-7)event=0xbd,umask=0x1201unc_m_wr_cas_rank5.bankg2uncore memoryWR_CAS Access to Rank 5; Bank Group 2 (Banks 8-11)event=0xbd,umask=0x1301unc_m_wr_cas_rank5.bankg3uncore memoryWR_CAS Access to Rank 5; Bank Group 3 (Banks 12-15)event=0xbd,umask=0x1401unc_m_wr_cas_rank6.allbanksuncore memoryWR_CAS Access to Rank 6; All Banksevent=0xbe,umask=0x1001unc_m_wr_cas_rank6.bank0uncore memoryWR_CAS Access to Rank 6; Bank 0event=0xbe01unc_m_wr_cas_rank6.bank1uncore memoryWR_CAS Access to Rank 6; Bank 1event=0xbe,umask=0x101unc_m_wr_cas_rank6.bank10uncore memoryWR_CAS Access to Rank 6; Bank 10event=0xbe,umask=0xa01unc_m_wr_cas_rank6.bank11uncore memoryWR_CAS Access to Rank 6; Bank 11event=0xbe,umask=0xb01unc_m_wr_cas_rank6.bank12uncore memoryWR_CAS Access to Rank 6; Bank 12event=0xbe,umask=0xc01unc_m_wr_cas_rank6.bank13uncore memoryWR_CAS Access to Rank 6; Bank 13event=0xbe,umask=0xd01unc_m_wr_cas_rank6.bank14uncore memoryWR_CAS Access to Rank 6; Bank 14event=0xbe,umask=0xe01unc_m_wr_cas_rank6.bank15uncore memoryWR_CAS Access to Rank 6; Bank 15event=0xbe,umask=0xf01unc_m_wr_cas_rank6.bank2uncore memoryWR_CAS Access to Rank 6; Bank 2event=0xbe,umask=0x201unc_m_wr_cas_rank6.bank3uncore memoryWR_CAS Access to Rank 6; Bank 3event=0xbe,umask=0x301unc_m_wr_cas_rank6.bank4uncore memoryWR_CAS Access to Rank 6; Bank 4event=0xbe,umask=0x401unc_m_wr_cas_rank6.bank5uncore memoryWR_CAS Access to Rank 6; Bank 5event=0xbe,umask=0x501unc_m_wr_cas_rank6.bank6uncore memoryWR_CAS Access to Rank 6; Bank 6event=0xbe,umask=0x601unc_m_wr_cas_rank6.bank7uncore memoryWR_CAS Access to Rank 6; Bank 7event=0xbe,umask=0x701unc_m_wr_cas_rank6.bank8uncore memoryWR_CAS Access to Rank 6; Bank 8event=0xbe,umask=0x801unc_m_wr_cas_rank6.bank9uncore memoryWR_CAS Access to Rank 6; Bank 9event=0xbe,umask=0x901unc_m_wr_cas_rank6.bankg0uncore memoryWR_CAS Access to Rank 6; Bank Group 0 (Banks 0-3)event=0xbe,umask=0x1101unc_m_wr_cas_rank6.bankg1uncore memoryWR_CAS Access to Rank 6; Bank Group 1 (Banks 4-7)event=0xbe,umask=0x1201unc_m_wr_cas_rank6.bankg2uncore memoryWR_CAS Access to Rank 6; Bank Group 2 (Banks 8-11)event=0xbe,umask=0x1301unc_m_wr_cas_rank6.bankg3uncore memoryWR_CAS Access to Rank 6; Bank Group 3 (Banks 12-15)event=0xbe,umask=0x1401unc_m_wr_cas_rank7.allbanksuncore memoryWR_CAS Access to Rank 7; All Banksevent=0xbf,umask=0x1001unc_m_wr_cas_rank7.bank0uncore memoryWR_CAS Access to Rank 7; Bank 0event=0xbf01unc_m_wr_cas_rank7.bank1uncore memoryWR_CAS Access to Rank 7; Bank 1event=0xbf,umask=0x101unc_m_wr_cas_rank7.bank10uncore memoryWR_CAS Access to Rank 7; Bank 10event=0xbf,umask=0xa01unc_m_wr_cas_rank7.bank11uncore memoryWR_CAS Access to Rank 7; Bank 11event=0xbf,umask=0xb01unc_m_wr_cas_rank7.bank12uncore memoryWR_CAS Access to Rank 7; Bank 12event=0xbf,umask=0xc01unc_m_wr_cas_rank7.bank13uncore memoryWR_CAS Access to Rank 7; Bank 13event=0xbf,umask=0xd01unc_m_wr_cas_rank7.bank14uncore memoryWR_CAS Access to Rank 7; Bank 14event=0xbf,umask=0xe01unc_m_wr_cas_rank7.bank15uncore memoryWR_CAS Access to Rank 7; Bank 15event=0xbf,umask=0xf01unc_m_wr_cas_rank7.bank2uncore memoryWR_CAS Access to Rank 7; Bank 2event=0xbf,umask=0x201unc_m_wr_cas_rank7.bank3uncore memoryWR_CAS Access to Rank 7; Bank 3event=0xbf,umask=0x301unc_m_wr_cas_rank7.bank4uncore memoryWR_CAS Access to Rank 7; Bank 4event=0xbf,umask=0x401unc_m_wr_cas_rank7.bank5uncore memoryWR_CAS Access to Rank 7; Bank 5event=0xbf,umask=0x501unc_m_wr_cas_rank7.bank6uncore memoryWR_CAS Access to Rank 7; Bank 6event=0xbf,umask=0x601unc_m_wr_cas_rank7.bank7uncore memoryWR_CAS Access to Rank 7; Bank 7event=0xbf,umask=0x701unc_m_wr_cas_rank7.bank8uncore memoryWR_CAS Access to Rank 7; Bank 8event=0xbf,umask=0x801unc_m_wr_cas_rank7.bank9uncore memoryWR_CAS Access to Rank 7; Bank 9event=0xbf,umask=0x901unc_m_wr_cas_rank7.bankg0uncore memoryWR_CAS Access to Rank 7; Bank Group 0 (Banks 0-3)event=0xbf,umask=0x1101unc_m_wr_cas_rank7.bankg1uncore memoryWR_CAS Access to Rank 7; Bank Group 1 (Banks 4-7)event=0xbf,umask=0x1201unc_m_wr_cas_rank7.bankg2uncore memoryWR_CAS Access to Rank 7; Bank Group 2 (Banks 8-11)event=0xbf,umask=0x1301unc_m_wr_cas_rank7.bankg3uncore memoryWR_CAS Access to Rank 7; Bank Group 3 (Banks 12-15)event=0xbf,umask=0x1401unc_p_core_transition_cyclesuncore powerUNC_P_CORE_TRANSITION_CYCLESevent=0x6001unc_p_demotionsuncore powerUNC_P_DEMOTIONSevent=0x3001unc_p_fivr_ps_ps0_cyclesuncore powerPhase Shed 0 Cyclesevent=0x7501Cycles spent in phase-shedding power state 0unc_p_fivr_ps_ps1_cyclesuncore powerPhase Shed 1 Cyclesevent=0x7601Cycles spent in phase-shedding power state 1unc_p_fivr_ps_ps2_cyclesuncore powerPhase Shed 2 Cyclesevent=0x7701Cycles spent in phase-shedding power state 2unc_p_fivr_ps_ps3_cyclesuncore powerPhase Shed 3 Cyclesevent=0x7801Cycles spent in phase-shedding power state 3unc_p_mcp_prochot_cyclesuncore powerUNC_P_MCP_PROCHOT_CYCLESevent=0x601unc_p_pmax_throttled_cyclesuncore powerUNC_P_PMAX_THROTTLED_CYCLESevent=0x701unc_p_vr_hot_cyclesuncore powerVR Hotevent=0x4201dtlb_load_misses.miss_causes_a_walkvirtual memoryLoad misses in all DTLB levels that cause page walksevent=0x8,period=100003,umask=0x100Counts demand data loads that caused a page walk of any page size (4K/2M/4M/1G). This implies it missed in all TLB levels, but the walk need not have completeddtlb_load_misses.stlb_hitvirtual memoryLoads that miss the DTLB and hit the STLBevent=0x8,period=2000003,umask=0x2000Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB)dtlb_load_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for a load. EPT page walk duration are excluded in Skylakeevent=0x8,cmask=1,period=100003,umask=0x1000Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a loaddtlb_load_misses.walk_completedvirtual memoryLoad miss in all TLB levels causes a page walk that completes. (All page sizes)event=0x8,period=100003,umask=0xe00Counts completed page walks  (all page sizes) caused by demand data loads. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_completed_1gvirtual memoryPage walk completed due to a demand data load to a 1G pageevent=0x8,period=2000003,umask=0x800Counts completed page walks  (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_completed_2m_4mvirtual memoryPage walk completed due to a demand data load to a 2M/4M pageevent=0x8,period=2000003,umask=0x400Counts completed page walks  (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_completed_4kvirtual memoryPage walk completed due to a demand data load to a 4K pageevent=0x8,period=2000003,umask=0x200Counts completed page walks  (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_pendingvirtual memoryCounts 1 per cycle for each PMH that is busy with a page walk for a load. EPT page walk duration are excluded in Skylakeevent=0x8,period=2000003,umask=0x1000Counts 1 per cycle for each PMH that is busy with a page walk for a load. EPT page walk duration are excluded in Skylake microarchitecturedtlb_store_misses.miss_causes_a_walkvirtual memoryStore misses in all DTLB levels that cause page walksevent=0x49,period=100003,umask=0x100Counts demand data stores that caused a page walk of any page size (4K/2M/4M/1G). This implies it missed in all TLB levels, but the walk need not have completeddtlb_store_misses.stlb_hitvirtual memoryStores that miss the DTLB and hit the STLBevent=0x49,period=100003,umask=0x2000Stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB)dtlb_store_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for a store. EPT page walk duration are excluded in Skylakeevent=0x49,cmask=1,period=100003,umask=0x1000Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a storedtlb_store_misses.walk_completedvirtual memoryStore misses in all TLB levels causes a page walk that completes. (All page sizes)event=0x49,period=100003,umask=0xe00Counts completed page walks  (all page sizes) caused by demand data stores. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_completed_1gvirtual memoryPage walk completed due to a demand data store to a 1G pageevent=0x49,period=100003,umask=0x800Counts completed page walks  (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_completed_2m_4mvirtual memoryPage walk completed due to a demand data store to a 2M/4M pageevent=0x49,period=100003,umask=0x400Counts completed page walks  (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_completed_4kvirtual memoryPage walk completed due to a demand data store to a 4K pageevent=0x49,period=100003,umask=0x200Counts completed page walks  (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_pendingvirtual memoryCounts 1 per cycle for each PMH that is busy with a page walk for a store. EPT page walk duration are excluded in Skylakeevent=0x49,period=2000003,umask=0x1000Counts 1 per cycle for each PMH that is busy with a page walk for a store. EPT page walk duration are excluded in Skylake microarchitectureept.walk_pendingvirtual memoryCounts 1 per cycle for each PMH that is busy with a EPT (Extended Page Table) walk for any request typeevent=0x4f,period=2000003,umask=0x1000Counts cycles for each PMH (Page Miss Handler) that is busy with an EPT (Extended Page Table) walk for any request typeitlb.itlb_flushvirtual memoryFlushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pagesevent=0xae,period=100007,umask=0x100Counts the number of flushes of the big or small ITLB pages. Counting include both TLB Flush (covering all sets) and TLB Set Clear (set-specific)itlb_misses.miss_causes_a_walkvirtual memoryMisses at all ITLB levels that cause page walksevent=0x85,period=100003,umask=0x100Counts page walks of any page size (4K/2M/4M/1G) caused by a code fetch. This implies it missed in the ITLB and further levels of TLB, but the walk need not have completeditlb_misses.stlb_hitvirtual memoryInstruction fetch requests that miss the ITLB and hit the STLBevent=0x85,period=100003,umask=0x2000itlb_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for code (instruction fetch) request. EPT page walk duration are excluded in Skylakeevent=0x85,cmask=1,period=100003,umask=0x1000Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request. EPT page walk duration are excluded in Skylake microarchitectureitlb_misses.walk_completedvirtual memoryCode miss in all TLB levels causes a page walk that completes. (All page sizes)event=0x85,period=100003,umask=0xe00Counts completed page walks (all page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a faultitlb_misses.walk_completed_1gvirtual memoryCode miss in all TLB levels causes a page walk that completes. (1G)event=0x85,period=100003,umask=0x800Counts completed page walks (1G page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a faultitlb_misses.walk_completed_2m_4mvirtual memoryCode miss in all TLB levels causes a page walk that completes. (2M/4M)event=0x85,period=100003,umask=0x400Counts completed page walks (2M/4M page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a faultitlb_misses.walk_completed_4kvirtual memoryCode miss in all TLB levels causes a page walk that completes. (4K)event=0x85,period=100003,umask=0x200Counts completed page walks (4K page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a faultitlb_misses.walk_pendingvirtual memoryCounts 1 per cycle for each PMH that is busy with a page walk for an instruction fetch request. EPT page walk duration are excluded in Skylakeevent=0x85,period=100003,umask=0x1000Counts 1 per cycle for each PMH (Page Miss Handler) that is busy with a page walk for an instruction fetch request. EPT page walk duration are excluded in Skylake michroarchitecturetlb_flush.dtlb_threadvirtual memoryDTLB flush attempts of the thread-specific entriesevent=0xbd,period=100007,umask=0x100Counts the number of DTLB flush attempts of the thread-specific entriestlb_flush.stlb_anyvirtual memorySTLB flush attemptsevent=0xbd,period=100007,umask=0x2000Counts the number of any STLB flush attempts (such as entire, VPID, PCID, InvPage, CR3 write, etc.)core_reject_l2q.anycacheCounts the number of core requests (demand and L1 prefetchers) rejected by the L2 queue (L2Q) due to a full conditionevent=0x31,period=20000300Counts the number of (demand and L1 prefetchers) core requests rejected by the L2 queue (L2Q) due to a full or nearly full condition, which likely indicates back pressure from L2Q.  It also counts requests that would have gone directly to the External Queue (XQ), but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link.  The L2Q may also reject transactions  from a core to ensure fairness between cores, or to delay a cores dirty eviction when the address conflicts incoming external snoops.  (Note that L2 prefetcher requests that are dropped are not counted by this event).  Counts on a per core basisdl1.dirty_evictioncacheCounts the number of L1D cacheline (dirty) evictions caused by load misses, stores, and prefetchesevent=0x51,period=200003,umask=0x100Counts the number of L1D cacheline (dirty) evictions caused by load misses, stores, and prefetches.  Does not count evictions or dirty writebacks caused by snoops.  Does not count a replacement unless a (dirty) line was written backl2_reject_xq.anycacheCounts the number of demand and prefetch transactions that the External Queue (XQ) rejects due to a full or near full conditionevent=0x30,period=20000300Counts the number of demand and prefetch transactions that the External Queue (XQ) rejects due to a full or near full condition which likely indicates back pressure from the IDI link.  The XQ may reject transactions from the L2Q (non-cacheable requests), BBL (L2 misses) and WOB (L2 write-back victims)l2_request.allcacheCounts the total number of L2 Cache accesses. Counts on a per core basisevent=0x24,period=20000300Counts the total number of L2 Cache Accesses, includes hits, misses, rejects  front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches only.  Counts on a per core basisl2_request.hitcacheCounts the number of L2 Cache accesses that resulted in a hit. Counts on a per core basisevent=0x24,period=200003,umask=0x200Counts the number of L2 Cache accesses that resulted in a hit from a front door request only (does not include rejects or recycles), Counts on a per core basisl2_request.misscacheCounts the number of L2 Cache accesses that resulted in a miss. Counts on a per core basisevent=0x24,period=200003,umask=0x100Counts the number of L2 Cache accesses that resulted in a miss from a front door request only (does not include rejects or recycles). Counts on a per core basisl2_request.rejectscacheCounts the number of L2 Cache accesses that miss the L2 and get rejected. Counts on a per core basisevent=0x24,period=200003,umask=0x400Counts the number of L2 Cache accesses that miss the L2 and get BBL reject  short and long rejects (includes those counted in L2_reject_XQ.any). Counts on a per core basismem_bound_stalls.store_buffer_fullcacheCounts the number of cycles the core is stalled due to a store buffer being fullevent=0x34,period=200003,umask=0x4000mem_load_uops_retired.hitmcacheCounts the number of load uops retired that hit in the L3 cache, in which a snoop was required and modified data was forwarded from another core or module  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x2000mem_load_uops_retired.l1_hitcacheCounts the number of load uops retired that hit in the L1 data cache  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x100mem_load_uops_retired.l1_misscacheCounts the number of load uops retired that miss in the L1 data cache  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x800mem_load_uops_retired.l2_misscacheCounts the number of load uops retired that miss in the L2 cache  Supports address when precise (Precise event)event=0xd1,period=200003,umask=0x1000mem_uops_retired.allcacheCounts the number of memory uops retired  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x8300Counts the number of memory uops retired.  A single uop that performs both a load AND a store will be counted as 1, not 2 (e.g. ADD [mem], CONST)  Supports address when precise (Precise event)mem_uops_retired.lock_loadscacheCounts the number of load uops retired that performed one or more locks  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x2100mem_uops_retired.splitcacheCounts the number of memory uops retired that were splits  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x4300mem_uops_retired.split_storescacheCounts the number of retired split store uops  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x4200ocr.all_code_rd.l3_hitcacheCounts all code reads that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C004400ocr.all_code_rd.l3_hit.snoop_hitmcacheCounts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C004400ocr.all_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C004400ocr.all_code_rd.l3_hit.snoop_hit_with_fwdcacheCounts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C004400ocr.all_code_rd.l3_hit.snoop_misscacheCounts all code reads that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C004400ocr.all_code_rd.l3_hit.snoop_not_neededcacheCounts all code reads that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C004400ocr.corewb_m.l3_hitcacheCounts modified writebacks from L1 cache and L2 cache that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3001F803C000000ocr.demand_code_rd.l3_hitcacheCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C000400ocr.demand_code_rd.l3_hit.snoop_hitmcacheCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000400ocr.demand_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000400ocr.demand_code_rd.l3_hit.snoop_hit_with_fwdcacheCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000400ocr.demand_code_rd.l3_hit.snoop_misscacheCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000400ocr.demand_code_rd.l3_hit.snoop_not_neededcacheCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000400ocr.demand_data_and_l1pf_rd.l3_hitcacheCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C000100ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hitmcacheCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hit_no_fwdcacheCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hit_with_fwdcacheCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000100ocr.demand_data_and_l1pf_rd.l3_hit.snoop_misscacheCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000100ocr.demand_data_and_l1pf_rd.l3_hit.snoop_not_neededcacheCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000100ocr.demand_data_rd.l3_hitcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HITevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C000110ocr.demand_data_rd.l3_hit.snoop_hitmcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000110ocr.demand_data_rd.l3_hit.snoop_hit_no_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HIT_NO_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000110ocr.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000110ocr.demand_data_rd.l3_hit.snoop_misscacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000110ocr.demand_data_rd.l3_hit.snoop_not_neededcacheThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_NOT_NEEDEDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000110ocr.demand_rfo.l3_hitcacheCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C000200ocr.demand_rfo.l3_hit.snoop_hit_no_fwdcacheCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000200ocr.demand_rfo.l3_hit.snoop_hit_with_fwdcacheCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000200ocr.demand_rfo.l3_hit.snoop_misscacheCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000200ocr.demand_rfo.l3_hit.snoop_not_neededcacheCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000200ocr.full_streaming_wr.l3_hitcacheCounts streaming stores which modify a full 64 byte cacheline that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x801F803C000000ocr.hwpf_l1d_and_swpf.l3_hit.snoop_hitmcacheCounts L1 data cache hardware prefetches and software prefetches (except PREFETCHW and PFRFO) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C040000ocr.hwpf_l2_code_rd.l3_hitcacheCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C004000ocr.hwpf_l2_code_rd.l3_hit.snoop_hitmcacheCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C004000ocr.hwpf_l2_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C004000ocr.hwpf_l2_code_rd.l3_hit.snoop_hit_with_fwdcacheCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C004000ocr.hwpf_l2_code_rd.l3_hit.snoop_misscacheCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C004000ocr.hwpf_l2_code_rd.l3_hit.snoop_not_neededcacheCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C004000ocr.hwpf_l2_data_rd.l3_hitcacheCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_hitmcacheCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_with_fwdcacheCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_misscacheCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_not_neededcacheCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C001000ocr.hwpf_l2_rfo.l3_hitcacheCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C002000ocr.hwpf_l2_rfo.l3_hit.snoop_hitmcacheCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C002000ocr.hwpf_l2_rfo.l3_hit.snoop_hit_no_fwdcacheCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C002000ocr.hwpf_l2_rfo.l3_hit.snoop_hit_with_fwdcacheCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C002000ocr.hwpf_l2_rfo.l3_hit.snoop_misscacheCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C002000ocr.hwpf_l2_rfo.l3_hit.snoop_not_neededcacheCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C002000ocr.l1wb_m.l3_hitcacheCounts modified writebacks from L1 cache that miss the L2 cache that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001F803C000000ocr.l2wb_m.l3_hitcacheCounts modified writeBacks from L2 cache that miss the L3 cache that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001F803C000000ocr.partial_streaming_wr.l3_hitcacheCounts streaming stores which modify only part of a 64 byte cacheline that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x401F803C000000ocr.reads_to_core.l3_hitcacheCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C047700ocr.reads_to_core.l3_hit.snoop_hitmcacheCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C047700ocr.reads_to_core.l3_hit.snoop_hit_no_fwdcacheCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C047700ocr.reads_to_core.l3_hit.snoop_hit_with_fwdcacheCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C047700ocr.reads_to_core.l3_hit.snoop_misscacheCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C047700ocr.reads_to_core.l3_hit.snoop_not_neededcacheCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C047700ocr.streaming_wr.l3_hitcacheCounts streaming stores that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C080000ocr.uc_rd.l3_hitcacheCounts uncached memory reads that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x101F803C000000ocr.uc_rd.l3_hit.snoop_hitmcacheCounts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010003C000000ocr.uc_rd.l3_hit.snoop_hit_no_fwdcacheCounts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004003C000000ocr.uc_rd.l3_hit.snoop_hit_with_fwdcacheCounts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008003C000000ocr.uc_rd.l3_hit.snoop_misscacheCounts uncached memory reads that were supplied by the L3 cache where a snoop was sent but the snoop missedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002003C000000ocr.uc_rd.l3_hit.snoop_not_neededcacheCounts uncached memory reads that were supplied by the L3 cache where no snoop was needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001003C000000ocr.uc_wr.l3_hitcacheCounts uncached memory writes that were supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x201F803C000000cycles_div_busy.fpdivfloating pointCounts the number of cycles the floating point divider is busyevent=0xcd,period=200003,umask=0x200Counts the number of cycles the floating point divider is busy.  Does not imply a stall waiting for the dividerbaclears.anyfrontendCounts the total number of BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branchesevent=0xe6,period=200003,umask=0x100Counts the total number of BACLEARS, which occur when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend.  Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branchesbaclears.condfrontendCounts the number of BACLEARS due to a conditional jumpevent=0xe6,period=200003,umask=0x1000baclears.indirectfrontendCounts the number of BACLEARS due to an indirect branchevent=0xe6,period=200003,umask=0x200baclears.returnfrontendCounts the number of BACLEARS due to a return branchevent=0xe6,period=200003,umask=0x800baclears.uncondfrontendCounts the number of BACLEARS due to a direct, unconditional jumpevent=0xe6,period=200003,umask=0x400decode_restriction.predecode_wrongfrontendCounts the number of times a decode restriction reduces the decode throughput due to wrong instruction length predictionevent=0xe9,period=200003,umask=0x100icache.hitfrontendCounts the number of instruction cache hitsevent=0x80,period=200003,umask=0x100Counts the number of requests that hit in the instruction cache.  The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line and byte chunk count as one.  Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same linemisalign_mem_ref.load_page_splitmemoryCounts the number of misaligned load uops that are 4K page splits (Precise event)event=0x13,period=200003,umask=0x200misalign_mem_ref.store_page_splitmemoryCounts the number of misaligned store uops that are 4K page splits (Precise event)event=0x13,period=200003,umask=0x400ocr.all_code_rd.l3_missmemoryCounts all code reads that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400004400ocr.all_code_rd.l3_miss_localmemoryCounts all code reads that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400004400ocr.corewb_m.l3_missmemoryCounts modified writebacks from L1 cache and L2 cache that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x300218400000000ocr.corewb_m.l3_miss_localmemoryCounts modified writebacks from L1 cache and L2 cache that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x300218400000000ocr.demand_code_rd.l3_missmemoryCounts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400000400ocr.demand_code_rd.l3_miss_localmemoryCounts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400000400ocr.demand_data_and_l1pf_rd.l3_missmemoryCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400000100ocr.demand_data_and_l1pf_rd.l3_miss_localmemoryCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400000100ocr.demand_data_rd.l3_missmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_MISSevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400000110ocr.demand_data_rd.l3_miss_localmemoryThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_MISS_LOCALevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400000110ocr.demand_rfo.l3_missmemoryCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400000200ocr.demand_rfo.l3_miss_localmemoryCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400000200ocr.full_streaming_wr.l3_missmemoryCounts streaming stores which modify a full 64 byte cacheline that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80218400000000ocr.full_streaming_wr.l3_miss_localmemoryCounts streaming stores which modify a full 64 byte cacheline that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80218400000000ocr.hwpf_l2_code_rd.l3_missmemoryCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400004000ocr.hwpf_l2_code_rd.l3_miss_localmemoryCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400004000ocr.hwpf_l2_data_rd.l3_missmemoryCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400001000ocr.hwpf_l2_data_rd.l3_miss_localmemoryCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400001000ocr.hwpf_l2_rfo.l3_missmemoryCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400002000ocr.hwpf_l2_rfo.l3_miss_localmemoryCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400002000ocr.l1wb_m.l3_missmemoryCounts modified writebacks from L1 cache that miss the L2 cache that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100218400000000ocr.l1wb_m.l3_miss_localmemoryCounts modified writebacks from L1 cache that miss the L2 cache that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100218400000000ocr.l2wb_m.l3_missmemoryCounts modified writeBacks from L2 cache that miss the L3 cache that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200218400000000ocr.l2wb_m.l3_miss_localmemoryCounts modified writeBacks from L2 cache that miss the L3 cache that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200218400000000ocr.other.l3_missmemoryCounts miscellaneous requests, such as I/O accesses, that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400800000ocr.other.l3_miss_localmemoryCounts miscellaneous requests, such as I/O accesses, that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400800000ocr.partial_streaming_wr.l3_missmemoryCounts streaming stores which modify only part of a 64 byte cacheline that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40218400000000ocr.partial_streaming_wr.l3_miss_localmemoryCounts streaming stores which modify only part of a 64 byte cacheline that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40218400000000ocr.prefetches.l3_missmemoryCounts all hardware and software prefetches that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400047000ocr.reads_to_core.l3_missmemoryCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400047700ocr.reads_to_core.l3_miss_localmemoryCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400047700ocr.streaming_wr.l3_missmemoryCounts streaming stores that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400080000ocr.streaming_wr.l3_miss_localmemoryCounts streaming stores that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x218400080000ocr.uc_rd.l3_missmemoryCounts uncached memory reads that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10218400000000ocr.uc_rd.l3_miss_localmemoryCounts uncached memory reads that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10218400000000ocr.uc_wr.l3_missmemoryCounts uncached memory writes that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20218400000000ocr.uc_wr.l3_miss_localmemoryCounts uncached memory writes that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20218400000000bus_lock.allotherThis event is deprecated. Refer to new event BUS_LOCK.SELF_LOCKSevent=0x63,edge=1,period=20000310bus_lock.block_cyclesotherCounts the number of unhalted cycles a core is blocked due to an accepted lock issued by other coresevent=0x63,period=200003,umask=0x200Counts the number of unhalted cycles a core is blocked due to an accepted lock issued by other cores. Counts on a per core basisbus_lock.cycles_other_blockotherThis event is deprecated. Refer to new event BUS_LOCK.BLOCK_CYCLESevent=0x63,period=200003,umask=0x210bus_lock.cycles_self_blockotherThis event is deprecated. Refer to new event BUS_LOCK.LOCK_CYCLESevent=0x63,period=200003,umask=0x110bus_lock.lock_cyclesotherCounts the number of unhalted cycles a core is blocked due to an accepted lock it issuedevent=0x63,period=200003,umask=0x100Counts the number of unhalted cycles a core is blocked due to an accepted lock it issued. Counts on a per core basisbus_lock.self_locksotherCounts the number of bus locks a core issued its self (e.g. lock to UC or Split Lock) and does not include cache locksevent=0x63,edge=1,period=20000300Counts the number of bus locks a core issued its self (e.g. lock to UC or Split Lock) and does not include cache locks. Counts on a per core basisc0_stalls.load_dram_hitotherThis event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_DRAM_HITevent=0x34,period=200003,umask=0x410c0_stalls.load_l2_hitotherThis event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_L2_HITevent=0x34,period=200003,umask=0x110c0_stalls.load_llc_hitotherThis event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_LLC_HITevent=0x34,period=200003,umask=0x210hw_interrupts.maskedotherCounts the number of core cycles during which interrupts are masked (disabled)event=0xcb,period=200003,umask=0x200Counts the number of core cycles during which interrupts are masked (disabled). Increments by 1 each core cycle that EFLAGS.IF is 0, regardless of whether interrupts are pending or nothw_interrupts.pending_and_maskedotherCounts the number of core cycles during which there are pending interrupts while interrupts are masked (disabled)event=0xcb,period=200003,umask=0x400Counts the number of core cycles during which there are pending interrupts while interrupts are masked (disabled). Increments by 1 each core cycle that both EFLAGS.IF is 0 and an INTR is pending (which means the APIC is telling the ROB to cause an INTR). This event does not increment if EFLAGS.IF is 0 but all interrupt in the APICs Interrupt Request Register (IRR) are inhibited by the PPR (thus either by ISRV or TPR)  because in these cases the interrupts would be held up in the APIC and would not be pended to the ROB. This event does count when an interrupt is only inhibited by MOV/POP SS state machines or the STI state machine. These extra inhibits only last for a single instructions and would not be importanthw_interrupts.receivedotherCounts the number of hardware interrupts received by the processorevent=0xcb,period=203,umask=0x100ocr.all_code_rd.any_responseotherCounts all code reads that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004400ocr.all_code_rd.dramotherCounts all code reads that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400004400ocr.all_code_rd.local_dramotherCounts all code reads that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400004400ocr.all_code_rd.outstandingotherCounts all code reads that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800000000000004400ocr.corewb_m.any_responseotherCounts modified writebacks from L1 cache and L2 cache that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x300000001000000ocr.corewb_m.outstandingotherCounts modified writebacks from L1 cache and L2 cache that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800300000000000000ocr.demand_code_rd.any_responseotherCounts demand instruction fetches and L1 instruction cache prefetches that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000400ocr.demand_code_rd.dramotherCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000400ocr.demand_code_rd.local_dramotherCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000400ocr.demand_data_and_l1pf_rd.any_responseotherCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100ocr.demand_data_and_l1pf_rd.dramotherCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000100ocr.demand_data_and_l1pf_rd.local_dramotherCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000100ocr.demand_data_and_l1pf_rd.outstandingotherCounts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800000000000000100ocr.demand_data_rd.any_responseotherThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000110ocr.demand_data_rd.dramotherThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000110ocr.demand_data_rd.local_dramotherThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.LOCAL_DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000110ocr.demand_data_rd.outstandingotherThis event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.OUTSTANDINGevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x800000000000000110ocr.demand_rfo.dramotherCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000200ocr.demand_rfo.local_dramotherCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000200ocr.demand_rfo.outstandingotherCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800000000000000200ocr.full_streaming_wr.any_responseotherCounts streaming stores which modify a full 64 byte cacheline that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80000001000000ocr.hwpf_l1d_and_swpf.any_responseotherCounts L1 data cache hardware prefetches and software prefetches (except PREFETCHW and PFRFO) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040000ocr.hwpf_l2_code_rd.any_responseotherCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000ocr.hwpf_l2_code_rd.dramotherCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400004000ocr.hwpf_l2_code_rd.local_dramotherCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400004000ocr.hwpf_l2_code_rd.outstandingotherCounts L2 cache hardware prefetch code reads (written to the L2 cache only) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800000000000004000ocr.hwpf_l2_data_rd.any_responseotherCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001000ocr.hwpf_l2_data_rd.dramotherCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400001000ocr.hwpf_l2_data_rd.local_dramotherCounts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400001000ocr.hwpf_l2_rfo.any_responseotherCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002000ocr.hwpf_l2_rfo.dramotherCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400002000ocr.hwpf_l2_rfo.local_dramotherCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400002000ocr.hwpf_l2_rfo.outstandingotherCounts L2 cache hardware prefetch RFOs (written to the L2 cache only) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800000000000002000ocr.l1wb_m.any_responseotherCounts modified writebacks from L1 cache that miss the L2 cache that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100000001000000ocr.l2wb_m.any_responseotherCounts modified writeBacks from L2 cache that miss the L3 cache that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200000001000000ocr.other.any_responseotherCounts miscellaneous requests, such as I/O accesses, that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1800000ocr.partial_streaming_wr.any_responseotherCounts streaming stores which modify only part of a 64 byte cacheline that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40000001000000ocr.prefetches.any_responseotherCounts all hardware and software prefetches that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1047000ocr.reads_to_core.any_responseotherCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1047700ocr.reads_to_core.dramotherCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400047700ocr.reads_to_core.local_dramotherCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400047700ocr.reads_to_core.outstandingotherCounts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800000000000047700ocr.uc_rd.any_responseotherCounts uncached memory reads that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000001000000ocr.uc_rd.dramotherCounts uncached memory reads that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10018400000000ocr.uc_rd.local_dramotherCounts uncached memory reads that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10018400000000ocr.uc_rd.outstandingotherCounts uncached memory reads that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800010000000000000ocr.uc_wr.any_responseotherCounts uncached memory writes that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20000001000000br_inst_retired.callpipelineCounts the number of near CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xf900br_inst_retired.ind_callpipelineCounts the number of near indirect CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xfb00br_inst_retired.jccpipelineCounts the number of retired JCC (Jump on Conditional Code) branch instructions retired, includes both taken and not taken branches (Precise event)event=0xc4,period=200003,umask=0x7e00br_inst_retired.non_return_indpipelineCounts the number of near indirect JMP and near indirect CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xeb00br_inst_retired.returnpipelineCounts the number of near RET branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xf700br_inst_retired.taken_jccpipelineCounts the number of taken JCC (Jump on Conditional Code) branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xfe00br_misp_retired.ind_callpipelineCounts the number of mispredicted near indirect CALL branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xfb00br_misp_retired.jccpipelineCounts the number of mispredicted JCC (Jump on Conditional Code) branch instructions retired (Precise event)event=0xc5,period=200003,umask=0x7e00br_misp_retired.non_return_indpipelineCounts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xeb00br_misp_retired.taken_jccpipelineCounts the number of mispredicted taken JCC (Jump on Conditional Code) branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xfe00btclear.anypipelineCounts the total number of BTCLEARSevent=0xe8,period=20000300Counts the total number of BTCLEARS which occurs when the Branch Target Buffer (BTB) predicts a taken branchcpu_clk_unhalted.refpipelineCounts the number of unhalted reference clock cycles at TSC frequencyevent=0x0,umask=0x03,period=200000300Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses fixed counter 2cycles_div_busy.anypipelineThis event is deprecatedevent=0xcd,period=200000310cycles_div_busy.idivpipelineCounts the number of cycles the integer divider is busyevent=0xcd,period=200003,umask=0x100Counts the number of cycles the integer divider is busy.  Does not imply a stall waiting for the dividerld_blocks.4k_aliaspipelineCounts the number of retired loads that are blocked because it initially appears to be store forward blocked, but subsequently is shown not to be blocked based on 4K alias check (Precise event)event=0x3,period=1000003,umask=0x400ld_blocks.allpipelineCounts the number of retired loads that are blocked for any of the following reasons:  DTLB miss, address alias, store forward or data unknown (includes memory disambiguation blocks and ESP consuming load blocks) (Precise event)event=0x3,period=1000003,umask=0x1000ld_blocks.store_forwardpipelineCounts the number of retired loads that are blocked because its address partially overlapped with an older store (Precise event)event=0x3,period=1000003,umask=0x200machine_clears.anypipelineCounts the total number of machine clears for any reason including, but not limited to, memory ordering, memory disambiguation, SMC, and FP assistevent=0xc3,period=2000300topdown_bad_speculation.allpipelineCounts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clearevent=0x73,period=1000003,umask=0x600Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ) even if an FE_bound event occurs during this period. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine cleartopdown_bad_speculation.machine_clearspipelineCounts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguationevent=0x73,period=1000003,umask=0x200topdown_bad_speculation.monukepipelineThis event is deprecated. Refer to new event TOPDOWN_BAD_SPECULATION.FASTNUKEevent=0x73,period=1000003,umask=0x210topdown_be_bound.store_bufferpipelineThis event is deprecatedevent=0x74,period=1000003,umask=0x410uops_issued.anypipelineCounts the number of uops issued by the front end every cycleevent=0xe,period=20000300Counts the number of uops issued by the front end every cycle. When 4-uops are requested and only 2-uops are delivered, the event counts 2.  Uops_issued correlates to the number of ROB entries.  If uop takes 2 ROB slots it counts as 2 uops_issueddtlb_load_misses.pde_cache_missvirtual memoryCounts the number of page walks due to loads that miss the PDE (Page Directory Entry) cacheevent=0x8,period=200003,umask=0x8000dtlb_load_misses.stlb_hitvirtual memoryCounts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Account for all page sizes. Will result in a DTLB write from STLBevent=0x8,period=200003,umask=0x2000dtlb_load_misses.walk_completed_1gvirtual memoryCounts the number of page walks completed due to load DTLB misses to a 1G pageevent=0x8,period=200003,umask=0x800Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1GB pages. Includes page walks that page faultdtlb_load_misses.walk_completed_2m_4mvirtual memoryCounts the number of page walks completed due to load DTLB misses to a 2M or 4M pageevent=0x8,period=200003,umask=0x400Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages. Includes page walks that page faultdtlb_load_misses.walk_completed_4kvirtual memoryCounts the number of page walks completed due to load DTLB misses to a 4K pageevent=0x8,period=200003,umask=0x200Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages. Includes page walks that page faultdtlb_load_misses.walk_pendingvirtual memoryCounts the number of page walks outstanding in the page miss handler (PMH) for demand loads every cycleevent=0x8,period=200003,umask=0x1000Counts the number of page walks outstanding in the page miss handler (PMH) for demand loads every cycle.  A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervalsdtlb_store_misses.pde_cache_missvirtual memoryCounts the number of page walks due to stores that miss the PDE (Page Directory Entry) cacheevent=0x49,period=2000003,umask=0x8000dtlb_store_misses.stlb_hitvirtual memoryCounts the number of first level TLB misses but second level hits due to stores that did not start a page walk. Account for all pages sizes. Will result in a DTLB write from STLBevent=0x49,period=2000003,umask=0x2000dtlb_store_misses.walk_completedvirtual memoryCounts the number of page walks completed due to store DTLB misses to any page sizeevent=0x49,period=200003,umask=0xe00Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size.  Includes page walks that page faultdtlb_store_misses.walk_completed_1gvirtual memoryCounts the number of page walks completed due to store DTLB misses to a 1G pageevent=0x49,period=200003,umask=0x800Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1G pages.  Includes page walks that page faultdtlb_store_misses.walk_completed_2m_4mvirtual memoryCounts the number of page walks completed due to store DTLB misses to a 2M or 4M pageevent=0x49,period=2000003,umask=0x400Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages.  Includes page walks that page faultdtlb_store_misses.walk_completed_4kvirtual memoryCounts the number of page walks completed due to store DTLB misses to a 4K pageevent=0x49,period=2000003,umask=0x200Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages.  Includes page walks that page faultdtlb_store_misses.walk_pendingvirtual memoryCounts the number of page walks outstanding in the page miss handler (PMH) for stores every cycleevent=0x49,period=200003,umask=0x1000Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle.  A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervalsept.epde_hitvirtual memoryCounts the number of Extended Page Directory Entry hitsevent=0x4f,period=2000003,umask=0x100Counts the number of Extended Page Directory Entry hits.  The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB cachesept.epde_missvirtual memoryCounts the number of Extended Page Directory Entry missesevent=0x4f,period=2000003,umask=0x200Counts the number Extended Page Directory Entry misses.  The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB cachesept.epdpe_hitvirtual memoryCounts the number of Extended Page Directory Pointer Entry hitsevent=0x4f,period=2000003,umask=0x400Counts the number Extended Page Directory Pointer Entry hits.  The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB cachesept.epdpe_missvirtual memoryCounts the number of Extended Page Directory Pointer Entry missesevent=0x4f,period=2000003,umask=0x800Counts the number Extended Page Directory Pointer Entry misses.  The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB cachesept.walk_pendingvirtual memoryCounts the number of page walks outstanding for an Extended Page table walk including GTLB hits per cycleevent=0x4f,period=200003,umask=0x1000Counts the number of page walks outstanding for an Extended Page table walk including GTLB hits per cycle.  The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB cachesitlb.fillsvirtual memoryCounts the number of times there was an ITLB miss and a new translation was filled into the ITLBevent=0x81,period=200003,umask=0x400Counts the number of times the machine was unable to find a translation in the Instruction Translation Lookaside Buffer (ITLB) and a new translation was filled into the ITLB. The event is speculative in nature, but will not count translations (page walks) that are begun and not finished, or translations that are finished but not filled into the ITLBitlb_misses.stlb_hitvirtual memoryCounts the number of first level TLB misses but second level hits due to an instruction fetch that did not start a page walk. Account for all pages sizes. Will result in an ITLB write from STLBevent=0x85,period=2000003,umask=0x2000itlb_misses.walk_completed_1gvirtual memoryCounts the number of page walks completed due to instruction fetch misses to a 1G pageevent=0x85,period=200003,umask=0x800Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1G pages.  Includes page walks that page faultitlb_misses.walk_completed_2m_4mvirtual memoryCounts the number of page walks completed due to instruction fetch misses to a 2M or 4M pageevent=0x85,period=2000003,umask=0x400Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages.  Includes page walks that page faultitlb_misses.walk_completed_4kvirtual memoryCounts the number of page walks completed due to instruction fetch misses to a 4K pageevent=0x85,period=2000003,umask=0x200Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages.  Includes page walks that page faultitlb_misses.walk_pendingvirtual memoryCounts the number of page walks outstanding in the page miss handler (PMH) for instruction fetches every cycleevent=0x85,period=200003,umask=0x1000Counts the number of page walks outstanding in the page miss handler (PMH) for instruction fetches every cycle.  A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk)ld_blocks.dtlb_missvirtual memoryCounts the number of retired loads that are blocked due to a first level TLB miss (Precise event)event=0x3,period=1000003,umask=0x800mem_uops_retired.dtlb_missvirtual memoryCounts the number of memory uops retired that missed in the second level TLB  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x1300mem_uops_retired.dtlb_miss_loadsvirtual memoryCounts the number of load uops retired that miss in the second Level TLB  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x1100mem_uops_retired.dtlb_miss_storesvirtual memoryCounts the number of store uops retired that miss in the second level TLB  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x1200l2_lines_out.non_silentcacheL2_LINES_OUT.NON_SILENTevent=0x26,period=200003,umask=0x200l2_lines_out.silentcacheNon-modified cache lines that are silently dropped by L2 cache when triggered by an L2 cache fillevent=0x26,period=200003,umask=0x100Counts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared or Exclusive state. A non-threaded eventl2_rqsts.all_demand_referencescacheDemand requests to L2 cacheevent=0x24,period=200003,umask=0xe700Counts demand requests to L2 cachemem_load_l3_miss_retired.remote_dramcacheMEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM  Supports address when precise (Precise event)event=0xd3,period=1000003,umask=0x200mem_load_l3_miss_retired.remote_fwdcacheRetired load instructions whose data sources was forwarded from a remote cache  Supports address when precise (Precise event)event=0xd3,period=100007,umask=0x800Retired load instructions whose data sources was forwarded from a remote cache  Supports address when precise (Precise event)mem_load_l3_miss_retired.remote_hitmcacheMEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM  Supports address when precise (Precise event)event=0xd3,period=1000003,umask=0x400ocr.demand_code_rd.l3_hitcacheCounts demand instruction fetches and L1 instruction cache prefetches that hit in the L3 or were snooped from another core's caches on the same socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F803C000400ocr.demand_code_rd.l3_hit.snoop_hitmcacheCounts demand instruction fetches and L1 instruction cache prefetches that resulted in a snoop hit a modified line in another core's caches which forwarded the dataevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C000400ocr.demand_code_rd.snc_cache.hitmcacheCounts demand instruction fetches and L1 instruction cache prefetches that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x100800000400ocr.demand_code_rd.snc_cache.hit_with_fwdcacheCounts demand instruction fetches and L1 instruction cache prefetches that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x80800000400ocr.demand_data_rd.l3_hitcacheCounts demand data reads that hit in the L3 or were snooped from another core's caches on the same socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F803C000100ocr.demand_data_rd.l3_hit.snoop_hitmcacheCounts demand data reads that resulted in a snoop hit a modified line in another core's caches which forwarded the dataevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C000100ocr.demand_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts demand data reads that resulted in a snoop that hit in another core, which did not forward the dataevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x4003C000100ocr.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheCounts demand data reads that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting coreevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x8003C000100ocr.demand_data_rd.remote_cache.snoop_hitmcacheCounts demand data reads that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the dataevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x103000000100ocr.demand_data_rd.remote_cache.snoop_hit_with_fwdcacheCounts demand data reads that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting coreevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x83000000100ocr.demand_data_rd.snc_cache.hitmcacheCounts demand data reads that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x100800000100ocr.demand_data_rd.snc_cache.hit_with_fwdcacheCounts demand data reads that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x80800000100ocr.demand_rfo.l3_hitcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F803C000200ocr.demand_rfo.l3_hit.snoop_hitmcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit a modified line in another core's caches which forwarded the dataevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C000200ocr.demand_rfo.snc_cache.hitmcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x100800000200ocr.demand_rfo.snc_cache.hit_with_fwdcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x80800000200ocr.hwpf_l3.l3_hitcacheCounts hardware prefetches to the L3 only that hit in the L3 or were snooped from another core's caches on the same socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x8008238000ocr.reads_to_core.l3_hitcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit in the L3 or were snooped from another core's caches on the same socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F003C447700ocr.reads_to_core.l3_hit.snoop_hitmcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit a modified line in another core's caches which forwarded the dataevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C447700ocr.reads_to_core.l3_hit.snoop_hit_no_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop that hit in another core, which did not forward the dataevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x4003C447700ocr.reads_to_core.l3_hit.snoop_hit_with_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting coreevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x8003C447700ocr.reads_to_core.remote_cache.snoop_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop was sent and data was returned (Modified or Not Modified)event=0x2a,period=100003,umask=0x1,offcore_rsp=0x183000447700ocr.reads_to_core.remote_cache.snoop_hitmcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the dataevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x103000447700ocr.reads_to_core.remote_cache.snoop_hit_with_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting coreevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x83000447700ocr.reads_to_core.snc_cache.hitmcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x100800447700ocr.reads_to_core.snc_cache.hit_with_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x80800447700ocr.rfo_to_core.l3_hit_mcacheCounts demand reads for ownership (RFO), hardware prefetch RFOs (which bring data to L2), and software prefetches for exclusive ownership (PREFETCHW) that hit to a (M)odified cacheline in the L3 or snoop filterevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1F8004002200ocr.streaming_wr.l3_hitcacheCounts streaming stores that hit in the L3 or were snooped from another core's caches on the same socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x8008080000offcore_requests_outstanding.all_data_rdcacheThis event is deprecated. Refer to new event OFFCORE_REQUESTS_OUTSTANDING.DATA_RDevent=0x20,period=1000003,umask=0x810offcore_requests_outstanding.cycles_with_data_rdcacheOFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RDevent=0x20,cmask=1,period=1000003,umask=0x800offcore_requests_outstanding.cycles_with_demand_rfocacheOFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFOevent=0x20,cmask=1,period=1000003,umask=0x400offcore_requests_outstanding.data_rdcacheOFFCORE_REQUESTS_OUTSTANDING.DATA_RDevent=0x20,period=1000003,umask=0x800fp_arith_dispatched.port_0floating pointFP_ARITH_DISPATCHED.PORT_0 [This event is alias to FP_ARITH_DISPATCHED.V0]event=0xb3,period=2000003,umask=0x100fp_arith_dispatched.port_1floating pointFP_ARITH_DISPATCHED.PORT_1 [This event is alias to FP_ARITH_DISPATCHED.V1]event=0xb3,period=2000003,umask=0x200fp_arith_dispatched.port_5floating pointFP_ARITH_DISPATCHED.PORT_5 [This event is alias to FP_ARITH_DISPATCHED.V2]event=0xb3,period=2000003,umask=0x400fp_arith_dispatched.v0floating pointFP_ARITH_DISPATCHED.V0 [This event is alias to FP_ARITH_DISPATCHED.PORT_0]event=0xb3,period=2000003,umask=0x100fp_arith_dispatched.v1floating pointFP_ARITH_DISPATCHED.V1 [This event is alias to FP_ARITH_DISPATCHED.PORT_1]event=0xb3,period=2000003,umask=0x200fp_arith_dispatched.v2floating pointFP_ARITH_DISPATCHED.V2 [This event is alias to FP_ARITH_DISPATCHED.PORT_5]event=0xb3,period=2000003,umask=0x400fp_arith_inst_retired.512b_packed_doublefloating pointCounts number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x4000Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.512b_packed_singlefloating pointCounts number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 16 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x8000Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 16 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.8_flopsfloating pointNumber of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision  FP instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, 1 for each element.  Applies to SSE* and AVX* packed single precision and double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per elementevent=0xc7,period=100003,umask=0x6000Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision  floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision and double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired2.128b_packed_halffloating pointFP_ARITH_INST_RETIRED2.128B_PACKED_HALFevent=0xcf,period=100003,umask=0x400fp_arith_inst_retired2.256b_packed_halffloating pointFP_ARITH_INST_RETIRED2.256B_PACKED_HALFevent=0xcf,period=100003,umask=0x800fp_arith_inst_retired2.512b_packed_halffloating pointFP_ARITH_INST_RETIRED2.512B_PACKED_HALFevent=0xcf,period=100003,umask=0x1000fp_arith_inst_retired2.complex_scalar_halffloating pointFP_ARITH_INST_RETIRED2.COMPLEX_SCALAR_HALFevent=0xcf,period=100003,umask=0x200fp_arith_inst_retired2.scalarfloating pointNumber of all Scalar Half-Precision FP arithmetic instructions(1) retired - regular and complexevent=0xcf,period=100003,umask=0x300FP_ARITH_INST_RETIRED2.SCALARfp_arith_inst_retired2.scalar_halffloating pointFP_ARITH_INST_RETIRED2.SCALAR_HALFevent=0xcf,period=100003,umask=0x100fp_arith_inst_retired2.vectorfloating pointNumber of all Vector (also called packed) Half-Precision FP arithmetic instructions(1) retiredevent=0xcf,period=100003,umask=0x1c00FP_ARITH_INST_RETIRED2.VECTORocr.demand_code_rd.l3_missmemoryCounts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 cachesevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000400ocr.demand_data_rd.l3_missmemoryCounts demand data reads that were not supplied by the local socket's L1, L2, or L3 cachesevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000100ocr.demand_rfo.l3_missmemoryCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 cachesevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3FC0000200ocr.hwpf_l3.l3_missmemoryCounts hardware prefetches to the L3 only that missed the local socket's L1, L2, and L3 cachesevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x9400238000ocr.hwpf_l3.l3_miss_localmemoryCounts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x8400238000ocr.reads_to_core.l3_missmemoryCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 cachesevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3FC0447700ocr.reads_to_core.l3_miss_localmemoryCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F04C0447700ocr.reads_to_core.l3_miss_local_socketmemoryCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that missed the L3 Cache and were supplied by the local socket (DRAM or PMM), whether or not in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts PMM or DRAM accesses that are controlled by the close or distant SNC Cluster.  It does not count misses to the L3 which go to Local CXL Type 2 Memory or Local Non DRAMevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x70CC0447700ocr.streaming_wr.l3_missmemoryCounts streaming stores that missed the local socket's L1, L2, and L3 cachesevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x9400080000ocr.streaming_wr.l3_miss_localmemoryCounts streaming stores that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x8400080000rtm_retired.abortedmemoryNumber of times an RTM execution abortedevent=0xc9,period=100003,umask=0x400Counts the number of times RTM abort was triggeredrtm_retired.aborted_eventsmemoryNumber of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt)event=0xc9,period=100003,umask=0x8000Counts the number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt)rtm_retired.aborted_memmemoryNumber of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts)event=0xc9,period=100003,umask=0x800Counts the number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts)rtm_retired.aborted_memtypememoryNumber of times an RTM execution aborted due to incompatible memory typeevent=0xc9,period=100003,umask=0x4000Counts the number of times an RTM execution aborted due to incompatible memory typertm_retired.aborted_unfriendlymemoryNumber of times an RTM execution aborted due to HLE-unfriendly instructionsevent=0xc9,period=100003,umask=0x2000Counts the number of times an RTM execution aborted due to HLE-unfriendly instructionsrtm_retired.commitmemoryNumber of times an RTM execution successfully committedevent=0xc9,period=100003,umask=0x200Counts the number of times RTM commit succeededrtm_retired.startmemoryNumber of times an RTM execution startedevent=0xc9,period=100003,umask=0x100Counts the number of times we entered an RTM region. Does not count nested transactionstx_mem.abort_capacity_readmemorySpeculatively counts the number of TSX aborts due to a data capacity limitation for transactional readsevent=0x54,period=100003,umask=0x8000Speculatively counts the number of Transactional Synchronization Extensions (TSX) aborts due to a data capacity limitation for transactional readstx_mem.abort_capacity_writememorySpeculatively counts the number of TSX aborts due to a data capacity limitation for transactional writesevent=0x54,period=100003,umask=0x200Speculatively counts the number of Transactional Synchronization Extensions (TSX) aborts due to a data capacity limitation for transactional writestx_mem.abort_conflictmemoryNumber of times a transactional abort was signaled due to a data conflict on a transactionally accessed addressevent=0x54,period=100003,umask=0x100Counts the number of times a TSX line had a cache conflictexe.amx_busyotherCounts the cycles where the AMX (Advance Matrix Extension) unit is busy performing an operationevent=0xb7,period=2000003,umask=0x200ocr.demand_code_rd.any_responseotherCounts demand instruction fetches and L1 instruction cache prefetches that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1000400ocr.demand_code_rd.dramotherCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAMevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x73C00000400ocr.demand_code_rd.local_dramotherCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10400000400ocr.demand_code_rd.snc_dramotherCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x70800000400ocr.demand_data_rd.dramotherCounts demand data reads that were supplied by DRAMevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x73C00000100ocr.demand_data_rd.local_dramotherCounts demand data reads that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10400000100ocr.demand_data_rd.remote_dramotherCounts demand data reads that were supplied by DRAM attached to another socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x73000000100ocr.demand_data_rd.snc_dramotherCounts demand data reads that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x70800000100ocr.demand_rfo.any_responseotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3FFC000200ocr.demand_rfo.dramotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAMevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x73C00000200ocr.demand_rfo.local_dramotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10400000200ocr.demand_rfo.snc_dramotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x70800000200ocr.hwpf_l1d.any_responseotherCounts data load hardware prefetch requests to the L1 data cache that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1040000ocr.hwpf_l2.any_responseotherCounts hardware prefetches (which bring data to L2) that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1007000ocr.hwpf_l3.any_responseotherCounts hardware prefetches to the L3 only that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1238000ocr.hwpf_l3.remoteotherCounts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x9000238000ocr.modified_write.any_responseotherCounts writebacks of modified cachelines and streaming stores that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x1080800ocr.reads_to_core.any_responseotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of responseevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3FFC447700ocr.reads_to_core.dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAMevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x73C00447700ocr.reads_to_core.local_dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x10400447700ocr.reads_to_core.local_socket_dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts DRAM accesses that are controlled by the close or distant SNC Clusterevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x70C00447700ocr.reads_to_core.remoteotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by a remote socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3300447700ocr.reads_to_core.remote_dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to another socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x73000447700ocr.reads_to_core.remote_memoryotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM or PMM attached to another socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x73300447700ocr.reads_to_core.snc_dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x70800447700ocr.write_estimate.memoryotherCounts Demand RFOs, ItoM's, PREFECTHW's, Hardware RFO Prefetches to the L1/L2 and Streaming stores that likely resulted in a store to Memory (DRAM or PMM)event=0x2a,period=100003,umask=0x1,offcore_rsp=0xFBFF8082200int_misc.mba_stallspipelineINT_MISC.MBA_STALLSevent=0xad,period=1000003,umask=0x2000uops_executed.corepipelineNumber of uops executed on the coreevent=0xb1,period=2000003,umask=0x200Counts the number of uops executed from any threadunc_cha_bypass_cha_imc.intermediateuncore cacheCHA to iMC Bypass : Intermediate bypass Takenevent=0x57,umask=0x201CHA to iMC Bypass : Intermediate bypass Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that succeeded in taking the intermediate bypassunc_cha_bypass_cha_imc.not_takenuncore cacheCHA to iMC Bypass : Not Takenevent=0x57,umask=0x401CHA to iMC Bypass : Not Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that could not take the bypass, and issues a read to memory. Note that transactions that did not take the bypass but did not issue read to memory will not be countedunc_cha_bypass_cha_imc.takenuncore cacheCHA to iMC Bypass : Takenevent=0x57,umask=0x101CHA to iMC Bypass : Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that succeeded in taking the full bypassunc_cha_clockticksuncore cacheCHA Clockticksevent=0x101Number of CHA clock cycles while the event is enabledunc_cha_core_snp.any_gtoneuncore cacheCore Cross Snoops Issued : Any Cycle with Multiple Snoopsevent=0x33,umask=0xf201Core Cross Snoops Issued : Any Cycle with Multiple Snoops : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.any_oneuncore cacheCore Cross Snoops Issued : Any Single Snoopevent=0x33,umask=0xf101Core Cross Snoops Issued : Any Single Snoop : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.core_gtoneuncore cacheCore Cross Snoops Issued : Multiple Core Requestsevent=0x33,umask=0x4201Core Cross Snoops Issued : Multiple Core Requests : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.core_oneuncore cacheCore Cross Snoops Issued : Single Core Requestsevent=0x33,umask=0x4101Core Cross Snoops Issued : Single Core Requests : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.evict_gtoneuncore cacheCore Cross Snoops Issued : Multiple Evictionevent=0x33,umask=0x8201Core Cross Snoops Issued : Multiple Eviction : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.evict_oneuncore cacheCore Cross Snoops Issued : Single Evictionevent=0x33,umask=0x8101Core Cross Snoops Issued : Single Eviction : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.ext_gtoneuncore cacheCore Cross Snoops Issued : Multiple External Snoopsevent=0x33,umask=0x2201Core Cross Snoops Issued : Multiple External Snoops : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.ext_oneuncore cacheCore Cross Snoops Issued : Single External Snoopsevent=0x33,umask=0x2101Core Cross Snoops Issued : Single External Snoops : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.remote_gtoneuncore cacheCore Cross Snoops Issued : Multiple Snoop Targets from Remoteevent=0x33,umask=0x1201Core Cross Snoops Issued : Multiple Snoop Targets from Remote : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_core_snp.remote_oneuncore cacheCore Cross Snoops Issued : Single Snoop Target from Remoteevent=0x33,umask=0x1101Core Cross Snoops Issued : Single Snoop Target from Remote : Counts the number of transactions that trigger a configurable number of cross snoops.  Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set.  For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them.  However, if only 1 CV bit is set the core my have modified the data.  If the transaction was an RFO, it would need to invalidate the lines.  This event can be filtered based on who triggered the initial snoop(s)unc_cha_direct_go.ha_suppress_drduncore cacheDirect GOevent=0x6e,umask=0x401unc_cha_direct_go.ha_suppress_no_d2cuncore cacheDirect GOevent=0x6e,umask=0x201unc_cha_direct_go.ha_tor_deallocuncore cacheDirect GOevent=0x6e,umask=0x101unc_cha_direct_go_opc.extcmpuncore cacheDirect GOevent=0x6d,umask=0x101unc_cha_direct_go_opc.fast_gouncore cacheDirect GOevent=0x6d,umask=0x1001unc_cha_direct_go_opc.fast_go_pulluncore cacheDirect GOevent=0x6d,umask=0x2001unc_cha_direct_go_opc.gouncore cacheDirect GOevent=0x6d,umask=0x401unc_cha_direct_go_opc.go_pulluncore cacheDirect GOevent=0x6d,umask=0x801unc_cha_direct_go_opc.idle_due_suppressuncore cacheDirect GOevent=0x6d,umask=0x8001unc_cha_direct_go_opc.nopuncore cacheDirect GOevent=0x6d,umask=0x4001unc_cha_direct_go_opc.pulluncore cacheDirect GOevent=0x6d,umask=0x201unc_cha_egress_ordering.iv_snoopgo_dnuncore cacheEgress Blocking due to Ordering requirements : Downevent=0xba,umask=0x401Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_cha_egress_ordering.iv_snoopgo_upuncore cacheEgress Blocking due to Ordering requirements : Upevent=0xba,umask=0x101Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_cha_hitme_hit.shared_ownrequncore cacheCounts Number of Hits in HitMe Cache : Shared hit and op is RdInvOwn, RdInv, Inv*event=0x5f,umask=0x401unc_cha_hitme_hit.wbmtoeuncore cacheCounts Number of Hits in HitMe Cache : op is WbMtoEevent=0x5f,umask=0x801unc_cha_hitme_hit.wbmtoi_or_suncore cacheCounts Number of Hits in HitMe Cache : op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoSevent=0x5f,umask=0x1001unc_cha_hitme_lookup.readuncore cacheCounts Number of times HitMe Cache is accessed : op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv*event=0x5e,umask=0x101unc_cha_hitme_lookup.writeuncore cacheCounts Number of times HitMe Cache is accessed : op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoSevent=0x5e,umask=0x201unc_cha_hitme_miss.notshared_rdinvownuncore cacheCounts Number of Misses in HitMe Cache : No SF/LLC HitS/F and op is RdInvOwnevent=0x60,umask=0x4001unc_cha_hitme_miss.read_or_invuncore cacheCounts Number of Misses in HitMe Cache : op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv*event=0x60,umask=0x8001unc_cha_hitme_miss.shared_rdinvownuncore cacheCounts Number of Misses in HitMe Cache : SF/LLC HitS/F and op is RdInvOwnevent=0x60,umask=0x2001unc_cha_hitme_update.deallocateuncore cacheCounts the number of Allocate/Update to HitMe Cache : Deallocate HitME$ on Reads without RspFwdI*event=0x61,umask=0x1001unc_cha_hitme_update.deallocate_rspfwdi_locuncore cacheCounts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a local requestevent=0x61,umask=0x101Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a local request : Received RspFwdI* for a local request, but converted HitME$ to SF entryunc_cha_hitme_update.rdinvownuncore cacheCounts the number of Allocate/Update to HitMe Cache : Update HitMe Cache on RdInvOwn even if not RspFwdI*event=0x61,umask=0x801unc_cha_hitme_update.rspfwdi_remuncore cacheCounts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a remote requestevent=0x61,umask=0x201Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a remote request : Updated HitME$ on RspFwdI* or local HitM/E received for a remote requestunc_cha_hitme_update.shareduncore cacheCounts the number of Allocate/Update to HitMe Cache : Update HitMe Cache to SHARedevent=0x61,umask=0x401unc_cha_imc_reads_count.priorityuncore cacheHA to iMC Reads Issued : ISOCHevent=0x59,umask=0x201HA to iMC Reads Issued : ISOCH : Count of the number of reads issued to any of the memory controller channels.  This can be filtered by the priority of the readsunc_cha_imc_writes_count.full_priorityuncore cacheCHA to iMC Full Line Writes Issued : ISOCH Full Lineevent=0x5b,umask=0x401CHA to iMC Full Line Writes Issued : ISOCH Full Line : Counts the total number of full line writes issued from the HA into the memory controllerunc_cha_imc_writes_count.partialuncore cacheCHA to iMC Full Line Writes Issued : Partial Non-ISOCHevent=0x5b,umask=0x201CHA to iMC Full Line Writes Issued : Partial Non-ISOCH : Counts the total number of full line writes issued from the HA into the memory controllerunc_cha_imc_writes_count.partial_priorityuncore cacheCHA to iMC Full Line Writes Issued : ISOCH Partialevent=0x5b,umask=0x801CHA to iMC Full Line Writes Issued : ISOCH Partial : Counts the total number of full line writes issued from the HA into the memory controllerunc_cha_llc_lookup.alluncore cacheCache and Snoop Filter Lookups; Any Requestevent=0x34,umask=0x1fffff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ.  This does not include lookups originating from the ISMQunc_cha_llc_lookup.all_remoteuncore cacheCache Lookups : All transactions from Remote Agentsevent=0x34,umask=0x17e0ff01Cache Lookups : All transactions from Remote Agents : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.any_funcore cacheCache Lookups : All Requestsevent=0x3401Cache Lookups : All Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Any local or remote transaction to the LLC, including prefetchunc_cha_llc_lookup.codeuncore cacheCache Lookups : CRd Requestsevent=0x34,umask=0x1bd0ff01Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.code_read_funcore cacheCache Lookups : CRd Requestsevent=0x3401Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.corepref_or_dmnd_local_funcore cacheCache Lookups : Local non-prefetch requestsevent=0x3401Cache Lookups : Local non-prefetch requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Any local transaction to the LLC, not including prefetchunc_cha_llc_lookup.data_rduncore cacheCache and Snoop Filter Lookups; Data Read Requestevent=0x34,umask=0x1bc1ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.data_read_alluncore cacheCache Lookups : Data Readsevent=0x34,umask=0x1fc1ff01Cache Lookups : Data Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.data_read_funcore cacheCache Lookups : Data Read Requestevent=0x3401Cache Lookups : Data Read Request : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Read transactionsunc_cha_llc_lookup.data_read_localuncore cacheCache Lookups : Demand Data Reads, Core and LLC prefetchesevent=0x34,umask=0x841ff01Cache Lookups : Demand Data Reads, Core and LLC prefetches : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.data_read_missuncore cacheCache Lookups : Data Read Missesevent=0x34,umask=0x1fc10101Cache Lookups : Data Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.euncore cacheCache Lookups : E Stateevent=0x34,umask=0x2001Cache Lookups : E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Hit Exclusive Stateunc_cha_llc_lookup.funcore cacheCache Lookups : F Stateevent=0x34,umask=0x8001Cache Lookups : F State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Hit Forward Stateunc_cha_llc_lookup.flush_invuncore cacheCache Lookups : Flush or Invalidate Requestsevent=0x34,umask=0x1a44ff01Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.flush_or_inv_funcore cacheCache Lookups : Flushevent=0x3401Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.iuncore cacheCache Lookups : I Stateevent=0x34,umask=0x101Cache Lookups : I State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Missunc_cha_llc_lookup.llcpref_local_funcore cacheCache Lookups : Local LLC prefetch requests (from LLC)event=0x3401Cache Lookups : Local LLC prefetch requests (from LLC) : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Any local LLC prefetch to the LLCunc_cha_llc_lookup.locally_homed_addressuncore cacheCache Lookups : Transactions homed locallyevent=0x34,umask=0xbdfff01Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Transaction whose address resides in the local MCunc_cha_llc_lookup.local_codeuncore cacheCache Lookups : CRd Requests that come from the local socket (usually the core)event=0x34,umask=0x19d0ff01Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.local_data_rduncore cacheCache and Snoop Filter Lookups; Data Read Request that come from the local socket (usually the core)event=0x34,umask=0x19c1ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.local_dmnd_codeuncore cacheCache Lookups : Demand CRd Requests that come from the local socket (usually the core)event=0x34,umask=0x1850ff01Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.local_dmnd_data_rduncore cacheCache and Snoop Filter Lookups; Demand Data Reads that come from the local socket (usually the core)event=0x34,umask=0x1841ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.local_dmnd_rfouncore cacheCache Lookups : Demand RFO Requests that come from the local socket (usually the core)event=0x34,umask=0x1848ff01Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.local_funcore cacheCache Lookups : Transactions homed locallyevent=0x3401Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Transaction whose address resides in the local MCunc_cha_llc_lookup.local_flush_invuncore cacheCache Lookups : Flush or Invalidate Requests that come from the local socket (usually the core)event=0x34,umask=0x1844ff01Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.local_llc_pfuncore cacheCache and Snoop Filter Lookups; Prefetch requests to the LLC that come from the local socket (usually the core)event=0x34,umask=0x189dff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.local_pfuncore cacheCache and Snoop Filter Lookups; Data Read Prefetches that come from the local socket (usually the core)event=0x34,umask=0x199dff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.local_pf_codeuncore cacheCache Lookups : CRd Prefetches that come from the local socket (usually the core)event=0x34,umask=0x1910ff01Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.local_pf_data_rduncore cacheCache and Snoop Filter Lookups; Data Read Prefetches that come from the local socket (usually the core)event=0x34,umask=0x1981ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.local_pf_rfouncore cacheCache Lookups : RFO Prefetches that come from the local socket (usually the core)event=0x34,umask=0x1908ff01Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.local_rfouncore cacheCache Lookups : RFO Requests that come from the local socket (usually the core)event=0x34,umask=0x19c8ff01Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.muncore cacheCache Lookups : M Stateevent=0x34,umask=0x4001Cache Lookups : M State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Hit Modified Stateunc_cha_llc_lookup.miss_alluncore cacheCache Lookups : All Missesevent=0x34,umask=0x1fe00101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.other_req_funcore cacheCache Lookups : Write Requestsevent=0x3401Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC  This includes all write transactions -- both Cacheable and UCunc_cha_llc_lookup.pref_or_dmnd_remote_funcore cacheCache Lookups : Remote non-snoop requestsevent=0x3401Cache Lookups : Remote non-snoop requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Remote non-snoop transactions to the LLCunc_cha_llc_lookup.remotely_homed_addressuncore cacheCache Lookups : Transactions homed remotelyevent=0x34,umask=0x15dfff01Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Transaction whose address resides in a remote MCunc_cha_llc_lookup.remote_codeuncore cacheCache Lookups : CRd Requests that come from a Remote socketevent=0x34,umask=0x1a10ff01Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.remote_data_rduncore cacheCache and Snoop Filter Lookups; Data Read Requests that come from a Remote socketevent=0x34,umask=0x1a01ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.remote_funcore cacheCache Lookups : Transactions homed remotelyevent=0x3401Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Transaction whose address resides in a remote MCunc_cha_llc_lookup.remote_flush_invuncore cacheCache Lookups : Flush or Invalidate requests that come from a Remote socketevent=0x34,umask=0x1a04ff01Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.remote_otheruncore cacheCache Lookups : Filters Requests for those that write info into the cache that come from a remote socketevent=0x34,umask=0x1a02ff01Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC  This includes all write transactions -- both Cacheable and UCunc_cha_llc_lookup.remote_rfouncore cacheCache Lookups : RFO Requests that come from a Remote socketevent=0x34,umask=0x1a08ff01Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.remote_snoop_funcore cacheCache Lookups : Remote snoop requestsevent=0x3401Cache Lookups : Remote snoop requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Remote snoop transactions to the LLCunc_cha_llc_lookup.remote_snpuncore cacheCache and Snoop Filter Lookups; Snoop Requests from a Remote Socketevent=0x34,umask=0x1c19ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ.  This does not include lookups originating from the ISMQunc_cha_llc_lookup.rfouncore cacheCache Lookups : RFO Requestsevent=0x34,umask=0x1bc8ff01Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.rfo_funcore cacheCache Lookups : RFO Request Filterevent=0x3401Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.rfo_localuncore cacheCache Lookups : Locally HOMed RFOs - Demand and Prefetchesevent=0x34,umask=0x9c8ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.suncore cacheCache Lookups : S Stateevent=0x34,umask=0x1001Cache Lookups : S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Hit Shared Stateunc_cha_llc_lookup.sf_euncore cacheCache Lookups : SnoopFilter - E Stateevent=0x34,umask=0x401Cache Lookups : SnoopFilter - E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : SF Hit Exclusive Stateunc_cha_llc_lookup.sf_huncore cacheCache Lookups : SnoopFilter - H Stateevent=0x34,umask=0x801Cache Lookups : SnoopFilter - H State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : SF Hit HitMe Stateunc_cha_llc_lookup.sf_suncore cacheCache Lookups : SnoopFilter - S Stateevent=0x34,umask=0x201Cache Lookups : SnoopFilter - S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : SF Hit Shared Stateunc_cha_llc_lookup.write_localuncore cacheCache Lookups : Writesevent=0x34,umask=0x842ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Requests that install or change a line in the LLC.    Examples:  Writebacks from Core L2's and UPI.  Prefetches into the LLCunc_cha_llc_lookup.write_remoteuncore cacheCache Lookups : Remote Writesevent=0x34,umask=0x17c2ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_victims.e_stateuncore cacheLines Victimized : Lines in E stateevent=0x37,umask=0x201Lines Victimized : Lines in E state : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.iauncore cacheLines Victimized : IA trafficevent=0x37,umask=0x2001Lines Victimized : IA traffic : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.iouncore cacheLines Victimized : IO trafficevent=0x37,umask=0x1001Lines Victimized : IO traffic : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.io_euncore cacheAll LLC lines in E state that are victimized on a fill from an IO deviceevent=0x37,umask=0x1201Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.io_fsuncore cacheAll LLC lines in F or S state that are victimized on a fill from an IO deviceevent=0x37,umask=0x1c01Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.io_muncore cacheAll LLC lines in M state that are victimized on a fill from an IO deviceevent=0x37,umask=0x1101Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.io_mesfuncore cacheAll LLC lines in any state that are victimized on a fill from an IO deviceevent=0x37,umask=0x1f01Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_alluncore cacheLines Victimized; Local - All Linesevent=0x37,umask=0x200f01Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_euncore cacheLines Victimizedevent=0x37,umask=0x200201Lines Victimized : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_muncore cacheLines Victimizedevent=0x37,umask=0x200101Lines Victimized : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_onlyuncore cacheLines Victimized : Local Onlyevent=0x3701Lines Victimized : Local Only : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_suncore cacheLines Victimizedevent=0x37,umask=0x200401Lines Victimized : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.m_stateuncore cacheLines Victimized : Lines in M stateevent=0x37,umask=0x101Lines Victimized : Lines in M state : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_alluncore cacheLines Victimized; Remote - All Linesevent=0x37,umask=0x800f01Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_euncore cacheLines Victimizedevent=0x37,umask=0x800201Lines Victimized : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_muncore cacheLines Victimizedevent=0x37,umask=0x800101Lines Victimized : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_onlyuncore cacheLines Victimized : Remote Onlyevent=0x3701Lines Victimized : Remote Only : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_suncore cacheLines Victimizedevent=0x37,umask=0x800401Lines Victimized : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.s_stateuncore cacheLines Victimized : Lines in S Stateevent=0x37,umask=0x401Lines Victimized : Lines in S State : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.total_euncore cacheAll LLC lines in E state that are victimized on a fillevent=0x37,umask=0x201Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.total_muncore cacheAll LLC lines in M state that are victimized on a fillevent=0x37,umask=0x101Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.total_suncore cacheAll LLC lines in S state that are victimized on a fillevent=0x37,umask=0x401Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_misc.cv0_pref_missuncore cacheCbo Misc : CV0 Prefetch Missevent=0x39,umask=0x2001Cbo Misc : CV0 Prefetch Miss : Miscellaneous events in the Cbounc_cha_misc.cv0_pref_vicuncore cacheCbo Misc : CV0 Prefetch Victimevent=0x39,umask=0x1001Cbo Misc : CV0 Prefetch Victim : Miscellaneous events in the Cbounc_cha_misc.rspi_was_fseuncore cacheCbo Misc : Silent Snoop Evictionevent=0x39,umask=0x101Cbo Misc : Silent Snoop Eviction : Miscellaneous events in the Cbo. : Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction.  This is useful because this information is lost in the PRE encodingsunc_cha_misc.wc_aliasinguncore cacheCbo Misc : Write Combining Aliasingevent=0x39,umask=0x201Cbo Misc : Write Combining Aliasing : Miscellaneous events in the Cbo. : Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write.  This occurs when there is WC aliasingunc_cha_osb.local_invitoeuncore cacheOSB Snoop Broadcast : Local InvItoEevent=0x55,umask=0x101OSB Snoop Broadcast : Local InvItoE : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_cha_osb.local_readuncore cacheOSB Snoop Broadcast : Local Rdevent=0x55,umask=0x201OSB Snoop Broadcast : Local Rd : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_cha_osb.off_pwrheuristicuncore cacheOSB Snoop Broadcast : Offevent=0x55,umask=0x2001OSB Snoop Broadcast : Off : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_cha_osb.remote_readuncore cacheOSB Snoop Broadcast : Remote Rdevent=0x55,umask=0x401OSB Snoop Broadcast : Remote Rd : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_cha_osb.remote_readinvitoeuncore cacheOSB Snoop Broadcast : Remote Rd InvItoEevent=0x55,umask=0x801OSB Snoop Broadcast : Remote Rd InvItoE : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_cha_osb.rfo_hits_snp_bcastuncore cacheOSB Snoop Broadcast : RFO HitS Snoop Broadcastevent=0x55,umask=0x1001OSB Snoop Broadcast : RFO HitS Snoop Broadcast : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSBunc_cha_pmm_memmode_nm_invitox.localuncore cacheUNC_CHA_PMM_MEMMODE_NM_INVITOX.LOCALevent=0x65,umask=0x101unc_cha_pmm_memmode_nm_invitox.remoteuncore cacheUNC_CHA_PMM_MEMMODE_NM_INVITOX.REMOTEevent=0x65,umask=0x201unc_cha_pmm_memmode_nm_invitox.setconflictuncore cacheUNC_CHA_PMM_MEMMODE_NM_INVITOX.SETCONFLICTevent=0x65,umask=0x401unc_cha_pmm_memmode_nm_setconflicts.llcuncore cacheMemory Mode related events; Counts the number of times CHA saw a Near Memory set conflict in SF/LLCevent=0x64,umask=0x201Near Memory evictions due to another read to the same Near Memory set in the LLCunc_cha_pmm_memmode_nm_setconflicts.sfuncore cacheMemory Mode related events; Counts the number of times CHA saw a Near memory set conflict in SF/LLCevent=0x64,umask=0x101Near Memory evictions due to another read to the same Near Memory set in the SFunc_cha_pmm_memmode_nm_setconflicts.toruncore cacheMemory Mode related events; Counts the number of times CHA saw a Near Memory set conflict in TORevent=0x64,umask=0x401No Reject in the CHA due to a pending read to the same Near Memory set in the TORunc_cha_pmm_memmode_nm_setconflicts2.iodcuncore cacheUNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.IODCevent=0x70,umask=0x101unc_cha_pmm_memmode_nm_setconflicts2.memwruncore cacheUNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWRevent=0x70,umask=0x201unc_cha_pmm_memmode_nm_setconflicts2.memwrniuncore cacheUNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWRNIevent=0x70,umask=0x401unc_cha_pmm_qos.ddr4_fast_insertuncore cacheUNC_CHA_PMM_QOS.DDR4_FAST_INSERTevent=0x66,umask=0x201unc_cha_pmm_qos.rej_irquncore cacheUNC_CHA_PMM_QOS.REJ_IRQevent=0x66,umask=0x801unc_cha_pmm_qos.slowtorq_skipuncore cacheUNC_CHA_PMM_QOS.SLOWTORQ_SKIPevent=0x66,umask=0x4001unc_cha_pmm_qos.slow_insertuncore cacheUNC_CHA_PMM_QOS.SLOW_INSERTevent=0x66,umask=0x101unc_cha_pmm_qos.throttleuncore cacheUNC_CHA_PMM_QOS.THROTTLEevent=0x66,umask=0x401unc_cha_pmm_qos.throttle_irquncore cacheUNC_CHA_PMM_QOS.THROTTLE_IRQevent=0x66,umask=0x2001unc_cha_pmm_qos.throttle_prquncore cacheUNC_CHA_PMM_QOS.THROTTLE_PRQevent=0x66,umask=0x1001unc_cha_pmm_qos_occupancy.ddr_fast_fifouncore cacheUNC_CHA_PMM_QOS_OCCUPANCY.DDR_FAST_FIFOevent=0x67,umask=0x201: count # of FAST TOR Request inserted to ha_tor_req_fifounc_cha_pmm_qos_occupancy.ddr_slow_fifouncore cacheNumber of SLOW TOR Request inserted to ha_pmm_tor_req_fifoevent=0x67,umask=0x101unc_cha_read_no_credits.mc0uncore cacheCHA iMC CHNx READ Credits Empty : MC0event=0x58,umask=0x101CHA iMC CHNx READ Credits Empty : MC0 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 0 onlyunc_cha_read_no_credits.mc1uncore cacheCHA iMC CHNx READ Credits Empty : MC1event=0x58,umask=0x201CHA iMC CHNx READ Credits Empty : MC1 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 1 onlyunc_cha_read_no_credits.mc2uncore cacheCHA iMC CHNx READ Credits Empty : MC2event=0x58,umask=0x401CHA iMC CHNx READ Credits Empty : MC2 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 2 onlyunc_cha_read_no_credits.mc3uncore cacheCHA iMC CHNx READ Credits Empty : MC3event=0x58,umask=0x801CHA iMC CHNx READ Credits Empty : MC3 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 3 onlyunc_cha_read_no_credits.mc4uncore cacheCHA iMC CHNx READ Credits Empty : MC4event=0x58,umask=0x1001CHA iMC CHNx READ Credits Empty : MC4 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 4 onlyunc_cha_read_no_credits.mc5uncore cacheCHA iMC CHNx READ Credits Empty : MC5event=0x58,umask=0x2001CHA iMC CHNx READ Credits Empty : MC5 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 5 onlyunc_cha_requests.invitoeuncore cacheRequests for exclusive ownership of a cache line without receiving dataevent=0x50,umask=0x3001Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHAunc_cha_requests.invitoe_remoteuncore cacheRemote requests for exclusive ownership of a cache line  without receiving dataevent=0x50,umask=0x2001Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHAunc_cha_requests.readsuncore cacheRead requests made into the CHAevent=0x50,umask=0x301Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a  write) unc_cha_requests.writesuncore cacheWrite requests made into the CHAevent=0x50,umask=0xc01Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etcunc_cha_rxc_inserts.ipquncore cacheIngress (from CMS) Allocations : IPQevent=0x13,umask=0x401Ingress (from CMS) Allocations : IPQ : Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.irquncore cacheIngress (from CMS) Allocations : IRQevent=0x13,umask=0x101Ingress (from CMS) Allocations : IRQ : Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.irq_rejuncore cacheIngress (from CMS) Allocations : IRQ Rejectedevent=0x13,umask=0x201Ingress (from CMS) Allocations : IRQ Rejected : Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.prquncore cacheIngress (from CMS) Allocations : PRQevent=0x13,umask=0x1001Ingress (from CMS) Allocations : PRQ : Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.prq_rejuncore cacheIngress (from CMS) Allocations : PRQevent=0x13,umask=0x2001Ingress (from CMS) Allocations : PRQ : Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.rrquncore cacheIngress (from CMS) Allocations : RRQevent=0x13,umask=0x4001Ingress (from CMS) Allocations : RRQ : Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_inserts.wbquncore cacheIngress (from CMS) Allocations : WBQevent=0x13,umask=0x8001Ingress (from CMS) Allocations : WBQ : Counts number of allocations per cycle into the specified Ingress queueunc_cha_rxc_ipq0_reject.ad_req_vn0uncore cacheIPQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0event=0x22,umask=0x101IPQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a requestunc_cha_rxc_ipq0_reject.ad_rsp_vn0uncore cacheIPQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0event=0x22,umask=0x201IPQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a responseunc_cha_rxc_ipq0_reject.ak_non_upiuncore cacheIPQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Requestevent=0x22,umask=0x4001IPQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring messageunc_cha_rxc_ipq0_reject.bl_ncb_vn0uncore cacheIPQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0event=0x22,umask=0x1001IPQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCBunc_cha_rxc_ipq0_reject.bl_ncs_vn0uncore cacheIPQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0event=0x22,umask=0x2001IPQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCSunc_cha_rxc_ipq0_reject.bl_rsp_vn0uncore cacheIPQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0event=0x22,umask=0x401IPQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a responseunc_cha_rxc_ipq0_reject.bl_wb_vn0uncore cacheIPQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0event=0x22,umask=0x801IPQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writebackunc_cha_rxc_ipq0_reject.iv_non_upiuncore cacheIPQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Requestevent=0x22,umask=0x8001IPQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring messageunc_cha_rxc_ipq1_reject.allow_snpuncore cacheIPQ Requests (from CMS) Rejected - Set 1 : Allow Snoopevent=0x23,umask=0x4001unc_cha_rxc_ipq1_reject.any0uncore cacheIPQ Requests (from CMS) Rejected - Set 1 : ANY0event=0x23,umask=0x101IPQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the IPQ0 Reject counter was trueunc_cha_rxc_ipq1_reject.hauncore cacheIPQ Requests (from CMS) Rejected - Set 1 : HAevent=0x23,umask=0x201unc_cha_rxc_ipq1_reject.llc_or_sf_wayuncore cacheIPQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Wayevent=0x23,umask=0x2001IPQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way : Way conflict with another request that caused the rejectunc_cha_rxc_ipq1_reject.llc_victimuncore cacheIPQ Requests (from CMS) Rejected - Set 1 : LLC Victimevent=0x23,umask=0x401unc_cha_rxc_ipq1_reject.pa_matchuncore cacheIPQ Requests (from CMS) Rejected - Set 1 : PhyAddr Matchevent=0x23,umask=0x8001IPQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match : Address match with an outstanding request that was rejectedunc_cha_rxc_ipq1_reject.sf_victimuncore cacheIPQ Requests (from CMS) Rejected - Set 1 : SF Victimevent=0x23,umask=0x801IPQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victimunc_cha_rxc_ipq1_reject.victimuncore cacheIPQ Requests (from CMS) Rejected - Set 1 : Victimevent=0x23,umask=0x1001unc_cha_rxc_irq0_reject.ad_req_vn0uncore cacheIRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0event=0x18,umask=0x101IRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a requestunc_cha_rxc_irq0_reject.ad_rsp_vn0uncore cacheIRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0event=0x18,umask=0x201IRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a responseunc_cha_rxc_irq0_reject.ak_non_upiuncore cacheIRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Requestevent=0x18,umask=0x4001IRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring messageunc_cha_rxc_irq0_reject.bl_ncb_vn0uncore cacheIRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0event=0x18,umask=0x1001IRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCBunc_cha_rxc_irq0_reject.bl_ncs_vn0uncore cacheIRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0event=0x18,umask=0x2001IRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCSunc_cha_rxc_irq0_reject.bl_rsp_vn0uncore cacheIRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0event=0x18,umask=0x401IRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a responseunc_cha_rxc_irq0_reject.bl_wb_vn0uncore cacheIRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0event=0x18,umask=0x801IRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writebackunc_cha_rxc_irq0_reject.iv_non_upiuncore cacheIRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Requestevent=0x18,umask=0x8001IRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring messageunc_cha_rxc_irq1_reject.allow_snpuncore cacheIRQ Requests (from CMS) Rejected - Set 1 : Allow Snoopevent=0x19,umask=0x4001unc_cha_rxc_irq1_reject.any0uncore cacheIRQ Requests (from CMS) Rejected - Set 1 : ANY0event=0x19,umask=0x101IRQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the IRQ0 Reject counter was trueunc_cha_rxc_irq1_reject.hauncore cacheIRQ Requests (from CMS) Rejected - Set 1 : HAevent=0x19,umask=0x201unc_cha_rxc_irq1_reject.llc_or_sf_wayuncore cacheIRQ Requests (from CMS) Rejected - Set 1 : LLC or SF Wayevent=0x19,umask=0x2001IRQ Requests (from CMS) Rejected - Set 1 : LLC or SF Way : Way conflict with another request that caused the rejectunc_cha_rxc_irq1_reject.llc_victimuncore cacheIRQ Requests (from CMS) Rejected - Set 1 : LLC Victimevent=0x19,umask=0x401unc_cha_rxc_irq1_reject.sf_victimuncore cacheIRQ Requests (from CMS) Rejected - Set 1 : SF Victimevent=0x19,umask=0x801IRQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victimunc_cha_rxc_irq1_reject.victimuncore cacheIRQ Requests (from CMS) Rejected - Set 1 : Victimevent=0x19,umask=0x1001unc_cha_rxc_ismq0_reject.ad_req_vn0uncore cacheISMQ Rejects - Set 0 : AD REQ on VN0event=0x24,umask=0x101ISMQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a requestunc_cha_rxc_ismq0_reject.ad_rsp_vn0uncore cacheISMQ Rejects - Set 0 : AD RSP on VN0event=0x24,umask=0x201ISMQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a responseunc_cha_rxc_ismq0_reject.ak_non_upiuncore cacheISMQ Rejects - Set 0 : Non UPI AK Requestevent=0x24,umask=0x4001ISMQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject AK ring messageunc_cha_rxc_ismq0_reject.bl_ncb_vn0uncore cacheISMQ Rejects - Set 0 : BL NCB on VN0event=0x24,umask=0x1001ISMQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCBunc_cha_rxc_ismq0_reject.bl_ncs_vn0uncore cacheISMQ Rejects - Set 0 : BL NCS on VN0event=0x24,umask=0x2001ISMQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCSunc_cha_rxc_ismq0_reject.bl_rsp_vn0uncore cacheISMQ Rejects - Set 0 : BL RSP on VN0event=0x24,umask=0x401ISMQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a responseunc_cha_rxc_ismq0_reject.bl_wb_vn0uncore cacheISMQ Rejects - Set 0 : BL WB on VN0event=0x24,umask=0x801ISMQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a writebackunc_cha_rxc_ismq0_reject.iv_non_upiuncore cacheISMQ Rejects - Set 0 : Non UPI IV Requestevent=0x24,umask=0x8001ISMQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject IV ring messageunc_cha_rxc_ismq0_retry.ad_req_vn0uncore cacheISMQ Retries - Set 0 : AD REQ on VN0event=0x2c,umask=0x101ISMQ Retries - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a requestunc_cha_rxc_ismq0_retry.ad_rsp_vn0uncore cacheISMQ Retries - Set 0 : AD RSP on VN0event=0x2c,umask=0x201ISMQ Retries - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a responseunc_cha_rxc_ismq0_retry.ak_non_upiuncore cacheISMQ Retries - Set 0 : Non UPI AK Requestevent=0x2c,umask=0x4001ISMQ Retries - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject AK ring messageunc_cha_rxc_ismq0_retry.bl_ncb_vn0uncore cacheISMQ Retries - Set 0 : BL NCB on VN0event=0x2c,umask=0x1001ISMQ Retries - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCBunc_cha_rxc_ismq0_retry.bl_ncs_vn0uncore cacheISMQ Retries - Set 0 : BL NCS on VN0event=0x2c,umask=0x2001ISMQ Retries - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCSunc_cha_rxc_ismq0_retry.bl_rsp_vn0uncore cacheISMQ Retries - Set 0 : BL RSP on VN0event=0x2c,umask=0x401ISMQ Retries - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a responseunc_cha_rxc_ismq0_retry.bl_wb_vn0uncore cacheISMQ Retries - Set 0 : BL WB on VN0event=0x2c,umask=0x801ISMQ Retries - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a writebackunc_cha_rxc_ismq0_retry.iv_non_upiuncore cacheISMQ Retries - Set 0 : Non UPI IV Requestevent=0x2c,umask=0x8001ISMQ Retries - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject IV ring messageunc_cha_rxc_ismq1_reject.any0uncore cacheISMQ Rejects - Set 1 : ANY0event=0x25,umask=0x101ISMQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : Any condition listed in the ISMQ0 Reject counter was trueunc_cha_rxc_ismq1_reject.hauncore cacheISMQ Rejects - Set 1 : HAevent=0x25,umask=0x201ISMQ Rejects - Set 1 : HA : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_ismq1_retry.any0uncore cacheISMQ Retries - Set 1 : ANY0event=0x2d,umask=0x101ISMQ Retries - Set 1 : ANY0 : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores. : Any condition listed in the ISMQ0 Reject counter was trueunc_cha_rxc_ismq1_retry.hauncore cacheISMQ Retries - Set 1 : HAevent=0x2d,umask=0x201ISMQ Retries - Set 1 : HA : Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_cha_rxc_occupancy.ipquncore cacheIngress (from CMS) Occupancy : IPQevent=0x11,umask=0x401Ingress (from CMS) Occupancy : IPQ : Counts number of entries in the specified Ingress queue in each cycleunc_cha_rxc_occupancy.rrquncore cacheIngress (from CMS) Occupancy : RRQevent=0x11,umask=0x4001Ingress (from CMS) Occupancy : RRQ : Counts number of entries in the specified Ingress queue in each cycleunc_cha_rxc_occupancy.wbquncore cacheIngress (from CMS) Occupancy : WBQevent=0x11,umask=0x8001Ingress (from CMS) Occupancy : WBQ : Counts number of entries in the specified Ingress queue in each cycleunc_cha_rxc_other0_retry.ad_req_vn0uncore cacheOther Retries - Set 0 : AD REQ on VN0event=0x2e,umask=0x101Other Retries - Set 0 : AD REQ on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No AD VN0 credit for generating a requestunc_cha_rxc_other0_retry.ad_rsp_vn0uncore cacheOther Retries - Set 0 : AD RSP on VN0event=0x2e,umask=0x201Other Retries - Set 0 : AD RSP on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No AD VN0 credit for generating a responseunc_cha_rxc_other0_retry.ak_non_upiuncore cacheOther Retries - Set 0 : Non UPI AK Requestevent=0x2e,umask=0x4001Other Retries - Set 0 : Non UPI AK Request : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Can't inject AK ring messageunc_cha_rxc_other0_retry.bl_ncb_vn0uncore cacheOther Retries - Set 0 : BL NCB on VN0event=0x2e,umask=0x1001Other Retries - Set 0 : BL NCB on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for NCBunc_cha_rxc_other0_retry.bl_ncs_vn0uncore cacheOther Retries - Set 0 : BL NCS on VN0event=0x2e,umask=0x2001Other Retries - Set 0 : BL NCS on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for NCSunc_cha_rxc_other0_retry.bl_rsp_vn0uncore cacheOther Retries - Set 0 : BL RSP on VN0event=0x2e,umask=0x401Other Retries - Set 0 : BL RSP on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for generating a responseunc_cha_rxc_other0_retry.bl_wb_vn0uncore cacheOther Retries - Set 0 : BL WB on VN0event=0x2e,umask=0x801Other Retries - Set 0 : BL WB on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for generating a writebackunc_cha_rxc_other0_retry.iv_non_upiuncore cacheOther Retries - Set 0 : Non UPI IV Requestevent=0x2e,umask=0x8001Other Retries - Set 0 : Non UPI IV Request : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Can't inject IV ring messageunc_cha_rxc_other1_retry.allow_snpuncore cacheOther Retries - Set 1 : Allow Snoopevent=0x2f,umask=0x4001Other Retries - Set 1 : Allow Snoop : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.any0uncore cacheOther Retries - Set 1 : ANY0event=0x2f,umask=0x101Other Retries - Set 1 : ANY0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Any condition listed in the Other0 Reject counter was trueunc_cha_rxc_other1_retry.hauncore cacheOther Retries - Set 1 : HAevent=0x2f,umask=0x201Other Retries - Set 1 : HA : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.llc_or_sf_wayuncore cacheOther Retries - Set 1 : LLC OR SF Wayevent=0x2f,umask=0x2001Other Retries - Set 1 : LLC OR SF Way : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Way conflict with another request that caused the rejectunc_cha_rxc_other1_retry.llc_victimuncore cacheOther Retries - Set 1 : LLC Victimevent=0x2f,umask=0x401Other Retries - Set 1 : LLC Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_other1_retry.pa_matchuncore cacheOther Retries - Set 1 : PhyAddr Matchevent=0x2f,umask=0x8001Other Retries - Set 1 : PhyAddr Match : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Address match with an outstanding request that was rejectedunc_cha_rxc_other1_retry.sf_victimuncore cacheOther Retries - Set 1 : SF Victimevent=0x2f,umask=0x801Other Retries - Set 1 : SF Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Requests did not generate Snoop filter victimunc_cha_rxc_other1_retry.victimuncore cacheOther Retries - Set 1 : Victimevent=0x2f,umask=0x1001Other Retries - Set 1 : Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject)unc_cha_rxc_prq0_reject.ad_req_vn0uncore cachePRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0event=0x20,umask=0x101PRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a requestunc_cha_rxc_prq0_reject.ad_rsp_vn0uncore cachePRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0event=0x20,umask=0x201PRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a responseunc_cha_rxc_prq0_reject.ak_non_upiuncore cachePRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Requestevent=0x20,umask=0x4001PRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring messageunc_cha_rxc_prq0_reject.bl_ncb_vn0uncore cachePRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0event=0x20,umask=0x1001PRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCBunc_cha_rxc_prq0_reject.bl_ncs_vn0uncore cachePRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0event=0x20,umask=0x2001PRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCSunc_cha_rxc_prq0_reject.bl_rsp_vn0uncore cachePRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0event=0x20,umask=0x401PRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a responseunc_cha_rxc_prq0_reject.bl_wb_vn0uncore cachePRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0event=0x20,umask=0x801PRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writebackunc_cha_rxc_prq0_reject.iv_non_upiuncore cachePRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Requestevent=0x20,umask=0x8001PRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring messageunc_cha_rxc_prq1_reject.allow_snpuncore cachePRQ Requests (from CMS) Rejected - Set 1 : Allow Snoopevent=0x21,umask=0x4001unc_cha_rxc_prq1_reject.any0uncore cachePRQ Requests (from CMS) Rejected - Set 1 : ANY0event=0x21,umask=0x101PRQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the PRQ0 Reject counter was trueunc_cha_rxc_prq1_reject.hauncore cachePRQ Requests (from CMS) Rejected - Set 1 : HAevent=0x21,umask=0x201unc_cha_rxc_prq1_reject.llc_or_sf_wayuncore cachePRQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Wayevent=0x21,umask=0x2001PRQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way : Way conflict with another request that caused the rejectunc_cha_rxc_prq1_reject.llc_victimuncore cachePRQ Requests (from CMS) Rejected - Set 1 : LLC Victimevent=0x21,umask=0x401unc_cha_rxc_prq1_reject.pa_matchuncore cachePRQ Requests (from CMS) Rejected - Set 1 : PhyAddr Matchevent=0x21,umask=0x8001PRQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match : Address match with an outstanding request that was rejectedunc_cha_rxc_prq1_reject.sf_victimuncore cachePRQ Requests (from CMS) Rejected - Set 1 : SF Victimevent=0x21,umask=0x801PRQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victimunc_cha_rxc_prq1_reject.victimuncore cachePRQ Requests (from CMS) Rejected - Set 1 : Victimevent=0x21,umask=0x1001unc_cha_rxc_req_q0_retry.ad_req_vn0uncore cacheRequest Queue Retries - Set 0 : AD REQ on VN0event=0x2a,umask=0x101Request Queue Retries - Set 0 : AD REQ on VN0 : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No AD VN0 credit for generating a requestunc_cha_rxc_req_q0_retry.ad_rsp_vn0uncore cacheRequest Queue Retries - Set 0 : AD RSP on VN0event=0x2a,umask=0x201Request Queue Retries - Set 0 : AD RSP on VN0 : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No AD VN0 credit for generating a responseunc_cha_rxc_req_q0_retry.ak_non_upiuncore cacheRequest Queue Retries - Set 0 : Non UPI AK Requestevent=0x2a,umask=0x4001Request Queue Retries - Set 0 : Non UPI AK Request : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Can't inject AK ring messageunc_cha_rxc_req_q0_retry.bl_ncb_vn0uncore cacheRequest Queue Retries - Set 0 : BL NCB on VN0event=0x2a,umask=0x1001Request Queue Retries - Set 0 : BL NCB on VN0 : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for NCBunc_cha_rxc_req_q0_retry.bl_ncs_vn0uncore cacheRequest Queue Retries - Set 0 : BL NCS on VN0event=0x2a,umask=0x2001Request Queue Retries - Set 0 : BL NCS on VN0 : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for NCSunc_cha_rxc_req_q0_retry.bl_rsp_vn0uncore cacheRequest Queue Retries - Set 0 : BL RSP on VN0event=0x2a,umask=0x401Request Queue Retries - Set 0 : BL RSP on VN0 : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for generating a responseunc_cha_rxc_req_q0_retry.bl_wb_vn0uncore cacheRequest Queue Retries - Set 0 : BL WB on VN0event=0x2a,umask=0x801Request Queue Retries - Set 0 : BL WB on VN0 : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for generating a writebackunc_cha_rxc_req_q0_retry.iv_non_upiuncore cacheRequest Queue Retries - Set 0 : Non UPI IV Requestevent=0x2a,umask=0x8001Request Queue Retries - Set 0 : Non UPI IV Request : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Can't inject IV ring messageunc_cha_rxc_req_q1_retry.allow_snpuncore cacheRequest Queue Retries - Set 1 : Allow Snoopevent=0x2b,umask=0x4001Request Queue Retries - Set 1 : Allow Snoop : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.any0uncore cacheRequest Queue Retries - Set 1 : ANY0event=0x2b,umask=0x101Request Queue Retries - Set 1 : ANY0 : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Any condition listed in the WBQ0 Reject counter was trueunc_cha_rxc_req_q1_retry.hauncore cacheRequest Queue Retries - Set 1 : HAevent=0x2b,umask=0x201Request Queue Retries - Set 1 : HA : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.llc_or_sf_wayuncore cacheRequest Queue Retries - Set 1 : LLC OR SF Wayevent=0x2b,umask=0x2001Request Queue Retries - Set 1 : LLC OR SF Way : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Way conflict with another request that caused the rejectunc_cha_rxc_req_q1_retry.llc_victimuncore cacheRequest Queue Retries - Set 1 : LLC Victimevent=0x2b,umask=0x401Request Queue Retries - Set 1 : LLC Victim : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_req_q1_retry.pa_matchuncore cacheRequest Queue Retries - Set 1 : PhyAddr Matchevent=0x2b,umask=0x8001Request Queue Retries - Set 1 : PhyAddr Match : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Address match with an outstanding request that was rejectedunc_cha_rxc_req_q1_retry.sf_victimuncore cacheRequest Queue Retries - Set 1 : SF Victimevent=0x2b,umask=0x801Request Queue Retries - Set 1 : SF Victim : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Requests did not generate Snoop filter victimunc_cha_rxc_req_q1_retry.victimuncore cacheRequest Queue Retries - Set 1 : Victimevent=0x2b,umask=0x1001Request Queue Retries - Set 1 : Victim : REQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)unc_cha_rxc_rrq0_reject.ad_req_vn0uncore cacheRRQ Rejects - Set 0 : AD REQ on VN0event=0x26,umask=0x101RRQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No AD VN0 credit for generating a requestunc_cha_rxc_rrq0_reject.ad_rsp_vn0uncore cacheRRQ Rejects - Set 0 : AD RSP on VN0event=0x26,umask=0x201RRQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No AD VN0 credit for generating a responseunc_cha_rxc_rrq0_reject.ak_non_upiuncore cacheRRQ Rejects - Set 0 : Non UPI AK Requestevent=0x26,umask=0x4001RRQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Can't inject AK ring messageunc_cha_rxc_rrq0_reject.bl_ncb_vn0uncore cacheRRQ Rejects - Set 0 : BL NCB on VN0event=0x26,umask=0x1001RRQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for NCBunc_cha_rxc_rrq0_reject.bl_ncs_vn0uncore cacheRRQ Rejects - Set 0 : BL NCS on VN0event=0x26,umask=0x2001RRQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for NCSunc_cha_rxc_rrq0_reject.bl_rsp_vn0uncore cacheRRQ Rejects - Set 0 : BL RSP on VN0event=0x26,umask=0x401RRQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for generating a responseunc_cha_rxc_rrq0_reject.bl_wb_vn0uncore cacheRRQ Rejects - Set 0 : BL WB on VN0event=0x26,umask=0x801RRQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for generating a writebackunc_cha_rxc_rrq0_reject.iv_non_upiuncore cacheRRQ Rejects - Set 0 : Non UPI IV Requestevent=0x26,umask=0x8001RRQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Can't inject IV ring messageunc_cha_rxc_rrq1_reject.allow_snpuncore cacheRRQ Rejects - Set 1 : Allow Snoopevent=0x27,umask=0x4001RRQ Rejects - Set 1 : Allow Snoop : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.any0uncore cacheRRQ Rejects - Set 1 : ANY0event=0x27,umask=0x101RRQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Any condition listed in the RRQ0 Reject counter was trueunc_cha_rxc_rrq1_reject.hauncore cacheRRQ Rejects - Set 1 : HAevent=0x27,umask=0x201RRQ Rejects - Set 1 : HA : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.llc_or_sf_wayuncore cacheRRQ Rejects - Set 1 : LLC OR SF Wayevent=0x27,umask=0x2001RRQ Rejects - Set 1 : LLC OR SF Way : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Way conflict with another request that caused the rejectunc_cha_rxc_rrq1_reject.llc_victimuncore cacheRRQ Rejects - Set 1 : LLC Victimevent=0x27,umask=0x401RRQ Rejects - Set 1 : LLC Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_rrq1_reject.pa_matchuncore cacheRRQ Rejects - Set 1 : PhyAddr Matchevent=0x27,umask=0x8001RRQ Rejects - Set 1 : PhyAddr Match : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Address match with an outstanding request that was rejectedunc_cha_rxc_rrq1_reject.sf_victimuncore cacheRRQ Rejects - Set 1 : SF Victimevent=0x27,umask=0x801RRQ Rejects - Set 1 : SF Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Requests did not generate Snoop filter victimunc_cha_rxc_rrq1_reject.victimuncore cacheRRQ Rejects - Set 1 : Victimevent=0x27,umask=0x1001RRQ Rejects - Set 1 : Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retryunc_cha_rxc_wbq0_reject.ad_req_vn0uncore cacheWBQ Rejects - Set 0 : AD REQ on VN0event=0x28,umask=0x101WBQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No AD VN0 credit for generating a requestunc_cha_rxc_wbq0_reject.ad_rsp_vn0uncore cacheWBQ Rejects - Set 0 : AD RSP on VN0event=0x28,umask=0x201WBQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No AD VN0 credit for generating a responseunc_cha_rxc_wbq0_reject.ak_non_upiuncore cacheWBQ Rejects - Set 0 : Non UPI AK Requestevent=0x28,umask=0x4001WBQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Can't inject AK ring messageunc_cha_rxc_wbq0_reject.bl_ncb_vn0uncore cacheWBQ Rejects - Set 0 : BL NCB on VN0event=0x28,umask=0x1001WBQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for NCBunc_cha_rxc_wbq0_reject.bl_ncs_vn0uncore cacheWBQ Rejects - Set 0 : BL NCS on VN0event=0x28,umask=0x2001WBQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for NCSunc_cha_rxc_wbq0_reject.bl_rsp_vn0uncore cacheWBQ Rejects - Set 0 : BL RSP on VN0event=0x28,umask=0x401WBQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for generating a responseunc_cha_rxc_wbq0_reject.bl_wb_vn0uncore cacheWBQ Rejects - Set 0 : BL WB on VN0event=0x28,umask=0x801WBQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for generating a writebackunc_cha_rxc_wbq0_reject.iv_non_upiuncore cacheWBQ Rejects - Set 0 : Non UPI IV Requestevent=0x28,umask=0x8001WBQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Can't inject IV ring messageunc_cha_rxc_wbq1_reject.allow_snpuncore cacheWBQ Rejects - Set 1 : Allow Snoopevent=0x29,umask=0x4001WBQ Rejects - Set 1 : Allow Snoop : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.any0uncore cacheWBQ Rejects - Set 1 : ANY0event=0x29,umask=0x101WBQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Any condition listed in the WBQ0 Reject counter was trueunc_cha_rxc_wbq1_reject.hauncore cacheWBQ Rejects - Set 1 : HAevent=0x29,umask=0x201WBQ Rejects - Set 1 : HA : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.llc_or_sf_wayuncore cacheWBQ Rejects - Set 1 : LLC OR SF Wayevent=0x29,umask=0x2001WBQ Rejects - Set 1 : LLC OR SF Way : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Way conflict with another request that caused the rejectunc_cha_rxc_wbq1_reject.llc_victimuncore cacheWBQ Rejects - Set 1 : LLC Victimevent=0x29,umask=0x401WBQ Rejects - Set 1 : LLC Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_rxc_wbq1_reject.pa_matchuncore cacheWBQ Rejects - Set 1 : PhyAddr Matchevent=0x29,umask=0x8001WBQ Rejects - Set 1 : PhyAddr Match : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Address match with an outstanding request that was rejectedunc_cha_rxc_wbq1_reject.sf_victimuncore cacheWBQ Rejects - Set 1 : SF Victimevent=0x29,umask=0x801WBQ Rejects - Set 1 : SF Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Requests did not generate Snoop filter victimunc_cha_rxc_wbq1_reject.victimuncore cacheWBQ Rejects - Set 1 : Victimevent=0x29,umask=0x1001WBQ Rejects - Set 1 : Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retryunc_cha_snoops_sent.alluncore cacheSnoops Sent : Allevent=0x51,umask=0x101Snoops Sent : All : Counts the number of snoops issued by the HAunc_cha_snoops_sent.bcst_localuncore cacheSnoops Sent : Broadcast snoop for Local Requestsevent=0x51,umask=0x1001Snoops Sent : Broadcast snoop for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA. This filter includes only requests coming from local socketsunc_cha_snoops_sent.bcst_remoteuncore cacheSnoops Sent : Broadcast snoops for Remote Requestsevent=0x51,umask=0x2001Snoops Sent : Broadcast snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA.This filter includes only requests coming from remote socketsunc_cha_snoops_sent.direct_localuncore cacheSnoops Sent : Directed snoops for Local Requestsevent=0x51,umask=0x4001Snoops Sent : Directed snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA. This filter includes only requests coming from local socketsunc_cha_snoops_sent.direct_remoteuncore cacheSnoops Sent : Directed snoops for Remote Requestsevent=0x51,umask=0x8001Snoops Sent : Directed snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA. This filter includes only requests coming from remote socketsunc_cha_snoops_sent.localuncore cacheSnoops Sent : Broadcast or directed Snoops sent for Local Requestsevent=0x51,umask=0x401Snoops Sent : Broadcast or directed Snoops sent for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the local socketunc_cha_snoops_sent.remoteuncore cacheSnoops Sent : Broadcast or directed Snoops sent for Remote Requestsevent=0x51,umask=0x801Snoops Sent : Broadcast or directed Snoops sent for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the remote socketunc_cha_snoop_resp.rspcnflctuncore cacheSnoop Responses Received : RSPCNFLCT*event=0x5c,umask=0x4001Snoop Responses Received : RSPCNFLCT* : Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for snoops responses of RspConflict.  This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent.  This triggers conflict resolution hardware.  This covers both RspCnflct and RspCnflctWbIunc_cha_snoop_resp.rspfwduncore cacheSnoop Responses Received : RspFwdevent=0x5c,umask=0x8001Snoop Responses Received : RspFwd : Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of RspFwd to a CA request.  This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line stateunc_cha_snoop_resp.rspfwdwbuncore cacheSnoop Responses Received : Rsp*Fwd*WBevent=0x5c,umask=0x2001Snoop Responses Received : Rsp*Fwd*WB : Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of Rsp*Fwd*WB.  This snoop response is only used in 4s systems.  It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memoryunc_cha_snoop_resp.rspsuncore cacheRspS Snoop Responses Receivedevent=0x5c,umask=0x201Counts when a transaction with the opcode type RspS Snoop Response was received which indicates when a remote cache has data but is not forwarding it.  It is a way to let the requesting socket know that it cannot allocate the data in E state.  No data is sent with S RspSunc_cha_snoop_resp.rspwbuncore cacheSnoop Responses Received : Rsp*WBevent=0x5c,umask=0x1001Snoop Responses Received : Rsp*WB : Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of RspIWB or RspSWB.  This is returned when a non-RFO request hits in M state.  Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured.  InvItoE transactions will also return RspIWB because they must acquire ownershipunc_cha_snoop_resp_local.rspcnflctuncore cacheSnoop Responses Received Local : RspCnflctevent=0x5d,umask=0x4001Snoop Responses Received Local : RspCnflct : Number of snoop responses received for a Local  request : Filters for snoops responses of RspConflict to local CA requests.  This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent.  This triggers conflict resolution hardware.  This covers both RspCnflct and RspCnflctWbIunc_cha_snoop_resp_local.rspfwduncore cacheSnoop Responses Received Local : RspFwdevent=0x5d,umask=0x8001Snoop Responses Received Local : RspFwd : Number of snoop responses received for a Local  request : Filters for a snoop response of RspFwd to local CA requests.  This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line stateunc_cha_snoop_resp_local.rspfwdwbuncore cacheSnoop Responses Received Local : Rsp*FWD*WBevent=0x5d,umask=0x2001Snoop Responses Received Local : Rsp*FWD*WB : Number of snoop responses received for a Local  request : Filters for a snoop response of Rsp*Fwd*WB to local CA requests.  This snoop response is only used in 4s systems.  It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memoryunc_cha_snoop_resp_local.rspiuncore cacheSnoop Responses Received Local : RspIevent=0x5d,umask=0x101Snoop Responses Received Local : RspI : Number of snoop responses received for a Local  request : Filters for snoops responses of RspI to local CA requests.  RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data)unc_cha_snoop_resp_local.rspifwduncore cacheSnoop Responses Received Local : RspIFwdevent=0x5d,umask=0x401Snoop Responses Received Local : RspIFwd : Number of snoop responses received for a Local  request : Filters for snoop responses of RspIFwd to local CA requests.  This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states.  This is commonly returned with RFO transactions.  It can be either a HitM or a HitFEunc_cha_snoop_resp_local.rspsuncore cacheSnoop Responses Received Local : RspSevent=0x5d,umask=0x201Snoop Responses Received Local : RspS : Number of snoop responses received for a Local  request : Filters for snoop responses of RspS to local CA requests.  RspS is returned when a remote cache has data but is not forwarding it.  It is a way to let the requesting socket know that it cannot allocate the data in E state.  No data is sent with S RspSunc_cha_snoop_resp_local.rspsfwduncore cacheSnoop Responses Received Local : RspSFwdevent=0x5d,umask=0x801Snoop Responses Received Local : RspSFwd : Number of snoop responses received for a Local  request : Filters for a snoop response of RspSFwd to local CA requests.  This is returned when a remote caching agent forwards data but holds on to its current copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_cha_snoop_resp_local.rspwbuncore cacheSnoop Responses Received Local : Rsp*WBevent=0x5d,umask=0x1001Snoop Responses Received Local : Rsp*WB : Number of snoop responses received for a Local  request : Filters for a snoop response of RspIWB or RspSWB to local CA requests.  This is returned when a non-RFO request hits in M state.  Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured.  InvItoE transactions will also return RspIWB because they must acquire ownershipunc_cha_snoop_rsp_misc.mtoi_rspdatamuncore cacheMisc Snoop Responses Received : MtoI RspIDataMevent=0x6b,umask=0x201unc_cha_snoop_rsp_misc.mtoi_rspifwdmuncore cacheMisc Snoop Responses Received : MtoI RspIFwdMevent=0x6b,umask=0x101unc_cha_snoop_rsp_misc.pulldataptl_hitllcuncore cacheMisc Snoop Responses Received : Pull Data Partial - Hit LLCevent=0x6b,umask=0x2001unc_cha_snoop_rsp_misc.pulldataptl_hitsfuncore cacheMisc Snoop Responses Received : Pull Data Partial - Hit SFevent=0x6b,umask=0x1001unc_cha_snoop_rsp_misc.rspifwdmptl_hitllcuncore cacheMisc Snoop Responses Received : RspIFwdPtl Hit LLCevent=0x6b,umask=0x801unc_cha_snoop_rsp_misc.rspifwdmptl_hitsfuncore cacheMisc Snoop Responses Received : RspIFwdPtl Hit SFevent=0x6b,umask=0x401unc_cha_tor_inserts.alluncore cacheTOR Inserts : Allevent=0x35,umask=0xc001ffff01TOR Inserts : All : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.ddruncore cacheTOR Inserts : DDR Accessevent=0x3501TOR Inserts : DDR Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.evictuncore cacheTOR Inserts : SF/LLC Evictionsevent=0x35,umask=0x201TOR Inserts : SF/LLC Evictions : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ)unc_cha_tor_inserts.hituncore cacheTOR Inserts : Just Hitsevent=0x3501TOR Inserts : Just Hits : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.iauncore cacheTOR Inserts; All from Local IAevent=0x35,umask=0xc001ff0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requests from IA Coresunc_cha_tor_inserts.ia_clflushuncore cacheTOR Inserts;CLFlush from Local IAevent=0x35,umask=0xc8c7ff0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; CLFlush events that are initiated from the Coreunc_cha_tor_inserts.ia_clflushoptuncore cacheTOR Inserts;CLFlushOpt from Local IAevent=0x35,umask=0xc8d7ff0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; CLFlushOpt events that are initiated from the Coreunc_cha_tor_inserts.ia_crduncore cacheTOR Inserts; CRd from local IAevent=0x35,umask=0xc80fff0101TOR Inserts; Code read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_crd_prefuncore cacheTOR Inserts; CRd Pref from local IAevent=0x35,umask=0xc88fff0101TOR Inserts; Code read prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_drduncore cacheTOR Inserts; DRd from local IAevent=0x35,umask=0xc817ff0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_drdpteuncore cacheTOR Inserts : DRd PTEs issued by iA Coresevent=0x35,umask=0xc837ff0101TOR Inserts : DRd PTEs issued by iA Cores due to a page walk : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_drd_optuncore cacheTOR Inserts; DRd Opt from local IAevent=0x35,umask=0xc827ff0101TOR Inserts; Data read opt from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_drd_opt_prefuncore cacheTOR Inserts; DRd Opt Pref from local IAevent=0x35,umask=0xc8a7ff0101TOR Inserts; Data read opt prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_drd_prefuncore cacheTOR Inserts; DRd Pref from local IAevent=0x35,umask=0xc897ff0101TOR Inserts; Data read prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_hituncore cacheTOR Inserts; Hits from Local IAevent=0x35,umask=0xc001fd0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.ia_hit_crduncore cacheTOR Inserts; CRd hits from local IAevent=0x35,umask=0xc80ffd0101TOR Inserts; Code read from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_crd_prefuncore cacheTOR Inserts; CRd Pref hits from local IAevent=0x35,umask=0xc88ffd0101TOR Inserts; Code read prefetch from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_cxl_accuncore cacheAll requests issued from IA cores to CXL accelerator memory regions that hit the LLCevent=0x35,umask=0x10c001810101unc_cha_tor_inserts.ia_hit_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_HIT_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10c000810101unc_cha_tor_inserts.ia_hit_drduncore cacheTOR Inserts; DRd hits from local IAevent=0x35,umask=0xc817fd0101TOR Inserts; Data read from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_drdpteuncore cacheTOR Inserts : DRd PTEs issued by iA Cores that Hit the LLCevent=0x35,umask=0xc837fd0101TOR Inserts : DRd PTEs issued by iA Cores due to page walks that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_drd_optuncore cacheTOR Inserts; DRd Opt hits from local IAevent=0x35,umask=0xc827fd0101TOR Inserts; Data read opt from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_drd_opt_prefuncore cacheTOR Inserts; DRd Opt Pref hits from local IAevent=0x35,umask=0xc8a7fd0101TOR Inserts; Data read opt prefetch from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_drd_prefuncore cacheTOR Inserts; DRd Pref hits from local IAevent=0x35,umask=0xc897fd0101TOR Inserts; Data read prefetch from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_itomuncore cacheTOR Inserts : ItoMs issued by iA Cores that Hit LLCevent=0x35,umask=0xcc47fd0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_llcprefcodeuncore cacheTOR Inserts; LLCPrefCode hits from local IAevent=0x35,umask=0xcccffd0101TOR Inserts; Last level cache prefetch code read from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_llcprefdatauncore cacheTOR Inserts; LLCPrefData hits from local IAevent=0x35,umask=0xccd7fd0101TOR Inserts; Last level cache prefetch data read from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_llcprefrfouncore cacheTOR Inserts; LLCPrefRFO hits from local IAevent=0x35,umask=0xccc7fd0101TOR Inserts; Last level cache prefetch read for ownership from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_rfouncore cacheTOR Inserts; RFO hits from local IAevent=0x35,umask=0xc807fd0101TOR Inserts; Read for ownership from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_hit_rfo_prefuncore cacheTOR Inserts; RFO Pref hits from local IAevent=0x35,umask=0xc887fd0101TOR Inserts; Read for ownership prefetch from local IA that hits in the snoop filterunc_cha_tor_inserts.ia_itomuncore cacheTOR Inserts;ItoM from Local IAevent=0x35,umask=0xcc47ff0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; ItoM events that are initiated from the Coreunc_cha_tor_inserts.ia_itomcachenearuncore cacheTOR Inserts : ItoMCacheNears issued by iA Coresevent=0x35,umask=0xcd47ff0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_llcprefcodeuncore cacheTOR Inserts; LLCPrefCode from local IAevent=0x35,umask=0xcccfff0101TOR Inserts; Last level cache prefetch code read from local IAunc_cha_tor_inserts.ia_llcprefdatauncore cacheTOR Inserts; LLCPrefData from local IAevent=0x35,umask=0xccd7ff0101TOR Inserts; Last level cache prefetch data read from local IAunc_cha_tor_inserts.ia_llcprefrfouncore cacheTOR Inserts; LLCPrefRFO from local IAevent=0x35,umask=0xccc7ff0101TOR Inserts; Last level cache prefetch read for ownership from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_missuncore cacheTOR Inserts; misses from Local IAevent=0x35,umask=0xc001fe0101TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crduncore cacheTOR Inserts for CRd misses from local IAevent=0x35,umask=0xc80ffe0101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode CRdunc_cha_tor_inserts.ia_miss_crdmorph_cxl_accuncore cacheCRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10c80b820101unc_cha_tor_inserts.ia_miss_crd_localuncore cacheTOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locallyevent=0x35,umask=0xc80efe0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crd_prefuncore cacheTOR Inserts; CRd Pref misses from local IAevent=0x35,umask=0xc88ffe0101TOR Inserts; Code read prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_crd_pref_localuncore cacheTOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locallyevent=0x35,umask=0xc88efe0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crd_pref_remoteuncore cacheTOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc88f7e0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crd_remoteuncore cacheTOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc80f7e0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_cxl_accuncore cacheAll requests issued from IA cores to CXL accelerator memory regions that miss the LLCevent=0x35,umask=0x10c001820101unc_cha_tor_inserts.ia_miss_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10c000820101unc_cha_tor_inserts.ia_miss_drduncore cacheTOR Inserts for DRd misses from local IAevent=0x35,umask=0xc817fe0101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRdunc_cha_tor_inserts.ia_miss_drdmorph_cxl_accuncore cacheDRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10c813820101unc_cha_tor_inserts.ia_miss_drdpteuncore cacheTOR Inserts : DRd PTEs issued by iA Cores that Missed the LLCevent=0x35,umask=0xc837fe0101TOR Inserts : DRd PTEs issued by iA Cores due to a page walk that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_cxl_accuncore cacheDRds issued from an IA core which miss the L3 and target memory in a CXL type 2 memory expander cardevent=0x35,umask=0x10c817820101unc_cha_tor_inserts.ia_miss_drd_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_DRD_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10c816820101unc_cha_tor_inserts.ia_miss_drd_cxl_exp_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_DRD_CXL_EXP_LOCALevent=0x35,ch_mask=0x000,umask=0x20c816820101unc_cha_tor_inserts.ia_miss_drd_ddruncore cacheTOR Inserts for DRds issued by IA Cores targeting DDR Mem that Missed the LLCevent=0x35,umask=0xc817860101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target DDR memoryunc_cha_tor_inserts.ia_miss_drd_localuncore cacheTOR Inserts for DRd misses from local IA targeting local memoryevent=0x35,umask=0xc816fe0101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target local memoryunc_cha_tor_inserts.ia_miss_drd_local_ddruncore cacheTOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locallyevent=0x35,umask=0xc816860101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_local_pmmuncore cacheTOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locallyevent=0x35,umask=0xc8168a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_optuncore cacheTOR Inserts; DRd Opt misses from local IAevent=0x35,umask=0xc827fe0101TOR Inserts; Data read opt from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_drd_opt_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_DRD_OPT_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10c826820101unc_cha_tor_inserts.ia_miss_drd_opt_prefuncore cacheTOR Inserts; DRd Opt Pref misses from local IAevent=0x35,umask=0xc8a7fe0101TOR Inserts; Data read opt prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_drd_opt_pref_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_DRD_OPT_PREF_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10c8a6820101unc_cha_tor_inserts.ia_miss_drd_pmmuncore cacheTOR Inserts for DRds issued by iA Cores targeting PMM Mem that Missed the LLCevent=0x35,umask=0xc8178a0101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target PMM memoryunc_cha_tor_inserts.ia_miss_drd_prefuncore cacheTOR Inserts for DRd Pref misses from local IAevent=0x35,umask=0xc897fe0101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREFunc_cha_tor_inserts.ia_miss_drd_pref_cxl_accuncore cacheL2 data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10c897820101unc_cha_tor_inserts.ia_miss_drd_pref_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10c896820101unc_cha_tor_inserts.ia_miss_drd_pref_ddruncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLCevent=0x35,umask=0xc897860101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_localuncore cacheTOR Inserts for DRd Pref misses from local IA targeting local memoryevent=0x35,umask=0xc896fe0101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF, and target local memoryunc_cha_tor_inserts.ia_miss_drd_pref_local_ddruncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locallyevent=0x35,umask=0xc896860101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_local_pmmuncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locallyevent=0x35,umask=0xc8968a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_pmmuncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLCevent=0x35,umask=0xc8978a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_remoteuncore cacheTOR Inserts for DRd Pref misses from local IA targeting remote memoryevent=0x35,umask=0xc8977e0101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF, and target remote memoryunc_cha_tor_inserts.ia_miss_drd_pref_remote_ddruncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc897060101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_remote_pmmuncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc8970a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_remoteuncore cacheTOR Inserts for DRd misses from local IA targeting remote memoryevent=0x35,umask=0xc8177e0101Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and target remote memoryunc_cha_tor_inserts.ia_miss_drd_remote_ddruncore cacheTOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc817060101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_remote_pmmuncore cacheTOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc8170a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_itomuncore cacheTOR Inserts : ItoMs issued by iA Cores that Missed LLCevent=0x35,umask=0xcc47fe0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_llcprefcodeuncore cacheTOR Inserts; LLCPrefCode misses from local IAevent=0x35,umask=0xcccffe0101TOR Inserts; Last level cache prefetch code read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_llcprefcode_cxl_accuncore cacheLLC Prefetch Code transactions issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10cccf820101unc_cha_tor_inserts.ia_miss_llcprefdatauncore cacheTOR Inserts; LLCPrefData misses from local IAevent=0x35,umask=0xccd7fe0101TOR Inserts; Last level cache prefetch data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_llcprefdata_cxl_accuncore cacheLLC data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10ccd7820101unc_cha_tor_inserts.ia_miss_llcprefdata_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFDATA_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10ccd6820101unc_cha_tor_inserts.ia_miss_llcprefrfouncore cacheTOR Inserts; LLCPrefRFO misses from local IAevent=0x35,umask=0xccc7fe0101TOR Inserts; Last level cache prefetch read for ownership from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_llcprefrfo_cxl_accuncore cacheL2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10c887820101unc_cha_tor_inserts.ia_miss_llcprefrfo_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFRFO_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10c886820101unc_cha_tor_inserts.ia_miss_local_wcilf_ddruncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locallyevent=0x35,umask=0xc866860101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_local_wcilf_pmmuncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locallyevent=0x35,umask=0xc8668a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_local_wcil_ddruncore cacheTOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locallyevent=0x35,umask=0xc86e860101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_local_wcil_pmmuncore cacheTOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locallyevent=0x35,umask=0xc86e8a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_remote_wcilf_ddruncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotelyevent=0x35,umask=0xc867060101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_remote_wcilf_pmmuncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotelyevent=0x35,umask=0xc8670a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_remote_wcil_ddruncore cacheTOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotelyevent=0x35,umask=0xc86f060101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_remote_wcil_pmmuncore cacheTOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotelyevent=0x35,umask=0xc86f0a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_rfouncore cacheTOR Inserts; RFO misses from local IAevent=0x35,umask=0xc807fe0101TOR Inserts; Read for ownership from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_rfomorph_cxl_accuncore cacheRFO and L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10c803820101unc_cha_tor_inserts.ia_miss_rfo_cxl_accuncore cacheRFOs issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10c807820101unc_cha_tor_inserts.ia_miss_rfo_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_RFO_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10c806820101unc_cha_tor_inserts.ia_miss_rfo_cxl_exp_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_RFO_CXL_EXP_LOCALevent=0x35,ch_mask=0x000,umask=0x20c806820101unc_cha_tor_inserts.ia_miss_rfo_localuncore cacheTOR Inserts RFO misses from local IAevent=0x35,umask=0xc806fe0101TOR Inserts; Read for ownership from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_rfo_prefuncore cacheTOR Inserts; RFO pref misses from local IAevent=0x35,umask=0xc887fe0101TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_rfo_pref_cxl_accuncore cacheLLC RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x35,umask=0x10ccc7820101unc_cha_tor_inserts.ia_miss_rfo_pref_cxl_acc_localuncore cacheUNC_CHA_TOR_INSERTS.IA_MISS_RFO_PREF_CXL_ACC_LOCALevent=0x35,ch_mask=0x000,umask=0x10ccc6820101unc_cha_tor_inserts.ia_miss_rfo_pref_localuncore cacheTOR Inserts; RFO prefetch misses from local IAevent=0x35,umask=0xc886fe0101TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_rfo_pref_remoteuncore cacheTOR Inserts; RFO prefetch misses from local IAevent=0x35,umask=0xc8877e0101TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_rfo_remoteuncore cacheTOR Inserts; RFO misses from local IAevent=0x35,umask=0xc8077e0101TOR Inserts Read for ownership from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_ucrdfuncore cacheTOR Inserts : UCRdFs issued by iA Cores that Missed LLCevent=0x35,umask=0xc877de0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wciluncore cacheTOR Inserts : WCiLs issued by iA Cores that Missed the LLCevent=0x35,umask=0xc86ffe0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcilfuncore cacheTOR Inserts : WCiLF issued by iA Cores that Missed the LLCevent=0x35,umask=0xc867fe0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcilf_ddruncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLCevent=0x35,umask=0xc867860101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcilf_pmmuncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLCevent=0x35,umask=0xc8678a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcil_ddruncore cacheTOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLCevent=0x35,umask=0xc86f860101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcil_pmmuncore cacheTOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLCevent=0x35,umask=0xc86f8a0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wiluncore cacheTOR Inserts : WiLs issued by iA Cores that Missed LLCevent=0x35,umask=0xc87fde0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_rfouncore cacheTOR Inserts; RFO from local IAevent=0x35,umask=0xc807ff0101TOR Inserts; Read for ownership from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_rfo_prefuncore cacheTOR Inserts; RFO pref from local IAevent=0x35,umask=0xc887ff0101TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_specitomuncore cacheTOR Inserts;SpecItoM from Local IAevent=0x35,umask=0xcc57ff0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; SpecItoM events that are initiated from the Coreunc_cha_tor_inserts.ia_wbeftoeuncore cacheTOR Inserts : WBEFtoEs issued by an IA Core.  Non Modified Write Backsevent=0x35,umask=0xcc3fff0101WbEFtoEs issued by iA Cores .  (Non Modified Write Backs)  :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.  Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wbeftoiuncore cacheTOR Inserts : WBEFtoEs issued by an IA Core.  Non Modified Write Backsevent=0x35,umask=0xcc37ff0101WbEFtoEs issued by iA Cores .  (Non Modified Write Backs)  :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.  Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wbmtoeuncore cacheTOR Inserts : WBEFtoEs issued by an IA Core.  Non Modified Write Backsevent=0x35,umask=0xcc2fff0101WbEFtoEs issued by iA Cores .  (Non Modified Write Backs)  :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.  Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wbmtoiuncore cacheTOR Inserts : WbMtoIs issued by an iA Cores. Modified Write Backsevent=0x35,umask=0xcc27ff0101WbMtoIs issued by iA Cores .  (Modified Write Backs)  :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.  Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wbstoiuncore cacheTOR Inserts : WBEFtoEs issued by an IA Core.  Non Modified Write Backsevent=0x35,umask=0xcc67ff0101WbEFtoEs issued by iA Cores .  (Non Modified Write Backs)  :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.  Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wciluncore cacheTOR Inserts : WCiLs issued by iA Coresevent=0x35,umask=0xc86fff0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wcilfuncore cacheTOR Inserts : WCiLF issued by iA Coresevent=0x35,umask=0xc867ff0101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.iouncore cacheTOR Inserts; All from local IOevent=0x35,umask=0xc001ff0401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_clflushuncore cacheTOR Inserts : CLFlushes issued by IO Devicesevent=0x35,umask=0xc8c3ff0401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hituncore cacheTOR Inserts; Hits from local IOevent=0x35,umask=0xc001fd0401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hit_itomuncore cacheTOR Inserts; ItoM hits from local IOevent=0x35,umask=0xcc43fd0401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hit_itomcachenearuncore cacheTOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLCevent=0x35,umask=0xcd43fd0401TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hit_pcirdcuruncore cacheTOR Inserts; RdCur and FsRdCur hits from local IOevent=0x35,umask=0xc8f3fd0401TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hit_rfouncore cacheTOR Inserts; RFO hits from local IOevent=0x35,umask=0xc803fd0401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_itomuncore cacheTOR Inserts for ItoM from local IOevent=0x35,umask=0xcc43ff0401Inserts into the TOR from local IO with the opcode ItoMunc_cha_tor_inserts.io_itomcachenearuncore cacheTOR Inserts for ItoMCacheNears from IO devicesevent=0x35,umask=0xcd43ff0401Inserts into the TOR from local IO devices with the opcode ItoMCacheNears.  This event indicates a partial write requestunc_cha_tor_inserts.io_missuncore cacheTOR Inserts; Misses from local IOevent=0x35,umask=0xc001fe0401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_miss_itomuncore cacheTOR Inserts; ItoM misses from local IOevent=0x35,umask=0xcc43fe0401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_miss_itomcachenearuncore cacheTOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLCevent=0x35,umask=0xcd43fe0401TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_miss_pcirdcuruncore cacheTOR Inserts; RdCur and FsRdCur misses from local IOevent=0x35,umask=0xc8f3fe0401TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_miss_rfouncore cacheTOR Inserts; RFO misses from local IOevent=0x35,umask=0xc803fe0401TOR Inserts : RFOs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_pcirdcuruncore cacheTOR Inserts for RdCur from local IOevent=0x35,umask=0xc8f3ff0401Inserts into the TOR from local IO with the opcode RdCurunc_cha_tor_inserts.io_rfouncore cacheTOR Inserts; RFO from local IOevent=0x35,umask=0xc803ff0401TOR Inserts : RFOs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_wbmtoiuncore cacheTOR Inserts : WbMtoIs issued by IO Devicesevent=0x35,umask=0xcc23ff0401Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ipquncore cacheTOR Inserts : IPQevent=0x35,umask=0x801TOR Inserts : IPQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.irq_iauncore cacheTOR Inserts : IRQ - iAevent=0x35,umask=0x101TOR Inserts : IRQ - iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : From an iA Coreunc_cha_tor_inserts.irq_non_iauncore cacheTOR Inserts : IRQ - Non iAevent=0x35,umask=0x1001TOR Inserts : IRQ - Non iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.isocuncore cacheTOR Inserts : Just ISOCevent=0x3501TOR Inserts : Just ISOC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.local_tgtuncore cacheTOR Inserts : Just Local Targetsevent=0x3501TOR Inserts : Just Local Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.loc_alluncore cacheTOR Inserts : All from Local iA and IOevent=0x35,umask=0xc000ff0501TOR Inserts : All from Local iA and IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally initiated requestsunc_cha_tor_inserts.loc_iauncore cacheTOR Inserts : All from Local iAevent=0x35,umask=0xc000ff0101TOR Inserts : All from Local iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally initiated requests from iA Coresunc_cha_tor_inserts.loc_iouncore cacheTOR Inserts : All from Local IOevent=0x35,umask=0xc000ff0401TOR Inserts : All from Local IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally generated IO trafficunc_cha_tor_inserts.match_opcuncore cacheTOR Inserts : Match the Opcode in b[29:19] of the extended umask fieldevent=0x3501TOR Inserts : Match the Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.missuncore cacheTOR Inserts : Just Missesevent=0x3501TOR Inserts : Just Misses : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.mmcfguncore cacheTOR Inserts : MMCFG Accessevent=0x3501TOR Inserts : MMCFG Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.mmiouncore cacheTOR Inserts : MMIO Accessevent=0x3501TOR Inserts : MMIO Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.nearmemuncore cacheTOR Inserts : Just NearMemevent=0x3501TOR Inserts : Just NearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.noncohuncore cacheTOR Inserts : Just NonCoherentevent=0x3501TOR Inserts : Just NonCoherent : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.not_nearmemuncore cacheTOR Inserts : Just NotNearMemevent=0x3501TOR Inserts : Just NotNearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.pmmuncore cacheTOR Inserts : PMM Accessevent=0x3501TOR Inserts : PM Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.premorph_opcuncore cacheTOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask fieldevent=0x3501TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.prq_iosfuncore cacheTOR Inserts : PRQ - IOSFevent=0x35,umask=0x401TOR Inserts : PRQ - IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : From a PCIe Deviceunc_cha_tor_inserts.prq_non_iosfuncore cacheTOR Inserts : PRQ - Non IOSFevent=0x35,umask=0x2001TOR Inserts : PRQ - Non IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.remote_tgtuncore cacheTOR Inserts : Just Remote Targetsevent=0x3501TOR Inserts : Just Remote Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.rem_alluncore cacheTOR Inserts : All from Remoteevent=0x35,umask=0xc001ffc801TOR Inserts : All from Remote : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All remote requests (e.g. snoops, writebacks) that came from remote socketsunc_cha_tor_inserts.rem_snpsuncore cacheTOR Inserts : All Snoops from Remoteevent=0x35,umask=0xc001ff0801TOR Inserts : All Snoops from Remote : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All snoops to this LLC that came from remote socketsunc_cha_tor_inserts.rrquncore cacheTOR Inserts : RRQevent=0x35,umask=0x4001TOR Inserts : RRQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_inserts.snps_from_remuncore cacheTOR Inserts; All Snoops from Remoteevent=0x35,umask=0xc001ff0801Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. All snoops to this LLC that came from remote socketsunc_cha_tor_inserts.wbquncore cacheTOR Inserts : WBQevent=0x35,umask=0x8001TOR Inserts : WBQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subeventunc_cha_tor_occupancy.alluncore cacheTOR Occupancy : Allevent=0x36,umask=0xc001ffff01TOR Occupancy : All : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.ddruncore cacheTOR Occupancy : DDR Accessevent=0x3601TOR Occupancy : DDR Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subeventunc_cha_tor_occupancy.evictuncore cacheTOR Occupancy : SF/LLC Evictionsevent=0x36,umask=0x201TOR Occupancy : SF/LLC Evictions : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ)unc_cha_tor_occupancy.hituncore cacheTOR Occupancy : Just Hitsevent=0x3601TOR Occupancy : Just Hits : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.iauncore cacheTOR Occupancy; All from local IAevent=0x36,umask=0xc001ff0101TOR Occupancy : All requests from iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_clflushuncore cacheTOR Occupancy : CLFlushes issued by iA Coresevent=0x36,umask=0xc8c7ff0101TOR Occupancy : CLFlushes issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_clflushoptuncore cacheTOR Occupancy : CLFlushOpts issued by iA Coresevent=0x36,umask=0xc8d7ff0101TOR Occupancy : CLFlushOpts issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_crduncore cacheTOR Occupancy; CRd from local IAevent=0x36,umask=0xc80fff0101TOR Occupancy; Code read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_crd_prefuncore cacheTOR Occupancy; CRd Pref from local IAevent=0x36,umask=0xc88fff0101TOR Occupancy; Code read prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_drduncore cacheTOR Occupancy; DRd from local IAevent=0x36,umask=0xc817ff0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_drdpteuncore cacheTOR Occupancy : DRdPte issued by iA Cores due to a page walkevent=0x36,ch_mask=0x00000000,fc_mask=0x00000000,umask=0xc837ff0101TOR Occupancy : DRdPte issued by iA Cores due to a page walk : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_drd_optuncore cacheTOR Occupancy; DRd Opt from local IAevent=0x36,umask=0xc827ff0101TOR Occupancy; Data read opt from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_drd_opt_prefuncore cacheTOR Occupancy; DRd Opt Pref from local IAevent=0x36,umask=0xc8a7ff0101TOR Occupancy; Data read opt prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_drd_prefuncore cacheTOR Occupancy; DRd Pref from local IAevent=0x36,umask=0xc897ff0101TOR Occupancy; Data read prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_hituncore cacheTOR Occupancy; Hits from local IAevent=0x36,umask=0xc001fd0101TOR Occupancy : All requests from iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_crduncore cacheTOR Occupancy; CRd hits from local IAevent=0x36,umask=0xc80ffd0101TOR Occupancy; Code read from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_crd_prefuncore cacheTOR Occupancy; CRd Pref hits from local IAevent=0x36,umask=0xc88ffd0101TOR Occupancy; Code read prefetch from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_cxl_accuncore cacheTOR Occupancy for All requests issued from IA cores to CXL accelerator memory regions that hit the LLCevent=0x36,umask=0x10c001810101unc_cha_tor_occupancy.ia_hit_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_HIT_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10c000810101unc_cha_tor_occupancy.ia_hit_drduncore cacheTOR Occupancy; DRd hits from local IAevent=0x36,umask=0xc817fd0101TOR Occupancy; Data read from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_drdpteuncore cacheTOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLCevent=0x36,ch_mask=0x00000000,fc_mask=0x00000000,umask=0xc837fd0101TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_drd_optuncore cacheTOR Occupancy; DRd Opt hits from local IAevent=0x36,umask=0xc827fd0101TOR Occupancy; Data read opt from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_drd_opt_prefuncore cacheTOR Occupancy; DRd Opt Pref hits from local IAevent=0x36,umask=0xc8a7fd0101TOR Occupancy; Data read opt prefetch from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_drd_prefuncore cacheTOR Occupancy; DRd Pref hits from local IAevent=0x36,umask=0xc897fd0101TOR Occupancy; Data read prefetch from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_itomuncore cacheTOR Occupancy : ItoMs issued by iA Cores that Hit LLCevent=0x36,umask=0xcc47fd0101TOR Occupancy : ItoMs issued by iA Cores that Hit LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_llcprefcodeuncore cacheTOR Occupancy; LLCPrefCode hits from local IAevent=0x36,umask=0xcccffd0101TOR Occupancy; Last level cache prefetch code read from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_llcprefdatauncore cacheTOR Occupancy; LLCPrefData hits from local IAevent=0x36,umask=0xccd7fd0101TOR Occupancy; Last level cache prefetch data read from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_llcprefrfouncore cacheTOR Occupancy; LLCPrefRFO hits from local IAevent=0x36,umask=0xccc7fd0101TOR Occupancy; Last level cache prefetch read for ownership from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_rfouncore cacheTOR Occupancy; RFO hits from local IAevent=0x36,umask=0xc807fd0101TOR Occupancy; Read for ownership from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_hit_rfo_prefuncore cacheTOR Occupancy; RFO Pref hits from local IAevent=0x36,umask=0xc887fd0101TOR Occupancy; Read for ownership prefetch from local IA that hits in the snoop filterunc_cha_tor_occupancy.ia_itomuncore cacheTOR Occupancy : ItoMs issued by iA Coresevent=0x36,umask=0xcc47ff0101TOR Occupancy : ItoMs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_itomcachenearuncore cacheTOR Occupancy : ItoMCacheNears issued by iA Coresevent=0x36,umask=0xcd47ff0101TOR Occupancy : ItoMCacheNears issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_llcprefcodeuncore cacheTOR Occupancy; LLCPrefCode from local IAevent=0x36,umask=0xcccfff0101TOR Occupancy; Last level cache prefetch data read from local IAunc_cha_tor_occupancy.ia_llcprefdatauncore cacheTOR Occupancy; LLCPrefData from local IAevent=0x36,umask=0xccd7ff0101TOR Occupancy; Last level cache prefetch data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_llcprefrfouncore cacheTOR Occupancy; LLCPrefRFO from local IAevent=0x36,umask=0xccc7ff0101TOR Occupancy; Last level cache prefetch read for ownership from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_missuncore cacheTOR Occupancy; Misses from Local IAevent=0x36,umask=0xc001fe0101TOR Occupancy : All requests from iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_crduncore cacheTOR Occupancy; CRd misses from local IAevent=0x36,umask=0xc80ffe0101TOR Occupancy; Code read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_crdmorph_cxl_accuncore cacheTOR Occupancy for CRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10c80b820101unc_cha_tor_occupancy.ia_miss_crd_localuncore cacheTOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed locallyevent=0x36,umask=0xc80efe0101TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_crd_prefuncore cacheTOR Occupancy; CRd Pref misses from local IAevent=0x36,umask=0xc88ffe0101TOR Occupancy; Code read prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_crd_pref_localuncore cacheTOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locallyevent=0x36,umask=0xc88efe0101TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_crd_pref_remoteuncore cacheTOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc88f7e0101TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_crd_remoteuncore cacheTOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc80f7e0101TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_cxl_accuncore cacheTOR Occupancy for All requests issued from IA cores to CXL accelerator memory regions that miss the LLCevent=0x36,umask=0x10c001820101unc_cha_tor_occupancy.ia_miss_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10c000820101unc_cha_tor_occupancy.ia_miss_drduncore cacheTOR Occupancy for DRd misses from local IAevent=0x36,umask=0xc817fe0101Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRdunc_cha_tor_occupancy.ia_miss_drdmorph_cxl_accuncore cacheTOR Occupancy for DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10c813820101unc_cha_tor_occupancy.ia_miss_drdpteuncore cacheTOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLCevent=0x36,ch_mask=0x00000000,fc_mask=0x00000000,umask=0xc837fe0101TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_cxl_accuncore cacheTOR Occupancy for DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 memory expander cardevent=0x36,umask=0x10c817820101unc_cha_tor_occupancy.ia_miss_drd_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10c816820101unc_cha_tor_occupancy.ia_miss_drd_cxl_exp_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_CXL_EXP_LOCALevent=0x36,ch_mask=0x000,umask=0x20c816820101unc_cha_tor_occupancy.ia_miss_drd_ddruncore cacheTOR Occupancy for DRds issued by iA Cores targeting DDR Mem that Missed the LLCevent=0x36,umask=0xc817860101Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target DDR memoryunc_cha_tor_occupancy.ia_miss_drd_localuncore cacheTOR Occupancy for DRd misses from local IA targeting local memoryevent=0x36,umask=0xc816fe0101Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target local memoryunc_cha_tor_occupancy.ia_miss_drd_local_ddruncore cacheTOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locallyevent=0x36,umask=0xc816860101TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_local_pmmuncore cacheTOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locallyevent=0x36,umask=0xc8168a0101TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_optuncore cacheTOR Occupancy; DRd Opt misses from local IAevent=0x36,umask=0xc827fe0101TOR Occupancy; Data read opt from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_drd_opt_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_OPT_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10c826820101unc_cha_tor_occupancy.ia_miss_drd_opt_prefuncore cacheTOR Occupancy; DRd Opt Pref misses from local IAevent=0x36,umask=0xc8a7fe0101TOR Occupancy; Data read opt prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_drd_opt_pref_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_OPT_PREF_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10c8a6820101unc_cha_tor_occupancy.ia_miss_drd_pmmuncore cacheTOR Occupancy for DRds issued by iA Cores targeting PMM Mem that Missed the LLCevent=0x36,umask=0xc8178a0101Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target PMM memoryunc_cha_tor_occupancy.ia_miss_drd_prefuncore cacheTOR Occupancy; DRd Pref misses from local IAevent=0x36,umask=0xc897fe0101TOR Occupancy; Data read prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_drd_pref_cxl_accuncore cacheTOR Occupancy for L2 data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10c897820101unc_cha_tor_occupancy.ia_miss_drd_pref_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PREF_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10c896820101unc_cha_tor_occupancy.ia_miss_drd_pref_ddruncore cacheTOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLCevent=0x36,umask=0xc897860101TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_pref_localuncore cacheTOR Occupancy; DRd Pref misses from local IAevent=0x36,umask=0xc896fe0101TOR Occupancy; Data read prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_drd_pref_local_ddruncore cacheTOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locallyevent=0x36,umask=0xc896860101TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_pref_local_pmmuncore cacheTOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locallyevent=0x36,umask=0xc8968a0101TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_pref_pmmuncore cacheTOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLCevent=0x36,umask=0xc8978a0101TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_pref_remoteuncore cacheTOR Occupancy; DRd Pref misses from local IAevent=0x36,umask=0xc8977e0101TOR Occupancy; Data read prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_drd_pref_remote_ddruncore cacheTOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc897060101TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_pref_remote_pmmuncore cacheTOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc8970a0101TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_remoteuncore cacheTOR Occupancy for DRd misses from local IA targeting remote memoryevent=0x36,umask=0xc8177e0101Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target remote memoryunc_cha_tor_occupancy.ia_miss_drd_remote_ddruncore cacheTOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc817060101TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_remote_pmmuncore cacheTOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc8170a0101TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_itomuncore cacheTOR Occupancy : ItoMs issued by iA Cores that Missed LLCevent=0x36,umask=0xcc47fe0101TOR Occupancy : ItoMs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_llcprefcodeuncore cacheTOR Occupancy; LLCPrefCode misses from local IAevent=0x36,umask=0xcccffe0101TOR Occupancy; Last level cache prefetch code read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_llcprefcode_cxl_accuncore cacheTOR Occupancy for LLC Prefetch Code transactions issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10cccf820101unc_cha_tor_occupancy.ia_miss_llcprefdatauncore cacheTOR Occupancy; LLCPrefData misses from local IAevent=0x36,umask=0xccd7fe0101TOR Occupancy; Last level cache prefetch data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_llcprefdata_cxl_accuncore cacheTOR Occupancy for LLC data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10ccd7820101unc_cha_tor_occupancy.ia_miss_llcprefdata_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_LLCPREFDATA_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10ccd6820101unc_cha_tor_occupancy.ia_miss_llcprefrfouncore cacheTOR Occupancy; LLCPrefRFO misses from local IAevent=0x36,umask=0xccc7fe0101TOR Occupancy; Last level cache prefetch read for ownership from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_llcprefrfo_cxl_accuncore cacheTOR Occupancy for L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10c887820101unc_cha_tor_occupancy.ia_miss_llcprefrfo_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_LLCPREFRFO_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10c886820101unc_cha_tor_occupancy.ia_miss_local_wcilf_ddruncore cacheTOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locallyevent=0x36,umask=0xc866860101TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_local_wcilf_pmmuncore cacheTOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locallyevent=0x36,umask=0xc8668a0101TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_local_wcil_ddruncore cacheTOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locallyevent=0x36,umask=0xc86e860101TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_local_wcil_pmmuncore cacheTOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locallyevent=0x36,umask=0xc86e8a0101TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_remote_wcilf_ddruncore cacheTOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotelyevent=0x36,umask=0xc867060101TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_remote_wcilf_pmmuncore cacheTOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotelyevent=0x36,umask=0xc8670a0101TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_remote_wcil_ddruncore cacheTOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotelyevent=0x36,umask=0xc86f060101TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_remote_wcil_pmmuncore cacheTOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotelyevent=0x36,umask=0xc86f0a0101TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_rfouncore cacheTOR Occupancy; RFO misses from local IAevent=0x36,umask=0xc807fe0101TOR Occupancy; Read for ownership from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_rfomorph_cxl_accuncore cacheTOR Occupancy for RFO and L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10c803820101unc_cha_tor_occupancy.ia_miss_rfo_cxl_accuncore cacheTOR Occupancy for RFOs issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10c807820101unc_cha_tor_occupancy.ia_miss_rfo_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10c806820101unc_cha_tor_occupancy.ia_miss_rfo_cxl_exp_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_CXL_EXP_LOCALevent=0x36,ch_mask=0x000,umask=0x20c806820101unc_cha_tor_occupancy.ia_miss_rfo_localuncore cacheTOR Occupancy; RFO misses from local IAevent=0x36,umask=0xc806fe0101TOR Occupancy; Read for ownership from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_rfo_prefuncore cacheTOR Occupancy; RFO prefetch misses from local IAevent=0x36,umask=0xc887fe0101TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_rfo_pref_cxl_accuncore cacheTOR Occupancy for LLC RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 acceleratorevent=0x36,umask=0x10ccc7820101unc_cha_tor_occupancy.ia_miss_rfo_pref_cxl_acc_localuncore cacheUNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_PREF_CXL_ACC_LOCALevent=0x36,ch_mask=0x000,umask=0x10ccc6820101unc_cha_tor_occupancy.ia_miss_rfo_pref_localuncore cacheTOR Occupancy; RFO prefetch misses from local IAevent=0x36,umask=0xc886fe0101TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_rfo_pref_remoteuncore cacheTOR Occupancy; RFO prefetch misses from local IAevent=0x36,umask=0xc8877e0101TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_rfo_remoteuncore cacheTOR Occupancy; RFO misses from local IAevent=0x36,umask=0xc8077e0101TOR Occupancy; Read for ownership from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_ucrdfuncore cacheTOR Occupancy : UCRdFs issued by iA Cores that Missed LLCevent=0x36,umask=0xc877de0101TOR Occupancy : UCRdFs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_wciluncore cacheTOR Occupancy : WCiLs issued by iA Cores that Missed the LLCevent=0x36,umask=0xc86ffe0101TOR Occupancy : WCiLs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_wcilfuncore cacheTOR Occupancy : WCiLF issued by iA Cores that Missed the LLCevent=0x36,umask=0xc867fe0101TOR Occupancy : WCiLF issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_wcilf_ddruncore cacheTOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLCevent=0x36,umask=0xc867860101TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_wcilf_pmmuncore cacheTOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLCevent=0x36,umask=0xc8678a0101TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_wcil_ddruncore cacheTOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLCevent=0x36,umask=0xc86f860101TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_wcil_pmmuncore cacheTOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLCevent=0x36,umask=0xc86f8a0101TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_wiluncore cacheTOR Occupancy : WiLs issued by iA Cores that Missed LLCevent=0x36,umask=0xc87fde0101TOR Occupancy : WiLs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_rfouncore cacheTOR Occupancy; RFO from local IAevent=0x36,umask=0xc807ff0101TOR Occupancy; Read for ownership from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_rfo_prefuncore cacheTOR Occupancy; RFO prefetch from local IAevent=0x36,umask=0xc887ff0101TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_specitomuncore cacheTOR Occupancy : SpecItoMs issued by iA Coresevent=0x36,umask=0xcc57ff0101TOR Occupancy : SpecItoMs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_wbmtoiuncore cacheTOR Occupancy : WbMtoIs issued by iA Coresevent=0x36,umask=0xcc27ff0101TOR Occupancy : WbMtoIs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_wciluncore cacheTOR Occupancy : WCiLs issued by iA Coresevent=0x36,umask=0xc86fff0101TOR Occupancy : WCiLs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_wcilfuncore cacheTOR Occupancy : WCiLF issued by iA Coresevent=0x36,umask=0xc867ff0101TOR Occupancy : WCiLF issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.iouncore cacheTOR Occupancy; All from local IOevent=0x36,umask=0xc001ff0401TOR Occupancy : All requests from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_clflushuncore cacheTOR Occupancy : CLFlushes issued by IO Devicesevent=0x36,umask=0xc8c3ff0401TOR Occupancy : CLFlushes issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hituncore cacheTOR Occupancy; Hits from local IOevent=0x36,umask=0xc001fd0401TOR Occupancy : All requests from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hit_itomuncore cacheTOR Occupancy; ITOM hits from local IOevent=0x36,umask=0xcc43fd0401TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hit_itomcachenearuncore cacheTOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLCevent=0x36,umask=0xcd43fd0401TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hit_pcirdcuruncore cacheTOR Occupancy; RdCur and FsRdCur hits from local IOevent=0x36,umask=0xc8f3fd0401TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hit_rfouncore cacheTOR Occupancy; RFO hits from local IOevent=0x36,umask=0xc803fd0401TOR Occupancy : RFOs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_itomuncore cacheTOR Occupancy; ITOM from local IOevent=0x36,umask=0xcc43ff0401TOR Occupancy : ItoMs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_itomcachenearuncore cacheTOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devicesevent=0x36,ch_mask=0x00000000,fc_mask=0x00000000,umask=0xcd43ff0401TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_missuncore cacheTOR Occupancy; Misses from local IOevent=0x36,umask=0xc001fe0401TOR Occupancy : All requests from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_miss_itomuncore cacheTOR Occupancy; ITOM misses from local IOevent=0x36,umask=0xcc43fe0401TOR Occupancy : ItoMs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_miss_itomcachenearuncore cacheTOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLCevent=0x36,umask=0xcd43fe0401TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_miss_pcirdcuruncore cacheTOR Occupancy; RdCur and FsRdCur misses from local IOevent=0x36,umask=0xc8f3fe0401TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_miss_rfouncore cacheTOR Occupancy; RFO misses from local IOevent=0x36,umask=0xc803fe0401TOR Occupancy : RFOs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_pcirdcuruncore cacheTOR Occupancy; RdCur and FsRdCur from local IOevent=0x36,umask=0xc8f3ff0401TOR Occupancy : PCIRdCurs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_rfouncore cacheTOR Occupancy; ItoM from local IOevent=0x36,umask=0xc803ff0401TOR Occupancy : RFOs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_wbmtoiuncore cacheTOR Occupancy : WbMtoIs issued by IO Devicesevent=0x36,umask=0xcc23ff0401TOR Occupancy : WbMtoIs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ipquncore cacheTOR Occupancy : IPQevent=0x36,umask=0x801TOR Occupancy : IPQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.irq_iauncore cacheTOR Occupancy : IRQ - iAevent=0x36,umask=0x101TOR Occupancy : IRQ - iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T : From an iA Coreunc_cha_tor_occupancy.irq_non_iauncore cacheTOR Occupancy : IRQ - Non iAevent=0x36,umask=0x1001TOR Occupancy : IRQ - Non iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.isocuncore cacheTOR Occupancy : Just ISOCevent=0x3601TOR Occupancy : Just ISOC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.local_tgtuncore cacheTOR Occupancy : Just Local Targetsevent=0x3601TOR Occupancy : Just Local Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.loc_alluncore cacheTOR Occupancy : All from Local iA and IOevent=0x36,umask=0xc000ff0501TOR Occupancy : All from Local iA and IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T : All locally initiated requestsunc_cha_tor_occupancy.loc_iauncore cacheTOR Occupancy : All from Local iAevent=0x36,umask=0xc000ff0101TOR Occupancy : All from Local iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T : All locally initiated requests from iA Coresunc_cha_tor_occupancy.loc_iouncore cacheTOR Occupancy : All from Local IOevent=0x36,umask=0xc000ff0401TOR Occupancy : All from Local IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T : All locally generated IO trafficunc_cha_tor_occupancy.match_opcuncore cacheTOR Occupancy : Match the Opcode in b[29:19] of the extended umask fieldevent=0x3601TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.missuncore cacheTOR Occupancy : Just Missesevent=0x3601TOR Occupancy : Just Misses : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.mmcfguncore cacheTOR Occupancy : MMCFG Accessevent=0x3601TOR Occupancy : MMCFG Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.mmiouncore cacheTOR Occupancy : MMIO Accessevent=0x3601TOR Occupancy : MMIO Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.nearmemuncore cacheTOR Occupancy : Just NearMemevent=0x3601TOR Occupancy : Just NearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.noncohuncore cacheTOR Occupancy : Just NonCoherentevent=0x3601TOR Occupancy : Just NonCoherent : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.not_nearmemuncore cacheTOR Occupancy : Just NotNearMemevent=0x3601TOR Occupancy : Just NotNearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.pmmuncore cacheTOR Occupancy : PMM Accessevent=0x3601TOR Occupancy : PMM Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subeventunc_cha_tor_occupancy.premorph_opcuncore cacheTOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask fieldevent=0x3601TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.prquncore cacheTOR Occupancy : PRQ - IOSFevent=0x36,umask=0x401TOR Occupancy : PRQ - IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T : From a PCIe Deviceunc_cha_tor_occupancy.prq_non_iosfuncore cacheTOR Occupancy : PRQ - Non IOSFevent=0x36,umask=0x2001TOR Occupancy : PRQ - Non IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.remote_tgtuncore cacheTOR Occupancy : Just Remote Targetsevent=0x3601TOR Occupancy : Just Remote Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.rem_alluncore cacheTOR Occupancy : All from Remoteevent=0x36,umask=0xc001ffc801TOR Occupancy : All from Remote : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T : All remote requests (e.g. snoops, writebacks) that came from remote socketsunc_cha_tor_occupancy.rem_snpsuncore cacheTOR Occupancy : All Snoops from Remoteevent=0x36,umask=0xc001ff0801TOR Occupancy : All Snoops from Remote : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   T : All snoops to this LLC that came from remote socketsunc_cha_tor_occupancy.rrquncore cacheTOR Occupancy : RRQevent=0x36,umask=0x4001TOR Occupancy : RRQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_tor_occupancy.snps_from_remuncore cacheTOR Occupancy; All Snoops from Remoteevent=0x36,umask=0xc001ff0801For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   All snoops to this LLC that came from remote socketsunc_cha_tor_occupancy.wbquncore cacheTOR Occupancy : WBQevent=0x36,umask=0x8001TOR Occupancy : WBQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   Tunc_cha_wb_push_mtoi.llcuncore cacheWbPushMtoI : Pushed to LLCevent=0x56,umask=0x101WbPushMtoI : Pushed to LLC : Counts the number of times when the CHA was received WbPushMtoI : Counts the number of times when the CHA was able to push WbPushMToI to LLCunc_cha_wb_push_mtoi.memuncore cacheWbPushMtoI : Pushed to Memoryevent=0x56,umask=0x201WbPushMtoI : Pushed to Memory : Counts the number of times when the CHA was received WbPushMtoI : Counts the number of times when the CHA was unable to push WbPushMToI to LLC (hence pushed it to MEM)unc_cha_write_no_credits.mc0uncore cacheCHA iMC CHNx WRITE Credits Empty : MC0event=0x5a,umask=0x101CHA iMC CHNx WRITE Credits Empty : MC0 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 0 onlyunc_cha_write_no_credits.mc1uncore cacheCHA iMC CHNx WRITE Credits Empty : MC1event=0x5a,umask=0x201CHA iMC CHNx WRITE Credits Empty : MC1 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 1 onlyunc_cha_write_no_credits.mc2uncore cacheCHA iMC CHNx WRITE Credits Empty : MC2event=0x5a,umask=0x401CHA iMC CHNx WRITE Credits Empty : MC2 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 2 onlyunc_cha_write_no_credits.mc3uncore cacheCHA iMC CHNx WRITE Credits Empty : MC3event=0x5a,umask=0x801CHA iMC CHNx WRITE Credits Empty : MC3 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 3 onlyunc_cha_write_no_credits.mc4uncore cacheCHA iMC CHNx WRITE Credits Empty : MC4event=0x5a,umask=0x1001CHA iMC CHNx WRITE Credits Empty : MC4 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 4 onlyunc_cha_write_no_credits.mc5uncore cacheCHA iMC CHNx WRITE Credits Empty : MC5event=0x5a,umask=0x2001CHA iMC CHNx WRITE Credits Empty : MC5 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 5 onlyunc_cha_xpt_pref.drop0_conflictuncore cacheXPT Prefetches : Dropped (on 0?) - Conflictevent=0x6f,umask=0x801XPT Prefetches : Dropped (on 0?) - Conflict : Number of XPT prefetches dropped due to AD CMS write port contentionunc_cha_xpt_pref.drop0_nocrduncore cacheXPT Prefetches : Dropped (on 0?) - No Creditsevent=0x6f,umask=0x401XPT Prefetches : Dropped (on 0?) - No Credits : Number of XPT prefetches dropped due to lack of XPT AD egress creditsunc_cha_xpt_pref.drop1_conflictuncore cacheXPT Prefetches : Dropped (on 1?) - Conflictevent=0x6f,umask=0x8001XPT Prefetches : Dropped (on 1?) - Conflict : Number of XPT prefetches dropped due to AD CMS write port contentionunc_cha_xpt_pref.drop1_nocrduncore cacheXPT Prefetches : Dropped (on 1?) - No Creditsevent=0x6f,umask=0x4001XPT Prefetches : Dropped (on 1?) - No Credits : Number of XPT prefetches dropped due to lack of XPT AD egress creditsunc_cha_xpt_pref.sent0uncore cacheXPT Prefetches : Sent (on 0?)event=0x6f,umask=0x101XPT Prefetches : Sent (on 0?) : Number of XPT prefetches sentunc_cha_xpt_pref.sent1uncore cacheXPT Prefetches : Sent (on 1?)event=0x6f,umask=0x1001XPT Prefetches : Sent (on 1?) : Number of XPT prefetches sentuncore_cxlcmunc_cxlcm_clockticksuncore cxlCounts the number of lfclk ticksevent=0x1,umask=0x201unc_cxlcm_rxc_agf_inserts.cache_datauncore cxlNumber of Allocation to Mem Rxx AGF 0event=0x43,umask=0x801unc_cxlcm_rxc_agf_inserts.cache_req0uncore cxlNumber of Allocation to Cache Req AGF0event=0x43,umask=0x101unc_cxlcm_rxc_agf_inserts.cache_req1uncore cxlNumber of Allocation to Cache Rsp AGFevent=0x43,umask=0x201unc_cxlcm_rxc_agf_inserts.cache_rsp0uncore cxlNumber of Allocation to Cache Data AGFevent=0x43,umask=0x401unc_cxlcm_rxc_agf_inserts.cache_rsp1uncore cxlNumber of Allocation to Cache Rsp AGFevent=0x43,umask=0x4001unc_cxlcm_rxc_agf_inserts.mem_datauncore cxlNumber of Allocation to Cache Req AGF 1event=0x43,umask=0x2001unc_cxlcm_rxc_agf_inserts.mem_requncore cxlNumber of Allocation to Mem Data AGFevent=0x43,umask=0x1001unc_cxlcm_rxc_flits.ak_hdruncore cxlCount the number of Flits with AK setevent=0x4b,umask=0x1001unc_cxlcm_rxc_flits.be_hdruncore cxlCount the number of Flits with BE setevent=0x4b,umask=0x2001unc_cxlcm_rxc_flits.ctrluncore cxlCount the number of control flits receivedevent=0x4b,umask=0x401unc_cxlcm_rxc_flits.no_hdruncore cxlCount the number of Headerless flits receivedevent=0x4b,umask=0x801unc_cxlcm_rxc_flits.protuncore cxlCount the number of protocol flits receivedevent=0x4b,umask=0x201unc_cxlcm_rxc_flits.sz_hdruncore cxlCount the number of Flits with SZ setevent=0x4b,umask=0x4001unc_cxlcm_rxc_flits.validuncore cxlCount the number of flits receivedevent=0x4b,umask=0x101unc_cxlcm_rxc_flits.valid_msguncore cxlCount the number of valid messages in the flitevent=0x4b,umask=0x8001unc_cxlcm_rxc_misc.crc_errorsuncore cxlCount the number of CRC errors detectedevent=0x40,umask=0x801unc_cxlcm_rxc_misc.inituncore cxlCount the number of Init flits sentevent=0x40,umask=0x401unc_cxlcm_rxc_misc.llcrduncore cxlCount the number of LLCRD flits sentevent=0x40,umask=0x101unc_cxlcm_rxc_misc.retryuncore cxlCount the number of Retry flits sentevent=0x40,umask=0x201unc_cxlcm_rxc_pack_buf_full.cache_datauncore cxlNumber of cycles the Packing Buffer is Fullevent=0x52,umask=0x401unc_cxlcm_rxc_pack_buf_full.cache_requncore cxlNumber of cycles the Packing Buffer is Fullevent=0x52,umask=0x101unc_cxlcm_rxc_pack_buf_full.cache_rspuncore cxlNumber of cycles the Packing Buffer is Fullevent=0x52,umask=0x201unc_cxlcm_rxc_pack_buf_full.mem_datauncore cxlNumber of cycles the Packing Buffer is Fullevent=0x52,umask=0x1001unc_cxlcm_rxc_pack_buf_full.mem_requncore cxlNumber of cycles the Packing Buffer is Fullevent=0x52,umask=0x801unc_cxlcm_rxc_pack_buf_inserts.cache_datauncore cxlNumber of Allocation to Cache Data Packing bufferevent=0x41,umask=0x401unc_cxlcm_rxc_pack_buf_inserts.cache_requncore cxlNumber of Allocation to Cache Req Packing bufferevent=0x41,umask=0x101unc_cxlcm_rxc_pack_buf_inserts.cache_rspuncore cxlNumber of Allocation to Cache Rsp Packing bufferevent=0x41,umask=0x201unc_cxlcm_rxc_pack_buf_inserts.mem_datauncore cxlNumber of Allocation to Mem Data Packing bufferevent=0x41,umask=0x1001unc_cxlcm_rxc_pack_buf_inserts.mem_requncore cxlNumber of Allocation to Mem Rxx Packing bufferevent=0x41,umask=0x801unc_cxlcm_rxc_pack_buf_ne.cache_datauncore cxlNumber of cycles of Not Empty for Cache Data Packing bufferevent=0x42,umask=0x401unc_cxlcm_rxc_pack_buf_ne.cache_requncore cxlNumber of cycles of Not Empty for Cache Req Packing bufferevent=0x42,umask=0x101unc_cxlcm_rxc_pack_buf_ne.cache_rspuncore cxlNumber of cycles of Not Empty for Cache Rsp Packing bufferevent=0x42,umask=0x201unc_cxlcm_rxc_pack_buf_ne.mem_datauncore cxlNumber of cycles of Not Empty for Mem Data Packing bufferevent=0x42,umask=0x1001unc_cxlcm_rxc_pack_buf_ne.mem_requncore cxlNumber of cycles of Not Empty for Mem Rxx Packing bufferevent=0x42,umask=0x801unc_cxlcm_txc_flits.ak_hdruncore cxlCount the number of Flits with AK setevent=0x5,umask=0x1001unc_cxlcm_txc_flits.be_hdruncore cxlCount the number of Flits with BE setevent=0x5,umask=0x2001unc_cxlcm_txc_flits.ctrluncore cxlCount the number of control flits packedevent=0x5,umask=0x401unc_cxlcm_txc_flits.no_hdruncore cxlCount the number of Headerless flits packedevent=0x5,umask=0x801unc_cxlcm_txc_flits.protuncore cxlCount the number of protocol flits packedevent=0x5,umask=0x201unc_cxlcm_txc_flits.sz_hdruncore cxlCount the number of Flits with SZ setevent=0x5,umask=0x4001unc_cxlcm_txc_flits.validuncore cxlCount the number of flits packedevent=0x5,umask=0x101unc_cxlcm_txc_pack_buf_inserts.cache_datauncore cxlNumber of Allocation to Cache Data Packing bufferevent=0x2,umask=0x401unc_cxlcm_txc_pack_buf_inserts.cache_req0uncore cxlNumber of Allocation to Cache Req Packing bufferevent=0x2,umask=0x101unc_cxlcm_txc_pack_buf_inserts.cache_req1uncore cxlNumber of Allocation to Cache Rsp1 Packing bufferevent=0x2,umask=0x4001unc_cxlcm_txc_pack_buf_inserts.cache_rsp0uncore cxlNumber of Allocation to Cache Rsp0 Packing bufferevent=0x2,umask=0x201unc_cxlcm_txc_pack_buf_inserts.cache_rsp1uncore cxlNumber of Allocation to Cache Req Packing bufferevent=0x2,umask=0x2001unc_cxlcm_txc_pack_buf_inserts.mem_datauncore cxlNumber of Allocation to Mem Data Packing bufferevent=0x2,umask=0x1001unc_cxlcm_txc_pack_buf_inserts.mem_requncore cxlNumber of Allocation to Mem Rxx Packing bufferevent=0x2,umask=0x801uncore_cxldpunc_cxldp_clockticksuncore cxlCounts the number of uclk ticksevent=0x1,umask=0x101unc_cxldp_txc_agf_inserts.m2s_datauncore cxlNumber of Allocation to M2S Data AGFevent=0x2,umask=0x2001unc_cxldp_txc_agf_inserts.m2s_requncore cxlNumber of Allocation to M2S Req AGFevent=0x2,umask=0x1001unc_cxldp_txc_agf_inserts.u2c_datauncore cxlNumber of Allocation to U2C Data AGFevent=0x2,umask=0x801unc_cxldp_txc_agf_inserts.u2c_requncore cxlNumber of Allocation to U2C Req AGFevent=0x2,umask=0x101unc_cxldp_txc_agf_inserts.u2c_rsp0uncore cxlNumber of Allocation to U2C Rsp AGF 0event=0x2,umask=0x201unc_cxldp_txc_agf_inserts.u2c_rsp1uncore cxlNumber of Allocation to U2C Rsp AGF 1event=0x2,umask=0x401unc_i_cache_total_occupancy.memuncore interconnectTotal IRP occupancy of inbound read and write requests to coherent memoryevent=0xf,umask=0x401Total IRP occupancy of inbound read and write requests to coherent memory.  This is effectively the sum of read occupancy and write occupancyunc_i_clockticksuncore interconnectIRP Clockticksevent=0x101Number of IRP clock cycles while the event is enabledunc_i_faf_insertsuncore interconnectFAF - request insert from TCevent=0x1801unc_i_faf_occupancyuncore interconnectFAF occupancyevent=0x1901unc_i_irp_all.evictsuncore interconnect: All Inserts Outbound (BL, AK, Snoops)event=0x20,umask=0x401unc_i_irp_all.inbound_insertsuncore interconnect: All Inserts Inbound (p2p + faf + cset)event=0x20,umask=0x101unc_i_irp_all.outbound_insertsuncore interconnect: All Inserts Outbound (BL, AK, Snoops)event=0x20,umask=0x201unc_i_misc0.2nd_atomic_insertuncore interconnectCounts Timeouts - Set 0 : Cache Inserts of Atomic Transactions as Secondaryevent=0x1e,umask=0x1001unc_i_misc0.2nd_rd_insertuncore interconnectCounts Timeouts - Set 0 : Cache Inserts of Read Transactions as Secondaryevent=0x1e,umask=0x401unc_i_misc0.2nd_wr_insertuncore interconnectCounts Timeouts - Set 0 : Cache Inserts of Write Transactions as Secondaryevent=0x1e,umask=0x801unc_i_misc0.fast_rejuncore interconnectCounts Timeouts - Set 0 : Fastpath Rejectsevent=0x1e,umask=0x201unc_i_misc0.fast_requncore interconnectCounts Timeouts - Set 0 : Fastpath Requestsevent=0x1e,umask=0x101unc_i_misc0.fast_xferuncore interconnectCounts Timeouts - Set 0 : Fastpath Transfers From Primary to Secondaryevent=0x1e,umask=0x2001unc_i_misc0.pf_ack_hintuncore interconnectCounts Timeouts - Set 0 : Prefetch Ack Hints From Primary to Secondaryevent=0x1e,umask=0x4001unc_i_misc0.slowpath_fwpf_no_prfuncore interconnectCounts Timeouts - Set 0 : Slow path fwpf didn't find prefetchevent=0x1e,umask=0x8001unc_i_misc1.lost_fwduncore interconnectMisc Events - Set 1 : Lost Forwardevent=0x1f,umask=0x1001Misc Events - Set 1 : Lost Forward : Snoop pulled away ownership before a write was committedunc_i_misc1.sec_rcvd_invlduncore interconnectMisc Events - Set 1 : Received Invalidevent=0x1f,umask=0x2001Misc Events - Set 1 : Received Invalid : Secondary received a transfer that did not have sufficient MESI stateunc_i_misc1.sec_rcvd_vlduncore interconnectMisc Events - Set 1 : Received Validevent=0x1f,umask=0x4001Misc Events - Set 1 : Received Valid : Secondary received a transfer that did have sufficient MESI stateunc_i_misc1.slow_euncore interconnectMisc Events - Set 1 : Slow Transfer of E Lineevent=0x1f,umask=0x401Misc Events - Set 1 : Slow Transfer of E Line : Secondary received a transfer that did have sufficient MESI stateunc_i_misc1.slow_iuncore interconnectMisc Events - Set 1 : Slow Transfer of I Lineevent=0x1f,umask=0x101Misc Events - Set 1 : Slow Transfer of I Line : Snoop took cacheline ownership before write from data was committedunc_i_misc1.slow_muncore interconnectMisc Events - Set 1 : Slow Transfer of M Lineevent=0x1f,umask=0x801Misc Events - Set 1 : Slow Transfer of M Line : Snoop took cacheline ownership before write from data was committedunc_i_misc1.slow_suncore interconnectMisc Events - Set 1 : Slow Transfer of S Lineevent=0x1f,umask=0x201Misc Events - Set 1 : Slow Transfer of S Line : Secondary received a transfer that did not have sufficient MESI stateunc_i_snoop_resp.hit_esuncore interconnectSnoop Responses : Hit E or Sevent=0x12,umask=0x401unc_i_snoop_resp.hit_iuncore interconnectSnoop Responses : Hit Ievent=0x12,umask=0x201unc_i_snoop_resp.hit_muncore interconnectSnoop Responses : Hit Mevent=0x12,umask=0x801unc_i_snoop_resp.missuncore interconnectSnoop Responses : Missevent=0x12,umask=0x101unc_i_snoop_resp.snpcodeuncore interconnectSnoop Responses : SnpCodeevent=0x12,umask=0x1001unc_i_snoop_resp.snpdatauncore interconnectSnoop Responses : SnpDataevent=0x12,umask=0x2001unc_i_snoop_resp.snpinvuncore interconnectSnoop Responses : SnpInvevent=0x12,umask=0x4001unc_i_txr2_ad01_stall_credit_cyclesuncore interconnectUNC_I_TxR2_AD01_STALL_CREDIT_CYCLESevent=0x1c01: Counts the number times when it is not possible to issue a request to the M2PCIe because there are no Egress Credits available on AD0, A1 or AD0AD1 both. Stalls on both AD0 and AD1 will count as 2unc_i_txr2_ad0_stall_credit_cyclesuncore interconnectNo AD0 Egress Credits Stallsevent=0x1a01No AD0 Egress Credits Stalls : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no AD0 Egress Credits availableunc_i_txr2_ad1_stall_credit_cyclesuncore interconnectNo AD1 Egress Credits Stallsevent=0x1b01No AD1 Egress Credits Stalls : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no AD1 Egress Credits availableunc_i_txr2_bl_stall_credit_cyclesuncore interconnectNo BL Egress Credit Stallsevent=0x1d01No BL Egress Credit Stalls : Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits availableunc_i_txs_data_inserts_ncbuncore interconnectOutbound Read Requestsevent=0xd01Outbound Read Requests : Counts the number of requests issued to the switch (towards the devices)unc_i_txs_data_inserts_ncsuncore interconnectOutbound Read Requestsevent=0xe01Outbound Read Requests : Counts the number of requests issued to the switch (towards the devices)unc_i_txs_request_occupancyuncore interconnectOutbound Request Queue Occupancyevent=0xc01Outbound Request Queue Occupancy : Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices).  This can be used in conjunction with the allocations event in order to calculate average latency of outbound requestsunc_m2m_clockticksuncore interconnectM2M Clockticksevent=0x101Clockticks of the mesh to memory (M2M)unc_m2m_direct2core_not_taken_dirstateuncore interconnectCycles when direct to core mode (which bypasses the CHA) was disabledevent=0x17,umask=0x701unc_m2m_direct2core_not_taken_dirstate.non_cisgressuncore interconnectCycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgressevent=0x17,umask=0x201Cycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgress : Counts the number of time non cisgress D2C was not honoured by egress due to directory state constraintsunc_m2m_direct2core_not_taken_notforkeduncore interconnectCounts the time when FM didn't do d2c for fill reads (cross tile case)event=0x4a01unc_m2m_direct2core_txn_overrideuncore interconnectNumber of reads in which direct to core transaction were overriddenevent=0x18,umask=0x301unc_m2m_direct2core_txn_override.cisgressuncore interconnectNumber of reads in which direct to core transaction was overridden : Cisgressevent=0x18,umask=0x201unc_m2m_direct2core_txn_override.pmm_hituncore interconnectNumber of reads in which direct to core transaction was overridden : 2LM Hit?event=0x18,umask=0x101unc_m2m_direct2upitxn_override.pmm_hituncore interconnectNumber of times a direct to UPI transaction was overriddenevent=0x1c,umask=0x101Number of times a direct to UPI transaction was overridden. : Counts the number of times D2K wasn't honored even though the incoming request had d2k setunc_m2m_direct2upi_not_taken_creditsuncore interconnectNumber of reads in which direct to Intel UPI transactions were overriddenevent=0x1b,umask=0x701unc_m2m_direct2upi_not_taken_dirstateuncore interconnectCycles when direct to Intel UPI was disabledevent=0x1a,umask=0x701unc_m2m_direct2upi_not_taken_dirstate.cisgressuncore interconnectCycles when Direct2UPI was Disabled : Cisgress D2U Ignoredevent=0x1a,umask=0x401Cycles when Direct2UPI was Disabled : Cisgress D2U Ignored : Counts cisgress d2K that was not honored due to directory constraintsunc_m2m_direct2upi_not_taken_dirstate.egressuncore interconnectCycles when Direct2UPI was Disabled : Egress Ignored D2Uevent=0x1a,umask=0x101Cycles when Direct2UPI was Disabled : Egress Ignored D2U : Counts the number of time D2K was not honoured by egress due to directory state constraintsunc_m2m_direct2upi_not_taken_dirstate.non_cisgressuncore interconnectCycles when Direct2UPI was Disabled : Non Cisgress D2U Ignoredevent=0x1a,umask=0x201Cycles when Direct2UPI was Disabled : Non Cisgress D2U Ignored : Counts non cisgress d2K that was not honored due to directory constraintsunc_m2m_direct2upi_takenuncore interconnectMessages sent direct to the Intel UPIevent=0x19,umask=0x701Counts the number of times egress did D2K (Direct to KTI)unc_m2m_direct2upi_txn_overrideuncore interconnectNumber of reads that a message sent direct2 Intel UPI was overriddenevent=0x1c,umask=0x301unc_m2m_direct2upi_txn_override.cisgressuncore interconnectNumber of times a direct to UPI transaction was overriddenevent=0x1c,umask=0x201unc_m2m_directory_hit.clean_auncore interconnectDirectory Hit : On NonDirty Line in A Stateevent=0x1d,umask=0x8001unc_m2m_directory_hit.clean_iuncore interconnectDirectory Hit : On NonDirty Line in I Stateevent=0x1d,umask=0x1001unc_m2m_directory_hit.clean_puncore interconnectDirectory Hit : On NonDirty Line in L Stateevent=0x1d,umask=0x4001unc_m2m_directory_hit.clean_suncore interconnectDirectory Hit : On NonDirty Line in S Stateevent=0x1d,umask=0x2001unc_m2m_directory_hit.dirty_auncore interconnectDirectory Hit : On Dirty Line in A Stateevent=0x1d,umask=0x801unc_m2m_directory_hit.dirty_iuncore interconnectDirectory Hit : On Dirty Line in I Stateevent=0x1d,umask=0x101unc_m2m_directory_hit.dirty_puncore interconnectDirectory Hit : On Dirty Line in L Stateevent=0x1d,umask=0x401unc_m2m_directory_hit.dirty_suncore interconnectDirectory Hit : On Dirty Line in S Stateevent=0x1d,umask=0x201unc_m2m_directory_lookup.anyuncore interconnectMulti-socket cacheline Directory lookups (any state found)event=0x20,umask=0x101Counts the number of hit data returns to egress with any directory to non persistent memoryunc_m2m_directory_lookup.state_auncore interconnectMulti-socket cacheline Directory lookups (cacheline found in A state)event=0x20,umask=0x801Counts the number of hit data returns to egress with directory A to non persistent memoryunc_m2m_directory_lookup.state_iuncore interconnectMulti-socket cacheline Directory lookup (cacheline found in I state)event=0x20,umask=0x201Counts the number of hit data returns to egress with directory I to non persistent memoryunc_m2m_directory_lookup.state_suncore interconnectMulti-socket cacheline Directory lookup (cacheline found in S state)event=0x20,umask=0x401Counts the number of hit data returns to egress with directory S to non persistent memoryunc_m2m_directory_miss.clean_auncore interconnectDirectory Miss : On NonDirty Line in A Stateevent=0x1e,umask=0x8001unc_m2m_directory_miss.clean_iuncore interconnectDirectory Miss : On NonDirty Line in I Stateevent=0x1e,umask=0x1001unc_m2m_directory_miss.clean_puncore interconnectDirectory Miss : On NonDirty Line in L Stateevent=0x1e,umask=0x4001unc_m2m_directory_miss.clean_suncore interconnectDirectory Miss : On NonDirty Line in S Stateevent=0x1e,umask=0x2001unc_m2m_directory_miss.dirty_auncore interconnectDirectory Miss : On Dirty Line in A Stateevent=0x1e,umask=0x801unc_m2m_directory_miss.dirty_iuncore interconnectDirectory Miss : On Dirty Line in I Stateevent=0x1e,umask=0x101unc_m2m_directory_miss.dirty_puncore interconnectDirectory Miss : On Dirty Line in L Stateevent=0x1e,umask=0x401unc_m2m_directory_miss.dirty_suncore interconnectDirectory Miss : On Dirty Line in S Stateevent=0x1e,umask=0x201unc_m2m_directory_update.a2iuncore interconnectMulti-socket cacheline Directory update from A to Ievent=0x21,umask=0x32001unc_m2m_directory_update.a2suncore interconnectMulti-socket cacheline Directory update from A to Sevent=0x21,umask=0x34001unc_m2m_directory_update.anyuncore interconnectMulti-socket cacheline Directory update from/to Any stateevent=0x21,umask=0x30101unc_m2m_directory_update.a_to_i_hit_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x12001Counts 1lm or 2lm hit  data returns that would result in directory update from A to I to non persistent memory (DRAM or HBM)unc_m2m_directory_update.a_to_i_miss_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x22001Counts 2lm miss  data returns that would result in directory update from A to I to non persistent memory (DRAM or HBM)unc_m2m_directory_update.a_to_s_hit_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x14001Counts 1lm or 2lm hit  data returns that would result in directory update from A to S to non persistent memory (DRAM or HBM)unc_m2m_directory_update.a_to_s_miss_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x24001Counts 2lm miss  data returns that would result in directory update from A to S to non persistent memory (DRAM or HBM)unc_m2m_directory_update.hit_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x10101Counts any 1lm or 2lm hit data return that would result in directory update to non persistent memory (DRAM or HBM)unc_m2m_directory_update.i2auncore interconnectMulti-socket cacheline Directory update from I to Aevent=0x21,umask=0x30401unc_m2m_directory_update.i2suncore interconnectMulti-socket cacheline Directory update from I to Sevent=0x21,umask=0x30201unc_m2m_directory_update.i_to_a_hit_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x10401Counts 1lm or 2lm hit  data returns that would result in directory update from I to A to non persistent memory (DRAM or HBM)unc_m2m_directory_update.i_to_a_miss_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x20401Counts 2lm miss  data returns that would result in directory update from I to A to non persistent memory (DRAM or HBM)unc_m2m_directory_update.i_to_s_hit_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x10201Counts 1lm or 2lm hit  data returns that would result in directory update from I to S to non persistent memory (DRAM or HBM)unc_m2m_directory_update.i_to_s_miss_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x20201Counts  2lm miss  data returns that would result in directory update from I to S to non persistent memory (DRAM or HBM)unc_m2m_directory_update.miss_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x20101Counts any 2lm miss data return that would result in directory update to non persistent memory (DRAM or HBM)unc_m2m_directory_update.s2auncore interconnectMulti-socket cacheline Directory update from S to Aevent=0x21,umask=0x31001unc_m2m_directory_update.s2iuncore interconnectMulti-socket cacheline Directory update from S to Ievent=0x21,umask=0x30801unc_m2m_directory_update.s_to_a_hit_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x11001Counts 1lm or 2lm hit  data returns that would result in directory update from S to A to non persistent memory (DRAM or HBM)unc_m2m_directory_update.s_to_a_miss_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x21001Counts 2lm miss  data returns that would result in directory update from S to A to non persistent memory (DRAM or HBM)unc_m2m_directory_update.s_to_i_hit_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x10801Counts 1lm or 2lm hit  data returns that would result in directory update from S to I to non persistent memory (DRAM or HBM)unc_m2m_directory_update.s_to_i_miss_non_pmmuncore interconnectMulti-socket cacheline Directory Updatesevent=0x21,umask=0x20801Counts 2lm miss  data returns that would result in directory update from S to I to non persistent memory (DRAM or HBM)unc_m2m_egress_ordering.iv_snoopgo_dnuncore interconnectEgress Blocking due to Ordering requirements : Downevent=0xba,umask=0x8000000401Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2m_egress_ordering.iv_snoopgo_upuncore interconnectEgress Blocking due to Ordering requirements : Upevent=0xba,umask=0x8000000101Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2m_igr_starve_winner.mask7uncore interconnectCount when Starve Glocab counter is at 7event=0x44,umask=0x8001unc_m2m_imc_reads.alluncore interconnectReads to iMC issuedevent=0x24,umask=0x30401unc_m2m_imc_reads.ch0.to_nm1lmuncore interconnectUNC_M2M_IMC_READS.CH0.TO_NM1LMevent=0x24,umask=0x10801unc_m2m_imc_reads.ch0.to_nmcacheuncore interconnectUNC_M2M_IMC_READS.CH0.TO_NMCacheevent=0x24,umask=0x11001unc_m2m_imc_reads.ch0_alluncore interconnectUNC_M2M_IMC_READS.CH0_ALLevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10401unc_m2m_imc_reads.ch0_from_tgruncore interconnectUNC_M2M_IMC_READS.CH0_FROM_TGRevent=0x24,umask=0x14001unc_m2m_imc_reads.ch0_isochuncore interconnectUNC_M2M_IMC_READS.CH0_ISOCHevent=0x24,umask=0x10201unc_m2m_imc_reads.ch0_normaluncore interconnectUNC_M2M_IMC_READS.CH0_NORMALevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10101unc_m2m_imc_reads.ch0_to_ddr_as_cacheuncore interconnectUNC_M2M_IMC_READS.CH0_TO_DDR_AS_CACHEevent=0x24,umask=0x11001unc_m2m_imc_reads.ch0_to_ddr_as_memuncore interconnectUNC_M2M_IMC_READS.CH0_TO_DDR_AS_MEMevent=0x24,umask=0x10801unc_m2m_imc_reads.ch0_to_pmmuncore interconnectUNC_M2M_IMC_READS.CH0_TO_PMMevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x12001unc_m2m_imc_reads.ch1.to_nm1lmuncore interconnectUNC_M2M_IMC_READS.CH1.TO_NM1LMevent=0x24,umask=0x20801unc_m2m_imc_reads.ch1.to_nmcacheuncore interconnectUNC_M2M_IMC_READS.CH1.TO_NMCacheevent=0x24,umask=0x21001unc_m2m_imc_reads.ch1_alluncore interconnectUNC_M2M_IMC_READS.CH1_ALLevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20401unc_m2m_imc_reads.ch1_from_tgruncore interconnectUNC_M2M_IMC_READS.CH1_FROM_TGRevent=0x24,umask=0x24001unc_m2m_imc_reads.ch1_isochuncore interconnectUNC_M2M_IMC_READS.CH1_ISOCHevent=0x24,umask=0x20201unc_m2m_imc_reads.ch1_normaluncore interconnectUNC_M2M_IMC_READS.CH1_NORMALevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20101unc_m2m_imc_reads.ch1_to_ddr_as_cacheuncore interconnectUNC_M2M_IMC_READS.CH1_TO_DDR_AS_CACHEevent=0x24,umask=0x21001unc_m2m_imc_reads.ch1_to_ddr_as_memuncore interconnectUNC_M2M_IMC_READS.CH1_TO_DDR_AS_MEMevent=0x24,umask=0x20801unc_m2m_imc_reads.ch1_to_pmmuncore interconnectUNC_M2M_IMC_READS.CH1_TO_PMMevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x22001unc_m2m_imc_reads.from_tgruncore interconnectUNC_M2M_IMC_READS.FROM_TGRevent=0x24,umask=0x34001unc_m2m_imc_reads.isochuncore interconnectUNC_M2M_IMC_READS.ISOCHevent=0x24,umask=0x30201unc_m2m_imc_reads.normaluncore interconnectUNC_M2M_IMC_READS.NORMALevent=0x24,umask=0x30101unc_m2m_imc_reads.to_ddr_as_cacheuncore interconnectUNC_M2M_IMC_READS.TO_DDR_AS_CACHEevent=0x24,umask=0x31001unc_m2m_imc_reads.to_ddr_as_memuncore interconnectUNC_M2M_IMC_READS.TO_DDR_AS_MEMevent=0x24,umask=0x30801unc_m2m_imc_reads.to_nm1lmuncore interconnectUNC_M2M_IMC_READS.TO_NM1LMevent=0x24,umask=0x30801unc_m2m_imc_reads.to_nmcacheuncore interconnectUNC_M2M_IMC_READS.TO_NMCACHEevent=0x24,umask=0x31001unc_m2m_imc_reads.to_pmmuncore interconnectUNC_M2M_IMC_READS.TO_PMMevent=0x24,umask=0x32001unc_m2m_imc_writes.alluncore interconnectAll Writes - All Channelsevent=0x25,umask=0x181001unc_m2m_imc_writes.ch0.niuncore interconnectNon-Inclusive - Ch0event=0x2501unc_m2m_imc_writes.ch0_alluncore interconnectUNC_M2M_IMC_WRITES.CH0_ALLevent=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x81001unc_m2m_imc_writes.ch0_from_tgruncore interconnectFrom TGR - Ch0event=0x2501unc_m2m_imc_writes.ch0_fulluncore interconnectUNC_M2M_IMC_WRITES.CH0_FULLevent=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x80101unc_m2m_imc_writes.ch0_full_isochuncore interconnectUNC_M2M_IMC_WRITES.CH0_FULL_ISOCHevent=0x25,umask=0x80401unc_m2m_imc_writes.ch0_niuncore interconnectNon-Inclusive - Ch0event=0x2501unc_m2m_imc_writes.ch0_ni_missuncore interconnectNon-Inclusive Miss - Ch0event=0x2501unc_m2m_imc_writes.ch0_partialuncore interconnectUNC_M2M_IMC_WRITES.CH0_PARTIALevent=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x80201unc_m2m_imc_writes.ch0_partial_isochuncore interconnectUNC_M2M_IMC_WRITES.CH0_PARTIAL_ISOCHevent=0x25,umask=0x80801unc_m2m_imc_writes.ch0_to_ddr_as_cacheuncore interconnectDDR, acting as Cache - Ch0event=0x25,umask=0x84001unc_m2m_imc_writes.ch0_to_ddr_as_memuncore interconnectUNC_M2M_IMC_WRITES.CH0_TO_DDR_AS_MEMevent=0x25,umask=0x82001unc_m2m_imc_writes.ch0_to_pmmuncore interconnectPMM - Ch0event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x88001PMM - Ch0 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMCunc_m2m_imc_writes.ch1.niuncore interconnectNon-Inclusive - Ch1event=0x2501unc_m2m_imc_writes.ch1_alluncore interconnectAll Writes - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101001unc_m2m_imc_writes.ch1_from_tgruncore interconnectFrom TGR - Ch1event=0x2501unc_m2m_imc_writes.ch1_fulluncore interconnectFull Line Non-ISOCH - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x100101unc_m2m_imc_writes.ch1_full_isochuncore interconnectISOCH Full Line - Ch1event=0x25,umask=0x100401unc_m2m_imc_writes.ch1_niuncore interconnectNon-Inclusive - Ch1event=0x2501unc_m2m_imc_writes.ch1_ni_missuncore interconnectNon-Inclusive Miss - Ch1event=0x2501unc_m2m_imc_writes.ch1_partialuncore interconnectPartial Non-ISOCH - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x100201unc_m2m_imc_writes.ch1_partial_isochuncore interconnectISOCH Partial - Ch1event=0x25,umask=0x100801unc_m2m_imc_writes.ch1_to_ddr_as_cacheuncore interconnectDDR, acting as Cache - Ch1event=0x25,umask=0x104001unc_m2m_imc_writes.ch1_to_ddr_as_memuncore interconnectDDR - Ch1event=0x25,umask=0x102001unc_m2m_imc_writes.ch1_to_pmmuncore interconnectPMM - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x108001PMM - Ch1 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMCunc_m2m_imc_writes.from_tgruncore interconnectFrom TGR - All Channelsevent=0x2501unc_m2m_imc_writes.fulluncore interconnectFull Non-ISOCH - All Channelsevent=0x25,umask=0x180101unc_m2m_imc_writes.full_isochuncore interconnectISOCH Full Line - All Channelsevent=0x25,umask=0x180401unc_m2m_imc_writes.niuncore interconnectNon-Inclusive - All Channelsevent=0x2501unc_m2m_imc_writes.ni_missuncore interconnectNon-Inclusive Miss - All Channelsevent=0x2501unc_m2m_imc_writes.partialuncore interconnectPartial Non-ISOCH - All Channelsevent=0x25,umask=0x180201unc_m2m_imc_writes.partial_isochuncore interconnectISOCH Partial - All Channelsevent=0x25,umask=0x180801unc_m2m_imc_writes.to_ddr_as_cacheuncore interconnectDDR, acting as Cache - All Channelsevent=0x25,umask=0x184001unc_m2m_imc_writes.to_ddr_as_memuncore interconnectDDR - All Channelsevent=0x25,umask=0x182001unc_m2m_imc_writes.to_pmmuncore interconnectPMM - All Channelsevent=0x25,umask=0x188001unc_m2m_prefcam_cis_dropsuncore interconnectUNC_M2M_PREFCAM_CIS_DROPSevent=0x5c01unc_m2m_prefcam_demand_drops.ch0_upiuncore interconnectData Prefetches Droppedevent=0x58,umask=0x201unc_m2m_prefcam_demand_drops.ch0_xptuncore interconnectData Prefetches Droppedevent=0x58,umask=0x101unc_m2m_prefcam_demand_drops.ch1_upiuncore interconnectData Prefetches Droppedevent=0x58,umask=0x801unc_m2m_prefcam_demand_drops.ch1_xptuncore interconnectData Prefetches Droppedevent=0x58,umask=0x401unc_m2m_prefcam_demand_drops.upi_allchuncore interconnectData Prefetches Dropped : UPI - All Channelsevent=0x58,umask=0xa01unc_m2m_prefcam_demand_drops.xpt_allchuncore interconnectData Prefetches Droppedevent=0x58,umask=0x501unc_m2m_prefcam_demand_merge.upi_allchuncore interconnect: UPI - All Channelsevent=0x5d,umask=0xa01unc_m2m_prefcam_demand_merge.xpt_allchuncore interconnect: XPT - All Channelsevent=0x5d,umask=0x501unc_m2m_prefcam_demand_no_merge.rd_mergeduncore interconnectDemands Not Merged with CAMed Prefetchesevent=0x5e,umask=0x4001unc_m2m_prefcam_demand_no_merge.wr_mergeduncore interconnectDemands Not Merged with CAMed Prefetchesevent=0x5e,umask=0x2001unc_m2m_prefcam_demand_no_merge.wr_squasheduncore interconnectDemands Not Merged with CAMed Prefetchesevent=0x5e,umask=0x1001unc_m2m_prefcam_inserts.ch0_upiuncore interconnectPrefetch CAM Inserts : UPI - Ch 0event=0x56,umask=0x201unc_m2m_prefcam_inserts.ch0_xptuncore interconnectPrefetch CAM Inserts : XPT - Ch 0event=0x56,umask=0x101unc_m2m_prefcam_inserts.ch1_upiuncore interconnectPrefetch CAM Inserts : UPI - Ch 1event=0x56,umask=0x801unc_m2m_prefcam_inserts.ch1_xptuncore interconnectPrefetch CAM Inserts : XPT - Ch 1event=0x56,umask=0x401unc_m2m_prefcam_inserts.upi_allchuncore interconnectPrefetch CAM Inserts : UPI - All Channelsevent=0x56,umask=0xa01unc_m2m_prefcam_inserts.xpt_allchuncore interconnectPrefetch CAM Inserts : XPT - All Channelsevent=0x56,umask=0x501Prefetch CAM Inserts : XPT -All Channelsunc_m2m_prefcam_occupancy.allchuncore interconnectPrefetch CAM Occupancy : All Channelsevent=0x54,umask=0x301unc_m2m_prefcam_occupancy.ch0uncore interconnectPrefetch CAM Occupancy : Channel 0event=0x54,umask=0x101unc_m2m_prefcam_occupancy.ch1uncore interconnectPrefetch CAM Occupancy : Channel 1event=0x54,umask=0x201unc_m2m_prefcam_resp_miss.allchuncore interconnectAll Channelsevent=0x5f,umask=0x301unc_m2m_prefcam_resp_miss.ch0uncore interconnect: Channel 0event=0x5f,umask=0x101unc_m2m_prefcam_resp_miss.ch1uncore interconnect: Channel 1event=0x5f,umask=0x201unc_m2m_prefcam_rxc_deallocs.1lm_posteduncore interconnectUNC_M2M_PREFCAM_RxC_DEALLOCS.1LM_POSTEDevent=0x62,umask=0x201unc_m2m_prefcam_rxc_deallocs.cisuncore interconnectUNC_M2M_PREFCAM_RxC_DEALLOCS.CISevent=0x62,umask=0x801unc_m2m_prefcam_rxc_deallocs.pmm_memmode_acceptuncore interconnectUNC_M2M_PREFCAM_RxC_DEALLOCS.PMM_MEMMODE_ACCEPTevent=0x62,umask=0x401unc_m2m_prefcam_rxc_deallocs.squasheduncore interconnectUNC_M2M_PREFCAM_RxC_DEALLOCS.SQUASHEDevent=0x62,umask=0x101unc_m2m_prefcam_rxc_occupancyuncore interconnectAD Ingress (from CMS) Occupancy - Prefetchesevent=0x6001unc_m2m_rxc_ad_insertsuncore interconnectAD Ingress (from CMS) : AD Ingress (from CMS) Allocationsevent=0x2,umask=0x101unc_m2m_rxc_ad_occupancyuncore interconnectAD Ingress (from CMS) Occupancyevent=0x301unc_m2m_tag_hit.nm_rd_hit_cleanuncore interconnectClean NearMem Read Hitevent=0x1f,umask=0x101Counts clean full line read hits (reads and RFOs)unc_m2m_tag_hit.nm_rd_hit_dirtyuncore interconnectDirty NearMem Read Hitevent=0x1f,umask=0x201Counts dirty full line read hits (reads and RFOs)unc_m2m_tag_hit.nm_ufill_hit_cleanuncore interconnectTag Hit : Clean NearMem Underfill Hitevent=0x1f,umask=0x401Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean underfill hits due to a partial writeunc_m2m_tag_hit.nm_ufill_hit_dirtyuncore interconnectTag Hit : Dirty NearMem Underfill Hitevent=0x1f,umask=0x801Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty underfill read hits due to a partial writeunc_m2m_tag_missuncore interconnectUNC_M2M_TAG_MISSevent=0x4b,umask=0x301unc_m2m_tgr_ad_creditsuncore interconnectNumber AD Ingress Creditsevent=0x2e01unc_m2m_tgr_bl_creditsuncore interconnectNumber BL Ingress Creditsevent=0x2f01unc_m2m_tracker_inserts.ch0uncore interconnectTracker Inserts : Channel 0event=0x32,umask=0x10401unc_m2m_tracker_inserts.ch1uncore interconnectTracker Inserts : Channel 1event=0x32,umask=0x20401unc_m2m_tracker_occupancy.ch0uncore interconnectTracker Occupancy : Channel 0event=0x33,umask=0x101unc_m2m_tracker_occupancy.ch1uncore interconnectTracker Occupancy : Channel 1event=0x33,umask=0x201unc_m2m_wpq_flush.ch0uncore interconnectWPQ Flush : Channel 0event=0x42,umask=0x101unc_m2m_wpq_flush.ch1uncore interconnectWPQ Flush : Channel 1event=0x42,umask=0x201unc_m2m_wpq_no_reg_crd.chn0uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular : Channel 0event=0x37,umask=0x101unc_m2m_wpq_no_reg_crd.chn1uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular : Channel 1event=0x37,umask=0x201unc_m2m_wpq_no_spec_crd.chn0uncore interconnectM2M->iMC WPQ Cycles w/Credits - Special : Channel 0event=0x38,umask=0x101unc_m2m_wpq_no_spec_crd.chn1uncore interconnectM2M->iMC WPQ Cycles w/Credits - Special : Channel 1event=0x38,umask=0x201unc_m2m_wr_tracker_inserts.ch0uncore interconnectWrite Tracker Inserts : Channel 0event=0x40,umask=0x101unc_m2m_wr_tracker_inserts.ch1uncore interconnectWrite Tracker Inserts : Channel 1event=0x40,umask=0x201unc_m2m_wr_tracker_ne.ch0uncore interconnectWrite Tracker Cycles Not Empty : Channel 0event=0x35,umask=0x101unc_m2m_wr_tracker_ne.ch1uncore interconnectWrite Tracker Cycles Not Empty : Channel 1event=0x35,umask=0x201unc_m2m_wr_tracker_ne.mirruncore interconnectWrite Tracker Cycles Not Empty : Mirrorevent=0x35,umask=0x401unc_m2m_wr_tracker_ne.mirr_nontgruncore interconnectWrite Tracker Cycles Not Emptyevent=0x35,umask=0x801unc_m2m_wr_tracker_ne.mirr_pwruncore interconnectWrite Tracker Cycles Not Emptyevent=0x35,umask=0x1001unc_m2m_wr_tracker_nonposted_inserts.ch0uncore interconnectWrite Tracker Non-Posted Inserts : Channel 0event=0x4d,umask=0x101unc_m2m_wr_tracker_nonposted_inserts.ch1uncore interconnectWrite Tracker Non-Posted Inserts : Channel 1event=0x4d,umask=0x201unc_m2m_wr_tracker_nonposted_occupancy.ch0uncore interconnectWrite Tracker Non-Posted Occupancy : Channel 0event=0x4c,umask=0x101unc_m2m_wr_tracker_nonposted_occupancy.ch1uncore interconnectWrite Tracker Non-Posted Occupancy : Channel 1event=0x4c,umask=0x201unc_m2m_wr_tracker_posted_inserts.ch0uncore interconnectWrite Tracker Posted Inserts : Channel 0event=0x48,umask=0x101unc_m2m_wr_tracker_posted_inserts.ch1uncore interconnectWrite Tracker Posted Inserts : Channel 1event=0x48,umask=0x201unc_m2m_wr_tracker_posted_occupancy.ch0uncore interconnectWrite Tracker Posted Occupancy : Channel 0event=0x47,umask=0x101unc_m2m_wr_tracker_posted_occupancy.ch1uncore interconnectWrite Tracker Posted Occupancy : Channel 1event=0x47,umask=0x201unc_m3upi_cha_ad_credits_empty.requncore interconnectCBox AD Credits Empty : Requestsevent=0x22,umask=0x401CBox AD Credits Empty : Requests : No credits available to send to Cbox on the AD Ring (covers higher CBoxes)unc_m3upi_cha_ad_credits_empty.snpuncore interconnectCBox AD Credits Empty : Snoopsevent=0x22,umask=0x801CBox AD Credits Empty : Snoops : No credits available to send to Cbox on the AD Ring (covers higher CBoxes)unc_m3upi_cha_ad_credits_empty.vnauncore interconnectCBox AD Credits Empty : VNA Messagesevent=0x22,umask=0x101CBox AD Credits Empty : VNA Messages : No credits available to send to Cbox on the AD Ring (covers higher CBoxes)unc_m3upi_cha_ad_credits_empty.wbuncore interconnectCBox AD Credits Empty : Writebacksevent=0x22,umask=0x201CBox AD Credits Empty : Writebacks : No credits available to send to Cbox on the AD Ring (covers higher CBoxes)unc_m3upi_clockticksuncore interconnectM3UPI Clockticksevent=0x101Number of M2UPI clock cycles while the event is enabledunc_m3upi_cms_clockticksuncore interconnectM3UPI CMS Clockticksevent=0xc001unc_m3upi_d2c_sentuncore interconnectD2C Sentevent=0x2b01D2C Sent : Count cases BL sends direct to coreunc_m3upi_d2u_sentuncore interconnectD2U Sentevent=0x2a01D2U Sent : Cases where SMI3 sends D2U commandunc_m3upi_egress_ordering.iv_snoopgo_dnuncore interconnectEgress Blocking due to Ordering requirements : Downevent=0xba,umask=0x401Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m3upi_egress_ordering.iv_snoopgo_upuncore interconnectEgress Blocking due to Ordering requirements : Upevent=0xba,umask=0x101Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m3upi_m2_bl_credits_empty.iio1_ncbuncore interconnectM2 BL Credits Empty : IIO0 and IIO1 share the same ring destination. (1 VN0 credit only)event=0x23,umask=0x101M2 BL Credits Empty : IIO0 and IIO1 share the same ring destination. (1 VN0 credit only) : No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.iio2_ncbuncore interconnectM2 BL Credits Empty : IIO2event=0x23,umask=0x201M2 BL Credits Empty : IIO2 : No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.iio3_ncbuncore interconnectM2 BL Credits Empty : IIO3event=0x23,umask=0x401M2 BL Credits Empty : IIO3 : No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.iio4_ncbuncore interconnectM2 BL Credits Empty : IIO4event=0x23,umask=0x801M2 BL Credits Empty : IIO4 : No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.iio5_ncbuncore interconnectM2 BL Credits Empty : IIO5event=0x23,umask=0x1001M2 BL Credits Empty : IIO5 : No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.ncsuncore interconnectM2 BL Credits Empty : All IIO targets for NCS are in single mask. ORs them togetherevent=0x23,umask=0x4001M2 BL Credits Empty : All IIO targets for NCS are in single mask. ORs them together : No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.ncs_seluncore interconnectM2 BL Credits Empty : Selected M2p BL NCS creditsevent=0x23,umask=0x8001M2 BL Credits Empty : Selected M2p BL NCS credits : No vn0 and vna credits available to send to M2unc_m3upi_m2_bl_credits_empty.ubox_ncbuncore interconnectM2 BL Credits Empty : IIO5event=0x23,umask=0x2001M2 BL Credits Empty : IIO5 : No vn0 and vna credits available to send to M2unc_m3upi_multi_slot_rcvd.ad_slot0uncore interconnectMulti Slot Flit Received : AD - Slot 0event=0x3e,umask=0x101Multi Slot Flit Received : AD - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.ad_slot1uncore interconnectMulti Slot Flit Received : AD - Slot 1event=0x3e,umask=0x201Multi Slot Flit Received : AD - Slot 1 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.ad_slot2uncore interconnectMulti Slot Flit Received : AD - Slot 2event=0x3e,umask=0x401Multi Slot Flit Received : AD - Slot 2 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.ak_slot0uncore interconnectMulti Slot Flit Received : AK - Slot 0event=0x3e,umask=0x1001Multi Slot Flit Received : AK - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.ak_slot2uncore interconnectMulti Slot Flit Received : AK - Slot 2event=0x3e,umask=0x2001Multi Slot Flit Received : AK - Slot 2 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_multi_slot_rcvd.bl_slot0uncore interconnectMulti Slot Flit Received : BL - Slot 0event=0x3e,umask=0x801Multi Slot Flit Received : BL - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations)unc_m3upi_rxc_arb_lost_vn0.ad_requncore interconnectLost Arb for VN0 : REQ on ADevent=0x4b,umask=0x101Lost Arb for VN0 : REQ on AD : VN0 message requested but lost arbitration : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_lost_vn0.ad_rspuncore interconnectLost Arb for VN0 : RSP on ADevent=0x4b,umask=0x401Lost Arb for VN0 : RSP on AD : VN0 message requested but lost arbitration : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_lost_vn0.ad_snpuncore interconnectLost Arb for VN0 : SNP on ADevent=0x4b,umask=0x201Lost Arb for VN0 : SNP on AD : VN0 message requested but lost arbitration : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_lost_vn0.bl_ncbuncore interconnectLost Arb for VN0 : NCB on BLevent=0x4b,umask=0x2001Lost Arb for VN0 : NCB on BL : VN0 message requested but lost arbitration : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_lost_vn0.bl_ncsuncore interconnectLost Arb for VN0 : NCS on BLevent=0x4b,umask=0x4001Lost Arb for VN0 : NCS on BL : VN0 message requested but lost arbitration : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_lost_vn0.bl_rspuncore interconnectLost Arb for VN0 : RSP on BLevent=0x4b,umask=0x801Lost Arb for VN0 : RSP on BL : VN0 message requested but lost arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_lost_vn0.bl_wbuncore interconnectLost Arb for VN0 : WB on BLevent=0x4b,umask=0x1001Lost Arb for VN0 : WB on BL : VN0 message requested but lost arbitration : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_lost_vn1.ad_requncore interconnectLost Arb for VN1 : REQ on ADevent=0x4c,umask=0x101Lost Arb for VN1 : REQ on AD : VN1 message requested but lost arbitration : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_lost_vn1.ad_rspuncore interconnectLost Arb for VN1 : RSP on ADevent=0x4c,umask=0x401Lost Arb for VN1 : RSP on AD : VN1 message requested but lost arbitration : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_lost_vn1.ad_snpuncore interconnectLost Arb for VN1 : SNP on ADevent=0x4c,umask=0x201Lost Arb for VN1 : SNP on AD : VN1 message requested but lost arbitration : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_lost_vn1.bl_ncbuncore interconnectLost Arb for VN1 : NCB on BLevent=0x4c,umask=0x2001Lost Arb for VN1 : NCB on BL : VN1 message requested but lost arbitration : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_lost_vn1.bl_ncsuncore interconnectLost Arb for VN1 : NCS on BLevent=0x4c,umask=0x4001Lost Arb for VN1 : NCS on BL : VN1 message requested but lost arbitration : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_lost_vn1.bl_rspuncore interconnectLost Arb for VN1 : RSP on BLevent=0x4c,umask=0x801Lost Arb for VN1 : RSP on BL : VN1 message requested but lost arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_lost_vn1.bl_wbuncore interconnectLost Arb for VN1 : WB on BLevent=0x4c,umask=0x1001Lost Arb for VN1 : WB on BL : VN1 message requested but lost arbitration : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_misc.adbl_parallel_win_vn0uncore interconnectArb Miscellaneous : AD, BL Parallel Win VN0event=0x4d,umask=0x1001Arb Miscellaneous : AD, BL Parallel Win VN0 : AD and BL messages won arbitration concurrently / in parallelunc_m3upi_rxc_arb_misc.adbl_parallel_win_vn1uncore interconnectArb Miscellaneous : AD, BL Parallel Win VN1event=0x4d,umask=0x2001Arb Miscellaneous : AD, BL Parallel Win VN1 : AD and BL messages won arbitration concurrently / in parallelunc_m3upi_rxc_arb_misc.all_parallel_winuncore interconnectArb Miscellaneous : Max Parallel Winevent=0x4d,umask=0x8001Arb Miscellaneous : Max Parallel Win : VN0 and VN1 arbitration sub-pipelines both produced AD and BL winners (maximum possible parallel winners)unc_m3upi_rxc_arb_misc.no_prog_ad_vn0uncore interconnectArb Miscellaneous : No Progress on Pending AD VN0event=0x4d,umask=0x101Arb Miscellaneous : No Progress on Pending AD VN0 : Arbitration stage made no progress on pending ad vn0 messages because slotting stage cannot accept new messageunc_m3upi_rxc_arb_misc.no_prog_ad_vn1uncore interconnectArb Miscellaneous : No Progress on Pending AD VN1event=0x4d,umask=0x201Arb Miscellaneous : No Progress on Pending AD VN1 : Arbitration stage made no progress on pending ad vn1 messages because slotting stage cannot accept new messageunc_m3upi_rxc_arb_misc.no_prog_bl_vn0uncore interconnectArb Miscellaneous : No Progress on Pending BL VN0event=0x4d,umask=0x401Arb Miscellaneous : No Progress on Pending BL VN0 : Arbitration stage made no progress on pending bl vn0 messages because slotting stage cannot accept new messageunc_m3upi_rxc_arb_misc.no_prog_bl_vn1uncore interconnectArb Miscellaneous : No Progress on Pending BL VN1event=0x4d,umask=0x801Arb Miscellaneous : No Progress on Pending BL VN1 : Arbitration stage made no progress on pending bl vn1 messages because slotting stage cannot accept new messageunc_m3upi_rxc_arb_misc.vn01_parallel_winuncore interconnectArb Miscellaneous : VN0, VN1 Parallel Winevent=0x4d,umask=0x4001Arb Miscellaneous : VN0, VN1 Parallel Win : VN0 and VN1 arbitration sub-pipelines had parallel winners (at least one AD or BL on each side)unc_m3upi_rxc_arb_nocrd_vn0.ad_requncore interconnectNo Credits to Arb for VN0 : REQ on ADevent=0x47,umask=0x101No Credits to Arb for VN0 : REQ on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_nocrd_vn0.ad_rspuncore interconnectNo Credits to Arb for VN0 : RSP on ADevent=0x47,umask=0x401No Credits to Arb for VN0 : RSP on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_nocrd_vn0.ad_snpuncore interconnectNo Credits to Arb for VN0 : SNP on ADevent=0x47,umask=0x201No Credits to Arb for VN0 : SNP on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_nocrd_vn0.bl_ncbuncore interconnectNo Credits to Arb for VN0 : NCB on BLevent=0x47,umask=0x2001No Credits to Arb for VN0 : NCB on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_nocrd_vn0.bl_ncsuncore interconnectNo Credits to Arb for VN0 : NCS on BLevent=0x47,umask=0x4001No Credits to Arb for VN0 : NCS on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_nocrd_vn0.bl_rspuncore interconnectNo Credits to Arb for VN0 : RSP on BLevent=0x47,umask=0x801No Credits to Arb for VN0 : RSP on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_nocrd_vn0.bl_wbuncore interconnectNo Credits to Arb for VN0 : WB on BLevent=0x47,umask=0x1001No Credits to Arb for VN0 : WB on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_nocrd_vn1.ad_requncore interconnectNo Credits to Arb for VN1 : REQ on ADevent=0x48,umask=0x101No Credits to Arb for VN1 : REQ on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_nocrd_vn1.ad_rspuncore interconnectNo Credits to Arb for VN1 : RSP on ADevent=0x48,umask=0x401No Credits to Arb for VN1 : RSP on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_nocrd_vn1.ad_snpuncore interconnectNo Credits to Arb for VN1 : SNP on ADevent=0x48,umask=0x201No Credits to Arb for VN1 : SNP on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_nocrd_vn1.bl_ncbuncore interconnectNo Credits to Arb for VN1 : NCB on BLevent=0x48,umask=0x2001No Credits to Arb for VN1 : NCB on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_nocrd_vn1.bl_ncsuncore interconnectNo Credits to Arb for VN1 : NCS on BLevent=0x48,umask=0x4001No Credits to Arb for VN1 : NCS on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_nocrd_vn1.bl_rspuncore interconnectNo Credits to Arb for VN1 : RSP on BLevent=0x48,umask=0x801No Credits to Arb for VN1 : RSP on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_nocrd_vn1.bl_wbuncore interconnectNo Credits to Arb for VN1 : WB on BLevent=0x48,umask=0x1001No Credits to Arb for VN1 : WB on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_noreq_vn0.ad_requncore interconnectCan't Arb for VN0 : REQ on ADevent=0x49,umask=0x101Can't Arb for VN0 : REQ on AD : VN0 message was not able to request arbitration while some other message won arbitration : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_noreq_vn0.ad_rspuncore interconnectCan't Arb for VN0 : RSP on ADevent=0x49,umask=0x401Can't Arb for VN0 : RSP on AD : VN0 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_noreq_vn0.ad_snpuncore interconnectCan't Arb for VN0 : SNP on ADevent=0x49,umask=0x201Can't Arb for VN0 : SNP on AD : VN0 message was not able to request arbitration while some other message won arbitration : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_noreq_vn0.bl_ncbuncore interconnectCan't Arb for VN0 : NCB on BLevent=0x49,umask=0x2001Can't Arb for VN0 : NCB on BL : VN0 message was not able to request arbitration while some other message won arbitration : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_noreq_vn0.bl_ncsuncore interconnectCan't Arb for VN0 : NCS on BLevent=0x49,umask=0x4001Can't Arb for VN0 : NCS on BL : VN0 message was not able to request arbitration while some other message won arbitration : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_noreq_vn0.bl_rspuncore interconnectCan't Arb for VN0 : RSP on BLevent=0x49,umask=0x801Can't Arb for VN0 : RSP on BL : VN0 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_noreq_vn0.bl_wbuncore interconnectCan't Arb for VN0 : WB on BLevent=0x49,umask=0x1001Can't Arb for VN0 : WB on BL : VN0 message was not able to request arbitration while some other message won arbitration : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_arb_noreq_vn1.ad_requncore interconnectCan't Arb for VN1 : REQ on ADevent=0x4a,umask=0x101Can't Arb for VN1 : REQ on AD : VN1 message was not able to request arbitration while some other message won arbitration : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_arb_noreq_vn1.ad_rspuncore interconnectCan't Arb for VN1 : RSP on ADevent=0x4a,umask=0x401Can't Arb for VN1 : RSP on AD : VN1 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_noreq_vn1.ad_snpuncore interconnectCan't Arb for VN1 : SNP on ADevent=0x4a,umask=0x201Can't Arb for VN1 : SNP on AD : VN1 message was not able to request arbitration while some other message won arbitration : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_arb_noreq_vn1.bl_ncbuncore interconnectCan't Arb for VN1 : NCB on BLevent=0x4a,umask=0x2001Can't Arb for VN1 : NCB on BL : VN1 message was not able to request arbitration while some other message won arbitration : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_arb_noreq_vn1.bl_ncsuncore interconnectCan't Arb for VN1 : NCS on BLevent=0x4a,umask=0x4001Can't Arb for VN1 : NCS on BL : VN1 message was not able to request arbitration while some other message won arbitration : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_arb_noreq_vn1.bl_rspuncore interconnectCan't Arb for VN1 : RSP on BLevent=0x4a,umask=0x801Can't Arb for VN1 : RSP on BL : VN1 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_arb_noreq_vn1.bl_wbuncore interconnectCan't Arb for VN1 : WB on BLevent=0x4a,umask=0x1001Can't Arb for VN1 : WB on BL : VN1 message was not able to request arbitration while some other message won arbitration : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_bypassed.ad_s0_bl_arbuncore interconnectIngress Queue Bypasses : AD to Slot 0 on BL Arbevent=0x40,umask=0x201Ingress Queue Bypasses : AD to Slot 0 on BL Arb : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to slot 0 of independent flit while bl message is in arbitrationunc_m3upi_rxc_bypassed.ad_s0_idleuncore interconnectIngress Queue Bypasses : AD to Slot 0 on Idleevent=0x40,umask=0x101Ingress Queue Bypasses : AD to Slot 0 on Idle : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to slot 0 of independent flit while pipeline is idleunc_m3upi_rxc_bypassed.ad_s1_bl_slotuncore interconnectIngress Queue Bypasses : AD + BL to Slot 1event=0x40,umask=0x401Ingress Queue Bypasses : AD + BL to Slot 1 : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to flit slot 1 while merging with bl message in same flitunc_m3upi_rxc_bypassed.ad_s2_bl_slotuncore interconnectIngress Queue Bypasses : AD + BL to Slot 2event=0x40,umask=0x801Ingress Queue Bypasses : AD + BL to Slot 2 : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to flit slot 2 while merging with bl message in same flitunc_m3upi_rxc_crd_misc.any_bgf_fifouncore interconnectMiscellaneous Credit Events : Any In BGF FIFOevent=0x5f,umask=0x101Miscellaneous Credit Events : Any In BGF FIFO : Indication that at least one packet (flit) is in the bgf (fifo only)unc_m3upi_rxc_crd_misc.any_bgf_pathuncore interconnectMiscellaneous Credit Events : Any in BGF Pathevent=0x5f,umask=0x201Miscellaneous Credit Events : Any in BGF Path : Indication that at least one packet (flit) is in the bgf path (i.e. pipe to fifo)unc_m3upi_rxc_crd_misc.lt1_for_d2kuncore interconnectMiscellaneous Credit Eventsevent=0x5f,umask=0x1001Miscellaneous Credit Events : d2k credit count is less than 1unc_m3upi_rxc_crd_misc.lt2_for_d2kuncore interconnectMiscellaneous Credit Eventsevent=0x5f,umask=0x2001Miscellaneous Credit Events : d2k credit count is less than 2unc_m3upi_rxc_crd_misc.vn0_no_d2k_for_arbuncore interconnectMiscellaneous Credit Events : No D2K For Arbevent=0x5f,umask=0x401Miscellaneous Credit Events : No D2K For Arb : VN0 BL RSP message was blocked from arbitration request due to lack of D2K CMP creditunc_m3upi_rxc_crd_misc.vn1_no_d2k_for_arbuncore interconnectMiscellaneous Credit Eventsevent=0x5f,umask=0x801Miscellaneous Credit Events : VN1 BL RSP message was blocked from arbitration request due to lack of D2K CMP creditsunc_m3upi_rxc_crd_occ.consumeduncore interconnectCredit Occupancy : Credits Consumedevent=0x60,umask=0x8001Credit Occupancy : Credits Consumed : number of remote vna credits consumed per cycleunc_m3upi_rxc_crd_occ.d2k_crduncore interconnectCredit Occupancy : D2K Creditsevent=0x60,umask=0x1001Credit Occupancy : D2K Credits : D2K completion fifo credit occupancy (credits in use), accumulated across all cyclesunc_m3upi_rxc_crd_occ.flits_in_fifouncore interconnectCredit Occupancy : Packets in BGF FIFOevent=0x60,umask=0x201Credit Occupancy : Packets in BGF FIFO : Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in fifounc_m3upi_rxc_crd_occ.flits_in_pathuncore interconnectCredit Occupancy : Packets in BGF Pathevent=0x60,umask=0x401Credit Occupancy : Packets in BGF Path : Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in path (i.e. pipe to fifo or fifo)unc_m3upi_rxc_crd_occ.p1p_fifouncore interconnectCredit Occupancyevent=0x60,umask=0x4001Credit Occupancy : count of bl messages in pump-1-pending state, in completion fifo onlyunc_m3upi_rxc_crd_occ.p1p_totaluncore interconnectCredit Occupancyevent=0x60,umask=0x2001Credit Occupancy : count of bl messages in pump-1-pending state, in marker table and in fifounc_m3upi_rxc_crd_occ.txq_crduncore interconnectCredit Occupancy : Transmit Creditsevent=0x60,umask=0x801Credit Occupancy : Transmit Credits : Link layer transmit queue credit occupancy (credits in use), accumulated across all cyclesunc_m3upi_rxc_crd_occ.vna_in_useuncore interconnectCredit Occupancy : VNA In Useevent=0x60,umask=0x101Credit Occupancy : VNA In Use : Remote UPI VNA credit occupancy (number of credits in use), accumulated across all cyclesunc_m3upi_rxc_cycles_ne_vn0.ad_requncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty : REQ on ADevent=0x43,umask=0x101VN0 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD : Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_cycles_ne_vn0.ad_rspuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on ADevent=0x43,umask=0x401VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD : Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_cycles_ne_vn0.ad_snpuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty : SNP on ADevent=0x43,umask=0x201VN0 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD : Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_cycles_ne_vn0.bl_ncbuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BLevent=0x43,umask=0x2001VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL : Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_cycles_ne_vn0.bl_ncsuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BLevent=0x43,umask=0x4001VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL : Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_cycles_ne_vn0.bl_rspuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BLevent=0x43,umask=0x801VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL : Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_cycles_ne_vn0.bl_wbuncore interconnectVN0 Ingress (from CMS) Queue - Cycles Not Empty : WB on BLevent=0x43,umask=0x1001VN0 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL : Counts the number of cycles when the UPI Ingress is not empty.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_data_flits_not_sent.alluncore interconnectData Flit Not Sent : Allevent=0x55,umask=0x101Data Flit Not Sent : All : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but could not be sent for any reason, e.g. low credits, low tsv, stall injectionunc_m3upi_rxc_data_flits_not_sent.no_bgfuncore interconnectData Flit Not Sent : No BGF Creditsevent=0x55,umask=0x801Data Flit Not Sent : No BGF Credits : Data flit is ready for transmission but could not be sentunc_m3upi_rxc_data_flits_not_sent.no_txquncore interconnectData Flit Not Sent : No TxQ Creditsevent=0x55,umask=0x1001Data Flit Not Sent : No TxQ Credits : Data flit is ready for transmission but could not be sentunc_m3upi_rxc_data_flits_not_sent.tsv_hiuncore interconnectData Flit Not Sent : TSV Highevent=0x55,umask=0x201Data Flit Not Sent : TSV High : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but was not sent while tsv highunc_m3upi_rxc_data_flits_not_sent.valid_for_flituncore interconnectData Flit Not Sent : Cycle valid for Flitevent=0x55,umask=0x401Data Flit Not Sent : Cycle valid for Flit : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but was not sent while cycle is valid for flit transmissionunc_m3upi_rxc_flits_gen_bl.p0_waituncore interconnectGenerating BL Data Flit Sequence : Wait on Pump 0event=0x57,umask=0x101Generating BL Data Flit Sequence : Wait on Pump 0 : generating bl data flit sequence; waiting for data pump 0unc_m3upi_rxc_flits_gen_bl.p1p_at_limituncore interconnectGenerating BL Data Flit Sequenceevent=0x57,umask=0x1001Generating BL Data Flit Sequence : pump-1-pending logic is at capacity (pending table plus completion fifo at limit)unc_m3upi_rxc_flits_gen_bl.p1p_busyuncore interconnectGenerating BL Data Flit Sequenceevent=0x57,umask=0x801Generating BL Data Flit Sequence : pump-1-pending logic is tracking at least one messageunc_m3upi_rxc_flits_gen_bl.p1p_fifo_fulluncore interconnectGenerating BL Data Flit Sequenceevent=0x57,umask=0x4001Generating BL Data Flit Sequence : pump-1-pending completion fifo is fullunc_m3upi_rxc_flits_gen_bl.p1p_hold_p0uncore interconnectGenerating BL Data Flit Sequenceevent=0x57,umask=0x2001Generating BL Data Flit Sequence : pump-1-pending logic is at or near capacity, such that pump-0-only bl messages are getting stalled in slotting stageunc_m3upi_rxc_flits_gen_bl.p1p_to_limbouncore interconnectGenerating BL Data Flit Sequenceevent=0x57,umask=0x401Generating BL Data Flit Sequence : a bl message finished but is in limbo and moved to pump-1-pending logicunc_m3upi_rxc_flits_gen_bl.p1_waituncore interconnectGenerating BL Data Flit Sequence : Wait on Pump 1event=0x57,umask=0x201Generating BL Data Flit Sequence : Wait on Pump 1 : generating bl data flit sequence; waiting for data pump 1unc_m3upi_rxc_flits_misc.s2req_in_holdoffuncore interconnectUNC_M3UPI_RxC_FLITS_MISC.S2REQ_IN_HOLDOFFevent=0x58,umask=0x401: slot 2 request naturally serviced during hold-off periodunc_m3upi_rxc_flits_misc.s2req_in_serviceuncore interconnectUNC_M3UPI_RxC_FLITS_MISC.S2REQ_IN_SERVICEevent=0x58,umask=0x801: slot 2 request forcibly serviced during service windowunc_m3upi_rxc_flits_misc.s2req_receiveduncore interconnectUNC_M3UPI_RxC_FLITS_MISC.S2REQ_RECEIVEDevent=0x58,umask=0x101: slot 2 request received from link layer while idle (with no slot 2 request active immediately prior)unc_m3upi_rxc_flits_misc.s2req_withdrawnuncore interconnectUNC_M3UPI_RxC_FLITS_MISC.S2REQ_WITHDRAWNevent=0x58,umask=0x201: slot 2 request withdrawn during hold-off period or service windowunc_m3upi_rxc_flits_slot_bl.alluncore interconnectSlotting BL Message Into Header Flit : Allevent=0x56,umask=0x101unc_m3upi_rxc_flits_slot_bl.need_datauncore interconnectSlotting BL Message Into Header Flit : Needs Data Flitevent=0x56,umask=0x201Slotting BL Message Into Header Flit : Needs Data Flit : BL message requires data flit sequenceunc_m3upi_rxc_flits_slot_bl.p0_waituncore interconnectSlotting BL Message Into Header Flit : Wait on Pump 0event=0x56,umask=0x401Slotting BL Message Into Header Flit : Wait on Pump 0 : Waiting for header pump 0unc_m3upi_rxc_flits_slot_bl.p1_not_requncore interconnectSlotting BL Message Into Header Flit : Don't Need Pump 1event=0x56,umask=0x1001Slotting BL Message Into Header Flit : Don't Need Pump 1 : Header pump 1 is not required for flitunc_m3upi_rxc_flits_slot_bl.p1_not_req_but_bubbleuncore interconnectSlotting BL Message Into Header Flit : Don't Need Pump 1 - Bubbleevent=0x56,umask=0x2001Slotting BL Message Into Header Flit : Don't Need Pump 1 - Bubble : Header pump 1 is not required for flit but flit transmission delayedunc_m3upi_rxc_flits_slot_bl.p1_not_req_not_availuncore interconnectSlotting BL Message Into Header Flit : Don't Need Pump 1 - Not Availevent=0x56,umask=0x4001Slotting BL Message Into Header Flit : Don't Need Pump 1 - Not Avail : Header pump 1 is not required for flit and not availableunc_m3upi_rxc_flits_slot_bl.p1_waituncore interconnectSlotting BL Message Into Header Flit : Wait on Pump 1event=0x56,umask=0x801Slotting BL Message Into Header Flit : Wait on Pump 1 : Waiting for header pump 1unc_m3upi_rxc_flit_gen_hdr1.accumuncore interconnectFlit Gen - Header 1 : Accumulateevent=0x51,umask=0x101Flit Gen - Header 1 : Accumulate : Events related to Header Flit Generation - Set 1 : Header flit slotting control state machine is in any accumulate state; multi-message flit may be assembled over multiple cyclesunc_m3upi_rxc_flit_gen_hdr1.accum_readuncore interconnectFlit Gen - Header 1 : Accumulate Readyevent=0x51,umask=0x201Flit Gen - Header 1 : Accumulate Ready : Events related to Header Flit Generation - Set 1 : header flit slotting control state machine is in accum_ready state; flit is ready to send but transmission is blocked; more messages may be slotted into flitunc_m3upi_rxc_flit_gen_hdr1.accum_wasteduncore interconnectFlit Gen - Header 1 : Accumulate Wastedevent=0x51,umask=0x401Flit Gen - Header 1 : Accumulate Wasted : Events related to Header Flit Generation - Set 1 : Flit is being assembled over multiple cycles, but no additional message is being slotted into flit in current cycle; accumulate cycle is wastedunc_m3upi_rxc_flit_gen_hdr1.ahead_blockeduncore interconnectFlit Gen - Header 1 : Run-Ahead - Blockedevent=0x51,umask=0x801Flit Gen - Header 1 : Run-Ahead - Blocked : Events related to Header Flit Generation - Set 1 : Header flit slotting entered run-ahead state; new header flit is started while transmission of prior, fully assembled flit is blockedunc_m3upi_rxc_flit_gen_hdr1.ahead_msg1_afteruncore interconnectFlit Gen - Header 1event=0x51,umask=0x8001Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: message was slotted only after run-ahead was over; run-ahead mode definitely wastedunc_m3upi_rxc_flit_gen_hdr1.ahead_msg1_duringuncore interconnectFlit Gen - Header 1 : Run-Ahead - Messageevent=0x51,umask=0x1001Flit Gen - Header 1 : Run-Ahead - Message : Events related to Header Flit Generation - Set 1 : run-ahead mode: one message slotted during run-aheadunc_m3upi_rxc_flit_gen_hdr1.ahead_msg2_afteruncore interconnectFlit Gen - Header 1event=0x51,umask=0x2001Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: second message slotted immediately after run-ahead; potential run-ahead successunc_m3upi_rxc_flit_gen_hdr1.ahead_msg2_sentuncore interconnectFlit Gen - Header 1event=0x51,umask=0x4001Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: two (or three) message flit sent immediately after run-ahead; complete run-ahead successunc_m3upi_rxc_flit_gen_hdr2.paruncore interconnectFlit Gen - Header 2 : Parallel Okevent=0x52,umask=0x401Flit Gen - Header 2 : Parallel Ok : Events related to Header Flit Generation - Set 2 : new header flit construction may proceed in parallel with data flit sequenceunc_m3upi_rxc_flit_gen_hdr2.par_flituncore interconnectFlit Gen - Header 2 : Parallel Flit Finishedevent=0x52,umask=0x1001Flit Gen - Header 2 : Parallel Flit Finished : Events related to Header Flit Generation - Set 2 : header flit finished assembly in parallel with data flit sequenceunc_m3upi_rxc_flit_gen_hdr2.par_msguncore interconnectFlit Gen - Header 2 : Parallel Messageevent=0x52,umask=0x801Flit Gen - Header 2 : Parallel Message : Events related to Header Flit Generation - Set 2 : message is slotted into header flit in parallel with data flit sequenceunc_m3upi_rxc_flit_gen_hdr2.rmstalluncore interconnectFlit Gen - Header 2 : Rate-matching Stallevent=0x52,umask=0x101Flit Gen - Header 2 : Rate-matching Stall : Events related to Header Flit Generation - Set 2 : Rate-matching stall injectedunc_m3upi_rxc_flit_gen_hdr2.rmstall_nomsguncore interconnectFlit Gen - Header 2 : Rate-matching Stall - No Messageevent=0x52,umask=0x201Flit Gen - Header 2 : Rate-matching Stall - No Message : Events related to Header Flit Generation - Set 2 : Rate matching stall injected, but no additional message slotted during stall cycleunc_m3upi_rxc_hdr_flits_sent.1_msguncore interconnectSent Header Flit : One Messageevent=0x54,umask=0x101Sent Header Flit : One Message : One message in flit; VNA or non-VNA flitunc_m3upi_rxc_hdr_flits_sent.1_msg_vnxuncore interconnectSent Header Flit : One Message in non-VNAevent=0x54,umask=0x801Sent Header Flit : One Message in non-VNA : One message in flit; non-VNA flitunc_m3upi_rxc_hdr_flits_sent.2_msgsuncore interconnectSent Header Flit : Two Messagesevent=0x54,umask=0x201Sent Header Flit : Two Messages : Two messages in flit; VNA flitunc_m3upi_rxc_hdr_flits_sent.3_msgsuncore interconnectSent Header Flit : Three Messagesevent=0x54,umask=0x401Sent Header Flit : Three Messages : Three messages in flit; VNA flitunc_m3upi_rxc_hdr_flits_sent.slots_1uncore interconnectSent Header Flit : One Slot Takenevent=0x54,umask=0x1001unc_m3upi_rxc_hdr_flits_sent.slots_2uncore interconnectSent Header Flit : Two Slots Takenevent=0x54,umask=0x2001unc_m3upi_rxc_hdr_flits_sent.slots_3uncore interconnectSent Header Flit : All Slots Takenevent=0x54,umask=0x4001unc_m3upi_rxc_hdr_flit_not_sent.alluncore interconnectHeader Not Sent : Allevent=0x53,umask=0x101Header Not Sent : All : header flit is ready for transmission but could not be sent : header flit is ready for transmission but could not be sent for any reason, e.g. no credits, low tsv, stall injectionunc_m3upi_rxc_hdr_flit_not_sent.no_bgf_crduncore interconnectHeader Not Sent : No BGF Creditsevent=0x53,umask=0x801Header Not Sent : No BGF Credits : header flit is ready for transmission but could not be sent : No BGF credits availableunc_m3upi_rxc_hdr_flit_not_sent.no_bgf_no_msguncore interconnectHeader Not Sent : No BGF Credits + No Extra Message Slottedevent=0x53,umask=0x2001Header Not Sent : No BGF Credits + No Extra Message Slotted : header flit is ready for transmission but could not be sent : No BGF credits available; no additional message slotted into flitunc_m3upi_rxc_hdr_flit_not_sent.no_txq_crduncore interconnectHeader Not Sent : No TxQ Creditsevent=0x53,umask=0x1001Header Not Sent : No TxQ Credits : header flit is ready for transmission but could not be sent : No TxQ credits availableunc_m3upi_rxc_hdr_flit_not_sent.no_txq_no_msguncore interconnectHeader Not Sent : No TxQ Credits + No Extra Message Slottedevent=0x53,umask=0x4001Header Not Sent : No TxQ Credits + No Extra Message Slotted : header flit is ready for transmission but could not be sent : No TxQ credits available; no additional message slotted into flitunc_m3upi_rxc_hdr_flit_not_sent.tsv_hiuncore interconnectHeader Not Sent : TSV Highevent=0x53,umask=0x201Header Not Sent : TSV High : header flit is ready for transmission but could not be sent : header flit is ready for transmission but was not sent while tsv highunc_m3upi_rxc_hdr_flit_not_sent.valid_for_flituncore interconnectHeader Not Sent : Cycle valid for Flitevent=0x53,umask=0x401Header Not Sent : Cycle valid for Flit : header flit is ready for transmission but could not be sent : header flit is ready for transmission but was not sent while cycle is valid for flit transmissionunc_m3upi_rxc_held.cant_slot_aduncore interconnectMessage Held : Can't Slot ADevent=0x50,umask=0x1001Message Held : Can't Slot AD : some AD message could not be slotted (logical OR of all AD events under INGR_SLOT_CANT_MC_VN{0,1})unc_m3upi_rxc_held.cant_slot_bluncore interconnectMessage Held : Can't Slot BLevent=0x50,umask=0x2001Message Held : Can't Slot BL : some BL message could not be slotted (logical OR of all BL events under INGR_SLOT_CANT_MC_VN{0,1})unc_m3upi_rxc_held.parallel_attemptuncore interconnectMessage Held : Parallel Attemptevent=0x50,umask=0x401Message Held : Parallel Attempt : ad and bl messages attempted to slot into the same flit in parallelunc_m3upi_rxc_held.parallel_successuncore interconnectMessage Held : Parallel Successevent=0x50,umask=0x801Message Held : Parallel Success : ad and bl messages were actually slotted into the same flit in parallelunc_m3upi_rxc_held.vn0uncore interconnectMessage Held : VN0event=0x50,umask=0x101Message Held : VN0 : vn0 message(s) that couldn't be slotted into last vn0 flit are held in slotting stage while processing vn1 flitunc_m3upi_rxc_held.vn1uncore interconnectMessage Held : VN1event=0x50,umask=0x201Message Held : VN1 : vn1 message(s) that couldn't be slotted into last vn1 flit are held in slotting stage while processing vn0 flitunc_m3upi_rxc_packing_miss_vn0.ad_requncore interconnectVN0 message can't slot into flit : REQ on ADevent=0x4e,umask=0x101VN0 message can't slot into flit : REQ on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_packing_miss_vn0.ad_rspuncore interconnectVN0 message can't slot into flit : RSP on ADevent=0x4e,umask=0x401VN0 message can't slot into flit : RSP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_packing_miss_vn0.ad_snpuncore interconnectVN0 message can't slot into flit : SNP on ADevent=0x4e,umask=0x201VN0 message can't slot into flit : SNP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_packing_miss_vn0.bl_ncbuncore interconnectVN0 message can't slot into flit : NCB on BLevent=0x4e,umask=0x2001VN0 message can't slot into flit : NCB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_packing_miss_vn0.bl_ncsuncore interconnectVN0 message can't slot into flit : NCS on BLevent=0x4e,umask=0x4001VN0 message can't slot into flit : NCS on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_packing_miss_vn0.bl_rspuncore interconnectVN0 message can't slot into flit : RSP on BLevent=0x4e,umask=0x801VN0 message can't slot into flit : RSP on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_packing_miss_vn0.bl_wbuncore interconnectVN0 message can't slot into flit : WB on BLevent=0x4e,umask=0x1001VN0 message can't slot into flit : WB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_packing_miss_vn1.ad_requncore interconnectVN1 message can't slot into flit : REQ on ADevent=0x4f,umask=0x101VN1 message can't slot into flit : REQ on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_packing_miss_vn1.ad_rspuncore interconnectVN1 message can't slot into flit : RSP on ADevent=0x4f,umask=0x401VN1 message can't slot into flit : RSP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_packing_miss_vn1.ad_snpuncore interconnectVN1 message can't slot into flit : SNP on ADevent=0x4f,umask=0x201VN1 message can't slot into flit : SNP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_packing_miss_vn1.bl_ncbuncore interconnectVN1 message can't slot into flit : NCB on BLevent=0x4f,umask=0x2001VN1 message can't slot into flit : NCB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_packing_miss_vn1.bl_ncsuncore interconnectVN1 message can't slot into flit : NCS on BLevent=0x4f,umask=0x4001VN1 message can't slot into flit : NCS on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_packing_miss_vn1.bl_rspuncore interconnectVN1 message can't slot into flit : RSP on BLevent=0x4f,umask=0x801VN1 message can't slot into flit : RSP on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_packing_miss_vn1.bl_wbuncore interconnectVN1 message can't slot into flit : WB on BLevent=0x4f,umask=0x1001VN1 message can't slot into flit : WB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_vna_crd.any_in_useuncore interconnectRemote VNA Credits : Any In Useevent=0x5a,umask=0x2001Remote VNA Credits : Any In Use : At least one remote vna credit is in useunc_m3upi_rxc_vna_crd.correcteduncore interconnectRemote VNA Credits : Correctedevent=0x5a,umask=0x101Remote VNA Credits : Corrected : Number of remote vna credits corrected (local return) per cycleunc_m3upi_rxc_vna_crd.lt1uncore interconnectRemote VNA Credits : Level < 1event=0x5a,umask=0x201Remote VNA Credits : Level < 1 : Remote vna credit level is less than 1 (i.e. no vna credits available)unc_m3upi_rxc_vna_crd.lt10uncore interconnectRemote VNA Credits : Level < 10event=0x5a,umask=0x1001Remote VNA Credits : Level < 10 : remote vna credit level is less than 10; parallel vn0/vn1 arb not possibleunc_m3upi_rxc_vna_crd.lt4uncore interconnectRemote VNA Credits : Level < 4event=0x5a,umask=0x401Remote VNA Credits : Level < 4 : Remote vna credit level is less than 4; bl (or ad requiring 4 vna) cannot arb on vnaunc_m3upi_rxc_vna_crd.lt5uncore interconnectRemote VNA Credits : Level < 5event=0x5a,umask=0x801Remote VNA Credits : Level < 5 : Remote vna credit level is less than 5; parallel ad/bl arb on vna not possibleunc_m3upi_rxc_vna_crd_misc.req_adbl_alloc_l5uncore interconnectUNC_M3UPI_RxC_VNA_CRD_MISC.REQ_ADBL_ALLOC_L5event=0x59,umask=0x201: remote vna credit count was less than 5 and allocation to ad or bl messages was requiredunc_m3upi_rxc_vna_crd_misc.req_vn01_alloc_lt10uncore interconnectUNC_M3UPI_RxC_VNA_CRD_MISC.REQ_VN01_ALLOC_LT10event=0x59,umask=0x101: remote vna credit count was less than 10 and allocation to vn0 or vn1 was requiredunc_m3upi_rxc_vna_crd_misc.vn0_just_aduncore interconnectUNC_M3UPI_RxC_VNA_CRD_MISC.VN0_JUST_ADevent=0x59,umask=0x1001: on vn0, remote vna credits were allocated only to ad messages, not to blunc_m3upi_rxc_vna_crd_misc.vn0_just_bluncore interconnectUNC_M3UPI_RxC_VNA_CRD_MISC.VN0_JUST_BLevent=0x59,umask=0x2001: on vn0, remote vna credits were allocated only to bl messages, not to adunc_m3upi_rxc_vna_crd_misc.vn0_onlyuncore interconnectUNC_M3UPI_RxC_VNA_CRD_MISC.VN0_ONLYevent=0x59,umask=0x401: remote vna credits were allocated only to vn0, not to vn1unc_m3upi_rxc_vna_crd_misc.vn1_just_aduncore interconnectUNC_M3UPI_RxC_VNA_CRD_MISC.VN1_JUST_ADevent=0x59,umask=0x4001: on vn1, remote vna credits were allocated only to ad messages, not to blunc_m3upi_rxc_vna_crd_misc.vn1_just_bluncore interconnectUNC_M3UPI_RxC_VNA_CRD_MISC.VN1_JUST_BLevent=0x59,umask=0x8001: on vn1, remote vna credits were allocated only to bl messages, not to adunc_m3upi_rxc_vna_crd_misc.vn1_onlyuncore interconnectUNC_M3UPI_RxC_VNA_CRD_MISC.VN1_ONLYevent=0x59,umask=0x801: remote vna credits were allocated only to vn1, not to vn0unc_m3upi_txc_ad_arb_fail.vn0_requncore interconnectFailed ARB for AD : VN0 REQ Messagesevent=0x30,umask=0x101Failed ARB for AD : VN0 REQ Messages : AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn0_rspuncore interconnectFailed ARB for AD : VN0 RSP Messagesevent=0x30,umask=0x401Failed ARB for AD : VN0 RSP Messages : AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn0_snpuncore interconnectFailed ARB for AD : VN0 SNP Messagesevent=0x30,umask=0x201Failed ARB for AD : VN0 SNP Messages : AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn0_wbuncore interconnectFailed ARB for AD : VN0 WB Messagesevent=0x30,umask=0x801Failed ARB for AD : VN0 WB Messages : AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn1_requncore interconnectFailed ARB for AD : VN1 REQ Messagesevent=0x30,umask=0x1001Failed ARB for AD : VN1 REQ Messages : AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn1_rspuncore interconnectFailed ARB for AD : VN1 RSP Messagesevent=0x30,umask=0x4001Failed ARB for AD : VN1 RSP Messages : AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn1_snpuncore interconnectFailed ARB for AD : VN1 SNP Messagesevent=0x30,umask=0x2001Failed ARB for AD : VN1 SNP Messages : AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_arb_fail.vn1_wbuncore interconnectFailed ARB for AD : VN1 WB Messagesevent=0x30,umask=0x8001Failed ARB for AD : VN1 WB Messages : AD arb but no win; arb request asserted but not wonunc_m3upi_txc_ad_flq_bypassuncore interconnectAD FlowQ Bypassevent=0x2c,ch_mask=0x00000000,fc_mask=0x0000000001Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_bypass.ad_slot0uncore interconnectAD FlowQ Bypassevent=0x2c,umask=0x101AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_bypass.ad_slot1uncore interconnectAD FlowQ Bypassevent=0x2c,umask=0x201AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_bypass.ad_slot2uncore interconnectAD FlowQ Bypassevent=0x2c,umask=0x401AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_bypass.bl_early_rspuncore interconnectAD FlowQ Bypassevent=0x2c,umask=0x801AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least)unc_m3upi_txc_ad_flq_cycles_ne.vn0_requncore interconnectAD Flow Q Not Empty : VN0 REQ Messagesevent=0x27,umask=0x101AD Flow Q Not Empty : VN0 REQ Messages : Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn0_rspuncore interconnectAD Flow Q Not Empty : VN0 RSP Messagesevent=0x27,umask=0x401AD Flow Q Not Empty : VN0 RSP Messages : Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn0_snpuncore interconnectAD Flow Q Not Empty : VN0 SNP Messagesevent=0x27,umask=0x201AD Flow Q Not Empty : VN0 SNP Messages : Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn0_wbuncore interconnectAD Flow Q Not Empty : VN0 WB Messagesevent=0x27,umask=0x801AD Flow Q Not Empty : VN0 WB Messages : Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn1_requncore interconnectAD Flow Q Not Empty : VN1 REQ Messagesevent=0x27,umask=0x1001AD Flow Q Not Empty : VN1 REQ Messages : Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn1_rspuncore interconnectAD Flow Q Not Empty : VN1 RSP Messagesevent=0x27,umask=0x4001AD Flow Q Not Empty : VN1 RSP Messages : Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn1_snpuncore interconnectAD Flow Q Not Empty : VN1 SNP Messagesevent=0x27,umask=0x2001AD Flow Q Not Empty : VN1 SNP Messages : Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_cycles_ne.vn1_wbuncore interconnectAD Flow Q Not Empty : VN1 WB Messagesevent=0x27,umask=0x8001AD Flow Q Not Empty : VN1 WB Messages : Number of cycles the AD Egress queue is Not Emptyunc_m3upi_txc_ad_flq_inserts.vn0_requncore interconnectAD Flow Q Inserts : VN0 REQ Messagesevent=0x2d,umask=0x101AD Flow Q Inserts : VN0 REQ Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn0_rspuncore interconnectAD Flow Q Inserts : VN0 RSP Messagesevent=0x2d,umask=0x401AD Flow Q Inserts : VN0 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn0_snpuncore interconnectAD Flow Q Inserts : VN0 SNP Messagesevent=0x2d,umask=0x201AD Flow Q Inserts : VN0 SNP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn0_wbuncore interconnectAD Flow Q Inserts : VN0 WB Messagesevent=0x2d,umask=0x801AD Flow Q Inserts : VN0 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn1_requncore interconnectAD Flow Q Inserts : VN1 REQ Messagesevent=0x2d,umask=0x1001AD Flow Q Inserts : VN1 REQ Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn1_rspuncore interconnectAD Flow Q Inserts : VN1 RSP Messagesevent=0x2d,umask=0x4001AD Flow Q Inserts : VN1 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_inserts.vn1_snpuncore interconnectAD Flow Q Inserts : VN1 SNP Messagesevent=0x2d,umask=0x2001AD Flow Q Inserts : VN1 SNP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_ad_flq_occupancy.vn0_requncore interconnectAD Flow Q Occupancy : VN0 REQ Messagesevent=0x1c,umask=0x101unc_m3upi_txc_ad_flq_occupancy.vn0_rspuncore interconnectAD Flow Q Occupancy : VN0 RSP Messagesevent=0x1c,umask=0x401unc_m3upi_txc_ad_flq_occupancy.vn0_snpuncore interconnectAD Flow Q Occupancy : VN0 SNP Messagesevent=0x1c,umask=0x201unc_m3upi_txc_ad_flq_occupancy.vn0_wbuncore interconnectAD Flow Q Occupancy : VN0 WB Messagesevent=0x1c,umask=0x801unc_m3upi_txc_ad_flq_occupancy.vn1_requncore interconnectAD Flow Q Occupancy : VN1 REQ Messagesevent=0x1c,umask=0x1001unc_m3upi_txc_ad_flq_occupancy.vn1_rspuncore interconnectAD Flow Q Occupancy : VN1 RSP Messagesevent=0x1c,umask=0x4001unc_m3upi_txc_ad_flq_occupancy.vn1_snpuncore interconnectAD Flow Q Occupancy : VN1 SNP Messagesevent=0x1c,umask=0x2001unc_m3upi_txc_bl_arb_fail.vn0_ncbuncore interconnectFailed ARB for BL : VN0 NCB Messagesevent=0x35,umask=0x401Failed ARB for BL : VN0 NCB Messages : BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn0_ncsuncore interconnectFailed ARB for BL : VN0 NCS Messagesevent=0x35,umask=0x801Failed ARB for BL : VN0 NCS Messages : BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn0_rspuncore interconnectFailed ARB for BL : VN0 RSP Messagesevent=0x35,umask=0x101Failed ARB for BL : VN0 RSP Messages : BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn0_wbuncore interconnectFailed ARB for BL : VN0 WB Messagesevent=0x35,umask=0x201Failed ARB for BL : VN0 WB Messages : BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn1_ncbuncore interconnectFailed ARB for BL : VN1 NCS Messagesevent=0x35,umask=0x4001Failed ARB for BL : VN1 NCS Messages : BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn1_ncsuncore interconnectFailed ARB for BL : VN1 NCB Messagesevent=0x35,umask=0x8001Failed ARB for BL : VN1 NCB Messages : BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn1_rspuncore interconnectFailed ARB for BL : VN1 RSP Messagesevent=0x35,umask=0x1001Failed ARB for BL : VN1 RSP Messages : BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_arb_fail.vn1_wbuncore interconnectFailed ARB for BL : VN1 WB Messagesevent=0x35,umask=0x2001Failed ARB for BL : VN1 WB Messages : BL arb but no win; arb request asserted but not wonunc_m3upi_txc_bl_flq_cycles_ne.vn0_requncore interconnectBL Flow Q Not Empty : VN0 REQ Messagesevent=0x28,umask=0x101BL Flow Q Not Empty : VN0 REQ Messages : Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn0_rspuncore interconnectBL Flow Q Not Empty : VN0 RSP Messagesevent=0x28,umask=0x401BL Flow Q Not Empty : VN0 RSP Messages : Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn0_snpuncore interconnectBL Flow Q Not Empty : VN0 SNP Messagesevent=0x28,umask=0x201BL Flow Q Not Empty : VN0 SNP Messages : Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn0_wbuncore interconnectBL Flow Q Not Empty : VN0 WB Messagesevent=0x28,umask=0x801BL Flow Q Not Empty : VN0 WB Messages : Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn1_requncore interconnectBL Flow Q Not Empty : VN1 REQ Messagesevent=0x28,umask=0x1001BL Flow Q Not Empty : VN1 REQ Messages : Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn1_rspuncore interconnectBL Flow Q Not Empty : VN1 RSP Messagesevent=0x28,umask=0x4001BL Flow Q Not Empty : VN1 RSP Messages : Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn1_snpuncore interconnectBL Flow Q Not Empty : VN1 SNP Messagesevent=0x28,umask=0x2001BL Flow Q Not Empty : VN1 SNP Messages : Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_cycles_ne.vn1_wbuncore interconnectBL Flow Q Not Empty : VN1 WB Messagesevent=0x28,umask=0x8001BL Flow Q Not Empty : VN1 WB Messages : Number of cycles the BL Egress queue is Not Emptyunc_m3upi_txc_bl_flq_inserts.vn0_ncbuncore interconnectBL Flow Q Inserts : VN0 RSP Messagesevent=0x2e,umask=0x101BL Flow Q Inserts : VN0 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn0_ncsuncore interconnectBL Flow Q Inserts : VN0 WB Messagesevent=0x2e,umask=0x201BL Flow Q Inserts : VN0 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn0_rspuncore interconnectBL Flow Q Inserts : VN0 NCS Messagesevent=0x2e,umask=0x801BL Flow Q Inserts : VN0 NCS Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn0_wbuncore interconnectBL Flow Q Inserts : VN0 NCB Messagesevent=0x2e,umask=0x401BL Flow Q Inserts : VN0 NCB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn1_ncbuncore interconnectBL Flow Q Inserts : VN1 RSP Messagesevent=0x2e,umask=0x1001BL Flow Q Inserts : VN1 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn1_ncsuncore interconnectBL Flow Q Inserts : VN1 WB Messagesevent=0x2e,umask=0x2001BL Flow Q Inserts : VN1 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn1_rspuncore interconnectBL Flow Q Inserts : VN1_NCB Messagesevent=0x2e,umask=0x8001BL Flow Q Inserts : VN1_NCB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_inserts.vn1_wbuncore interconnectBL Flow Q Inserts : VN1_NCS Messagesevent=0x2e,umask=0x4001BL Flow Q Inserts : VN1_NCS Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency.  Only a single FlowQ queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_m3upi_txc_bl_flq_occupancy.vn0_ncbuncore interconnectBL Flow Q Occupancy : VN0 NCB Messagesevent=0x1d,umask=0x401unc_m3upi_txc_bl_flq_occupancy.vn0_ncsuncore interconnectBL Flow Q Occupancy : VN0 NCS Messagesevent=0x1d,umask=0x801unc_m3upi_txc_bl_flq_occupancy.vn0_rspuncore interconnectBL Flow Q Occupancy : VN0 RSP Messagesevent=0x1d,umask=0x101unc_m3upi_txc_bl_flq_occupancy.vn0_wbuncore interconnectBL Flow Q Occupancy : VN0 WB Messagesevent=0x1d,umask=0x201unc_m3upi_txc_bl_flq_occupancy.vn1_ncbuncore interconnectBL Flow Q Occupancy : VN1_NCS Messagesevent=0x1d,umask=0x4001unc_m3upi_txc_bl_flq_occupancy.vn1_ncsuncore interconnectBL Flow Q Occupancy : VN1_NCB Messagesevent=0x1d,umask=0x8001unc_m3upi_txc_bl_flq_occupancy.vn1_rspuncore interconnectBL Flow Q Occupancy : VN1 RSP Messagesevent=0x1d,umask=0x1001unc_m3upi_txc_bl_flq_occupancy.vn1_wbuncore interconnectBL Flow Q Occupancy : VN1 WB Messagesevent=0x1d,umask=0x2001unc_m3upi_txc_bl_wb_flq_occupancy.vn0_localuncore interconnectBL Flow Q Occupancy : VN0 RSP Messagesevent=0x1f,umask=0x101unc_m3upi_txc_bl_wb_flq_occupancy.vn0_throughuncore interconnectBL Flow Q Occupancy : VN0 WB Messagesevent=0x1f,umask=0x201unc_m3upi_txc_bl_wb_flq_occupancy.vn0_wrpulluncore interconnectBL Flow Q Occupancy : VN0 NCB Messagesevent=0x1f,umask=0x401unc_m3upi_txc_bl_wb_flq_occupancy.vn1_localuncore interconnectBL Flow Q Occupancy : VN1 RSP Messagesevent=0x1f,umask=0x1001unc_m3upi_txc_bl_wb_flq_occupancy.vn1_throughuncore interconnectBL Flow Q Occupancy : VN1 WB Messagesevent=0x1f,umask=0x2001unc_m3upi_txc_bl_wb_flq_occupancy.vn1_wrpulluncore interconnectBL Flow Q Occupancy : VN1_NCS Messagesevent=0x1f,umask=0x4001unc_m3upi_upi_peer_ad_credits_empty.vn0_requncore interconnectUPI0 AD Credits Empty : VN0 REQ Messagesevent=0x20,umask=0x201UPI0 AD Credits Empty : VN0 REQ Messages : No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn0_rspuncore interconnectUPI0 AD Credits Empty : VN0 RSP Messagesevent=0x20,umask=0x801UPI0 AD Credits Empty : VN0 RSP Messages : No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn0_snpuncore interconnectUPI0 AD Credits Empty : VN0 SNP Messagesevent=0x20,umask=0x401UPI0 AD Credits Empty : VN0 SNP Messages : No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn1_requncore interconnectUPI0 AD Credits Empty : VN1 REQ Messagesevent=0x20,umask=0x1001UPI0 AD Credits Empty : VN1 REQ Messages : No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn1_rspuncore interconnectUPI0 AD Credits Empty : VN1 RSP Messagesevent=0x20,umask=0x4001UPI0 AD Credits Empty : VN1 RSP Messages : No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vn1_snpuncore interconnectUPI0 AD Credits Empty : VN1 SNP Messagesevent=0x20,umask=0x2001UPI0 AD Credits Empty : VN1 SNP Messages : No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_ad_credits_empty.vnauncore interconnectUPI0 AD Credits Empty : VNAevent=0x20,umask=0x101UPI0 AD Credits Empty : VNA : No credits available to send to UPIs on the AD Ringunc_m3upi_upi_peer_bl_credits_empty.vn0_ncs_ncbuncore interconnectUPI0 BL Credits Empty : VN0 RSP Messagesevent=0x21,umask=0x401UPI0 BL Credits Empty : VN0 RSP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn0_rspuncore interconnectUPI0 BL Credits Empty : VN0 REQ Messagesevent=0x21,umask=0x201UPI0 BL Credits Empty : VN0 REQ Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn0_wbuncore interconnectUPI0 BL Credits Empty : VN0 SNP Messagesevent=0x21,umask=0x801UPI0 BL Credits Empty : VN0 SNP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn1_ncs_ncbuncore interconnectUPI0 BL Credits Empty : VN1 RSP Messagesevent=0x21,umask=0x2001UPI0 BL Credits Empty : VN1 RSP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn1_rspuncore interconnectUPI0 BL Credits Empty : VN1 REQ Messagesevent=0x21,umask=0x1001UPI0 BL Credits Empty : VN1 REQ Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vn1_wbuncore interconnectUPI0 BL Credits Empty : VN1 SNP Messagesevent=0x21,umask=0x4001UPI0 BL Credits Empty : VN1 SNP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_peer_bl_credits_empty.vnauncore interconnectUPI0 BL Credits Empty : VNAevent=0x21,umask=0x101UPI0 BL Credits Empty : VNA : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode)unc_m3upi_upi_prefetch_spawnuncore interconnectFlowQ Generated Prefetchevent=0x2901FlowQ Generated Prefetch : Count cases where FlowQ causes spawn of Prefetch to iMC/SMI3 targetunc_m3upi_vn0_credits_used.ncbuncore interconnectVN0 Credit Used : WB on BLevent=0x5b,umask=0x1001VN0 Credit Used : WB on BL : Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_vn0_credits_used.ncsuncore interconnectVN0 Credit Used : NCB on BLevent=0x5b,umask=0x2001VN0 Credit Used : NCB on BL : Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_vn0_credits_used.requncore interconnectVN0 Credit Used : REQ on ADevent=0x5b,umask=0x101VN0 Credit Used : REQ on AD : Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_vn0_credits_used.rspuncore interconnectVN0 Credit Used : RSP on ADevent=0x5b,umask=0x401VN0 Credit Used : RSP on AD : Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn0_credits_used.snpuncore interconnectVN0 Credit Used : SNP on ADevent=0x5b,umask=0x201VN0 Credit Used : SNP on AD : Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_vn0_credits_used.wbuncore interconnectVN0 Credit Used : RSP on BLevent=0x5b,umask=0x801VN0 Credit Used : RSP on BL : Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn0_no_credits.ncbuncore interconnectVN0 No Credits : WB on BLevent=0x5d,umask=0x1001VN0 No Credits : WB on BL : Number of Cycles there were no VN0 Credits : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_vn0_no_credits.ncsuncore interconnectVN0 No Credits : NCB on BLevent=0x5d,umask=0x2001VN0 No Credits : NCB on BL : Number of Cycles there were no VN0 Credits : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_vn0_no_credits.requncore interconnectVN0 No Credits : REQ on ADevent=0x5d,umask=0x101VN0 No Credits : REQ on AD : Number of Cycles there were no VN0 Credits : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_vn0_no_credits.rspuncore interconnectVN0 No Credits : RSP on ADevent=0x5d,umask=0x401VN0 No Credits : RSP on AD : Number of Cycles there were no VN0 Credits : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn0_no_credits.snpuncore interconnectVN0 No Credits : SNP on ADevent=0x5d,umask=0x201VN0 No Credits : SNP on AD : Number of Cycles there were no VN0 Credits : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_vn0_no_credits.wbuncore interconnectVN0 No Credits : RSP on BLevent=0x5d,umask=0x801VN0 No Credits : RSP on BL : Number of Cycles there were no VN0 Credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn1_credits_used.ncbuncore interconnectVN1 Credit Used : WB on BLevent=0x5c,umask=0x1001VN1 Credit Used : WB on BL : Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_vn1_credits_used.ncsuncore interconnectVN1 Credit Used : NCB on BLevent=0x5c,umask=0x2001VN1 Credit Used : NCB on BL : Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_vn1_credits_used.requncore interconnectVN1 Credit Used : REQ on ADevent=0x5c,umask=0x101VN1 Credit Used : REQ on AD : Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_vn1_credits_used.rspuncore interconnectVN1 Credit Used : RSP on ADevent=0x5c,umask=0x401VN1 Credit Used : RSP on AD : Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn1_credits_used.snpuncore interconnectVN1 Credit Used : SNP on ADevent=0x5c,umask=0x201VN1 Credit Used : SNP on AD : Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_vn1_credits_used.wbuncore interconnectVN1 Credit Used : RSP on BLevent=0x5c,umask=0x801VN1 Credit Used : RSP on BL : Number of times a VN1 credit was used on the WB message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN1.  VNA is a shared pool used to achieve high performance.  The VN1 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail.  This counts the number of times a VN1 credit was used.  Note that a single VN1 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn1_no_credits.ncbuncore interconnectVN1 No Credits : WB on BLevent=0x5e,umask=0x1001VN1 No Credits : WB on BL : Number of Cycles there were no VN1 Credits : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_vn1_no_credits.ncsuncore interconnectVN1 No Credits : NCB on BLevent=0x5e,umask=0x2001VN1 No Credits : NCB on BL : Number of Cycles there were no VN1 Credits : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_vn1_no_credits.requncore interconnectVN1 No Credits : REQ on ADevent=0x5e,umask=0x101VN1 No Credits : REQ on AD : Number of Cycles there were no VN1 Credits : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_vn1_no_credits.rspuncore interconnectVN1 No Credits : RSP on ADevent=0x5e,umask=0x401VN1 No Credits : RSP on AD : Number of Cycles there were no VN1 Credits : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_vn1_no_credits.snpuncore interconnectVN1 No Credits : SNP on ADevent=0x5e,umask=0x201VN1 No Credits : SNP on AD : Number of Cycles there were no VN1 Credits : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_vn1_no_credits.wbuncore interconnectVN1 No Credits : RSP on BLevent=0x5e,umask=0x801VN1 No Credits : RSP on BL : Number of Cycles there were no VN1 Credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_wb_occ_compare.bothnonzero_rt_eq_localdest_vn0uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_EQ_LOCALDEST_VN0event=0x7e,umask=0x8201unc_m3upi_wb_occ_compare.bothnonzero_rt_eq_localdest_vn1uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_EQ_LOCALDEST_VN1event=0x7e,umask=0xa001unc_m3upi_wb_occ_compare.bothnonzero_rt_gt_localdest_vn0uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_GT_LOCALDEST_VN0event=0x7e,umask=0x8101unc_m3upi_wb_occ_compare.bothnonzero_rt_gt_localdest_vn1uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_GT_LOCALDEST_VN1event=0x7e,umask=0x9001unc_m3upi_wb_occ_compare.bothnonzero_rt_lt_localdest_vn0uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_LT_LOCALDEST_VN0event=0x7e,umask=0x8401unc_m3upi_wb_occ_compare.bothnonzero_rt_lt_localdest_vn1uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_LT_LOCALDEST_VN1event=0x7e,umask=0xc001unc_m3upi_wb_occ_compare.rt_eq_localdest_vn0uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.RT_EQ_LOCALDEST_VN0event=0x7e,umask=0x201unc_m3upi_wb_occ_compare.rt_eq_localdest_vn1uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.RT_EQ_LOCALDEST_VN1event=0x7e,umask=0x2001unc_m3upi_wb_occ_compare.rt_gt_localdest_vn0uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.RT_GT_LOCALDEST_VN0event=0x7e,umask=0x101unc_m3upi_wb_occ_compare.rt_gt_localdest_vn1uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.RT_GT_LOCALDEST_VN1event=0x7e,umask=0x1001unc_m3upi_wb_occ_compare.rt_lt_localdest_vn0uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.RT_LT_LOCALDEST_VN0event=0x7e,umask=0x401unc_m3upi_wb_occ_compare.rt_lt_localdest_vn1uncore interconnectUNC_M3UPI_WB_OCC_COMPARE.RT_LT_LOCALDEST_VN1event=0x7e,umask=0x4001unc_m3upi_wb_pending.localdest_vn0uncore interconnectUNC_M3UPI_WB_PENDING.LOCALDEST_VN0event=0x7d,umask=0x101unc_m3upi_wb_pending.localdest_vn1uncore interconnectUNC_M3UPI_WB_PENDING.LOCALDEST_VN1event=0x7d,umask=0x1001unc_m3upi_wb_pending.local_and_rt_vn0uncore interconnectUNC_M3UPI_WB_PENDING.LOCAL_AND_RT_VN0event=0x7d,umask=0x401unc_m3upi_wb_pending.local_and_rt_vn1uncore interconnectUNC_M3UPI_WB_PENDING.LOCAL_AND_RT_VN1event=0x7d,umask=0x4001unc_m3upi_wb_pending.routethru_vn0uncore interconnectUNC_M3UPI_WB_PENDING.ROUTETHRU_VN0event=0x7d,umask=0x201unc_m3upi_wb_pending.routethru_vn1uncore interconnectUNC_M3UPI_WB_PENDING.ROUTETHRU_VN1event=0x7d,umask=0x2001unc_m3upi_wb_pending.waiting4pull_vn0uncore interconnectUNC_M3UPI_WB_PENDING.WAITING4PULL_VN0event=0x7d,umask=0x801unc_m3upi_wb_pending.waiting4pull_vn1uncore interconnectUNC_M3UPI_WB_PENDING.WAITING4PULL_VN1event=0x7d,umask=0x8001unc_m3upi_xpt_pftch.arbuncore interconnectUNC_M3UPI_XPT_PFTCH.ARBevent=0x61,umask=0x401: xpt prefetch message is making arbitration requestunc_m3upi_xpt_pftch.arriveduncore interconnectUNC_M3UPI_XPT_PFTCH.ARRIVEDevent=0x61,umask=0x101: xpt prefetch message arrived in ingress pipelineunc_m3upi_xpt_pftch.bypassuncore interconnectUNC_M3UPI_XPT_PFTCH.BYPASSevent=0x61,umask=0x201: xpt prefetch message took bypass pathunc_m3upi_xpt_pftch.flitteduncore interconnectUNC_M3UPI_XPT_PFTCH.FLITTEDevent=0x61,umask=0x1001: xpt prefetch message was slotted into flit (non bypass)unc_m3upi_xpt_pftch.lost_arbuncore interconnectUNC_M3UPI_XPT_PFTCH.LOST_ARBevent=0x61,umask=0x801: xpt prefetch message lost arbitrationunc_m3upi_xpt_pftch.lost_olduncore interconnectUNC_M3UPI_XPT_PFTCH.LOST_OLDevent=0x61,umask=0x2001: xpt prefetch message was dropped because it became too oldunc_m3upi_xpt_pftch.lost_qfulluncore interconnectUNC_M3UPI_XPT_PFTCH.LOST_QFULLevent=0x61,umask=0x4001: xpt prefetch message was dropped because it was overwritten by new message while prefetch queue was fulluncore_mdfunc_mdf_crs_txr_inserts.ad_bncuncore interconnectNumber of allocations into the CRS Egress  used to queue up requests destined to the mesh (AD Bounceable)event=0x47,umask=0x101AD Bounceable : Number of allocations into the CRS Egressunc_mdf_crs_txr_inserts.ad_crduncore interconnectNumber of allocations into the CRS Egress  used to queue up requests destined to the mesh (AD credited)event=0x47,umask=0x201AD credited : Number of allocations into the CRS Egressunc_mdf_crs_txr_inserts.akuncore interconnectNumber of allocations into the CRS Egress  used to queue up requests destined to the mesh (AK)event=0x47,umask=0x1001AK : Number of allocations into the CRS Egressunc_mdf_crs_txr_inserts.akcuncore interconnectNumber of allocations into the CRS Egress  used to queue up requests destined to the mesh (AKC)event=0x47,umask=0x4001AKC : Number of allocations into the CRS Egressunc_mdf_crs_txr_inserts.bl_bncuncore interconnectNumber of allocations into the CRS Egress  used to queue up requests destined to the mesh (BL Bounceable)event=0x47,umask=0x401BL Bounceable : Number of allocations into the CRS Egressunc_mdf_crs_txr_inserts.bl_crduncore interconnectNumber of allocations into the CRS Egress  used to queue up requests destined to the mesh (BL credited)event=0x47,umask=0x801BL credited : Number of allocations into the CRS Egressunc_mdf_crs_txr_inserts.ivuncore interconnectNumber of allocations into the CRS Egress  used to queue up requests destined to the mesh (IV)event=0x47,umask=0x2001IV : Number of allocations into the CRS Egressunc_mdf_crs_txr_v_bounces.aduncore interconnectNumber of cycles incoming messages from the vertical ring that are bounced at the SBO
Ingress (V-EMIB) (AD)event=0x4b,umask=0x101AD : Number of cycles incoming messages from the vertical ring that are bounced at the SBOunc_mdf_crs_txr_v_bounces.akuncore interconnectNumber of cycles incoming messages from the vertical ring that are bounced at the SBO
Ingress (V-EMIB) (AK)event=0x4b,umask=0x401AK : Number of cycles incoming messages from the vertical ring that are bounced at the SBOunc_mdf_crs_txr_v_bounces.akcuncore interconnectNumber of cycles incoming messages from the vertical ring that are bounced at the SBO
Ingress (V-EMIB) (AKC)event=0x4b,umask=0x1001AKC : Number of cycles incoming messages from the vertical ring that are bounced at the SBOunc_mdf_crs_txr_v_bounces.bluncore interconnectNumber of cycles incoming messages from the vertical ring that are bounced at the SBO
Ingress (V-EMIB) (BL)event=0x4b,umask=0x201BL : Number of cycles incoming messages from the vertical ring that are bounced at the SBOunc_mdf_crs_txr_v_bounces.ivuncore interconnectNumber of cycles incoming messages from the vertical ring that are bounced at the SBO
Ingress (V-EMIB) (IV)event=0x4b,umask=0x801IV : Number of cycles incoming messages from the vertical ring that are bounced at the SBOunc_mdf_fast_asserted.ad_bncuncore interconnectCounts the number of cycles when the distress signals are asserted based on SBO Ingress thresholdevent=0x15,umask=0x101AD bnc : Counts the number of cycles when the  distress signals are asserted based on SBO Ingress thresholdunc_mdf_fast_asserted.bl_crduncore interconnectCounts the number of cycles when the distress signals are asserted based on SBO Ingress thresholdevent=0x15,umask=0x201BL bnc : Counts the number of cycles when the  distress signals are asserted based on SBO Ingress thresholdunc_upi_clockticksuncore interconnectUPI Clockticksevent=0x101Number of UPI LL clock cycles while the event is enabledunc_upi_direct_attempts.d2cuncore interconnectDirect packet attempts : D2Cevent=0x12,umask=0x101Direct packet attempts : D2C : Counts the number of DRS packets that we attempted to do direct2core/direct2UPI on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbosunc_upi_direct_attempts.d2kuncore interconnectDirect packet attempts : D2Kevent=0x12,umask=0x201Direct packet attempts : D2K : Counts the number of DRS packets that we attempted to do direct2core/direct2UPI on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbosunc_upi_l1_power_cyclesuncore interconnectCycles in L1event=0x2101Cycles in L1 : Number of UPI qfclk cycles spent in L1 power mode.  L1 is a mode that totally shuts down a UPI link.  Use edge detect to count the number of instances when the UPI link entered L1.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. Because L1 totally shuts down the link, it takes a good amount of time to exit this modeunc_upi_power_l1_nackuncore interconnectL1 Req Nackevent=0x2301L1 Req Nack : Counts the number of times a link sends/receives a LinkReqNAck.  When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states.  This requests can either be accepted or denied.  If the Rx side replies with an Ack, the power mode will change.  If it replies with NAck, no change will take place.  This can be filtered based on Rx and Tx.  An Rx LinkReqNAck refers to receiving an NAck (meaning this agent's Tx originally requested the power change).  A Tx LinkReqNAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it)unc_upi_power_l1_requncore interconnectL1 Req (same as L1 Ack)event=0x2201L1 Req (same as L1 Ack). : Counts the number of times a link sends/receives a LinkReqAck.  When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states.  This requests can either be accepted or denied.  If the Rx side replies with an Ack, the power mode will change.  If it replies with NAck, no change will take place.  This can be filtered based on Rx and Tx.  An Rx LinkReqAck refers to receiving an Ack (meaning this agent's Tx originally requested the power change).  A Tx LinkReqAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it)unc_upi_rxl0p_power_cyclesuncore interconnectCycles in L0pevent=0x2501Cycles in L0p : Number of UPI qfclk cycles spent in L0p power mode.  L0p is a mode where we disable 1/2 of the UPI lanes, decreasing our bandwidth in order to save power.  It increases snoop and data transfer latencies and decreases overall bandwidth.  This mode can be very useful in NUMA optimized workloads that largely only utilize UPI for snoops and their responses.  Use edge detect to count the number of instances when the UPI link entered L0p.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in anotherunc_upi_rxl0_power_cyclesuncore interconnectCycles in L0event=0x2401Cycles in L0 : Number of UPI qfclk cycles spent in L0 power mode in the Link Layer.  L0 is the default mode which provides the highest performance with the most power.  Use edge detect to count the number of instances that the link entered L0.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another.  The phy layer  sometimes leaves L0 for training, which will not be captured by this eventunc_upi_rxl_any_flits.datauncore interconnectUNC_UPI_RxL_ANY_FLITS.DATAevent=0x4b,umask=0x801unc_upi_rxl_any_flits.llcrduncore interconnectUNC_UPI_RxL_ANY_FLITS.LLCRDevent=0x4b,umask=0x1001unc_upi_rxl_any_flits.llctrluncore interconnectUNC_UPI_RxL_ANY_FLITS.LLCTRLevent=0x4b,umask=0x4001unc_upi_rxl_any_flits.nulluncore interconnectUNC_UPI_RxL_ANY_FLITS.NULLevent=0x4b,umask=0x2001unc_upi_rxl_any_flits.prothdruncore interconnectUNC_UPI_RxL_ANY_FLITS.PROTHDRevent=0x4b,umask=0x8001unc_upi_rxl_any_flits.slot0uncore interconnectUNC_UPI_RxL_ANY_FLITS.SLOT0event=0x4b,umask=0x101unc_upi_rxl_any_flits.slot1uncore interconnectUNC_UPI_RxL_ANY_FLITS.SLOT1event=0x4b,umask=0x201unc_upi_rxl_any_flits.slot2uncore interconnectUNC_UPI_RxL_ANY_FLITS.SLOT2event=0x4b,umask=0x401unc_upi_rxl_basic_hdr_match.ncbuncore interconnectMatches on Receive path of a UPI Port : Non-Coherent Bypassevent=0x5,umask=0xe01Matches on Receive path of a UPI Port : Non-Coherent Bypass : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.ncb_opcuncore interconnectMatches on Receive path of a UPI Port : Non-Coherent Bypass, Match Opcodeevent=0x5,umask=0x10e01Matches on Receive path of a UPI Port : Non-Coherent Bypass, Match Opcode : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.ncsuncore interconnectMatches on Receive path of a UPI Port : Non-Coherent Standardevent=0x5,umask=0xf01Matches on Receive path of a UPI Port : Non-Coherent Standard : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.ncs_opcuncore interconnectMatches on Receive path of a UPI Port : Non-Coherent Standard, Match Opcodeevent=0x5,umask=0x10f01Matches on Receive path of a UPI Port : Non-Coherent Standard, Match Opcode : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_bypassed.slot0uncore interconnectRxQ Flit Buffer Bypassed : Slot 0event=0x31,umask=0x101RxQ Flit Buffer Bypassed : Slot 0 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress.  This is a latency optimization, and should generally be the common case.  If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latencyunc_upi_rxl_bypassed.slot1uncore interconnectRxQ Flit Buffer Bypassed : Slot 1event=0x31,umask=0x201RxQ Flit Buffer Bypassed : Slot 1 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress.  This is a latency optimization, and should generally be the common case.  If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latencyunc_upi_rxl_bypassed.slot2uncore interconnectRxQ Flit Buffer Bypassed : Slot 2event=0x31,umask=0x401RxQ Flit Buffer Bypassed : Slot 2 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress.  This is a latency optimization, and should generally be the common case.  If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latencyunc_upi_rxl_crc_errorsuncore interconnectCRC Errors Detectedevent=0xb01CRC Errors Detected : Number of CRC errors detected in the UPI Agent.  Each UPI flit incorporates 8 bits of CRC for error detection.  This counts the number of flits where the CRC was able to detect an error.  After an error has been detected, the UPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it)unc_upi_rxl_crc_llr_req_transmituncore interconnectLLR Requests Sentevent=0x801LLR Requests Sent : Number of LLR Requests were transmitted.  This should generally be <= the number of CRC errors detected.  If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKs.unc_upi_rxl_credits_consumed_vn0uncore interconnectVN0 Credit Consumedevent=0x3901VN0 Credit Consumed : Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_upi_rxl_credits_consumed_vn1uncore interconnectVN1 Credit Consumedevent=0x3a01VN1 Credit Consumed : Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_upi_rxl_credits_consumed_vnauncore interconnectVNA Credit Consumedevent=0x38,ch_mask=0x00000000,fc_mask=0x0000000001Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_upi_rxl_flits.all_datauncore interconnectValid Flits Received : All Dataevent=0x3,umask=0xf01Valid Flits Received : All Data : Shows legal flit time (hides impact of L0p and L0c)unc_upi_rxl_flits.all_nulluncore interconnectNull FLITs received from any slotevent=0x3,umask=0x2701unc_upi_rxl_flits.datauncore interconnectValid Flits Received : Dataevent=0x3,umask=0x801Valid Flits Received : Data : Shows legal flit time (hides impact of L0p and L0c). : Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting.unc_upi_rxl_flits.idleuncore interconnectValid Flits Received : Idleevent=0x3,umask=0x4701Valid Flits Received : Idle : Shows legal flit time (hides impact of L0p and L0c)unc_upi_rxl_flits.llcrduncore interconnectValid Flits Received : LLCRD Not Emptyevent=0x3,umask=0x1001Valid Flits Received : LLCRD Not Empty : Shows legal flit time (hides impact of L0p and L0c). : Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2unc_upi_rxl_flits.llctrluncore interconnectValid Flits Received : LLCTRLevent=0x3,umask=0x4001Valid Flits Received : LLCTRL : Shows legal flit time (hides impact of L0p and L0c). : Equivalent to an idle packet.  Enables counting of slot 0 LLCTRL messagesunc_upi_rxl_flits.non_datauncore interconnectValid Flits Received : All Non Dataevent=0x3,umask=0x9701Valid Flits Received : All Non Data : Shows legal flit time (hides impact of L0p and L0c)unc_upi_rxl_flits.nulluncore interconnectValid Flits Received : Slot NULL or LLCRD Emptyevent=0x3,umask=0x2001Valid Flits Received : Slot NULL or LLCRD Empty : Shows legal flit time (hides impact of L0p and L0c). : LLCRD with all zeros is treated as NULL. Slot 1 is not treated as NULL if slot 0 is a dual slot. This can apply to slot 0,1, or 2unc_upi_rxl_flits.prothdruncore interconnectValid Flits Received : Protocol Headerevent=0x3,umask=0x8001Valid Flits Received : Protocol Header : Shows legal flit time (hides impact of L0p and L0c). : Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits)unc_upi_rxl_flits.slot0uncore interconnectValid Flits Received : Slot 0event=0x3,umask=0x101Valid Flits Received : Slot 0 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 0 - Other mask bits determine types of headers to countunc_upi_rxl_flits.slot1uncore interconnectValid Flits Received : Slot 1event=0x3,umask=0x201Valid Flits Received : Slot 1 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 1 - Other mask bits determine types of headers to countunc_upi_rxl_flits.slot2uncore interconnectValid Flits Received : Slot 2event=0x3,umask=0x401Valid Flits Received : Slot 2 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 2 - Other mask bits determine types of headers to countunc_upi_rxl_inserts.slot0uncore interconnectRxQ Flit Buffer Allocations : Slot 0event=0x30,umask=0x101RxQ Flit Buffer Allocations : Slot 0 : Number of allocations into the UPI Rx Flit Buffer.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_upi_rxl_inserts.slot1uncore interconnectRxQ Flit Buffer Allocations : Slot 1event=0x30,umask=0x201RxQ Flit Buffer Allocations : Slot 1 : Number of allocations into the UPI Rx Flit Buffer.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_upi_rxl_inserts.slot2uncore interconnectRxQ Flit Buffer Allocations : Slot 2event=0x30,umask=0x401RxQ Flit Buffer Allocations : Slot 2 : Number of allocations into the UPI Rx Flit Buffer.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_upi_rxl_occupancy.slot0uncore interconnectRxQ Occupancy - All Packets : Slot 0event=0x32,umask=0x101RxQ Occupancy - All Packets : Slot 0 : Accumulates the number of elements in the UPI RxQ in each cycle.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetimeunc_upi_rxl_occupancy.slot1uncore interconnectRxQ Occupancy - All Packets : Slot 1event=0x32,umask=0x201RxQ Occupancy - All Packets : Slot 1 : Accumulates the number of elements in the UPI RxQ in each cycle.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetimeunc_upi_rxl_occupancy.slot2uncore interconnectRxQ Occupancy - All Packets : Slot 2event=0x32,umask=0x401RxQ Occupancy - All Packets : Slot 2 : Accumulates the number of elements in the UPI RxQ in each cycle.  Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetimeunc_upi_txl0p_power_cyclesuncore interconnectCycles in L0pevent=0x2701Cycles in L0p : Number of UPI qfclk cycles spent in L0p power mode.  L0p is a mode where we disable 1/2 of the UPI lanes, decreasing our bandwidth in order to save power.  It increases snoop and data transfer latencies and decreases overall bandwidth.  This mode can be very useful in NUMA optimized workloads that largely only utilize UPI for snoops and their responses.  Use edge detect to count the number of instances when the UPI link entered L0p.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in anotherunc_upi_txl0_power_cyclesuncore interconnectCycles in L0event=0x2601Cycles in L0 : Number of UPI qfclk cycles spent in L0 power mode in the Link Layer.  L0 is the default mode which provides the highest performance with the most power.  Use edge detect to count the number of instances that the link entered L0.  Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another.  The phy layer  sometimes leaves L0 for training, which will not be captured by this eventunc_upi_txl_any_flits.datauncore interconnectUNC_UPI_TxL_ANY_FLITS.DATAevent=0x4a,umask=0x801unc_upi_txl_any_flits.llcrduncore interconnectUNC_UPI_TxL_ANY_FLITS.LLCRDevent=0x4a,umask=0x1001unc_upi_txl_any_flits.llctrluncore interconnectUNC_UPI_TxL_ANY_FLITS.LLCTRLevent=0x4a,umask=0x4001unc_upi_txl_any_flits.nulluncore interconnectUNC_UPI_TxL_ANY_FLITS.NULLevent=0x4a,umask=0x2001unc_upi_txl_any_flits.prothdruncore interconnectUNC_UPI_TxL_ANY_FLITS.PROTHDRevent=0x4a,umask=0x8001unc_upi_txl_any_flits.slot0uncore interconnectUNC_UPI_TxL_ANY_FLITS.SLOT0event=0x4a,umask=0x101unc_upi_txl_any_flits.slot1uncore interconnectUNC_UPI_TxL_ANY_FLITS.SLOT1event=0x4a,umask=0x201unc_upi_txl_any_flits.slot2uncore interconnectUNC_UPI_TxL_ANY_FLITS.SLOT2event=0x4a,umask=0x401unc_upi_txl_basic_hdr_match.ncbuncore interconnectMatches on Transmit path of a UPI Port : Non-Coherent Bypassevent=0x4,umask=0xe01Matches on Transmit path of a UPI Port : Non-Coherent Bypass : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.ncb_opcuncore interconnectMatches on Transmit path of a UPI Port : Non-Coherent Bypass, Match Opcodeevent=0x4,umask=0x10e01Matches on Transmit path of a UPI Port : Non-Coherent Bypass, Match Opcode : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.ncsuncore interconnectMatches on Transmit path of a UPI Port : Non-Coherent Standardevent=0x4,umask=0xf01Matches on Transmit path of a UPI Port : Non-Coherent Standard : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.ncs_opcuncore interconnectMatches on Transmit path of a UPI Port : Non-Coherent Standard, Match Opcodeevent=0x4,umask=0x10f01Matches on Transmit path of a UPI Port : Non-Coherent Standard, Match Opcode : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_bypasseduncore interconnectTx Flit Buffer Bypassedevent=0x4101Tx Flit Buffer Bypassed : Counts the number of times that an incoming flit was able to bypass the Tx flit buffer and pass directly out the UPI Link. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the linkunc_upi_txl_flits.all_datauncore interconnectValid Flits Sent : All Dataevent=0x2,umask=0xf01Valid Flits Sent : All Data : Counts number of data flits across this UPI linkunc_upi_txl_flits.all_llcrduncore interconnectValid Flits Sent : All LLCRD Not Emptyevent=0x2,umask=0x1701Valid Flits Sent : All Data : Shows legal flit time (hides impact of L0p and L0c)unc_upi_txl_flits.all_llctrluncore interconnectValid Flits Sent : All LLCTRLevent=0x2,umask=0x4701Valid Flits Sent : All LLCTRL : Shows legal flit time (hides impact of L0p and L0c)unc_upi_txl_flits.all_nulluncore interconnectAll Null Flitsevent=0x2,umask=0x2701unc_upi_txl_flits.all_prothdruncore interconnectValid Flits Sent : All Protocol Headerevent=0x2,umask=0x8701Valid Flits Sent : All ProtDDR : Shows legal flit time (hides impact of L0p and L0c)unc_upi_txl_flits.datauncore interconnectValid Flits Sent : Dataevent=0x2,umask=0x801Valid Flits Sent : Data : Shows legal flit time (hides impact of L0p and L0c). : Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting.unc_upi_txl_flits.idleuncore interconnectValid Flits Sent : Idleevent=0x2,umask=0x4701Valid Flits Sent : Idle : Shows legal flit time (hides impact of L0p and L0c)unc_upi_txl_flits.llcrduncore interconnectValid Flits Sent : LLCRD Not Emptyevent=0x2,umask=0x1001Valid Flits Sent : LLCRD Not Empty : Shows legal flit time (hides impact of L0p and L0c). : Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2unc_upi_txl_flits.llctrluncore interconnectValid Flits Sent : LLCTRLevent=0x2,umask=0x4001Valid Flits Sent : LLCTRL : Shows legal flit time (hides impact of L0p and L0c). : Equivalent to an idle packet.  Enables counting of slot 0 LLCTRL messagesunc_upi_txl_flits.non_datauncore interconnectValid Flits Sent : All Non Dataevent=0x2,umask=0x9701Valid Flits Sent : All Non Data : Shows legal flit time (hides impact of L0p and L0c)unc_upi_txl_flits.nulluncore interconnectValid Flits Sent : Slot NULL or LLCRD Emptyevent=0x2,umask=0x2001Valid Flits Sent : Slot NULL or LLCRD Empty : Shows legal flit time (hides impact of L0p and L0c). : LLCRD with all zeros is treated as NULL. Slot 1 is not treated as NULL if slot 0 is a dual slot. This can apply to slot 0,1, or 2unc_upi_txl_flits.prothdruncore interconnectValid Flits Sent : Protocol Headerevent=0x2,umask=0x8001Valid Flits Sent : Protocol Header : Shows legal flit time (hides impact of L0p and L0c). : Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits)unc_upi_txl_flits.slot0uncore interconnectValid Flits Sent : Slot 0event=0x2,umask=0x101Valid Flits Sent : Slot 0 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 0 - Other mask bits determine types of headers to countunc_upi_txl_flits.slot1uncore interconnectValid Flits Sent : Slot 1event=0x2,umask=0x201Valid Flits Sent : Slot 1 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 1 - Other mask bits determine types of headers to countunc_upi_txl_flits.slot2uncore interconnectValid Flits Sent : Slot 2event=0x2,umask=0x401Valid Flits Sent : Slot 2 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 2 - Other mask bits determine types of headers to countunc_upi_txl_insertsuncore interconnectTx Flit Buffer Allocationsevent=0x4001Tx Flit Buffer Allocations : Number of allocations into the UPI Tx Flit Buffer.  Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetimeunc_upi_txl_occupancyuncore interconnectTx Flit Buffer Occupancyevent=0x4201Tx Flit Buffer Occupancy : Accumulates the number of flits in the TxQ.  Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link.  However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQunc_upi_vna_credit_return_occupancyuncore interconnectVNA Credits Pending Return - Occupancyevent=0x4401VNA Credits Pending Return - Occupancy : Number of VNA credits in the Rx side that are waitng to be returned back across the linkunc_u_event_msg.doorbell_rcvduncore interconnectMessage Received : Doorbellevent=0x42,umask=0x801unc_u_event_msg.int_priouncore interconnectMessage Received : Interruptevent=0x42,umask=0x1001Message Received : Interrupt : Interruptsunc_u_event_msg.ipi_rcvduncore interconnectMessage Received : IPIevent=0x42,umask=0x401Message Received : IPI : Inter Processor Interruptsunc_u_event_msg.msi_rcvduncore interconnectMessage Received : MSIevent=0x42,umask=0x201Message Received : MSI : Message Signaled Interrupts - interrupts sent by devices (including PCIe via IOxAPIC) (Socket Mode only)unc_u_event_msg.vlw_rcvduncore interconnectMessage Received : VLWevent=0x42,umask=0x101Message Received : VLW : Virtual Logical Wire (legacy) message were received from Uncoreunc_u_m2u_misc1.rxc_cycles_ne_cbo_ncbuncore interconnectUNC_U_M2U_MISC1.RxC_CYCLES_NE_CBO_NCBevent=0x4d,umask=0x101unc_u_m2u_misc1.rxc_cycles_ne_cbo_ncsuncore interconnectUNC_U_M2U_MISC1.RxC_CYCLES_NE_CBO_NCSevent=0x4d,umask=0x201unc_u_m2u_misc1.rxc_cycles_ne_upi_ncbuncore interconnectUNC_U_M2U_MISC1.RxC_CYCLES_NE_UPI_NCBevent=0x4d,umask=0x401unc_u_m2u_misc1.rxc_cycles_ne_upi_ncsuncore interconnectUNC_U_M2U_MISC1.RxC_CYCLES_NE_UPI_NCSevent=0x4d,umask=0x801unc_u_m2u_misc1.txc_cycles_crd_ovf_cbo_ncbuncore interconnectUNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_CBO_NCBevent=0x4d,umask=0x1001unc_u_m2u_misc1.txc_cycles_crd_ovf_cbo_ncsuncore interconnectUNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_CBO_NCSevent=0x4d,umask=0x2001unc_u_m2u_misc1.txc_cycles_crd_ovf_upi_ncbuncore interconnectUNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_UPI_NCBevent=0x4d,umask=0x4001unc_u_m2u_misc1.txc_cycles_crd_ovf_upi_ncsuncore interconnectUNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_UPI_NCSevent=0x4d,umask=0x8001unc_u_m2u_misc2.rxc_cycles_empty_bluncore interconnectUNC_U_M2U_MISC2.RxC_CYCLES_EMPTY_BLevent=0x4e,umask=0x201unc_u_m2u_misc2.rxc_cycles_full_bluncore interconnectUNC_U_M2U_MISC2.RxC_CYCLES_FULL_BLevent=0x4e,umask=0x101unc_u_m2u_misc2.txc_cycles_crd_ovf_vn0_ncbuncore interconnectUNC_U_M2U_MISC2.TxC_CYCLES_CRD_OVF_VN0_NCBevent=0x4e,umask=0x401unc_u_m2u_misc2.txc_cycles_crd_ovf_vn0_ncsuncore interconnectUNC_U_M2U_MISC2.TxC_CYCLES_CRD_OVF_VN0_NCSevent=0x4e,umask=0x801unc_u_m2u_misc2.txc_cycles_empty_akuncore interconnectUNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_AKevent=0x4e,umask=0x2001unc_u_m2u_misc2.txc_cycles_empty_akcuncore interconnectUNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_AKCevent=0x4e,umask=0x4001unc_u_m2u_misc2.txc_cycles_empty_bluncore interconnectUNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_BLevent=0x4e,umask=0x1001unc_u_m2u_misc2.txc_cycles_full_bluncore interconnectUNC_U_M2U_MISC2.TxC_CYCLES_FULL_BLevent=0x4e,umask=0x8001unc_u_m2u_misc3.txc_cycles_full_akuncore interconnectUNC_U_M2U_MISC3.TxC_CYCLES_FULL_AKevent=0x4f,umask=0x101unc_u_m2u_misc3.txc_cycles_full_akcuncore interconnectUNC_U_M2U_MISC3.TxC_CYCLES_FULL_AKCevent=0x4f,umask=0x201unc_u_phold_cycles.assert_to_ackuncore interconnectCycles PHOLD Assert to Ack : Assert to ACKevent=0x45,umask=0x101Cycles PHOLD Assert to Ack : Assert to ACK : PHOLD cyclesunc_u_racu_requestsuncore interconnectRACU Requestevent=0x4601RACU Request : Number outstanding register requests within message channel trackeruncore_iio_free_runningunc_iio_bandwidth_in.part0_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x2001unc_iio_bandwidth_in.part1_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x2101unc_iio_bandwidth_in.part2_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x2201unc_iio_bandwidth_in.part3_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x2301unc_iio_bandwidth_in.part4_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x2401unc_iio_bandwidth_in.part5_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x2501unc_iio_bandwidth_in.part6_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x2601unc_iio_bandwidth_in.part7_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x2701unc_iio_clockticksuncore ioIIO Clockticksevent=0x1,ch_mask=0x000001Number of IIO clock cycles while the event is enabledunc_iio_clockticks_freerununcore ioFree running counter that increments for IIO clocktickevent=0xff,umask=0x1001unc_iio_comp_buf_inserts.cmpd.all_partsuncore ioPCIe Completion Buffer Inserts of completions with data: Part 0-7event=0xc2,ch_mask=0xff,fc_mask=0x07,umask=0x401PCIe Completion Buffer Inserts of completions with data : Part 0-7unc_iio_comp_buf_inserts.cmpd.part0uncore ioPCIe Completion Buffer Inserts of completions with data: Part 0event=0xc2,ch_mask=0x0001,fc_mask=0x07,umask=0x700100401PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_comp_buf_inserts.cmpd.part1uncore ioPCIe Completion Buffer Inserts of completions with data: Part 1event=0xc2,ch_mask=0x0002,fc_mask=0x07,umask=0x700200401PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1unc_iio_comp_buf_inserts.cmpd.part2uncore ioPCIe Completion Buffer Inserts of completions with data: Part 2event=0xc2,ch_mask=0x0004,fc_mask=0x07,umask=0x700400401PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2unc_iio_comp_buf_inserts.cmpd.part3uncore ioPCIe Completion Buffer Inserts of completions with data: Part 3event=0xc2,ch_mask=0x0008,fc_mask=0x07,umask=0x700800401PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3unc_iio_comp_buf_inserts.cmpd.part4uncore ioPCIe Completion Buffer Inserts of completions with data: Part 4event=0xc2,ch_mask=0x0010,fc_mask=0x07,umask=0x701000401PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4unc_iio_comp_buf_inserts.cmpd.part5uncore ioPCIe Completion Buffer Inserts of completions with data: Part 5event=0xc2,ch_mask=0x0020,fc_mask=0x07,umask=0x702000401PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5unc_iio_comp_buf_inserts.cmpd.part6uncore ioPCIe Completion Buffer Inserts of completions with data: Part 6event=0xc2,ch_mask=0x0040,fc_mask=0x07,umask=0x704000401PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6unc_iio_comp_buf_inserts.cmpd.part7uncore ioPCIe Completion Buffer Inserts of completions with data: Part 7event=0xc2,ch_mask=0x0080,fc_mask=0x07,umask=0x708000401PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7unc_iio_comp_buf_occupancy.cmpd.all_partsuncore ioUNC_IIO_COMP_BUF_OCCUPANCY.CMPD.ALL_PARTSevent=0xd5,fc_mask=0x07,umask=0xff01unc_iio_comp_buf_occupancy.cmpd.part0uncore ioPCIe Completion Buffer Occupancy : Part 0event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x700000101x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_comp_buf_occupancy.cmpd.part1uncore ioPCIe Completion Buffer Occupancy : Part 1event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x700000201x4 card is plugged in to slot 1unc_iio_comp_buf_occupancy.cmpd.part2uncore ioPCIe Completion Buffer Occupancy : Part 2event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x700000401x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_comp_buf_occupancy.cmpd.part3uncore ioPCIe Completion Buffer Occupancy : Part 3event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x700000801x4 card is plugged in to slot 3unc_iio_comp_buf_occupancy.cmpd.part4uncore ioPCIe Completion Buffer Occupancy : Part 4event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x700001001x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_comp_buf_occupancy.cmpd.part5uncore ioPCIe Completion Buffer Occupancy : Part 5event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x700002001x4 card is plugged in to slot 1unc_iio_comp_buf_occupancy.cmpd.part6uncore ioPCIe Completion Buffer Occupancy : Part 6event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x700004001x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_comp_buf_occupancy.cmpd.part7uncore ioPCIe Completion Buffer Occupancy : Part 7event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x700008001x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.mem_read.all_partsuncore ioRead request for 4 bytes made by the CPU to IIO Part0-7event=0xc0,ch_mask=0x00ff,fc_mask=0x07,umask=0x401unc_iio_data_req_by_cpu.mem_read.part0uncore ioRead request for 4 bytes made by the CPU to IIO Part0event=0xc0,ch_mask=0x0001,fc_mask=0x07,umask=0x700100401Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.mem_read.part1uncore ioRead request for 4 bytes made by the CPU to IIO Part1event=0xc0,ch_mask=0x0002,fc_mask=0x07,umask=0x700200401Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_read.part2uncore ioRead request for 4 bytes made by the CPU to IIO Part2event=0xc0,ch_mask=0x0004,fc_mask=0x07,umask=0x700400401Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_read.part3uncore ioRead request for 4 bytes made by the CPU to IIO Part3event=0xc0,ch_mask=0x0008,fc_mask=0x07,umask=0x700800401Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.mem_read.part4uncore ioData requested by the CPU : Core reading from Cards MMIO spaceevent=0xc0,ch_mask=0x0010,fc_mask=0x07,umask=0x701000401Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.mem_read.part5uncore ioData requested by the CPU : Core reading from Cards MMIO spaceevent=0xc0,ch_mask=0x0020,fc_mask=0x07,umask=0x702000401Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_read.part6uncore ioData requested by the CPU : Core reading from Cards MMIO spaceevent=0xc0,ch_mask=0x0040,fc_mask=0x07,umask=0x704000401Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_read.part7uncore ioData requested by the CPU : Core reading from Cards MMIO spaceevent=0xc0,ch_mask=0x0080,fc_mask=0x07,umask=0x708000401Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.mem_write.all_partsuncore ioWrite request of 4 bytes made to IIO Part0-7 by the CPUevent=0xc0,ch_mask=0x00ff,fc_mask=0x07,umask=0x101unc_iio_data_req_by_cpu.mem_write.iommu0uncore ioData requested by the CPU : Core writing to Cards MMIO spaceevent=0xc0,ch_mask=0x0100,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.mem_write.iommu1uncore ioData requested by the CPU : Core writing to Cards MMIO spaceevent=0xc0,ch_mask=0x0200,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.mem_write.part0uncore ioWrite request of 4 bytes made to IIO Part0 by the CPUevent=0xc0,ch_mask=0x0001,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.mem_write.part1uncore ioWrite request of 4 bytes made to IIO Part1 by the CPUevent=0xc0,ch_mask=0x0002,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_write.part2uncore ioWrite request of 4 bytes made to IIO Part2 by the CPUevent=0xc0,ch_mask=0x0004,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_write.part3uncore ioWrite request of 4 bytes made to IIO Part3 by the CPUevent=0xc0,ch_mask=0x0008,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.mem_write.part4uncore ioData requested by the CPU : Core writing to Cards MMIO spaceevent=0xc0,ch_mask=0x0010,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.mem_write.part5uncore ioData requested by the CPU : Core writing to Cards MMIO spaceevent=0xc0,ch_mask=0x0020,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_write.part6uncore ioData requested by the CPU : Core writing to Cards MMIO spaceevent=0xc0,ch_mask=0x0040,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_write.part7uncore ioData requested by the CPU : Core writing to Cards MMIO spaceevent=0xc0,ch_mask=0x0080,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.peer_read.part0uncore ioPeer to peer read request for 4 bytes made by a different IIO unit to IIO Part0event=0xc0,ch_mask=0x0001,fc_mask=0x07,umask=0x700100801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.peer_read.part1uncore ioPeer to peer read request for 4 bytes made by a different IIO unit to IIO Part0event=0xc0,ch_mask=0x0002,fc_mask=0x07,umask=0x700200801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_read.part2uncore ioPeer to peer read request for 4 bytes made by a different IIO unit to IIO Part0event=0xc0,ch_mask=0x0004,fc_mask=0x07,umask=0x700400801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_read.part3uncore ioPeer to peer read request for 4 bytes made by a different IIO unit to IIO Part0event=0xc0,ch_mask=0x0008,fc_mask=0x07,umask=0x700800801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.peer_read.part4uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x0010,fc_mask=0x07,umask=0x701000801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.peer_read.part5uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x0020,fc_mask=0x07,umask=0x702000801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_read.part6uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x0040,fc_mask=0x07,umask=0x704000801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_read.part7uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x0080,fc_mask=0x07,umask=0x708000801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.peer_write.part0uncore ioPeer to peer write request of 4 bytes made to IIO Part0 by a different IIO unitevent=0xc0,ch_mask=0x0001,fc_mask=0x07,umask=0x700100201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.peer_write.part1uncore ioPeer to peer write request of 4 bytes made to IIO Part0 by a different IIO unitevent=0xc0,ch_mask=0x0002,fc_mask=0x07,umask=0x700200201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_write.part2uncore ioPeer to peer write request of 4 bytes made to IIO Part0 by a different IIO unitevent=0xc0,ch_mask=0x0004,fc_mask=0x07,umask=0x700400201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_write.part3uncore ioPeer to peer write request of 4 bytes made to IIO Part0 by a different IIO unitevent=0xc0,ch_mask=0x0008,fc_mask=0x07,umask=0x700800201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.peer_write.part4uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x0010,fc_mask=0x07,umask=0x701000201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.peer_write.part5uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x0020,fc_mask=0x07,umask=0x702000201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_write.part6uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x0040,fc_mask=0x07,umask=0x704000201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_write.part7uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x0080,fc_mask=0x07,umask=0x708000201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.cmpd.all_partsuncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0xff,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.cmpd.part0uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x0001,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.cmpd.part1uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x0002,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.cmpd.part2uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x0004,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.cmpd.part3uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x0008,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.cmpd.part4uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x0010,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_of_cpu.cmpd.part5uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x0020,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_of_cpu.cmpd.part6uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x0040,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_of_cpu.cmpd.part7uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x0080,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_of_cpu.mem_read.all_partsuncore ioRead request for 4 bytes made by IIO Part0-7 to Memoryevent=0x83,ch_mask=0x00ff,fc_mask=0x07,umask=0x401unc_iio_data_req_of_cpu.mem_read.part0uncore ioRead request for 4 bytes made by IIO Part0 to Memoryevent=0x83,ch_mask=0x0001,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.mem_read.part1uncore ioRead request for 4 bytes made by IIO Part1 to Memoryevent=0x83,ch_mask=0x0002,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_read.part2uncore ioRead request for 4 bytes made by IIO Part2 to Memoryevent=0x83,ch_mask=0x0004,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_read.part3uncore ioRead request for 4 bytes made by IIO Part3 to Memoryevent=0x83,ch_mask=0x0008,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.mem_read.part4uncore ioData requested of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x0010,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.mem_read.part5uncore ioData requested of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x0020,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_read.part6uncore ioData requested of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x0040,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_read.part7uncore ioData requested of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x0080,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.mem_write.all_partsuncore ioWrite request of 4 bytes made by IIO Part0-7 to Memoryevent=0x83,ch_mask=0x00ff,fc_mask=0x07,umask=0x101unc_iio_data_req_of_cpu.mem_write.part0uncore ioWrite request of 4 bytes made by IIO Part0 to Memoryevent=0x83,ch_mask=0x0001,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.mem_write.part1uncore ioWrite request of 4 bytes made by IIO Part1 to Memoryevent=0x83,ch_mask=0x0002,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_write.part2uncore ioWrite request of 4 bytes made by IIO Part2 to Memoryevent=0x83,ch_mask=0x0004,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_write.part3uncore ioWrite request of 4 bytes made by IIO Part3 to Memoryevent=0x83,ch_mask=0x0008,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.mem_write.part4uncore ioData requested of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x0010,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.mem_write.part5uncore ioData requested of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x0020,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_write.part6uncore ioData requested of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x0040,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_write.part7uncore ioData requested of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x0080,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.peer_write.part0uncore ioPeer to peer write request of 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x0001,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.peer_write.part1uncore ioPeer to peer write request of 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x0002,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.peer_write.part2uncore ioPeer to peer write request of 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x0004,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.peer_write.part3uncore ioPeer to peer write request of 4 bytes made by IIO Part0 to an IIO targetevent=0x83,ch_mask=0x0008,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.peer_write.part4uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x0010,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.peer_write.part5uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x0020,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.peer_write.part6uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x0040,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.peer_write.part7uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x0080,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_inbound_arb_req.datauncore ioIncoming arbitration requests : Passing data to be writtenevent=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff02001Incoming arbitration requests : Passing data to be written : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_req.final_rd_wruncore ioIncoming arbitration requests : Issuing final read or write of lineevent=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x801Incoming arbitration requests : Issuing final read or write of line : How often different queues (e.g. channel / fc) ask to send request into pipelineunc_iio_inbound_arb_req.iommu_hituncore ioIncoming arbitration requests : Processing response from IOMMUevent=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x201Incoming arbitration requests : Processing response from IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipelineunc_iio_inbound_arb_req.iommu_requncore ioIncoming arbitration requests : Issuing to IOMMUevent=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x101Incoming arbitration requests : Issuing to IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipelineunc_iio_inbound_arb_req.req_ownuncore ioIncoming arbitration requests : Request Ownershipevent=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00401Incoming arbitration requests : Request Ownership : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_req.wruncore ioIncoming arbitration requests : Writing lineevent=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff01001Incoming arbitration requests : Writing line : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_won.datauncore ioIncoming arbitration requests granted : Passing data to be writtenevent=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff02001Incoming arbitration requests granted : Passing data to be written : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_won.final_rd_wruncore ioIncoming arbitration requests granted : Issuing final read or write of lineevent=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00801Incoming arbitration requests granted : Issuing final read or write of line : How often different queues (e.g. channel / fc) are allowed to send request into pipelineunc_iio_inbound_arb_won.iommu_hituncore ioIncoming arbitration requests granted : Processing response from IOMMUevent=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00201Incoming arbitration requests granted : Processing response from IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipelineunc_iio_inbound_arb_won.iommu_requncore ioIncoming arbitration requests granted : Issuing to IOMMUevent=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00101Incoming arbitration requests granted : Issuing to IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipelineunc_iio_inbound_arb_won.req_ownuncore ioIncoming arbitration requests granted : Request Ownershipevent=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00401Incoming arbitration requests granted : Request Ownership : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_won.wruncore ioIncoming arbitration requests granted : Writing lineevent=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff01001Incoming arbitration requests granted : Writing line : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requestsunc_iio_iommu0.1g_hitsuncore io: IOTLB Hits to a 1G Pageevent=0x40,ch_mask=0x0000,umask=0x1001: IOTLB Hits to a 1G Page : Counts if a transaction to a 1G page, on its first lookup, hits the IOTLBunc_iio_iommu0.2m_hitsuncore io: IOTLB Hits to a 2M Pageevent=0x40,ch_mask=0x0000,umask=0x801: IOTLB Hits to a 2M Page : Counts if a transaction to a 2M page, on its first lookup, hits the IOTLBunc_iio_iommu0.4k_hitsuncore io: IOTLB Hits to a 4K Pageevent=0x40,ch_mask=0x0000,umask=0x401: IOTLB Hits to a 4K Page : Counts if a transaction to a 4K page, on its first lookup, hits the IOTLBunc_iio_iommu0.ctxt_cache_hitsuncore io: Context cache hitsevent=0x40,ch_mask=0x0000,umask=0x8001: Context cache hits : Counts each time a first look up of the transaction hits the RCCunc_iio_iommu0.ctxt_cache_lookupsuncore io: Context cache lookupsevent=0x40,ch_mask=0x0000,umask=0x4001: Context cache lookups : Counts each time a transaction looks up root context cacheunc_iio_iommu0.first_lookupsuncore io: IOTLB lookups firstevent=0x40,ch_mask=0x0000,umask=0x101: IOTLB lookups first : Some transactions have to look up IOTLB multiple times.  Counts the first time a request looks up IOTLBunc_iio_iommu0.missesuncore ioIOTLB Fills (same as IOTLB miss)event=0x40,ch_mask=0x0000,umask=0x2001IOTLB Fills (same as IOTLB miss) : When a transaction misses IOTLB, it does a page walk to look up memory and bring in the relevant page translation. Counts when this page translation is written to IOTLBunc_iio_iommu1.num_mem_accessesuncore io: IOMMU memory accessevent=0x41,umask=0xc001: IOMMU memory access : IOMMU sends out memory fetches when it misses the cache look up which is indicated by this signal.  M2IOSF only uses low priority channelunc_iio_iommu1.pwc_1g_hitsuncore io: PWC Hit to a 2M pageevent=0x41,umask=0x401: PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M levelunc_iio_iommu1.pwc_256t_hitsuncore io: PWT Hit to a 256T pageevent=0x41,umask=0x1001: PWT Hit to a 256T page : Counts each time a transaction's first look up hits the SLPWC at the 512G levelunc_iio_iommu1.pwc_2m_hitsuncore io: PWC Hit to a 4K pageevent=0x41,umask=0x201: PWC Hit to a 4K page : Counts each time a transaction's first look up hits the SLPWC at the 4K levelunc_iio_iommu1.pwc_512g_hitsuncore io: PWC Hit to a 1G pageevent=0x41,umask=0x801: PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G levelunc_iio_iommu1.pwc_cache_fillsuncore io: PageWalk cache fillevent=0x41,umask=0x2001: PageWalk cache fill : When a transaction misses SLPWC, it does a page walk to look up memory and bring in the relevant page translation. When this page translation is written to SLPWC, ObsPwcFillValid_nnnH is assertedunc_iio_iommu1.pwt_cache_lookupsuncore io: PageWalk cache lookupevent=0x41,umask=0x101: PageWalk cache lookup : Counts each time a transaction looks up second level page walk cacheunc_iio_iommu1.slpwc_1g_hitsuncore io: PWC Hit to a 2M pageevent=0x41,umask=0x401: PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M levelunc_iio_iommu1.slpwc_256t_hitsuncore io: PWC Hit to a 2M pageevent=0x41,umask=0x1001: PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M levelunc_iio_iommu1.slpwc_512g_hitsuncore io: PWC Hit to a 1G pageevent=0x41,umask=0x801: PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G levelunc_iio_iommu3.pwt_occupancy_msbuncore io: Global IOTLB invalidation cyclesevent=0x43,ch_mask=0x0000,umask=0x101: Global IOTLB invalidation cycles : Indicates that IOMMU is doing global invalidationunc_iio_mask_match_and.bus0uncore ioAND Mask/match for debug bus : Non-PCIE busevent=0x2,ch_mask=0x0000,umask=0x101AND Mask/match for debug bus : Non-PCIE bus : Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus0_bus1uncore ioAND Mask/match for debug bus : Non-PCIE bus and PCIE busevent=0x2,ch_mask=0x0000,umask=0x801AND Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus0_not_bus1uncore ioAND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus)event=0x2,ch_mask=0x0000,umask=0x401AND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus1uncore ioAND Mask/match for debug bus : PCIE busevent=0x2,ch_mask=0x0000,umask=0x201AND Mask/match for debug bus : PCIE bus : Asserted if all bits specified by mask matchunc_iio_mask_match_and.not_bus0_bus1uncore ioAND Mask/match for debug bus : !(Non-PCIE bus) and PCIE busevent=0x2,ch_mask=0x0000,umask=0x1001AND Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if all bits specified by mask matchunc_iio_mask_match_and.not_bus0_not_bus1uncore ioAND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus)event=0x2,ch_mask=0x0000,umask=0x2001AND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if all bits specified by mask matchunc_iio_mask_match_or.bus0uncore ioOR Mask/match for debug bus : Non-PCIE busevent=0x3,ch_mask=0x0000,umask=0x101OR Mask/match for debug bus : Non-PCIE bus : Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus0_bus1uncore ioOR Mask/match for debug bus : Non-PCIE bus and PCIE busevent=0x3,ch_mask=0x0000,umask=0x801OR Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus0_not_bus1uncore ioOR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus)event=0x3,ch_mask=0x0000,umask=0x401OR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus1uncore ioOR Mask/match for debug bus : PCIE busevent=0x3,ch_mask=0x0000,umask=0x201OR Mask/match for debug bus : PCIE bus : Asserted if any bits specified by mask matchunc_iio_mask_match_or.not_bus0_bus1uncore ioOR Mask/match for debug bus : !(Non-PCIE bus) and PCIE busevent=0x3,ch_mask=0x0000,umask=0x1001OR Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if any bits specified by mask matchunc_iio_mask_match_or.not_bus0_not_bus1uncore ioOR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus)event=0x3,ch_mask=0x0000,umask=0x2001OR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if any bits specified by mask matchunc_iio_num_req_of_cpu.commit.alluncore ioNumber requests PCIe makes of the main die : Allevent=0x85,ch_mask=0x0FFF,fc_mask=0x07,umask=0x101Number requests PCIe makes of the main die : All : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPUunc_iio_num_req_of_cpu_by_tgt.abortuncore ioNum requests sent by PCIe - by target : Abortevent=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x8001unc_iio_num_req_of_cpu_by_tgt.confined_p2puncore ioNum requests sent by PCIe - by target : Confined P2Pevent=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x4001unc_iio_num_req_of_cpu_by_tgt.loc_p2puncore ioNum requests sent by PCIe - by target : Local P2Pevent=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x2001unc_iio_num_req_of_cpu_by_tgt.mcastuncore ioNum requests sent by PCIe - by target : Multi-castevent=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x201unc_iio_num_req_of_cpu_by_tgt.memuncore ioNum requests sent by PCIe - by target : Memoryevent=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x801unc_iio_num_req_of_cpu_by_tgt.msgbuncore ioNum requests sent by PCIe - by target : MsgBevent=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x101unc_iio_num_req_of_cpu_by_tgt.rem_p2puncore ioNum requests sent by PCIe - by target : Remote P2Pevent=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x1001unc_iio_num_req_of_cpu_by_tgt.uboxuncore ioNum requests sent by PCIe - by target : Uboxevent=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x401unc_iio_num_tgt_matched_req_of_cpuuncore ioITC address map 1event=0x8f,ch_mask=0x000001UNC_IIO_NUM_TGT_MATCHED_REQ_OF_CPUunc_iio_outbound_cl_reqs_issued.to_iouncore ioOutbound cacheline requests issued : 64B requests issued to deviceevent=0xd0,ch_mask=0x00FF,fc_mask=0x07,umask=0x801Outbound cacheline requests issued : 64B requests issued to device : Each outbound cacheline granular request may need to make multiple passes through the pipeline.  Each time a cacheline completes all its passes it advances lineunc_iio_outbound_tlp_reqs_issued.to_iouncore ioOutbound TLP (transaction layer packet) requests issued : To deviceevent=0xd1,ch_mask=0x00FF,fc_mask=0x07,umask=0x801Outbound TLP (transaction layer packet) requests issued : To device : Each time an outbound completes all its passes it advances the pointerunc_iio_pwt_occupancyuncore ioPWT occupancy.  Does not include 9th bit of occupancy (will undercount if PWT is greater than 255 per cycle)event=0x42,ch_mask=0x0000,umask=0xff01PWT occupancy : Indicates how many page walks are outstanding at any point in timeunc_iio_req_from_pcie_cl_cmpl.datauncore ioRequest Ownership : PCIe Request completeevent=0x91,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff02001Request Ownership : PCIe Request complete : Only for posted requests : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a single PCIe request completes all its cacheline granular requests, it advances pointerunc_iio_req_from_pcie_cl_cmpl.final_rd_wruncore ioRequest Ownership : Writing lineevent=0x91,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00801Request Ownership : Writing line : Only for posted requests : Only for posted requestsunc_iio_req_from_pcie_cl_cmpl.req_ownuncore ioRequest Ownership : Issuing final read or write of lineevent=0x91,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00401Request Ownership : Issuing final read or write of line : Only for posted requestsunc_iio_req_from_pcie_cl_cmpl.wruncore ioRequest Ownership : Passing data to be writtenevent=0x91,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff01001Request Ownership : Passing data to be written : Only for posted requests : Only for posted requestsunc_iio_req_from_pcie_cmpl.final_rd_wruncore ioProcessing response from IOMMU : Passing data to be writtenevent=0x92,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00801Processing response from IOMMU : Passing data to be written : Only for posted requestsunc_iio_req_from_pcie_cmpl.iommu_hituncore ioProcessing response from IOMMU : Issuing final read or write of lineevent=0x92,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00201unc_iio_req_from_pcie_cmpl.iommu_requncore ioProcessing response from IOMMU : Request Ownershipevent=0x92,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00101Processing response from IOMMU : Request Ownership : Only for posted requestsunc_iio_req_from_pcie_cmpl.req_ownuncore ioProcessing response from IOMMU : Writing lineevent=0x92,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00401Processing response from IOMMU : Writing line : Only for posted requestsunc_iio_req_from_pcie_pass_cmpl.datauncore ioPCIe Request - pass complete : Passing data to be writtenevent=0x90,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff02001PCIe Request - pass complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requestsunc_iio_req_from_pcie_pass_cmpl.final_rd_wruncore ioPCIe Request - pass complete : Issuing final read or write of lineevent=0x90,ch_mask=0x00FF,fc_mask=0x07,umask=0x801PCIe Request - pass complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances stateunc_iio_req_from_pcie_pass_cmpl.req_ownuncore ioPCIe Request - pass complete : Request Ownershipevent=0x90,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff00401PCIe Request - pass complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requestsunc_iio_req_from_pcie_pass_cmpl.wruncore ioPCIe Request - pass complete : Writing lineevent=0x90,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff01001PCIe Request - pass complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requestsunc_iio_txn_req_by_cpu.mem_read.part0uncore ioRead request for up to a 64 byte transaction is made by the CPU to IIO Part0event=0xc1,ch_mask=0x0001,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.mem_read.part1uncore ioRead request for up to a 64 byte transaction is made by the CPU to IIO Part1event=0xc1,ch_mask=0x0002,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_read.part2uncore ioRead request for up to a 64 byte transaction is made by the CPU to IIO Part2event=0xc1,ch_mask=0x0004,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_read.part3uncore ioRead request for up to a 64 byte transaction is made by the CPU to IIO Part3event=0xc1,ch_mask=0x0008,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.mem_read.part4uncore ioNumber Transactions requested by the CPU : Core reading from Cards MMIO spaceevent=0xc1,ch_mask=0x0010,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.mem_read.part5uncore ioNumber Transactions requested by the CPU : Core reading from Cards MMIO spaceevent=0xc1,ch_mask=0x0020,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_read.part6uncore ioNumber Transactions requested by the CPU : Core reading from Cards MMIO spaceevent=0xc1,ch_mask=0x0040,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_read.part7uncore ioNumber Transactions requested by the CPU : Core reading from Cards MMIO spaceevent=0xc1,ch_mask=0x0080,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.mem_write.part0uncore ioWrite request of up to a 64 byte transaction is made to IIO Part0 by the CPUevent=0xc1,ch_mask=0x0001,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.mem_write.part1uncore ioWrite request of up to a 64 byte transaction is made to IIO Part1 by the CPUevent=0xc1,ch_mask=0x0002,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_write.part2uncore ioWrite request of up to a 64 byte transaction is made to IIO Part2 by the CPUevent=0xc1,ch_mask=0x0004,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_write.part3uncore ioWrite request of up to a 64 byte transaction is made to IIO Part3 by the CPUevent=0xc1,ch_mask=0x0008,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.mem_write.part4uncore ioNumber Transactions requested by the CPU : Core writing to Cards MMIO spaceevent=0xc1,ch_mask=0x0010,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.mem_write.part5uncore ioNumber Transactions requested by the CPU : Core writing to Cards MMIO spaceevent=0xc1,ch_mask=0x0020,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_write.part6uncore ioNumber Transactions requested by the CPU : Core writing to Cards MMIO spaceevent=0xc1,ch_mask=0x0040,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_write.part7uncore ioNumber Transactions requested by the CPU : Core writing to Cards MMIO spaceevent=0xc1,ch_mask=0x0080,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.peer_write.part0uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x0001,fc_mask=0x07,umask=0x700100201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.peer_write.part1uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x0002,fc_mask=0x07,umask=0x700200201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.peer_write.part2uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x0004,fc_mask=0x07,umask=0x700400201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.peer_write.part3uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x0008,fc_mask=0x07,umask=0x700800201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.peer_write.part4uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x0010,fc_mask=0x07,umask=0x701000201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.peer_write.part5uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x0020,fc_mask=0x07,umask=0x702000201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.peer_write.part6uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x0040,fc_mask=0x07,umask=0x704000201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.peer_write.part7uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x0080,fc_mask=0x07,umask=0x708000201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.cmpd.part0uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x0001,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.cmpd.part1uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x0002,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.cmpd.part2uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x0004,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.cmpd.part3uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x0008,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.cmpd.part4uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x0010,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.cmpd.part5uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x0020,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.cmpd.part6uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x0040,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.cmpd.part7uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x0080,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.mem_read.part0uncore ioRead request for up to a 64 byte transaction is made by IIO Part0 to Memoryevent=0x84,ch_mask=0x0001,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.mem_read.part1uncore ioRead request for up to a 64 byte transaction is  made by IIO Part1 to Memoryevent=0x84,ch_mask=0x0002,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_read.part2uncore ioRead request for up to a 64 byte transaction is made by IIO Part2 to Memoryevent=0x84,ch_mask=0x0004,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_read.part3uncore ioRead request for up to a 64 byte transaction is made by IIO Part3 to Memoryevent=0x84,ch_mask=0x0008,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.mem_read.part4uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x0010,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.mem_read.part5uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x0020,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_read.part6uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x0040,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_read.part7uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x0080,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.mem_write.part0uncore ioWrite request of up to a 64 byte transaction is made by IIO Part0 to Memoryevent=0x84,ch_mask=0x0001,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.mem_write.part1uncore ioWrite request of up to a 64 byte transaction is made by IIO Part1 to Memoryevent=0x84,ch_mask=0x0002,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_write.part2uncore ioWrite request of up to a 64 byte transaction is made by IIO Part2 to Memoryevent=0x84,ch_mask=0x0004,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_write.part3uncore ioWrite request of up to a 64 byte transaction is made by IIO Part3 to Memoryevent=0x84,ch_mask=0x0008,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.mem_write.part4uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x0010,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.mem_write.part5uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x0020,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_write.part6uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x0040,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_write.part7uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x0080,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.peer_write.part0uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x0001,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.peer_write.part1uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x0002,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.peer_write.part2uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x0004,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.peer_write.part3uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x0008,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.peer_write.part4uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x0010,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.peer_write.part5uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x0020,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.peer_write.part6uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x0040,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.peer_write.part7uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x0080,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7uncore_m2pcieunc_m2p_clockticksuncore ioM2P Clockticksevent=0x101Number of M2P clock cycles while the event is enabledunc_m2p_cms_clockticksuncore ioCMS Clockticksevent=0xc001unc_m2p_egress_ordering.iv_snoopgo_dnuncore ioEgress Blocking due to Ordering requirements : Downevent=0xba,umask=0x401Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2p_egress_ordering.iv_snoopgo_upuncore ioEgress Blocking due to Ordering requirements : Upevent=0xba,umask=0x101Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2p_iio_credits_acquired.drs_0uncore ioM2PCIe IIO Credit Acquired : DRSevent=0x33,umask=0x101M2PCIe IIO Credit Acquired : DRS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message classunc_m2p_iio_credits_acquired.drs_1uncore ioM2PCIe IIO Credit Acquired : DRSevent=0x33,umask=0x201M2PCIe IIO Credit Acquired : DRS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message classunc_m2p_iio_credits_acquired.ncb_0uncore ioM2PCIe IIO Credit Acquired : NCBevent=0x33,umask=0x401M2PCIe IIO Credit Acquired : NCB : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message classunc_m2p_iio_credits_acquired.ncb_1uncore ioM2PCIe IIO Credit Acquired : NCBevent=0x33,umask=0x801M2PCIe IIO Credit Acquired : NCB : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message classunc_m2p_iio_credits_acquired.ncs_0uncore ioM2PCIe IIO Credit Acquired : NCSevent=0x33,umask=0x1001M2PCIe IIO Credit Acquired : NCS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCS message classunc_m2p_iio_credits_acquired.ncs_1uncore ioM2PCIe IIO Credit Acquired : NCSevent=0x33,umask=0x2001M2PCIe IIO Credit Acquired : NCS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credit for transfer through CMS Port 0s to the IIO for the NCS message classunc_m2p_iio_credits_reject.drsuncore ioM2PCIe IIO Failed to Acquire a Credit : DRSevent=0x34,umask=0x801M2PCIe IIO Failed to Acquire a Credit : DRS : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the DRS message classunc_m2p_iio_credits_reject.ncbuncore ioM2PCIe IIO Failed to Acquire a Credit : NCBevent=0x34,umask=0x1001M2PCIe IIO Failed to Acquire a Credit : NCB : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the NCB message classunc_m2p_iio_credits_reject.ncsuncore ioM2PCIe IIO Failed to Acquire a Credit : NCSevent=0x34,umask=0x2001M2PCIe IIO Failed to Acquire a Credit : NCS : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the NCS message classunc_m2p_iio_credits_used.drs_0uncore ioM2PCIe IIO Credits in Use : DRS to CMS Port 0event=0x32,umask=0x101M2PCIe IIO Credits in Use : DRS to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message classunc_m2p_iio_credits_used.drs_1uncore ioM2PCIe IIO Credits in Use : DRS to CMS Port 1event=0x32,umask=0x201M2PCIe IIO Credits in Use : DRS to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message classunc_m2p_iio_credits_used.ncb_0uncore ioM2PCIe IIO Credits in Use : NCB to CMS Port 0event=0x32,umask=0x401M2PCIe IIO Credits in Use : NCB to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message classunc_m2p_iio_credits_used.ncb_1uncore ioM2PCIe IIO Credits in Use : NCB to CMS Port 1event=0x32,umask=0x801M2PCIe IIO Credits in Use : NCB to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message classunc_m2p_iio_credits_used.ncs_0uncore ioM2PCIe IIO Credits in Use : NCS to CMS Port 0event=0x32,umask=0x1001M2PCIe IIO Credits in Use : NCS to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCS message classunc_m2p_iio_credits_used.ncs_1uncore ioM2PCIe IIO Credits in Use : NCS to CMS Port 1event=0x32,umask=0x2001M2PCIe IIO Credits in Use : NCS to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly). : Credit for transfer through CMS Port 0s to the IIO for the NCS message classunc_m2p_local_ded_p2p_crd_taken_0.m2iosf0_ncbuncore ioLocal Dedicated P2P Credit Taken - 0 : M2IOSF0 - NCBevent=0x46,umask=0x101unc_m2p_local_ded_p2p_crd_taken_0.m2iosf0_ncsuncore ioLocal Dedicated P2P Credit Taken - 0 : M2IOSF0 - NCSevent=0x46,umask=0x201unc_m2p_local_ded_p2p_crd_taken_0.m2iosf1_ncbuncore ioLocal Dedicated P2P Credit Taken - 0 : M2IOSF1 - NCBevent=0x46,umask=0x401unc_m2p_local_ded_p2p_crd_taken_0.m2iosf1_ncsuncore ioLocal Dedicated P2P Credit Taken - 0 : M2IOSF1 - NCSevent=0x46,umask=0x801unc_m2p_local_ded_p2p_crd_taken_0.m2iosf2_ncbuncore ioLocal Dedicated P2P Credit Taken - 0 : M2IOSF2 - NCBevent=0x46,umask=0x1001unc_m2p_local_ded_p2p_crd_taken_0.m2iosf2_ncsuncore ioLocal Dedicated P2P Credit Taken - 0 : M2IOSF2 - NCSevent=0x46,umask=0x2001unc_m2p_local_ded_p2p_crd_taken_0.m2iosf3_ncbuncore ioLocal Dedicated P2P Credit Taken - 0 : M2IOSF3 - NCBevent=0x46,umask=0x4001unc_m2p_local_ded_p2p_crd_taken_0.m2iosf3_ncsuncore ioLocal Dedicated P2P Credit Taken - 0 : M2IOSF3 - NCSevent=0x46,umask=0x8001unc_m2p_local_ded_p2p_crd_taken_1.m2iosf4_ncbuncore ioLocal Dedicated P2P Credit Taken - 1 : M2IOSF4 - NCBevent=0x47,umask=0x101unc_m2p_local_ded_p2p_crd_taken_1.m2iosf4_ncsuncore ioLocal Dedicated P2P Credit Taken - 1 : M2IOSF4 - NCSevent=0x47,umask=0x201unc_m2p_local_ded_p2p_crd_taken_1.m2iosf5_ncbuncore ioLocal Dedicated P2P Credit Taken - 1 : M2IOSF5 - NCBevent=0x47,umask=0x401unc_m2p_local_ded_p2p_crd_taken_1.m2iosf5_ncsuncore ioLocal Dedicated P2P Credit Taken - 1 : M2IOSF5 - NCSevent=0x47,umask=0x801unc_m2p_local_p2p_ded_returned_0.ms2iosf0_ncbuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF0 - NCBevent=0x19,umask=0x101unc_m2p_local_p2p_ded_returned_0.ms2iosf0_ncsuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF0 - NCSevent=0x19,umask=0x201unc_m2p_local_p2p_ded_returned_0.ms2iosf1_ncbuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF1 - NCBevent=0x19,umask=0x401unc_m2p_local_p2p_ded_returned_0.ms2iosf1_ncsuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF1 - NCSevent=0x19,umask=0x801unc_m2p_local_p2p_ded_returned_0.ms2iosf2_ncbuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF2 - NCBevent=0x19,umask=0x1001unc_m2p_local_p2p_ded_returned_0.ms2iosf2_ncsuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF2 - NCSevent=0x19,umask=0x2001unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncbuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCBevent=0x19,umask=0x4001unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncsuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCSevent=0x19,umask=0x8001unc_m2p_local_p2p_ded_returned_1.ms2iosf4_ncbuncore ioLocal P2P Dedicated Credits Returned - 1 : M2IOSF4 - NCBevent=0x1a,umask=0x101unc_m2p_local_p2p_ded_returned_1.ms2iosf4_ncsuncore ioLocal P2P Dedicated Credits Returned - 1 : M2IOSF4 - NCSevent=0x1a,umask=0x201unc_m2p_local_p2p_ded_returned_1.ms2iosf5_ncbuncore ioLocal P2P Dedicated Credits Returned - 1 : M2IOSF5 - NCBevent=0x1a,umask=0x401unc_m2p_local_p2p_ded_returned_1.ms2iosf5_ncsuncore ioLocal P2P Dedicated Credits Returned - 1 : M2IOSF5 - NCSevent=0x1a,umask=0x801unc_m2p_local_p2p_shar_returned.agent_0uncore ioLocal P2P Shared Credits Returned : Agent0event=0x17,umask=0x101unc_m2p_local_p2p_shar_returned.agent_1uncore ioLocal P2P Shared Credits Returned : Agent1event=0x17,umask=0x201unc_m2p_local_p2p_shar_returned.agent_2uncore ioLocal P2P Shared Credits Returned : Agent2event=0x17,umask=0x401unc_m2p_local_shar_p2p_crd_returned.agent_0uncore ioLocal Shared P2P Credit Returned to credit ring : Agent0event=0x44,umask=0x101unc_m2p_local_shar_p2p_crd_returned.agent_1uncore ioLocal Shared P2P Credit Returned to credit ring : Agent1event=0x44,umask=0x201unc_m2p_local_shar_p2p_crd_returned.agent_2uncore ioLocal Shared P2P Credit Returned to credit ring : Agent2event=0x44,umask=0x401unc_m2p_local_shar_p2p_crd_returned.agent_3uncore ioLocal Shared P2P Credit Returned to credit ring : Agent3event=0x44,umask=0x801unc_m2p_local_shar_p2p_crd_returned.agent_4uncore ioLocal Shared P2P Credit Returned to credit ring : Agent4event=0x44,umask=0x1001unc_m2p_local_shar_p2p_crd_returned.agent_5uncore ioLocal Shared P2P Credit Returned to credit ring : Agent5event=0x44,umask=0x2001unc_m2p_local_shar_p2p_crd_taken_0.m2iosf0_ncbuncore ioLocal Shared P2P Credit Taken - 0 : M2IOSF0 - NCBevent=0x40,umask=0x101unc_m2p_local_shar_p2p_crd_taken_0.m2iosf0_ncsuncore ioLocal Shared P2P Credit Taken - 0 : M2IOSF0 - NCSevent=0x40,umask=0x201unc_m2p_local_shar_p2p_crd_taken_0.m2iosf1_ncbuncore ioLocal Shared P2P Credit Taken - 0 : M2IOSF1 - NCBevent=0x40,umask=0x401unc_m2p_local_shar_p2p_crd_taken_0.m2iosf1_ncsuncore ioLocal Shared P2P Credit Taken - 0 : M2IOSF1 - NCSevent=0x40,umask=0x801unc_m2p_local_shar_p2p_crd_taken_0.m2iosf2_ncbuncore ioLocal Shared P2P Credit Taken - 0 : M2IOSF2 - NCBevent=0x40,umask=0x1001unc_m2p_local_shar_p2p_crd_taken_0.m2iosf2_ncsuncore ioLocal Shared P2P Credit Taken - 0 : M2IOSF2 - NCSevent=0x40,umask=0x2001unc_m2p_local_shar_p2p_crd_taken_0.m2iosf3_ncbuncore ioLocal Shared P2P Credit Taken - 0 : M2IOSF3 - NCBevent=0x40,umask=0x4001unc_m2p_local_shar_p2p_crd_taken_0.m2iosf3_ncsuncore ioLocal Shared P2P Credit Taken - 0 : M2IOSF3 - NCSevent=0x40,umask=0x8001unc_m2p_local_shar_p2p_crd_taken_1.m2iosf4_ncbuncore ioLocal Shared P2P Credit Taken - 1 : M2IOSF4 - NCBevent=0x41,umask=0x101unc_m2p_local_shar_p2p_crd_taken_1.m2iosf4_ncsuncore ioLocal Shared P2P Credit Taken - 1 : M2IOSF4 - NCSevent=0x41,umask=0x201unc_m2p_local_shar_p2p_crd_taken_1.m2iosf5_ncbuncore ioLocal Shared P2P Credit Taken - 1 : M2IOSF5 - NCBevent=0x41,umask=0x401unc_m2p_local_shar_p2p_crd_taken_1.m2iosf5_ncsuncore ioLocal Shared P2P Credit Taken - 1 : M2IOSF5 - NCSevent=0x41,umask=0x801unc_m2p_local_shar_p2p_crd_wait_0.m2iosf0_ncbuncore ioWaiting on Local Shared P2P Credit - 0 : M2IOSF0 - NCBevent=0x4a,umask=0x101unc_m2p_local_shar_p2p_crd_wait_0.m2iosf0_ncsuncore ioWaiting on Local Shared P2P Credit - 0 : M2IOSF0 - NCSevent=0x4a,umask=0x201unc_m2p_local_shar_p2p_crd_wait_0.m2iosf1_ncbuncore ioWaiting on Local Shared P2P Credit - 0 : M2IOSF1 - NCBevent=0x4a,umask=0x401unc_m2p_local_shar_p2p_crd_wait_0.m2iosf1_ncsuncore ioWaiting on Local Shared P2P Credit - 0 : M2IOSF1 - NCSevent=0x4a,umask=0x801unc_m2p_local_shar_p2p_crd_wait_0.m2iosf2_ncbuncore ioWaiting on Local Shared P2P Credit - 0 : M2IOSF2 - NCBevent=0x4a,umask=0x1001unc_m2p_local_shar_p2p_crd_wait_0.m2iosf2_ncsuncore ioWaiting on Local Shared P2P Credit - 0 : M2IOSF2 - NCSevent=0x4a,umask=0x2001unc_m2p_local_shar_p2p_crd_wait_0.m2iosf3_ncbuncore ioWaiting on Local Shared P2P Credit - 0 : M2IOSF3 - NCBevent=0x4a,umask=0x4001unc_m2p_local_shar_p2p_crd_wait_0.m2iosf3_ncsuncore ioWaiting on Local Shared P2P Credit - 0 : M2IOSF3 - NCSevent=0x4a,umask=0x8001unc_m2p_local_shar_p2p_crd_wait_1.m2iosf4_ncbuncore ioWaiting on Local Shared P2P Credit - 1 : M2IOSF4 - NCBevent=0x4b,umask=0x101unc_m2p_local_shar_p2p_crd_wait_1.m2iosf4_ncsuncore ioWaiting on Local Shared P2P Credit - 1 : M2IOSF4 - NCSevent=0x4b,umask=0x201unc_m2p_local_shar_p2p_crd_wait_1.m2iosf5_ncbuncore ioWaiting on Local Shared P2P Credit - 1 : M2IOSF5 - NCBevent=0x4b,umask=0x401unc_m2p_local_shar_p2p_crd_wait_1.m2iosf5_ncsuncore ioWaiting on Local Shared P2P Credit - 1 : M2IOSF5 - NCSevent=0x4b,umask=0x801unc_m2p_p2p_crd_occupancy.alluncore ioP2P Credit Occupancy : Allevent=0x14,umask=0x1001unc_m2p_p2p_crd_occupancy.local_ncbuncore ioP2P Credit Occupancy : Local NCBevent=0x14,umask=0x101unc_m2p_p2p_crd_occupancy.local_ncsuncore ioP2P Credit Occupancy : Local NCSevent=0x14,umask=0x201unc_m2p_p2p_crd_occupancy.remote_ncbuncore ioP2P Credit Occupancy : Remote NCBevent=0x14,umask=0x401unc_m2p_p2p_crd_occupancy.remote_ncsuncore ioP2P Credit Occupancy : Remote NCSevent=0x14,umask=0x801unc_m2p_p2p_ded_received.alluncore ioDedicated Credits Received : Allevent=0x16,umask=0x1001unc_m2p_p2p_ded_received.local_ncbuncore ioDedicated Credits Received : Local NCBevent=0x16,umask=0x101unc_m2p_p2p_ded_received.local_ncsuncore ioDedicated Credits Received : Local NCSevent=0x16,umask=0x201unc_m2p_p2p_ded_received.remote_ncbuncore ioDedicated Credits Received : Remote NCBevent=0x16,umask=0x401unc_m2p_p2p_ded_received.remote_ncsuncore ioDedicated Credits Received : Remote NCSevent=0x16,umask=0x801unc_m2p_p2p_shar_received.alluncore ioShared Credits  Received : Allevent=0x15,umask=0x1001unc_m2p_p2p_shar_received.local_ncbuncore ioShared Credits  Received : Local NCBevent=0x15,umask=0x101unc_m2p_p2p_shar_received.local_ncsuncore ioShared Credits  Received : Local NCSevent=0x15,umask=0x201unc_m2p_p2p_shar_received.remote_ncbuncore ioShared Credits  Received : Remote NCBevent=0x15,umask=0x401unc_m2p_p2p_shar_received.remote_ncsuncore ioShared Credits  Received : Remote NCSevent=0x15,umask=0x801unc_m2p_remote_ded_p2p_crd_taken_0.upi0_drsuncore ioRemote Dedicated P2P Credit Taken - 0 : UPI0 - DRSevent=0x48,umask=0x101unc_m2p_remote_ded_p2p_crd_taken_0.upi0_ncbuncore ioRemote Dedicated P2P Credit Taken - 0 : UPI0 - NCBevent=0x48,umask=0x201unc_m2p_remote_ded_p2p_crd_taken_0.upi0_ncsuncore ioRemote Dedicated P2P Credit Taken - 0 : UPI0 - NCSevent=0x48,umask=0x401unc_m2p_remote_ded_p2p_crd_taken_0.upi1_drsuncore ioRemote Dedicated P2P Credit Taken - 0 : UPI1 - DRSevent=0x48,umask=0x801unc_m2p_remote_ded_p2p_crd_taken_0.upi1_ncbuncore ioRemote Dedicated P2P Credit Taken - 0 : UPI1 - NCBevent=0x48,umask=0x1001unc_m2p_remote_ded_p2p_crd_taken_0.upi1_ncsuncore ioRemote Dedicated P2P Credit Taken - 0 : UPI1 - NCSevent=0x48,umask=0x2001unc_m2p_remote_ded_p2p_crd_taken_1.upi2_drsuncore ioRemote Dedicated P2P Credit Taken - 1 : UPI2 - DRSevent=0x49,umask=0x101unc_m2p_remote_ded_p2p_crd_taken_1.upi2_ncbuncore ioRemote Dedicated P2P Credit Taken - 1 : UPI2 - NCBevent=0x49,umask=0x201unc_m2p_remote_ded_p2p_crd_taken_1.upi2_ncsuncore ioRemote Dedicated P2P Credit Taken - 1 : UPI2 - NCSevent=0x49,umask=0x401unc_m2p_remote_p2p_ded_returned.upi0_ncbuncore ioRemote P2P Dedicated Credits Returned : UPI0 - NCBevent=0x1b,umask=0x101unc_m2p_remote_p2p_ded_returned.upi0_ncsuncore ioRemote P2P Dedicated Credits Returned : UPI0 - NCSevent=0x1b,umask=0x201unc_m2p_remote_p2p_ded_returned.upi1_ncbuncore ioRemote P2P Dedicated Credits Returned : UPI1 - NCBevent=0x1b,umask=0x401unc_m2p_remote_p2p_ded_returned.upi1_ncsuncore ioRemote P2P Dedicated Credits Returned : UPI1 - NCSevent=0x1b,umask=0x801unc_m2p_remote_p2p_ded_returned.upi2_ncbuncore ioRemote P2P Dedicated Credits Returned : UPI2 - NCBevent=0x1b,umask=0x1001unc_m2p_remote_p2p_ded_returned.upi2_ncsuncore ioRemote P2P Dedicated Credits Returned : UPI2 - NCSevent=0x1b,umask=0x2001unc_m2p_remote_p2p_shar_returned.agent_0uncore ioRemote P2P Shared Credits Returned : Agent0event=0x18,umask=0x101unc_m2p_remote_p2p_shar_returned.agent_1uncore ioRemote P2P Shared Credits Returned : Agent1event=0x18,umask=0x201unc_m2p_remote_p2p_shar_returned.agent_2uncore ioRemote P2P Shared Credits Returned : Agent2event=0x18,umask=0x401unc_m2p_remote_shar_p2p_crd_returned.agent_0uncore ioRemote Shared P2P Credit Returned to credit ring : Agent0event=0x45,umask=0x101unc_m2p_remote_shar_p2p_crd_returned.agent_1uncore ioRemote Shared P2P Credit Returned to credit ring : Agent1event=0x45,umask=0x201unc_m2p_remote_shar_p2p_crd_returned.agent_2uncore ioRemote Shared P2P Credit Returned to credit ring : Agent2event=0x45,umask=0x401unc_m2p_remote_shar_p2p_crd_taken_0.upi0_drsuncore ioRemote Shared P2P Credit Taken - 0 : UPI0 - DRSevent=0x42,umask=0x101unc_m2p_remote_shar_p2p_crd_taken_0.upi0_ncbuncore ioRemote Shared P2P Credit Taken - 0 : UPI0 - NCBevent=0x42,umask=0x201unc_m2p_remote_shar_p2p_crd_taken_0.upi0_ncsuncore ioRemote Shared P2P Credit Taken - 0 : UPI0 - NCSevent=0x42,umask=0x401unc_m2p_remote_shar_p2p_crd_taken_0.upi1_drsuncore ioRemote Shared P2P Credit Taken - 0 : UPI1 - DRSevent=0x42,umask=0x801unc_m2p_remote_shar_p2p_crd_taken_0.upi1_ncbuncore ioRemote Shared P2P Credit Taken - 0 : UPI1 - NCBevent=0x42,umask=0x1001unc_m2p_remote_shar_p2p_crd_taken_0.upi1_ncsuncore ioRemote Shared P2P Credit Taken - 0 : UPI1 - NCSevent=0x42,umask=0x2001unc_m2p_remote_shar_p2p_crd_taken_1.upi2_drsuncore ioRemote Shared P2P Credit Taken - 1 : UPI2 - DRSevent=0x43,umask=0x101unc_m2p_remote_shar_p2p_crd_taken_1.upi2_ncbuncore ioRemote Shared P2P Credit Taken - 1 : UPI2 - NCBevent=0x43,umask=0x201unc_m2p_remote_shar_p2p_crd_taken_1.upi2_ncsuncore ioRemote Shared P2P Credit Taken - 1 : UPI2 - NCSevent=0x43,umask=0x401unc_m2p_remote_shar_p2p_crd_wait_0.upi0_drsuncore ioWaiting on Remote Shared P2P Credit - 0 : UPI0 - DRSevent=0x4c,umask=0x101unc_m2p_remote_shar_p2p_crd_wait_0.upi0_ncbuncore ioWaiting on Remote Shared P2P Credit - 0 : UPI0 - NCBevent=0x4c,umask=0x201unc_m2p_remote_shar_p2p_crd_wait_0.upi0_ncsuncore ioWaiting on Remote Shared P2P Credit - 0 : UPI0 - NCSevent=0x4c,umask=0x401unc_m2p_remote_shar_p2p_crd_wait_0.upi1_drsuncore ioWaiting on Remote Shared P2P Credit - 0 : UPI1 - DRSevent=0x4c,umask=0x801unc_m2p_remote_shar_p2p_crd_wait_0.upi1_ncbuncore ioWaiting on Remote Shared P2P Credit - 0 : UPI1 - NCBevent=0x4c,umask=0x1001unc_m2p_remote_shar_p2p_crd_wait_0.upi1_ncsuncore ioWaiting on Remote Shared P2P Credit - 0 : UPI1 - NCSevent=0x4c,umask=0x2001unc_m2p_remote_shar_p2p_crd_wait_1.upi2_drsuncore ioWaiting on Remote Shared P2P Credit - 1 : UPI2 - DRSevent=0x4d,umask=0x101unc_m2p_remote_shar_p2p_crd_wait_1.upi2_ncbuncore ioWaiting on Remote Shared P2P Credit - 1 : UPI2 - NCBevent=0x4d,umask=0x201unc_m2p_remote_shar_p2p_crd_wait_1.upi2_ncsuncore ioWaiting on Remote Shared P2P Credit - 1 : UPI2 - NCSevent=0x4d,umask=0x401unc_m2p_rxc_cycles_ne.alluncore ioIngress (from CMS) Queue Cycles Not Emptyevent=0x10,umask=0x8001Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not emptyunc_m2p_rxc_cycles_ne.cha_idiuncore ioIngress (from CMS) Queue Cycles Not Emptyevent=0x10,umask=0x101Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not emptyunc_m2p_rxc_cycles_ne.cha_ncbuncore ioIngress (from CMS) Queue Cycles Not Emptyevent=0x10,umask=0x201Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not emptyunc_m2p_rxc_cycles_ne.cha_ncsuncore ioIngress (from CMS) Queue Cycles Not Emptyevent=0x10,umask=0x401Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not emptyunc_m2p_rxc_cycles_ne.iio_ncbuncore ioIngress (from CMS) Queue Cycles Not Emptyevent=0x10,umask=0x2001Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not emptyunc_m2p_rxc_cycles_ne.iio_ncsuncore ioIngress (from CMS) Queue Cycles Not Emptyevent=0x10,umask=0x4001Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not emptyunc_m2p_rxc_cycles_ne.upi_ncbuncore ioIngress (from CMS) Queue Cycles Not Emptyevent=0x10,umask=0x801Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not emptyunc_m2p_rxc_cycles_ne.upi_ncsuncore ioIngress (from CMS) Queue Cycles Not Emptyevent=0x10,umask=0x1001Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not emptyunc_m2p_rxc_inserts.alluncore ioIngress (from CMS) Queue Insertsevent=0x11,umask=0x8001Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latencyunc_m2p_rxc_inserts.cha_idiuncore ioIngress (from CMS) Queue Insertsevent=0x11,umask=0x101Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latencyunc_m2p_rxc_inserts.cha_ncbuncore ioIngress (from CMS) Queue Insertsevent=0x11,umask=0x201Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latencyunc_m2p_rxc_inserts.cha_ncsuncore ioIngress (from CMS) Queue Insertsevent=0x11,umask=0x401Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latencyunc_m2p_rxc_inserts.iio_ncbuncore ioIngress (from CMS) Queue Insertsevent=0x11,umask=0x2001Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latencyunc_m2p_rxc_inserts.iio_ncsuncore ioIngress (from CMS) Queue Insertsevent=0x11,umask=0x4001Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latencyunc_m2p_rxc_inserts.upi_ncbuncore ioIngress (from CMS) Queue Insertsevent=0x11,umask=0x801Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latencyunc_m2p_rxc_inserts.upi_ncsuncore ioIngress (from CMS) Queue Insertsevent=0x11,umask=0x1001Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latencyunc_m2p_txc_credits.pmmuncore ioUNC_M2P_TxC_CREDITS.PMMevent=0x2d,umask=0x201unc_m2p_txc_credits.prquncore ioUNC_M2P_TxC_CREDITS.PRQevent=0x2d,umask=0x101unc_m2p_txc_cycles_full.pmm_block_0uncore ioEgress (to CMS) Cycles Fullevent=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x8001Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_full.pmm_block_1uncore ioEgress (to CMS) Cycles Fullevent=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x801Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_ne.pmm_distress_0uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x8001Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_cycles_ne.pmm_distress_1uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x801Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersuncore_m2hbmunc_m2hbm_clockticksuncore memoryCycles - at UCLKevent=0x101unc_m2hbm_cms_clockticksuncore memoryCMS Clockticksevent=0xc001unc_m2hbm_direct2core_not_taken_dirstateuncore memoryCycles when direct to core mode (which bypasses the CHA) was disabledevent=0x17,umask=0x701unc_m2hbm_direct2core_not_taken_dirstate.non_cisgressuncore memoryCycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgressevent=0x17,umask=0x201Counts the number of time non cisgress D2C was not honoured by egress due to directory state constraintsunc_m2hbm_direct2core_not_taken_notforkeduncore memoryCounts the time when FM didn't do d2c for fill reads (cross tile case)event=0x4a01unc_m2hbm_direct2core_txn_overrideuncore memoryNumber of reads in which direct to core transaction were overriddenevent=0x18,umask=0x301unc_m2hbm_direct2core_txn_override.cisgressuncore memoryNumber of reads in which direct to core transaction was overridden : Cisgressevent=0x18,umask=0x201unc_m2hbm_direct2upi_not_taken_creditsuncore memoryNumber of reads in which direct to Intel UPI transactions were overriddenevent=0x1b,umask=0x701unc_m2hbm_direct2upi_not_taken_dirstateuncore memoryCycles when direct to Intel UPI was disabledevent=0x1a,umask=0x701unc_m2hbm_direct2upi_not_taken_dirstate.cisgressuncore memoryCycles when Direct2UPI was Disabled : Cisgress D2U Ignoredevent=0x1a,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x401Counts cisgress d2K that was not honored due to directory constraintsunc_m2hbm_direct2upi_not_taken_dirstate.egressuncore memoryCycles when Direct2UPI was Disabled : Egress Ignored D2Uevent=0x1a,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101Counts the number of time D2K was not honoured by egress due to directory state constraintsunc_m2hbm_direct2upi_not_taken_dirstate.non_cisgressuncore memoryCycles when Direct2UPI was Disabled : Non Cisgress D2U Ignoredevent=0x1a,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x201Counts non cisgress d2K that was not honored due to directory constraintsunc_m2hbm_direct2upi_txn_overrideuncore memoryNumber of reads that a message sent direct2 Intel UPI was overriddenevent=0x1c,umask=0x301unc_m2hbm_direct2upi_txn_override.cisgressuncore memoryNumber of times a direct to UPI transaction was overriddenevent=0x1c,umask=0x201unc_m2hbm_directory_hit.clean_auncore memoryDirectory Hit : On NonDirty Line in A Stateevent=0x1d,umask=0x8001unc_m2hbm_directory_hit.clean_iuncore memoryDirectory Hit : On NonDirty Line in I Stateevent=0x1d,umask=0x1001unc_m2hbm_directory_hit.clean_puncore memoryDirectory Hit : On NonDirty Line in L Stateevent=0x1d,umask=0x4001unc_m2hbm_directory_hit.clean_suncore memoryDirectory Hit : On NonDirty Line in S Stateevent=0x1d,umask=0x2001unc_m2hbm_directory_hit.dirty_auncore memoryDirectory Hit : On Dirty Line in A Stateevent=0x1d,umask=0x801unc_m2hbm_directory_hit.dirty_iuncore memoryDirectory Hit : On Dirty Line in I Stateevent=0x1d,umask=0x101unc_m2hbm_directory_hit.dirty_puncore memoryDirectory Hit : On Dirty Line in L Stateevent=0x1d,umask=0x401unc_m2hbm_directory_hit.dirty_suncore memoryDirectory Hit : On Dirty Line in S Stateevent=0x1d,umask=0x201unc_m2hbm_directory_lookup.anyuncore memoryMulti-socket cacheline Directory lookups (any state found)event=0x20,umask=0x101Counts the number of hit data returns to egress with any directory to non persistent memoryunc_m2hbm_directory_lookup.state_auncore memoryMulti-socket cacheline Directory lookups (cacheline found in A state)event=0x20,umask=0x801Counts the number of hit data returns to egress with directory A to non persistent memoryunc_m2hbm_directory_lookup.state_iuncore memoryMulti-socket cacheline Directory lookup (cacheline found in I state)event=0x20,umask=0x201Counts the number of hit data returns to egress with directory I to non persistent memoryunc_m2hbm_directory_lookup.state_suncore memoryMulti-socket cacheline Directory lookup (cacheline found in S state)event=0x20,umask=0x401Counts the number of hit data returns to egress with directory S to non persistent memoryunc_m2hbm_directory_miss.clean_auncore memoryDirectory Miss : On NonDirty Line in A Stateevent=0x1e,umask=0x8001unc_m2hbm_directory_miss.clean_iuncore memoryDirectory Miss : On NonDirty Line in I Stateevent=0x1e,umask=0x1001unc_m2hbm_directory_miss.clean_puncore memoryDirectory Miss : On NonDirty Line in L Stateevent=0x1e,umask=0x4001unc_m2hbm_directory_miss.clean_suncore memoryDirectory Miss : On NonDirty Line in S Stateevent=0x1e,umask=0x2001unc_m2hbm_directory_miss.dirty_auncore memoryDirectory Miss : On Dirty Line in A Stateevent=0x1e,umask=0x801unc_m2hbm_directory_miss.dirty_iuncore memoryDirectory Miss : On Dirty Line in I Stateevent=0x1e,umask=0x101unc_m2hbm_directory_miss.dirty_puncore memoryDirectory Miss : On Dirty Line in L Stateevent=0x1e,umask=0x401unc_m2hbm_directory_miss.dirty_suncore memoryDirectory Miss : On Dirty Line in S Stateevent=0x1e,umask=0x201unc_m2hbm_directory_update.a2iuncore memoryMulti-socket cacheline Directory update from A to Ievent=0x21,umask=0x32001unc_m2hbm_directory_update.a2suncore memoryMulti-socket cacheline Directory update from A to Sevent=0x21,umask=0x34001unc_m2hbm_directory_update.anyuncore memoryMulti-socket cacheline Directory update from/to Any stateevent=0x21,umask=0x30101unc_m2hbm_directory_update.a_to_i_hit_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x12001Counts 1lm or 2lm hit  data returns that would result in directory update from A to I to non persistent memoryunc_m2hbm_directory_update.a_to_i_miss_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x22001Counts 2lm miss  data returns that would result in directory update from A to I to non persistent memoryunc_m2hbm_directory_update.a_to_s_hit_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x14001Counts 1lm or 2lm hit  data returns that would result in directory update from A to S to non persistent memoryunc_m2hbm_directory_update.a_to_s_miss_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x24001Counts 2lm miss  data returns that would result in directory update from A to S to non persistent memoryunc_m2hbm_directory_update.hit_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10101Counts any 1lm or 2lm hit data return that would result in directory update to non persistent memoryunc_m2hbm_directory_update.i2auncore memoryMulti-socket cacheline Directory update from I to Aevent=0x21,umask=0x30401unc_m2hbm_directory_update.i2suncore memoryMulti-socket cacheline Directory update from I to Sevent=0x21,umask=0x30201unc_m2hbm_directory_update.i_to_a_hit_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10401Counts 1lm or 2lm hit  data returns that would result in directory update from I to A to non persistent memoryunc_m2hbm_directory_update.i_to_a_miss_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20401Counts 2lm miss  data returns that would result in directory update from I to A to non persistent memoryunc_m2hbm_directory_update.i_to_s_hit_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10201Counts 1lm or 2lm hit  data returns that would result in directory update from I to S to non persistent memoryunc_m2hbm_directory_update.i_to_s_miss_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20201Counts  2lm miss  data returns that would result in directory update from I to S to non persistent memoryunc_m2hbm_directory_update.miss_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20101Counts any 2lm miss data return that would result in directory update to non persistent memoryunc_m2hbm_directory_update.s2auncore memoryMulti-socket cacheline Directory update from S to Aevent=0x21,umask=0x31001unc_m2hbm_directory_update.s2iuncore memoryMulti-socket cacheline Directory update from S to Ievent=0x21,umask=0x30801unc_m2hbm_directory_update.s_to_a_hit_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x11001Counts 1lm or 2lm hit  data returns that would result in directory update from S to A to non persistent memoryunc_m2hbm_directory_update.s_to_a_miss_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x21001Counts 2lm miss  data returns that would result in directory update from S to A to non persistent memoryunc_m2hbm_directory_update.s_to_i_hit_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10801Counts 1lm or 2lm hit  data returns that would result in directory update from S to I to non persistent memoryunc_m2hbm_directory_update.s_to_i_miss_non_pmmuncore memoryMulti-socket cacheline Directory Updatesevent=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20801Counts 2lm miss  data returns that would result in directory update from S to I to non persistent memoryunc_m2hbm_distress.aduncore memoryCount distress signalled on AkAd cmp messageevent=0x67,umask=0x2001unc_m2hbm_distress.alluncore memoryCount distress signalled on any packet typeevent=0x67,umask=0x101unc_m2hbm_distress.bl_cmpuncore memoryCount distress signalled on Bl Cmp messageevent=0x67,umask=0x4001unc_m2hbm_distress.crosstile_nmwruncore memoryCount distress signalled on NM fill write messageevent=0x67,umask=0x1001unc_m2hbm_distress.d2chauncore memoryCount distress signalled on D2Cha messageevent=0x67,umask=0x801unc_m2hbm_distress.d2coreuncore memoryCount distress signalled on D2c messageevent=0x67,umask=0x201unc_m2hbm_distress.d2upiuncore memoryCount distress signalled on D2k messageevent=0x67,umask=0x401unc_m2hbm_egress_ordering.iv_snoopgo_dnuncore memoryEgress Blocking due to Ordering requirements : Downevent=0xba,umask=0x8000000401Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2hbm_egress_ordering.iv_snoopgo_upuncore memoryEgress Blocking due to Ordering requirements : Upevent=0xba,umask=0x8000000101Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2hbm_igr_starve_winner.mask7uncore memoryCount when Starve Glocab counter is at 7event=0x44,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x8001unc_m2hbm_imc_reads.alluncore memoryReads to iMC issuedevent=0x24,umask=0x30401unc_m2hbm_imc_reads.ch0.alluncore memoryUNC_M2HBM_IMC_READS.CH0.ALLevent=0x24,umask=0x10401unc_m2hbm_imc_reads.ch0.normaluncore memoryUNC_M2HBM_IMC_READS.CH0.NORMALevent=0x24,umask=0x10101unc_m2hbm_imc_reads.ch0_alluncore memoryUNC_M2HBM_IMC_READS.CH0_ALLevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10401unc_m2hbm_imc_reads.ch0_from_tgruncore memoryUNC_M2HBM_IMC_READS.CH0_FROM_TGRevent=0x24,umask=0x14001unc_m2hbm_imc_reads.ch0_isochuncore memoryCritical Priority - Ch0event=0x24,umask=0x10201unc_m2hbm_imc_reads.ch0_normaluncore memoryUNC_M2HBM_IMC_READS.CH0_NORMALevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10101unc_m2hbm_imc_reads.ch1.alluncore memoryUNC_M2HBM_IMC_READS.CH1.ALLevent=0x24,umask=0x20401unc_m2hbm_imc_reads.ch1.normaluncore memoryUNC_M2HBM_IMC_READS.CH1.NORMALevent=0x24,umask=0x20101unc_m2hbm_imc_reads.ch1_alluncore memoryUNC_M2HBM_IMC_READS.CH1_ALLevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20401unc_m2hbm_imc_reads.ch1_from_tgruncore memoryFrom TGR - Ch1event=0x24,umask=0x24001unc_m2hbm_imc_reads.ch1_isochuncore memoryCritical Priority - Ch1event=0x24,umask=0x20201unc_m2hbm_imc_reads.ch1_normaluncore memoryUNC_M2HBM_IMC_READS.CH1_NORMALevent=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20101unc_m2hbm_imc_reads.from_tgruncore memoryFrom TGR - All Channelsevent=0x24,umask=0x34001unc_m2hbm_imc_reads.isochuncore memoryCritical Priority - All Channelsevent=0x24,umask=0x30201unc_m2hbm_imc_reads.normaluncore memoryUNC_M2HBM_IMC_READS.NORMALevent=0x24,umask=0x30101unc_m2hbm_imc_writes.alluncore memoryAll Writes - All Channelsevent=0x25,umask=0x181001unc_m2hbm_imc_writes.ch0.alluncore memoryUNC_M2HBM_IMC_WRITES.CH0.ALLevent=0x25,umask=0x81001unc_m2hbm_imc_writes.ch0.fulluncore memoryUNC_M2HBM_IMC_WRITES.CH0.FULLevent=0x25,umask=0x80101unc_m2hbm_imc_writes.ch0.partialuncore memoryUNC_M2HBM_IMC_WRITES.CH0.PARTIALevent=0x25,umask=0x80201unc_m2hbm_imc_writes.ch0_alluncore memoryUNC_M2HBM_IMC_WRITES.CH0_ALLevent=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x81001unc_m2hbm_imc_writes.ch0_from_tgruncore memoryFrom TGR - Ch0event=0x2501unc_m2hbm_imc_writes.ch0_fulluncore memoryUNC_M2HBM_IMC_WRITES.CH0_FULLevent=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x80101unc_m2hbm_imc_writes.ch0_full_isochuncore memoryISOCH Full Line - Ch0event=0x25,umask=0x80401unc_m2hbm_imc_writes.ch0_niuncore memoryNon-Inclusive - Ch0event=0x25,ch_mask=0x00000000,fc_mask=0x0000000001unc_m2hbm_imc_writes.ch0_ni_missuncore memoryNon-Inclusive Miss - Ch0event=0x25,ch_mask=0x00000000,fc_mask=0x0000000001unc_m2hbm_imc_writes.ch0_partialuncore memoryUNC_M2HBM_IMC_WRITES.CH0_PARTIALevent=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x80201unc_m2hbm_imc_writes.ch0_partial_isochuncore memoryISOCH Partial - Ch0event=0x25,umask=0x80801unc_m2hbm_imc_writes.ch1.alluncore memoryAll Writes - Ch1event=0x25,umask=0x101001unc_m2hbm_imc_writes.ch1.fulluncore memoryFull Line Non-ISOCH - Ch1event=0x25,umask=0x100101unc_m2hbm_imc_writes.ch1.partialuncore memoryPartial Non-ISOCH - Ch1event=0x25,umask=0x100201unc_m2hbm_imc_writes.ch1_alluncore memoryAll Writes - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101001unc_m2hbm_imc_writes.ch1_from_tgruncore memoryFrom TGR - Ch1event=0x2501unc_m2hbm_imc_writes.ch1_fulluncore memoryFull Line Non-ISOCH - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x100101unc_m2hbm_imc_writes.ch1_full_isochuncore memoryISOCH Full Line - Ch1event=0x25,umask=0x100401unc_m2hbm_imc_writes.ch1_niuncore memoryNon-Inclusive - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x0000000001unc_m2hbm_imc_writes.ch1_ni_missuncore memoryNon-Inclusive Miss - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x0000000001unc_m2hbm_imc_writes.ch1_partialuncore memoryPartial Non-ISOCH - Ch1event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x100201unc_m2hbm_imc_writes.ch1_partial_isochuncore memoryISOCH Partial - Ch1event=0x25,umask=0x100801unc_m2hbm_imc_writes.from_tgruncore memoryFrom TGR - All Channelsevent=0x2501unc_m2hbm_imc_writes.fulluncore memoryFull Non-ISOCH - All Channelsevent=0x25,umask=0x180101unc_m2hbm_imc_writes.full_isochuncore memoryISOCH Full Line - All Channelsevent=0x25,umask=0x180401unc_m2hbm_imc_writes.niuncore memoryNon-Inclusive - All Channelsevent=0x25,ch_mask=0x00000000,fc_mask=0x0000000001unc_m2hbm_imc_writes.ni_missuncore memoryNon-Inclusive Miss - All Channelsevent=0x25,ch_mask=0x00000000,fc_mask=0x0000000001unc_m2hbm_imc_writes.partialuncore memoryPartial Non-ISOCH - All Channelsevent=0x25,umask=0x180201unc_m2hbm_imc_writes.partial_isochuncore memoryISOCH Partial - All Channelsevent=0x25,umask=0x180801unc_m2hbm_prefcam_cis_dropsuncore memoryUNC_M2HBM_PREFCAM_CIS_DROPSevent=0x5c01unc_m2hbm_prefcam_demand_drops.ch0_upiuncore memoryData Prefetches Droppedevent=0x58,umask=0x201unc_m2hbm_prefcam_demand_drops.ch0_xptuncore memoryData Prefetches Droppedevent=0x58,umask=0x101unc_m2hbm_prefcam_demand_drops.ch1_upiuncore memoryData Prefetches Droppedevent=0x58,umask=0x801unc_m2hbm_prefcam_demand_drops.ch1_xptuncore memoryData Prefetches Droppedevent=0x58,umask=0x401unc_m2hbm_prefcam_demand_drops.upi_allchuncore memoryData Prefetches Dropped : UPI - All Channelsevent=0x58,umask=0xa01unc_m2hbm_prefcam_demand_drops.xpt_allchuncore memoryData Prefetches Droppedevent=0x58,umask=0x501unc_m2hbm_prefcam_demand_merge.upi_allchuncore memory: UPI - All Channelsevent=0x5d,umask=0xa01unc_m2hbm_prefcam_demand_merge.xpt_allchuncore memory: XPT - All Channelsevent=0x5d,umask=0x501unc_m2hbm_prefcam_demand_no_merge.rd_mergeduncore memoryDemands Not Merged with CAMed Prefetchesevent=0x5e,umask=0x4001unc_m2hbm_prefcam_demand_no_merge.wr_mergeduncore memoryDemands Not Merged with CAMed Prefetchesevent=0x5e,umask=0x2001unc_m2hbm_prefcam_demand_no_merge.wr_squasheduncore memoryDemands Not Merged with CAMed Prefetchesevent=0x5e,umask=0x1001unc_m2hbm_prefcam_inserts.ch0_upiuncore memoryPrefetch CAM Inserts : UPI - Ch 0event=0x56,umask=0x201unc_m2hbm_prefcam_inserts.ch0_xptuncore memoryPrefetch CAM Inserts : XPT - Ch 0event=0x56,umask=0x101unc_m2hbm_prefcam_inserts.ch1_upiuncore memoryPrefetch CAM Inserts : UPI - Ch 1event=0x56,umask=0x801unc_m2hbm_prefcam_inserts.ch1_xptuncore memoryPrefetch CAM Inserts : XPT - Ch 1event=0x56,umask=0x401unc_m2hbm_prefcam_inserts.upi_allchuncore memoryPrefetch CAM Inserts : UPI - All Channelsevent=0x56,umask=0xa01unc_m2hbm_prefcam_inserts.xpt_allchuncore memoryPrefetch CAM Inserts : XPT - All Channelsevent=0x56,umask=0x501Prefetch CAM Inserts : XPT -All Channelsunc_m2hbm_prefcam_occupancy.allchuncore memoryPrefetch CAM Occupancy : All Channelsevent=0x54,umask=0x301unc_m2hbm_prefcam_occupancy.ch0uncore memoryPrefetch CAM Occupancy : Channel 0event=0x54,umask=0x101unc_m2hbm_prefcam_occupancy.ch1uncore memoryPrefetch CAM Occupancy : Channel 1event=0x54,umask=0x201unc_m2hbm_prefcam_resp_miss.allchuncore memoryAll Channelsevent=0x5f,umask=0x301unc_m2hbm_prefcam_resp_miss.ch0uncore memory: Channel 0event=0x5f,umask=0x101unc_m2hbm_prefcam_resp_miss.ch1uncore memory: Channel 1event=0x5f,umask=0x201unc_m2hbm_prefcam_rxc_deallocs.1lm_posteduncore memoryUNC_M2HBM_PREFCAM_RxC_DEALLOCS.1LM_POSTEDevent=0x62,umask=0x201unc_m2hbm_prefcam_rxc_deallocs.cisuncore memoryUNC_M2HBM_PREFCAM_RxC_DEALLOCS.CISevent=0x62,umask=0x801unc_m2hbm_prefcam_rxc_deallocs.squasheduncore memoryUNC_M2HBM_PREFCAM_RxC_DEALLOCS.SQUASHEDevent=0x62,umask=0x101unc_m2hbm_prefcam_rxc_occupancyuncore memoryUNC_M2HBM_PREFCAM_RxC_OCCUPANCYevent=0x60,ch_mask=0x00000000,fc_mask=0x0000000001unc_m2hbm_rxc_ad.insertsuncore memoryAD Ingress (from CMS) : AD Ingress (from CMS) Allocationsevent=0x2,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101unc_m2hbm_rxc_ad_insertsuncore memoryAD Ingress (from CMS) : AD Ingress (from CMS) Allocationsevent=0x2,umask=0x101unc_m2hbm_rxc_ad_occupancyuncore memoryAD Ingress (from CMS) Occupancyevent=0x301unc_m2hbm_rxc_bl.insertsuncore memoryBL Ingress (from CMS) : BL Ingress (from CMS) Allocationsevent=0x4,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101Counts anytime a BL packet is added to Ingressunc_m2hbm_rxc_bl_insertsuncore memoryBL Ingress (from CMS) : BL Ingress (from CMS) Allocationsevent=0x4,umask=0x101Counts anytime a BL packet is added to Ingressunc_m2hbm_rxc_bl_occupancyuncore memoryBL Ingress (from CMS) Occupancyevent=0x501unc_m2hbm_tgr_ad_creditsuncore memoryNumber AD Ingress Creditsevent=0x2e01unc_m2hbm_tgr_bl_creditsuncore memoryNumber BL Ingress Creditsevent=0x2f01unc_m2hbm_tracker_inserts.ch0uncore memoryTracker Inserts : Channel 0event=0x32,umask=0x10401unc_m2hbm_tracker_inserts.ch1uncore memoryTracker Inserts : Channel 1event=0x32,umask=0x20401unc_m2hbm_tracker_occupancy.ch0uncore memoryTracker Occupancy : Channel 0event=0x33,umask=0x101unc_m2hbm_tracker_occupancy.ch1uncore memoryTracker Occupancy : Channel 1event=0x33,umask=0x201unc_m2hbm_txc_ad.insertsuncore memoryAD Egress (to CMS) : AD Egress (to CMS) Allocationsevent=0x6,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101Counts anytime a AD packet is added to Egressunc_m2hbm_txc_ad_insertsuncore memoryAD Egress (to CMS) : AD Egress (to CMS) Allocationsevent=0x6,umask=0x101Counts anytime a AD packet is added to Egressunc_m2hbm_txc_ad_occupancyuncore memoryAD Egress (to CMS) Occupancyevent=0x701unc_m2hbm_txc_bl.inserts_cms0uncore memoryBL Egress (to CMS) : Inserts - CMS0 - Near Sideevent=0xe,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x10101Counts the number of BL transactions to CMS add port 0unc_m2hbm_txc_bl.inserts_cms1uncore memoryBL Egress (to CMS) : Inserts - CMS1 - Far Sideevent=0xe,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x20101Counts the number of BL transactions to CMS add port 1unc_m2hbm_txc_bl_occupancy.alluncore memoryBL Egress (to CMS) Occupancy : Allevent=0xf,umask=0x301unc_m2hbm_txc_bl_occupancy.cms0uncore memoryBL Egress (to CMS) Occupancy : Common Mesh Stop - Near Sideevent=0xf,umask=0x101unc_m2hbm_txc_bl_occupancy.cms1uncore memoryBL Egress (to CMS) Occupancy : Common Mesh Stop - Far Sideevent=0xf,umask=0x201unc_m2hbm_wpq_flush.ch0uncore memoryWPQ Flush : Channel 0event=0x42,umask=0x101unc_m2hbm_wpq_flush.ch1uncore memoryWPQ Flush : Channel 1event=0x42,umask=0x201unc_m2hbm_wpq_no_reg_crd.chn0uncore memoryM2M and iMC WPQ Cycles w/Credits - Regular : Channel 0event=0x37,umask=0x101unc_m2hbm_wpq_no_reg_crd.chn1uncore memoryM2M and iMC WPQ Cycles w/Credits - Regular : Channel 1event=0x37,umask=0x201unc_m2hbm_wpq_no_spec_crd.chn0uncore memoryM2M and iMC WPQ Cycles w/Credits - Special : Channel 0event=0x38,umask=0x101unc_m2hbm_wpq_no_spec_crd.chn1uncore memoryM2M and iMC WPQ Cycles w/Credits - Special : Channel 1event=0x38,umask=0x201unc_m2hbm_wr_tracker_inserts.ch0uncore memoryWrite Tracker Inserts : Channel 0event=0x40,umask=0x101unc_m2hbm_wr_tracker_inserts.ch1uncore memoryWrite Tracker Inserts : Channel 1event=0x40,umask=0x201unc_m2hbm_wr_tracker_nonposted_inserts.ch0uncore memoryWrite Tracker Non-Posted Inserts : Channel 0event=0x4d,umask=0x101unc_m2hbm_wr_tracker_nonposted_inserts.ch1uncore memoryWrite Tracker Non-Posted Inserts : Channel 1event=0x4d,umask=0x201unc_m2hbm_wr_tracker_nonposted_occupancy.ch0uncore memoryWrite Tracker Non-Posted Occupancy : Channel 0event=0x4c,umask=0x101unc_m2hbm_wr_tracker_nonposted_occupancy.ch1uncore memoryWrite Tracker Non-Posted Occupancy : Channel 1event=0x4c,umask=0x201unc_m2hbm_wr_tracker_posted_inserts.ch0uncore memoryWrite Tracker Posted Inserts : Channel 0event=0x48,umask=0x101unc_m2hbm_wr_tracker_posted_inserts.ch1uncore memoryWrite Tracker Posted Inserts : Channel 1event=0x48,umask=0x201unc_m2hbm_wr_tracker_posted_occupancy.ch0uncore memoryWrite Tracker Posted Occupancy : Channel 0event=0x47,umask=0x101unc_m2hbm_wr_tracker_posted_occupancy.ch1uncore memoryWrite Tracker Posted Occupancy : Channel 1event=0x47,umask=0x201uncore_mchbmunc_mchbm_act_count.alluncore memoryActivate due to read, write, underfill, or bypassevent=0x2,umask=0xff01Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.rduncore memoryActivate due to readevent=0x2,umask=0x1101Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.rd_pch0uncore memoryHBM Activate Count : Activate due to Read in PCH0event=0x2,umask=0x101Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.rd_pch1uncore memoryHBM Activate Count : Activate due to Read in PCH1event=0x2,umask=0x1001Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.ufilluncore memoryHBM Activate Count : Underfill Read transaction on Page Empty or Page Missevent=0x2,umask=0x4401Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.ufill_pch0uncore memoryHBM Activate Countevent=0x2,umask=0x401Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.ufill_pch1uncore memoryHBM Activate Countevent=0x2,umask=0x4001Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.wruncore memoryActivate due to writeevent=0x2,umask=0x2201Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.wr_pch0uncore memoryHBM Activate Count : Activate due to Write in PCH0event=0x2,umask=0x201Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_act_count.wr_pch1uncore memoryHBM Activate Count : Activate due to Write in PCH1event=0x2,umask=0x2001Counts the number of HBM Activate commands sent on this channel.  Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_mchbm_cas_count.alluncore memoryAll CAS commands issuedevent=0x5,umask=0xff01unc_mchbm_cas_count.pch0uncore memoryPseudo Channel 0event=0x5,umask=0x4001HBM RD_CAS and WR_CAS Commandsunc_mchbm_cas_count.pch1uncore memoryPseudo Channel 1event=0x5,umask=0x8001HBM RD_CAS and WR_CAS Commandsunc_mchbm_cas_count.rduncore memoryRead CAS commands issued (regular and underfill)event=0x5,umask=0xcf01unc_mchbm_cas_count.rd_pre_reguncore memoryRegular read CAS commands with prechargeevent=0x5,umask=0xc201unc_mchbm_cas_count.rd_pre_underfilluncore memoryUnderfill read CAS commands with prechargeevent=0x5,umask=0xc801unc_mchbm_cas_count.rd_reguncore memoryRegular read CAS commands issued (does not include underfills)event=0x5,umask=0xc101unc_mchbm_cas_count.rd_underfilluncore memoryUnderfill read CAS commands issuedevent=0x5,umask=0xc401unc_mchbm_cas_count.wruncore memoryWrite CAS commands issuedevent=0x5,umask=0xf001unc_mchbm_cas_count.wr_nonpreuncore memoryHBM RD_CAS and WR_CAS Commands. : HBM WR_CAS commands w/o auto-preevent=0x5,umask=0xd001unc_mchbm_cas_count.wr_preuncore memoryWrite CAS commands with prechargeevent=0x5,umask=0xe001unc_mchbm_cas_issued_req_len.pch0uncore memoryPseudo Channel 0event=0x6,umask=0x4001unc_mchbm_cas_issued_req_len.pch1uncore memoryPseudo Channel 1event=0x6,umask=0x8001unc_mchbm_cas_issued_req_len.rd_32buncore memoryRead CAS Command in Interleaved Mode (32B)event=0x6,umask=0xc801unc_mchbm_cas_issued_req_len.rd_64buncore memoryRead CAS Command in Regular Mode (64B) in Pseudochannel 0event=0x6,umask=0xc101unc_mchbm_cas_issued_req_len.rd_ufill_32buncore memoryUnderfill Read CAS Command in Interleaved Mode (32B)event=0x6,umask=0xd001unc_mchbm_cas_issued_req_len.rd_ufill_64buncore memoryUnderfill Read CAS Command in Regular Mode (64B) in Pseudochannel 1event=0x6,umask=0xc201unc_mchbm_cas_issued_req_len.wr_32buncore memoryWrite CAS Command in Interleaved Mode (32B)event=0x6,umask=0xe001unc_mchbm_cas_issued_req_len.wr_64buncore memoryWrite CAS Command in Regular Mode (64B) in Pseudochannel 0event=0x6,umask=0xc401unc_mchbm_clockticksuncore memoryIMC Clockticks at DCLK frequencyevent=0x1,umask=0x101unc_mchbm_hbm_preall.pch0uncore memoryHBM Precharge All Commandsevent=0x44,umask=0x101Counts the number of times that the precharge all command was sentunc_mchbm_hbm_preall.pch1uncore memoryHBM Precharge All Commandsevent=0x44,umask=0x201Counts the number of times that the precharge all command was sentunc_mchbm_hbm_pre_alluncore memoryAll Precharge Commandsevent=0x44,umask=0x301Precharge All Commands: Counts the number of times that the precharge all command was sentunc_mchbm_hclockticksuncore memoryIMC Clockticks at HCLK frequencyevent=0x101unc_mchbm_pre_count.alluncore memoryAll precharge eventsevent=0x3,umask=0xff01Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.pgtuncore memoryPrecharge from MC page tableevent=0x3,umask=0x8801Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.pgt_pch0uncore memoryHBM Precharge commands. : Precharges from Page Tableevent=0x3,umask=0x801Counts the number of HBM Precharge commands sent on this channel. : Equivalent to PAGE_EMPTYunc_mchbm_pre_count.pgt_pch1uncore memoryHBM Precharge commandsevent=0x3,umask=0x8001Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.rduncore memoryPrecharge due to read on page missevent=0x3,umask=0x1101Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.rd_pch0uncore memoryHBM Precharge commands. : Precharge due to readevent=0x3,umask=0x101Counts the number of HBM Precharge commands sent on this channel. : Precharge from read bank schedulerunc_mchbm_pre_count.rd_pch1uncore memoryHBM Precharge commandsevent=0x3,umask=0x1001Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.ufilluncore memoryHBM Precharge commandsevent=0x3,umask=0x4401Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.ufill_pch0uncore memoryHBM Precharge commandsevent=0x3,umask=0x401Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.ufill_pch1uncore memoryHBM Precharge commandsevent=0x3,umask=0x4001Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.wruncore memoryPrecharge due to write on page missevent=0x3,umask=0x2201Counts the number of HBM Precharge commands sent on this channelunc_mchbm_pre_count.wr_pch0uncore memoryHBM Precharge commands. : Precharge due to writeevent=0x3,umask=0x201Counts the number of HBM Precharge commands sent on this channel. : Precharge from write bank schedulerunc_mchbm_pre_count.wr_pch1uncore memoryHBM Precharge commandsevent=0x3,umask=0x2001Counts the number of HBM Precharge commands sent on this channelunc_mchbm_rdb_fulluncore memoryCounts the number of cycles where the read buffer has greater than UMASK elements.  NOTE: Umask must be set to the maximum number of elements in the queue (24 entries for SPR)event=0x1901unc_mchbm_rdb_insertsuncore memoryCounts the number of inserts into the read bufferevent=0x17,umask=0x301unc_mchbm_rdb_inserts.pch0uncore memoryRead Data Buffer Insertsevent=0x17,umask=0x101unc_mchbm_rdb_inserts.pch1uncore memoryRead Data Buffer Insertsevent=0x17,umask=0x201unc_mchbm_rdb_occupancyuncore memoryCounts the number of elements in the read buffer per cycleevent=0x1a01unc_mchbm_rpq_inserts.pch0uncore memoryRead Pending Queue Allocationsevent=0x10,umask=0x101Read Pending Queue Allocations: Counts the number of allocations into the Read Pending Queue.  This queue is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after the CAS command has been issued to memory.  This includes both ISOCH and non-ISOCH requestsunc_mchbm_rpq_inserts.pch1uncore memoryRead Pending Queue Allocationsevent=0x10,umask=0x201Read Pending Queue Allocations: Counts the number of allocations into the Read Pending Queue.  This queue is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after the CAS command has been issued to memory.  This includes both ISOCH and non-ISOCH requestsunc_mchbm_rpq_occupancy_pch0uncore memoryRead Pending Queue Occupancyevent=0x8001Read Pending Queue Occupancy: Accumulates the occupancies of the Read Pending Queue each cycle.  This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memoryunc_mchbm_rpq_occupancy_pch1uncore memoryRead Pending Queue Occupancyevent=0x8101Read Pending Queue Occupancy: Accumulates the occupancies of the Read Pending Queue each cycle.  This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memoryunc_mchbm_wpq_inserts.pch0uncore memoryWrite Pending Queue Allocationsevent=0x20,umask=0x101Write Pending Queue Allocations: Counts the number of allocations into the Write Pending Queue.  This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC.  They deallocate after being issued.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMCunc_mchbm_wpq_inserts.pch1uncore memoryWrite Pending Queue Allocationsevent=0x20,umask=0x201Write Pending Queue Allocations: Counts the number of allocations into the Write Pending Queue.  This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC.  They deallocate after being issued.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMCunc_mchbm_wpq_occupancy_pch0uncore memoryWrite Pending Queue Occupancyevent=0x8201Write Pending Queue Occupancy: Accumulates the occupancies of the Write Pending Queue each cycle.  This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to memory.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC.  This is not to be confused with actually performing the write.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies.  So, we provide filtering based on if the request has posted or not.  By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA.  The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory.  High average occupancies will generally coincide with high write major mode countsunc_mchbm_wpq_occupancy_pch1uncore memoryWrite Pending Queue Occupancyevent=0x8301Write Pending Queue Occupancy: Accumulates the occupancies of the Write Pending Queue each cycle.  This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to memory.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC.  This is not to be confused with actually performing the write.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies.  So, we provide filtering based on if the request has posted or not.  By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA.  The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory.  High average occupancies will generally coincide with high write major mode countsunc_mchbm_wpq_read_hituncore memoryWrite Pending Queue CAM Matchevent=0x23,ch_mask=0x00000000,fc_mask=0x0000000001Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_mchbm_wpq_read_hit.pch0uncore memoryWrite Pending Queue CAM Matchevent=0x23,umask=0x101Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_mchbm_wpq_read_hit.pch1uncore memoryWrite Pending Queue CAM Matchevent=0x23,umask=0x201Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_mchbm_wpq_write_hituncore memoryWrite Pending Queue CAM Matchevent=0x24,ch_mask=0x00000000,fc_mask=0x0000000001Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_mchbm_wpq_write_hit.pch0uncore memoryWrite Pending Queue CAM Matchevent=0x24,umask=0x101Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_mchbm_wpq_write_hit.pch1uncore memoryWrite Pending Queue CAM Matchevent=0x24,umask=0x201Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_m_act_count.alluncore memoryActivate due to read, write, underfill, or bypassevent=0x2,umask=0xff01DRAM Activate Count : Counts the number of DRAM Activate commands sent on this channel.  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_m_cas_count.alluncore memoryAll DRAM CAS commands issuedevent=0x5,umask=0xff01DRAM RD_CAS and WR_CAS Commands. : All DRAM Read and Write actions : DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM CAS commands issued on this channelunc_m_cas_count.pch0uncore memoryDRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 0event=0x5,umask=0x4001DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 0 : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_count.pch1uncore memoryDRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 1event=0x5,umask=0x8001DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 1 : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_count.rduncore memoryAll DRAM read CAS commands issued (including underfills)event=0x5,umask=0xcf01DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM Read CAS commands issued on this channel.  This includes underfillsunc_m_cas_count.rd_pre_reguncore memoryDRAM RD_CAS and WR_CAS Commandsevent=0x5,umask=0xc201DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_count.rd_pre_underfilluncore memoryDRAM RD_CAS and WR_CAS Commandsevent=0x5,umask=0xc801DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_count.rd_reguncore memoryAll DRAM read CAS commands issued (does not include underfills)event=0x5,umask=0xc101DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/out auto-pre : DRAM RD_CAS and WR_CAS Commands : Counts the total number or DRAM Read CAS commands issued on this channel.  This includes both regular RD CAS commands as well as those with implicit Precharge.   We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills)unc_m_cas_count.rd_underfilluncore memoryDRAM underfill read CAS commands issuedevent=0x5,umask=0xc401DRAM RD_CAS and WR_CAS Commands. : Underfill Read Issued : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_count.wruncore memoryAll DRAM write CAS commands issuedevent=0x5,umask=0xf001DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM Write CAS commands issued on this channelunc_m_cas_count.wr_nonpreuncore memoryDRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-preevent=0x5,umask=0xd001DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_count.wr_preuncore memoryDRAM RD_CAS and WR_CAS Commandsevent=0x5,umask=0xe001DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_issued_req_len.pch0uncore memoryPseudo Channel 0event=0x6,umask=0x4001unc_m_cas_issued_req_len.pch1uncore memoryPseudo Channel 1event=0x6,umask=0x8001unc_m_cas_issued_req_len.rd_32buncore memoryRead CAS Command in Interleaved Mode (32B)event=0x6,umask=0xc801unc_m_cas_issued_req_len.rd_64buncore memoryRead CAS Command in Regular Mode (64B) in Pseudochannel 0event=0x6,umask=0xc101unc_m_cas_issued_req_len.rd_ufill_32buncore memoryUnderfill Read CAS Command in Interleaved Mode (32B)event=0x6,umask=0xd001unc_m_cas_issued_req_len.rd_ufill_64buncore memoryUnderfill Read CAS Command in Regular Mode (64B) in Pseudochannel 1event=0x6,umask=0xc201unc_m_cas_issued_req_len.wr_32buncore memoryWrite CAS Command in Interleaved Mode (32B)event=0x6,umask=0xe001unc_m_cas_issued_req_len.wr_64buncore memoryWrite CAS Command in Regular Mode (64B) in Pseudochannel 0event=0x6,umask=0xc401unc_m_clockticksuncore memoryIMC Clockticks at DCLK frequencyevent=0x1,umask=0x101Number of DRAM DCLK clock cycles while the event is enabledunc_m_dram_pre_alluncore memoryDRAM Precharge All Commandsevent=0x44,umask=0x301DRAM Precharge All Commands : Counts the number of times that the precharge all command was sentunc_m_hclockticksuncore memoryIMC Clockticks at HCLK frequencyevent=0x101Number of DRAM HCLK clock cycles while the event is enabledunc_m_pcls.rduncore memoryUNC_M_PCLS.RDevent=0xa0,umask=0x501unc_m_pcls.totaluncore memoryUNC_M_PCLS.TOTALevent=0xa0,umask=0xf01unc_m_pcls.wruncore memoryUNC_M_PCLS.WRevent=0xa0,umask=0xa01unc_m_pmm_rpq_insertsuncore memoryPMM Read Pending Queue insertsevent=0xe301Counts number of read requests allocated in the PMM Read Pending Queueunc_m_pmm_rpq_occupancy.all_sch0uncore memoryPMM Read Pending Queue occupancyevent=0xe0,umask=0x101Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_rpq_occupancy.all_sch1uncore memoryPMM Read Pending Queue occupancyevent=0xe0,umask=0x201Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_rpq_occupancy.gnt_wait_sch0uncore memoryPMM Read Pending Queue Occupancyevent=0xe0,umask=0x1001PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_rpq_occupancy.gnt_wait_sch1uncore memoryPMM Read Pending Queue Occupancyevent=0xe0,umask=0x2001PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_rpq_occupancy.no_gnt_sch0uncore memoryPMM Read Pending Queue Occupancyevent=0xe0,umask=0x401Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_rpq_occupancy.no_gnt_sch1uncore memoryPMM Read Pending Queue Occupancyevent=0xe0,umask=0x801Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_wpq_cycles_neuncore memoryPMM (for IXP) Write Queue Cycles Not Emptyevent=0xe501unc_m_pmm_wpq_insertsuncore memoryPMM Write Pending Queue insertsevent=0xe701Counts number of  write requests allocated in the PMM Write Pending Queueunc_m_pmm_wpq_occupancy.alluncore memoryPMM Write Pending Queue Occupancyevent=0xe4,umask=0x301PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the PMM DIMMunc_m_pmm_wpq_occupancy.all_sch0uncore memoryPMM Write Pending Queue Occupancyevent=0xe4,umask=0x101PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queueunc_m_pmm_wpq_occupancy.all_sch1uncore memoryPMM Write Pending Queue Occupancyevent=0xe4,umask=0x201PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queueunc_m_pmm_wpq_occupancy.casuncore memoryPMM (for IXP) Write Pending Queue Occupancyevent=0xe4,umask=0xc01PMM (for IXP) Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the IXP DIMMunc_m_pmm_wpq_occupancy.pwruncore memoryPMM (for IXP) Write Pending Queue Occupancyevent=0xe4,umask=0x3001PMM (for IXP) Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the IXP DIMMunc_m_power_channel_ppduncore memoryChannel PPD Cyclesevent=0x8501Channel PPD Cycles : Number of cycles when all the ranks in the channel are in PPD mode.  If IBT=off is enabled, then this can be used to count those cycles.  If it is not enabled, then this can count the number of cycles when that could have been taken advantage ofunc_m_power_cke_cycles.low_0uncore memoryCKE_ON_CYCLES by Rank : DIMM IDevent=0x47,umask=0x101CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.low_1uncore memoryCKE_ON_CYCLES by Rank : DIMM IDevent=0x47,umask=0x201CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.low_2uncore memoryCKE_ON_CYCLES by Rank : DIMM IDevent=0x47,umask=0x401CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_cke_cycles.low_3uncore memoryCKE_ON_CYCLES by Rank : DIMM IDevent=0x47,umask=0x801CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode.  The filter allows you to select a rank to monitor.  If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation.  Multiple counters will need to be used to track multiple ranks simultaneously.  There is no distinction between the different CKE modes (APD, PPDS, PPDF).  This can be determined based on the system programming.  These events should commonly be used with Invert to get the number of cycles in power saving mode.  Edge Detect is also useful here.  Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary)unc_m_power_crit_throttle_cycles.slot0uncore memoryThrottle Cycles for Rank 0event=0x86,umask=0x101Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1. : Thermal throttling is performed per DIMM.  We support 3 DIMMs per channel.  This ID allows us to filter by IDunc_m_power_crit_throttle_cycles.slot1uncore memoryThrottle Cycles for Rank 0event=0x86,umask=0x201Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_power_self_refreshuncore memoryClock-Enabled Self-Refreshevent=0x4301Clock-Enabled Self-Refresh : Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock.  This happens in some package C-states.  For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing.  One use of this is for Monroe technology.  Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these casesunc_m_pre_count.alluncore memoryPrecharge due to read, write, underfill, or PGTevent=0x3,umask=0xff01DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.pgtuncore memoryDRAM Precharge commandsevent=0x3,umask=0x8801DRAM Precharge commands.  Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.pgt_pch0uncore memoryDRAM Precharge commands. : Precharges from Page Tableevent=0x3,umask=0x801DRAM Precharge commands. : Precharges from Page Table : Counts the number of DRAM Precharge commands sent on this channel. : Equivalent to PAGE_EMPTYunc_m_pre_count.pgt_pch1uncore memoryDRAM Precharge commandsevent=0x3,umask=0x8001DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.rduncore memoryPrecharge due to read on page missevent=0x3,umask=0x1101DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.rd_pch0uncore memoryDRAM Precharge commands. : Precharge due to readevent=0x3,umask=0x101DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank schedulerunc_m_pre_count.rd_pch1uncore memoryDRAM Precharge commandsevent=0x3,umask=0x1001DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.ufilluncore memoryDRAM Precharge commandsevent=0x3,umask=0x4401DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.ufill_pch0uncore memoryDRAM Precharge commandsevent=0x3,umask=0x401DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.ufill_pch1uncore memoryDRAM Precharge commandsevent=0x3,umask=0x4001DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.wruncore memoryPrecharge due to write on page missevent=0x3,umask=0x2201DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.wr_pch0uncore memoryDRAM Precharge commands. : Precharge due to writeevent=0x3,umask=0x201DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank schedulerunc_m_pre_count.wr_pch1uncore memoryDRAM Precharge commandsevent=0x3,umask=0x2001DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_rdb_fulluncore memoryCounts the number of cycles where the read buffer has greater than UMASK elements.  This includes reads to both DDR and PMEM.  NOTE: Umask must be set to the maximum number of elements in the queue (24 entries for SPR)event=0x1901unc_m_rdb_insertsuncore memoryCounts the number of inserts into the read buffer destined for DDR.  Does not count reads destined for PMEMevent=0x17,umask=0x301unc_m_rdb_inserts.pch0uncore memoryRead Data Buffer Insertsevent=0x17,umask=0x101unc_m_rdb_inserts.pch1uncore memoryRead Data Buffer Insertsevent=0x17,umask=0x201unc_m_rdb_neuncore memoryCounts the number of cycles where there's at least one element in the read buffer.  This includes reads to both DDR and PMEMevent=0x18,umask=0x301unc_m_rdb_ne.pch0uncore memoryRead Data Buffer Not Emptyevent=0x18,umask=0x101unc_m_rdb_ne.pch1uncore memoryRead Data Buffer Not Emptyevent=0x18,umask=0x201unc_m_rdb_not_emptyuncore memoryCounts the number of cycles where there's at least one element in the read buffer.  This includes reads to both DDR and PMEMevent=0x18,umask=0x301unc_m_rdb_occupancyuncore memoryCounts the number of elements in the read buffer, including reads to both DDR and PMEMevent=0x1a01unc_m_rpq_inserts.pch0uncore memoryRead Pending Queue Allocationsevent=0x10,umask=0x101Read Pending Queue Allocations : Counts the number of allocations into the Read Pending Queue.  This queue is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after the CAS command has been issued to memory.  This includes both ISOCH and non-ISOCH requestsunc_m_rpq_inserts.pch1uncore memoryRead Pending Queue Allocationsevent=0x10,umask=0x201Read Pending Queue Allocations : Counts the number of allocations into the Read Pending Queue.  This queue is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after the CAS command has been issued to memory.  This includes both ISOCH and non-ISOCH requestsunc_m_rpq_occupancy_pch0uncore memoryRead Pending Queue Occupancyevent=0x8001Read Pending Queue Occupancy : Accumulates the occupancies of the Read Pending Queue each cycle.  This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memoryunc_m_rpq_occupancy_pch1uncore memoryRead Pending Queue Occupancyevent=0x8101Read Pending Queue Occupancy : Accumulates the occupancies of the Read Pending Queue each cycle.  This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memoryunc_m_sb_accesses.acceptsuncore memoryScoreboard acceptsevent=0xd2,umask=0x501unc_m_sb_accesses.fm_rd_cmpsuncore memoryScoreboard Accesses : Write Acceptsevent=0xd2,umask=0x4001unc_m_sb_accesses.fm_wr_cmpsuncore memoryScoreboard Accesses : Write Rejectsevent=0xd2,umask=0x8001unc_m_sb_accesses.nm_rd_cmpsuncore memoryScoreboard Accesses : FM read completionsevent=0xd2,umask=0x1001unc_m_sb_accesses.nm_wr_cmpsuncore memoryScoreboard Accesses : FM write completionsevent=0xd2,umask=0x2001unc_m_sb_accesses.rd_acceptsuncore memoryScoreboard Accesses : Read Acceptsevent=0xd2,umask=0x101unc_m_sb_accesses.rd_rejectsuncore memoryScoreboard Accesses : Read Rejectsevent=0xd2,umask=0x201unc_m_sb_accesses.rejectsuncore memoryScoreboard rejectsevent=0xd2,umask=0xa01unc_m_sb_accesses.wr_acceptsuncore memoryScoreboard Accesses : NM read completionsevent=0xd2,umask=0x401unc_m_sb_accesses.wr_rejectsuncore memoryScoreboard Accesses : NM write completionsevent=0xd2,umask=0x801unc_m_sb_canary.allocuncore memory: Allocevent=0xd9,umask=0x101unc_m_sb_canary.deallocuncore memory: Deallocevent=0xd9,umask=0x201unc_m_sb_canary.fm_rd_starveduncore memory: Near Mem Write Starvedevent=0xd9,umask=0x2001unc_m_sb_canary.fm_tgr_wr_starveduncore memory: Far Mem Write Starvedevent=0xd9,umask=0x8001unc_m_sb_canary.fm_wr_starveduncore memory: Far Mem Read Starvedevent=0xd9,umask=0x4001unc_m_sb_canary.nm_rd_starveduncore memory: Validevent=0xd9,umask=0x801unc_m_sb_canary.nm_wr_starveduncore memory: Near Mem Read Starvedevent=0xd9,umask=0x1001unc_m_sb_canary.vlduncore memory: Rejectevent=0xd9,umask=0x401unc_m_sb_inserts.block_rdsuncore memoryScoreboard Inserts : Block region readsevent=0xd6,umask=0x1001unc_m_sb_inserts.block_wrsuncore memoryScoreboard Inserts : Block region writesevent=0xd6,umask=0x2001unc_m_sb_inserts.pmm_rdsuncore memoryScoreboard Inserts : Persistent Mem readsevent=0xd6,umask=0x401unc_m_sb_inserts.pmm_wrsuncore memoryScoreboard Inserts : Persistent Mem writesevent=0xd6,umask=0x801unc_m_sb_inserts.rdsuncore memoryScoreboard Inserts : Readsevent=0xd6,umask=0x101unc_m_sb_inserts.wrsuncore memoryScoreboard Inserts : Writesevent=0xd6,umask=0x201unc_m_sb_occupancy.block_rdsuncore memoryScoreboard Occupancy : Block region readsevent=0xd5,umask=0x2001unc_m_sb_occupancy.block_wrsuncore memoryScoreboard Occupancy : Block region writesevent=0xd5,umask=0x4001unc_m_sb_occupancy.pmm_rdsuncore memoryScoreboard Occupancy : Persistent Mem readsevent=0xd5,umask=0x401unc_m_sb_occupancy.pmm_wrsuncore memoryScoreboard Occupancy : Persistent Mem writesevent=0xd5,umask=0x801unc_m_sb_occupancy.rdsuncore memoryScoreboard Occupancy : Readsevent=0xd5,umask=0x101unc_m_sb_pref_inserts.alluncore memoryScoreboard Prefetch Inserts : Allevent=0xda,umask=0x101unc_m_sb_pref_inserts.ddruncore memoryScoreboard Prefetch Inserts : DDR4event=0xda,umask=0x201unc_m_sb_pref_inserts.pmmuncore memoryScoreboard Prefetch Inserts : PMMevent=0xda,umask=0x401unc_m_sb_pref_occupancy.alluncore memoryScoreboard Prefetch Occupancy : Allevent=0xdb,umask=0x101unc_m_sb_pref_occupancy.ddruncore memoryScoreboard Prefetch Occupancy : DDR4event=0xdb,umask=0x201unc_m_sb_pref_occupancy.pmmuncore memoryScoreboard Prefetch Occupancy : Persistent Memevent=0xdb,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x401unc_m_sb_reject.canaryuncore memoryNumber of Scoreboard Requests Rejectedevent=0xd4,umask=0x801unc_m_sb_reject.ddr_early_cmpuncore memoryNumber of Scoreboard Requests Rejectedevent=0xd4,umask=0x2001unc_m_sb_reject.fm_addr_cnfltuncore memoryNumber of Scoreboard Requests Rejected : FM requests rejected due to full address conflictevent=0xd4,umask=0x201unc_m_sb_reject.nm_set_cnfltuncore memoryNumber of Scoreboard Requests Rejected : NM requests rejected due to set conflictevent=0xd4,umask=0x101unc_m_sb_reject.patrol_set_cnfltuncore memoryNumber of Scoreboard Requests Rejected : Patrol requests rejected due to set conflictevent=0xd4,umask=0x401unc_m_sb_strv_alloc.fm_rduncore memory: Far Mem Read - Setevent=0xd7,umask=0x201unc_m_sb_strv_alloc.fm_tgruncore memory: Near Mem Read - Clearevent=0xd7,umask=0x1001unc_m_sb_strv_alloc.fm_wruncore memory: Far Mem Write - Setevent=0xd7,umask=0x801unc_m_sb_strv_alloc.nm_rduncore memory: Near Mem Read - Setevent=0xd7,umask=0x101unc_m_sb_strv_alloc.nm_wruncore memory: Near Mem Write - Setevent=0xd7,umask=0x401unc_m_sb_strv_dealloc.fm_rduncore memory: Far Mem Read - Setevent=0xde,umask=0x201unc_m_sb_strv_dealloc.fm_tgruncore memory: Near Mem Read - Clearevent=0xde,umask=0x1001unc_m_sb_strv_dealloc.fm_wruncore memory: Far Mem Write - Setevent=0xde,umask=0x801unc_m_sb_strv_dealloc.nm_rduncore memory: Near Mem Read - Setevent=0xde,umask=0x101unc_m_sb_strv_dealloc.nm_wruncore memory: Near Mem Write - Setevent=0xde,umask=0x401unc_m_sb_strv_occ.fm_rduncore memory: Far Mem Readevent=0xd8,umask=0x201unc_m_sb_strv_occ.fm_tgruncore memory: Near Mem Read - Clearevent=0xd8,umask=0x1001unc_m_sb_strv_occ.fm_wruncore memory: Far Mem Writeevent=0xd8,umask=0x801unc_m_sb_strv_occ.nm_rduncore memory: Near Mem Readevent=0xd8,umask=0x101unc_m_sb_strv_occ.nm_wruncore memory: Near Mem Writeevent=0xd8,umask=0x401unc_m_tagchk.hituncore memory2LM Tag check hit in near memory cache (DDR4)event=0xd3,umask=0x101unc_m_tagchk.miss_cleanuncore memory2LM Tag check miss, no data at this lineevent=0xd3,umask=0x201unc_m_tagchk.miss_dirtyuncore memory2LM Tag check miss, existing data may be evicted to PMMevent=0xd3,umask=0x401unc_m_tagchk.nm_rd_hituncore memory2LM Tag check hit due to memory readevent=0xd3,umask=0x801unc_m_tagchk.nm_wr_hituncore memory2LM Tag check hit due to memory writeevent=0xd3,umask=0x1001unc_m_wpq_inserts.pch0uncore memoryWrite Pending Queue Allocationsevent=0x20,umask=0x101Write Pending Queue Allocations : Counts the number of allocations into the Write Pending Queue.  This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMCunc_m_wpq_inserts.pch1uncore memoryWrite Pending Queue Allocationsevent=0x20,umask=0x201Write Pending Queue Allocations : Counts the number of allocations into the Write Pending Queue.  This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMCunc_m_wpq_occupancy_pch0uncore memoryWrite Pending Queue Occupancyevent=0x8201Write Pending Queue Occupancy : Accumulates the occupancies of the Write Pending Queue each cycle.  This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies.  So, we provide filtering based on if the request has posted or not.  By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA.  The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory.  High average occupancies will generally coincide with high write major mode countsunc_m_wpq_occupancy_pch1uncore memoryWrite Pending Queue Occupancyevent=0x8301Write Pending Queue Occupancy : Accumulates the occupancies of the Write Pending Queue each cycle.  This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies.  So, we provide filtering based on if the request has posted or not.  By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA.  The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory.  High average occupancies will generally coincide with high write major mode countsunc_m_wpq_read_hituncore memoryWrite Pending Queue CAM Matchevent=0x23,ch_mask=0x00000000,fc_mask=0x0000000001Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_m_wpq_write_hituncore memoryWrite Pending Queue CAM Matchevent=0x24,ch_mask=0x00000000,fc_mask=0x0000000001Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_p_clockticksuncore powerPCU PCLK Clockticksevent=0x101Number of PCU PCLK Clock cycles while the event is enabledunc_p_fivr_ps_ps0_cyclesuncore powerPhase Shed 0 Cyclesevent=0x7501Phase Shed 0 Cycles : Cycles spent in phase-shedding power state 0unc_p_fivr_ps_ps1_cyclesuncore powerPhase Shed 1 Cyclesevent=0x7601Phase Shed 1 Cycles : Cycles spent in phase-shedding power state 1unc_p_fivr_ps_ps2_cyclesuncore powerPhase Shed 2 Cyclesevent=0x7701Phase Shed 2 Cycles : Cycles spent in phase-shedding power state 2unc_p_fivr_ps_ps3_cyclesuncore powerPhase Shed 3 Cyclesevent=0x7801Phase Shed 3 Cycles : Cycles spent in phase-shedding power state 3unc_p_freq_clip_avx256uncore powerAVX256 Frequency Clippingevent=0x4901unc_p_freq_clip_avx512uncore powerAVX512 Frequency Clippingevent=0x4a01unc_p_freq_max_limit_thermal_cyclesuncore powerThermal Strongest Upper Limit Cyclesevent=0x401Thermal Strongest Upper Limit Cycles : Number of cycles any frequency is reduced due to a thermal limit.  Count only if throttling is occurringunc_p_freq_max_power_cyclesuncore powerPower Strongest Upper Limit Cyclesevent=0x501Power Strongest Upper Limit Cycles : Counts the number of cycles when power is the upper limit on frequencyunc_p_freq_min_io_p_cyclesuncore powerIO P Limit Strongest Lower Limit Cyclesevent=0x7301IO P Limit Strongest Lower Limit Cycles : Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower.  This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW.  This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidthunc_p_freq_trans_cyclesuncore powerCycles spent changing Frequencyevent=0x7401Cycles spent changing Frequency : Counts the number of cycles when the system is changing frequency.  This can not be filtered by thread ID.  One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the systemunc_p_memory_phase_shedding_cyclesuncore powerMemory Phase Shedding Cyclesevent=0x2f01Memory Phase Shedding Cycles : Counts the number of cycles that the PCU has triggered memory phase shedding.  This is a mode that can be run in the iMC physicals that saves power at the expense of additional latencyunc_p_pkg_residency_c0_cyclesuncore powerPackage C State Residency - C0event=0x2a01Package C State Residency - C0 : Counts the number of cycles when the package was in C0.  This event can be used in conjunction with edge detect to count C0 entrances (or exits using invert).  Residency events do not include transition timesunc_p_pkg_residency_c2e_cyclesuncore powerPackage C State Residency - C2Eevent=0x2b01Package C State Residency - C2E : Counts the number of cycles when the package was in C2E.  This event can be used in conjunction with edge detect to count C2E entrances (or exits using invert).  Residency events do not include transition timesunc_p_pkg_residency_c6_cyclesuncore powerPackage C State Residency - C6event=0x2d01Package C State Residency - C6 : Counts the number of cycles when the package was in C6.  This event can be used in conjunction with edge detect to count C6 entrances (or exits using invert).  Residency events do not include transition timesunc_p_pmax_throttled_cyclesuncore powerUNC_P_PMAX_THROTTLED_CYCLESevent=0x601unc_p_power_state_occupancy_cores_c0uncore powerNumber of cores in C0event=0x3501Number of cores in C0 : This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_power_state_occupancy_cores_c3uncore powerNumber of cores in C3event=0x3601Number of cores in C3 : This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_power_state_occupancy_cores_c6uncore powerNumber of cores in C6event=0x3701Number of cores in C6 : This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_prochot_external_cyclesuncore powerExternal Prochotevent=0xa01External Prochot : Counts the number of cycles that we are in external PROCHOT mode.  This mode is triggered when a sensor off the die determines that something off-die (like DRAM) is too hot and must throttle to avoid damaging the chipunc_p_prochot_internal_cyclesuncore powerInternal Prochotevent=0x901Internal Prochot : Counts the number of cycles that we are in Internal PROCHOT mode.  This mode is triggered when a sensor on the die determines that we are too hot and must throttle to avoid damaging the chipunc_p_total_transition_cyclesuncore powerTotal Core C State Transition Cyclesevent=0x7201Total Core C State Transition Cycles : Number of cycles spent performing core C state transitions across all corescore_reject_l2q.allcacheRequests rejected by the L2Qevent=0x31,period=20000300Counts the number of demand and L1 prefetcher requests rejected by the L2Q due to a full or nearly full condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to ensure fairness between cores, or to delay a core's dirty eviction when the address conflicts with incoming external snoopsdl1.dirty_evictioncacheL1 Cache evictions for dirty dataevent=0x51,period=200003,umask=0x100Counts when a modified (dirty) cache line is evicted from the data L1 cache and needs to be written back to memory.  No count will occur if the evicted line is clean, and hence does not require a writebackfetch_stall.icache_fill_pending_cyclescacheCycles code-fetch stalled due to an outstanding ICache missevent=0x86,period=200003,umask=0x200Counts cycles that fetch is stalled due to an outstanding ICache miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ICache miss.  Note: this event is not the same as the total number of cycles spent retrieving instruction cache lines from the memory hierarchyl2_reject_xq.allcacheRequests rejected by the XQevent=0x30,period=20000300Counts the number of demand and prefetch transactions that the L2 XQ rejects due to a full or near full condition which likely indicates back pressure from the intra-die interconnect (IDI) fabric. The XQ may reject transactions from the L2Q (non-cacheable requests), L2 misses and L2 write-back victimslongest_lat_cache.misscacheL2 cache request missesevent=0x2e,period=200003,umask=0x4100Counts memory requests originating from the core that miss in the L2 cachelongest_lat_cache.referencecacheL2 cache requestsevent=0x2e,period=200003,umask=0x4f00Counts memory requests originating from the core that reference a cache line in the L2 cachemem_load_uops_retired.dram_hitcacheLoads retired that came from DRAM (Precise event capable)  Supports address when precise (Must be precise)event=0xd1,period=200003,umask=0x8000Counts memory load uops retired where the data is retrieved from DRAM.  Event is counted at retirement, so the speculative loads are ignored.  A memory load can hit (or miss) the L1 cache, hit (or miss) the L2 cache, hit DRAM, hit in the WCB or receive a HITM response  Supports address when precise (Must be precise)mem_load_uops_retired.hitmcacheMemory uop retired where cross core or cross module HITM occurred (Precise event capable)  Supports address when precise (Must be precise)event=0xd1,period=200003,umask=0x2000Counts load uops retired where the cache line containing the data was in the modified state of another core or modules cache (HITM).  More specifically, this means that when the load address was checked by other caching agents (typically another processor) in the system, one of those caching agents indicated that they had a dirty copy of the data.  Loads that obtain a HITM response incur greater latency than most is typical for a load.  In addition, since HITM indicates that some other processor had this data in its cache, it implies that the data was shared between processors, or potentially was a lock or semaphore value.  This event is useful for locating sharing, false sharing, and contended locks  Supports address when precise (Must be precise)mem_load_uops_retired.l1_hitcacheLoad uops retired that hit L1 data cache (Precise event capable)  Supports address when precise (Must be precise)event=0xd1,period=200003,umask=0x100Counts load uops retired that hit the L1 data cache  Supports address when precise (Must be precise)mem_load_uops_retired.l1_misscacheLoad uops retired that missed L1 data cache (Precise event capable)  Supports address when precise (Must be precise)event=0xd1,period=200003,umask=0x800Counts load uops retired that miss the L1 data cache  Supports address when precise (Must be precise)mem_load_uops_retired.l2_hitcacheLoad uops retired that hit L2 (Precise event capable)  Supports address when precise (Must be precise)event=0xd1,period=200003,umask=0x200Counts load uops retired that hit in the L2 cache  Supports address when precise (Must be precise)mem_load_uops_retired.l2_misscacheLoad uops retired that missed L2 (Precise event capable)  Supports address when precise (Must be precise)event=0xd1,period=200003,umask=0x1000Counts load uops retired that miss in the L2 cache  Supports address when precise (Must be precise)mem_load_uops_retired.wcb_hitcacheLoads retired that hit WCB (Precise event capable)  Supports address when precise (Must be precise)event=0xd1,period=200003,umask=0x4000Counts memory load uops retired where the data is retrieved from the WCB (or fill buffer), indicating that the load found its data while that data was in the process of being brought into the L1 cache.  Typically a load will receive this indication when some other load or prefetch missed the L1 cache and was in the process of retrieving the cache line containing the data, but that process had not yet finished (and written the data back to the cache). For example, consider load X and Y, both referencing the same cache line that is not in the L1 cache.  If load X misses cache first, it obtains and WCB (or fill buffer) and begins the process of requesting the data.  When load Y requests the data, it will either hit the WCB, or the L1 cache, depending on exactly what time the request to Y occurs  Supports address when precise (Must be precise)mem_uops_retired.allcacheMemory uops retired (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x8300Counts the number of memory uops retired that is either a loads or a store or both  Supports address when precise (Must be precise)mem_uops_retired.all_loadscacheLoad uops retired (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x8100Counts the number of load uops retired  Supports address when precise (Must be precise)mem_uops_retired.all_storescacheStore uops retired (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x8200Counts the number of store uops retired  Supports address when precise (Must be precise)mem_uops_retired.lock_loadscacheLocked load uops retired (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x2100Counts locked memory uops retired.  This includes regular locks and bus locks. (To specifically count bus locks only, see the Offcore response event.)  A locked access is one with a lock prefix, or an exchange to memory.  See the SDM for a complete description of which memory load accesses are locks  Supports address when precise (Must be precise)mem_uops_retired.splitcacheMemory uops retired that split a cache-line (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x4300Counts memory uops retired where the data requested spans a 64 byte cache line boundary  Supports address when precise (Must be precise)mem_uops_retired.split_loadscacheLoad uops retired that split a cache-line (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x4100Counts load uops retired where the data requested spans a 64 byte cache line boundary  Supports address when precise (Must be precise)mem_uops_retired.split_storescacheStores uops retired that split a cache-line (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x4200Counts store uops retired where the data requested spans a 64 byte cache line boundary  Supports address when precise (Must be precise)offcore_responsecacheRequires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)event=0xb7,period=100007,umask=0x100offcore_response.any_data_rd.l2_hitcacheCounts data reads (demand & prefetch) that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004309100Counts data reads (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_data_rd.l2_miss.anycacheCounts data reads (demand & prefetch) that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000309100Counts data reads (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_data_rd.l2_miss.hitm_other_corecacheCounts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000309100Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000309100Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data reads (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000309100Counts data reads (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.l2_hitcacheCounts data reads generated by L1 or L2 prefetchers that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004301000Counts data reads generated by L1 or L2 prefetchers that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.l2_miss.anycacheCounts data reads generated by L1 or L2 prefetchers that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000301000Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.l2_miss.hitm_other_corecacheCounts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000301000Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000301000Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data reads generated by L1 or L2 prefetchers that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000301000Counts data reads generated by L1 or L2 prefetchers that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.l2_hitcacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00000432b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.l2_miss.anycacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x36000032b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.l2_miss.hitm_other_corecacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x10000032b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.l2_miss.hit_other_core_no_fwdcacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x04000032b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x02000032b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.any_responsecacheCounts requests to the uncore subsystem that have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001800000Counts requests to the uncore subsystem that have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.l2_hitcacheCounts requests to the uncore subsystem that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004800000Counts requests to the uncore subsystem that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.l2_miss.hitm_other_corecacheCounts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000800000Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.l2_miss.hit_other_core_no_fwdcacheCounts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000800000Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts requests to the uncore subsystem that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000800000Counts requests to the uncore subsystem that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.l2_hitcacheCounts reads for ownership (RFO) requests (demand & prefetch) that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004002200Counts reads for ownership (RFO) requests (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.l2_miss.anycacheCounts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000002200Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.l2_miss.hitm_other_corecacheCounts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000002200Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.l2_miss.hit_other_core_no_fwdcacheCounts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000002200Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts reads for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000002200Counts reads for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.bus_locks.any_responsecacheCounts bus lock and split lock requests that have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001040000Counts bus lock and split lock requests that have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.l2_hitcacheCounts the number of writeback transactions caused by L1 or L2 cache evictions that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004000800Counts the number of writeback transactions caused by L1 or L2 cache evictions that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.l2_miss.anycacheCounts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000000800Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.l2_miss.hitm_other_corecacheCounts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000800Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.l2_miss.hit_other_core_no_fwdcacheCounts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000000800Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts the number of writeback transactions caused by L1 or L2 cache evictions that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000800Counts the number of writeback transactions caused by L1 or L2 cache evictions that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.l2_hitcacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.l2_miss.anycacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.l2_miss.hit_other_core_no_fwdcacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.outstandingcacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that are outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.l2_hitcacheCounts demand cacheable data reads of full cache lines that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004000100Counts demand cacheable data reads of full cache lines that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.l2_miss.anycacheCounts demand cacheable data reads of full cache lines that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000000100Counts demand cacheable data reads of full cache lines that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.l2_miss.hitm_other_corecacheCounts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000100Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000000100Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts demand cacheable data reads of full cache lines that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000100Counts demand cacheable data reads of full cache lines that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.outstandingcacheCounts demand cacheable data reads of full cache lines that are outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000100Counts demand cacheable data reads of full cache lines that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.l2_hitcacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.l2_miss.anycacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.l2_miss.hitm_other_corecacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.l2_miss.hit_other_core_no_fwdcacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.outstandingcacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line that are outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.l2_hitcacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.l2_miss.anycacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.l2_miss.hitm_other_corecacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.l2_miss.hit_other_core_no_fwdcacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.partial_reads.l2_miss.anycacheCounts demand data partial reads, including data in uncacheable (UC) or uncacheable write combining (USWC) memory types that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000008000Counts demand data partial reads, including data in uncacheable (UC) or uncacheable write combining (USWC) memory types that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.partial_streaming_stores.l2_hitcacheCounts partial cache line data writes to uncacheable write combining (USWC) memory region  that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004400000Counts partial cache line data writes to uncacheable write combining (USWC) memory region  that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.partial_streaming_stores.l2_miss.anycacheCounts partial cache line data writes to uncacheable write combining (USWC) memory region  that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000400000Counts partial cache line data writes to uncacheable write combining (USWC) memory region  that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.partial_streaming_stores.l2_miss.hitm_other_corecacheCounts partial cache line data writes to uncacheable write combining (USWC) memory region  that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000400000Counts partial cache line data writes to uncacheable write combining (USWC) memory region  that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.partial_streaming_stores.l2_miss.hit_other_core_no_fwdcacheCounts partial cache line data writes to uncacheable write combining (USWC) memory region  that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000400000Counts partial cache line data writes to uncacheable write combining (USWC) memory region  that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.partial_streaming_stores.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts partial cache line data writes to uncacheable write combining (USWC) memory region  that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000400000Counts partial cache line data writes to uncacheable write combining (USWC) memory region  that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.partial_writes.l2_miss.anycacheCounts the number of demand write requests (RFO) generated by a write to partial data cache line, including the writes to uncacheable (UC) and write through (WT), and write protected (WP) types of memory that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000010000Counts the number of demand write requests (RFO) generated by a write to partial data cache line, including the writes to uncacheable (UC) and write through (WT), and write protected (WP) types of memory that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.l2_hitcacheCounts data cache line reads generated by hardware L1 data cache prefetcher that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004200000Counts data cache line reads generated by hardware L1 data cache prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.l2_miss.anycacheCounts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000200000Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.l2_miss.hitm_other_corecacheCounts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000200000Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000200000Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data cache line reads generated by hardware L1 data cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000200000Counts data cache line reads generated by hardware L1 data cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.l2_hitcacheCounts data cacheline reads generated by hardware L2 cache prefetcher that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004001000Counts data cacheline reads generated by hardware L2 cache prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.l2_miss.anycacheCounts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000001000Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.l2_miss.hitm_other_corecacheCounts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000001000Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000001000Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data cacheline reads generated by hardware L2 cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000001000Counts data cacheline reads generated by hardware L2 cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.l2_hitcacheCounts reads for ownership (RFO) requests generated by L2 prefetcher that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004002000Counts reads for ownership (RFO) requests generated by L2 prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.l2_miss.anycacheCounts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000002000Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.l2_miss.hitm_other_corecacheCounts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000002000Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.l2_miss.hit_other_core_no_fwdcacheCounts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000002000Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts reads for ownership (RFO) requests generated by L2 prefetcher that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000002000Counts reads for ownership (RFO) requests generated by L2 prefetcher that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.streaming_stores.l2_hitcacheCounts any data writes to uncacheable write combining (USWC) memory region  that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004480000Counts any data writes to uncacheable write combining (USWC) memory region  that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.streaming_stores.l2_miss.anycacheCounts any data writes to uncacheable write combining (USWC) memory region  that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000480000Counts any data writes to uncacheable write combining (USWC) memory region  that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.l2_hitcacheCounts data cache lines requests by software prefetch instructions that hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004100000Counts data cache lines requests by software prefetch instructions that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.l2_miss.anycacheCounts data cache lines requests by software prefetch instructions that miss the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x360000100000Counts data cache lines requests by software prefetch instructions that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.l2_miss.hitm_other_corecacheCounts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000100000Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.l2_miss.hit_other_core_no_fwdcacheCounts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000100000Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data cache lines requests by software prefetch instructions that true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000100000Counts data cache lines requests by software prefetch instructions that true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)cycles_div_busy.fpdivfloating pointCycles the FP divide unit is busyevent=0xcd,period=200003,umask=0x200Counts core cycles the floating point divide unit is busymachine_clears.fp_assistfloating pointMachine clears due to FP assistsevent=0xc3,period=200003,umask=0x400Counts machine clears due to floating point (FP) operations needing assists.  For instance, if the result was a floating point denormal, the hardware clears the pipeline and reissues uops to produce the correct IEEE compliant denormal resultuops_retired.fpdivfloating pointFloating point divide uops retired. (Precise Event Capable) (Must be precise)event=0xc2,period=2000003,umask=0x800Counts the number of floating point divide uops retired (Must be precise)baclears.allfrontendBACLEARs asserted for any branch typeevent=0xe6,period=200003,umask=0x100Counts the number of times a BACLEAR is signaled for any reason, including, but not limited to indirect branch/call,  Jcc (Jump on Conditional Code/Jump if Condition is Met) branch, unconditional branch/call, and returnsbaclears.condfrontendBACLEARs asserted for conditional branchevent=0xe6,period=200003,umask=0x1000Counts BACLEARS on Jcc (Jump on Conditional Code/Jump if Condition is Met) branchesbaclears.returnfrontendBACLEARs asserted for return branchevent=0xe6,period=200003,umask=0x800Counts BACLEARS on return instructionsdecode_restriction.predecode_wrongfrontendDecode restrictions due to predicting wrong instruction lengthevent=0xe9,period=200003,umask=0x100Counts the number of times the prediction (from the predecode cache) for instruction length is incorrecticache.accessesfrontendReferences per ICache line. This event counts differently than Intel processors based on Silvermont microarchitectureevent=0x80,period=200003,umask=0x300Counts requests to the Instruction Cache (ICache) for one or more bytes in an ICache Line.  The event strives to count on a cache line basis, so that multiple fetches to a single cache line count as one ICACHE.ACCESS.  Specifically, the event counts when accesses from straight line code crosses the cache line boundary, or when a branch target is to a new line.
This event counts differently than Intel processors based on Silvermont microarchitectureicache.hitfrontendReferences per ICache line that are available in the ICache (hit). This event counts differently than Intel processors based on Silvermont microarchitectureevent=0x80,period=200003,umask=0x100Counts requests to the Instruction Cache (ICache) for one or more bytes in an ICache Line and that cache line is in the ICache (hit).  The event strives to count on a cache line basis, so that multiple accesses which hit in a single cache line count as one ICACHE.HIT.  Specifically, the event counts when straight line code crosses the cache line boundary, or when a branch target is to a new line, and that cache line is in the ICache. This event counts differently than Intel processors based on Silvermont microarchitectureicache.missesfrontendReferences per ICache line that are not available in the ICache (miss). This event counts differently than Intel processors based on Silvermont microarchitectureevent=0x80,period=200003,umask=0x200Counts requests to the Instruction Cache (ICache)  for one or more bytes in an ICache Line and that cache line is not in the ICache (miss).  The event strives to count on a cache line basis, so that multiple accesses which miss in a single cache line count as one ICACHE.MISS.  Specifically, the event counts when straight line code crosses the cache line boundary, or when a branch target is to a new line, and that cache line is not in the ICache. This event counts differently than Intel processors based on Silvermont microarchitecturems_decoded.ms_entryfrontendMS decode startsevent=0xe7,period=200003,umask=0x100Counts the number of times the Microcode Sequencer (MS) starts a flow of uops from the MSROM. It does not count every time a uop is read from the MSROM.  The most common case that this counts is when a micro-coded instruction is encountered by the front end of the machine.  Other cases include when an instruction encounters a fault, trap, or microcode assist of any sort that initiates a flow of uops.  The event will count MS startups for uops that are speculative, and subsequently cleared by branch mispredict or a machine clearmachine_clears.memory_orderingmemoryMachine clears due to memory ordering issueevent=0xc3,period=200003,umask=0x200Counts machine clears due to memory ordering issues.  This occurs when a snoop request happens and the machine is uncertain if memory ordering will be preserved as another core is in the process of modifying the datamisalign_mem_ref.load_page_splitmemoryLoad uops that split a page (Precise event capable) (Must be precise)event=0x13,period=200003,umask=0x200Counts when a memory load of a uop spans a page boundary (a split) is retired (Must be precise)misalign_mem_ref.store_page_splitmemoryStore uops that split a page (Precise event capable) (Must be precise)event=0x13,period=200003,umask=0x400Counts when a memory store of a uop spans a page boundary (a split) is retired (Must be precise)fetch_stall.allotherCycles code-fetch stalled due to any reasonevent=0x86,period=20000300Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes.  This will include cycles due to an ITLB miss, ICache miss and other eventsfetch_stall.itlb_fill_pending_cyclesotherCycles code-fetch stalled due to an outstanding ITLB missevent=0x86,period=200003,umask=0x100Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss.  Note: this event is not the same as page walk cycles to retrieve an instruction translationhw_interrupts.maskedotherCycles hardware interrupts are maskedevent=0xcb,period=200003,umask=0x200Counts the number of core cycles during which interrupts are masked (disabled). Increments by 1 each core cycle that EFLAGS.IF is 0, regardless of whether interrupts are pending or nothw_interrupts.pending_and_maskedotherCycles pending interrupts are maskedevent=0xcb,period=200003,umask=0x400Counts core cycles during which there are pending interrupts, but interrupts are masked (EFLAGS.IF = 0)hw_interrupts.receivedotherHardware interrupts receivedevent=0xcb,period=203,umask=0x100Counts hardware interrupts received by the processorbr_inst_retired.all_branchespipelineRetired branch instructions (Precise event capable) (Must be precise)event=0xc4,period=20000300Counts branch instructions retired for all branch types.  This is an architectural performance event (Must be precise)br_inst_retired.all_taken_branchespipelineRetired taken branch instructions (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0x8000Counts the number of taken branch instructions retired (Must be precise)br_inst_retired.callpipelineRetired near call instructions (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0xf900Counts near CALL branch instructions retired (Must be precise)br_inst_retired.far_branchpipelineRetired far branch instructions (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0xbf00Counts far branch instructions retired.  This includes far jump, far call and return, and Interrupt call and return (Must be precise)br_inst_retired.ind_callpipelineRetired near indirect call instructions (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0xfb00Counts near indirect CALL branch instructions retired (Must be precise)br_inst_retired.jccpipelineRetired conditional branch instructions (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0x7e00Counts retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired, including both when the branch was taken and when it was not taken (Must be precise)br_inst_retired.non_return_indpipelineRetired instructions of near indirect Jmp or call (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0xeb00Counts near indirect call or near indirect jmp branch instructions retired (Must be precise)br_inst_retired.rel_callpipelineRetired near relative call instructions (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0xfd00Counts near relative CALL branch instructions retired (Must be precise)br_inst_retired.returnpipelineRetired near return instructions (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0xf700Counts near return branch instructions retired (Must be precise)br_inst_retired.taken_jccpipelineRetired conditional branch instructions that were taken (Precise event capable) (Must be precise)event=0xc4,period=200003,umask=0xfe00Counts Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired that were taken and does not count when the Jcc branch instruction were not taken (Must be precise)br_misp_retired.all_branchespipelineRetired mispredicted branch instructions (Precise event capable) (Must be precise)event=0xc5,period=20000300Counts mispredicted branch instructions retired including all branch types (Must be precise)br_misp_retired.ind_callpipelineRetired mispredicted near indirect call instructions (Precise event capable) (Must be precise)event=0xc5,period=200003,umask=0xfb00Counts mispredicted near indirect CALL branch instructions retired, where the target address taken was not what the processor predicted (Must be precise)br_misp_retired.jccpipelineRetired mispredicted conditional branch instructions (Precise event capable) (Must be precise)event=0xc5,period=200003,umask=0x7e00Counts mispredicted retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired, including both when the branch was supposed to be taken and when it was not supposed to be taken (but the processor predicted the opposite condition) (Must be precise)br_misp_retired.non_return_indpipelineRetired mispredicted instructions of near indirect Jmp or near indirect call. (Precise event capable) (Must be precise)event=0xc5,period=200003,umask=0xeb00Counts mispredicted branch instructions retired that were near indirect call or near indirect jmp, where the target address taken was not what the processor predicted (Must be precise)br_misp_retired.returnpipelineRetired mispredicted near return instructions (Precise event capable) (Must be precise)event=0xc5,period=200003,umask=0xf700Counts mispredicted near RET branch instructions retired, where the return address taken was not what the processor predicted (Must be precise)br_misp_retired.taken_jccpipelineRetired mispredicted conditional branch instructions that were taken (Precise event capable) (Must be precise)event=0xc5,period=200003,umask=0xfe00Counts mispredicted retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired that were supposed to be taken but the processor predicted that it would not be taken (Must be precise)cpu_clk_unhalted.corepipelineCore cycles when core is not halted  (Fixed event)event=0x3c,period=200000300Counts the number of core cycles while the core is not in a halt state.  The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time.  This event uses fixed counter 1.  You cannot collect a PEBs record for this eventcpu_clk_unhalted.core_ppipelineCore cycles when core is not haltedevent=0x3c,period=200000300Core cycles when core is not halted.  This event uses a (_P)rogrammable general purpose performance countercpu_clk_unhalted.refpipelineReference cycles when core is not haltedevent=0x0,umask=0x03,period=200000300Reference cycles when core is not halted.  This event uses a programmable general purpose performance countercpu_clk_unhalted.ref_tscpipelineReference cycles when core is not halted  (Fixed event)event=0,period=2000003,umask=0x300Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction.  In mobile systems the core frequency may change from time.  This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time.  This event uses fixed counter 2.  You cannot collect a PEBs record for this eventcycles_div_busy.allpipelineCycles a divider is busyevent=0xcd,period=200000300Counts core cycles if either divide unit is busycycles_div_busy.idivpipelineCycles the integer divide unit is busyevent=0xcd,period=200003,umask=0x100Counts core cycles the integer divide unit is busyinst_retired.anypipelineInstructions retired (Fixed event)event=0xc0,period=200000300Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlers.  This event uses fixed counter 0.  You cannot collect a PEBs record for this eventinst_retired.any_ppipelineInstructions retired (Precise event capable) (Must be precise)event=0xc0,period=200000300Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The event continues counting during hardware interrupts, traps, and inside interrupt handlers.  This is an architectural performance event.  This event uses a (_P)rogrammable general purpose performance counter. *This event is Precise Event capable:  The EventingRIP field in the PEBS record is precise to the address of the instruction which caused the event.  Note: Because PEBS records can be collected only on IA32_PMC0, only one event can use the PEBS facility at a time (Must be precise)issue_slots_not_consumed.anypipelineUnfilled issue slots per cycleevent=0xca,period=20000300Counts the number of issue slots per core cycle that were not consumed by the backend due to either a full resource  in the backend (RESOURCE_FULL) or due to the processor recovering from some event (RECOVERY)issue_slots_not_consumed.recoverypipelineUnfilled issue slots per cycle to recoverevent=0xca,period=200003,umask=0x200Counts the number of issue slots per core cycle that were not consumed by the backend because allocation is stalled waiting for a mispredicted jump to retire or other branch-like conditions (e.g. the event is relevant during certain microcode flows).   Counts all issue slots blocked while within this window including slots where uops were not available in the Instruction Queueissue_slots_not_consumed.resource_fullpipelineUnfilled issue slots per cycle because of a full resource in the backendevent=0xca,period=200003,umask=0x100Counts the number of issue slots per core cycle that were not consumed because of a full resource in the backend.  Including but not limited to resources such as the Re-order Buffer (ROB), reservation stations (RS), load/store buffers, physical registers, or any other needed machine resource that is currently unavailable.   Note that uops must be available for consumption in order for this event to fire.  If a uop is not available (Instruction Queue is empty), this event will not countld_blocks.4k_aliaspipelineLoads blocked because address has 4k partial address false dependence (Precise event capable) (Must be precise)event=0x3,period=200003,umask=0x400Counts loads that block because their address modulo 4K matches a pending store (Must be precise)ld_blocks.all_blockpipelineLoads blocked (Precise event capable) (Must be precise)event=0x3,period=200003,umask=0x1000Counts anytime a load that retires is blocked for any reason (Must be precise)ld_blocks.data_unknownpipelineLoads blocked due to store data not ready (Precise event capable) (Must be precise)event=0x3,period=200003,umask=0x100Counts a load blocked from using a store forward, but did not occur because the store data was not available at the right time.  The forward might occur subsequently when the data is available (Must be precise)ld_blocks.store_forwardpipelineLoads blocked due to store forward restriction (Precise event capable) (Must be precise)event=0x3,period=200003,umask=0x200Counts a load blocked from using a store forward because of an address/size mismatch, only one of the loads blocked from each store will be counted (Must be precise)ld_blocks.utlb_misspipelineLoads blocked because address in not in the UTLB (Precise event capable) (Must be precise)event=0x3,period=200003,umask=0x800Counts loads blocked because they are unable to find their physical address in the micro TLB (UTLB) (Must be precise)machine_clears.allpipelineAll machine clearsevent=0xc3,period=20000300Counts machine clears for any reasonmachine_clears.disambiguationpipelineMachine clears due to memory disambiguationevent=0xc3,period=200003,umask=0x800Counts machine clears due to memory disambiguation.  Memory disambiguation happens when a load which has been issued conflicts with a previous unretired store in the pipeline whose address was not known at issue time, but is later resolved to be the same as the load addressmachine_clears.smcpipelineSelf-Modifying Code detectedevent=0xc3,period=200003,umask=0x100Counts the number of times that the processor detects that a program is writing to a code section and has to perform a machine clear because of that modification.  Self-modifying code (SMC) causes a severe penalty in all Intel(R) architecture processorsuops_issued.anypipelineUops issued to the back end per cycleevent=0xe,period=20000300Counts uops issued by the front end and allocated into the back end of the machine.  This event counts uops that retire as well as uops that were speculatively executed but didn't retire. The sort of speculative uops that might be counted includes, but is not limited to those uops issued in the shadow of a miss-predicted branch, those uops that are inserted during an assist (such as for a denormal floating point result), and (previously allocated) uops that might be canceled during a machine clearuops_not_delivered.anypipelineUops requested but not-delivered to the back-end per cycleevent=0x9c,period=20000300This event used to measure front-end inefficiencies. I.e. when front-end of the machine is not delivering uops to the back-end and the back-end has is not stalled. This event can be used to identify if the machine is truly front-end bound.  When this event occurs, it is an indication that the front-end of the machine is operating at less than its theoretical peak performance. Background: We can think of the processor pipeline as being divided into 2 broader parts: Front-end and Back-end. Front-end is responsible for fetching the instruction, decoding into uops in machine understandable format and putting them into a uop queue to be consumed by back end. The back-end then takes these uops, allocates the required resources.  When all resources are ready, uops are executed. If the back-end is not ready to accept uops from the front-end, then we do not want to count these as front-end bottlenecks.  However, whenever we have bottlenecks in the back-end, we will have allocation unit stalls and eventually forcing the front-end to wait until the back-end is ready to receive more uops. This event counts only when back-end is requesting more uops and front-end is not able to provide them. When 3 uops are requested and no uops are delivered, the event counts 3. When 3 are requested, and only 1 is delivered, the event counts 2. When only 2 are delivered, the event counts 1. Alternatively stated, the event will not count if 3 uops are delivered, or if the back end is stalled and not requesting any uops at all.  Counts indicate missed opportunities for the front-end to deliver a uop to the back end. Some examples of conditions that cause front-end efficiencies are: ICache misses, ITLB misses, and decoder restrictions that limit the front-end bandwidth. Known Issues: Some uops require multiple allocation slots.  These uops will not be charged as a front end 'not delivered' opportunity, and will be regarded as a back end problem. For example, the INC instruction has one uop that requires 2 issue slots.  A stream of INC instructions will not count as UOPS_NOT_DELIVERED, even though only one instruction can be issued per clock.  The low uop issue rate for a stream of INC instructions is considered to be a back end issueuops_retired.anypipelineUops retired (Precise event capable) (Must be precise)event=0xc2,period=200000300Counts uops which retired (Must be precise)uops_retired.idivpipelineInteger divide uops retired. (Precise Event Capable) (Must be precise)event=0xc2,period=2000003,umask=0x1000Counts the number of integer divide uops retired (Must be precise)uops_retired.mspipelineMS uops retired (Precise event capable) (Must be precise)event=0xc2,period=2000003,umask=0x100Counts uops retired that are from the complex flows issued by the micro-sequencer (MS).  Counts both the uops from a micro-coded instruction, and the uops that might be generated from a micro-coded assist (Must be precise)itlb.missvirtual memoryITLB missesevent=0x81,period=200003,umask=0x400Counts the number of times the machine was unable to find a translation in the Instruction Translation Lookaside Buffer (ITLB) for a linear address of an instruction fetch.  It counts when new translation are filled into the ITLB.  The event is speculative in nature, but will not count translations (page walks) that are begun and not finished, or translations that are finished but not filled into the ITLBmem_uops_retired.dtlb_missvirtual memoryMemory uops retired that missed the DTLB (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x1300Counts uops retired that had a DTLB miss on load, store or either.  Note that when two distinct memory operations to the same page miss the DTLB, only one of them will be recorded as a DTLB miss  Supports address when precise (Must be precise)mem_uops_retired.dtlb_miss_loadsvirtual memoryLoad uops retired that missed the DTLB (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x1100Counts load uops retired that caused a DTLB miss  Supports address when precise (Must be precise)mem_uops_retired.dtlb_miss_storesvirtual memoryStore uops retired that missed the DTLB (Precise event capable)  Supports address when precise (Must be precise)event=0xd0,period=200003,umask=0x1200Counts store uops retired that caused a DTLB miss  Supports address when precise (Must be precise)page_walks.cyclesvirtual memoryDuration of page-walks in cyclesevent=0x5,period=200003,umask=0x300Counts every core cycle a page-walk is in progress due to either a data memory operation or an instruction fetchpage_walks.d_side_cyclesvirtual memoryDuration of D-side page-walks in cyclesevent=0x5,period=200003,umask=0x100Counts every core cycle when a Data-side (walks due to a data operation) page walk is in progresspage_walks.i_side_cyclesvirtual memoryDuration of I-side pagewalks in cyclesevent=0x5,period=200003,umask=0x200Counts every core cycle when a Instruction-side (walks due to an instruction fetch) page walk is in progresscore_reject_l2q.allcacheRequests rejected by the L2Qevent=0x31,period=20000300Counts the number of demand and L1 prefetcher requests rejected by the L2Q due to a full or nearly full condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to insure fairness between cores, or to delay a core's dirty eviction when the address conflicts with incoming external snoopsdl1.replacementcacheL1 Cache evictions for dirty dataevent=0x51,period=200003,umask=0x100Counts when a modified (dirty) cache line is evicted from the data L1 cache and needs to be written back to memory.  No count will occur if the evicted line is clean, and hence does not require a writebackoffcore_response.any_data_rd.any_responsecacheCounts data reads (demand & prefetch) have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001309100Counts data reads (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_data_rd.l2_hitcacheCounts data reads (demand & prefetch) hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004309100Counts data reads (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_data_rd.l2_miss.hitm_other_corecacheCounts data reads (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000309100Counts data reads (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data reads (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000309100Counts data reads (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_data_rd.outstandingcacheCounts data reads (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000309100Counts data reads (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.any_responsecacheCounts data reads generated by L1 or L2 prefetchers have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001301000Counts data reads generated by L1 or L2 prefetchers have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.l2_hitcacheCounts data reads generated by L1 or L2 prefetchers hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004301000Counts data reads generated by L1 or L2 prefetchers hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.l2_miss.hitm_other_corecacheCounts data reads generated by L1 or L2 prefetchers miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000301000Counts data reads generated by L1 or L2 prefetchers miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data reads generated by L1 or L2 prefetchers true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000301000Counts data reads generated by L1 or L2 prefetchers true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_pf_data_rd.outstandingcacheCounts data reads generated by L1 or L2 prefetchers outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000301000Counts data reads generated by L1 or L2 prefetchers outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.any_responsecacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00000132b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.l2_hitcacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00000432b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.l2_miss.hitm_other_corecacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x10000032b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x02000032b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_read.outstandingcacheCounts data read, code read, and read for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x40000032b700Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.any_responsecacheCounts requests to the uncore subsystem have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001800000Counts requests to the uncore subsystem have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.l2_hitcacheCounts requests to the uncore subsystem hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004800000Counts requests to the uncore subsystem hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.l2_miss.hitm_other_corecacheCounts requests to the uncore subsystem miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000800000Counts requests to the uncore subsystem miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts requests to the uncore subsystem true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000800000Counts requests to the uncore subsystem true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_request.outstandingcacheCounts requests to the uncore subsystem outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000800000Counts requests to the uncore subsystem outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.any_responsecacheCounts reads for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001002200Counts reads for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.l2_hitcacheCounts reads for ownership (RFO) requests (demand & prefetch) hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004002200Counts reads for ownership (RFO) requests (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.l2_miss.hitm_other_corecacheCounts reads for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000002200Counts reads for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts reads for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000002200Counts reads for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.any_rfo.outstandingcacheCounts reads for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000002200Counts reads for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.bus_locks.any_responsecacheCounts bus lock and split lock requests have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001040000Counts bus lock and split lock requests have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.bus_locks.l2_hitcacheCounts bus lock and split lock requests hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004040000Counts bus lock and split lock requests hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.bus_locks.l2_miss.hitm_other_corecacheCounts bus lock and split lock requests miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000040000Counts bus lock and split lock requests miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.bus_locks.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts bus lock and split lock requests true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000040000Counts bus lock and split lock requests true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.bus_locks.outstandingcacheCounts bus lock and split lock requests outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000040000Counts bus lock and split lock requests outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.any_responsecacheCounts the number of writeback transactions caused by L1 or L2 cache evictions have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000800Counts the number of writeback transactions caused by L1 or L2 cache evictions have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.l2_hitcacheCounts the number of writeback transactions caused by L1 or L2 cache evictions hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004000800Counts the number of writeback transactions caused by L1 or L2 cache evictions hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.l2_miss.hitm_other_corecacheCounts the number of writeback transactions caused by L1 or L2 cache evictions miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000800Counts the number of writeback transactions caused by L1 or L2 cache evictions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts the number of writeback transactions caused by L1 or L2 cache evictions true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000800Counts the number of writeback transactions caused by L1 or L2 cache evictions true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.corewb.outstandingcacheCounts the number of writeback transactions caused by L1 or L2 cache evictions outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000800Counts the number of writeback transactions caused by L1 or L2 cache evictions outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.any_responsecacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.l2_hitcacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.l2_miss.hitm_other_corecacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_code_rd.outstandingcacheCounts demand instruction cacheline and I-side prefetch requests that miss the instruction cache outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000400Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.any_responsecacheCounts demand cacheable data reads of full cache lines have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000100Counts demand cacheable data reads of full cache lines have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.l2_hitcacheCounts demand cacheable data reads of full cache lines hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004000100Counts demand cacheable data reads of full cache lines hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.l2_miss.hitm_other_corecacheCounts demand cacheable data reads of full cache lines miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000100Counts demand cacheable data reads of full cache lines miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts demand cacheable data reads of full cache lines true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000100Counts demand cacheable data reads of full cache lines true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_data_rd.outstandingcacheCounts demand cacheable data reads of full cache lines outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000100Counts demand cacheable data reads of full cache lines outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.any_responsecacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.l2_hitcacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.l2_miss.hitm_other_corecacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.demand_rfo.outstandingcacheCounts demand reads for ownership (RFO) requests generated by a write to full data cache line outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000200Counts demand reads for ownership (RFO) requests generated by a write to full data cache line outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.any_responsecacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.l2_hitcacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.l2_miss.hitm_other_corecacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.full_streaming_stores.outstandingcacheCounts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000080000Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.any_responsecacheCounts data cache line reads generated by hardware L1 data cache prefetcher have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001200000Counts data cache line reads generated by hardware L1 data cache prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.l2_hitcacheCounts data cache line reads generated by hardware L1 data cache prefetcher hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004200000Counts data cache line reads generated by hardware L1 data cache prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.l2_miss.hitm_other_corecacheCounts data cache line reads generated by hardware L1 data cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000200000Counts data cache line reads generated by hardware L1 data cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data cache line reads generated by hardware L1 data cache prefetcher true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000200000Counts data cache line reads generated by hardware L1 data cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l1_data_rd.outstandingcacheCounts data cache line reads generated by hardware L1 data cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000200000Counts data cache line reads generated by hardware L1 data cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.any_responsecacheCounts data cacheline reads generated by hardware L2 cache prefetcher have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001001000Counts data cacheline reads generated by hardware L2 cache prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.l2_hitcacheCounts data cacheline reads generated by hardware L2 cache prefetcher hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004001000Counts data cacheline reads generated by hardware L2 cache prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.l2_miss.hitm_other_corecacheCounts data cacheline reads generated by hardware L2 cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000001000Counts data cacheline reads generated by hardware L2 cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data cacheline reads generated by hardware L2 cache prefetcher true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000001000Counts data cacheline reads generated by hardware L2 cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_data_rd.outstandingcacheCounts data cacheline reads generated by hardware L2 cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000001000Counts data cacheline reads generated by hardware L2 cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.any_responsecacheCounts reads for ownership (RFO) requests generated by L2 prefetcher have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001002000Counts reads for ownership (RFO) requests generated by L2 prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.l2_hitcacheCounts reads for ownership (RFO) requests generated by L2 prefetcher hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004002000Counts reads for ownership (RFO) requests generated by L2 prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.l2_miss.hitm_other_corecacheCounts reads for ownership (RFO) requests generated by L2 prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000002000Counts reads for ownership (RFO) requests generated by L2 prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts reads for ownership (RFO) requests generated by L2 prefetcher true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000002000Counts reads for ownership (RFO) requests generated by L2 prefetcher true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.pf_l2_rfo.outstandingcacheCounts reads for ownership (RFO) requests generated by L2 prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000002000Counts reads for ownership (RFO) requests generated by L2 prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.streaming_stores.any_responsecacheCounts any data writes to uncacheable write combining (USWC) memory region  have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001480000Counts any data writes to uncacheable write combining (USWC) memory region  have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.streaming_stores.l2_hitcacheCounts any data writes to uncacheable write combining (USWC) memory region  hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004480000Counts any data writes to uncacheable write combining (USWC) memory region  hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.streaming_stores.l2_miss.hitm_other_corecacheCounts any data writes to uncacheable write combining (USWC) memory region  miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000480000Counts any data writes to uncacheable write combining (USWC) memory region  miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.streaming_stores.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts any data writes to uncacheable write combining (USWC) memory region  true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000480000Counts any data writes to uncacheable write combining (USWC) memory region  true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.streaming_stores.outstandingcacheCounts any data writes to uncacheable write combining (USWC) memory region  outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000480000Counts any data writes to uncacheable write combining (USWC) memory region  outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.any_responsecacheCounts data cache lines requests by software prefetch instructions have any transaction responses from the uncore subsystemevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001100000Counts data cache lines requests by software prefetch instructions have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.l2_hitcacheCounts data cache lines requests by software prefetch instructions hit the L2 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000004100000Counts data cache lines requests by software prefetch instructions hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.l2_miss.hitm_other_corecacheCounts data cache lines requests by software prefetch instructions miss the L2 cache with a snoop hit in the other processor module, data forwarding is requiredevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000100000Counts data cache lines requests by software prefetch instructions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.l2_miss.snoop_miss_or_no_snoop_neededcacheCounts data cache lines requests by software prefetch instructions true miss for the L2 cache with a snoop miss in the other processor moduleevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000100000Counts data cache lines requests by software prefetch instructions true miss for the L2 cache with a snoop miss in the other processor module.  Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)offcore_response.sw_prefetch.outstandingcacheCounts data cache lines requests by software prefetch instructions outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000100000Counts data cache lines requests by software prefetch instructions outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs)machine_clears.fp_assistfloating pointMachine clears due to FP assistsevent=0xc3,period=20003,umask=0x400Counts machine clears due to floating point (FP) operations needing assists.  For instance, if the result was a floating point denormal, the hardware clears the pipeline and reissues uops to produce the correct IEEE compliant denormal resultuops_retired.fpdivfloating pointFloating point divide uops retired (Precise Event Capable) (Must be precise)event=0xc2,period=2000003,umask=0x800Counts the number of floating point divide uops retired (Must be precise)machine_clears.memory_orderingmemoryMachine clears due to memory ordering issueevent=0xc3,period=20003,umask=0x200Counts machine clears due to memory ordering issues.  This occurs when a snoop request happens and the machine is uncertain if memory ordering will be preserved - as another core is in the process of modifying the datafetch_stall.itlb_fill_pending_cyclesotherCycles the code-fetch stalls and an ITLB miss is outstandingevent=0x86,period=200003,umask=0x100Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss.  Note: this event is not the same as page walk cycles to retrieve an instruction translationbr_misp_retired.non_return_indpipelineRetired mispredicted instructions of near indirect Jmp or near indirect call (Precise event capable) (Must be precise)event=0xc5,period=200003,umask=0xeb00Counts mispredicted branch instructions retired that were near indirect call or near indirect jmp, where the target address taken was not what the processor predicted (Must be precise)cpu_clk_unhalted.refpipelineReference cycles when core is not haltedevent=0x0,umask=0x03,period=200000300Reference cycles when core is not halted.  This event uses a (_P)rogrammable general purpose performance counterinst_retired.anypipelineInstructions retired (Fixed event) (Must be precise)event=0xc0,period=200000300Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlers.  This event uses fixed counter 0.  You cannot collect a PEBs record for this event (Must be precise)inst_retired.prec_distpipelineInstructions retired - using Reduced Skid PEBS feature (Must be precise)event=0xc0,period=200000300Counts INST_RETIRED.ANY using the Reduced Skid PEBS feature that reduces the shadow in which events aren't counted allowing for a more unbiased distribution of samples across instructions retired (Must be precise)machine_clears.allpipelineAll machine clearsevent=0xc3,period=2000300Counts machine clears for any reasonmachine_clears.disambiguationpipelineMachine clears due to memory disambiguationevent=0xc3,period=20003,umask=0x800Counts machine clears due to memory disambiguation.  Memory disambiguation happens when a load which has been issued conflicts with a previous unretired store in the pipeline whose address was not known at issue time, but is later resolved to be the same as the load addressmachine_clears.page_faultpipelineMachines clear due to a page faultevent=0xc3,period=20003,umask=0x2000Counts the number of times that the machines clears due to a page fault. Covers both I-side and D-side(Loads/Stores) page faults. A page fault occurs when either page is not present, or an access violationmachine_clears.smcpipelineSelf-Modifying Code detectedevent=0xc3,period=20003,umask=0x100Counts the number of times that the processor detects that a program is writing to a code section and has to perform a machine clear because of that modification.  Self-modifying code (SMC) causes a severe penalty in all Intel(R) architecture processorsuops_retired.idivpipelineInteger divide uops retired (Precise Event Capable) (Must be precise)event=0xc2,period=2000003,umask=0x1000Counts the number of integer divide uops retired (Must be precise)dtlb_load_misses.walk_completed_1gbvirtual memoryPage walk completed due to a demand load to a 1GB pageevent=0x8,period=200003,umask=0x800Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 1GB pages.  The page walks can end with or without a page faultdtlb_load_misses.walk_completed_2m_4mvirtual memoryPage walk completed due to a demand load to a 2M or 4M pageevent=0x8,period=200003,umask=0x400Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 2M or 4M pages.  The page walks can end with or without a page faultdtlb_load_misses.walk_completed_4kvirtual memoryPage walk completed due to a demand load to a 4K pageevent=0x8,period=200003,umask=0x200Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 4K pages.  The page walks can end with or without a page faultdtlb_load_misses.walk_pendingvirtual memoryPage walks outstanding due to a demand load every cycleevent=0x8,period=200003,umask=0x1000Counts once per cycle for each page walk occurring due to a load (demand data loads or SW prefetches). Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walksdtlb_store_misses.walk_completed_1gbvirtual memoryPage walk completed due to a demand data store to a 1GB pageevent=0x49,period=2000003,umask=0x800Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 1GB pages.  The page walks can end with or without a page faultdtlb_store_misses.walk_completed_2m_4mvirtual memoryPage walk completed due to a demand data store to a 2M or 4M pageevent=0x49,period=2000003,umask=0x400Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 2M or 4M pages.  The page walks can end with or without a page faultdtlb_store_misses.walk_completed_4kvirtual memoryPage walk completed due to a demand data store to a 4K pageevent=0x49,period=2000003,umask=0x200Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 4K pages.  The page walks can end with or without a page faultdtlb_store_misses.walk_pendingvirtual memoryPage walks outstanding due to a demand data store every cycleevent=0x49,period=200003,umask=0x1000Counts once per cycle for each page walk occurring due to a demand data store. Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walksept.walk_pendingvirtual memoryPage walks outstanding due to walking the EPT every cycleevent=0x4f,period=200003,umask=0x1000Counts once per cycle for each page walk only while traversing the Extended Page Table (EPT), and does not count during the rest of the translation.  The EPT is used for translating Guest-Physical Addresses to Physical Addresses for Virtual Machine Monitors (VMMs).  Average cycles per walk can be calculated by dividing the count by number of walksitlb_misses.walk_completed_1gbvirtual memoryPage walk completed due to an instruction fetch in a 1GB pageevent=0x85,period=2000003,umask=0x800Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 1GB pages.  The page walks can end with or without a page faultitlb_misses.walk_completed_2m_4mvirtual memoryPage walk completed due to an instruction fetch in a 2M or 4M pageevent=0x85,period=2000003,umask=0x400Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 2M or 4M pages.  The page walks can end with or without a page faultitlb_misses.walk_completed_4kvirtual memoryPage walk completed due to an instruction fetch in a 4K pageevent=0x85,period=2000003,umask=0x200Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 4K pages.  The page walks can end with or without a page faultitlb_misses.walk_pendingvirtual memoryPage walks outstanding due to an instruction fetch every cycleevent=0x85,period=200003,umask=0x1000Counts once per cycle for each page walk occurring due to an instruction fetch. Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walkstlb_flushes.stlb_anyvirtual memorySTLB flushesevent=0xbd,period=20003,umask=0x2000Counts STLB flushes.  The TLBs are flushed on instructions like INVLPG and MOV to CR3mem_uops_retired.all_loadscacheCounts the number of load ops retired  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x8100mem_uops_retired.all_storescacheCounts the number of store ops retired  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x8200mem_uops_retired.load_latency_gt_1024cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x40000mem_uops_retired.load_latency_gt_128cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x8000mem_uops_retired.load_latency_gt_16cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x1000mem_uops_retired.load_latency_gt_2048cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x80000mem_uops_retired.load_latency_gt_256cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x10000mem_uops_retired.load_latency_gt_32cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x2000mem_uops_retired.load_latency_gt_4cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x400mem_uops_retired.load_latency_gt_512cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x20000mem_uops_retired.load_latency_gt_64cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x4000mem_uops_retired.load_latency_gt_8cacheCounts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x5,ldlat=0x800mem_uops_retired.store_latencycacheCounts the number of  stores uops retired same as MEM_UOPS_RETIRED.ALL_STORES  Supports address when precise (Must be precise)event=0xd0,period=1000003,umask=0x600icache.accessesfrontendCounts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jumpevent=0x80,period=200003,umask=0x300icache.missesfrontendCounts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jump and the instruction cache registers bytes are not present. -event=0x80,period=200003,umask=0x200ocr.demand_data_rd.l3_missmemoryCounts demand data reads that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000100ocr.demand_rfo.l3_missmemoryCounts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000200cpu_clk_unhalted.corepipelineFixed Counter: Counts the number of unhalted core clock cyclesevent=0x3c,period=200000300cpu_clk_unhalted.core_ppipelineCounts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.THREAD_P]event=0x3c,period=200000300cpu_clk_unhalted.ref_tscpipelineFixed Counter: Counts the number of unhalted reference clock cyclesevent=0,period=2000003,umask=0x300cpu_clk_unhalted.threadpipelineFixed Counter: Counts the number of unhalted core clock cyclesevent=0x3c,period=200000300cpu_clk_unhalted.thread_ppipelineCounts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.CORE_P]event=0x3c,period=200000300inst_retired.anypipelineFixed Counter: Counts the number of instructions retired (Precise event)event=0xc0,period=200000300inst_retired.any_ppipelineCounts the number of instructions retired (Precise event)event=0xc0,period=200000300topdown_bad_speculation.allpipelineCounts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clearevent=0x73,period=100000300Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window, including relevant microcode flows, and while uops are not yet available in the instruction queue (IQ) or until an FE_BOUND event occurs besides OTHER and CISC. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine cleartopdown_be_bound.allpipelineCounts the number of retirement slots not consumed due to backend stallsevent=0x74,period=100000300topdown_fe_bound.allpipelineCounts the number of retirement slots not consumed due to front end stallsevent=0x71,period=100000300topdown_retiring.allpipelineCounts the number of consumed retirement slots.  Similar to UOPS_RETIRED.ALL (Precise event)event=0x72,period=100000300dtlb_load_misses.walk_completedvirtual memoryCounts the number of page walks completed due to load DTLB misses to a 1G pageevent=0x8,period=1000003,umask=0xe00dtlb_store_misses.walk_completedvirtual memoryCounts the number of page walks completed due to store DTLB misses to a 1G pageevent=0x49,period=1000003,umask=0xe00idq_bubbles.corefrontendThis event counts a subset of the Topdown Slots event that were no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitationsevent=0x9c,period=1000003,umask=0x100This event counts a subset of the Topdown Slots event that were no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations.
The count may be distributed among unhalted logical processors (hyper-threads) who share the same physical core, in processors that support Intel Hyper-Threading Technology. Software can use this event as the numerator for the Frontend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis methodtopdown.backend_bound_slotspipelineThis event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditionsevent=0xa4,period=10000003,umask=0x200This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions.
The count is distributed among unhalted logical processors (hyper-threads) who share the same physical core, in processors that support Intel Hyper-Threading Technology. Software can use this event as the numerator for the Backend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis methoduops_retired.slotspipelineThis event counts a subset of the Topdown Slots event that are utilized by operations that eventually get retired (committed) by the processor pipeline. Usually, this event positively correlates with higher performance  for example, as measured by the instructions-per-cycle metricevent=0xc2,period=2000003,umask=0x200This event counts a subset of the Topdown Slots event that are utilized by operations that eventually get retired (committed) by the processor pipeline. Usually, this event positively correlates with higher performance  for example, as measured by the instructions-per-cycle metric.
Software can use this event as the numerator for the Retiring metric (or top-level category) of the Top-down Microarchitecture Analysis methodl1d.replacementcacheL1D data line replacementsevent=0x51,period=2000003,umask=0x100This event counts when new data lines are brought into the L1 Data cache, which cause other lines to be evicted from the cachel1d_pend_miss.pendingcacheL1D miss outstanding duration in cyclesevent=0x48,period=2000003,umask=0x100Increments the number of outstanding L1D misses every cycle. Set Cmask = 1 and Edge =1 to count occurrencesl1d_pend_miss.pending_cyclescacheCycles with L1D load Misses outstandingevent=0x48,cmask=1,period=2000003,umask=0x100l1d_pend_miss.request_fb_fullcacheNumber of times a request needed a FB entry but there was no entry available for it. That is the FB unavailability was dominant reason for blocking the request. A request includes cacheable/uncacheable demands that is load, store or SW prefetch. HWP are eevent=0x48,period=2000003,umask=0x200l2_demand_rqsts.wb_hitcacheNot rejected writebacks that hit L2 cacheevent=0x27,period=200003,umask=0x5000Not rejected writebacks that hit L2 cachel2_lines_in.allcacheL2 cache lines filling L2event=0xf1,period=100003,umask=0x700This event counts the number of L2 cache lines brought into the L2 cache.  Lines are filled into the L2 cache when there was an L2 missl2_lines_in.ecacheL2 cache lines in E state filling L2event=0xf1,period=100003,umask=0x400L2 cache lines in E state filling L2l2_lines_in.icacheL2 cache lines in I state filling L2event=0xf1,period=100003,umask=0x100L2 cache lines in I state filling L2l2_lines_in.scacheL2 cache lines in S state filling L2event=0xf1,period=100003,umask=0x200L2 cache lines in S state filling L2l2_lines_out.demand_cleancacheClean L2 cache lines evicted by demandevent=0xf2,period=100003,umask=0x500Clean L2 cache lines evicted by demandl2_lines_out.demand_dirtycacheDirty L2 cache lines evicted by demandevent=0xf2,period=100003,umask=0x600Dirty L2 cache lines evicted by demandl2_rqsts.all_code_rdcacheL2 code requestsevent=0x24,period=200003,umask=0xe400Counts all L2 code requestsl2_rqsts.all_demand_data_rdcacheDemand Data Read requests  Spec update: HSD78, HSM80event=0x24,period=200003,umask=0xe100Counts any demand and L1 HW prefetch data load requests to L2  Spec update: HSD78, HSM80l2_rqsts.all_demand_misscacheDemand requests that miss L2 cache  Spec update: HSD78, HSM80event=0x24,period=200003,umask=0x2700Demand requests that miss L2 cache  Spec update: HSD78, HSM80l2_rqsts.all_demand_referencescacheDemand requests to L2 cache  Spec update: HSD78, HSM80event=0x24,period=200003,umask=0xe700Demand requests to L2 cache  Spec update: HSD78, HSM80l2_rqsts.all_pfcacheRequests from L2 hardware prefetchersevent=0x24,period=200003,umask=0xf800Counts all L2 HW prefetcher requestsl2_rqsts.all_rfocacheRFO requests to L2 cacheevent=0x24,period=200003,umask=0xe200Counts all L2 store RFO requestsl2_rqsts.code_rd_hitcacheL2 cache hits when fetching instructions, code readsevent=0x24,period=200003,umask=0xc400Number of instruction fetches that hit the L2 cachel2_rqsts.code_rd_misscacheL2 cache misses when fetching instructionsevent=0x24,period=200003,umask=0x2400Number of instruction fetches that missed the L2 cachel2_rqsts.demand_data_rd_hitcacheDemand Data Read requests that hit L2 cache  Spec update: HSD78, HSM80event=0x24,period=200003,umask=0xc100Counts the number of demand Data Read requests, initiated by load instructions, that hit L2 cache  Spec update: HSD78, HSM80l2_rqsts.demand_data_rd_misscacheDemand Data Read miss L2, no rejects  Spec update: HSD78, HSM80event=0x24,period=200003,umask=0x2100Demand data read requests that missed L2, no rejects  Spec update: HSD78, HSM80l2_rqsts.l2_pf_hitcacheL2 prefetch requests that hit L2 cacheevent=0x24,period=200003,umask=0xd000Counts all L2 HW prefetcher requests that hit L2l2_rqsts.l2_pf_misscacheL2 prefetch requests that miss L2 cacheevent=0x24,period=200003,umask=0x3000Counts all L2 HW prefetcher requests that missed L2l2_rqsts.misscacheAll requests that miss L2 cache  Spec update: HSD78, HSM80event=0x24,period=200003,umask=0x3f00All requests that missed L2  Spec update: HSD78, HSM80l2_rqsts.referencescacheAll L2 requests  Spec update: HSD78, HSM80event=0x24,period=200003,umask=0xff00All requests to L2 cache  Spec update: HSD78, HSM80l2_rqsts.rfo_hitcacheRFO requests that hit L2 cacheevent=0x24,period=200003,umask=0xc200Counts the number of store RFO requests that hit the L2 cachel2_rqsts.rfo_misscacheRFO requests that miss L2 cacheevent=0x24,period=200003,umask=0x2200Counts the number of store RFO requests that miss the L2 cachel2_trans.all_pfcacheL2 or L3 HW prefetches that access L2 cacheevent=0xf0,period=200003,umask=0x800Any MLC or L3 HW prefetch accessing L2, including rejectsl2_trans.all_requestscacheTransactions accessing L2 pipeevent=0xf0,period=200003,umask=0x8000Transactions accessing L2 pipel2_trans.code_rdcacheL2 cache accesses when fetching instructionsevent=0xf0,period=200003,umask=0x400L2 cache accesses when fetching instructionsl2_trans.demand_data_rdcacheDemand Data Read requests that access L2 cacheevent=0xf0,period=200003,umask=0x100Demand data read requests that access L2 cachel2_trans.l1d_wbcacheL1D writebacks that access L2 cacheevent=0xf0,period=200003,umask=0x1000L1D writebacks that access L2 cachel2_trans.l2_fillcacheL2 fill requests that access L2 cacheevent=0xf0,period=200003,umask=0x2000L2 fill requests that access L2 cachel2_trans.l2_wbcacheL2 writebacks that access L2 cacheevent=0xf0,period=200003,umask=0x4000L2 writebacks that access L2 cachel2_trans.rfocacheRFO requests that access L2 cacheevent=0xf0,period=200003,umask=0x200RFO requests that access L2 cachelock_cycles.cache_lock_durationcacheCycles when L1D is lockedevent=0x63,period=2000003,umask=0x200Cycles in which the L1D is lockedlongest_lat_cache.misscacheCore-originated cacheable demand requests missed L3event=0x2e,period=100003,umask=0x4100This event counts each cache miss condition for references to the last level cachelongest_lat_cache.referencecacheCore-originated cacheable demand requests that refer to L3event=0x2e,period=100003,umask=0x4f00This event counts requests originating from the core that reference a cache line in the last level cachemem_load_uops_l3_hit_retired.xsnp_hitcacheRetired load uops which data sources were L3 and cross-core snoop hits in on-pkg core cache  Supports address when precise.  Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event)event=0xd2,period=20011,umask=0x200mem_load_uops_l3_hit_retired.xsnp_hitmcacheRetired load uops which data sources were HitM responses from shared L3  Supports address when precise.  Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event)event=0xd2,period=20011,umask=0x400mem_load_uops_l3_hit_retired.xsnp_misscacheRetired load uops which data sources were L3 hit and cross-core snoop missed in on-pkg core cache  Supports address when precise.  Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event)event=0xd2,period=20011,umask=0x100mem_load_uops_l3_hit_retired.xsnp_nonecacheRetired load uops which data sources were hits in L3 without snoops required  Supports address when precise.  Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event)event=0xd2,period=100003,umask=0x800mem_load_uops_l3_miss_retired.local_dramcacheData from local DRAM either Snoop not needed or Snoop Miss (RspI)  Supports address when precise.  Spec update: HSD74, HSD29, HSD25, HSM30 (Precise event)event=0xd3,period=100003,umask=0x100This event counts retired load uops where the data came from local DRAM. This does not include hardware prefetches  Supports address when precise.  Spec update: HSD74, HSD29, HSD25, HSM30 (Precise event)mem_load_uops_retired.hit_lfbcacheRetired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready  Supports address when precise.  Spec update: HSM30 (Precise event)event=0xd1,period=100003,umask=0x4000mem_load_uops_retired.l1_hitcacheRetired load uops with L1 cache hits as data sources  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd1,period=2000003,umask=0x100mem_load_uops_retired.l1_misscacheRetired load uops misses in L1 cache as data sources  Supports address when precise.  Spec update: HSM30 (Precise event)event=0xd1,period=100003,umask=0x800Retired load uops missed L1 cache as data sources  Supports address when precise.  Spec update: HSM30 (Precise event)mem_load_uops_retired.l2_hitcacheRetired load uops with L2 cache hits as data sources  Supports address when precise.  Spec update: HSD76, HSD29, HSM30 (Precise event)event=0xd1,period=100003,umask=0x200mem_load_uops_retired.l2_misscacheMiss in mid-level (L2) cache. Excludes Unknown data-source  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd1,period=50021,umask=0x1000Retired load uops missed L2. Unknown data source excluded  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)mem_load_uops_retired.l3_hitcacheRetired load uops which data sources were data hits in L3 without snoops required  Supports address when precise.  Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event)event=0xd1,period=50021,umask=0x400Retired load uops with L3 cache hits as data sources  Supports address when precise.  Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event)mem_load_uops_retired.l3_misscacheMiss in last-level (L3) cache. Excludes Unknown data-source  Supports address when precise.  Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event)event=0xd1,period=100003,umask=0x2000Retired load uops missed L3. Excludes unknown data source   Supports address when precise.  Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event)mem_uops_retired.all_loadscacheRetired load uops  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd0,period=2000003,umask=0x8100Counts all retired load uops. This event accounts for SW prefetch uops of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)mem_uops_retired.all_storescacheRetired store uops  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd0,period=2000003,umask=0x8200Counts all retired store uops  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)mem_uops_retired.lock_loadscacheRetired load uops with locked access  Supports address when precise.  Spec update: HSD76, HSD29, HSM30 (Precise event)event=0xd0,period=100003,umask=0x2100mem_uops_retired.split_loadscacheRetired load uops that split across a cacheline boundary  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd0,period=100003,umask=0x4100mem_uops_retired.split_storescacheRetired store uops that split across a cacheline boundary  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd0,period=100003,umask=0x4200mem_uops_retired.stlb_miss_loadscacheRetired load uops that miss the STLB  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd0,period=100003,umask=0x1100mem_uops_retired.stlb_miss_storescacheRetired store uops that miss the STLB  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd0,period=100003,umask=0x1200offcore_requests.all_data_rdcacheDemand and prefetch data readsevent=0xb0,period=100003,umask=0x800Data read requests sent to uncore (demand and prefetch)offcore_requests.demand_code_rdcacheCacheable and noncacheable code read requestsevent=0xb0,period=100003,umask=0x200Demand code read requests sent to uncoreoffcore_requests.demand_data_rdcacheDemand Data Read requests sent to uncore  Spec update: HSD78, HSM80event=0xb0,period=100003,umask=0x100Demand data read requests sent to uncore  Spec update: HSD78, HSM80offcore_requests.demand_rfocacheDemand RFO requests including regular RFOs, locks, ItoMevent=0xb0,period=100003,umask=0x400Demand RFO read requests sent to uncore, including regular RFOs, locks, ItoMoffcore_requests_buffer.sq_fullcacheOffcore requests buffer cannot take more entries for this thread coreevent=0xb2,period=2000003,umask=0x100offcore_requests_outstanding.all_data_rdcacheOffcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore  Spec update: HSD62, HSD61, HSM63event=0x60,period=2000003,umask=0x800Offcore outstanding cacheable data read transactions in SQ to uncore. Set Cmask=1 to count cycles  Spec update: HSD62, HSD61, HSM63offcore_requests_outstanding.cycles_with_data_rdcacheCycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore  Spec update: HSD62, HSD61, HSM63event=0x60,cmask=1,period=2000003,umask=0x800offcore_requests_outstanding.cycles_with_demand_data_rdcacheCycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore  Spec update: HSD78, HSD62, HSD61, HSM63, HSM80event=0x60,cmask=1,period=2000003,umask=0x100offcore_requests_outstanding.cycles_with_demand_rfocacheOffcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle  Spec update: HSD62, HSD61, HSM63event=0x60,cmask=1,period=2000003,umask=0x400offcore_requests_outstanding.demand_code_rdcacheOffcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle  Spec update: HSD62, HSD61, HSM63event=0x60,period=2000003,umask=0x200Offcore outstanding Demand code Read transactions in SQ to uncore. Set Cmask=1 to count cycles  Spec update: HSD62, HSD61, HSM63offcore_requests_outstanding.demand_data_rdcacheOffcore outstanding Demand Data Read transactions in uncore queue  Spec update: HSD78, HSD62, HSD61, HSM63, HSM80event=0x60,period=2000003,umask=0x100Offcore outstanding demand data read transactions in SQ to uncore. Set Cmask=1 to count cycles  Spec update: HSD78, HSD62, HSD61, HSM63, HSM80offcore_requests_outstanding.demand_data_rd_ge_6cacheCycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue  Spec update: HSD78, HSD62, HSD61, HSM63, HSM80event=0x60,cmask=6,period=2000003,umask=0x100offcore_requests_outstanding.demand_rfocacheOffcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore  Spec update: HSD62, HSD61, HSM63event=0x60,period=2000003,umask=0x400Offcore outstanding RFO store transactions in SQ to uncore. Set Cmask=1 to count cycles  Spec update: HSD62, HSD61, HSM63offcore_response.all_code_rd.l3_hit.hit_other_core_no_fwdcacheCounts all demand & prefetch code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C024400offcore_response.all_data_rd.l3_hit.hitm_other_corecacheCounts all demand & prefetch data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C009100offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts all demand & prefetch data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C009100offcore_response.all_reads.l3_hit.hitm_other_corecachehit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C07F700offcore_response.all_reads.l3_hit.hit_other_core_no_fwdcachehit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C07F700offcore_response.all_requests.l3_hit.any_responsecacheCounts all requests hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C8FFF00offcore_response.all_rfo.l3_hit.hitm_other_corecacheCounts all demand & prefetch RFOs hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012200offcore_response.all_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all demand & prefetch RFOs hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012200offcore_response.demand_code_rd.l3_hit.hitm_other_corecacheCounts all demand code reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000400offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwdcacheCounts all demand code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000400offcore_response.demand_data_rd.l3_hit.hitm_other_corecacheCounts demand data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts demand data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100offcore_response.demand_rfo.l3_hit.hitm_other_corecacheCounts all demand data writes (RFOs) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000200offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all demand data writes (RFOs) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000200offcore_response.pf_l2_code_rd.l3_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) code reads hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C004000offcore_response.pf_l2_data_rd.l3_hit.any_responsecacheCounts prefetch (that bring data to L2) data reads hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C001000offcore_response.pf_l2_rfo.l3_hit.any_responsecacheCounts all prefetch (that bring data to L2) RFOs hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C002000offcore_response.pf_l3_code_rd.l3_hit.any_responsecacheCounts prefetch (that bring data to LLC only) code reads hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C020000offcore_response.pf_l3_data_rd.l3_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) data reads hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C008000offcore_response.pf_l3_rfo.l3_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) RFOs hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C010000sq_misc.split_lockcacheSplit locks in SQevent=0xf4,period=100003,umask=0x1000avx_insts.allfloating pointApproximate counts of AVX & AVX2 256-bit instructions, including non-arithmetic instructions, loads, and stores.  May count non-AVX instructions that employ 256-bit operations, including (but not necessarily limited to) rep string instructions that use 256-bit loads and stores for optimized performance, XSAVE* and XRSTOR*, and operations that transition the x87 FPU data registers between x87 and MMXevent=0xc6,period=2000003,umask=0x700Note that a whole rep string only counts AVX_INST.ALL oncefp_assist.anyfloating pointCycles with any input/output SSE or FP assistevent=0xca,cmask=1,period=100003,umask=0x1e00Cycles with any input/output SSE* or FP assistsfp_assist.simd_inputfloating pointNumber of SIMD FP assists due to input valuesevent=0xca,period=100003,umask=0x1000Number of SIMD FP assists due to input valuesfp_assist.simd_outputfloating pointNumber of SIMD FP assists due to Output valuesevent=0xca,period=100003,umask=0x800Number of SIMD FP assists due to output valuesfp_assist.x87_inputfloating pointNumber of X87 assists due to input valueevent=0xca,period=100003,umask=0x400Number of X87 FP assists due to input valuesfp_assist.x87_outputfloating pointNumber of X87 assists due to output valueevent=0xca,period=100003,umask=0x200Number of X87 FP assists due to output valuesmove_elimination.simd_eliminatedfloating pointNumber of SIMD Move Elimination candidate uops that were eliminatedevent=0x58,period=1000003,umask=0x200Number of SIMD move elimination candidate uops that were eliminatedmove_elimination.simd_not_eliminatedfloating pointNumber of SIMD Move Elimination candidate uops that were not eliminatedevent=0x58,period=1000003,umask=0x800Number of SIMD move elimination candidate uops that were not eliminatedother_assists.avx_to_ssefloating pointNumber of transitions from AVX-256 to legacy SSE when penalty applicable  Spec update: HSD56, HSM57event=0xc1,period=100003,umask=0x800other_assists.sse_to_avxfloating pointNumber of transitions from SSE to AVX-256 when penalty applicable  Spec update: HSD56, HSM57event=0xc1,period=100003,umask=0x1000baclears.anyfrontendCounts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front endevent=0xe6,period=100003,umask=0x1f00Number of front end re-steers due to BPU mispredictiondsb2mite_switches.penalty_cyclesfrontendDecode Stream Buffer (DSB)-to-MITE switch true penalty cyclesevent=0xab,period=2000003,umask=0x200icache.hitfrontendNumber of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetchesevent=0x80,period=2000003,umask=0x100icache.ifdata_stallfrontendCycles where a code fetch is stalled due to L1 instruction-cache missevent=0x80,period=2000003,umask=0x400icache.ifetch_stallfrontendCycles where a code fetch is stalled due to L1 instruction-cache missevent=0x80,period=2000003,umask=0x400icache.missesfrontendNumber of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes Uncacheable accessesevent=0x80,period=200003,umask=0x200This event counts Instruction Cache (ICACHE) missesidq.all_dsb_cycles_4_uopsfrontendCycles Decode Stream Buffer (DSB) is delivering 4 Uopsevent=0x79,cmask=4,period=2000003,umask=0x1800Counts cycles DSB is delivered four uops. Set Cmask = 4idq.all_dsb_cycles_any_uopsfrontendCycles Decode Stream Buffer (DSB) is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x1800Counts cycles DSB is delivered at least one uops. Set Cmask = 1idq.all_mite_cycles_4_uopsfrontendCycles MITE is delivering 4 Uopsevent=0x79,cmask=4,period=2000003,umask=0x2400Counts cycles MITE is delivered four uops. Set Cmask = 4idq.all_mite_cycles_any_uopsfrontendCycles MITE is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x2400Counts cycles MITE is delivered at least one uop. Set Cmask = 1idq.dsb_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) pathevent=0x79,cmask=1,period=2000003,umask=0x800idq.dsb_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) pathevent=0x79,period=2000003,umask=0x800Increment each cycle. # of uops delivered to IDQ from DSB path. Set Cmask = 1 to count cyclesidq.emptyfrontendInstruction Decode Queue (IDQ) empty cycles  Spec update: HSD135event=0x79,period=2000003,umask=0x200Counts cycles the IDQ is empty  Spec update: HSD135idq.mite_all_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,period=2000003,umask=0x3c00Number of uops delivered to IDQ from any pathidq.mite_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,cmask=1,period=2000003,umask=0x400idq.mite_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,period=2000003,umask=0x400Increment each cycle # of uops delivered to IDQ from MITE path. Set Cmask = 1 to count cyclesidq.ms_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x3000This event counts cycles during which the microcode sequencer assisted the Front-end in delivering uops.  Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder.  Using other instructions, if possible, will usually improve performanceidq.ms_dsb_cyclesfrontendCycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x1000idq.ms_dsb_occurfrontendDeliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,edge=1,period=2000003,umask=0x1000idq.ms_dsb_uopsfrontendUops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x1000Increment each cycle # of uops delivered to IDQ when MS_busy by DSB. Set Cmask = 1 to count cycles. Add Edge=1 to count # of deliveryidq.ms_mite_uopsfrontendUops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x2000Increment each cycle # of uops delivered to IDQ when MS_busy by MITE. Set Cmask = 1 to count cyclesidq.ms_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x3000This event counts uops delivered by the Front-end with the assistance of the microcode sequencer.  Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder.  Using other instructions, if possible, will usually improve performanceidq_uops_not_delivered.corefrontendUops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled  Spec update: HSD135event=0x9c,period=2000003,umask=0x100This event count the number of undelivered (unallocated) uops from the Front-end to the Resource Allocation Table (RAT) while the Back-end of the processor is not stalled. The Front-end can allocate up to 4 uops per cycle so this event can increment 0-4 times per cycle depending on the number of unallocated uops. This event is counted on a per-core basis  Spec update: HSD135idq_uops_not_delivered.cycles_0_uops_deliv.corefrontendCycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled  Spec update: HSD135event=0x9c,cmask=4,period=2000003,umask=0x100This event counts the number cycles during which the Front-end allocated exactly zero uops to the Resource Allocation Table (RAT) while the Back-end of the processor is not stalled.  This event is counted on a per-core basis  Spec update: HSD135idq_uops_not_delivered.cycles_fe_was_okfrontendCounts cycles FE delivered 4 uops or Resource Allocation Table (RAT) was stalling FE  Spec update: HSD135event=0x9c,cmask=1,inv=1,period=2000003,umask=0x100idq_uops_not_delivered.cycles_le_1_uop_deliv.corefrontendCycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled  Spec update: HSD135event=0x9c,cmask=3,period=2000003,umask=0x100idq_uops_not_delivered.cycles_le_2_uop_deliv.corefrontendCycles with less than 2 uops delivered by the front end  Spec update: HSD135event=0x9c,cmask=2,period=2000003,umask=0x100idq_uops_not_delivered.cycles_le_3_uop_deliv.corefrontendCycles with less than 3 uops delivered by the front end  Spec update: HSD135event=0x9c,cmask=1,period=2000003,umask=0x100hle_retired.abortedmemoryNumber of times an HLE execution aborted due to any reasons (multiple categories may count as one) (Precise event)event=0xc8,period=2000003,umask=0x400hle_retired.aborted_misc1memoryNumber of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts)event=0xc8,period=2000003,umask=0x800hle_retired.aborted_misc2memoryNumber of times an HLE execution aborted due to uncommon conditionsevent=0xc8,period=2000003,umask=0x1000hle_retired.aborted_misc3memoryNumber of times an HLE execution aborted due to HLE-unfriendly instructionsevent=0xc8,period=2000003,umask=0x2000hle_retired.aborted_misc4memoryNumber of times an HLE execution aborted due to incompatible memory type  Spec update: HSD65event=0xc8,period=2000003,umask=0x4000hle_retired.aborted_misc5memoryNumber of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts)event=0xc8,period=2000003,umask=0x8000Number of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts)hle_retired.commitmemoryNumber of times an HLE execution successfully committedevent=0xc8,period=2000003,umask=0x200hle_retired.startmemoryNumber of times an HLE execution startedevent=0xc8,period=2000003,umask=0x100machine_clears.memory_orderingmemoryCounts the number of machine clears due to memory order conflictsevent=0xc3,period=100003,umask=0x200This event counts the number of memory ordering machine clears detected. Memory ordering machine clears can result from memory address aliasing or snoops from another hardware thread or core to data inflight in the pipeline.  Machine clears can have a significant performance impact if they are happening frequentlymem_trans_retired.load_latency_gt_128memoryRandomly selected loads with latency value being above 128  Supports address when precise.  Spec update: HSD76, HSD25, HSM26 (Must be precise)event=0xcd,period=1009,umask=0x1,ldlat=0x8000mem_trans_retired.load_latency_gt_16memoryRandomly selected loads with latency value being above 16  Supports address when precise.  Spec update: HSD76, HSD25, HSM26 (Must be precise)event=0xcd,period=20011,umask=0x1,ldlat=0x1000mem_trans_retired.load_latency_gt_256memoryRandomly selected loads with latency value being above 256  Supports address when precise.  Spec update: HSD76, HSD25, HSM26 (Must be precise)event=0xcd,period=503,umask=0x1,ldlat=0x10000mem_trans_retired.load_latency_gt_32memoryRandomly selected loads with latency value being above 32  Supports address when precise.  Spec update: HSD76, HSD25, HSM26 (Must be precise)event=0xcd,period=100003,umask=0x1,ldlat=0x2000mem_trans_retired.load_latency_gt_4memoryRandomly selected loads with latency value being above 4  Supports address when precise.  Spec update: HSD76, HSD25, HSM26 (Must be precise)event=0xcd,period=100003,umask=0x1,ldlat=0x400mem_trans_retired.load_latency_gt_512memoryRandomly selected loads with latency value being above 512  Supports address when precise.  Spec update: HSD76, HSD25, HSM26 (Must be precise)event=0xcd,period=101,umask=0x1,ldlat=0x20000mem_trans_retired.load_latency_gt_64memoryRandomly selected loads with latency value being above 64  Supports address when precise.  Spec update: HSD76, HSD25, HSM26 (Must be precise)event=0xcd,period=2003,umask=0x1,ldlat=0x4000mem_trans_retired.load_latency_gt_8memoryRandomly selected loads with latency value being above 8  Supports address when precise.  Spec update: HSD76, HSD25, HSM26 (Must be precise)event=0xcd,period=50021,umask=0x1,ldlat=0x800misalign_mem_ref.loadsmemorySpeculative cache line split load uops dispatched to L1 cacheevent=0x5,period=2000003,umask=0x100Speculative cache-line split load uops dispatched to L1Dmisalign_mem_ref.storesmemorySpeculative cache line split STA uops dispatched to L1 cacheevent=0x5,period=2000003,umask=0x200Speculative cache-line split store-address uops dispatched to L1Doffcore_response.all_code_rd.l3_miss.any_responsememoryCounts all demand & prefetch code reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0024400offcore_response.all_code_rd.l3_miss.local_drammemoryCounts all demand & prefetch code reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040024400offcore_response.all_data_rd.l3_miss.any_responsememoryCounts all demand & prefetch data reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0009100offcore_response.all_data_rd.l3_miss.local_drammemoryCounts all demand & prefetch data reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040009100offcore_response.all_reads.l3_miss.any_responsememorymiss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC007F700offcore_response.all_reads.l3_miss.local_drammemorymiss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004007F700offcore_response.all_requests.l3_miss.any_responsememoryCounts all requests miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC08FFF00offcore_response.all_rfo.l3_miss.any_responsememoryCounts all demand & prefetch RFOs miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0012200offcore_response.all_rfo.l3_miss.local_drammemoryCounts all demand & prefetch RFOs miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040012200offcore_response.demand_code_rd.l3_miss.any_responsememoryCounts all demand code reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0000400offcore_response.demand_code_rd.l3_miss.local_drammemoryCounts all demand code reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000400offcore_response.demand_data_rd.l3_miss.any_responsememoryCounts demand data reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0000100offcore_response.demand_data_rd.l3_miss.local_drammemoryCounts demand data reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000100offcore_response.demand_rfo.l3_miss.any_responsememoryCounts all demand data writes (RFOs) miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0000200offcore_response.demand_rfo.l3_miss.local_drammemoryCounts all demand data writes (RFOs) miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000200offcore_response.pf_l2_code_rd.l3_miss.any_responsememoryCounts all prefetch (that bring data to LLC only) code reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0004000offcore_response.pf_l2_data_rd.l3_miss.any_responsememoryCounts prefetch (that bring data to L2) data reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0001000offcore_response.pf_l2_rfo.l3_miss.any_responsememoryCounts all prefetch (that bring data to L2) RFOs miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0002000offcore_response.pf_l3_code_rd.l3_miss.any_responsememoryCounts prefetch (that bring data to LLC only) code reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0020000offcore_response.pf_l3_data_rd.l3_miss.any_responsememoryCounts all prefetch (that bring data to LLC only) data reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0008000offcore_response.pf_l3_rfo.l3_miss.any_responsememoryCounts all prefetch (that bring data to LLC only) RFOs miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0010000rtm_retired.abortedmemoryNumber of times an RTM execution aborted due to any reasons (multiple categories may count as one) (Precise event)event=0xc9,period=2000003,umask=0x400rtm_retired.aborted_misc1memoryNumber of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts)event=0xc9,period=2000003,umask=0x800Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts)rtm_retired.aborted_misc2memoryNumber of times an RTM execution aborted due to various memory events (e.g., read/write capacity and conflicts)event=0xc9,period=2000003,umask=0x1000rtm_retired.aborted_misc3memoryNumber of times an RTM execution aborted due to HLE-unfriendly instructionsevent=0xc9,period=2000003,umask=0x2000rtm_retired.aborted_misc4memoryNumber of times an RTM execution aborted due to incompatible memory type  Spec update: HSD65event=0xc9,period=2000003,umask=0x4000rtm_retired.aborted_misc5memoryNumber of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt)event=0xc9,period=2000003,umask=0x8000Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt)rtm_retired.commitmemoryNumber of times an RTM execution successfully committedevent=0xc9,period=2000003,umask=0x200rtm_retired.startmemoryNumber of times an RTM execution startedevent=0xc9,period=2000003,umask=0x100tx_exec.misc2memoryCounts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional regionevent=0x5d,period=2000003,umask=0x200tx_exec.misc3memoryCounts the number of times an instruction execution caused the transactional nest count supported to be exceededevent=0x5d,period=2000003,umask=0x400tx_exec.misc4memoryCounts the number of times a XBEGIN instruction was executed inside an HLE transactional regionevent=0x5d,period=2000003,umask=0x800tx_mem.abort_capacity_writememoryNumber of times a transactional abort was signaled due to a data capacity limitation for transactional writesevent=0x54,period=2000003,umask=0x200tx_mem.abort_conflictmemoryNumber of times a transactional abort was signaled due to a data conflict on a transactionally accessed addressevent=0x54,period=2000003,umask=0x100tx_mem.abort_hle_elision_buffer_mismatchmemoryNumber of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision bufferevent=0x54,period=2000003,umask=0x1000tx_mem.abort_hle_elision_buffer_not_emptymemoryNumber of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zeroevent=0x54,period=2000003,umask=0x800tx_mem.abort_hle_elision_buffer_unsupported_alignmentmemoryNumber of times an HLE transactional execution aborted due to an unsupported read alignment from the elision bufferevent=0x54,period=2000003,umask=0x2000tx_mem.abort_hle_store_to_elided_lockmemoryNumber of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision bufferevent=0x54,period=2000003,umask=0x400tx_mem.hle_elision_buffer_fullmemoryNumber of times HLE lock could not be elided due to ElisionBufferAvailable being zeroevent=0x54,period=2000003,umask=0x4000cpl_cycles.ring0otherUnhalted core cycles when the thread is in ring 0event=0x5c,period=2000003,umask=0x100Unhalted core cycles when the thread is in ring 0cpl_cycles.ring0_transotherNumber of intervals between processor halts while thread is in ring 0event=0x5c,cmask=1,edge=1,period=100003,umask=0x100cpl_cycles.ring123otherUnhalted core cycles when thread is in rings 1, 2, or 3event=0x5c,period=2000003,umask=0x200Unhalted core cycles when the thread is not in ring 0lock_cycles.split_lock_uc_lock_durationotherCycles when L1 and L2 are locked due to UC or split lockevent=0x63,period=2000003,umask=0x100Cycles in which the L1D and L2 are locked, due to a UC lock or split lockarith.divider_uopspipelineAny uop executed by the Divider. (This includes all divide uops, sqrt, ...)event=0x14,period=2000003,umask=0x200br_inst_exec.all_branchespipelineSpeculative and retired  branchesevent=0x88,period=200003,umask=0xff00Counts all near executed branches (not necessarily retired)br_inst_exec.all_conditionalpipelineSpeculative and retired macro-conditional branchesevent=0x88,period=200003,umask=0xc100br_inst_exec.all_direct_jmppipelineSpeculative and retired macro-unconditional branches excluding calls and indirectsevent=0x88,period=200003,umask=0xc200br_inst_exec.all_direct_near_callpipelineSpeculative and retired direct near callsevent=0x88,period=200003,umask=0xd000br_inst_exec.all_indirect_jump_non_call_retpipelineSpeculative and retired indirect branches excluding calls and returnsevent=0x88,period=200003,umask=0xc400br_inst_exec.all_indirect_near_returnpipelineSpeculative and retired indirect return branchesevent=0x88,period=200003,umask=0xc800br_inst_exec.nontaken_conditionalpipelineNot taken macro-conditional branchesevent=0x88,period=200003,umask=0x4100br_inst_exec.taken_conditionalpipelineTaken speculative and retired macro-conditional branchesevent=0x88,period=200003,umask=0x8100br_inst_exec.taken_direct_jumppipelineTaken speculative and retired macro-conditional branch instructions excluding calls and indirectsevent=0x88,period=200003,umask=0x8200br_inst_exec.taken_direct_near_callpipelineTaken speculative and retired direct near callsevent=0x88,period=200003,umask=0x9000br_inst_exec.taken_indirect_jump_non_call_retpipelineTaken speculative and retired indirect branches excluding calls and returnsevent=0x88,period=200003,umask=0x8400br_inst_exec.taken_indirect_near_callpipelineTaken speculative and retired indirect callsevent=0x88,period=200003,umask=0xa000br_inst_exec.taken_indirect_near_returnpipelineTaken speculative and retired indirect branches with return mnemonicevent=0x88,period=200003,umask=0x8800br_inst_retired.all_branchespipelineAll (macro) branch instructions retiredevent=0xc4,period=40000900Branch instructions at retirementbr_inst_retired.all_branches_pebspipelineAll (macro) branch instructions retired (Must be precise)event=0xc4,period=400009,umask=0x400br_inst_retired.conditionalpipelineConditional branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x100Counts the number of conditional branch instructions retired (Precise event)br_inst_retired.far_branchpipelineFar branch instructions retiredevent=0xc4,period=100003,umask=0x4000Number of far branches retiredbr_inst_retired.near_callpipelineDirect and indirect near call instructions retired (Precise event)event=0xc4,period=100003,umask=0x200br_inst_retired.near_call_r3pipelineDirect and indirect macro near call instructions retired (captured in ring 3) (Precise event)event=0xc4,period=100003,umask=0x200br_inst_retired.near_returnpipelineReturn instructions retired (Precise event)event=0xc4,period=100003,umask=0x800Counts the number of near return instructions retired (Precise event)br_inst_retired.near_takenpipelineTaken branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x2000Number of near taken branches retired (Precise event)br_inst_retired.not_takenpipelineNot taken branch instructions retiredevent=0xc4,period=400009,umask=0x1000Counts the number of not taken branch instructions retiredbr_misp_exec.all_branchespipelineSpeculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0xff00Counts all near executed branches (not necessarily retired)br_misp_exec.all_conditionalpipelineSpeculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0xc100br_misp_exec.all_indirect_jump_non_call_retpipelineMispredicted indirect branches excluding calls and returnsevent=0x89,period=200003,umask=0xc400br_misp_exec.nontaken_conditionalpipelineNot taken speculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0x4100br_misp_exec.taken_conditionalpipelineTaken speculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0x8100br_misp_exec.taken_indirect_jump_non_call_retpipelineTaken speculative and retired mispredicted indirect branches excluding calls and returnsevent=0x89,period=200003,umask=0x8400br_misp_exec.taken_return_nearpipelineTaken speculative and retired mispredicted indirect branches with return mnemonicevent=0x89,period=200003,umask=0x8800br_misp_retired.all_branchespipelineAll mispredicted macro branch instructions retiredevent=0xc5,period=40000900Mispredicted branch instructions at retirementbr_misp_retired.all_branches_pebspipelineMispredicted macro branch instructions retired (Must be precise)event=0xc5,period=400009,umask=0x400This event counts all mispredicted branch instructions retired. This is a precise event (Must be precise)br_misp_retired.conditionalpipelineMispredicted conditional branch instructions retired (Precise event)event=0xc5,period=400009,umask=0x100br_misp_retired.near_takenpipelinenumber of near branch instructions retired that were mispredicted and taken (Precise event)event=0xc5,period=400009,umask=0x2000Number of near branch instructions retired that were taken but mispredicted (Precise event)cpu_clk_thread_unhalted.ref_xclkpipelineReference cycles when the thread is unhalted (counts at 100 MHz rate)event=0x3c,period=100003,umask=0x100Increments at the frequency of XCLK (100 MHz) when not haltedcpu_clk_thread_unhalted.ref_xclk_anypipelineReference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate)event=0x3c,any=1,period=100003,umask=0x100Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate)cpu_clk_unhalted.ref_tscpipelineReference cycles when the core is not in halt stateevent=0,period=2000003,umask=0x300This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt statecpu_clk_unhalted.ref_xclkpipelineReference cycles when the thread is unhalted (counts at 100 MHz rate)event=0x3c,period=100003,umask=0x100Reference cycles when the thread is unhalted. (counts at 100 MHz rate)cpu_clk_unhalted.ref_xclk_anypipelineReference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate)event=0x3c,any=1,period=100003,umask=0x100Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate)cpu_clk_unhalted.threadpipelineCore cycles when the thread is not in halt stateevent=0x3c,period=200000300This event counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttlingcpu_clk_unhalted.thread_ppipelineThread cycles when thread is not in halt stateevent=0x3c,period=200000300Counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttlingcycle_activity.cycles_l1d_pendingpipelineCycles with pending L1 cache miss loadsevent=0xa3,cmask=8,period=2000003,umask=0x800Cycles with pending L1 data cache miss loads. Set Cmask=8 to count cyclecycle_activity.cycles_l2_pendingpipelineCycles with pending L2 cache miss loads  Spec update: HSD78, HSM63, HSM80event=0xa3,cmask=1,period=2000003,umask=0x100Cycles with pending L2 miss loads. Set Cmask=2 to count cycle  Spec update: HSD78, HSM63, HSM80cycle_activity.cycles_ldm_pendingpipelineCycles with pending memory loadsevent=0xa3,cmask=2,period=2000003,umask=0x200Cycles with pending memory loads. Set Cmask=2 to count cyclecycle_activity.cycles_no_executepipelineThis event increments by 1 for every cycle where there was no execute for this threadevent=0xa3,cmask=4,period=2000003,umask=0x400This event counts cycles during which no instructions were executed in the execution stage of the pipelinecycle_activity.stalls_l1d_pendingpipelineExecution stalls due to L1 data cache missesevent=0xa3,cmask=12,period=2000003,umask=0xc00Execution stalls due to L1 data cache miss loads. Set Cmask=0CHcycle_activity.stalls_l2_pendingpipelineExecution stalls due to L2 cache misses  Spec update: HSM63, HSM80event=0xa3,cmask=5,period=2000003,umask=0x500Number of loads missed L2  Spec update: HSM63, HSM80cycle_activity.stalls_ldm_pendingpipelineExecution stalls due to memory subsystemevent=0xa3,cmask=6,period=2000003,umask=0x600This event counts cycles during which no instructions were executed in the execution stage of the pipeline and there were memory instructions pending (waiting for data)ild_stall.iq_fullpipelineStall cycles because IQ is fullevent=0x87,period=2000003,umask=0x400Stall cycles due to IQ is fullild_stall.lcppipelineStalls caused by changing prefix length of the instructionevent=0x87,period=2000003,umask=0x100This event counts cycles where the decoder is stalled on an instruction with a length changing prefix (LCP)inst_retired.anypipelineInstructions retired from execution  Spec update: HSD140, HSD143event=0xc0,period=200000300This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. INST_RETIRED.ANY is counted by a designated fixed counter, leaving the programmable counters available for other events. Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructions  Spec update: HSD140, HSD143inst_retired.any_ppipelineNumber of instructions retired. General Counter   - architectural event  Spec update: HSD11, HSD140event=0xc0,period=200000300Number of instructions at retirement  Spec update: HSD11, HSD140inst_retired.prec_distpipelinePrecise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution  Spec update: HSD140 (Must be precise)event=0xc0,period=2000003,umask=0x100Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution  Spec update: HSD140 (Must be precise)inst_retired.x87pipelineFP operations retired. X87 FP operations that have no exceptions: Counts also flows that have several X87 or flows that use X87 uops in the exception handlingevent=0xc0,period=2000003,umask=0x200This is a non-precise version (that is, does not use PEBS) of the event that counts FP operations retired. For X87 FP operations that have no exceptions counting also includes flows that have several X87, or flows that use X87 uops in the exception handlingint_misc.recovery_cyclespipelineCore cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke)event=0xd,cmask=1,period=2000003,umask=0x300This event counts the number of cycles spent waiting for a recovery after an event such as a processor nuke, JEClear, assist, hle/rtm abort etcint_misc.recovery_cycles_anypipelineCore cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke)event=0xd,any=1,cmask=1,period=2000003,umask=0x300Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke)ld_blocks.store_forwardpipelineloads blocked by overlapping with store buffer that cannot be forwardedevent=0x3,period=100003,umask=0x200This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load.  The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store. The penalty for blocked store forwarding is that the load must wait for the store to write its value to the cache before it can be issuedld_blocks_partial.address_aliaspipelineFalse dependencies in MOB due to partial compare on addressevent=0x7,period=100003,umask=0x100Aliasing occurs when a load is issued after a store and their memory addresses are offset by 4K.  This event counts the number of loads that aliased with a preceding store, resulting in an extended address check in the pipeline which can have a performance impactload_hit_pre.hw_pfpipelineNot software-prefetch load dispatches that hit FB allocated for hardware prefetchevent=0x4c,period=100003,umask=0x200Non-SW-prefetch load dispatches that hit fill buffer allocated for H/W prefetchload_hit_pre.sw_pfpipelineNot software-prefetch load dispatches that hit FB allocated for software prefetchevent=0x4c,period=100003,umask=0x100Non-SW-prefetch load dispatches that hit fill buffer allocated for S/W prefetchlsd.uopspipelineNumber of Uops delivered by the LSDevent=0xa8,period=2000003,umask=0x100Number of uops delivered by the LSDmachine_clears.cyclespipelineCycles there was a Nuke. Account for both thread-specific and All Thread Nukesevent=0xc3,period=2000003,umask=0x100machine_clears.maskmovpipelineThis event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0event=0xc3,period=100003,umask=0x2000machine_clears.smcpipelineSelf-modifying code (SMC) detectedevent=0xc3,period=100003,umask=0x400This event is incremented when self-modifying code (SMC) is detected, which causes a machine clear.  Machine clears can have a significant performance impact if they are happening frequentlymove_elimination.int_eliminatedpipelineNumber of integer Move Elimination candidate uops that were eliminatedevent=0x58,period=1000003,umask=0x100Number of integer move elimination candidate uops that were eliminatedmove_elimination.int_not_eliminatedpipelineNumber of integer Move Elimination candidate uops that were not eliminatedevent=0x58,period=1000003,umask=0x400Number of integer move elimination candidate uops that were not eliminatedother_assists.any_wb_assistpipelineNumber of times any microcode assist is invoked by HW upon uop writebackevent=0xc1,period=100003,umask=0x4000Number of microcode assists invoked by HW upon uop writebackresource_stalls.anypipelineResource-related stall cycles  Spec update: HSD135event=0xa2,period=2000003,umask=0x100Cycles allocation is stalled due to resource related reason  Spec update: HSD135resource_stalls.robpipelineCycles stalled due to re-order buffer fullevent=0xa2,period=2000003,umask=0x1000resource_stalls.rspipelineCycles stalled due to no eligible RS entry availableevent=0xa2,period=2000003,umask=0x400resource_stalls.sbpipelineCycles stalled due to no store buffers available. (not including draining form sync)event=0xa2,period=2000003,umask=0x800This event counts cycles during which no instructions were allocated because no Store Buffers (SB) were availablerob_misc_events.lbr_insertspipelineCount cases of saving new LBRevent=0xcc,period=2000003,umask=0x2000Count cases of saving new LBR records by hardwarers_events.empty_cyclespipelineCycles when Reservation Station (RS) is empty for the threadevent=0x5e,period=2000003,umask=0x100This event counts cycles when the Reservation Station ( RS ) is empty for the thread. The RS is a structure that buffers allocated micro-ops from the Front-end. If there are many cycles when the RS is empty, it may represent an underflow of instructions delivered from the Front-enduops_dispatched_port.port_0pipelineCycles per thread when uops are executed in port 0event=0xa1,period=2000003,umask=0x100uops_dispatched_port.port_1pipelineCycles per thread when uops are executed in port 1event=0xa1,period=2000003,umask=0x200uops_dispatched_port.port_2pipelineCycles per thread when uops are executed in port 2event=0xa1,period=2000003,umask=0x400uops_dispatched_port.port_3pipelineCycles per thread when uops are executed in port 3event=0xa1,period=2000003,umask=0x800uops_dispatched_port.port_4pipelineCycles per thread when uops are executed in port 4event=0xa1,period=2000003,umask=0x1000uops_dispatched_port.port_5pipelineCycles per thread when uops are executed in port 5event=0xa1,period=2000003,umask=0x2000uops_dispatched_port.port_6pipelineCycles per thread when uops are executed in port 6event=0xa1,period=2000003,umask=0x4000uops_dispatched_port.port_7pipelineCycles per thread when uops are executed in port 7event=0xa1,period=2000003,umask=0x8000uops_executed.corepipelineNumber of uops executed on the core  Spec update: HSD30, HSM31event=0xb1,period=2000003,umask=0x200Counts total number of uops to be executed per-core each cycle  Spec update: HSD30, HSM31uops_executed.core_cycles_ge_1pipelineCycles at least 1 micro-op is executed from any thread on physical core  Spec update: HSD30, HSM31event=0xb1,cmask=1,period=2000003,umask=0x200uops_executed.core_cycles_ge_2pipelineCycles at least 2 micro-op is executed from any thread on physical core  Spec update: HSD30, HSM31event=0xb1,cmask=2,period=2000003,umask=0x200uops_executed.core_cycles_ge_3pipelineCycles at least 3 micro-op is executed from any thread on physical core  Spec update: HSD30, HSM31event=0xb1,cmask=3,period=2000003,umask=0x200uops_executed.core_cycles_ge_4pipelineCycles at least 4 micro-op is executed from any thread on physical core  Spec update: HSD30, HSM31event=0xb1,cmask=4,period=2000003,umask=0x200uops_executed.core_cycles_nonepipelineCycles with no micro-ops executed from any thread on physical core  Spec update: HSD30, HSM31event=0xb1,inv=1,period=2000003,umask=0x200uops_executed.cycles_ge_1_uop_execpipelineCycles where at least 1 uop was executed per-thread  Spec update: HSD144, HSD30, HSM31event=0xb1,cmask=1,period=2000003,umask=0x100This events counts the cycles where at least one uop was executed. It is counted per thread  Spec update: HSD144, HSD30, HSM31uops_executed.cycles_ge_2_uops_execpipelineCycles where at least 2 uops were executed per-thread  Spec update: HSD144, HSD30, HSM31event=0xb1,cmask=2,period=2000003,umask=0x100This events counts the cycles where at least two uop were executed. It is counted per thread  Spec update: HSD144, HSD30, HSM31uops_executed.cycles_ge_3_uops_execpipelineCycles where at least 3 uops were executed per-thread  Spec update: HSD144, HSD30, HSM31event=0xb1,cmask=3,period=2000003,umask=0x100This events counts the cycles where at least three uop were executed. It is counted per thread  Spec update: HSD144, HSD30, HSM31uops_executed.cycles_ge_4_uops_execpipelineCycles where at least 4 uops were executed per-thread  Spec update: HSD144, HSD30, HSM31event=0xb1,cmask=4,period=2000003,umask=0x100uops_executed.stall_cyclespipelineCounts number of cycles no uops were dispatched to be executed on this thread  Spec update: HSD144, HSD30, HSM31event=0xb1,cmask=1,inv=1,period=2000003,umask=0x100uops_executed_port.port_0pipelineCycles per thread when uops are executed in port 0event=0xa1,period=2000003,umask=0x100Cycles which a uop is dispatched on port 0 in this threaduops_executed_port.port_1pipelineCycles per thread when uops are executed in port 1event=0xa1,period=2000003,umask=0x200Cycles which a uop is dispatched on port 1 in this threaduops_executed_port.port_2pipelineCycles per thread when uops are executed in port 2event=0xa1,period=2000003,umask=0x400Cycles which a uop is dispatched on port 2 in this threaduops_executed_port.port_3pipelineCycles per thread when uops are executed in port 3event=0xa1,period=2000003,umask=0x800Cycles which a uop is dispatched on port 3 in this threaduops_executed_port.port_4pipelineCycles per thread when uops are executed in port 4event=0xa1,period=2000003,umask=0x1000Cycles which a uop is dispatched on port 4 in this threaduops_executed_port.port_5pipelineCycles per thread when uops are executed in port 5event=0xa1,period=2000003,umask=0x2000Cycles which a uop is dispatched on port 5 in this threaduops_executed_port.port_6pipelineCycles per thread when uops are executed in port 6event=0xa1,period=2000003,umask=0x4000Cycles which a uop is dispatched on port 6 in this threaduops_executed_port.port_7pipelineCycles per thread when uops are executed in port 7event=0xa1,period=2000003,umask=0x8000Cycles which a uop is dispatched on port 7 in this threaduops_issued.anypipelineUops that Resource Allocation Table (RAT) issues to Reservation Station (RS)event=0xe,period=2000003,umask=0x100This event counts the number of uops issued by the Front-end of the pipeline to the Back-end. This event is counted at the allocation stage and will count both retired and non-retired uopsuops_issued.core_stall_cyclespipelineCycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threadsevent=0xe,any=1,cmask=1,inv=1,period=2000003,umask=0x100uops_issued.flags_mergepipelineNumber of flags-merge uops being allocated. Such uops considered perf sensitive; added by GSR u-archevent=0xe,period=2000003,umask=0x1000Number of flags-merge uops allocated. Such uops add delayuops_issued.single_mulpipelineNumber of Multiply packed/scalar single precision uops allocatedevent=0xe,period=2000003,umask=0x4000Number of multiply packed/scalar single precision uops allocateduops_issued.slow_leapipelineNumber of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or notevent=0xe,period=2000003,umask=0x2000Number of slow LEA or similar uops allocated. Such uop has 3 sources (for example, 2 sources + immediate) regardless of whether it is a result of LEA instruction or notuops_issued.stall_cyclespipelineCycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the threadevent=0xe,cmask=1,inv=1,period=2000003,umask=0x100uops_retired.allpipelineActually retired uops (Precise event)event=0xc2,period=2000003,umask=0x100Counts the number of micro-ops retired. Use Cmask=1 and invert to count active cycles or stalled cycles (Precise event)uops_retired.core_stall_cyclespipelineCycles without actually retired uopsevent=0xc2,any=1,cmask=1,inv=1,period=2000003,umask=0x100uops_retired.retire_slotspipelineRetirement slots used (Precise event)event=0xc2,period=2000003,umask=0x200This event counts the number of retirement slots used each cycle.  There are potentially 4 slots that can be used each cycle - meaning, 4 uops or 4 instructions could retire each cycle (Precise event)uops_retired.stall_cyclespipelineCycles without actually retired uopsevent=0xc2,cmask=1,inv=1,period=2000003,umask=0x100uops_retired.total_cyclespipelineCycles with less than 10 actually retired uopsevent=0xc2,cmask=16,inv=1,period=2000003,umask=0x100unc_cbo_cache_lookup.any_esuncore cacheL3 Lookup any request that access cache and found line in E or S-stateevent=0x34,umask=0x8601unc_cbo_cache_lookup.any_iuncore cacheL3 Lookup any request that access cache and found line in I-stateevent=0x34,umask=0x8801unc_cbo_cache_lookup.any_muncore cacheL3 Lookup any request that access cache and found line in M-stateevent=0x34,umask=0x8101unc_cbo_cache_lookup.any_mesiuncore cacheL3 Lookup any request that access cache and found line in MESI-stateevent=0x34,umask=0x8f01unc_cbo_cache_lookup.extsnp_esuncore cacheL3 Lookup external snoop request that access cache and found line in E or S-stateevent=0x34,umask=0x4601unc_cbo_cache_lookup.extsnp_iuncore cacheL3 Lookup external snoop request that access cache and found line in I-stateevent=0x34,umask=0x4801unc_cbo_cache_lookup.extsnp_muncore cacheL3 Lookup external snoop request that access cache and found line in M-stateevent=0x34,umask=0x4101unc_cbo_cache_lookup.extsnp_mesiuncore cacheL3 Lookup external snoop request that access cache and found line in MESI-stateevent=0x34,umask=0x4f01unc_cbo_cache_lookup.read_esuncore cacheL3 Lookup read request that access cache and found line in E or S-stateevent=0x34,umask=0x1601unc_cbo_cache_lookup.read_iuncore cacheL3 Lookup read request that access cache and found line in I-stateevent=0x34,umask=0x1801unc_cbo_cache_lookup.read_muncore cacheL3 Lookup read request that access cache and found line in M-stateevent=0x34,umask=0x1101unc_cbo_cache_lookup.read_mesiuncore cacheL3 Lookup read request that access cache and found line in any MESI-stateevent=0x34,umask=0x1f01unc_cbo_cache_lookup.write_esuncore cacheL3 Lookup write request that access cache and found line in E or S-stateevent=0x34,umask=0x2601unc_cbo_cache_lookup.write_iuncore cacheL3 Lookup write request that access cache and found line in I-stateevent=0x34,umask=0x2801unc_cbo_cache_lookup.write_muncore cacheL3 Lookup write request that access cache and found line in M-stateevent=0x34,umask=0x2101unc_cbo_cache_lookup.write_mesiuncore cacheL3 Lookup write request that access cache and found line in MESI-stateevent=0x34,umask=0x2f01unc_cbo_xsnp_response.hitm_evictionuncore cacheA cross-core snoop resulted from L3 Eviction which hits a modified line in some processor coreevent=0x22,umask=0x8801unc_cbo_xsnp_response.hitm_externaluncore cacheAn external snoop hits a modified line in some processor coreevent=0x22,umask=0x2801unc_cbo_xsnp_response.hit_evictionuncore cacheA cross-core snoop resulted from L3 Eviction which hits a non-modified line in some processor coreevent=0x22,umask=0x8401unc_cbo_xsnp_response.hit_externaluncore cacheAn external snoop hits a non-modified line in some processor coreevent=0x22,umask=0x2401unc_cbo_xsnp_response.miss_externaluncore cacheAn external snoop misses in some processor coreevent=0x22,umask=0x2101unc_arb_coh_trk_occupancy.alluncore interconnectEach cycle count number of valid entries in Coherency Tracker queue from allocation till deallocation. Aperture requests (snoops) appear as NC decoded internally and become coherent (snoop L3, access memory)event=0x83,umask=0x101Each cycle count number of valid entries in Coherency Tracker queue from allocation till deallocation. Aperture requests (snoops) appear as NC decoded internally and become coherent (snoop L3, access memory)unc_arb_trk_occupancy.cycles_with_any_requestuncore interconnectCycles with at least one request outstanding is waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLCevent=0x80,cmask=1,umask=0x101dtlb_load_misses.miss_causes_a_walkvirtual memoryLoad misses in all DTLB levels that cause page walksevent=0x8,period=100003,umask=0x100Misses in all TLB levels that cause a page walk of any page sizedtlb_load_misses.pde_cache_missvirtual memoryDTLB demand load misses with low part of linear-to-physical address translation missedevent=0x8,period=100003,umask=0x8000DTLB demand load misses with low part of linear-to-physical address translation misseddtlb_load_misses.stlb_hitvirtual memoryLoad operations that miss the first DTLB level but hit the second and do not cause page walksevent=0x8,period=2000003,umask=0x6000Number of cache load STLB hits. No page walkdtlb_load_misses.stlb_hit_2mvirtual memoryLoad misses that miss the  DTLB and hit the STLB (2M)event=0x8,period=2000003,umask=0x4000This event counts load operations from a 2M page that miss the first DTLB level but hit the second and do not cause page walksdtlb_load_misses.stlb_hit_4kvirtual memoryLoad misses that miss the  DTLB and hit the STLB (4K)event=0x8,period=2000003,umask=0x2000This event counts load operations from a 4K page that miss the first DTLB level but hit the second and do not cause page walksdtlb_load_misses.walk_completedvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page sizeevent=0x8,period=100003,umask=0xe00Completed page walks in any TLB of any page size due to demand load missesdtlb_load_misses.walk_completed_1gvirtual memoryLoad miss in all TLB levels causes a page walk that completes. (1G)event=0x8,period=2000003,umask=0x800dtlb_load_misses.walk_completed_2m_4mvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (2M/4M)event=0x8,period=2000003,umask=0x400Completed page walks due to demand load misses that caused 2M/4M page walks in any TLB levelsdtlb_load_misses.walk_completed_4kvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (4K)event=0x8,period=2000003,umask=0x200Completed page walks due to demand load misses that caused 4K page walks in any TLB levelsdtlb_load_misses.walk_durationvirtual memoryCycles when PMH is busy with page walksevent=0x8,period=2000003,umask=0x1000This event counts cycles when the  page miss handler (PMH) is servicing page walks caused by DTLB load missesdtlb_store_misses.miss_causes_a_walkvirtual memoryStore misses in all DTLB levels that cause page walksevent=0x49,period=100003,umask=0x100Miss in all TLB levels causes a page walk of any page size (4K/2M/4M/1G)dtlb_store_misses.pde_cache_missvirtual memoryDTLB store misses with low part of linear-to-physical address translation missedevent=0x49,period=100003,umask=0x8000DTLB store misses with low part of linear-to-physical address translation misseddtlb_store_misses.stlb_hitvirtual memoryStore operations that miss the first TLB level but hit the second and do not cause page walksevent=0x49,period=100003,umask=0x6000Store operations that miss the first TLB level but hit the second and do not cause page walksdtlb_store_misses.stlb_hit_2mvirtual memoryStore misses that miss the  DTLB and hit the STLB (2M)event=0x49,period=100003,umask=0x4000This event counts store operations from a 2M page that miss the first DTLB level but hit the second and do not cause page walksdtlb_store_misses.stlb_hit_4kvirtual memoryStore misses that miss the  DTLB and hit the STLB (4K)event=0x49,period=100003,umask=0x2000This event counts store operations from a 4K page that miss the first DTLB level but hit the second and do not cause page walksdtlb_store_misses.walk_completedvirtual memoryStore misses in all DTLB levels that cause completed page walksevent=0x49,period=100003,umask=0xe00Completed page walks due to store miss in any TLB levels of any page size (4K/2M/4M/1G)dtlb_store_misses.walk_completed_1gvirtual memoryStore misses in all DTLB levels that cause completed page walks. (1G)event=0x49,period=100003,umask=0x800dtlb_store_misses.walk_completed_2m_4mvirtual memoryStore misses in all DTLB levels that cause completed page walks (2M/4M)event=0x49,period=100003,umask=0x400Completed page walks due to store misses in one or more TLB levels of 2M/4M page structuredtlb_store_misses.walk_completed_4kvirtual memoryStore miss in all TLB levels causes a page walk that completes. (4K)event=0x49,period=100003,umask=0x200Completed page walks due to store misses in one or more TLB levels of 4K page structuredtlb_store_misses.walk_durationvirtual memoryCycles when PMH is busy with page walksevent=0x49,period=100003,umask=0x1000This event counts cycles when the  page miss handler (PMH) is servicing page walks caused by DTLB store missesept.walk_cyclesvirtual memoryCycle count for an Extended Page table walkevent=0x4f,period=2000003,umask=0x1000itlb.itlb_flushvirtual memoryFlushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pagesevent=0xae,period=100003,umask=0x100Counts the number of ITLB flushes, includes 4k/2M/4M pagesitlb_misses.miss_causes_a_walkvirtual memoryMisses at all ITLB levels that cause page walksevent=0x85,period=100003,umask=0x100Misses in ITLB that causes a page walk of any page sizeitlb_misses.stlb_hitvirtual memoryOperations that miss the first ITLB level but hit the second and do not cause any page walksevent=0x85,period=100003,umask=0x6000ITLB misses that hit STLB. No page walkitlb_misses.stlb_hit_2mvirtual memoryCode misses that miss the  DTLB and hit the STLB (2M)event=0x85,period=100003,umask=0x4000ITLB misses that hit STLB (2M)itlb_misses.stlb_hit_4kvirtual memoryCore misses that miss the  DTLB and hit the STLB (4K)event=0x85,period=100003,umask=0x2000ITLB misses that hit STLB (4K)itlb_misses.walk_completedvirtual memoryMisses in all ITLB levels that cause completed page walksevent=0x85,period=100003,umask=0xe00Completed page walks in ITLB of any page sizeitlb_misses.walk_completed_1gvirtual memoryStore miss in all TLB levels causes a page walk that completes. (1G)event=0x85,period=100003,umask=0x800itlb_misses.walk_completed_2m_4mvirtual memoryCode miss in all TLB levels causes a page walk that completes. (2M/4M)event=0x85,period=100003,umask=0x400Completed page walks due to misses in ITLB 2M/4M page entriesitlb_misses.walk_completed_4kvirtual memoryCode miss in all TLB levels causes a page walk that completes. (4K)event=0x85,period=100003,umask=0x200Completed page walks due to misses in ITLB 4K page entriesitlb_misses.walk_durationvirtual memoryCycles when PMH is busy with page walksevent=0x85,period=100003,umask=0x1000This event counts cycles when the  page miss handler (PMH) is servicing page walks caused by ITLB missespage_walker_loads.dtlb_l1virtual memoryNumber of DTLB page walker hits in the L1+FBevent=0xbc,period=2000003,umask=0x1100Number of DTLB page walker loads that hit in the L1+FBpage_walker_loads.dtlb_l2virtual memoryNumber of DTLB page walker hits in the L2event=0xbc,period=2000003,umask=0x1200Number of DTLB page walker loads that hit in the L2page_walker_loads.dtlb_l3virtual memoryNumber of DTLB page walker hits in the L3 + XSNP  Spec update: HSD25event=0xbc,period=2000003,umask=0x1400Number of DTLB page walker loads that hit in the L3  Spec update: HSD25page_walker_loads.dtlb_memoryvirtual memoryNumber of DTLB page walker hits in Memory  Spec update: HSD25event=0xbc,period=2000003,umask=0x1800Number of DTLB page walker loads from memory  Spec update: HSD25page_walker_loads.ept_dtlb_l1virtual memoryCounts the number of Extended Page Table walks from the DTLB that hit in the L1 and FBevent=0xbc,period=2000003,umask=0x4100page_walker_loads.ept_dtlb_l2virtual memoryCounts the number of Extended Page Table walks from the DTLB that hit in the L2event=0xbc,period=2000003,umask=0x4200page_walker_loads.ept_dtlb_l3virtual memoryCounts the number of Extended Page Table walks from the DTLB that hit in the L3event=0xbc,period=2000003,umask=0x4400page_walker_loads.ept_dtlb_memoryvirtual memoryCounts the number of Extended Page Table walks from the DTLB that hit in memoryevent=0xbc,period=2000003,umask=0x4800page_walker_loads.ept_itlb_l1virtual memoryCounts the number of Extended Page Table walks from the ITLB that hit in the L1 and FBevent=0xbc,period=2000003,umask=0x8100page_walker_loads.ept_itlb_l2virtual memoryCounts the number of Extended Page Table walks from the ITLB that hit in the L2event=0xbc,period=2000003,umask=0x8200page_walker_loads.ept_itlb_l3virtual memoryCounts the number of Extended Page Table walks from the ITLB that hit in the L2event=0xbc,period=2000003,umask=0x8400page_walker_loads.ept_itlb_memoryvirtual memoryCounts the number of Extended Page Table walks from the ITLB that hit in memoryevent=0xbc,period=2000003,umask=0x8800page_walker_loads.itlb_l1virtual memoryNumber of ITLB page walker hits in the L1+FBevent=0xbc,period=2000003,umask=0x2100Number of ITLB page walker loads that hit in the L1+FBpage_walker_loads.itlb_l2virtual memoryNumber of ITLB page walker hits in the L2event=0xbc,period=2000003,umask=0x2200Number of ITLB page walker loads that hit in the L2page_walker_loads.itlb_l3virtual memoryNumber of ITLB page walker hits in the L3 + XSNP  Spec update: HSD25event=0xbc,period=2000003,umask=0x2400Number of ITLB page walker loads that hit in the L3  Spec update: HSD25page_walker_loads.itlb_memoryvirtual memoryNumber of ITLB page walker hits in Memory  Spec update: HSD25event=0xbc,period=2000003,umask=0x2800Number of ITLB page walker loads from memory  Spec update: HSD25tlb_flush.dtlb_threadvirtual memoryDTLB flush attempts of the thread-specific entriesevent=0xbd,period=100003,umask=0x100DTLB flush attempts of the thread-specific entriestlb_flush.stlb_anyvirtual memorySTLB flush attemptsevent=0xbd,period=100003,umask=0x2000Count number of STLB flush attemptsmem_load_uops_l3_miss_retired.remote_dramcacheRetired load uop whose Data Source was: remote DRAM either Snoop not needed or Snoop Miss (RspI)  Supports address when precise.  Spec update: HSD29, HSM30 (Precise event)event=0xd3,period=100003,umask=0x400mem_load_uops_l3_miss_retired.remote_fwdcacheRetired load uop whose Data Source was: forwarded from remote cache  Supports address when precise.  Spec update: HSM30 (Precise event)event=0xd3,period=100003,umask=0x2000mem_load_uops_l3_miss_retired.remote_hitmcacheRetired load uop whose Data Source was: Remote cache HITM  Supports address when precise.  Spec update: HSM30 (Precise event)event=0xd3,period=100003,umask=0x1000offcore_response.demand_code_rd.llc_hit.hitm_other_corecacheCounts all demand code reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000400offcore_response.demand_code_rd.llc_hit.hit_other_core_no_fwdcacheCounts all demand code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000400offcore_response.demand_data_rd.llc_hit.hitm_other_corecacheCounts demand data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100offcore_response.demand_data_rd.llc_hit.hit_other_core_no_fwdcacheCounts demand data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100offcore_response.demand_rfo.llc_hit.hit_other_core_no_fwdcacheCounts all demand data writes (RFOs) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000200offcore_response.pf_l2_code_rd.llc_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) code reads hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C004000offcore_response.pf_l2_data_rd.llc_hit.any_responsecacheCounts prefetch (that bring data to L2) data reads hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C001000offcore_response.pf_l2_rfo.llc_hit.any_responsecacheCounts all prefetch (that bring data to L2) RFOs hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C002000offcore_response.pf_llc_data_rd.llc_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) data reads hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C008000offcore_response.all_code_rd.llc_miss.local_drammemoryCounts all demand & prefetch code reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040024400offcore_response.all_data_rd.llc_miss.local_drammemoryCounts all demand & prefetch data reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040009100offcore_response.all_data_rd.llc_miss.remote_drammemoryCounts all demand & prefetch data reads miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63F80009100offcore_response.all_data_rd.llc_miss.remote_hit_forwardmemoryCounts all demand & prefetch data reads miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0009100offcore_response.all_reads.llc_miss.local_drammemoryCounts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x6004007F700offcore_response.all_reads.llc_miss.remote_drammemoryCounts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63F8007F700offcore_response.all_reads.llc_miss.remote_hit_forwardmemoryCounts all data/code/rfo reads (demand & prefetch) miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC007F700offcore_response.all_rfo.llc_miss.local_drammemoryCounts all demand & prefetch RFOs miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040012200offcore_response.demand_code_rd.llc_miss.any_responsememoryCounts all demand code reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000400offcore_response.demand_code_rd.llc_miss.local_drammemoryCounts all demand code reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040000400offcore_response.demand_data_rd.llc_miss.any_responsememoryCounts demand data reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000100offcore_response.demand_data_rd.llc_miss.local_drammemoryCounts demand data reads miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040000100offcore_response.demand_rfo.llc_miss.local_drammemoryCounts all demand data writes (RFOs) miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040000200offcore_response.pf_l2_code_rd.llc_miss.any_responsememoryCounts all prefetch (that bring data to LLC only) code reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0004000offcore_response.pf_l2_data_rd.llc_miss.any_responsememoryCounts prefetch (that bring data to L2) data reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0001000offcore_response.pf_l2_rfo.llc_miss.any_responsememoryCounts all prefetch (that bring data to L2) RFOs miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0002000offcore_response.pf_llc_data_rd.llc_miss.any_responsememoryCounts all prefetch (that bring data to LLC only) data reads miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0008000unc_c_llc_victims.s_stateuncore cacheLines in S Stateevent=0x37,umask=0x401Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_ring_ad_used.alluncore cacheAD Ring In Use; Allevent=0x1b,umask=0xf01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.downuncore cacheAD Ring In Use; Downevent=0x1b,umask=0xc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.down_evenuncore cacheAD Ring In Use; Down and Evenevent=0x1b,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarityunc_c_ring_ad_used.down_odduncore cacheAD Ring In Use; Down and Oddevent=0x1b,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_c_ring_ad_used.upuncore cacheAD Ring In Use; Upevent=0x1b,umask=0x301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.up_evenuncore cacheAD Ring In Use; Up and Evenevent=0x1b,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_c_ring_ad_used.up_odduncore cacheAD Ring In Use; Up and Oddevent=0x1b,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_c_ring_ak_used.alluncore cacheAK Ring In Use; Allevent=0x1c,umask=0xf01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.down_evenuncore cacheAK Ring In Use; Down and Evenevent=0x1c,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarityunc_c_ring_ak_used.down_odduncore cacheAK Ring In Use; Down and Oddevent=0x1c,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_c_ring_ak_used.up_evenuncore cacheAK Ring In Use; Up and Evenevent=0x1c,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_c_ring_ak_used.up_odduncore cacheAK Ring In Use; Up and Oddevent=0x1c,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_c_ring_bl_used.alluncore cacheBL Ring in Use; Downevent=0x1d,umask=0xf01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.down_evenuncore cacheBL Ring in Use; Down and Evenevent=0x1d,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarityunc_c_ring_bl_used.down_odduncore cacheBL Ring in Use; Down and Oddevent=0x1d,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_c_ring_bl_used.up_evenuncore cacheBL Ring in Use; Up and Evenevent=0x1d,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_c_ring_bl_used.up_odduncore cacheBL Ring in Use; Up and Oddevent=0x1d,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_c_ring_iv_used.anyuncore cacheBL Ring in Use; Anyevent=0x1e,umask=0xf01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in HSX  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarityunc_c_ring_iv_used.dnuncore cacheBL Ring in Use; Anyevent=0x1e,umask=0xc01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in HSX  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarityunc_c_ring_iv_used.downuncore cacheBL Ring in Use; Downevent=0x1e,umask=0xcc01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in HSX  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters for Down polarityunc_c_ring_iv_used.upuncore cacheBL Ring in Use; Anyevent=0x1e,umask=0x301Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in HSX  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarityunc_c_ring_sink_starved.aduncore cacheUNC_C_RING_SINK_STARVED.ADevent=0x6,umask=0x101unc_c_ring_sink_starved.akuncore cacheUNC_C_RING_SINK_STARVED.AKevent=0x6,umask=0x201unc_c_ring_sink_starved.bluncore cacheUNC_C_RING_SINK_STARVED.BLevent=0x6,umask=0x401unc_c_ring_sink_starved.ivuncore cacheUNC_C_RING_SINK_STARVED.IVevent=0x6,umask=0x801unc_c_tor_inserts.local_opcodeuncore cacheTOR Inserts; Local Memory - Opcode Matchedevent=0x35,umask=0x2101Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182).; All transactions, satisfied by an opcode,  inserted into the TOR that are satisfied by locally HOMed memoryunc_h_snoop_resp.rspsfwduncore cacheShared line forwarded from remote cacheevent=0x21,umask=0x80164BytesCounts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd.  This is returned when a remote caching agent forwards data but holds on to its currently copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_h_snp_resp_recv_local.rspsfwduncore cacheSnoop Responses Received Local; RspSFwdevent=0x60,umask=0x801Number of snoop responses received for a Local  request; Filters for a snoop response of RspSFwd.  This is returned when a remote caching agent forwards data but holds on to its currently copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_i_transactions.writesuncore interconnectInbound Transaction Count; Writesevent=0x16,umask=0x201Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Trackes only write requests.  Each write request should have a prefetch, so there is no need to explicitly track these requests.  For writes that are tickled and have to retry, the counter will be incremented for each retryunc_q_clockticksuncore interconnectNumber of qfclksevent=0x1401Counts the number of clocks in the QPI LL.  This clock runs at 1/4th the GT/s speed of the QPI link.  For example, a 4GT/s link will have qfclk or 1GHz.  HSX does not support dynamic link speeds, so this frequency is fixedunc_q_rxl_crc_errors.normal_opuncore interconnectCRC Errors Detected; Normal Operationsevent=0x3,umask=0x201Number of CRC errors detected in the QPI Agent.  Each QPI flit incorporates 8 bits of CRC for error detection.  This counts the number of flits where the CRC was able to detect an error.  After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it).; CRC errors detected during normal operationunc_s_ring_ad_used.down_evenuncore interconnectAD Ring In Use; Down and Eventevent=0x1b,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarityunc_s_ring_ad_used.down_odduncore interconnectAD Ring In Use; Down and Oddevent=0x1b,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_s_ring_ad_used.up_evenuncore interconnectAD Ring In Use; Up and Evenevent=0x1b,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_s_ring_ad_used.up_odduncore interconnectAD Ring In Use; Up and Oddevent=0x1b,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_s_ring_ak_used.down_evenuncore interconnectAK Ring In Use; Down and Eventevent=0x1c,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarityunc_s_ring_ak_used.down_odduncore interconnectAK Ring In Use; Down and Oddevent=0x1c,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_s_ring_ak_used.up_evenuncore interconnectAK Ring In Use; Up and Evenevent=0x1c,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_s_ring_ak_used.up_odduncore interconnectAK Ring In Use; Up and Oddevent=0x1c,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_s_ring_bl_used.down_evenuncore interconnectBL Ring in Use; Down and Eventevent=0x1d,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarityunc_s_ring_bl_used.down_odduncore interconnectBL Ring in Use; Down and Oddevent=0x1d,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarityunc_s_ring_bl_used.up_evenuncore interconnectBL Ring in Use; Up and Evenevent=0x1d,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarityunc_s_ring_bl_used.up_odduncore interconnectBL Ring in Use; Up and Oddevent=0x1d,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarityunc_u_clockticksuncore interconnectUNC_U_CLOCKTICKSevent=001unc_m_clockticksuncore memoryDRAM Clockticksevent=001unc_p_clockticksuncore powerpclk Cyclesevent=001The PCU runs off a fixed 800 MHz clock.  This event counts the number of pclk cycles measured while the counter was enabled.  The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall timeunc_p_freq_band0_cyclesuncore powerFrequency Residencyevent=0xb01Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter.  One can use all four counters with this event, so it is possible to track up to 4 configurable bands.  One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequencyunc_p_freq_band1_cyclesuncore powerFrequency Residencyevent=0xc01Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter.  One can use all four counters with this event, so it is possible to track up to 4 configurable bands.  One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequencyunc_p_freq_band2_cyclesuncore powerFrequency Residencyevent=0xd01Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter.  One can use all four counters with this event, so it is possible to track up to 4 configurable bands.  One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequencyunc_p_freq_band3_cyclesuncore powerFrequency Residencyevent=0xe01Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter.  One can use all four counters with this event, so it is possible to track up to 4 configurable bands.  One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequencyunc_p_ufs_transitions_no_changeuncore powerUNC_P_UFS_TRANSITIONS_NO_CHANGEevent=0x7901Ring GV with same final and initial frequencyl1d_pend_miss.l2_stallcacheNumber of cycles a demand request has waited due to L1D due to lack of L2 resourcesevent=0x48,period=1000003,umask=0x400Counts number of cycles a demand request has waited due to L1D due to lack of L2 resources. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accessesl2_lines_out.non_silentcacheModified cache lines that are evicted by L2 cache when triggered by an L2 cache fillevent=0xf2,period=200003,umask=0x200Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3l2_lines_out.silentcacheNon-modified cache lines that are silently dropped by L2 cache when triggered by an L2 cache fillevent=0xf2,period=200003,umask=0x100Counts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared or Exclusive state. A non-threaded eventl2_lines_out.useless_hwpfcacheCache lines that have been L2 hardware prefetched but not used by demand accessesevent=0xf2,period=200003,umask=0x400Counts the number of cache lines that have been prefetched by the L2 hardware prefetcher but not used by demand access when evicted from the L2 cachel2_rqsts.misscacheThis event is deprecatedevent=0x24,period=200003,umask=0x3f10l2_rqsts.referencescacheThis event is deprecatedevent=0x24,period=200003,umask=0xff10mem_load_misc_retired.uccacheRetired instructions with at least 1 uncacheable load or Bus Lock  Supports address when precise (Precise event)event=0xd4,period=100007,umask=0x400Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access (Bus Lock)  Supports address when precise (Precise event)ocr.demand_code_rd.l3_hit.anycacheCounts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sent or notevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C000400ocr.demand_code_rd.l3_hit.snoop_hitmcacheCounts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modifiedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000400ocr.demand_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not requiredevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000400ocr.demand_code_rd.l3_hit.snoop_misscacheCounts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sent but no other cores had the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000400ocr.demand_code_rd.l3_hit.snoop_not_neededcacheCounts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was not needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000400ocr.demand_code_rd.l3_hit.snoop_sentcacheCounts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sentevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C000400ocr.demand_data_rd.l3_hit.anycacheCounts demand data reads that hit a cacheline in the L3 where a snoop was sent or notevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C000100ocr.demand_data_rd.l3_hit.snoop_hitmcacheCounts demand data reads that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modifiedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100ocr.demand_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts demand data reads that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not requiredevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100ocr.demand_data_rd.l3_hit.snoop_misscacheCounts demand data reads that hit a cacheline in the L3 where a snoop was sent but no other cores had the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000100ocr.demand_data_rd.l3_hit.snoop_not_neededcacheCounts demand data reads that hit a cacheline in the L3 where a snoop was not needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000100ocr.demand_data_rd.l3_hit.snoop_sentcacheCounts demand data reads that hit a cacheline in the L3 where a snoop was sentevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C000100ocr.demand_rfo.l3_hit.anycacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sent or notevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C000200ocr.demand_rfo.l3_hit.snoop_hitmcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modifiedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000200ocr.demand_rfo.l3_hit.snoop_hit_no_fwdcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not requiredevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000200ocr.demand_rfo.l3_hit.snoop_misscacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sent but no other cores had the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C000200ocr.demand_rfo.l3_hit.snoop_not_neededcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was not needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000200ocr.demand_rfo.l3_hit.snoop_sentcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sentevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C000200ocr.hwpf_l1d_and_swpf.l3_hit.anycacheCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was sent or notevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C040000ocr.hwpf_l1d_and_swpf.l3_hit.snoop_misscacheCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was sent but no other cores had the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C040000ocr.hwpf_l1d_and_swpf.l3_hit.snoop_not_neededcacheCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was not needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C040000ocr.hwpf_l2_data_rd.l3_hit.anycacheCounts hardware prefetch data reads (which bring data to L2)  that hit a cacheline in the L3 where a snoop was sent or notevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_hitmcacheCounts hardware prefetch data reads (which bring data to L2)  that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modifiedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts hardware prefetch data reads (which bring data to L2)  that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not requiredevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_misscacheCounts hardware prefetch data reads (which bring data to L2)  that hit a cacheline in the L3 where a snoop was sent but no other cores had the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_not_neededcacheCounts hardware prefetch data reads (which bring data to L2)  that hit a cacheline in the L3 where a snoop was not needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C001000ocr.hwpf_l2_data_rd.l3_hit.snoop_sentcacheCounts hardware prefetch data reads (which bring data to L2)  that hit a cacheline in the L3 where a snoop was sentevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C001000ocr.hwpf_l2_rfo.l3_hit.anycacheCounts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent or notevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C002000ocr.hwpf_l2_rfo.l3_hit.snoop_hitmcacheCounts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modifiedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C002000ocr.hwpf_l2_rfo.l3_hit.snoop_hit_no_fwdcacheCounts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not requiredevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C002000ocr.hwpf_l2_rfo.l3_hit.snoop_misscacheCounts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent but no other cores had the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C002000ocr.hwpf_l2_rfo.l3_hit.snoop_not_neededcacheCounts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was not needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C002000ocr.hwpf_l2_rfo.l3_hit.snoop_sentcacheCounts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sentevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C002000ocr.hwpf_l3.l3_hit.anycacheCounts hardware prefetches to the L3 only that hit a cacheline in the L3 where a snoop was sent or notevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C238000ocr.other.l3_hit.snoop_hit_no_fwdcacheCounts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not requiredevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C800000ocr.other.l3_hit.snoop_misscacheCounts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was sent but no other cores had the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C800000ocr.other.l3_hit.snoop_not_neededcacheCounts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was not needed to satisfy the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C800000ocr.other.l3_hit.snoop_sentcacheCounts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was sentevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C800000ocr.streaming_wr.l3_hit.anycacheCounts streaming stores that hit a cacheline in the L3 where a snoop was sent or notevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C080000offcore_requests.all_requestscacheCounts memory transactions sent to the uncoreevent=0xb0,period=100003,umask=0x8000Counts memory transactions sent to the uncore including requests initiated by the core, all L3 prefetches, reads resulting from page walks, and snoop responsesoffcore_requests_outstanding.all_data_rdcacheFor every cycle, increments by the number of outstanding data read requests pendingevent=0x60,period=1000003,umask=0x800For every cycle, increments by the number of outstanding data read requests pending.  Data read requests include cacheable demand reads and L2 prefetches, but do not include RFOs, code reads or prefetches to the L3.  Reads due to page walks resulting from any request type will also be counted.  Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestoroffcore_requests_outstanding.cycles_with_data_rdcacheCycles where at least 1 outstanding data read request is pendingevent=0x60,cmask=1,period=1000003,umask=0x800Cycles where at least 1 outstanding data read request is pending.  Data read requests include cacheable demand reads and L2 prefetches, but do not include RFOs, code reads or prefetches to the L3.  Reads due to page walks resulting from any request type will also be counted.  Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestoroffcore_requests_outstanding.cycles_with_demand_rfocacheCycles where at least 1 outstanding Demand RFO request is pendingevent=0x60,cmask=1,period=1000003,umask=0x400Cycles where at least 1 outstanding Demand RFO request is pending.   RFOs are initiated by a core as part of a data store operation.  Demand RFO requests include RFOs, locks, and ItoM transactions.  Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestoroffcore_requests_outstanding.demand_data_rdcacheFor every cycle, increments by the number of outstanding demand data read requests pendingevent=0x60,period=1000003,umask=0x100For every cycle, increments by the number of outstanding demand data read requests pending.   Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestoroffcore_requests_outstanding.demand_rfocacheStore Read transactions pending for off-core. Highly correlatedevent=0x60,period=1000003,umask=0x400Counts the number of off-core outstanding read-for-ownership (RFO) store transactions every cycle. An RFO transaction is considered to be in the Off-core outstanding state between L2 cache miss and transaction completionsq_misc.bus_lockcacheCounts bus locks, accounts for cache line split locks and UC locksevent=0xf4,period=100003,umask=0x1000Counts the more expensive bus lock needed to enforce cache coherency for certain memory accesses that need to be done atomically.  Can be created by issuing an atomic instruction (via the LOCK prefix) which causes a cache line split or accesses uncacheable memorysq_misc.sq_fullcacheCycles the queue waiting for offcore responses is fullevent=0xf4,period=100003,umask=0x400Counts the cycles for which the thread is active and the queue waiting for responses from the uncore cannot take any more entriessw_prefetch_access.ntacacheNumber of PREFETCHNTA instructions executedevent=0x32,period=100003,umask=0x100Counts the number of PREFETCHNTA instructions executedsw_prefetch_access.prefetchwcacheNumber of PREFETCHW instructions executedevent=0x32,period=100003,umask=0x800Counts the number of PREFETCHW instructions executedsw_prefetch_access.t0cacheNumber of PREFETCHT0 instructions executedevent=0x32,period=100003,umask=0x200Counts the number of PREFETCHT0 instructions executedsw_prefetch_access.t1_t2cacheNumber of PREFETCHT1 or PREFETCHT2 instructions executedevent=0x32,period=100003,umask=0x400Counts the number of PREFETCHT1 or PREFETCHT2 instructions executedfp_arith_inst_retired.scalarfloating pointNumber of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below.  Applies to SSE* and AVX* scalar, double and single precision floating-point: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB.  DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per elementevent=0xc7,period=1000003,umask=0x300Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB.  FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.vectorfloating pointNumber of any Vector retired FP arithmetic instructionsevent=0xc7,period=1000003,umask=0xfc00decode.lcpfrontendStalls caused by changing prefix length of the instruction. [This event is alias to ILD_STALL.LCP]event=0x87,period=500009,umask=0x100Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to ILD_STALL.LCP]dsb2mite_switches.countfrontendDecode Stream Buffer (DSB)-to-MITE transitions countevent=0xab,cmask=1,edge=1,period=100003,umask=0x200Counts the number of Decode Stream Buffer (DSB a.k.a. Uop Cache)-to-MITE speculative transitionsdsb2mite_switches.penalty_cyclesfrontendDSB-to-MITE switch true penalty cyclesevent=0xab,period=100003,umask=0x200Decode Stream Buffer (DSB) is a Uop-cache that holds translations of previously fetched instructions that were decoded by the legacy x86 decode pipeline (MITE). This event counts fetch penalty cycles when a transition occurs from DSB to MITEfrontend_retired.latency_ge_1frontendRetired instructions after front-end starvation of at least 1 cycle (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x50010600Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_128frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x50800600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_16frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x50100600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.latency_ge_2frontendRetired instructions after front-end starvation of at least 2 cycles (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x50020600Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_256frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x51000600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_32frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x50200600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.latency_ge_4frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x50040600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_512frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x52000600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_64frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x50400600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_8frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x1,frontend=0x50080600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event)icache_16b.ifdata_stallfrontendCycles where a code fetch is stalled due to L1 instruction cache miss. [This event is alias to ICACHE_DATA.STALLS]event=0x80,period=500009,umask=0x400Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularity. [This event is alias to ICACHE_DATA.STALLS]icache_64b.iftag_hitfrontendInstruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularityevent=0x83,period=200003,umask=0x100Counts instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity. Accounts for both cacheable and uncacheable accessesicache_64b.iftag_missfrontendInstruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularityevent=0x83,period=200003,umask=0x200Counts instruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularity. Accounts for both cacheable and uncacheable accessesicache_64b.iftag_stallfrontendCycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS]event=0x83,period=200003,umask=0x400Counts cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS]icache_data.stallsfrontendCycles where a code fetch is stalled due to L1 instruction cache miss. [This event is alias to ICACHE_16B.IFDATA_STALL]event=0x80,period=500009,umask=0x400Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularity. [This event is alias to ICACHE_16B.IFDATA_STALL]icache_tag.stallsfrontendCycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL]event=0x83,period=200003,umask=0x400Counts cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL]idq.dsb_cycles_okfrontendCycles DSB is delivering optimal number of Uopsevent=0x79,cmask=5,period=2000003,umask=0x800Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB)idq.mite_cycles_okfrontendCycles MITE is delivering optimal number of Uopsevent=0x79,cmask=5,period=2000003,umask=0x400Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB)idq.ms_cycles_anyfrontendCycles when uops are being delivered to IDQ while MS is busyevent=0x79,cmask=1,period=2000003,umask=0x3000Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Uops maybe initiated by Decode Stream Buffer (DSB) or MITEidq.ms_switchesfrontendNumber of switches from DSB or MITE to the MSevent=0x79,cmask=1,edge=1,period=100003,umask=0x3000Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequenceridq.ms_uopsfrontendUops delivered to IDQ while MS is busyevent=0x79,period=100003,umask=0x3000Counts the total number of uops delivered by the Microcode Sequencer (MS). Any instruction over 4 uops will be delivered by the MS. Some instructions such as transcendentals may additionally generate uops from the MSidq_uops_not_delivered.corefrontendUops not delivered by IDQ when backend of the machine is not stalledevent=0x9c,period=1000003,umask=0x100Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycleidq_uops_not_delivered.cycles_0_uops_deliv.corefrontendCycles when no uops are not delivered by the IDQ when backend of the machine is not stalledevent=0x9c,cmask=5,period=1000003,umask=0x100Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycleidq_uops_not_delivered.cycles_fe_was_okfrontendCycles when optimal number of uops was delivered to the back-end when the back-end is not stalledevent=0x9c,cmask=1,inv=1,period=1000003,umask=0x100Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cyclecycle_activity.cycles_l3_missmemoryCycles while L3 cache miss demand load is outstandingevent=0xa3,cmask=2,period=1000003,umask=0x200hle_retired.abortedmemoryNumber of times an HLE execution aborted due to any reasons (multiple categories may count as one)event=0xc8,period=100003,umask=0x400Counts the number of times HLE abort was triggeredhle_retired.aborted_eventsmemoryNumber of times an HLE execution aborted due to unfriendly events (such as interrupts)event=0xc8,period=100003,umask=0x8000Counts the number of times an HLE execution aborted due to unfriendly events (such as interrupts)hle_retired.aborted_memmemoryNumber of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts)event=0xc8,period=100003,umask=0x800Counts the number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts)hle_retired.aborted_unfriendlymemoryNumber of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.)event=0xc8,period=100003,umask=0x2000Counts the number of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.)hle_retired.commitmemoryNumber of times an HLE execution successfully committedevent=0xc8,period=100003,umask=0x200Counts the number of times HLE commit succeededhle_retired.startmemoryNumber of times an HLE execution startedevent=0xc8,period=100003,umask=0x100Counts the number of times we entered an HLE region. Does not count nested transactionsocr.demand_code_rd.l3_missmemoryCounts demand instruction fetches and L1 instruction cache prefetches that was not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0000400ocr.demand_data_rd.l3_missmemoryCounts demand data reads that was not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0000100ocr.demand_rfo.l3_missmemoryCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that was not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0000200ocr.hwpf_l1d_and_swpf.l3_missmemoryCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that was not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0040000ocr.hwpf_l2_data_rd.l3_missmemoryCounts hardware prefetch data reads (which bring data to L2)  that was not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0001000ocr.hwpf_l2_rfo.l3_missmemoryCounts hardware prefetch RFOs (which bring data to L2) that was not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0002000ocr.other.l3_missmemoryCounts miscellaneous requests, such as I/O and un-cacheable accesses that was not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0800000ocr.streaming_wr.l3_missmemoryCounts streaming stores that was not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC0080000offcore_requests.l3_miss_demand_data_rdmemoryCounts demand data read requests that miss the L3 cacheevent=0xb0,period=100003,umask=0x1000offcore_requests_outstanding.cycles_with_l3_miss_demand_data_rdmemoryCycles where at least one demand data read request known to have missed the L3 cache is pendingevent=0x60,cmask=1,period=1000003,umask=0x1000Cycles where at least one demand data read request known to have missed the L3 cache is pending.  Note that this does not capture all elapsed cycles while requests are outstanding - only cycles from when the requests were known to have missed the L3 cachetx_exec.misc2memoryCounts the number of times a class of instructions that may cause a transactional abort was executed inside a transactional regionevent=0x5d,period=100003,umask=0x200Counts Unfriendly TSX abort triggered by a vzeroupper instructiontx_exec.misc3memoryNumber of times an instruction execution caused the transactional nest count supported to be exceededevent=0x5d,period=100003,umask=0x400Counts Unfriendly TSX abort triggered by a nest count that is too deeptx_mem.abort_hle_elision_buffer_mismatchmemoryNumber of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision bufferevent=0x54,period=100003,umask=0x1000Counts the number of times a TSX Abort was triggered due to release/commit but data and address mismatchtx_mem.abort_hle_elision_buffer_not_emptymemoryNumber of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zeroevent=0x54,period=100003,umask=0x800Counts the number of times a TSX Abort was triggered due to commit but Lock Buffer not emptytx_mem.abort_hle_elision_buffer_unsupported_alignmentmemoryNumber of times an HLE transactional execution aborted due to an unsupported read alignment from the elision bufferevent=0x54,period=100003,umask=0x2000Counts the number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffertx_mem.abort_hle_store_to_elided_lockmemoryNumber of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision bufferevent=0x54,period=100003,umask=0x400Counts the number of times a TSX Abort was triggered due to a non-release/commit store to locktx_mem.hle_elision_buffer_fullmemoryNumber of times HLE lock could not be elided due to ElisionBufferAvailable being zeroevent=0x54,period=100003,umask=0x4000Counts the number of times we could not allocate Lock Buffercore_power.lvl0_turbo_licenseotherCore cycles where the core was running in a manner where Turbo may be clipped to the Non-AVX turbo scheduleevent=0x28,period=200003,umask=0x700Counts Core cycles where the core was running with power-delivery for baseline license level 0.  This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codescore_power.lvl1_turbo_licenseotherCore cycles where the core was running in a manner where Turbo may be clipped to the AVX2 turbo scheduleevent=0x28,period=200003,umask=0x1800Counts Core cycles where the core was running with power-delivery for license level 1.  This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructionscore_power.lvl2_turbo_licenseotherCore cycles where the core was running in a manner where Turbo may be clipped to the AVX512 turbo scheduleevent=0x28,period=200003,umask=0x2000Core cycles where the core was running with power-delivery for license level 2 (introduced in Skylake Server microarchtecture).  This includes high current AVX 512-bit instructionsocr.demand_code_rd.dramotherCounts demand instruction fetches and L1 instruction cache prefetches that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000400ocr.demand_code_rd.local_dramotherCounts demand instruction fetches and L1 instruction cache prefetches that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000400ocr.demand_data_rd.dramotherCounts demand data reads that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000100ocr.demand_data_rd.local_dramotherCounts demand data reads that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000100ocr.demand_rfo.any_responseotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200ocr.demand_rfo.dramotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000200ocr.demand_rfo.local_dramotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000200ocr.hwpf_l1d_and_swpf.any_responseotherCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040000ocr.hwpf_l1d_and_swpf.dramotherCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400040000ocr.hwpf_l1d_and_swpf.local_dramotherCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400040000ocr.hwpf_l2_data_rd.any_responseotherCounts hardware prefetch data reads (which bring data to L2)  that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001000ocr.hwpf_l2_data_rd.dramotherCounts hardware prefetch data reads (which bring data to L2)  that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400001000ocr.hwpf_l2_data_rd.local_dramotherCounts hardware prefetch data reads (which bring data to L2)  that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400001000ocr.hwpf_l2_rfo.any_responseotherCounts hardware prefetch RFOs (which bring data to L2) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002000ocr.hwpf_l2_rfo.dramotherCounts hardware prefetch RFOs (which bring data to L2) that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400002000ocr.hwpf_l2_rfo.local_dramotherCounts hardware prefetch RFOs (which bring data to L2) that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400002000ocr.other.any_responseotherCounts miscellaneous requests, such as I/O and un-cacheable accesses that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1800000ocr.other.dramotherCounts miscellaneous requests, such as I/O and un-cacheable accesses that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400800000ocr.other.local_dramotherCounts miscellaneous requests, such as I/O and un-cacheable accesses that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400800000ocr.streaming_wr.dramotherCounts streaming stores that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400080000ocr.streaming_wr.local_dramotherCounts streaming stores that DRAM supplied the requestevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400080000arith.divider_activepipelineCycles when divide unit is busy executing divide or square root operationsevent=0x14,cmask=1,period=1000003,umask=0x900Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operationsassists.anypipelineNumber of occurrences where a microcode assist is invoked by hardwareevent=0xc1,period=100003,umask=0x700Counts the number of occurrences where a microcode assist is invoked by hardware Examples include AD (page Access Dirty), FP and AVX related assistsbr_misp_retired.all_branchespipelineAll mispredicted branch instructions retired (Precise event)event=0xc5,period=5002100Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch.  When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event)br_misp_retired.condpipelineMispredicted conditional branch instructions retired (Precise event)event=0xc5,period=50021,umask=0x1100Counts mispredicted conditional branch instructions retired (Precise event)br_misp_retired.cond_ntakenpipelineMispredicted non-taken conditional branch instructions retired (Precise event)event=0xc5,period=50021,umask=0x1000Counts the number of conditional branch instructions retired that were mispredicted and the branch direction was not taken (Precise event)br_misp_retired.cond_takenpipelinenumber of branch instructions retired that were mispredicted and taken (Precise event)event=0xc5,period=50021,umask=0x100Counts taken conditional mispredicted branch instructions retired (Precise event)br_misp_retired.indirectpipelineAll miss-predicted indirect branch instructions retired (excluding RETs. TSX aborts is considered indirect branch) (Precise event)event=0xc5,period=50021,umask=0x8000Counts all miss-predicted indirect branch instructions retired (excluding RETs. TSX aborts is considered indirect branch) (Precise event)br_misp_retired.indirect_callpipelineMispredicted indirect CALL instructions retired (Precise event)event=0xc5,period=50021,umask=0x200Counts retired mispredicted indirect (near taken) CALL instructions, including both register and memory indirect (Precise event)br_misp_retired.near_takenpipelineNumber of near branch instructions retired that were mispredicted and taken (Precise event)event=0xc5,period=50021,umask=0x2000Counts number of near branch instructions retired that were mispredicted and taken (Precise event)br_misp_retired.retpipelineThis event counts the number of mispredicted ret instructions retired. Non PEBS (Precise event)event=0xc5,period=50021,umask=0x800This is a non-precise version (that is, does not use PEBS) of the event that counts mispredicted return instructions retired (Precise event)cpu_clk_unhalted.ref_tscpipelineReference cycles when the core is not in halt stateevent=0,period=2000003,umask=0x300Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this casecpu_clk_unhalted.ref_xclkpipelineCore crystal clock cycles when the thread is unhaltedevent=0x3c,period=25003,umask=0x100Counts core crystal clock cycles when the thread is unhaltedcycle_activity.stalls_mem_anypipelineExecution stalls while memory subsystem has an outstanding loadevent=0xa3,cmask=20,period=1000003,umask=0x1400ild_stall.lcppipelineStalls caused by changing prefix length of the instruction. [This event is alias to DECODE.LCP]event=0x87,period=500009,umask=0x100Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to DECODE.LCP]inst_retired.anypipelineNumber of instructions retired. Fixed Counter - architectural event (Precise event)event=0xc0,period=200000300Counts the number of instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter (Precise event)inst_retired.any_ppipelineNumber of instructions retired. General Counter - architectural event (Precise event)event=0xc0,period=200000300Counts the number of instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter (Precise event)inst_retired.noppipelineNumber of all retired NOP instructions (Precise event)event=0xc0,period=2000003,umask=0x200inst_retired.prec_distpipelinePrecise instruction retired event with a reduced effect of PEBS shadow in IP distribution (Precise event)event=0,period=2000003,umask=0x100A version of INST_RETIRED that allows for a more unbiased distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR) feature to mitigate some bias in how retired instructions get sampled. Use on Fixed Counter 0 (Precise event)inst_retired.stall_cyclespipelineCycles without actually retired instructionsevent=0xc0,cmask=1,inv=1,period=1000003,umask=0x100This event counts cycles without actually retired instructionsint_misc.all_recovery_cyclespipelineCycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stallevent=0xd,cmask=1,period=2000003,umask=0x300Counts cycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stallint_misc.clears_countpipelineClears speculative countevent=0xd,cmask=1,edge=1,period=500009,umask=0x100Counts the number of speculative clears due to any type of branch misprediction or machine clearsint_misc.clear_resteer_cyclespipelineCounts cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered pathevent=0xd,period=500009,umask=0x8000Cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered pathint_misc.recovery_cyclespipelineCore cycles the allocator was stalled due to recovery from earlier clear event for this threadevent=0xd,period=500009,umask=0x100Counts core cycles when the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear eventint_misc.uop_droppingpipelineTMA slots where uops got droppedevent=0xd,period=1000003,umask=0x1000Estimated number of Top-down Microarchitecture Analysis slots that got dropped due to non front-end reasonsld_blocks.no_srpipelineThe number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useevent=0x3,period=100003,umask=0x800Counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useld_blocks_partial.address_aliaspipelineFalse dependencies due to partial compare on addressevent=0x7,period=100003,umask=0x100Counts the number of times a load got blocked due to false dependencies due to partial compare on addresslsd.cycles_okpipelineCycles optimal number of Uops delivered by the LSD, but did not come from the decoderevent=0xa8,cmask=5,period=2000003,umask=0x100Counts the cycles when optimal number of uops is delivered by the LSD (Loop-stream detector)misc_retired.lbr_insertspipelineIncrements whenever there is an update to the LBR arrayevent=0xcc,period=100003,umask=0x2000Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR to be enabled properlymisc_retired.pause_instpipelineNumber of retired PAUSE instructions. This event is not supported on first SKL and KBL productsevent=0xcc,period=100003,umask=0x4000Counts number of retired PAUSE instructions. This event is not supported on first SKL and KBL productsrs_events.empty_cyclespipelineCycles when Reservation Station (RS) is empty for the threadevent=0x5e,period=1000003,umask=0x100Counts cycles during which the reservation station (RS) is empty for this logical processor. This is usually caused when the front-end pipeline runs into stravation periods (e.g. branch mispredictions or i-cache misses)rs_events.empty_endpipelineCounts end of periods where the Reservation Station (RS) was emptyevent=0x5e,cmask=1,edge=1,inv=1,period=100003,umask=0x100Counts end of periods where the Reservation Station (RS) was empty. Could be useful to closely sample on front-end latency issues (see the FRONTEND_RETIRED event of designated precise events)topdown.backend_bound_slotspipelineTMA slots where no uops were being issued due to lack of back-end resourcesevent=0xa4,period=10000003,umask=0x200Counts the number of Top-down Microarchitecture Analysis (TMA) method's  slots where no micro-operations were being issued from front-end to back-end of the machine due to lack of back-end resourcestopdown.br_mispredict_slotspipelineTMA slots wasted due to incorrect speculation by branch mispredictionsevent=0xa4,period=10000003,umask=0x800Number of TMA slots that were wasted due to incorrect speculation by branch mispredictions. This event estimates number of operations that were issued but not retired from the speculative path as well as the out-of-order engine recovery past a branch mispredictionuops_decoded.dec0pipelineNumber of uops decoded out of instructions exclusively fetched by decoder 0event=0x56,period=1000003,umask=0x100Uops exclusively fetched by decoder 0uops_dispatched.port_0pipelineNumber of uops executed on port 0event=0xa1,period=2000003,umask=0x100Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 0uops_dispatched.port_1pipelineNumber of uops executed on port 1event=0xa1,period=2000003,umask=0x200Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 1uops_dispatched.port_2_3pipelineNumber of uops executed on port 2 and 3event=0xa1,period=2000003,umask=0x400Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 2 and 3uops_dispatched.port_4_9pipelineNumber of uops executed on port 4 and 9event=0xa1,period=2000003,umask=0x1000Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 5 and 9uops_dispatched.port_5pipelineNumber of uops executed on port 5event=0xa1,period=2000003,umask=0x2000Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 5uops_dispatched.port_6pipelineNumber of uops executed on port 6event=0xa1,period=2000003,umask=0x4000Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 6uops_dispatched.port_7_8pipelineNumber of uops executed on port 7 and 8event=0xa1,period=2000003,umask=0x8000Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 7 and 8uops_issued.anypipelineUops that RAT issues to RSevent=0xe,period=2000003,umask=0x100Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS)uops_issued.stall_cyclespipelineCycles when RAT does not issue Uops to RS for the threadevent=0xe,cmask=1,inv=1,period=1000003,umask=0x100Counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current threaduops_issued.vector_width_mismatchpipelineUops inserted at issue-stage in order to preserve upper bits of vector registersevent=0xe,period=100003,umask=0x200Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to 'Mixing Intel AVX and Intel SSE Code' section of the Optimization Guideuops_retired.stall_cyclespipelineCycles without actually retired uopsevent=0xc2,cmask=1,inv=1,period=1000003,umask=0x200This event counts cycles without actually retired uopsuops_retired.total_cyclespipelineCycles with less than 10 actually retired uopsevent=0xc2,cmask=10,inv=1,period=1000003,umask=0x200Counts the number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired eventunc_arb_coh_trk_requests.alluncore interconnectNumber of entries allocated. Account for Any type: e.g. Snoop,  etcevent=0x84,umask=0x101unc_arb_dat_occupancy.alluncore interconnectEach cycle counts number of any coherent request at memory controller that were issued by any core. This event is not supported on ICL products but is supported on RKL productsevent=0x85,umask=0x101unc_arb_dat_occupancy.rduncore interconnectEach cycle counts number of coherent reads pending on data return from memory controller that were issued by any core. This event is not supported on ICL products but is supported on RKL productsevent=0x85,umask=0x201unc_arb_req_trk_occupancy.drduncore interconnectEach cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches. This event is not supported on ICL products but is supported on RKL productsevent=0x80,umask=0x201unc_arb_req_trk_request.drduncore interconnectNumber of all coherent Data Read entries. Doesn't include prefetchesevent=0x81,umask=0x201unc_arb_trk_occupancy.alluncore interconnectEach cycle counts number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from its allocation in ReqTrk till deallocation. Accounts for Coherent and non-coherent traffic. This event is not supported on ICL products but is supported on RKL productsevent=0x80,umask=0x101unc_arb_trk_occupancy.rduncore interconnectEach cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches. This event is not supported on ICL products but is supported on RKL productsevent=0x80,umask=0x201unc_arb_trk_requests.alluncore interconnectTotal number of all outgoing entries allocated. Accounts for Coherent and non-coherent trafficevent=0x81,umask=0x101unc_arb_trk_requests.rduncore interconnectNumber of all coherent Data Read entries. Doesn't include prefetches. This event is not supported on ICL products but is supported on RKL productsevent=0x81,umask=0x201unc_clock.socketuncore otherUNC_CLOCK.SOCKETevent=0xff01dtlb_load_misses.stlb_hitvirtual memoryLoads that miss the DTLB and hit the STLBevent=0x8,period=100003,umask=0x2000Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB)dtlb_load_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for a demand loadevent=0x8,cmask=1,period=100003,umask=0x1000Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a demand loaddtlb_load_misses.walk_completed_2m_4mvirtual memoryPage walks completed due to a demand data load to a 2M/4M pageevent=0x8,period=100003,umask=0x400Counts completed page walks  (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_completed_4kvirtual memoryPage walks completed due to a demand data load to a 4K pageevent=0x8,period=100003,umask=0x200Counts completed page walks  (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_load_misses.walk_pendingvirtual memoryNumber of page walks outstanding for a demand load in the PMH each cycleevent=0x8,period=100003,umask=0x1000Counts the number of page walks outstanding for a demand load in the PMH (Page Miss Handler) each cycledtlb_store_misses.stlb_hitvirtual memoryStores that miss the DTLB and hit the STLBevent=0x49,period=100003,umask=0x2000Counts stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB)dtlb_store_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for a storeevent=0x49,cmask=1,period=100003,umask=0x1000Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a storedtlb_store_misses.walk_completed_2m_4mvirtual memoryPage walks completed due to a demand data store to a 2M/4M pageevent=0x49,period=100003,umask=0x400Counts completed page walks  (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_completed_4kvirtual memoryPage walks completed due to a demand data store to a 4K pageevent=0x49,period=100003,umask=0x200Counts completed page walks  (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_pendingvirtual memoryNumber of page walks outstanding for a store in the PMH each cycleevent=0x49,period=100003,umask=0x1000Counts the number of page walks outstanding for a store in the PMH (Page Miss Handler) each cycleitlb_misses.stlb_hitvirtual memoryInstruction fetch requests that miss the ITLB and hit the STLBevent=0x85,period=100003,umask=0x2000Counts instruction fetch requests that miss the ITLB (Instruction TLB) and hit the STLB (Second-level TLB)itlb_misses.walk_activevirtual memoryCycles when at least one PMH is busy with a page walk for code (instruction fetch) requestevent=0x85,cmask=1,period=100003,umask=0x1000Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a code (instruction fetch) requestitlb_misses.walk_pendingvirtual memoryNumber of page walks outstanding for an outstanding code request in the PMH each cycleevent=0x85,period=100003,umask=0x1000Counts the number of page walks outstanding for an outstanding code (instruction fetch) request in the PMH (Page Miss Handler) each cyclel2_lines_out.non_silentcacheCache lines that are evicted by L2 cache when triggered by an L2 cache fillevent=0xf2,period=200003,umask=0x200Counts the number of lines that are evicted by the L2 cache due to L2 cache fills.  Evicted lines are delivered to the L3, which may or may not cache them, according to system load and prioritiesmem_load_l3_hit_retired.xsnp_hitcacheThis event is deprecated. Refer to new event MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x210mem_load_l3_hit_retired.xsnp_hitmcacheThis event is deprecated. Refer to new event MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x410ocr.demand_code_rd.l3_hitcacheCounts demand instruction fetches and L1 instruction cache prefetches that hit in the L3 or were snooped from another core's caches on the same socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000400ocr.demand_code_rd.l3_hit.snoop_hitmcacheCounts demand instruction fetches and L1 instruction cache prefetches that resulted in a snoop hit a modified line in another core's caches which forwarded the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000400ocr.demand_code_rd.snc_cache.hitmcacheCounts demand instruction fetches and L1 instruction cache prefetches that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100800000400ocr.demand_code_rd.snc_cache.hit_with_fwdcacheCounts demand instruction fetches and L1 instruction cache prefetches that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80800000400ocr.demand_data_rd.l3_hitcacheCounts demand data reads that hit in the L3 or were snooped from another core's caches on the same socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000100ocr.demand_data_rd.l3_hit.snoop_hitmcacheCounts demand data reads that resulted in a snoop hit a modified line in another core's caches which forwarded the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100ocr.demand_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts demand data reads that resulted in a snoop that hit in another core, which did not forward the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100ocr.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheCounts demand data reads that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting coreevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000100ocr.demand_data_rd.remote_cache.snoop_hitmcacheCounts demand data reads that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103000000100ocr.demand_data_rd.remote_cache.snoop_hit_with_fwdcacheCounts demand data reads that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting coreevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83000000100ocr.demand_data_rd.snc_cache.hitmcacheCounts demand data reads that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100800000100ocr.demand_data_rd.snc_cache.hit_with_fwdcacheCounts demand data reads that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80800000100ocr.demand_rfo.l3_hitcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000200ocr.demand_rfo.l3_hit.snoop_hitmcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit a modified line in another core's caches which forwarded the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000200ocr.demand_rfo.snc_cache.hitmcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100800000200ocr.demand_rfo.snc_cache.hit_with_fwdcacheCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80800000200ocr.hwpf_l1d_and_swpf.l3_hitcacheCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C040000ocr.hwpf_l3.l3_hitcacheCounts hardware prefetches to the L3 only that hit in the L3 or were snooped from another core's caches on the same socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008238000ocr.prefetches.l3_hitcacheCounts hardware and software prefetches to all cache levels that hit in the L3 or were snooped from another core's caches on the same socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C27F000ocr.reads_to_core.l3_hitcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit in the L3 or were snooped from another core's caches on the same socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F003C047700ocr.reads_to_core.l3_hit.snoop_hitmcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit a modified line in another core's caches which forwarded the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C047700ocr.reads_to_core.l3_hit.snoop_hit_no_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop that hit in another core, which did not forward the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C047700ocr.reads_to_core.l3_hit.snoop_hit_with_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting coreevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C047700ocr.reads_to_core.remote_cache.snoop_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop was sent and data was returned (Modified or Not Modified)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x183000047700ocr.reads_to_core.remote_cache.snoop_hitmcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the dataevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103000047700ocr.reads_to_core.remote_cache.snoop_hit_with_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting coreevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83000047700ocr.reads_to_core.snc_cache.hitmcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100800047700ocr.reads_to_core.snc_cache.hit_with_fwdcacheCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x80800047700ocr.streaming_wr.l3_hitcacheCounts streaming stores that hit in the L3 or were snooped from another core's caches on the same socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008080000offcore_requests.demand_code_rdcacheCounts cacheable and non-cacheable code reads to the coreevent=0xb0,period=100003,umask=0x200Counts both cacheable and non-cacheable code reads to the coreoffcore_requests_outstanding.cycles_with_demand_code_rdcacheCycles with outstanding code read requests pendingevent=0x60,cmask=1,period=1000003,umask=0x200Cycles with outstanding code read requests pending.  Code Read requests include both cacheable and non-cacheable Code Reads.  Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestoroffcore_requests_outstanding.demand_code_rdcacheFor every cycle, increments by the number of outstanding code read requests pendingevent=0x60,period=1000003,umask=0x200For every cycle, increments by the number of outstanding code read requests pending.  Code Read requests include both cacheable and non-cacheable Code Reads.   Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestorocr.demand_code_rd.l3_missmemoryCounts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000400ocr.demand_code_rd.l3_miss_localmemoryCounts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8440000400ocr.demand_data_rd.l3_missmemoryCounts demand data reads that were not supplied by the local socket's L1, L2, or L3 cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000100ocr.demand_data_rd.l3_miss_localmemoryCounts demand data reads that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8440000100ocr.demand_rfo.l3_missmemoryCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3FC0000200ocr.demand_rfo.l3_miss_localmemoryCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by the local socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F0440000200ocr.hwpf_l1d_and_swpf.l3_missmemoryCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0040000ocr.hwpf_l1d_and_swpf.l3_miss_localmemoryCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8440040000ocr.hwpf_l3.l3_missmemoryCounts hardware prefetches to the L3 only that missed the local socket's L1, L2, and L3 cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9400238000ocr.hwpf_l3.l3_miss_localmemoryCounts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400238000ocr.itom.l3_miss_localmemoryCounts full cacheline writes (ItoM) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000200ocr.other.l3_missmemoryCounts miscellaneous requests, such as I/O and un-cacheable accesses that were not supplied by the local socket's L1, L2, or L3 cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0800000ocr.other.l3_miss_localmemoryCounts miscellaneous requests, such as I/O and un-cacheable accesses that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F8440800000ocr.prefetches.l3_miss_localmemoryCounts hardware and software prefetches to all cache levels that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F844027F000ocr.reads_to_core.l3_missmemoryCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3FC0047700ocr.reads_to_core.l3_miss_localmemoryCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by the local socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F0440047700ocr.reads_to_core.l3_miss_local_socketmemoryCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that missed the L3 Cache and were supplied by the local socket (DRAM or PMM), whether or not in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts PMM or DRAM accesses that are controlled by the close or distant SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70CC0047700ocr.streaming_wr.l3_missmemoryCounts streaming stores that missed the local socket's L1, L2, and L3 cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9400080000ocr.streaming_wr.l3_miss_localmemoryCounts streaming stores that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locallyevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400080000offcore_requests_outstanding.l3_miss_demand_data_rdmemoryThis event is deprecatedevent=0x60,period=2000003,umask=0x1010offcore_requests_outstanding.l3_miss_demand_data_rd_ge_6memoryCycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cacheevent=0x60,cmask=6,period=2000003,umask=0x1000Cycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cache.  Note that this event does not capture all elapsed cycles while the requests are outstanding - only cycles from when the requests were known to have missed the L3 cachecore_power.lvl2_turbo_licenseotherCore cycles where the core was running in a manner where Turbo may be clipped to the AVX512 turbo scheduleevent=0x28,period=200003,umask=0x2000Core cycles where the core was running with power-delivery for license level 2 (introduced in Skylake Server microarchitecture).  This includes high current AVX 512-bit instructionscore_snoop_response.i_fwd_feotherHit snoop reply with data, line invalidatedevent=0xef,period=1000003,umask=0x2000Counts responses to snoops indicating the line will now be (I)nvalidated: removed from this core's cache, after the data is forwarded back to the requestor and indicating the data was found unmodified in the (FE) Forward or Exclusive State in this cores caches cache.  A single snoop response from the core counts on all hyperthreads of the corecore_snoop_response.i_fwd_motherHitM snoop reply with data, line invalidatedevent=0xef,period=1000003,umask=0x1000Counts responses to snoops indicating the line will now be (I)nvalidated: removed from this core's caches, after the data is forwarded back to the requestor, and indicating the data was found modified(M) in this cores caches cache (aka HitM response).  A single snoop response from the core counts on all hyperthreads of the corecore_snoop_response.i_hit_fseotherHit snoop reply without sending the data, line invalidatedevent=0xef,period=1000003,umask=0x200Counts responses to snoops indicating the line will now be (I)nvalidated in this core's caches without being forwarded back to the requestor. The line was in Forward, Shared or Exclusive (FSE) state in this cores caches.  A single snoop response from the core counts on all hyperthreads of the corecore_snoop_response.missotherLine not found snoop replyevent=0xef,period=1000003,umask=0x100Counts responses to snoops indicating that the data was not found (IHitI) in this core's caches. A single snoop response from the core counts on all hyperthreads of the Corecore_snoop_response.s_fwd_feotherHit snoop reply with data, line kept in Shared stateevent=0xef,period=1000003,umask=0x4000Counts responses to snoops indicating the line may be kept on this core in the (S)hared state, after the data is forwarded back to the requestor, initially the data was found in the cache in the (FS) Forward or Shared state.  A single snoop response from the core counts on all hyperthreads of the corecore_snoop_response.s_fwd_motherHitM snoop reply with data, line kept in Shared stateevent=0xef,period=1000003,umask=0x800Counts responses to snoops indicating the line may be kept on this core in the (S)hared state, after the data is forwarded back to the requestor, initially the data was found in the cache in the (M)odified state.  A single snoop response from the core counts on all hyperthreads of the corecore_snoop_response.s_hit_fseotherHit snoop reply without sending the data, line kept in Shared stateevent=0xef,period=1000003,umask=0x400Counts responses to snoops indicating the line was kept on this core in the (S)hared state, and that the data was found unmodified but not forwarded back to the requestor, initially the data was found in the cache in the (FSE) Forward, Shared state or Exclusive state.  A single snoop response from the core counts on all hyperthreads of the coreocr.demand_code_rd.dramotherCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C00000400ocr.demand_code_rd.local_dramotherCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000400ocr.demand_code_rd.snc_dramotherCounts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70800000400ocr.demand_data_rd.dramotherCounts demand data reads that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C00000100ocr.demand_data_rd.local_dramotherCounts demand data reads that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000100ocr.demand_data_rd.local_pmmotherCounts demand data reads that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those PMM accesses that are controlled by the close SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000100ocr.demand_data_rd.pmmotherCounts demand data reads that were supplied by PMMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x703C0000100ocr.demand_data_rd.remote_dramotherCounts demand data reads that were supplied by DRAM attached to another socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x73000000100ocr.demand_data_rd.remote_pmmotherCounts demand data reads that were supplied by PMM attached to another socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70300000100ocr.demand_data_rd.snc_dramotherCounts demand data reads that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70800000100ocr.demand_data_rd.snc_pmmotherCounts demand data reads that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70080000100ocr.demand_rfo.any_responseotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3FFC000200ocr.demand_rfo.dramotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C00000200ocr.demand_rfo.local_dramotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000200ocr.demand_rfo.local_pmmotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those PMM accesses that are controlled by the close SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000200ocr.demand_rfo.pmmotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x703C0000200ocr.demand_rfo.remote_pmmotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM attached to another socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70300000200ocr.demand_rfo.snc_dramotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70800000200ocr.demand_rfo.snc_pmmotherCounts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70080000200ocr.hwpf_l1d_and_swpf.dramotherCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C00040000ocr.hwpf_l1d_and_swpf.local_dramotherCounts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400040000ocr.hwpf_l2.any_responseotherCounts hardware prefetch (which bring data to L2) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1007000ocr.hwpf_l3.any_responseotherCounts hardware prefetches to the L3 only that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1238000ocr.hwpf_l3.remoteotherCounts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000238000ocr.itom.remoteotherCounts full cacheline writes (ItoM) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x9000000200ocr.reads_to_core.any_responseotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3FFC047700ocr.reads_to_core.dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C00047700ocr.reads_to_core.local_dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400047700ocr.reads_to_core.local_pmmotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts only those PMM accesses that are controlled by the close SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040047700ocr.reads_to_core.local_socket_dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts DRAM accesses that are controlled by the close or distant SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70C00047700ocr.reads_to_core.local_socket_pmmotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Clusterevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x700C0047700ocr.reads_to_core.remoteotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by a remote socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3300047700ocr.reads_to_core.remote_dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to another socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x73000047700ocr.reads_to_core.remote_memoryotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM or PMM attached to another socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x73180047700ocr.reads_to_core.remote_pmmotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to another socketevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70300047700ocr.reads_to_core.snc_dramotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70800047700ocr.reads_to_core.snc_pmmotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) modeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x70080047700ocr.write_estimate.memoryotherCounts Demand RFOs, ItoM's, PREFECTHW's, Hardware RFO Prefetches to the L1/L2 and Streaming stores that likely resulted in a store to Memory (DRAM or PMM)event=0xb7,period=100003,umask=0x1,offcore_rsp=0xFBFF8082200br_misp_retired.indirect_callpipelineMispredicted indirect CALL instructions retired (Precise event)event=0xc5,period=50021,umask=0x200Counts retired mispredicted indirect (near taken) calls, including both register and memory indirect (Precise event)rs_events.empty_cyclespipelineCycles when Reservation Station (RS) is empty for the threadevent=0x5e,period=1000003,umask=0x100Counts cycles during which the reservation station (RS) is empty for this logical processor. This is usually caused when the front-end pipeline runs into starvation periods (e.g. branch mispredictions or i-cache misses)unc_cha_2lm_nm_invitox.localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.LOCALevent=0x65,umask=0x111unc_cha_2lm_nm_invitox.remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.REMOTEevent=0x65,umask=0x211unc_cha_2lm_nm_invitox.setconflictuncore cacheThis event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.SETCONFLICTevent=0x65,umask=0x411unc_cha_2lm_nm_setconflicts.llcuncore cacheThis event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.LLCevent=0x64,umask=0x211unc_cha_2lm_nm_setconflicts.sfuncore cacheThis event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.SFevent=0x64,umask=0x111unc_cha_2lm_nm_setconflicts.toruncore cacheThis event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.TORevent=0x64,umask=0x411unc_cha_2lm_nm_setconflicts2.memwruncore cacheThis event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWRevent=0x70,umask=0x211unc_cha_2lm_nm_setconflicts2.memwrniuncore cacheThis event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWRNIevent=0x70,umask=0x411unc_cha_ag0_ad_crd_acquired0.tgr0uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 0event=0x80,umask=0x101CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired0.tgr1uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 1event=0x80,umask=0x201CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired0.tgr2uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 2event=0x80,umask=0x401CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired0.tgr3uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 3event=0x80,umask=0x801CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired0.tgr4uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 4event=0x80,umask=0x1001CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired0.tgr5uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 5event=0x80,umask=0x2001CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired0.tgr6uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 6event=0x80,umask=0x4001CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired0.tgr7uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 7event=0x80,umask=0x8001CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired1.tgr10uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 10event=0x81,umask=0x401CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired1.tgr8uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 8event=0x81,umask=0x101CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_acquired1.tgr9uncore cacheCMS Agent0 AD Credits Acquired : For Transgress 9event=0x81,umask=0x201CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy0.tgr0uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 0event=0x82,umask=0x101CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy0.tgr1uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 1event=0x82,umask=0x201CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy0.tgr2uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 2event=0x82,umask=0x401CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy0.tgr3uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 3event=0x82,umask=0x801CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy0.tgr4uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 4event=0x82,umask=0x1001CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy0.tgr5uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 5event=0x82,umask=0x2001CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy0.tgr6uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 6event=0x82,umask=0x4001CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy0.tgr7uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 7event=0x82,umask=0x8001CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy1.tgr10uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 10event=0x83,umask=0x401CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy1.tgr8uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 8event=0x83,umask=0x101CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_ad_crd_occupancy1.tgr9uncore cacheCMS Agent0 AD Credits Occupancy : For Transgress 9event=0x83,umask=0x201CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired0.tgr0uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 0event=0x88,umask=0x101CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired0.tgr1uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 1event=0x88,umask=0x201CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired0.tgr2uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 2event=0x88,umask=0x401CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired0.tgr3uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 3event=0x88,umask=0x801CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired0.tgr4uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 4event=0x88,umask=0x1001CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired0.tgr5uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 5event=0x88,umask=0x2001CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired0.tgr6uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 6event=0x88,umask=0x4001CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired0.tgr7uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 7event=0x88,umask=0x8001CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired1.tgr10uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 10event=0x89,umask=0x401CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired1.tgr8uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 8event=0x89,umask=0x101CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_acquired1.tgr9uncore cacheCMS Agent0 BL Credits Acquired : For Transgress 9event=0x89,umask=0x201CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy0.tgr0uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 0event=0x8a,umask=0x101CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy0.tgr1uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 1event=0x8a,umask=0x201CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy0.tgr2uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 2event=0x8a,umask=0x401CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy0.tgr3uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 3event=0x8a,umask=0x801CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy0.tgr4uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 4event=0x8a,umask=0x1001CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy0.tgr5uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 5event=0x8a,umask=0x2001CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy0.tgr6uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 6event=0x8a,umask=0x4001CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy0.tgr7uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 7event=0x8a,umask=0x8001CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy1.tgr10uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 10event=0x8b,umask=0x401CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy1.tgr8uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 8event=0x8b,umask=0x101CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag0_bl_crd_occupancy1.tgr9uncore cacheCMS Agent0 BL Credits Occupancy : For Transgress 9event=0x8b,umask=0x201CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired0.tgr0uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 0event=0x84,umask=0x101CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired0.tgr1uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 1event=0x84,umask=0x201CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired0.tgr2uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 2event=0x84,umask=0x401CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired0.tgr3uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 3event=0x84,umask=0x801CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired0.tgr4uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 4event=0x84,umask=0x1001CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired0.tgr5uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 5event=0x84,umask=0x2001CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired0.tgr6uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 6event=0x84,umask=0x4001CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired0.tgr7uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 7event=0x84,umask=0x8001CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired1.tgr10uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 10event=0x85,umask=0x401CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired1.tgr8uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 8event=0x85,umask=0x101CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_acquired1.tgr9uncore cacheCMS Agent1 AD Credits Acquired : For Transgress 9event=0x85,umask=0x201CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy0.tgr0uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 0event=0x86,umask=0x101CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy0.tgr1uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 1event=0x86,umask=0x201CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy0.tgr2uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 2event=0x86,umask=0x401CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy0.tgr3uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 3event=0x86,umask=0x801CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy0.tgr4uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 4event=0x86,umask=0x1001CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy0.tgr5uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 5event=0x86,umask=0x2001CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy0.tgr6uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 6event=0x86,umask=0x4001CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy0.tgr7uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 7event=0x86,umask=0x8001CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy1.tgr10uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 10event=0x87,umask=0x401CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy1.tgr8uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 8event=0x87,umask=0x101CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_ad_crd_occupancy1.tgr9uncore cacheCMS Agent1 AD Credits Occupancy : For Transgress 9event=0x87,umask=0x201CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired0.tgr0uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 0event=0x8c,umask=0x101CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired0.tgr1uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 1event=0x8c,umask=0x201CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired0.tgr2uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 2event=0x8c,umask=0x401CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired0.tgr3uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 3event=0x8c,umask=0x801CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired0.tgr4uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 4event=0x8c,umask=0x1001CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired0.tgr5uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 5event=0x8c,umask=0x2001CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired0.tgr6uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 4event=0x8c,umask=0x4001CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired0.tgr7uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 5event=0x8c,umask=0x8001CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired1.tgr10uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 10event=0x8d,umask=0x401CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired1.tgr8uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 8event=0x8d,umask=0x101CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_acquired1.tgr9uncore cacheCMS Agent1 BL Credits Acquired : For Transgress 9event=0x8d,umask=0x201CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy0.tgr0uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 0event=0x8e,umask=0x101CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy0.tgr1uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 1event=0x8e,umask=0x201CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy0.tgr2uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 2event=0x8e,umask=0x401CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy0.tgr3uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 3event=0x8e,umask=0x801CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy0.tgr4uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 4event=0x8e,umask=0x1001CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy0.tgr5uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 5event=0x8e,umask=0x2001CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy0.tgr6uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 6event=0x8e,umask=0x4001CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy0.tgr7uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 7event=0x8e,umask=0x8001CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy1.tgr10uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 10event=0x8f,umask=0x401CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy1.tgr8uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 8event=0x8f,umask=0x101CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_ag1_bl_crd_occupancy1.tgr9uncore cacheCMS Agent1 BL Credits Occupancy : For Transgress 9event=0x8f,umask=0x201CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_cha_clockticksuncore cacheClockticks of the uncore caching and home agent (CHA)event=001unc_cha_counter0_occupancyuncore cacheCounter 0 Occupancyevent=0x1f01Counter 0 Occupancy : Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0.   The filtering available is found in the control register - threshold, invert and edge detect.   E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entryunc_cha_dir_lookup.no_snpuncore cacheMulti-socket cacheline directory state lookups : Snoop Not Neededevent=0x53,umask=0x201Multi-socket cacheline directory state lookups : Snoop Not Needed : Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have to. : Filters for transactions that did not have to send any snoops because the directory was cleanunc_cha_dir_lookup.snpuncore cacheMulti-socket cacheline directory state lookups : Snoop Neededevent=0x53,umask=0x101Multi-socket cacheline directory state lookups : Snoop Needed : Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have to. : Filters for transactions that had to send one or more snoops because the directory was not cleanunc_cha_dir_update.hauncore cacheMulti-socket cacheline directory state updates; memory write due to directory update from the home agent (HA) pipeevent=0x54,umask=0x101Counts only multi-socket cacheline directory state updates memory writes issued from the home agent (HA) pipe. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelinesunc_cha_dir_update.toruncore cacheMulti-socket cacheline directory state updates; memory write due to directory update from (table of requests) TOR pipeevent=0x54,umask=0x201Counts only multi-socket cacheline directory state updates due to memory writes issued from the table of requests (TOR) pipe which are the result of remote transaction hitting the SF/LLC and returning data Core2Core. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelinesunc_cha_distress_asserted.dpt_localuncore cacheDistress signal asserted : DPT Localevent=0xaf,umask=0x401Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tileunc_cha_distress_asserted.dpt_nonlocaluncore cacheDistress signal asserted : DPT Remoteevent=0xaf,umask=0x801Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tileunc_cha_distress_asserted.dpt_stall_ivuncore cacheDistress signal asserted : DPT Stalled - IVevent=0xaf,umask=0x4001Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalledunc_cha_distress_asserted.dpt_stall_nocrduncore cacheDistress signal asserted : DPT Stalled -  No Creditevent=0xaf,umask=0x8001Distress signal asserted : DPT Stalled -  No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalledunc_cha_distress_asserted.horzuncore cacheDistress signal asserted : Horizontalevent=0xaf,umask=0x201Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactionsunc_cha_distress_asserted.pmm_localuncore cacheDistress signal asserted : PMM Localevent=0xaf,umask=0x1001Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI trafficunc_cha_distress_asserted.pmm_nonlocaluncore cacheDistress signal asserted : PMM Remoteevent=0xaf,umask=0x2001Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI trafficunc_cha_distress_asserted.vertuncore cacheDistress signal asserted : Verticalevent=0xaf,umask=0x101Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactionsunc_cha_hitme_hit.shared_ownrequncore cacheCounts Number of Hits in HitMe Cache : Remote socket ownership read requests that hit in S stateevent=0x5f,umask=0x401Counts Number of Hits in HitMe Cache : Remote socket ownership read requests that hit in S state. : Shared hit and op is RdInvOwn, RdInv, Inv*unc_cha_hitme_hit.wbmtoeuncore cacheCounts Number of Hits in HitMe Cache : Remote socket WBMtoE requestsevent=0x5f,umask=0x801unc_cha_hitme_hit.wbmtoi_or_suncore cacheCounts Number of Hits in HitMe Cache : Remote socket writeback to I or S requestsevent=0x5f,umask=0x1001Counts Number of Hits in HitMe Cache : Remote socket writeback to I or S requests : op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoSunc_cha_hitme_lookup.readuncore cacheCounts Number of times HitMe Cache is accessed : Remote socket read requestsevent=0x5e,umask=0x101Counts Number of times HitMe Cache is accessed : Remote socket read requests : op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv*unc_cha_hitme_lookup.writeuncore cacheCounts Number of times HitMe Cache is accessed : Remote socket write (i.e. writeback) requestsevent=0x5e,umask=0x201Counts Number of times HitMe Cache is accessed : Remote socket write (i.e. writeback) requests : op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoSunc_cha_hitme_miss.notshared_rdinvownuncore cacheCounts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests that are not to shared lineevent=0x60,umask=0x4001Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests that are not to shared line : No SF/LLC HitS/F and op is RdInvOwnunc_cha_hitme_miss.read_or_invuncore cacheCounts Number of Misses in HitMe Cache : Remote socket read or invalidate requestsevent=0x60,umask=0x8001Counts Number of Misses in HitMe Cache : Remote socket read or invalidate requests : op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv*unc_cha_hitme_miss.shared_rdinvownuncore cacheCounts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests to shared lineevent=0x60,umask=0x2001Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests to shared line : SF/LLC HitS/F and op is RdInvOwnunc_cha_horz_ring_ad_in_use.left_evenuncore cacheHorizontal AD Ring In Use : Left and Evenevent=0xb6,umask=0x101Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ad_in_use.left_odduncore cacheHorizontal AD Ring In Use : Left and Oddevent=0xb6,umask=0x201Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ad_in_use.right_evenuncore cacheHorizontal AD Ring In Use : Right and Evenevent=0xb6,umask=0x401Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ad_in_use.right_odduncore cacheHorizontal AD Ring In Use : Right and Oddevent=0xb6,umask=0x801Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_akc_in_use.left_evenuncore cacheHorizontal AK Ring In Use : Left and Evenevent=0xbb,umask=0x101Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_akc_in_use.left_odduncore cacheHorizontal AK Ring In Use : Left and Oddevent=0xbb,umask=0x201Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_akc_in_use.right_evenuncore cacheHorizontal AK Ring In Use : Right and Evenevent=0xbb,umask=0x401Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_akc_in_use.right_odduncore cacheHorizontal AK Ring In Use : Right and Oddevent=0xbb,umask=0x801Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ak_in_use.left_evenuncore cacheHorizontal AK Ring In Use : Left and Evenevent=0xb7,umask=0x101Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ak_in_use.left_odduncore cacheHorizontal AK Ring In Use : Left and Oddevent=0xb7,umask=0x201Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ak_in_use.right_evenuncore cacheHorizontal AK Ring In Use : Right and Evenevent=0xb7,umask=0x401Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_ak_in_use.right_odduncore cacheHorizontal AK Ring In Use : Right and Oddevent=0xb7,umask=0x801Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_bl_in_use.left_evenuncore cacheHorizontal BL Ring in Use : Left and Evenevent=0xb8,umask=0x101Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_bl_in_use.left_odduncore cacheHorizontal BL Ring in Use : Left and Oddevent=0xb8,umask=0x201Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_bl_in_use.right_evenuncore cacheHorizontal BL Ring in Use : Right and Evenevent=0xb8,umask=0x401Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_bl_in_use.right_odduncore cacheHorizontal BL Ring in Use : Right and Oddevent=0xb8,umask=0x801Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_horz_ring_iv_in_use.leftuncore cacheHorizontal IV Ring in Use : Leftevent=0xb9,umask=0x101Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_cha_horz_ring_iv_in_use.rightuncore cacheHorizontal IV Ring in Use : Rightevent=0xb9,umask=0x401Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_cha_imc_writes_count.fulluncore cacheCHA to iMC Full Line Writes Issued : Full Line Non-ISOCHevent=0x5b,umask=0x101Counts when a normal (Non-Isochronous) full line write is issued from the CHA to any of the memory controller channelsunc_cha_llc_lookup.all_remoteuncore cacheCache Lookups : All transactions from Remote Agentsevent=0x34,umask=0x1e20ff01Cache Lookups : All transactions from Remote Agents : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.any_funcore cacheCache Lookups : All Request Filterevent=0x3401Cache Lookups : All Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Any local or remote transaction to the LLC, including prefetchunc_cha_llc_lookup.codeuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READevent=0x34,umask=0x1bd0ff11unc_cha_llc_lookup.code_localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READ_LOCALevent=0x34,umask=0x19d0ff11unc_cha_llc_lookup.code_readuncore cacheCache Lookups : Code Readsevent=0x34,umask=0x1bd0ff01Cache Lookups : Code Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.code_read_funcore cacheCache Lookups : CRd Request Filterevent=0x3401Cache Lookups : CRd Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.code_read_localuncore cacheCache Lookups : CRd Requests that come from the local socket (usually the core)event=0x34,umask=0x19d0ff01Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.code_read_missuncore cacheCache Lookups : Code Read Missesevent=0x34,umask=0x1bd00101Cache Lookups : Code Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.code_read_remoteuncore cacheCache Lookups : CRd Requests that come from a Remote socketevent=0x34,umask=0x1a10ff01Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC.  This includes CRd prefetchunc_cha_llc_lookup.code_remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READ_REMOTEevent=0x34,umask=0x1a10ff11unc_cha_llc_lookup.corepref_or_dmnd_local_funcore cacheCache Lookups : Local request Filterevent=0x3401Cache Lookups : Local request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Any local transaction to the LLC, including prefetches from the Coreunc_cha_llc_lookup.data_rduncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READevent=0x34,umask=0x1bc1ff11unc_cha_llc_lookup.data_readuncore cacheCache and Snoop Filter Lookups; Data Read Requestevent=0x34,umask=0x1bc1ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.data_read_alluncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READevent=0x34,umask=0x1fc1ff11unc_cha_llc_lookup.data_read_funcore cacheCache Lookups : Data Read Request Filterevent=0x3401Cache Lookups : Data Read Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Read transactionsunc_cha_llc_lookup.data_read_localuncore cacheCache and Snoop Filter Lookups; Data Read Request that come from the local socket (usually the core)event=0x34,umask=0x19c1ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.data_read_missuncore cacheCache Lookups : Data Read Missesevent=0x34,umask=0x1bc10101Cache Lookups : Data Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.data_read_remoteuncore cacheCache and Snoop Filter Lookups; Data Read Requests that come from a Remote socketevent=0x34,umask=0x1a01ff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.dmnd_read_localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READ_LOCALevent=0x34,umask=0x841ff11unc_cha_llc_lookup.euncore cacheCache Lookups : E Stateevent=0x34,umask=0x2001Cache Lookups : E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Hit Exclusive Stateunc_cha_llc_lookup.funcore cacheCache Lookups : F Stateevent=0x34,umask=0x8001Cache Lookups : F State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Hit Forward Stateunc_cha_llc_lookup.flush_inv_localuncore cacheCache Lookups : Flush or Invalidate Requests that come from the local socket (usually the core)event=0x34,umask=0x1844ff01Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.flush_inv_remoteuncore cacheCache Lookups : Flush or Invalidate requests that come from a Remote socketevent=0x34,umask=0x1a04ff01Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.flush_or_inv_funcore cacheCache Lookups : Flush or Invalidate Filterevent=0x3401Cache Lookups : Flush or Invalidate Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.iuncore cacheCache Lookups : I Stateevent=0x34,umask=0x101Cache Lookups : I State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Missunc_cha_llc_lookup.llcpref_localuncore cacheCache and Snoop Filter Lookups; Prefetch requests to the LLC that come from the local socket (usually the core)event=0x34,umask=0x189dff01Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactionsunc_cha_llc_lookup.llcpref_local_funcore cacheCache Lookups : Local LLC prefetch requests (from LLC) Filterevent=0x3401Cache Lookups : Local LLC prefetch requests (from LLC) Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Any local LLC prefetch to the LLCunc_cha_llc_lookup.llc_pf_localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LLCPREF_LOCALevent=0x34,umask=0x189dff11unc_cha_llc_lookup.locally_homed_addressuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LOC_HOMevent=0x34,umask=0xbdfff11unc_cha_llc_lookup.local_funcore cacheCache Lookups : Transactions homed locally Filterevent=0x3401Cache Lookups : Transactions homed locally Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Transaction whose address resides in the local MCunc_cha_llc_lookup.loc_homuncore cacheCache Lookups : Transactions homed locallyevent=0x34,umask=0xbdfff01Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Transaction whose address resides in the local MCunc_cha_llc_lookup.muncore cacheCache Lookups : M Stateevent=0x34,umask=0x4001Cache Lookups : M State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Hit Modified Stateunc_cha_llc_lookup.miss_alluncore cacheCache Lookups : All Missesevent=0x34,umask=0x1fe00101Cache Lookups : All Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.other_req_funcore cacheCache Lookups : Write Request Filterevent=0x3401Cache Lookups : Write Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Writeback transactions to the LLC  This includes all write transactions -- both Cacheable and UCunc_cha_llc_lookup.pref_or_dmnd_remote_funcore cacheCache Lookups : Remote non-snoop request Filterevent=0x3401Cache Lookups : Remote non-snoop request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Non-snoop transactions to the LLC from remote agentunc_cha_llc_lookup.readuncore cacheCache Lookups : Readsevent=0x34,umask=0x1bd9ff01Cache Lookups : Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.read_local_loc_homuncore cacheCache Lookups : Locally Requested Reads that are Locally HOMedevent=0x34,umask=0x9d9ff01Cache Lookups : Locally Requested Reads that are Locally HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.read_local_rem_homuncore cacheCache Lookups : Locally Requested Reads that are Remotely HOMedevent=0x34,umask=0x11d9ff01Cache Lookups : Locally Requested Reads that are Remotely HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.read_missuncore cacheCache Lookups : Read Missesevent=0x34,umask=0x1bd90101Cache Lookups : Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.read_miss_loc_homuncore cacheCache Lookups : Locally HOMed Read Missesevent=0x34,umask=0xbd90101Cache Lookups : Locally HOMed Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.read_miss_rem_homuncore cacheCache Lookups : Remotely HOMed Read Missesevent=0x34,umask=0x13d90101Cache Lookups : Remotely HOMed Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.read_or_snoop_remote_miss_rem_homuncore cacheCache Lookups : Remotely requested Read or Snoop Misses that are Remotely HOMedevent=0x34,umask=0x16190101Cache Lookups : Remotely requested Read or Snoop Misses that are Remotely HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.read_remote_loc_homuncore cacheCache Lookups : Remotely Requested Reads that are Locally HOMedevent=0x34,umask=0xa19ff01Cache Lookups : Remotely Requested Reads that are Locally HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.read_sf_hituncore cacheCache Lookups : Reads that Hit the Snoop Filterevent=0x34,umask=0x1bd90e01Cache Lookups : Reads that Hit the Snoop Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.remotely_homed_addressuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REM_HOMevent=0x34,umask=0x15dfff11unc_cha_llc_lookup.remote_funcore cacheCache Lookups : Transactions homed remotely Filterevent=0x3401Cache Lookups : Transactions homed remotely Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Transaction whose address resides in a remote MCunc_cha_llc_lookup.remote_snoop_funcore cacheCache Lookups : Remote snoop request Filterevent=0x3401Cache Lookups : Remote snoop request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Snoop transactions to the LLC from remote agentunc_cha_llc_lookup.rem_homuncore cacheCache Lookups : Transactions homed remotelyevent=0x34,umask=0x15dfff01Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Transaction whose address resides in a remote MCunc_cha_llc_lookup.rfo_funcore cacheCache Lookups : RFO Request Filterevent=0x3401Cache Lookups : RFO Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.rfo_localuncore cacheCache Lookups : RFO Requests that come from the local socket (usually the core)event=0x34,umask=0x19c8ff01Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.rfo_missuncore cacheCache Lookups : RFO Missesevent=0x34,umask=0x1bc80101Cache Lookups : RFO Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothingunc_cha_llc_lookup.rfo_pref_localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.RFO_LOCALevent=0x34,umask=0x888ff11unc_cha_llc_lookup.rfo_remoteuncore cacheCache Lookups : RFO Requests that come from a Remote socketevent=0x34,umask=0x1a08ff01Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC.  This includes RFO prefetchunc_cha_llc_lookup.suncore cacheCache Lookups : S Stateevent=0x34,umask=0x1001Cache Lookups : S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : Hit Shared Stateunc_cha_llc_lookup.sf_euncore cacheCache Lookups : SnoopFilter - E Stateevent=0x34,umask=0x401Cache Lookups : SnoopFilter - E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : SF Hit Exclusive Stateunc_cha_llc_lookup.sf_huncore cacheCache Lookups : SnoopFilter - H Stateevent=0x34,umask=0x801Cache Lookups : SnoopFilter - H State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : SF Hit HitMe Stateunc_cha_llc_lookup.sf_suncore cacheCache Lookups : SnoopFilter - S Stateevent=0x34,umask=0x201Cache Lookups : SnoopFilter - S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS select a state or states (in the umask field) to match.  Otherwise, the event will count nothing. : SF Hit Shared Stateunc_cha_llc_lookup.writes_and_otheruncore cacheCache Lookups : Filters Requests for those that write info into the cacheevent=0x34,umask=0x1a42ff01Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set umask bit 0 and select a state or states to match.  Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC  This includes all write transactions -- both Cacheable and UCunc_cha_llc_lookup.write_localuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITES_AND_OTHERevent=0x34,umask=0x842ff11unc_cha_llc_lookup.write_remoteuncore cacheThis event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITES_AND_OTHERevent=0x34,umask=0x17c2ff11unc_cha_llc_victims.alluncore cacheLines Victimized : All Lines Victimizedevent=0x37,umask=0xf01Lines Victimized : All Lines Victimized : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_alluncore cacheLines Victimized : Local - All Linesevent=0x37,umask=0x200f01Lines Victimized : Local - All Lines : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_euncore cacheLines Victimized : Local - Lines in E Stateevent=0x37,umask=0x200201Lines Victimized : Local - Lines in E State : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_muncore cacheLines Victimized : Local - Lines in M Stateevent=0x37,umask=0x200101Lines Victimized : Local - Lines in M State : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.local_suncore cacheLines Victimized : Local - Lines in S Stateevent=0x37,umask=0x200401Lines Victimized : Local - Lines in S State : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_alluncore cacheLines Victimized : Remote - All Linesevent=0x37,umask=0x800f01Lines Victimized : Remote - All Lines : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_euncore cacheLines Victimized : Remote - Lines in E Stateevent=0x37,umask=0x800201Lines Victimized : Remote - Lines in E State : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_muncore cacheLines Victimized : Remote - Lines in M Stateevent=0x37,umask=0x800101Lines Victimized : Remote - Lines in M State : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_llc_victims.remote_suncore cacheLines Victimized : Remote - Lines in S Stateevent=0x37,umask=0x800401Lines Victimized : Remote - Lines in S State : Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_cha_misc_external.mbe_inst0uncore cacheMiscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0event=0xe6,umask=0x101unc_cha_misc_external.mbe_inst1uncore cacheMiscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1event=0xe6,umask=0x201unc_cha_pipe_reject.adegrcredituncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.akegrcredituncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.allrsfways_resuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.blegrcredituncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.fsf_vicpuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.gotrack_allowsnpuncore cachePipe Rejectsevent=0x42,umask=0x401Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.gotrack_allwayrsvuncore cachePipe Rejectsevent=0x42,umask=0x1001Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.gotrack_pamatchuncore cachePipe Rejectsevent=0x42,umask=0x201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.gotrack_waymatchuncore cachePipe Rejectsevent=0x42,umask=0x801Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.hacredituncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.idx_inpipeuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.ipq_setmatch_vicpuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.irq_pmmuncore cachePipe Rejectsevent=0x42,umask=0x2001Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.irq_setmatch_vicpuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.ismq_setmatch_vicpuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.ivegrcredituncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.llc_ways_resuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.notallowsnoopuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.one_fsf_vicuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.one_rsp_conuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.pmm_memmode_tormatch_multiuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.pmm_memmode_tor_matchuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.prq_pmmuncore cachePipe Rejectsevent=0x42,umask=0x4001Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.ptl_inpipeuncore cachePipe Rejectsevent=0x42,umask=0x8001Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.rmw_setmatchuncore cachePipe Rejectsevent=0x42,umask=0x101Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.rrq_setmatch_vicpuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.setmatchentrywsctuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.sf_ways_resuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.topa_matchuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.torid_match_go_puncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.vn_ad_requncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.vn_ad_rspuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.vn_bl_ncbuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.vn_bl_ncsuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.vn_bl_rspuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.vn_bl_wbuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pipe_reject.way_matchuncore cachePipe Rejectsevent=0x4201Pipe Rejects : More Miscellaneous events in the Cbounc_cha_pmm_memmode_nm_setconflicts.llcuncore cachePMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLCevent=0x64,umask=0x201PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC : NM evictions due to another read to the same near memory set in the LLCunc_cha_pmm_memmode_nm_setconflicts.sfuncore cachePMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLCevent=0x64,umask=0x101PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC : NM evictions due to another read to the same near memory set in the SFunc_cha_pmm_memmode_nm_setconflicts.toruncore cachePMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in TORevent=0x64,umask=0x401PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in TOR : No Reject in the CHA due to a pending read to the same near memory set in the TORunc_cha_pmm_qos_occupancy.ddr_slow_fifouncore cacheUNC_CHA_PMM_QOS_OCCUPANCY.DDR_SLOW_FIFOevent=0x67,umask=0x101: count # of SLOW TOR Request inserted to ha_pmm_tor_req_fifounc_cha_read_no_credits.mc10uncore cacheCHA iMC CHNx READ Credits Empty : MC10event=0x5801CHA iMC CHNx READ Credits Empty : MC10 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 10 onlyunc_cha_read_no_credits.mc11uncore cacheCHA iMC CHNx READ Credits Empty : MC11event=0x5801CHA iMC CHNx READ Credits Empty : MC11 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 11 onlyunc_cha_read_no_credits.mc12uncore cacheCHA iMC CHNx READ Credits Empty : MC12event=0x5801CHA iMC CHNx READ Credits Empty : MC12 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 12 onlyunc_cha_read_no_credits.mc13uncore cacheCHA iMC CHNx READ Credits Empty : MC13event=0x5801CHA iMC CHNx READ Credits Empty : MC13 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 13 onlyunc_cha_read_no_credits.mc6uncore cacheCHA iMC CHNx READ Credits Empty : MC6event=0x58,umask=0x4001CHA iMC CHNx READ Credits Empty : MC6 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 6 onlyunc_cha_read_no_credits.mc7uncore cacheCHA iMC CHNx READ Credits Empty : MC7event=0x58,umask=0x8001CHA iMC CHNx READ Credits Empty : MC7 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 7 onlyunc_cha_read_no_credits.mc8uncore cacheCHA iMC CHNx READ Credits Empty : MC8event=0x5801CHA iMC CHNx READ Credits Empty : MC8 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 8 onlyunc_cha_read_no_credits.mc9uncore cacheCHA iMC CHNx READ Credits Empty : MC9event=0x5801CHA iMC CHNx READ Credits Empty : MC9 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 9 onlyunc_cha_requests.invitoeuncore cacheLocal INVITOE requests (exclusive ownership of a cache line without receiving data) that miss the SF/LLC and remote INVITOE requests sent to the CHA's home agentevent=0x50,umask=0x3001Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHAunc_cha_requests.invitoe_localuncore cacheLocal INVITOE requests (exclusive ownership of a cache line without receiving data) that miss the SF/LLC and are sent to the CHA's home agentevent=0x50,umask=0x1001Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHAunc_cha_requests.invitoe_remoteuncore cacheRemote INVITOE requests (exclusive ownership of a cache line without receiving data) sent to the CHA's home agentevent=0x50,umask=0x2001Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHAunc_cha_requests.readsuncore cacheLocal read requests that miss the SF/LLC and remote read requests sent to the CHA's home agentevent=0x50,umask=0x301Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a  write) unc_cha_requests.reads_localuncore cacheLocal read requests that miss the SF/LLC and are sent to the CHA's home agentevent=0x50,umask=0x101Counts read requests coming from a unit on this socket made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a  write)unc_cha_requests.reads_remoteuncore cacheRemote read requests sent to the CHA's home agentevent=0x50,umask=0x201Counts read requests coming from a remote socket made into the CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a  write)unc_cha_requests.writesuncore cacheLocal write requests that miss the SF/LLC and remote write requests sent to the CHA's home agentevent=0x50,umask=0xc01Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etcunc_cha_requests.writes_localuncore cacheLocal write requests that miss the SF/LLC and are sent to the CHA's home agentevent=0x50,umask=0x401Counts  write requests coming from a unit on this socket made into this CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etcunc_cha_requests.writes_remoteuncore cacheRemote write requests sent to the CHA's home agentevent=0x50,umask=0x801Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc)unc_cha_ring_bounces_horz.aduncore cacheMessages that bounced on the Horizontal Ring. : ADevent=0xac,umask=0x101Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_cha_ring_bounces_horz.akuncore cacheMessages that bounced on the Horizontal Ring. : AKevent=0xac,umask=0x201Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_cha_ring_bounces_horz.bluncore cacheMessages that bounced on the Horizontal Ring. : BLevent=0xac,umask=0x401Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_cha_ring_bounces_horz.ivuncore cacheMessages that bounced on the Horizontal Ring. : IVevent=0xac,umask=0x801Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_cha_ring_bounces_vert.aduncore cacheMessages that bounced on the Vertical Ring. : ADevent=0xaa,umask=0x101Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_bounces_vert.akuncore cacheMessages that bounced on the Vertical Ring. : Acknowledgements to coreevent=0xaa,umask=0x201Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_bounces_vert.akcuncore cacheMessages that bounced on the Vertical Ringevent=0xaa,umask=0x1001Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_bounces_vert.bluncore cacheMessages that bounced on the Vertical Ring. : Data Responses to coreevent=0xaa,umask=0x401Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_bounces_vert.ivuncore cacheMessages that bounced on the Vertical Ring. : Snoops of processor's cacheevent=0xaa,umask=0x801Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_cha_ring_sink_starved_horz.aduncore cacheSink Starvation on Horizontal Ring : ADevent=0xad,umask=0x101unc_cha_ring_sink_starved_horz.akuncore cacheSink Starvation on Horizontal Ring : AKevent=0xad,umask=0x201unc_cha_ring_sink_starved_horz.ak_ag1uncore cacheSink Starvation on Horizontal Ring : Acknowledgements to Agent 1event=0xad,umask=0x2001unc_cha_ring_sink_starved_horz.bluncore cacheSink Starvation on Horizontal Ring : BLevent=0xad,umask=0x401unc_cha_ring_sink_starved_horz.ivuncore cacheSink Starvation on Horizontal Ring : IVevent=0xad,umask=0x801unc_cha_ring_sink_starved_vert.aduncore cacheSink Starvation on Vertical Ring : ADevent=0xab,umask=0x101unc_cha_ring_sink_starved_vert.akuncore cacheSink Starvation on Vertical Ring : Acknowledgements to coreevent=0xab,umask=0x201unc_cha_ring_sink_starved_vert.akcuncore cacheSink Starvation on Vertical Ringevent=0xab,umask=0x1001unc_cha_ring_sink_starved_vert.bluncore cacheSink Starvation on Vertical Ring : Data Responses to coreevent=0xab,umask=0x401unc_cha_ring_sink_starved_vert.ivuncore cacheSink Starvation on Vertical Ring : Snoops of processor's cacheevent=0xab,umask=0x801unc_cha_ring_src_thrtluncore cacheSource Throttleevent=0xae01unc_cha_rxc_occupancy.irquncore cacheIngress (from CMS) Occupancy : IRQevent=0x11,umask=0x101Ingress (from CMS) Occupancy : IRQ : Counts number of entries in the specified Ingress queue in each cycleunc_cha_rxr_busy_starved.ad_alluncore cacheTransgress Injection Starvation : AD - Allevent=0xe5,umask=0x1101Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priority : All == Credited + Uncreditedunc_cha_rxr_busy_starved.ad_crduncore cacheTransgress Injection Starvation : AD - Creditedevent=0xe5,umask=0x1001Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_cha_rxr_busy_starved.ad_uncrduncore cacheTransgress Injection Starvation : AD - Uncreditedevent=0xe5,umask=0x101Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_cha_rxr_busy_starved.bl_alluncore cacheTransgress Injection Starvation : BL - Allevent=0xe5,umask=0x4401Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priority : All == Credited + Uncreditedunc_cha_rxr_busy_starved.bl_crduncore cacheTransgress Injection Starvation : BL - Creditedevent=0xe5,umask=0x4001Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_cha_rxr_busy_starved.bl_uncrduncore cacheTransgress Injection Starvation : BL - Uncreditedevent=0xe5,umask=0x401Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_cha_rxr_bypass.ad_alluncore cacheTransgress Ingress Bypass : AD - Allevent=0xe2,umask=0x1101Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncreditedunc_cha_rxr_bypass.ad_crduncore cacheTransgress Ingress Bypass : AD - Creditedevent=0xe2,umask=0x1001Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.ad_uncrduncore cacheTransgress Ingress Bypass : AD - Uncreditedevent=0xe2,umask=0x101Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.akuncore cacheTransgress Ingress Bypass : AKevent=0xe2,umask=0x201Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.akc_uncrduncore cacheTransgress Ingress Bypass : AKC - Uncreditedevent=0xe2,umask=0x8001Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.bl_alluncore cacheTransgress Ingress Bypass : BL - Allevent=0xe2,umask=0x4401Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncreditedunc_cha_rxr_bypass.bl_crduncore cacheTransgress Ingress Bypass : BL - Creditedevent=0xe2,umask=0x4001Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.bl_uncrduncore cacheTransgress Ingress Bypass : BL - Uncreditedevent=0xe2,umask=0x401Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingressunc_cha_rxr_bypass.ivuncore cacheTransgress Ingress Bypass : IVevent=0xe2,umask=0x801Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingressunc_cha_rxr_crd_starved.ad_alluncore cacheTransgress Injection Starvation : AD - Allevent=0xe3,umask=0x1101Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncreditedunc_cha_rxr_crd_starved.ad_crduncore cacheTransgress Injection Starvation : AD - Creditedevent=0xe3,umask=0x1001Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.ad_uncrduncore cacheTransgress Injection Starvation : AD - Uncreditedevent=0xe3,umask=0x101Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.akuncore cacheTransgress Injection Starvation : AKevent=0xe3,umask=0x201Transgress Injection Starvation : AK : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.bl_alluncore cacheTransgress Injection Starvation : BL - Allevent=0xe3,umask=0x4401Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncreditedunc_cha_rxr_crd_starved.bl_crduncore cacheTransgress Injection Starvation : BL - Creditedevent=0xe3,umask=0x4001Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.bl_uncrduncore cacheTransgress Injection Starvation : BL - Uncreditedevent=0xe3,umask=0x401Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.ifvuncore cacheTransgress Injection Starvation : IFV - Creditedevent=0xe3,umask=0x8001Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved.ivuncore cacheTransgress Injection Starvation : IVevent=0xe3,umask=0x801Transgress Injection Starvation : IV : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_crd_starved_1uncore cacheTransgress Injection Starvationevent=0xe401Transgress Injection Starvation : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_cha_rxr_inserts.ad_alluncore cacheTransgress Ingress Allocations : AD - Allevent=0xe1,umask=0x1101Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_cha_rxr_inserts.ad_crduncore cacheTransgress Ingress Allocations : AD - Creditedevent=0xe1,umask=0x1001Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.ad_uncrduncore cacheTransgress Ingress Allocations : AD - Uncreditedevent=0xe1,umask=0x101Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.akuncore cacheTransgress Ingress Allocations : AKevent=0xe1,umask=0x201Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.akc_uncrduncore cacheTransgress Ingress Allocations : AKC - Uncreditedevent=0xe1,umask=0x8001Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.bl_alluncore cacheTransgress Ingress Allocations : BL - Allevent=0xe1,umask=0x4401Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_cha_rxr_inserts.bl_crduncore cacheTransgress Ingress Allocations : BL - Creditedevent=0xe1,umask=0x4001Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.bl_uncrduncore cacheTransgress Ingress Allocations : BL - Uncreditedevent=0xe1,umask=0x401Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_inserts.ivuncore cacheTransgress Ingress Allocations : IVevent=0xe1,umask=0x801Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.ad_alluncore cacheTransgress Ingress Occupancy : AD - Allevent=0xe0,umask=0x1101Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_cha_rxr_occupancy.ad_crduncore cacheTransgress Ingress Occupancy : AD - Creditedevent=0xe0,umask=0x1001Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.ad_uncrduncore cacheTransgress Ingress Occupancy : AD - Uncreditedevent=0xe0,umask=0x101Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.akuncore cacheTransgress Ingress Occupancy : AKevent=0xe0,umask=0x201Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.akc_uncrduncore cacheTransgress Ingress Occupancy : AKC - Uncreditedevent=0xe0,umask=0x8001Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.bl_alluncore cacheTransgress Ingress Occupancy : BL - Allevent=0xe0,umask=0x4401Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_cha_rxr_occupancy.bl_crduncore cacheTransgress Ingress Occupancy : BL - Creditedevent=0xe0,umask=0x2001Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.bl_uncrduncore cacheTransgress Ingress Occupancy : BL - Uncreditedevent=0xe0,umask=0x401Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_rxr_occupancy.ivuncore cacheTransgress Ingress Occupancy : IVevent=0xe0,umask=0x801Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_cha_sf_eviction.e_stateuncore cacheSnoop filter capacity evictions for E-state entriesevent=0x3d,umask=0x201Counts snoop filter capacity evictions for entries tracking exclusive lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cachelineunc_cha_sf_eviction.m_stateuncore cacheSnoop filter capacity evictions for M-state entriesevent=0x3d,umask=0x101Counts snoop filter capacity evictions for entries tracking modified lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cachelineunc_cha_sf_eviction.s_stateuncore cacheSnoop filter capacity evictions for S-state entriesevent=0x3d,umask=0x401Counts snoop filter capacity evictions for entries tracking shared lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cachelineunc_cha_snoops_sent.bcst_localuncore cacheSnoops Sent : Broadcast snoops for Local Requestsevent=0x51,umask=0x1001Snoops Sent : Broadcast snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA responding to local requestsunc_cha_snoops_sent.bcst_remoteuncore cacheSnoops Sent : Broadcast snoops for Remote Requestsevent=0x51,umask=0x2001Snoops Sent : Broadcast snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA responding to remote requestsunc_cha_snoops_sent.direct_localuncore cacheSnoops Sent : Directed snoops for Local Requestsevent=0x51,umask=0x4001Snoops Sent : Directed snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA responding to local requestsunc_cha_snoops_sent.direct_remoteuncore cacheSnoops Sent : Directed snoops for Remote Requestsevent=0x51,umask=0x8001Snoops Sent : Directed snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA responding to remote requestsunc_cha_snoops_sent.localuncore cacheSnoops Sent : Snoops sent for Local Requestsevent=0x51,umask=0x401Snoops Sent : Snoops sent for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA responding to local requestsunc_cha_snoops_sent.remoteuncore cacheSnoops Sent : Snoops sent for Remote Requestsevent=0x51,umask=0x801Snoops Sent : Snoops sent for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA responding to remote requestsunc_cha_snoop_resp.rspiuncore cacheSnoop Responses Received : RspIevent=0x5c,umask=0x101Counts when a transaction with the opcode type RspI Snoop Response was received which indicates the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO: the Read for Ownership issued before a write hits non-modified data)unc_cha_snoop_resp.rspifwduncore cacheSnoop Responses Received : RspIFwdevent=0x5c,umask=0x401Counts when a a transaction with the opcode type RspIFwd Snoop Response was received which indicates a remote caching agent forwarded the data and the requesting agent is able to acquire the data in E (Exclusive) or M (modified) states.  This is commonly returned with RFO (the Read for Ownership issued before a write) transactions.  The snoop could have either been to a cacheline in the M,E,F (Modified, Exclusive or Forward)  statesunc_cha_snoop_resp.rspsuncore cacheSnoop Responses Received : RspSevent=0x5c,umask=0x201Counts when a transaction with the opcode type RspS Snoop Response was received which indicates when a remote cache has data but is not forwarding it.  It is a way to let the requesting socket know that it cannot allocate the data in E state.  No data is sent with S RspSunc_cha_snoop_resp.rspsfwduncore cacheSnoop Responses Received : RspSFwdevent=0x5c,umask=0x801Counts when a a transaction with the opcode type RspSFwd Snoop Response was received which indicates a remote caching agent forwarded the data but held on to its current copy.  This is common for data and code reads that hit in a remote socket in E (Exclusive) or F (Forward) stateunc_cha_snoop_resp_local.rspsfwduncore cacheSnoop Responses Received Local : RspSFwdevent=0x5d,umask=0x801Snoop Responses Received Local : RspSFwd : Number of snoop responses received for a Local  request : Filters for a snoop response of RspSFwd to local CA requests.  This is returned when a remote caching agent forwards data but holds on to its currently copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr0uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 0event=0xd0,umask=0x101Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr1uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 1event=0xd0,umask=0x201Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr2uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 2event=0xd0,umask=0x401Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr3uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 3event=0xd0,umask=0x801Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr4uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 4event=0xd0,umask=0x1001Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr5uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 5event=0xd0,umask=0x2001Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr6uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 6event=0xd0,umask=0x4001Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr7uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 7event=0xd0,umask=0x8001Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr0uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 0event=0xd2,umask=0x101Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr1uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 1event=0xd2,umask=0x201Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr2uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 2event=0xd2,umask=0x401Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr3uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 3event=0xd2,umask=0x801Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr4uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 4event=0xd2,umask=0x1001Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr5uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 5event=0xd2,umask=0x2001Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr6uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 6event=0xd2,umask=0x4001Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr7uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 7event=0xd2,umask=0x8001Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr0uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 0event=0xd4,umask=0x101Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr1uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 1event=0xd4,umask=0x201Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr2uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 2event=0xd4,umask=0x401Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr3uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 3event=0xd4,umask=0x801Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr4uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 4event=0xd4,umask=0x1001Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr5uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 5event=0xd4,umask=0x2001Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr6uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 6event=0xd4,umask=0x4001Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr7uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 7event=0xd4,umask=0x8001Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr0uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 0event=0xd6,umask=0x101Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr1uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 1event=0xd6,umask=0x201Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr2uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 2event=0xd6,umask=0x401Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr3uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 3event=0xd6,umask=0x801Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr4uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 4event=0xd6,umask=0x1001Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr5uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 5event=0xd6,umask=0x2001Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr6uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 6event=0xd6,umask=0x4001Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr7uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 7event=0xd6,umask=0x8001Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr10uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 10event=0xd1,umask=0x401Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr8uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 8event=0xd1,umask=0x101Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr9uncore cacheStall on No AD Agent0 Transgress Credits : For Transgress 9event=0xd1,umask=0x201Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr10uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 10event=0xd3,umask=0x401Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr8uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 8event=0xd3,umask=0x101Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr9uncore cacheStall on No AD Agent1 Transgress Credits : For Transgress 9event=0xd3,umask=0x201Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr10uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 10event=0xd5,umask=0x401Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr8uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 8event=0xd5,umask=0x101Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr9uncore cacheStall on No BL Agent0 Transgress Credits : For Transgress 9event=0xd5,umask=0x201Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr10uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 10event=0xd7,umask=0x401Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr8uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 8event=0xd7,umask=0x101Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr9uncore cacheStall on No BL Agent1 Transgress Credits : For Transgress 9event=0xd7,umask=0x201Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_cha_tor_inserts.alluncore cacheTOR Inserts : Allevent=0x35,umask=0xc001ffff01TOR Inserts : All : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ddruncore cacheTOR Inserts : DDR4 Accessevent=0x3501TOR Inserts : DDR4 Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ddr4uncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.DDRevent=0x3511unc_cha_tor_inserts.evictuncore cacheTOR Inserts : SF/LLC Evictionsevent=0x35,umask=0x201TOR Inserts : SF/LLC Evictions : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interrupts. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ)unc_cha_tor_inserts.hituncore cacheTOR Inserts : Just Hitsevent=0x3501TOR Inserts : Just Hits : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.iauncore cacheTOR Inserts : All requests from iA Coresevent=0x35,umask=0xc001ff0101TOR Inserts : All requests from iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_clflushuncore cacheTOR Inserts : CLFlushes issued by iA Coresevent=0x35,umask=0xc8c7ff0101TOR Inserts : CLFlushes issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_clflushoptuncore cacheTOR Inserts : CLFlushOpts issued by iA Coresevent=0x35,umask=0xc8d7ff0101TOR Inserts : CLFlushOpts issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_crduncore cacheTOR Inserts : CRDs issued by iA Coresevent=0x35,umask=0xc80fff0101TOR Inserts : CRDs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_drduncore cacheTOR Inserts : DRds issued by iA Coresevent=0x35,umask=0xc817ff0101TOR Inserts : DRds issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_drd_optuncore cacheTOR Inserts : DRd_Opts issued by iA Coresevent=0x35,umask=0xc827ff0101TOR Inserts : DRd_Opts issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_drd_opt_prefuncore cacheTOR Inserts : DRd_Opt_Prefs issued by iA Coresevent=0x35,umask=0xc8a7ff0101TOR Inserts : DRd_Opt_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_drd_prefuncore cacheTOR Inserts : DRd_Prefs issued by iA Coresevent=0x35,umask=0xc897ff0101TOR Inserts : DRd_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hituncore cacheTOR Inserts : All requests from iA Cores that Hit the LLCevent=0x35,umask=0xc001fd0101TOR Inserts : All requests from iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_crduncore cacheTOR Inserts : CRds issued by iA Cores that Hit the LLCevent=0x35,umask=0xc80ffd0101TOR Inserts : CRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_crd_prefuncore cacheTOR Inserts : CRd_Prefs issued by iA Cores that hit the LLCevent=0x35,umask=0xc88ffd0101TOR Inserts : CRd_Prefs issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_drduncore cacheTOR Inserts : DRds issued by iA Cores that Hit the LLCevent=0x35,umask=0xc817fd0101TOR Inserts : DRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_drd_optuncore cacheTOR Inserts : DRd_Opts issued by iA Cores that hit the LLCevent=0x35,umask=0xc827fd0101TOR Inserts : DRd_Opts issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_drd_opt_prefuncore cacheTOR Inserts : DRd_Opt_Prefs issued by iA Cores that hit the LLCevent=0x35,umask=0xc8a7fd0101TOR Inserts : DRd_Opt_Prefs issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_drd_prefuncore cacheTOR Inserts : DRd_Prefs issued by iA Cores that Hit the LLCevent=0x35,umask=0xc897fd0101TOR Inserts : DRd_Prefs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_itomuncore cacheTOR Inserts : ItoMs issued by iA Cores that Hit LLCevent=0x35,umask=0xcc47fd0101TOR Inserts : ItoMs issued by iA Cores that Hit LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_llcprefcodeuncore cacheTOR Inserts : LLCPrefCode issued by iA Cores that hit the LLCevent=0x35,umask=0xcccffd0101TOR Inserts : LLCPrefCode issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_llcprefcrduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HIT_LLCPREFCODEevent=0x35,umask=0xcccffd0111unc_cha_tor_inserts.ia_hit_llcprefdatauncore cacheTOR Inserts : LLCPrefData issued by iA Cores that hit the LLCevent=0x35,umask=0xccd7fd0101TOR Inserts : LLCPrefData issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_llcprefdrduncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HIT_LLCPREFDATAevent=0x35,umask=0xccd7fd0111unc_cha_tor_inserts.ia_hit_llcprefrfouncore cacheTOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLCevent=0x35,umask=0xccc7fd0101TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_rfouncore cacheTOR Inserts : RFOs issued by iA Cores that Hit the LLCevent=0x35,umask=0xc807fd0101TOR Inserts : RFOs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_rfo_prefuncore cacheTOR Inserts : RFO_Prefs issued by iA Cores that Hit the LLCevent=0x35,umask=0xc887fd0101TOR Inserts : RFO_Prefs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_hit_specitomuncore cacheTOR Inserts : SpecItoMs issued by iA Cores that hit in the LLCevent=0x35,umask=0xcc57fd0101TOR Inserts : SpecItoMs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_itomuncore cacheTOR Inserts : ItoMs issued by iA Coresevent=0x35,umask=0xcc47ff0101TOR Inserts : ItoMs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_itomcachenearuncore cacheTOR Inserts : ItoMCacheNears issued by iA Coresevent=0x35,umask=0xcd47ff0101TOR Inserts : ItoMCacheNears issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_llcprefcodeuncore cacheTOR Inserts : LLCPrefCode issued by iA Coresevent=0x35,umask=0xcccfff0101TOR Inserts : LLCPrefCode issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_llcprefdatauncore cacheTOR Inserts : LLCPrefData issued by iA Coresevent=0x35,umask=0xccd7ff0101TOR Inserts : LLCPrefData issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_llcprefrfouncore cacheTOR Inserts : LLCPrefRFO issued by iA Coresevent=0x35,umask=0xccc7ff0101TOR Inserts : LLCPrefRFO issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_missuncore cacheTOR Inserts : All requests from iA Cores that Missed the LLCevent=0x35,umask=0xc001fe0101TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crduncore cacheTOR Inserts : CRds issued by iA Cores that Missed the LLCevent=0x35,umask=0xc80ffe0101TOR Inserts : CRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crd_localuncore cacheTOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locallyevent=0x35,umask=0xc80efe0101TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crd_prefuncore cacheTOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLCevent=0x35,umask=0xc88ffe0101TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crd_pref_localuncore cacheTOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locallyevent=0x35,umask=0xc88efe0101TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crd_pref_remoteuncore cacheTOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc88f7e0101TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_crd_remoteuncore cacheTOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc80f7e0101TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drduncore cacheTOR Inserts : DRds issued by iA Cores that Missed the LLCevent=0x35,umask=0xc817fe0101TOR Inserts : DRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_ddruncore cacheTOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLCevent=0x35,umask=0xc817860101TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_localuncore cacheTOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed locallyevent=0x35,umask=0xc816fe0101TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_local_ddruncore cacheTOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locallyevent=0x35,umask=0xc816860101TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_local_pmmuncore cacheTOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locallyevent=0x35,umask=0xc8168a0101TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_optuncore cacheTOR Inserts : DRd_Opt issued by iA Cores that missed the LLCevent=0x35,umask=0xc827fe0101TOR Inserts : DRd_Opt issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_opt_prefuncore cacheTOR Inserts : DRd_Opt_Prefs issued by iA Cores that missed the LLCevent=0x35,umask=0xc8a7fe0101TOR Inserts : DRd_Opt_Prefs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pmmuncore cacheTOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLCevent=0x35,umask=0xc8178a0101TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_prefuncore cacheTOR Inserts : DRd_Prefs issued by iA Cores that Missed the LLCevent=0x35,umask=0xc897fe0101TOR Inserts : DRd_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_ddruncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLCevent=0x35,umask=0xc897860101TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_localuncore cacheTOR Inserts; DRd Pref misses from local IAevent=0x35,umask=0xc896fe0101TOR Inserts; Data read prefetch from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_drd_pref_local_ddruncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locallyevent=0x35,umask=0xc896860101TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_local_pmmuncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locallyevent=0x35,umask=0xc8968a0101TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_pmmuncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLCevent=0x35,umask=0xc8978a0101TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_remoteuncore cacheTOR Inserts; DRd Pref misses from local IAevent=0x35,umask=0xc8977e0101TOR Inserts; Data read prefetch from remote IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_drd_pref_remote_ddruncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc897060101TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_pref_remote_pmmuncore cacheTOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc8970a0101TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_remoteuncore cacheTOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc8177e0101TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_remote_ddruncore cacheTOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc817060101TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_drd_remote_pmmuncore cacheTOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc8170a0101TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_full_streaming_wruncore cacheTOR Inserts; WCiLF misses from local IAevent=0x35,umask=0xc867fe0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_full_streaming_wr_ddruncore cacheTOR Inserts; WCiLF misses from local IAevent=0x35,umask=0xc867860101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_full_streaming_wr_dramuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_WCILF_DDRevent=0x35,umask=0xc867860111unc_cha_tor_inserts.ia_miss_full_streaming_wr_local_ddruncore cacheTOR Inserts; WCiLF misses from local IAevent=0x35,umask=0xc866860101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_full_streaming_wr_local_dramuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_LOCAL_WCILF_DDRevent=0x35,umask=0xc866860111unc_cha_tor_inserts.ia_miss_full_streaming_wr_local_pmmuncore cacheTOR Inserts; WCiLF misses from local IAevent=0x35,umask=0xc8668a0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_full_streaming_wr_pmmuncore cacheTOR Inserts; WCiLF misses from local IAevent=0x35,umask=0xc8678a0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_ddruncore cacheTOR Inserts; WCiLF misses from local IAevent=0x35,umask=0xc867060101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_dramuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_REMOTE_WCILF_DDRevent=0x35,umask=0xc867060111unc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_pmmuncore cacheTOR Inserts; WCiLF misses from local IAevent=0x35,umask=0xc8670a0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_itomuncore cacheTOR Inserts : ItoMs issued by iA Cores that Missed LLCevent=0x35,umask=0xcc47fe0101TOR Inserts : ItoMs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_llcprefcodeuncore cacheTOR Inserts : LLCPrefCode issued by iA Cores that missed the LLCevent=0x35,umask=0xcccffe0101TOR Inserts : LLCPrefCode issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_llcprefdatauncore cacheTOR Inserts : LLCPrefData issued by iA Cores that missed the LLCevent=0x35,umask=0xccd7fe0101TOR Inserts : LLCPrefData issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_llcprefrfouncore cacheTOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLCevent=0x35,umask=0xccc7fe0101TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_local_wcilf_ddruncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locallyevent=0x35,umask=0xc866860101TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_local_wcilf_pmmuncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locallyevent=0x35,umask=0xc8668a0101TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_local_wcil_ddruncore cacheTOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locallyevent=0x35,umask=0xc86e860101TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_local_wcil_pmmuncore cacheTOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locallyevent=0x35,umask=0xc86e8a0101TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_partial_streaming_wruncore cacheTOR Inserts; WCiL misses from local IAevent=0x35,umask=0xc86ffe0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_partial_streaming_wr_ddruncore cacheTOR Inserts; WCiL misses from local IAevent=0x35,umask=0xc86f860101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_partial_streaming_wr_dramuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_WCIL_DDRevent=0x35,umask=0xc86f860111unc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_ddruncore cacheTOR Inserts; WCiL misses from local IAevent=0x35,umask=0xc86e860101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_dramuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_LOCAL_WCIL_DDRevent=0x35,umask=0xc86e860111unc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_pmmuncore cacheTOR Inserts; WCiL misses from local IAevent=0x35,umask=0xc86e8a0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_partial_streaming_wr_pmmuncore cacheTOR Inserts; WCiL misses from local IAevent=0x35,umask=0xc86f8a0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_ddruncore cacheTOR Inserts; WCiL misses from local IAevent=0x35,umask=0xc86f060101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_dramuncore cacheThis event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_REMOTE_WCIL_DDRevent=0x35,umask=0xc86f060111unc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_pmmuncore cacheTOR Inserts; WCiL misses from local IAevent=0x35,umask=0xc86f0a0101TOR Inserts; Data read from local IA that misses in the snoop filterunc_cha_tor_inserts.ia_miss_remote_wcilf_ddruncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotelyevent=0x35,umask=0xc867060101TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_remote_wcilf_pmmuncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remote memoryevent=0x35,umask=0xc8670a0101TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_remote_wcil_ddruncore cacheTOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotelyevent=0x35,umask=0xc86f060101TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_remote_wcil_pmmuncore cacheTOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotelyevent=0x35,umask=0xc86f0a0101TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_rfouncore cacheTOR Inserts : RFOs issued by iA Cores that Missed the LLCevent=0x35,umask=0xc807fe0101TOR Inserts : RFOs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_rfo_localuncore cacheTOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed locallyevent=0x35,umask=0xc806fe0101TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_rfo_prefuncore cacheTOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLCevent=0x35,umask=0xc887fe0101TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_rfo_pref_localuncore cacheTOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locallyevent=0x35,umask=0xc886fe0101TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_rfo_pref_remoteuncore cacheTOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc8877e0101TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_rfo_remoteuncore cacheTOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x35,umask=0xc8077e0101TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_specitomuncore cacheTOR Inserts : SpecItoMs issued by iA Cores that missed the LLCevent=0x35,umask=0xcc57fe0101TOR Inserts : SpecItoMs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_ucrdfuncore cacheTOR Inserts : UCRdFs issued by iA Cores that Missed LLCevent=0x35,umask=0xc877de0101TOR Inserts : UCRdFs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wciluncore cacheTOR Inserts : WCiLs issued by iA Cores that Missed the LLCevent=0x35,umask=0xc86ffe0101TOR Inserts : WCiLs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcilfuncore cacheTOR Inserts : WCiLF issued by iA Cores that Missed the LLCevent=0x35,umask=0xc867fe0101TOR Inserts : WCiLF issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcilf_ddruncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLCevent=0x35,umask=0xc867860101TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcilf_pmmuncore cacheTOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLCevent=0x35,umask=0xc8678a0101TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcil_ddruncore cacheTOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLCevent=0x35,umask=0xc86f860101TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wcil_pmmuncore cacheTOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLCevent=0x35,umask=0xc86f8a0101TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_miss_wiluncore cacheTOR Inserts : WiLs issued by iA Cores that Missed LLCevent=0x35,umask=0xc87fde0101TOR Inserts : WiLs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_rfouncore cacheTOR Inserts : RFOs issued by iA Coresevent=0x35,umask=0xc807ff0101TOR Inserts : RFOs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_rfo_prefuncore cacheTOR Inserts : RFO_Prefs issued by iA Coresevent=0x35,umask=0xc887ff0101TOR Inserts : RFO_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_specitomuncore cacheTOR Inserts : SpecItoMs issued by iA Coresevent=0x35,umask=0xcc57ff0101TOR Inserts : SpecItoMs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wbeftoiuncore cacheTOR Inserts : WBEFtoIs issued by an IA Core.  Non Modified Write Backsevent=0x35,umask=0xcc37ff0101WbEFtoIs issued by iA Cores .  (Non Modified Write Backs)  :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.  Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wbmtoeuncore cacheTOR Inserts : WBMtoEs issued by an IA Core.  Non Modified Write Backsevent=0x35,umask=0xcc2fff0101WbMtoEs issued by iA Cores .  (Non Modified Write Backs)  :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.  Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wbstoiuncore cacheTOR Inserts : WBStoIs issued by an IA Core.  Non Modified Write Backsevent=0x35,umask=0xcc67ff0101WbStoIs issued by iA Cores .  (Non Modified Write Backs)  :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.  Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wciluncore cacheTOR Inserts : WCiLs issued by iA Coresevent=0x35,umask=0xc86fff0101TOR Inserts : WCiLs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ia_wcilfuncore cacheTOR Inserts : WCiLF issued by iA Coresevent=0x35,umask=0xc867ff0101TOR Inserts : WCiLF issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.iouncore cacheTOR Inserts : All requests from IO Devicesevent=0x35,umask=0xc001ff0401TOR Inserts : All requests from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_clflushuncore cacheTOR Inserts : CLFlushes issued by IO Devicesevent=0x35,umask=0xc8c3ff0401TOR Inserts : CLFlushes issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hituncore cacheTOR Inserts : All requests from IO Devices that hit the LLCevent=0x35,umask=0xc001fd0401TOR Inserts : All requests from IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hit_itomuncore cacheTOR Inserts : ItoMs issued by IO Devices that Hit the LLCevent=0x35,umask=0xcc43fd0401TOR Inserts : ItoMs issued by IO Devices that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hit_pcirdcuruncore cacheTOR Inserts : PCIRdCurs issued by IO Devices that hit the LLCevent=0x35,umask=0xc8f3fd0401TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_hit_rfouncore cacheTOR Inserts : RFOs issued by IO Devices that hit the LLCevent=0x35,umask=0xc803fd0401TOR Inserts : RFOs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_itomuncore cacheTOR Inserts : ItoMs issued by IO Devicesevent=0x35,umask=0xcc43ff0401TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_itomcachenearuncore cacheTOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devicesevent=0x35,umask=0xcd43ff0401TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_itomcachenear_localuncore cacheTOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices to locally HOMed memoryevent=0x35,umask=0xcd42ff0401TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_itomcachenear_remoteuncore cacheTOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices to remotely HOMed memoryevent=0x35,umask=0xcd437f0401TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_itom_localuncore cacheTOR Inserts : ItoMs issued by IO Devices to locally HOMed memoryevent=0x35,umask=0xcc42ff0401TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_itom_remoteuncore cacheTOR Inserts : ItoMs issued by IO Devices to remotely HOMed memoryevent=0x35,umask=0xcc437f0401TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_missuncore cacheTOR Inserts : All requests from IO Devices that missed the LLCevent=0x35,umask=0xc001fe0401TOR Inserts : All requests from IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_miss_itomuncore cacheTOR Inserts : ItoMs issued by IO Devices that missed the LLCevent=0x35,umask=0xcc43fe0401TOR Inserts : ItoMs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_miss_pcirdcuruncore cacheTOR Inserts : PCIRdCurs issued by IO Devices that missed the LLCevent=0x35,umask=0xc8f3fe0401TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_miss_rfouncore cacheTOR Inserts : RFOs issued by IO Devices that missed the LLCevent=0x35,umask=0xc803fe0401TOR Inserts : RFOs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_pcirdcuruncore cacheTOR Inserts : PCIRdCurs issued by IO Devicesevent=0x35,umask=0xc8f3ff0401TOR Inserts : PCIRdCurs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_rfouncore cacheTOR Inserts : RFOs issued by IO Devicesevent=0x35,umask=0xc803ff0401TOR Inserts : RFOs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.io_wbmtoiuncore cacheTOR Inserts : WbMtoIs issued by IO Devicesevent=0x35,umask=0xcc23ff0401TOR Inserts : WbMtoIs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.ipquncore cacheTOR Inserts : IPQevent=0x35,umask=0x801TOR Inserts : IPQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.irq_iauncore cacheTOR Inserts : IRQ - iAevent=0x35,umask=0x101TOR Inserts : IRQ - iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interrupts. : From an iA Coreunc_cha_tor_inserts.irq_non_iauncore cacheTOR Inserts : IRQ - Non iAevent=0x35,umask=0x1001TOR Inserts : IRQ - Non iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.isocuncore cacheTOR Inserts : Just ISOCevent=0x3501TOR Inserts : Just ISOC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.local_tgtuncore cacheTOR Inserts : Just Local Targetsevent=0x3501TOR Inserts : Just Local Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.loc_alluncore cacheTOR Inserts : All from Local iA and IOevent=0x35,umask=0xc000ff0501TOR Inserts : All from Local iA and IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interrupts. : All locally initiated requestsunc_cha_tor_inserts.loc_iauncore cacheTOR Inserts : All from Local iAevent=0x35,umask=0xc000ff0101TOR Inserts : All from Local iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interrupts. : All locally initiated requests from iA Coresunc_cha_tor_inserts.loc_iouncore cacheTOR Inserts : All from Local IOevent=0x35,umask=0xc000ff0401TOR Inserts : All from Local IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interrupts. : All locally generated IO trafficunc_cha_tor_inserts.match_opcuncore cacheTOR Inserts : Match the Opcode in b[29:19] of the extended umask fieldevent=0x3501TOR Inserts : Match the Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.missuncore cacheTOR Inserts : Just Missesevent=0x3501TOR Inserts : Just Misses : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.mmcfguncore cacheTOR Inserts : MMCFG Accessevent=0x3501TOR Inserts : MMCFG Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.nearmemuncore cacheTOR Inserts : Just NearMemevent=0x3501TOR Inserts : Just NearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.noncohuncore cacheTOR Inserts : Just NonCoherentevent=0x3501TOR Inserts : Just NonCoherent : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.not_nearmemuncore cacheTOR Inserts : Just NotNearMemevent=0x3501TOR Inserts : Just NotNearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.pmmuncore cacheTOR Inserts : PMM Accessevent=0x3501TOR Inserts : PMM Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.premorph_opcuncore cacheTOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask fieldevent=0x3501TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.prq_iosfuncore cacheTOR Inserts : PRQ - IOSFevent=0x35,umask=0x401TOR Inserts : PRQ - IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interrupts. : From a PCIe Deviceunc_cha_tor_inserts.prq_non_iosfuncore cacheTOR Inserts : PRQ - Non IOSFevent=0x35,umask=0x2001TOR Inserts : PRQ - Non IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.remote_tgtuncore cacheTOR Inserts : Just Remote Targetsevent=0x3501TOR Inserts : Just Remote Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.rrquncore cacheTOR Inserts : RRQevent=0x35,umask=0x4001TOR Inserts : RRQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_inserts.wbquncore cacheTOR Inserts : WBQevent=0x35,umask=0x8001TOR Inserts : WBQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ddruncore cacheTOR Occupancy : DDR4 Accessevent=0x3601TOR Occupancy : DDR4 Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.evictuncore cacheTOR Occupancy : SF/LLC Evictionsevent=0x36,umask=0x201TOR Occupancy : SF/LLC Evictions : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interrupts. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ)unc_cha_tor_occupancy.hituncore cacheTOR Occupancy : Just Hitsevent=0x3601TOR Occupancy : Just Hits : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.iauncore cacheTOR Occupancy : All requests from iA Coresevent=0x36,umask=0xc001ff0101TOR Occupancy : All requests from iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_crduncore cacheTOR Occupancy : CRDs issued by iA Coresevent=0x36,umask=0xc80fff0101TOR Occupancy : CRDs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_drduncore cacheTOR Occupancy : DRds issued by iA Coresevent=0x36,umask=0xc817ff0101TOR Occupancy : DRds issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_drdpteuncore cacheTOR Occupancy : DRdPte issued by iA Cores due to a page walkevent=0x36,umask=0xc837ff0101TOR Occupancy : DRdPte issued by iA Cores due to a page walk : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_drd_optuncore cacheTOR Occupancy : DRd_Opts issued by iA Coresevent=0x36,umask=0xc827ff0101TOR Occupancy : DRd_Opts issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_drd_opt_prefuncore cacheTOR Occupancy : DRd_Opt_Prefs issued by iA Coresevent=0x36,umask=0xc8a7ff0101TOR Occupancy : DRd_Opt_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_drd_prefuncore cacheTOR Occupancy : DRd_Prefs issued by iA Coresevent=0x36,umask=0xc897ff0101TOR Occupancy : DRd_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hituncore cacheTOR Occupancy : All requests from iA Cores that Hit the LLCevent=0x36,umask=0xc001fd0101TOR Occupancy : All requests from iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_crduncore cacheTOR Occupancy : CRds issued by iA Cores that Hit the LLCevent=0x36,umask=0xc80ffd0101TOR Occupancy : CRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_crd_prefuncore cacheTOR Occupancy : CRd_Prefs issued by iA Cores that hit the LLCevent=0x36,umask=0xc88ffd0101TOR Occupancy : CRd_Prefs issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_drduncore cacheTOR Occupancy : DRds issued by iA Cores that Hit the LLCevent=0x36,umask=0xc817fd0101TOR Occupancy : DRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_drdpteuncore cacheTOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLCevent=0x36,umask=0xc837fd0101TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_drd_optuncore cacheTOR Occupancy : DRd_Opts issued by iA Cores that hit the LLCevent=0x36,umask=0xc827fd0101TOR Occupancy : DRd_Opts issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_drd_opt_prefuncore cacheTOR Occupancy : DRd_Opt_Prefs issued by iA Cores that hit the LLCevent=0x36,umask=0xc8a7fd0101TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_drd_prefuncore cacheTOR Occupancy : DRd_Prefs issued by iA Cores that Hit the LLCevent=0x36,umask=0xc897fd0101TOR Occupancy : DRd_Prefs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_llcprefcodeuncore cacheTOR Occupancy : LLCPrefCode issued by iA Cores that hit the LLCevent=0x36,umask=0xcccffd0101TOR Occupancy : LLCPrefCode issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_llcprefdatauncore cacheTOR Occupancy : LLCPrefData issued by iA Cores that hit the LLCevent=0x36,umask=0xccd7fd0101TOR Occupancy : LLCPrefData issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_llcprefrfouncore cacheTOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLCevent=0x36,umask=0xccc7fd0101TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_rfouncore cacheTOR Occupancy : RFOs issued by iA Cores that Hit the LLCevent=0x36,umask=0xc807fd0101TOR Occupancy : RFOs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_hit_rfo_prefuncore cacheTOR Occupancy : RFO_Prefs issued by iA Cores that Hit the LLCevent=0x36,umask=0xc887fd0101TOR Occupancy : RFO_Prefs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_llcprefcodeuncore cacheTOR Occupancy : LLCPrefCode issued by iA Coresevent=0x36,umask=0xcccfff0101TOR Occupancy : LLCPrefCode issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_llcprefdatauncore cacheTOR Occupancy : LLCPrefData issued by iA Coresevent=0x36,umask=0xccd7ff0101TOR Occupancy : LLCPrefData issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_llcprefrfouncore cacheTOR Occupancy : LLCPrefRFO issued by iA Coresevent=0x36,umask=0xccc7ff0101TOR Occupancy : LLCPrefRFO issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_missuncore cacheTOR Occupancy : All requests from iA Cores that Missed the LLCevent=0x36,umask=0xc001fe0101TOR Occupancy : All requests from iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_crduncore cacheTOR Occupancy : CRds issued by iA Cores that Missed the LLCevent=0x36,umask=0xc80ffe0101TOR Occupancy : CRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_crd_prefuncore cacheTOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLCevent=0x36,umask=0xc88ffe0101TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drduncore cacheTOR Occupancy : DRds issued by iA Cores that Missed the LLCevent=0x36,umask=0xc817fe0101TOR Occupancy : DRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drdpteuncore cacheTOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLCevent=0x36,umask=0xc837fe0101TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_ddruncore cacheTOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLCevent=0x36,umask=0xc817860101TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_localuncore cacheTOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed locallyevent=0x36,umask=0xc816fe0101TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_optuncore cacheTOR Occupancy : DRd_Opt issued by iA Cores that missed the LLCevent=0x36,umask=0xc827fe0101TOR Occupancy : DRd_Opt issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_opt_prefuncore cacheTOR Occupancy : DRd_Opt_Prefs issued by iA Cores that missed the LLCevent=0x36,umask=0xc8a7fe0101TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_pmmuncore cacheTOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLCevent=0x36,umask=0xc8178a0101TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_prefuncore cacheTOR Occupancy : DRd_Prefs issued by iA Cores that Missed the LLCevent=0x36,umask=0xc897fe0101TOR Occupancy : DRd_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_drd_remoteuncore cacheTOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc8177e0101TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_full_streaming_wruncore cacheTOR Occupancy; WCiLF misses from local IAevent=0x36,umask=0xc867fe0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_full_streaming_wr_ddruncore cacheTOR Occupancy; WCiLF misses from local IAevent=0x36,umask=0xc867860101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_full_streaming_wr_local_ddruncore cacheTOR Occupancy; WCiLF misses from local IAevent=0x36,umask=0xc866860101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_full_streaming_wr_local_pmmuncore cacheTOR Occupancy; WCiLF misses from local IAevent=0x36,umask=0xc8668a0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_full_streaming_wr_pmmuncore cacheTOR Occupancy; WCiLF misses from local IAevent=0x36,umask=0xc8678a0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_full_streaming_wr_remote_ddruncore cacheTOR Occupancy; WCiLF misses from local IAevent=0x36,umask=0xc867060101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_full_streaming_wr_remote_pmmuncore cacheTOR Occupancy; WCiLF misses from local IAevent=0x36,umask=0xc8670a0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_llcprefcodeuncore cacheTOR Occupancy : LLCPrefCode issued by iA Cores that missed the LLCevent=0x36,umask=0xcccffe0101TOR Occupancy : LLCPrefCode issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_llcprefdatauncore cacheTOR Occupancy : LLCPrefData issued by iA Cores that missed the LLCevent=0x36,umask=0xccd7fe0101TOR Occupancy : LLCPrefData issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_llcprefrfouncore cacheTOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLCevent=0x36,umask=0xccc7fe0101TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_partial_streaming_wruncore cacheTOR Occupancy; WCiL misses from local IAevent=0x36,umask=0xc86ffe0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_partial_streaming_wr_ddruncore cacheTOR Occupancy; WCiL misses from local IAevent=0x36,umask=0xc86f860101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_partial_streaming_wr_local_ddruncore cacheTOR Occupancy; WCiL misses from local IAevent=0x36,umask=0xc86e860101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_partial_streaming_wr_local_pmmuncore cacheTOR Occupancy; WCiL misses from local IAevent=0x36,umask=0xc86e8a0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_partial_streaming_wr_pmmuncore cacheTOR Occupancy; WCiL misses from local IAevent=0x36,umask=0xc86f8a0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_partial_streaming_wr_remote_ddruncore cacheTOR Occupancy; WCiL misses from local IAevent=0x36,umask=0xc86f060101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_partial_streaming_wr_remote_pmmuncore cacheTOR Occupancy; WCiL misses from local IAevent=0x36,umask=0xc86f0a0101TOR Occupancy; Data read from local IA that misses in the snoop filterunc_cha_tor_occupancy.ia_miss_rfouncore cacheTOR Occupancy : RFOs issued by iA Cores that Missed the LLCevent=0x36,umask=0xc807fe0101TOR Occupancy : RFOs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_rfo_localuncore cacheTOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed locallyevent=0x36,umask=0xc806fe0101TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_rfo_prefuncore cacheTOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLCevent=0x36,umask=0xc887fe0101TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_rfo_pref_localuncore cacheTOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locallyevent=0x36,umask=0xc886fe0101TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_rfo_pref_remoteuncore cacheTOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc8877e0101TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_rfo_remoteuncore cacheTOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed remotelyevent=0x36,umask=0xc8077e0101TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_miss_specitomuncore cacheTOR Occupancy : SpecItoMs issued by iA Cores that missed the LLCevent=0x36,umask=0xcc57fe0101TOR Occupancy : SpecItoMs issued by iA Cores that missed the LLC: For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_rfouncore cacheTOR Occupancy : RFOs issued by iA Coresevent=0x36,umask=0xc807ff0101TOR Occupancy : RFOs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ia_rfo_prefuncore cacheTOR Occupancy : RFO_Prefs issued by iA Coresevent=0x36,umask=0xc887ff0101TOR Occupancy : RFO_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.iouncore cacheTOR Occupancy : All requests from IO Devicesevent=0x36,umask=0xc001ff0401TOR Occupancy : All requests from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hituncore cacheTOR Occupancy : All requests from IO Devices that hit the LLCevent=0x36,umask=0xc001fd0401TOR Occupancy : All requests from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hit_itomuncore cacheTOR Occupancy : ItoMs issued by IO Devices that Hit the LLCevent=0x36,umask=0xcc43fd0401TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hit_pcirdcuruncore cacheTOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLCevent=0x36,umask=0xc8f3fd0401TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_hit_rfouncore cacheTOR Occupancy : RFOs issued by IO Devices that hit the LLCevent=0x36,umask=0xc803fd0401TOR Occupancy : RFOs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_itomuncore cacheTOR Occupancy : ItoMs issued by IO Devicesevent=0x36,umask=0xcc43ff0401TOR Occupancy : ItoMs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_itomcachenearuncore cacheTOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devicesevent=0x36,umask=0xcd43ff0401TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_missuncore cacheTOR Occupancy : All requests from IO Devices that missed the LLCevent=0x36,umask=0xc001fe0401TOR Occupancy : All requests from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_miss_itomuncore cacheTOR Occupancy : ItoMs issued by IO Devices that missed the LLCevent=0x36,umask=0xcc43fe0401TOR Occupancy : ItoMs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_miss_pcirdcuruncore cacheTOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLCevent=0x36,umask=0xc8f3fe0401TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_miss_rfouncore cacheTOR Occupancy : RFOs issued by IO Devices that missed the LLCevent=0x36,umask=0xc803fe0401TOR Occupancy : RFOs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_pcirdcuruncore cacheTOR Occupancy : PCIRdCurs issued by IO Devicesevent=0x36,umask=0xc8f3ff0401TOR Occupancy : PCIRdCurs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.io_rfouncore cacheTOR Occupancy : RFOs issued by IO Devicesevent=0x36,umask=0xc803ff0401TOR Occupancy : RFOs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.ipquncore cacheTOR Occupancy : IPQevent=0x36,umask=0x801TOR Occupancy : IPQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.irq_iauncore cacheTOR Occupancy : IRQ - iAevent=0x36,umask=0x101TOR Occupancy : IRQ - iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interrupts. : From an iA Coreunc_cha_tor_occupancy.irq_non_iauncore cacheTOR Occupancy : IRQ - Non iAevent=0x36,umask=0x1001TOR Occupancy : IRQ - Non iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.isocuncore cacheTOR Occupancy : Just ISOCevent=0x3601TOR Occupancy : Just ISOC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.local_tgtuncore cacheTOR Occupancy : Just Local Targetsevent=0x3601TOR Occupancy : Just Local Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.loc_alluncore cacheTOR Occupancy : All from Local iA and IOevent=0x36,umask=0xc000ff0501TOR Occupancy : All from Local iA and IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interrupts. : All locally initiated requestsunc_cha_tor_occupancy.loc_iauncore cacheTOR Occupancy : All from Local iAevent=0x36,umask=0xc000ff0101TOR Occupancy : All from Local iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interrupts. : All locally initiated requests from iA Coresunc_cha_tor_occupancy.loc_iouncore cacheTOR Occupancy : All from Local IOevent=0x36,umask=0xc000ff0401TOR Occupancy : All from Local IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interrupts. : All locally generated IO trafficunc_cha_tor_occupancy.match_opcuncore cacheTOR Occupancy : Match the Opcode in b[29:19] of the extended umask fieldevent=0x3601TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.missuncore cacheTOR Occupancy : Just Missesevent=0x3601TOR Occupancy : Just Misses : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.mmcfguncore cacheTOR Occupancy : MMCFG Accessevent=0x3601TOR Occupancy : MMCFG Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.nearmemuncore cacheTOR Occupancy : Just NearMemevent=0x3601TOR Occupancy : Just NearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.noncohuncore cacheTOR Occupancy : Just NonCoherentevent=0x3601TOR Occupancy : Just NonCoherent : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.not_nearmemuncore cacheTOR Occupancy : Just NotNearMemevent=0x3601TOR Occupancy : Just NotNearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.pmmuncore cacheTOR Occupancy : PMM Accessevent=0x3601TOR Occupancy : PMM Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.premorph_opcuncore cacheTOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask fieldevent=0x3601TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.prquncore cacheTOR Occupancy : PRQ - IOSFevent=0x36,umask=0x401TOR Occupancy : PRQ - IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interrupts. : From a PCIe Deviceunc_cha_tor_occupancy.prq_non_iosfuncore cacheTOR Occupancy : PRQ - Non IOSFevent=0x36,umask=0x2001TOR Occupancy : PRQ - Non IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_tor_occupancy.remote_tgtuncore cacheTOR Occupancy : Just Remote Targetsevent=0x3601TOR Occupancy : Just Remote Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.     Does not include addressless requests such as locks and interruptsunc_cha_txr_horz_ads_used.ad_alluncore cacheCMS Horizontal ADS Used : AD - Allevent=0xa6,umask=0x1101CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_cha_txr_horz_ads_used.ad_crduncore cacheCMS Horizontal ADS Used : AD - Creditedevent=0xa6,umask=0x1001CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_ads_used.ad_uncrduncore cacheCMS Horizontal ADS Used : AD - Uncreditedevent=0xa6,umask=0x101CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_ads_used.bl_alluncore cacheCMS Horizontal ADS Used : BL - Allevent=0xa6,umask=0x4401CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_cha_txr_horz_ads_used.bl_crduncore cacheCMS Horizontal ADS Used : BL - Creditedevent=0xa6,umask=0x4001CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_ads_used.bl_uncrduncore cacheCMS Horizontal ADS Used : BL - Uncreditedevent=0xa6,umask=0x401CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.ad_alluncore cacheCMS Horizontal Bypass Used : AD - Allevent=0xa7,umask=0x1101CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_cha_txr_horz_bypass.ad_crduncore cacheCMS Horizontal Bypass Used : AD - Creditedevent=0xa7,umask=0x1001CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.ad_uncrduncore cacheCMS Horizontal Bypass Used : AD - Uncreditedevent=0xa7,umask=0x101CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.akuncore cacheCMS Horizontal Bypass Used : AKevent=0xa7,umask=0x201CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.akc_uncrduncore cacheCMS Horizontal Bypass Used : AKC - Uncreditedevent=0xa7,umask=0x8001CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.bl_alluncore cacheCMS Horizontal Bypass Used : BL - Allevent=0xa7,umask=0x4401CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_cha_txr_horz_bypass.bl_crduncore cacheCMS Horizontal Bypass Used : BL - Creditedevent=0xa7,umask=0x4001CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.bl_uncrduncore cacheCMS Horizontal Bypass Used : BL - Uncreditedevent=0xa7,umask=0x401CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_bypass.ivuncore cacheCMS Horizontal Bypass Used : IVevent=0xa7,umask=0x801CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_cha_txr_horz_cycles_full.ad_alluncore cacheCycles CMS Horizontal Egress Queue is Full : AD - Allevent=0xa2,umask=0x1101Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_cha_txr_horz_cycles_full.ad_crduncore cacheCycles CMS Horizontal Egress Queue is Full : AD - Creditedevent=0xa2,umask=0x1001Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.ad_uncrduncore cacheCycles CMS Horizontal Egress Queue is Full : AD - Uncreditedevent=0xa2,umask=0x101Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.akuncore cacheCycles CMS Horizontal Egress Queue is Full : AKevent=0xa2,umask=0x201Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.akc_uncrduncore cacheCycles CMS Horizontal Egress Queue is Full : AKC - Uncreditedevent=0xa2,umask=0x8001Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.bl_alluncore cacheCycles CMS Horizontal Egress Queue is Full : BL - Allevent=0xa2,umask=0x4401Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_cha_txr_horz_cycles_full.bl_crduncore cacheCycles CMS Horizontal Egress Queue is Full : BL - Creditedevent=0xa2,umask=0x4001Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.bl_uncrduncore cacheCycles CMS Horizontal Egress Queue is Full : BL - Uncreditedevent=0xa2,umask=0x401Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_full.ivuncore cacheCycles CMS Horizontal Egress Queue is Full : IVevent=0xa2,umask=0x801Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.ad_alluncore cacheCycles CMS Horizontal Egress Queue is Not Empty : AD - Allevent=0xa3,umask=0x1101Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_cha_txr_horz_cycles_ne.ad_crduncore cacheCycles CMS Horizontal Egress Queue is Not Empty : AD - Creditedevent=0xa3,umask=0x1001Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.ad_uncrduncore cacheCycles CMS Horizontal Egress Queue is Not Empty : AD - Uncreditedevent=0xa3,umask=0x101Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.akuncore cacheCycles CMS Horizontal Egress Queue is Not Empty : AKevent=0xa3,umask=0x201Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.akc_uncrduncore cacheCycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncreditedevent=0xa3,umask=0x8001Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.bl_alluncore cacheCycles CMS Horizontal Egress Queue is Not Empty : BL - Allevent=0xa3,umask=0x4401Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_cha_txr_horz_cycles_ne.bl_crduncore cacheCycles CMS Horizontal Egress Queue is Not Empty : BL - Creditedevent=0xa3,umask=0x4001Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.bl_uncrduncore cacheCycles CMS Horizontal Egress Queue is Not Empty : BL - Uncreditedevent=0xa3,umask=0x401Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_cycles_ne.ivuncore cacheCycles CMS Horizontal Egress Queue is Not Empty : IVevent=0xa3,umask=0x801Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.ad_alluncore cacheCMS Horizontal Egress Inserts : AD - Allevent=0xa1,umask=0x1101CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_cha_txr_horz_inserts.ad_crduncore cacheCMS Horizontal Egress Inserts : AD - Creditedevent=0xa1,umask=0x1001CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.ad_uncrduncore cacheCMS Horizontal Egress Inserts : AD - Uncreditedevent=0xa1,umask=0x101CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.akuncore cacheCMS Horizontal Egress Inserts : AKevent=0xa1,umask=0x201CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.akc_uncrduncore cacheCMS Horizontal Egress Inserts : AKC - Uncreditedevent=0xa1,umask=0x8001CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.bl_alluncore cacheCMS Horizontal Egress Inserts : BL - Allevent=0xa1,umask=0x4401CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_cha_txr_horz_inserts.bl_crduncore cacheCMS Horizontal Egress Inserts : BL - Creditedevent=0xa1,umask=0x4001CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.bl_uncrduncore cacheCMS Horizontal Egress Inserts : BL - Uncreditedevent=0xa1,umask=0x401CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_inserts.ivuncore cacheCMS Horizontal Egress Inserts : IVevent=0xa1,umask=0x801CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_nack.ad_alluncore cacheCMS Horizontal Egress NACKs : AD - Allevent=0xa4,umask=0x1101CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncreditedunc_cha_txr_horz_nack.ad_crduncore cacheCMS Horizontal Egress NACKs : AD - Creditedevent=0xa4,umask=0x1001CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.ad_uncrduncore cacheCMS Horizontal Egress NACKs : AD - Uncreditedevent=0xa4,umask=0x101CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.akuncore cacheCMS Horizontal Egress NACKs : AKevent=0xa4,umask=0x201CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.akc_uncrduncore cacheCMS Horizontal Egress NACKs : AKC - Uncreditedevent=0xa4,umask=0x8001CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.bl_alluncore cacheCMS Horizontal Egress NACKs : BL - Allevent=0xa4,umask=0x4401CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncreditedunc_cha_txr_horz_nack.bl_crduncore cacheCMS Horizontal Egress NACKs : BL - Creditedevent=0xa4,umask=0x4001CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.bl_uncrduncore cacheCMS Horizontal Egress NACKs : BL - Uncreditedevent=0xa4,umask=0x401CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_nack.ivuncore cacheCMS Horizontal Egress NACKs : IVevent=0xa4,umask=0x801CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_cha_txr_horz_occupancy.ad_alluncore cacheCMS Horizontal Egress Occupancy : AD - Allevent=0xa0,umask=0x1101CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_cha_txr_horz_occupancy.ad_crduncore cacheCMS Horizontal Egress Occupancy : AD - Creditedevent=0xa0,umask=0x1001CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.ad_uncrduncore cacheCMS Horizontal Egress Occupancy : AD - Uncreditedevent=0xa0,umask=0x101CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.akuncore cacheCMS Horizontal Egress Occupancy : AKevent=0xa0,umask=0x201CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.akc_uncrduncore cacheCMS Horizontal Egress Occupancy : AKC - Uncreditedevent=0xa0,umask=0x8001CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.bl_alluncore cacheCMS Horizontal Egress Occupancy : BL - Allevent=0xa0,umask=0x4401CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_cha_txr_horz_occupancy.bl_crduncore cacheCMS Horizontal Egress Occupancy : BL - Creditedevent=0xa0,umask=0x4001CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.bl_uncrduncore cacheCMS Horizontal Egress Occupancy : BL - Uncreditedevent=0xa0,umask=0x401CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_occupancy.ivuncore cacheCMS Horizontal Egress Occupancy : IVevent=0xa0,umask=0x801CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_cha_txr_horz_starved.ad_alluncore cacheCMS Horizontal Egress Injection Starvation : AD - Allevent=0xa5,umask=0x101CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncreditedunc_cha_txr_horz_starved.ad_uncrduncore cacheCMS Horizontal Egress Injection Starvation : AD - Uncreditedevent=0xa5,umask=0x101CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_horz_starved.akuncore cacheCMS Horizontal Egress Injection Starvation : AKevent=0xa5,umask=0x201CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_horz_starved.akc_uncrduncore cacheCMS Horizontal Egress Injection Starvation : AKC - Uncreditedevent=0xa5,umask=0x8001CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_horz_starved.bl_alluncore cacheCMS Horizontal Egress Injection Starvation : BL - Allevent=0xa5,umask=0x401CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncreditedunc_cha_txr_horz_starved.bl_uncrduncore cacheCMS Horizontal Egress Injection Starvation : BL - Uncreditedevent=0xa5,umask=0x401CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_horz_starved.ivuncore cacheCMS Horizontal Egress Injection Starvation : IVevent=0xa5,umask=0x801CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_cha_txr_vert_ads_used.ad_ag0uncore cacheCMS Vertical ADS Used : AD - Agent 0event=0x9c,umask=0x101CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_ads_used.ad_ag1uncore cacheCMS Vertical ADS Used : AD - Agent 1event=0x9c,umask=0x1001CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_ads_used.bl_ag0uncore cacheCMS Vertical ADS Used : BL - Agent 0event=0x9c,umask=0x401CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_ads_used.bl_ag1uncore cacheCMS Vertical ADS Used : BL - Agent 1event=0x9c,umask=0x4001CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ad_ag0uncore cacheCMS Vertical ADS Used : AD - Agent 0event=0x9d,umask=0x101CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ad_ag1uncore cacheCMS Vertical ADS Used : AD - Agent 1event=0x9d,umask=0x1001CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ak_ag0uncore cacheCMS Vertical ADS Used : AK - Agent 0event=0x9d,umask=0x201CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.ak_ag1uncore cacheCMS Vertical ADS Used : AK - Agent 1event=0x9d,umask=0x2001CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.bl_ag0uncore cacheCMS Vertical ADS Used : BL - Agent 0event=0x9d,umask=0x401CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.bl_ag1uncore cacheCMS Vertical ADS Used : BL - Agent 1event=0x9d,umask=0x4001CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass.iv_ag1uncore cacheCMS Vertical ADS Used : IV - Agent 1event=0x9d,umask=0x801CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass_1.akc_ag0uncore cacheCMS Vertical ADS Used : AKC - Agent 0event=0x9e,umask=0x101CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_bypass_1.akc_ag1uncore cacheCMS Vertical ADS Used : AKC - Agent 1event=0x9e,umask=0x201CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_cha_txr_vert_cycles_full0.ad_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full : AD - Agent 0event=0x94,umask=0x101Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_cycles_full0.ad_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full : AD - Agent 1event=0x94,umask=0x1001Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_cha_txr_vert_cycles_full0.ak_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full : AK - Agent 0event=0x94,umask=0x201Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_cycles_full0.ak_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full : AK - Agent 1event=0x94,umask=0x2001Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_cha_txr_vert_cycles_full0.bl_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full : BL - Agent 0event=0x94,umask=0x401Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_cha_txr_vert_cycles_full0.bl_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full : BL - Agent 1event=0x94,umask=0x4001Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_cha_txr_vert_cycles_full0.iv_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full : IV - Agent 0event=0x94,umask=0x801Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_cha_txr_vert_cycles_full1.akc_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full : AKC - Agent 0event=0x95,umask=0x101Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_cycles_full1.akc_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full : AKC - Agent 1event=0x95,umask=0x201Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_cycles_ne0.ad_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0event=0x96,umask=0x101Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_cycles_ne0.ad_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1event=0x96,umask=0x1001Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_cha_txr_vert_cycles_ne0.ak_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0event=0x96,umask=0x201Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_cycles_ne0.ak_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1event=0x96,umask=0x2001Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_cha_txr_vert_cycles_ne0.bl_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0event=0x96,umask=0x401Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_cha_txr_vert_cycles_ne0.bl_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1event=0x96,umask=0x4001Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_cha_txr_vert_cycles_ne0.iv_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0event=0x96,umask=0x801Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_cha_txr_vert_cycles_ne1.akc_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0event=0x97,umask=0x101Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_cycles_ne1.akc_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1event=0x97,umask=0x201Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_inserts0.ad_ag0uncore cacheCMS Vert Egress Allocations : AD - Agent 0event=0x92,umask=0x101CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_inserts0.ad_ag1uncore cacheCMS Vert Egress Allocations : AD - Agent 1event=0x92,umask=0x1001CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_cha_txr_vert_inserts0.ak_ag0uncore cacheCMS Vert Egress Allocations : AK - Agent 0event=0x92,umask=0x201CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_inserts0.ak_ag1uncore cacheCMS Vert Egress Allocations : AK - Agent 1event=0x92,umask=0x2001CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_cha_txr_vert_inserts0.bl_ag0uncore cacheCMS Vert Egress Allocations : BL - Agent 0event=0x92,umask=0x401CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_cha_txr_vert_inserts0.bl_ag1uncore cacheCMS Vert Egress Allocations : BL - Agent 1event=0x92,umask=0x4001CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_cha_txr_vert_inserts0.iv_ag0uncore cacheCMS Vert Egress Allocations : IV - Agent 0event=0x92,umask=0x801CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_cha_txr_vert_inserts1.akc_ag0uncore cacheCMS Vert Egress Allocations : AKC - Agent 0event=0x93,umask=0x101CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_inserts1.akc_ag1uncore cacheCMS Vert Egress Allocations : AKC - Agent 1event=0x93,umask=0x201CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_nack0.ad_ag0uncore cacheCMS Vertical Egress NACKs : AD - Agent 0event=0x98,umask=0x101CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack0.ad_ag1uncore cacheCMS Vertical Egress NACKs : AD - Agent 1event=0x98,umask=0x1001CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack0.ak_ag0uncore cacheCMS Vertical Egress NACKs : AK - Agent 0event=0x98,umask=0x201CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack0.ak_ag1uncore cacheCMS Vertical Egress NACKs : AK - Agent 1event=0x98,umask=0x2001CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack0.bl_ag0uncore cacheCMS Vertical Egress NACKs : BL - Agent 0event=0x98,umask=0x401CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack0.bl_ag1uncore cacheCMS Vertical Egress NACKs : BL - Agent 1event=0x98,umask=0x4001CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack0.iv_ag0uncore cacheCMS Vertical Egress NACKs : IVevent=0x98,umask=0x801CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack1.akc_ag0uncore cacheCMS Vertical Egress NACKs : AKC - Agent 0event=0x99,umask=0x101CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_nack1.akc_ag1uncore cacheCMS Vertical Egress NACKs : AKC - Agent 1event=0x99,umask=0x201CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_cha_txr_vert_occupancy0.ad_ag0uncore cacheCMS Vert Egress Occupancy : AD - Agent 0event=0x90,umask=0x101CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_occupancy0.ad_ag1uncore cacheCMS Vert Egress Occupancy : AD - Agent 1event=0x90,umask=0x1001CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_cha_txr_vert_occupancy0.ak_ag0uncore cacheCMS Vert Egress Occupancy : AK - Agent 0event=0x90,umask=0x201CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_occupancy0.ak_ag1uncore cacheCMS Vert Egress Occupancy : AK - Agent 1event=0x90,umask=0x2001CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_cha_txr_vert_occupancy0.bl_ag0uncore cacheCMS Vert Egress Occupancy : BL - Agent 0event=0x90,umask=0x401CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_cha_txr_vert_occupancy0.bl_ag1uncore cacheCMS Vert Egress Occupancy : BL - Agent 1event=0x90,umask=0x4001CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_cha_txr_vert_occupancy0.iv_ag0uncore cacheCMS Vert Egress Occupancy : IV - Agent 0event=0x90,umask=0x801CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_cha_txr_vert_occupancy1.akc_ag0uncore cacheCMS Vert Egress Occupancy : AKC - Agent 0event=0x91,umask=0x101CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_cha_txr_vert_occupancy1.akc_ag1uncore cacheCMS Vert Egress Occupancy : AKC - Agent 1event=0x91,umask=0x201CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_cha_txr_vert_starved0.ad_ag0uncore cacheCMS Vertical Egress Injection Starvation : AD - Agent 0event=0x9a,umask=0x101CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved0.ad_ag1uncore cacheCMS Vertical Egress Injection Starvation : AD - Agent 1event=0x9a,umask=0x1001CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved0.ak_ag0uncore cacheCMS Vertical Egress Injection Starvation : AK - Agent 0event=0x9a,umask=0x201CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved0.ak_ag1uncore cacheCMS Vertical Egress Injection Starvation : AK - Agent 1event=0x9a,umask=0x2001CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved0.bl_ag0uncore cacheCMS Vertical Egress Injection Starvation : BL - Agent 0event=0x9a,umask=0x401CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved0.bl_ag1uncore cacheCMS Vertical Egress Injection Starvation : BL - Agent 1event=0x9a,umask=0x4001CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved0.iv_ag0uncore cacheCMS Vertical Egress Injection Starvation : IVevent=0x9a,umask=0x801CMS Vertical Egress Injection Starvation : IV : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved1.akc_ag0uncore cacheCMS Vertical Egress Injection Starvation : AKC - Agent 0event=0x9b,umask=0x101CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved1.akc_ag1uncore cacheCMS Vertical Egress Injection Starvation : AKC - Agent 1event=0x9b,umask=0x201CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_txr_vert_starved1.tgcuncore cacheCMS Vertical Egress Injection Starvation : AKC - Agent 0event=0x9b,umask=0x401CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_cha_vert_ring_ad_in_use.dn_evenuncore cacheVertical AD Ring In Use : Down and Evenevent=0xb0,umask=0x401Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ad_in_use.dn_odduncore cacheVertical AD Ring In Use : Down and Oddevent=0xb0,umask=0x801Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ad_in_use.up_evenuncore cacheVertical AD Ring In Use : Up and Evenevent=0xb0,umask=0x101Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ad_in_use.up_odduncore cacheVertical AD Ring In Use : Up and Oddevent=0xb0,umask=0x201Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_akc_in_use.dn_evenuncore cacheVertical AKC Ring In Use : Down and Evenevent=0xb4,umask=0x401Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_akc_in_use.dn_odduncore cacheVertical AKC Ring In Use : Down and Oddevent=0xb4,umask=0x801Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_akc_in_use.up_evenuncore cacheVertical AKC Ring In Use : Up and Evenevent=0xb4,umask=0x101Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_akc_in_use.up_odduncore cacheVertical AKC Ring In Use : Up and Oddevent=0xb4,umask=0x201Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ak_in_use.dn_evenuncore cacheVertical AK Ring In Use : Down and Evenevent=0xb1,umask=0x401Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ak_in_use.dn_odduncore cacheVertical AK Ring In Use : Down and Oddevent=0xb1,umask=0x801Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ak_in_use.up_evenuncore cacheVertical AK Ring In Use : Up and Evenevent=0xb1,umask=0x101Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_ak_in_use.up_odduncore cacheVertical AK Ring In Use : Up and Oddevent=0xb1,umask=0x201Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_bl_in_use.dn_evenuncore cacheVertical BL Ring in Use : Down and Evenevent=0xb2,umask=0x401Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_bl_in_use.dn_odduncore cacheVertical BL Ring in Use : Down and Oddevent=0xb2,umask=0x801Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_bl_in_use.up_evenuncore cacheVertical BL Ring in Use : Up and Evenevent=0xb2,umask=0x101Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_bl_in_use.up_odduncore cacheVertical BL Ring in Use : Up and Oddevent=0xb2,umask=0x201Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_iv_in_use.dnuncore cacheVertical IV Ring in Use : Downevent=0xb3,umask=0x401Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_cha_vert_ring_iv_in_use.upuncore cacheVertical IV Ring in Use : Upevent=0xb3,umask=0x101Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_cha_vert_ring_tgc_in_use.dn_evenuncore cacheVertical TGC Ring In Use : Down and Evenevent=0xb5,umask=0x401Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_tgc_in_use.dn_odduncore cacheVertical TGC Ring In Use : Down and Oddevent=0xb5,umask=0x801Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_tgc_in_use.up_evenuncore cacheVertical TGC Ring In Use : Up and Evenevent=0xb5,umask=0x101Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_vert_ring_tgc_in_use.up_odduncore cacheVertical TGC Ring In Use : Up and Oddevent=0xb5,umask=0x201Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_cha_write_no_credits.mc10uncore cacheCHA iMC CHNx WRITE Credits Empty : MC10event=0x5a01CHA iMC CHNx WRITE Credits Empty : MC10 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 10 onlyunc_cha_write_no_credits.mc11uncore cacheCHA iMC CHNx WRITE Credits Empty : MC11event=0x5a01CHA iMC CHNx WRITE Credits Empty : MC11 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 11 onlyunc_cha_write_no_credits.mc12uncore cacheCHA iMC CHNx WRITE Credits Empty : MC12event=0x5a01CHA iMC CHNx WRITE Credits Empty : MC12 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 12 onlyunc_cha_write_no_credits.mc13uncore cacheCHA iMC CHNx WRITE Credits Empty : MC13event=0x5a01CHA iMC CHNx WRITE Credits Empty : MC13 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 13 onlyunc_cha_write_no_credits.mc6uncore cacheCHA iMC CHNx WRITE Credits Empty : MC6event=0x5a,umask=0x4001CHA iMC CHNx WRITE Credits Empty : MC6 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 6 onlyunc_cha_write_no_credits.mc7uncore cacheCHA iMC CHNx WRITE Credits Empty : MC7event=0x5a,umask=0x8001CHA iMC CHNx WRITE Credits Empty : MC7 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 7 onlyunc_cha_write_no_credits.mc8uncore cacheCHA iMC CHNx WRITE Credits Empty : MC8event=0x5a01CHA iMC CHNx WRITE Credits Empty : MC8 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 8 onlyunc_cha_write_no_credits.mc9uncore cacheCHA iMC CHNx WRITE Credits Empty : MC9event=0x5a01CHA iMC CHNx WRITE Credits Empty : MC9 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC.  In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 9 onlyunc_i_cache_total_occupancy.anyuncore interconnectTotal Write Cache Occupancy : Any Sourceevent=0xf,umask=0x101Total Write Cache Occupancy : Any Source : Accumulates the number of reads and writes that are outstanding in the uncore in each cycle.  This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events. : Tracks all requests from any source portunc_i_cache_total_occupancy.iv_quncore interconnectTotal Write Cache Occupancy : Snoopsevent=0xf,umask=0x201Total Write Cache Occupancy : Snoops : Accumulates the number of reads and writes that are outstanding in the uncore in each cycle.  This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY eventsunc_i_clockticksuncore interconnectClockticks of the IO coherency tracker (IRP)event=0x101unc_i_coherent_ops.clflushuncore interconnectCoherent Ops : CLFlushevent=0x10,umask=0x8001Coherent Ops : CLFlush : Counts the number of coherency related operations serviced by the IRPunc_i_coherent_ops.wbmtoiuncore interconnectCoherent Ops : WbMtoIevent=0x10,umask=0x4001Coherent Ops : WbMtoI : Counts the number of coherency related operations serviced by the IRPunc_i_p2p_insertsuncore interconnectP2P Requestsevent=0x1401P2P Requests : P2P requests from the ITCunc_i_p2p_occupancyuncore interconnectP2P Occupancyevent=0x1501P2P Occupancy : P2P B & S Queue Occupancyunc_i_p2p_transactions.cmpluncore interconnectP2P Transactions : P2P completionsevent=0x13,umask=0x801unc_i_p2p_transactions.locuncore interconnectP2P Transactions : match if local onlyevent=0x13,umask=0x4001unc_i_p2p_transactions.loc_and_tgt_matchuncore interconnectP2P Transactions : match if local and target matchesevent=0x13,umask=0x8001unc_i_p2p_transactions.msguncore interconnectP2P Transactions : P2P Messageevent=0x13,umask=0x401unc_i_p2p_transactions.rduncore interconnectP2P Transactions : P2P readsevent=0x13,umask=0x101unc_i_p2p_transactions.remuncore interconnectP2P Transactions : Match if remote onlyevent=0x13,umask=0x1001unc_i_p2p_transactions.rem_and_tgt_matchuncore interconnectP2P Transactions : match if remote and target matchesevent=0x13,umask=0x2001unc_i_p2p_transactions.wruncore interconnectP2P Transactions : P2P Writesevent=0x13,umask=0x201unc_i_transactions.atomicuncore interconnectInbound Transaction Count : Atomicevent=0x11,umask=0x1001Inbound Transaction Count : Atomic : Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks the number of atomic transactionsunc_i_transactions.otheruncore interconnectInbound Transaction Count : Otherevent=0x11,umask=0x2001Inbound Transaction Count : Other : Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks the number of 'other' kinds of transactionsunc_i_transactions.writesuncore interconnectInbound Transaction Count : Writesevent=0x11,umask=0x201Inbound Transaction Count : Writes : Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks only write requests.  Each write request should have a prefetch, so there is no need to explicitly track these requests.  For writes that are tickled and have to retry, the counter will be incremented for each retryunc_i_txr2_ad01_stall_credit_cyclesuncore interconnectUNC_I_TxR2_AD01_STALL_CREDIT_CYCLESevent=0x1c01: Counts the number times when it is not possible to issue a request to the M2PCIe because there are no Egress Credits available on AD0, A1 or AD0&AD1 both. Stalls on both AD0 and AD1 will count as 2unc_m2m_ag0_ad_crd_acquired0.tgr0uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 0event=0x80,umask=0x101CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired0.tgr1uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 1event=0x80,umask=0x201CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired0.tgr2uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 2event=0x80,umask=0x401CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired0.tgr3uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 3event=0x80,umask=0x801CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired0.tgr4uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 4event=0x80,umask=0x1001CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired0.tgr5uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 5event=0x80,umask=0x2001CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired0.tgr6uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 6event=0x80,umask=0x4001CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired0.tgr7uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 7event=0x80,umask=0x8001CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired1.tgr10uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 10event=0x81,umask=0x401CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired1.tgr8uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 8event=0x81,umask=0x101CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_acquired1.tgr9uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 9event=0x81,umask=0x201CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy0.tgr0uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 0event=0x82,umask=0x101CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy0.tgr1uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 1event=0x82,umask=0x201CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy0.tgr2uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 2event=0x82,umask=0x401CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy0.tgr3uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 3event=0x82,umask=0x801CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy0.tgr4uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 4event=0x82,umask=0x1001CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy0.tgr5uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 5event=0x82,umask=0x2001CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy0.tgr6uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 6event=0x82,umask=0x4001CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy0.tgr7uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 7event=0x82,umask=0x8001CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy1.tgr10uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 10event=0x83,umask=0x401CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy1.tgr8uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 8event=0x83,umask=0x101CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_ad_crd_occupancy1.tgr9uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 9event=0x83,umask=0x201CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired0.tgr0uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 0event=0x88,umask=0x101CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired0.tgr1uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 1event=0x88,umask=0x201CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired0.tgr2uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 2event=0x88,umask=0x401CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired0.tgr3uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 3event=0x88,umask=0x801CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired0.tgr4uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 4event=0x88,umask=0x1001CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired0.tgr5uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 5event=0x88,umask=0x2001CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired0.tgr6uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 6event=0x88,umask=0x4001CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired0.tgr7uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 7event=0x88,umask=0x8001CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired1.tgr10uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 10event=0x89,umask=0x401CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired1.tgr8uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 8event=0x89,umask=0x101CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_acquired1.tgr9uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 9event=0x89,umask=0x201CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy0.tgr0uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 0event=0x8a,umask=0x101CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy0.tgr1uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 1event=0x8a,umask=0x201CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy0.tgr2uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 2event=0x8a,umask=0x401CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy0.tgr3uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 3event=0x8a,umask=0x801CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy0.tgr4uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 4event=0x8a,umask=0x1001CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy0.tgr5uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 5event=0x8a,umask=0x2001CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy0.tgr6uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 6event=0x8a,umask=0x4001CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy0.tgr7uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 7event=0x8a,umask=0x8001CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy1.tgr10uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 10event=0x8b,umask=0x401CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy1.tgr8uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 8event=0x8b,umask=0x101CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag0_bl_crd_occupancy1.tgr9uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 9event=0x8b,umask=0x201CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired0.tgr0uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 0event=0x84,umask=0x101CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired0.tgr1uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 1event=0x84,umask=0x201CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired0.tgr2uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 2event=0x84,umask=0x401CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired0.tgr3uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 3event=0x84,umask=0x801CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired0.tgr4uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 4event=0x84,umask=0x1001CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired0.tgr5uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 5event=0x84,umask=0x2001CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired0.tgr6uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 6event=0x84,umask=0x4001CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired0.tgr7uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 7event=0x84,umask=0x8001CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired1.tgr10uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 10event=0x85,umask=0x401CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired1.tgr8uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 8event=0x85,umask=0x101CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_acquired1.tgr9uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 9event=0x85,umask=0x201CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy0.tgr0uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 0event=0x86,umask=0x101CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy0.tgr1uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 1event=0x86,umask=0x201CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy0.tgr2uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 2event=0x86,umask=0x401CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy0.tgr3uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 3event=0x86,umask=0x801CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy0.tgr4uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 4event=0x86,umask=0x1001CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy0.tgr5uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 5event=0x86,umask=0x2001CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy0.tgr6uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 6event=0x86,umask=0x4001CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy0.tgr7uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 7event=0x86,umask=0x8001CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy1.tgr10uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 10event=0x87,umask=0x401CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy1.tgr8uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 8event=0x87,umask=0x101CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_ad_crd_occupancy1.tgr9uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 9event=0x87,umask=0x201CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired0.tgr0uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 0event=0x8c,umask=0x101CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired0.tgr1uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 1event=0x8c,umask=0x201CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired0.tgr2uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 2event=0x8c,umask=0x401CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired0.tgr3uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 3event=0x8c,umask=0x801CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired0.tgr4uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 4event=0x8c,umask=0x1001CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired0.tgr5uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 5event=0x8c,umask=0x2001CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired0.tgr6uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 4event=0x8c,umask=0x4001CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired0.tgr7uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 5event=0x8c,umask=0x8001CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired1.tgr10uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 10event=0x8d,umask=0x401CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired1.tgr8uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 8event=0x8d,umask=0x101CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_acquired1.tgr9uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 9event=0x8d,umask=0x201CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy0.tgr0uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 0event=0x8e,umask=0x101CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy0.tgr1uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 1event=0x8e,umask=0x201CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy0.tgr2uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 2event=0x8e,umask=0x401CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy0.tgr3uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 3event=0x8e,umask=0x801CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy0.tgr4uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 4event=0x8e,umask=0x1001CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy0.tgr5uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 5event=0x8e,umask=0x2001CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy0.tgr6uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 6event=0x8e,umask=0x4001CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy0.tgr7uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 7event=0x8e,umask=0x8001CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy1.tgr10uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 10event=0x8f,umask=0x401CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy1.tgr8uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 8event=0x8f,umask=0x101CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_ag1_bl_crd_occupancy1.tgr9uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 9event=0x8f,umask=0x201CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2m_bypass_m2m_egress.not_takenuncore interconnectM2M to iMC Bypass : Not Takenevent=0x22,umask=0x201unc_m2m_bypass_m2m_egress.takenuncore interconnectM2M to iMC Bypass : Takenevent=0x22,umask=0x101unc_m2m_bypass_m2m_ingress.not_takenuncore interconnectM2M to iMC Bypass : Not Takenevent=0x21,umask=0x201unc_m2m_bypass_m2m_ingress.takenuncore interconnectM2M to iMC Bypass : Takenevent=0x21,umask=0x101unc_m2m_clockticksuncore interconnectClockticks of the mesh to memory (M2M)event=001unc_m2m_direct2core_not_taken_dirstateuncore interconnectCycles when direct to core mode, which bypasses the CHA, was disabledevent=0x2401unc_m2m_direct2core_not_taken_notforkeduncore interconnectUNC_M2M_DIRECT2CORE_NOT_TAKEN_NOTFORKEDevent=0x6001unc_m2m_direct2core_txn_overrideuncore interconnectNumber of reads in which direct to core transaction was overriddenevent=0x2501unc_m2m_direct2upi_not_taken_creditsuncore interconnectNumber of reads in which direct to Intel UPI transactions were overriddenevent=0x2801unc_m2m_direct2upi_not_taken_dirstateuncore interconnectCycles when Direct2UPI was Disabledevent=0x2701unc_m2m_direct2upi_txn_overrideuncore interconnectNumber of reads that a message sent direct2 Intel UPI was overriddenevent=0x2901Clockticks of the mesh to PCI (M2P)unc_m2m_directory_hit.clean_auncore interconnectDirectory Hit : On NonDirty Line in A Stateevent=0x2a,umask=0x8001unc_m2m_directory_hit.clean_iuncore interconnectDirectory Hit : On NonDirty Line in I Stateevent=0x2a,umask=0x1001unc_m2m_directory_hit.clean_puncore interconnectDirectory Hit : On NonDirty Line in L Stateevent=0x2a,umask=0x4001unc_m2m_directory_hit.clean_suncore interconnectDirectory Hit : On NonDirty Line in S Stateevent=0x2a,umask=0x2001unc_m2m_directory_hit.dirty_auncore interconnectDirectory Hit : On Dirty Line in A Stateevent=0x2a,umask=0x801unc_m2m_directory_hit.dirty_iuncore interconnectDirectory Hit : On Dirty Line in I Stateevent=0x2a,umask=0x101unc_m2m_directory_hit.dirty_puncore interconnectDirectory Hit : On Dirty Line in L Stateevent=0x2a,umask=0x401unc_m2m_directory_hit.dirty_suncore interconnectDirectory Hit : On Dirty Line in S Stateevent=0x2a,umask=0x201unc_m2m_directory_lookup.anyuncore interconnectMulti-socket cacheline Directory Lookups : Found in any stateevent=0x2d,umask=0x101unc_m2m_directory_lookup.state_auncore interconnectMulti-socket cacheline Directory Lookups : Found in A stateevent=0x2d,umask=0x801unc_m2m_directory_lookup.state_iuncore interconnectMulti-socket cacheline Directory Lookups : Found in I stateevent=0x2d,umask=0x201unc_m2m_directory_lookup.state_suncore interconnectMulti-socket cacheline Directory Lookups : Found in S stateevent=0x2d,umask=0x401unc_m2m_directory_miss.clean_auncore interconnectDirectory Miss : On NonDirty Line in A Stateevent=0x2b,umask=0x8001unc_m2m_directory_miss.clean_iuncore interconnectDirectory Miss : On NonDirty Line in I Stateevent=0x2b,umask=0x1001unc_m2m_directory_miss.clean_puncore interconnectDirectory Miss : On NonDirty Line in L Stateevent=0x2b,umask=0x4001unc_m2m_directory_miss.clean_suncore interconnectDirectory Miss : On NonDirty Line in S Stateevent=0x2b,umask=0x2001unc_m2m_directory_miss.dirty_auncore interconnectDirectory Miss : On Dirty Line in A Stateevent=0x2b,umask=0x801unc_m2m_directory_miss.dirty_iuncore interconnectDirectory Miss : On Dirty Line in I Stateevent=0x2b,umask=0x101unc_m2m_directory_miss.dirty_puncore interconnectDirectory Miss : On Dirty Line in L Stateevent=0x2b,umask=0x401unc_m2m_directory_miss.dirty_suncore interconnectDirectory Miss : On Dirty Line in S Stateevent=0x2b,umask=0x201unc_m2m_directory_update.anyuncore interconnectMulti-socket cacheline Directory Updates : From/to any state. Note: event counts are incorrect in 2LM modeevent=0x2e,umask=0x101unc_m2m_distress_asserted.dpt_localuncore interconnectDistress signal asserted : DPT Localevent=0xaf,umask=0x401Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tileunc_m2m_distress_asserted.dpt_nonlocaluncore interconnectDistress signal asserted : DPT Remoteevent=0xaf,umask=0x801Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tileunc_m2m_distress_asserted.dpt_stall_ivuncore interconnectDistress signal asserted : DPT Stalled - IVevent=0xaf,umask=0x4001Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalledunc_m2m_distress_asserted.dpt_stall_nocrduncore interconnectDistress signal asserted : DPT Stalled -  No Creditevent=0xaf,umask=0x8001Distress signal asserted : DPT Stalled -  No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalledunc_m2m_distress_asserted.horzuncore interconnectDistress signal asserted : Horizontalevent=0xaf,umask=0x201Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactionsunc_m2m_distress_asserted.pmm_localuncore interconnectDistress signal asserted : PMM Localevent=0xaf,umask=0x1001Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI trafficunc_m2m_distress_asserted.pmm_nonlocaluncore interconnectDistress signal asserted : PMM Remoteevent=0xaf,umask=0x2001Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI trafficunc_m2m_distress_asserted.vertuncore interconnectDistress signal asserted : Verticalevent=0xaf,umask=0x101Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactionsunc_m2m_distress_pmmuncore interconnectUNC_M2M_DISTRESS_PMMevent=0xf201unc_m2m_distress_pmm_memmodeuncore interconnectUNC_M2M_DISTRESS_PMM_MEMMODEevent=0xf101unc_m2m_egress_ordering.iv_snoopgo_dnuncore interconnectEgress Blocking due to Ordering requirements : Downevent=0xba,umask=0x401Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2m_egress_ordering.iv_snoopgo_upuncore interconnectEgress Blocking due to Ordering requirements : Upevent=0xba,umask=0x101Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsunc_m2m_horz_ring_ad_in_use.left_evenuncore interconnectHorizontal AD Ring In Use : Left and Evenevent=0xb6,umask=0x101Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ad_in_use.left_odduncore interconnectHorizontal AD Ring In Use : Left and Oddevent=0xb6,umask=0x201Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ad_in_use.right_evenuncore interconnectHorizontal AD Ring In Use : Right and Evenevent=0xb6,umask=0x401Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ad_in_use.right_odduncore interconnectHorizontal AD Ring In Use : Right and Oddevent=0xb6,umask=0x801Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_akc_in_use.left_evenuncore interconnectHorizontal AK Ring In Use : Left and Evenevent=0xbb,umask=0x101Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_akc_in_use.left_odduncore interconnectHorizontal AK Ring In Use : Left and Oddevent=0xbb,umask=0x201Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_akc_in_use.right_evenuncore interconnectHorizontal AK Ring In Use : Right and Evenevent=0xbb,umask=0x401Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_akc_in_use.right_odduncore interconnectHorizontal AK Ring In Use : Right and Oddevent=0xbb,umask=0x801Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ak_in_use.left_evenuncore interconnectHorizontal AK Ring In Use : Left and Evenevent=0xb7,umask=0x101Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ak_in_use.left_odduncore interconnectHorizontal AK Ring In Use : Left and Oddevent=0xb7,umask=0x201Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ak_in_use.right_evenuncore interconnectHorizontal AK Ring In Use : Right and Evenevent=0xb7,umask=0x401Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_ak_in_use.right_odduncore interconnectHorizontal AK Ring In Use : Right and Oddevent=0xb7,umask=0x801Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_bl_in_use.left_evenuncore interconnectHorizontal BL Ring in Use : Left and Evenevent=0xb8,umask=0x101Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_bl_in_use.left_odduncore interconnectHorizontal BL Ring in Use : Left and Oddevent=0xb8,umask=0x201Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_bl_in_use.right_evenuncore interconnectHorizontal BL Ring in Use : Right and Evenevent=0xb8,umask=0x401Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_bl_in_use.right_odduncore interconnectHorizontal BL Ring in Use : Right and Oddevent=0xb8,umask=0x801Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_horz_ring_iv_in_use.leftuncore interconnectHorizontal IV Ring in Use : Leftevent=0xb9,umask=0x101Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2m_horz_ring_iv_in_use.rightuncore interconnectHorizontal IV Ring in Use : Rightevent=0xb9,umask=0x401Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2m_imc_reads.alluncore interconnectM2M Reads Issued to iMC : All, regardless of priority. - All Channelsevent=0x37,umask=0x70401unc_m2m_imc_reads.ch0_alluncore interconnectM2M Reads Issued to iMC : All, regardless of priority. - Ch0event=0x37,umask=0x10401unc_m2m_imc_reads.ch0_from_tgruncore interconnectM2M Reads Issued to iMC : From TGR - Ch0event=0x37,umask=0x14001unc_m2m_imc_reads.ch0_isochuncore interconnectM2M Reads Issued to iMC : Critical Priority - Ch0event=0x37,umask=0x10201unc_m2m_imc_reads.ch0_normaluncore interconnectM2M Reads Issued to iMC : Normal Priority - Ch0event=0x37,umask=0x10101unc_m2m_imc_reads.ch0_to_ddr_as_cacheuncore interconnectM2M Reads Issued to iMC : DDR, acting as Cache - Ch0event=0x37,umask=0x11001unc_m2m_imc_reads.ch0_to_ddr_as_memuncore interconnectM2M Reads Issued to iMC : DDR - Ch0event=0x37,umask=0x10801unc_m2m_imc_reads.ch0_to_pmmuncore interconnectM2M Reads Issued to iMC : PMM - Ch0event=0x37,umask=0x12001M2M Reads Issued to iMC : PMM - Ch0 : Counts all PMM dimm read requests(full line) sent from M2M to iMCunc_m2m_imc_reads.ch1_alluncore interconnectM2M Reads Issued to iMC : All, regardless of priority. - Ch1event=0x37,umask=0x20401unc_m2m_imc_reads.ch1_from_tgruncore interconnectM2M Reads Issued to iMC : From TGR - Ch1event=0x37,umask=0x24001unc_m2m_imc_reads.ch1_isochuncore interconnectM2M Reads Issued to iMC : Critical Priority - Ch1event=0x37,umask=0x20201unc_m2m_imc_reads.ch1_normaluncore interconnectM2M Reads Issued to iMC : Normal Priority - Ch1event=0x37,umask=0x20101unc_m2m_imc_reads.ch1_to_ddr_as_cacheuncore interconnectM2M Reads Issued to iMC : DDR, acting as Cache - Ch1event=0x37,umask=0x21001unc_m2m_imc_reads.ch1_to_ddr_as_memuncore interconnectM2M Reads Issued to iMC : DDR - Ch1event=0x37,umask=0x20801unc_m2m_imc_reads.ch1_to_pmmuncore interconnectM2M Reads Issued to iMC : PMM - Ch1event=0x37,umask=0x22001M2M Reads Issued to iMC : PMM - Ch1 : Counts all PMM dimm read requests(full line) sent from M2M to iMCunc_m2m_imc_reads.ch2_from_tgruncore interconnectM2M Reads Issued to iMC : From TGR - Ch2event=0x37,umask=0x44001unc_m2m_imc_reads.from_tgruncore interconnectM2M Reads Issued to iMC : From TGR - All Channelsevent=0x37,umask=0x74001unc_m2m_imc_reads.isochuncore interconnectM2M Reads Issued to iMC : Critical Priority - All Channelsevent=0x37,umask=0x70201unc_m2m_imc_reads.normaluncore interconnectM2M Reads Issued to iMC : Normal Priority - All Channelsevent=0x37,umask=0x70101unc_m2m_imc_reads.to_ddr_as_cacheuncore interconnectM2M Reads Issued to iMC : DDR, acting as Cache - All Channelsevent=0x37,umask=0x71001unc_m2m_imc_reads.to_ddr_as_memuncore interconnectM2M Reads Issued to iMC : DDR - All Channelsevent=0x37,umask=0x70801unc_m2m_imc_reads.to_pmmuncore interconnectM2M Reads Issued to iMC : PMM - All Channelsevent=0x37,umask=0x72001unc_m2m_imc_writes.alluncore interconnectM2M Writes Issued to iMC : All Writes - All Channelsevent=0x38,umask=0x1c1001unc_m2m_imc_writes.ch0_alluncore interconnectM2M Writes Issued to iMC : All Writes - Ch0event=0x38,umask=0x41001unc_m2m_imc_writes.ch0_from_tgruncore interconnectM2M Writes Issued to iMC : From TGR - Ch0event=0x3801unc_m2m_imc_writes.ch0_fulluncore interconnectM2M Writes Issued to iMC : Full Line Non-ISOCH - Ch0event=0x38,umask=0x40101unc_m2m_imc_writes.ch0_full_isochuncore interconnectM2M Writes Issued to iMC : ISOCH Full Line - Ch0event=0x38,umask=0x40401unc_m2m_imc_writes.ch0_niuncore interconnectM2M Writes Issued to iMC : Non-Inclusive - Ch0event=0x3801unc_m2m_imc_writes.ch0_ni_missuncore interconnectM2M Writes Issued to iMC : Non-Inclusive Miss - Ch0event=0x3801unc_m2m_imc_writes.ch0_partialuncore interconnectM2M Writes Issued to iMC : Partial Non-ISOCH - Ch0event=0x38,umask=0x40201unc_m2m_imc_writes.ch0_partial_isochuncore interconnectM2M Writes Issued to iMC : ISOCH Partial - Ch0event=0x38,umask=0x40801unc_m2m_imc_writes.ch0_to_ddr_as_cacheuncore interconnectM2M Writes Issued to iMC : DDR, acting as Cache - Ch0event=0x38,umask=0x44001unc_m2m_imc_writes.ch0_to_ddr_as_memuncore interconnectM2M Writes Issued to iMC : DDR - Ch0event=0x38,umask=0x42001unc_m2m_imc_writes.ch0_to_pmmuncore interconnectM2M Writes Issued to iMC : PMM - Ch0event=0x38,umask=0x48001M2M Writes Issued to iMC : PMM - Ch0 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMCunc_m2m_imc_writes.ch1_alluncore interconnectM2M Writes Issued to iMC : All Writes - Ch1event=0x38,umask=0x81001unc_m2m_imc_writes.ch1_from_tgruncore interconnectM2M Writes Issued to iMC : From TGR - Ch1event=0x3801unc_m2m_imc_writes.ch1_fulluncore interconnectM2M Writes Issued to iMC : Full Line Non-ISOCH - Ch1event=0x38,umask=0x80101unc_m2m_imc_writes.ch1_full_isochuncore interconnectM2M Writes Issued to iMC : ISOCH Full Line - Ch1event=0x38,umask=0x80401unc_m2m_imc_writes.ch1_niuncore interconnectM2M Writes Issued to iMC : Non-Inclusive - Ch1event=0x3801unc_m2m_imc_writes.ch1_ni_missuncore interconnectM2M Writes Issued to iMC : Non-Inclusive Miss - Ch1event=0x3801unc_m2m_imc_writes.ch1_partialuncore interconnectM2M Writes Issued to iMC : Partial Non-ISOCH - Ch1event=0x38,umask=0x80201unc_m2m_imc_writes.ch1_partial_isochuncore interconnectM2M Writes Issued to iMC : ISOCH Partial - Ch1event=0x38,umask=0x80801unc_m2m_imc_writes.ch1_to_ddr_as_cacheuncore interconnectM2M Writes Issued to iMC : DDR, acting as Cache - Ch1event=0x38,umask=0x84001unc_m2m_imc_writes.ch1_to_ddr_as_memuncore interconnectM2M Writes Issued to iMC : DDR - Ch1event=0x38,umask=0x82001unc_m2m_imc_writes.ch1_to_pmmuncore interconnectM2M Writes Issued to iMC : PMM - Ch1event=0x38,umask=0x88001M2M Writes Issued to iMC : PMM - Ch1 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMCunc_m2m_imc_writes.from_tgruncore interconnectM2M Writes Issued to iMC : From TGR - All Channelsevent=0x3801unc_m2m_imc_writes.fulluncore interconnectM2M Writes Issued to iMC : Full Line Non-ISOCH - All Channelsevent=0x38,umask=0x1c0101unc_m2m_imc_writes.full_isochuncore interconnectM2M Writes Issued to iMC : ISOCH Full Line - All Channelsevent=0x38,umask=0x1c0401unc_m2m_imc_writes.niuncore interconnectM2M Writes Issued to iMC : Non-Inclusive - All Channelsevent=0x3801unc_m2m_imc_writes.ni_missuncore interconnectM2M Writes Issued to iMC : Non-Inclusive Miss - All Channelsevent=0x3801unc_m2m_imc_writes.partialuncore interconnectM2M Writes Issued to iMC : Partial Non-ISOCH - All Channelsevent=0x38,umask=0x1c0201unc_m2m_imc_writes.partial_isochuncore interconnectM2M Writes Issued to iMC : ISOCH Partial - All Channelsevent=0x38,umask=0x1c0801unc_m2m_imc_writes.to_ddr_as_cacheuncore interconnectM2M Writes Issued to iMC : DDR, acting as Cache - All Channelsevent=0x38,umask=0x1c4001unc_m2m_imc_writes.to_ddr_as_memuncore interconnectM2M Writes Issued to iMC : DDR - All Channelsevent=0x38,umask=0x1c2001unc_m2m_imc_writes.to_pmmuncore interconnectM2M Writes Issued to iMC : PMM - All Channelsevent=0x38,umask=0x1c8001unc_m2m_mirr_wrq_insertsuncore interconnectWrite Tracker Insertsevent=0x6401unc_m2m_mirr_wrq_occupancyuncore interconnectWrite Tracker Occupancyevent=0x6501unc_m2m_misc_external.mbe_inst0uncore interconnectMiscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0event=0xe6,umask=0x101unc_m2m_misc_external.mbe_inst1uncore interconnectMiscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1event=0xe6,umask=0x201unc_m2m_pkt_match.mcuncore interconnectNumber Packet Header Matches : MC Matchevent=0x4c,umask=0x201unc_m2m_pkt_match.meshuncore interconnectNumber Packet Header Matches : Mesh Matchevent=0x4c,umask=0x101unc_m2m_prefcam_cis_dropsuncore interconnectUNC_M2M_PREFCAM_CIS_DROPSevent=0x7301unc_m2m_prefcam_cycles_full.allchuncore interconnectPrefetch CAM Cycles Full : All Channelsevent=0x6b,umask=0x701unc_m2m_prefcam_cycles_full.ch0uncore interconnectPrefetch CAM Cycles Full : Channel 0event=0x6b,umask=0x101unc_m2m_prefcam_cycles_full.ch1uncore interconnectPrefetch CAM Cycles Full : Channel 1event=0x6b,umask=0x201unc_m2m_prefcam_cycles_full.ch2uncore interconnectPrefetch CAM Cycles Full : Channel 2event=0x6b,umask=0x401unc_m2m_prefcam_cycles_ne.allchuncore interconnectPrefetch CAM Cycles Not Empty : All Channelsevent=0x6c,umask=0x701unc_m2m_prefcam_cycles_ne.ch0uncore interconnectPrefetch CAM Cycles Not Empty : Channel 0event=0x6c,umask=0x101unc_m2m_prefcam_cycles_ne.ch1uncore interconnectPrefetch CAM Cycles Not Empty : Channel 1event=0x6c,umask=0x201unc_m2m_prefcam_cycles_ne.ch2uncore interconnectPrefetch CAM Cycles Not Empty : Channel 2event=0x6c,umask=0x401unc_m2m_prefcam_deallocs.ch0_hita0_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e,umask=0x101unc_m2m_prefcam_deallocs.ch0_hita1_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e,umask=0x201unc_m2m_prefcam_deallocs.ch0_miss_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e,umask=0x401unc_m2m_prefcam_deallocs.ch0_rsp_pdresetuncore interconnectPrefetch CAM Deallocsevent=0x6e,umask=0x801unc_m2m_prefcam_deallocs.ch1_hita0_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e,umask=0x1001unc_m2m_prefcam_deallocs.ch1_hita1_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e,umask=0x2001unc_m2m_prefcam_deallocs.ch1_miss_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e,umask=0x4001unc_m2m_prefcam_deallocs.ch1_rsp_pdresetuncore interconnectPrefetch CAM Deallocsevent=0x6e,umask=0x8001unc_m2m_prefcam_deallocs.ch2_hita0_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e01unc_m2m_prefcam_deallocs.ch2_hita1_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e01unc_m2m_prefcam_deallocs.ch2_miss_invaluncore interconnectPrefetch CAM Deallocsevent=0x6e01unc_m2m_prefcam_deallocs.ch2_rsp_pdresetuncore interconnectPrefetch CAM Deallocsevent=0x6e01unc_m2m_prefcam_demand_drops.ch0_upiuncore interconnectData Prefetches Dropped : UPI - Ch 0event=0x6f,umask=0x201unc_m2m_prefcam_demand_drops.ch0_xptuncore interconnectData Prefetches Dropped : XPT - Ch 0event=0x6f,umask=0x101unc_m2m_prefcam_demand_drops.ch1_upiuncore interconnectData Prefetches Dropped : UPI - Ch 1event=0x6f,umask=0x801unc_m2m_prefcam_demand_drops.ch1_xptuncore interconnectData Prefetches Dropped : XPT - Ch 1event=0x6f,umask=0x401unc_m2m_prefcam_demand_drops.ch2_upiuncore interconnectData Prefetches Dropped : UPI - Ch 2event=0x6f,umask=0x2001unc_m2m_prefcam_demand_drops.ch2_xptuncore interconnectData Prefetches Dropped : XPT - Ch 2event=0x6f,umask=0x1001unc_m2m_prefcam_demand_drops.upi_allchuncore interconnectData Prefetches Dropped : UPI - All Channelsevent=0x6f,umask=0x2a01unc_m2m_prefcam_demand_drops.xpt_allchuncore interconnectData Prefetches Dropped : XPT - All Channelsevent=0x6f,umask=0x1501unc_m2m_prefcam_demand_merge.ch0_xptupiuncore interconnectDemands Merged with CAMed Prefetches : XPT & UPI- Ch 0event=0x74,umask=0x101Demands Merged with CAMed Prefetches : XPT & UPI - Ch 0unc_m2m_prefcam_demand_merge.ch1_xptupiuncore interconnectDemands Merged with CAMed Prefetches : XPT & UPI - Ch 1event=0x74,umask=0x401Demands Merged with CAMed Prefetches : XPT & UPI- Ch 1unc_m2m_prefcam_demand_merge.ch2_xptupiuncore interconnectDemands Merged with CAMed Prefetches : XPT & UPI- Ch 2event=0x74,umask=0x1001Demands Merged with CAMed Prefetches : XPT & UPI - Ch 2unc_m2m_prefcam_demand_merge.xptupi_allchuncore interconnectDemands Merged with CAMed Prefetches : XPT & UPI- All Channelsevent=0x74,umask=0x1501Demands Merged with CAMed Prefetches : XPT & UPI - All Channelsunc_m2m_prefcam_demand_no_merge.ch0_xptupiuncore interconnectDemands Not Merged with CAMed Prefetches : XPT & UPI - Ch 0event=0x75,umask=0x101Demands Not Merged with CAMed Prefetches : XPT & UPI- Ch 0unc_m2m_prefcam_demand_no_merge.ch1_xptupiuncore interconnectDemands Not Merged with CAMed Prefetches : XPT & UPI - Ch 1event=0x75,umask=0x401Demands Not Merged with CAMed Prefetches : XPT & UPI- Ch 1unc_m2m_prefcam_demand_no_merge.ch2_xptupiuncore interconnectDemands Not Merged with CAMed Prefetches : XPT & UPI - Ch 2event=0x75,umask=0x1001unc_m2m_prefcam_demand_no_merge.xptupi_allchuncore interconnectDemands Not Merged with CAMed Prefetches : XPT & UPI - All Channelsevent=0x75,umask=0x1501unc_m2m_prefcam_drop_reasons_ch0.errorblk_rxcuncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x70,umask=0x1001unc_m2m_prefcam_drop_reasons_ch0.not_pf_sad_regionuncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x70,umask=0x201unc_m2m_prefcam_drop_reasons_ch0.pf_ad_crduncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x70,umask=0x2001unc_m2m_prefcam_drop_reasons_ch0.pf_cam_fulluncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x70,umask=0x4001unc_m2m_prefcam_drop_reasons_ch0.pf_cam_hituncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x70,umask=0x401unc_m2m_prefcam_drop_reasons_ch0.pf_secure_dropuncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x70,umask=0x101unc_m2m_prefcam_drop_reasons_ch0.rpq_proxyuncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x7001unc_m2m_prefcam_drop_reasons_ch0.stop_b2buncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x70,umask=0x801unc_m2m_prefcam_drop_reasons_ch0.upi_threshuncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x7001unc_m2m_prefcam_drop_reasons_ch0.wpq_proxyuncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x70,umask=0x8001unc_m2m_prefcam_drop_reasons_ch0.xpt_threshuncore interconnectData Prefetches Dropped Ch0 - Reasonsevent=0x7001unc_m2m_prefcam_drop_reasons_ch1.errorblk_rxcuncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x71,umask=0x1001unc_m2m_prefcam_drop_reasons_ch1.not_pf_sad_regionuncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x71,umask=0x201unc_m2m_prefcam_drop_reasons_ch1.pf_ad_crduncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x71,umask=0x2001unc_m2m_prefcam_drop_reasons_ch1.pf_cam_fulluncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x71,umask=0x4001unc_m2m_prefcam_drop_reasons_ch1.pf_cam_hituncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x71,umask=0x401unc_m2m_prefcam_drop_reasons_ch1.pf_secure_dropuncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x71,umask=0x101unc_m2m_prefcam_drop_reasons_ch1.rpq_proxyuncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x7101unc_m2m_prefcam_drop_reasons_ch1.stop_b2buncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x71,umask=0x801unc_m2m_prefcam_drop_reasons_ch1.upi_threshuncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x7101unc_m2m_prefcam_drop_reasons_ch1.wpq_proxyuncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x71,umask=0x8001unc_m2m_prefcam_drop_reasons_ch1.xpt_threshuncore interconnectData Prefetches Dropped Ch1 - Reasonsevent=0x7101unc_m2m_prefcam_drop_reasons_ch2.errorblk_rxcuncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x72,umask=0x1001unc_m2m_prefcam_drop_reasons_ch2.not_pf_sad_regionuncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x72,umask=0x201unc_m2m_prefcam_drop_reasons_ch2.pf_ad_crduncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x72,umask=0x2001unc_m2m_prefcam_drop_reasons_ch2.pf_cam_fulluncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x72,umask=0x4001unc_m2m_prefcam_drop_reasons_ch2.pf_cam_hituncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x72,umask=0x401unc_m2m_prefcam_drop_reasons_ch2.pf_secure_dropuncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x72,umask=0x101unc_m2m_prefcam_drop_reasons_ch2.rpq_proxyuncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x7201unc_m2m_prefcam_drop_reasons_ch2.stop_b2buncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x72,umask=0x801unc_m2m_prefcam_drop_reasons_ch2.upi_threshuncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x7201unc_m2m_prefcam_drop_reasons_ch2.wpq_proxyuncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x72,umask=0x8001unc_m2m_prefcam_drop_reasons_ch2.xpt_threshuncore interconnectData Prefetches Dropped Ch2 - Reasonsevent=0x7201unc_m2m_prefcam_inserts.ch0_upiuncore interconnectPrefetch CAM Inserts : UPI - Ch 0event=0x6d,umask=0x201unc_m2m_prefcam_inserts.ch0_xptuncore interconnectPrefetch CAM Inserts : XPT - Ch 0event=0x6d,umask=0x101unc_m2m_prefcam_inserts.ch1_upiuncore interconnectPrefetch CAM Inserts : UPI - Ch 1event=0x6d,umask=0x801unc_m2m_prefcam_inserts.ch1_xptuncore interconnectPrefetch CAM Inserts : XPT - Ch 1event=0x6d,umask=0x401unc_m2m_prefcam_inserts.ch2_upiuncore interconnectPrefetch CAM Inserts : UPI - Ch 2event=0x6d,umask=0x2001unc_m2m_prefcam_inserts.ch2_xptuncore interconnectPrefetch CAM Inserts : XPT - Ch 2event=0x6d,umask=0x1001unc_m2m_prefcam_inserts.upi_allchuncore interconnectPrefetch CAM Inserts : UPI - All Channelsevent=0x6d,umask=0x2a01unc_m2m_prefcam_inserts.xpt_allchuncore interconnectPrefetch CAM Inserts : XPT - All Channelsevent=0x6d,umask=0x1501unc_m2m_prefcam_occupancy.allchuncore interconnectPrefetch CAM Occupancy : All Channelsevent=0x6a,umask=0x701unc_m2m_prefcam_occupancy.ch0uncore interconnectPrefetch CAM Occupancy : Channel 0event=0x6a,umask=0x101unc_m2m_prefcam_occupancy.ch1uncore interconnectPrefetch CAM Occupancy : Channel 1event=0x6a,umask=0x201unc_m2m_prefcam_occupancy.ch2uncore interconnectPrefetch CAM Occupancy : Channel 2event=0x6a,umask=0x401unc_m2m_prefcam_resp_miss.allchuncore interconnect: All Channelsevent=0x76,umask=0x701unc_m2m_prefcam_resp_miss.ch0uncore interconnect: Channel 0event=0x76,umask=0x101unc_m2m_prefcam_resp_miss.ch1uncore interconnect: Channel 1event=0x76,umask=0x201unc_m2m_prefcam_resp_miss.ch2uncore interconnect: Channel 2event=0x76,umask=0x401unc_m2m_prefcam_rxc_cycles_neuncore interconnectUNC_M2M_PREFCAM_RxC_CYCLES_NEevent=0x7901unc_m2m_prefcam_rxc_deallocs.1lm_posteduncore interconnectUNC_M2M_PREFCAM_RxC_DEALLOCS.1LM_POSTEDevent=0x7a,umask=0x201unc_m2m_prefcam_rxc_deallocs.cisuncore interconnectUNC_M2M_PREFCAM_RxC_DEALLOCS.CISevent=0x7a,umask=0x801unc_m2m_prefcam_rxc_deallocs.pmm_memmode_acceptuncore interconnectUNC_M2M_PREFCAM_RxC_DEALLOCS.PMM_MEMMODE_ACCEPTevent=0x7a,umask=0x401unc_m2m_prefcam_rxc_deallocs.squasheduncore interconnectUNC_M2M_PREFCAM_RxC_DEALLOCS.SQUASHEDevent=0x7a,umask=0x101unc_m2m_prefcam_rxc_insertsuncore interconnectUNC_M2M_PREFCAM_RxC_INSERTSevent=0x7801unc_m2m_prefcam_rxc_occupancyuncore interconnectUNC_M2M_PREFCAM_RxC_OCCUPANCYevent=0x7701unc_m2m_ring_bounces_horz.aduncore interconnectMessages that bounced on the Horizontal Ring. : ADevent=0xac,umask=0x101Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2m_ring_bounces_horz.akuncore interconnectMessages that bounced on the Horizontal Ring. : AKevent=0xac,umask=0x201Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2m_ring_bounces_horz.bluncore interconnectMessages that bounced on the Horizontal Ring. : BLevent=0xac,umask=0x401Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2m_ring_bounces_horz.ivuncore interconnectMessages that bounced on the Horizontal Ring. : IVevent=0xac,umask=0x801Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.aduncore interconnectMessages that bounced on the Vertical Ring. : ADevent=0xaa,umask=0x101Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.akuncore interconnectMessages that bounced on the Vertical Ring. : Acknowledgements to coreevent=0xaa,umask=0x201Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.akcuncore interconnectMessages that bounced on the Vertical Ringevent=0xaa,umask=0x1001Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.bluncore interconnectMessages that bounced on the Vertical Ring. : Data Responses to coreevent=0xaa,umask=0x401Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_bounces_vert.ivuncore interconnectMessages that bounced on the Vertical Ring. : Snoops of processor's cacheevent=0xaa,umask=0x801Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2m_ring_sink_starved_horz.aduncore interconnectSink Starvation on Horizontal Ring : ADevent=0xad,umask=0x101unc_m2m_ring_sink_starved_horz.akuncore interconnectSink Starvation on Horizontal Ring : AKevent=0xad,umask=0x201unc_m2m_ring_sink_starved_horz.ak_ag1uncore interconnectSink Starvation on Horizontal Ring : Acknowledgements to Agent 1event=0xad,umask=0x2001unc_m2m_ring_sink_starved_horz.bluncore interconnectSink Starvation on Horizontal Ring : BLevent=0xad,umask=0x401unc_m2m_ring_sink_starved_horz.ivuncore interconnectSink Starvation on Horizontal Ring : IVevent=0xad,umask=0x801unc_m2m_ring_sink_starved_vert.aduncore interconnectSink Starvation on Vertical Ring : ADevent=0xab,umask=0x101unc_m2m_ring_sink_starved_vert.akuncore interconnectSink Starvation on Vertical Ring : Acknowledgements to coreevent=0xab,umask=0x201unc_m2m_ring_sink_starved_vert.akcuncore interconnectSink Starvation on Vertical Ringevent=0xab,umask=0x1001unc_m2m_ring_sink_starved_vert.bluncore interconnectSink Starvation on Vertical Ring : Data Responses to coreevent=0xab,umask=0x401unc_m2m_ring_sink_starved_vert.ivuncore interconnectSink Starvation on Vertical Ring : Snoops of processor's cacheevent=0xab,umask=0x801unc_m2m_ring_src_thrtluncore interconnectSource Throttleevent=0xae01unc_m2m_rpq_no_reg_crd.ch0uncore interconnectM2M to iMC RPQ Cycles w/Credits - Regular : Channel 0event=0x43,umask=0x101unc_m2m_rpq_no_reg_crd.ch1uncore interconnectM2M to iMC RPQ Cycles w/Credits - Regular : Channel 1event=0x43,umask=0x201unc_m2m_rpq_no_reg_crd.ch2uncore interconnectM2M to iMC RPQ Cycles w/Credits - Regular : Channel 2event=0x43,umask=0x401unc_m2m_rpq_no_reg_crd_pmm.chn0uncore interconnectM2M->iMC RPQ Cycles w/Credits - PMM : Channel 0event=0x4f,umask=0x101unc_m2m_rpq_no_reg_crd_pmm.chn1uncore interconnectM2M->iMC RPQ Cycles w/Credits - PMM : Channel 1event=0x4f,umask=0x201unc_m2m_rpq_no_reg_crd_pmm.chn2uncore interconnectM2M->iMC RPQ Cycles w/Credits - PMM : Channel 2event=0x4f,umask=0x401unc_m2m_rpq_no_spec_crd.ch0uncore interconnectM2M to iMC RPQ Cycles w/Credits - Special : Channel 0event=0x44,umask=0x101unc_m2m_rpq_no_spec_crd.ch1uncore interconnectM2M to iMC RPQ Cycles w/Credits - Special : Channel 1event=0x44,umask=0x201unc_m2m_rpq_no_spec_crd.ch2uncore interconnectM2M to iMC RPQ Cycles w/Credits - Special : Channel 2event=0x44,umask=0x401unc_m2m_rxc_ad_insertsuncore interconnectAD Ingress (from CMS) Allocationsevent=0x101unc_m2m_rxc_ad_pref_occupancyuncore interconnectAD Ingress (from CMS) Occupancy - Prefetchesevent=0x7701unc_m2m_rxc_ak_wr_cmpuncore interconnectAK Egress (to CMS) Allocationsevent=0x5c01unc_m2m_rxr_busy_starved.ad_alluncore interconnectTransgress Injection Starvation : AD - Allevent=0xe5,umask=0x1101Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priority : All == Credited + Uncreditedunc_m2m_rxr_busy_starved.ad_crduncore interconnectTransgress Injection Starvation : AD - Creditedevent=0xe5,umask=0x1001Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2m_rxr_busy_starved.ad_uncrduncore interconnectTransgress Injection Starvation : AD - Uncreditedevent=0xe5,umask=0x101Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2m_rxr_busy_starved.bl_alluncore interconnectTransgress Injection Starvation : BL - Allevent=0xe5,umask=0x4401Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priority : All == Credited + Uncreditedunc_m2m_rxr_busy_starved.bl_crduncore interconnectTransgress Injection Starvation : BL - Creditedevent=0xe5,umask=0x4001Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2m_rxr_busy_starved.bl_uncrduncore interconnectTransgress Injection Starvation : BL - Uncreditedevent=0xe5,umask=0x401Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2m_rxr_bypass.ad_alluncore interconnectTransgress Ingress Bypass : AD - Allevent=0xe2,umask=0x1101Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncreditedunc_m2m_rxr_bypass.ad_crduncore interconnectTransgress Ingress Bypass : AD - Creditedevent=0xe2,umask=0x1001Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.ad_uncrduncore interconnectTransgress Ingress Bypass : AD - Uncreditedevent=0xe2,umask=0x101Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.akuncore interconnectTransgress Ingress Bypass : AKevent=0xe2,umask=0x201Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.akc_uncrduncore interconnectTransgress Ingress Bypass : AKC - Uncreditedevent=0xe2,umask=0x8001Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.bl_alluncore interconnectTransgress Ingress Bypass : BL - Allevent=0xe2,umask=0x4401Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncreditedunc_m2m_rxr_bypass.bl_crduncore interconnectTransgress Ingress Bypass : BL - Creditedevent=0xe2,umask=0x4001Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.bl_uncrduncore interconnectTransgress Ingress Bypass : BL - Uncreditedevent=0xe2,umask=0x401Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingressunc_m2m_rxr_bypass.ivuncore interconnectTransgress Ingress Bypass : IVevent=0xe2,umask=0x801Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingressunc_m2m_rxr_crd_starved.ad_alluncore interconnectTransgress Injection Starvation : AD - Allevent=0xe3,umask=0x1101Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncreditedunc_m2m_rxr_crd_starved.ad_crduncore interconnectTransgress Injection Starvation : AD - Creditedevent=0xe3,umask=0x1001Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.ad_uncrduncore interconnectTransgress Injection Starvation : AD - Uncreditedevent=0xe3,umask=0x101Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.akuncore interconnectTransgress Injection Starvation : AKevent=0xe3,umask=0x201Transgress Injection Starvation : AK : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.bl_alluncore interconnectTransgress Injection Starvation : BL - Allevent=0xe3,umask=0x4401Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncreditedunc_m2m_rxr_crd_starved.bl_crduncore interconnectTransgress Injection Starvation : BL - Creditedevent=0xe3,umask=0x4001Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.bl_uncrduncore interconnectTransgress Injection Starvation : BL - Uncreditedevent=0xe3,umask=0x401Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.ifvuncore interconnectTransgress Injection Starvation : IFV - Creditedevent=0xe3,umask=0x8001Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved.ivuncore interconnectTransgress Injection Starvation : IVevent=0xe3,umask=0x801Transgress Injection Starvation : IV : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_crd_starved_1uncore interconnectTransgress Injection Starvationevent=0xe401Transgress Injection Starvation : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2m_rxr_inserts.ad_alluncore interconnectTransgress Ingress Allocations : AD - Allevent=0xe1,umask=0x1101Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m2m_rxr_inserts.ad_crduncore interconnectTransgress Ingress Allocations : AD - Creditedevent=0xe1,umask=0x1001Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.ad_uncrduncore interconnectTransgress Ingress Allocations : AD - Uncreditedevent=0xe1,umask=0x101Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.akuncore interconnectTransgress Ingress Allocations : AKevent=0xe1,umask=0x201Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.akc_uncrduncore interconnectTransgress Ingress Allocations : AKC - Uncreditedevent=0xe1,umask=0x8001Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.bl_alluncore interconnectTransgress Ingress Allocations : BL - Allevent=0xe1,umask=0x4401Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m2m_rxr_inserts.bl_crduncore interconnectTransgress Ingress Allocations : BL - Creditedevent=0xe1,umask=0x4001Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.bl_uncrduncore interconnectTransgress Ingress Allocations : BL - Uncreditedevent=0xe1,umask=0x401Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_inserts.ivuncore interconnectTransgress Ingress Allocations : IVevent=0xe1,umask=0x801Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.ad_alluncore interconnectTransgress Ingress Occupancy : AD - Allevent=0xe0,umask=0x1101Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m2m_rxr_occupancy.ad_crduncore interconnectTransgress Ingress Occupancy : AD - Creditedevent=0xe0,umask=0x1001Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.ad_uncrduncore interconnectTransgress Ingress Occupancy : AD - Uncreditedevent=0xe0,umask=0x101Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.akuncore interconnectTransgress Ingress Occupancy : AKevent=0xe0,umask=0x201Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.akc_uncrduncore interconnectTransgress Ingress Occupancy : AKC - Uncreditedevent=0xe0,umask=0x8001Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.bl_alluncore interconnectTransgress Ingress Occupancy : BL - Allevent=0xe0,umask=0x4401Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m2m_rxr_occupancy.bl_crduncore interconnectTransgress Ingress Occupancy : BL - Creditedevent=0xe0,umask=0x2001Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.bl_uncrduncore interconnectTransgress Ingress Occupancy : BL - Uncreditedevent=0xe0,umask=0x401Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_rxr_occupancy.ivuncore interconnectTransgress Ingress Occupancy : IVevent=0xe0,umask=0x801Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2m_scoreboard_ad_retry_acceptsuncore interconnectUNC_M2M_SCOREBOARD_AD_RETRY_ACCEPTSevent=0x3301unc_m2m_scoreboard_ad_retry_rejectsuncore interconnectUNC_M2M_SCOREBOARD_AD_RETRY_REJECTSevent=0x3401unc_m2m_scoreboard_bl_retry_acceptsuncore interconnectRetry - Mem Mirroring Modeevent=0x3501unc_m2m_scoreboard_bl_retry_rejectsuncore interconnectRetry - Mem Mirroring Modeevent=0x3601unc_m2m_scoreboard_rd_acceptsuncore interconnectScoreboard Acceptsevent=0x2f01unc_m2m_scoreboard_rd_rejectsuncore interconnectScoreboard Rejectsevent=0x3001unc_m2m_scoreboard_wr_acceptsuncore interconnectScoreboard Acceptsevent=0x3101unc_m2m_scoreboard_wr_rejectsuncore interconnectScoreboard Rejectsevent=0x3201unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr0uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 0event=0xd0,umask=0x101Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr1uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 1event=0xd0,umask=0x201Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr2uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 2event=0xd0,umask=0x401Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr3uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 3event=0xd0,umask=0x801Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr4uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 4event=0xd0,umask=0x1001Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr5uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 5event=0xd0,umask=0x2001Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr6uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 6event=0xd0,umask=0x4001Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr7uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 7event=0xd0,umask=0x8001Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr0uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 0event=0xd2,umask=0x101Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr1uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 1event=0xd2,umask=0x201Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr2uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 2event=0xd2,umask=0x401Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr3uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 3event=0xd2,umask=0x801Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr4uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 4event=0xd2,umask=0x1001Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr5uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 5event=0xd2,umask=0x2001Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr6uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 6event=0xd2,umask=0x4001Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr7uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 7event=0xd2,umask=0x8001Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr0uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 0event=0xd4,umask=0x101Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr1uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 1event=0xd4,umask=0x201Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr2uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 2event=0xd4,umask=0x401Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr3uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 3event=0xd4,umask=0x801Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr4uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 4event=0xd4,umask=0x1001Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr5uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 5event=0xd4,umask=0x2001Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr6uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 6event=0xd4,umask=0x4001Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr7uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 7event=0xd4,umask=0x8001Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr0uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 0event=0xd6,umask=0x101Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr1uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 1event=0xd6,umask=0x201Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr2uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 2event=0xd6,umask=0x401Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr3uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 3event=0xd6,umask=0x801Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr4uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 4event=0xd6,umask=0x1001Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr5uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 5event=0xd6,umask=0x2001Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr6uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 6event=0xd6,umask=0x4001Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr7uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 7event=0xd6,umask=0x8001Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr10uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 10event=0xd1,umask=0x401Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr8uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 8event=0xd1,umask=0x101Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr9uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 9event=0xd1,umask=0x201Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr10uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 10event=0xd3,umask=0x401Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr8uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 8event=0xd3,umask=0x101Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr9uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 9event=0xd3,umask=0x201Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr10uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 10event=0xd5,umask=0x401Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr8uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 8event=0xd5,umask=0x101Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr9uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 9event=0xd5,umask=0x201Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr10uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 10event=0xd7,umask=0x401Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr8uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 8event=0xd7,umask=0x101Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr9uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 9event=0xd7,umask=0x201Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2m_tag_hit.nm_rd_hit_cleanuncore interconnectTag Hit : Clean NearMem Read Hitevent=0x2c,umask=0x101Tag Hit : Clean NearMem Read Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean full line read hits (reads and RFOs)unc_m2m_tag_hit.nm_rd_hit_dirtyuncore interconnectTag Hit : Dirty NearMem Read Hitevent=0x2c,umask=0x201Tag Hit : Dirty NearMem Read Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty full line read hits (reads and RFOs)unc_m2m_tag_hit.nm_ufill_hit_cleanuncore interconnectTag Hit : Clean NearMem Underfill Hitevent=0x2c,umask=0x401Tag Hit : Clean NearMem Underfill Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean underfill hits due to a partial writeunc_m2m_tag_hit.nm_ufill_hit_dirtyuncore interconnectTag Hit : Dirty NearMem Underfill Hitevent=0x2c,umask=0x801Tag Hit : Dirty NearMem Underfill Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty underfill read hits due to a partial writeunc_m2m_tag_missuncore interconnectTag Missevent=0x6101unc_m2m_tracker_full.ch0uncore interconnectTracker Cycles Full : Channel 0event=0x45,umask=0x101unc_m2m_tracker_full.ch1uncore interconnectTracker Cycles Full : Channel 1event=0x45,umask=0x201unc_m2m_tracker_full.ch2uncore interconnectTracker Cycles Full : Channel 2event=0x45,umask=0x401unc_m2m_tracker_inserts.ch0uncore interconnectTracker Inserts : Channel 0event=0x49,umask=0x101unc_m2m_tracker_inserts.ch1uncore interconnectTracker Inserts : Channel 1event=0x49,umask=0x201unc_m2m_tracker_inserts.ch2uncore interconnectTracker Inserts : Channel 2event=0x49,umask=0x401unc_m2m_tracker_ne.ch0uncore interconnectTracker Cycles Not Empty : Channel 0event=0x46,umask=0x101unc_m2m_tracker_ne.ch1uncore interconnectTracker Cycles Not Empty : Channel 1event=0x46,umask=0x201unc_m2m_tracker_ne.ch2uncore interconnectTracker Cycles Not Empty : Channel 2event=0x46,umask=0x401unc_m2m_tracker_occupancy.ch0uncore interconnectTracker Occupancy : Channel 0event=0x47,umask=0x101unc_m2m_tracker_occupancy.ch1uncore interconnectTracker Occupancy : Channel 1event=0x47,umask=0x201unc_m2m_tracker_occupancy.ch2uncore interconnectTracker Occupancy : Channel 2event=0x47,umask=0x401unc_m2m_txc_ak.crd_cbouncore interconnectOutbound Ring Transactions on AK : CRD Transactions to Cboevent=0x39,umask=0x201unc_m2m_txc_ak.ndruncore interconnectOutbound Ring Transactions on AK : NDR Transactionsevent=0x39,umask=0x101unc_m2m_txc_akc_creditsuncore interconnectAKC Creditsevent=0x5f01unc_m2m_txc_ak_credits_acquired.cms0uncore interconnectAK Egress (to CMS) Credit Acquired : Common Mesh Stop - Near Sideevent=0x1d,umask=0x101unc_m2m_txc_ak_credits_acquired.cms1uncore interconnectAK Egress (to CMS) Credit Acquired : Common Mesh Stop - Far Sideevent=0x1d,umask=0x201unc_m2m_txc_ak_cycles_full.alluncore interconnectAK Egress (to CMS) Full : Allevent=0x14,umask=0x301unc_m2m_txc_ak_cycles_full.cms0uncore interconnectAK Egress (to CMS) Full : Common Mesh Stop - Near Sideevent=0x14,umask=0x101unc_m2m_txc_ak_cycles_full.cms1uncore interconnectAK Egress (to CMS) Full : Common Mesh Stop - Far Sideevent=0x14,umask=0x201unc_m2m_txc_ak_cycles_full.rdcrd0uncore interconnectAK Egress (to CMS) Fullevent=0x14,umask=0x801unc_m2m_txc_ak_cycles_full.rdcrd1uncore interconnectAK Egress (to CMS) Fullevent=0x14,umask=0x8801unc_m2m_txc_ak_cycles_full.wrcmp0uncore interconnectAK Egress (to CMS) Fullevent=0x14,umask=0x2001unc_m2m_txc_ak_cycles_full.wrcmp1uncore interconnectAK Egress (to CMS) Fullevent=0x14,umask=0xa001unc_m2m_txc_ak_cycles_full.wrcrd0uncore interconnectAK Egress (to CMS) Fullevent=0x14,umask=0x1001unc_m2m_txc_ak_cycles_full.wrcrd1uncore interconnectAK Egress (to CMS) Fullevent=0x14,umask=0x9001unc_m2m_txc_ak_cycles_ne.alluncore interconnectAK Egress (to CMS) Not Empty : Allevent=0x13,umask=0x301unc_m2m_txc_ak_cycles_ne.cms0uncore interconnectAK Egress (to CMS) Not Empty : Common Mesh Stop - Near Sideevent=0x13,umask=0x101unc_m2m_txc_ak_cycles_ne.cms1uncore interconnectAK Egress (to CMS) Not Empty : Common Mesh Stop - Far Sideevent=0x13,umask=0x201unc_m2m_txc_ak_cycles_ne.rdcrduncore interconnectAK Egress (to CMS) Not Emptyevent=0x13,umask=0x801unc_m2m_txc_ak_cycles_ne.wrcmpuncore interconnectAK Egress (to CMS) Not Emptyevent=0x13,umask=0x2001unc_m2m_txc_ak_cycles_ne.wrcrduncore interconnectAK Egress (to CMS) Not Emptyevent=0x13,umask=0x1001unc_m2m_txc_ak_inserts.alluncore interconnectAK Egress (to CMS) Allocations : Allevent=0x11,umask=0x301unc_m2m_txc_ak_inserts.cms0uncore interconnectAK Egress (to CMS) Allocations : Common Mesh Stop - Near Sideevent=0x11,umask=0x101unc_m2m_txc_ak_inserts.cms1uncore interconnectAK Egress (to CMS) Allocations : Common Mesh Stop - Far Sideevent=0x11,umask=0x201unc_m2m_txc_ak_inserts.pref_rd_cam_hituncore interconnectAK Egress (to CMS) Allocationsevent=0x11,umask=0x4001unc_m2m_txc_ak_inserts.rdcrduncore interconnectAK Egress (to CMS) Allocationsevent=0x11,umask=0x801unc_m2m_txc_ak_inserts.wrcmpuncore interconnectAK Egress (to CMS) Allocationsevent=0x11,umask=0x2001unc_m2m_txc_ak_inserts.wrcrduncore interconnectAK Egress (to CMS) Allocationsevent=0x11,umask=0x1001unc_m2m_txc_ak_no_credit_cycles.cms0uncore interconnectCycles with No AK Egress (to CMS) Credits : Common Mesh Stop - Near Sideevent=0x1f,umask=0x101unc_m2m_txc_ak_no_credit_cycles.cms1uncore interconnectCycles with No AK Egress (to CMS) Credits : Common Mesh Stop - Far Sideevent=0x1f,umask=0x201unc_m2m_txc_ak_no_credit_stalled.cms0uncore interconnectCycles Stalled with No AK Egress (to CMS) Credits : Common Mesh Stop - Near Sideevent=0x20,umask=0x101unc_m2m_txc_ak_no_credit_stalled.cms1uncore interconnectCycles Stalled with No AK Egress (to CMS) Credits : Common Mesh Stop - Far Sideevent=0x20,umask=0x201unc_m2m_txc_ak_occupancy.alluncore interconnectAK Egress (to CMS) Occupancy : Allevent=0x12,umask=0x301unc_m2m_txc_ak_occupancy.cms0uncore interconnectAK Egress (to CMS) Occupancy : Common Mesh Stop - Near Sideevent=0x12,umask=0x101unc_m2m_txc_ak_occupancy.cms1uncore interconnectAK Egress (to CMS) Occupancy : Common Mesh Stop - Far Sideevent=0x12,umask=0x201unc_m2m_txc_ak_occupancy.rdcrduncore interconnectAK Egress (to CMS) Occupancyevent=0x12,umask=0x801unc_m2m_txc_ak_occupancy.wrcmpuncore interconnectAK Egress (to CMS) Occupancyevent=0x12,umask=0x2001unc_m2m_txc_ak_occupancy.wrcrduncore interconnectAK Egress (to CMS) Occupancyevent=0x12,umask=0x1001unc_m2m_txc_bl.drs_cacheuncore interconnectOutbound DRS Ring Transactions to Cache : Data to Cacheevent=0x40,umask=0x101unc_m2m_txc_bl.drs_coreuncore interconnectOutbound DRS Ring Transactions to Cache : Data to Coreevent=0x40,umask=0x201unc_m2m_txc_bl.drs_upiuncore interconnectOutbound DRS Ring Transactions to Cache : Data to QPIevent=0x40,umask=0x401unc_m2m_txc_bl_credits_acquired.cms0uncore interconnectBL Egress (to CMS) Credit Acquired : Common Mesh Stop - Near Sideevent=0x19,umask=0x101unc_m2m_txc_bl_credits_acquired.cms1uncore interconnectBL Egress (to CMS) Credit Acquired : Common Mesh Stop - Far Sideevent=0x19,umask=0x201unc_m2m_txc_bl_cycles_full.alluncore interconnectBL Egress (to CMS) Full : Allevent=0x18,umask=0x301unc_m2m_txc_bl_cycles_full.cms0uncore interconnectBL Egress (to CMS) Full : Common Mesh Stop - Near Sideevent=0x18,umask=0x101unc_m2m_txc_bl_cycles_full.cms1uncore interconnectBL Egress (to CMS) Full : Common Mesh Stop - Far Sideevent=0x18,umask=0x201unc_m2m_txc_bl_cycles_ne.alluncore interconnectBL Egress (to CMS) Not Empty : Allevent=0x17,umask=0x301unc_m2m_txc_bl_cycles_ne.cms0uncore interconnectBL Egress (to CMS) Not Empty : Common Mesh Stop - Near Sideevent=0x17,umask=0x101unc_m2m_txc_bl_cycles_ne.cms1uncore interconnectBL Egress (to CMS) Not Empty : Common Mesh Stop - Far Sideevent=0x17,umask=0x201unc_m2m_txc_bl_inserts.alluncore interconnectBL Egress (to CMS) Allocations : Allevent=0x15,umask=0x301unc_m2m_txc_bl_inserts.cms0uncore interconnectBL Egress (to CMS) Allocations : Common Mesh Stop - Near Sideevent=0x15,umask=0x101unc_m2m_txc_bl_inserts.cms1uncore interconnectBL Egress (to CMS) Allocations : Common Mesh Stop - Far Sideevent=0x15,umask=0x201unc_m2m_txc_bl_no_credit_cycles.cms0uncore interconnectCycles with No BL Egress (to CMS) Credits : Common Mesh Stop - Near Sideevent=0x1b,umask=0x101unc_m2m_txc_bl_no_credit_cycles.cms1uncore interconnectCycles with No BL Egress (to CMS) Credits : Common Mesh Stop - Far Sideevent=0x1b,umask=0x201unc_m2m_txc_bl_no_credit_stalled.cms0uncore interconnectCycles Stalled with No BL Egress (to CMS) Credits : Common Mesh Stop - Near Sideevent=0x1c,umask=0x101unc_m2m_txc_bl_no_credit_stalled.cms1uncore interconnectCycles Stalled with No BL Egress (to CMS) Credits : Common Mesh Stop - Far Sideevent=0x1c,umask=0x201unc_m2m_txr_horz_ads_used.ad_alluncore interconnectCMS Horizontal ADS Used : AD - Allevent=0xa6,umask=0x1101CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m2m_txr_horz_ads_used.ad_crduncore interconnectCMS Horizontal ADS Used : AD - Creditedevent=0xa6,umask=0x1001CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_ads_used.ad_uncrduncore interconnectCMS Horizontal ADS Used : AD - Uncreditedevent=0xa6,umask=0x101CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_ads_used.bl_alluncore interconnectCMS Horizontal ADS Used : BL - Allevent=0xa6,umask=0x4401CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m2m_txr_horz_ads_used.bl_crduncore interconnectCMS Horizontal ADS Used : BL - Creditedevent=0xa6,umask=0x4001CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_ads_used.bl_uncrduncore interconnectCMS Horizontal ADS Used : BL - Uncreditedevent=0xa6,umask=0x401CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.ad_alluncore interconnectCMS Horizontal Bypass Used : AD - Allevent=0xa7,umask=0x1101CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m2m_txr_horz_bypass.ad_crduncore interconnectCMS Horizontal Bypass Used : AD - Creditedevent=0xa7,umask=0x1001CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.ad_uncrduncore interconnectCMS Horizontal Bypass Used : AD - Uncreditedevent=0xa7,umask=0x101CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.akuncore interconnectCMS Horizontal Bypass Used : AKevent=0xa7,umask=0x201CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.akc_uncrduncore interconnectCMS Horizontal Bypass Used : AKC - Uncreditedevent=0xa7,umask=0x8001CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.bl_alluncore interconnectCMS Horizontal Bypass Used : BL - Allevent=0xa7,umask=0x4401CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m2m_txr_horz_bypass.bl_crduncore interconnectCMS Horizontal Bypass Used : BL - Creditedevent=0xa7,umask=0x4001CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.bl_uncrduncore interconnectCMS Horizontal Bypass Used : BL - Uncreditedevent=0xa7,umask=0x401CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_bypass.ivuncore interconnectCMS Horizontal Bypass Used : IVevent=0xa7,umask=0x801CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2m_txr_horz_cycles_full.ad_alluncore interconnectCycles CMS Horizontal Egress Queue is Full : AD - Allevent=0xa2,umask=0x1101Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2m_txr_horz_cycles_full.ad_crduncore interconnectCycles CMS Horizontal Egress Queue is Full : AD - Creditedevent=0xa2,umask=0x1001Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.ad_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Full : AD - Uncreditedevent=0xa2,umask=0x101Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.akuncore interconnectCycles CMS Horizontal Egress Queue is Full : AKevent=0xa2,umask=0x201Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.akc_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Full : AKC - Uncreditedevent=0xa2,umask=0x8001Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.bl_alluncore interconnectCycles CMS Horizontal Egress Queue is Full : BL - Allevent=0xa2,umask=0x4401Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2m_txr_horz_cycles_full.bl_crduncore interconnectCycles CMS Horizontal Egress Queue is Full : BL - Creditedevent=0xa2,umask=0x4001Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.bl_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Full : BL - Uncreditedevent=0xa2,umask=0x401Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_full.ivuncore interconnectCycles CMS Horizontal Egress Queue is Full : IVevent=0xa2,umask=0x801Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.ad_alluncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AD - Allevent=0xa3,umask=0x1101Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2m_txr_horz_cycles_ne.ad_crduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AD - Creditedevent=0xa3,umask=0x1001Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.ad_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AD - Uncreditedevent=0xa3,umask=0x101Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.akuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AKevent=0xa3,umask=0x201Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.akc_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncreditedevent=0xa3,umask=0x8001Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.bl_alluncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : BL - Allevent=0xa3,umask=0x4401Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2m_txr_horz_cycles_ne.bl_crduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : BL - Creditedevent=0xa3,umask=0x4001Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.bl_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : BL - Uncreditedevent=0xa3,umask=0x401Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_cycles_ne.ivuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : IVevent=0xa3,umask=0x801Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.ad_alluncore interconnectCMS Horizontal Egress Inserts : AD - Allevent=0xa1,umask=0x1101CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2m_txr_horz_inserts.ad_crduncore interconnectCMS Horizontal Egress Inserts : AD - Creditedevent=0xa1,umask=0x1001CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.ad_uncrduncore interconnectCMS Horizontal Egress Inserts : AD - Uncreditedevent=0xa1,umask=0x101CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.akuncore interconnectCMS Horizontal Egress Inserts : AKevent=0xa1,umask=0x201CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.akc_uncrduncore interconnectCMS Horizontal Egress Inserts : AKC - Uncreditedevent=0xa1,umask=0x8001CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.bl_alluncore interconnectCMS Horizontal Egress Inserts : BL - Allevent=0xa1,umask=0x4401CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2m_txr_horz_inserts.bl_crduncore interconnectCMS Horizontal Egress Inserts : BL - Creditedevent=0xa1,umask=0x4001CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.bl_uncrduncore interconnectCMS Horizontal Egress Inserts : BL - Uncreditedevent=0xa1,umask=0x401CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_inserts.ivuncore interconnectCMS Horizontal Egress Inserts : IVevent=0xa1,umask=0x801CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_nack.ad_alluncore interconnectCMS Horizontal Egress NACKs : AD - Allevent=0xa4,umask=0x1101CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncreditedunc_m2m_txr_horz_nack.ad_crduncore interconnectCMS Horizontal Egress NACKs : AD - Creditedevent=0xa4,umask=0x1001CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.ad_uncrduncore interconnectCMS Horizontal Egress NACKs : AD - Uncreditedevent=0xa4,umask=0x101CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.akuncore interconnectCMS Horizontal Egress NACKs : AKevent=0xa4,umask=0x201CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.akc_uncrduncore interconnectCMS Horizontal Egress NACKs : AKC - Uncreditedevent=0xa4,umask=0x8001CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.bl_alluncore interconnectCMS Horizontal Egress NACKs : BL - Allevent=0xa4,umask=0x4401CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncreditedunc_m2m_txr_horz_nack.bl_crduncore interconnectCMS Horizontal Egress NACKs : BL - Creditedevent=0xa4,umask=0x4001CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.bl_uncrduncore interconnectCMS Horizontal Egress NACKs : BL - Uncreditedevent=0xa4,umask=0x401CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_nack.ivuncore interconnectCMS Horizontal Egress NACKs : IVevent=0xa4,umask=0x801CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2m_txr_horz_occupancy.ad_alluncore interconnectCMS Horizontal Egress Occupancy : AD - Allevent=0xa0,umask=0x1101CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2m_txr_horz_occupancy.ad_crduncore interconnectCMS Horizontal Egress Occupancy : AD - Creditedevent=0xa0,umask=0x1001CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.ad_uncrduncore interconnectCMS Horizontal Egress Occupancy : AD - Uncreditedevent=0xa0,umask=0x101CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.akuncore interconnectCMS Horizontal Egress Occupancy : AKevent=0xa0,umask=0x201CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.akc_uncrduncore interconnectCMS Horizontal Egress Occupancy : AKC - Uncreditedevent=0xa0,umask=0x8001CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.bl_alluncore interconnectCMS Horizontal Egress Occupancy : BL - Allevent=0xa0,umask=0x4401CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2m_txr_horz_occupancy.bl_crduncore interconnectCMS Horizontal Egress Occupancy : BL - Creditedevent=0xa0,umask=0x4001CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.bl_uncrduncore interconnectCMS Horizontal Egress Occupancy : BL - Uncreditedevent=0xa0,umask=0x401CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_occupancy.ivuncore interconnectCMS Horizontal Egress Occupancy : IVevent=0xa0,umask=0x801CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2m_txr_horz_starved.ad_alluncore interconnectCMS Horizontal Egress Injection Starvation : AD - Allevent=0xa5,umask=0x101CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncreditedunc_m2m_txr_horz_starved.ad_uncrduncore interconnectCMS Horizontal Egress Injection Starvation : AD - Uncreditedevent=0xa5,umask=0x101CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_horz_starved.akuncore interconnectCMS Horizontal Egress Injection Starvation : AKevent=0xa5,umask=0x201CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_horz_starved.akc_uncrduncore interconnectCMS Horizontal Egress Injection Starvation : AKC - Uncreditedevent=0xa5,umask=0x8001CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_horz_starved.bl_alluncore interconnectCMS Horizontal Egress Injection Starvation : BL - Allevent=0xa5,umask=0x401CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncreditedunc_m2m_txr_horz_starved.bl_uncrduncore interconnectCMS Horizontal Egress Injection Starvation : BL - Uncreditedevent=0xa5,umask=0x401CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_horz_starved.ivuncore interconnectCMS Horizontal Egress Injection Starvation : IVevent=0xa5,umask=0x801CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2m_txr_vert_ads_used.ad_ag0uncore interconnectCMS Vertical ADS Used : AD - Agent 0event=0x9c,umask=0x101CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_ads_used.ad_ag1uncore interconnectCMS Vertical ADS Used : AD - Agent 1event=0x9c,umask=0x1001CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_ads_used.bl_ag0uncore interconnectCMS Vertical ADS Used : BL - Agent 0event=0x9c,umask=0x401CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_ads_used.bl_ag1uncore interconnectCMS Vertical ADS Used : BL - Agent 1event=0x9c,umask=0x4001CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ad_ag0uncore interconnectCMS Vertical ADS Used : AD - Agent 0event=0x9d,umask=0x101CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ad_ag1uncore interconnectCMS Vertical ADS Used : AD - Agent 1event=0x9d,umask=0x1001CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ak_ag0uncore interconnectCMS Vertical ADS Used : AK - Agent 0event=0x9d,umask=0x201CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.ak_ag1uncore interconnectCMS Vertical ADS Used : AK - Agent 1event=0x9d,umask=0x2001CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.bl_ag0uncore interconnectCMS Vertical ADS Used : BL - Agent 0event=0x9d,umask=0x401CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.bl_ag1uncore interconnectCMS Vertical ADS Used : BL - Agent 1event=0x9d,umask=0x4001CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass.iv_ag1uncore interconnectCMS Vertical ADS Used : IV - Agent 1event=0x9d,umask=0x801CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass_1.akc_ag0uncore interconnectCMS Vertical ADS Used : AKC - Agent 0event=0x9e,umask=0x101CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_bypass_1.akc_ag1uncore interconnectCMS Vertical ADS Used : AKC - Agent 1event=0x9e,umask=0x201CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2m_txr_vert_cycles_full0.ad_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : AD - Agent 0event=0x94,umask=0x101Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_cycles_full0.ad_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full : AD - Agent 1event=0x94,umask=0x1001Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2m_txr_vert_cycles_full0.ak_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : AK - Agent 0event=0x94,umask=0x201Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_cycles_full0.ak_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full : AK - Agent 1event=0x94,umask=0x2001Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m2m_txr_vert_cycles_full0.bl_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : BL - Agent 0event=0x94,umask=0x401Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2m_txr_vert_cycles_full0.bl_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full : BL - Agent 1event=0x94,umask=0x4001Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2m_txr_vert_cycles_full0.iv_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : IV - Agent 0event=0x94,umask=0x801Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2m_txr_vert_cycles_full1.akc_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : AKC - Agent 0event=0x95,umask=0x101Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_cycles_full1.akc_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full : AKC - Agent 1event=0x95,umask=0x201Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_cycles_ne0.ad_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0event=0x96,umask=0x101Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_cycles_ne0.ad_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1event=0x96,umask=0x1001Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2m_txr_vert_cycles_ne0.ak_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0event=0x96,umask=0x201Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_cycles_ne0.ak_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1event=0x96,umask=0x2001Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m2m_txr_vert_cycles_ne0.bl_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0event=0x96,umask=0x401Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2m_txr_vert_cycles_ne0.bl_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1event=0x96,umask=0x4001Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2m_txr_vert_cycles_ne0.iv_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0event=0x96,umask=0x801Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2m_txr_vert_cycles_ne1.akc_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0event=0x97,umask=0x101Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_cycles_ne1.akc_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1event=0x97,umask=0x201Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_inserts0.ad_ag0uncore interconnectCMS Vert Egress Allocations : AD - Agent 0event=0x92,umask=0x101CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_inserts0.ad_ag1uncore interconnectCMS Vert Egress Allocations : AD - Agent 1event=0x92,umask=0x1001CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2m_txr_vert_inserts0.ak_ag0uncore interconnectCMS Vert Egress Allocations : AK - Agent 0event=0x92,umask=0x201CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_inserts0.ak_ag1uncore interconnectCMS Vert Egress Allocations : AK - Agent 1event=0x92,umask=0x2001CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m2m_txr_vert_inserts0.bl_ag0uncore interconnectCMS Vert Egress Allocations : BL - Agent 0event=0x92,umask=0x401CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2m_txr_vert_inserts0.bl_ag1uncore interconnectCMS Vert Egress Allocations : BL - Agent 1event=0x92,umask=0x4001CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2m_txr_vert_inserts0.iv_ag0uncore interconnectCMS Vert Egress Allocations : IV - Agent 0event=0x92,umask=0x801CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2m_txr_vert_inserts1.akc_ag0uncore interconnectCMS Vert Egress Allocations : AKC - Agent 0event=0x93,umask=0x101CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_inserts1.akc_ag1uncore interconnectCMS Vert Egress Allocations : AKC - Agent 1event=0x93,umask=0x201CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_nack0.ad_ag0uncore interconnectCMS Vertical Egress NACKs : AD - Agent 0event=0x98,umask=0x101CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack0.ad_ag1uncore interconnectCMS Vertical Egress NACKs : AD - Agent 1event=0x98,umask=0x1001CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack0.ak_ag0uncore interconnectCMS Vertical Egress NACKs : AK - Agent 0event=0x98,umask=0x201CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack0.ak_ag1uncore interconnectCMS Vertical Egress NACKs : AK - Agent 1event=0x98,umask=0x2001CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack0.bl_ag0uncore interconnectCMS Vertical Egress NACKs : BL - Agent 0event=0x98,umask=0x401CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack0.bl_ag1uncore interconnectCMS Vertical Egress NACKs : BL - Agent 1event=0x98,umask=0x4001CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack0.iv_ag0uncore interconnectCMS Vertical Egress NACKs : IVevent=0x98,umask=0x801CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack1.akc_ag0uncore interconnectCMS Vertical Egress NACKs : AKC - Agent 0event=0x99,umask=0x101CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_nack1.akc_ag1uncore interconnectCMS Vertical Egress NACKs : AKC - Agent 1event=0x99,umask=0x201CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2m_txr_vert_occupancy0.ad_ag0uncore interconnectCMS Vert Egress Occupancy : AD - Agent 0event=0x90,umask=0x101CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_occupancy0.ad_ag1uncore interconnectCMS Vert Egress Occupancy : AD - Agent 1event=0x90,umask=0x1001CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2m_txr_vert_occupancy0.ak_ag0uncore interconnectCMS Vert Egress Occupancy : AK - Agent 0event=0x90,umask=0x201CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_occupancy0.ak_ag1uncore interconnectCMS Vert Egress Occupancy : AK - Agent 1event=0x90,umask=0x2001CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m2m_txr_vert_occupancy0.bl_ag0uncore interconnectCMS Vert Egress Occupancy : BL - Agent 0event=0x90,umask=0x401CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2m_txr_vert_occupancy0.bl_ag1uncore interconnectCMS Vert Egress Occupancy : BL - Agent 1event=0x90,umask=0x4001CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2m_txr_vert_occupancy0.iv_ag0uncore interconnectCMS Vert Egress Occupancy : IV - Agent 0event=0x90,umask=0x801CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2m_txr_vert_occupancy1.akc_ag0uncore interconnectCMS Vert Egress Occupancy : AKC - Agent 0event=0x91,umask=0x101CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2m_txr_vert_occupancy1.akc_ag1uncore interconnectCMS Vert Egress Occupancy : AKC - Agent 1event=0x91,umask=0x201CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2m_txr_vert_starved0.ad_ag0uncore interconnectCMS Vertical Egress Injection Starvation : AD - Agent 0event=0x9a,umask=0x101CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved0.ad_ag1uncore interconnectCMS Vertical Egress Injection Starvation : AD - Agent 1event=0x9a,umask=0x1001CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved0.ak_ag0uncore interconnectCMS Vertical Egress Injection Starvation : AK - Agent 0event=0x9a,umask=0x201CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved0.ak_ag1uncore interconnectCMS Vertical Egress Injection Starvation : AK - Agent 1event=0x9a,umask=0x2001CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved0.bl_ag0uncore interconnectCMS Vertical Egress Injection Starvation : BL - Agent 0event=0x9a,umask=0x401CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved0.bl_ag1uncore interconnectCMS Vertical Egress Injection Starvation : BL - Agent 1event=0x9a,umask=0x4001CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved0.iv_ag0uncore interconnectCMS Vertical Egress Injection Starvation : IVevent=0x9a,umask=0x801CMS Vertical Egress Injection Starvation : IV : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved1.akc_ag0uncore interconnectCMS Vertical Egress Injection Starvation : AKC - Agent 0event=0x9b,umask=0x101CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved1.akc_ag1uncore interconnectCMS Vertical Egress Injection Starvation : AKC - Agent 1event=0x9b,umask=0x201CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_txr_vert_starved1.tgcuncore interconnectCMS Vertical Egress Injection Starvation : AKC - Agent 0event=0x9b,umask=0x401CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2m_vert_ring_ad_in_use.dn_evenuncore interconnectVertical AD Ring In Use : Down and Evenevent=0xb0,umask=0x401Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ad_in_use.dn_odduncore interconnectVertical AD Ring In Use : Down and Oddevent=0xb0,umask=0x801Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ad_in_use.up_evenuncore interconnectVertical AD Ring In Use : Up and Evenevent=0xb0,umask=0x101Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ad_in_use.up_odduncore interconnectVertical AD Ring In Use : Up and Oddevent=0xb0,umask=0x201Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_akc_in_use.dn_evenuncore interconnectVertical AKC Ring In Use : Down and Evenevent=0xb4,umask=0x401Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_akc_in_use.dn_odduncore interconnectVertical AKC Ring In Use : Down and Oddevent=0xb4,umask=0x801Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_akc_in_use.up_evenuncore interconnectVertical AKC Ring In Use : Up and Evenevent=0xb4,umask=0x101Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_akc_in_use.up_odduncore interconnectVertical AKC Ring In Use : Up and Oddevent=0xb4,umask=0x201Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ak_in_use.dn_evenuncore interconnectVertical AK Ring In Use : Down and Evenevent=0xb1,umask=0x401Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ak_in_use.dn_odduncore interconnectVertical AK Ring In Use : Down and Oddevent=0xb1,umask=0x801Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ak_in_use.up_evenuncore interconnectVertical AK Ring In Use : Up and Evenevent=0xb1,umask=0x101Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_ak_in_use.up_odduncore interconnectVertical AK Ring In Use : Up and Oddevent=0xb1,umask=0x201Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_bl_in_use.dn_evenuncore interconnectVertical BL Ring in Use : Down and Evenevent=0xb2,umask=0x401Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_bl_in_use.dn_odduncore interconnectVertical BL Ring in Use : Down and Oddevent=0xb2,umask=0x801Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_bl_in_use.up_evenuncore interconnectVertical BL Ring in Use : Up and Evenevent=0xb2,umask=0x101Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_bl_in_use.up_odduncore interconnectVertical BL Ring in Use : Up and Oddevent=0xb2,umask=0x201Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_iv_in_use.dnuncore interconnectVertical IV Ring in Use : Downevent=0xb3,umask=0x401Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2m_vert_ring_iv_in_use.upuncore interconnectVertical IV Ring in Use : Upevent=0xb3,umask=0x101Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2m_vert_ring_tgc_in_use.dn_evenuncore interconnectVertical TGC Ring In Use : Down and Evenevent=0xb5,umask=0x401Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_tgc_in_use.dn_odduncore interconnectVertical TGC Ring In Use : Down and Oddevent=0xb5,umask=0x801Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_tgc_in_use.up_evenuncore interconnectVertical TGC Ring In Use : Up and Evenevent=0xb5,umask=0x101Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_vert_ring_tgc_in_use.up_odduncore interconnectVertical TGC Ring In Use : Up and Oddevent=0xb5,umask=0x201Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2m_wpq_flush.ch0uncore interconnectWPQ Flush : Channel 0event=0x58,umask=0x101unc_m2m_wpq_flush.ch1uncore interconnectWPQ Flush : Channel 1event=0x58,umask=0x201unc_m2m_wpq_flush.ch2uncore interconnectWPQ Flush : Channel 2event=0x58,umask=0x401unc_m2m_wpq_no_reg_crd.chn0uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular : Channel 0event=0x4d,umask=0x101unc_m2m_wpq_no_reg_crd.chn1uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular : Channel 1event=0x4d,umask=0x201unc_m2m_wpq_no_reg_crd.chn2uncore interconnectM2M->iMC WPQ Cycles w/Credits - Regular : Channel 2event=0x4d,umask=0x401unc_m2m_wpq_no_reg_crd_pmm.chn0uncore interconnectM2M->iMC WPQ Cycles w/Credits - PMM : Channel 0event=0x51,umask=0x101unc_m2m_wpq_no_reg_crd_pmm.chn1uncore interconnectM2M->iMC WPQ Cycles w/Credits - PMM : Channel 1event=0x51,umask=0x201unc_m2m_wpq_no_reg_crd_pmm.chn2uncore interconnectM2M->iMC WPQ Cycles w/Credits - PMM : Channel 2event=0x51,umask=0x401unc_m2m_wpq_no_spec_crd.chn0uncore interconnectM2M->iMC WPQ Cycles w/Credits - Special : Channel 0event=0x4e,umask=0x101unc_m2m_wpq_no_spec_crd.chn1uncore interconnectM2M->iMC WPQ Cycles w/Credits - Special : Channel 1event=0x4e,umask=0x201unc_m2m_wpq_no_spec_crd.chn2uncore interconnectM2M->iMC WPQ Cycles w/Credits - Special : Channel 2event=0x4e,umask=0x401unc_m2m_wr_tracker_full.ch0uncore interconnectWrite Tracker Cycles Full : Channel 0event=0x4a,umask=0x101unc_m2m_wr_tracker_full.ch1uncore interconnectWrite Tracker Cycles Full : Channel 1event=0x4a,umask=0x201unc_m2m_wr_tracker_full.ch2uncore interconnectWrite Tracker Cycles Full : Channel 2event=0x4a,umask=0x401unc_m2m_wr_tracker_full.mirruncore interconnectWrite Tracker Cycles Full : Mirrorevent=0x4a,umask=0x801unc_m2m_wr_tracker_inserts.ch0uncore interconnectWrite Tracker Inserts : Channel 0event=0x56,umask=0x101unc_m2m_wr_tracker_inserts.ch1uncore interconnectWrite Tracker Inserts : Channel 1event=0x56,umask=0x201unc_m2m_wr_tracker_inserts.ch2uncore interconnectWrite Tracker Inserts : Channel 2event=0x56,umask=0x401unc_m2m_wr_tracker_ne.ch0uncore interconnectWrite Tracker Cycles Not Empty : Channel 0event=0x4b,umask=0x101unc_m2m_wr_tracker_ne.ch1uncore interconnectWrite Tracker Cycles Not Empty : Channel 1event=0x4b,umask=0x201unc_m2m_wr_tracker_ne.ch2uncore interconnectWrite Tracker Cycles Not Empty : Channel 2event=0x4b,umask=0x401unc_m2m_wr_tracker_ne.mirruncore interconnectWrite Tracker Cycles Not Empty : Mirrorevent=0x4b,umask=0x801unc_m2m_wr_tracker_ne.mirr_nontgruncore interconnectWrite Tracker Cycles Not Emptyevent=0x4b,umask=0x1001unc_m2m_wr_tracker_ne.mirr_pwruncore interconnectWrite Tracker Cycles Not Emptyevent=0x4b,umask=0x2001unc_m2m_wr_tracker_nonposted_inserts.ch0uncore interconnectWrite Tracker Non-Posted Inserts : Channel 0event=0x63,umask=0x101unc_m2m_wr_tracker_nonposted_inserts.ch1uncore interconnectWrite Tracker Non-Posted Inserts : Channel 1event=0x63,umask=0x201unc_m2m_wr_tracker_nonposted_inserts.ch2uncore interconnectWrite Tracker Non-Posted Inserts : Channel 2event=0x63,umask=0x401unc_m2m_wr_tracker_nonposted_occupancy.ch0uncore interconnectWrite Tracker Non-Posted Occupancy : Channel 0event=0x62,umask=0x101unc_m2m_wr_tracker_nonposted_occupancy.ch1uncore interconnectWrite Tracker Non-Posted Occupancy : Channel 1event=0x62,umask=0x201unc_m2m_wr_tracker_nonposted_occupancy.ch2uncore interconnectWrite Tracker Non-Posted Occupancy : Channel 2event=0x62,umask=0x401unc_m2m_wr_tracker_occupancy.ch0uncore interconnectWrite Tracker Occupancy : Channel 0event=0x55,umask=0x101unc_m2m_wr_tracker_occupancy.ch1uncore interconnectWrite Tracker Occupancy : Channel 1event=0x55,umask=0x201unc_m2m_wr_tracker_occupancy.ch2uncore interconnectWrite Tracker Occupancy : Channel 2event=0x55,umask=0x401unc_m2m_wr_tracker_occupancy.mirruncore interconnectWrite Tracker Occupancy : Mirrorevent=0x55,umask=0x801unc_m2m_wr_tracker_occupancy.mirr_nontgruncore interconnectWrite Tracker Occupancyevent=0x55,umask=0x1001unc_m2m_wr_tracker_occupancy.mirr_pwruncore interconnectWrite Tracker Occupancyevent=0x55,umask=0x2001unc_m2m_wr_tracker_posted_inserts.ch0uncore interconnectWrite Tracker Posted Inserts : Channel 0event=0x5e,umask=0x101unc_m2m_wr_tracker_posted_inserts.ch1uncore interconnectWrite Tracker Posted Inserts : Channel 1event=0x5e,umask=0x201unc_m2m_wr_tracker_posted_inserts.ch2uncore interconnectWrite Tracker Posted Inserts : Channel 2event=0x5e,umask=0x401unc_m2m_wr_tracker_posted_occupancy.ch0uncore interconnectWrite Tracker Posted Occupancy : Channel 0event=0x5d,umask=0x101unc_m2m_wr_tracker_posted_occupancy.ch1uncore interconnectWrite Tracker Posted Occupancy : Channel 1event=0x5d,umask=0x201unc_m2m_wr_tracker_posted_occupancy.ch2uncore interconnectWrite Tracker Posted Occupancy : Channel 2event=0x5d,umask=0x401unc_m3upi_ag0_ad_crd_acquired0.tgr0uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 0event=0x80,umask=0x101CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired0.tgr1uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 1event=0x80,umask=0x201CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired0.tgr2uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 2event=0x80,umask=0x401CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired0.tgr3uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 3event=0x80,umask=0x801CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired0.tgr4uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 4event=0x80,umask=0x1001CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired0.tgr5uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 5event=0x80,umask=0x2001CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired0.tgr6uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 6event=0x80,umask=0x4001CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired0.tgr7uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 7event=0x80,umask=0x8001CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired1.tgr10uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 10event=0x81,umask=0x401CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired1.tgr8uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 8event=0x81,umask=0x101CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_acquired1.tgr9uncore interconnectCMS Agent0 AD Credits Acquired : For Transgress 9event=0x81,umask=0x201CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy0.tgr0uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 0event=0x82,umask=0x101CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy0.tgr1uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 1event=0x82,umask=0x201CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy0.tgr2uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 2event=0x82,umask=0x401CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy0.tgr3uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 3event=0x82,umask=0x801CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy0.tgr4uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 4event=0x82,umask=0x1001CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy0.tgr5uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 5event=0x82,umask=0x2001CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy0.tgr6uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 6event=0x82,umask=0x4001CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy0.tgr7uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 7event=0x82,umask=0x8001CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy1.tgr10uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 10event=0x83,umask=0x401CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy1.tgr8uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 8event=0x83,umask=0x101CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_ad_crd_occupancy1.tgr9uncore interconnectCMS Agent0 AD Credits Occupancy : For Transgress 9event=0x83,umask=0x201CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired0.tgr0uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 0event=0x88,umask=0x101CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired0.tgr1uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 1event=0x88,umask=0x201CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired0.tgr2uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 2event=0x88,umask=0x401CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired0.tgr3uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 3event=0x88,umask=0x801CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired0.tgr4uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 4event=0x88,umask=0x1001CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired0.tgr5uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 5event=0x88,umask=0x2001CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired0.tgr6uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 6event=0x88,umask=0x4001CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired0.tgr7uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 7event=0x88,umask=0x8001CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired1.tgr10uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 10event=0x89,umask=0x401CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired1.tgr8uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 8event=0x89,umask=0x101CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_acquired1.tgr9uncore interconnectCMS Agent0 BL Credits Acquired : For Transgress 9event=0x89,umask=0x201CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy0.tgr0uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 0event=0x8a,umask=0x101CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy0.tgr1uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 1event=0x8a,umask=0x201CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy0.tgr2uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 2event=0x8a,umask=0x401CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy0.tgr3uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 3event=0x8a,umask=0x801CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy0.tgr4uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 4event=0x8a,umask=0x1001CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy0.tgr5uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 5event=0x8a,umask=0x2001CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy0.tgr6uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 6event=0x8a,umask=0x4001CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy0.tgr7uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 7event=0x8a,umask=0x8001CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy1.tgr10uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 10event=0x8b,umask=0x401CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy1.tgr8uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 8event=0x8b,umask=0x101CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag0_bl_crd_occupancy1.tgr9uncore interconnectCMS Agent0 BL Credits Occupancy : For Transgress 9event=0x8b,umask=0x201CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired0.tgr0uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 0event=0x84,umask=0x101CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired0.tgr1uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 1event=0x84,umask=0x201CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired0.tgr2uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 2event=0x84,umask=0x401CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired0.tgr3uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 3event=0x84,umask=0x801CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired0.tgr4uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 4event=0x84,umask=0x1001CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired0.tgr5uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 5event=0x84,umask=0x2001CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired0.tgr6uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 6event=0x84,umask=0x4001CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired0.tgr7uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 7event=0x84,umask=0x8001CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired1.tgr10uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 10event=0x85,umask=0x401CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired1.tgr8uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 8event=0x85,umask=0x101CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_acquired1.tgr9uncore interconnectCMS Agent1 AD Credits Acquired : For Transgress 9event=0x85,umask=0x201CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy0.tgr0uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 0event=0x86,umask=0x101CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy0.tgr1uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 1event=0x86,umask=0x201CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy0.tgr2uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 2event=0x86,umask=0x401CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy0.tgr3uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 3event=0x86,umask=0x801CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy0.tgr4uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 4event=0x86,umask=0x1001CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy0.tgr5uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 5event=0x86,umask=0x2001CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy0.tgr6uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 6event=0x86,umask=0x4001CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy0.tgr7uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 7event=0x86,umask=0x8001CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy1.tgr10uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 10event=0x87,umask=0x401CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy1.tgr8uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 8event=0x87,umask=0x101CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_ad_crd_occupancy1.tgr9uncore interconnectCMS Agent1 AD Credits Occupancy : For Transgress 9event=0x87,umask=0x201CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired0.tgr0uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 0event=0x8c,umask=0x101CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired0.tgr1uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 1event=0x8c,umask=0x201CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired0.tgr2uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 2event=0x8c,umask=0x401CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired0.tgr3uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 3event=0x8c,umask=0x801CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired0.tgr4uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 4event=0x8c,umask=0x1001CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired0.tgr5uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 5event=0x8c,umask=0x2001CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired0.tgr6uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 4event=0x8c,umask=0x4001CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired0.tgr7uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 5event=0x8c,umask=0x8001CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired1.tgr10uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 10event=0x8d,umask=0x401CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired1.tgr8uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 8event=0x8d,umask=0x101CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_acquired1.tgr9uncore interconnectCMS Agent1 BL Credits Acquired : For Transgress 9event=0x8d,umask=0x201CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy0.tgr0uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 0event=0x8e,umask=0x101CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy0.tgr1uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 1event=0x8e,umask=0x201CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy0.tgr2uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 2event=0x8e,umask=0x401CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy0.tgr3uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 3event=0x8e,umask=0x801CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy0.tgr4uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 4event=0x8e,umask=0x1001CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy0.tgr5uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 5event=0x8e,umask=0x2001CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy0.tgr6uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 6event=0x8e,umask=0x4001CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy0.tgr7uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 7event=0x8e,umask=0x8001CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy1.tgr10uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 10event=0x8f,umask=0x401CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy1.tgr8uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 8event=0x8f,umask=0x101CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_ag1_bl_crd_occupancy1.tgr9uncore interconnectCMS Agent1 BL Credits Occupancy : For Transgress 9event=0x8f,umask=0x201CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m3upi_clockticksuncore interconnectClockticks of the mesh to UPI (M3UPI)event=0x101Clockticks of the mesh to UPI (M3UPI) : Counts the number of uclks in the M3 uclk domain.  This could be slightly different than the count in the Ubox because of enable/freeze delays.  However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cyclesunc_m3upi_distress_asserted.dpt_localuncore interconnectDistress signal asserted : DPT Localevent=0xaf,umask=0x401Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tileunc_m3upi_distress_asserted.dpt_nonlocaluncore interconnectDistress signal asserted : DPT Remoteevent=0xaf,umask=0x801Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tileunc_m3upi_distress_asserted.dpt_stall_ivuncore interconnectDistress signal asserted : DPT Stalled - IVevent=0xaf,umask=0x4001Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalledunc_m3upi_distress_asserted.dpt_stall_nocrduncore interconnectDistress signal asserted : DPT Stalled -  No Creditevent=0xaf,umask=0x8001Distress signal asserted : DPT Stalled -  No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalledunc_m3upi_distress_asserted.horzuncore interconnectDistress signal asserted : Horizontalevent=0xaf,umask=0x201Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactionsunc_m3upi_distress_asserted.pmm_localuncore interconnectDistress signal asserted : PMM Localevent=0xaf,umask=0x1001Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI trafficunc_m3upi_distress_asserted.pmm_nonlocaluncore interconnectDistress signal asserted : PMM Remoteevent=0xaf,umask=0x2001Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI trafficunc_m3upi_distress_asserted.vertuncore interconnectDistress signal asserted : Verticalevent=0xaf,umask=0x101Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactionsunc_m3upi_horz_ring_ad_in_use.left_evenuncore interconnectHorizontal AD Ring In Use : Left and Evenevent=0xb6,umask=0x101Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ad_in_use.left_odduncore interconnectHorizontal AD Ring In Use : Left and Oddevent=0xb6,umask=0x201Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ad_in_use.right_evenuncore interconnectHorizontal AD Ring In Use : Right and Evenevent=0xb6,umask=0x401Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ad_in_use.right_odduncore interconnectHorizontal AD Ring In Use : Right and Oddevent=0xb6,umask=0x801Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_akc_in_use.left_evenuncore interconnectHorizontal AK Ring In Use : Left and Evenevent=0xbb,umask=0x101Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_akc_in_use.left_odduncore interconnectHorizontal AK Ring In Use : Left and Oddevent=0xbb,umask=0x201Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_akc_in_use.right_evenuncore interconnectHorizontal AK Ring In Use : Right and Evenevent=0xbb,umask=0x401Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_akc_in_use.right_odduncore interconnectHorizontal AK Ring In Use : Right and Oddevent=0xbb,umask=0x801Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ak_in_use.left_evenuncore interconnectHorizontal AK Ring In Use : Left and Evenevent=0xb7,umask=0x101Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ak_in_use.left_odduncore interconnectHorizontal AK Ring In Use : Left and Oddevent=0xb7,umask=0x201Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ak_in_use.right_evenuncore interconnectHorizontal AK Ring In Use : Right and Evenevent=0xb7,umask=0x401Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_ak_in_use.right_odduncore interconnectHorizontal AK Ring In Use : Right and Oddevent=0xb7,umask=0x801Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_bl_in_use.left_evenuncore interconnectHorizontal BL Ring in Use : Left and Evenevent=0xb8,umask=0x101Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_bl_in_use.left_odduncore interconnectHorizontal BL Ring in Use : Left and Oddevent=0xb8,umask=0x201Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_bl_in_use.right_evenuncore interconnectHorizontal BL Ring in Use : Right and Evenevent=0xb8,umask=0x401Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_bl_in_use.right_odduncore interconnectHorizontal BL Ring in Use : Right and Oddevent=0xb8,umask=0x801Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_horz_ring_iv_in_use.leftuncore interconnectHorizontal IV Ring in Use : Leftevent=0xb9,umask=0x101Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m3upi_horz_ring_iv_in_use.rightuncore interconnectHorizontal IV Ring in Use : Rightevent=0xb9,umask=0x401Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m3upi_misc_external.mbe_inst0uncore interconnectMiscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0event=0xe6,umask=0x101unc_m3upi_misc_external.mbe_inst1uncore interconnectMiscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1event=0xe6,umask=0x201unc_m3upi_ring_bounces_horz.aduncore interconnectMessages that bounced on the Horizontal Ring. : ADevent=0xac,umask=0x101Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m3upi_ring_bounces_horz.akuncore interconnectMessages that bounced on the Horizontal Ring. : AKevent=0xac,umask=0x201Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m3upi_ring_bounces_horz.bluncore interconnectMessages that bounced on the Horizontal Ring. : BLevent=0xac,umask=0x401Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m3upi_ring_bounces_horz.ivuncore interconnectMessages that bounced on the Horizontal Ring. : IVevent=0xac,umask=0x801Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.aduncore interconnectMessages that bounced on the Vertical Ring. : ADevent=0xaa,umask=0x101Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.akuncore interconnectMessages that bounced on the Vertical Ring. : Acknowledgements to coreevent=0xaa,umask=0x201Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.akcuncore interconnectMessages that bounced on the Vertical Ringevent=0xaa,umask=0x1001Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.bluncore interconnectMessages that bounced on the Vertical Ring. : Data Responses to coreevent=0xaa,umask=0x401Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_bounces_vert.ivuncore interconnectMessages that bounced on the Vertical Ring. : Snoops of processor's cacheevent=0xaa,umask=0x801Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m3upi_ring_sink_starved_horz.aduncore interconnectSink Starvation on Horizontal Ring : ADevent=0xad,umask=0x101unc_m3upi_ring_sink_starved_horz.akuncore interconnectSink Starvation on Horizontal Ring : AKevent=0xad,umask=0x201unc_m3upi_ring_sink_starved_horz.ak_ag1uncore interconnectSink Starvation on Horizontal Ring : Acknowledgements to Agent 1event=0xad,umask=0x2001unc_m3upi_ring_sink_starved_horz.bluncore interconnectSink Starvation on Horizontal Ring : BLevent=0xad,umask=0x401unc_m3upi_ring_sink_starved_horz.ivuncore interconnectSink Starvation on Horizontal Ring : IVevent=0xad,umask=0x801unc_m3upi_ring_sink_starved_vert.aduncore interconnectSink Starvation on Vertical Ring : ADevent=0xab,umask=0x101unc_m3upi_ring_sink_starved_vert.akuncore interconnectSink Starvation on Vertical Ring : Acknowledgements to coreevent=0xab,umask=0x201unc_m3upi_ring_sink_starved_vert.akcuncore interconnectSink Starvation on Vertical Ringevent=0xab,umask=0x1001unc_m3upi_ring_sink_starved_vert.bluncore interconnectSink Starvation on Vertical Ring : Data Responses to coreevent=0xab,umask=0x401unc_m3upi_ring_sink_starved_vert.ivuncore interconnectSink Starvation on Vertical Ring : Snoops of processor's cacheevent=0xab,umask=0x801unc_m3upi_ring_src_thrtluncore interconnectSource Throttleevent=0xae01unc_m3upi_rxc_cycles_ne_vn1.ad_requncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty : REQ on ADevent=0x44,umask=0x101VN1 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_cycles_ne_vn1.ad_rspuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on ADevent=0x44,umask=0x401VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_cycles_ne_vn1.ad_snpuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty : SNP on ADevent=0x44,umask=0x201VN1 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_cycles_ne_vn1.bl_ncbuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BLevent=0x44,umask=0x2001VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_cycles_ne_vn1.bl_ncsuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BLevent=0x44,umask=0x4001VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_cycles_ne_vn1.bl_rspuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BLevent=0x44,umask=0x801VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_cycles_ne_vn1.bl_wbuncore interconnectVN1 Ingress (from CMS) Queue - Cycles Not Empty : WB on BLevent=0x44,umask=0x1001VN1 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_inserts_vn0.ad_requncore interconnectVN0 Ingress (from CMS) Queue - Inserts : REQ on ADevent=0x41,umask=0x101VN0 Ingress (from CMS) Queue - Inserts : REQ on AD : Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_inserts_vn0.ad_rspuncore interconnectVN0 Ingress (from CMS) Queue - Inserts : RSP on ADevent=0x41,umask=0x401VN0 Ingress (from CMS) Queue - Inserts : RSP on AD : Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_inserts_vn0.ad_snpuncore interconnectVN0 Ingress (from CMS) Queue - Inserts : SNP on ADevent=0x41,umask=0x201VN0 Ingress (from CMS) Queue - Inserts : SNP on AD : Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_inserts_vn0.bl_ncbuncore interconnectVN0 Ingress (from CMS) Queue - Inserts : NCB on BLevent=0x41,umask=0x2001VN0 Ingress (from CMS) Queue - Inserts : NCB on BL : Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_inserts_vn0.bl_ncsuncore interconnectVN0 Ingress (from CMS) Queue - Inserts : NCS on BLevent=0x41,umask=0x4001VN0 Ingress (from CMS) Queue - Inserts : NCS on BL : Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_inserts_vn0.bl_rspuncore interconnectVN0 Ingress (from CMS) Queue - Inserts : RSP on BLevent=0x41,umask=0x801VN0 Ingress (from CMS) Queue - Inserts : RSP on BL : Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_inserts_vn0.bl_wbuncore interconnectVN0 Ingress (from CMS) Queue - Inserts : WB on BLevent=0x41,umask=0x1001VN0 Ingress (from CMS) Queue - Inserts : WB on BL : Counts the number of allocations into the UPI Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_inserts_vn1.ad_requncore interconnectVN1 Ingress (from CMS) Queue - Inserts : REQ on ADevent=0x42,umask=0x101VN1 Ingress (from CMS) Queue - Inserts : REQ on AD : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_inserts_vn1.ad_rspuncore interconnectVN1 Ingress (from CMS) Queue - Inserts : RSP on ADevent=0x42,umask=0x401VN1 Ingress (from CMS) Queue - Inserts : RSP on AD : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_inserts_vn1.ad_snpuncore interconnectVN1 Ingress (from CMS) Queue - Inserts : SNP on ADevent=0x42,umask=0x201VN1 Ingress (from CMS) Queue - Inserts : SNP on AD : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_inserts_vn1.bl_ncbuncore interconnectVN1 Ingress (from CMS) Queue - Inserts : NCB on BLevent=0x42,umask=0x2001VN1 Ingress (from CMS) Queue - Inserts : NCB on BL : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_inserts_vn1.bl_ncsuncore interconnectVN1 Ingress (from CMS) Queue - Inserts : NCS on BLevent=0x42,umask=0x4001VN1 Ingress (from CMS) Queue - Inserts : NCS on BL : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_inserts_vn1.bl_rspuncore interconnectVN1 Ingress (from CMS) Queue - Inserts : RSP on BLevent=0x42,umask=0x801VN1 Ingress (from CMS) Queue - Inserts : RSP on BL : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_inserts_vn1.bl_wbuncore interconnectVN1 Ingress (from CMS) Queue - Inserts : WB on BLevent=0x42,umask=0x1001VN1 Ingress (from CMS) Queue - Inserts : WB on BL : Counts the number of allocations into the UPI VN1  Ingress.  This tracks one of the three rings that are used by the UPI agent.  This can be used in conjunction with the UPI VN1  Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_occupancy_vn0.ad_requncore interconnectVN0 Ingress (from CMS) Queue - Occupancy : REQ on ADevent=0x45,umask=0x101VN0 Ingress (from CMS) Queue - Occupancy : REQ on AD : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_occupancy_vn0.ad_rspuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy : RSP on ADevent=0x45,umask=0x401VN0 Ingress (from CMS) Queue - Occupancy : RSP on AD : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_occupancy_vn0.ad_snpuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy : SNP on ADevent=0x45,umask=0x201VN0 Ingress (from CMS) Queue - Occupancy : SNP on AD : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_occupancy_vn0.bl_ncbuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy : NCB on BLevent=0x45,umask=0x2001VN0 Ingress (from CMS) Queue - Occupancy : NCB on BL : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_occupancy_vn0.bl_ncsuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy : NCS on BLevent=0x45,umask=0x4001VN0 Ingress (from CMS) Queue - Occupancy : NCS on BL : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_occupancy_vn0.bl_rspuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy : RSP on BLevent=0x45,umask=0x801VN0 Ingress (from CMS) Queue - Occupancy : RSP on BL : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_occupancy_vn0.bl_wbuncore interconnectVN0 Ingress (from CMS) Queue - Occupancy : WB on BLevent=0x45,umask=0x1001VN0 Ingress (from CMS) Queue - Occupancy : WB on BL : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxc_occupancy_vn1.ad_requncore interconnectVN1 Ingress (from CMS) Queue - Occupancy : REQ on ADevent=0x46,umask=0x101VN1 Ingress (from CMS) Queue - Occupancy : REQ on AD : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Home (REQ) messages on AD.  REQ is generally used to send requests, request responses, and snoop responsesunc_m3upi_rxc_occupancy_vn1.ad_rspuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy : RSP on ADevent=0x46,umask=0x401VN1 Ingress (from CMS) Queue - Occupancy : RSP on AD : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on AD.  RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_occupancy_vn1.ad_snpuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy : SNP on ADevent=0x46,umask=0x201VN1 Ingress (from CMS) Queue - Occupancy : SNP on AD : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Snoops (SNP) messages on AD.  SNP is used for outgoing snoopsunc_m3upi_rxc_occupancy_vn1.bl_ncbuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy : NCB on BLevent=0x46,umask=0x2001VN1 Ingress (from CMS) Queue - Occupancy : NCB on BL : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Broadcast (NCB) messages on BL.  NCB is generally used to transmit data without coherency.  For example, non-coherent read data returnsunc_m3upi_rxc_occupancy_vn1.bl_ncsuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy : NCS on BLevent=0x46,umask=0x4001VN1 Ingress (from CMS) Queue - Occupancy : NCS on BL : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Standard (NCS) messages on BLunc_m3upi_rxc_occupancy_vn1.bl_rspuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy : RSP on BLevent=0x46,umask=0x801VN1 Ingress (from CMS) Queue - Occupancy : RSP on BL : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP)unc_m3upi_rxc_occupancy_vn1.bl_wbuncore interconnectVN1 Ingress (from CMS) Queue - Occupancy : WB on BLevent=0x46,umask=0x1001VN1 Ingress (from CMS) Queue - Occupancy : WB on BL : Accumulates the occupancy of a given UPI VN1  Ingress queue in each cycle.  This tracks one of the three ring Ingress buffers.  This can be used with the UPI VN1  Ingress Not Empty event to calculate average occupancy or the UPI VN1  Ingress Allocations event in order to calculate average queuing latency. : Data Response (WB) messages on BL.  WB is generally used to transmit data with coherency.  For example, remote reads and writes, or cache to cache transfers will transmit their data using WBunc_m3upi_rxr_busy_starved.ad_alluncore interconnectTransgress Injection Starvation : AD - Allevent=0xe5,umask=0x1101Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priority : All == Credited + Uncreditedunc_m3upi_rxr_busy_starved.ad_crduncore interconnectTransgress Injection Starvation : AD - Creditedevent=0xe5,umask=0x1001Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m3upi_rxr_busy_starved.ad_uncrduncore interconnectTransgress Injection Starvation : AD - Uncreditedevent=0xe5,umask=0x101Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m3upi_rxr_busy_starved.bl_alluncore interconnectTransgress Injection Starvation : BL - Allevent=0xe5,umask=0x4401Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priority : All == Credited + Uncreditedunc_m3upi_rxr_busy_starved.bl_crduncore interconnectTransgress Injection Starvation : BL - Creditedevent=0xe5,umask=0x4001Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m3upi_rxr_busy_starved.bl_uncrduncore interconnectTransgress Injection Starvation : BL - Uncreditedevent=0xe5,umask=0x401Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m3upi_rxr_bypass.ad_alluncore interconnectTransgress Ingress Bypass : AD - Allevent=0xe2,umask=0x1101Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncreditedunc_m3upi_rxr_bypass.ad_crduncore interconnectTransgress Ingress Bypass : AD - Creditedevent=0xe2,umask=0x1001Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.ad_uncrduncore interconnectTransgress Ingress Bypass : AD - Uncreditedevent=0xe2,umask=0x101Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.akuncore interconnectTransgress Ingress Bypass : AKevent=0xe2,umask=0x201Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.akc_uncrduncore interconnectTransgress Ingress Bypass : AKC - Uncreditedevent=0xe2,umask=0x8001Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.bl_alluncore interconnectTransgress Ingress Bypass : BL - Allevent=0xe2,umask=0x4401Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncreditedunc_m3upi_rxr_bypass.bl_crduncore interconnectTransgress Ingress Bypass : BL - Creditedevent=0xe2,umask=0x4001Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.bl_uncrduncore interconnectTransgress Ingress Bypass : BL - Uncreditedevent=0xe2,umask=0x401Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingressunc_m3upi_rxr_bypass.ivuncore interconnectTransgress Ingress Bypass : IVevent=0xe2,umask=0x801Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingressunc_m3upi_rxr_crd_starved.ad_alluncore interconnectTransgress Injection Starvation : AD - Allevent=0xe3,umask=0x1101Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncreditedunc_m3upi_rxr_crd_starved.ad_crduncore interconnectTransgress Injection Starvation : AD - Creditedevent=0xe3,umask=0x1001Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.ad_uncrduncore interconnectTransgress Injection Starvation : AD - Uncreditedevent=0xe3,umask=0x101Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.akuncore interconnectTransgress Injection Starvation : AKevent=0xe3,umask=0x201Transgress Injection Starvation : AK : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.bl_alluncore interconnectTransgress Injection Starvation : BL - Allevent=0xe3,umask=0x4401Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncreditedunc_m3upi_rxr_crd_starved.bl_crduncore interconnectTransgress Injection Starvation : BL - Creditedevent=0xe3,umask=0x4001Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.bl_uncrduncore interconnectTransgress Injection Starvation : BL - Uncreditedevent=0xe3,umask=0x401Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.ifvuncore interconnectTransgress Injection Starvation : IFV - Creditedevent=0xe3,umask=0x8001Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved.ivuncore interconnectTransgress Injection Starvation : IVevent=0xe3,umask=0x801Transgress Injection Starvation : IV : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_crd_starved_1uncore interconnectTransgress Injection Starvationevent=0xe401Transgress Injection Starvation : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m3upi_rxr_inserts.ad_alluncore interconnectTransgress Ingress Allocations : AD - Allevent=0xe1,umask=0x1101Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m3upi_rxr_inserts.ad_crduncore interconnectTransgress Ingress Allocations : AD - Creditedevent=0xe1,umask=0x1001Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.ad_uncrduncore interconnectTransgress Ingress Allocations : AD - Uncreditedevent=0xe1,umask=0x101Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.akuncore interconnectTransgress Ingress Allocations : AKevent=0xe1,umask=0x201Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.akc_uncrduncore interconnectTransgress Ingress Allocations : AKC - Uncreditedevent=0xe1,umask=0x8001Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.bl_alluncore interconnectTransgress Ingress Allocations : BL - Allevent=0xe1,umask=0x4401Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m3upi_rxr_inserts.bl_crduncore interconnectTransgress Ingress Allocations : BL - Creditedevent=0xe1,umask=0x4001Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.bl_uncrduncore interconnectTransgress Ingress Allocations : BL - Uncreditedevent=0xe1,umask=0x401Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_inserts.ivuncore interconnectTransgress Ingress Allocations : IVevent=0xe1,umask=0x801Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.ad_alluncore interconnectTransgress Ingress Occupancy : AD - Allevent=0xe0,umask=0x1101Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m3upi_rxr_occupancy.ad_crduncore interconnectTransgress Ingress Occupancy : AD - Creditedevent=0xe0,umask=0x1001Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.ad_uncrduncore interconnectTransgress Ingress Occupancy : AD - Uncreditedevent=0xe0,umask=0x101Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.akuncore interconnectTransgress Ingress Occupancy : AKevent=0xe0,umask=0x201Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.akc_uncrduncore interconnectTransgress Ingress Occupancy : AKC - Uncreditedevent=0xe0,umask=0x8001Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.bl_alluncore interconnectTransgress Ingress Occupancy : BL - Allevent=0xe0,umask=0x4401Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m3upi_rxr_occupancy.bl_crduncore interconnectTransgress Ingress Occupancy : BL - Creditedevent=0xe0,umask=0x2001Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.bl_uncrduncore interconnectTransgress Ingress Occupancy : BL - Uncreditedevent=0xe0,umask=0x401Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_rxr_occupancy.ivuncore interconnectTransgress Ingress Occupancy : IVevent=0xe0,umask=0x801Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr0uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 0event=0xd0,umask=0x101Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr1uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 1event=0xd0,umask=0x201Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr2uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 2event=0xd0,umask=0x401Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr3uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 3event=0xd0,umask=0x801Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr4uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 4event=0xd0,umask=0x1001Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr5uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 5event=0xd0,umask=0x2001Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr6uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 6event=0xd0,umask=0x4001Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr7uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 7event=0xd0,umask=0x8001Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr0uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 0event=0xd2,umask=0x101Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr1uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 1event=0xd2,umask=0x201Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr2uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 2event=0xd2,umask=0x401Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr3uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 3event=0xd2,umask=0x801Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr4uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 4event=0xd2,umask=0x1001Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr5uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 5event=0xd2,umask=0x2001Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr6uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 6event=0xd2,umask=0x4001Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr7uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 7event=0xd2,umask=0x8001Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr0uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 0event=0xd4,umask=0x101Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr1uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 1event=0xd4,umask=0x201Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr2uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 2event=0xd4,umask=0x401Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr3uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 3event=0xd4,umask=0x801Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr4uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 4event=0xd4,umask=0x1001Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr5uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 5event=0xd4,umask=0x2001Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr6uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 6event=0xd4,umask=0x4001Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr7uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 7event=0xd4,umask=0x8001Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr0uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 0event=0xd6,umask=0x101Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr1uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 1event=0xd6,umask=0x201Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr2uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 2event=0xd6,umask=0x401Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr3uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 3event=0xd6,umask=0x801Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr4uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 4event=0xd6,umask=0x1001Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr5uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 5event=0xd6,umask=0x2001Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr6uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 6event=0xd6,umask=0x4001Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr7uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 7event=0xd6,umask=0x8001Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr10uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 10event=0xd1,umask=0x401Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr8uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 8event=0xd1,umask=0x101Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr9uncore interconnectStall on No AD Agent0 Transgress Credits : For Transgress 9event=0xd1,umask=0x201Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr10uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 10event=0xd3,umask=0x401Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr8uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 8event=0xd3,umask=0x101Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr9uncore interconnectStall on No AD Agent1 Transgress Credits : For Transgress 9event=0xd3,umask=0x201Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr10uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 10event=0xd5,umask=0x401Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr8uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 8event=0xd5,umask=0x101Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr9uncore interconnectStall on No BL Agent0 Transgress Credits : For Transgress 9event=0xd5,umask=0x201Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr10uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 10event=0xd7,umask=0x401Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr8uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 8event=0xd7,umask=0x101Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr9uncore interconnectStall on No BL Agent1 Transgress Credits : For Transgress 9event=0xd7,umask=0x201Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m3upi_txr_horz_ads_used.ad_alluncore interconnectCMS Horizontal ADS Used : AD - Allevent=0xa6,umask=0x1101CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m3upi_txr_horz_ads_used.ad_crduncore interconnectCMS Horizontal ADS Used : AD - Creditedevent=0xa6,umask=0x1001CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_ads_used.ad_uncrduncore interconnectCMS Horizontal ADS Used : AD - Uncreditedevent=0xa6,umask=0x101CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_ads_used.bl_alluncore interconnectCMS Horizontal ADS Used : BL - Allevent=0xa6,umask=0x4401CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m3upi_txr_horz_ads_used.bl_crduncore interconnectCMS Horizontal ADS Used : BL - Creditedevent=0xa6,umask=0x4001CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_ads_used.bl_uncrduncore interconnectCMS Horizontal ADS Used : BL - Uncreditedevent=0xa6,umask=0x401CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.ad_alluncore interconnectCMS Horizontal Bypass Used : AD - Allevent=0xa7,umask=0x1101CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m3upi_txr_horz_bypass.ad_crduncore interconnectCMS Horizontal Bypass Used : AD - Creditedevent=0xa7,umask=0x1001CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.ad_uncrduncore interconnectCMS Horizontal Bypass Used : AD - Uncreditedevent=0xa7,umask=0x101CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.akuncore interconnectCMS Horizontal Bypass Used : AKevent=0xa7,umask=0x201CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.akc_uncrduncore interconnectCMS Horizontal Bypass Used : AKC - Uncreditedevent=0xa7,umask=0x8001CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.bl_alluncore interconnectCMS Horizontal Bypass Used : BL - Allevent=0xa7,umask=0x4401CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m3upi_txr_horz_bypass.bl_crduncore interconnectCMS Horizontal Bypass Used : BL - Creditedevent=0xa7,umask=0x4001CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.bl_uncrduncore interconnectCMS Horizontal Bypass Used : BL - Uncreditedevent=0xa7,umask=0x401CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_bypass.ivuncore interconnectCMS Horizontal Bypass Used : IVevent=0xa7,umask=0x801CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m3upi_txr_horz_cycles_full.ad_alluncore interconnectCycles CMS Horizontal Egress Queue is Full : AD - Allevent=0xa2,umask=0x1101Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m3upi_txr_horz_cycles_full.ad_crduncore interconnectCycles CMS Horizontal Egress Queue is Full : AD - Creditedevent=0xa2,umask=0x1001Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.ad_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Full : AD - Uncreditedevent=0xa2,umask=0x101Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.akuncore interconnectCycles CMS Horizontal Egress Queue is Full : AKevent=0xa2,umask=0x201Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.akc_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Full : AKC - Uncreditedevent=0xa2,umask=0x8001Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.bl_alluncore interconnectCycles CMS Horizontal Egress Queue is Full : BL - Allevent=0xa2,umask=0x4401Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m3upi_txr_horz_cycles_full.bl_crduncore interconnectCycles CMS Horizontal Egress Queue is Full : BL - Creditedevent=0xa2,umask=0x4001Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.bl_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Full : BL - Uncreditedevent=0xa2,umask=0x401Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_full.ivuncore interconnectCycles CMS Horizontal Egress Queue is Full : IVevent=0xa2,umask=0x801Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.ad_alluncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AD - Allevent=0xa3,umask=0x1101Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m3upi_txr_horz_cycles_ne.ad_crduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AD - Creditedevent=0xa3,umask=0x1001Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.ad_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AD - Uncreditedevent=0xa3,umask=0x101Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.akuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AKevent=0xa3,umask=0x201Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.akc_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncreditedevent=0xa3,umask=0x8001Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.bl_alluncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : BL - Allevent=0xa3,umask=0x4401Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m3upi_txr_horz_cycles_ne.bl_crduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : BL - Creditedevent=0xa3,umask=0x4001Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.bl_uncrduncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : BL - Uncreditedevent=0xa3,umask=0x401Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_cycles_ne.ivuncore interconnectCycles CMS Horizontal Egress Queue is Not Empty : IVevent=0xa3,umask=0x801Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.ad_alluncore interconnectCMS Horizontal Egress Inserts : AD - Allevent=0xa1,umask=0x1101CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m3upi_txr_horz_inserts.ad_crduncore interconnectCMS Horizontal Egress Inserts : AD - Creditedevent=0xa1,umask=0x1001CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.ad_uncrduncore interconnectCMS Horizontal Egress Inserts : AD - Uncreditedevent=0xa1,umask=0x101CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.akuncore interconnectCMS Horizontal Egress Inserts : AKevent=0xa1,umask=0x201CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.akc_uncrduncore interconnectCMS Horizontal Egress Inserts : AKC - Uncreditedevent=0xa1,umask=0x8001CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.bl_alluncore interconnectCMS Horizontal Egress Inserts : BL - Allevent=0xa1,umask=0x4401CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m3upi_txr_horz_inserts.bl_crduncore interconnectCMS Horizontal Egress Inserts : BL - Creditedevent=0xa1,umask=0x4001CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.bl_uncrduncore interconnectCMS Horizontal Egress Inserts : BL - Uncreditedevent=0xa1,umask=0x401CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_inserts.ivuncore interconnectCMS Horizontal Egress Inserts : IVevent=0xa1,umask=0x801CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_nack.ad_alluncore interconnectCMS Horizontal Egress NACKs : AD - Allevent=0xa4,umask=0x1101CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncreditedunc_m3upi_txr_horz_nack.ad_crduncore interconnectCMS Horizontal Egress NACKs : AD - Creditedevent=0xa4,umask=0x1001CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.ad_uncrduncore interconnectCMS Horizontal Egress NACKs : AD - Uncreditedevent=0xa4,umask=0x101CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.akuncore interconnectCMS Horizontal Egress NACKs : AKevent=0xa4,umask=0x201CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.akc_uncrduncore interconnectCMS Horizontal Egress NACKs : AKC - Uncreditedevent=0xa4,umask=0x8001CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.bl_alluncore interconnectCMS Horizontal Egress NACKs : BL - Allevent=0xa4,umask=0x4401CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncreditedunc_m3upi_txr_horz_nack.bl_crduncore interconnectCMS Horizontal Egress NACKs : BL - Creditedevent=0xa4,umask=0x4001CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.bl_uncrduncore interconnectCMS Horizontal Egress NACKs : BL - Uncreditedevent=0xa4,umask=0x401CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_nack.ivuncore interconnectCMS Horizontal Egress NACKs : IVevent=0xa4,umask=0x801CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m3upi_txr_horz_occupancy.ad_alluncore interconnectCMS Horizontal Egress Occupancy : AD - Allevent=0xa0,umask=0x1101CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m3upi_txr_horz_occupancy.ad_crduncore interconnectCMS Horizontal Egress Occupancy : AD - Creditedevent=0xa0,umask=0x1001CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.ad_uncrduncore interconnectCMS Horizontal Egress Occupancy : AD - Uncreditedevent=0xa0,umask=0x101CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.akuncore interconnectCMS Horizontal Egress Occupancy : AKevent=0xa0,umask=0x201CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.akc_uncrduncore interconnectCMS Horizontal Egress Occupancy : AKC - Uncreditedevent=0xa0,umask=0x8001CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.bl_alluncore interconnectCMS Horizontal Egress Occupancy : BL - Allevent=0xa0,umask=0x4401CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m3upi_txr_horz_occupancy.bl_crduncore interconnectCMS Horizontal Egress Occupancy : BL - Creditedevent=0xa0,umask=0x4001CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.bl_uncrduncore interconnectCMS Horizontal Egress Occupancy : BL - Uncreditedevent=0xa0,umask=0x401CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_occupancy.ivuncore interconnectCMS Horizontal Egress Occupancy : IVevent=0xa0,umask=0x801CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m3upi_txr_horz_starved.ad_alluncore interconnectCMS Horizontal Egress Injection Starvation : AD - Allevent=0xa5,umask=0x101CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncreditedunc_m3upi_txr_horz_starved.ad_uncrduncore interconnectCMS Horizontal Egress Injection Starvation : AD - Uncreditedevent=0xa5,umask=0x101CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_horz_starved.akuncore interconnectCMS Horizontal Egress Injection Starvation : AKevent=0xa5,umask=0x201CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_horz_starved.akc_uncrduncore interconnectCMS Horizontal Egress Injection Starvation : AKC - Uncreditedevent=0xa5,umask=0x8001CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_horz_starved.bl_alluncore interconnectCMS Horizontal Egress Injection Starvation : BL - Allevent=0xa5,umask=0x401CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncreditedunc_m3upi_txr_horz_starved.bl_uncrduncore interconnectCMS Horizontal Egress Injection Starvation : BL - Uncreditedevent=0xa5,umask=0x401CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_horz_starved.ivuncore interconnectCMS Horizontal Egress Injection Starvation : IVevent=0xa5,umask=0x801CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m3upi_txr_vert_ads_used.ad_ag0uncore interconnectCMS Vertical ADS Used : AD - Agent 0event=0x9c,umask=0x101CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_ads_used.ad_ag1uncore interconnectCMS Vertical ADS Used : AD - Agent 1event=0x9c,umask=0x1001CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_ads_used.bl_ag0uncore interconnectCMS Vertical ADS Used : BL - Agent 0event=0x9c,umask=0x401CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_ads_used.bl_ag1uncore interconnectCMS Vertical ADS Used : BL - Agent 1event=0x9c,umask=0x4001CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ad_ag0uncore interconnectCMS Vertical ADS Used : AD - Agent 0event=0x9d,umask=0x101CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ad_ag1uncore interconnectCMS Vertical ADS Used : AD - Agent 1event=0x9d,umask=0x1001CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ak_ag0uncore interconnectCMS Vertical ADS Used : AK - Agent 0event=0x9d,umask=0x201CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.ak_ag1uncore interconnectCMS Vertical ADS Used : AK - Agent 1event=0x9d,umask=0x2001CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.bl_ag0uncore interconnectCMS Vertical ADS Used : BL - Agent 0event=0x9d,umask=0x401CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.bl_ag1uncore interconnectCMS Vertical ADS Used : BL - Agent 1event=0x9d,umask=0x4001CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass.iv_ag1uncore interconnectCMS Vertical ADS Used : IV - Agent 1event=0x9d,umask=0x801CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass_1.akc_ag0uncore interconnectCMS Vertical ADS Used : AKC - Agent 0event=0x9e,umask=0x101CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_bypass_1.akc_ag1uncore interconnectCMS Vertical ADS Used : AKC - Agent 1event=0x9e,umask=0x201CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m3upi_txr_vert_cycles_full0.ad_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : AD - Agent 0event=0x94,umask=0x101Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_cycles_full0.ad_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full : AD - Agent 1event=0x94,umask=0x1001Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m3upi_txr_vert_cycles_full0.ak_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : AK - Agent 0event=0x94,umask=0x201Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_cycles_full0.ak_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full : AK - Agent 1event=0x94,umask=0x2001Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m3upi_txr_vert_cycles_full0.bl_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : BL - Agent 0event=0x94,umask=0x401Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m3upi_txr_vert_cycles_full0.bl_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full : BL - Agent 1event=0x94,umask=0x4001Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m3upi_txr_vert_cycles_full0.iv_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : IV - Agent 0event=0x94,umask=0x801Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m3upi_txr_vert_cycles_full1.akc_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Full : AKC - Agent 0event=0x95,umask=0x101Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_cycles_full1.akc_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Full : AKC - Agent 1event=0x95,umask=0x201Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_cycles_ne0.ad_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0event=0x96,umask=0x101Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_cycles_ne0.ad_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1event=0x96,umask=0x1001Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m3upi_txr_vert_cycles_ne0.ak_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0event=0x96,umask=0x201Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_cycles_ne0.ak_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1event=0x96,umask=0x2001Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m3upi_txr_vert_cycles_ne0.bl_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0event=0x96,umask=0x401Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m3upi_txr_vert_cycles_ne0.bl_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1event=0x96,umask=0x4001Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m3upi_txr_vert_cycles_ne0.iv_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0event=0x96,umask=0x801Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m3upi_txr_vert_cycles_ne1.akc_ag0uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0event=0x97,umask=0x101Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_cycles_ne1.akc_ag1uncore interconnectCycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1event=0x97,umask=0x201Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_inserts0.ad_ag0uncore interconnectCMS Vert Egress Allocations : AD - Agent 0event=0x92,umask=0x101CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_inserts0.ad_ag1uncore interconnectCMS Vert Egress Allocations : AD - Agent 1event=0x92,umask=0x1001CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m3upi_txr_vert_inserts0.ak_ag0uncore interconnectCMS Vert Egress Allocations : AK - Agent 0event=0x92,umask=0x201CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_inserts0.ak_ag1uncore interconnectCMS Vert Egress Allocations : AK - Agent 1event=0x92,umask=0x2001CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m3upi_txr_vert_inserts0.bl_ag0uncore interconnectCMS Vert Egress Allocations : BL - Agent 0event=0x92,umask=0x401CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m3upi_txr_vert_inserts0.bl_ag1uncore interconnectCMS Vert Egress Allocations : BL - Agent 1event=0x92,umask=0x4001CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m3upi_txr_vert_inserts0.iv_ag0uncore interconnectCMS Vert Egress Allocations : IV - Agent 0event=0x92,umask=0x801CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m3upi_txr_vert_inserts1.akc_ag0uncore interconnectCMS Vert Egress Allocations : AKC - Agent 0event=0x93,umask=0x101CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_inserts1.akc_ag1uncore interconnectCMS Vert Egress Allocations : AKC - Agent 1event=0x93,umask=0x201CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_nack0.ad_ag0uncore interconnectCMS Vertical Egress NACKs : AD - Agent 0event=0x98,umask=0x101CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack0.ad_ag1uncore interconnectCMS Vertical Egress NACKs : AD - Agent 1event=0x98,umask=0x1001CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack0.ak_ag0uncore interconnectCMS Vertical Egress NACKs : AK - Agent 0event=0x98,umask=0x201CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack0.ak_ag1uncore interconnectCMS Vertical Egress NACKs : AK - Agent 1event=0x98,umask=0x2001CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack0.bl_ag0uncore interconnectCMS Vertical Egress NACKs : BL - Agent 0event=0x98,umask=0x401CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack0.bl_ag1uncore interconnectCMS Vertical Egress NACKs : BL - Agent 1event=0x98,umask=0x4001CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack0.iv_ag0uncore interconnectCMS Vertical Egress NACKs : IVevent=0x98,umask=0x801CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack1.akc_ag0uncore interconnectCMS Vertical Egress NACKs : AKC - Agent 0event=0x99,umask=0x101CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_nack1.akc_ag1uncore interconnectCMS Vertical Egress NACKs : AKC - Agent 1event=0x99,umask=0x201CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m3upi_txr_vert_occupancy0.ad_ag0uncore interconnectCMS Vert Egress Occupancy : AD - Agent 0event=0x90,umask=0x101CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_occupancy0.ad_ag1uncore interconnectCMS Vert Egress Occupancy : AD - Agent 1event=0x90,umask=0x1001CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m3upi_txr_vert_occupancy0.ak_ag0uncore interconnectCMS Vert Egress Occupancy : AK - Agent 0event=0x90,umask=0x201CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_occupancy0.ak_ag1uncore interconnectCMS Vert Egress Occupancy : AK - Agent 1event=0x90,umask=0x2001CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m3upi_txr_vert_occupancy0.bl_ag0uncore interconnectCMS Vert Egress Occupancy : BL - Agent 0event=0x90,umask=0x401CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m3upi_txr_vert_occupancy0.bl_ag1uncore interconnectCMS Vert Egress Occupancy : BL - Agent 1event=0x90,umask=0x4001CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m3upi_txr_vert_occupancy0.iv_ag0uncore interconnectCMS Vert Egress Occupancy : IV - Agent 0event=0x90,umask=0x801CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m3upi_txr_vert_occupancy1.akc_ag0uncore interconnectCMS Vert Egress Occupancy : AKC - Agent 0event=0x91,umask=0x101CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m3upi_txr_vert_occupancy1.akc_ag1uncore interconnectCMS Vert Egress Occupancy : AKC - Agent 1event=0x91,umask=0x201CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m3upi_txr_vert_starved0.ad_ag0uncore interconnectCMS Vertical Egress Injection Starvation : AD - Agent 0event=0x9a,umask=0x101CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved0.ad_ag1uncore interconnectCMS Vertical Egress Injection Starvation : AD - Agent 1event=0x9a,umask=0x1001CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved0.ak_ag0uncore interconnectCMS Vertical Egress Injection Starvation : AK - Agent 0event=0x9a,umask=0x201CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved0.ak_ag1uncore interconnectCMS Vertical Egress Injection Starvation : AK - Agent 1event=0x9a,umask=0x2001CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved0.bl_ag0uncore interconnectCMS Vertical Egress Injection Starvation : BL - Agent 0event=0x9a,umask=0x401CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved0.bl_ag1uncore interconnectCMS Vertical Egress Injection Starvation : BL - Agent 1event=0x9a,umask=0x4001CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved0.iv_ag0uncore interconnectCMS Vertical Egress Injection Starvation : IVevent=0x9a,umask=0x801CMS Vertical Egress Injection Starvation : IV : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved1.akc_ag0uncore interconnectCMS Vertical Egress Injection Starvation : AKC - Agent 0event=0x9b,umask=0x101CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved1.akc_ag1uncore interconnectCMS Vertical Egress Injection Starvation : AKC - Agent 1event=0x9b,umask=0x201CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_txr_vert_starved1.tgcuncore interconnectCMS Vertical Egress Injection Starvation : AKC - Agent 0event=0x9b,umask=0x401CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m3upi_vert_ring_ad_in_use.dn_evenuncore interconnectVertical AD Ring In Use : Down and Evenevent=0xb0,umask=0x401Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ad_in_use.dn_odduncore interconnectVertical AD Ring In Use : Down and Oddevent=0xb0,umask=0x801Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ad_in_use.up_evenuncore interconnectVertical AD Ring In Use : Up and Evenevent=0xb0,umask=0x101Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ad_in_use.up_odduncore interconnectVertical AD Ring In Use : Up and Oddevent=0xb0,umask=0x201Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_akc_in_use.dn_evenuncore interconnectVertical AKC Ring In Use : Down and Evenevent=0xb4,umask=0x401Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_akc_in_use.dn_odduncore interconnectVertical AKC Ring In Use : Down and Oddevent=0xb4,umask=0x801Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_akc_in_use.up_evenuncore interconnectVertical AKC Ring In Use : Up and Evenevent=0xb4,umask=0x101Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_akc_in_use.up_odduncore interconnectVertical AKC Ring In Use : Up and Oddevent=0xb4,umask=0x201Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ak_in_use.dn_evenuncore interconnectVertical AK Ring In Use : Down and Evenevent=0xb1,umask=0x401Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ak_in_use.dn_odduncore interconnectVertical AK Ring In Use : Down and Oddevent=0xb1,umask=0x801Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ak_in_use.up_evenuncore interconnectVertical AK Ring In Use : Up and Evenevent=0xb1,umask=0x101Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_ak_in_use.up_odduncore interconnectVertical AK Ring In Use : Up and Oddevent=0xb1,umask=0x201Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_bl_in_use.dn_evenuncore interconnectVertical BL Ring in Use : Down and Evenevent=0xb2,umask=0x401Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_bl_in_use.dn_odduncore interconnectVertical BL Ring in Use : Down and Oddevent=0xb2,umask=0x801Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_bl_in_use.up_evenuncore interconnectVertical BL Ring in Use : Up and Evenevent=0xb2,umask=0x101Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_bl_in_use.up_odduncore interconnectVertical BL Ring in Use : Up and Oddevent=0xb2,umask=0x201Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_iv_in_use.dnuncore interconnectVertical IV Ring in Use : Downevent=0xb3,umask=0x401Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m3upi_vert_ring_iv_in_use.upuncore interconnectVertical IV Ring in Use : Upevent=0xb3,umask=0x101Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m3upi_vert_ring_tgc_in_use.dn_evenuncore interconnectVertical TGC Ring In Use : Down and Evenevent=0xb5,umask=0x401Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_tgc_in_use.dn_odduncore interconnectVertical TGC Ring In Use : Down and Oddevent=0xb5,umask=0x801Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_tgc_in_use.up_evenuncore interconnectVertical TGC Ring In Use : Up and Evenevent=0xb5,umask=0x101Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_vert_ring_tgc_in_use.up_odduncore interconnectVertical TGC Ring In Use : Up and Oddevent=0xb5,umask=0x201Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m3upi_xpt_pftch.lost_qfulluncore interconnectUNC_M3UPI_XPT_PFTCH.LOST_QFULLevent=0x61,umask=0x2001: xpt prefetch message was dropped because it was overwritten by new message while prefetch queue was fullunc_upi_clockticksuncore interconnectNumber of kfclksevent=0x101Number of kfclks : Counts the number of clocks in the UPI LL.  This clock runs at 1/8th the GT/s speed of the UPI link.  For example, a 8GT/s link will have qfclk or 1GHz.  Current products do not support dynamic link speeds, so this frequency is fixedunc_upi_rxl_basic_hdr_match.requncore interconnectMatches on Receive path of a UPI Port : Requestevent=0x5,umask=0x801Matches on Receive path of a UPI Port : Request : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.req_opcuncore interconnectMatches on Receive path of a UPI Port : Request, Match Opcodeevent=0x5,umask=0x10801Matches on Receive path of a UPI Port : Request, Match Opcode : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.rspcnfltuncore interconnectMatches on Receive path of a UPI Port : Response - Conflictevent=0x5,umask=0x1aa01Matches on Receive path of a UPI Port : Response - Conflict : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.rspiuncore interconnectMatches on Receive path of a UPI Port : Response - Invalidevent=0x5,umask=0x12a01Matches on Receive path of a UPI Port : Response - Invalid : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.rsp_datauncore interconnectMatches on Receive path of a UPI Port : Response - Dataevent=0x5,umask=0xc01Matches on Receive path of a UPI Port : Response - Data : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.rsp_data_opcuncore interconnectMatches on Receive path of a UPI Port : Response - Data, Match Opcodeevent=0x5,umask=0x10c01Matches on Receive path of a UPI Port : Response - Data, Match Opcode : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.rsp_nodatauncore interconnectMatches on Receive path of a UPI Port : Response - No Dataevent=0x5,umask=0xa01Matches on Receive path of a UPI Port : Response - No Data : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.rsp_nodata_opcuncore interconnectMatches on Receive path of a UPI Port : Response - No Data, Match Opcodeevent=0x5,umask=0x10a01Matches on Receive path of a UPI Port : Response - No Data, Match Opcode : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.snpuncore interconnectMatches on Receive path of a UPI Port : Snoopevent=0x5,umask=0x901Matches on Receive path of a UPI Port : Snoop : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.snp_opcuncore interconnectMatches on Receive path of a UPI Port : Snoop, Match Opcodeevent=0x5,umask=0x10901Matches on Receive path of a UPI Port : Snoop, Match Opcode : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.wbuncore interconnectMatches on Receive path of a UPI Port : Writebackevent=0x5,umask=0xd01Matches on Receive path of a UPI Port : Writeback : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_basic_hdr_match.wb_opcuncore interconnectMatches on Receive path of a UPI Port : Writeback, Match Opcodeevent=0x5,umask=0x10d01Matches on Receive path of a UPI Port : Writeback, Match Opcode : Matches on Receive path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_rxl_crc_llr_req_transmituncore interconnectLLR Requests Sentevent=0x801LLR Requests Sent : Number of LLR Requests were transmitted.  This should generally be <= the number of CRC errors detected.  If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKsunc_upi_rxl_credits_consumed_vnauncore interconnectVNA Credit Consumedevent=0x3801VNA Credit Consumed : Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_upi_rxl_flits.all_nulluncore interconnectValid Flits Received : Null FLITs received from any slotevent=0x3,umask=0x2701Valid Flits Received : Null FLITs received from any slot : Shows legal flit time (hides impact of L0p and L0c)unc_upi_rxl_flits.idleuncore interconnectValid Flits Received : Null FLITs received from any slotevent=0x3,umask=0x4701Valid Flits Received : Null FLITs received from any slot : Shows legal flit time (hides impact of L0p and L0c)unc_upi_txl_basic_hdr_match.requncore interconnectMatches on Transmit path of a UPI Port : Requestevent=0x4,umask=0x801Matches on Transmit path of a UPI Port : Request : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.req_opcuncore interconnectMatches on Transmit path of a UPI Port : Request, Match Opcodeevent=0x4,umask=0x10801Matches on Transmit path of a UPI Port : Request, Match Opcode : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.rspcnfltuncore interconnectMatches on Transmit path of a UPI Port : Response - Conflictevent=0x4,umask=0x1aa01Matches on Transmit path of a UPI Port : Response - Conflict : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.rspiuncore interconnectMatches on Transmit path of a UPI Port : Response - Invalidevent=0x4,umask=0x12a01Matches on Transmit path of a UPI Port : Response - Invalid : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.rsp_datauncore interconnectMatches on Transmit path of a UPI Port : Response - Dataevent=0x4,umask=0xc01Matches on Transmit path of a UPI Port : Response - Data : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.rsp_data_opcuncore interconnectMatches on Transmit path of a UPI Port : Response - Data, Match Opcodeevent=0x4,umask=0x10c01Matches on Transmit path of a UPI Port : Response - Data, Match Opcode : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.rsp_nodatauncore interconnectMatches on Transmit path of a UPI Port : Response - No Dataevent=0x4,umask=0xa01Matches on Transmit path of a UPI Port : Response - No Data : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.rsp_nodata_opcuncore interconnectMatches on Transmit path of a UPI Port : Response - No Data, Match Opcodeevent=0x4,umask=0x10a01Matches on Transmit path of a UPI Port : Response - No Data, Match Opcode : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.snpuncore interconnectMatches on Transmit path of a UPI Port : Snoopevent=0x4,umask=0x901Matches on Transmit path of a UPI Port : Snoop : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.snp_opcuncore interconnectMatches on Transmit path of a UPI Port : Snoop, Match Opcodeevent=0x4,umask=0x10901Matches on Transmit path of a UPI Port : Snoop, Match Opcode : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.wbuncore interconnectMatches on Transmit path of a UPI Port : Writebackevent=0x4,umask=0xd01Matches on Transmit path of a UPI Port : Writeback : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_basic_hdr_match.wb_opcuncore interconnectMatches on Transmit path of a UPI Port : Writeback, Match Opcodeevent=0x4,umask=0x10d01Matches on Transmit path of a UPI Port : Writeback, Match Opcode : Matches on Transmit path of a UPI port.
Match based on UMask specific bits:
Z: Message Class (3-bit)
Y: Message Class Enable
W: Opcode (4-bit)
V: Opcode Enable
U: Local Enable
T: Remote Enable
S: Data Hdr Enable
R: Non-Data Hdr Enable
Q: Dual Slot Hdr Enable
P: Single Slot Hdr Enable
Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases.
Note: If Message Class is disabled, we expect opcode to also be disabledunc_upi_txl_flits.all_datauncore interconnectValid Flits Sent : All Dataevent=0x2,umask=0xf01Valid Flits Sent : All Data : Shows legal flit time (hides impact of L0p and L0c)unc_upi_txl_flits.all_nulluncore interconnectValid Flits Sent : Null FLITs transmitted to any slotevent=0x2,umask=0x2701Valid Flits Sent : Null FLITs transmitted to any slot : Shows legal flit time (hides impact of L0p and L0c)unc_u_lock_cyclesuncore interconnectIDI Lock/SplitLock Cyclesevent=0x4401IDI Lock/SplitLock Cycles : Number of times an IDI Lock/SplitLock sequence was startedunc_iio_clockticksuncore ioClockticks of the integrated IO (IIO) traffic controllerevent=0x101Clockticks of the integrated IO (IIO) traffic controller : Increments counter once every Traffic Controller clock, the LSCLK (500MHz)unc_iio_clockticks_freerununcore ioFree running counter that increments for IIO clocktickevent=0xff,umask=0x1001Free running counter that increments for integrated IO (IIO) traffic controller clockticksunc_iio_comp_buf_inserts.cmpd.alluncore ioPCIe Completion Buffer Inserts : All Portsevent=0xc2,ch_mask=0xFF,fc_mask=0x04,umask=0x301unc_iio_comp_buf_inserts.cmpd.all_partsuncore ioPCIe Completion Buffer Inserts of completions with data: Part 0-7event=0xc2,ch_mask=0xff,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 0-7unc_iio_comp_buf_inserts.cmpd.part0uncore ioPCIe Completion Buffer Inserts of completions with data: Part 0event=0xc2,ch_mask=0x01,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_comp_buf_inserts.cmpd.part1uncore ioPCIe Completion Buffer Inserts of completions with data: Part 1event=0xc2,ch_mask=0x02,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1unc_iio_comp_buf_inserts.cmpd.part2uncore ioPCIe Completion Buffer Inserts of completions with data: Part 2event=0xc2,ch_mask=0x04,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2unc_iio_comp_buf_inserts.cmpd.part3uncore ioPCIe Completion Buffer Inserts of completions with data: Part 3event=0xc2,ch_mask=0x08,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3unc_iio_comp_buf_inserts.cmpd.part4uncore ioPCIe Completion Buffer Inserts of completions with data: Part 4event=0xc2,ch_mask=0x10,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4unc_iio_comp_buf_inserts.cmpd.part5uncore ioPCIe Completion Buffer Inserts of completions with data: Part 5event=0xc2,ch_mask=0x20,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5unc_iio_comp_buf_inserts.cmpd.part6uncore ioPCIe Completion Buffer Inserts of completions with data: Part 6event=0xc2,ch_mask=0x40,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6unc_iio_comp_buf_inserts.cmpd.part7uncore ioPCIe Completion Buffer Inserts of completions with data: Part 7event=0xc2,ch_mask=0x80,fc_mask=0x04,umask=0x301PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7unc_iio_comp_buf_occupancy.cmpd.alluncore ioPCIe Completion Buffer Occupancy of completions with data : Part 0-7event=0xd5,fc_mask=0x04,umask=0xff01PCIe Completion Buffer Occupancy : Part 0-7unc_iio_comp_buf_occupancy.cmpd.all_partsuncore ioPCIe Completion Buffer Occupancy of completions with data : Part 0-7event=0xd5,fc_mask=0x04,umask=0xff01PCIe Completion Buffer Occupancy : Part 0-7unc_iio_comp_buf_occupancy.cmpd.part0uncore ioPCIe Completion Buffer Occupancy of completions with data : Part 0event=0xd5,fc_mask=0x04,umask=0x101PCIe Completion Buffer Occupancy : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_comp_buf_occupancy.cmpd.part1uncore ioPCIe Completion Buffer Occupancy of completions with data : Part 1event=0xd5,fc_mask=0x04,umask=0x201PCIe Completion Buffer Occupancy : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1unc_iio_comp_buf_occupancy.cmpd.part2uncore ioPCIe Completion Buffer Occupancy of completions with data : Part 2event=0xd5,fc_mask=0x04,umask=0x401PCIe Completion Buffer Occupancy : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2unc_iio_comp_buf_occupancy.cmpd.part3uncore ioPCIe Completion Buffer Occupancy of completions with data : Part 3event=0xd5,fc_mask=0x04,umask=0x801PCIe Completion Buffer Occupancy : Part 3 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3unc_iio_comp_buf_occupancy.cmpd.part4uncore ioPCIe Completion Buffer Occupancy of completions with data : Part 4event=0xd5,fc_mask=0x04,umask=0x1001PCIe Completion Buffer Occupancy : Part 4 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4unc_iio_comp_buf_occupancy.cmpd.part5uncore ioPCIe Completion Buffer Occupancy of completions with data : Part 5event=0xd5,fc_mask=0x04,umask=0x2001PCIe Completion Buffer Occupancy : Part 5 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5unc_iio_comp_buf_occupancy.cmpd.part6uncore ioPCIe Completion Buffer Occupancy of completions with data : Part 6event=0xd5,fc_mask=0x04,umask=0x4001PCIe Completion Buffer Occupancy : Part 6 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6unc_iio_comp_buf_occupancy.cmpd.part7uncore ioPCIe Completion Buffer Occupancy of completions with data : Part 7event=0xd5,fc_mask=0x04,umask=0x8001PCIe Completion Buffer Occupancy : Part 7 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7unc_iio_data_req_by_cpu.cfg_read.iommu0uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.cfg_read.iommu1uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.cfg_read.part0uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.cfg_read.part1uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.cfg_read.part2uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.cfg_read.part3uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.cfg_read.part4uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_by_cpu.cfg_read.part5uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_by_cpu.cfg_read.part6uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_by_cpu.cfg_read.part7uncore ioData requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x4001Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_by_cpu.cfg_write.iommu0uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.cfg_write.iommu1uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.cfg_write.part0uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.cfg_write.part1uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.cfg_write.part2uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.cfg_write.part3uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.cfg_write.part4uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_by_cpu.cfg_write.part5uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_by_cpu.cfg_write.part6uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_by_cpu.cfg_write.part7uncore ioData requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x1001Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_by_cpu.io_read.iommu0uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.io_read.iommu1uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.io_read.part0uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.io_read.part1uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.io_read.part2uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.io_read.part3uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.io_read.part4uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_by_cpu.io_read.part5uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_by_cpu.io_read.part6uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_by_cpu.io_read.part7uncore ioData requested by the CPU : Core reading from Card's IO spaceevent=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x8001Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_by_cpu.io_write.iommu0uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.io_write.iommu1uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.io_write.part0uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.io_write.part1uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.io_write.part2uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.io_write.part3uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.io_write.part4uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_by_cpu.io_write.part5uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_by_cpu.io_write.part6uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_by_cpu.io_write.part7uncore ioData requested by the CPU : Core writing to Card's IO spaceevent=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x2001Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_by_cpu.mem_read.iommu0uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.mem_read.iommu1uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.mem_read.part0uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.mem_read.part1uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_read.part2uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.mem_read.part3uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.mem_read.part4uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_by_cpu.mem_read.part5uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_by_cpu.mem_read.part6uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_by_cpu.mem_read.part7uncore ioData requested by the CPU : Core reporting completion of Card read from Core DRAMevent=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x401Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_by_cpu.mem_write.iommu0uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.mem_write.iommu1uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.mem_write.part0uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.mem_write.part1uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.mem_write.part2uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.mem_write.part3uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.mem_write.part4uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_by_cpu.mem_write.part5uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_by_cpu.mem_write.part6uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_by_cpu.mem_write.part7uncore ioData requested by the CPU : Core writing to Card's MMIO spaceevent=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x101Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_by_cpu.peer_read.iommu0uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.peer_read.iommu1uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.peer_read.part0uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.peer_read.part1uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_read.part2uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.peer_read.part3uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.peer_read.part4uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_by_cpu.peer_read.part5uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_by_cpu.peer_read.part6uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_by_cpu.peer_read.part7uncore ioData requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x801Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_by_cpu.peer_write.iommu0uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_data_req_by_cpu.peer_write.iommu1uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_data_req_by_cpu.peer_write.part0uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_by_cpu.peer_write.part1uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_by_cpu.peer_write.part2uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_by_cpu.peer_write.part3uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_by_cpu.peer_write.part4uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_by_cpu.peer_write.part5uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_by_cpu.peer_write.part6uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_by_cpu.peer_write.part7uncore ioData requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x201Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die.  Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_of_cpu.atomic.iommu0uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_data_req_of_cpu.atomic.iommu1uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_data_req_of_cpu.atomic.part0uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.atomic.part1uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.atomic.part2uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.atomic.part3uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.atomic.part4uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_of_cpu.atomic.part5uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_of_cpu.atomic.part6uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_of_cpu.atomic.part7uncore ioData requested of the CPU : Atomic requests targeting DRAMevent=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x1001Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_of_cpu.cmpd.iommu0uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_data_req_of_cpu.cmpd.iommu1uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_data_req_of_cpu.cmpd.part0uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.cmpd.part1uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.cmpd.part2uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.cmpd.part3uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.cmpd.part4uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_of_cpu.cmpd.part5uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_of_cpu.cmpd.part6uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_of_cpu.cmpd.part7uncore ioData requested of the CPU : CmpD - device sending completion to CPU requestevent=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x8001Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_of_cpu.mem_read.iommu0uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_data_req_of_cpu.mem_read.iommu1uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_data_req_of_cpu.mem_read.part0uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.mem_read.part1uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_read.part2uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.mem_read.part3uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.mem_read.part4uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_of_cpu.mem_read.part5uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_of_cpu.mem_read.part6uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_of_cpu.mem_read.part7uncore ioFour byte data request of the CPU : Card reading from DRAMevent=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_of_cpu.mem_write.iommu0uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_data_req_of_cpu.mem_write.iommu1uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_data_req_of_cpu.mem_write.part0uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.mem_write.part1uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_write.part2uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.mem_write.part3uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.mem_write.part4uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_of_cpu.mem_write.part5uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_of_cpu.mem_write.part6uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_of_cpu.mem_write.part7uncore ioFour byte data request of the CPU : Card writing to DRAMevent=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_of_cpu.msg.iommu0uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_data_req_of_cpu.msg.iommu1uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_data_req_of_cpu.msg.part0uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.msg.part1uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.msg.part2uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.msg.part3uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.msg.part4uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_of_cpu.msg.part5uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_of_cpu.msg.part6uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_of_cpu.msg.part7uncore ioData requested of the CPU : Messagesevent=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x4001Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_of_cpu.peer_read.iommu0uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_data_req_of_cpu.peer_read.iommu1uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_data_req_of_cpu.peer_read.part0uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.peer_read.part1uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.peer_read.part2uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.peer_read.part3uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.peer_read.part4uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_of_cpu.peer_read.part5uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_of_cpu.peer_read.part6uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_of_cpu.peer_read.part7uncore ioData requested of the CPU : Card reading from another Card (same or different stack)event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x801Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_data_req_of_cpu.peer_write.iommu0uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_data_req_of_cpu.peer_write.iommu1uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_data_req_of_cpu.peer_write.part0uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.peer_write.part1uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.peer_write.part2uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.peer_write.part3uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.peer_write.part4uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_data_req_of_cpu.peer_write.part5uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_data_req_of_cpu.peer_write.part6uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_data_req_of_cpu.peer_write.part7uncore ioData requested of the CPU : Card writing to another Card (same or different stack)event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x201Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_inbound_arb_req.datauncore ioIncoming arbitration requests : Passing data to be writtenevent=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x2001Incoming arbitration requests : Passing data to be written : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_req.final_rd_wruncore ioIncoming arbitration requests : Issuing final read or write of lineevent=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x801Incoming arbitration requests : Issuing final read or write of line : How often different queues (e.g. channel / fc) ask to send request into pipelineunc_iio_inbound_arb_req.iommu_hituncore ioIncoming arbitration requests : Processing response from IOMMUevent=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x201Incoming arbitration requests : Processing response from IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipelineunc_iio_inbound_arb_req.iommu_requncore ioIncoming arbitration requests : Issuing to IOMMUevent=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x101Incoming arbitration requests : Issuing to IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipelineunc_iio_inbound_arb_req.req_ownuncore ioIncoming arbitration requests : Request Ownershipevent=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x401Incoming arbitration requests : Request Ownership : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_req.wruncore ioIncoming arbitration requests : Writing lineevent=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x1001Incoming arbitration requests : Writing line : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_won.datauncore ioIncoming arbitration requests granted : Passing data to be writtenevent=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x2001Incoming arbitration requests granted : Passing data to be written : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_won.final_rd_wruncore ioIncoming arbitration requests granted : Issuing final read or write of lineevent=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x801Incoming arbitration requests granted : Issuing final read or write of line : How often different queues (e.g. channel / fc) are allowed to send request into pipelineunc_iio_inbound_arb_won.iommu_hituncore ioIncoming arbitration requests granted : Processing response from IOMMUevent=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x201Incoming arbitration requests granted : Processing response from IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipelineunc_iio_inbound_arb_won.iommu_requncore ioIncoming arbitration requests granted : Issuing to IOMMUevent=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x101Incoming arbitration requests granted : Issuing to IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipelineunc_iio_inbound_arb_won.req_ownuncore ioIncoming arbitration requests granted : Request Ownershipevent=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x401Incoming arbitration requests granted : Request Ownership : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requestsunc_iio_inbound_arb_won.wruncore ioIncoming arbitration requests granted : Writing lineevent=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x1001Incoming arbitration requests granted : Writing line : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requestsunc_iio_iommu0.1g_hitsuncore io: IOTLB Hits to a 1G Pageevent=0x40,umask=0x1001: IOTLB Hits to a 1G Page : Counts if a transaction to a 1G page, on its first lookup, hits the IOTLBunc_iio_iommu0.2m_hitsuncore io: IOTLB Hits to a 2M Pageevent=0x40,umask=0x801: IOTLB Hits to a 2M Page : Counts if a transaction to a 2M page, on its first lookup, hits the IOTLBunc_iio_iommu0.4k_hitsuncore io: IOTLB Hits to a 4K Pageevent=0x40,umask=0x401: IOTLB Hits to a 4K Page : Counts if a transaction to a 4K page, on its first lookup, hits the IOTLBunc_iio_iommu0.all_lookupsuncore io: IOTLB lookups allevent=0x40,umask=0x201: IOTLB lookups all : Some transactions have to look up IOTLB multiple times.  Counts every time a request looks up IOTLBunc_iio_iommu0.ctxt_cache_hitsuncore io: Context cache hitsevent=0x40,umask=0x8001: Context cache hits : Counts each time a first look up of the transaction hits the RCCunc_iio_iommu0.ctxt_cache_lookupsuncore io: Context cache lookupsevent=0x40,umask=0x4001: Context cache lookups : Counts each time a transaction looks up root context cacheunc_iio_iommu0.first_lookupsuncore io: IOTLB lookups firstevent=0x40,umask=0x101: IOTLB lookups first : Some transactions have to look up IOTLB multiple times.  Counts the first time a request looks up IOTLBunc_iio_iommu0.missesuncore io: IOTLB Fills (same as IOTLB miss)event=0x40,umask=0x2001: IOTLB Fills (same as IOTLB miss) : When a transaction misses IOTLB, it does a page walk to look up memory and bring in the relevant page translation. Counts when this page translation is written to IOTLBunc_iio_iommu1.cyc_pwt_fulluncore io: Cycles PWT fullevent=0x41,umask=0x8001: Cycles PWT full : Counts cycles the IOMMU has reached its maximum limit for outstanding page walksunc_iio_iommu1.num_mem_accessesuncore io: IOMMU memory accessevent=0x41,umask=0x4001: IOMMU memory access : IOMMU sends out memory fetches when it misses the cache look up which is indicated by this signal.  M2IOSF only uses low priority channelunc_iio_iommu1.pwc_1g_hitsuncore io: PWC Hit to a 1G pageevent=0x41,umask=0x801: PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G levelunc_iio_iommu1.pwc_2m_hitsuncore io: PWC Hit to a 2M pageevent=0x41,umask=0x401: PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M levelunc_iio_iommu1.pwc_4k_hitsuncore io: PWC Hit to a 4K pageevent=0x41,umask=0x201: PWC Hit to a 4K page : Counts each time a transaction's first look up hits the SLPWC at the 4K levelunc_iio_iommu1.pwc_512g_hitsuncore io: PWT Hit to a 256T pageevent=0x41,umask=0x1001: PWT Hit to a 256T page : Counts each time a transaction's first look up hits the SLPWC at the 512G levelunc_iio_iommu3.int_cache_hitsuncore io: Interrupt Entry cache hitevent=0x43,umask=0x8001: Interrupt Entry cache hit : Counts each time a transaction's first look up hits the IECunc_iio_iommu3.int_cache_lookupsuncore io: Interrupt Entry cache lookupevent=0x43,umask=0x4001: Interrupt Entry cache lookup : Counts the number of transaction looks up that interrupt remapping cacheunc_iio_iommu3.num_ctxt_cache_inval_deviceuncore io: Device-selective Context cache invalidation cyclesevent=0x43,umask=0x2001: Device-selective Context cache invalidation cycles : Counts number of Device selective context cache invalidation eventsunc_iio_iommu3.num_ctxt_cache_inval_domainuncore io: Domain-selective Context cache invalidation cyclesevent=0x43,umask=0x1001: Domain-selective Context cache invalidation cycles : Counts number of Domain selective context cache invalidation eventsunc_iio_iommu3.num_ctxt_cache_inval_gbluncore io: Context cache global invalidation cyclesevent=0x43,umask=0x801: Context cache global invalidation cycles : Counts number of Context Cache global invalidation eventsunc_iio_iommu3.num_inval_domainuncore io: Domain-selective IOTLB invalidation cyclesevent=0x43,umask=0x201: Domain-selective IOTLB invalidation cycles : Counts number of Domain selective invalidation eventsunc_iio_iommu3.num_inval_gbluncore io: Global IOTLB invalidation cyclesevent=0x43,umask=0x101: Global IOTLB invalidation cycles : Indicates that IOMMU is doing global invalidationunc_iio_iommu3.num_inval_pageuncore io: Page-selective IOTLB invalidation cyclesevent=0x43,umask=0x401: Page-selective IOTLB invalidation cycles : Counts number of Page-selective within Domain Invalidation eventsunc_iio_mask_match_and.bus0uncore ioAND Mask/match for debug bus : Non-PCIE busevent=0x2,umask=0x101AND Mask/match for debug bus : Non-PCIE bus : Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus0_bus1uncore ioAND Mask/match for debug bus : Non-PCIE bus and PCIE busevent=0x2,umask=0x801AND Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus0_not_bus1uncore ioAND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus)event=0x2,umask=0x401AND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if all bits specified by mask matchunc_iio_mask_match_and.bus1uncore ioAND Mask/match for debug bus : PCIE busevent=0x2,umask=0x201AND Mask/match for debug bus : PCIE bus : Asserted if all bits specified by mask matchunc_iio_mask_match_and.not_bus0_bus1uncore ioAND Mask/match for debug bus : !(Non-PCIE bus) and PCIE busevent=0x2,umask=0x1001AND Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if all bits specified by mask matchunc_iio_mask_match_and.not_bus0_not_bus1uncore ioAND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus)event=0x2,umask=0x2001AND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if all bits specified by mask matchunc_iio_mask_match_or.bus0uncore ioOR Mask/match for debug bus : Non-PCIE busevent=0x3,umask=0x101OR Mask/match for debug bus : Non-PCIE bus : Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus0_bus1uncore ioOR Mask/match for debug bus : Non-PCIE bus and PCIE busevent=0x3,umask=0x801OR Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus0_not_bus1uncore ioOR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus)event=0x3,umask=0x401OR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if any bits specified by mask matchunc_iio_mask_match_or.bus1uncore ioOR Mask/match for debug bus : PCIE busevent=0x3,umask=0x201OR Mask/match for debug bus : PCIE bus : Asserted if any bits specified by mask matchunc_iio_mask_match_or.not_bus0_bus1uncore ioOR Mask/match for debug bus : !(Non-PCIE bus) and PCIE busevent=0x3,umask=0x1001OR Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if any bits specified by mask matchunc_iio_mask_match_or.not_bus0_not_bus1uncore ioOR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus)event=0x3,umask=0x2001OR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if any bits specified by mask matchunc_iio_nothinguncore ioCounting disabledevent=0x8001unc_iio_num_oustanding_req_from_cpu.to_iouncore ioOccupancy of outbound request queue : To deviceevent=0xc5,ch_mask=0xFF,fc_mask=0x07,umask=0x801Occupancy of outbound request queue : To device : Counts number of outbound requests/completions IIO is currently processingunc_iio_num_outstanding_req_of_cpu.datauncore io: Passing data to be writtenevent=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x2001: Passing data to be written : Only for posted requestsunc_iio_num_outstanding_req_of_cpu.final_rd_wruncore io: Issuing final read or write of lineevent=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x801unc_iio_num_outstanding_req_of_cpu.iommu_hituncore io: Processing response from IOMMUevent=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x201unc_iio_num_outstanding_req_of_cpu.iommu_requncore io: Issuing to IOMMUevent=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x101unc_iio_num_outstanding_req_of_cpu.req_ownuncore io: Request Ownershipevent=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x401: Request Ownership : Only for posted requestsunc_iio_num_outstanding_req_of_cpu.wruncore io: Writing lineevent=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x1001: Writing line : Only for posted requestsunc_iio_num_req_from_cpu.irpuncore ioNumber requests sent to PCIe from main die : From IRPevent=0xc2,ch_mask=0xFF,fc_mask=0x07,umask=0x101Number requests sent to PCIe from main die : From IRP : Captures Posted/Non-posted allocations from IRP. i.e. either non-confined P2P traffic or from the CPUunc_iio_num_req_from_cpu.itcuncore ioNumber requests sent to PCIe from main die : From ITCevent=0xc2,ch_mask=0xFF,fc_mask=0x07,umask=0x201Number requests sent to PCIe from main die : From ITC : Confined P2Punc_iio_num_req_from_cpu.preallocuncore ioNumber requests sent to PCIe from main die : Completion allocationsevent=0xc2,ch_mask=0xFF,fc_mask=0x07,umask=0x401unc_iio_num_req_of_cpu.all.dropuncore ioNumber requests PCIe makes of the main die : Drop requestevent=0x85,ch_mask=0xFF,fc_mask=0x07,umask=0x201Number requests PCIe makes of the main die : Drop request : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPU. : Packet error detected, must be droppedunc_iio_num_req_of_cpu.commit.alluncore ioNumber requests PCIe makes of the main die : Allevent=0x85,ch_mask=0xFF,fc_mask=0x07,umask=0x101Number requests PCIe makes of the main die : All : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPUunc_iio_num_req_of_cpu_by_tgt.abortuncore ioNum requests sent by PCIe - by target : Abortevent=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x8001unc_iio_num_req_of_cpu_by_tgt.confined_p2puncore ioNum requests sent by PCIe - by target : Confined P2Pevent=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x4001unc_iio_num_req_of_cpu_by_tgt.loc_p2puncore ioNum requests sent by PCIe - by target : Local P2Pevent=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x2001unc_iio_num_req_of_cpu_by_tgt.mcastuncore ioNum requests sent by PCIe - by target : Multi-castevent=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x201unc_iio_num_req_of_cpu_by_tgt.memuncore ioNum requests sent by PCIe - by target : Memoryevent=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x801unc_iio_num_req_of_cpu_by_tgt.msgbuncore ioNum requests sent by PCIe - by target : MsgBevent=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x101unc_iio_num_req_of_cpu_by_tgt.rem_p2puncore ioNum requests sent by PCIe - by target : Remote P2Pevent=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x1001unc_iio_num_req_of_cpu_by_tgt.uboxuncore ioNum requests sent by PCIe - by target : Uboxevent=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x401unc_iio_num_tgt_matched_req_of_cpuuncore ioITC address map 1event=0x8f01unc_iio_outbound_cl_reqs_issued.to_iouncore ioOutbound cacheline requests issued : 64B requests issued to deviceevent=0xd0,ch_mask=0xFF,fc_mask=0x07,umask=0x801Outbound cacheline requests issued : 64B requests issued to device : Each outbound cacheline granular request may need to make multiple passes through the pipeline.  Each time a cacheline completes all its passes it advances lineunc_iio_outbound_tlp_reqs_issued.to_iouncore ioOutbound TLP (transaction layer packet) requests issued : To deviceevent=0xd1,ch_mask=0xFF,fc_mask=0x07,umask=0x801Outbound TLP (transaction layer packet) requests issued : To device : Each time an outbound completes all its passes it advances the pointerunc_iio_pwt_occupancyuncore ioPWT occupancyevent=0x4201PWT occupancy : Indicates how many page walks are outstanding at any point in timeunc_iio_req_from_pcie_cl_cmpl.datauncore ioPCIe Request - cacheline complete : Passing data to be writtenevent=0x91,ch_mask=0xFF,fc_mask=0x07,umask=0x2001PCIe Request - cacheline complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requestsunc_iio_req_from_pcie_cl_cmpl.final_rd_wruncore ioPCIe Request - cacheline complete : Issuing final read or write of lineevent=0x91,ch_mask=0xFF,fc_mask=0x07,umask=0x801PCIe Request - cacheline complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances lineunc_iio_req_from_pcie_cl_cmpl.req_ownuncore ioPCIe Request - cacheline complete : Request Ownershipevent=0x91,ch_mask=0xFF,fc_mask=0x07,umask=0x401PCIe Request - cacheline complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requestsunc_iio_req_from_pcie_cl_cmpl.wruncore ioPCIe Request - cacheline complete : Writing lineevent=0x91,ch_mask=0xFF,fc_mask=0x07,umask=0x1001PCIe Request - cacheline complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requestsunc_iio_req_from_pcie_cmpl.datauncore ioPCIe Request complete : Passing data to be writtenevent=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x2001PCIe Request complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requestsunc_iio_req_from_pcie_cmpl.final_rd_wruncore ioPCIe Request complete : Issuing final read or write of lineevent=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x801PCIe Request complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a single PCIe request completes all its cacheline granular requests, it advances pointerunc_iio_req_from_pcie_cmpl.iommu_hituncore ioPCIe Request complete : Processing response from IOMMUevent=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x201PCIe Request complete : Processing response from IOMMU : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a single PCIe request completes all its cacheline granular requests, it advances pointerunc_iio_req_from_pcie_cmpl.iommu_requncore ioPCIe Request complete : Issuing to IOMMUevent=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x101PCIe Request complete : Issuing to IOMMU : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a single PCIe request completes all its cacheline granular requests, it advances pointerunc_iio_req_from_pcie_cmpl.req_ownuncore ioPCIe Request complete : Request Ownershipevent=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x401PCIe Request complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requestsunc_iio_req_from_pcie_cmpl.wruncore ioPCIe Request complete : Writing lineevent=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x1001PCIe Request complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requestsunc_iio_req_from_pcie_pass_cmpl.datauncore ioPCIe Request - pass complete : Passing data to be writtenevent=0x90,ch_mask=0xFF,fc_mask=0x07,umask=0x2001PCIe Request - pass complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requestsunc_iio_req_from_pcie_pass_cmpl.final_rd_wruncore ioPCIe Request - pass complete : Issuing final read or write of lineevent=0x90,ch_mask=0xFF,fc_mask=0x07,umask=0x801PCIe Request - pass complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances stateunc_iio_req_from_pcie_pass_cmpl.req_ownuncore ioPCIe Request - pass complete : Request Ownershipevent=0x90,ch_mask=0xFF,fc_mask=0x07,umask=0x401PCIe Request - pass complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requestsunc_iio_req_from_pcie_pass_cmpl.wruncore ioPCIe Request - pass complete : Writing lineevent=0x90,ch_mask=0xFF,fc_mask=0x07,umask=0x1001PCIe Request - pass complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast).   Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requestsunc_iio_symbol_timesuncore ioSymbol Times on Linkevent=0x8201Symbol Times on Link : Gen1 - increment once every 4nS, Gen2 - increment once every 2nS, Gen3 - increment once every 1nSunc_iio_txn_req_by_cpu.cfg_read.iommu0uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_by_cpu.cfg_read.iommu1uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_by_cpu.cfg_read.part0uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.cfg_read.part1uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.cfg_read.part2uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.cfg_read.part3uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.cfg_read.part4uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.cfg_read.part5uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.cfg_read.part6uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.cfg_read.part7uncore ioNumber Transactions requested by the CPU : Core reading from Card's PCICFG spaceevent=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x4001Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_by_cpu.cfg_write.iommu0uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_by_cpu.cfg_write.iommu1uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_by_cpu.cfg_write.part0uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.cfg_write.part1uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.cfg_write.part2uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.cfg_write.part3uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.cfg_write.part4uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.cfg_write.part5uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.cfg_write.part6uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.cfg_write.part7uncore ioNumber Transactions requested by the CPU : Core writing to Card's PCICFG spaceevent=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x1001Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_by_cpu.io_read.iommu0uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_by_cpu.io_read.iommu1uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_by_cpu.io_read.part0uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.io_read.part1uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.io_read.part2uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.io_read.part3uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.io_read.part4uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.io_read.part5uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.io_read.part6uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.io_read.part7uncore ioNumber Transactions requested by the CPU : Core reading from Card's IO spaceevent=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x8001Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_by_cpu.io_write.iommu0uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_by_cpu.io_write.iommu1uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_by_cpu.io_write.part0uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.io_write.part1uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.io_write.part2uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.io_write.part3uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.io_write.part4uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.io_write.part5uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.io_write.part6uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.io_write.part7uncore ioNumber Transactions requested by the CPU : Core writing to Card's IO spaceevent=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x2001Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_by_cpu.mem_read.iommu0uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_by_cpu.mem_read.iommu1uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_by_cpu.mem_read.part0uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.mem_read.part1uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_read.part2uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.mem_read.part3uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.mem_read.part4uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.mem_read.part5uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.mem_read.part6uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.mem_read.part7uncore ioNumber Transactions requested by the CPU : Core reading from Card's MMIO spaceevent=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x401Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_by_cpu.mem_write.iommu0uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_by_cpu.mem_write.iommu1uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_by_cpu.mem_write.part0uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.mem_write.part1uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.mem_write.part2uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.mem_write.part3uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.mem_write.part4uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.mem_write.part5uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.mem_write.part6uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.mem_write.part7uncore ioNumber Transactions requested by the CPU : Core writing to Card's MMIO spaceevent=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x101Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_by_cpu.peer_read.iommu0uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_by_cpu.peer_read.iommu1uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_by_cpu.peer_read.part0uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.peer_read.part1uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.peer_read.part2uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.peer_read.part3uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.peer_read.part4uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.peer_read.part5uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.peer_read.part6uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.peer_read.part7uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) reading from this cardevent=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x801Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_by_cpu.peer_write.iommu0uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_by_cpu.peer_write.part0uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_by_cpu.peer_write.part1uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_by_cpu.peer_write.part2uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_by_cpu.peer_write.part3uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_by_cpu.peer_write.part4uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_by_cpu.peer_write.part5uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_by_cpu.peer_write.part6uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_by_cpu.peer_write.part7uncore ioNumber Transactions requested by the CPU : Another card (different IIO stack) writing to this cardevent=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x201Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound.  Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.atomic.iommu0uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_of_cpu.atomic.iommu1uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_of_cpu.atomic.part0uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.atomic.part1uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.atomic.part2uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.atomic.part3uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.atomic.part4uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.atomic.part5uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.atomic.part6uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.atomic.part7uncore ioNumber Transactions requested of the CPU : Atomic requests targeting DRAMevent=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x1001Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.cmpd.iommu0uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_of_cpu.cmpd.iommu1uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_of_cpu.cmpd.part0uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.cmpd.part1uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.cmpd.part2uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.cmpd.part3uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.cmpd.part4uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.cmpd.part5uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.cmpd.part6uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.cmpd.part7uncore ioNumber Transactions requested of the CPU : CmpD - device sending completion to CPU requestevent=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x8001Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.mem_read.iommu0uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_of_cpu.mem_read.iommu1uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_of_cpu.mem_read.part0uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.mem_read.part1uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_read.part2uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.mem_read.part3uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.mem_read.part4uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.mem_read.part5uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.mem_read.part6uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.mem_read.part7uncore ioNumber Transactions requested of the CPU : Card reading from DRAMevent=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x401Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.mem_write.iommu0uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_of_cpu.mem_write.iommu1uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_of_cpu.mem_write.part0uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.mem_write.part1uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.mem_write.part2uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.mem_write.part3uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.mem_write.part4uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.mem_write.part5uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.mem_write.part6uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.mem_write.part7uncore ioNumber Transactions requested of the CPU : Card writing to DRAMevent=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x101Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.msg.iommu0uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_of_cpu.msg.iommu1uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_of_cpu.msg.part0uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.msg.part1uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.msg.part2uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.msg.part3uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.msg.part4uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.msg.part5uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.msg.part6uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.msg.part7uncore ioNumber Transactions requested of the CPU : Messagesevent=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x4001Number Transactions requested of the CPU : Messages : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.peer_read.iommu0uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_of_cpu.peer_read.iommu1uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_of_cpu.peer_read.part0uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.peer_read.part1uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.peer_read.part2uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.peer_read.part3uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.peer_read.part4uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.peer_read.part5uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.peer_read.part6uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.peer_read.part7uncore ioNumber Transactions requested of the CPU : Card reading from another Card (same or different stack)event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x801Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_iio_txn_req_of_cpu.peer_write.iommu0uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0unc_iio_txn_req_of_cpu.peer_write.iommu1uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1unc_iio_txn_req_of_cpu.peer_write.part0uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_txn_req_of_cpu.peer_write.part1uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_txn_req_of_cpu.peer_write.part2uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_txn_req_of_cpu.peer_write.part3uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_txn_req_of_cpu.peer_write.part4uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4unc_iio_txn_req_of_cpu.peer_write.part5uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5unc_iio_txn_req_of_cpu.peer_write.part6uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6unc_iio_txn_req_of_cpu.peer_write.part7uncore ioNumber Transactions requested of the CPU : Card writing to another Card (same or different stack)event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x201Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound.  Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7unc_m2p_ag0_ad_crd_acquired0.tgr0uncore ioCMS Agent0 AD Credits Acquired : For Transgress 0event=0x80,umask=0x101CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired0.tgr1uncore ioCMS Agent0 AD Credits Acquired : For Transgress 1event=0x80,umask=0x201CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired0.tgr2uncore ioCMS Agent0 AD Credits Acquired : For Transgress 2event=0x80,umask=0x401CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired0.tgr3uncore ioCMS Agent0 AD Credits Acquired : For Transgress 3event=0x80,umask=0x801CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired0.tgr4uncore ioCMS Agent0 AD Credits Acquired : For Transgress 4event=0x80,umask=0x1001CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired0.tgr5uncore ioCMS Agent0 AD Credits Acquired : For Transgress 5event=0x80,umask=0x2001CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired0.tgr6uncore ioCMS Agent0 AD Credits Acquired : For Transgress 6event=0x80,umask=0x4001CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired0.tgr7uncore ioCMS Agent0 AD Credits Acquired : For Transgress 7event=0x80,umask=0x8001CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired1.tgr10uncore ioCMS Agent0 AD Credits Acquired : For Transgress 10event=0x81,umask=0x401CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired1.tgr8uncore ioCMS Agent0 AD Credits Acquired : For Transgress 8event=0x81,umask=0x101CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_acquired1.tgr9uncore ioCMS Agent0 AD Credits Acquired : For Transgress 9event=0x81,umask=0x201CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy0.tgr0uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 0event=0x82,umask=0x101CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy0.tgr1uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 1event=0x82,umask=0x201CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy0.tgr2uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 2event=0x82,umask=0x401CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy0.tgr3uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 3event=0x82,umask=0x801CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy0.tgr4uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 4event=0x82,umask=0x1001CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy0.tgr5uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 5event=0x82,umask=0x2001CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy0.tgr6uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 6event=0x82,umask=0x4001CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy0.tgr7uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 7event=0x82,umask=0x8001CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy1.tgr10uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 10event=0x83,umask=0x401CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy1.tgr8uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 8event=0x83,umask=0x101CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_ad_crd_occupancy1.tgr9uncore ioCMS Agent0 AD Credits Occupancy : For Transgress 9event=0x83,umask=0x201CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired0.tgr0uncore ioCMS Agent0 BL Credits Acquired : For Transgress 0event=0x88,umask=0x101CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired0.tgr1uncore ioCMS Agent0 BL Credits Acquired : For Transgress 1event=0x88,umask=0x201CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired0.tgr2uncore ioCMS Agent0 BL Credits Acquired : For Transgress 2event=0x88,umask=0x401CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired0.tgr3uncore ioCMS Agent0 BL Credits Acquired : For Transgress 3event=0x88,umask=0x801CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired0.tgr4uncore ioCMS Agent0 BL Credits Acquired : For Transgress 4event=0x88,umask=0x1001CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired0.tgr5uncore ioCMS Agent0 BL Credits Acquired : For Transgress 5event=0x88,umask=0x2001CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired0.tgr6uncore ioCMS Agent0 BL Credits Acquired : For Transgress 6event=0x88,umask=0x4001CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired0.tgr7uncore ioCMS Agent0 BL Credits Acquired : For Transgress 7event=0x88,umask=0x8001CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired1.tgr10uncore ioCMS Agent0 BL Credits Acquired : For Transgress 10event=0x89,umask=0x401CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired1.tgr8uncore ioCMS Agent0 BL Credits Acquired : For Transgress 8event=0x89,umask=0x101CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_acquired1.tgr9uncore ioCMS Agent0 BL Credits Acquired : For Transgress 9event=0x89,umask=0x201CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy0.tgr0uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 0event=0x8a,umask=0x101CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy0.tgr1uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 1event=0x8a,umask=0x201CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy0.tgr2uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 2event=0x8a,umask=0x401CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy0.tgr3uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 3event=0x8a,umask=0x801CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy0.tgr4uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 4event=0x8a,umask=0x1001CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy0.tgr5uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 5event=0x8a,umask=0x2001CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy0.tgr6uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 6event=0x8a,umask=0x4001CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy0.tgr7uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 7event=0x8a,umask=0x8001CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy1.tgr10uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 10event=0x8b,umask=0x401CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy1.tgr8uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 8event=0x8b,umask=0x101CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag0_bl_crd_occupancy1.tgr9uncore ioCMS Agent0 BL Credits Occupancy : For Transgress 9event=0x8b,umask=0x201CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired0.tgr0uncore ioCMS Agent1 AD Credits Acquired : For Transgress 0event=0x84,umask=0x101CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired0.tgr1uncore ioCMS Agent1 AD Credits Acquired : For Transgress 1event=0x84,umask=0x201CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired0.tgr2uncore ioCMS Agent1 AD Credits Acquired : For Transgress 2event=0x84,umask=0x401CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired0.tgr3uncore ioCMS Agent1 AD Credits Acquired : For Transgress 3event=0x84,umask=0x801CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired0.tgr4uncore ioCMS Agent1 AD Credits Acquired : For Transgress 4event=0x84,umask=0x1001CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired0.tgr5uncore ioCMS Agent1 AD Credits Acquired : For Transgress 5event=0x84,umask=0x2001CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired0.tgr6uncore ioCMS Agent1 AD Credits Acquired : For Transgress 6event=0x84,umask=0x4001CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired0.tgr7uncore ioCMS Agent1 AD Credits Acquired : For Transgress 7event=0x84,umask=0x8001CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired1.tgr10uncore ioCMS Agent1 AD Credits Acquired : For Transgress 10event=0x85,umask=0x401CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired1.tgr8uncore ioCMS Agent1 AD Credits Acquired : For Transgress 8event=0x85,umask=0x101CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_acquired1.tgr9uncore ioCMS Agent1 AD Credits Acquired : For Transgress 9event=0x85,umask=0x201CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy0.tgr0uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 0event=0x86,umask=0x101CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy0.tgr1uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 1event=0x86,umask=0x201CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy0.tgr2uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 2event=0x86,umask=0x401CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy0.tgr3uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 3event=0x86,umask=0x801CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy0.tgr4uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 4event=0x86,umask=0x1001CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy0.tgr5uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 5event=0x86,umask=0x2001CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy0.tgr6uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 6event=0x86,umask=0x4001CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy0.tgr7uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 7event=0x86,umask=0x8001CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy1.tgr10uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 10event=0x87,umask=0x401CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy1.tgr8uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 8event=0x87,umask=0x101CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_ad_crd_occupancy1.tgr9uncore ioCMS Agent1 AD Credits Occupancy : For Transgress 9event=0x87,umask=0x201CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired0.tgr0uncore ioCMS Agent1 BL Credits Acquired : For Transgress 0event=0x8c,umask=0x101CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired0.tgr1uncore ioCMS Agent1 BL Credits Acquired : For Transgress 1event=0x8c,umask=0x201CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired0.tgr2uncore ioCMS Agent1 BL Credits Acquired : For Transgress 2event=0x8c,umask=0x401CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired0.tgr3uncore ioCMS Agent1 BL Credits Acquired : For Transgress 3event=0x8c,umask=0x801CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired0.tgr4uncore ioCMS Agent1 BL Credits Acquired : For Transgress 4event=0x8c,umask=0x1001CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired0.tgr5uncore ioCMS Agent1 BL Credits Acquired : For Transgress 5event=0x8c,umask=0x2001CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired0.tgr6uncore ioCMS Agent1 BL Credits Acquired : For Transgress 4event=0x8c,umask=0x4001CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired0.tgr7uncore ioCMS Agent1 BL Credits Acquired : For Transgress 5event=0x8c,umask=0x8001CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired1.tgr10uncore ioCMS Agent1 BL Credits Acquired : For Transgress 10event=0x8d,umask=0x401CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired1.tgr8uncore ioCMS Agent1 BL Credits Acquired : For Transgress 8event=0x8d,umask=0x101CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_acquired1.tgr9uncore ioCMS Agent1 BL Credits Acquired : For Transgress 9event=0x8d,umask=0x201CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy0.tgr0uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 0event=0x8e,umask=0x101CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy0.tgr1uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 1event=0x8e,umask=0x201CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy0.tgr2uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 2event=0x8e,umask=0x401CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy0.tgr3uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 3event=0x8e,umask=0x801CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy0.tgr4uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 4event=0x8e,umask=0x1001CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy0.tgr5uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 5event=0x8e,umask=0x2001CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy0.tgr6uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 6event=0x8e,umask=0x4001CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy0.tgr7uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 7event=0x8e,umask=0x8001CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy1.tgr10uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 10event=0x8f,umask=0x401CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy1.tgr8uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 8event=0x8f,umask=0x101CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_ag1_bl_crd_occupancy1.tgr9uncore ioCMS Agent1 BL Credits Occupancy : For Transgress 9event=0x8f,umask=0x201CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgressunc_m2p_clockticksuncore ioClockticks of the mesh to PCI (M2P)event=0x101Clockticks of the mesh to PCI (M2P) : Counts the number of uclks in the M3 uclk domain.  This could be slightly different than the count in the Ubox because of enable/freeze delays.  However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cyclesunc_m2p_distress_asserted.dpt_localuncore ioDistress signal asserted : DPT Localevent=0xaf,umask=0x401Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tileunc_m2p_distress_asserted.dpt_nonlocaluncore ioDistress signal asserted : DPT Remoteevent=0xaf,umask=0x801Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tileunc_m2p_distress_asserted.dpt_stall_ivuncore ioDistress signal asserted : DPT Stalled - IVevent=0xaf,umask=0x4001Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalledunc_m2p_distress_asserted.dpt_stall_nocrduncore ioDistress signal asserted : DPT Stalled -  No Creditevent=0xaf,umask=0x8001Distress signal asserted : DPT Stalled -  No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalledunc_m2p_distress_asserted.horzuncore ioDistress signal asserted : Horizontalevent=0xaf,umask=0x201Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactionsunc_m2p_distress_asserted.pmm_localuncore ioDistress signal asserted : PMM Localevent=0xaf,umask=0x1001Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI trafficunc_m2p_distress_asserted.pmm_nonlocaluncore ioDistress signal asserted : PMM Remoteevent=0xaf,umask=0x2001Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI trafficunc_m2p_distress_asserted.vertuncore ioDistress signal asserted : Verticalevent=0xaf,umask=0x101Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactionsunc_m2p_horz_ring_ad_in_use.left_evenuncore ioHorizontal AD Ring In Use : Left and Evenevent=0xb6,umask=0x101Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_ad_in_use.left_odduncore ioHorizontal AD Ring In Use : Left and Oddevent=0xb6,umask=0x201Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_ad_in_use.right_evenuncore ioHorizontal AD Ring In Use : Right and Evenevent=0xb6,umask=0x401Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_ad_in_use.right_odduncore ioHorizontal AD Ring In Use : Right and Oddevent=0xb6,umask=0x801Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_akc_in_use.left_evenuncore ioHorizontal AK Ring In Use : Left and Evenevent=0xbb,umask=0x101Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_akc_in_use.left_odduncore ioHorizontal AK Ring In Use : Left and Oddevent=0xbb,umask=0x201Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_akc_in_use.right_evenuncore ioHorizontal AK Ring In Use : Right and Evenevent=0xbb,umask=0x401Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_akc_in_use.right_odduncore ioHorizontal AK Ring In Use : Right and Oddevent=0xbb,umask=0x801Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_ak_in_use.left_evenuncore ioHorizontal AK Ring In Use : Left and Evenevent=0xb7,umask=0x101Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_ak_in_use.left_odduncore ioHorizontal AK Ring In Use : Left and Oddevent=0xb7,umask=0x201Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_ak_in_use.right_evenuncore ioHorizontal AK Ring In Use : Right and Evenevent=0xb7,umask=0x401Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_ak_in_use.right_odduncore ioHorizontal AK Ring In Use : Right and Oddevent=0xb7,umask=0x801Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_bl_in_use.left_evenuncore ioHorizontal BL Ring in Use : Left and Evenevent=0xb8,umask=0x101Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_bl_in_use.left_odduncore ioHorizontal BL Ring in Use : Left and Oddevent=0xb8,umask=0x201Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_bl_in_use.right_evenuncore ioHorizontal BL Ring in Use : Right and Evenevent=0xb8,umask=0x401Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_bl_in_use.right_odduncore ioHorizontal BL Ring in Use : Right and Oddevent=0xb8,umask=0x801Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_horz_ring_iv_in_use.leftuncore ioHorizontal IV Ring in Use : Leftevent=0xb9,umask=0x101Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2p_horz_ring_iv_in_use.rightuncore ioHorizontal IV Ring in Use : Rightevent=0xb9,umask=0x401Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncbuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCBevent=0x19,umask=0x1001unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncsuncore ioLocal P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCSevent=0x19,umask=0x2001unc_m2p_misc_external.mbe_inst0uncore ioMiscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0event=0xe6,umask=0x101unc_m2p_misc_external.mbe_inst1uncore ioMiscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1event=0xe6,umask=0x201unc_m2p_ring_bounces_horz.aduncore ioMessages that bounced on the Horizontal Ring. : ADevent=0xac,umask=0x101Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2p_ring_bounces_horz.akuncore ioMessages that bounced on the Horizontal Ring. : AKevent=0xac,umask=0x201Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2p_ring_bounces_horz.bluncore ioMessages that bounced on the Horizontal Ring. : BLevent=0xac,umask=0x401Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2p_ring_bounces_horz.ivuncore ioMessages that bounced on the Horizontal Ring. : IVevent=0xac,umask=0x801Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring typeunc_m2p_ring_bounces_vert.aduncore ioMessages that bounced on the Vertical Ring. : ADevent=0xaa,umask=0x101Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2p_ring_bounces_vert.akuncore ioMessages that bounced on the Vertical Ring. : Acknowledgements to coreevent=0xaa,umask=0x201Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2p_ring_bounces_vert.akcuncore ioMessages that bounced on the Vertical Ringevent=0xaa,umask=0x1001Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2p_ring_bounces_vert.bluncore ioMessages that bounced on the Vertical Ring. : Data Responses to coreevent=0xaa,umask=0x401Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2p_ring_bounces_vert.ivuncore ioMessages that bounced on the Vertical Ring. : Snoops of processor's cacheevent=0xaa,umask=0x801Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring typeunc_m2p_ring_sink_starved_horz.aduncore ioSink Starvation on Horizontal Ring : ADevent=0xad,umask=0x101unc_m2p_ring_sink_starved_horz.akuncore ioSink Starvation on Horizontal Ring : AKevent=0xad,umask=0x201unc_m2p_ring_sink_starved_horz.ak_ag1uncore ioSink Starvation on Horizontal Ring : Acknowledgements to Agent 1event=0xad,umask=0x2001unc_m2p_ring_sink_starved_horz.bluncore ioSink Starvation on Horizontal Ring : BLevent=0xad,umask=0x401unc_m2p_ring_sink_starved_horz.ivuncore ioSink Starvation on Horizontal Ring : IVevent=0xad,umask=0x801unc_m2p_ring_sink_starved_vert.aduncore ioSink Starvation on Vertical Ring : ADevent=0xab,umask=0x101unc_m2p_ring_sink_starved_vert.akuncore ioSink Starvation on Vertical Ring : Acknowledgements to coreevent=0xab,umask=0x201unc_m2p_ring_sink_starved_vert.akcuncore ioSink Starvation on Vertical Ringevent=0xab,umask=0x1001unc_m2p_ring_sink_starved_vert.bluncore ioSink Starvation on Vertical Ring : Data Responses to coreevent=0xab,umask=0x401unc_m2p_ring_sink_starved_vert.ivuncore ioSink Starvation on Vertical Ring : Snoops of processor's cacheevent=0xab,umask=0x801unc_m2p_ring_src_thrtluncore ioSource Throttleevent=0xae01unc_m2p_rxr_busy_starved.ad_alluncore ioTransgress Injection Starvation : AD - Allevent=0xe5,umask=0x1101Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priority : All == Credited + Uncreditedunc_m2p_rxr_busy_starved.ad_crduncore ioTransgress Injection Starvation : AD - Creditedevent=0xe5,umask=0x1001Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2p_rxr_busy_starved.ad_uncrduncore ioTransgress Injection Starvation : AD - Uncreditedevent=0xe5,umask=0x101Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2p_rxr_busy_starved.bl_alluncore ioTransgress Injection Starvation : BL - Allevent=0xe5,umask=0x4401Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priority : All == Credited + Uncreditedunc_m2p_rxr_busy_starved.bl_crduncore ioTransgress Injection Starvation : BL - Creditedevent=0xe5,umask=0x4001Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2p_rxr_busy_starved.bl_uncrduncore ioTransgress Injection Starvation : BL - Uncreditedevent=0xe5,umask=0x401Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityunc_m2p_rxr_bypass.ad_alluncore ioTransgress Ingress Bypass : AD - Allevent=0xe2,umask=0x1101Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncreditedunc_m2p_rxr_bypass.ad_crduncore ioTransgress Ingress Bypass : AD - Creditedevent=0xe2,umask=0x1001Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingressunc_m2p_rxr_bypass.ad_uncrduncore ioTransgress Ingress Bypass : AD - Uncreditedevent=0xe2,umask=0x101Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingressunc_m2p_rxr_bypass.akuncore ioTransgress Ingress Bypass : AKevent=0xe2,umask=0x201Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingressunc_m2p_rxr_bypass.akc_uncrduncore ioTransgress Ingress Bypass : AKC - Uncreditedevent=0xe2,umask=0x8001Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingressunc_m2p_rxr_bypass.bl_alluncore ioTransgress Ingress Bypass : BL - Allevent=0xe2,umask=0x4401Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncreditedunc_m2p_rxr_bypass.bl_crduncore ioTransgress Ingress Bypass : BL - Creditedevent=0xe2,umask=0x4001Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingressunc_m2p_rxr_bypass.bl_uncrduncore ioTransgress Ingress Bypass : BL - Uncreditedevent=0xe2,umask=0x401Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingressunc_m2p_rxr_bypass.ivuncore ioTransgress Ingress Bypass : IVevent=0xe2,umask=0x801Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingressunc_m2p_rxr_crd_starved.ad_alluncore ioTransgress Injection Starvation : AD - Allevent=0xe3,umask=0x1101Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncreditedunc_m2p_rxr_crd_starved.ad_crduncore ioTransgress Injection Starvation : AD - Creditedevent=0xe3,umask=0x1001Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2p_rxr_crd_starved.ad_uncrduncore ioTransgress Injection Starvation : AD - Uncreditedevent=0xe3,umask=0x101Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2p_rxr_crd_starved.akuncore ioTransgress Injection Starvation : AKevent=0xe3,umask=0x201Transgress Injection Starvation : AK : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2p_rxr_crd_starved.bl_alluncore ioTransgress Injection Starvation : BL - Allevent=0xe3,umask=0x4401Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncreditedunc_m2p_rxr_crd_starved.bl_crduncore ioTransgress Injection Starvation : BL - Creditedevent=0xe3,umask=0x4001Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2p_rxr_crd_starved.bl_uncrduncore ioTransgress Injection Starvation : BL - Uncreditedevent=0xe3,umask=0x401Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2p_rxr_crd_starved.ifvuncore ioTransgress Injection Starvation : IFV - Creditedevent=0xe3,umask=0x8001Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2p_rxr_crd_starved.ivuncore ioTransgress Injection Starvation : IVevent=0xe3,umask=0x801Transgress Injection Starvation : IV : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2p_rxr_crd_starved_1uncore ioTransgress Injection Starvationevent=0xe401Transgress Injection Starvation : Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditunc_m2p_rxr_inserts.ad_alluncore ioTransgress Ingress Allocations : AD - Allevent=0xe1,umask=0x1101Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m2p_rxr_inserts.ad_crduncore ioTransgress Ingress Allocations : AD - Creditedevent=0xe1,umask=0x1001Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_inserts.ad_uncrduncore ioTransgress Ingress Allocations : AD - Uncreditedevent=0xe1,umask=0x101Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_inserts.akuncore ioTransgress Ingress Allocations : AKevent=0xe1,umask=0x201Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_inserts.akc_uncrduncore ioTransgress Ingress Allocations : AKC - Uncreditedevent=0xe1,umask=0x8001Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_inserts.bl_alluncore ioTransgress Ingress Allocations : BL - Allevent=0xe1,umask=0x4401Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m2p_rxr_inserts.bl_crduncore ioTransgress Ingress Allocations : BL - Creditedevent=0xe1,umask=0x4001Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_inserts.bl_uncrduncore ioTransgress Ingress Allocations : BL - Uncreditedevent=0xe1,umask=0x401Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_inserts.ivuncore ioTransgress Ingress Allocations : IVevent=0xe1,umask=0x801Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_occupancy.ad_alluncore ioTransgress Ingress Occupancy : AD - Allevent=0xe0,umask=0x1101Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m2p_rxr_occupancy.ad_crduncore ioTransgress Ingress Occupancy : AD - Creditedevent=0xe0,umask=0x1001Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_occupancy.ad_uncrduncore ioTransgress Ingress Occupancy : AD - Uncreditedevent=0xe0,umask=0x101Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_occupancy.akuncore ioTransgress Ingress Occupancy : AKevent=0xe0,umask=0x201Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_occupancy.akc_uncrduncore ioTransgress Ingress Occupancy : AKC - Uncreditedevent=0xe0,umask=0x8001Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_occupancy.bl_alluncore ioTransgress Ingress Occupancy : BL - Allevent=0xe0,umask=0x4401Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the mesh : All == Credited + Uncreditedunc_m2p_rxr_occupancy.bl_crduncore ioTransgress Ingress Occupancy : BL - Creditedevent=0xe0,umask=0x2001Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_occupancy.bl_uncrduncore ioTransgress Ingress Occupancy : BL - Uncreditedevent=0xe0,umask=0x401Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2p_rxr_occupancy.ivuncore ioTransgress Ingress Occupancy : IVevent=0xe0,umask=0x801Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshunc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr0uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 0event=0xd0,umask=0x101Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr1uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 1event=0xd0,umask=0x201Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr2uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 2event=0xd0,umask=0x401Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr3uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 3event=0xd0,umask=0x801Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr4uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 4event=0xd0,umask=0x1001Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr5uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 5event=0xd0,umask=0x2001Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr6uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 6event=0xd0,umask=0x4001Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr7uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 7event=0xd0,umask=0x8001Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr0uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 0event=0xd2,umask=0x101Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr1uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 1event=0xd2,umask=0x201Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr2uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 2event=0xd2,umask=0x401Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr3uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 3event=0xd2,umask=0x801Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr4uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 4event=0xd2,umask=0x1001Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr5uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 5event=0xd2,umask=0x2001Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr6uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 6event=0xd2,umask=0x4001Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr7uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 7event=0xd2,umask=0x8001Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr0uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 0event=0xd4,umask=0x101Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr1uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 1event=0xd4,umask=0x201Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr2uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 2event=0xd4,umask=0x401Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr3uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 3event=0xd4,umask=0x801Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr4uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 4event=0xd4,umask=0x1001Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr5uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 5event=0xd4,umask=0x2001Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr6uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 6event=0xd4,umask=0x4001Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr7uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 7event=0xd4,umask=0x8001Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr0uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 0event=0xd6,umask=0x101Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr1uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 1event=0xd6,umask=0x201Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr2uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 2event=0xd6,umask=0x401Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr3uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 3event=0xd6,umask=0x801Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr4uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 4event=0xd6,umask=0x1001Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr5uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 5event=0xd6,umask=0x2001Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr6uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 6event=0xd6,umask=0x4001Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr7uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 7event=0xd6,umask=0x8001Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr10uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 10event=0xd1,umask=0x401Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr8uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 8event=0xd1,umask=0x101Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr9uncore ioStall on No AD Agent0 Transgress Credits : For Transgress 9event=0xd1,umask=0x201Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr10uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 10event=0xd3,umask=0x401Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr8uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 8event=0xd3,umask=0x101Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr9uncore ioStall on No AD Agent1 Transgress Credits : For Transgress 9event=0xd3,umask=0x201Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr10uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 10event=0xd5,umask=0x401Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr8uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 8event=0xd5,umask=0x101Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr9uncore ioStall on No BL Agent0 Transgress Credits : For Transgress 9event=0xd5,umask=0x201Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr10uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 10event=0xd7,umask=0x401Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr8uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 8event=0xd7,umask=0x101Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr9uncore ioStall on No BL Agent1 Transgress Credits : For Transgress 9event=0xd7,umask=0x201Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgressunc_m2p_txc_cycles_full.ad_0uncore ioEgress (to CMS) Cycles Fullevent=0x25,umask=0x101Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_full.ad_1uncore ioEgress (to CMS) Cycles Fullevent=0x25,umask=0x1001Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_full.ak_0uncore ioEgress (to CMS) Cycles Fullevent=0x25,umask=0x201Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_full.ak_1uncore ioEgress (to CMS) Cycles Fullevent=0x25,umask=0x2001Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_full.bl_0uncore ioEgress (to CMS) Cycles Fullevent=0x25,umask=0x401Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_full.bl_1uncore ioEgress (to CMS) Cycles Fullevent=0x25,umask=0x4001Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_full.pmm_block_0uncore ioEgress (to CMS) Cycles Fullevent=0x25,umask=0x8001Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_full.pmm_block_1uncore ioEgress (to CMS) Cycles Fullevent=0x25,umask=0x801Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agentunc_m2p_txc_cycles_ne.ad_0uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,umask=0x101Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_cycles_ne.ad_1uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,umask=0x1001Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_cycles_ne.ak_0uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,umask=0x201Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_cycles_ne.ak_1uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,umask=0x2001Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_cycles_ne.bl_0uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,umask=0x401Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_cycles_ne.bl_1uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,umask=0x4001Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_cycles_ne.pmm_distress_0uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,umask=0x8001Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_cycles_ne.pmm_distress_1uncore ioEgress (to CMS) Cycles Not Emptyevent=0x23,umask=0x801Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple egress buffers can be tracked at a given time using multiple countersunc_m2p_txc_inserts.ad_0uncore ioEgress (to CMS) Ingressevent=0x24,umask=0x101Egress (to CMS) Ingress : Counts the number of number of messages inserted into the  the M2PCIe Egress queue.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancyunc_m2p_txc_inserts.ad_1uncore ioEgress (to CMS) Ingressevent=0x24,umask=0x1001Egress (to CMS) Ingress : Counts the number of number of messages inserted into the  the M2PCIe Egress queue.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancyunc_m2p_txc_inserts.ak_crd_0uncore ioEgress (to CMS) Ingressevent=0x24,umask=0x801Egress (to CMS) Ingress : Counts the number of number of messages inserted into the  the M2PCIe Egress queue.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancyunc_m2p_txc_inserts.ak_crd_1uncore ioEgress (to CMS) Ingressevent=0x24,umask=0x8001Egress (to CMS) Ingress : Counts the number of number of messages inserted into the  the M2PCIe Egress queue.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancyunc_m2p_txc_inserts.bl_0uncore ioEgress (to CMS) Ingressevent=0x24,umask=0x401Egress (to CMS) Ingress : Counts the number of number of messages inserted into the  the M2PCIe Egress queue.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancyunc_m2p_txc_inserts.bl_1uncore ioEgress (to CMS) Ingressevent=0x24,umask=0x4001Egress (to CMS) Ingress : Counts the number of number of messages inserted into the  the M2PCIe Egress queue.  This tracks messages for one of the two CMS ports that are used by the M2PCIe agent.  This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancyunc_m2p_txr_horz_ads_used.ad_alluncore ioCMS Horizontal ADS Used : AD - Allevent=0xa6,umask=0x1101CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m2p_txr_horz_ads_used.ad_crduncore ioCMS Horizontal ADS Used : AD - Creditedevent=0xa6,umask=0x1001CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2p_txr_horz_ads_used.ad_uncrduncore ioCMS Horizontal ADS Used : AD - Uncreditedevent=0xa6,umask=0x101CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2p_txr_horz_ads_used.bl_alluncore ioCMS Horizontal ADS Used : BL - Allevent=0xa6,umask=0x4401CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m2p_txr_horz_ads_used.bl_crduncore ioCMS Horizontal ADS Used : BL - Creditedevent=0xa6,umask=0x4001CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2p_txr_horz_ads_used.bl_uncrduncore ioCMS Horizontal ADS Used : BL - Uncreditedevent=0xa6,umask=0x401CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2p_txr_horz_bypass.ad_alluncore ioCMS Horizontal Bypass Used : AD - Allevent=0xa7,umask=0x1101CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m2p_txr_horz_bypass.ad_crduncore ioCMS Horizontal Bypass Used : AD - Creditedevent=0xa7,umask=0x1001CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2p_txr_horz_bypass.ad_uncrduncore ioCMS Horizontal Bypass Used : AD - Uncreditedevent=0xa7,umask=0x101CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2p_txr_horz_bypass.akuncore ioCMS Horizontal Bypass Used : AKevent=0xa7,umask=0x201CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2p_txr_horz_bypass.akc_uncrduncore ioCMS Horizontal Bypass Used : AKC - Uncreditedevent=0xa7,umask=0x8001CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2p_txr_horz_bypass.bl_alluncore ioCMS Horizontal Bypass Used : BL - Allevent=0xa7,umask=0x4401CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncreditedunc_m2p_txr_horz_bypass.bl_crduncore ioCMS Horizontal Bypass Used : BL - Creditedevent=0xa7,umask=0x4001CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2p_txr_horz_bypass.bl_uncrduncore ioCMS Horizontal Bypass Used : BL - Uncreditedevent=0xa7,umask=0x401CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2p_txr_horz_bypass.ivuncore ioCMS Horizontal Bypass Used : IVevent=0xa7,umask=0x801CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agentunc_m2p_txr_horz_cycles_full.ad_alluncore ioCycles CMS Horizontal Egress Queue is Full : AD - Allevent=0xa2,umask=0x1101Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2p_txr_horz_cycles_full.ad_crduncore ioCycles CMS Horizontal Egress Queue is Full : AD - Creditedevent=0xa2,umask=0x1001Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_full.ad_uncrduncore ioCycles CMS Horizontal Egress Queue is Full : AD - Uncreditedevent=0xa2,umask=0x101Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_full.akuncore ioCycles CMS Horizontal Egress Queue is Full : AKevent=0xa2,umask=0x201Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_full.akc_uncrduncore ioCycles CMS Horizontal Egress Queue is Full : AKC - Uncreditedevent=0xa2,umask=0x8001Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_full.bl_alluncore ioCycles CMS Horizontal Egress Queue is Full : BL - Allevent=0xa2,umask=0x4401Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2p_txr_horz_cycles_full.bl_crduncore ioCycles CMS Horizontal Egress Queue is Full : BL - Creditedevent=0xa2,umask=0x4001Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_full.bl_uncrduncore ioCycles CMS Horizontal Egress Queue is Full : BL - Uncreditedevent=0xa2,umask=0x401Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_full.ivuncore ioCycles CMS Horizontal Egress Queue is Full : IVevent=0xa2,umask=0x801Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_ne.ad_alluncore ioCycles CMS Horizontal Egress Queue is Not Empty : AD - Allevent=0xa3,umask=0x1101Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2p_txr_horz_cycles_ne.ad_crduncore ioCycles CMS Horizontal Egress Queue is Not Empty : AD - Creditedevent=0xa3,umask=0x1001Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_ne.ad_uncrduncore ioCycles CMS Horizontal Egress Queue is Not Empty : AD - Uncreditedevent=0xa3,umask=0x101Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_ne.akuncore ioCycles CMS Horizontal Egress Queue is Not Empty : AKevent=0xa3,umask=0x201Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_ne.akc_uncrduncore ioCycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncreditedevent=0xa3,umask=0x8001Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_ne.bl_alluncore ioCycles CMS Horizontal Egress Queue is Not Empty : BL - Allevent=0xa3,umask=0x4401Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2p_txr_horz_cycles_ne.bl_crduncore ioCycles CMS Horizontal Egress Queue is Not Empty : BL - Creditedevent=0xa3,umask=0x4001Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_ne.bl_uncrduncore ioCycles CMS Horizontal Egress Queue is Not Empty : BL - Uncreditedevent=0xa3,umask=0x401Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_cycles_ne.ivuncore ioCycles CMS Horizontal Egress Queue is Not Empty : IVevent=0xa3,umask=0x801Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty.  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_inserts.ad_alluncore ioCMS Horizontal Egress Inserts : AD - Allevent=0xa1,umask=0x1101CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2p_txr_horz_inserts.ad_crduncore ioCMS Horizontal Egress Inserts : AD - Creditedevent=0xa1,umask=0x1001CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_inserts.ad_uncrduncore ioCMS Horizontal Egress Inserts : AD - Uncreditedevent=0xa1,umask=0x101CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_inserts.akuncore ioCMS Horizontal Egress Inserts : AKevent=0xa1,umask=0x201CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_inserts.akc_uncrduncore ioCMS Horizontal Egress Inserts : AKC - Uncreditedevent=0xa1,umask=0x8001CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_inserts.bl_alluncore ioCMS Horizontal Egress Inserts : BL - Allevent=0xa1,umask=0x4401CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2p_txr_horz_inserts.bl_crduncore ioCMS Horizontal Egress Inserts : BL - Creditedevent=0xa1,umask=0x4001CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_inserts.bl_uncrduncore ioCMS Horizontal Egress Inserts : BL - Uncreditedevent=0xa1,umask=0x401CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_inserts.ivuncore ioCMS Horizontal Egress Inserts : IVevent=0xa1,umask=0x801CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_nack.ad_alluncore ioCMS Horizontal Egress NACKs : AD - Allevent=0xa4,umask=0x1101CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncreditedunc_m2p_txr_horz_nack.ad_crduncore ioCMS Horizontal Egress NACKs : AD - Creditedevent=0xa4,umask=0x1001CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2p_txr_horz_nack.ad_uncrduncore ioCMS Horizontal Egress NACKs : AD - Uncreditedevent=0xa4,umask=0x101CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2p_txr_horz_nack.akuncore ioCMS Horizontal Egress NACKs : AKevent=0xa4,umask=0x201CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2p_txr_horz_nack.akc_uncrduncore ioCMS Horizontal Egress NACKs : AKC - Uncreditedevent=0xa4,umask=0x8001CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2p_txr_horz_nack.bl_alluncore ioCMS Horizontal Egress NACKs : BL - Allevent=0xa4,umask=0x4401CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncreditedunc_m2p_txr_horz_nack.bl_crduncore ioCMS Horizontal Egress NACKs : BL - Creditedevent=0xa4,umask=0x4001CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2p_txr_horz_nack.bl_uncrduncore ioCMS Horizontal Egress NACKs : BL - Uncreditedevent=0xa4,umask=0x401CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2p_txr_horz_nack.ivuncore ioCMS Horizontal Egress NACKs : IVevent=0xa4,umask=0x801CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ringunc_m2p_txr_horz_occupancy.ad_alluncore ioCMS Horizontal Egress Occupancy : AD - Allevent=0xa0,umask=0x1101CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2p_txr_horz_occupancy.ad_crduncore ioCMS Horizontal Egress Occupancy : AD - Creditedevent=0xa0,umask=0x1001CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_occupancy.ad_uncrduncore ioCMS Horizontal Egress Occupancy : AD - Uncreditedevent=0xa0,umask=0x101CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_occupancy.akuncore ioCMS Horizontal Egress Occupancy : AKevent=0xa0,umask=0x201CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_occupancy.akc_uncrduncore ioCMS Horizontal Egress Occupancy : AKC - Uncreditedevent=0xa0,umask=0x8001CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_occupancy.bl_alluncore ioCMS Horizontal Egress Occupancy : BL - Allevent=0xa0,umask=0x4401CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncreditedunc_m2p_txr_horz_occupancy.bl_crduncore ioCMS Horizontal Egress Occupancy : BL - Creditedevent=0xa0,umask=0x4001CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_occupancy.bl_uncrduncore ioCMS Horizontal Egress Occupancy : BL - Uncreditedevent=0xa0,umask=0x401CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_occupancy.ivuncore ioCMS Horizontal Egress Occupancy : IVevent=0xa0,umask=0x801CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Horizontal Ring on the Meshunc_m2p_txr_horz_starved.ad_alluncore ioCMS Horizontal Egress Injection Starvation : AD - Allevent=0xa5,umask=0x101CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncreditedunc_m2p_txr_horz_starved.ad_uncrduncore ioCMS Horizontal Egress Injection Starvation : AD - Uncreditedevent=0xa5,umask=0x101CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2p_txr_horz_starved.akuncore ioCMS Horizontal Egress Injection Starvation : AKevent=0xa5,umask=0x201CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2p_txr_horz_starved.akc_uncrduncore ioCMS Horizontal Egress Injection Starvation : AKC - Uncreditedevent=0xa5,umask=0x8001CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2p_txr_horz_starved.bl_alluncore ioCMS Horizontal Egress Injection Starvation : BL - Allevent=0xa5,umask=0x401CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncreditedunc_m2p_txr_horz_starved.bl_uncrduncore ioCMS Horizontal Egress Injection Starvation : BL - Uncreditedevent=0xa5,umask=0x401CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2p_txr_horz_starved.ivuncore ioCMS Horizontal Egress Injection Starvation : IVevent=0xa5,umask=0x801CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation.  This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of timeunc_m2p_txr_vert_ads_used.ad_ag0uncore ioCMS Vertical ADS Used : AD - Agent 0event=0x9c,umask=0x101CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2p_txr_vert_ads_used.ad_ag1uncore ioCMS Vertical ADS Used : AD - Agent 1event=0x9c,umask=0x1001CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2p_txr_vert_ads_used.bl_ag0uncore ioCMS Vertical ADS Used : BL - Agent 0event=0x9c,umask=0x401CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2p_txr_vert_ads_used.bl_ag1uncore ioCMS Vertical ADS Used : BL - Agent 1event=0x9c,umask=0x4001CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass.ad_ag0uncore ioCMS Vertical ADS Used : AD - Agent 0event=0x9d,umask=0x101CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass.ad_ag1uncore ioCMS Vertical ADS Used : AD - Agent 1event=0x9d,umask=0x1001CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass.ak_ag0uncore ioCMS Vertical ADS Used : AK - Agent 0event=0x9d,umask=0x201CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass.ak_ag1uncore ioCMS Vertical ADS Used : AK - Agent 1event=0x9d,umask=0x2001CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass.bl_ag0uncore ioCMS Vertical ADS Used : BL - Agent 0event=0x9d,umask=0x401CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass.bl_ag1uncore ioCMS Vertical ADS Used : BL - Agent 1event=0x9d,umask=0x4001CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass.iv_ag1uncore ioCMS Vertical ADS Used : IV - Agent 1event=0x9d,umask=0x801CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass_1.akc_ag0uncore ioCMS Vertical ADS Used : AKC - Agent 0event=0x9e,umask=0x101CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_bypass_1.akc_ag1uncore ioCMS Vertical ADS Used : AKC - Agent 1event=0x9e,umask=0x201CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agentunc_m2p_txr_vert_cycles_full0.ad_ag0uncore ioCycles CMS Vertical Egress Queue Is Full : AD - Agent 0event=0x94,umask=0x101Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2p_txr_vert_cycles_full0.ad_ag1uncore ioCycles CMS Vertical Egress Queue Is Full : AD - Agent 1event=0x94,umask=0x1001Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2p_txr_vert_cycles_full0.ak_ag0uncore ioCycles CMS Vertical Egress Queue Is Full : AK - Agent 0event=0x94,umask=0x201Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2p_txr_vert_cycles_full0.ak_ag1uncore ioCycles CMS Vertical Egress Queue Is Full : AK - Agent 1event=0x94,umask=0x2001Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m2p_txr_vert_cycles_full0.bl_ag0uncore ioCycles CMS Vertical Egress Queue Is Full : BL - Agent 0event=0x94,umask=0x401Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2p_txr_vert_cycles_full0.bl_ag1uncore ioCycles CMS Vertical Egress Queue Is Full : BL - Agent 1event=0x94,umask=0x4001Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2p_txr_vert_cycles_full0.iv_ag0uncore ioCycles CMS Vertical Egress Queue Is Full : IV - Agent 0event=0x94,umask=0x801Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2p_txr_vert_cycles_full1.akc_ag0uncore ioCycles CMS Vertical Egress Queue Is Full : AKC - Agent 0event=0x95,umask=0x101Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2p_txr_vert_cycles_full1.akc_ag1uncore ioCycles CMS Vertical Egress Queue Is Full : AKC - Agent 1event=0x95,umask=0x201Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2p_txr_vert_cycles_ne0.ad_ag0uncore ioCycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0event=0x96,umask=0x101Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2p_txr_vert_cycles_ne0.ad_ag1uncore ioCycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1event=0x96,umask=0x1001Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2p_txr_vert_cycles_ne0.ak_ag0uncore ioCycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0event=0x96,umask=0x201Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2p_txr_vert_cycles_ne0.ak_ag1uncore ioCycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1event=0x96,umask=0x2001Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m2p_txr_vert_cycles_ne0.bl_ag0uncore ioCycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0event=0x96,umask=0x401Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2p_txr_vert_cycles_ne0.bl_ag1uncore ioCycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1event=0x96,umask=0x4001Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2p_txr_vert_cycles_ne0.iv_ag0uncore ioCycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0event=0x96,umask=0x801Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2p_txr_vert_cycles_ne1.akc_ag0uncore ioCycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0event=0x97,umask=0x101Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2p_txr_vert_cycles_ne1.akc_ag1uncore ioCycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1event=0x97,umask=0x201Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2p_txr_vert_inserts0.ad_ag0uncore ioCMS Vert Egress Allocations : AD - Agent 0event=0x92,umask=0x101CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2p_txr_vert_inserts0.ad_ag1uncore ioCMS Vert Egress Allocations : AD - Agent 1event=0x92,umask=0x1001CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2p_txr_vert_inserts0.ak_ag0uncore ioCMS Vert Egress Allocations : AK - Agent 0event=0x92,umask=0x201CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2p_txr_vert_inserts0.ak_ag1uncore ioCMS Vert Egress Allocations : AK - Agent 1event=0x92,umask=0x2001CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m2p_txr_vert_inserts0.bl_ag0uncore ioCMS Vert Egress Allocations : BL - Agent 0event=0x92,umask=0x401CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2p_txr_vert_inserts0.bl_ag1uncore ioCMS Vert Egress Allocations : BL - Agent 1event=0x92,umask=0x4001CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2p_txr_vert_inserts0.iv_ag0uncore ioCMS Vert Egress Allocations : IV - Agent 0event=0x92,umask=0x801CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2p_txr_vert_inserts1.akc_ag0uncore ioCMS Vert Egress Allocations : AKC - Agent 0event=0x93,umask=0x101CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2p_txr_vert_inserts1.akc_ag1uncore ioCMS Vert Egress Allocations : AKC - Agent 1event=0x93,umask=0x201CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress.  The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2p_txr_vert_nack0.ad_ag0uncore ioCMS Vertical Egress NACKs : AD - Agent 0event=0x98,umask=0x101CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_nack0.ad_ag1uncore ioCMS Vertical Egress NACKs : AD - Agent 1event=0x98,umask=0x1001CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_nack0.ak_ag0uncore ioCMS Vertical Egress NACKs : AK - Agent 0event=0x98,umask=0x201CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_nack0.ak_ag1uncore ioCMS Vertical Egress NACKs : AK - Agent 1event=0x98,umask=0x2001CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_nack0.bl_ag0uncore ioCMS Vertical Egress NACKs : BL - Agent 0event=0x98,umask=0x401CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_nack0.bl_ag1uncore ioCMS Vertical Egress NACKs : BL - Agent 1event=0x98,umask=0x4001CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_nack0.iv_ag0uncore ioCMS Vertical Egress NACKs : IVevent=0x98,umask=0x801CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_nack1.akc_ag0uncore ioCMS Vertical Egress NACKs : AKC - Agent 0event=0x99,umask=0x101CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_nack1.akc_ag1uncore ioCMS Vertical Egress NACKs : AKC - Agent 1event=0x99,umask=0x201CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ringunc_m2p_txr_vert_occupancy0.ad_ag0uncore ioCMS Vert Egress Occupancy : AD - Agent 0event=0x90,umask=0x101CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2p_txr_vert_occupancy0.ad_ag1uncore ioCMS Vert Egress Occupancy : AD - Agent 1event=0x90,umask=0x1001CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring.  This is commonly used for outbound requestsunc_m2p_txr_vert_occupancy0.ak_ag0uncore ioCMS Vert Egress Occupancy : AK - Agent 0event=0x90,umask=0x201CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2p_txr_vert_occupancy0.ak_ag1uncore ioCMS Vert Egress Occupancy : AK - Agent 1event=0x90,umask=0x2001CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ringunc_m2p_txr_vert_occupancy0.bl_ag0uncore ioCMS Vert Egress Occupancy : BL - Agent 0event=0x90,umask=0x401CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring.  This is commonly used to send data from the cache to various destinationsunc_m2p_txr_vert_occupancy0.bl_ag1uncore ioCMS Vert Egress Occupancy : BL - Agent 1event=0x90,umask=0x4001CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring.  This is commonly used for transferring writeback data to the cacheunc_m2p_txr_vert_occupancy0.iv_ag0uncore ioCMS Vert Egress Occupancy : IV - Agent 0event=0x90,umask=0x801CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring.  This is commonly used for snoops to the coresunc_m2p_txr_vert_occupancy1.akc_ag0uncore ioCMS Vert Egress Occupancy : AKC - Agent 0event=0x91,umask=0x101CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring.  Some example include outbound requests, snoop requests, and snoop responsesunc_m2p_txr_vert_occupancy1.akc_ag1uncore ioCMS Vert Egress Occupancy : AKC - Agent 1event=0x91,umask=0x201CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop  The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring.  This is commonly used for credit returns and GO responsesunc_m2p_txr_vert_starved0.ad_ag0uncore ioCMS Vertical Egress Injection Starvation : AD - Agent 0event=0x9a,umask=0x101CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved0.ad_ag1uncore ioCMS Vertical Egress Injection Starvation : AD - Agent 1event=0x9a,umask=0x1001CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved0.ak_ag0uncore ioCMS Vertical Egress Injection Starvation : AK - Agent 0event=0x9a,umask=0x201CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved0.ak_ag1uncore ioCMS Vertical Egress Injection Starvation : AK - Agent 1event=0x9a,umask=0x2001CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved0.bl_ag0uncore ioCMS Vertical Egress Injection Starvation : BL - Agent 0event=0x9a,umask=0x401CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved0.bl_ag1uncore ioCMS Vertical Egress Injection Starvation : BL - Agent 1event=0x9a,umask=0x4001CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved0.iv_ag0uncore ioCMS Vertical Egress Injection Starvation : IVevent=0x9a,umask=0x801CMS Vertical Egress Injection Starvation : IV : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved1.akc_ag0uncore ioCMS Vertical Egress Injection Starvation : AKC - Agent 0event=0x9b,umask=0x101CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved1.akc_ag1uncore ioCMS Vertical Egress Injection Starvation : AKC - Agent 1event=0x9b,umask=0x201CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_txr_vert_starved1.tgcuncore ioCMS Vertical Egress Injection Starvation : AKC - Agent 0event=0x9b,umask=0x401CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation.  This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of timeunc_m2p_vert_ring_ad_in_use.dn_evenuncore ioVertical AD Ring In Use : Down and Evenevent=0xb0,umask=0x401Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_ad_in_use.dn_odduncore ioVertical AD Ring In Use : Down and Oddevent=0xb0,umask=0x801Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_ad_in_use.up_evenuncore ioVertical AD Ring In Use : Up and Evenevent=0xb0,umask=0x101Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_ad_in_use.up_odduncore ioVertical AD Ring In Use : Up and Oddevent=0xb0,umask=0x201Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings  -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_akc_in_use.dn_evenuncore ioVertical AKC Ring In Use : Down and Evenevent=0xb4,umask=0x401Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_akc_in_use.dn_odduncore ioVertical AKC Ring In Use : Down and Oddevent=0xb4,umask=0x801Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_akc_in_use.up_evenuncore ioVertical AKC Ring In Use : Up and Evenevent=0xb4,umask=0x101Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_akc_in_use.up_odduncore ioVertical AKC Ring In Use : Up and Oddevent=0xb4,umask=0x201Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_ak_in_use.dn_evenuncore ioVertical AK Ring In Use : Down and Evenevent=0xb1,umask=0x401Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_ak_in_use.dn_odduncore ioVertical AK Ring In Use : Down and Oddevent=0xb1,umask=0x801Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_ak_in_use.up_evenuncore ioVertical AK Ring In Use : Up and Evenevent=0xb1,umask=0x101Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_ak_in_use.up_odduncore ioVertical AK Ring In Use : Up and Oddevent=0xb1,umask=0x201Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_bl_in_use.dn_evenuncore ioVertical BL Ring in Use : Down and Evenevent=0xb2,umask=0x401Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_bl_in_use.dn_odduncore ioVertical BL Ring in Use : Down and Oddevent=0xb2,umask=0x801Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_bl_in_use.up_evenuncore ioVertical BL Ring in Use : Up and Evenevent=0xb2,umask=0x101Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_bl_in_use.up_odduncore ioVertical BL Ring in Use : Up and Oddevent=0xb2,umask=0x201Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_iv_in_use.dnuncore ioVertical IV Ring in Use : Downevent=0xb3,umask=0x401Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2p_vert_ring_iv_in_use.upuncore ioVertical IV Ring in Use : Upevent=0xb3,umask=0x101Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring.  Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN.  To monitor the Odd ring, they should select both UP_ODD and DN_ODDunc_m2p_vert_ring_tgc_in_use.dn_evenuncore ioVertical TGC Ring In Use : Down and Evenevent=0xb5,umask=0x401Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_tgc_in_use.dn_odduncore ioVertical TGC Ring In Use : Down and Oddevent=0xb5,umask=0x801Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_tgc_in_use.up_evenuncore ioVertical TGC Ring In Use : Up and Evenevent=0xb5,umask=0x101Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m2p_vert_ring_tgc_in_use.up_odduncore ioVertical TGC Ring In Use : Up and Oddevent=0xb5,umask=0x201Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_m_act_count.alluncore memoryDRAM Activate Count : All Activatesevent=0x1,umask=0xb01DRAM Activate Count : All Activates : Counts the number of DRAM Activate commands sent on this channel.  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_m_act_count.bypuncore memoryDRAM Activate Count : Activate due to Bypassevent=0x1,umask=0x801DRAM Activate Count : Activate due to Bypass : Counts the number of DRAM Activate commands sent on this channel.  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_m_cas_count.alluncore memoryAll DRAM CAS commands issuedevent=0x4,umask=0x3f01Counts the total number of DRAM CAS commands issued on this channelunc_m_cas_count.rduncore memoryAll DRAM read CAS commands issued (including underfills)event=0x4,umask=0xf01Counts the total number of DRAM Read CAS commands, w/ and w/o auto-pre, issued on this channel.  This includes underfillsunc_m_cas_count.rd_pre_reguncore memoryDRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/auto-preevent=0x4,umask=0x201DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/auto-pre : DRAM RD_CAS and WR_CAS Commands : Counts the total number or DRAM Read CAS commands issued on this channel.  This includes both regular RD CAS commands as well as those with explicit Precharge.  AutoPre is only used in systems that are using closed page policy.  We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills)unc_m_cas_count.rd_pre_underfilluncore memoryDRAM RD_CAS and WR_CAS Commandsevent=0x4,umask=0x801DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_count.rd_reguncore memoryAll DRAM read CAS commands issued (does not include underfills)event=0x4,umask=0x101Counts the total number of DRAM Read CAS commands issued on this channel.  This includes both regular RD CAS commands as well as those with implicit Precharge.   We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills)unc_m_cas_count.rd_underfilluncore memoryDRAM underfill read CAS commands issuedevent=0x4,umask=0x401Counts the total of DRAM Read CAS commands issued due to an underfillunc_m_cas_count.wruncore memoryAll DRAM write CAS commands issuedevent=0x4,umask=0x3001Counts the total number of DRAM Write CAS commands issued, w/ and w/o auto-pre, on this channelunc_m_cas_count.wr_nonpreuncore memoryDRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-preevent=0x4,umask=0x1001DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre : DRAM RD_CAS and WR_CAS Commandsunc_m_cas_count.wr_preuncore memoryDRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/ auto-preevent=0x4,umask=0x2001DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/ auto-pre : DRAM RD_CAS and WR_CAS Commandsunc_m_clockticks_freerununcore memoryFree running counter that increments for the Memory Controllerevent=0xff,umask=0x1001unc_m_dram_pre_alluncore memoryDRAM Precharge All Commandsevent=0x4401DRAM Precharge All Commands : Counts the number of times that the precharge all command was sentunc_m_dram_refresh.highuncore memoryNumber of DRAM Refreshes Issuedevent=0x45,umask=0x401Number of DRAM Refreshes Issued : Counts the number of refreshes issuedunc_m_dram_refresh.opportunisticuncore memoryNumber of DRAM Refreshes Issuedevent=0x45,umask=0x101Number of DRAM Refreshes Issued : Counts the number of refreshes issuedunc_m_dram_refresh.panicuncore memoryNumber of DRAM Refreshes Issuedevent=0x45,umask=0x201Number of DRAM Refreshes Issued : Counts the number of refreshes issuedunc_m_hclockticksuncore memoryHalf clockticks for IMCevent=0xff01unc_m_parity_errorsuncore memoryUNC_M_PARITY_ERRORSevent=0x2c01unc_m_pcls.rduncore memoryUNC_M_PCLS.RDevent=0xa0,umask=0x101unc_m_pcls.totaluncore memoryUNC_M_PCLS.TOTALevent=0xa0,umask=0x401unc_m_pcls.wruncore memoryUNC_M_PCLS.WRevent=0xa0,umask=0x201unc_m_pmm_cmd1.alluncore memoryPMM Commands : Allevent=0xea,umask=0x101PMM Commands : All : Counts all commands issued to PMMunc_m_pmm_cmd1.miscuncore memoryPMM Commands : Misc Commands (error, flow ACKs)event=0xea,umask=0x8001unc_m_pmm_cmd1.misc_gntuncore memoryPMM Commands : Misc GNTsevent=0xea,umask=0x4001unc_m_pmm_cmd1.rduncore memoryPMM Commands : Reads - RPQevent=0xea,umask=0x201PMM Commands : Reads - RPQ : Counts read requests issued to the PMM RPQunc_m_pmm_cmd1.rpq_gntsuncore memoryPMM Commands : RPQ GNTsevent=0xea,umask=0x1001unc_m_pmm_cmd1.ufill_rduncore memoryPMM Commands : Underfill readsevent=0xea,umask=0x801PMM Commands : Underfill reads : Counts underfill read commands, due to a partial write, issued to PMMunc_m_pmm_cmd1.wpq_gntsuncore memoryPMM Commands : Underfill GNTsevent=0xea,umask=0x2001unc_m_pmm_cmd1.wruncore memoryPMM Commands : Writesevent=0xea,umask=0x401PMM Commands : Writes : Counts write commands issued to PMMunc_m_pmm_cmd2.nodata_expuncore memoryPMM Commands - Part 2 : Expected No data packet (ERID matched NDP encoding)event=0xeb,umask=0x201unc_m_pmm_cmd2.nodata_unexpuncore memoryPMM Commands - Part 2 : Unexpected No data packet (ERID matched a Read, but data was a NDP)event=0xeb,umask=0x401unc_m_pmm_cmd2.opp_rduncore memoryPMM Commands - Part 2 : Opportunistic Readsevent=0xeb,umask=0x101unc_m_pmm_cmd2.pmm_ecc_erroruncore memoryPMM Commands - Part 2 : ECC Errorsevent=0xeb,umask=0x2001unc_m_pmm_cmd2.pmm_erid_erroruncore memoryPMM Commands - Part 2 : ERID detectable parity errorevent=0xeb,umask=0x4001unc_m_pmm_cmd2.pmm_erid_starveduncore memoryPMM Commands - Part 2event=0xeb,umask=0x8001unc_m_pmm_cmd2.reqs_slot0uncore memoryPMM Commands - Part 2 : Read Requests - Slot 0event=0xeb,umask=0x801unc_m_pmm_cmd2.reqs_slot1uncore memoryPMM Commands - Part 2 : Read Requests - Slot 1event=0xeb,umask=0x1001unc_m_pmm_rpq_insertsuncore memoryPMM Read Queue Insertsevent=0xe301PMM Read Queue Inserts : Counts number of read requests allocated in the PMM Read Pending Queue.   This includes both ISOCH and non-ISOCH requestsunc_m_pmm_rpq_occupancy.alluncore memoryPMM Read Pending Queue Occupancyevent=0xe0,umask=0x101PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_rpq_occupancy.gnt_waituncore memoryPMM Read Pending Queue Occupancyevent=0xe0,umask=0x401PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_rpq_occupancy.no_gntuncore memoryPMM Read Pending Queue Occupancyevent=0xe0,umask=0x201PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queueunc_m_pmm_wpq_flushuncore memoryUNC_M_PMM_WPQ_FLUSHevent=0xe801unc_m_pmm_wpq_flush_cycuncore memoryUNC_M_PMM_WPQ_FLUSH_CYCevent=0xe901unc_m_pmm_wpq_insertsuncore memoryPMM Write Queue Insertsevent=0xe701PMM Write Queue Inserts : Counts number of  write requests allocated in the PMM Write Pending Queueunc_m_pmm_wpq_occupancy.alluncore memoryPMM Write Pending Queue Occupancyevent=0xe4,umask=0x101PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queueunc_m_pmm_wpq_occupancy.casuncore memoryPMM Write Pending Queue Occupancyevent=0xe4,umask=0x201PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queueunc_m_pmm_wpq_occupancy.pwruncore memoryPMM Write Pending Queue Occupancyevent=0xe4,umask=0x401PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queueunc_m_power_throttle_cycles.slot0uncore memoryThrottle Cycles for Rank 0event=0x46,umask=0x101Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1. : Thermal throttling is performed per DIMM.  We support 3 DIMMs per channel.  This ID allows us to filter by IDunc_m_power_throttle_cycles.slot1uncore memoryThrottle Cycles for Rank 0event=0x46,umask=0x201Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_pre_count.alluncore memoryDRAM Precharge commandsevent=0x2,umask=0x1c01DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.page_missuncore memoryDRAM Precharge commands. : Precharge due to page missevent=0x2,umask=0xc01DRAM Precharge commands. : Precharge due to page miss : Counts the number of DRAM Precharge commands sent on this channel. : Pages Misses are due to precharges from bank scheduler (rd/wr requests)unc_m_pre_count.pgtuncore memoryDRAM Precharge commands. : Precharge due to page tableevent=0x2,umask=0x1001DRAM Precharge commands. : Precharge due to page table : Counts the number of DRAM Precharge commands sent on this channel. : Precharges from Page Tableunc_m_pre_count.rduncore memoryDRAM Precharge commands. : Precharge due to readevent=0x2,umask=0x401DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank schedulerunc_m_pre_count.wruncore memoryDRAM Precharge commands. : Precharge due to writeevent=0x2,umask=0x801DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank schedulerunc_m_rdb_fulluncore memoryRead Data Buffer Fullevent=0x1901unc_m_rdb_insertsuncore memoryRead Data Buffer Insertsevent=0x1701unc_m_rdb_not_emptyuncore memoryRead Data Buffer Not Emptyevent=0x1801unc_m_rdb_occupancyuncore memoryRead Data Buffer Occupancyevent=0x1a01unc_m_rpq_cycles_full_pch0uncore memoryRead Pending Queue Full Cyclesevent=0x1201Read Pending Queue Full Cycles : Counts the number of cycles when the Read Pending Queue is full.  When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC.  This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead.  We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM.  This event only tracks non-ISOC queue entriesunc_m_rpq_cycles_full_pch1uncore memoryRead Pending Queue Full Cyclesevent=0x1501Read Pending Queue Full Cycles : Counts the number of cycles when the Read Pending Queue is full.  When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC.  This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead.  We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM.  This event only tracks non-ISOC queue entriesunc_m_rpq_cycles_ne.pch0uncore memoryRead Pending Queue Not Emptyevent=0x11,umask=0x101Read Pending Queue Not Empty : Counts the number of cycles that the Read Pending Queue is not empty.  This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after the CAS command has been issued to memory.  This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requestsunc_m_rpq_cycles_ne.pch1uncore memoryRead Pending Queue Not Emptyevent=0x11,umask=0x201Read Pending Queue Not Empty : Counts the number of cycles that the Read Pending Queue is not empty.  This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after the CAS command has been issued to memory.  This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requestsunc_m_sb_accesses.acceptsuncore memoryScoreboard Accesses : Scoreboard Accesses Acceptedevent=0xd2,umask=0x501unc_m_sb_accesses.fmrd_cmpsuncore memoryThis event is deprecatedevent=0xd2,umask=0x4011unc_m_sb_accesses.fmwr_cmpsuncore memoryThis event is deprecatedevent=0xd2,umask=0x8011unc_m_sb_accesses.nmrd_cmpsuncore memoryThis event is deprecatedevent=0xd2,umask=0x1011unc_m_sb_accesses.nmwr_cmpsuncore memoryThis event is deprecatedevent=0xd2,umask=0x2011unc_m_sb_accesses.rejectsuncore memoryScoreboard Accesses : Scoreboard Accesses Rejectedevent=0xd2,umask=0xa01unc_m_sb_canary.fmrd_starveduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_RD_STARVEDevent=0xd9,umask=0x2011unc_m_sb_canary.fmtgrwr_starveduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_TGR_WR_STARVEDevent=0xd9,umask=0x8011unc_m_sb_canary.fmwr_starveduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_WR_STARVEDevent=0xd9,umask=0x4011unc_m_sb_canary.nmrd_starveduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_CANARY.NM_RD_STARVEDevent=0xd9,umask=0x811unc_m_sb_canary.nmwr_starveduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_CANARY.NM_WR_STARVEDevent=0xd9,umask=0x1011unc_m_sb_pref_inserts.pmmuncore memoryScoreboard Prefetch Inserts : Persistent Memevent=0xda,umask=0x401unc_m_sb_pref_occupancy.pmemuncore memoryThis event is deprecated. Refer to new event UNC_M_SB_PREF_OCCUPANCY.PMMevent=0xdb,umask=0x411unc_m_sb_pref_occupancy.pmmuncore memoryScoreboard Prefetch Occupancy : Persistent Memevent=0xdb,umask=0x401unc_m_sb_strv_alloc.fmrduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_RDevent=0xd7,umask=0x211unc_m_sb_strv_alloc.fmtgruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_TGRevent=0xd7,umask=0x1011unc_m_sb_strv_alloc.fmwruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_WRevent=0xd7,umask=0x811unc_m_sb_strv_alloc.nmrduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.NM_RDevent=0xd7,umask=0x111unc_m_sb_strv_alloc.nmwruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.NM_WRevent=0xd7,umask=0x411unc_m_sb_strv_dealloc.fmrduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_RDevent=0xde,umask=0x211unc_m_sb_strv_dealloc.fmtgruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_TGRevent=0xde,umask=0x1011unc_m_sb_strv_dealloc.fmwruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_WRevent=0xde,umask=0x811unc_m_sb_strv_dealloc.nmrduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.NM_RDevent=0xde,umask=0x111unc_m_sb_strv_dealloc.nmwruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.NM_WRevent=0xde,umask=0x411unc_m_sb_strv_occ.fmrduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_RDevent=0xd8,umask=0x211unc_m_sb_strv_occ.fmtgruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_TGRevent=0xd8,umask=0x1011unc_m_sb_strv_occ.fmwruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_WRevent=0xd8,umask=0x811unc_m_sb_strv_occ.nmrduncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.NM_RDevent=0xd8,umask=0x111unc_m_sb_strv_occ.nmwruncore memoryThis event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.NM_WRevent=0xd8,umask=0x411unc_m_tagchk.hituncore memory2LM Tag Check : Hit in Near Memory Cacheevent=0xd3,umask=0x101unc_m_tagchk.miss_cleanuncore memory2LM Tag Check : Miss, no data in this lineevent=0xd3,umask=0x201unc_m_tagchk.miss_dirtyuncore memory2LM Tag Check : Miss, existing data may be evicted to Far Memoryevent=0xd3,umask=0x401unc_m_tagchk.nm_rd_hituncore memory2LM Tag Check : Read Hit in Near Memory Cacheevent=0xd3,umask=0x801unc_m_tagchk.nm_wr_hituncore memory2LM Tag Check : Write Hit in Near Memory Cacheevent=0xd3,umask=0x1001unc_m_wpq_cycles_full_pch0uncore memoryWrite Pending Queue Full Cyclesevent=0x2201Write Pending Queue Full Cycles : Counts the number of cycles when the Write Pending Queue is full.  When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC.  This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overheadunc_m_wpq_cycles_full_pch1uncore memoryWrite Pending Queue Full Cyclesevent=0x1601Write Pending Queue Full Cycles : Counts the number of cycles when the Write Pending Queue is full.  When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC.  This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overheadunc_m_wpq_cycles_ne.pch0uncore memoryWrite Pending Queue Not Emptyevent=0x21,umask=0x101Write Pending Queue Not Empty : Counts the number of cycles that the Write Pending Queue is not empty.  This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latenciesunc_m_wpq_cycles_ne.pch1uncore memoryWrite Pending Queue Not Emptyevent=0x21,umask=0x201Write Pending Queue Not Empty : Counts the number of cycles that the Write Pending Queue is not empty.  This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latenciesunc_m_wpq_read_hit.pch0uncore memoryWrite Pending Queue CAM Matchevent=0x23,umask=0x101Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_m_wpq_read_hit.pch1uncore memoryWrite Pending Queue CAM Matchevent=0x23,umask=0x201Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_m_wpq_write_hit.pch0uncore memoryWrite Pending Queue CAM Matchevent=0x24,umask=0x101Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_m_wpq_write_hit.pch1uncore memoryWrite Pending Queue CAM Matchevent=0x24,umask=0x201Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue).  The iMC allows writes and reads to pass up other writes to different addresses.  Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address.  When reads hit, they are able to directly pull their data from the WPQ instead of going to memory.  Writes that hit will overwrite the existing data.  Partial writes that hit will not need to do underfill reads and will simply update their relevant sectionsunc_p_clockticksuncore powerClockticks of the power control unit (PCU)event=001Clockticks of the power control unit (PCU) : The PCU runs off a fixed 1 GHz clock.  This event counts the number of pclk cycles measured while the counter was enabled.  The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall timeunc_p_pkg_residency_c3_cyclesuncore powerPackage C State Residency - C3event=0x2c01Package C State Residency - C3 : Counts the number of cycles when the package was in C3.  This event can be used in conjunction with edge detect to count C3 entrances (or exits using invert).  Residency events do not include transition timesunc_p_power_state_occupancy.cores_c0uncore powerNumber of cores in C-State : C0 and C1event=0x8001Number of cores in C-State : C0 and C1 : This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_power_state_occupancy.cores_c3uncore powerNumber of cores in C-State : C3event=0x8001Number of cores in C-State : C3 : This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_power_state_occupancy.cores_c6uncore powerNumber of cores in C-State : C6 and C7event=0x8001Number of cores in C-State : C6 and C7 : This is an occupancy event that tracks the number of cores that are in the chosen C-State.  It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsdtlb_load_misses.walk_completed_1gvirtual memoryPage walks completed due to a demand data load to a 1G pageevent=0x8,period=100003,umask=0x800Counts completed page walks  (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultdtlb_store_misses.walk_completed_1gvirtual memoryPage walks completed due to a demand data store to a 1G pageevent=0x49,period=100003,umask=0x800Counts completed page walks  (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a faultl1d.replacementcacheL1D data line replacementsevent=0x51,period=2000003,umask=0x100Counts the number of lines brought into the L1 data cachel1d_pend_miss.fb_fullcacheCycles a demand request was blocked due to Fill Buffers unavailabilityevent=0x48,cmask=1,period=2000003,umask=0x200Cycles a demand request was blocked due to Fill Buffers unavailabilityl1d_pend_miss.pending_cycles_anycacheCycles with L1D load Misses outstanding from any thread on physical coreevent=0x48,any=1,cmask=1,period=2000003,umask=0x100Cycles with L1D load Misses outstanding from any thread on physical corel2_l1d_wb_rqsts.allcacheNot rejected writebacks from L1D to L2 cache lines in any stateevent=0x28,period=200003,umask=0xf00l2_l1d_wb_rqsts.hit_ecacheNot rejected writebacks from L1D to L2 cache lines in E stateevent=0x28,period=200003,umask=0x400Not rejected writebacks from L1D to L2 cache lines in E statel2_l1d_wb_rqsts.hit_mcacheNot rejected writebacks from L1D to L2 cache lines in M stateevent=0x28,period=200003,umask=0x800Not rejected writebacks from L1D to L2 cache lines in M statel2_l1d_wb_rqsts.misscacheCount the number of modified Lines evicted from L1 and missed L2. (Non-rejected WBs from the DCU.)event=0x28,period=200003,umask=0x100Not rejected writebacks that missed LLCl2_lines_in.allcacheL2 cache lines filling L2event=0xf1,period=100003,umask=0x700L2 cache lines filling L2l2_lines_out.demand_cleancacheClean L2 cache lines evicted by demandevent=0xf2,period=100003,umask=0x100Clean L2 cache lines evicted by demandl2_lines_out.demand_dirtycacheDirty L2 cache lines evicted by demandevent=0xf2,period=100003,umask=0x200Dirty L2 cache lines evicted by demandl2_lines_out.dirty_allcacheDirty L2 cache lines filling the L2event=0xf2,period=100003,umask=0xa00Dirty L2 cache lines filling the L2l2_lines_out.pf_cleancacheClean L2 cache lines evicted by L2 prefetchevent=0xf2,period=100003,umask=0x400Clean L2 cache lines evicted by the MLC prefetcherl2_lines_out.pf_dirtycacheDirty L2 cache lines evicted by L2 prefetchevent=0xf2,period=100003,umask=0x800Dirty L2 cache lines evicted by the MLC prefetcherl2_rqsts.all_code_rdcacheL2 code requestsevent=0x24,period=200003,umask=0x3000Counts all L2 code requestsl2_rqsts.all_demand_data_rdcacheDemand Data Read requestsevent=0x24,period=200003,umask=0x300Counts any demand and L1 HW prefetch data load requests to L2l2_rqsts.all_pfcacheRequests from L2 hardware prefetchersevent=0x24,period=200003,umask=0xc000Counts all L2 HW prefetcher requestsl2_rqsts.all_rfocacheRFO requests to L2 cacheevent=0x24,period=200003,umask=0xc00Counts all L2 store RFO requestsl2_rqsts.code_rd_hitcacheL2 cache hits when fetching instructions, code readsevent=0x24,period=200003,umask=0x1000Number of instruction fetches that hit the L2 cachel2_rqsts.code_rd_misscacheL2 cache misses when fetching instructionsevent=0x24,period=200003,umask=0x2000Number of instruction fetches that missed the L2 cachel2_rqsts.demand_data_rd_hitcacheDemand Data Read requests that hit L2 cacheevent=0x24,period=200003,umask=0x100Demand Data Read requests that hit L2 cachel2_rqsts.pf_hitcacheRequests from the L2 hardware prefetchers that hit L2 cacheevent=0x24,period=200003,umask=0x4000Counts all L2 HW prefetcher requests that hit L2l2_rqsts.pf_misscacheRequests from the L2 hardware prefetchers that miss L2 cacheevent=0x24,period=200003,umask=0x8000Counts all L2 HW prefetcher requests that missed L2l2_rqsts.rfo_hitcacheRFO requests that hit L2 cacheevent=0x24,period=200003,umask=0x400RFO requests that hit L2 cachel2_rqsts.rfo_misscacheRFO requests that miss L2 cacheevent=0x24,period=200003,umask=0x800Counts the number of store RFO requests that miss the L2 cachel2_store_lock_rqsts.allcacheRFOs that access cache lines in any stateevent=0x27,period=200003,umask=0xf00RFOs that access cache lines in any statel2_store_lock_rqsts.hit_mcacheRFOs that hit cache lines in M stateevent=0x27,period=200003,umask=0x800RFOs that hit cache lines in M statel2_store_lock_rqsts.misscacheRFOs that miss cache linesevent=0x27,period=200003,umask=0x100RFOs that miss cache linesl2_trans.all_pfcacheL2 or LLC HW prefetches that access L2 cacheevent=0xf0,period=200003,umask=0x800Any MLC or LLC HW prefetch accessing L2, including rejectsl2_trans.demand_data_rdcacheDemand Data Read requests that access L2 cacheevent=0xf0,period=200003,umask=0x100Demand Data Read requests that access L2 cachelongest_lat_cache.misscacheCore-originated cacheable demand requests missed LLCevent=0x2e,period=100003,umask=0x4100This event counts each cache miss condition for references to the last level cachelongest_lat_cache.referencecacheCore-originated cacheable demand requests that refer to LLCevent=0x2e,period=100003,umask=0x4f00This event counts requests originating from the core that reference a cache line in the last level cachemem_load_uops_llc_hit_retired.xsnp_hitcacheRetired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cache (Precise event)event=0xd2,period=20011,umask=0x200mem_load_uops_llc_hit_retired.xsnp_hitmcacheRetired load uops which data sources were HitM responses from shared LLC (Precise event)event=0xd2,period=20011,umask=0x400mem_load_uops_llc_hit_retired.xsnp_misscacheRetired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cache (Precise event)event=0xd2,period=20011,umask=0x100mem_load_uops_llc_hit_retired.xsnp_nonecacheRetired load uops which data sources were hits in LLC without snoops required (Precise event)event=0xd2,period=100003,umask=0x800mem_load_uops_llc_miss_retired.local_dramcacheRetired load uops which data sources missed LLC but serviced from local dramevent=0xd3,period=100007,umask=0x100Retired load uops whose data source was local memory (cross-socket snoop not needed or missed)mem_load_uops_retired.hit_lfbcacheRetired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready (Precise event)event=0xd1,period=100003,umask=0x4000mem_load_uops_retired.l1_hitcacheRetired load uops with L1 cache hits as data sources (Precise event)event=0xd1,period=2000003,umask=0x100mem_load_uops_retired.l1_misscacheRetired load uops which data sources following L1 data-cache miss (Precise event)event=0xd1,period=100003,umask=0x800mem_load_uops_retired.l2_hitcacheRetired load uops with L2 cache hits as data sources (Precise event)event=0xd1,period=100003,umask=0x200mem_load_uops_retired.l2_misscacheRetired load uops with L2 cache misses as data sources (Precise event)event=0xd1,period=50021,umask=0x1000mem_load_uops_retired.llc_hitcacheRetired load uops which data sources were data hits in LLC without snoops required (Precise event)event=0xd1,period=50021,umask=0x400mem_load_uops_retired.llc_misscacheMiss in last-level (L3) cache. Excludes Unknown data-source (Precise event)event=0xd1,period=100007,umask=0x2000mem_uops_retired.all_loadscacheAll retired load uops. (Precise Event)event=0xd0,period=2000003,umask=0x8100mem_uops_retired.all_storescacheAll retired store uops. (Precise Event)event=0xd0,period=2000003,umask=0x8200mem_uops_retired.lock_loadscacheRetired load uops with locked access. (Precise Event)event=0xd0,period=100007,umask=0x2100mem_uops_retired.split_loadscacheRetired load uops that split across a cacheline boundary. (Precise Event)event=0xd0,period=100003,umask=0x4100mem_uops_retired.split_storescacheRetired store uops that split across a cacheline boundary. (Precise Event)event=0xd0,period=100003,umask=0x4200mem_uops_retired.stlb_miss_loadscacheRetired load uops that miss the STLB. (Precise Event)event=0xd0,period=100003,umask=0x1100mem_uops_retired.stlb_miss_storescacheRetired store uops that miss the STLB. (Precise Event)event=0xd0,period=100003,umask=0x1200offcore_requests.demand_data_rdcacheDemand Data Read requests sent to uncoreevent=0xb0,period=100003,umask=0x100Demand data read requests sent to uncoreoffcore_requests_buffer.sq_fullcacheCases when offcore requests buffer cannot take more entries for coreevent=0xb2,period=2000003,umask=0x100Cases when offcore requests buffer cannot take more entries for coreoffcore_requests_outstanding.all_data_rdcacheOffcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncoreevent=0x60,period=2000003,umask=0x800Offcore outstanding cacheable data read transactions in SQ to uncore. Set Cmask=1 to count cyclesoffcore_requests_outstanding.cycles_with_data_rdcacheCycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=2000003,umask=0x800Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncoreoffcore_requests_outstanding.cycles_with_demand_code_rdcacheOffcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycleevent=0x60,cmask=1,period=2000003,umask=0x200Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycleoffcore_requests_outstanding.cycles_with_demand_data_rdcacheCycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=2000003,umask=0x100Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncoreoffcore_requests_outstanding.cycles_with_demand_rfocacheOffcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycleevent=0x60,cmask=1,period=2000003,umask=0x400Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycleoffcore_requests_outstanding.demand_code_rdcacheOffcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycleevent=0x60,period=2000003,umask=0x200Offcore outstanding Demand Code Read transactions in SQ to uncore. Set Cmask=1 to count cyclesoffcore_requests_outstanding.demand_data_rdcacheOffcore outstanding Demand Data Read transactions in uncore queueevent=0x60,period=2000003,umask=0x100Offcore outstanding Demand Data Read transactions in SQ to uncore. Set Cmask=1 to count cyclesoffcore_requests_outstanding.demand_data_rd_ge_6cacheCycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queueevent=0x60,cmask=6,period=2000003,umask=0x100Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queueoffcore_requests_outstanding.demand_rfocacheOffcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncoreevent=0x60,period=2000003,umask=0x400Offcore outstanding RFO store transactions in SQ to uncore. Set Cmask=1 to count cyclesoffcore_response.all_code_rd.llc_hit.any_responsecacheCounts all demand & prefetch code reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c024400offcore_response.all_code_rd.llc_hit.no_snoop_neededcacheCounts demand & prefetch code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c024400offcore_response.all_data_rd.any_responsecacheCounts all demand & prefetch data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x000105B300offcore_response.all_data_rd.llc_hit.any_responsecacheCounts all demand & prefetch data reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c009100offcore_response.all_data_rd.llc_hit.hitm_other_corecacheCounts demand & prefetch data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c009100offcore_response.all_data_rd.llc_hit.hit_other_core_no_fwdcacheCounts demand & prefetch data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c009100offcore_response.all_data_rd.llc_hit.no_snoop_neededcacheCounts demand & prefetch data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c009100offcore_response.all_reads.any_responsecacheCounts all data/code/rfo references (demand & prefetch)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x000107F700offcore_response.all_rfo.any_responsecacheCounts all demand & prefetch prefetch RFOsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x0001012200offcore_response.all_rfo.llc_hit.any_responsecacheCounts all demand & prefetch RFOs that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c012200offcore_response.all_rfo.llc_hit.no_snoop_neededcacheCounts demand & prefetch RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c012200offcore_response.corewb.any_responsecacheCounts all writebacks from the core to the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000800offcore_response.demand_code_rd.any_responsecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x0001000400offcore_response.demand_code_rd.llc_hit.any_responsecacheCounts all demand code reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c000400offcore_response.demand_code_rd.llc_hit.no_snoop_neededcacheCounts demand code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c000400offcore_response.demand_data_rd.any_responsecacheCounts all demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x0001000100offcore_response.demand_data_rd.llc_hit.any_responsecacheCounts all demand data reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c000100offcore_response.demand_data_rd.llc_hit.hitm_other_corecacheCounts demand data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c000100offcore_response.demand_data_rd.llc_hit.hit_other_core_no_fwdcacheCounts demand data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c000100offcore_response.demand_data_rd.llc_hit.no_snoop_neededcacheCounts demand data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c000100offcore_response.demand_rfo.any_responsecacheCounts all demand rfo'sevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x0001000200offcore_response.demand_rfo.llc_hit.any_responsecacheCounts all demand data writes (RFOs) that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c000200offcore_response.demand_rfo.llc_hit.hitm_other_corecacheCounts demand data writes (RFOs) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c000200offcore_response.demand_rfo.llc_hit.no_snoop_neededcacheCounts demand data writes (RFOs) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c000200offcore_response.other.any_responsecacheCounts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accesses. It also includes L2 hints sent to LLC to keep a line from being evicted out of the core cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1800000offcore_response.split_lock_uc_lock.any_responsecacheCounts requests where the address of an atomic lock instruction spans a cache line boundary or the lock instruction is executed on uncacheable addressevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040000offcore_response.streaming_stores.any_responsecacheCounts non-temporal storesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1080000fp_comp_ops_exe.sse_packed_doublefloating pointNumber of SSE* or AVX-128 FP Computational packed double-precision uops issued this cycleevent=0x10,period=2000003,umask=0x1000Number of SSE* or AVX-128 FP Computational packed double-precision uops issued this cyclefp_comp_ops_exe.sse_packed_singlefloating pointNumber of SSE* or AVX-128 FP Computational packed single-precision uops issued this cycleevent=0x10,period=2000003,umask=0x4000Number of SSE* or AVX-128 FP Computational packed single-precision uops issued this cyclefp_comp_ops_exe.sse_scalar_doublefloating pointNumber of SSE* or AVX-128 FP Computational scalar double-precision uops issued this cycleevent=0x10,period=2000003,umask=0x8000Counts number of SSE* or AVX-128 double precision FP scalar uops executedfp_comp_ops_exe.sse_scalar_singlefloating pointNumber of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cycleevent=0x10,period=2000003,umask=0x2000Number of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cyclefp_comp_ops_exe.x87floating pointNumber of FP Computational Uops Executed this cycle. The number of FADD, FSUB, FCOM, FMULs, integer MULs and IMULs, FDIVs, FPREMs, FSQRTS, integer DIVs, and IDIVs. This event does not distinguish an FADD used in the middle of a transcendental flow from a sevent=0x10,period=2000003,umask=0x100Counts number of X87 uops executedother_assists.avx_storefloating pointNumber of GSSE memory assist for stores. GSSE microcode assist is being invoked whenever the hardware is unable to properly handle GSSE-256b operationsevent=0xc1,period=100003,umask=0x800Number of assists associated with 256-bit AVX store operationsother_assists.avx_to_ssefloating pointNumber of transitions from AVX-256 to legacy SSE when penalty applicableevent=0xc1,period=100003,umask=0x1000other_assists.sse_to_avxfloating pointNumber of transitions from SSE to AVX-256 when penalty applicableevent=0xc1,period=100003,umask=0x2000simd_fp_256.packed_doublefloating pointnumber of AVX-256 Computational FP double precision uops issued this cycleevent=0x11,period=2000003,umask=0x200Counts 256-bit packed double-precision floating-point instructionssimd_fp_256.packed_singlefloating pointnumber of GSSE-256 Computational FP single precision uops issued this cycleevent=0x11,period=2000003,umask=0x100Counts 256-bit packed single-precision floating-point instructionsdsb2mite_switches.countfrontendDecode Stream Buffer (DSB)-to-MITE switchesevent=0xab,period=2000003,umask=0x100Number of DSB to MITE switchesdsb2mite_switches.penalty_cyclesfrontendDecode Stream Buffer (DSB)-to-MITE switch true penalty cyclesevent=0xab,period=2000003,umask=0x200Cycles DSB to MITE switches caused delaydsb_fill.exceed_dsb_linesfrontendCycles when Decode Stream Buffer (DSB) fill encounter more than 3 Decode Stream Buffer (DSB) linesevent=0xac,period=2000003,umask=0x800DSB Fill encountered > 3 DSB linesicache.hitfrontendNumber of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetchesevent=0x80,period=2000003,umask=0x100Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetchesicache.ifetch_stallfrontendCycles where a code-fetch stalled due to L1 instruction-cache miss or an iTLB missevent=0x80,period=2000003,umask=0x400Cycles where a code-fetch stalled due to L1 instruction-cache miss or an iTLB missicache.missesfrontendInstruction cache, streaming buffer and victim cache missesevent=0x80,period=200003,umask=0x200Number of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes UC accessesidq.all_mite_cycles_any_uopsfrontendCycles MITE is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x2400Counts cycles MITE is delivered at least one uops. Set Cmask = 1idq.dsb_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) pathevent=0x79,cmask=1,period=2000003,umask=0x800Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) pathidq.emptyfrontendInstruction Decode Queue (IDQ) empty cyclesevent=0x79,period=2000003,umask=0x200Counts cycles the IDQ is emptyidq.mite_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,cmask=1,period=2000003,umask=0x400Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE pathidq.ms_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x3000Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyidq.ms_dsb_cyclesfrontendCycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x1000Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyidq.ms_dsb_occurfrontendDeliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,edge=1,period=2000003,umask=0x1000Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busyidq.ms_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x3000Increment each cycle # of uops delivered to IDQ from MS by either DSB or MITE. Set Cmask = 1 to count cyclesidq_uops_not_delivered.corefrontendUops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalledevent=0x9c,period=2000003,umask=0x100Count issue pipeline slots where no uop was delivered from the front end to the back end when there is no back-end stallidq_uops_not_delivered.cycles_0_uops_deliv.corefrontendCycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalledevent=0x9c,cmask=4,period=2000003,umask=0x100idq_uops_not_delivered.cycles_le_1_uop_deliv.corefrontendCycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalledevent=0x9c,cmask=3,period=2000003,umask=0x100machine_clears.memory_orderingmemoryCounts the number of machine clears due to memory order conflictsevent=0xc3,period=100003,umask=0x200mem_trans_retired.load_latency_gt_128memoryLoads with latency value being above 128 (Must be precise)event=0xcd,period=1009,umask=0x1,ldlat=0x8000Loads with latency value being above 128 (Must be precise)mem_trans_retired.load_latency_gt_16memoryLoads with latency value being above 16 (Must be precise)event=0xcd,period=20011,umask=0x1,ldlat=0x1000Loads with latency value being above 16 (Must be precise)mem_trans_retired.load_latency_gt_256memoryLoads with latency value being above 256 (Must be precise)event=0xcd,period=503,umask=0x1,ldlat=0x10000Loads with latency value being above 256 (Must be precise)mem_trans_retired.load_latency_gt_32memoryLoads with latency value being above 32 (Must be precise)event=0xcd,period=100007,umask=0x1,ldlat=0x2000Loads with latency value being above 32 (Must be precise)mem_trans_retired.load_latency_gt_4memoryLoads with latency value being above 4 (Must be precise)event=0xcd,period=100003,umask=0x1,ldlat=0x400Loads with latency value being above 4 (Must be precise)mem_trans_retired.load_latency_gt_512memoryLoads with latency value being above 512 (Must be precise)event=0xcd,period=101,umask=0x1,ldlat=0x20000Loads with latency value being above 512 (Must be precise)mem_trans_retired.load_latency_gt_64memoryLoads with latency value being above 64 (Must be precise)event=0xcd,period=2003,umask=0x1,ldlat=0x4000Loads with latency value being above 64 (Must be precise)mem_trans_retired.load_latency_gt_8memoryLoads with latency value being above 8 (Must be precise)event=0xcd,period=50021,umask=0x1,ldlat=0x800Loads with latency value being above 8 (Must be precise)mem_trans_retired.precise_storememorySample stores and collect precise store operation via PEBS record. PMC3 only (Must be precise)event=0xcd,period=2000003,umask=0x200misalign_mem_ref.storesmemorySpeculative cache line split STA uops dispatched to L1 cacheevent=0x5,period=2000003,umask=0x200Speculative cache-line split Store-address uops dispatched to L1Doffcore_response.all_code_rd.llc_miss.drammemoryCounts all demand & prefetch code reads that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040024400offcore_response.all_data_rd.llc_miss.drammemoryCounts all demand & prefetch data reads that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040009100offcore_response.all_reads.llc_miss.drammemoryCounts all data/code/rfo reads (demand & prefetch) that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3004003f700offcore_response.data_in_socket.llc_miss.local_drammemoryCounts LLC replacementsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x6004001b300offcore_response.demand_code_rd.llc_miss.drammemoryCounts demand code reads that miss the LLC and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040000400offcore_response.demand_data_rd.llc_miss.drammemoryCounts demand data reads that miss the LLC and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040000100page_walks.llc_missmemoryNumber of any page walk that had a miss in LLCevent=0xbe,period=100003,umask=0x100cpl_cycles.ring0_transotherNumber of intervals between processor halts while thread is in ring 0event=0x5c,cmask=1,edge=1,period=100007,umask=0x100Number of intervals between processor halts while thread is in ring 0arith.fpu_divpipelineDivide operations executedevent=0x14,cmask=1,edge=1,period=100003,umask=0x400Divide operations executedarith.fpu_div_activepipelineCycles when divider is busy executing divide operationsevent=0x14,period=2000003,umask=0x100Cycles that the divider is active, includes INT and FP. Set 'edge =1, cmask=1' to count the number of dividesbr_inst_exec.all_conditionalpipelineSpeculative and retired macro-conditional branchesevent=0x88,period=200003,umask=0xc100Speculative and retired macro-conditional branchesbr_inst_exec.all_direct_jmppipelineSpeculative and retired macro-unconditional branches excluding calls and indirectsevent=0x88,period=200003,umask=0xc200Speculative and retired macro-unconditional branches excluding calls and indirectsbr_inst_exec.all_direct_near_callpipelineSpeculative and retired direct near callsevent=0x88,period=200003,umask=0xd000Speculative and retired direct near callsbr_inst_exec.all_indirect_jump_non_call_retpipelineSpeculative and retired indirect branches excluding calls and returnsevent=0x88,period=200003,umask=0xc400Speculative and retired indirect branches excluding calls and returnsbr_inst_exec.nontaken_conditionalpipelineNot taken macro-conditional branchesevent=0x88,period=200003,umask=0x4100Not taken macro-conditional branchesbr_inst_exec.taken_conditionalpipelineTaken speculative and retired macro-conditional branchesevent=0x88,period=200003,umask=0x8100Taken speculative and retired macro-conditional branchesbr_inst_exec.taken_direct_jumppipelineTaken speculative and retired macro-conditional branch instructions excluding calls and indirectsevent=0x88,period=200003,umask=0x8200Taken speculative and retired macro-conditional branch instructions excluding calls and indirectsbr_inst_exec.taken_direct_near_callpipelineTaken speculative and retired direct near callsevent=0x88,period=200003,umask=0x9000Taken speculative and retired direct near callsbr_inst_exec.taken_indirect_jump_non_call_retpipelineTaken speculative and retired indirect branches excluding calls and returnsevent=0x88,period=200003,umask=0x8400Taken speculative and retired indirect branches excluding calls and returnsbr_inst_exec.taken_indirect_near_callpipelineTaken speculative and retired indirect callsevent=0x88,period=200003,umask=0xa000Taken speculative and retired indirect callsbr_inst_exec.taken_indirect_near_returnpipelineTaken speculative and retired indirect branches with return mnemonicevent=0x88,period=200003,umask=0x8800Taken speculative and retired indirect branches with return mnemonicbr_inst_retired.conditionalpipelineConditional branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x100br_inst_retired.far_branchpipelineFar branch instructions retiredevent=0xc4,period=100007,umask=0x4000Number of far branches retiredbr_inst_retired.near_callpipelineDirect and indirect near call instructions retired (Precise event)event=0xc4,period=100007,umask=0x200br_inst_retired.near_call_r3pipelineDirect and indirect macro near call instructions retired (captured in ring 3) (Precise event)event=0xc4,period=100007,umask=0x200br_inst_retired.near_returnpipelineReturn instructions retired (Precise event)event=0xc4,period=100007,umask=0x800br_inst_retired.near_takenpipelineTaken branch instructions retired (Precise event)event=0xc4,period=400009,umask=0x2000br_misp_exec.all_conditionalpipelineSpeculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0xc100Speculative and retired mispredicted macro conditional branchesbr_misp_exec.all_indirect_jump_non_call_retpipelineMispredicted indirect branches excluding calls and returnsevent=0x89,period=200003,umask=0xc400Mispredicted indirect branches excluding calls and returnsbr_misp_exec.nontaken_conditionalpipelineNot taken speculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0x4100Not taken speculative and retired mispredicted macro conditional branchesbr_misp_exec.taken_conditionalpipelineTaken speculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0x8100Taken speculative and retired mispredicted macro conditional branchesbr_misp_exec.taken_indirect_jump_non_call_retpipelineTaken speculative and retired mispredicted indirect branches excluding calls and returnsevent=0x89,period=200003,umask=0x8400Taken speculative and retired mispredicted indirect branches excluding calls and returnsbr_misp_exec.taken_indirect_near_callpipelineTaken speculative and retired mispredicted indirect callsevent=0x89,period=200003,umask=0xa000Taken speculative and retired mispredicted indirect callsbr_misp_exec.taken_return_nearpipelineTaken speculative and retired mispredicted indirect branches with return mnemonicevent=0x89,period=200003,umask=0x8800Taken speculative and retired mispredicted indirect branches with return mnemonicbr_misp_retired.all_branches_pebspipelineMispredicted macro branch instructions retired (Must be precise)event=0xc5,period=400009,umask=0x400br_misp_retired.near_takenpipelinenumber of near branch instructions retired that were mispredicted and taken (Precise event)event=0xc5,period=400009,umask=0x2000cpu_clk_thread_unhalted.one_thread_activepipelineCount XClk pulses when this thread is unhalted and the other is haltedevent=0x3c,period=2000003,umask=0x200cpu_clk_thread_unhalted.ref_xclkpipelineReference cycles when the thread is unhalted (counts at 100 MHz rate)event=0x3c,period=2000003,umask=0x100Increments at the frequency of XCLK (100 MHz) when not haltedcpu_clk_thread_unhalted.ref_xclk_anypipelineReference cycles when the at least one thread on the physical core is unhalted. (counts at 100 MHz rate)event=0x3c,any=1,period=2000003,umask=0x100cpu_clk_unhalted.one_thread_activepipelineCount XClk pulses when this thread is unhalted and the other thread is haltedevent=0x3c,period=2000003,umask=0x200cpu_clk_unhalted.ref_tscpipelineReference cycles when the core is not in halt stateevent=0,period=2000003,umask=0x300cpu_clk_unhalted.ref_xclkpipelineReference cycles when the thread is unhalted (counts at 100 MHz rate)event=0x3c,period=2000003,umask=0x100Reference cycles when the thread is unhalted. (counts at 100 MHz rate)cpu_clk_unhalted.ref_xclk_anypipelineReference cycles when the at least one thread on the physical core is unhalted. (counts at 100 MHz rate)event=0x3c,any=1,period=2000003,umask=0x100cpu_clk_unhalted.threadpipelineCore cycles when the thread is not in halt stateevent=0x3c,period=200000300cpu_clk_unhalted.thread_anypipelineCore cycles when at least one thread on the physical core is not in halt stateevent=0x3c,any=1,period=200000300Core cycles when at least one thread on the physical core is not in halt statecpu_clk_unhalted.thread_p_anypipelineCore cycles when at least one thread on the physical core is not in halt stateevent=0x3c,any=1,period=200000300Core cycles when at least one thread on the physical core is not in halt statecycle_activity.cycles_l1d_pendingpipelineCycles with pending L1 cache miss loadsevent=0xa3,cmask=8,period=2000003,umask=0x800Cycles with pending L1 cache miss loads. Set AnyThread to count per corecycle_activity.cycles_l2_misspipelineCycles while L2 cache miss load* is outstandingevent=0xa3,cmask=1,period=2000003,umask=0x100cycle_activity.cycles_l2_pendingpipelineCycles with pending L2 cache miss loadsevent=0xa3,cmask=1,period=2000003,umask=0x100Cycles with pending L2 miss loads. Set AnyThread to count per corecycle_activity.cycles_ldm_pendingpipelineCycles with pending memory loadsevent=0xa3,cmask=2,period=2000003,umask=0x200Cycles with pending memory loads. Set AnyThread to count per corecycle_activity.cycles_no_executepipelineThis event increments by 1 for every cycle where there was no execute for this threadevent=0xa3,cmask=4,period=2000003,umask=0x400Total execution stallscycle_activity.stalls_l2_misspipelineExecution stalls while L2 cache miss load* is outstandingevent=0xa3,cmask=5,period=2000003,umask=0x500cycle_activity.stalls_l2_pendingpipelineExecution stalls due to L2 cache missesevent=0xa3,cmask=5,period=2000003,umask=0x500Number of loads missed L2cycle_activity.stalls_ldm_pendingpipelineExecution stalls due to memory subsystemevent=0xa3,cmask=6,period=2000003,umask=0x600ild_stall.lcppipelineStalls caused by changing prefix length of the instructionevent=0x87,period=2000003,umask=0x100inst_retired.anypipelineInstructions retired from executionevent=0xc0,period=200000300inst_retired.any_ppipelineNumber of instructions retired. General Counter   - architectural eventevent=0xc0,period=200000300Number of instructions at retirementinst_retired.prec_distpipelinePrecise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution (Must be precise)event=0xc0,period=2000003,umask=0x100Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution (Must be precise)int_misc.recovery_cyclespipelineNumber of cycles waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc.)event=0xd,cmask=1,period=2000003,umask=0x300int_misc.recovery_stalls_countpipelineNumber of occurrences waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc.)event=0xd,cmask=1,edge=1,period=2000003,umask=0x300ld_blocks.no_srpipelineThis event counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useevent=0x3,period=100003,umask=0x800The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in useld_blocks.store_forwardpipelineCases when loads get true Block-on-Store blocking code preventing store forwardingevent=0x3,period=100003,umask=0x200Loads blocked by overlapping with store buffer that cannot be forwardedld_blocks_partial.address_aliaspipelineFalse dependencies in MOB due to partial compare on addressevent=0x7,period=100003,umask=0x100False dependencies in MOB due to partial compare on addresslsd.cycles_4_uopspipelineCycles 4 Uops delivered by the LSD, but didn't come from the decoderevent=0xa8,cmask=4,period=2000003,umask=0x100Cycles 4 Uops delivered by the LSD, but didn't come from the decoderlsd.cycles_activepipelineCycles Uops delivered by the LSD, but didn't come from the decoderevent=0xa8,cmask=1,period=2000003,umask=0x100Cycles Uops delivered by the LSD, but didn't come from the decodermachine_clears.maskmovpipelineThis event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0event=0xc3,period=100003,umask=0x2000Counts the number of executed AVX masked load operations that refer to an illegal address range with the mask bits set to 0machine_clears.smcpipelineSelf-modifying code (SMC) detectedevent=0xc3,period=100003,umask=0x400Number of self-modifying-code machine clears detectedother_assists.any_wb_assistpipelineNumber of times any microcode assist is invoked by HW upon uop writebackevent=0xc1,period=100003,umask=0x8000resource_stalls.anypipelineResource-related stall cyclesevent=0xa2,period=2000003,umask=0x100Cycles Allocation is stalled due to Resource Related reasonresource_stalls.sbpipelineCycles stalled due to no store buffers available. (not including draining form sync)event=0xa2,period=2000003,umask=0x800Cycles stalled due to no store buffers available (not including draining form sync)rs_events.empty_cyclespipelineCycles when Reservation Station (RS) is empty for the threadevent=0x5e,period=2000003,umask=0x100Cycles the RS is empty for the threaduops_dispatched_port.port_0pipelineCycles per thread when uops are dispatched to port 0event=0xa1,period=2000003,umask=0x100Cycles which a Uop is dispatched on port 0uops_dispatched_port.port_0_corepipelineCycles per core when uops are dispatched to port 0event=0xa1,any=1,period=2000003,umask=0x100Cycles per core when uops are dispatched to port 0uops_dispatched_port.port_1pipelineCycles per thread when uops are dispatched to port 1event=0xa1,period=2000003,umask=0x200Cycles which a Uop is dispatched on port 1uops_dispatched_port.port_1_corepipelineCycles per core when uops are dispatched to port 1event=0xa1,any=1,period=2000003,umask=0x200Cycles per core when uops are dispatched to port 1uops_dispatched_port.port_2pipelineCycles per thread when load or STA uops are dispatched to port 2event=0xa1,period=2000003,umask=0xc00Cycles which a Uop is dispatched on port 2uops_dispatched_port.port_2_corepipelineUops dispatched to port 2, loads and stores per core (speculative and retired)event=0xa1,any=1,period=2000003,umask=0xc00uops_dispatched_port.port_3pipelineCycles per thread when load or STA uops are dispatched to port 3event=0xa1,period=2000003,umask=0x3000Cycles which a Uop is dispatched on port 3uops_dispatched_port.port_3_corepipelineCycles per core when load or STA uops are dispatched to port 3event=0xa1,any=1,period=2000003,umask=0x3000Cycles per core when load or STA uops are dispatched to port 3uops_dispatched_port.port_4pipelineCycles per thread when uops are dispatched to port 4event=0xa1,period=2000003,umask=0x4000Cycles which a Uop is dispatched on port 4uops_dispatched_port.port_4_corepipelineCycles per core when uops are dispatched to port 4event=0xa1,any=1,period=2000003,umask=0x4000Cycles per core when uops are dispatched to port 4uops_dispatched_port.port_5pipelineCycles per thread when uops are dispatched to port 5event=0xa1,period=2000003,umask=0x8000Cycles which a Uop is dispatched on port 5uops_dispatched_port.port_5_corepipelineCycles per core when uops are dispatched to port 5event=0xa1,any=1,period=2000003,umask=0x8000Cycles per core when uops are dispatched to port 5uops_executed.corepipelineNumber of uops executed on the coreevent=0xb1,period=2000003,umask=0x200Counts total number of uops to be executed per-core each cycleuops_executed.core_cycles_ge_1pipelineCycles at least 1 micro-op is executed from any thread on physical coreevent=0xb1,cmask=1,period=2000003,umask=0x200Cycles at least 1 micro-op is executed from any thread on physical coreuops_executed.core_cycles_ge_2pipelineCycles at least 2 micro-op is executed from any thread on physical coreevent=0xb1,cmask=2,period=2000003,umask=0x200Cycles at least 2 micro-op is executed from any thread on physical coreuops_executed.core_cycles_ge_3pipelineCycles at least 3 micro-op is executed from any thread on physical coreevent=0xb1,cmask=3,period=2000003,umask=0x200Cycles at least 3 micro-op is executed from any thread on physical coreuops_executed.core_cycles_ge_4pipelineCycles at least 4 micro-op is executed from any thread on physical coreevent=0xb1,cmask=4,period=2000003,umask=0x200Cycles at least 4 micro-op is executed from any thread on physical coreuops_executed.core_cycles_nonepipelineCycles with no micro-ops executed from any thread on physical coreevent=0xb1,inv=1,period=2000003,umask=0x200Cycles with no micro-ops executed from any thread on physical coreuops_executed.stall_cyclespipelineCounts number of cycles no uops were dispatched to be executed on this threadevent=0xb1,cmask=1,inv=1,period=2000003,umask=0x100uops_executed.threadpipelineCounts the number of uops to be executed per-thread each cycleevent=0xb1,period=2000003,umask=0x100Counts total number of uops to be executed per-thread each cycle. Set Cmask = 1, INV =1 to count stall cyclesuops_issued.anypipelineUops that Resource Allocation Table (RAT) issues to Reservation Station (RS)event=0xe,period=2000003,umask=0x100Increments each cycle the # of Uops issued by the RAT to RS. Set Cmask = 1, Inv = 1, Any= 1to count stalled cycles of this coreuops_issued.core_stall_cyclespipelineCycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threadsevent=0xe,any=1,cmask=1,inv=1,period=2000003,umask=0x100Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threadsuops_issued.flags_mergepipelineNumber of flags-merge uops being allocatedevent=0xe,period=2000003,umask=0x1000Number of flags-merge uops allocated. Such uops adds delayuops_issued.slow_leapipelineNumber of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or notevent=0xe,period=2000003,umask=0x2000Number of slow LEA or similar uops allocated. Such uop has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or notuops_issued.stall_cyclespipelineCycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the threadevent=0xe,cmask=1,inv=1,period=2000003,umask=0x100Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the threaduops_retired.allpipelineRetired uops (Precise event)event=0xc2,period=2000003,umask=0x100uops_retired.retire_slotspipelineRetirement slots used (Precise event)event=0xc2,period=2000003,umask=0x200uops_retired.total_cyclespipelineCycles with less than 10 actually retired uopsevent=0xc2,cmask=10,inv=1,period=2000003,umask=0x100unc_arb_coh_trk_occupancy.alluncore interconnectCycles weighted by number of requests pending in Coherency Trackerevent=0x83,umask=0x101unc_arb_trk_occupancy.alluncore interconnectCounts cycles weighted by the number of requests waiting for data returning from the memory controller. Accounts for coherent and non-coherent requests initiated by IA cores, processor graphic units, or LLCevent=0x80,umask=0x101unc_arb_trk_occupancy.cycles_over_half_fulluncore interconnectCycles with at least half of the requests outstanding are waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLCevent=0x80,cmask=10,umask=0x101unc_arb_trk_requests.evictionsuncore interconnectCounts the number of LLC evictions allocatedevent=0x81,umask=0x8001unc_arb_trk_requests.writesuncore interconnectCounts the number of allocated write entries, include full, partial, and LLC evictionsevent=0x81,umask=0x2001unc_clock.socketuncore interconnectThis 48-bit fixed counter counts the UCLK cyclesevent=0xff01dtlb_load_misses.large_page_walk_completedvirtual memoryPage walk for a large page completed for Demand loadevent=0x8,period=100003,umask=0x8800dtlb_load_misses.miss_causes_a_walkvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes an page walk of any page sizeevent=0x8,period=100003,umask=0x8100Misses in all TLB levels that cause a page walk of any page size from demand loadsdtlb_load_misses.stlb_hitvirtual memoryLoad operations that miss the first DTLB level but hit the second and do not cause page walksevent=0x5f,period=100003,umask=0x400Counts load operations that missed 1st level DTLB but hit the 2nd leveldtlb_load_misses.walk_completedvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page sizeevent=0x8,period=100003,umask=0x8200Misses in all TLB levels that caused page walk completed of any size by demand loadsdtlb_load_misses.walk_durationvirtual memoryDemand load cycles page miss handler (PMH) is busy with this walkevent=0x8,period=2000003,umask=0x8400Cycle PMH is busy with a walk due to demand loadsdtlb_store_misses.stlb_hitvirtual memoryStore operations that miss the first TLB level but hit the second and do not cause page walksevent=0x49,period=100003,umask=0x1000Store operations that miss the first TLB level but hit the second and do not cause page walksdtlb_store_misses.walk_completedvirtual memoryStore misses in all DTLB levels that cause completed page walksevent=0x49,period=100003,umask=0x200Miss in all TLB levels causes a page walk that completes of any page size (4K/2M/4M/1G)dtlb_store_misses.walk_durationvirtual memoryCycles when PMH is busy with page walksevent=0x49,period=2000003,umask=0x400Cycles PMH is busy with this walkept.walk_cyclesvirtual memoryCycle count for an Extended Page table walk.  The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB cachesevent=0x4f,period=2000003,umask=0x1000itlb.itlb_flushvirtual memoryFlushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pagesevent=0xae,period=100007,umask=0x100Counts the number of ITLB flushes, includes 4k/2M/4M pagesitlb_misses.large_page_walk_completedvirtual memoryCompleted page walks in ITLB due to STLB load misses for large pagesevent=0x85,period=100003,umask=0x8000Completed page walks in ITLB due to STLB load misses for large pagesitlb_misses.miss_causes_a_walkvirtual memoryMisses at all ITLB levels that cause page walksevent=0x85,period=100003,umask=0x100Misses in all ITLB levels that cause page walksitlb_misses.stlb_hitvirtual memoryOperations that miss the first ITLB level but hit the second and do not cause any page walksevent=0x85,period=100003,umask=0x1000Number of cache load STLB hits. No page walkitlb_misses.walk_completedvirtual memoryMisses in all ITLB levels that cause completed page walksevent=0x85,period=100003,umask=0x200Misses in all ITLB levels that cause completed page walksitlb_misses.walk_durationvirtual memoryCycles when PMH is busy with page walksevent=0x85,period=2000003,umask=0x400Cycle PMH is busy with a walktlb_flush.dtlb_threadvirtual memoryDTLB flush attempts of the thread-specific entriesevent=0xbd,period=100007,umask=0x100DTLB flush attempts of the thread-specific entriestlb_flush.stlb_anyvirtual memorySTLB flush attemptsevent=0xbd,period=100007,umask=0x2000Count number of STLB flush attemptsmem_load_uops_llc_miss_retired.local_dramcacheRetired load uops whose data source was local DRAM (Snoop not needed, Snoop Miss, or Snoop Hit data not forwarded)event=0xd3,period=100007,umask=0x300mem_load_uops_llc_miss_retired.remote_dramcacheRetired load uops whose data source was remote DRAM (Snoop not needed, Snoop Miss, or Snoop Hit data not forwarded)event=0xd3,period=100007,umask=0xc00mem_load_uops_llc_miss_retired.remote_fwdcacheData forwarded from remote cacheevent=0xd3,period=100007,umask=0x2000mem_load_uops_llc_miss_retired.remote_hitmcacheRemote cache HITMevent=0xd3,period=100007,umask=0x1000offcore_response.all_data_rd.llc_hit.snoop_misscacheCounts demand & prefetch data reads that hit in the LLC and sibling core snoop returned a clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c009100offcore_response.all_pf_data_rd.llc_hit.any_responsecacheCounts all prefetch data reads that hit the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c009000offcore_response.all_pf_data_rd.llc_hit.hitm_other_corecacheCounts prefetch data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c009000offcore_response.all_pf_data_rd.llc_hit.hit_other_core_no_fwdcacheCounts prefetch data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c009000offcore_response.all_pf_data_rd.llc_hit.no_snoop_neededcacheCounts prefetch data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c009000offcore_response.all_pf_data_rd.llc_hit.snoop_misscacheCounts prefetch data reads that hit in the LLC and sibling core snoop returned a clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c009000offcore_response.all_reads.llc_hit.any_responsecacheCounts all data/code/rfo reads (demand & prefetch) that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c03f700offcore_response.all_reads.llc_hit.hitm_other_corecacheCounts all data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c03f700offcore_response.all_reads.llc_hit.hit_other_core_no_fwdcacheCounts all data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c03f700offcore_response.all_reads.llc_hit.no_snoop_neededcacheCounts all data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c03f700offcore_response.all_reads.llc_hit.snoop_misscacheCounts all data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoop returned a clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c03f700offcore_response.demand_data_rd.llc_hit.snoop_misscacheCounts demand data reads that hit in the LLC and sibling core snoop returned a clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c000100offcore_response.other.lru_hintscacheCounts L2 hints sent to LLC to keep a line from being evicted out of the core cachesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x803c800000offcore_response.other.portio_mmio_uccacheCounts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accessesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23ffc0800000offcore_response.pf_l2_code_rd.llc_hit.any_responsecacheCounts all prefetch (that bring data to L2) code reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c004000offcore_response.pf_l2_data_rd.llc_hit.any_responsecacheCounts prefetch (that bring data to L2) data reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c001000offcore_response.pf_l2_data_rd.llc_hit.hitm_other_corecacheCounts prefetch (that bring data to L2) data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c001000offcore_response.pf_l2_data_rd.llc_hit.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c001000offcore_response.pf_l2_data_rd.llc_hit.no_snoop_neededcacheCounts prefetch (that bring data to L2) data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c001000offcore_response.pf_l2_data_rd.llc_hit.snoop_misscacheCounts prefetch (that bring data to L2) data reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c001000offcore_response.pf_llc_code_rd.llc_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) code reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c020000offcore_response.pf_llc_data_rd.llc_hit.any_responsecacheCounts prefetch (that bring data to LLC only) data reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c008000offcore_response.pf_llc_data_rd.llc_hit.hitm_other_corecacheCounts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c008000offcore_response.pf_llc_data_rd.llc_hit.hit_other_core_no_fwdcacheCounts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c008000offcore_response.pf_llc_data_rd.llc_hit.no_snoop_neededcacheCounts prefetch (that bring data to LLC only) data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c008000offcore_response.pf_llc_data_rd.llc_hit.snoop_misscacheCounts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c008000offcore_response.all_code_rd.llc_miss.any_responsememoryCounts all demand & prefetch code reads that miss the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc0024400offcore_response.all_code_rd.llc_miss.remote_drammemoryCounts all demand & prefetch code reads that miss the LLC  and the data returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x67f80024400offcore_response.all_code_rd.llc_miss.remote_hit_forwardmemoryCounts all demand & prefetch code reads that miss the LLC  and the data forwarded from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f80024400offcore_response.all_data_rd.llc_miss.any_responsememoryCounts all demand & prefetch data reads that hits the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc2009100offcore_response.all_reads.llc_miss.any_responsememoryCounts all data/code/rfo reads (demand & prefetch) that hit the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc203f700offcore_response.all_reads.llc_miss.local_drammemoryCounts all data/code/rfo reads (demand & prefetch) that miss the LLC  and the data returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x6004003f700offcore_response.all_reads.llc_miss.remote_hitmmemoryCounts all data/code/rfo reads (demand & prefetch) that miss the LLC  the data is found in M state in remote cache and forwarded from thereevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc003f700offcore_response.all_reads.llc_miss.remote_hit_forwardmemoryCounts all data/code/rfo reads (demand & prefetch) that miss the LLC  and the data forwarded from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f8203f700offcore_response.demand_code_rd.llc_miss.any_responsememoryCounts all demand code reads that miss the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc2000400offcore_response.demand_code_rd.llc_miss.local_drammemoryCounts all demand code reads that miss the LLC  and the data returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040000400offcore_response.demand_code_rd.llc_miss.remote_drammemoryCounts all demand code reads that miss the LLC  and the data returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x67f80000400offcore_response.demand_code_rd.llc_miss.remote_hitmmemoryCounts all demand code reads that miss the LLC  the data is found in M state in remote cache and forwarded from thereevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc0000400offcore_response.demand_code_rd.llc_miss.remote_hit_forwardmemoryCounts all demand code reads that miss the LLC  and the data forwarded from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f82000400offcore_response.demand_data_rd.llc_miss.any_drammemoryCounts demand data reads that miss the LLC  and the data returned from remote & local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x67fc0000100offcore_response.demand_data_rd.llc_miss.any_responsememoryCounts demand data reads that miss in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc2000100offcore_response.demand_data_rd.llc_miss.local_drammemoryCounts demand data reads that miss the LLC  and the data returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040000100offcore_response.demand_data_rd.llc_miss.remote_drammemoryCounts demand data reads that miss the LLC  and the data returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x67f80000100offcore_response.demand_data_rd.llc_miss.remote_hitmmemoryCounts demand data reads that miss the LLC  the data is found in M state in remote cache and forwarded from thereevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc0000100offcore_response.demand_data_rd.llc_miss.remote_hit_forwardmemoryCounts demand data reads that miss the LLC  and the data forwarded from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f82000100offcore_response.demand_rfo.llc_miss.remote_hitmmemoryCounts all demand data writes (RFOs) that miss the LLC and the data is found in M state in remote cache and forwarded from thereevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc2000200offcore_response.pf_l2_code_rd.llc_miss.any_responsememoryCounts all prefetch (that bring data to L2) code reads that miss the LLC  and the data returned from remote & local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc2004000offcore_response.pf_l2_data_rd.llc_miss.any_drammemoryCounts prefetch (that bring data to L2) data reads that miss the LLC  and the data returned from remote & local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x67fc0001000offcore_response.pf_l2_data_rd.llc_miss.any_responsememoryCounts prefetch (that bring data to L2) data reads that miss in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc2001000offcore_response.pf_l2_data_rd.llc_miss.local_drammemoryCounts prefetch (that bring data to L2) data reads that miss the LLC  and the data returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040001000offcore_response.pf_l2_data_rd.llc_miss.remote_drammemoryCounts prefetch (that bring data to L2) data reads  that miss the LLC  and the data returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x67f80001000offcore_response.pf_l2_data_rd.llc_miss.remote_hitmmemoryCounts prefetch (that bring data to L2) data reads that miss the LLC  the data is found in M state in remote cache and forwarded from thereevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc0001000offcore_response.pf_l2_data_rd.llc_miss.remote_hit_forwardmemoryCounts prefetch (that bring data to L2) data reads that miss the LLC  and the data forwarded from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f82001000offcore_response.pf_llc_code_rd.llc_miss.any_responsememoryCounts all prefetch (that bring data to LLC only) code reads that miss in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc2020000offcore_response.pf_llc_data_rd.llc_miss.any_responsememoryCounts prefetch (that bring data to LLC only) data reads that miss in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc2008000unc_c_llc_lookup.anyuncore cacheCache Lookups; Any Requestevent=0x34,umask=0x1101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Filters for any transaction originating from the IPQ or IRQ.  This does not include lookups originating from the ISMQunc_c_llc_lookup.data_readuncore cacheCache Lookups; Data Read Requestevent=0x34,umask=0x301Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Read transactionsunc_c_llc_lookup.niduncore cacheCache Lookups; Lookups that Match NIDevent=0x34,umask=0x4101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Qualify one of the other subevents by the Target NID.  The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid.   In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the systemunc_c_llc_lookup.remote_snoopuncore cacheCache Lookups; External Snoop Requestevent=0x34,umask=0x901Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQunc_c_llc_lookup.writeuncore cacheCache Lookups; Write Requestsevent=0x34,umask=0x501Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Writeback transactions from L2 to the LLC  This includes all write transactions -- both Cacheable and UCunc_c_llc_victims.missuncore cacheLines Victimizedevent=0x37,umask=0x801Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_llc_victims.s_stateuncore cacheLines Victimized; Lines in S Stateevent=0x37,umask=0x401Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_ring_ad_used.ccwuncore cacheAD Ring In Use; Counterclockwiseevent=0x1b,umask=0xc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.cwuncore cacheAD Ring In Use; Clockwiseevent=0x1b,umask=0x301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.downuncore cacheAD Ring In Use; Downevent=0x1b,umask=0xcc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.down_vr0_evenuncore cacheAD Ring In Use; Down and Even on Vring 0event=0x1b,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0unc_c_ring_ad_used.down_vr0_odduncore cacheAD Ring In Use; Down and Odd on Vring 0event=0x1b,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0unc_c_ring_ad_used.down_vr1_evenuncore cacheAD Ring In Use; Down and Even on VRing 1event=0x1b,umask=0x4001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1unc_c_ring_ad_used.down_vr1_odduncore cacheAD Ring In Use; Down and Odd on VRing 1event=0x1b,umask=0x8001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1unc_c_ring_ad_used.upuncore cacheAD Ring In Use; Upevent=0x1b,umask=0x3301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.up_vr0_evenuncore cacheAD Ring In Use; Up and Even on Vring 0event=0x1b,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0unc_c_ring_ad_used.up_vr0_odduncore cacheAD Ring In Use; Up and Odd on Vring 0event=0x1b,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0unc_c_ring_ad_used.up_vr1_evenuncore cacheAD Ring In Use; Up and Even on VRing 1event=0x1b,umask=0x1001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1unc_c_ring_ad_used.up_vr1_odduncore cacheAD Ring In Use; Up and Odd on VRing 1event=0x1b,umask=0x2001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1unc_c_ring_ak_used.ccwuncore cacheAK Ring In Use; Counterclockwiseevent=0x1c,umask=0xc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.cwuncore cacheAK Ring In Use; Clockwiseevent=0x1c,umask=0x301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.downuncore cacheAK Ring In Use; Downevent=0x1c,umask=0xcc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.down_vr0_evenuncore cacheAK Ring In Use; Down and Even on Vring 0event=0x1c,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0unc_c_ring_ak_used.down_vr0_odduncore cacheAK Ring In Use; Down and Odd on Vring 0event=0x1c,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0unc_c_ring_ak_used.down_vr1_evenuncore cacheAK Ring In Use; Down and Even on VRing 1event=0x1c,umask=0x4001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1unc_c_ring_ak_used.down_vr1_odduncore cacheAK Ring In Use; Down and Odd on VRing 1event=0x1c,umask=0x8001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1unc_c_ring_ak_used.upuncore cacheAK Ring In Use; Upevent=0x1c,umask=0x3301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.up_vr0_evenuncore cacheAK Ring In Use; Up and Even on Vring 0event=0x1c,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0unc_c_ring_ak_used.up_vr0_odduncore cacheAK Ring In Use; Up and Odd on Vring 0event=0x1c,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0unc_c_ring_ak_used.up_vr1_evenuncore cacheAK Ring In Use; Up and Even on VRing 1event=0x1c,umask=0x1001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1unc_c_ring_ak_used.up_vr1_odduncore cacheAK Ring In Use; Up and Odd on VRing 1event=0x1c,umask=0x2001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1unc_c_ring_bl_used.ccwuncore cacheBL Ring in Use; Counterclockwiseevent=0x1d,umask=0xc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.cwuncore cacheBL Ring in Use; Clockwiseevent=0x1d,umask=0x301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.downuncore cacheBL Ring in Use; Downevent=0x1d,umask=0xcc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.down_vr0_evenuncore cacheBL Ring in Use; Down and Even on Vring 0event=0x1d,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0unc_c_ring_bl_used.down_vr0_odduncore cacheBL Ring in Use; Down and Odd on Vring 0event=0x1d,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0unc_c_ring_bl_used.down_vr1_evenuncore cacheBL Ring in Use; Down and Even on VRing 1event=0x1d,umask=0x4001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1unc_c_ring_bl_used.down_vr1_odduncore cacheBL Ring in Use; Down and Odd on VRing 1event=0x1d,umask=0x8001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1unc_c_ring_bl_used.upuncore cacheBL Ring in Use; Upevent=0x1d,umask=0x3301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.up_vr0_evenuncore cacheBL Ring in Use; Up and Even on Vring 0event=0x1d,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0unc_c_ring_bl_used.up_vr0_odduncore cacheBL Ring in Use; Up and Odd on Vring 0event=0x1d,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0unc_c_ring_bl_used.up_vr1_evenuncore cacheBL Ring in Use; Up and Even on VRing 1event=0x1d,umask=0x1001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1unc_c_ring_bl_used.up_vr1_odduncore cacheBL Ring in Use; Up and Odd on VRing 1event=0x1d,umask=0x2001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1unc_c_ring_bounces.ad_irquncore cacheNumber of LLC responses that bounced on the Ringevent=0x5,umask=0x201unc_c_ring_bounces.akuncore cacheNumber of LLC responses that bounced on the Ring.; Acknowledgements to coreevent=0x5,umask=0x401unc_c_ring_bounces.ak_coreuncore cacheNumber of LLC responses that bounced on the Ring.: Acknowledgements to coreevent=0x5,umask=0x201unc_c_ring_bounces.bluncore cacheNumber of LLC responses that bounced on the Ring.; Data Responses to coreevent=0x5,umask=0x801unc_c_ring_bounces.bl_coreuncore cacheNumber of LLC responses that bounced on the Ring.: Data Responses to coreevent=0x5,umask=0x401unc_c_ring_bounces.iv_coreuncore cacheNumber of LLC responses that bounced on the Ring.: Snoops of processor's cacheevent=0x5,umask=0x801unc_c_ring_iv_used.anyuncore cacheIV Ring in Use; Anyevent=0x1e,umask=0xf01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters any polarityunc_c_ring_iv_used.downuncore cacheIV Ring in Use; Downevent=0x1e,umask=0xcc01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for Down polarityunc_c_ring_iv_used.upuncore cacheIV Ring in Use; Upevent=0x1e,umask=0x3301Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for Up polarityunc_c_ring_sink_starved.ad_ipquncore cacheevent=0x6,umask=0x201unc_c_ring_sink_starved.ad_irquncore cacheevent=0x6,umask=0x101unc_c_ring_sink_starved.ivuncore cacheevent=0x6,umask=0x1001unc_c_ring_src_thrtluncore cacheevent=0x701unc_c_rxr_ext_starved.prquncore cacheIngress Arbiter Blocking Cyclesevent=0x12,umask=0x401IRQ is blocking the ingress queue and causing the starvationunc_c_rxr_inserts.irq_rejecteduncore cacheIngress Allocations: IRQ Rejectedevent=0x13,umask=0x201Counts number of allocations per cycle into the specified Ingress queueunc_c_rxr_inserts.vfifouncore cacheIngress Allocations; VFIFOevent=0x13,umask=0x1001Counts number of allocations per cycle into the specified Ingress queue.; Counts the number of allocations into the IRQ Ordering FIFO.  In JKT, it is necessary to keep IO requests in order.  Therefore, they are allocated into an ordering FIFO that sits next to the IRQ, and must be satisfied from the FIFO in order (with respect to each other).  This event, in conjunction with the Occupancy Accumulator event, can be used to calculate average lifetime in the FIFO.  Transactions are allocated into the FIFO as soon as they enter the Cachebo (and the IRQ) and are deallocated from the FIFO as soon as they are deallocated from the IRQunc_c_rxr_ismq_retry.wb_creditsuncore cacheISMQ Retries; No WB Creditsevent=0x33,umask=0x8001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the cores.; Retries of writes to local memory due to lack of HT WB creditsunc_c_rxr_occupancy.irq_rejecteduncore cacheIRQ Rejectedevent=0x11,umask=0x201Counts number of entries in the specified Ingress queue in each cycleunc_c_rxr_occupancy.vfifouncore cacheIngress Occupancy; VFIFOevent=0x11,umask=0x1001Counts number of entries in the specified Ingress queue in each cycle.; Accumulates the number of used entries in the IRQ Ordering FIFO in each cycle.  In JKT, it is necessary to keep IO requests in order.  Therefore, they are allocated into an ordering FIFO that sits next to the IRQ, and must be satisfied from the FIFO in order (with respect to each other).  This event, in conjunction with the Allocations event, can be used to calculate average lifetime in the FIFO.  This event can be used in conjunction with the Not Empty event to calculate average queue occupancy. Transactions are allocated into the FIFO as soon as they enter the Cachebo (and the IRQ) and are deallocated from the FIFO as soon as they are deallocated from the IRQunc_h_bt_bypassuncore cacheBT Bypassevent=0x5201Number of transactions that bypass the BT (fifo) to HTunc_h_bt_cycles_ne.localuncore cacheBT Cycles Not Empty: Localevent=0x42,umask=0x101Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVTunc_h_bt_cycles_ne.remoteuncore cacheBT Cycles Not Empty: Remoteevent=0x42,umask=0x201Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVTunc_h_bt_occupancy.localuncore cacheBT Occupancy; Localevent=0x43,umask=0x101Accumulates the occupancy of the HA BT pool in every cycle.  This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_bt_occupancy.reads_localuncore cacheBT Occupancy; Reads Localevent=0x43,umask=0x401Accumulates the occupancy of the HA BT pool in every cycle.  This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_bt_occupancy.reads_remoteuncore cacheBT Occupancy; Reads Remoteevent=0x43,umask=0x801Accumulates the occupancy of the HA BT pool in every cycle.  This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_bt_occupancy.remoteuncore cacheBT Occupancy; Remoteevent=0x43,umask=0x201Accumulates the occupancy of the HA BT pool in every cycle.  This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_bt_occupancy.writes_localuncore cacheBT Occupancy; Writes Localevent=0x43,umask=0x1001Accumulates the occupancy of the HA BT pool in every cycle.  This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_bt_occupancy.writes_remoteuncore cacheBT Occupancy; Writes Remoteevent=0x43,umask=0x2001Accumulates the occupancy of the HA BT pool in every cycle.  This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency.  HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_conflict_cycles.ackcnfltsuncore cacheConflict Checks; Acknowledge Conflictsevent=0xb,umask=0x801Count the number of Ackcnfltsunc_h_conflict_cycles.cmp_fwdsuncore cacheConflict Checks; Cmp Fwdsevent=0xb,umask=0x1001Count the number of Cmp_Fwd. This will give the number of late conflictsunc_h_conflict_cycles.conflictuncore cacheConflict Checks; Conflict Detectedevent=0xb,umask=0x201Counts the number of cycles that we are handling conflictsunc_h_conflict_cycles.lastuncore cacheConflict Checks; Last in conflict chainevent=0xb,umask=0x401Count every last conflictor in conflict chain. Can be used to compute the average conflict chain length as (#Ackcnflts/#LastConflictor)+1. This can be used to give a feel for the conflict chain lengths while analyzing lock kernelsunc_h_directory_lookup.anyuncore cacheDirectory Lookups: Any stateevent=0xc,umask=0x1001Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have tounc_h_directory_lookup.snoop_auncore cacheDirectory Lookups: Snoop Aevent=0xc,umask=0x801Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have tounc_h_directory_lookup.snoop_suncore cacheDirectory Lookups: Snoop Sevent=0xc,umask=0x201Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have tounc_h_directory_lookup.state_auncore cacheDirectory Lookups: A Stateevent=0xc,umask=0x8001Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have tounc_h_directory_lookup.state_iuncore cacheDirectory Lookups: I Stateevent=0xc,umask=0x2001Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have tounc_h_directory_lookup.state_suncore cacheDirectory Lookups: S Stateevent=0xc,umask=0x4001Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have tounc_h_directory_update.a2iuncore cacheDirectory Updates: A2Ievent=0xd,umask=0x2001Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_directory_update.a2suncore cacheDirectory Updates: A2Sevent=0xd,umask=0x4001Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_directory_update.i2auncore cacheDirectory Updates: I2Aevent=0xd,umask=0x401Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_directory_update.i2suncore cacheDirectory Updates: I2Sevent=0xd,umask=0x201Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_directory_update.s2auncore cacheDirectory Updates: S2Aevent=0xd,umask=0x1001Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_directory_update.s2iuncore cacheDirectory Updates: S2Ievent=0xd,umask=0x801Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_igr_ad_qpi2_accumulatoruncore cacheAD QPI Link 2 Credit Accumulatorevent=0x5901Accumulates the number of credits available to the QPI Link 2 AD Ingress bufferunc_h_igr_bl_qpi2_accumulatoruncore cacheBL QPI Link 2 Credit Accumulatorevent=0x5a01Accumulates the number of credits available to the QPI Link 2 BL Ingress bufferunc_h_igr_credits_ad_qpi2uncore cacheAD QPI Link 2 Credit Accumulatorevent=0x5901Accumulates the number of credits available to the QPI Link 2 AD Ingress bufferunc_h_igr_credits_bl_qpi2uncore cacheBL QPI Link 2 Credit Accumulatorevent=0x5a01Accumulates the number of credits available to the QPI Link 2 BL Ingress bufferunc_h_iodc_conflicts.anyuncore cacheIODC Conflicts; Any Conflictevent=0x57,umask=0x101unc_h_iodc_conflicts.lastuncore cacheIODC Conflicts; Last Conflictevent=0x57,umask=0x401unc_h_iodc_conflicts.remote_invi2e_same_rtiduncore cacheIODC Conflicts: Remote InvItoE - Same RTIDevent=0x57,umask=0x101unc_h_iodc_conflicts.remote_other_same_addruncore cacheIODC Conflicts: Remote (Other) - Same Addrevent=0x57,umask=0x401unc_h_iodc_insertsuncore cacheIODC Insertsevent=0x5601IODC Allocationsunc_h_iodc_olen_wbmtoiuncore cacheNum IODC 0 Length Writesevent=0x5801Num IODC 0 Length Writebacks M to I - All of which are droppedunc_h_ring_ad_used.ccwuncore cacheHA AD Ring in Use; Counterclockwiseevent=0x3e,umask=0xcc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ad_used.ccw_vr0_evenuncore cacheHA AD Ring in Use; Counterclockwise and Even on VRing 0event=0x3e,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_h_ring_ad_used.ccw_vr0_odduncore cacheHA AD Ring in Use; Counterclockwise and Odd on VRing 0event=0x3e,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_h_ring_ad_used.ccw_vr1_evenuncore cacheHA AD Ring in Use; Counterclockwise and Even on VRing 1event=0x3e,umask=0x4001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1unc_h_ring_ad_used.ccw_vr1_odduncore cacheHA AD Ring in Use; Counterclockwise and Odd on VRing 1event=0x3e,umask=0x8001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1unc_h_ring_ad_used.cwuncore cacheHA AD Ring in Use; Clockwiseevent=0x3e,umask=0x3301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ad_used.cw_vr0_evenuncore cacheHA AD Ring in Use; Clockwise and Even on VRing 0event=0x3e,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_h_ring_ad_used.cw_vr0_odduncore cacheHA AD Ring in Use; Clockwise and Odd on VRing 0event=0x3e,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_h_ring_ad_used.cw_vr1_evenuncore cacheHA AD Ring in Use; Clockwise and Even on VRing 1event=0x3e,umask=0x1001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1unc_h_ring_ad_used.cw_vr1_odduncore cacheHA AD Ring in Use; Clockwise and Odd on VRing 1event=0x3e,umask=0x2001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1unc_h_ring_ak_used.ccwuncore cacheHA AK Ring in Use; Counterclockwiseevent=0x3f,umask=0xcc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.ccw_vr0_evenuncore cacheHA AK Ring in Use; Counterclockwise and Even on VRing 0event=0x3f,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_h_ring_ak_used.ccw_vr0_odduncore cacheHA AK Ring in Use; Counterclockwise and Odd on VRing 0event=0x3f,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_h_ring_ak_used.ccw_vr1_evenuncore cacheHA AK Ring in Use; Counterclockwise and Even on VRing 1event=0x3f,umask=0x4001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1unc_h_ring_ak_used.ccw_vr1_odduncore cacheHA AK Ring in Use; Counterclockwise and Odd on VRing 1event=0x3f,umask=0x8001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1unc_h_ring_ak_used.cwuncore cacheHA AK Ring in Use; Clockwiseevent=0x3f,umask=0x3301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.cw_vr0_evenuncore cacheHA AK Ring in Use; Clockwise and Even on VRing 0event=0x3f,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_h_ring_ak_used.cw_vr0_odduncore cacheHA AK Ring in Use; Clockwise and Odd on VRing 0event=0x3f,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_h_ring_ak_used.cw_vr1_evenuncore cacheHA AK Ring in Use; Clockwise and Even on VRing 1event=0x3f,umask=0x1001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1unc_h_ring_ak_used.cw_vr1_odduncore cacheHA AK Ring in Use; Clockwise and Odd on VRing 1event=0x3f,umask=0x2001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1unc_h_ring_bl_used.ccwuncore cacheHA BL Ring in Use; Counterclockwiseevent=0x40,umask=0xcc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.ccw_vr0_evenuncore cacheHA BL Ring in Use; Counterclockwise and Even on VRing 0event=0x40,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_h_ring_bl_used.ccw_vr0_odduncore cacheHA BL Ring in Use; Counterclockwise and Odd on VRing 0event=0x40,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_h_ring_bl_used.ccw_vr1_evenuncore cacheHA BL Ring in Use; Counterclockwise and Even on VRing 1event=0x40,umask=0x4001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1unc_h_ring_bl_used.ccw_vr1_odduncore cacheHA BL Ring in Use; Counterclockwise and Odd on VRing 1event=0x40,umask=0x8001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1unc_h_ring_bl_used.cwuncore cacheHA BL Ring in Use; Clockwiseevent=0x40,umask=0x3301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.cw_vr0_evenuncore cacheHA BL Ring in Use; Clockwise and Even on VRing 0event=0x40,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_h_ring_bl_used.cw_vr0_odduncore cacheHA BL Ring in Use; Clockwise and Odd on VRing 0event=0x40,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_h_ring_bl_used.cw_vr1_evenuncore cacheHA BL Ring in Use; Clockwise and Even on VRing 1event=0x40,umask=0x1001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1unc_h_ring_bl_used.cw_vr1_odduncore cacheHA BL Ring in Use; Clockwise and Odd on VRing 1event=0x40,umask=0x2001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1unc_h_snoop_resp.rspsfwduncore cacheSnoop Responses Received; RspSFwdevent=0x21,umask=0x801Counts the total number of RspI snoop responses received.  Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system.   In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received.  For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd.  This is returned when a remote caching agent forwards data but holds on to its currently copy.  This is common for data and code reads that hit in a remote socket in E or F stateunc_h_tracker_cycles_neuncore cacheTracker Cycles Not Emptyevent=0x301Counts the number of cycles when the local HA tracker pool is not empty.  This can be used with edge detect to identify the number of situations when the pool became empty.  This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure.  In other words, this buffer could be completely empty, but there may still be credits in use by the CBos.  This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy.  HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_txr_ad_occupancy.sched0uncore cacheAD Egress Occupancy; Scheduler 0event=0x28,umask=0x101AD Egress Occupancy; Filter for occupancy from scheduler bank 0unc_h_txr_ad_occupancy.sched1uncore cacheAD Egress Occupancy; Scheduler 1event=0x28,umask=0x201AD Egress Occupancy; Filter for occupancy from scheduler bank 1unc_h_txr_ak.crd_cbouncore cacheOutbound Ring Transactions on AK: CRD Transactions to Cboevent=0xe,umask=0x201unc_h_txr_ak_occupancy.sched0uncore cacheAK Egress Occupancy; Scheduler 0event=0x30,umask=0x101AK Egress Occupancy; Filter for occupancy from scheduler bank 0unc_h_txr_ak_occupancy.sched1uncore cacheAK Egress Occupancy; Scheduler 1event=0x30,umask=0x201AK Egress Occupancy; Filter for occupancy from scheduler bank 1unc_h_txr_bl_occupancy.alluncore cacheBL Egress Occupancy: Allevent=0x34,umask=0x301unc_h_txr_bl_occupancy.sched0uncore cacheBL Egress Occupancy; Scheduler 0event=0x34,umask=0x101BL Egress Occupancy; Filter for occupancy from scheduler bank 0unc_h_txr_bl_occupancy.sched1uncore cacheBL Egress Occupancy; Scheduler 1event=0x34,umask=0x201BL Egress Occupancy; Filter for occupancy from scheduler bank 1unc_i_address_match.merge_countuncore interconnectAddress Match (Conflict) Count; Conflict Mergesevent=0x17,umask=0x201Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache.; When two requests to the same address from the same source are received back to back, it is possible to merge the two of them togetherunc_i_address_match.stall_countuncore interconnectAddress Match (Conflict) Count; Conflict Stallsevent=0x17,umask=0x101Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache.; When it is not possible to merge two conflicting requests, a stall event occurs.  This is bad for performanceunc_i_cache_ack_pending_occupancy.anyuncore interconnectWrite Ack Pending Occupancy; Any Sourceevent=0x14,umask=0x101Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore.  These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data.  The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released.  Note that a single tickle can result in multiple decrements.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register.  This register allows one to select one specific queue.  It is not possible to monitor multiple queues at a timeunc_i_cache_ack_pending_occupancy.sourceuncore interconnectWrite Ack Pending Occupancy; Select Sourceevent=0x14,umask=0x201Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore.  These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data.  The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released.  Note that a single tickle can result in multiple decrements.; Tracks all requests from any source portunc_i_cache_own_occupancy.anyuncore interconnectOutstanding Write Ownership Occupancy; Any Sourceevent=0x13,umask=0x101Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle.  This can be used with the write transaction count to calculate the average write latency in the uncore.  The occupancy increments when a write request is issued, and decrements when the data is returned.; Tracks all requests from any source portunc_i_cache_own_occupancy.sourceuncore interconnectOutstanding Write Ownership Occupancy; Select Sourceevent=0x13,umask=0x201Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle.  This can be used with the write transaction count to calculate the average write latency in the uncore.  The occupancy increments when a write request is issued, and decrements when the data is returned.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register.  This register allows one to select one specific queue.  It is not possible to monitor multiple queues at a timeunc_i_cache_read_occupancy.anyuncore interconnectOutstanding Read Occupancy; Any Sourceevent=0x10,umask=0x101Accumulates the number of reads that are outstanding in the uncore in each cycle.  This can be used with the read transaction count to calculate the average read latency in the uncore.  The occupancy increments when a read request is issued, and decrements when the data is returned.; Tracks all requests from any source portunc_i_cache_read_occupancy.sourceuncore interconnectOutstanding Read Occupancy; Select Sourceevent=0x10,umask=0x201Accumulates the number of reads that are outstanding in the uncore in each cycle.  This can be used with the read transaction count to calculate the average read latency in the uncore.  The occupancy increments when a read request is issued, and decrements when the data is returned.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register.  This register allows one to select one specific queue.  It is not possible to monitor multiple queues at a timeunc_i_cache_write_occupancy.anyuncore interconnectOutstanding Write Occupancy; Any Sourceevent=0x11,umask=0x101Accumulates the number of writes (and write prefetches)  that are outstanding in the uncore in each cycle.  This can be used with the transaction count event to calculate the average latency in the uncore.  The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore.; Tracks all requests from any source portunc_i_cache_write_occupancy.sourceuncore interconnectOutstanding Write Occupancy; Select Sourceevent=0x11,umask=0x201Accumulates the number of writes (and write prefetches)  that are outstanding in the uncore in each cycle.  This can be used with the transaction count event to calculate the average latency in the uncore.  The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register.  This register allows one to select one specific queue.  It is not possible to monitor multiple queues at a timeunc_i_rxr_ak_cycles_fulluncore interconnectevent=0xb01Counts the number of cycles when the AK Ingress is full.  This queue is where the IRP receives responses from R2PCIe (the ring)unc_i_rxr_ak_occupancyuncore interconnectevent=0xc01Accumulates the occupancy of the AK Ingress in each cycles.  This queue is where the IRP receives responses from R2PCIe (the ring)unc_i_rxr_bl_drs_cycles_fulluncore interconnectevent=0x401Counts the number of cycles when the BL Ingress is full.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_drs_occupancyuncore interconnectevent=0x701Accumulates the occupancy of the BL Ingress in each cycles.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncb_cycles_fulluncore interconnectevent=0x501Counts the number of cycles when the BL Ingress is full.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncb_occupancyuncore interconnectevent=0x801Accumulates the occupancy of the BL Ingress in each cycles.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncs_cycles_fulluncore interconnectevent=0x601Counts the number of cycles when the BL Ingress is full.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_rxr_bl_ncs_occupancyuncore interconnectevent=0x901Accumulates the occupancy of the BL Ingress in each cycles.  This queue is where the IRP receives data from R2PCIe (the ring).  It is used for data returns from read requests as well as outbound MMIO writesunc_i_tickles.lost_ownershipuncore interconnectTickle Count; Ownership Lostevent=0x16,umask=0x101Counts the number of tickles that are received.  This is for both explicit (from Cbo) and implicit (internal conflict) tickles.; Tracks the number of requests that lost ownership as a result of a tickle.  When a tickle comes in, if the request is not at the head of the queue in the switch, then that request as well as any requests behind it in the switch queue will lose ownership and have to re-acquire it later when they get to the head of the queue.  This will therefore track the number of requests that lost ownership and not just the number of ticklesunc_i_tickles.top_of_queueuncore interconnectTickle Count; Data Returnedevent=0x16,umask=0x201Counts the number of tickles that are received.  This is for both explicit (from Cbo) and implicit (internal conflict) tickles.; Tracks the number of cases when a tickle was received but the requests was at the head of the queue in the switch.  In this case, data is returned rather than releasing ownershipunc_i_transactions.pd_prefetchesuncore interconnectInbound Transaction Count: Read Prefetchesevent=0x15,umask=0x401Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portIDunc_i_transactions.rd_prefetchesuncore interconnectInbound Transaction Count; Read Prefetchesevent=0x15,umask=0x401Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetchesunc_i_transactions.readsuncore interconnectInbound Transaction Count; Readsevent=0x15,umask=0x101Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches)unc_i_transactions.writesuncore interconnectInbound Transaction Count; Writesevent=0x15,umask=0x201Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Trackes only write requests.  Each write request should have a prefetch, so there is no need to explicitly track these requests.  For writes that are tickled and have to retry, the counter will be incremented for each retryunc_i_write_ordering_stall_cyclesuncore interconnectWrite Ordering Stallsevent=0x1a01Counts the number of cycles when there are pending write ACK's in the switch but the switch->IRP pipeline is not utilizedunc_q_clockticksuncore interconnectNumber of qfclksevent=0x1401Counts the number of clocks in the QPI LL.  This clock runs at 1/8th the GT/s speed of the QPI link.  For example, a 8GT/s link will have qfclk or 1GHz.  JKT does not support dynamic link speeds, so this frequency is fixedunc_q_match_maskuncore interconnectevent=0x3801unc_q_message.drs.anydatacuncore interconnectevent=0x3801unc_q_message.drs.anyrespuncore interconnectevent=0x3801unc_q_message.drs.anyresp11flitsuncore interconnectevent=0x3801unc_q_message.drs.anyresp9flitsuncore interconnectevent=0x3801unc_q_message.drs.datac_euncore interconnectevent=0x3801unc_q_message.drs.datac_e_cmpuncore interconnectevent=0x3801unc_q_message.drs.datac_e_frcackcnfltuncore interconnectevent=0x3801unc_q_message.drs.datac_funcore interconnectevent=0x3801unc_q_message.drs.datac_f_cmpuncore interconnectevent=0x3801unc_q_message.drs.datac_f_frcackcnfltuncore interconnectevent=0x3801unc_q_message.drs.datac_muncore interconnectevent=0x3801unc_q_message.drs.wbedatauncore interconnectevent=0x3801unc_q_message.drs.wbidatauncore interconnectevent=0x3801unc_q_message.drs.wbsdatauncore interconnectevent=0x3801unc_q_message.hom.anyrequncore interconnectevent=0x3801unc_q_message.hom.anyrespuncore interconnectevent=0x3801unc_q_message.hom.respfwduncore interconnectevent=0x3801unc_q_message.hom.respfwdiuncore interconnectevent=0x3801unc_q_message.hom.respfwdiwbuncore interconnectevent=0x3801unc_q_message.hom.respfwdsuncore interconnectevent=0x3801unc_q_message.hom.respfwdswbuncore interconnectevent=0x3801unc_q_message.hom.respiwbuncore interconnectevent=0x3801unc_q_message.hom.respswbuncore interconnectevent=0x3801unc_q_message.ncb.anyintuncore interconnectevent=0x3801unc_q_message.ncb.anymsguncore interconnectevent=0x3801unc_q_message.ncb.anymsg11flitsuncore interconnectevent=0x3801unc_q_message.ncb.anymsg9flitsuncore interconnectevent=0x3801unc_q_message.ncs.anymsg1or2flitsuncore interconnectevent=0x3801unc_q_message.ncs.anymsg3flitsuncore interconnectevent=0x3801unc_q_message.ncs.ncrduncore interconnectevent=0x3801unc_q_message.ndr.anycmpuncore interconnectevent=0x3801unc_q_message.snp.anysnpuncore interconnectevent=0x3801unc_q_rxl_flits_g0.datauncore interconnectFlits Received - Group 0; Data Tx Flitsevent=0x1,umask=0x201Counts the number of flits received from the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of data flits received over QPI.  Each flit contains 64b of data.  This includes both DRS and NCB data flits (coherent and non-coherent).  This can be used to calculate the data bandwidth of the QPI link.  One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits.  This does not include the header flits that go in data packetsunc_q_rxl_flits_g0.non_datauncore interconnectFlits Received - Group 0; Non-Data protocol Tx Flitsevent=0x1,umask=0x401Counts the number of flits received from the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each flit is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits.  Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as data bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information.  To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of non-NULL non-data flits received across QPI.  This basically tracks the protocol overhead on the QPI link.  One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits.  This includes the header flits for data packetsunc_q_rxl_inserts_drsuncore interconnectRx Flit Buffer Allocations - DRSevent=0x901Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only DRS flitsunc_q_rxl_inserts_homuncore interconnectRx Flit Buffer Allocations - HOMevent=0xc01Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only HOM flitsunc_q_rxl_inserts_ncbuncore interconnectRx Flit Buffer Allocations - NCBevent=0xa01Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NCB flitsunc_q_rxl_inserts_ncsuncore interconnectRx Flit Buffer Allocations - NCSevent=0xb01Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NCS flitsunc_q_rxl_inserts_ndruncore interconnectRx Flit Buffer Allocations - NDRevent=0xe01Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only NDR flitsunc_q_rxl_inserts_snpuncore interconnectRx Flit Buffer Allocations - SNPevent=0xd01Number of allocations into the QPI Rx Flit Buffer.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime.  This monitors only SNP flitsunc_q_rxl_occupancy_drsuncore interconnectRxQ Occupancy - DRSevent=0x1501Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors DRS flits onlyunc_q_rxl_occupancy_homuncore interconnectRxQ Occupancy - HOMevent=0x1801Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors HOM flits onlyunc_q_rxl_occupancy_ncbuncore interconnectRxQ Occupancy - NCBevent=0x1601Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NCB flits onlyunc_q_rxl_occupancy_ncsuncore interconnectRxQ Occupancy - NCSevent=0x1701Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NCS flits onlyunc_q_rxl_occupancy_ndruncore interconnectRxQ Occupancy - NDRevent=0x1a01Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors NDR flits onlyunc_q_rxl_occupancy_snpuncore interconnectRxQ Occupancy - SNPevent=0x1901Accumulates the number of elements in the QPI RxQ in each cycle.  Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface.  If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency.  This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime.  This monitors SNP flits onlyunc_q_txr_ak_ndr_credit_acquired.vn0uncore interconnectR3QPI Egress Credit Occupancy - AK NDR: for VN0event=0x29,umask=0x101Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egressunc_q_txr_ak_ndr_credit_acquired.vn1uncore interconnectR3QPI Egress Credit Occupancy - AK NDR: for VN1event=0x29,umask=0x201Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egressunc_q_txr_ak_ndr_credit_occupancy.vn0uncore interconnectR3QPI Egress Credit Occupancy - AK NDR: for VN0event=0x25,umask=0x101Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  Local NDR message class to AK Egressunc_q_txr_ak_ndr_credit_occupancy.vn1uncore interconnectR3QPI Egress Credit Occupancy - AK NDR: for VN1event=0x25,umask=0x201Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle.  Local NDR message class to AK Egressunc_r3_c_hi_ad_credits_empty.cbo10uncore interconnectCBox AD Credits Emptyevent=0x2c,umask=0x401No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 10unc_r3_c_hi_ad_credits_empty.cbo11uncore interconnectCBox AD Credits Emptyevent=0x2c,umask=0x801No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 11unc_r3_c_hi_ad_credits_empty.cbo12uncore interconnectCBox AD Credits Emptyevent=0x2c,umask=0x1001No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 12unc_r3_c_hi_ad_credits_empty.cbo13uncore interconnectCBox AD Credits Emptyevent=0x2c,umask=0x2001No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 13unc_r3_c_hi_ad_credits_empty.cbo14uncore interconnectCBox AD Credits Emptyevent=0x2c,umask=0x4001No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 14&16unc_r3_c_hi_ad_credits_empty.cbo8uncore interconnectCBox AD Credits Emptyevent=0x2c,umask=0x101No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 8unc_r3_c_hi_ad_credits_empty.cbo9uncore interconnectCBox AD Credits Emptyevent=0x2c,umask=0x201No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 9unc_r3_c_lo_ad_credits_empty.cbo0uncore interconnectCBox AD Credits Emptyevent=0x2b,umask=0x101No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 0unc_r3_c_lo_ad_credits_empty.cbo1uncore interconnectCBox AD Credits Emptyevent=0x2b,umask=0x201No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 1unc_r3_c_lo_ad_credits_empty.cbo2uncore interconnectCBox AD Credits Emptyevent=0x2b,umask=0x401No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 2unc_r3_c_lo_ad_credits_empty.cbo3uncore interconnectCBox AD Credits Emptyevent=0x2b,umask=0x801No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 3unc_r3_c_lo_ad_credits_empty.cbo4uncore interconnectCBox AD Credits Emptyevent=0x2b,umask=0x1001No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 4unc_r3_c_lo_ad_credits_empty.cbo5uncore interconnectCBox AD Credits Emptyevent=0x2b,umask=0x2001No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 5unc_r3_c_lo_ad_credits_empty.cbo6uncore interconnectCBox AD Credits Emptyevent=0x2b,umask=0x4001No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 6unc_r3_c_lo_ad_credits_empty.cbo7uncore interconnectCBox AD Credits Emptyevent=0x2b,umask=0x8001No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 7unc_r3_ha_r2_bl_credits_empty.ha0uncore interconnectHA/R2 AD Credits Emptyevent=0x2f,umask=0x101No credits available to send to either HA or R2 on the BL Ring; HA0unc_r3_ha_r2_bl_credits_empty.ha1uncore interconnectHA/R2 AD Credits Emptyevent=0x2f,umask=0x201No credits available to send to either HA or R2 on the BL Ring; HA1unc_r3_ha_r2_bl_credits_empty.r2_ncbuncore interconnectHA/R2 AD Credits Emptyevent=0x2f,umask=0x401No credits available to send to either HA or R2 on the BL Ring; R2 NCB Messagesunc_r3_ha_r2_bl_credits_empty.r2_ncsuncore interconnectHA/R2 AD Credits Emptyevent=0x2f,umask=0x801No credits available to send to either HA or R2 on the BL Ring; R2 NCS Messagesunc_r3_qpi0_ad_credits_empty.vn0_homuncore interconnectQPI0 AD Credits Emptyevent=0x29,umask=0x201No credits available to send to QPI0 on the AD Ring; VN0 HOM Messagesunc_r3_qpi0_ad_credits_empty.vn0_ndruncore interconnectQPI0 AD Credits Emptyevent=0x29,umask=0x801No credits available to send to QPI0 on the AD Ring; VN0 NDR Messagesunc_r3_qpi0_ad_credits_empty.vn0_snpuncore interconnectQPI0 AD Credits Emptyevent=0x29,umask=0x401No credits available to send to QPI0 on the AD Ring; VN0 SNP Messagesunc_r3_qpi0_ad_credits_empty.vn1_homuncore interconnectQPI0 AD Credits Emptyevent=0x29,umask=0x1001No credits available to send to QPI0 on the AD Ring; VN1 HOM Messagesunc_r3_qpi0_ad_credits_empty.vn1_ndruncore interconnectQPI0 AD Credits Emptyevent=0x29,umask=0x4001No credits available to send to QPI0 on the AD Ring; VN1 NDR Messagesunc_r3_qpi0_ad_credits_empty.vn1_snpuncore interconnectQPI0 AD Credits Emptyevent=0x29,umask=0x2001No credits available to send to QPI0 on the AD Ring; VN1 SNP Messagesunc_r3_qpi0_ad_credits_empty.vnauncore interconnectQPI0 AD Credits Emptyevent=0x29,umask=0x101No credits available to send to QPI0 on the AD Ring; VNAunc_r3_qpi0_bl_credits_empty.vn0_homuncore interconnectQPI0 BL Credits Emptyevent=0x2d,umask=0x201No credits available to send to QPI0 on the BL Ring; VN0 HOM Messagesunc_r3_qpi0_bl_credits_empty.vn0_ndruncore interconnectQPI0 BL Credits Emptyevent=0x2d,umask=0x801No credits available to send to QPI0 on the BL Ring; VN0 NDR Messagesunc_r3_qpi0_bl_credits_empty.vn0_snpuncore interconnectQPI0 BL Credits Emptyevent=0x2d,umask=0x401No credits available to send to QPI0 on the BL Ring; VN0 SNP Messagesunc_r3_qpi0_bl_credits_empty.vn1_homuncore interconnectQPI0 BL Credits Emptyevent=0x2d,umask=0x1001No credits available to send to QPI0 on the BL Ring; VN1 HOM Messagesunc_r3_qpi0_bl_credits_empty.vn1_ndruncore interconnectQPI0 BL Credits Emptyevent=0x2d,umask=0x4001No credits available to send to QPI0 on the BL Ring; VN1 NDR Messagesunc_r3_qpi0_bl_credits_empty.vn1_snpuncore interconnectQPI0 BL Credits Emptyevent=0x2d,umask=0x2001No credits available to send to QPI0 on the BL Ring; VN1 SNP Messagesunc_r3_qpi0_bl_credits_empty.vnauncore interconnectQPI0 BL Credits Emptyevent=0x2d,umask=0x101No credits available to send to QPI0 on the BL Ring; VNAunc_r3_qpi1_ad_credits_empty.vn0_homuncore interconnectQPI1 AD Credits Emptyevent=0x2a,umask=0x201No credits available to send to QPI1 on the AD Ring; VN0 HOM Messagesunc_r3_qpi1_ad_credits_empty.vn0_ndruncore interconnectQPI1 AD Credits Emptyevent=0x2a,umask=0x801No credits available to send to QPI1 on the AD Ring; VN0 NDR Messagesunc_r3_qpi1_ad_credits_empty.vn0_snpuncore interconnectQPI1 AD Credits Emptyevent=0x2a,umask=0x401No credits available to send to QPI1 on the AD Ring; VN0 SNP Messagesunc_r3_qpi1_ad_credits_empty.vn1_homuncore interconnectQPI1 AD Credits Emptyevent=0x2a,umask=0x1001No credits available to send to QPI1 on the AD Ring; VN1 HOM Messagesunc_r3_qpi1_ad_credits_empty.vn1_ndruncore interconnectQPI1 AD Credits Emptyevent=0x2a,umask=0x4001No credits available to send to QPI1 on the AD Ring; VN1 NDR Messagesunc_r3_qpi1_ad_credits_empty.vn1_snpuncore interconnectQPI1 AD Credits Emptyevent=0x2a,umask=0x2001No credits available to send to QPI1 on the AD Ring; VN1 SNP Messagesunc_r3_qpi1_ad_credits_empty.vnauncore interconnectQPI1 AD Credits Emptyevent=0x2a,umask=0x101No credits available to send to QPI1 on the AD Ring; VNAunc_r3_qpi1_bl_credits_empty.vn0_homuncore interconnectQPI1 BL Credits Emptyevent=0x2e,umask=0x201No credits available to send to QPI1 on the BL Ring; VN0 HOM Messagesunc_r3_qpi1_bl_credits_empty.vn0_ndruncore interconnectQPI1 BL Credits Emptyevent=0x2e,umask=0x801No credits available to send to QPI1 on the BL Ring; VN0 NDR Messagesunc_r3_qpi1_bl_credits_empty.vn0_snpuncore interconnectQPI1 BL Credits Emptyevent=0x2e,umask=0x401No credits available to send to QPI1 on the BL Ring; VN0 SNP Messagesunc_r3_qpi1_bl_credits_empty.vn1_homuncore interconnectQPI1 BL Credits Emptyevent=0x2e,umask=0x1001No credits available to send to QPI1 on the BL Ring; VN1 HOM Messagesunc_r3_qpi1_bl_credits_empty.vn1_ndruncore interconnectQPI1 BL Credits Emptyevent=0x2e,umask=0x4001No credits available to send to QPI1 on the BL Ring; VN1 NDR Messagesunc_r3_qpi1_bl_credits_empty.vn1_snpuncore interconnectQPI1 BL Credits Emptyevent=0x2e,umask=0x2001No credits available to send to QPI1 on the BL Ring; VN1 SNP Messagesunc_r3_qpi1_bl_credits_empty.vnauncore interconnectQPI1 BL Credits Emptyevent=0x2e,umask=0x101No credits available to send to QPI1 on the BL Ring; VNAunc_r3_ring_ad_used.ccwuncore interconnectR3 AD Ring in Use; Counterclockwiseevent=0x7,umask=0xcc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ad_used.ccw_vr0_evenuncore interconnectR3 AD Ring in Use; Counterclockwise and Even on VRing 0event=0x7,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_r3_ring_ad_used.ccw_vr0_odduncore interconnectR3 AD Ring in Use; Counterclockwise and Odd on VRing 0event=0x7,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_r3_ring_ad_used.cwuncore interconnectR3 AD Ring in Use; Clockwiseevent=0x7,umask=0x3301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ad_used.cw_vr0_evenuncore interconnectR3 AD Ring in Use; Clockwise and Even on VRing 0event=0x7,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_r3_ring_ad_used.cw_vr0_odduncore interconnectR3 AD Ring in Use; Clockwise and Odd on VRing 0event=0x7,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_r3_ring_ak_used.ccwuncore interconnectR3 AK Ring in Use; Counterclockwiseevent=0x8,umask=0xcc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ak_used.ccw_vr0_evenuncore interconnectR3 AK Ring in Use; Counterclockwise and Even on VRing 0event=0x8,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_r3_ring_ak_used.ccw_vr0_odduncore interconnectR3 AK Ring in Use; Counterclockwise and Odd on VRing 0event=0x8,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_r3_ring_ak_used.cwuncore interconnectR3 AK Ring in Use; Clockwiseevent=0x8,umask=0x3301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ak_used.cw_vr0_evenuncore interconnectR3 AK Ring in Use; Clockwise and Even on VRing 0event=0x8,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_r3_ring_ak_used.cw_vr0_odduncore interconnectR3 AK Ring in Use; Clockwise and Odd on VRing 0event=0x8,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_r3_ring_bl_used.ccwuncore interconnectR3 BL Ring in Use; Counterclockwiseevent=0x9,umask=0xcc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_bl_used.ccw_vr0_evenuncore interconnectR3 BL Ring in Use; Counterclockwise and Even on VRing 0event=0x9,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_r3_ring_bl_used.ccw_vr0_odduncore interconnectR3 BL Ring in Use; Counterclockwise and Odd on VRing 0event=0x9,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_r3_ring_bl_used.cwuncore interconnectR3 BL Ring in Use; Clockwiseevent=0x9,umask=0x3301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_bl_used.cw_vr0_evenuncore interconnectR3 BL Ring in Use; Clockwise and Even on VRing 0event=0x9,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_r3_ring_bl_used.cw_vr0_odduncore interconnectR3 BL Ring in Use; Clockwise and Odd on VRing 0event=0x9,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_r3_ring_iv_used.anyuncore interconnectR2 IV Ring in Use; Anyevent=0xa,umask=0xff01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  The IV ring is unidirectional.  Whether UP or DN is used is dependent on the system programming.  Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters any polarityunc_r3_ring_iv_used.ccwuncore interconnectR2 IV Ring in Use; Counterclockwiseevent=0xa,umask=0xcc01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  The IV ring is unidirectional.  Whether UP or DN is used is dependent on the system programming.  Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Counterclockwise polarityunc_r3_ring_iv_used.cwuncore interconnectR2 IV Ring in Use; Clockwiseevent=0xa,umask=0x3301Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  The IV ring is unidirectional.  Whether UP or DN is used is dependent on the system programming.  Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Clockwise polarityunc_r3_rxr_ad_bypasseduncore interconnectAD Ingress Bypassedevent=0x1201Counts the number of times when the AD Ingress was bypassed and an incoming transaction was bypassed directly across the BGF and into the qfclk domainunc_r3_rxr_bypassed.aduncore interconnectIngress Bypassedevent=0x12,umask=0x101Counts the number of times when the Ingress was bypassed and an incoming transaction was bypassed directly across the BGF and into the qfclk domainunc_r3_rxr_occupancy.drsuncore interconnectIngress Occupancy Accumulator; DRSevent=0x13,umask=0x801Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queueunc_r3_rxr_occupancy.homuncore interconnectIngress Occupancy Accumulator; HOMevent=0x13,umask=0x101Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; HOM Ingress Queueunc_r3_rxr_occupancy.ncbuncore interconnectIngress Occupancy Accumulator; NCBevent=0x13,umask=0x1001Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NCB Ingress Queueunc_r3_rxr_occupancy.ncsuncore interconnectIngress Occupancy Accumulator; NCSevent=0x13,umask=0x2001Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NCS Ingress Queueunc_r3_rxr_occupancy.ndruncore interconnectIngress Occupancy Accumulator; NDRevent=0x13,umask=0x401Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NDR Ingress Queueunc_r3_rxr_occupancy.snpuncore interconnectIngress Occupancy Accumulator; SNPevent=0x13,umask=0x201Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; SNP Ingress Queueunc_r3_txr_nack_ccw.aduncore interconnectEgress NACK; AK CCWevent=0x28,umask=0x101BL CounterClockwise Egress Queueunc_r3_txr_nack_ccw.akuncore interconnectEgress NACK; BL CWevent=0x28,umask=0x201AD Clockwise Egress Queueunc_r3_txr_nack_ccw.bluncore interconnectEgress NACK; BL CCWevent=0x28,umask=0x401AD CounterClockwise Egress Queueunc_r3_txr_nack_cw.aduncore interconnectEgress NACK; AD CWevent=0x26,umask=0x101AD Clockwise Egress Queueunc_r3_txr_nack_cw.akuncore interconnectEgress NACK; AD CCWevent=0x26,umask=0x201AD CounterClockwise Egress Queueunc_r3_txr_nack_cw.bluncore interconnectEgress NACK; AK CWevent=0x26,umask=0x401BL Clockwise Egress Queueunc_r3_vna_credits_acquireduncore interconnectVNA credit Acquisitionsevent=0x3301Number of QPI VNA Credit acquisitions.  This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder.  VNA credits are used by all message classes in order to communicate across QPI.  If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool.  Note that a single packet may require multiple flit buffers (i.e. when data is being transferred).  Therefore, this event will increment by the number of credits acquired in each cycle.  Filtering based on message class is not provided.  One can count the number of packets transferred in a given message class using an qfclk eventunc_r3_vna_credit_cycles_outuncore interconnectCycles with no VNA credits availableevent=0x3101Number of QPI uclk cycles when the transmitted has no VNA credits available and therefore cannot send any requests on this channel.  Note that this does not mean that no flits can be transmitted, as those holding VN0 credits will still (potentially) be able to transmit.  Generally it is the goal of the uncore that VNA credits should not run out, as this can substantially throttle back useful QPI bandwidthunc_r3_vna_credit_cycles_useduncore interconnectCycles with 1 or more VNA credits in useevent=0x3201Number of QPI uclk cycles with one or more VNA credits in use.  This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average number of used VNA creditsunc_u_clockticksuncore interconnectevent=001unc_u_event_msg.int_priouncore interconnectVLW Receivedevent=0x42,umask=0x1001Virtual Logical Wire (legacy) message were received from Uncore.   Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_event_msg.ipi_rcvduncore interconnectVLW Receivedevent=0x42,umask=0x401Virtual Logical Wire (legacy) message were received from Uncore.   Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_event_msg.msi_rcvduncore interconnectVLW Receivedevent=0x42,umask=0x201Virtual Logical Wire (legacy) message were received from Uncore.   Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_event_msg.vlw_rcvduncore interconnectVLW Receivedevent=0x42,umask=0x101Virtual Logical Wire (legacy) message were received from Uncore.   Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadIDunc_u_racu_requestsuncore interconnectRACU Requestevent=0x4601unc_r2_iio_credits_reject.drsuncore ioR2PCIe IIO Failed to Acquire a Credit; DRSevent=0x34,umask=0x801Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message classunc_r2_ring_ad_used.ccwuncore ioR2 AD Ring in Use; Counterclockwiseevent=0x7,umask=0xcc01Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ad_used.ccw_vr0_evenuncore ioR2 AD Ring in Use; Counterclockwise and Even on VRing 0event=0x7,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_r2_ring_ad_used.ccw_vr0_odduncore ioR2 AD Ring in Use; Counterclockwise and Odd on VRing 0event=0x7,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_r2_ring_ad_used.ccw_vr1_evenuncore ioR2 AD Ring in Use; Counterclockwise and Even on VRing 1event=0x7,umask=0x4001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1unc_r2_ring_ad_used.ccw_vr1_odduncore ioR2 AD Ring in Use; Counterclockwise and Odd on VRing 1event=0x7,umask=0x8001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1unc_r2_ring_ad_used.cwuncore ioR2 AD Ring in Use; Clockwiseevent=0x7,umask=0x3301Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ad_used.cw_vr0_evenuncore ioR2 AD Ring in Use; Clockwise and Even on VRing 0event=0x7,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_r2_ring_ad_used.cw_vr0_odduncore ioR2 AD Ring in Use; Clockwise and Odd on VRing 0event=0x7,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_r2_ring_ad_used.cw_vr1_evenuncore ioR2 AD Ring in Use; Clockwise and Even on VRing 1event=0x7,umask=0x1001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1unc_r2_ring_ad_used.cw_vr1_odduncore ioR2 AD Ring in Use; Clockwise and Odd on VRing 1event=0x7,umask=0x2001Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1unc_r2_ring_ak_used.ccwuncore ioR2 AK Ring in Use; Counterclockwiseevent=0x8,umask=0xcc01Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.ccw_vr0_evenuncore ioR2 AK Ring in Use; Counterclockwise and Even on VRing 0event=0x8,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_r2_ring_ak_used.ccw_vr0_odduncore ioR2 AK Ring in Use; Counterclockwise and Odd on VRing 0event=0x8,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_r2_ring_ak_used.ccw_vr1_evenuncore ioR2 AK Ring in Use; Counterclockwise and Even on VRing 1event=0x8,umask=0x4001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1unc_r2_ring_ak_used.ccw_vr1_odduncore ioR2 AK Ring in Use; Counterclockwise and Odd on VRing 1event=0x8,umask=0x8001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1unc_r2_ring_ak_used.cwuncore ioR2 AK Ring in Use; Clockwiseevent=0x8,umask=0x3301Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.cw_vr0_evenuncore ioR2 AK Ring in Use; Clockwise and Even on VRing 0event=0x8,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_r2_ring_ak_used.cw_vr0_odduncore ioR2 AK Ring in Use; Clockwise and Odd on VRing 0event=0x8,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_r2_ring_ak_used.cw_vr1_evenuncore ioR2 AK Ring in Use; Clockwise and Even on VRing 1event=0x8,umask=0x1001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1unc_r2_ring_ak_used.cw_vr1_odduncore ioR2 AK Ring in Use; Clockwise and Odd on VRing 1event=0x8,umask=0x2001Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1unc_r2_ring_bl_used.ccwuncore ioR2 BL Ring in Use; Counterclockwiseevent=0x9,umask=0xcc01Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.ccw_vr0_evenuncore ioR2 BL Ring in Use; Counterclockwise and Even on VRing 0event=0x9,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0unc_r2_ring_bl_used.ccw_vr0_odduncore ioR2 BL Ring in Use; Counterclockwise and Odd on VRing 0event=0x9,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0unc_r2_ring_bl_used.ccw_vr1_evenuncore ioR2 BL Ring in Use; Counterclockwise and Even on VRing 1event=0x9,umask=0x4001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1unc_r2_ring_bl_used.ccw_vr1_odduncore ioR2 BL Ring in Use; Counterclockwise and Odd on VRing 1event=0x9,umask=0x8001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1unc_r2_ring_bl_used.cwuncore ioR2 BL Ring in Use; Clockwiseevent=0x9,umask=0x3301Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.cw_vr0_evenuncore ioR2 BL Ring in Use; Clockwise and Even on VRing 0event=0x9,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0unc_r2_ring_bl_used.cw_vr0_odduncore ioR2 BL Ring in Use; Clockwise and Odd on VRing 0event=0x9,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0unc_r2_ring_bl_used.cw_vr1_evenuncore ioR2 BL Ring in Use; Clockwise and Even on VRing 1event=0x9,umask=0x1001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1unc_r2_ring_bl_used.cw_vr1_odduncore ioR2 BL Ring in Use; Clockwise and Odd on VRing 1event=0x9,umask=0x2001Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1unc_r2_ring_iv_used.anyuncore ioR2 IV Ring in Use; Anyevent=0xa,umask=0xff01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  The IV ring is unidirectional.  Whether UP or DN is used is dependent on the system programming.  Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters any polarityunc_r2_ring_iv_used.ccwuncore ioR2 IV Ring in Use; Counterclockwiseevent=0xa,umask=0xcc01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  The IV ring is unidirectional.  Whether UP or DN is used is dependent on the system programming.  Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Counterclockwise polarityunc_r2_ring_iv_used.cwuncore ioR2 IV Ring in Use; Clockwiseevent=0xa,umask=0x3301Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  The IV ring is unidirectional.  Whether UP or DN is used is dependent on the system programming.  Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Clockwise polarityunc_r2_rxr_ak_bouncesuncore ioAK Ingress Bouncedevent=0x1201Counts the number of times when a request destined for the AK ingress bouncedunc_r2_rxr_ak_bounces.ccwuncore ioAK Ingress Bounced; Counterclockwiseevent=0x12,umask=0x201Counts the number of times when a request destined for the AK ingress bouncedunc_r2_rxr_ak_bounces.cwuncore ioAK Ingress Bounced; Clockwiseevent=0x12,umask=0x101Counts the number of times when a request destined for the AK ingress bouncedunc_r2_txr_nack_ccw.aduncore ioEgress CCW NACK; AD CCWevent=0x28,umask=0x101AD CounterClockwise Egress Queueunc_r2_txr_nack_ccw.akuncore ioEgress CCW NACK; AK CCWevent=0x28,umask=0x201AK CounterClockwise Egress Queueunc_r2_txr_nack_ccw.bluncore ioEgress CCW NACK; BL CCWevent=0x28,umask=0x401BL CounterClockwise Egress Queueunc_r2_txr_nack_cw.aduncore ioEgress CW NACK; AD CWevent=0x26,umask=0x101AD Clockwise Egress Queueunc_r2_txr_nack_cw.akuncore ioEgress CW NACK; AK CWevent=0x26,umask=0x201AK Clockwise Egress Queueunc_r2_txr_nack_cw.bluncore ioEgress CW NACK; BL CWevent=0x26,umask=0x401BL Clockwise Egress Queueunc_m_power_pcu_throttlinguncore memoryevent=0x4201unc_m_rd_cas_rank0.bank0uncore memoryRD_CAS Access to Rank 0; Bank 0event=0xb0,umask=0x101unc_m_rd_cas_rank0.bank1uncore memoryRD_CAS Access to Rank 0; Bank 1event=0xb0,umask=0x201unc_m_rd_cas_rank0.bank2uncore memoryRD_CAS Access to Rank 0; Bank 2event=0xb0,umask=0x401unc_m_rd_cas_rank0.bank3uncore memoryRD_CAS Access to Rank 0; Bank 3event=0xb0,umask=0x801unc_m_rd_cas_rank0.bank4uncore memoryRD_CAS Access to Rank 0; Bank 4event=0xb0,umask=0x1001unc_m_rd_cas_rank0.bank5uncore memoryRD_CAS Access to Rank 0; Bank 5event=0xb0,umask=0x2001unc_m_rd_cas_rank0.bank6uncore memoryRD_CAS Access to Rank 0; Bank 6event=0xb0,umask=0x4001unc_m_rd_cas_rank0.bank7uncore memoryRD_CAS Access to Rank 0; Bank 7event=0xb0,umask=0x8001unc_m_rd_cas_rank1.bank0uncore memoryRD_CAS Access to Rank 1; Bank 0event=0xb1,umask=0x101unc_m_rd_cas_rank1.bank1uncore memoryRD_CAS Access to Rank 1; Bank 1event=0xb1,umask=0x201unc_m_rd_cas_rank1.bank2uncore memoryRD_CAS Access to Rank 1; Bank 2event=0xb1,umask=0x401unc_m_rd_cas_rank1.bank3uncore memoryRD_CAS Access to Rank 1; Bank 3event=0xb1,umask=0x801unc_m_rd_cas_rank1.bank4uncore memoryRD_CAS Access to Rank 1; Bank 4event=0xb1,umask=0x1001unc_m_rd_cas_rank1.bank5uncore memoryRD_CAS Access to Rank 1; Bank 5event=0xb1,umask=0x2001unc_m_rd_cas_rank1.bank6uncore memoryRD_CAS Access to Rank 1; Bank 6event=0xb1,umask=0x4001unc_m_rd_cas_rank1.bank7uncore memoryRD_CAS Access to Rank 1; Bank 7event=0xb1,umask=0x8001unc_m_rd_cas_rank2.bank0uncore memoryRD_CAS Access to Rank 2; Bank 0event=0xb2,umask=0x101unc_m_rd_cas_rank2.bank1uncore memoryRD_CAS Access to Rank 2; Bank 1event=0xb2,umask=0x201unc_m_rd_cas_rank2.bank2uncore memoryRD_CAS Access to Rank 2; Bank 2event=0xb2,umask=0x401unc_m_rd_cas_rank2.bank3uncore memoryRD_CAS Access to Rank 2; Bank 3event=0xb2,umask=0x801unc_m_rd_cas_rank2.bank4uncore memoryRD_CAS Access to Rank 2; Bank 4event=0xb2,umask=0x1001unc_m_rd_cas_rank2.bank5uncore memoryRD_CAS Access to Rank 2; Bank 5event=0xb2,umask=0x2001unc_m_rd_cas_rank2.bank6uncore memoryRD_CAS Access to Rank 2; Bank 6event=0xb2,umask=0x4001unc_m_rd_cas_rank2.bank7uncore memoryRD_CAS Access to Rank 2; Bank 7event=0xb2,umask=0x8001unc_m_rd_cas_rank3.bank0uncore memoryRD_CAS Access to Rank 3; Bank 0event=0xb3,umask=0x101unc_m_rd_cas_rank3.bank1uncore memoryRD_CAS Access to Rank 3; Bank 1event=0xb3,umask=0x201unc_m_rd_cas_rank3.bank2uncore memoryRD_CAS Access to Rank 3; Bank 2event=0xb3,umask=0x401unc_m_rd_cas_rank3.bank3uncore memoryRD_CAS Access to Rank 3; Bank 3event=0xb3,umask=0x801unc_m_rd_cas_rank3.bank4uncore memoryRD_CAS Access to Rank 3; Bank 4event=0xb3,umask=0x1001unc_m_rd_cas_rank3.bank5uncore memoryRD_CAS Access to Rank 3; Bank 5event=0xb3,umask=0x2001unc_m_rd_cas_rank3.bank6uncore memoryRD_CAS Access to Rank 3; Bank 6event=0xb3,umask=0x4001unc_m_rd_cas_rank3.bank7uncore memoryRD_CAS Access to Rank 3; Bank 7event=0xb3,umask=0x8001unc_m_rd_cas_rank4.bank0uncore memoryRD_CAS Access to Rank 4; Bank 0event=0xb4,umask=0x101unc_m_rd_cas_rank4.bank1uncore memoryRD_CAS Access to Rank 4; Bank 1event=0xb4,umask=0x201unc_m_rd_cas_rank4.bank2uncore memoryRD_CAS Access to Rank 4; Bank 2event=0xb4,umask=0x401unc_m_rd_cas_rank4.bank3uncore memoryRD_CAS Access to Rank 4; Bank 3event=0xb4,umask=0x801unc_m_rd_cas_rank4.bank4uncore memoryRD_CAS Access to Rank 4; Bank 4event=0xb4,umask=0x1001unc_m_rd_cas_rank4.bank5uncore memoryRD_CAS Access to Rank 4; Bank 5event=0xb4,umask=0x2001unc_m_rd_cas_rank4.bank6uncore memoryRD_CAS Access to Rank 4; Bank 6event=0xb4,umask=0x4001unc_m_rd_cas_rank4.bank7uncore memoryRD_CAS Access to Rank 4; Bank 7event=0xb4,umask=0x8001unc_m_rd_cas_rank5.bank0uncore memoryRD_CAS Access to Rank 5; Bank 0event=0xb5,umask=0x101unc_m_rd_cas_rank5.bank1uncore memoryRD_CAS Access to Rank 5; Bank 1event=0xb5,umask=0x201unc_m_rd_cas_rank5.bank2uncore memoryRD_CAS Access to Rank 5; Bank 2event=0xb5,umask=0x401unc_m_rd_cas_rank5.bank3uncore memoryRD_CAS Access to Rank 5; Bank 3event=0xb5,umask=0x801unc_m_rd_cas_rank5.bank4uncore memoryRD_CAS Access to Rank 5; Bank 4event=0xb5,umask=0x1001unc_m_rd_cas_rank5.bank5uncore memoryRD_CAS Access to Rank 5; Bank 5event=0xb5,umask=0x2001unc_m_rd_cas_rank5.bank6uncore memoryRD_CAS Access to Rank 5; Bank 6event=0xb5,umask=0x4001unc_m_rd_cas_rank5.bank7uncore memoryRD_CAS Access to Rank 5; Bank 7event=0xb5,umask=0x8001unc_m_rd_cas_rank6.bank0uncore memoryRD_CAS Access to Rank 6; Bank 0event=0xb6,umask=0x101unc_m_rd_cas_rank6.bank1uncore memoryRD_CAS Access to Rank 6; Bank 1event=0xb6,umask=0x201unc_m_rd_cas_rank6.bank2uncore memoryRD_CAS Access to Rank 6; Bank 2event=0xb6,umask=0x401unc_m_rd_cas_rank6.bank3uncore memoryRD_CAS Access to Rank 6; Bank 3event=0xb6,umask=0x801unc_m_rd_cas_rank6.bank4uncore memoryRD_CAS Access to Rank 6; Bank 4event=0xb6,umask=0x1001unc_m_rd_cas_rank6.bank5uncore memoryRD_CAS Access to Rank 6; Bank 5event=0xb6,umask=0x2001unc_m_rd_cas_rank6.bank6uncore memoryRD_CAS Access to Rank 6; Bank 6event=0xb6,umask=0x4001unc_m_rd_cas_rank6.bank7uncore memoryRD_CAS Access to Rank 6; Bank 7event=0xb6,umask=0x8001unc_m_rd_cas_rank7.bank0uncore memoryRD_CAS Access to Rank 7; Bank 0event=0xb7,umask=0x101unc_m_rd_cas_rank7.bank1uncore memoryRD_CAS Access to Rank 7; Bank 1event=0xb7,umask=0x201unc_m_rd_cas_rank7.bank2uncore memoryRD_CAS Access to Rank 7; Bank 2event=0xb7,umask=0x401unc_m_rd_cas_rank7.bank3uncore memoryRD_CAS Access to Rank 7; Bank 3event=0xb7,umask=0x801unc_m_rd_cas_rank7.bank4uncore memoryRD_CAS Access to Rank 7; Bank 4event=0xb7,umask=0x1001unc_m_rd_cas_rank7.bank5uncore memoryRD_CAS Access to Rank 7; Bank 5event=0xb7,umask=0x2001unc_m_rd_cas_rank7.bank6uncore memoryRD_CAS Access to Rank 7; Bank 6event=0xb7,umask=0x4001unc_m_rd_cas_rank7.bank7uncore memoryRD_CAS Access to Rank 7; Bank 7event=0xb7,umask=0x8001unc_m_wpq_insertsuncore memoryWrite Pending Queue Allocationsevent=0x2001Counts the number of allocations into the Write Pending Queue.  This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMCunc_m_wr_cas_rank0.bank0uncore memoryWR_CAS Access to Rank 0; Bank 0event=0xb8,umask=0x101unc_m_wr_cas_rank0.bank1uncore memoryWR_CAS Access to Rank 0; Bank 1event=0xb8,umask=0x201unc_m_wr_cas_rank0.bank2uncore memoryWR_CAS Access to Rank 0; Bank 2event=0xb8,umask=0x401unc_m_wr_cas_rank0.bank3uncore memoryWR_CAS Access to Rank 0; Bank 3event=0xb8,umask=0x801unc_m_wr_cas_rank0.bank4uncore memoryWR_CAS Access to Rank 0; Bank 4event=0xb8,umask=0x1001unc_m_wr_cas_rank0.bank5uncore memoryWR_CAS Access to Rank 0; Bank 5event=0xb8,umask=0x2001unc_m_wr_cas_rank0.bank6uncore memoryWR_CAS Access to Rank 0; Bank 6event=0xb8,umask=0x4001unc_m_wr_cas_rank0.bank7uncore memoryWR_CAS Access to Rank 0; Bank 7event=0xb8,umask=0x8001unc_m_wr_cas_rank1.bank0uncore memoryWR_CAS Access to Rank 1; Bank 0event=0xb9,umask=0x101unc_m_wr_cas_rank1.bank1uncore memoryWR_CAS Access to Rank 1; Bank 1event=0xb9,umask=0x201unc_m_wr_cas_rank1.bank2uncore memoryWR_CAS Access to Rank 1; Bank 2event=0xb9,umask=0x401unc_m_wr_cas_rank1.bank3uncore memoryWR_CAS Access to Rank 1; Bank 3event=0xb9,umask=0x801unc_m_wr_cas_rank1.bank4uncore memoryWR_CAS Access to Rank 1; Bank 4event=0xb9,umask=0x1001unc_m_wr_cas_rank1.bank5uncore memoryWR_CAS Access to Rank 1; Bank 5event=0xb9,umask=0x2001unc_m_wr_cas_rank1.bank6uncore memoryWR_CAS Access to Rank 1; Bank 6event=0xb9,umask=0x4001unc_m_wr_cas_rank1.bank7uncore memoryWR_CAS Access to Rank 1; Bank 7event=0xb9,umask=0x8001unc_m_wr_cas_rank2.bank0uncore memoryWR_CAS Access to Rank 2; Bank 0event=0xba,umask=0x101unc_m_wr_cas_rank2.bank1uncore memoryWR_CAS Access to Rank 2; Bank 1event=0xba,umask=0x201unc_m_wr_cas_rank2.bank2uncore memoryWR_CAS Access to Rank 2; Bank 2event=0xba,umask=0x401unc_m_wr_cas_rank2.bank3uncore memoryWR_CAS Access to Rank 2; Bank 3event=0xba,umask=0x801unc_m_wr_cas_rank2.bank4uncore memoryWR_CAS Access to Rank 2; Bank 4event=0xba,umask=0x1001unc_m_wr_cas_rank2.bank5uncore memoryWR_CAS Access to Rank 2; Bank 5event=0xba,umask=0x2001unc_m_wr_cas_rank2.bank6uncore memoryWR_CAS Access to Rank 2; Bank 6event=0xba,umask=0x4001unc_m_wr_cas_rank2.bank7uncore memoryWR_CAS Access to Rank 2; Bank 7event=0xba,umask=0x8001unc_m_wr_cas_rank3.bank0uncore memoryWR_CAS Access to Rank 3; Bank 0event=0xbb,umask=0x101unc_m_wr_cas_rank3.bank1uncore memoryWR_CAS Access to Rank 3; Bank 1event=0xbb,umask=0x201unc_m_wr_cas_rank3.bank2uncore memoryWR_CAS Access to Rank 3; Bank 2event=0xbb,umask=0x401unc_m_wr_cas_rank3.bank3uncore memoryWR_CAS Access to Rank 3; Bank 3event=0xbb,umask=0x801unc_m_wr_cas_rank3.bank4uncore memoryWR_CAS Access to Rank 3; Bank 4event=0xbb,umask=0x1001unc_m_wr_cas_rank3.bank5uncore memoryWR_CAS Access to Rank 3; Bank 5event=0xbb,umask=0x2001unc_m_wr_cas_rank3.bank6uncore memoryWR_CAS Access to Rank 3; Bank 6event=0xbb,umask=0x4001unc_m_wr_cas_rank3.bank7uncore memoryWR_CAS Access to Rank 3; Bank 7event=0xbb,umask=0x8001unc_m_wr_cas_rank4.bank0uncore memoryWR_CAS Access to Rank 4; Bank 0event=0xbc,umask=0x101unc_m_wr_cas_rank4.bank1uncore memoryWR_CAS Access to Rank 4; Bank 1event=0xbc,umask=0x201unc_m_wr_cas_rank4.bank2uncore memoryWR_CAS Access to Rank 4; Bank 2event=0xbc,umask=0x401unc_m_wr_cas_rank4.bank3uncore memoryWR_CAS Access to Rank 4; Bank 3event=0xbc,umask=0x801unc_m_wr_cas_rank4.bank4uncore memoryWR_CAS Access to Rank 4; Bank 4event=0xbc,umask=0x1001unc_m_wr_cas_rank4.bank5uncore memoryWR_CAS Access to Rank 4; Bank 5event=0xbc,umask=0x2001unc_m_wr_cas_rank4.bank6uncore memoryWR_CAS Access to Rank 4; Bank 6event=0xbc,umask=0x4001unc_m_wr_cas_rank4.bank7uncore memoryWR_CAS Access to Rank 4; Bank 7event=0xbc,umask=0x8001unc_m_wr_cas_rank5.bank0uncore memoryWR_CAS Access to Rank 5; Bank 0event=0xbd,umask=0x101unc_m_wr_cas_rank5.bank1uncore memoryWR_CAS Access to Rank 5; Bank 1event=0xbd,umask=0x201unc_m_wr_cas_rank5.bank2uncore memoryWR_CAS Access to Rank 5; Bank 2event=0xbd,umask=0x401unc_m_wr_cas_rank5.bank3uncore memoryWR_CAS Access to Rank 5; Bank 3event=0xbd,umask=0x801unc_m_wr_cas_rank5.bank4uncore memoryWR_CAS Access to Rank 5; Bank 4event=0xbd,umask=0x1001unc_m_wr_cas_rank5.bank5uncore memoryWR_CAS Access to Rank 5; Bank 5event=0xbd,umask=0x2001unc_m_wr_cas_rank5.bank6uncore memoryWR_CAS Access to Rank 5; Bank 6event=0xbd,umask=0x4001unc_m_wr_cas_rank5.bank7uncore memoryWR_CAS Access to Rank 5; Bank 7event=0xbd,umask=0x8001unc_m_wr_cas_rank6.bank0uncore memoryWR_CAS Access to Rank 6; Bank 0event=0xbe,umask=0x101unc_m_wr_cas_rank6.bank1uncore memoryWR_CAS Access to Rank 6; Bank 1event=0xbe,umask=0x201unc_m_wr_cas_rank6.bank2uncore memoryWR_CAS Access to Rank 6; Bank 2event=0xbe,umask=0x401unc_m_wr_cas_rank6.bank3uncore memoryWR_CAS Access to Rank 6; Bank 3event=0xbe,umask=0x801unc_m_wr_cas_rank6.bank4uncore memoryWR_CAS Access to Rank 6; Bank 4event=0xbe,umask=0x1001unc_m_wr_cas_rank6.bank5uncore memoryWR_CAS Access to Rank 6; Bank 5event=0xbe,umask=0x2001unc_m_wr_cas_rank6.bank6uncore memoryWR_CAS Access to Rank 6; Bank 6event=0xbe,umask=0x4001unc_m_wr_cas_rank6.bank7uncore memoryWR_CAS Access to Rank 6; Bank 7event=0xbe,umask=0x8001unc_m_wr_cas_rank7.bank0uncore memoryWR_CAS Access to Rank 7; Bank 0event=0xbf,umask=0x101unc_m_wr_cas_rank7.bank1uncore memoryWR_CAS Access to Rank 7; Bank 1event=0xbf,umask=0x201unc_m_wr_cas_rank7.bank2uncore memoryWR_CAS Access to Rank 7; Bank 2event=0xbf,umask=0x401unc_m_wr_cas_rank7.bank3uncore memoryWR_CAS Access to Rank 7; Bank 3event=0xbf,umask=0x801unc_m_wr_cas_rank7.bank4uncore memoryWR_CAS Access to Rank 7; Bank 4event=0xbf,umask=0x1001unc_m_wr_cas_rank7.bank5uncore memoryWR_CAS Access to Rank 7; Bank 5event=0xbf,umask=0x2001unc_m_wr_cas_rank7.bank6uncore memoryWR_CAS Access to Rank 7; Bank 6event=0xbf,umask=0x4001unc_m_wr_cas_rank7.bank7uncore memoryWR_CAS Access to Rank 7; Bank 7event=0xbf,umask=0x8001unc_p_core0_transition_cyclesuncore powerCore 0 C State Transition Cyclesevent=0x7001Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core10_transition_cyclesuncore powerCore 10 C State Transition Cyclesevent=0x7a01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core11_transition_cyclesuncore powerCore 11 C State Transition Cyclesevent=0x7b01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core12_transition_cyclesuncore powerCore 12 C State Transition Cyclesevent=0x7c01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core13_transition_cyclesuncore powerCore 13 C State Transition Cyclesevent=0x7d01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core14_transition_cyclesuncore powerCore 14 C State Transition Cyclesevent=0x7e01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core1_transition_cyclesuncore powerCore 1 C State Transition Cyclesevent=0x7101Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core2_transition_cyclesuncore powerCore 2 C State Transition Cyclesevent=0x7201Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core3_transition_cyclesuncore powerCore 3 C State Transition Cyclesevent=0x7301Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core4_transition_cyclesuncore powerCore 4 C State Transition Cyclesevent=0x7401Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core5_transition_cyclesuncore powerCore 5 C State Transition Cyclesevent=0x7501Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core6_transition_cyclesuncore powerCore 6 C State Transition Cyclesevent=0x7601Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core7_transition_cyclesuncore powerCore 7 C State Transition Cyclesevent=0x7701Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core8_transition_cyclesuncore powerCore 8 C State Transition Cyclesevent=0x7801Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core9_transition_cyclesuncore powerCore 9 C State Transition Cyclesevent=0x7901Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_delayed_c_state_abort_core0uncore powerDeep C State Rejection - Core 0event=0x1701Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core1uncore powerDeep C State Rejection - Core 1event=0x1801Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core10uncore powerDeep C State Rejection - Core 10event=0x2101Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core11uncore powerDeep C State Rejection - Core 11event=0x2201Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core12uncore powerDeep C State Rejection - Core 12event=0x2301Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core13uncore powerDeep C State Rejection - Core 13event=0x2401Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core14uncore powerDeep C State Rejection - Core 14event=0x2501Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core2uncore powerDeep C State Rejection - Core 2event=0x1901Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core3uncore powerDeep C State Rejection - Core 3event=0x1a01Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core4uncore powerDeep C State Rejection - Core 4event=0x1b01Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core5uncore powerDeep C State Rejection - Core 5event=0x1c01Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core6uncore powerDeep C State Rejection - Core 6event=0x1d01Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core7uncore powerDeep C State Rejection - Core 7event=0x1e01Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core8uncore powerDeep C State Rejection - Core 8event=0x1f01Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_delayed_c_state_abort_core9uncore powerDeep C State Rejection - Core 9event=0x2001Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state.  In other words, a wake event occurred before the timer expired that causes a transition into the deeper C stateunc_p_demotions_core0uncore powerCore 0 C State Demotionsevent=0x1e01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core1uncore powerCore 1 C State Demotionsevent=0x1f01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core10uncore powerCore 10 C State Demotionsevent=0x4201Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core11uncore powerCore 11 C State Demotionsevent=0x4301Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core12uncore powerCore 12 C State Demotionsevent=0x4401Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core13uncore powerCore 13 C State Demotionsevent=0x4501Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core14uncore powerCore 14 C State Demotionsevent=0x4601Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core2uncore powerCore 2 C State Demotionsevent=0x2001Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core3uncore powerCore 3 C State Demotionsevent=0x2101Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core4uncore powerCore 4 C State Demotionsevent=0x2201Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core5uncore powerCore 5 C State Demotionsevent=0x2301Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core6uncore powerCore 6 C State Demotionsevent=0x2401Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core7uncore powerCore 7 C State Demotionsevent=0x2501Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core8uncore powerCore 8 C State Demotionsevent=0x4001Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core9uncore powerCore 9 C State Demotionsevent=0x4101Counts the number of times when a configurable cores had a C-state demotionunc_p_freq_max_current_cyclesuncore powerCurrent Strongest Upper Limit Cyclesevent=0x701Counts the number of cycles when current is the upper limit on frequencyunc_p_freq_min_io_p_cyclesuncore powerIO P Limit Strongest Lower Limit Cyclesevent=0x6101Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower.  This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW.  This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidthunc_p_freq_min_perf_p_cyclesuncore powerPerf P Limit Strongest Lower Limit Cyclesevent=0x6201Counts the number of cycles when Perf P Limit is preventing us from dropping the frequency lower.  Perf P Limit is an algorithm that takes input from remote sockets when determining if a socket should drop it's frequency down.  This is largely to minimize increases in snoop and remote read latenciesunc_p_freq_trans_cyclesuncore powerCycles spent changing Frequencyevent=0x6001Counts the number of cycles when the system is changing frequency.  This can not be filtered by thread ID.  One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the systemunc_p_pkg_c_exit_latencyuncore powerPackage C State Exit Latencyevent=0x2601Counts the number of cycles that the package is transitioning from package C2 to C3unc_p_pkg_c_exit_latency_seluncore powerPackage C State Exit Latencyevent=0x2601Counts the number of cycles that the package is transitioning from package C2 to C3unc_p_pkg_c_state_residency_c0_cyclesuncore powerPackage C State Residency - C0event=0x2a01Counts the number of cycles that the package is in C0unc_p_pkg_c_state_residency_c2_cyclesuncore powerPackage C State Residency - C2event=0x2b01Counts the number of cycles that the package is in C2unc_p_pkg_c_state_residency_c3_cyclesuncore powerPackage C State Residency - C3event=0x2c01Counts the number of cycles that the package is in C3unc_p_pkg_c_state_residency_c6_cyclesuncore powerPackage C State Residency - C6event=0x2d01Counts the number of cycles that the package is in C6unc_p_total_transition_cyclesuncore powerTotal Core C State Transition Cyclesevent=0x6301Number of cycles spent performing core C state transitions across all coresunc_p_volt_trans_cycles_changeuncore powerCycles Changing Voltageevent=0x301Counts the number of cycles when the system is changing voltage.  There is no filtering supported with this event.  One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transition.  This event is calculated by or'ing together the increasing and decreasing eventsunc_p_volt_trans_cycles_decreaseuncore powerCycles Decreasing Voltageevent=0x201Counts the number of cycles when the system is decreasing voltage.  There is no filtering supported with this event.  One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transitionunc_p_volt_trans_cycles_increaseuncore powerCycles Increasing Voltageevent=0x101Counts the number of cycles when the system is increasing voltage.  There is no filtering supported with this event.  One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transitionunc_p_vr_hot_cyclesuncore powerVR Hotevent=0x3201dtlb_load_misses.demand_ld_walk_completedvirtual memoryDemand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page sizeevent=0x8,period=100003,umask=0x8200dtlb_load_misses.demand_ld_walk_durationvirtual memoryDemand load cycles page miss handler (PMH) is busy with this walkevent=0x8,period=2000003,umask=0x8400l1d.allocated_in_mcacheAllocated L1D data cache lines in M stateevent=0x51,period=2000003,umask=0x200l1d.all_m_replacementcacheCache lines in M state evicted out of L1D due to Snoop HitM or dirty line replacementevent=0x51,period=2000003,umask=0x800l1d.evictioncacheL1D data cache lines in M state evicted due to replacementevent=0x51,period=2000003,umask=0x400l1d.replacementcacheL1D data line replacementsevent=0x51,period=2000003,umask=0x100This event counts L1D data line replacements.  Replacements occur when a new line is brought into the cache, causing eviction of a line loaded earlierl1d_blocks.bank_conflict_cyclescacheCycles when dispatched loads are cancelled due to L1D bank conflicts with other load portsevent=0xbf,cmask=1,period=100003,umask=0x500l1d_pend_miss.pendingcacheL1D miss outstanding duration in cyclesevent=0x48,period=2000003,umask=0x100l2_l1d_wb_rqsts.hit_ecacheNot rejected writebacks from L1D to L2 cache lines in E stateevent=0x28,period=200003,umask=0x400l2_l1d_wb_rqsts.hit_mcacheNot rejected writebacks from L1D to L2 cache lines in M stateevent=0x28,period=200003,umask=0x800l2_l1d_wb_rqsts.hit_scacheNot rejected writebacks from L1D to L2 cache lines in S stateevent=0x28,period=200003,umask=0x200l2_l1d_wb_rqsts.misscacheCount the number of modified Lines evicted from L1 and missed L2. (Non-rejected WBs from the DCU.)event=0x28,period=200003,umask=0x100l2_lines_in.ecacheL2 cache lines in E state filling L2event=0xf1,period=100003,umask=0x400l2_lines_in.icacheL2 cache lines in I state filling L2event=0xf1,period=100003,umask=0x100l2_lines_in.scacheL2 cache lines in S state filling L2event=0xf1,period=100003,umask=0x200l2_lines_out.demand_cleancacheClean L2 cache lines evicted by demandevent=0xf2,period=100003,umask=0x100l2_lines_out.demand_dirtycacheDirty L2 cache lines evicted by demandevent=0xf2,period=100003,umask=0x200l2_lines_out.dirty_allcacheDirty L2 cache lines filling the L2event=0xf2,period=100003,umask=0xa00l2_lines_out.pf_cleancacheClean L2 cache lines evicted by L2 prefetchevent=0xf2,period=100003,umask=0x400l2_lines_out.pf_dirtycacheDirty L2 cache lines evicted by L2 prefetchevent=0xf2,period=100003,umask=0x800l2_rqsts.all_code_rdcacheL2 code requestsevent=0x24,period=200003,umask=0x3000l2_rqsts.all_demand_data_rdcacheDemand Data Read requestsevent=0x24,period=200003,umask=0x300l2_rqsts.all_pfcacheRequests from L2 hardware prefetchersevent=0x24,period=200003,umask=0xc000l2_rqsts.all_rfocacheRFO requests to L2 cacheevent=0x24,period=200003,umask=0xc00l2_rqsts.code_rd_hitcacheL2 cache hits when fetching instructions, code readsevent=0x24,period=200003,umask=0x1000l2_rqsts.code_rd_misscacheL2 cache misses when fetching instructionsevent=0x24,period=200003,umask=0x2000l2_rqsts.demand_data_rd_hitcacheDemand Data Read requests that hit L2 cacheevent=0x24,period=200003,umask=0x100l2_rqsts.pf_hitcacheRequests from the L2 hardware prefetchers that hit L2 cacheevent=0x24,period=200003,umask=0x4000l2_rqsts.pf_misscacheRequests from the L2 hardware prefetchers that miss L2 cacheevent=0x24,period=200003,umask=0x8000l2_rqsts.rfo_hitcacheRFO requests that hit L2 cacheevent=0x24,period=200003,umask=0x400l2_rqsts.rfo_misscacheRFO requests that miss L2 cacheevent=0x24,period=200003,umask=0x800l2_store_lock_rqsts.allcacheRFOs that access cache lines in any stateevent=0x27,period=200003,umask=0xf00l2_store_lock_rqsts.hit_ecacheRFOs that hit cache lines in E stateevent=0x27,period=200003,umask=0x400l2_store_lock_rqsts.hit_mcacheRFOs that hit cache lines in M stateevent=0x27,period=200003,umask=0x800l2_store_lock_rqsts.misscacheRFOs that miss cache linesevent=0x27,period=200003,umask=0x100l2_trans.all_pfcacheL2 or LLC HW prefetches that access L2 cacheevent=0xf0,period=200003,umask=0x800l2_trans.all_requestscacheTransactions accessing L2 pipeevent=0xf0,period=200003,umask=0x8000l2_trans.code_rdcacheL2 cache accesses when fetching instructionsevent=0xf0,period=200003,umask=0x400l2_trans.demand_data_rdcacheDemand Data Read requests that access L2 cacheevent=0xf0,period=200003,umask=0x100l2_trans.l1d_wbcacheL1D writebacks that access L2 cacheevent=0xf0,period=200003,umask=0x1000l2_trans.l2_fillcacheL2 fill requests that access L2 cacheevent=0xf0,period=200003,umask=0x2000l2_trans.l2_wbcacheL2 writebacks that access L2 cacheevent=0xf0,period=200003,umask=0x4000l2_trans.rfocacheRFO requests that access L2 cacheevent=0xf0,period=200003,umask=0x200lock_cycles.cache_lock_durationcacheCycles when L1D is lockedevent=0x63,period=2000003,umask=0x200longest_lat_cache.misscacheCore-originated cacheable demand requests missed LLCevent=0x2e,period=100003,umask=0x4100longest_lat_cache.referencecacheCore-originated cacheable demand requests that refer to LLCevent=0x2e,period=100003,umask=0x4f00mem_load_uops_llc_hit_retired.xsnp_hitcacheRetired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cacheevent=0xd2,period=20011,umask=0x200This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package).  Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line.  In this case, a snoop was required, and another L2 had the line in a non-modified statemem_load_uops_llc_hit_retired.xsnp_hitmcacheRetired load uops which data sources were HitM responses from shared LLCevent=0xd2,period=20011,umask=0x400This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package).  Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line.  In this case, a snoop was required, and another L2 had the line in a modified state, so the line had to be invalidated in that L2 cache and transferred to the requesting L2mem_load_uops_llc_hit_retired.xsnp_misscacheRetired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cacheevent=0xd2,period=20011,umask=0x100mem_load_uops_llc_hit_retired.xsnp_nonecacheRetired load uops which data sources were hits in LLC without snoops requiredevent=0xd2,period=100003,umask=0x800mem_load_uops_llc_miss_retired.local_dramcacheData from local DRAM either Snoop not needed or Snoop Miss (RspI)event=0xd3,period=100007,umask=0x100mem_load_uops_llc_miss_retired.remote_dramcacheData from remote DRAM either Snoop not needed or Snoop Miss (RspI)event=0xd3,period=100007,umask=0x400mem_load_uops_retired.llc_hitcacheRetired load uops which data sources were data hits in LLC without snoops requiredevent=0xd1,period=50021,umask=0x400This event counts retired load uops that hit in the last-level (L3) cache without snoops requiredmem_load_uops_retired.llc_misscacheMiss in last-level (L3) cache. Excludes Unknown data-sourceevent=0xd1,period=100007,umask=0x2000mem_uops_retired.all_loadscacheAll retired load uops (Precise event)event=0xd0,period=2000003,umask=0x8100This event counts the number of load uops retired (Precise event)mem_uops_retired.all_storescacheAll retired store uops (Precise event)event=0xd0,period=2000003,umask=0x8200This event counts the number of store uops retired (Precise event)mem_uops_retired.lock_loadscacheRetired load uops with locked access (Precise event)event=0xd0,period=100007,umask=0x2100mem_uops_retired.split_loadscacheRetired load uops that split across a cacheline boundary (Precise event)event=0xd0,period=100003,umask=0x4100This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) (Precise event)mem_uops_retired.split_storescacheRetired store uops that split across a cacheline boundary (Precise event)event=0xd0,period=100003,umask=0x4200This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) (Precise event)mem_uops_retired.stlb_miss_loadscacheRetired load uops that miss the STLB (Precise event)event=0xd0,period=100003,umask=0x1100mem_uops_retired.stlb_miss_storescacheRetired store uops that miss the STLB (Precise event)event=0xd0,period=100003,umask=0x1200offcore_requests.all_data_rdcacheDemand and prefetch data readsevent=0xb0,period=100003,umask=0x800offcore_requests.demand_code_rdcacheCacheable and non-cacheable code read requestsevent=0xb0,period=100003,umask=0x200offcore_requests.demand_data_rdcacheDemand Data Read requests sent to uncoreevent=0xb0,period=100003,umask=0x100offcore_requests.demand_rfocacheDemand RFO requests including regular RFOs, locks, ItoMevent=0xb0,period=100003,umask=0x400offcore_requests_buffer.sq_fullcacheCases when offcore requests buffer cannot take more entries for coreevent=0xb2,period=2000003,umask=0x100offcore_requests_outstanding.all_data_rdcacheOffcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncoreevent=0x60,period=2000003,umask=0x800offcore_requests_outstanding.cycles_with_data_rdcacheCycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=2000003,umask=0x800offcore_requests_outstanding.cycles_with_demand_data_rdcacheCycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=2000003,umask=0x100offcore_requests_outstanding.cycles_with_demand_rfocacheOffcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycleevent=0x60,cmask=1,period=2000003,umask=0x400offcore_requests_outstanding.demand_data_rdcacheOffcore outstanding Demand Data Read transactions in uncore queueevent=0x60,period=2000003,umask=0x100offcore_requests_outstanding.demand_data_rd_c6cacheCycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queueevent=0x60,cmask=6,period=2000003,umask=0x100offcore_requests_outstanding.demand_rfocacheOffcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncoreevent=0x60,period=2000003,umask=0x400fp_assist.anyfloating pointCycles with any input/output SSE or FP assistevent=0xca,cmask=1,period=100003,umask=0x1e00fp_assist.simd_inputfloating pointNumber of SIMD FP assists due to input valuesevent=0xca,period=100003,umask=0x1000fp_assist.simd_outputfloating pointNumber of SIMD FP assists due to Output valuesevent=0xca,period=100003,umask=0x800fp_assist.x87_inputfloating pointNumber of X87 assists due to input valueevent=0xca,period=100003,umask=0x400fp_assist.x87_outputfloating pointNumber of X87 assists due to output valueevent=0xca,period=100003,umask=0x200fp_comp_ops_exe.sse_packed_doublefloating pointNumber of SSE* or AVX-128 FP Computational packed double-precision uops issued this cycleevent=0x10,period=2000003,umask=0x1000fp_comp_ops_exe.sse_packed_singlefloating pointNumber of SSE* or AVX-128 FP Computational packed single-precision uops issued this cycleevent=0x10,period=2000003,umask=0x4000fp_comp_ops_exe.sse_scalar_doublefloating pointNumber of SSE* or AVX-128 FP Computational scalar double-precision uops issued this cycleevent=0x10,period=2000003,umask=0x8000fp_comp_ops_exe.sse_scalar_singlefloating pointNumber of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cycleevent=0x10,period=2000003,umask=0x2000fp_comp_ops_exe.x87floating pointNumber of FP Computational Uops Executed this cycle. The number of FADD, FSUB, FCOM, FMULs, integer MULs and IMULs, FDIVs, FPREMs, FSQRTS, integer DIVs, and IDIVs. This event does not distinguish an FADD used in the middle of a transcendental flow from a sevent=0x10,period=2000003,umask=0x100other_assists.avx_storefloating pointNumber of GSSE memory assist for stores. GSSE microcode assist is being invoked whenever the hardware is unable to properly handle GSSE-256b operationsevent=0xc1,period=100003,umask=0x800simd_fp_256.packed_doublefloating pointNumber of AVX-256 Computational FP double precision uops issued this cycleevent=0x11,period=2000003,umask=0x200simd_fp_256.packed_singlefloating pointNumber of GSSE-256 Computational FP single precision uops issued this cycleevent=0x11,period=2000003,umask=0x100dsb2mite_switches.countfrontendDecode Stream Buffer (DSB)-to-MITE switchesevent=0xab,period=2000003,umask=0x100dsb2mite_switches.penalty_cyclesfrontendDecode Stream Buffer (DSB)-to-MITE switch true penalty cyclesevent=0xab,period=2000003,umask=0x200This event counts the cycles attributed to a switch from the Decoded Stream Buffer (DSB), which holds decoded instructions, to the legacy decode pipeline.  It excludes cycles when the back-end cannot  accept new micro-ops.  The penalty for these switches is potentially several cycles of instruction starvation, where no micro-ops are delivered to the back-enddsb_fill.all_cancelfrontendCases of cancelling valid Decode Stream Buffer (DSB) fill not because of exceeding way limitevent=0xac,period=2000003,umask=0xa00dsb_fill.exceed_dsb_linesfrontendCycles when Decode Stream Buffer (DSB) fill encounter more than 3 Decode Stream Buffer (DSB) linesevent=0xac,period=2000003,umask=0x800dsb_fill.other_cancelfrontendCases of cancelling valid DSB fill not because of exceeding way limitevent=0xac,period=2000003,umask=0x200icache.missesfrontendInstruction cache, streaming buffer and victim cache missesevent=0x80,period=200003,umask=0x200This event counts the number of instruction cache, streaming buffer and victim cache misses. Counting includes unchacheable accessesidq.all_dsb_cycles_4_uopsfrontendCycles Decode Stream Buffer (DSB) is delivering 4 Uopsevent=0x79,cmask=4,period=2000003,umask=0x1800idq.all_dsb_cycles_any_uopsfrontendCycles Decode Stream Buffer (DSB) is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x1800idq.all_mite_cycles_4_uopsfrontendCycles MITE is delivering 4 Uopsevent=0x79,cmask=4,period=2000003,umask=0x2400idq.all_mite_cycles_any_uopsfrontendCycles MITE is delivering any Uopevent=0x79,cmask=1,period=2000003,umask=0x2400idq.dsb_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) pathevent=0x79,period=2000003,umask=0x800idq.emptyfrontendInstruction Decode Queue (IDQ) empty cyclesevent=0x79,period=2000003,umask=0x200idq.mite_all_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,period=2000003,umask=0x3c00idq.mite_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) from MITE pathevent=0x79,period=2000003,umask=0x400idq.ms_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x3000This event counts cycles during which the microcode sequencer assisted the front-end in delivering uops.  Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder.  Using other instructions, if possible, will usually improve performance.  See the Intel? 64 and IA-32 Architectures Optimization Reference Manual for more informationidq.ms_dsb_uopsfrontendUops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x1000idq.ms_mite_uopsfrontendUops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x2000idq.ms_uopsfrontendUops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=2000003,umask=0x3000idq_uops_not_delivered.corefrontendUops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=0x100This event counts the number of uops not delivered to the back-end per cycle, per thread, when the back-end was not stalled.  In the ideal case 4 uops can be delivered each cycle.  The event counts the undelivered uops - so if 3 were delivered in one cycle, the counter would be incremented by 1 for that cycle (4 - 3). If the back-end is stalled, the count for this event is not incremented even when uops were not delivered, because the back-end would not have been able to accept them.  This event is used in determining the front-end bound category of the top-down pipeline slots characterizationidq_uops_not_delivered.cycles_ge_1_uop_deliv.corefrontendCycles when 1 or more uops were delivered to the by the front endevent=0x9c,cmask=4,inv=1,period=2000003,umask=0x100machine_clears.memory_orderingmemoryCounts the number of machine clears due to memory order conflictsevent=0xc3,period=100003,umask=0x200This event counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from memory disambiguation, external snoops, or cross SMT-HW-thread snoop (stores) hitting load buffers.  Machine clears can have a significant performance impact if they are happening frequentlymem_trans_retired.load_latency_gt_128memoryLoads with latency value being above 128 (Must be precise)event=0xcd,period=1009,umask=0x1,ldlat=0x8000mem_trans_retired.load_latency_gt_16memoryLoads with latency value being above 16 (Must be precise)event=0xcd,period=20011,umask=0x1,ldlat=0x1000mem_trans_retired.load_latency_gt_256memoryLoads with latency value being above 256 (Must be precise)event=0xcd,period=503,umask=0x1,ldlat=0x10000mem_trans_retired.load_latency_gt_32memoryLoads with latency value being above 32 (Must be precise)event=0xcd,period=100007,umask=0x1,ldlat=0x2000mem_trans_retired.load_latency_gt_4memoryLoads with latency value being above 4  (Must be precise)event=0xcd,period=100003,umask=0x1,ldlat=0x400mem_trans_retired.load_latency_gt_512memoryLoads with latency value being above 512 (Must be precise)event=0xcd,period=101,umask=0x1,ldlat=0x20000mem_trans_retired.load_latency_gt_64memoryLoads with latency value being above 64 (Must be precise)event=0xcd,period=2003,umask=0x1,ldlat=0x4000mem_trans_retired.load_latency_gt_8memoryLoads with latency value being above 8 (Must be precise)event=0xcd,period=50021,umask=0x1,ldlat=0x800mem_trans_retired.precise_storememorySample stores and collect precise store operation via PEBS record. PMC3 only. (Precise Event - PEBS) (Must be precise)event=0xcd,period=2000003,umask=0x200misalign_mem_ref.loadsmemorySpeculative cache line split load uops dispatched to L1 cacheevent=0x5,period=2000003,umask=0x100misalign_mem_ref.storesmemorySpeculative cache line split STA uops dispatched to L1 cacheevent=0x5,period=2000003,umask=0x200offcore_response.all_demand_mlc_pref_reads.llc_miss.any_responsememoryThis event counts all LLC misses for all demand and L2 prefetches. LLC prefetches are excludedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC2007700offcore_response.all_demand_mlc_pref_reads.llc_miss.local_drammemoryCounts all local dram accesses for all demand and L2 prefetches. LLC prefetches are excludedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60040007700offcore_response.all_demand_mlc_pref_reads.llc_miss.remote_hitm_hit_forwardmemoryThis event counts all remote cache-to-cache transfers (includes HITM and HIT-Forward) for all demand and L2 prefetches. LLC prefetches are excludedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x187FC2007700offcore_response.pf_llc_data_rd.llc_miss.any_responsememoryCounts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc2008000cpl_cycles.ring0otherUnhalted core cycles when the thread is in ring 0event=0x5c,period=2000003,umask=0x100cpl_cycles.ring0_transotherNumber of intervals between processor halts while thread is in ring 0event=0x5c,cmask=1,edge=1,period=100007,umask=0x100cpl_cycles.ring123otherUnhalted core cycles when thread is in rings 1, 2, or 3event=0x5c,period=2000003,umask=0x200hw_pre_req.dl1_missotherHardware Prefetch requests that miss the L1D cache. This accounts for both L1 streamer and IP-based (IPP) HW prefetchers. A request is being counted each time it access the cache & miss it, including if a block is applicable or if hit the Fill Buffer for event=0x4e,period=2000003,umask=0x200insts_written_to_iq.instsotherValid instructions written to IQ per cycleevent=0x17,period=2000003,umask=0x100lock_cycles.split_lock_uc_lock_durationotherCycles when L1 and L2 are locked due to UC or split lockevent=0x63,period=2000003,umask=0x100agu_bypass_cancel.countpipelineThis event counts executed load operations with all the following traits: 1. addressing of the format [base + offset], 2. the offset is between 1 and 2047, 3. the address specified in the base register is in one page and the address [base+offset] is in anevent=0xb6,period=100003,umask=0x100arith.fpu_divpipelineDivide operations executedevent=0x14,cmask=1,edge=1,period=100003,umask=0x100This event counts the number of the divide operations executedarith.fpu_div_activepipelineCycles when divider is busy executing divide operationsevent=0x14,period=2000003,umask=0x100br_inst_exec.all_branchespipelineSpeculative and retired  branchesevent=0x88,period=200003,umask=0xff00br_inst_retired.all_branchespipelineAll (macro) branch instructions retiredevent=0xc4,period=40000900br_inst_retired.all_branches_pebspipelineAll (macro) branch instructions retired. (Precise Event - PEBS) (Must be precise)event=0xc4,period=400009,umask=0x400br_inst_retired.far_branchpipelineFar branch instructions retiredevent=0xc4,period=100007,umask=0x4000br_inst_retired.not_takenpipelineNot taken branch instructions retiredevent=0xc4,period=400009,umask=0x1000br_misp_exec.all_branchespipelineSpeculative and retired mispredicted macro conditional branchesevent=0x89,period=200003,umask=0xff00br_misp_exec.all_direct_near_callpipelineSpeculative and retired mispredicted direct near callsevent=0x89,period=200003,umask=0xd000br_misp_exec.taken_direct_near_callpipelineTaken speculative and retired mispredicted direct near callsevent=0x89,period=200003,umask=0x9000br_misp_retired.all_branchespipelineAll mispredicted macro branch instructions retiredevent=0xc5,period=40000900br_misp_retired.all_branches_pebspipelineMispredicted macro branch instructions retired. (Precise Event - PEBS) (Must be precise)event=0xc5,period=400009,umask=0x400br_misp_retired.near_callpipelineDirect and indirect mispredicted near call instructions retired (Precise event)event=0xc5,period=100007,umask=0x200br_misp_retired.not_takenpipelineMispredicted not taken branch instructions retired (Precise event)event=0xc5,period=400009,umask=0x1000br_misp_retired.takenpipelineMispredicted taken branch instructions retired (Precise event)event=0xc5,period=400009,umask=0x2000cpu_clk_thread_unhalted.ref_xclkpipelineReference cycles when the thread is unhalted (counts at 100 MHz rate)event=0x3c,period=2000003,umask=0x100cpu_clk_thread_unhalted.ref_xclk_anypipelineReference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate)event=0x3c,any=1,period=2000003,umask=0x100cpu_clk_unhalted.ref_tscpipelineReference cycles when the core is not in halt stateevent=0,period=2000003,umask=0x300This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other eventscpu_clk_unhalted.ref_xclkpipelineReference cycles when the thread is unhalted (counts at 100 MHz rate)event=0x3c,period=2000003,umask=0x100cpu_clk_unhalted.ref_xclk_anypipelineReference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate)event=0x3c,any=1,period=2000003,umask=0x100cpu_clk_unhalted.thread_ppipelineThread cycles when thread is not in halt stateevent=0x3c,period=200000300cycle_activity.cycles_l1d_pendingpipelineEach cycle there was a miss-pending demand load this thread, increment by 1. Note this is in DCU and connected to Umask 1. Miss Pending demand load should be deduced by OR-ing increment bits of DCACHE_MISS_PEND.PENDINGevent=0xa3,cmask=2,period=2000003,umask=0x200cycle_activity.cycles_l2_pendingpipelineEach cycle there was a MLC-miss pending demand load this thread (i.e. Non-completed valid SQ entry allocated for demand load and waiting for Uncore), increment by 1. Note this is in MLC and connected to Umask 0event=0xa3,cmask=1,period=2000003,umask=0x100cycle_activity.cycles_no_dispatchpipelineEach cycle there was no dispatch for this thread, increment by 1. Note this is connect to Umask 2. No dispatch can be deduced from the UOPS_EXECUTED eventevent=0xa3,cmask=4,period=2000003,umask=0x400cycle_activity.stalls_l1d_pendingpipelineEach cycle there was a miss-pending demand load this thread and no uops dispatched, increment by 1. Note this is in DCU and connected to Umask 1 and 2. Miss Pending demand load should be deduced by OR-ing increment bits of DCACHE_MISS_PEND.PENDINGevent=0xa3,cmask=6,period=2000003,umask=0x600cycle_activity.stalls_l2_pendingpipelineEach cycle there was a MLC-miss pending demand load and no uops dispatched on this thread (i.e. Non-completed valid SQ entry allocated for demand load and waiting for Uncore), increment by 1. Note this is in MLC and connected to Umask 0 and 2event=0xa3,cmask=5,period=2000003,umask=0x500ild_stall.iq_fullpipelineStall cycles because IQ is fullevent=0x87,period=2000003,umask=0x400inst_retired.anypipelineInstructions retired from executionevent=0xc0,period=200000300This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlersinst_retired.any_ppipelineNumber of instructions retired. General Counter   - architectural eventevent=0xc0,period=200000300inst_retired.prec_distpipelineInstructions retired. (Precise Event - PEBS) (Must be precise)event=0xc0,period=2000003,umask=0x100int_misc.rat_stall_cyclespipelineCycles when Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the threadevent=0xd,period=2000003,umask=0x4000int_misc.recovery_cyclespipelineNumber of cycles waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc...)event=0xd,cmask=1,period=2000003,umask=0x300int_misc.recovery_stalls_countpipelineNumber of occurrences waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc...)event=0xd,cmask=1,edge=1,period=2000003,umask=0x300ld_blocks.all_blockpipelineNumber of cases where any load ends up with a valid block-code written to the load buffer (including blocks due to Memory Order Buffer (MOB), Data Cache Unit (DCU), TLB, but load has no DCU miss)event=0x3,period=100003,umask=0x1000ld_blocks.data_unknownpipelineLoads delayed due to SB blocks, preceding store operations with known addresses but unknown dataevent=0x3,period=100003,umask=0x100ld_blocks.store_forwardpipelineCases when loads get true Block-on-Store blocking code preventing store forwardingevent=0x3,period=100003,umask=0x200This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load.  The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store.  See the table of not supported store forwards in the Intel? 64 and IA-32 Architectures Optimization Reference Manual.  The penalty for blocked store forwarding is that the load must wait for the store to complete before it can be issuedld_blocks_partial.address_aliaspipelineFalse dependencies in MOB due to partial compareevent=0x7,period=100003,umask=0x100Aliasing occurs when a load is issued after a store and their memory addresses are offset by 4K.  This event counts the number of loads that aliased with a preceding store, resulting in an extended address check in the pipeline.  The enhanced address check typically has a performance penalty of 5 cyclesld_blocks_partial.all_sta_blockpipelineThis event counts the number of times that load operations are temporarily blocked because of older stores, with addresses that are not yet known. A load operation may incur more than one block of this typeevent=0x7,period=100003,umask=0x800load_hit_pre.hw_pfpipelineNot software-prefetch load dispatches that hit FB allocated for hardware prefetchevent=0x4c,period=100003,umask=0x200load_hit_pre.sw_pfpipelineNot software-prefetch load dispatches that hit FB allocated for software prefetchevent=0x4c,period=100003,umask=0x100other_assists.itlb_miss_retiredpipelineRetired instructions experiencing ITLB missesevent=0xc1,period=100003,umask=0x200partial_rat_stalls.flags_merge_uoppipelineIncrements the number of flags-merge uops in flight each cycleevent=0x59,period=2000003,umask=0x2000partial_rat_stalls.flags_merge_uop_cyclespipelinePerformance sensitive flags-merging uops added by Sandy Bridge u-archevent=0x59,cmask=1,period=2000003,umask=0x2000This event counts the number of cycles spent executing performance-sensitive flags-merging uops. For example, shift CL (merge_arith_flags). For more details, See the Intel? 64 and IA-32 Architectures Optimization Reference Manualpartial_rat_stalls.mul_single_uoppipelineMultiply packed/scalar single precision uops allocatedevent=0x59,period=2000003,umask=0x8000partial_rat_stalls.slow_lea_windowpipelineCycles with at least one slow LEA uop being allocatedevent=0x59,period=2000003,umask=0x4000This event counts the number of cycles with at least one slow LEA uop being allocated. A uop is generally considered as slow LEA if it has three sources (for example, two sources and immediate) regardless of whether it is a result of LEA instruction or not. Examples of the slow LEA uop are or uops with base, index, and offset source operands using base and index reqisters, where base is EBR/RBP/R13, using RIP relative or 16-bit addressing modes. See the Intel? 64 and IA-32 Architectures Optimization Reference Manual for more details about slow LEA instructionsresource_stalls.anypipelineResource-related stall cyclesevent=0xa2,period=2000003,umask=0x100resource_stalls.lbpipelineCounts the cycles of stall due to lack of load buffersevent=0xa2,period=2000003,umask=0x200resource_stalls.lb_sbpipelineResource stalls due to load or store buffers all being in useevent=0xa2,period=2000003,umask=0xa00resource_stalls.mem_rspipelineResource stalls due to memory buffers or Reservation Station (RS) being fully utilizedevent=0xa2,period=2000003,umask=0xe00resource_stalls.ooo_rsrcpipelineResource stalls due to Rob being full, FCSW, MXCSR and OTHERevent=0xa2,period=2000003,umask=0xf000resource_stalls.sbpipelineCycles stalled due to no store buffers available. (not including draining form sync)event=0xa2,period=2000003,umask=0x800resource_stalls2.all_fl_emptypipelineCycles with either free list is emptyevent=0x5b,period=2000003,umask=0xc00resource_stalls2.all_prf_controlpipelineResource stalls2 control structures full for physical registersevent=0x5b,period=2000003,umask=0xf00resource_stalls2.bob_fullpipelineCycles when Allocator is stalled if BOB is full and new branch needs itevent=0x5b,period=2000003,umask=0x4000resource_stalls2.ooo_rsrcpipelineResource stalls out of order resources fullevent=0x5b,period=2000003,umask=0x4f00rob_misc_events.lbr_insertspipelineCount cases of saving new LBRevent=0xcc,period=2000003,umask=0x2000rs_events.empty_cyclespipelineCycles when Reservation Station (RS) is empty for the threadevent=0x5e,period=2000003,umask=0x100rs_events.empty_endpipelineCounts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issuesevent=0x5e,cmask=1,edge=1,inv=1,period=2000003,umask=0x100uops_dispatched.corepipelineUops dispatched from any threadevent=0xb1,period=2000003,umask=0x200uops_dispatched.threadpipelineUops dispatched per threadevent=0xb1,period=2000003,umask=0x100uops_dispatched_port.port_0pipelineCycles per thread when uops are dispatched to port 0event=0xa1,period=2000003,umask=0x100uops_dispatched_port.port_0_corepipelineCycles per core when uops are dispatched to port 0event=0xa1,any=1,period=2000003,umask=0x100uops_dispatched_port.port_1pipelineCycles per thread when uops are dispatched to port 1event=0xa1,period=2000003,umask=0x200uops_dispatched_port.port_1_corepipelineCycles per core when uops are dispatched to port 1event=0xa1,any=1,period=2000003,umask=0x200uops_dispatched_port.port_2pipelineCycles per thread when load or STA uops are dispatched to port 2event=0xa1,period=2000003,umask=0xc00uops_dispatched_port.port_2_corepipelineCycles per core when load or STA uops are dispatched to port 2event=0xa1,any=1,period=2000003,umask=0xc00uops_dispatched_port.port_3pipelineCycles per thread when load or STA uops are dispatched to port 3event=0xa1,period=2000003,umask=0x3000uops_dispatched_port.port_3_corepipelineCycles per core when load or STA uops are dispatched to port 3event=0xa1,any=1,period=2000003,umask=0x3000uops_dispatched_port.port_4pipelineCycles per thread when uops are dispatched to port 4event=0xa1,period=2000003,umask=0x4000uops_dispatched_port.port_4_corepipelineCycles per core when uops are dispatched to port 4event=0xa1,any=1,period=2000003,umask=0x4000uops_dispatched_port.port_5pipelineCycles per thread when uops are dispatched to port 5event=0xa1,period=2000003,umask=0x8000uops_dispatched_port.port_5_corepipelineCycles per core when uops are dispatched to port 5event=0xa1,any=1,period=2000003,umask=0x8000uops_issued.anypipelineUops that Resource Allocation Table (RAT) issues to Reservation Station (RS)event=0xe,period=2000003,umask=0x100This event counts the number of Uops issued by the front-end of the pipeilne to the back-enduops_retired.allpipelineActually retired uops (Precise event)event=0xc2,period=2000003,umask=0x100This event counts the number of micro-ops retired (Precise event)uops_retired.core_stall_cyclespipelineCycles without actually retired uopsevent=0xc2,cmask=1,inv=1,period=2000003,umask=0x100uops_retired.retire_slotspipelineRetirement slots used (Precise event)event=0xc2,period=2000003,umask=0x200This event counts the number of retirement slots used each cycle.  There are potentially 4 slots that can be used each cycle - meaning, 4 micro-ops or 4 instructions could retire each cycle.  This event is used in determining the 'Retiring' category of the Top-Down pipeline slots characterization (Precise event)unc_c_ismq_drd_miss_occuncore cacheevent=0x2101unc_c_llc_lookup.data_readuncore cacheCache Lookups; Data Read Requestevent=0x34,umask=0x301Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] stateunc_c_llc_lookup.niduncore cacheCache Lookups; RTIDevent=0x34,umask=0x4101Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] stateunc_c_llc_lookup.remote_snoopuncore cacheCache Lookups; External Snoop Requestevent=0x34,umask=0x901Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] stateunc_c_llc_lookup.writeuncore cacheCache Lookups; Write Requestsevent=0x34,umask=0x501Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2.  This has numerous filters available.  Note the non-standard filtering equation.  This event will count requests that lookup the cache multiple times with multiple increments.  One must ALWAYS set filter mask bit 0 and select a state or states to match.  Otherwise, the event will count nothing.   CBoGlCtrl[22:18] bits correspond to [FMESI] stateunc_c_llc_victims.niduncore cacheLines Victimized; Victimized Lines that Match NIDevent=0x37,umask=0x4001Counts the number of lines that were victimized on a fill.  This can be filtered by the state that the line was inunc_c_misc.rfo_hit_suncore cacheCbo Misc; RFO HitSevent=0x39,umask=0x801Miscellaneous events in the Cbounc_c_misc.rspi_was_fseuncore cacheCbo Misc; Silent Snoop Evictionevent=0x39,umask=0x101Miscellaneous events in the Cbounc_c_misc.wc_aliasinguncore cacheCbo Misc; Write Combining Aliasingevent=0x39,umask=0x201Miscellaneous events in the Cbounc_c_ring_ad_used.down_evenuncore cacheAD Ring In Use; Down and Evenevent=0x1b,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.down_odduncore cacheAD Ring In Use; Down and Oddevent=0x1b,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.up_evenuncore cacheAD Ring In Use; Up and Evenevent=0x1b,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ad_used.up_odduncore cacheAD Ring In Use; Up and Oddevent=0x1b,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.down_evenuncore cacheAK Ring In Use; Down and Evenevent=0x1c,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.down_odduncore cacheAK Ring In Use; Down and Oddevent=0x1c,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.up_evenuncore cacheAK Ring In Use; Up and Evenevent=0x1c,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_ak_used.up_odduncore cacheAK Ring In Use; Up and Oddevent=0x1c,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.down_evenuncore cacheBL Ring in Use; Down and Evenevent=0x1d,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.down_odduncore cacheBL Ring in Use; Down and Oddevent=0x1d,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.up_evenuncore cacheBL Ring in Use; Up and Evenevent=0x1d,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bl_used.up_odduncore cacheBL Ring in Use; Up and Oddevent=0x1d,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from  the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring.  On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring.  On the right side of the ring, this is reversed.  The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring.  In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ringunc_c_ring_bounces.ak_coreuncore cacheNumber of LLC responses that bounced on the Ring.; Acknowledgements to coreevent=0x5,umask=0x201unc_c_ring_bounces.bl_coreuncore cacheNumber of LLC responses that bounced on the Ring.; Data Responses to coreevent=0x5,umask=0x401unc_c_ring_bounces.iv_coreuncore cacheNumber of LLC responses that bounced on the Ring.; Snoops of processor's cacheevent=0x5,umask=0x801unc_c_ring_iv_used.anyuncore cacheBL Ring in Use; Anyevent=0x1e,umask=0xf01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.  There is only 1 IV ring in JKT.  Therefore, if one wants to monitor the 'Even' ring, they should select both UP_EVEN and DN_EVEN.  To monitor the 'Odd' ring, they should select both UP_ODD and DN_ODDunc_c_ring_sink_starved.ad_cacheuncore cacheevent=0x6,umask=0x101unc_c_ring_sink_starved.ak_coreuncore cacheevent=0x6,umask=0x201unc_c_ring_sink_starved.bl_coreuncore cacheevent=0x6,umask=0x401unc_c_ring_sink_starved.iv_coreuncore cacheevent=0x6,umask=0x801unc_c_rxr_ext_starved.ipquncore cacheIngress Arbiter Blocking Cycles; IRQevent=0x12,umask=0x201Counts cycles in external starvation.  This occurs when one of the ingress queues is being starved by the other queuesunc_c_rxr_ext_starved.irquncore cacheIngress Arbiter Blocking Cycles; IPQevent=0x12,umask=0x101Counts cycles in external starvation.  This occurs when one of the ingress queues is being starved by the other queuesunc_c_rxr_ext_starved.ismquncore cacheIngress Arbiter Blocking Cycles; ISMQevent=0x12,umask=0x401Counts cycles in external starvation.  This occurs when one of the ingress queues is being starved by the other queuesunc_c_rxr_ext_starved.ismq_bidsuncore cacheIngress Arbiter Blocking Cycles; ISMQ_BIDevent=0x12,umask=0x801Counts cycles in external starvation.  This occurs when one of the ingress queues is being starved by the other queuesunc_c_rxr_inserts.irq_rejecteduncore cacheIngress Allocations; IRQ Rejectedevent=0x13,umask=0x201Counts number of allocations per cycle into the specified Ingress queueunc_c_rxr_inserts.vfifouncore cacheIngress Allocations; VFIFOevent=0x13,umask=0x1001Counts number of allocations per cycle into the specified Ingress queueunc_c_rxr_int_starved.ipquncore cacheIngress Internal Starvation Cycles; IPQevent=0x14,umask=0x401Counts cycles in internal starvation.  This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queueunc_c_rxr_int_starved.irquncore cacheIngress Internal Starvation Cycles; IRQevent=0x14,umask=0x101Counts cycles in internal starvation.  This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queueunc_c_rxr_int_starved.ismquncore cacheIngress Internal Starvation Cycles; ISMQevent=0x14,umask=0x801Counts cycles in internal starvation.  This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queueunc_c_rxr_ipq_retry.addr_conflictuncore cacheProbe Queue Retries; Address Conflictevent=0x31,umask=0x401Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retriesunc_c_rxr_ipq_retry.anyuncore cacheProbe Queue Retries; Any Rejectevent=0x31,umask=0x101Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retriesunc_c_rxr_ipq_retry.fulluncore cacheProbe Queue Retries; No Egress Creditsevent=0x31,umask=0x201Number of times a snoop (probe) request had to retry.  Filters exist to cover some of the common cases retriesunc_c_rxr_irq_retry.addr_conflictuncore cacheIngress Request Queue Rejects; Address Conflictevent=0x32,umask=0x401unc_c_rxr_irq_retry.anyuncore cacheIngress Request Queue Rejects; Any Rejectevent=0x32,umask=0x101unc_c_rxr_irq_retry.fulluncore cacheIngress Request Queue Rejects; No Egress Creditsevent=0x32,umask=0x201unc_c_rxr_irq_retry.qpi_creditsuncore cacheIngress Request Queue Rejects; No QPI Creditsevent=0x32,umask=0x1001unc_c_rxr_irq_retry.rtiduncore cacheIngress Request Queue Rejects; No RTIDsevent=0x32,umask=0x801unc_c_rxr_ismq_retry.anyuncore cacheISMQ Retries; Any Rejectevent=0x33,umask=0x101Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_c_rxr_ismq_retry.fulluncore cacheISMQ Retries; No Egress Creditsevent=0x33,umask=0x201Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_c_rxr_ismq_retry.iio_creditsuncore cacheISMQ Retries; No IIO Creditsevent=0x33,umask=0x2001Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_c_rxr_ismq_retry.rtiduncore cacheISMQ Retries; No RTIDsevent=0x33,umask=0x801Number of times a transaction flowing through the ISMQ had to retry.  Transaction pass through the ISMQ as responses for requests that already exist in the Cbo.  Some examples include: when data is returned or when snoop responses come back from the coresunc_c_rxr_occupancy.irq_rejecteduncore cacheIngress Occupancy; IRQ Rejectedevent=0x11,umask=0x201Counts number of entries in the specified Ingress queue in each cycleunc_c_rxr_occupancy.vfifouncore cacheIngress Occupancy; VFIFOevent=0x11,umask=0x1001Counts number of entries in the specified Ingress queue in each cycleunc_c_tor_inserts.evictionuncore cacheTOR Inserts; Evictionsevent=0x35,umask=0x401Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.miss_alluncore cacheTOR Inserts; Miss Allevent=0x35,umask=0xa01Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.miss_opcodeuncore cacheTOR Inserts; Miss Opcode Matchevent=0x35,umask=0x301Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.nid_alluncore cacheTOR Inserts; NID Matchedevent=0x35,umask=0x4801Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.nid_evictionuncore cacheTOR Inserts; NID Matched Evictionsevent=0x35,umask=0x4401Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.nid_miss_alluncore cacheTOR Inserts; NID Matched Miss Allevent=0x35,umask=0x4a01Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.nid_miss_opcodeuncore cacheTOR Inserts; NID and Opcode Matched Missevent=0x35,umask=0x4301Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.nid_opcodeuncore cacheTOR Inserts; NID and Opcode Matchedevent=0x35,umask=0x4101Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.nid_wbuncore cacheTOR Inserts; NID Matched Writebacksevent=0x35,umask=0x5001Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.opcodeuncore cacheTOR Inserts; Opcode Matchevent=0x35,umask=0x101Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_inserts.wbuncore cacheTOR Inserts; Writebacksevent=0x35,umask=0x1001Counts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent.  There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc  to DRD (0x182)unc_c_tor_occupancy.alluncore cacheTOR Occupancy; Anyevent=0x36,umask=0x801For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.evictionuncore cacheTOR Occupancy; Evictionsevent=0x36,umask=0x401For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.miss_alluncore cacheTOR Occupancy; Miss Allevent=0x36,umask=0xa01For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.miss_opcodeuncore cacheTOR Occupancy; Miss Opcode Matchevent=0x36,umask=0x301For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.nid_alluncore cacheTOR Occupancy; NID Matchedevent=0x36,umask=0x4801For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.nid_evictionuncore cacheTOR Occupancy; NID Matched Evictionsevent=0x36,umask=0x4401For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.nid_miss_alluncore cacheTOR Occupancy; NID Matchedevent=0x36,umask=0x4a01For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.nid_miss_opcodeuncore cacheTOR Occupancy; NID and Opcode Matched Missevent=0x36,umask=0x4301For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.nid_opcodeuncore cacheTOR Occupancy; NID and Opcode Matchedevent=0x36,umask=0x4101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_tor_occupancy.opcodeuncore cacheTOR Occupancy; Opcode Matchevent=0x36,umask=0x101For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent.   There are a number of subevent 'filters' but only a subset of the subevent combinations are valid.  Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set.  If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182)unc_c_txr_ads_useduncore cacheevent=0x401unc_c_txr_inserts.ad_cacheuncore cacheEgress Allocations; AD - Cacheboevent=0x2,umask=0x101Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ringunc_c_txr_inserts.ad_coreuncore cacheEgress Allocations; AD - Coreboevent=0x2,umask=0x1001Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ringunc_c_txr_inserts.ak_cacheuncore cacheEgress Allocations; AK - Cacheboevent=0x2,umask=0x201Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ringunc_c_txr_inserts.ak_coreuncore cacheEgress Allocations; AK - Coreboevent=0x2,umask=0x2001Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ringunc_c_txr_inserts.bl_cacheuncore cacheEgress Allocations; BL - Cachenoevent=0x2,umask=0x401Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ringunc_c_txr_inserts.bl_coreuncore cacheEgress Allocations; BL - Coreboevent=0x2,umask=0x4001Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ringunc_c_txr_inserts.iv_cacheuncore cacheEgress Allocations; IV - Cacheboevent=0x2,umask=0x801Number of allocations into the Cbo Egress.  The Egress is used to queue up requests destined for the ringunc_c_txr_starved.akuncore cacheInjection Starvation; Onto AK Ringevent=0x3,umask=0x201Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of timeunc_c_txr_starved.bluncore cacheInjection Starvation; Onto BL Ringevent=0x3,umask=0x401Counts injection starvation.  This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of timeunc_h_bypass_imc.not_takenuncore cacheHA to iMC Bypass; Not Takenevent=0x14,umask=0x201Counts the number of times when the HA was able to bypass was attempted.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filted by when the bypass was taken and when it was notunc_h_bypass_imc.takenuncore cacheHA to iMC Bypass; Takenevent=0x14,umask=0x101Counts the number of times when the HA was able to bypass was attempted.  This is a latency optimization for situations when there is light loadings on the memory subsystem.  This can be filted by when the bypass was taken and when it was notunc_h_conflict_cycles.conflictuncore cacheConflict Checks; Conflict Detectedevent=0xb,umask=0x201unc_h_conflict_cycles.no_conflictuncore cacheConflict Checks; No Conflictevent=0xb,umask=0x101unc_h_directory_lookup.no_snpuncore cacheDirectory Lookups; Snoop Not Neededevent=0xc,umask=0x201Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have tounc_h_directory_lookup.snpuncore cacheDirectory Lookups; Snoop Neededevent=0xc,umask=0x101Counts the number of transactions that looked up the directory.  Can be filtered by requests that had to snoop and those that did not have tounc_h_directory_update.clearuncore cacheDirectory Updates; Directory Clearevent=0xd,umask=0x201Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_directory_update.setuncore cacheDirectory Updates; Directory Setevent=0xd,umask=0x101Counts the number of directory updates that were required.  These result in writes to the memory controller.  This can be filtered by directory sets and directory clearsunc_h_requests.readsuncore cacheRead and Write Requests; Readsevent=0x1,umask=0x301Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc)unc_h_requests.writesuncore cacheRead and Write Requests; Writesevent=0x1,umask=0xc01Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO).  Writes include all writes (streaming, evictions, HitM, etc)unc_h_ring_ad_used.ccw_evenuncore cacheHA AD Ring in Use; Counterclockwise and Evenevent=0x3e,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ad_used.ccw_odduncore cacheHA AD Ring in Use; Counterclockwise and Oddevent=0x3e,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ad_used.cw_evenuncore cacheHA AD Ring in Use; Clockwise and Evenevent=0x3e,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ad_used.cw_odduncore cacheHA AD Ring in Use; Clockwise and Oddevent=0x3e,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.ccw_evenuncore cacheHA AK Ring in Use; Counterclockwise and Evenevent=0x3f,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.ccw_odduncore cacheHA AK Ring in Use; Counterclockwise and Oddevent=0x3f,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.cw_evenuncore cacheHA AK Ring in Use; Clockwise and Evenevent=0x3f,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_ak_used.cw_odduncore cacheHA AK Ring in Use; Clockwise and Oddevent=0x3f,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.ccw_evenuncore cacheHA BL Ring in Use; Counterclockwise and Evenevent=0x40,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.ccw_odduncore cacheHA BL Ring in Use; Counterclockwise and Oddevent=0x40,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.cw_evenuncore cacheHA BL Ring in Use; Clockwise and Evenevent=0x40,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_ring_bl_used.cw_odduncore cacheHA BL Ring in Use; Clockwise and Oddevent=0x40,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_h_rpq_cycles_no_reg_credits.chn0uncore cacheiMC RPQ Credits Empty - Regular; Channel 0event=0x15,umask=0x101Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_rpq_cycles_no_reg_credits.chn1uncore cacheiMC RPQ Credits Empty - Regular; Channel 1event=0x15,umask=0x201Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_rpq_cycles_no_reg_credits.chn2uncore cacheiMC RPQ Credits Empty - Regular; Channel 2event=0x15,umask=0x401Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_rpq_cycles_no_reg_credits.chn3uncore cacheiMC RPQ Credits Empty - Regular; Channel 3event=0x15,umask=0x801Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_rpq_cycles_no_spec_credits.chn0uncore cacheiMC RPQ Credits Empty - Special; Channel 0event=0x16,umask=0x101Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads.  This count only tracks the 'special' credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_rpq_cycles_no_spec_credits.chn1uncore cacheiMC RPQ Credits Empty - Special; Channel 1event=0x16,umask=0x201Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads.  This count only tracks the 'special' credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_rpq_cycles_no_spec_credits.chn2uncore cacheiMC RPQ Credits Empty - Special; Channel 2event=0x16,umask=0x401Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads.  This count only tracks the 'special' credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_rpq_cycles_no_spec_credits.chn3uncore cacheiMC RPQ Credits Empty - Special; Channel 3event=0x16,umask=0x801Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC.  In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue).  This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads.  This count only tracks the 'special' credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_tad_requests_g0.region0uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 0event=0x1b,umask=0x101Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g0.region1uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 1event=0x1b,umask=0x201Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g0.region2uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 2event=0x1b,umask=0x401Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g0.region3uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 3event=0x1b,umask=0x801Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g0.region4uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 4event=0x1b,umask=0x1001Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g0.region5uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 5event=0x1b,umask=0x2001Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g0.region6uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 6event=0x1b,umask=0x4001Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g0.region7uncore cacheHA Requests to a TAD Region - Group 0; TAD Region 7event=0x1b,umask=0x8001Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 0 to 7.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g1.region10uncore cacheHA Requests to a TAD Region - Group 1; TAD Region 10event=0x1c,umask=0x401Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 8 to 10.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g1.region11uncore cacheHA Requests to a TAD Region - Group 1; TAD Region 11event=0x1c,umask=0x801Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 8 to 10.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g1.region8uncore cacheHA Requests to a TAD Region - Group 1; TAD Region 8event=0x1c,umask=0x101Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 8 to 10.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tad_requests_g1.region9uncore cacheHA Requests to a TAD Region - Group 1; TAD Region 9event=0x1c,umask=0x201Counts the number of HA requests to a given TAD region.  There are up to 11 TAD (target address decode) regions in each home agent.  All requests destined for the memory controller must first be decoded to determine which TAD region they are in.  This event is filtered based on the TAD region ID, and covers regions 8 to 10.  This event is useful for understanding how applications are using the memory that is spread across the different memory regions.  It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save powerunc_h_tracker_inserts.alluncore cacheTracker Allocations; All Requestsevent=0x6,umask=0x301Counts the number of allocations into the local HA tracker pool.  This can be used in conjunction with the occupancy accumulation event in order to calculate average latency.  One cannot filter between reads and writes.  HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ringunc_h_txr_ad.ndruncore cacheOutbound NDR Ring Transactions; Non-data Responsesevent=0xf,umask=0x101Counts the number of outbound transactions on the AD ring.  This can be filtered by the NDR and SNP message classes.  See the filter descriptions for more detailsunc_h_txr_ad.snpuncore cacheOutbound NDR Ring Transactions; Snoopsevent=0xf,umask=0x201Counts the number of outbound transactions on the AD ring.  This can be filtered by the NDR and SNP message classes.  See the filter descriptions for more detailsunc_h_txr_ad_cycles_full.alluncore cacheAD Egress Full; Allevent=0x2a,umask=0x301unc_h_txr_ad_cycles_full.sched0uncore cacheAD Egress Full; Scheduler 0event=0x2a,umask=0x101unc_h_txr_ad_cycles_full.sched1uncore cacheAD Egress Full; Scheduler 1event=0x2a,umask=0x201unc_h_txr_ad_cycles_ne.alluncore cacheAD Egress Not Empty; Allevent=0x29,umask=0x301unc_h_txr_ad_cycles_ne.sched0uncore cacheAD Egress Not Empty; Scheduler 0event=0x29,umask=0x101unc_h_txr_ad_cycles_ne.sched1uncore cacheAD Egress Not Empty; Scheduler 1event=0x29,umask=0x201unc_h_txr_ad_inserts.alluncore cacheAD Egress Allocations; Allevent=0x27,umask=0x301unc_h_txr_ad_inserts.sched0uncore cacheAD Egress Allocations; Scheduler 0event=0x27,umask=0x101unc_h_txr_ad_inserts.sched1uncore cacheAD Egress Allocations; Scheduler 1event=0x27,umask=0x201unc_h_txr_ad_occupancy.alluncore cacheAD Egress Occupancy; Allevent=0x28,umask=0x301unc_h_txr_ad_occupancy.sched0uncore cacheAD Egress Occupancy; Scheduler 0event=0x28,umask=0x101unc_h_txr_ad_occupancy.sched1uncore cacheAD Egress Occupancy; Scheduler 1event=0x28,umask=0x201unc_h_txr_ak_cycles_full.alluncore cacheAK Egress Full; Allevent=0x32,umask=0x301unc_h_txr_ak_cycles_full.sched0uncore cacheAK Egress Full; Scheduler 0event=0x32,umask=0x101unc_h_txr_ak_cycles_full.sched1uncore cacheAK Egress Full; Scheduler 1event=0x32,umask=0x201unc_h_txr_ak_cycles_ne.alluncore cacheAK Egress Not Empty; Allevent=0x31,umask=0x301unc_h_txr_ak_cycles_ne.sched0uncore cacheAK Egress Not Empty; Scheduler 0event=0x31,umask=0x101unc_h_txr_ak_cycles_ne.sched1uncore cacheAK Egress Not Empty; Scheduler 1event=0x31,umask=0x201unc_h_txr_ak_inserts.alluncore cacheAK Egress Allocations; Allevent=0x2f,umask=0x301unc_h_txr_ak_inserts.sched0uncore cacheAK Egress Allocations; Scheduler 0event=0x2f,umask=0x101unc_h_txr_ak_inserts.sched1uncore cacheAK Egress Allocations; Scheduler 1event=0x2f,umask=0x201unc_h_txr_ak_ndruncore cacheOutbound NDR Ring Transactionsevent=0xe01Counts the number of outbound NDR transactions sent on the AK ring.  NDR stands for 'non-data response' and is generally used for completions that do not include data.  AK NDR is used for messages to the local socketunc_h_txr_ak_occupancy.alluncore cacheAK Egress Occupancy; Allevent=0x30,umask=0x301unc_h_txr_ak_occupancy.sched0uncore cacheAK Egress Occupancy; Scheduler 0event=0x30,umask=0x101unc_h_txr_ak_occupancy.sched1uncore cacheAK Egress Occupancy; Scheduler 1event=0x30,umask=0x201unc_h_txr_bl.drs_cacheuncore cacheOutbound DRS Ring Transactions to Cache; Data to Cacheevent=0x10,umask=0x101Counts the number of DRS messages sent out on the BL ring.   This can be filtered by the destinationunc_h_txr_bl.drs_coreuncore cacheOutbound DRS Ring Transactions to Cache; Data to Coreevent=0x10,umask=0x201Counts the number of DRS messages sent out on the BL ring.   This can be filtered by the destinationunc_h_txr_bl.drs_qpiuncore cacheOutbound DRS Ring Transactions to Cache; Data to QPIevent=0x10,umask=0x401Counts the number of DRS messages sent out on the BL ring.   This can be filtered by the destinationunc_h_txr_bl_cycles_full.alluncore cacheBL Egress Full; Allevent=0x36,umask=0x301unc_h_txr_bl_cycles_full.sched0uncore cacheBL Egress Full; Scheduler 0event=0x36,umask=0x101unc_h_txr_bl_cycles_full.sched1uncore cacheBL Egress Full; Scheduler 1event=0x36,umask=0x201unc_h_txr_bl_cycles_ne.alluncore cacheBL Egress Not Empty; Allevent=0x35,umask=0x301unc_h_txr_bl_cycles_ne.sched0uncore cacheBL Egress Not Empty; Scheduler 0event=0x35,umask=0x101unc_h_txr_bl_cycles_ne.sched1uncore cacheBL Egress Not Empty; Scheduler 1event=0x35,umask=0x201unc_h_txr_bl_inserts.alluncore cacheBL Egress Allocations; Allevent=0x33,umask=0x301unc_h_txr_bl_inserts.sched0uncore cacheBL Egress Allocations; Scheduler 0event=0x33,umask=0x101unc_h_txr_bl_inserts.sched1uncore cacheBL Egress Allocations; Scheduler 1event=0x33,umask=0x201unc_h_txr_bl_occupancy.alluncore cacheBL Egress Occupancy; Allevent=0x34,umask=0x301unc_h_txr_bl_occupancy.sched0uncore cacheBL Egress Occupancy; Scheduler 0event=0x34,umask=0x101unc_h_txr_bl_occupancy.sched1uncore cacheBL Egress Occupancy; Scheduler 1event=0x34,umask=0x201unc_h_wpq_cycles_no_reg_credits.chn0uncore cacheHA iMC CHN0 WPQ Credits Empty - Regular; Channel 0event=0x18,umask=0x101Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_wpq_cycles_no_reg_credits.chn1uncore cacheHA iMC CHN0 WPQ Credits Empty - Regular; Channel 1event=0x18,umask=0x201Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_wpq_cycles_no_reg_credits.chn2uncore cacheHA iMC CHN0 WPQ Credits Empty - Regular; Channel 2event=0x18,umask=0x401Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_wpq_cycles_no_reg_credits.chn3uncore cacheHA iMC CHN0 WPQ Credits Empty - Regular; Channel 3event=0x18,umask=0x801Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes.  This count only tracks the regular credits  Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_wpq_cycles_no_spec_credits.chn0uncore cacheHA iMC CHN0 WPQ Credits Empty - Special; Channel 0event=0x19,umask=0x101Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes.  This count only tracks the 'special' credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_wpq_cycles_no_spec_credits.chn1uncore cacheHA iMC CHN0 WPQ Credits Empty - Special; Channel 1event=0x19,umask=0x201Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes.  This count only tracks the 'special' credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_wpq_cycles_no_spec_credits.chn2uncore cacheHA iMC CHN0 WPQ Credits Empty - Special; Channel 2event=0x19,umask=0x401Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes.  This count only tracks the 'special' credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_h_wpq_cycles_no_spec_credits.chn3uncore cacheHA iMC CHN0 WPQ Credits Empty - Special; Channel 3event=0x19,umask=0x801Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC.  In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue).  This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes.  This count only tracks the 'special' credits.  This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH.  One can filter based on the memory controller channel.  One or more channels can be tracked at a given timeunc_i_address_match.merge_countuncore interconnectAddress Match (Conflict) Count; Conflict Mergesevent=0x17,umask=0x201Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cacheunc_i_address_match.stall_countuncore interconnectAddress Match (Conflict) Count; Conflict Stallsevent=0x17,umask=0x101Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cacheunc_i_cache_ack_pending_occupancy.anyuncore interconnectWrite Ack Pending Occupancy; Any Sourceevent=0x14,umask=0x101Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore.  These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data.  The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released.  Note that a single tickle can result in multiple decrementsunc_i_cache_ack_pending_occupancy.sourceuncore interconnectWrite Ack Pending Occupancy; Select Sourceevent=0x14,umask=0x201Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore.  These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data.  The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released.  Note that a single tickle can result in multiple decrementsunc_i_cache_own_occupancy.anyuncore interconnectOutstanding Write Ownership Occupancy; Any Sourceevent=0x13,umask=0x101Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle.  This can be used with the write transaction count to calculate the average write latency in the uncore.  The occupancy increments when a write request is issued, and decrements when the data is returnedunc_i_cache_own_occupancy.sourceuncore interconnectOutstanding Write Ownership Occupancy; Select Sourceevent=0x13,umask=0x201Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle.  This can be used with the write transaction count to calculate the average write latency in the uncore.  The occupancy increments when a write request is issued, and decrements when the data is returnedunc_i_cache_read_occupancy.anyuncore interconnectOutstanding Read Occupancy; Any Sourceevent=0x10,umask=0x101Accumulates the number of reads that are outstanding in the uncore in each cycle.  This can be used with the read transaction count to calculate the average read latency in the uncore.  The occupancy increments when a read request is issued, and decrements when the data is returnedunc_i_cache_read_occupancy.sourceuncore interconnectOutstanding Read Occupancy; Select Sourceevent=0x10,umask=0x201Accumulates the number of reads that are outstanding in the uncore in each cycle.  This can be used with the read transaction count to calculate the average read latency in the uncore.  The occupancy increments when a read request is issued, and decrements when the data is returnedunc_i_cache_total_occupancy.anyuncore interconnectTotal Write Cache Occupancy; Any Sourceevent=0x12,umask=0x101Accumulates the number of reads and writes that are outstanding in the uncore in each cycle.  This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY eventsunc_i_cache_total_occupancy.sourceuncore interconnectTotal Write Cache Occupancy; Select Sourceevent=0x12,umask=0x201Accumulates the number of reads and writes that are outstanding in the uncore in each cycle.  This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY eventsunc_i_cache_write_occupancy.anyuncore interconnectOutstanding Write Occupancy; Any Sourceevent=0x11,umask=0x101Accumulates the number of writes (and write prefetches)  that are outstanding in the uncore in each cycle.  This can be used with the transaction count event to calculate the average latency in the uncore.  The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncoreunc_i_cache_write_occupancy.sourceuncore interconnectOutstanding Write Occupancy; Select Sourceevent=0x11,umask=0x201Accumulates the number of writes (and write prefetches)  that are outstanding in the uncore in each cycle.  This can be used with the transaction count event to calculate the average latency in the uncore.  The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncoreunc_i_tickles.lost_ownershipuncore interconnectTickle Count; Ownership Lostevent=0x16,umask=0x101Counts the number of tickles that are received.  This is for both explicit (from Cbo) and implicit (internal conflict) ticklesunc_i_tickles.top_of_queueuncore interconnectTickle Count; Data Returnedevent=0x16,umask=0x201Counts the number of tickles that are received.  This is for both explicit (from Cbo) and implicit (internal conflict) ticklesunc_i_transactions.pd_prefetchesuncore interconnectInbound Transaction Count; Read Prefetchesevent=0x15,umask=0x401Counts the number of 'Inbound' transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portIDunc_i_transactions.readsuncore interconnectInbound Transaction Count; Readsevent=0x15,umask=0x101Counts the number of 'Inbound' transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portIDunc_i_transactions.writesuncore interconnectInbound Transaction Count; Writesevent=0x15,umask=0x201Counts the number of 'Inbound' transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portIDunc_q_clockticksuncore interconnectNumber of qfclksevent=0x1401Counts the number of clocks in the QPI LL.  This clock runs at 1/8th the 'GT/s' speed of the QPI link.  For example, a 8GT/s link will have qfclk or 1GHz.  JKT does not support dynamic link speeds, so this frequency is fixedunc_q_direct2core.failure_creditsuncore interconnectDirect 2 Core Spawning; Spawn Failure - Egress Creditsevent=0x13,umask=0x201Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbosunc_q_direct2core.failure_credits_rbtuncore interconnectDirect 2 Core Spawning; Spawn Failure - Egress and RBTevent=0x13,umask=0x801Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbosunc_q_direct2core.failure_rbtuncore interconnectDirect 2 Core Spawning; Spawn Failure - RBT Not Setevent=0x13,umask=0x401Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbosunc_q_direct2core.successuncore interconnectDirect 2 Core Spawning; Spawn Successevent=0x13,umask=0x101Counts the number of DRS packets that we attempted to do direct2core on.  There are 4 mutually exclusive filters.  Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases.  Note that this does not count packets that are not candidates for Direct2Core.  The only candidates for Direct2Core are DRS packets destined for Cbosunc_q_rxl_crc_errors.link_inituncore interconnectCRC Errors Detected; LinkInitevent=0x3,umask=0x101Number of CRC errors detected in the QPI Agent.  Each QPI flit incorporates 8 bits of CRC for error detection.  This counts the number of flits where the CRC was able to detect an error.  After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it)unc_q_rxl_crc_errors.normal_opuncore interconnectCRC Errors Detected; Normal Operationsevent=0x3,umask=0x201Number of CRC errors detected in the QPI Agent.  Each QPI flit incorporates 8 bits of CRC for error detection.  This counts the number of flits where the CRC was able to detect an error.  After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it)unc_q_rxl_credits_consumed_vn0.drsuncore interconnectVN0 Credit Consumed; DRSevent=0x1e,umask=0x101Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_q_rxl_credits_consumed_vn0.homuncore interconnectVN0 Credit Consumed; HOMevent=0x1e,umask=0x801Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_q_rxl_credits_consumed_vn0.ncbuncore interconnectVN0 Credit Consumed; NCBevent=0x1e,umask=0x201Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_q_rxl_credits_consumed_vn0.ncsuncore interconnectVN0 Credit Consumed; NCSevent=0x1e,umask=0x401Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_q_rxl_credits_consumed_vn0.ndruncore interconnectVN0 Credit Consumed; NDRevent=0x1e,umask=0x2001Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_q_rxl_credits_consumed_vn0.snpuncore interconnectVN0 Credit Consumed; SNPevent=0x1e,umask=0x1001Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer).  This includes packets that went through the RxQ and those that were bypasssedunc_q_rxl_flits_g0.datauncore interconnectFlits Received - Group 0; Data Tx Flitsevent=0x1,umask=0x201Counts the number of flits received from the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0punc_q_rxl_flits_g0.idleuncore interconnectFlits Received - Group 0; Idle and Null Flitsevent=0x1,umask=0x101Counts the number of flits received from the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0punc_q_rxl_flits_g0.non_datauncore interconnectFlits Received - Group 0; Non-Data protocol Tx Flitsevent=0x1,umask=0x401Counts the number of flits received from the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0punc_q_rxl_flits_g1.drsuncore interconnectFlits Received - Group 1; DRS Flits (both Header and Data)event=0x2,umask=0x1801Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g1.drs_datauncore interconnectFlits Received - Group 1; DRS Data Flitsevent=0x2,umask=0x801Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g1.drs_nondatauncore interconnectFlits Received - Group 1; DRS Header Flitsevent=0x2,umask=0x1001Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g1.homuncore interconnectFlits Received - Group 1; HOM Flitsevent=0x2,umask=0x601Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g1.hom_nonrequncore interconnectFlits Received - Group 1; HOM Non-Request Flitsevent=0x2,umask=0x401Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g1.hom_requncore interconnectFlits Received - Group 1; HOM Request Flitsevent=0x2,umask=0x201Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g1.snpuncore interconnectFlits Received - Group 1; SNP Flitsevent=0x2,umask=0x101Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g2.ncbuncore interconnectFlits Received - Group 2; Non-Coherent Rx Flitsevent=0x3,umask=0xc01Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g2.ncb_datauncore interconnectFlits Received - Group 2; Non-Coherent data Rx Flitsevent=0x3,umask=0x401Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g2.ncb_nondatauncore interconnectFlits Received - Group 2; Non-Coherent non-data Rx Flitsevent=0x3,umask=0x801Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g2.ncsuncore interconnectFlits Received - Group 2; Non-Coherent standard Rx Flitsevent=0x3,umask=0x1001Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g2.ndr_aduncore interconnectFlits Received - Group 2; Non-Data Response Rx Flits - ADevent=0x3,umask=0x101Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_flits_g2.ndr_akuncore interconnectFlits Received - Group 2; Non-Data Response Rx Flits - AKevent=0x3,umask=0x201Counts the number of flits received from the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_rxl_stalls.bgf_drsuncore interconnectStalls Sending to R3QPI; BGF Stall - HOMevent=0x35,umask=0x101Number of stalls trying to send to R3QPIunc_q_rxl_stalls.bgf_homuncore interconnectStalls Sending to R3QPI; BGF Stall - DRSevent=0x35,umask=0x801Number of stalls trying to send to R3QPIunc_q_rxl_stalls.bgf_ncbuncore interconnectStalls Sending to R3QPI; BGF Stall - SNPevent=0x35,umask=0x201Number of stalls trying to send to R3QPIunc_q_rxl_stalls.bgf_ncsuncore interconnectStalls Sending to R3QPI; BGF Stall - NDRevent=0x35,umask=0x401Number of stalls trying to send to R3QPIunc_q_rxl_stalls.bgf_ndruncore interconnectStalls Sending to R3QPI; BGF Stall - NCSevent=0x35,umask=0x2001Number of stalls trying to send to R3QPIunc_q_rxl_stalls.bgf_snpuncore interconnectStalls Sending to R3QPI; BGF Stall - NCBevent=0x35,umask=0x1001Number of stalls trying to send to R3QPIunc_q_rxl_stalls.egress_creditsuncore interconnectStalls Sending to R3QPI; Egress Creditsevent=0x35,umask=0x4001Number of stalls trying to send to R3QPIunc_q_rxl_stalls.gvuncore interconnectStalls Sending to R3QPI; GVevent=0x35,umask=0x8001Number of stalls trying to send to R3QPIunc_q_txl_crc_no_credits.almost_fulluncore interconnectCycles Stalled with no LLR Credits; LLR is almost fullevent=0x2,umask=0x201Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stallunc_q_txl_crc_no_credits.fulluncore interconnectCycles Stalled with no LLR Credits; LLR is fullevent=0x2,umask=0x101Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stallunc_q_txl_flits_g0.datauncore interconnectFlits Transferred - Group 0; Data Tx Flitsevent=0,umask=0x201Counts the number of flits transmitted across the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0punc_q_txl_flits_g0.idleuncore interconnectFlits Transferred - Group 0; Idle and Null Flitsevent=0,umask=0x101Counts the number of flits transmitted across the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0punc_q_txl_flits_g0.non_datauncore interconnectFlits Transferred - Group 0; Non-Data protocol Tx Flitsevent=0,umask=0x401Counts the number of flits transmitted across the QPI Link.  It includes filters for Idle, protocol, and Data Flits.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0punc_q_txl_flits_g1.drsuncore interconnectFlits Transferred - Group 1; DRS Flits (both Header and Data)event=0,umask=0x1801Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g1.drs_datauncore interconnectFlits Transferred - Group 1; DRS Data Flitsevent=0,umask=0x801Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g1.drs_nondatauncore interconnectFlits Transferred - Group 1; DRS Header Flitsevent=0,umask=0x1001Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g1.homuncore interconnectFlits Transferred - Group 1; HOM Flitsevent=0,umask=0x601Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g1.hom_nonrequncore interconnectFlits Transferred - Group 1; HOM Non-Request Flitsevent=0,umask=0x401Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g1.hom_requncore interconnectFlits Transferred - Group 1; HOM Request Flitsevent=0,umask=0x201Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g1.snpuncore interconnectFlits Transferred - Group 1; SNP Flitsevent=0,umask=0x101Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for SNP, HOM, and DRS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g2.ncbuncore interconnectFlits Transferred - Group 2; Non-Coherent Bypass Tx Flitsevent=0x1,umask=0xc01Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g2.ncb_datauncore interconnectFlits Transferred - Group 2; Non-Coherent data Tx Flitsevent=0x1,umask=0x401Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g2.ncb_nondatauncore interconnectFlits Transferred - Group 2; Non-Coherent non-data Tx Flitsevent=0x1,umask=0x801Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g2.ncsuncore interconnectFlits Transferred - Group 2; Non-Coherent standard Tx Flitsevent=0x1,umask=0x1001Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g2.ndr_aduncore interconnectFlits Transferred - Group 2; Non-Data Response Tx Flits - ADevent=0x1,umask=0x101Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_q_txl_flits_g2.ndr_akuncore interconnectFlits Transferred - Group 2; Non-Data Response Tx Flits - AKevent=0x1,umask=0x201Counts the number of flits transmitted across the QPI Link.  This is one of three 'groups' that allow us to track flits.  It includes filters for NDR, NCB, and NCS message classes.  Each 'flit' is made up of 80 bits of information (in addition to some ECC data).  In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data).   In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit.  When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'.  Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed.  One can calculate the bandwidth of the link by taking: flits*80b/time.  Note that this is not the same as 'data' bandwidth.  For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information.  To calculate 'data' bandwidth, one should therefore do: data flits * 8B / timeunc_r3_iio_credits_acquired.drsuncore interconnectto IIO BL Credit Acquiredevent=0x20,umask=0x801Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_iio_credits_acquired.ncbuncore interconnectto IIO BL Credit Acquiredevent=0x20,umask=0x1001Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_iio_credits_acquired.ncsuncore interconnectto IIO BL Credit Acquiredevent=0x20,umask=0x2001Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_iio_credits_reject.drsuncore interconnectto IIO BL Credit Rejectedevent=0x21,umask=0x801Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_iio_credits_reject.ncbuncore interconnectto IIO BL Credit Rejectedevent=0x21,umask=0x1001Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_iio_credits_reject.ncsuncore interconnectto IIO BL Credit Rejectedevent=0x21,umask=0x2001Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_iio_credits_used.drsuncore interconnectto IIO BL Credit In Useevent=0x22,umask=0x801Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_iio_credits_used.ncbuncore interconnectto IIO BL Credit In Useevent=0x22,umask=0x1001Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_iio_credits_used.ncsuncore interconnectto IIO BL Credit In Useevent=0x22,umask=0x2001Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO.  There is one credit for each of these three message classes (three credits total).  NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions).  This event can only track one message class at a timeunc_r3_ring_ad_used.ccw_evenuncore interconnectR3 AD Ring in Use; Counterclockwise and Evenevent=0x7,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ad_used.ccw_odduncore interconnectR3 AD Ring in Use; Counterclockwise and Oddevent=0x7,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ad_used.cw_evenuncore interconnectR3 AD Ring in Use; Clockwise and Evenevent=0x7,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ad_used.cw_odduncore interconnectR3 AD Ring in Use; Clockwise and Oddevent=0x7,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_ak_used.ccw_evenuncore interconnectR3 AK Ring in Use; Counterclockwise and Evenevent=0x8,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r3_ring_ak_used.ccw_odduncore interconnectR3 AK Ring in Use; Counterclockwise and Oddevent=0x8,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r3_ring_ak_used.cw_evenuncore interconnectR3 AK Ring in Use; Clockwise and Evenevent=0x8,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r3_ring_ak_used.cw_odduncore interconnectR3 AK Ring in Use; Clockwise and Oddevent=0x8,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stopunc_r3_ring_bl_used.ccw_evenuncore interconnectR3 BL Ring in Use; Counterclockwise and Evenevent=0x9,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_bl_used.ccw_odduncore interconnectR3 BL Ring in Use; Counterclockwise and Oddevent=0x9,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_bl_used.cw_evenuncore interconnectR3 BL Ring in Use; Clockwise and Evenevent=0x9,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_bl_used.cw_odduncore interconnectR3 BL Ring in Use; Clockwise and Oddevent=0x9,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r3_ring_iv_used.anyuncore interconnectR3 IV Ring in Use; Anyevent=0xa,umask=0xf01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop.  The IV ring is unidirectional.  Whether UP or DN is used is dependent on the system programming.  Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given timeunc_r3_rxr_cycles_ne.drsuncore interconnectIngress Cycles Not Empty; DRSevent=0x10,umask=0x801Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_cycles_ne.homuncore interconnectIngress Cycles Not Empty; HOMevent=0x10,umask=0x101Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_cycles_ne.ncbuncore interconnectIngress Cycles Not Empty; NCBevent=0x10,umask=0x1001Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_cycles_ne.ncsuncore interconnectIngress Cycles Not Empty; NCSevent=0x10,umask=0x2001Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_cycles_ne.ndruncore interconnectIngress Cycles Not Empty; NDRevent=0x10,umask=0x401Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_cycles_ne.snpuncore interconnectIngress Cycles Not Empty; SNPevent=0x10,umask=0x201Counts the number of cycles when the QPI Ingress is not empty.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_inserts.drsuncore interconnectIngress Allocations; DRSevent=0x11,umask=0x801Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_inserts.homuncore interconnectIngress Allocations; HOMevent=0x11,umask=0x101Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_inserts.ncbuncore interconnectIngress Allocations; NCBevent=0x11,umask=0x1001Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_inserts.ncsuncore interconnectIngress Allocations; NCSevent=0x11,umask=0x2001Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_inserts.ndruncore interconnectIngress Allocations; NDRevent=0x11,umask=0x401Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_inserts.snpuncore interconnectIngress Allocations; SNPevent=0x11,umask=0x201Counts the number of allocations into the QPI Ingress.  This tracks one of the three rings that are used by the QPI agent.  This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r3_rxr_occupancy.drsuncore interconnectIngress Occupancy Accumulator; DRSevent=0x13,umask=0x801Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latencyunc_r3_rxr_occupancy.homuncore interconnectIngress Occupancy Accumulator; HOMevent=0x13,umask=0x101Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latencyunc_r3_rxr_occupancy.ncbuncore interconnectIngress Occupancy Accumulator; NCBevent=0x13,umask=0x1001Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latencyunc_r3_rxr_occupancy.ncsuncore interconnectIngress Occupancy Accumulator; NCSevent=0x13,umask=0x2001Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latencyunc_r3_rxr_occupancy.ndruncore interconnectIngress Occupancy Accumulator; NDRevent=0x13,umask=0x401Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latencyunc_r3_rxr_occupancy.snpuncore interconnectIngress Occupancy Accumulator; SNPevent=0x13,umask=0x201Accumulates the occupancy of a given QPI Ingress queue in each cycles.  This tracks one of the three ring Ingress buffers.  This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latencyunc_r3_vn0_credits_reject.drsuncore interconnectVN0 Credit Acquisition Failed on DRS; DRS Message Classevent=0x37,umask=0x801Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situationunc_r3_vn0_credits_reject.homuncore interconnectVN0 Credit Acquisition Failed on DRS; HOM Message Classevent=0x37,umask=0x101Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situationunc_r3_vn0_credits_reject.ncbuncore interconnectVN0 Credit Acquisition Failed on DRS; NCB Message Classevent=0x37,umask=0x1001Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situationunc_r3_vn0_credits_reject.ncsuncore interconnectVN0 Credit Acquisition Failed on DRS; NCS Message Classevent=0x37,umask=0x2001Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situationunc_r3_vn0_credits_reject.ndruncore interconnectVN0 Credit Acquisition Failed on DRS; NDR Message Classevent=0x37,umask=0x401Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situationunc_r3_vn0_credits_reject.snpuncore interconnectVN0 Credit Acquisition Failed on DRS; SNP Message Classevent=0x37,umask=0x201Number of times a request failed to acquire a DRS VN0 credit.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed.  This should generally be a rare situationunc_r3_vn0_credits_used.drsuncore interconnectVN0 Credit Used; DRS Message Classevent=0x36,umask=0x801Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffersunc_r3_vn0_credits_used.homuncore interconnectVN0 Credit Used; HOM Message Classevent=0x36,umask=0x101Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffersunc_r3_vn0_credits_used.ncbuncore interconnectVN0 Credit Used; NCB Message Classevent=0x36,umask=0x1001Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffersunc_r3_vn0_credits_used.ncsuncore interconnectVN0 Credit Used; NCS Message Classevent=0x36,umask=0x2001Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffersunc_r3_vn0_credits_used.ndruncore interconnectVN0 Credit Used; NDR Message Classevent=0x36,umask=0x401Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffersunc_r3_vn0_credits_used.snpuncore interconnectVN0 Credit Used; SNP Message Classevent=0x36,umask=0x201Number of times a VN0 credit was used on the DRS message channel.  In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into.  There are two credit pools, VNA and VN0.  VNA is a shared pool used to achieve high performance.  The VN0 pool has reserved entries for each message class and is used to prevent deadlock.  Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail.  This counts the number of times a VN0 credit was used.  Note that a single VN0 credit holds access to potentially multiple flit buffers.  For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits.  A transfer on VN0 will only count a single credit even though it may use multiple buffersunc_r3_vna_credits_reject.drsuncore interconnectVNA Credit Reject; DRS Message Classevent=0x34,umask=0x801Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enoughunc_r3_vna_credits_reject.homuncore interconnectVNA Credit Reject; HOM Message Classevent=0x34,umask=0x101Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enoughunc_r3_vna_credits_reject.ncbuncore interconnectVNA Credit Reject; NCB Message Classevent=0x34,umask=0x1001Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enoughunc_r3_vna_credits_reject.ncsuncore interconnectVNA Credit Reject; NCS Message Classevent=0x34,umask=0x2001Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enoughunc_r3_vna_credits_reject.ndruncore interconnectVNA Credit Reject; NDR Message Classevent=0x34,umask=0x401Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enoughunc_r3_vna_credits_reject.snpuncore interconnectVNA Credit Reject; SNP Message Classevent=0x34,umask=0x201Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full).  It is possible to filter this event by message class.  Some packets use more than one flit buffer, and therefore must acquire multiple credits.  Therefore, one could get a reject even if the VNA credits were not fully used up.  The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress).  VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially.  This can happen if the rest of the uncore is unable to drain the requests fast enoughunc_u_msg_chnl_size_count.4buncore interconnectMsgCh Requests by Size; 4B Requestsevent=0x47,umask=0x101Number of transactions on the message channel filtered by request size.  This includes both reads and writesunc_u_msg_chnl_size_count.8buncore interconnectMsgCh Requests by Size; 8B Requestsevent=0x47,umask=0x201Number of transactions on the message channel filtered by request size.  This includes both reads and writesunc_u_phold_cycles.ack_to_deassertuncore interconnectCycles PHOLD Assert to Ack; ACK to Deassertevent=0x45,umask=0x201PHOLD cycles.  Filter from source CoreIDunc_u_racu_requests.countuncore interconnectRACU Requestevent=0x46,umask=0x101unc_u_u2c_events.livelockuncore interconnectMonitor Sent to T0; Livelockevent=0x43,umask=0x401Events coming from Uncore can be sent to one or all coresunc_u_u2c_events.lterroruncore interconnectMonitor Sent to T0; LTErrorevent=0x43,umask=0x801Events coming from Uncore can be sent to one or all coresunc_u_u2c_events.monitor_t0uncore interconnectMonitor Sent to T0; Monitor T0event=0x43,umask=0x101Events coming from Uncore can be sent to one or all coresunc_u_u2c_events.monitor_t1uncore interconnectMonitor Sent to T0; Monitor T1event=0x43,umask=0x201Events coming from Uncore can be sent to one or all coresunc_u_u2c_events.otheruncore interconnectMonitor Sent to T0; Otherevent=0x43,umask=0x8001Events coming from Uncore can be sent to one or all coresunc_r2_iio_credits_acquired.drsuncore ioR2PCIe IIO Credit Acquired; DRSevent=0x33,umask=0x801Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_iio_credits_acquired.ncbuncore ioR2PCIe IIO Credit Acquired; NCBevent=0x33,umask=0x1001Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_iio_credits_acquired.ncsuncore ioR2PCIe IIO Credit Acquired; NCSevent=0x33,umask=0x2001Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_iio_credits_reject.drsuncore ioR2PCIe IIO Failed to Acquire a Credit; DRSevent=0x34,umask=0x801Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_iio_credits_reject.ncbuncore ioR2PCIe IIO Failed to Acquire a Credit; NCBevent=0x34,umask=0x1001Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_iio_credits_reject.ncsuncore ioR2PCIe IIO Failed to Acquire a Credit; NCSevent=0x34,umask=0x2001Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_iio_credits_used.drsuncore ioR2PCIe IIO Credits in Use; DRSevent=0x32,umask=0x801Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_iio_credits_used.ncbuncore ioR2PCIe IIO Credits in Use; NCBevent=0x32,umask=0x1001Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_iio_credits_used.ncsuncore ioR2PCIe IIO Credits in Use; NCSevent=0x32,umask=0x2001Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use.  Transactions from the BL ring going into the IIO Agent must first acquire a credit.  These credits are for either the NCB or NCS message classes.  NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common).  NCS is used for reads to PCIe (and should be used sparingly)unc_r2_ring_ad_used.ccw_evenuncore ioR2 AD Ring in Use; Counterclockwise and Evenevent=0x7,umask=0x401Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ad_used.ccw_odduncore ioR2 AD Ring in Use; Counterclockwise and Oddevent=0x7,umask=0x801Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ad_used.cw_evenuncore ioR2 AD Ring in Use; Clockwise and Evenevent=0x7,umask=0x101Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ad_used.cw_odduncore ioR2 AD Ring in Use; Clockwise and Oddevent=0x7,umask=0x201Counts the number of cycles that the AD ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.ccw_evenuncore ioR2 AK Ring in Use; Counterclockwise and Evenevent=0x8,umask=0x401Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.ccw_odduncore ioR2 AK Ring in Use; Counterclockwise and Oddevent=0x8,umask=0x801Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.cw_evenuncore ioR2 AK Ring in Use; Clockwise and Evenevent=0x8,umask=0x101Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_ak_used.cw_odduncore ioR2 AK Ring in Use; Clockwise and Oddevent=0x8,umask=0x201Counts the number of cycles that the AK ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.ccw_evenuncore ioR2 BL Ring in Use; Counterclockwise and Evenevent=0x9,umask=0x401Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.ccw_odduncore ioR2 BL Ring in Use; Counterclockwise and Oddevent=0x9,umask=0x801Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.cw_evenuncore ioR2 BL Ring in Use; Clockwise and Evenevent=0x9,umask=0x101Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_bl_used.cw_odduncore ioR2 BL Ring in Use; Clockwise and Oddevent=0x9,umask=0x201Counts the number of cycles that the BL ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stopunc_r2_ring_iv_used.anyuncore ioR2 IV Ring in Use; Anyevent=0xa,umask=0xf01Counts the number of cycles that the IV ring is being used at this ring stop.  This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sunk into the ring stop.  The IV ring is unidirectional.  Whether UP or DN is used is dependent on the system programming.  Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given timeunc_r2_rxr_cycles_ne.drsuncore ioIngress Cycles Not Empty; DRSevent=0x10,umask=0x801Counts the number of cycles when the R2PCIe Ingress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r2_rxr_cycles_ne.ncbuncore ioIngress Cycles Not Empty; NCBevent=0x10,umask=0x1001Counts the number of cycles when the R2PCIe Ingress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r2_rxr_cycles_ne.ncsuncore ioIngress Cycles Not Empty; NCSevent=0x10,umask=0x2001Counts the number of cycles when the R2PCIe Ingress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy.  Multiple ingress buffers can be tracked at a given time using multiple countersunc_r2_txr_cycles_full.aduncore ioEgress Cycles Full; ADevent=0x25,umask=0x101Counts the number of cycles when the R2PCIe Egress buffer is fullunc_r2_txr_cycles_full.akuncore ioEgress Cycles Full; AKevent=0x25,umask=0x201Counts the number of cycles when the R2PCIe Egress buffer is fullunc_r2_txr_cycles_full.bluncore ioEgress Cycles Full; BLevent=0x25,umask=0x401Counts the number of cycles when the R2PCIe Egress buffer is fullunc_r2_txr_cycles_ne.aduncore ioEgress Cycles Not Empty; ADevent=0x23,umask=0x101Counts the number of cycles when the R2PCIe Egress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy.  Only a single Egress queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_r2_txr_cycles_ne.akuncore ioEgress Cycles Not Empty; AKevent=0x23,umask=0x201Counts the number of cycles when the R2PCIe Egress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy.  Only a single Egress queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_r2_txr_cycles_ne.bluncore ioEgress Cycles Not Empty; BLevent=0x23,umask=0x401Counts the number of cycles when the R2PCIe Egress is not empty.  This tracks one of the three rings that are used by the R2PCIe agent.  This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy.  Only a single Egress queue can be tracked at any given time.  It is not possible to filter based on direction or polarityunc_r2_txr_nacks.aduncore ioEgress NACK; ADevent=0x26,umask=0x101Counts the number of times that the Egress received a NACK from the ring and could not issue a transactionunc_r2_txr_nacks.akuncore ioEgress NACK; AKevent=0x26,umask=0x201Counts the number of times that the Egress received a NACK from the ring and could not issue a transactionunc_r2_txr_nacks.bluncore ioEgress NACK; BLevent=0x26,umask=0x401Counts the number of times that the Egress received a NACK from the ring and could not issue a transactionunc_m_act_countuncore memoryDRAM Activate Countevent=0x101Counts the number of DRAM Activate commands sent on this channel.  Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS.  One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activatesunc_m_cas_count.alluncore memoryDRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (w/ and w/out auto-pre)event=0x4,umask=0xf01unc_m_cas_count.rduncore memoryDRAM RD_CAS and WR_CAS Commands.; All DRAM Reads (RD_CAS + Underfills)event=0x4,umask=0x301unc_m_cas_count.rd_reguncore memoryDRAM RD_CAS and WR_CAS Commands.; All DRAM RD_CAS (w/ and w/out auto-pre)event=0x4,umask=0x101unc_m_cas_count.rd_underfilluncore memoryDRAM RD_CAS and WR_CAS Commands.; Underfill Read Issuedevent=0x4,umask=0x201unc_m_cas_count.wruncore memoryDRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (both Modes)event=0x4,umask=0xc01unc_m_cas_count.wr_rmmuncore memoryDRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Modeevent=0x4,umask=0x801unc_m_cas_count.wr_wmmuncore memoryDRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Modeevent=0x4,umask=0x401unc_m_clockticksuncore memoryuclksevent=001Uncore Fixed Counter - uclksunc_m_major_modes.isochuncore memoryCycles in a Major Mode; Isoch Major Modeevent=0x7,umask=0x801Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel.   Major modea are channel-wide, and not a per-rank (or dimm or bank) modeunc_m_major_modes.partialuncore memoryCycles in a Major Mode; Partial Major Modeevent=0x7,umask=0x401Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel.   Major modea are channel-wide, and not a per-rank (or dimm or bank) modeunc_m_major_modes.readuncore memoryCycles in a Major Mode; Read Major Modeevent=0x7,umask=0x101Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel.   Major modea are channel-wide, and not a per-rank (or dimm or bank) modeunc_m_major_modes.writeuncore memoryCycles in a Major Mode; Write Major Modeevent=0x7,umask=0x201Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel.   Major modea are channel-wide, and not a per-rank (or dimm or bank) modeunc_m_power_throttle_cycles.rank0uncore memoryThrottle Cycles for Rank 0; DIMM IDevent=0x41,umask=0x101Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling.  It is not possible to distinguish between the two.  This can be filtered by rank.  If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1unc_m_preemption.rd_preempt_rduncore memoryRead Preemption Count; Read over Read Preemptionevent=0x8,umask=0x101Counts the number of times a read in the iMC preempts another read or write.  Generally reads to an open page are issued ahead of requests to closed pages.  This improves the page hit rate of the system.  However, high priority requests can cause pages of active requests to be closed in order to get them out.  This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latencyunc_m_preemption.rd_preempt_wruncore memoryRead Preemption Count; Read over Write Preemptionevent=0x8,umask=0x201Counts the number of times a read in the iMC preempts another read or write.  Generally reads to an open page are issued ahead of requests to closed pages.  This improves the page hit rate of the system.  However, high priority requests can cause pages of active requests to be closed in order to get them out.  This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latencyunc_m_pre_count.page_closeuncore memoryDRAM Precharge commands.; Precharge due to timer expirationevent=0x2,umask=0x201Counts the number of DRAM Precharge commands sent on this channelunc_m_pre_count.page_missuncore memoryDRAM Precharge commands.; Precharges due to page missevent=0x2,umask=0x101Counts the number of DRAM Precharge commands sent on this channelunc_m_rpq_occupancyuncore memoryRead Pending Queue Occupancyevent=0x8001Accumulates the occupancies of the Read Pending Queue each cycle.  This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The RPQ is used to schedule reads out to the memory controller and to track the requests.  Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memoryunc_m_wpq_cycles_neuncore memoryWrite Pending Queue Not Emptyevent=0x2101Counts the number of cycles that the Write Pending Queue is not empty.  This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latenciesunc_m_wpq_insertsuncore memoryWrite Pending Queue Allocationsevent=0x2001Counts the number of allocations into the Write Pending Queue.  This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMCunc_m_wpq_occupancyuncore memoryWrite Pending Queue Occupancyevent=0x8101Accumulates the occupancies of the Write Pending Queue each cycle.  This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations).  The WPQ is used to schedule write out to the memory controller and to track the writes.  Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC.  They deallocate after being issued to DRAM.  Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC.  This is not to be confused with actually performing the write to DRAM.  Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies.  So, we provide filtering based on if the request has posted or not.  By using the 'not posted' filter, we can track how long writes spent in the iMC before completions were sent to the HA.  The 'posted' filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory.  High average occupancies will generally coincide with high write major mode countsunc_p_core0_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x301Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core1_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x401Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core2_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x501Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core3_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x601Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core4_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x701Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core5_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x801Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core6_transition_cyclesuncore powerCore C State Transition Cyclesevent=0x901Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_core7_transition_cyclesuncore powerCore C State Transition Cyclesevent=0xa01Number of cycles spent performing core C state transitions.  There is one event per coreunc_p_demotions_core0uncore powerCore C State Demotionsevent=0x1e01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core1uncore powerCore C State Demotionsevent=0x1f01Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core2uncore powerCore C State Demotionsevent=0x2001Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core3uncore powerCore C State Demotionsevent=0x2101Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core4uncore powerCore C State Demotionsevent=0x2201Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core5uncore powerCore C State Demotionsevent=0x2301Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core6uncore powerCore C State Demotionsevent=0x2401Counts the number of times when a configurable cores had a C-state demotionunc_p_demotions_core7uncore powerCore C State Demotionsevent=0x2501Counts the number of times when a configurable cores had a C-state demotionunc_p_freq_min_io_p_cyclesuncore powerIO P Limit Strongest Lower Limit Cyclesevent=0x101Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower.  This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW.  This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidthunc_p_freq_min_perf_p_cyclesuncore powerPerf P Limit Strongest Lower Limit Cyclesevent=0x201Counts the number of cycles when Perf P Limit is preventing us from dropping the frequency lower.  Perf P Limit is an algorithm that takes input from remote sockets when determining if a socket should drop it's frequency down.  This is largely to minimize increases in snoop and remote read latenciesunc_p_freq_trans_cyclesuncore powerCycles spent changing Frequencyevent=001Counts the number of cycles when the system is changing frequency.  This can not be filtered by thread ID.  One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the systemunc_p_power_state_occupancy.cores_c0uncore powerNumber of cores in C0event=0x8001This is an occupancy event that tracks the number of cores that are in C0.  It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_power_state_occupancy.cores_c3uncore powerNumber of cores in C0event=0x8001This is an occupancy event that tracks the number of cores that are in C0.  It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_power_state_occupancy.cores_c6uncore powerNumber of cores in C0event=0x8001This is an occupancy event that tracks the number of cores that are in C0.  It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other detailsunc_p_total_transition_cyclesuncore powerTotal Core C State Transition Cyclesevent=0xb01Number of cycles spent performing core C state transitions across all coresdtlb_load_misses.miss_causes_a_walkvirtual memoryLoad misses in all DTLB levels that cause page walksevent=0x8,period=100003,umask=0x100dtlb_load_misses.stlb_hitvirtual memoryLoad operations that miss the first DTLB level but hit the second and do not cause page walksevent=0x8,period=100003,umask=0x1000This event counts load operations that miss the first DTLB level but hit the second and do not cause any page walks. The penalty in this case is approximately 7 cyclesdtlb_load_misses.walk_completedvirtual memoryLoad misses at all DTLB levels that cause completed page walksevent=0x8,period=100003,umask=0x200dtlb_load_misses.walk_durationvirtual memoryCycles when PMH is busy with page walksevent=0x8,period=2000003,umask=0x400This event counts cycles when the  page miss handler (PMH) is servicing page walks caused by DTLB load missesdtlb_store_misses.miss_causes_a_walkvirtual memoryStore misses in all DTLB levels that cause page walksevent=0x49,period=100003,umask=0x100dtlb_store_misses.stlb_hitvirtual memoryStore operations that miss the first TLB level but hit the second and do not cause page walksevent=0x49,period=100003,umask=0x1000dtlb_store_misses.walk_completedvirtual memoryStore misses in all DTLB levels that cause completed page walksevent=0x49,period=100003,umask=0x200dtlb_store_misses.walk_durationvirtual memoryCycles when PMH is busy with page walksevent=0x49,period=2000003,umask=0x400itlb.itlb_flushvirtual memoryFlushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pagesevent=0xae,period=100007,umask=0x100itlb_misses.miss_causes_a_walkvirtual memoryMisses at all ITLB levels that cause page walksevent=0x85,period=100003,umask=0x100itlb_misses.stlb_hitvirtual memoryOperations that miss the first ITLB level but hit the second and do not cause any page walksevent=0x85,period=100003,umask=0x1000itlb_misses.walk_completedvirtual memoryMisses in all ITLB levels that cause completed page walksevent=0x85,period=100003,umask=0x200itlb_misses.walk_durationvirtual memoryCycles when PMH is busy with page walksevent=0x85,period=2000003,umask=0x400This event count cycles when Page Miss Handler (PMH) is servicing page walks caused by ITLB missestlb_flush.dtlb_threadvirtual memoryDTLB flush attempts of the thread-specific entriesevent=0xbd,period=100007,umask=0x100tlb_flush.stlb_anyvirtual memorySTLB flush attemptsevent=0xbd,period=100007,umask=0x2000core_reject_l2q.allcacheCounts the number of MEC requests that were not accepted into the L2Q because of any L2  queue reject condition. There is no concept of at-ret here. It might include requests due to instructions in the speculative pathevent=0x31,period=20000300fetch_stall.icache_fill_pending_cyclescacheThis event counts the number of core cycles the fetch stalls because of an icache miss. This is a cumulative count of cycles the NIP stalled for all icache missesevent=0x86,period=200003,umask=0x400l2_prefetcher.alloc_xqcacheCounts the number of L2HWP allocated into XQ GPevent=0x3e,period=100007,umask=0x400l2_requests.misscacheCounts the number of L2 cache missesevent=0x2e,period=200003,umask=0x4100l2_requests.referencecacheCounts the total number of L2 cache referencesevent=0x2e,period=200003,umask=0x4f00l2_requests_reject.allcacheCounts the number of MEC requests from the L2Q that reference a cache line (cacheable requests) excluding SW prefetches filling only to L2 cache and L1 evictions (automatically excludes L2HWP, UC, WC) that were rejected - Multiple repeated rejects should be counted multiple timesevent=0x30,period=20000300mem_uops_retired.all_loadscacheCounts all the load micro-ops retiredevent=0x4,period=200003,umask=0x4000This event counts the number of load micro-ops retiredmem_uops_retired.all_storescacheCounts all the store micro-ops retiredevent=0x4,period=200003,umask=0x8000This event counts the number of store micro-ops retiredmem_uops_retired.hitmcacheCounts the loads retired that get the data from the other core in the same tile in M state (Precise Event)  Supports address when preciseevent=0x4,period=200003,umask=0x2000This event counts the number of load micro-ops retired that got data from another core's cache. (Precise Event)  Supports address when precisemem_uops_retired.l1_miss_loadscacheCounts the number of load micro-ops retired that miss in L1 D cacheevent=0x4,period=200003,umask=0x100This event counts the number of load micro-ops retired that miss in L1 Data cache. Note that prefetch misses will not be countedmem_uops_retired.l2_hit_loadscacheCounts the number of load micro-ops retired that hit in the L2 (Precise Event)  Supports address when preciseevent=0x4,period=200003,umask=0x200This event counts the number of load micro-uops retired that hit in the L2 (Precise Event)  Supports address when precisemem_uops_retired.l2_miss_loadscacheCounts the number of load micro-ops retired that miss in the L2 (Precise Event)  Supports address when preciseevent=0x4,period=100007,umask=0x400This event counts the number of load micro-ops retired that miss in the L2 (Precise Event)  Supports address when precisemem_uops_retired.utlb_miss_loadscacheCounts the number of load micro-ops retired that caused micro TLB missevent=0x4,period=200003,umask=0x1000offcore_responsecacheCounts the matrix events specified by MSR_OFFCORE_RESPxevent=0xb7,period=100007,umask=0x100offcore_response.any_code_rd.any_responsecacheCounts Demand code reads and prefetch code read requests  that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001004400offcore_response.any_code_rd.l2_hit_far_tilecacheCounts Demand code reads and prefetch code read requests  that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040004400offcore_response.any_code_rd.l2_hit_far_tile_e_fcacheCounts Demand code reads and prefetch code read requests  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040004400offcore_response.any_code_rd.l2_hit_far_tile_mcacheCounts Demand code reads and prefetch code read requests  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040004400offcore_response.any_code_rd.l2_hit_near_tilecacheCounts Demand code reads and prefetch code read requests  that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018004400offcore_response.any_code_rd.l2_hit_near_tile_e_fcacheCounts Demand code reads and prefetch code read requests  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008004400offcore_response.any_code_rd.l2_hit_near_tile_mcacheCounts Demand code reads and prefetch code read requests  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008004400offcore_response.any_code_rd.l2_hit_this_tile_ecacheCounts Demand code reads and prefetch code read requests  that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400004400offcore_response.any_code_rd.l2_hit_this_tile_fcacheCounts Demand code reads and prefetch code read requests  that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000004400offcore_response.any_code_rd.l2_hit_this_tile_mcacheCounts Demand code reads and prefetch code read requests  that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200004400offcore_response.any_code_rd.l2_hit_this_tile_scacheCounts Demand code reads and prefetch code read requests  that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800004400offcore_response.any_code_rd.outstandingcacheCounts Demand code reads and prefetch code read requests  that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000004400offcore_response.any_data_rd.any_responsecacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001309100offcore_response.any_data_rd.l2_hit_far_tilecacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040309100offcore_response.any_data_rd.l2_hit_far_tile_e_fcacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040309100offcore_response.any_data_rd.l2_hit_far_tile_mcacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040309100offcore_response.any_data_rd.l2_hit_near_tilecacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018309100offcore_response.any_data_rd.l2_hit_near_tile_e_fcacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008309100offcore_response.any_data_rd.l2_hit_near_tile_mcacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008309100offcore_response.any_data_rd.l2_hit_this_tile_ecacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400309100offcore_response.any_data_rd.l2_hit_this_tile_fcacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000309100offcore_response.any_data_rd.l2_hit_this_tile_mcacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200309100offcore_response.any_data_rd.l2_hit_this_tile_scacheCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800309100offcore_response.any_data_rd.outstandingcacheCounts Demand cacheable data and L1 prefetch data read requests  that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000309100offcore_response.any_pf_l2.any_responsecacheCounts any Prefetch requests that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001007000offcore_response.any_pf_l2.l2_hit_far_tilecacheCounts any Prefetch requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040007000offcore_response.any_pf_l2.l2_hit_far_tile_e_fcacheCounts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040007000offcore_response.any_pf_l2.l2_hit_far_tile_mcacheCounts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040007000offcore_response.any_pf_l2.l2_hit_near_tilecacheCounts any Prefetch requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018007000offcore_response.any_pf_l2.l2_hit_near_tile_e_fcacheCounts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008007000offcore_response.any_pf_l2.l2_hit_near_tile_mcacheCounts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008007000offcore_response.any_pf_l2.l2_hit_this_tile_ecacheCounts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400007000offcore_response.any_pf_l2.l2_hit_this_tile_fcacheCounts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000007000offcore_response.any_pf_l2.l2_hit_this_tile_mcacheCounts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200007000offcore_response.any_pf_l2.outstandingcacheCounts any Prefetch requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000007000offcore_response.any_read.any_responsecacheCounts any Read request  that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00000132f700offcore_response.any_read.l2_hit_far_tilecacheCounts any Read request  that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x18004032f700offcore_response.any_read.l2_hit_far_tile_e_fcacheCounts any Read request  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x08004032f700offcore_response.any_read.l2_hit_far_tile_mcacheCounts any Read request  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x10004032f700offcore_response.any_read.l2_hit_near_tilecacheCounts any Read request  that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x18001832f700offcore_response.any_read.l2_hit_near_tile_e_fcacheCounts any Read request  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x08000832f700offcore_response.any_read.l2_hit_near_tile_mcacheCounts any Read request  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x10000832f700offcore_response.any_read.l2_hit_this_tile_ecacheCounts any Read request  that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00040032f700offcore_response.any_read.l2_hit_this_tile_fcacheCounts any Read request  that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00100032f700offcore_response.any_read.l2_hit_this_tile_mcacheCounts any Read request  that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00020032f700offcore_response.any_read.l2_hit_this_tile_scacheCounts any Read request  that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00080032f700offcore_response.any_read.outstandingcacheCounts any Read request  that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x40000032f700offcore_response.any_request.any_responsecacheCounts any request that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001800000offcore_response.any_request.l2_hit_far_tilecacheCounts any request that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040800000offcore_response.any_request.l2_hit_far_tile_e_fcacheCounts any request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040800000offcore_response.any_request.l2_hit_far_tile_mcacheCounts any request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040800000offcore_response.any_request.l2_hit_near_tilecacheCounts any request that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018800000offcore_response.any_request.l2_hit_near_tile_e_fcacheCounts any request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008800000offcore_response.any_request.l2_hit_near_tile_mcacheCounts any request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008800000offcore_response.any_request.l2_hit_this_tile_ecacheCounts any request that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400800000offcore_response.any_request.l2_hit_this_tile_fcacheCounts any request that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000800000offcore_response.any_request.l2_hit_this_tile_mcacheCounts any request that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200800000offcore_response.any_request.l2_hit_this_tile_scacheCounts any request that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800800000offcore_response.any_request.l2_misscacheAccounts for responses which miss its own tile's L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x18001981F800offcore_response.any_request.outstandingcacheCounts any request that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000800000offcore_response.any_rfo.any_responsecacheCounts Demand cacheable data write requests  that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001002200offcore_response.any_rfo.l2_hit_far_tilecacheCounts Demand cacheable data write requests  that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040002200offcore_response.any_rfo.l2_hit_far_tile_e_fcacheCounts Demand cacheable data write requests  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040002200offcore_response.any_rfo.l2_hit_far_tile_mcacheCounts Demand cacheable data write requests  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040002200offcore_response.any_rfo.l2_hit_near_tilecacheCounts Demand cacheable data write requests  that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018002200offcore_response.any_rfo.l2_hit_near_tile_e_fcacheCounts Demand cacheable data write requests  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008002200offcore_response.any_rfo.l2_hit_near_tile_mcacheCounts Demand cacheable data write requests  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008002200offcore_response.any_rfo.l2_hit_this_tile_ecacheCounts Demand cacheable data write requests  that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400002200offcore_response.any_rfo.l2_hit_this_tile_fcacheCounts Demand cacheable data write requests  that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000002200offcore_response.any_rfo.l2_hit_this_tile_mcacheCounts Demand cacheable data write requests  that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200002200offcore_response.any_rfo.l2_hit_this_tile_scacheCounts Demand cacheable data write requests  that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800002200offcore_response.any_rfo.outstandingcacheCounts Demand cacheable data write requests  that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000002200offcore_response.bus_locks.any_responsecacheCounts Bus locks and split lock requests that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001040000offcore_response.bus_locks.l2_hit_far_tilecacheCounts Bus locks and split lock requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040040000offcore_response.bus_locks.l2_hit_far_tile_e_fcacheCounts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040040000offcore_response.bus_locks.l2_hit_far_tile_mcacheCounts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040040000offcore_response.bus_locks.l2_hit_near_tilecacheCounts Bus locks and split lock requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018040000offcore_response.bus_locks.l2_hit_near_tile_e_fcacheCounts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008040000offcore_response.bus_locks.l2_hit_near_tile_mcacheCounts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008040000offcore_response.bus_locks.l2_hit_this_tile_ecacheCounts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400040000offcore_response.bus_locks.l2_hit_this_tile_fcacheCounts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000040000offcore_response.bus_locks.l2_hit_this_tile_mcacheCounts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200040000offcore_response.bus_locks.l2_hit_this_tile_scacheCounts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800040000offcore_response.bus_locks.outstandingcacheCounts Bus locks and split lock requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000040000offcore_response.demand_code_rd.any_responsecacheCounts demand code reads and prefetch code reads that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000400offcore_response.demand_code_rd.l2_hit_far_tilecacheCounts demand code reads and prefetch code reads that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040000400offcore_response.demand_code_rd.l2_hit_far_tile_e_fcacheCounts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040000400offcore_response.demand_code_rd.l2_hit_far_tile_mcacheCounts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040000400offcore_response.demand_code_rd.l2_hit_near_tilecacheCounts demand code reads and prefetch code reads that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018000400offcore_response.demand_code_rd.l2_hit_near_tile_e_fcacheCounts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008000400offcore_response.demand_code_rd.l2_hit_near_tile_mcacheCounts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008000400offcore_response.demand_code_rd.l2_hit_this_tile_ecacheCounts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400000400offcore_response.demand_code_rd.l2_hit_this_tile_fcacheCounts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000000400offcore_response.demand_code_rd.l2_hit_this_tile_mcacheCounts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200000400offcore_response.demand_code_rd.l2_hit_this_tile_scacheCounts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800000400offcore_response.demand_code_rd.outstandingcacheCounts demand code reads and prefetch code reads that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000400offcore_response.demand_data_rd.any_responsecacheCounts demand cacheable data and L1 prefetch data reads that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000100offcore_response.demand_data_rd.l2_hit_far_tile_e_fcacheCounts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040000100offcore_response.demand_data_rd.l2_hit_far_tile_mcacheCounts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040000100offcore_response.demand_data_rd.l2_hit_near_tile_e_fcacheCounts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008000100offcore_response.demand_data_rd.l2_hit_near_tile_mcacheCounts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008000100offcore_response.demand_data_rd.l2_hit_this_tile_ecacheCounts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400000100offcore_response.demand_data_rd.l2_hit_this_tile_fcacheCounts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000000100offcore_response.demand_data_rd.l2_hit_this_tile_mcacheCounts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200000100offcore_response.demand_data_rd.l2_hit_this_tile_scacheCounts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800000100offcore_response.demand_data_rd.outstandingcacheCounts demand cacheable data and L1 prefetch data reads that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000100offcore_response.demand_rfo.any_responsecacheCounts Demand cacheable data writes that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000200offcore_response.demand_rfo.l2_hit_far_tilecacheCounts Demand cacheable data writes that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040000200offcore_response.demand_rfo.l2_hit_far_tile_e_fcacheCounts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040000200offcore_response.demand_rfo.l2_hit_far_tile_mcacheCounts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040000200offcore_response.demand_rfo.l2_hit_near_tilecacheCounts Demand cacheable data writes that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018000200offcore_response.demand_rfo.l2_hit_near_tile_e_fcacheCounts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008000200offcore_response.demand_rfo.l2_hit_near_tile_mcacheCounts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008000200offcore_response.demand_rfo.l2_hit_this_tile_ecacheCounts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400000200offcore_response.demand_rfo.l2_hit_this_tile_fcacheCounts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000000200offcore_response.demand_rfo.l2_hit_this_tile_mcacheCounts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200000200offcore_response.demand_rfo.l2_hit_this_tile_scacheCounts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800000200offcore_response.demand_rfo.outstandingcacheCounts Demand cacheable data writes that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000200offcore_response.full_streaming_stores.any_responsecacheCounts Full streaming stores (WC and should be programmed on PMC1) that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001080000offcore_response.partial_reads.any_responsecacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001008000offcore_response.partial_reads.l2_hit_far_tilecacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040008000offcore_response.partial_reads.l2_hit_far_tile_e_fcacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040008000offcore_response.partial_reads.l2_hit_far_tile_mcacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040008000offcore_response.partial_reads.l2_hit_near_tilecacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018008000offcore_response.partial_reads.l2_hit_near_tile_e_fcacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008008000offcore_response.partial_reads.l2_hit_near_tile_mcacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008008000offcore_response.partial_reads.l2_hit_this_tile_ecacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400008000offcore_response.partial_reads.l2_hit_this_tile_fcacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000008000offcore_response.partial_reads.l2_hit_this_tile_mcacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200008000offcore_response.partial_reads.l2_hit_this_tile_scacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800008000offcore_response.partial_reads.outstandingcacheCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000008000offcore_response.partial_streaming_stores.any_responsecacheCounts Partial streaming stores (WC and should be programmed on PMC1) that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001400000offcore_response.partial_writes.any_responsecacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001010000offcore_response.partial_writes.l2_hit_far_tilecacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040010000offcore_response.partial_writes.l2_hit_far_tile_e_fcacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040010000offcore_response.partial_writes.l2_hit_far_tile_mcacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040010000offcore_response.partial_writes.l2_hit_near_tilecacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018010000offcore_response.partial_writes.l2_hit_near_tile_e_fcacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008010000offcore_response.partial_writes.l2_hit_near_tile_mcacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008010000offcore_response.partial_writes.l2_hit_this_tile_ecacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400010000offcore_response.partial_writes.l2_hit_this_tile_fcacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000010000offcore_response.partial_writes.l2_hit_this_tile_mcacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200010000offcore_response.partial_writes.l2_hit_this_tile_scacheCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800010000offcore_response.pf_l1_data_rd.any_responsecacheCounts L1 data HW prefetches that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001200000offcore_response.pf_l1_data_rd.l2_hit_far_tilecacheCounts L1 data HW prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040200000offcore_response.pf_l1_data_rd.l2_hit_far_tile_e_fcacheCounts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040200000offcore_response.pf_l1_data_rd.l2_hit_far_tile_mcacheCounts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040200000offcore_response.pf_l1_data_rd.l2_hit_near_tilecacheCounts L1 data HW prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018200000offcore_response.pf_l1_data_rd.l2_hit_near_tile_e_fcacheCounts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008200000offcore_response.pf_l1_data_rd.l2_hit_near_tile_mcacheCounts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008200000offcore_response.pf_l1_data_rd.l2_hit_this_tile_ecacheCounts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400200000offcore_response.pf_l1_data_rd.l2_hit_this_tile_fcacheCounts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000200000offcore_response.pf_l1_data_rd.l2_hit_this_tile_mcacheCounts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200200000offcore_response.pf_l1_data_rd.l2_hit_this_tile_scacheCounts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800200000offcore_response.pf_l1_data_rd.outstandingcacheCounts L1 data HW prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000200000offcore_response.pf_l2_code_rd.any_responsecacheCounts L2 code HW prefetches that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001004000offcore_response.pf_l2_code_rd.l2_hit_far_tilecacheCounts L2 code HW prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040004000offcore_response.pf_l2_code_rd.l2_hit_far_tile_e_fcacheCounts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040004000offcore_response.pf_l2_code_rd.l2_hit_far_tile_mcacheCounts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040004000offcore_response.pf_l2_code_rd.l2_hit_near_tilecacheCounts L2 code HW prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018004000offcore_response.pf_l2_code_rd.l2_hit_near_tile_e_fcacheCounts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008004000offcore_response.pf_l2_code_rd.l2_hit_near_tile_mcacheCounts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008004000offcore_response.pf_l2_code_rd.l2_hit_this_tile_ecacheCounts L2 code HW prefetches that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400004000offcore_response.pf_l2_code_rd.l2_hit_this_tile_fcacheCounts L2 code HW prefetches that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000004000offcore_response.pf_l2_code_rd.outstandingcacheCounts L2 code HW prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000004000offcore_response.pf_l2_rfo.any_responsecacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001002000offcore_response.pf_l2_rfo.l2_hit_far_tile_e_fcacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040002000offcore_response.pf_l2_rfo.l2_hit_far_tile_mcacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040002000offcore_response.pf_l2_rfo.l2_hit_near_tilecacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018002000offcore_response.pf_l2_rfo.l2_hit_near_tile_e_fcacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008002000offcore_response.pf_l2_rfo.l2_hit_near_tile_mcacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008002000offcore_response.pf_l2_rfo.l2_hit_this_tile_ecacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400002000offcore_response.pf_l2_rfo.l2_hit_this_tile_fcacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000002000offcore_response.pf_l2_rfo.l2_hit_this_tile_mcacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200002000offcore_response.pf_l2_rfo.l2_hit_this_tile_scacheCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800002000offcore_response.pf_software.any_responsecacheCounts Software Prefetches that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001100000offcore_response.pf_software.l2_hit_far_tilecacheCounts Software Prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180040100000offcore_response.pf_software.l2_hit_far_tile_e_fcacheCounts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040100000offcore_response.pf_software.l2_hit_far_tile_mcacheCounts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040100000offcore_response.pf_software.l2_hit_near_tilecacheCounts Software Prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018100000offcore_response.pf_software.l2_hit_near_tile_e_fcacheCounts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008100000offcore_response.pf_software.l2_hit_near_tile_mcacheCounts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008100000offcore_response.pf_software.l2_hit_this_tile_ecacheCounts Software Prefetches that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400100000offcore_response.pf_software.l2_hit_this_tile_fcacheCounts Software Prefetches that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000100000offcore_response.pf_software.l2_hit_this_tile_mcacheCounts Software Prefetches that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200100000offcore_response.pf_software.l2_hit_this_tile_scacheCounts Software Prefetches that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800100000offcore_response.pf_software.outstandingcacheCounts Software Prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000100000offcore_response.streaming_stores.any_responsecacheCounts all streaming stores (WC and should be programmed on PMC1) that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001480000offcore_response.uc_code_reads.any_responsecacheCounts UC code reads (valid only for Outstanding response type)  that accounts for any responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001020000offcore_response.uc_code_reads.l2_hit_far_tile_e_fcacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster modeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080040020000offcore_response.uc_code_reads.l2_hit_far_tile_mcacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100040020000offcore_response.uc_code_reads.l2_hit_near_tilecacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x180018020000offcore_response.uc_code_reads.l2_hit_near_tile_e_fcacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x080008020000offcore_response.uc_code_reads.l2_hit_near_tile_mcacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100008020000offcore_response.uc_code_reads.l2_hit_this_tile_ecacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses which hit its own tile's L2 with data in E stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000400020000offcore_response.uc_code_reads.l2_hit_this_tile_fcacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses which hit its own tile's L2 with data in F stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x001000020000offcore_response.uc_code_reads.l2_hit_this_tile_mcacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses which hit its own tile's L2 with data in M stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000200020000offcore_response.uc_code_reads.l2_hit_this_tile_scacheCounts UC code reads (valid only for Outstanding response type)  that accounts for responses which hit its own tile's L2 with data in S stateevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000800020000offcore_response.uc_code_reads.outstandingcacheCounts UC code reads (valid only for Outstanding response type)  that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0event=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000020000machine_clears.fp_assistfloating pointCounts the number of floating operations retired that required microcode assistsevent=0xc3,period=200003,umask=0x400This event counts the number of times that the pipeline stalled due to FP operations needing assistsuops_retired.packed_simdfloating pointCounts the number of packed SSE, AVX, AVX2, AVX-512 micro-ops (both floating point and integer) except for loads (memory-to-register mov-type micro-ops), packed byte and word multipliesevent=0xc2,period=200003,umask=0x4000The length of the packed operation (128bits, 256bits or 512bits) is not taken into account when updating the counter; all count the same (+1). 
Mask (k) registers are ignored. For example: a micro-op operating with a mask that only enables one element or even zero elements will still trigger this counter (+1)
This event is defined at the micro-op level and not instruction level. Most instructions are implemented with one micro-op but not alluops_retired.scalar_simdfloating pointCounts the number of scalar SSE, AVX, AVX2, AVX-512 micro-ops except for loads (memory-to-register mov-type micro ops), division, sqrtevent=0xc2,period=200003,umask=0x2000This event is defined at the micro-op level and not instruction level. Most instructions are implemented with one micro-op but not allbaclears.allfrontendCounts the number of times the front end resteers for any branch as a result of another branch handling mechanism in the front endevent=0xe6,period=200003,umask=0x100baclears.condfrontendCounts the number of times the front end resteers for conditional branches as a result of another branch handling mechanism in the front endevent=0xe6,period=200003,umask=0x1000baclears.returnfrontendCounts the number of times the front end resteers for RET branches as a result of another branch handling mechanism in the front endevent=0xe6,period=200003,umask=0x800icache.accessesfrontendCounts all instruction fetches, including uncacheable fetchesevent=0x80,period=200003,umask=0x300icache.hitfrontendCounts all instruction fetches that hit the instruction cacheevent=0x80,period=200003,umask=0x100icache.missesfrontendCounts all instruction fetches that miss the instruction cache or produce memory requests. An instruction fetch miss is counted only once and not once for every cycle it is outstandingevent=0x80,period=200003,umask=0x200ms_decoded.ms_entryfrontendCounts the number of times the MSROM starts a flow of uopsevent=0xe7,period=200003,umask=0x100machine_clears.memory_orderingmemoryCounts the number of times the machine clears due to memory ordering hazardsevent=0xc3,period=200003,umask=0x200offcore_response.any_code_rd.ddrmemoryCounts Demand code reads and prefetch code read requests  that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180004400offcore_response.any_code_rd.ddr_farmemoryCounts Demand code reads and prefetch code read requests  that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100004400offcore_response.any_code_rd.ddr_nearmemoryCounts Demand code reads and prefetch code read requests  that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080004400offcore_response.any_code_rd.mcdrammemoryCounts Demand code reads and prefetch code read requests  that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060004400offcore_response.any_code_rd.mcdram_farmemoryCounts Demand code reads and prefetch code read requests  that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040004400offcore_response.any_code_rd.mcdram_nearmemoryCounts Demand code reads and prefetch code read requests  that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020004400offcore_response.any_data_rd.ddrmemoryCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180309100offcore_response.any_data_rd.ddr_farmemoryCounts Demand cacheable data and L1 prefetch data read requests  that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100309100offcore_response.any_data_rd.ddr_nearmemoryCounts Demand cacheable data and L1 prefetch data read requests  that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080309100offcore_response.any_data_rd.mcdrammemoryCounts Demand cacheable data and L1 prefetch data read requests  that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060309100offcore_response.any_data_rd.mcdram_farmemoryCounts Demand cacheable data and L1 prefetch data read requests  that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040309100offcore_response.any_data_rd.mcdram_nearmemoryCounts Demand cacheable data and L1 prefetch data read requests  that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020309100offcore_response.any_pf_l2.ddr_farmemoryCounts any Prefetch requests that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100007000offcore_response.any_pf_l2.ddr_nearmemoryCounts any Prefetch requests that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080007000offcore_response.any_pf_l2.mcdrammemoryCounts any Prefetch requests that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060007000offcore_response.any_pf_l2.mcdram_farmemoryCounts any Prefetch requests that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040007000offcore_response.any_pf_l2.mcdram_nearmemoryCounts any Prefetch requests that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020007000offcore_response.any_read.ddrmemoryCounts any Read request  that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x01818032f700offcore_response.any_read.ddr_farmemoryCounts any Read request  that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x01010032f700offcore_response.any_read.ddr_nearmemoryCounts any Read request  that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00808032f700offcore_response.any_read.mcdrammemoryCounts any Read request  that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x01806032f700offcore_response.any_read.mcdram_farmemoryCounts any Read request  that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x01004032f700offcore_response.any_read.mcdram_nearmemoryCounts any Read request  that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x00802032f700offcore_response.any_request.ddrmemoryCounts any request that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180800000offcore_response.any_request.ddr_farmemoryCounts any request that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100800000offcore_response.any_request.ddr_nearmemoryCounts any request that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080800000offcore_response.any_request.mcdrammemoryCounts any request that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060800000offcore_response.any_request.mcdram_farmemoryCounts any request that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040800000offcore_response.any_request.mcdram_nearmemoryCounts any request that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020800000offcore_response.any_rfo.ddrmemoryCounts Demand cacheable data write requests  that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180002200offcore_response.any_rfo.ddr_farmemoryCounts Demand cacheable data write requests  that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100002200offcore_response.any_rfo.ddr_nearmemoryCounts Demand cacheable data write requests  that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080002200offcore_response.any_rfo.mcdrammemoryCounts Demand cacheable data write requests  that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060002200offcore_response.any_rfo.mcdram_farmemoryCounts Demand cacheable data write requests  that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040002200offcore_response.any_rfo.mcdram_nearmemoryCounts Demand cacheable data write requests  that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020002200offcore_response.bus_locks.ddrmemoryCounts Bus locks and split lock requests that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180040000offcore_response.bus_locks.ddr_farmemoryCounts Bus locks and split lock requests that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100040000offcore_response.bus_locks.ddr_nearmemoryCounts Bus locks and split lock requests that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080040000offcore_response.bus_locks.mcdrammemoryCounts Bus locks and split lock requests that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060040000offcore_response.bus_locks.mcdram_farmemoryCounts Bus locks and split lock requests that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040040000offcore_response.bus_locks.mcdram_nearmemoryCounts Bus locks and split lock requests that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020040000offcore_response.demand_code_rd.ddrmemoryCounts demand code reads and prefetch code reads that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180000400offcore_response.demand_code_rd.ddr_farmemoryCounts demand code reads and prefetch code reads that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100000400offcore_response.demand_code_rd.ddr_nearmemoryCounts demand code reads and prefetch code reads that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080000400offcore_response.demand_code_rd.mcdrammemoryCounts demand code reads and prefetch code reads that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060000400offcore_response.demand_code_rd.mcdram_farmemoryCounts demand code reads and prefetch code reads that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040000400offcore_response.demand_code_rd.mcdram_nearmemoryCounts demand code reads and prefetch code reads that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020000400offcore_response.demand_data_rd.ddrmemoryCounts demand cacheable data and L1 prefetch data reads that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180000100offcore_response.demand_data_rd.ddr_farmemoryCounts demand cacheable data and L1 prefetch data reads that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100000100offcore_response.demand_data_rd.ddr_nearmemoryCounts demand cacheable data and L1 prefetch data reads that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080000100offcore_response.demand_data_rd.mcdrammemoryCounts demand cacheable data and L1 prefetch data reads that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060000100offcore_response.demand_data_rd.mcdram_farmemoryCounts demand cacheable data and L1 prefetch data reads that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040000100offcore_response.demand_data_rd.mcdram_nearmemoryCounts demand cacheable data and L1 prefetch data reads that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020000100offcore_response.demand_rfo.ddrmemoryCounts Demand cacheable data writes that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180000200offcore_response.demand_rfo.ddr_farmemoryCounts Demand cacheable data writes that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100000200offcore_response.demand_rfo.ddr_nearmemoryCounts Demand cacheable data writes that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080000200offcore_response.demand_rfo.mcdrammemoryCounts Demand cacheable data writes that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060000200offcore_response.demand_rfo.mcdram_farmemoryCounts Demand cacheable data writes that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040000200offcore_response.demand_rfo.mcdram_nearmemoryCounts Demand cacheable data writes that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020000200offcore_response.partial_reads.ddrmemoryCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180008000offcore_response.partial_reads.ddr_farmemoryCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100008000offcore_response.partial_reads.ddr_nearmemoryCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080008000offcore_response.partial_reads.mcdrammemoryCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060008000offcore_response.partial_reads.mcdram_farmemoryCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040008000offcore_response.partial_reads.mcdram_nearmemoryCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020008000offcore_response.partial_reads.non_drammemoryCounts Partial reads (UC or WC and is valid only for Outstanding response type).  that accounts for responses from any NON_DRAM system address. This includes MMIO transactionsevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x200002008000offcore_response.partial_writes.ddr_farmemoryCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100010000offcore_response.partial_writes.ddr_nearmemoryCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080010000offcore_response.partial_writes.mcdrammemoryCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060010000offcore_response.partial_writes.mcdram_farmemoryCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040010000offcore_response.partial_writes.mcdram_nearmemoryCounts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020010000offcore_response.pf_l1_data_rd.ddrmemoryCounts L1 data HW prefetches that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180200000offcore_response.pf_l1_data_rd.ddr_farmemoryCounts L1 data HW prefetches that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100200000offcore_response.pf_l1_data_rd.ddr_nearmemoryCounts L1 data HW prefetches that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080200000offcore_response.pf_l1_data_rd.mcdram_farmemoryCounts L1 data HW prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040200000offcore_response.pf_l1_data_rd.mcdram_nearmemoryCounts L1 data HW prefetches that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020200000offcore_response.pf_l2_code_rd.ddrmemoryCounts L2 code HW prefetches that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180004000offcore_response.pf_l2_code_rd.ddr_farmemoryCounts L2 code HW prefetches that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100004000offcore_response.pf_l2_code_rd.ddr_nearmemoryCounts L2 code HW prefetches that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080004000offcore_response.pf_l2_code_rd.mcdram_farmemoryCounts L2 code HW prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040004000offcore_response.pf_l2_code_rd.mcdram_nearmemoryCounts L2 code HW prefetches that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020004000offcore_response.pf_l2_rfo.ddrmemoryCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180002000offcore_response.pf_l2_rfo.ddr_farmemoryCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100002000offcore_response.pf_l2_rfo.ddr_nearmemoryCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080002000offcore_response.pf_l2_rfo.mcdrammemoryCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060002000offcore_response.pf_l2_rfo.mcdram_farmemoryCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040002000offcore_response.pf_l2_rfo.mcdram_nearmemoryCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020002000offcore_response.pf_l2_rfo.non_drammemoryCounts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from any NON_DRAM system address. This includes MMIO transactionsevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x200002002000offcore_response.pf_software.ddrmemoryCounts Software Prefetches that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180100000offcore_response.pf_software.ddr_farmemoryCounts Software Prefetches that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100100000offcore_response.pf_software.ddr_nearmemoryCounts Software Prefetches that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080100000offcore_response.pf_software.mcdrammemoryCounts Software Prefetches that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060100000offcore_response.pf_software.mcdram_farmemoryCounts Software Prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040100000offcore_response.pf_software.mcdram_nearmemoryCounts Software Prefetches that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020100000offcore_response.uc_code_reads.ddrmemoryCounts UC code reads (valid only for Outstanding response type)  that accounts for responses from DDR (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018180020000offcore_response.uc_code_reads.ddr_farmemoryCounts UC code reads (valid only for Outstanding response type)  that accounts for data responses from DRAM Farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010100020000offcore_response.uc_code_reads.ddr_nearmemoryCounts UC code reads (valid only for Outstanding response type)  that accounts for data responses from DRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008080020000offcore_response.uc_code_reads.mcdrammemoryCounts UC code reads (valid only for Outstanding response type)  that accounts for responses from MCDRAM (local and far)event=0xb7,period=100007,umask=0x1,offcore_rsp=0x018060020000offcore_response.uc_code_reads.mcdram_farmemoryCounts UC code reads (valid only for Outstanding response type)  that accounts for data responses from MCDRAM Far or Other tile L2 hit farevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x010040020000offcore_response.uc_code_reads.mcdram_nearmemoryCounts UC code reads (valid only for Outstanding response type)  that accounts for data responses from MCDRAM Localevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008020020000br_inst_retired.all_branchespipelineCounts the number of branch instructions retired (Precise Event)event=0xc4,period=20000300br_inst_retired.callpipelineCounts the number of near CALL branch instructions retired. (Precise Event)event=0xc4,period=200003,umask=0xf900br_inst_retired.far_branchpipelineCounts the number of far branch instructions retired. (Precise Event)event=0xc4,period=200003,umask=0xbf00br_inst_retired.ind_callpipelineCounts the number of near indirect CALL branch instructions retired. (Precise Event)event=0xc4,period=200003,umask=0xfb00br_inst_retired.jccpipelineCounts the number of branch instructions retired that were conditional jumps. (Precise Event)event=0xc4,period=200003,umask=0x7e00br_inst_retired.non_return_indpipelineCounts the number of branch instructions retired that were near indirect CALL or near indirect JMP. (Precise Event)event=0xc4,period=200003,umask=0xeb00br_inst_retired.rel_callpipelineCounts the number of near relative CALL branch instructions retired. (Precise Event)event=0xc4,period=200003,umask=0xfd00br_inst_retired.returnpipelineCounts the number of near RET branch instructions retired. (Precise Event)event=0xc4,period=200003,umask=0xf700br_inst_retired.taken_jccpipelineCounts the number of branch instructions retired that were conditional jumps and predicted taken. (Precise Event)event=0xc4,period=200003,umask=0xfe00br_misp_retired.all_branchespipelineCounts the number of mispredicted branch instructions retired (Precise Event)event=0xc5,period=20000300br_misp_retired.callpipelineCounts the number of mispredicted near CALL branch instructions retired. (Precise Event)event=0xc5,period=200003,umask=0xf900br_misp_retired.far_branchpipelineCounts the number of mispredicted far branch instructions retired. (Precise Event)event=0xc5,period=200003,umask=0xbf00br_misp_retired.ind_callpipelineCounts the number of mispredicted near indirect CALL branch instructions retired. (Precise Event)event=0xc5,period=200003,umask=0xfb00br_misp_retired.jccpipelineCounts the number of mispredicted branch instructions retired that were conditional jumps. (Precise Event)event=0xc5,period=200003,umask=0x7e00br_misp_retired.non_return_indpipelineCounts the number of mispredicted branch instructions retired that were near indirect CALL or near indirect JMP. (Precise Event)event=0xc5,period=200003,umask=0xeb00br_misp_retired.rel_callpipelineCounts the number of mispredicted near relative CALL branch instructions retired. (Precise Event)event=0xc5,period=200003,umask=0xfd00br_misp_retired.returnpipelineCounts the number of mispredicted near RET branch instructions retired. (Precise Event)event=0xc5,period=200003,umask=0xf700br_misp_retired.taken_jccpipelineCounts the number of mispredicted branch instructions retired that were conditional jumps and predicted taken. (Precise Event)event=0xc5,period=200003,umask=0xfe00cpu_clk_unhalted.refpipelineCounts the number of unhalted reference clock cyclesevent=0x0,umask=0x03,period=200000300cpu_clk_unhalted.threadpipelineFixed Counter: Counts the number of unhalted core clock cyclesevent=0x3c,period=200000300This event counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed countercpu_clk_unhalted.thread_ppipelineCounts the number of unhalted core clock cyclesevent=0x3c,period=200000300cycles_div_busy.allpipelineCycles the number of core cycles when divider is busy.  Does not imply a stall waiting for the dividerevent=0xcd,period=2000003,umask=0x100This event counts cycles when the divider is busy. More specifically cycles when the divide unit is unable to accept a new divide uop because it is busy processing a previously dispatched uop. The cycles will be counted irrespective of whether or not another divide uop is waiting to enter the divide unit (from the RS). This event counts integer divides, x87 divides, divss, divsd, sqrtss, sqrtsd event and does not count vector dividesinst_retired.anypipelineFixed Counter: Counts the number of instructions retiredevent=0xc0,period=200000300This event counts the number of instructions that retire.  For instructions that consist of multiple micro-ops, this event counts exactly once, as the last micro-op of the instruction retires.  The event continues counting while instructions retire, including during interrupt service routines caused by hardware interrupts, faults or trapsinst_retired.any_ppipelineCounts the total number of instructions retiredevent=0xc0,period=200000300inst_retired.any_pspipelineCounts the number of instructions retired (Precise Event)event=0xc0,period=200000300machine_clears.allpipelineCounts all machine clearsevent=0xc3,period=200003,umask=0x800machine_clears.smcpipelineCounts the number of times that the machine clears due to program modifying data within 1K of a recently fetched code pageevent=0xc3,period=200003,umask=0x100no_alloc_cycles.allpipelineCounts the total number of core cycles when no micro-ops are allocated for any reasonevent=0xca,period=200003,umask=0x7f00no_alloc_cycles.mispredictspipelineCounts the number of core cycles when no micro-ops are allocated and the alloc pipe is stalled waiting for a mispredicted branch to retireevent=0xca,period=200003,umask=0x400This event counts the number of core cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted branch to retireno_alloc_cycles.not_deliveredpipelineCounts the number of core cycles when no micro-ops are allocated, the IQ is empty, and no other condition is blocking allocationevent=0xca,period=200003,umask=0x9000This event counts the number of core cycles when no uops are allocated, the instruction queue is empty and the alloc pipe is stalled waiting for instructions to be fetchedno_alloc_cycles.rat_stallpipelineCounts the number of core cycles when no micro-ops are allocated and a RATstall (caused by reservation station full) is assertedevent=0xca,period=200003,umask=0x2000no_alloc_cycles.rob_fullpipelineCounts the number of core cycles when no micro-ops are allocated and the ROB is fullevent=0xca,period=200003,umask=0x100recycleq.any_ldpipelineCounts any retired load that was pushed into the recycle queue for any reasonevent=0x3,period=200003,umask=0x4000recycleq.any_stpipelineCounts any retired store that was pushed into the recycle queue for any reasonevent=0x3,period=200003,umask=0x8000recycleq.ld_block_std_notreadypipelineCounts the number of occurrences a retired load gets blocked because its address overlaps with a store whose data is not readyevent=0x3,period=200003,umask=0x200recycleq.ld_block_st_forwardpipelineCounts the number of occurrences a retired load gets blocked because its address partially overlaps with a store  (Precise Event)  Supports address when preciseevent=0x3,period=200003,umask=0x100This event counts the number of retired loads that were prohibited from receiving forwarded data from a previous store because of address mismatch  Supports address when preciserecycleq.ld_splitspipelineCounts the number of occurrences a retired load was pushed into the rehab queue because it sees a cache line split. Each split should be counted only once. (Precise Event)  Supports address when preciseevent=0x3,period=200003,umask=0x800This event counts the number of retired loads which was pushed into the recycled queue that experienced cache line boundary splits (Precise event). Not that each split should be counted only once  Supports address when preciserecycleq.lockpipelineCounts all the retired locked loads. It does not include stores because we would double count if we count storesevent=0x3,period=200003,umask=0x1000recycleq.sta_fullpipelineCounts the store micro-ops retired that were pushed in the rehab queue because the store address buffer is fullevent=0x3,period=200003,umask=0x2000recycleq.st_splitspipelineCounts the number of occurrences a retired store that is a cache line split. Each split should be counted only onceevent=0x3,period=200003,umask=0x400This event counts the number of retired store that experienced a cache line boundary split(Precise Event). Note that each spilt should be counted only oncers_full_stall.allpipelineCounts the total number of core cycles allocation pipeline is stalled when any one of the reservation stations is fullevent=0xcb,period=200003,umask=0x1f00rs_full_stall.mecpipelineCounts the number of core cycles when allocation pipeline is stalled and is waiting for a free MEC reservation station entryevent=0xcb,period=200003,umask=0x100uops_retired.allpipelineCounts the number of micro-ops retiredevent=0xc2,period=2000003,umask=0x1000This event counts the number of micro-ops (uops) retired. The processor decodes complex macro instructions into a sequence of simpler uops. Most instructions are composed of one or two uops. Some instructions are decoded into longer sequences such as repeat instructions, floating point transcendental instructions, and assistsuops_retired.mspipelineCounts the number of micro-ops retired that are from the complex flows issued by the micro-sequencer (MS)event=0xc2,period=2000003,umask=0x100This event counts the number of micro-ops retired that were supplied from MSROMunc_c_tor_inserts.ipq_hituncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -IPQevent=0x35,umask=0x1801unc_c_tor_inserts.ipq_missuncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -IPQevent=0x35,umask=0x2801unc_c_tor_inserts.irq_hituncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -IRQevent=0x35,umask=0x1101unc_c_tor_inserts.irq_missuncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -IRQevent=0x35,umask=0x2101unc_c_tor_inserts.loc_alluncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -IRQ or PRQevent=0x35,umask=0x3701unc_c_tor_inserts.prq_hituncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -PRQevent=0x35,umask=0x1401unc_c_tor_inserts.prq_missuncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -PRQevent=0x35,umask=0x2401unc_h_ag0_ad_crd_acquired.tgr0uncore cacheCMS Agent0 AD Credits Acquired For Transgress 0event=0x80,umask=0x101unc_h_ag0_ad_crd_acquired.tgr1uncore cacheCMS Agent0 AD Credits Acquired For Transgress 1event=0x80,umask=0x201unc_h_ag0_ad_crd_acquired.tgr2uncore cacheCMS Agent0 AD Credits Acquired For Transgress 2event=0x80,umask=0x401unc_h_ag0_ad_crd_acquired.tgr3uncore cacheCMS Agent0 AD Credits Acquired For Transgress 3event=0x80,umask=0x801unc_h_ag0_ad_crd_acquired.tgr4uncore cacheCMS Agent0 AD Credits Acquired For Transgress 4event=0x80,umask=0x1001unc_h_ag0_ad_crd_acquired.tgr5uncore cacheCMS Agent0 AD Credits Acquired For Transgress 5event=0x80,umask=0x2001unc_h_ag0_ad_crd_acquired.tgr6uncore cacheCMS Agent0 AD Credits Acquired For Transgress 6event=0x80,umask=0x4001unc_h_ag0_ad_crd_acquired.tgr7uncore cacheCMS Agent0 AD Credits Acquired For Transgress 7event=0x80,umask=0x8001unc_h_ag0_ad_crd_acquired_ext.any_of_tgr0_thru_tgr7uncore cacheCMS Agent0 AD Credits Acquired For Transgress 0-7event=0x81,umask=0x201unc_h_ag0_ad_crd_acquired_ext.tgr8uncore cacheCMS Agent0 AD Credits Acquired For Transgress 8event=0x81,umask=0x101unc_h_ag0_ad_crd_occupancy.tgr0uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 0event=0x82,umask=0x101unc_h_ag0_ad_crd_occupancy.tgr1uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 1event=0x82,umask=0x201unc_h_ag0_ad_crd_occupancy.tgr2uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 2event=0x82,umask=0x401unc_h_ag0_ad_crd_occupancy.tgr3uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 3event=0x82,umask=0x801unc_h_ag0_ad_crd_occupancy.tgr4uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 4event=0x82,umask=0x1001unc_h_ag0_ad_crd_occupancy.tgr5uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 5event=0x82,umask=0x2001unc_h_ag0_ad_crd_occupancy.tgr6uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 6event=0x82,umask=0x4001unc_h_ag0_ad_crd_occupancy.tgr7uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 7event=0x82,umask=0x8001unc_h_ag0_ad_crd_occupancy_ext.any_of_tgr0_thru_tgr7uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 0-7event=0x83,umask=0x201unc_h_ag0_ad_crd_occupancy_ext.tgr8uncore cacheCMS Agent0 AD Credits Occupancy For Transgress 8event=0x83,umask=0x101unc_h_ag0_bl_crd_acquired.tgr0uncore cacheCMS Agent0 BL Credits Acquired For Transgress 0event=0x88,umask=0x101unc_h_ag0_bl_crd_acquired.tgr1uncore cacheCMS Agent0 BL Credits Acquired For Transgress 1event=0x88,umask=0x201unc_h_ag0_bl_crd_acquired.tgr2uncore cacheCMS Agent0 BL Credits Acquired For Transgress 2event=0x88,umask=0x401unc_h_ag0_bl_crd_acquired.tgr3uncore cacheCMS Agent0 BL Credits Acquired For Transgress 3event=0x88,umask=0x801unc_h_ag0_bl_crd_acquired.tgr4uncore cacheCMS Agent0 BL Credits Acquired For Transgress 4event=0x88,umask=0x1001unc_h_ag0_bl_crd_acquired.tgr5uncore cacheCMS Agent0 BL Credits Acquired For Transgress 5event=0x88,umask=0x2001unc_h_ag0_bl_crd_acquired.tgr6uncore cacheCMS Agent0 BL Credits Acquired For Transgress 6event=0x88,umask=0x4001unc_h_ag0_bl_crd_acquired.tgr7uncore cacheCMS Agent0 BL Credits Acquired For Transgress 7event=0x88,umask=0x8001unc_h_ag0_bl_crd_acquired_ext.any_of_tgr0_thru_tgr7uncore cacheCMS Agent0 BL Credits Acquired For Transgress 0-7event=0x89,umask=0x201unc_h_ag0_bl_crd_acquired_ext.tgr8uncore cacheCMS Agent0 BL Credits Acquired For Transgress 8event=0x89,umask=0x101unc_h_ag0_bl_crd_occupancy.tgr0uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 0event=0x8a,umask=0x101unc_h_ag0_bl_crd_occupancy.tgr1uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 1event=0x8a,umask=0x201unc_h_ag0_bl_crd_occupancy.tgr2uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 2event=0x8a,umask=0x401unc_h_ag0_bl_crd_occupancy.tgr3uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 3event=0x8a,umask=0x801unc_h_ag0_bl_crd_occupancy.tgr4uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 4event=0x8a,umask=0x1001unc_h_ag0_bl_crd_occupancy.tgr5uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 5event=0x8a,umask=0x2001unc_h_ag0_bl_crd_occupancy.tgr6uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 6event=0x8a,umask=0x4001unc_h_ag0_bl_crd_occupancy.tgr7uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 7event=0x8a,umask=0x8001unc_h_ag0_bl_crd_occupancy_ext.any_of_tgr0_thru_tgr7uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 0-7event=0x8b,umask=0x201unc_h_ag0_bl_crd_occupancy_ext.tgr8uncore cacheCMS Agent0 BL Credits Occupancy For Transgress 8event=0x8b,umask=0x101unc_h_ag0_stall_no_crd_egress_horz_ad.tgr0uncore cacheStall on No AD Transgress Credits For Transgress 0event=0xd0,umask=0x101unc_h_ag0_stall_no_crd_egress_horz_ad.tgr1uncore cacheStall on No AD Transgress Credits For Transgress 1event=0xd0,umask=0x201unc_h_ag0_stall_no_crd_egress_horz_ad.tgr2uncore cacheStall on No AD Transgress Credits For Transgress 2event=0xd0,umask=0x401unc_h_ag0_stall_no_crd_egress_horz_ad.tgr3uncore cacheStall on No AD Transgress Credits For Transgress 3event=0xd0,umask=0x801unc_h_ag0_stall_no_crd_egress_horz_ad.tgr4uncore cacheStall on No AD Transgress Credits For Transgress 4event=0xd0,umask=0x1001unc_h_ag0_stall_no_crd_egress_horz_ad.tgr5uncore cacheStall on No AD Transgress Credits For Transgress 5event=0xd0,umask=0x2001unc_h_ag0_stall_no_crd_egress_horz_ad.tgr6uncore cacheStall on No AD Transgress Credits For Transgress 6event=0xd0,umask=0x4001unc_h_ag0_stall_no_crd_egress_horz_ad.tgr7uncore cacheStall on No AD Transgress Credits For Transgress 7event=0xd0,umask=0x8001unc_h_ag0_stall_no_crd_egress_horz_ad_ext.any_of_tgr0_thru_tgr7uncore cacheStall on No AD Transgress Credits For Transgress 0-7event=0xd1,umask=0x201unc_h_ag0_stall_no_crd_egress_horz_ad_ext.tgr8uncore cacheStall on No AD Transgress Credits For Transgress 8event=0xd1,umask=0x101unc_h_ag0_stall_no_crd_egress_horz_bl.tgr0uncore cacheStall on No AD Transgress Credits For Transgress 0event=0xd4,umask=0x101unc_h_ag0_stall_no_crd_egress_horz_bl.tgr1uncore cacheStall on No AD Transgress Credits For Transgress 1event=0xd4,umask=0x201unc_h_ag0_stall_no_crd_egress_horz_bl.tgr2uncore cacheStall on No AD Transgress Credits For Transgress 2event=0xd4,umask=0x401unc_h_ag0_stall_no_crd_egress_horz_bl.tgr3uncore cacheStall on No AD Transgress Credits For Transgress 3event=0xd4,umask=0x801unc_h_ag0_stall_no_crd_egress_horz_bl.tgr4uncore cacheStall on No AD Transgress Credits For Transgress 4event=0xd4,umask=0x1001unc_h_ag0_stall_no_crd_egress_horz_bl.tgr5uncore cacheStall on No AD Transgress Credits For Transgress 5event=0xd4,umask=0x2001unc_h_ag0_stall_no_crd_egress_horz_bl.tgr6uncore cacheStall on No AD Transgress Credits For Transgress 6event=0xd4,umask=0x4001unc_h_ag0_stall_no_crd_egress_horz_bl.tgr7uncore cacheStall on No AD Transgress Credits For Transgress 7event=0xd4,umask=0x8001unc_h_ag0_stall_no_crd_egress_horz_bl_ext.any_of_tgr0_thru_tgr7uncore cacheStall on No AD Transgress Credits For Transgress 0-7event=0xd5,umask=0x201unc_h_ag0_stall_no_crd_egress_horz_bl_ext.tgr8uncore cacheStall on No AD Transgress Credits For Transgress 8event=0xd5,umask=0x101unc_h_ag1_ad_crd_acquired.tgr0uncore cacheCMS Agent1 AD Credits Acquired For Transgress 0event=0x84,umask=0x101unc_h_ag1_ad_crd_acquired.tgr1uncore cacheCMS Agent1 AD Credits Acquired For Transgress 1event=0x84,umask=0x201unc_h_ag1_ad_crd_acquired.tgr2uncore cacheCMS Agent1 AD Credits Acquired For Transgress 2event=0x84,umask=0x401unc_h_ag1_ad_crd_acquired.tgr3uncore cacheCMS Agent1 AD Credits Acquired For Transgress 3event=0x84,umask=0x801unc_h_ag1_ad_crd_acquired.tgr4uncore cacheCMS Agent1 AD Credits Acquired For Transgress 4event=0x84,umask=0x1001unc_h_ag1_ad_crd_acquired.tgr5uncore cacheCMS Agent1 AD Credits Acquired For Transgress 5event=0x84,umask=0x2001unc_h_ag1_ad_crd_acquired.tgr6uncore cacheCMS Agent1 AD Credits Acquired For Transgress 6event=0x84,umask=0x4001unc_h_ag1_ad_crd_acquired.tgr7uncore cacheCMS Agent1 AD Credits Acquired For Transgress 7event=0x84,umask=0x8001unc_h_ag1_ad_crd_acquired_ext.any_of_tgr0_thru_tgr7uncore cacheCMS Agent1 AD Credits Acquired For Transgress 0-7event=0x85,umask=0x201unc_h_ag1_ad_crd_acquired_ext.tgr8uncore cacheCMS Agent1 AD Credits Acquired For Transgress 8event=0x85,umask=0x101unc_h_ag1_ad_crd_occupancy.tgr0uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 0event=0x86,umask=0x101unc_h_ag1_ad_crd_occupancy.tgr1uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 1event=0x86,umask=0x201unc_h_ag1_ad_crd_occupancy.tgr2uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 2event=0x86,umask=0x401unc_h_ag1_ad_crd_occupancy.tgr3uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 3event=0x86,umask=0x801unc_h_ag1_ad_crd_occupancy.tgr4uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 4event=0x86,umask=0x1001unc_h_ag1_ad_crd_occupancy.tgr5uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 5event=0x86,umask=0x2001unc_h_ag1_ad_crd_occupancy.tgr6uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 6event=0x86,umask=0x4001unc_h_ag1_ad_crd_occupancy.tgr7uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 7event=0x86,umask=0x8001unc_h_ag1_ad_crd_occupancy_ext.any_of_tgr0_thru_tgr7uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 0-7event=0x87,umask=0x201unc_h_ag1_ad_crd_occupancy_ext.tgr8uncore cacheCMS Agent1 AD Credits Occupancy For Transgress 8event=0x87,umask=0x101unc_h_ag1_bl_crd_acquired.tgr0uncore cacheCMS Agent1 BL Credits Acquired For Transgress 0event=0x8c,umask=0x101unc_h_ag1_bl_crd_acquired.tgr1uncore cacheCMS Agent1 BL Credits Acquired For Transgress 1event=0x8c,umask=0x201unc_h_ag1_bl_crd_acquired.tgr2uncore cacheCMS Agent1 BL Credits Acquired For Transgress 2event=0x8c,umask=0x401unc_h_ag1_bl_crd_acquired.tgr3uncore cacheCMS Agent1 BL Credits Acquired For Transgress 3event=0x8c,umask=0x801unc_h_ag1_bl_crd_acquired.tgr4uncore cacheCMS Agent1 BL Credits Acquired For Transgress 4event=0x8c,umask=0x1001unc_h_ag1_bl_crd_acquired.tgr5uncore cacheCMS Agent1 BL Credits Acquired For Transgress 5event=0x8c,umask=0x2001unc_h_ag1_bl_crd_acquired.tgr6uncore cacheCMS Agent1 BL Credits Acquired For Transgress 6event=0x8c,umask=0x4001unc_h_ag1_bl_crd_acquired.tgr7uncore cacheCMS Agent1 BL Credits Acquired For Transgress 7event=0x8c,umask=0x8001unc_h_ag1_bl_crd_acquired_ext.any_of_tgr0_thru_tgr7uncore cacheCMS Agent1 BL Credits Acquired For Transgress 0-7event=0x8d,umask=0x201unc_h_ag1_bl_crd_acquired_ext.tgr8uncore cacheCMS Agent1 BL Credits Acquired For Transgress 8event=0x8d,umask=0x101unc_h_ag1_bl_crd_occupancy.tgr0uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 0event=0x8e,umask=0x101unc_h_ag1_bl_crd_occupancy.tgr1uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 1event=0x8e,umask=0x201unc_h_ag1_bl_crd_occupancy.tgr2uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 2event=0x8e,umask=0x401unc_h_ag1_bl_crd_occupancy.tgr3uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 3event=0x8e,umask=0x801unc_h_ag1_bl_crd_occupancy.tgr4uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 4event=0x8e,umask=0x1001unc_h_ag1_bl_crd_occupancy.tgr5uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 5event=0x8e,umask=0x2001unc_h_ag1_bl_crd_occupancy.tgr6uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 6event=0x8e,umask=0x4001unc_h_ag1_bl_crd_occupancy.tgr7uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 7event=0x8e,umask=0x8001unc_h_ag1_bl_crd_occupancy_ext.any_of_tgr0_thru_tgr7uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 0-7event=0x8f,umask=0x201unc_h_ag1_bl_crd_occupancy_ext.tgr8uncore cacheCMS Agent1 BL Credits Occupancy For Transgress 8event=0x8f,umask=0x101unc_h_ag1_stall_no_crd_egress_horz_ad.tgr0uncore cacheStall on No AD Transgress Credits For Transgress 0event=0xd2,umask=0x101unc_h_ag1_stall_no_crd_egress_horz_ad.tgr1uncore cacheStall on No AD Transgress Credits For Transgress 1event=0xd2,umask=0x201unc_h_ag1_stall_no_crd_egress_horz_ad.tgr2uncore cacheStall on No AD Transgress Credits For Transgress 2event=0xd2,umask=0x401unc_h_ag1_stall_no_crd_egress_horz_ad.tgr3uncore cacheStall on No AD Transgress Credits For Transgress 3event=0xd2,umask=0x801unc_h_ag1_stall_no_crd_egress_horz_ad.tgr4uncore cacheStall on No AD Transgress Credits For Transgress 4event=0xd2,umask=0x1001unc_h_ag1_stall_no_crd_egress_horz_ad.tgr5uncore cacheStall on No AD Transgress Credits For Transgress 5event=0xd2,umask=0x2001unc_h_ag1_stall_no_crd_egress_horz_ad.tgr6uncore cacheStall on No AD Transgress Credits For Transgress 6event=0xd2,umask=0x4001unc_h_ag1_stall_no_crd_egress_horz_ad.tgr7uncore cacheStall on No AD Transgress Credits For Transgress 7event=0xd2,umask=0x8001unc_h_ag1_stall_no_crd_egress_horz_ad_ext.any_of_tgr0_thru_tgr7uncore cacheStall on No AD Transgress Credits For Transgress 0-7event=0xd3,umask=0x201unc_h_ag1_stall_no_crd_egress_horz_ad_ext.tgr8uncore cacheStall on No AD Transgress Credits For Transgress 8event=0xd3,umask=0x101unc_h_ag1_stall_no_crd_egress_horz_bl.tgr0uncore cacheStall on No AD Transgress Credits For Transgress 0event=0xd6,umask=0x101unc_h_ag1_stall_no_crd_egress_horz_bl.tgr1uncore cacheStall on No AD Transgress Credits For Transgress 1event=0xd6,umask=0x201unc_h_ag1_stall_no_crd_egress_horz_bl.tgr2uncore cacheStall on No AD Transgress Credits For Transgress 2event=0xd6,umask=0x401unc_h_ag1_stall_no_crd_egress_horz_bl.tgr3uncore cacheStall on No AD Transgress Credits For Transgress 3event=0xd6,umask=0x801unc_h_ag1_stall_no_crd_egress_horz_bl.tgr4uncore cacheStall on No AD Transgress Credits For Transgress 4event=0xd6,umask=0x1001unc_h_ag1_stall_no_crd_egress_horz_bl.tgr5uncore cacheStall on No AD Transgress Credits For Transgress 5event=0xd6,umask=0x2001unc_h_ag1_stall_no_crd_egress_horz_bl.tgr6uncore cacheStall on No AD Transgress Credits For Transgress 6event=0xd6,umask=0x4001unc_h_ag1_stall_no_crd_egress_horz_bl.tgr7uncore cacheStall on No AD Transgress Credits For Transgress 7event=0xd6,umask=0x8001unc_h_ag1_stall_no_crd_egress_horz_bl_ext.any_of_tgr0_thru_tgr7uncore cacheStall on No AD Transgress Credits For Transgress 0-7event=0xd7,umask=0x201unc_h_ag1_stall_no_crd_egress_horz_bl_ext.tgr8uncore cacheStall on No AD Transgress Credits For Transgress 8event=0xd7,umask=0x101unc_h_cache_lines_victimized.e_stateuncore cacheCache Lookups. Counts the number of times the LLC was accessed. Writeback transactions from L2 to the LLC  This includes all write transactions -- both Cacheable and UCevent=0x37,umask=0x201unc_h_cache_lines_victimized.f_stateuncore cacheCache Lookups. Counts the number of times the LLC was accessed. Filters for any transaction originating from the IPQ or IRQ.  This does not include lookups originating from the ISMQevent=0x37,umask=0x801unc_h_cache_lines_victimized.localuncore cacheLines Victimized that Match NIDevent=0x37,umask=0x2001unc_h_cache_lines_victimized.m_stateuncore cacheCache Lookups. Counts the number of times the LLC was accessed. Read transactionsevent=0x37,umask=0x101unc_h_cache_lines_victimized.remoteuncore cacheLines Victimized that Does Not Match NIDevent=0x37,umask=0x8001unc_h_cache_lines_victimized.s_stateuncore cacheCache Lookups. Counts the number of times the LLC was accessed. Filters for only snoop requests coming from the remote socket(s) through the IPQevent=0x37,umask=0x401unc_h_clockuncore cacheUncore Clocksevent=0xc001unc_h_egress_horz_ads_used.aduncore cacheCMS Horizontal ADS Usedevent=0x9d,umask=0x101unc_h_egress_horz_ads_used.akuncore cacheCMS Horizontal ADS Usedevent=0x9d,umask=0x201unc_h_egress_horz_ads_used.bluncore cacheCMS Horizontal ADS Usedevent=0x9d,umask=0x401unc_h_egress_horz_bypass.aduncore cacheCMS Horizontal Egress Bypass. AD ringevent=0x9f,umask=0x101unc_h_egress_horz_bypass.akuncore cacheCMS Horizontal Egress Bypass. AK ringevent=0x9f,umask=0x201unc_h_egress_horz_bypass.bluncore cacheCMS Horizontal Egress Bypass. BL ringevent=0x9f,umask=0x401unc_h_egress_horz_bypass.ivuncore cacheCMS Horizontal Egress Bypass. IV ringevent=0x9f,umask=0x801unc_h_egress_horz_cycles_full.aduncore cacheCycles CMS Horizontal Egress Queue is Full ADevent=0x96,umask=0x101unc_h_egress_horz_cycles_full.akuncore cacheCycles CMS Horizontal Egress Queue is Full AKevent=0x96,umask=0x201unc_h_egress_horz_cycles_full.bluncore cacheCycles CMS Horizontal Egress Queue is Full BLevent=0x96,umask=0x401unc_h_egress_horz_cycles_full.ivuncore cacheCycles CMS Horizontal Egress Queue is Full IVevent=0x96,umask=0x801unc_h_egress_horz_cycles_ne.aduncore cacheCycles CMS Horizontal Egress Queue is Not Empty ADevent=0x97,umask=0x101unc_h_egress_horz_cycles_ne.akuncore cacheCycles CMS Horizontal Egress Queue is Not Empty AKevent=0x97,umask=0x201unc_h_egress_horz_cycles_ne.bluncore cacheCycles CMS Horizontal Egress Queue is Not Empty BLevent=0x97,umask=0x401unc_h_egress_horz_cycles_ne.ivuncore cacheCycles CMS Horizontal Egress Queue is Not Empty IVevent=0x97,umask=0x801unc_h_egress_horz_inserts.aduncore cacheCMS Horizontal Egress Inserts ADevent=0x95,umask=0x101unc_h_egress_horz_inserts.akuncore cacheCMS Horizontal Egress Inserts AKevent=0x95,umask=0x201unc_h_egress_horz_inserts.bluncore cacheCMS Horizontal Egress Inserts BLevent=0x95,umask=0x401unc_h_egress_horz_inserts.ivuncore cacheCMS Horizontal Egress Inserts IVevent=0x95,umask=0x801unc_h_egress_horz_nack.aduncore cacheCMS Horizontal Egress NACKsevent=0x99,umask=0x101unc_h_egress_horz_nack.akuncore cacheCMS Horizontal Egress NACKsevent=0x99,umask=0x201unc_h_egress_horz_nack.bluncore cacheCMS Horizontal Egress NACKsevent=0x99,umask=0x401unc_h_egress_horz_nack.ivuncore cacheCMS Horizontal Egress NACKsevent=0x99,umask=0x801unc_h_egress_horz_occupancy.aduncore cacheCMS Horizontal Egress Occupancy ADevent=0x94,umask=0x101unc_h_egress_horz_occupancy.akuncore cacheCMS Horizontal Egress Occupancy AKevent=0x94,umask=0x201unc_h_egress_horz_occupancy.bluncore cacheCMS Horizontal Egress Occupancy BLevent=0x94,umask=0x401unc_h_egress_horz_occupancy.ivuncore cacheCMS Horizontal Egress Occupancy IVevent=0x94,umask=0x801unc_h_egress_horz_starved.aduncore cacheCMS Horizontal Egress Injection Starvationevent=0x9b,umask=0x101unc_h_egress_horz_starved.akuncore cacheCMS Horizontal Egress Injection Starvationevent=0x9b,umask=0x201unc_h_egress_horz_starved.bluncore cacheCMS Horizontal Egress Injection Starvationevent=0x9b,umask=0x401unc_h_egress_horz_starved.ivuncore cacheCMS Horizontal Egress Injection Starvationevent=0x9b,umask=0x801unc_h_egress_ordering.iv_snp_go_dnuncore cacheCounts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsevent=0xae,umask=0x401unc_h_egress_ordering.iv_snp_go_upuncore cacheCounts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirementsevent=0xae,umask=0x101unc_h_egress_vert_ads_used.ad_ag0uncore cacheCMS Vertical ADS Usedevent=0x9c,umask=0x101unc_h_egress_vert_ads_used.ad_ag1uncore cacheCMS Vertical ADS Usedevent=0x9c,umask=0x1001unc_h_egress_vert_ads_used.ak_ag0uncore cacheCMS Vertical ADS Usedevent=0x9c,umask=0x201unc_h_egress_vert_ads_used.ak_ag1uncore cacheCMS Vertical ADS Usedevent=0x9c,umask=0x2001unc_h_egress_vert_ads_used.bl_ag0uncore cacheCMS Vertical ADS Usedevent=0x9c,umask=0x401unc_h_egress_vert_ads_used.bl_ag1uncore cacheCMS Vertical ADS Usedevent=0x9c,umask=0x4001unc_h_egress_vert_bypass.ad_ag0uncore cacheCMS Vertical Egress Bypass. AD ring agent 0event=0x9e,umask=0x101unc_h_egress_vert_bypass.ad_ag1uncore cacheCMS Vertical Egress Bypass. AD ring agent 1event=0x9e,umask=0x1001unc_h_egress_vert_bypass.ak_ag0uncore cacheCMS Vertical Egress Bypass. AK ring agent 0event=0x9e,umask=0x201unc_h_egress_vert_bypass.ak_ag1uncore cacheCMS Vertical Egress Bypass. AK ring agent 1event=0x9e,umask=0x2001unc_h_egress_vert_bypass.bl_ag0uncore cacheCMS Vertical Egress Bypass. BL ring agent 0event=0x9e,umask=0x401unc_h_egress_vert_bypass.bl_ag1uncore cacheCMS Vertical Egress Bypass. BL ring agent 1event=0x9e,umask=0x4001unc_h_egress_vert_bypass.ivuncore cacheCMS Vertical Egress Bypass. IV ring agent 0event=0x9e,umask=0x801unc_h_egress_vert_cycles_full.ad_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full AD - Agent 0event=0x92,umask=0x101unc_h_egress_vert_cycles_full.ad_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full AD - Agent 1event=0x92,umask=0x1001unc_h_egress_vert_cycles_full.ak_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full AK - Agent 0event=0x92,umask=0x201unc_h_egress_vert_cycles_full.ak_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full AK - Agent 1event=0x92,umask=0x2001unc_h_egress_vert_cycles_full.bl_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full BL - Agent 0event=0x92,umask=0x401unc_h_egress_vert_cycles_full.bl_ag1uncore cacheCycles CMS Vertical Egress Queue Is Full BL - Agent 1event=0x92,umask=0x4001unc_h_egress_vert_cycles_full.iv_ag0uncore cacheCycles CMS Vertical Egress Queue Is Full IV - Agent 0event=0x92,umask=0x801unc_h_egress_vert_cycles_ne.ad_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty AD - Agent 0event=0x93,umask=0x101unc_h_egress_vert_cycles_ne.ad_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty AD - Agent 1event=0x93,umask=0x1001unc_h_egress_vert_cycles_ne.ak_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty AK - Agent 0event=0x93,umask=0x201unc_h_egress_vert_cycles_ne.ak_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty AK - Agent 1event=0x93,umask=0x2001unc_h_egress_vert_cycles_ne.bl_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty BL - Agent 0event=0x93,umask=0x401unc_h_egress_vert_cycles_ne.bl_ag1uncore cacheCycles CMS Vertical Egress Queue Is Not Empty BL - Agent 1event=0x93,umask=0x4001unc_h_egress_vert_cycles_ne.iv_ag0uncore cacheCycles CMS Vertical Egress Queue Is Not Empty IV - Agent 0event=0x93,umask=0x801unc_h_egress_vert_inserts.ad_ag0uncore cacheCMS Vert Egress Allocations AD - Agent 0event=0x91,umask=0x101unc_h_egress_vert_inserts.ad_ag1uncore cacheCMS Vert Egress Allocations AD - Agent 1event=0x91,umask=0x1001unc_h_egress_vert_inserts.ak_ag0uncore cacheCMS Vert Egress Allocations AK - Agent 0event=0x91,umask=0x201unc_h_egress_vert_inserts.ak_ag1uncore cacheCMS Vert Egress Allocations AK - Agent 1event=0x91,umask=0x2001unc_h_egress_vert_inserts.bl_ag0uncore cacheCMS Vert Egress Allocations BL - Agent 0event=0x91,umask=0x401unc_h_egress_vert_inserts.bl_ag1uncore cacheCMS Vert Egress Allocations BL - Agent 1event=0x91,umask=0x4001unc_h_egress_vert_inserts.iv_ag0uncore cacheCMS Vert Egress Allocations IV - Agent 0event=0x91,umask=0x801unc_h_egress_vert_nack.ad_ag0uncore cacheCMS Vertical Egress NACKsevent=0x98,umask=0x101unc_h_egress_vert_nack.ad_ag1uncore cacheCMS Vertical Egress NACKsevent=0x98,umask=0x1001unc_h_egress_vert_nack.ak_ag0uncore cacheCMS Vertical Egress NACKs Onto AK Ringevent=0x98,umask=0x201unc_h_egress_vert_nack.ak_ag1uncore cacheCMS Vertical Egress NACKsevent=0x98,umask=0x2001unc_h_egress_vert_nack.bl_ag0uncore cacheCMS Vertical Egress NACKs Onto BL Ringevent=0x98,umask=0x401unc_h_egress_vert_nack.bl_ag1uncore cacheCMS Vertical Egress NACKsevent=0x98,umask=0x4001unc_h_egress_vert_nack.iv_ag0uncore cacheCMS Vertical Egress NACKsevent=0x98,umask=0x801unc_h_egress_vert_occupancy.ad_ag0uncore cacheCMS Vert Egress Occupancy AD - Agent 0event=0x90,umask=0x101unc_h_egress_vert_occupancy.ad_ag1uncore cacheCMS Vert Egress Occupancy AD - Agent 1event=0x90,umask=0x1001unc_h_egress_vert_occupancy.ak_ag0uncore cacheCMS Vert Egress Occupancy AK - Agent 0event=0x90,umask=0x201unc_h_egress_vert_occupancy.ak_ag1uncore cacheCMS Vert Egress Occupancy AK - Agent 1event=0x90,umask=0x2001unc_h_egress_vert_occupancy.bl_ag0uncore cacheCMS Vert Egress Occupancy BL - Agent 0event=0x90,umask=0x401unc_h_egress_vert_occupancy.bl_ag1uncore cacheCMS Vert Egress Occupancy BL - Agent 1event=0x90,umask=0x4001unc_h_egress_vert_occupancy.iv_ag0uncore cacheCMS Vert Egress Occupancy IV - Agent 0event=0x90,umask=0x801unc_h_egress_vert_starved.ad_ag0uncore cacheCMS Vertical Egress Injection Starvationevent=0x9a,umask=0x101unc_h_egress_vert_starved.ad_ag1uncore cacheCMS Vertical Egress Injection Starvationevent=0x9a,umask=0x1001unc_h_egress_vert_starved.ak_ag0uncore cacheCMS Vertical Egress Injection Starvation Onto AK Ringevent=0x9a,umask=0x201unc_h_egress_vert_starved.ak_ag1uncore cacheCMS Vertical Egress Injection Starvationevent=0x9a,umask=0x2001unc_h_egress_vert_starved.bl_ag0uncore cacheCMS Vertical Egress Injection Starvation Onto BL Ringevent=0x9a,umask=0x401unc_h_egress_vert_starved.bl_ag1uncore cacheCMS Vertical Egress Injection Starvationevent=0x9a,umask=0x4001unc_h_egress_vert_starved.iv_ag0uncore cacheCMS Vertical Egress Injection Starvationevent=0x9a,umask=0x801unc_h_fast_asserted.horzuncore cacheCounts cycles source throttling is asserted - horizontalevent=0xa5,umask=0x101unc_h_fast_asserted.vertuncore cacheCounts cycles source throttling is asserted - verticalevent=0xa501unc_h_horz_ring_ad_in_use.left_evenuncore cacheCounts the number of cycles that the Horizontal AD ring is being used at this ring stop - Left and Evenevent=0xa7,umask=0x101unc_h_horz_ring_ad_in_use.left_odduncore cacheCounts the number of cycles that the Horizontal AD ring is being used at this ring stop - Left and Oddevent=0xa7,umask=0x201unc_h_horz_ring_ad_in_use.right_evenuncore cacheCounts the number of cycles that the Horizontal AD ring is being used at this ring stop - Right and Evenevent=0xa7,umask=0x401unc_h_horz_ring_ad_in_use.right_odduncore cacheCounts the number of cycles that the Horizontal AD ring is being used at this ring stop - Right and Oddevent=0xa7,umask=0x801unc_h_horz_ring_ak_in_use.left_evenuncore cacheCounts the number of cycles that the Horizontal AK ring is being used at this ring stop - Left and Evenevent=0xa9,umask=0x101unc_h_horz_ring_ak_in_use.left_odduncore cacheCounts the number of cycles that the Horizontal AK ring is being used at this ring stop - Left and Oddevent=0xa9,umask=0x201unc_h_horz_ring_ak_in_use.right_evenuncore cacheCounts the number of cycles that the Horizontal AK ring is being used at this ring stop - Right and Evenevent=0xa9,umask=0x401unc_h_horz_ring_ak_in_use.right_odduncore cacheCounts the number of cycles that the Horizontal AK ring is being used at this ring stop - Right and Oddevent=0xa9,umask=0x801unc_h_horz_ring_bl_in_use.left_evenuncore cacheCounts the number of cycles that the Horizontal BL ring is being used at this ring stop - Left and Evenevent=0xab,umask=0x101unc_h_horz_ring_bl_in_use.left_odduncore cacheCounts the number of cycles that the Horizontal BL ring is being used at this ring stop - Left and Oddevent=0xab,umask=0x201unc_h_horz_ring_bl_in_use.right_evenuncore cacheCounts the number of cycles that the Horizontal BL ring is being used at this ring stop - Right and Evenevent=0xab,umask=0x401unc_h_horz_ring_bl_in_use.right_odduncore cacheCounts the number of cycles that the Horizontal BL ring is being used at this ring stop - Right and Oddevent=0xab,umask=0x801unc_h_horz_ring_iv_in_use.leftuncore cacheCounts the number of cycles that the Horizontal IV ring is being used at this ring stop - Leftevent=0xad,umask=0x101unc_h_horz_ring_iv_in_use.rightuncore cacheCounts the number of cycles that the Horizontal IV ring is being used at this ring stop - Rightevent=0xad,umask=0x401unc_h_ingress_inserts.ipquncore cacheIngress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IPQevent=0x13,umask=0x401unc_h_ingress_inserts.irquncore cacheIngress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IRQevent=0x13,umask=0x101unc_h_ingress_inserts.irq_rejuncore cacheIngress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IRQ Rejectedevent=0x13,umask=0x201unc_h_ingress_inserts.prquncore cacheIngress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - PRQevent=0x13,umask=0x1001unc_h_ingress_inserts.prq_rejuncore cacheIngress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - PRQ Rejectedevent=0x13,umask=0x2001unc_h_ingress_int_starved.ipquncore cacheCycles with the IPQ in Internal Starvationevent=0x14,umask=0x401unc_h_ingress_int_starved.irquncore cacheCycles with the IRQ in Internal Starvationevent=0x14,umask=0x101unc_h_ingress_int_starved.ismquncore cacheCycles with the ISMQ in Internal Starvationevent=0x14,umask=0x801unc_h_ingress_int_starved.prquncore cacheIngress internal starvation cycles. Counts cycles in internal starvation. This occurs when one or more of the entries in the ingress queue are being starved out by other entries in the queueevent=0x14,umask=0x1001unc_h_ingress_occupancy.ipquncore cacheIngress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IPQevent=0x11,umask=0x401unc_h_ingress_occupancy.irquncore cacheIngress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IRQevent=0x11,umask=0x101unc_h_ingress_occupancy.irq_rejuncore cacheIngress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IRQ Rejectedevent=0x11,umask=0x201unc_h_ingress_occupancy.prquncore cacheIngress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - PRQevent=0x11,umask=0x1001unc_h_ingress_occupancy.prq_rejuncore cacheIngress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - PRQ Rejectedevent=0x11,umask=0x2001unc_h_ingress_retry_ipq0_reject.ad_req_vn0uncore cacheIngress Probe Queue Rejectsevent=0x22,umask=0x101unc_h_ingress_retry_ipq0_reject.ad_rsp_vn0uncore cacheIngress Probe Queue Rejectsevent=0x22,umask=0x201unc_h_ingress_retry_ipq0_reject.ak_non_upiuncore cacheIngress Probe Queue Rejectsevent=0x22,umask=0x4001unc_h_ingress_retry_ipq0_reject.bl_ncb_vn0uncore cacheIngress Probe Queue Rejectsevent=0x22,umask=0x1001unc_h_ingress_retry_ipq0_reject.bl_ncs_vn0uncore cacheIngress Probe Queue Rejectsevent=0x22,umask=0x2001unc_h_ingress_retry_ipq0_reject.bl_rsp_vn0uncore cacheIngress Probe Queue Rejectsevent=0x22,umask=0x401unc_h_ingress_retry_ipq0_reject.bl_wb_vn0uncore cacheIngress Probe Queue Rejectsevent=0x22,umask=0x801unc_h_ingress_retry_ipq0_reject.iv_non_upiuncore cacheIngress Probe Queue Rejectsevent=0x22,umask=0x8001unc_h_ingress_retry_ipq1_reject.allow_snpuncore cacheIngress Probe Queue Rejectsevent=0x23,umask=0x4001unc_h_ingress_retry_ipq1_reject.any_reject_ipq0uncore cacheIngress Probe Queue Rejectsevent=0x23,umask=0x101unc_h_ingress_retry_ipq1_reject.pa_matchuncore cacheIngress Probe Queue Rejectsevent=0x23,umask=0x8001unc_h_ingress_retry_ipq1_reject.sf_victimuncore cacheIngress Probe Queue Rejectsevent=0x23,umask=0x801unc_h_ingress_retry_ipq1_reject.sf_wayuncore cacheIngress Probe Queue Rejectsevent=0x23,umask=0x2001unc_h_ingress_retry_irq0_reject.ad_req_vn0uncore cacheIngress Request Queue Rejectsevent=0x18,umask=0x101unc_h_ingress_retry_irq0_reject.ad_rsp_vn0uncore cacheIngress Request Queue Rejectsevent=0x18,umask=0x201unc_h_ingress_retry_irq0_reject.ak_non_upiuncore cacheIngress Request Queue Rejectsevent=0x18,umask=0x4001unc_h_ingress_retry_irq0_reject.bl_ncb_vn0uncore cacheIngress Request Queue Rejectsevent=0x18,umask=0x1001unc_h_ingress_retry_irq0_reject.bl_ncs_vn0uncore cacheIngress Request Queue Rejectsevent=0x18,umask=0x2001unc_h_ingress_retry_irq0_reject.bl_rsp_vn0uncore cacheIngress Request Queue Rejectsevent=0x18,umask=0x401unc_h_ingress_retry_irq0_reject.bl_wb_vn0uncore cacheIngress Request Queue Rejectsevent=0x18,umask=0x801unc_h_ingress_retry_irq0_reject.iv_non_upiuncore cacheIngress Request Queue Rejectsevent=0x18,umask=0x8001unc_h_ingress_retry_irq1_reject.allow_snpuncore cacheIngress Request Queue Rejectsevent=0x19,umask=0x4001unc_h_ingress_retry_irq1_reject.any_reject_irq0uncore cacheIngress Request Queue Rejectsevent=0x19,umask=0x101unc_h_ingress_retry_irq1_reject.pa_matchuncore cacheIngress Request Queue Rejectsevent=0x19,umask=0x8001unc_h_ingress_retry_irq1_reject.sf_victimuncore cacheIngress Request Queue Rejectsevent=0x19,umask=0x801unc_h_ingress_retry_irq1_reject.sf_wayuncore cacheIngress Request Queue Rejectsevent=0x19,umask=0x2001unc_h_ingress_retry_ismq0_reject.ad_req_vn0uncore cacheISMQ Rejectsevent=0x24,umask=0x101unc_h_ingress_retry_ismq0_reject.ad_rsp_vn0uncore cacheISMQ Rejectsevent=0x24,umask=0x201unc_h_ingress_retry_ismq0_reject.ak_non_upiuncore cacheISMQ Rejectsevent=0x24,umask=0x4001unc_h_ingress_retry_ismq0_reject.bl_ncb_vn0uncore cacheISMQ Rejectsevent=0x24,umask=0x1001unc_h_ingress_retry_ismq0_reject.bl_ncs_vn0uncore cacheISMQ Rejectsevent=0x24,umask=0x2001unc_h_ingress_retry_ismq0_reject.bl_rsp_vn0uncore cacheISMQ Rejectsevent=0x24,umask=0x401unc_h_ingress_retry_ismq0_reject.bl_wb_vn0uncore cacheISMQ Rejectsevent=0x24,umask=0x801unc_h_ingress_retry_ismq0_reject.iv_non_upiuncore cacheISMQ Rejectsevent=0x24,umask=0x8001unc_h_ingress_retry_ismq0_retry.ad_req_vn0uncore cacheISMQ Retriesevent=0x2c,umask=0x101unc_h_ingress_retry_ismq0_retry.ad_rsp_vn0uncore cacheISMQ Retriesevent=0x2c,umask=0x201unc_h_ingress_retry_ismq0_retry.ak_non_upiuncore cacheISMQ Retriesevent=0x2c,umask=0x4001unc_h_ingress_retry_ismq0_retry.bl_ncb_vn0uncore cacheISMQ Retriesevent=0x2c,umask=0x1001unc_h_ingress_retry_ismq0_retry.bl_ncs_vn0uncore cacheISMQ Retriesevent=0x2c,umask=0x2001unc_h_ingress_retry_ismq0_retry.bl_rsp_vn0uncore cacheISMQ Retriesevent=0x2c,umask=0x401unc_h_ingress_retry_ismq0_retry.bl_wb_vn0uncore cacheISMQ Retriesevent=0x2c,umask=0x801unc_h_ingress_retry_ismq0_retry.iv_non_upiuncore cacheISMQ Retriesevent=0x2c,umask=0x8001unc_h_ingress_retry_other0_retry.ad_req_vn0uncore cacheOther Queue Retriesevent=0x2e,umask=0x101unc_h_ingress_retry_other0_retry.ad_rsp_vn0uncore cacheOther Queue Retriesevent=0x2e,umask=0x201unc_h_ingress_retry_other0_retry.ak_non_upiuncore cacheOther Queue Retriesevent=0x2e,umask=0x4001unc_h_ingress_retry_other0_retry.bl_ncb_vn0uncore cacheOther Queue Retriesevent=0x2e,umask=0x1001unc_h_ingress_retry_other0_retry.bl_ncs_vn0uncore cacheOther Queue Retriesevent=0x2e,umask=0x2001unc_h_ingress_retry_other0_retry.bl_rsp_vn0uncore cacheOther Queue Retriesevent=0x2e,umask=0x401unc_h_ingress_retry_other0_retry.bl_wb_vn0uncore cacheOther Queue Retriesevent=0x2e,umask=0x801unc_h_ingress_retry_other0_retry.iv_non_upiuncore cacheOther Queue Retriesevent=0x2e,umask=0x8001unc_h_ingress_retry_other1_retry.allow_snpuncore cacheOther Queue Retriesevent=0x2f,umask=0x4001unc_h_ingress_retry_other1_retry.any_reject_irq0uncore cacheOther Queue Retriesevent=0x2f,umask=0x101unc_h_ingress_retry_other1_retry.pa_matchuncore cacheOther Queue Retriesevent=0x2f,umask=0x8001unc_h_ingress_retry_other1_retry.sf_victimuncore cacheOther Queue Retriesevent=0x2f,umask=0x801unc_h_ingress_retry_other1_retry.sf_wayuncore cacheOther Queue Retriesevent=0x2f,umask=0x2001unc_h_ingress_retry_prq0_reject.ad_req_vn0uncore cacheIngress Request Queue Rejectsevent=0x20,umask=0x101unc_h_ingress_retry_prq0_reject.ad_rsp_vn0uncore cacheIngress Request Queue Rejectsevent=0x20,umask=0x201unc_h_ingress_retry_prq0_reject.ak_non_upiuncore cacheIngress Request Queue Rejectsevent=0x20,umask=0x4001unc_h_ingress_retry_prq0_reject.bl_ncb_vn0uncore cacheIngress Request Queue Rejectsevent=0x20,umask=0x1001unc_h_ingress_retry_prq0_reject.bl_ncs_vn0uncore cacheIngress Request Queue Rejectsevent=0x20,umask=0x2001unc_h_ingress_retry_prq0_reject.bl_rsp_vn0uncore cacheIngress Request Queue Rejectsevent=0x20,umask=0x401unc_h_ingress_retry_prq0_reject.bl_wb_vn0uncore cacheIngress Request Queue Rejectsevent=0x20,umask=0x801unc_h_ingress_retry_prq0_reject.iv_non_upiuncore cacheIngress Request Queue Rejectsevent=0x20,umask=0x8001unc_h_ingress_retry_prq1_reject.allow_snpuncore cacheIngress Request Queue Rejectsevent=0x21,umask=0x4001unc_h_ingress_retry_prq1_reject.any_reject_irq0uncore cacheIngress Request Queue Rejectsevent=0x21,umask=0x101unc_h_ingress_retry_prq1_reject.pa_matchuncore cacheIngress Request Queue Rejectsevent=0x21,umask=0x8001unc_h_ingress_retry_prq1_reject.sf_victimuncore cacheIngress Request Queue Rejectsevent=0x21,umask=0x801unc_h_ingress_retry_prq1_reject.sf_wayuncore cacheIngress Request Queue Rejectsevent=0x21,umask=0x2001unc_h_ingress_retry_req_q0_retry.ad_req_vn0uncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2a,umask=0x101unc_h_ingress_retry_req_q0_retry.ad_rsp_vn0uncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2a,umask=0x201unc_h_ingress_retry_req_q0_retry.ak_non_upiuncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2a,umask=0x4001unc_h_ingress_retry_req_q0_retry.bl_ncb_vn0uncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2a,umask=0x1001unc_h_ingress_retry_req_q0_retry.bl_ncs_vn0uncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2a,umask=0x2001unc_h_ingress_retry_req_q0_retry.bl_rsp_vn0uncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2a,umask=0x401unc_h_ingress_retry_req_q0_retry.bl_wb_vn0uncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2a,umask=0x801unc_h_ingress_retry_req_q0_retry.iv_non_upiuncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2a,umask=0x8001unc_h_ingress_retry_req_q1_retry.allow_snpuncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2b,umask=0x4001unc_h_ingress_retry_req_q1_retry.any_reject_irq0uncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2b,umask=0x101unc_h_ingress_retry_req_q1_retry.pa_matchuncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2b,umask=0x8001unc_h_ingress_retry_req_q1_retry.sf_victimuncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2b,umask=0x801unc_h_ingress_retry_req_q1_retry.sf_wayuncore cacheREQUESTQ includes:  IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ)event=0x2b,umask=0x2001unc_h_misc.cv0_pref_missuncore cacheMiscellaneous events in the Cbo. CV0 Prefetch Missevent=0x39,umask=0x2001unc_h_misc.cv0_pref_vicuncore cacheMiscellaneous events in the Cbo. CV0 Prefetch Victimevent=0x39,umask=0x1001unc_h_misc.rfo_hit_suncore cacheMiscellaneous events in the Cbo. RFO HitSevent=0x39,umask=0x801unc_h_misc.rspi_was_fseuncore cacheMiscellaneous events in the Cbo. Silent Snoop Evictionevent=0x39,umask=0x101unc_h_misc.wc_aliasinguncore cacheMiscellaneous events in the Cbo. Write Combining Aliasingevent=0x39,umask=0x201unc_h_ring_bounces_horz.aduncore cacheNumber of incoming messages from the Horizontal ring that were bounced, by ring typeevent=0xa1,umask=0x101unc_h_ring_bounces_horz.akuncore cacheNumber of incoming messages from the Horizontal ring that were bounced, by ring type - Acknowledgements to coreevent=0xa1,umask=0x201unc_h_ring_bounces_horz.bluncore cacheNumber of incoming messages from the Horizontal ring that were bounced, by ring type - Data Responses to coreevent=0xa1,umask=0x401unc_h_ring_bounces_horz.ivuncore cacheNumber of incoming messages from the Horizontal ring that were bounced, by ring type - Snoops of processor's cacheevent=0xa1,umask=0x801unc_h_ring_bounces_vert.aduncore cacheNumber of incoming messages from the Vertical ring that were bounced, by ring typeevent=0xa0,umask=0x101unc_h_ring_bounces_vert.akuncore cacheNumber of incoming messages from the Vertical ring that were bounced, by ring type - Acknowledgements to coreevent=0xa0,umask=0x201unc_h_ring_bounces_vert.bluncore cacheNumber of incoming messages from the Vertical ring that were bounced, by ring type - Data Responses to coreevent=0xa0,umask=0x401unc_h_ring_bounces_vert.ivuncore cacheNumber of incoming messages from the Vertical ring that were bounced, by ring type - Snoops of processor's cacheevent=0xa0,umask=0x801unc_h_ring_sink_starved_horz.aduncore cacheHorizontal ring sink starvation count - AD ringevent=0xa3,umask=0x101unc_h_ring_sink_starved_horz.akuncore cacheHorizontal ring sink starvation count - AK ringevent=0xa3,umask=0x201unc_h_ring_sink_starved_horz.bluncore cacheHorizontal ring sink starvation count - BL ringevent=0xa3,umask=0x401unc_h_ring_sink_starved_horz.ivuncore cacheHorizontal ring sink starvation count - IV ringevent=0xa3,umask=0x801unc_h_ring_sink_starved_vert.aduncore cacheVertical ring sink starvation count - AD ringevent=0xa2,umask=0x101unc_h_ring_sink_starved_vert.akuncore cacheVertical ring sink starvation count - AK ringevent=0xa2,umask=0x201unc_h_ring_sink_starved_vert.bluncore cacheVertical ring sink starvation count - BL ringevent=0xa2,umask=0x401unc_h_ring_sink_starved_vert.ivuncore cacheVertical ring sink starvation count - IV ringevent=0xa2,umask=0x801unc_h_ring_src_thrtluncore cacheCounts cycles in throttle modeevent=0xa401unc_h_sf_lookup.anyuncore cacheCache Lookups. Counts the number of times the LLC was accessed. Filters for any transaction originating from the IPQ or IRQ.  This does not include lookups originating from the ISMQevent=0x34,umask=0x1101unc_h_sf_lookup.data_readuncore cacheCache Lookups. Counts the number of times the LLC was accessed. Read transactionsevent=0x34,umask=0x301unc_h_sf_lookup.remote_snoopuncore cacheCache Lookups. Counts the number of times the LLC was accessed. Filters for only snoop requests coming from the remote socket(s) through the IPQevent=0x34,umask=0x901unc_h_sf_lookup.writeuncore cacheCache Lookups. Counts the number of times the LLC was accessed. Writeback transactions from L2 to the LLC  This includes all write transactions -- both Cacheable and UCevent=0x34,umask=0x501unc_h_tg_ingress_busy_starved.ad_bncuncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityevent=0xb4,umask=0x101unc_h_tg_ingress_busy_starved.ad_crduncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityevent=0xb4,umask=0x1001unc_h_tg_ingress_busy_starved.bl_bncuncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityevent=0xb4,umask=0x401unc_h_tg_ingress_busy_starved.bl_crduncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, because a message from the other queue has higher priorityevent=0xb4,umask=0x4001unc_h_tg_ingress_bypass.ad_bncuncore cacheTransgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x101unc_h_tg_ingress_bypass.ad_crduncore cacheTransgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x1001unc_h_tg_ingress_bypass.ak_bncuncore cacheTransgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x201unc_h_tg_ingress_bypass.bl_bncuncore cacheTransgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x401unc_h_tg_ingress_bypass.bl_crduncore cacheTransgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x4001unc_h_tg_ingress_bypass.iv_bncuncore cacheTransgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x801unc_h_tg_ingress_crd_starved.ad_bncuncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditevent=0xb3,umask=0x101unc_h_tg_ingress_crd_starved.ad_crduncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditevent=0xb3,umask=0x1001unc_h_tg_ingress_crd_starved.ak_bncuncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditevent=0xb3,umask=0x201unc_h_tg_ingress_crd_starved.bl_bncuncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditevent=0xb3,umask=0x401unc_h_tg_ingress_crd_starved.bl_crduncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditevent=0xb3,umask=0x4001unc_h_tg_ingress_crd_starved.ifvuncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditevent=0xb3,umask=0x8001unc_h_tg_ingress_crd_starved.iv_bncuncore cacheTransgress Injection Starvation. Counts cycles under injection starvation mode.  This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time.  In this case, the Ingress is unable to forward to the Egress due to a lack of creditevent=0xb3,umask=0x801unc_h_tg_ingress_inserts.ad_bncuncore cacheTransgress Ingress Allocations. Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshevent=0xb1,umask=0x101unc_h_tg_ingress_inserts.ad_crduncore cacheTransgress Ingress Allocations. Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshevent=0xb1,umask=0x1001unc_h_tg_ingress_inserts.ak_bncuncore cacheTransgress Ingress Allocations. Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshevent=0xb1,umask=0x201unc_h_tg_ingress_inserts.bl_bncuncore cacheTransgress Ingress Allocations. Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshevent=0xb1,umask=0x401unc_h_tg_ingress_inserts.bl_crduncore cacheTransgress Ingress Allocations. Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshevent=0xb1,umask=0x4001unc_h_tg_ingress_inserts.iv_bncuncore cacheTransgress Ingress Allocations. Number of allocations into the CMS Ingress  The Ingress is used to queue up requests received from the meshevent=0xb1,umask=0x801unc_h_tg_ingress_occupancy.ad_bncuncore cacheTransgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshevent=0xb0,umask=0x101unc_h_tg_ingress_occupancy.ad_crduncore cacheTransgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshevent=0xb0,umask=0x1001unc_h_tg_ingress_occupancy.ak_bncuncore cacheTransgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshevent=0xb0,umask=0x201unc_h_tg_ingress_occupancy.bl_bncuncore cacheTransgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshevent=0xb0,umask=0x401unc_h_tg_ingress_occupancy.bl_crduncore cacheTransgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshevent=0xb0,umask=0x4001unc_h_tg_ingress_occupancy.iv_bncuncore cacheTransgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS  The Ingress is used to queue up requests received from the meshevent=0xb0,umask=0x801unc_h_tor_inserts.evictuncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -SF/LLC Evictionsevent=0x35,umask=0x3201unc_h_tor_inserts.hituncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -Hit (Not a Miss)event=0x35,umask=0x1f01unc_h_tor_inserts.ipquncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -IPQevent=0x35,umask=0x3801unc_h_tor_inserts.irquncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -IRQevent=0x35,umask=0x3101unc_h_tor_inserts.missuncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -Missevent=0x35,umask=0x2f01unc_h_tor_inserts.prquncore cacheCounts the number of entries successfully inserted into the TOR that match  qualifications specified by the subevent -PRQevent=0x35,umask=0x3401unc_h_tor_occupancy.evictuncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -SF/LLC Evictionsevent=0x36,umask=0x3201unc_h_tor_occupancy.hituncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -Hit (Not a Miss)event=0x36,umask=0x1f01unc_h_tor_occupancy.ipquncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQevent=0x36,umask=0x3801unc_h_tor_occupancy.ipq_hituncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQ hitevent=0x36,umask=0x1801unc_h_tor_occupancy.ipq_missuncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQ missevent=0x36,umask=0x2801unc_h_tor_occupancy.irquncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQevent=0x36,umask=0x3101unc_h_tor_occupancy.irq_hituncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQ hitevent=0x36,umask=0x1101unc_h_tor_occupancy.irq_missuncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQ missevent=0x36,umask=0x2101unc_h_tor_occupancy.missuncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -Missevent=0x36,umask=0x2f01unc_h_tor_occupancy.prquncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQevent=0x36,umask=0x3401unc_h_tor_occupancy.prq_hituncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQ hitevent=0x36,umask=0x1401unc_h_tor_occupancy.prq_missuncore cacheFor each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQ missevent=0x36,umask=0x2401unc_h_u_clockticksuncore cacheUncore Clocksevent=001unc_h_vert_ring_ad_in_use.dn_evenuncore cacheCounts the number of cycles that the Vertical AD ring is being used at this ring stop - Down and Evenevent=0xa6,umask=0x401unc_h_vert_ring_ad_in_use.dn_odduncore cacheCounts the number of cycles that the Vertical AD ring is being used at this ring stop - Down and Oddevent=0xa6,umask=0x801unc_h_vert_ring_ad_in_use.up_evenuncore cacheCounts the number of cycles that the Vertical AD ring is being used at this ring stop - Up and Evenevent=0xa6,umask=0x101unc_h_vert_ring_ad_in_use.up_odduncore cacheCounts the number of cycles that the Vertical AD ring is being used at this ring stop - Up and Oddevent=0xa6,umask=0x201unc_h_vert_ring_ak_in_use.dn_evenuncore cacheCounts the number of cycles that the Vertical AK ring is being used at this ring stop - Down and Evenevent=0xa8,umask=0x401unc_h_vert_ring_ak_in_use.dn_odduncore cacheCounts the number of cycles that the Vertical AK ring is being used at this ring stop - Down and Oddevent=0xa8,umask=0x801unc_h_vert_ring_ak_in_use.up_evenuncore cacheCounts the number of cycles that the Vertical AK ring is being used at this ring stop - Up and Evenevent=0xa8,umask=0x101unc_h_vert_ring_ak_in_use.up_odduncore cacheCounts the number of cycles that the Vertical AK ring is being used at this ring stop - Up and Oddevent=0xa8,umask=0x201unc_h_vert_ring_bl_in_use.dn_evenuncore cacheCounts the number of cycles that the Vertical BL ring is being used at this ring stop - Down and Evenevent=0xaa,umask=0x401unc_h_vert_ring_bl_in_use.dn_odduncore cacheCounts the number of cycles that the Vertical BL ring is being used at this ring stop - Down and Oddevent=0xaa,umask=0x801unc_h_vert_ring_bl_in_use.up_evenuncore cacheCounts the number of cycles that the Vertical BL ring is being used at this ring stop - Up and Evenevent=0xaa,umask=0x101unc_h_vert_ring_bl_in_use.up_odduncore cacheCounts the number of cycles that the Vertical BL ring is being used at this ring stop - Up and Oddevent=0xaa,umask=0x201unc_h_vert_ring_iv_in_use.dnuncore cacheCounts the number of cycles that the Vertical IV ring is being used at this ring stop - Downevent=0xac,umask=0x401unc_h_vert_ring_iv_in_use.upuncore cacheCounts the number of cycles that the Vertical IV ring is being used at this ring stop - Upevent=0xac,umask=0x101unc_m2p_egress_cycles_full.ad_0uncore ioEgress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full.  AD_0event=0x25,umask=0x101unc_m2p_egress_cycles_full.ad_1uncore ioEgress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full.  AD_1event=0x25,umask=0x801unc_m2p_egress_cycles_full.ak_0uncore ioEgress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full.  AK_0event=0x25,umask=0x201unc_m2p_egress_cycles_full.ak_1uncore ioEgress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full.  AK_1event=0x25,umask=0x1001unc_m2p_egress_cycles_full.bl_0uncore ioEgress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full.  BL_0event=0x25,umask=0x401unc_m2p_egress_cycles_full.bl_1uncore ioEgress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full.  BL_1event=0x25,umask=0x2001unc_m2p_egress_cycles_ne.ad_0uncore ioEgress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty.  AD_0event=0x23,umask=0x101unc_m2p_egress_cycles_ne.ad_1uncore ioEgress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty.  AD_1event=0x23,umask=0x801unc_m2p_egress_cycles_ne.ak_0uncore ioEgress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty.  AK_0event=0x23,umask=0x201unc_m2p_egress_cycles_ne.ak_1uncore ioEgress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty.  AK_1event=0x23,umask=0x1001unc_m2p_egress_cycles_ne.bl_0uncore ioEgress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty.  BL_0event=0x23,umask=0x401unc_m2p_egress_cycles_ne.bl_1uncore ioEgress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty.  BL_1event=0x23,umask=0x2001unc_m2p_egress_inserts.ad_0uncore ioEgress (to CMS) Ingress. Counts the number of number of messages inserted into the  the M2PCIe Egress queue. AD_0event=0x24,umask=0x101unc_m2p_egress_inserts.ad_1uncore ioEgress (to CMS) Ingress. Counts the number of number of messages inserted into the  the M2PCIe Egress queue. AD_1event=0x24,umask=0x1001unc_m2p_egress_inserts.ak_0uncore ioEgress (to CMS) Ingress. Counts the number of number of messages inserted into the  the M2PCIe Egress queue. AK_0event=0x24,umask=0x201unc_m2p_egress_inserts.ak_1uncore ioEgress (to CMS) Ingress. Counts the number of number of messages inserted into the  the M2PCIe Egress queue. AK_1event=0x24,umask=0x2001unc_m2p_egress_inserts.ak_crd_0uncore ioEgress (to CMS) Ingress. Counts the number of number of messages inserted into the  the M2PCIe Egress queue. AK_CRD_0event=0x24,umask=0x801unc_m2p_egress_inserts.ak_crd_1uncore ioEgress (to CMS) Ingress. Counts the number of number of messages inserted into the  the M2PCIe Egress queue. AK_CRD_1event=0x24,umask=0x8001unc_m2p_egress_inserts.bl_0uncore ioEgress (to CMS) Ingress. Counts the number of number of messages inserted into the  the M2PCIe Egress queue. BL_0event=0x24,umask=0x401unc_m2p_egress_inserts.bl_1uncore ioEgress (to CMS) Ingress. Counts the number of number of messages inserted into the  the M2PCIe Egress queue. BL_1event=0x24,umask=0x4001unc_m2p_ingress_cycles_ne.alluncore ioIngress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.ALLevent=0x10,umask=0x8001unc_m2p_ingress_cycles_ne.cbo_idiuncore ioIngress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_IDIevent=0x10,umask=0x101unc_m2p_ingress_cycles_ne.cbo_ncbuncore ioIngress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_NCBevent=0x10,umask=0x201unc_m2p_ingress_cycles_ne.cbo_ncsuncore ioIngress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_NCSevent=0x10,umask=0x401uncore_edc_uclkunc_e_edc_access.hit_cleanuncore memoryCounts the number of read requests and streaming stores that hit in MCDRAM cache and the data in MCDRAM is clean with respect to DDR. This event is only valid in cache and hybrid memory modeevent=0x2,umask=0x101unc_e_edc_access.hit_dirtyuncore memoryCounts the number of read requests and streaming stores that hit in MCDRAM cache and the data in MCDRAM is dirty with respect to DDR. This event is only valid in cache and hybrid memory modeevent=0x2,umask=0x201unc_e_edc_access.miss_cleanuncore memoryCounts the number of read requests and streaming stores that miss in MCDRAM cache and the data evicted from the MCDRAM is clean with respect to DDR. This event is only valid in cache and hybrid memory modeevent=0x2,umask=0x401unc_e_edc_access.miss_dirtyuncore memoryCounts the number of read requests and streaming stores that miss in MCDRAM cache and the data evicted from the MCDRAM is dirty with respect to DDR. This event is only valid in cache and hybrid memory modeevent=0x2,umask=0x801unc_e_edc_access.miss_invaliduncore memoryNumber of EDC Hits or Misses. Miss Ievent=0x2,umask=0x1001uncore_edc_eclkunc_e_e_clockticksuncore memoryECLK countevent=001unc_e_rpq_insertsuncore memoryCounts the number of read requests received by the MCDRAM controller. This event is valid in all three memory modes: flat, cache and hybrid. In cache and hybrid memory mode, this event counts all read requests as well as streaming stores that hit or miss in the MCDRAM cacheevent=0x1,umask=0x101unc_e_u_clockticksuncore memoryUCLK countevent=001unc_e_wpq_insertsuncore memoryCounts the number of write requests received by the MCDRAM controller. This event is valid in all three memory modes: flat, cache and hybrid. In cache and hybrid memory mode, this event counts all streaming stores, writebacks and, read requests that miss in MCDRAM cacheevent=0x2,umask=0x101uncore_imc_dclkunc_m_cas_count.alluncore memoryCAS Allevent=0x3,umask=0x301unc_m_cas_count.rduncore memoryCAS Readsevent=0x3,umask=0x101unc_m_cas_count.wruncore memoryCAS Writesevent=0x3,umask=0x201unc_m_d_clockticksuncore memoryDCLK countevent=001uncore_imc_uclkunc_m_u_clockticksuncore memoryUCLK countevent=001mem_uops_retired.dtlb_miss_loadsvirtual memoryCounts the number of load micro-ops retired that cause a DTLB miss (Precise Event)  Supports address when preciseevent=0x4,period=200003,umask=0x800page_walks.cyclesvirtual memoryCounts the total number of core cycles for all the page walks. The cycles for page walks started in speculative path will also be includedevent=0x5,period=200003,umask=0x300This event counts every cycle when a data (D) page walk or instruction (I) page walk is in progresspage_walks.d_side_cyclesvirtual memoryCounts the total number of core cycles for all the D-side page walks. The cycles for page walks started in speculative path will also be includedevent=0x5,period=200003,umask=0x100page_walks.d_side_walksvirtual memoryCounts the total D-side page walks that are completed or started. The page walks started in the speculative path will also be countedevent=0x5,edge=1,period=100003,umask=0x100page_walks.i_side_cyclesvirtual memoryCounts the total number of core cycles for all the I-side page walks. The cycles for page walks started in speculative path will also be includedevent=0x5,period=200003,umask=0x200This event counts every cycle when an I-side (walks due to an instruction fetch) page walk is in progresspage_walks.i_side_walksvirtual memoryCounts the total I-side page walks that are completedevent=0x5,edge=1,period=100003,umask=0x200page_walks.walksvirtual memoryCounts the total page walks that are completed (I-side and D-side)event=0x5,edge=1,period=100003,umask=0x300l2_request.allcacheCounts the number of L2 Cache Accesses Counts the total number of L2 Cache Accesses - sum of hits, misses, rejects  front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches only, per core eventevent=0x24,period=1000003,umask=0x700Counts the number of L2 Cache Accesses Counts the total number of L2 Cache Accesses - sum of hits, misses, rejects  front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches onlylongest_lat_cache.referencecacheCounts the number of cacheable memory requests that access the LLC. Counts on a per core basisevent=0x2e,period=1000003,umask=0x4f00Counts the number of cacheable memory requests that access the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the platform has an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basismem_uops_retired.all_loadscacheCounts the number of load uops retired  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x8100mem_uops_retired.all_storescacheCounts the number of store uops retired  Supports address when precise (Precise event)event=0xd0,period=200003,umask=0x8200idq_bubbles.corefrontendThis event counts a subset of the Topdown Slots event that were no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitationsevent=0x9c,period=1000003,umask=0x100This event counts a subset of the Topdown Slots event that were no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations.
Software can use this event as the numerator for the Frontend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis methodmem_trans_retired.load_latency_gt_1024memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 1024 cycles  Supports address when precise (Must be precise)event=0xcd,period=53,umask=0x1,ldlat=0x40000Counts randomly selected loads when the latency from first dispatch to completion is greater than 1024 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)mem_trans_retired.load_latency_gt_2048memoryCounts randomly selected loads when the latency from first dispatch to completion is greater than 2048 cycles  Supports address when precise (Must be precise)event=0xcd,period=23,umask=0x1,ldlat=0x80000Counts randomly selected loads when the latency from first dispatch to completion is greater than 2048 cycles.  Reported latency may be longer than just the memory latency  Supports address when precise (Must be precise)ocr.demand_data_rd.l3_missmemoryCounts cacheable demand data reads were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000100ocr.demand_rfo.l3_missmemoryCounts demand reads for ownership, including SWPREFETCHW which is an RFO were not supplied by the L3 cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC0000200ocr.demand_data_rd.any_responseotherCounts cacheable demand data reads Catch all value for any response types - this includes response types not define in the OCR.  If this is set all other response types will be ignoredevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100ocr.demand_data_rd.dramotherCounts cacheable demand data reads were supplied by DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x18400000100ocr.demand_rfo.any_responseotherCounts demand reads for ownership, including SWPREFETCHW which is an RFO Catch all value for any response types - this includes response types not define in the OCR.  If this is set all other response types will be ignoredevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200cpu_clk_unhalted.ref_tscpipelineFixed Counter: Counts the number of unhalted reference clock cyclesevent=0,period=1000003,umask=0x300cpu_clk_unhalted.ref_tscpipelineReference cycles when the core is not in halt stateevent=0,period=2000003,umask=0x300Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this casecpu_clk_unhalted.ref_tsc_ppipelineReference cycles when the core is not in halt stateevent=0x3c,period=2000003,umask=0x100Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'.  The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'.  After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this caseld_blocks.store_forwardpipelineCounts the number of occurrences a retired load gets blocked because its address partially overlaps with an older store (size mismatch) - unknown_sta/bad_forward (Precise event)event=0x3,period=1000003,umask=0x200topdown.backend_bound_slotspipelineThis event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditionsevent=0xa4,period=10000003,umask=0x200This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions.
Software can use this event as the numerator for the Backend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis methodtopdown.slotspipelineTMA slots available for an unhalted logical processor. Fixed counter - architectural eventevent=0,period=10000003,umask=0x400Number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method (TMA). Software can use this event as the denominator for the top-level metrics of the TMA method. This architectural event is counted on a designated fixed counter (Fixed Counter 3)topdown.slots_ppipelineTMA slots available for an unhalted logical processor. General counter - architectural eventevent=0xa4,period=10000003,umask=0x100Counts the number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis methodtopdown_bad_speculation.allpipelineFixed Counter: Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clearevent=0,period=1000003,umask=0x500Fixed Counter: Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear.  Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the IQ. Also, includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine cleartopdown_be_bound.allpipelineCounts the number of retirement slots not consumed due to backend stallsevent=0xa4,period=1000003,umask=0x200topdown_fe_bound.allpipelineFixed Counter: Counts the number of retirement slots not consumed due to front end stallsevent=0,period=1000003,umask=0x600topdown_retiring.allpipelineFixed Counter: Counts the number of consumed retirement slots.  Similar to UOPS_RETIRED.ALL (Precise event)event=0,period=1000003,umask=0x700itlb_misses.walk_completedvirtual memoryCounts the number of page walks completed due to instruction fetch misses to any page sizeevent=0x85,period=2000003,umask=0xe00Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size.  Includes page walks that page faultl2_lines_out.non_silentcacheModified cache lines that are evicted by L2 cache when triggered by an L2 cache fillevent=0x26,period=200003,umask=0x200Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3l2_request.hitcacheAll requests that hit L2 cache. [This event is alias to L2_RQSTS.HIT]event=0x24,period=200003,umask=0xdf00Counts all requests that hit L2 cache. [This event is alias to L2_RQSTS.HIT]l2_request.misscacheRead requests with true-miss in L2 cache [This event is alias to L2_RQSTS.MISS]event=0x24,period=200003,umask=0x3f00Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.MISS]l2_rqsts.hitcacheAll requests that hit L2 cache. [This event is alias to L2_REQUEST.HIT]event=0x24,period=200003,umask=0xdf00Counts all requests that hit L2 cache. [This event is alias to L2_REQUEST.HIT]l2_rqsts.misscacheRead requests with true-miss in L2 cache [This event is alias to L2_REQUEST.MISS]event=0x24,period=200003,umask=0x3f00Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.MISS]l2_trans.l2_wbcacheL2 writebacks that access L2 cacheevent=0x23,period=200003,umask=0x4000Counts L2 writebacks that access L2 cachelock_cycles.cache_lock_durationcacheCycles when L1D is lockedevent=0x42,period=2000003,umask=0x200This event counts the number of cycles when the L1D is locked. It is a superset of the 0x1 mask (BUS_LOCK_CLOCKS.BUS_LOCK_DURATION)mem_bound_stalls_ifetch.allcacheCounts the number of unhalted cycles when the core is stalled due to an instruction cache or TLB missevent=0x35,period=1000003,umask=0x6f00mem_bound_stalls_ifetch.l2_hitcacheCounts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2 cacheevent=0x35,period=1000003,umask=0x100Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the L2 cachemem_bound_stalls_ifetch.llc_hitcacheCounts the number of unhalted cycles when the core is stalled due to an icache or itlb miss which hit in the LLCevent=0x35,period=1000003,umask=0x600mem_bound_stalls_ifetch.llc_misscacheCounts the number of unhalted cycles when the core is stalled due to an icache or itlb miss which missed all the cachesevent=0x35,period=1000003,umask=0x6800mem_bound_stalls_load.allcacheCounts the number of unhalted cycles when the core is stalled due to an L1 demand load missevent=0x34,period=1000003,umask=0x6f00mem_bound_stalls_load.l2_hitcacheCounts the number of cycles the core is stalled due to a demand load which hit in the L2 cacheevent=0x34,period=1000003,umask=0x100Counts the number of cycles a core is stalled due to a demand load which hit in the L2 cachemem_bound_stalls_load.llc_hitcacheCounts the number of unhalted cycles when the core is stalled due to a demand load miss which hit in the LLCevent=0x34,period=1000003,umask=0x600mem_bound_stalls_load.llc_misscacheCounts the number of unhalted cycles when the core is stalled due to a demand load miss which missed all the local cachesevent=0x34,period=1000003,umask=0x6800mem_inst_retired.stlb_hit_loadscacheRetired load instructions that hit the STLB  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0x900Number of retired load instructions with a clean hit in the 2nd-level TLB (STLB)  Supports address when precise (Precise event)mem_inst_retired.stlb_hit_storescacheRetired store instructions that hit the STLB  Supports address when precise (Precise event)event=0xd0,period=100003,umask=0xa00Number of retired store instructions that hit in the 2nd-level TLB (STLB)  Supports address when precise (Precise event)mem_load_uops_misc_retired.local_dramcacheCounts the number of load ops retired that miss the L3 cache and hit in DRAM (Precise event)event=0xd4,period=1000003,umask=0x200mem_load_uops_retired.l1_hitcacheCounts the number of load ops retired that hit the L1 data cache (Precise event)event=0xd1,period=200003,umask=0x100mem_load_uops_retired.l1_misscacheCounts the number of load ops retired that miss in the L1 data cache (Precise event)event=0xd1,period=200003,umask=0x4000mem_load_uops_retired.l2_hitcacheCounts the number of load ops retired that hit in the L2 cache (Precise event)event=0xd1,period=200003,umask=0x200mem_load_uops_retired.l2_misscacheCounts the number of load ops retired that miss in the L2 cache (Precise event)event=0xd1,period=200003,umask=0x8000mem_load_uops_retired.l3_hitcacheCounts the number of load ops retired that hit in the L3 cache (Precise event)event=0xd1,period=200003,umask=0x1c00mem_load_uops_retired.wcb_hitcacheCounts the number of loads that hit in a write combining buffer (WCB), excluding the first load that caused the WCB to allocate (Precise event)event=0xd1,period=200003,umask=0x2000offcore_requests.all_requestscacheAny memory transaction that reached the SQevent=0x21,period=100003,umask=0x8000Counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, etc.offcore_requests.demand_code_rdcacheCacheable and Non-Cacheable code read requestsevent=0x21,period=100003,umask=0x200Counts both cacheable and Non-Cacheable code read requestsoffcore_requests.demand_rfocacheDemand RFO requests including regular RFOs, locks, ItoMevent=0x21,period=100003,umask=0x400Counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoMoffcore_requests_outstanding.cycles_with_data_rdcacheCycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncoreevent=0x20,cmask=1,period=1000003,umask=0x800Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.cycles_with_demand_code_rdcacheCycles with offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncoreevent=0x20,cmask=1,period=1000003,umask=0x200Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.cycles_with_demand_rfocacheCycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncoreevent=0x20,cmask=1,period=1000003,umask=0x400Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.demand_code_rdcacheOffcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore, every cycleevent=0x20,period=1000003,umask=0x200Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.demand_data_rd_ge_6cacheCycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queueevent=0x20,cmask=6,period=2000003,umask=0x100offcore_requests_outstanding.demand_rfocacheStore Read transactions pending for off-core. Highly correlatedevent=0x20,period=1000003,umask=0x400Counts the number of off-core outstanding read-for-ownership (RFO) store transactions every cycle. An RFO transaction is considered to be in the Off-core outstanding state between L2 cache miss and transaction completiontopdown_fe_bound.icachecacheCounts the number of issue slots every cycle that were not delivered by the frontend due to an icache missevent=0x71,period=1000003,umask=0x2000arith.fpdiv_activefloating pointThis event counts the cycles the floating point divider is busyevent=0xb0,cmask=1,period=1000003,umask=0x100uops_retired.fpdivfloating pointCounts the number of floating point divide uops retired (x87 and sse, including x87 sqrt) (Precise event)event=0xc2,period=2000003,umask=0x800dsb_fill.fb_stall_otfrontendDSB_FILL.FB_STALL_OTevent=0x62,period=1000003,umask=0x1000frontend_retired.any_antfrontendRetired ANT branches (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x900Always Not Taken (ANT) conditional retired branches (no BTB entry and not mispredicted) (Precise event)frontend_retired.any_dsb_missfrontendRetired Instructions who experienced DSB miss (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x100Counts retired Instructions that experienced DSB (Decode stream buffer i.e. the decoded instruction-cache) miss (Precise event)frontend_retired.dsb_missfrontendRetired Instructions who experienced a critical DSB miss (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x1100Number of retired Instructions that experienced a critical DSB (Decode stream buffer i.e. the decoded instruction-cache) miss. Critical means stalls were exposed to the back-end as a result of the DSB miss (Precise event)frontend_retired.itlb_missfrontendCounts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to ITLB miss (Precise event)event=0xc6,period=1000003,umask=0x1000frontend_retired.itlb_missfrontendRetired Instructions who experienced iTLB true miss (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x1400Counts retired Instructions that experienced iTLB (Instruction TLB) true miss (Precise event)frontend_retired.l1i_missfrontendRetired Instructions who experienced Instruction L1 Cache true miss (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x1200Counts retired Instructions who experienced Instruction L1 Cache true miss (Precise event)frontend_retired.l2_missfrontendRetired Instructions who experienced Instruction L2 Cache true miss (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x1300Counts retired Instructions who experienced Instruction L2 Cache true miss (Precise event)frontend_retired.latency_ge_1frontendRetired instructions after front-end starvation of at least 1 cycle (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x60010600Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_128frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x60800600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_16frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x60100600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.latency_ge_2frontendRetired instructions after front-end starvation of at least 2 cycles (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x60020600Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_256frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x61000600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_2_bubbles_ge_1frontendRetired instructions that are fetched after an interval where the front-end had at least 1 bubble-slot for a period of 2 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x10020600Counts retired instructions that are delivered to the back-end after the front-end had at least 1 bubble-slot for a period of 2 cycles. A bubble-slot is an empty issue-pipeline slot while there was no RAT stall (Precise event)frontend_retired.latency_ge_32frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x60200600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.latency_ge_4frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x60040600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_512frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x62000600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_64frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x60400600Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event)frontend_retired.latency_ge_8frontendRetired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x60080600Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event)frontend_retired.misp_antfrontendMispredicted Retired ANT branches (Precise event)event=0xc6,period=100007,umask=0x2,frontend=0x900ANT retired branches that got just mispredicted (Precise event)frontend_retired.ms_flowsfrontendFRONTEND_RETIRED.MS_FLOWS (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x800frontend_retired.stlb_missfrontendRetired Instructions who experienced STLB (2nd level TLB) true miss (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x1500Counts retired Instructions that experienced STLB (2nd level TLB) true miss (Precise event)frontend_retired.unknown_branchfrontendFRONTEND_RETIRED.UNKNOWN_BRANCH (Precise event)event=0xc6,period=100007,umask=0x3,frontend=0x1700icache_data.stall_periodsfrontendICACHE_DATA.STALL_PERIODSevent=0x80,cmask=1,edge=1,period=500009,umask=0x400icache_tag.hitfrontendInstruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularityevent=0x83,period=200003,umask=0x100Counts instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity. Accounts for both cacheable and uncacheable accessesidq.ms_uopsfrontendUops initiated by MITE or Decode Stream Buffer (DSB) and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,period=1000003,umask=0x2000Counts the number of uops initiated by MITE or Decode Stream Buffer (DSB) and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQmemory_ordering.md_nukememoryMEMORY_ORDERING.MD_NUKEevent=0x9,period=100003,umask=0x100memory_ordering.mrn_nukememoryCounts the number of memory ordering machine clears due to memory renamingevent=0x9,period=100003,umask=0x200misalign_mem_ref.load_page_splitmemoryCounts misaligned loads that are 4K page splits (Precise event)event=0x13,period=200003,umask=0x200misalign_mem_ref.store_page_splitmemoryCounts misaligned stores that are 4K page splits (Precise event)event=0x13,period=200003,umask=0x400offcore_requests_outstanding.cycles_with_l3_miss_demand_data_rdmemoryCycles where data return is pending for a Demand Data Read request who miss L3 cacheevent=0x20,cmask=1,period=1000003,umask=0x1000Cycles with at least 1 Demand Data Read requests who miss L3 cache in the superQoffcore_requests_outstanding.l3_miss_demand_data_rd_ge_6memoryCycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cacheevent=0x20,cmask=6,period=2000003,umask=0x1000Cycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cache.  Note that this event does not capture all elapsed cycles while the requests are outstanding - only cycles from when the requests were known to have missed the L3 cachers.empty_resourceotherRS.EMPTY_RESOURCEevent=0xa5,period=1000003,umask=0x100serialization.c01_ms_scbotherCounts the number of issue slots in a UMWAIT or TPAUSE instruction where no uop issues due to the instruction putting the CPU into the C0.1 activity state. For Tremont, UMWAIT and TPAUSE will only put the CPU into C0.1 activity state (not C0.2 activity state)event=0x75,period=200003,umask=0x400br_misp_retired.all_branches_costpipelineAll mispredicted branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event)event=0xc5,period=400009,umask=0x4400br_misp_retired.cond_costpipelineMispredicted conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event)event=0xc5,period=400009,umask=0x5100br_misp_retired.cond_ntaken_costpipelineMispredicted non-taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event)event=0xc5,period=400009,umask=0x5000br_misp_retired.cond_taken_costpipelineMispredicted taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event)event=0xc5,period=400009,umask=0x4100br_misp_retired.indirect_call_costpipelineMispredicted indirect CALL retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event)event=0xc5,period=400009,umask=0x4200br_misp_retired.indirect_costpipelineMispredicted near indirect branch instructions retired (excluding returns). This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event)event=0xc5,period=100003,umask=0xc000br_misp_retired.near_taken_costpipelineMispredicted taken near branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event)event=0xc5,period=400009,umask=0x6000br_misp_retired.ret_costpipelineMispredicted ret instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event)event=0xc5,period=100007,umask=0x4800inst_retired.noppipelineRetired NOP instructionsevent=0xc0,period=2000003,umask=0x200Counts all retired NOP or ENDBR32/64 or PREFETCHIT0/1 instructionsint_misc.all_recovery_cyclespipelineCycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stallevent=0xad,cmask=1,period=2000003,umask=0x300Counts cycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stallint_misc.rat_stallspipelineCycles when Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the threadevent=0xad,period=1000003,umask=0x800This event counts the number of cycles during which Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the current thread. This also includes the cycles during which the Allocator is serving another threadtopdown_bad_speculation.fastnukepipelineCounts the number of issue slots every cycle that were not consumed by the backend due to Fast Nukes such as  Memory Ordering Machine clears and MRN nukesevent=0x73,period=1000003,umask=0x200topdown_bad_speculation.mispredictpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to Branch Mispredictevent=0x73,period=1000003,umask=0x400topdown_be_bound.alloc_restrictionspipelineCounts the number of issue slots every cycle that were not consumed by the backend due to due to certain allocation restrictionsevent=0x74,period=1000003,umask=0x100topdown_be_bound.mem_schedulerpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to memory reservation stall (scheduler not being able to accept another uop).  This could be caused by RSV full or load/store buffer blockevent=0x74,period=1000003,umask=0x200topdown_be_bound.non_mem_schedulerpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to IEC and FPC RAT stalls - which can be due to the FIQ and IEC reservation station stall (integer, FP and SIMD scheduler not being able to accept another uop. )event=0x74,period=1000003,umask=0x800topdown_be_bound.registerpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to mrbl stall.  A 'marble' refers to a physical register file entry, also known as the physical destination (PDST)event=0x74,period=1000003,umask=0x2000topdown_be_bound.reorder_bufferpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to ROB fullevent=0x74,period=1000003,umask=0x4000topdown_be_bound.serializationpipelineCounts the number of issue slots every cycle that were not consumed by the backend due to iq/jeu scoreboards or ms scbevent=0x74,period=1000003,umask=0x1000topdown_fe_bound.branch_detectpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to BAClearevent=0x71,period=1000003,umask=0x200topdown_fe_bound.branch_resteerpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to BTClearevent=0x71,period=1000003,umask=0x4000topdown_fe_bound.ciscpipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to msevent=0x71,period=1000003,umask=0x100topdown_fe_bound.decodepipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to decode stallevent=0x71,period=1000003,umask=0x800topdown_fe_bound.frontend_latencypipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to latency related stalls including BACLEARs, BTCLEARs, ITLB misses, and ICache missesevent=0x71,period=1000003,umask=0x7200topdown_fe_bound.itlbpipelineThis event is deprecated. [This event is alias to TOPDOWN_FE_BOUND.ITLB_MISS]event=0x71,period=1000003,umask=0x1010topdown_fe_bound.itlb_misspipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to itlb miss [This event is alias to TOPDOWN_FE_BOUND.ITLB]event=0x71,period=1000003,umask=0x1000topdown_fe_bound.otherpipelineCounts the number of issue slots every cycle that were not delivered by the frontend that do not categorize into any other common frontend stallevent=0x71,period=1000003,umask=0x8000topdown_fe_bound.predecodepipelineCounts the number of issue slots every cycle that were not delivered by the frontend due to predecode wrongevent=0x71,period=1000003,umask=0x400uops_decoded.dec0_uopspipelineNumber of non dec-by-all uops decoded by decoderevent=0x76,period=1000003,umask=0x100This event counts the number of not dec-by-all uops decoded by decoder 0uops_issued.anypipelineCounts the number of uops issued by the front end every cycleevent=0xe,period=100000300Counts the number of uops issued by the front end every cycle. When 4-uops are requested and only 2-uops are delivered, the event counts 2.  Uops_issued correlates to the number of ROB entries.  If uop takes 2 ROB slots it counts as 2 uops_issueduops_issued.cyclespipelineUOPS_ISSUED.CYCLESevent=0xae,cmask=1,period=2000003,umask=0x100uops_issued.stallspipelineCycles when RAT does not issue Uops to RS for the threadevent=0xae,cmask=1,inv=1,period=1000003,umask=0x100Counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current threaduops_retired.mspipelineCounts the number of uops that are from the complex flows issued by the micro-sequencer (MS).  This includes uops from flows due to complex instructions, faults, assists, and inserted flows (Precise event)event=0xc2,period=2000003,umask=0x100uops_retired.x87pipelineCounts the number of x87 uops retired, includes those in ms flows (Precise event)event=0xc2,period=2000003,umask=0x200uncore_hac_cbounc_hac_cbo_tor_allocation.alluncore cacheNumber of all entries allocated. Includes also retriesevent=0x35,umask=0x801unc_hac_cbo_tor_allocation.drduncore cacheAsserted on coherent DRD + DRdPref  allocations into the queue. Cacheable onlyevent=0x35,umask=0x101uncore_hac_arbunc_hac_arb_req_trk_request.drduncore interconnectNumber of all coherent Data Read entries. Doesn't include prefetchesevent=0x81,umask=0x201unc_hac_arb_transactions.alluncore interconnectNumber of all CMI transactionsevent=0x8a,umask=0x101unc_hac_arb_transactions.readsuncore interconnectNumber of all CMI readsevent=0x8a,umask=0x201unc_hac_arb_transactions.writesuncore interconnectNumber of all CMI writes not including Mflushevent=0x8a,umask=0x401unc_hac_arb_trk_requests.alluncore interconnectTotal number of all outgoing entries allocated. Accounts for Coherent and non-coherent trafficevent=0x81,umask=0x101unc_mc0_rdcas_count_freerununcore memoryCounts every CAS read command sent from the Memory Controller 0 to DRAM (sum of all channels)event=0xff,umask=0x2001Counts every CAS read command sent from the Memory Controller 0 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of dataunc_mc0_total_reqcount_freerununcore memoryCounts every read and write request entering the Memory Controller 0event=0xff,umask=0x1001Counts every read and write request entering the Memory Controller 0 (sum of all channels). All requests are counted as one, whether they are 32B or 64B Read/Write or partial/full line writes. Some write requests to the same address may merge to a single write command to DRAM. Therefore, the total request count may be higher than total DRAM BWunc_mc0_wrcas_count_freerununcore memoryCounts every CAS write command sent from the Memory Controller 0 to DRAM (sum of all channels)event=0xff,umask=0x3001Counts every CAS write command sent from the Memory Controller 0 to DRAM (sum of all channels).  Each CAS commands can be for 32B or 64B of dataunc_mc1_rdcas_count_freerununcore memoryCounts every CAS read command sent from the Memory Controller 1 to DRAM (sum of all channels)event=0xff,umask=0x2001Counts every CAS read command sent from the Memory Controller 1 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of dataunc_mc1_total_reqcount_freerununcore memoryCounts every read and write request entering the Memory Controller 1event=0xff,umask=0x1001Counts every read and write request entering the Memory Controller 1 (sum of all channels). All requests are counted as one, whether they are 32B or 64B Read/Write or partial/full line writes. Some write requests to the same address may merge to a single write command to DRAM. Therefore, the total request count may be higher than total DRAM BWunc_mc1_wrcas_count_freerununcore memoryCounts every CAS write command sent from the Memory Controller 1 to DRAM (sum of all channels)event=0xff,umask=0x3001Counts every CAS write command sent from the Memory Controller 1 to DRAM (sum of all channels).  Each CAS commands can be for 32B or 64B of dataunc_m_rd_datauncore memoryNumber of bytes read from DRAM, in 32B chunks. Counter increments by 1 after receiving 32B chunk dataevent=0x3a01unc_m_total_datauncore memoryTotal number of read and write byte transfers to/from DRAM, in 32B chunks. Counter increments by 1 after sending or receiving 32B chunk dataevent=0x3c01unc_m_wr_datauncore memoryNumber of bytes written to DRAM, in 32B chunks. Counter increments by 1 after sending 32B chunk dataevent=0x3b01dtlb_load_misses.stlb_hitvirtual memoryCounts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Accounts for all page sizes. Will result in a DTLB write from STLBevent=0x8,period=200003,umask=0x2000dtlb_load_misses.walk_completedvirtual memoryCounts the number of page walks completed due to load DTLB missesevent=0x8,period=200003,umask=0xe00dtlb_load_misses.walk_pendingvirtual memoryCounts the number of page walks outstanding for Loads (demand or SW prefetch) in PMH every cycleevent=0x8,period=200003,umask=0x1000Counts the number of page walks outstanding for Loads (demand or SW prefetch) in PMH every cycle.  A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervalsdtlb_store_misses.stlb_hitvirtual memoryCounts the number of first level TLB misses but second level hits due to stores that did not start a page walk. Accounts for all pages sizes. Will result in a DTLB write from STLBevent=0x49,period=2000003,umask=0x2000dtlb_store_misses.walk_completedvirtual memoryCounts the number of page walks completed due to store DTLB misses to a 1G pageevent=0x49,period=2000003,umask=0xe00dtlb_store_misses.walk_pendingvirtual memoryCounts the number of page walks outstanding in the page miss handler (PMH) for stores every cycleevent=0x49,period=200003,umask=0x1000Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle. A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervalsitlb_misses.walk_pendingvirtual memoryCounts the number of page walks outstanding for iside in PMH every cycleevent=0x85,period=200003,umask=0x1000Counts the number of page walks outstanding for iside in PMH every cycle.  A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals.  Walks could be counted by edge detecting on this event, but would count restarted suspended walkscache_lock_cycles.l1dcacheCycles L1D lockedevent=0x63,period=2000000,umask=0x200cache_lock_cycles.l1d_l2cacheCycles L1D and L2 lockedevent=0x63,period=2000000,umask=0x100l1d.m_evictcacheL1D cache lines replaced in M stateevent=0x51,period=2000000,umask=0x400l1d.m_replcacheL1D cache lines allocated in the M stateevent=0x51,period=2000000,umask=0x200l1d.m_snoop_evictcacheL1D snoop eviction of cache lines in M stateevent=0x51,period=2000000,umask=0x800l1d.replcacheL1 data cache lines allocatedevent=0x51,period=2000000,umask=0x100l1d_all_ref.anycacheAll references to the L1 data cacheevent=0x43,period=2000000,umask=0x100l1d_all_ref.cacheablecacheL1 data cacheable reads and writesevent=0x43,period=2000000,umask=0x200l1d_cache_ld.e_statecacheL1 data cache read in E stateevent=0x40,period=2000000,umask=0x400l1d_cache_ld.i_statecacheL1 data cache read in I state (misses)event=0x40,period=2000000,umask=0x100l1d_cache_ld.mesicacheL1 data cache readsevent=0x40,period=2000000,umask=0xf00l1d_cache_ld.m_statecacheL1 data cache read in M stateevent=0x40,period=2000000,umask=0x800l1d_cache_ld.s_statecacheL1 data cache read in S stateevent=0x40,period=2000000,umask=0x200l1d_cache_lock.e_statecacheL1 data cache load locks in E stateevent=0x42,period=2000000,umask=0x400l1d_cache_lock.hitcacheL1 data cache load lock hitsevent=0x42,period=2000000,umask=0x100l1d_cache_lock.m_statecacheL1 data cache load locks in M stateevent=0x42,period=2000000,umask=0x800l1d_cache_lock.s_statecacheL1 data cache load locks in S stateevent=0x42,period=2000000,umask=0x200l1d_cache_lock_fb_hitcacheL1D load lock accepted in fill bufferevent=0x53,period=2000000,umask=0x100l1d_cache_prefetch_lock_fb_hitcacheL1D prefetch load lock accepted in fill bufferevent=0x52,period=2000000,umask=0x100l1d_cache_st.e_statecacheL1 data cache stores in E stateevent=0x41,period=2000000,umask=0x400l1d_cache_st.m_statecacheL1 data cache stores in M stateevent=0x41,period=2000000,umask=0x800l1d_cache_st.s_statecacheL1 data cache stores in S stateevent=0x41,period=2000000,umask=0x200l1d_prefetch.misscacheL1D hardware prefetch missesevent=0x4e,period=200000,umask=0x200l1d_prefetch.requestscacheL1D hardware prefetch requestsevent=0x4e,period=200000,umask=0x100l1d_prefetch.triggerscacheL1D hardware prefetch requests triggeredevent=0x4e,period=200000,umask=0x400l1d_wb_l2.e_statecacheL1 writebacks to L2 in E stateevent=0x28,period=100000,umask=0x400l1d_wb_l2.i_statecacheL1 writebacks to L2 in I state (misses)event=0x28,period=100000,umask=0x100l1d_wb_l2.mesicacheAll L1 writebacks to L2event=0x28,period=100000,umask=0xf00l1d_wb_l2.m_statecacheL1 writebacks to L2 in M stateevent=0x28,period=100000,umask=0x800l1d_wb_l2.s_statecacheL1 writebacks to L2 in S stateevent=0x28,period=100000,umask=0x200l2_data_rqsts.anycacheAll L2 data requestsevent=0x26,period=200000,umask=0xff00l2_data_rqsts.demand.e_statecacheL2 data demand loads in E stateevent=0x26,period=200000,umask=0x400l2_data_rqsts.demand.i_statecacheL2 data demand loads in I state (misses)event=0x26,period=200000,umask=0x100l2_data_rqsts.demand.mesicacheL2 data demand requestsevent=0x26,period=200000,umask=0xf00l2_data_rqsts.demand.m_statecacheL2 data demand loads in M stateevent=0x26,period=200000,umask=0x800l2_data_rqsts.demand.s_statecacheL2 data demand loads in S stateevent=0x26,period=200000,umask=0x200l2_data_rqsts.prefetch.e_statecacheL2 data prefetches in E stateevent=0x26,period=200000,umask=0x4000l2_data_rqsts.prefetch.i_statecacheL2 data prefetches in the I state (misses)event=0x26,period=200000,umask=0x1000l2_data_rqsts.prefetch.mesicacheAll L2 data prefetchesevent=0x26,period=200000,umask=0xf000l2_data_rqsts.prefetch.m_statecacheL2 data prefetches in M stateevent=0x26,period=200000,umask=0x8000l2_data_rqsts.prefetch.s_statecacheL2 data prefetches in the S stateevent=0x26,period=200000,umask=0x2000l2_lines_in.anycacheL2 lines allocatedevent=0xf1,period=100000,umask=0x700l2_lines_in.e_statecacheL2 lines allocated in the E stateevent=0xf1,period=100000,umask=0x400l2_lines_in.s_statecacheL2 lines allocated in the S stateevent=0xf1,period=100000,umask=0x200l2_lines_out.anycacheL2 lines evictedevent=0xf2,period=100000,umask=0xf00l2_lines_out.demand_cleancacheL2 lines evicted by a demand requestevent=0xf2,period=100000,umask=0x100l2_lines_out.demand_dirtycacheL2 modified lines evicted by a demand requestevent=0xf2,period=100000,umask=0x200l2_lines_out.prefetch_cleancacheL2 lines evicted by a prefetch requestevent=0xf2,period=100000,umask=0x400l2_lines_out.prefetch_dirtycacheL2 modified lines evicted by a prefetch requestevent=0xf2,period=100000,umask=0x800l2_rqsts.ifetchescacheL2 instruction fetchesevent=0x24,period=200000,umask=0x3000l2_rqsts.ifetch_hitcacheL2 instruction fetch hitsevent=0x24,period=200000,umask=0x1000l2_rqsts.ifetch_misscacheL2 instruction fetch missesevent=0x24,period=200000,umask=0x2000l2_rqsts.ld_hitcacheL2 load hitsevent=0x24,period=200000,umask=0x100l2_rqsts.ld_misscacheL2 load missesevent=0x24,period=200000,umask=0x200l2_rqsts.loadscacheL2 requestsevent=0x24,period=200000,umask=0x300l2_rqsts.misscacheAll L2 missesevent=0x24,period=200000,umask=0xaa00l2_rqsts.prefetchescacheAll L2 prefetchesevent=0x24,period=200000,umask=0xc000l2_rqsts.prefetch_hitcacheL2 prefetch hitsevent=0x24,period=200000,umask=0x4000l2_rqsts.prefetch_misscacheL2 prefetch missesevent=0x24,period=200000,umask=0x8000l2_rqsts.referencescacheAll L2 requestsevent=0x24,period=200000,umask=0xff00l2_rqsts.rfoscacheL2 RFO requestsevent=0x24,period=200000,umask=0xc00l2_rqsts.rfo_hitcacheL2 RFO hitsevent=0x24,period=200000,umask=0x400l2_rqsts.rfo_misscacheL2 RFO missesevent=0x24,period=200000,umask=0x800l2_transactions.anycacheAll L2 transactionsevent=0xf0,period=200000,umask=0x8000l2_transactions.fillcacheL2 fill transactionsevent=0xf0,period=200000,umask=0x2000l2_transactions.ifetchcacheL2 instruction fetch transactionsevent=0xf0,period=200000,umask=0x400l2_transactions.l1d_wbcacheL1D writeback to L2 transactionsevent=0xf0,period=200000,umask=0x1000l2_transactions.loadcacheL2 Load transactionsevent=0xf0,period=200000,umask=0x100l2_transactions.prefetchcacheL2 prefetch transactionsevent=0xf0,period=200000,umask=0x800l2_transactions.rfocacheL2 RFO transactionsevent=0xf0,period=200000,umask=0x200l2_transactions.wbcacheL2 writeback to LLC transactionsevent=0xf0,period=200000,umask=0x4000l2_write.lock.e_statecacheL2 demand lock RFOs in E stateevent=0x27,period=100000,umask=0x4000l2_write.lock.hitcacheAll demand L2 lock RFOs that hit the cacheevent=0x27,period=100000,umask=0xe000l2_write.lock.i_statecacheL2 demand lock RFOs in I state (misses)event=0x27,period=100000,umask=0x1000l2_write.lock.mesicacheAll demand L2 lock RFOsevent=0x27,period=100000,umask=0xf000l2_write.lock.m_statecacheL2 demand lock RFOs in M stateevent=0x27,period=100000,umask=0x8000l2_write.lock.s_statecacheL2 demand lock RFOs in S stateevent=0x27,period=100000,umask=0x2000l2_write.rfo.hitcacheAll L2 demand store RFOs that hit the cacheevent=0x27,period=100000,umask=0xe00l2_write.rfo.i_statecacheL2 demand store RFOs in I state (misses)event=0x27,period=100000,umask=0x100l2_write.rfo.mesicacheAll L2 demand store RFOsevent=0x27,period=100000,umask=0xf00l2_write.rfo.m_statecacheL2 demand store RFOs in M stateevent=0x27,period=100000,umask=0x800l2_write.rfo.s_statecacheL2 demand store RFOs in S stateevent=0x27,period=100000,umask=0x200longest_lat_cache.misscacheLongest latency cache missevent=0x2e,period=100000,umask=0x4100longest_lat_cache.referencecacheLongest latency cache referenceevent=0x2e,period=200000,umask=0x4f00mem_inst_retired.latency_above_threshold_0cacheMemory instructions retired above 0 clocks (Precise Event)event=0xb,period=2000000,umask=0x10,ldlat=None00mem_inst_retired.latency_above_threshold_1024cacheMemory instructions retired above 1024 clocks (Precise Event)event=0xb,period=100,umask=0x10,ldlat=0x40000mem_inst_retired.latency_above_threshold_128cacheMemory instructions retired above 128 clocks (Precise Event)event=0xb,period=1000,umask=0x10,ldlat=0x8000mem_inst_retired.latency_above_threshold_16cacheMemory instructions retired above 16 clocks (Precise Event)event=0xb,period=10000,umask=0x10,ldlat=0x1000mem_inst_retired.latency_above_threshold_16384cacheMemory instructions retired above 16384 clocks (Precise Event)event=0xb,period=5,umask=0x10,ldlat=0x400000mem_inst_retired.latency_above_threshold_2048cacheMemory instructions retired above 2048 clocks (Precise Event)event=0xb,period=50,umask=0x10,ldlat=0x80000mem_inst_retired.latency_above_threshold_256cacheMemory instructions retired above 256 clocks (Precise Event)event=0xb,period=500,umask=0x10,ldlat=0x10000mem_inst_retired.latency_above_threshold_32cacheMemory instructions retired above 32 clocks (Precise Event)event=0xb,period=5000,umask=0x10,ldlat=0x2000mem_inst_retired.latency_above_threshold_32768cacheMemory instructions retired above 32768 clocks (Precise Event)event=0xb,period=3,umask=0x10,ldlat=0x800000mem_inst_retired.latency_above_threshold_4cacheMemory instructions retired above 4 clocks (Precise Event)event=0xb,period=50000,umask=0x10,ldlat=0x400mem_inst_retired.latency_above_threshold_4096cacheMemory instructions retired above 4096 clocks (Precise Event)event=0xb,period=20,umask=0x10,ldlat=0x100000mem_inst_retired.latency_above_threshold_512cacheMemory instructions retired above 512 clocks (Precise Event)event=0xb,period=200,umask=0x10,ldlat=0x20000mem_inst_retired.latency_above_threshold_64cacheMemory instructions retired above 64 clocks (Precise Event)event=0xb,period=2000,umask=0x10,ldlat=0x4000mem_inst_retired.latency_above_threshold_8cacheMemory instructions retired above 8 clocks (Precise Event)event=0xb,period=20000,umask=0x10,ldlat=0x800mem_inst_retired.latency_above_threshold_8192cacheMemory instructions retired above 8192 clocks (Precise Event)event=0xb,period=10,umask=0x10,ldlat=0x200000mem_inst_retired.loadscacheInstructions retired which contains a load (Precise Event)event=0xb,period=2000000,umask=0x100mem_inst_retired.storescacheInstructions retired which contains a store (Precise Event)event=0xb,period=2000000,umask=0x200mem_load_retired.hit_lfbcacheRetired loads that miss L1D and hit an previously allocated LFB (Precise Event)event=0xcb,period=200000,umask=0x4000mem_load_retired.l1d_hitcacheRetired loads that hit the L1 data cache (Precise Event)event=0xcb,period=2000000,umask=0x100mem_load_retired.l2_hitcacheRetired loads that hit the L2 cache (Precise Event)event=0xcb,period=200000,umask=0x200mem_load_retired.llc_misscacheRetired loads that miss the LLC cache (Precise Event)event=0xcb,period=10000,umask=0x1000mem_load_retired.llc_unshared_hitcacheRetired loads that hit valid versions in the LLC cache (Precise Event)event=0xcb,period=40000,umask=0x400mem_load_retired.other_core_l2_hit_hitmcacheRetired loads that hit sibling core's L2 in modified or unmodified states (Precise Event)event=0xcb,period=40000,umask=0x800mem_uncore_retired.local_dramcacheLoad instructions retired with a data source of local DRAM or locally homed remote hitm (Precise Event)event=0xf,period=10000,umask=0x2000mem_uncore_retired.other_core_l2_hitmcacheLoad instructions retired that HIT modified data in sibling core (Precise Event)event=0xf,period=40000,umask=0x200mem_uncore_retired.remote_cache_local_home_hitcacheLoad instructions retired remote cache HIT data source (Precise Event)event=0xf,period=20000,umask=0x800mem_uncore_retired.remote_dramcacheLoad instructions retired remote DRAM and remote home-remote cache HITM (Precise Event)event=0xf,period=10000,umask=0x1000mem_uncore_retired.uncacheablecacheLoad instructions retired IO (Precise Event)event=0xf,period=4000,umask=0x8000offcore_requests.l1d_writebackcacheOffcore L1 data cache writebacksevent=0xb0,period=100000,umask=0x4000offcore_requests_sq_fullcacheOffcore requests blocked due to Super Queue fullevent=0xb2,period=100000,umask=0x100offcore_response.any_data.any_cache_dramcacheOffcore data reads satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F1100offcore_response.any_data.any_locationcacheAll offcore data readsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF1100offcore_response.any_data.io_csr_mmiocacheOffcore data reads satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x801100offcore_response.any_data.llc_hit_no_other_corecacheOffcore data reads satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x11100offcore_response.any_data.llc_hit_other_core_hitcacheOffcore data reads satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x21100offcore_response.any_data.llc_hit_other_core_hitmcacheOffcore data reads satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x41100offcore_response.any_data.local_cachecacheOffcore data reads satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x71100offcore_response.any_data.local_cache_dramcacheOffcore data reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x471100offcore_response.any_data.remote_cachecacheOffcore data reads satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x181100offcore_response.any_data.remote_cache_dramcacheOffcore data reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x381100offcore_response.any_data.remote_cache_hitcacheOffcore data reads that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x101100offcore_response.any_data.remote_cache_hitmcacheOffcore data reads that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x81100offcore_response.any_ifetch.any_cache_dramcacheOffcore code reads satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F4400offcore_response.any_ifetch.any_locationcacheAll offcore code readsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF4400offcore_response.any_ifetch.io_csr_mmiocacheOffcore code reads satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x804400offcore_response.any_ifetch.llc_hit_no_other_corecacheOffcore code reads satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x14400offcore_response.any_ifetch.llc_hit_other_core_hitcacheOffcore code reads satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x24400offcore_response.any_ifetch.llc_hit_other_core_hitmcacheOffcore code reads satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x44400offcore_response.any_ifetch.local_cachecacheOffcore code reads satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x74400offcore_response.any_ifetch.local_cache_dramcacheOffcore code reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x474400offcore_response.any_ifetch.remote_cachecacheOffcore code reads satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x184400offcore_response.any_ifetch.remote_cache_dramcacheOffcore code reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x384400offcore_response.any_ifetch.remote_cache_hitcacheOffcore code reads that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x104400offcore_response.any_ifetch.remote_cache_hitmcacheOffcore code reads that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x84400offcore_response.any_request.any_cache_dramcacheOffcore requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7FFF00offcore_response.any_request.any_locationcacheAll offcore requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFFFF00offcore_response.any_request.io_csr_mmiocacheOffcore requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80FF00offcore_response.any_request.llc_hit_no_other_corecacheOffcore requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x1FF00offcore_response.any_request.llc_hit_other_core_hitcacheOffcore requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x2FF00offcore_response.any_request.llc_hit_other_core_hitmcacheOffcore requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x4FF00offcore_response.any_request.local_cachecacheOffcore requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7FF00offcore_response.any_request.local_cache_dramcacheOffcore requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x47FF00offcore_response.any_request.remote_cachecacheOffcore requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x18FF00offcore_response.any_request.remote_cache_dramcacheOffcore requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x38FF00offcore_response.any_request.remote_cache_hitcacheOffcore requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10FF00offcore_response.any_request.remote_cache_hitmcacheOffcore requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x8FF00offcore_response.any_rfo.any_cache_dramcacheOffcore RFO requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F2200offcore_response.any_rfo.any_locationcacheAll offcore RFO requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF2200offcore_response.any_rfo.io_csr_mmiocacheOffcore RFO requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x802200offcore_response.any_rfo.llc_hit_no_other_corecacheOffcore RFO requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x12200offcore_response.any_rfo.llc_hit_other_core_hitcacheOffcore RFO requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x22200offcore_response.any_rfo.llc_hit_other_core_hitmcacheOffcore RFO requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x42200offcore_response.any_rfo.local_cachecacheOffcore RFO requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x72200offcore_response.any_rfo.local_cache_dramcacheOffcore RFO requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x472200offcore_response.any_rfo.remote_cachecacheOffcore RFO requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x182200offcore_response.any_rfo.remote_cache_dramcacheOffcore RFO requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x382200offcore_response.any_rfo.remote_cache_hitcacheOffcore RFO requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x102200offcore_response.any_rfo.remote_cache_hitmcacheOffcore RFO requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x82200offcore_response.corewb.any_cache_dramcacheOffcore writebacks to any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F0800offcore_response.corewb.any_locationcacheAll offcore writebacksevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF0800offcore_response.corewb.io_csr_mmiocacheOffcore writebacks to the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800800offcore_response.corewb.llc_hit_no_other_corecacheOffcore writebacks to the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10800offcore_response.corewb.llc_hit_other_core_hitmcacheOffcore writebacks to the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40800offcore_response.corewb.local_cachecacheOffcore writebacks to the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70800offcore_response.corewb.local_cache_dramcacheOffcore writebacks to the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x470800offcore_response.corewb.remote_cachecacheOffcore writebacks to a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x180800offcore_response.corewb.remote_cache_dramcacheOffcore writebacks to a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x380800offcore_response.corewb.remote_cache_hitcacheOffcore writebacks that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100800offcore_response.corewb.remote_cache_hitmcacheOffcore writebacks that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80800offcore_response.data_ifetch.any_cache_dramcacheOffcore code or data read requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F7700offcore_response.data_ifetch.any_locationcacheAll offcore code or data read requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF7700offcore_response.data_ifetch.io_csr_mmiocacheOffcore code or data read requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x807700offcore_response.data_ifetch.llc_hit_no_other_corecacheOffcore code or data read requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x17700offcore_response.data_ifetch.llc_hit_other_core_hitcacheOffcore code or data read requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x27700offcore_response.data_ifetch.llc_hit_other_core_hitmcacheOffcore code or data read requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x47700offcore_response.data_ifetch.local_cachecacheOffcore code or data read requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x77700offcore_response.data_ifetch.local_cache_dramcacheOffcore code or data read requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x477700offcore_response.data_ifetch.remote_cachecacheOffcore code or data read requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x187700offcore_response.data_ifetch.remote_cache_dramcacheOffcore code or data read requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x387700offcore_response.data_ifetch.remote_cache_hitcacheOffcore code or data read requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x107700offcore_response.data_ifetch.remote_cache_hitmcacheOffcore code or data read requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x87700offcore_response.data_in.any_cache_dramcacheOffcore request = all data, response = any cache_dramevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F3300offcore_response.data_in.any_locationcacheOffcore request = all data, response = any locationevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF3300offcore_response.data_in.io_csr_mmiocacheOffcore data reads, RFOs, and prefetches satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x803300offcore_response.data_in.llc_hit_no_other_corecacheOffcore data reads, RFOs, and prefetches satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x13300offcore_response.data_in.llc_hit_other_core_hitcacheOffcore data reads, RFOs, and prefetches satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x23300offcore_response.data_in.llc_hit_other_core_hitmcacheOffcore data reads, RFOs, and prefetches satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x43300offcore_response.data_in.local_cachecacheOffcore request = all data, response = local cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x73300offcore_response.data_in.local_cache_dramcacheOffcore request = all data, response = local cache or dramevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x473300offcore_response.data_in.remote_cachecacheOffcore request = all data, response = remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x183300offcore_response.data_in.remote_cache_dramcacheOffcore request = all data, response = remote cache or dramevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x383300offcore_response.data_in.remote_cache_hitcacheOffcore data reads, RFOs, and prefetches that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x103300offcore_response.data_in.remote_cache_hitmcacheOffcore data reads, RFOs, and prefetches that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x83300offcore_response.demand_data.any_cache_dramcacheOffcore demand data requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F0300offcore_response.demand_data.any_locationcacheAll offcore demand data requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF0300offcore_response.demand_data.io_csr_mmiocacheOffcore demand data requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800300offcore_response.demand_data.llc_hit_no_other_corecacheOffcore demand data requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10300offcore_response.demand_data.llc_hit_other_core_hitcacheOffcore demand data requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20300offcore_response.demand_data.llc_hit_other_core_hitmcacheOffcore demand data requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40300offcore_response.demand_data.local_cachecacheOffcore demand data requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70300offcore_response.demand_data.local_cache_dramcacheOffcore demand data requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x470300offcore_response.demand_data.remote_cachecacheOffcore demand data requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x180300offcore_response.demand_data.remote_cache_dramcacheOffcore demand data requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x380300offcore_response.demand_data.remote_cache_hitcacheOffcore demand data requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100300offcore_response.demand_data.remote_cache_hitmcacheOffcore demand data requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80300offcore_response.demand_data_rd.any_cache_dramcacheOffcore demand data reads satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F0100offcore_response.demand_data_rd.any_locationcacheAll offcore demand data readsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF0100offcore_response.demand_data_rd.io_csr_mmiocacheOffcore demand data reads satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800100offcore_response.demand_data_rd.llc_hit_no_other_corecacheOffcore demand data reads satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10100offcore_response.demand_data_rd.llc_hit_other_core_hitcacheOffcore demand data reads satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20100offcore_response.demand_data_rd.llc_hit_other_core_hitmcacheOffcore demand data reads satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40100offcore_response.demand_data_rd.local_cachecacheOffcore demand data reads satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70100offcore_response.demand_data_rd.local_cache_dramcacheOffcore demand data reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x470100offcore_response.demand_data_rd.remote_cachecacheOffcore demand data reads satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x180100offcore_response.demand_data_rd.remote_cache_dramcacheOffcore demand data reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x380100offcore_response.demand_data_rd.remote_cache_hitcacheOffcore demand data reads that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100100offcore_response.demand_data_rd.remote_cache_hitmcacheOffcore demand data reads that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80100offcore_response.demand_ifetch.any_cache_dramcacheOffcore demand code reads satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F0400offcore_response.demand_ifetch.any_locationcacheAll offcore demand code readsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF0400offcore_response.demand_ifetch.io_csr_mmiocacheOffcore demand code reads satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800400offcore_response.demand_ifetch.llc_hit_no_other_corecacheOffcore demand code reads satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10400offcore_response.demand_ifetch.llc_hit_other_core_hitcacheOffcore demand code reads satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20400offcore_response.demand_ifetch.llc_hit_other_core_hitmcacheOffcore demand code reads satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40400offcore_response.demand_ifetch.local_cachecacheOffcore demand code reads satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70400offcore_response.demand_ifetch.local_cache_dramcacheOffcore demand code reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x470400offcore_response.demand_ifetch.remote_cachecacheOffcore demand code reads satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x180400offcore_response.demand_ifetch.remote_cache_dramcacheOffcore demand code reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x380400offcore_response.demand_ifetch.remote_cache_hitcacheOffcore demand code reads that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100400offcore_response.demand_ifetch.remote_cache_hitmcacheOffcore demand code reads that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80400offcore_response.demand_rfo.any_cache_dramcacheOffcore demand RFO requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F0200offcore_response.demand_rfo.any_locationcacheAll offcore demand RFO requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF0200offcore_response.demand_rfo.io_csr_mmiocacheOffcore demand RFO requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800200offcore_response.demand_rfo.llc_hit_no_other_corecacheOffcore demand RFO requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10200offcore_response.demand_rfo.llc_hit_other_core_hitcacheOffcore demand RFO requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20200offcore_response.demand_rfo.llc_hit_other_core_hitmcacheOffcore demand RFO requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40200offcore_response.demand_rfo.local_cachecacheOffcore demand RFO requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70200offcore_response.demand_rfo.local_cache_dramcacheOffcore demand RFO requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x470200offcore_response.demand_rfo.remote_cachecacheOffcore demand RFO requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x180200offcore_response.demand_rfo.remote_cache_dramcacheOffcore demand RFO requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x380200offcore_response.demand_rfo.remote_cache_hitcacheOffcore demand RFO requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100200offcore_response.demand_rfo.remote_cache_hitmcacheOffcore demand RFO requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80200offcore_response.other.any_cache_dramcacheOffcore other requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F8000offcore_response.other.any_locationcacheAll offcore other requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF8000offcore_response.other.io_csr_mmiocacheOffcore other requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x808000offcore_response.other.llc_hit_no_other_corecacheOffcore other requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x18000offcore_response.other.llc_hit_other_core_hitcacheOffcore other requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x28000offcore_response.other.llc_hit_other_core_hitmcacheOffcore other requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x48000offcore_response.other.local_cachecacheOffcore other requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x78000offcore_response.other.local_cache_dramcacheOffcore other requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x478000offcore_response.other.remote_cachecacheOffcore other requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x188000offcore_response.other.remote_cache_dramcacheOffcore other requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x388000offcore_response.other.remote_cache_hitcacheOffcore other requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x108000offcore_response.other.remote_cache_hitmcacheOffcore other requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x88000offcore_response.pf_data.any_cache_dramcacheOffcore prefetch data requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F3000offcore_response.pf_data.any_locationcacheAll offcore prefetch data requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF3000offcore_response.pf_data.io_csr_mmiocacheOffcore prefetch data requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x803000offcore_response.pf_data.llc_hit_no_other_corecacheOffcore prefetch data requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x13000offcore_response.pf_data.llc_hit_other_core_hitcacheOffcore prefetch data requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x23000offcore_response.pf_data.llc_hit_other_core_hitmcacheOffcore prefetch data requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x43000offcore_response.pf_data.local_cachecacheOffcore prefetch data requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x73000offcore_response.pf_data.local_cache_dramcacheOffcore prefetch data requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x473000offcore_response.pf_data.remote_cachecacheOffcore prefetch data requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x183000offcore_response.pf_data.remote_cache_dramcacheOffcore prefetch data requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x383000offcore_response.pf_data.remote_cache_hitcacheOffcore prefetch data requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x103000offcore_response.pf_data.remote_cache_hitmcacheOffcore prefetch data requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x83000offcore_response.pf_data_rd.any_cache_dramcacheOffcore prefetch data reads satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F1000offcore_response.pf_data_rd.any_locationcacheAll offcore prefetch data readsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF1000offcore_response.pf_data_rd.io_csr_mmiocacheOffcore prefetch data reads satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x801000offcore_response.pf_data_rd.llc_hit_no_other_corecacheOffcore prefetch data reads satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x11000offcore_response.pf_data_rd.llc_hit_other_core_hitcacheOffcore prefetch data reads satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x21000offcore_response.pf_data_rd.llc_hit_other_core_hitmcacheOffcore prefetch data reads satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x41000offcore_response.pf_data_rd.local_cachecacheOffcore prefetch data reads satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x71000offcore_response.pf_data_rd.local_cache_dramcacheOffcore prefetch data reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x471000offcore_response.pf_data_rd.remote_cachecacheOffcore prefetch data reads satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x181000offcore_response.pf_data_rd.remote_cache_dramcacheOffcore prefetch data reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x381000offcore_response.pf_data_rd.remote_cache_hitcacheOffcore prefetch data reads that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x101000offcore_response.pf_data_rd.remote_cache_hitmcacheOffcore prefetch data reads that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x81000offcore_response.pf_ifetch.any_cache_dramcacheOffcore prefetch code reads satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F4000offcore_response.pf_ifetch.any_locationcacheAll offcore prefetch code readsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF4000offcore_response.pf_ifetch.io_csr_mmiocacheOffcore prefetch code reads satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x804000offcore_response.pf_ifetch.llc_hit_no_other_corecacheOffcore prefetch code reads satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x14000offcore_response.pf_ifetch.llc_hit_other_core_hitcacheOffcore prefetch code reads satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x24000offcore_response.pf_ifetch.llc_hit_other_core_hitmcacheOffcore prefetch code reads satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x44000offcore_response.pf_ifetch.local_cachecacheOffcore prefetch code reads satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x74000offcore_response.pf_ifetch.local_cache_dramcacheOffcore prefetch code reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x474000offcore_response.pf_ifetch.remote_cachecacheOffcore prefetch code reads satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x184000offcore_response.pf_ifetch.remote_cache_dramcacheOffcore prefetch code reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x384000offcore_response.pf_ifetch.remote_cache_hitcacheOffcore prefetch code reads that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x104000offcore_response.pf_ifetch.remote_cache_hitmcacheOffcore prefetch code reads that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x84000offcore_response.pf_rfo.any_cache_dramcacheOffcore prefetch RFO requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F2000offcore_response.pf_rfo.any_locationcacheAll offcore prefetch RFO requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF2000offcore_response.pf_rfo.io_csr_mmiocacheOffcore prefetch RFO requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x802000offcore_response.pf_rfo.llc_hit_no_other_corecacheOffcore prefetch RFO requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x12000offcore_response.pf_rfo.llc_hit_other_core_hitcacheOffcore prefetch RFO requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x22000offcore_response.pf_rfo.llc_hit_other_core_hitmcacheOffcore prefetch RFO requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x42000offcore_response.pf_rfo.local_cachecacheOffcore prefetch RFO requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x72000offcore_response.pf_rfo.local_cache_dramcacheOffcore prefetch RFO requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x472000offcore_response.pf_rfo.remote_cachecacheOffcore prefetch RFO requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x182000offcore_response.pf_rfo.remote_cache_dramcacheOffcore prefetch RFO requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x382000offcore_response.pf_rfo.remote_cache_hitcacheOffcore prefetch RFO requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x102000offcore_response.pf_rfo.remote_cache_hitmcacheOffcore prefetch RFO requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x82000offcore_response.prefetch.any_cache_dramcacheOffcore prefetch requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F7000offcore_response.prefetch.any_locationcacheAll offcore prefetch requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF7000offcore_response.prefetch.io_csr_mmiocacheOffcore prefetch requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x807000offcore_response.prefetch.llc_hit_no_other_corecacheOffcore prefetch requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x17000offcore_response.prefetch.llc_hit_other_core_hitcacheOffcore prefetch requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x27000offcore_response.prefetch.llc_hit_other_core_hitmcacheOffcore prefetch requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x47000offcore_response.prefetch.local_cachecacheOffcore prefetch requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x77000offcore_response.prefetch.local_cache_dramcacheOffcore prefetch requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x477000offcore_response.prefetch.remote_cachecacheOffcore prefetch requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x187000offcore_response.prefetch.remote_cache_dramcacheOffcore prefetch requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x387000offcore_response.prefetch.remote_cache_hitcacheOffcore prefetch requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x107000offcore_response.prefetch.remote_cache_hitmcacheOffcore prefetch requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x87000sq_misc.split_lockcacheSuper Queue lock splits across a cache lineevent=0xf4,period=2000000,umask=0x1000store_blocks.at_retcacheLoads delayed with at-Retirement block codeevent=0x6,period=200000,umask=0x400store_blocks.l1d_blockcacheCacheable loads delayed with L1D block codeevent=0x6,period=200000,umask=0x800fp_assist.allfloating pointX87 Floating point assists (Precise Event)event=0xf7,period=20000,umask=0x100fp_assist.inputfloating pointX87 Floating point assists for invalid input value (Precise Event)event=0xf7,period=20000,umask=0x400fp_assist.outputfloating pointX87 Floating point assists for invalid output value (Precise Event)event=0xf7,period=20000,umask=0x200fp_comp_ops_exe.mmxfloating pointMMX Uopsevent=0x10,period=2000000,umask=0x200fp_comp_ops_exe.sse2_integerfloating pointSSE2 integer Uopsevent=0x10,period=2000000,umask=0x800fp_comp_ops_exe.sse_double_precisionfloating pointSSE* FP double precision Uopsevent=0x10,period=2000000,umask=0x8000fp_comp_ops_exe.sse_fpfloating pointSSE and SSE2 FP Uopsevent=0x10,period=2000000,umask=0x400fp_comp_ops_exe.sse_fp_packedfloating pointSSE FP packed Uopsevent=0x10,period=2000000,umask=0x1000fp_comp_ops_exe.sse_fp_scalarfloating pointSSE FP scalar Uopsevent=0x10,period=2000000,umask=0x2000fp_comp_ops_exe.sse_single_precisionfloating pointSSE* FP single precision Uopsevent=0x10,period=2000000,umask=0x4000fp_comp_ops_exe.x87floating pointComputational floating-point operations executedevent=0x10,period=2000000,umask=0x100fp_mmx_trans.anyfloating pointAll Floating Point to and from MMX transitionsevent=0xcc,period=2000000,umask=0x300fp_mmx_trans.to_fpfloating pointTransitions from MMX to Floating Point instructionsevent=0xcc,period=2000000,umask=0x100fp_mmx_trans.to_mmxfloating pointTransitions from Floating Point to MMX instructionsevent=0xcc,period=2000000,umask=0x200simd_int_128.packfloating point128 bit SIMD integer pack operationsevent=0x12,period=200000,umask=0x400simd_int_128.packed_arithfloating point128 bit SIMD integer arithmetic operationsevent=0x12,period=200000,umask=0x2000simd_int_128.packed_logicalfloating point128 bit SIMD integer logical operationsevent=0x12,period=200000,umask=0x1000simd_int_128.packed_mpyfloating point128 bit SIMD integer multiply operationsevent=0x12,period=200000,umask=0x100simd_int_128.packed_shiftfloating point128 bit SIMD integer shift operationsevent=0x12,period=200000,umask=0x200simd_int_128.shuffle_movefloating point128 bit SIMD integer shuffle/move operationsevent=0x12,period=200000,umask=0x4000simd_int_128.unpackfloating point128 bit SIMD integer unpack operationsevent=0x12,period=200000,umask=0x800simd_int_64.packfloating pointSIMD integer 64 bit pack operationsevent=0xfd,period=200000,umask=0x400simd_int_64.packed_arithfloating pointSIMD integer 64 bit arithmetic operationsevent=0xfd,period=200000,umask=0x2000simd_int_64.packed_logicalfloating pointSIMD integer 64 bit logical operationsevent=0xfd,period=200000,umask=0x1000simd_int_64.packed_mpyfloating pointSIMD integer 64 bit packed multiply operationsevent=0xfd,period=200000,umask=0x100simd_int_64.packed_shiftfloating pointSIMD integer 64 bit shift operationsevent=0xfd,period=200000,umask=0x200simd_int_64.shuffle_movefloating pointSIMD integer 64 bit shuffle/move operationsevent=0xfd,period=200000,umask=0x4000simd_int_64.unpackfloating pointSIMD integer 64 bit unpack operationsevent=0xfd,period=200000,umask=0x800macro_insts.decodedfrontendInstructions decodedevent=0xd0,period=2000000,umask=0x100macro_insts.fusions_decodedfrontendMacro-fused instructions decodedevent=0xa6,period=2000000,umask=0x100two_uop_insts_decodedfrontendTwo Uop instructions decodedevent=0x19,period=2000000,umask=0x100offcore_response.any_data.any_drammemoryOffcore data reads satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x601100offcore_response.any_data.any_llc_missmemoryOffcore data reads that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF81100offcore_response.any_data.local_drammemoryOffcore data reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x401100offcore_response.any_data.remote_drammemoryOffcore data reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x201100offcore_response.any_ifetch.any_drammemoryOffcore code reads satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x604400offcore_response.any_ifetch.any_llc_missmemoryOffcore code reads that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF84400offcore_response.any_ifetch.local_drammemoryOffcore code reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x404400offcore_response.any_ifetch.remote_drammemoryOffcore code reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x204400offcore_response.any_request.any_drammemoryOffcore requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x60FF00offcore_response.any_request.any_llc_missmemoryOffcore requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF8FF00offcore_response.any_request.local_drammemoryOffcore requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40FF00offcore_response.any_request.remote_drammemoryOffcore requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20FF00offcore_response.any_rfo.any_drammemoryOffcore RFO requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x602200offcore_response.any_rfo.any_llc_missmemoryOffcore RFO requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF82200offcore_response.any_rfo.local_drammemoryOffcore RFO requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x402200offcore_response.any_rfo.remote_drammemoryOffcore RFO requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x202200offcore_response.corewb.any_drammemoryOffcore writebacks to any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x600800offcore_response.corewb.any_llc_missmemoryOffcore writebacks that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF80800offcore_response.corewb.local_drammemoryOffcore writebacks to the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400800offcore_response.corewb.remote_drammemoryOffcore writebacks to a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200800offcore_response.data_ifetch.any_drammemoryOffcore code or data read requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x607700offcore_response.data_ifetch.any_llc_missmemoryOffcore code or data read requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF87700offcore_response.data_ifetch.local_drammemoryOffcore code or data read requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x407700offcore_response.data_ifetch.remote_drammemoryOffcore code or data read requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x207700offcore_response.data_in.any_drammemoryOffcore request = all data, response = any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x603300offcore_response.data_in.any_llc_missmemoryOffcore request = all data, response = any LLC missevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF83300offcore_response.data_in.local_drammemoryOffcore data reads, RFOs, and prefetches satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x403300offcore_response.data_in.remote_drammemoryOffcore data reads, RFOs, and prefetches satisfied by the remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x203300offcore_response.demand_data.any_drammemoryOffcore demand data requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x600300offcore_response.demand_data.any_llc_missmemoryOffcore demand data requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF80300offcore_response.demand_data.local_drammemoryOffcore demand data requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400300offcore_response.demand_data.remote_drammemoryOffcore demand data requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200300offcore_response.demand_data_rd.any_drammemoryOffcore demand data reads satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x600100offcore_response.demand_data_rd.any_llc_missmemoryOffcore demand data reads that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF80100offcore_response.demand_data_rd.local_drammemoryOffcore demand data reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400100offcore_response.demand_data_rd.remote_drammemoryOffcore demand data reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200100offcore_response.demand_ifetch.any_drammemoryOffcore demand code reads satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x600400offcore_response.demand_ifetch.any_llc_missmemoryOffcore demand code reads that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF80400offcore_response.demand_ifetch.local_drammemoryOffcore demand code reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400400offcore_response.demand_ifetch.remote_drammemoryOffcore demand code reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200400offcore_response.demand_rfo.any_drammemoryOffcore demand RFO requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x600200offcore_response.demand_rfo.any_llc_missmemoryOffcore demand RFO requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF80200offcore_response.demand_rfo.local_drammemoryOffcore demand RFO requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400200offcore_response.demand_rfo.remote_drammemoryOffcore demand RFO requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200200offcore_response.other.any_drammemoryOffcore other requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x608000offcore_response.other.any_llc_missmemoryOffcore other requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF88000offcore_response.other.remote_drammemoryOffcore other requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x208000offcore_response.pf_data.any_drammemoryOffcore prefetch data requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x603000offcore_response.pf_data.any_llc_missmemoryOffcore prefetch data requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF83000offcore_response.pf_data.local_drammemoryOffcore prefetch data requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x403000offcore_response.pf_data.remote_drammemoryOffcore prefetch data requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x203000offcore_response.pf_data_rd.any_drammemoryOffcore prefetch data reads satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x601000offcore_response.pf_data_rd.any_llc_missmemoryOffcore prefetch data reads that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF81000offcore_response.pf_data_rd.local_drammemoryOffcore prefetch data reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x401000offcore_response.pf_data_rd.remote_drammemoryOffcore prefetch data reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x201000offcore_response.pf_ifetch.any_drammemoryOffcore prefetch code reads satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x604000offcore_response.pf_ifetch.any_llc_missmemoryOffcore prefetch code reads that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF84000offcore_response.pf_ifetch.local_drammemoryOffcore prefetch code reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x404000offcore_response.pf_ifetch.remote_drammemoryOffcore prefetch code reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x204000offcore_response.pf_rfo.any_drammemoryOffcore prefetch RFO requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x602000offcore_response.pf_rfo.any_llc_missmemoryOffcore prefetch RFO requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF82000offcore_response.pf_rfo.local_drammemoryOffcore prefetch RFO requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x402000offcore_response.pf_rfo.remote_drammemoryOffcore prefetch RFO requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x202000offcore_response.prefetch.any_drammemoryOffcore prefetch requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x607000offcore_response.prefetch.any_llc_missmemoryOffcore prefetch requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF87000offcore_response.prefetch.local_drammemoryOffcore prefetch requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x407000offcore_response.prefetch.remote_drammemoryOffcore prefetch requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x207000es_reg_renamesotherES segment renamesevent=0xd5,period=2000000,umask=0x100io_transactionsotherI/O transactionsevent=0x6c,period=2000000,umask=0x100l1i.cycles_stalledotherL1I instruction fetch stall cyclesevent=0x80,period=2000000,umask=0x400l1i.hitsotherL1I instruction fetch hitsevent=0x80,period=2000000,umask=0x100l1i.missesotherL1I instruction fetch missesevent=0x80,period=2000000,umask=0x200l1i.readsotherL1I Instruction fetchesevent=0x80,period=2000000,umask=0x300large_itlb.hitotherLarge ITLB hitevent=0x82,period=200000,umask=0x100load_dispatch.anyotherAll loads dispatchedevent=0x13,period=2000000,umask=0x700load_dispatch.mobotherLoads dispatched from the MOBevent=0x13,period=2000000,umask=0x400load_dispatch.rsotherLoads dispatched that bypass the MOBevent=0x13,period=2000000,umask=0x100load_dispatch.rs_delayedotherLoads dispatched from stage 305event=0x13,period=2000000,umask=0x200partial_address_aliasotherFalse dependencies due to partial address aliasingevent=0x7,period=200000,umask=0x100sb_drain.anyotherAll Store buffer stall cyclesevent=0x4,period=200000,umask=0x700seg_rename_stallsotherSegment rename stall cyclesevent=0xd4,period=2000000,umask=0x100snoop_response.hitotherThread responded HIT to snoopevent=0xb8,period=100000,umask=0x100snoop_response.hiteotherThread responded HITE to snoopevent=0xb8,period=100000,umask=0x200snoop_response.hitmotherThread responded HITM to snoopevent=0xb8,period=100000,umask=0x400sq_full_stall_cyclesotherSuper Queue full stall cyclesevent=0xf6,period=2000000,umask=0x100arith.cycles_div_busypipelineCycles the divider is busyevent=0x14,period=2000000,umask=0x100arith.divpipelineDivide Operations executedevent=0x14,cmask=1,edge=1,inv=1,period=2000000,umask=0x100arith.mulpipelineMultiply operations executedevent=0x14,period=2000000,umask=0x200baclear.bad_targetpipelineBACLEAR asserted with bad target addressevent=0xe6,period=2000000,umask=0x200baclear.clearpipelineBACLEAR asserted, regardless of causeevent=0xe6,period=2000000,umask=0x100baclear_force_iqpipelineInstruction queue forced BACLEARevent=0xa7,period=2000000,umask=0x100bpu_clears.earlypipelineEarly Branch Prediciton Unit clearsevent=0xe8,period=2000000,umask=0x100bpu_clears.latepipelineLate Branch Prediction Unit clearsevent=0xe8,period=2000000,umask=0x200bpu_missed_call_retpipelineBranch prediction unit missed call or returnevent=0xe5,period=2000000,umask=0x100br_inst_exec.anypipelineBranch instructions executedevent=0x88,period=200000,umask=0x7f00br_inst_exec.condpipelineConditional branch instructions executedevent=0x88,period=200000,umask=0x100br_inst_exec.directpipelineUnconditional branches executedevent=0x88,period=200000,umask=0x200br_inst_exec.direct_near_callpipelineUnconditional call branches executedevent=0x88,period=20000,umask=0x1000br_inst_exec.indirect_near_callpipelineIndirect call branches executedevent=0x88,period=20000,umask=0x2000br_inst_exec.indirect_non_callpipelineIndirect non call branches executedevent=0x88,period=20000,umask=0x400br_inst_exec.near_callspipelineCall branches executedevent=0x88,period=20000,umask=0x3000br_inst_exec.non_callspipelineAll non call branches executedevent=0x88,period=200000,umask=0x700br_inst_exec.return_nearpipelineIndirect return branches executedevent=0x88,period=20000,umask=0x800br_inst_exec.takenpipelineTaken branches executedevent=0x88,period=200000,umask=0x4000br_inst_retired.all_branchespipelineRetired branch instructions (Precise Event)event=0xc4,period=200000,umask=0x400br_inst_retired.conditionalpipelineRetired conditional branch instructions (Precise Event)event=0xc4,period=200000,umask=0x100br_inst_retired.near_callpipelineRetired near call instructions (Precise Event)event=0xc4,period=20000,umask=0x200br_misp_exec.anypipelineMispredicted branches executedevent=0x89,period=20000,umask=0x7f00br_misp_exec.condpipelineMispredicted conditional branches executedevent=0x89,period=20000,umask=0x100br_misp_exec.directpipelineMispredicted unconditional branches executedevent=0x89,period=20000,umask=0x200br_misp_exec.direct_near_callpipelineMispredicted non call branches executedevent=0x89,period=2000,umask=0x1000br_misp_exec.indirect_near_callpipelineMispredicted indirect call branches executedevent=0x89,period=2000,umask=0x2000br_misp_exec.indirect_non_callpipelineMispredicted indirect non call branches executedevent=0x89,period=2000,umask=0x400br_misp_exec.near_callspipelineMispredicted call branches executedevent=0x89,period=2000,umask=0x3000br_misp_exec.non_callspipelineMispredicted non call branches executedevent=0x89,period=20000,umask=0x700br_misp_exec.return_nearpipelineMispredicted return branches executedevent=0x89,period=2000,umask=0x800br_misp_exec.takenpipelineMispredicted taken branches executedevent=0x89,period=20000,umask=0x4000br_misp_retired.near_callpipelineMispredicted near retired calls (Precise Event)event=0xc5,period=2000,umask=0x200cpu_clk_unhalted.refpipelineReference cycles when thread is not halted (fixed counter)event=0x0,umask=0x03,period=200000300cpu_clk_unhalted.ref_ppipelineReference base clock (133 Mhz) cycles when thread is not halted (programmable counter)event=0x3c,period=100000,umask=0x100cpu_clk_unhalted.threadpipelineCycles when thread is not halted (fixed counter)event=0x3c,period=200000300cpu_clk_unhalted.thread_ppipelineCycles when thread is not halted (programmable counter)event=0x3c,period=200000000cpu_clk_unhalted.total_cyclespipelineTotal CPU cyclesevent=0x3c,cmask=2,inv=1,period=200000000ild_stall.anypipelineAny Instruction Length Decoder stall cyclesevent=0x87,period=2000000,umask=0xf00ild_stall.iq_fullpipelineInstruction Queue full stall cyclesevent=0x87,period=2000000,umask=0x400ild_stall.lcppipelineLength Change Prefix stall cyclesevent=0x87,period=2000000,umask=0x100ild_stall.mrupipelineStall cycles due to BPU MRU bypassevent=0x87,period=2000000,umask=0x200ild_stall.regenpipelineRegen stall cyclesevent=0x87,period=2000000,umask=0x800inst_decoded.dec0pipelineInstructions that must be decoded by decoder 0event=0x18,period=2000000,umask=0x100inst_queue_writespipelineInstructions written to instruction queueevent=0x17,period=2000000,umask=0x100inst_queue_write_cyclespipelineCycles instructions are written to the instruction queueevent=0x1e,period=2000000,umask=0x100inst_retired.anypipelineInstructions retired (fixed counter)event=0xc0,period=200000300inst_retired.any_ppipelineInstructions retired (Programmable counter and Precise Event) (Precise event)event=0xc0,period=200000300inst_retired.mmxpipelineRetired MMX instructions (Precise Event)event=0xc0,period=2000000,umask=0x400inst_retired.total_cyclespipelineTotal cycles (Precise Event)event=0xc0,cmask=16,inv=1,period=2000000,umask=0x100inst_retired.total_cycles_pspipelineTotal cycles (Precise Event)event=0xc0,cmask=16,inv=1,period=2000000,umask=0x100inst_retired.x87pipelineRetired floating-point operations (Precise Event)event=0xc0,period=2000000,umask=0x200load_hit_prepipelineLoad operations conflicting with software prefetchesevent=0x4c,period=200000,umask=0x100lsd.activepipelineCycles when uops were delivered by the LSDevent=0xa8,cmask=1,period=2000000,umask=0x100lsd.inactivepipelineCycles no uops were delivered by the LSDevent=0xa8,cmask=1,inv=1,period=2000000,umask=0x100lsd_overflowpipelineLoops that can't stream from the instruction queueevent=0x20,period=2000000,umask=0x100machine_clears.cyclespipelineCycles machine clear assertedevent=0xc3,period=20000,umask=0x100machine_clears.mem_orderpipelineExecution pipeline restart due to Memory ordering conflictsevent=0xc3,period=20000,umask=0x200machine_clears.smcpipelineSelf-Modifying Code detectedevent=0xc3,period=20000,umask=0x400rat_stalls.anypipelineAll RAT stall cyclesevent=0xd2,period=2000000,umask=0xf00rat_stalls.flagspipelineFlag stall cyclesevent=0xd2,period=2000000,umask=0x100rat_stalls.registerspipelinePartial register stall cyclesevent=0xd2,period=2000000,umask=0x200rat_stalls.rob_read_portpipelineROB read port stalls cyclesevent=0xd2,period=2000000,umask=0x400rat_stalls.scoreboardpipelineScoreboard stall cyclesevent=0xd2,period=2000000,umask=0x800resource_stalls.anypipelineResource related stall cyclesevent=0xa2,period=2000000,umask=0x100resource_stalls.fpcwpipelineFPU control word write stall cyclesevent=0xa2,period=2000000,umask=0x2000resource_stalls.loadpipelineLoad buffer stall cyclesevent=0xa2,period=2000000,umask=0x200resource_stalls.mxcsrpipelineMXCSR rename stall cyclesevent=0xa2,period=2000000,umask=0x4000resource_stalls.otherpipelineOther Resource related stall cyclesevent=0xa2,period=2000000,umask=0x8000resource_stalls.rob_fullpipelineROB full stall cyclesevent=0xa2,period=2000000,umask=0x1000resource_stalls.rs_fullpipelineReservation Station full stall cyclesevent=0xa2,period=2000000,umask=0x400resource_stalls.storepipelineStore buffer stall cyclesevent=0xa2,period=2000000,umask=0x800ssex_uops_retired.packed_doublepipelineSIMD Packed-Double Uops retired (Precise Event)event=0xc7,period=200000,umask=0x400ssex_uops_retired.packed_singlepipelineSIMD Packed-Single Uops retired (Precise Event)event=0xc7,period=200000,umask=0x100ssex_uops_retired.scalar_doublepipelineSIMD Scalar-Double Uops retired (Precise Event)event=0xc7,period=200000,umask=0x800ssex_uops_retired.scalar_singlepipelineSIMD Scalar-Single Uops retired (Precise Event)event=0xc7,period=200000,umask=0x200ssex_uops_retired.vector_integerpipelineSIMD Vector Integer Uops retired (Precise Event)event=0xc7,period=200000,umask=0x1000uops_decoded.esp_foldingpipelineStack pointer instructions decodedevent=0xd1,period=2000000,umask=0x400uops_decoded.esp_syncpipelineStack pointer sync operationsevent=0xd1,period=2000000,umask=0x800uops_decoded.ms_cycles_activepipelineUops decoded by Microcode Sequencerevent=0xd1,cmask=1,period=2000000,umask=0x200uops_decoded.stall_cyclespipelineCycles no Uops are decodedevent=0xd1,cmask=1,inv=1,period=2000000,umask=0x100uops_executed.core_active_cyclespipelineCycles Uops executed on any port (core count)event=0xb1,any=1,cmask=1,period=2000000,umask=0x3f00uops_executed.core_active_cycles_no_port5pipelineCycles Uops executed on ports 0-4 (core count)event=0xb1,any=1,cmask=1,period=2000000,umask=0x1f00uops_executed.core_stall_countpipelineUops executed on any port (core count)event=0xb1,any=1,cmask=1,edge=1,inv=1,period=2000000,umask=0x3f00uops_executed.core_stall_count_no_port5pipelineUops executed on ports 0-4 (core count)event=0xb1,any=1,cmask=1,edge=1,inv=1,period=2000000,umask=0x1f00uops_executed.core_stall_cyclespipelineCycles no Uops issued on any port (core count)event=0xb1,any=1,cmask=1,inv=1,period=2000000,umask=0x3f00uops_executed.core_stall_cycles_no_port5pipelineCycles no Uops issued on ports 0-4 (core count)event=0xb1,any=1,cmask=1,inv=1,period=2000000,umask=0x1f00uops_executed.port0pipelineUops executed on port 0event=0xb1,period=2000000,umask=0x100uops_executed.port015pipelineUops issued on ports 0, 1 or 5event=0xb1,period=2000000,umask=0x4000uops_executed.port015_stall_cyclespipelineCycles no Uops issued on ports 0, 1 or 5event=0xb1,cmask=1,inv=1,period=2000000,umask=0x4000uops_executed.port1pipelineUops executed on port 1event=0xb1,period=2000000,umask=0x200uops_executed.port234_corepipelineUops issued on ports 2, 3 or 4event=0xb1,any=1,period=2000000,umask=0x8000uops_executed.port2_corepipelineUops executed on port 2 (core count)event=0xb1,any=1,period=2000000,umask=0x400uops_executed.port3_corepipelineUops executed on port 3 (core count)event=0xb1,any=1,period=2000000,umask=0x800uops_executed.port4_corepipelineUops executed on port 4 (core count)event=0xb1,any=1,period=2000000,umask=0x1000uops_executed.port5pipelineUops executed on port 5event=0xb1,period=2000000,umask=0x2000uops_issued.anypipelineUops issuedevent=0xe,period=2000000,umask=0x100uops_issued.core_stall_cyclespipelineCycles no Uops were issued on any threadevent=0xe,any=1,cmask=1,inv=1,period=2000000,umask=0x100uops_issued.cycles_all_threadspipelineCycles Uops were issued on either threadevent=0xe,any=1,cmask=1,period=2000000,umask=0x100uops_issued.fusedpipelineFused Uops issuedevent=0xe,period=2000000,umask=0x200uops_issued.stall_cyclespipelineCycles no Uops were issuedevent=0xe,cmask=1,inv=1,period=2000000,umask=0x100uops_retired.active_cyclespipelineCycles Uops are being retired (Precise event)event=0xc2,cmask=1,period=2000000,umask=0x100uops_retired.anypipelineUops retired (Precise Event)event=0xc2,period=2000000,umask=0x100uops_retired.macro_fusedpipelineMacro-fused Uops retired (Precise Event)event=0xc2,period=2000000,umask=0x400uops_retired.retire_slotspipelineRetirement slots used (Precise Event)event=0xc2,period=2000000,umask=0x200uops_retired.stall_cyclespipelineCycles Uops are not retiring (Precise Event)event=0xc2,cmask=1,inv=1,period=2000000,umask=0x100uops_retired.total_cyclespipelineTotal cycles using precise uop retired event (Precise Event)event=0xc2,cmask=16,inv=1,period=2000000,umask=0x100uop_unfusionpipelineUop unfusions due to FP exceptionsevent=0xdb,period=2000000,umask=0x100dtlb_load_misses.anyvirtual memoryDTLB load missesevent=0x8,period=200000,umask=0x100dtlb_load_misses.pde_missvirtual memoryDTLB load miss caused by low part of addressevent=0x8,period=200000,umask=0x2000dtlb_load_misses.stlb_hitvirtual memoryDTLB second level hitevent=0x8,period=2000000,umask=0x1000dtlb_load_misses.walk_completedvirtual memoryDTLB load miss page walks completeevent=0x8,period=200000,umask=0x200dtlb_misses.anyvirtual memoryDTLB missesevent=0x49,period=200000,umask=0x100dtlb_misses.stlb_hitvirtual memoryDTLB first level misses but second level hitevent=0x49,period=200000,umask=0x1000dtlb_misses.walk_completedvirtual memoryDTLB miss page walksevent=0x49,period=200000,umask=0x200itlb_flushvirtual memoryITLB flushesevent=0xae,period=2000000,umask=0x100itlb_misses.anyvirtual memoryITLB missevent=0x85,period=200000,umask=0x100itlb_misses.walk_completedvirtual memoryITLB miss page walksevent=0x85,period=200000,umask=0x200itlb_miss_retiredvirtual memoryRetired instructions that missed the ITLB (Precise Event)event=0xc8,period=200000,umask=0x2000mem_load_retired.dtlb_missvirtual memoryRetired loads that miss the DTLB (Precise Event)event=0xcb,period=200000,umask=0x8000mem_store_retired.dtlb_missvirtual memoryRetired stores that miss the DTLB (Precise Event)event=0xc,period=200000,umask=0x100l2_rqsts.misscacheAll requests that miss L2 cacheevent=0x24,period=200003,umask=0x3f00Counts all requests that miss L2 cachel2_rqsts.referencescacheAll L2 requestsevent=0x24,period=200003,umask=0xff00Counts all L2 requestsmem_load_uops_llc_hit_retired.xsnp_hitcacheRetired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cache. (Precise Event - PEBS) (Precise event)event=0xd2,period=20011,umask=0x200This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package).  Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line.  In this case, a snoop was required, and another L2 had the line in a non-modified state. (Precise Event - PEBS) (Precise event)mem_load_uops_llc_hit_retired.xsnp_hitmcacheRetired load uops which data sources were HitM responses from shared LLC. (Precise Event - PEBS) (Precise event)event=0xd2,period=20011,umask=0x400This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package).  Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line.  In this case, a snoop was required, and another L2 had the line in a modified state, so the line had to be invalidated in that L2 cache and transferred to the requesting L2. (Precise Event - PEBS) (Precise event)mem_load_uops_llc_hit_retired.xsnp_misscacheRetired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cache. (Precise Event - PEBS) (Precise event)event=0xd2,period=20011,umask=0x100mem_load_uops_llc_hit_retired.xsnp_nonecacheRetired load uops which data sources were hits in LLC without snoops required. (Precise Event - PEBS) (Precise event)event=0xd2,period=100003,umask=0x800mem_load_uops_misc_retired.llc_misscacheRetired load uops with unknown information as data source in cache serviced the load. (Precise Event - PEBS) (Precise event)event=0xd4,period=100007,umask=0x200This event counts retired demand loads that missed the  last-level (L3) cache. This means that the load is usually satisfied from memory in a client system or possibly from the remote socket in a server. Demand loads are non speculative load uops. (Precise Event - PEBS) (Precise event)mem_load_uops_retired.hit_lfbcacheRetired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready. (Precise Event - PEBS) (Precise event)event=0xd1,period=100003,umask=0x4000mem_load_uops_retired.l1_hitcacheRetired load uops with L1 cache hits as data sources. (Precise Event - PEBS) (Precise event)event=0xd1,period=2000003,umask=0x100mem_load_uops_retired.l2_hitcacheRetired load uops with L2 cache hits as data sources. (Precise Event - PEBS) (Precise event)event=0xd1,period=100003,umask=0x200mem_load_uops_retired.llc_hitcacheRetired load uops which data sources were data hits in LLC without snoops required. (Precise Event - PEBS) (Precise event)event=0xd1,period=50021,umask=0x400This event counts retired load uops that hit in the last-level (L3) cache without snoops required. (Precise Event - PEBS) (Precise event)mem_uops_retired.all_loadscacheAll retired load uops. (Precise Event - PEBS) (Precise event)event=0xd0,period=2000003,umask=0x8100This event counts the number of load uops retired (Precise Event) (Precise event)mem_uops_retired.all_storescacheAll retired store uops. (Precise Event - PEBS) (Precise event)event=0xd0,period=2000003,umask=0x8200This event counts the number of store uops retired. (Precise Event - PEBS) (Precise event)mem_uops_retired.lock_loadscacheRetired load uops with locked access. (Precise Event - PEBS) (Precise event)event=0xd0,period=100007,umask=0x2100mem_uops_retired.split_loadscacheRetired load uops that split across a cacheline boundary. (Precise Event - PEBS) (Precise event)event=0xd0,period=100003,umask=0x4100This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K). (Precise Event - PEBS) (Precise event)mem_uops_retired.split_storescacheRetired store uops that split across a cacheline boundary. (Precise Event - PEBS) (Precise event)event=0xd0,period=100003,umask=0x4200This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K). (Precise Event - PEBS) (Precise event)mem_uops_retired.stlb_miss_loadscacheRetired load uops that miss the STLB. (Precise Event - PEBS) (Precise event)event=0xd0,period=100003,umask=0x1100mem_uops_retired.stlb_miss_storescacheRetired store uops that miss the STLB. (Precise Event - PEBS) (Precise event)event=0xd0,period=100003,umask=0x1200offcore_requests.demand_code_rdcacheCacheable and noncacheable code read requestsevent=0xb0,period=100003,umask=0x200offcore_response.all_code_rd.llc_hit.hitm_other_corecacheCounts demand & prefetch code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c024400offcore_response.all_code_rd.llc_hit.snoop_misscacheCounts demand & prefetch code reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c024400offcore_response.all_data_rd.llc_hit.snoop_misscacheCounts demand & prefetch data reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c009100offcore_response.all_pf_code_rd.llc_hit.any_responsecacheCounts all prefetch code reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c024000offcore_response.all_pf_code_rd.llc_hit.hitm_other_corecacheCounts prefetch code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c024000offcore_response.all_pf_code_rd.llc_hit.hit_other_core_no_fwdcacheCounts prefetch code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c024000offcore_response.all_pf_code_rd.llc_hit.no_snoop_neededcacheCounts prefetch code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c024000offcore_response.all_pf_code_rd.llc_hit.snoop_misscacheCounts prefetch code reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c024000offcore_response.all_pf_data_rd.llc_hit.any_responsecacheCounts all prefetch data reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c009000offcore_response.all_pf_data_rd.llc_hit.snoop_misscacheCounts prefetch data reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c009000offcore_response.all_pf_rfo.llc_hit.any_responsecacheCounts all prefetch RFOs that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c012000offcore_response.all_pf_rfo.llc_hit.hitm_other_corecacheCounts prefetch RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c012000offcore_response.all_pf_rfo.llc_hit.hit_other_core_no_fwdcacheCounts prefetch RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c012000offcore_response.all_pf_rfo.llc_hit.no_snoop_neededcacheCounts prefetch RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c012000offcore_response.all_pf_rfo.llc_hit.snoop_misscacheCounts prefetch RFOs that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c012000offcore_response.all_reads.any_responsecacheCounts all data/code/rfo references (demand & prefetch) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x000107F700offcore_response.all_reads.llc_hit.hitm_other_corecacheCounts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c03f700offcore_response.all_reads.llc_hit.hit_other_core_no_fwdcacheCounts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c03f700offcore_response.all_reads.llc_hit.no_snoop_neededcacheCounts data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c03f700offcore_response.all_reads.llc_hit.snoop_misscacheCounts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c03f700offcore_response.all_rfo.any_responsecacheCounts all demand & prefetch prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x0001012200offcore_response.all_rfo.llc_hit.hitm_other_corecacheCounts demand & prefetch RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c012200offcore_response.all_rfo.llc_hit.hit_other_core_no_fwdcacheCounts demand & prefetch RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c012200offcore_response.all_rfo.llc_hit.snoop_misscacheCounts demand & prefetch RFOs that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c012200offcore_response.corewb.any_responsecacheOFFCORE_RESPONSE.COREWB.ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000800offcore_response.data_in.any_responsecacheREQUEST = DATA_INTO_CORE and RESPONSE = ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1043300offcore_response.demand_code_rd.llc_hit.hitm_other_corecacheCounts demand code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c000400offcore_response.demand_code_rd.llc_hit.hit_other_core_no_fwdcacheCounts demand code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c000400offcore_response.demand_code_rd.llc_hit.snoop_misscacheCounts demand code reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c000400offcore_response.demand_data_rd.any_responsecacheCounts all demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x0001000100offcore_response.demand_data_rd.llc_hit.snoop_misscacheCounts demand data reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c000100offcore_response.demand_rfo.any_responsecacheCounts all demand rfo's event=0xb7,period=100003,umask=0x1,offcore_rsp=0x0001000200offcore_response.demand_rfo.llc_hit.hit_other_core_no_fwdcacheCounts demand data writes (RFOs) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c000200offcore_response.demand_rfo.llc_hit.snoop_misscacheCounts demand data writes (RFOs) that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c000200offcore_response.demand_rfo.llc_hit_m.hitmcacheREQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_M and SNOOP = HITMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000200offcore_response.other.portio_mmio_uccacheCounts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accessesevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x238040800000offcore_response.pf_ifetch.any_responsecacheREQUEST = PF_RFO and RESPONSE = ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000offcore_response.pf_l2_code_rd.llc_hit.hitm_other_corecacheCounts prefetch (that bring data to L2) code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c004000offcore_response.pf_l2_code_rd.llc_hit.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c004000offcore_response.pf_l2_code_rd.llc_hit.no_snoop_neededcacheCounts prefetch (that bring data to L2) code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c004000offcore_response.pf_l2_code_rd.llc_hit.snoop_misscacheCounts prefetch (that bring data to L2) code reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c004000offcore_response.pf_l2_data_rd.llc_hit.any_responsecacheCounts all prefetch (that bring data to L2) data reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c001000offcore_response.pf_l2_rfo.llc_hit.any_responsecacheCounts all prefetch (that bring data to L2) RFOs that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c002000offcore_response.pf_l2_rfo.llc_hit.hitm_other_corecacheCounts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c002000offcore_response.pf_l2_rfo.llc_hit.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c002000offcore_response.pf_l2_rfo.llc_hit.no_snoop_neededcacheCounts prefetch (that bring data to L2) RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c002000offcore_response.pf_l2_rfo.llc_hit.snoop_misscacheCounts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c002000offcore_response.pf_llc_code_rd.llc_hit.hitm_other_corecacheCounts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c020000offcore_response.pf_llc_code_rd.llc_hit.hit_other_core_no_fwdcacheCounts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c020000offcore_response.pf_llc_code_rd.llc_hit.no_snoop_neededcacheCounts prefetch (that bring data to LLC only) code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c020000offcore_response.pf_llc_code_rd.llc_hit.snoop_misscacheCounts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c020000offcore_response.pf_llc_data_rd.llc_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) data reads that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c008000offcore_response.pf_llc_rfo.llc_hit.any_responsecacheCounts all prefetch (that bring data to LLC only) RFOs that hit in the LLCevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c010000offcore_response.pf_llc_rfo.llc_hit.hitm_other_corecacheCounts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c010000offcore_response.pf_llc_rfo.llc_hit.hit_other_core_no_fwdcacheCounts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c010000offcore_response.pf_llc_rfo.llc_hit.no_snoop_neededcacheCounts prefetch (that bring data to LLC only) RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c010000offcore_response.pf_llc_rfo.llc_hit.snoop_misscacheCounts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoops sent to sibling cores return clean responseevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c010000offcore_response.pf_l_data_rd.any_responsecacheREQUEST = PF_LLC_DATA_RD and RESPONSE = ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008000offcore_response.pf_l_ifetch.any_responsecacheREQUEST = PF_LLC_IFETCH and RESPONSE = ANY_RESPONSEevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1020000idq.ms_cyclesfrontendCycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busyevent=0x79,cmask=1,period=2000003,umask=0x3000This event counts cycles during which the microcode sequencer assisted the front-end in delivering uops.  Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder.  Using other instructions, if possible, will usually improve performance.  See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual for more informationoffcore_response.all_pf_code_rd.llc_miss.drammemoryCounts all prefetch code reads that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040024000offcore_response.all_pf_data_rd.llc_miss.drammemoryCounts all prefetch data reads that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040009000offcore_response.all_pf_rfo.llc_miss.drammemoryCounts all prefetch RFOs that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040012000offcore_response.all_rfo.llc_miss.drammemoryCounts all demand & prefetch RFOs that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040012200offcore_response.any_request.llc_miss_local.drammemoryREQUEST = ANY_REQUEST and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f80408fff00This event counts any requests that miss the LLC where the data was returned from local DRAMoffcore_response.data_in_socket.llc_miss.local_drammemoryCounts LLC replacementsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x6004001b300This event counts all data requests (demand/prefetch data reads and demand data writes (RFOs) that miss the LLC  where the data is returned from local DRAMoffcore_response.data_in_socket.llc_miss_local.any_llc_hitmemoryREQUEST = DATA_IN_SOCKET and RESPONSE = LLC_MISS_LOCAL and SNOOP = ANY_LLC_HITevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x17004001b300offcore_response.demand_ifetch.llc_miss_local.drammemoryREQUEST = DEMAND_IFETCH and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f8040000400offcore_response.demand_rfo.llc_miss.drammemoryCounts demand data writes (RFOs) that miss the LLC and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040000200offcore_response.pf_data_rd.llc_miss_local.drammemoryREQUEST = PF_DATA_RD and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f8040001000offcore_response.pf_ifetch.llc_miss_local.drammemoryREQUEST = PF_RFO and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f8040004000offcore_response.pf_l2_code_rd.llc_miss.drammemoryCounts all prefetch (that bring data to L2) code reads that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040004000offcore_response.pf_l2_data_rd.llc_miss.drammemoryCounts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040001000offcore_response.pf_l2_rfo.llc_miss.drammemoryCounts all prefetch (that bring data to L2) RFOs that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040002000offcore_response.pf_llc_code_rd.llc_miss.drammemoryCounts all prefetch (that bring data to LLC only) code reads that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040020000offcore_response.pf_llc_data_rd.llc_miss.drammemoryCounts all prefetch (that bring data to LLC only) data reads that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040008000offcore_response.pf_llc_rfo.llc_miss.drammemoryCounts all prefetch (that bring data to LLC only) RFOs that miss the LLC  and the data returned from dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x30040010000offcore_response.pf_l_data_rd.llc_miss_local.drammemoryREQUEST = PF_LLC_DATA_RD and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f8040008000offcore_response.pf_l_ifetch.llc_miss_local.drammemoryREQUEST = PF_LLC_IFETCH and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAMevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f8040020000page_walks.llc_missmemoryNumber of any page walk that had a miss in LLC. Does not necessary cause a SUSPENDevent=0xbe,period=100003,umask=0x100br_inst_retired.conditionalpipelineConditional branch instructions retired. (Precise Event - PEBS) (Precise event)event=0xc4,period=400009,umask=0x100br_inst_retired.near_callpipelineDirect and indirect near call instructions retired. (Precise Event - PEBS) (Precise event)event=0xc4,period=100007,umask=0x200br_inst_retired.near_call_r3pipelineDirect and indirect macro near call instructions retired (captured in ring 3). (Precise Event - PEBS) (Precise event)event=0xc4,period=100007,umask=0x200br_inst_retired.near_returnpipelineReturn instructions retired. (Precise Event - PEBS) (Precise event)event=0xc4,period=100007,umask=0x800br_inst_retired.near_takenpipelineTaken branch instructions retired. (Precise Event - PEBS) (Precise event)event=0xc4,period=400009,umask=0x2000br_misp_retired.conditionalpipelineMispredicted conditional branch instructions retired. (Precise Event - PEBS) (Precise event)event=0xc5,period=400009,umask=0x100br_misp_retired.near_callpipelineDirect and indirect mispredicted near call instructions retired. (Precise Event - PEBS) (Precise event)event=0xc5,period=100007,umask=0x200br_misp_retired.not_takenpipelineMispredicted not taken branch instructions retired.(Precise Event - PEBS) (Precise event)event=0xc5,period=400009,umask=0x1000br_misp_retired.takenpipelineMispredicted taken branch instructions retired. (Precise Event - PEBS) (Precise event)event=0xc5,period=400009,umask=0x2000ld_blocks.store_forwardpipelineCases when loads get true Block-on-Store blocking code preventing store forwardingevent=0x3,period=100003,umask=0x200This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load.  The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store.  See the table of not supported store forwards in the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual.  The penalty for blocked store forwarding is that the load must wait for the store to complete before it can be issuedpartial_rat_stalls.flags_merge_uop_cyclespipelinePerformance sensitive flags-merging uops added by Sandy Bridge u-archevent=0x59,cmask=1,period=2000003,umask=0x2000This event counts the number of cycles spent executing performance-sensitive flags-merging uops. For example, shift CL (merge_arith_flags). For more details, See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manualpartial_rat_stalls.slow_lea_windowpipelineCycles with at least one slow LEA uop being allocatedevent=0x59,period=2000003,umask=0x4000This event counts the number of cycles with at least one slow LEA uop being allocated. A uop is generally considered as slow LEA if it has three sources (for example, two sources and immediate) regardless of whether it is a result of LEA instruction or not. Examples of the slow LEA uop are or uops with base, index, and offset source operands using base and index reqisters, where base is EBR/RBP/R13, using RIP relative or 16-bit addressing modes. See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual for more details about slow LEA instructionsuops_retired.allpipelineActually retired uops. (Precise Event - PEBS) (Precise event)event=0xc2,period=2000003,umask=0x100This event counts the number of micro-ops retired. (Precise Event) (Precise event)uops_retired.retire_slotspipelineRetirement slots used. (Precise Event - PEBS) (Precise event)event=0xc2,period=2000003,umask=0x200This event counts the number of retirement slots used each cycle.  There are potentially 4 slots that can be used each cycle - meaning, 4 micro-ops or 4 instructions could retire each cycle.  This event is used in determining the 'Retiring' category of the Top-Down pipeline slots characterization. (Precise Event - PEBS) (Precise event)mem_load_l3_miss_retired.remote_pmmcacheRetired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all cachesevent=0xd3,period=100007,umask=0x1000Counts retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3mem_load_retired.local_pmmcacheRetired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches  Supports address when precise (Precise event)event=0xd1,period=1000003,umask=0x8000Counts retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3  Supports address when precise (Precise event)ocr.demand_data_rd.local_socket_pmmotherCounts demand data reads that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Clusterevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x700C0000100ocr.demand_data_rd.pmmotherCounts demand data reads that were supplied by PMMevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x703C0000100ocr.demand_data_rd.remote_pmmotherCounts demand data reads that were supplied by PMM attached to another socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x70300000100ocr.reads_to_core.local_socket_pmmotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode.  In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Clusterevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x700C0447700ocr.reads_to_core.remote_pmmotherCounts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to another socketevent=0x2a,period=100003,umask=0x1,offcore_rsp=0x70300447700amx_ops_retired.bf16pipelineAMX retired arithmetic BF16 operationsevent=0xce,period=1000003,umask=0x200Number of AMX-based retired arithmetic bfloat16 (BF16) floating-point operations. Counts TDPBF16PS FP instructions. SW to use operation multiplier of 4amx_ops_retired.int8pipelineAMX retired arithmetic integer 8-bit operationsevent=0xce,period=1000003,umask=0x100Number of AMX-based retired arithmetic integer operations of 8-bit width source operands. Counts TDPB[SS,UU,US,SU]D instructions. SW should use operation multiplier of 8unc_iio_bandwidth_out.part0_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x3001unc_iio_bandwidth_out.part1_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x3101unc_iio_bandwidth_out.part2_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x3201unc_iio_bandwidth_out.part3_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x3301unc_iio_bandwidth_out.part4_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x3401unc_iio_bandwidth_out.part5_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x3501unc_iio_bandwidth_out.part6_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x3601unc_iio_bandwidth_out.part7_freerununcore ioFree running counter that increments for every 32 bytes of data sent from the IO agent to the SOCevent=0xff,umask=0x3701core_reject_l2q.allcacheCounts the number of request that were not accepted into the L2Q because the L2Q is FULLevent=0x31,period=20000300Counts the number of (demand and L1 prefetchers) core requests rejected by the L2Q due to a full or nearly full w condition which likely indicates back pressure from L2Q.  It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link.  The L2Q may also reject transactions  from a core to insure fairness between cores, or to delay a core?s dirty eviction when the address conflicts incoming external snoops.  (Note that L2 prefetcher requests that are dropped are not counted by this event.)fetch_stall.icache_fill_pending_cyclescacheCycles code-fetch stalled due to an outstanding ICache missevent=0x86,period=200003,umask=0x400Counts cycles that fetch is stalled due to an outstanding ICache miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ICache miss.  Note: this event is not the same as the total number of cycles spent retrieving instruction cache lines from the memory hierarchy.
Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes.  This will include cycles due to an ITLB miss, ICache miss and other eventsl2_reject_xq.allcacheCounts the number of request from the L2 that were not accepted into the XQevent=0x30,period=20000300This event counts the number of demand and prefetch transactions that the L2 XQ rejects due to a full or near full condition which likely indicates back pressure from the IDI link. The XQ may reject transactions from the L2Q (non-cacheable requests), BBS (L2 misses) and WOB (L2 write-back victims)longest_lat_cache.misscacheL2 cache request missesevent=0x2e,period=200003,umask=0x4100This event counts the total number of L2 cache references and the number of L2 cache misses respectivelylongest_lat_cache.referencecacheL2 cache requests from this coreevent=0x2e,period=200003,umask=0x4f00This event counts requests originating from the core that references a cache line in the L2 cachemem_uops_retired.all_loadscacheAll Loadsevent=0x4,period=200003,umask=0x4000This event counts the number of load ops retiredmem_uops_retired.all_storescacheAll Storesevent=0x4,period=200003,umask=0x8000This event counts the number of store ops retiredmem_uops_retired.hitmcacheCross core or cross module hitm (Precise event)event=0x4,period=200003,umask=0x2000This event counts the number of load ops retired that got data from the other core or from the other module (Precise event)mem_uops_retired.l1_miss_loadscacheLoads missed L1event=0x4,period=200003,umask=0x100This event counts the number of load ops retired that miss in L1 Data cache. Note that prefetch misses will not be countedmem_uops_retired.l2_hit_loadscacheLoads hit L2 (Precise event)event=0x4,period=200003,umask=0x200This event counts the number of load ops retired that hit in the L2 (Precise event)mem_uops_retired.l2_miss_loadscacheLoads missed L2 (Precise event)event=0x4,period=100007,umask=0x400This event counts the number of load ops retired that miss in the L2 (Precise event)mem_uops_retired.utlb_misscacheLoads missed UTLBevent=0x4,period=200003,umask=0x1000This event counts the number of load ops retired that had UTLB missoffcore_responsecacheOffcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transactionevent=0xb7,period=100007,umask=0x100Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transactionoffcore_response.any_code_rd.any_responsecacheCounts any code reads (demand & prefetch) that have any response typeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001004400offcore_response.any_code_rd.l2_miss.anycacheCounts any code reads (demand & prefetch) that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000004400offcore_response.any_code_rd.l2_miss.hitm_other_corecacheCounts any code reads (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000004400offcore_response.any_code_rd.l2_miss.hit_other_core_no_fwdcacheCounts any code reads (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000004400offcore_response.any_code_rd.l2_miss.snoop_misscacheCounts any code reads (demand & prefetch) that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000004400offcore_response.any_data_rd.any_responsecacheCounts any data read (demand & prefetch) that have any response typeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001309100offcore_response.any_data_rd.l2_miss.anycacheCounts any data read (demand & prefetch) that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000309100offcore_response.any_data_rd.l2_miss.hitm_other_corecacheCounts any data read (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000309100offcore_response.any_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts any data read (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000309100offcore_response.any_data_rd.l2_miss.snoop_misscacheCounts any data read (demand & prefetch) that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000309100offcore_response.any_request.any_responsecacheCounts any request that have any response typeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001800800offcore_response.any_request.l2_miss.hitm_other_corecacheCounts any request that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000800800offcore_response.any_request.l2_miss.hit_other_core_no_fwdcacheCounts any request that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000800800offcore_response.any_request.l2_miss.snoop_misscacheCounts any request that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000800800offcore_response.any_rfo.any_responsecacheCounts any rfo reads (demand & prefetch) that have any response typeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001002200offcore_response.any_rfo.l2_miss.anycacheCounts any rfo reads (demand & prefetch) that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000002200offcore_response.any_rfo.l2_miss.hitm_other_corecacheCounts any rfo reads (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000002200offcore_response.any_rfo.l2_miss.hit_other_core_no_fwdcacheCounts any rfo reads (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000002200offcore_response.any_rfo.l2_miss.snoop_misscacheCounts any rfo reads (demand & prefetch) that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000002200offcore_response.corewb.l2_miss.anycacheCounts writeback (modified to exclusive) that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000000800offcore_response.corewb.l2_miss.no_snoop_neededcacheCounts writeback (modified to exclusive) that miss L2 with no details on snoop-related informationevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x008000000800offcore_response.demand_code_rd.any_responsecacheCounts demand and DCU prefetch instruction cacheline that have any response typeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000400offcore_response.demand_code_rd.l2_miss.anycacheCounts demand and DCU prefetch instruction cacheline that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000000400offcore_response.demand_code_rd.l2_miss.hit_other_core_no_fwdcacheCounts demand and DCU prefetch instruction cacheline that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000000400offcore_response.demand_code_rd.l2_miss.snoop_misscacheCounts demand and DCU prefetch instruction cacheline that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000400offcore_response.demand_code_rd.outstandingcacheCounts demand and DCU prefetch instruction cacheline that are are outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000400offcore_response.demand_data_rd.any_responsecacheCounts demand and DCU prefetch data read that have any response typeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001000100offcore_response.demand_data_rd.l2_miss.anycacheCounts demand and DCU prefetch data read that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000000100offcore_response.demand_data_rd.l2_miss.hitm_other_corecacheCounts demand and DCU prefetch data read that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000100offcore_response.demand_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts demand and DCU prefetch data read that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000000100offcore_response.demand_data_rd.l2_miss.snoop_misscacheCounts demand and DCU prefetch data read that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000100offcore_response.demand_data_rd.outstandingcacheCounts demand and DCU prefetch data read that are are outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000100offcore_response.demand_rfo.l2_miss.anycacheCounts demand and DCU prefetch RFOs that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000000200offcore_response.demand_rfo.l2_miss.hitm_other_corecacheCounts demand and DCU prefetch RFOs that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000000200offcore_response.demand_rfo.l2_miss.hit_other_core_no_fwdcacheCounts demand and DCU prefetch RFOs that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000000200offcore_response.demand_rfo.l2_miss.snoop_misscacheCounts demand and DCU prefetch RFOs that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000000200offcore_response.demand_rfo.outstandingcacheCounts demand and DCU prefetch RFOs that are are outstanding, per cycle, from the time of the L2 miss to when any response is receivedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x400000000200offcore_response.partial_reads.l2_miss.anycacheCounts demand reads of partial cache lines (including UC and WC) that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000008000offcore_response.partial_writes.l2_miss.anycacheCountsof demand RFO requests to write to partial cache lines that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000010000offcore_response.pf_l1_data_rd.any_responsecacheCounts DCU hardware prefetcher data read that have any response typeevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x000001200000offcore_response.pf_l1_data_rd.l2_miss.anycacheCounts DCU hardware prefetcher data read that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000200000offcore_response.pf_l1_data_rd.l2_miss.hitm_other_corecacheCounts DCU hardware prefetcher data read that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000200000offcore_response.pf_l1_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts DCU hardware prefetcher data read that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000200000offcore_response.pf_l1_data_rd.l2_miss.snoop_misscacheCounts DCU hardware prefetcher data read that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000200000offcore_response.pf_l2_code_rd.l2_miss.anycacheCounts code reads generated by L2 prefetchers that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000004000offcore_response.pf_l2_code_rd.l2_miss.hit_other_core_no_fwdcacheCounts code reads generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000004000offcore_response.pf_l2_code_rd.l2_miss.snoop_misscacheCounts code reads generated by L2 prefetchers that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000004000offcore_response.pf_l2_data_rd.l2_miss.anycacheCounts data cacheline reads generated by L2 prefetchers that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000001000offcore_response.pf_l2_data_rd.l2_miss.hitm_other_corecacheCounts data cacheline reads generated by L2 prefetchers that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000001000offcore_response.pf_l2_data_rd.l2_miss.hit_other_core_no_fwdcacheCounts data cacheline reads generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000001000offcore_response.pf_l2_data_rd.l2_miss.snoop_misscacheCounts data cacheline reads generated by L2 prefetchers that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000001000offcore_response.pf_l2_rfo.l2_miss.anycacheCounts RFO requests generated by L2 prefetchers that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000002000offcore_response.pf_l2_rfo.l2_miss.hitm_other_corecacheCounts RFO requests generated by L2 prefetchers that hit in the other module where modified copies were found in other core's L1 cacheevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x100000002000offcore_response.pf_l2_rfo.l2_miss.hit_other_core_no_fwdcacheCounts RFO requests generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwardedevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x040000002000offcore_response.pf_l2_rfo.l2_miss.snoop_misscacheCounts RFO requests generated by L2 prefetchers that miss L2 with a snoop miss responseevent=0xb7,period=100007,umask=0x1,offcore_rsp=0x020000002000offcore_response.streaming_stores.l2_miss.anycacheCounts streaming store that miss L2event=0xb7,period=100007,umask=0x1,offcore_rsp=0x168000480000rehabq.any_ldcacheAny reissued load uopsevent=0x3,period=200003,umask=0x4000This event counts the number of load uops reissued from Rehabqrehabq.any_stcacheAny reissued store uopsevent=0x3,period=200003,umask=0x8000This event counts the number of store uops reissued from Rehabqrehabq.ld_block_std_notreadycacheLoads blocked due to store data not readyevent=0x3,period=200003,umask=0x200This event counts the cases where a forward was technically possible, but did not occur because the store data was not available at the right timerehabq.ld_block_st_forwardcacheLoads blocked due to store forward restriction (Precise event)event=0x3,period=200003,umask=0x100This event counts the number of retired loads that were prohibited from receiving forwarded data from the store because of address mismatch (Precise event)rehabq.ld_splitscacheLoad uops that split cache line boundary (Precise event)event=0x3,period=200003,umask=0x800This event counts the number of retire loads that experienced cache line boundary splits (Precise event)rehabq.lockcacheUops with lock semanticsevent=0x3,period=200003,umask=0x1000This event counts the number of retired memory operations with lock semantics. These are either implicit locked instructions such as the XCHG instruction or instructions with an explicit LOCK prefix (0xF0)rehabq.sta_fullcacheStore address buffer fullevent=0x3,period=200003,umask=0x2000This event counts the number of retired stores that are delayed because there is not a store address buffer availablerehabq.st_splitscacheStore uops that split cache line boundaryevent=0x3,period=200003,umask=0x400This event counts the number of retire stores that experienced cache line boundary splitsmachine_clears.fp_assistfloating pointStalls due to FP assistsevent=0xc3,period=200003,umask=0x400This event counts the number of times that pipeline stalled due to FP operations needing assistsbaclears.allfrontendCounts the number of baclearsevent=0xe6,period=200003,umask=0x100The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end.  The BACLEARS.ANY event counts the number of baclears for any type of branchbaclears.condfrontendCounts the number of JCC baclearsevent=0xe6,period=200003,umask=0x1000The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end.  The BACLEARS.COND event counts the number of JCC (Jump on Conditional Code) baclearsbaclears.returnfrontendCounts the number of RETURN baclearsevent=0xe6,period=200003,umask=0x800The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end.  The BACLEARS.RETURN event counts the number of RETURN baclearsdecode_restriction.predecode_wrongfrontendCounts the number of times a decode restriction reduced the decode throughput due to wrong instruction length predictionevent=0xe9,period=200003,umask=0x100Counts the number of times a decode restriction reduced the decode throughput due to wrong instruction length predictionicache.accessesfrontendInstruction fetchesevent=0x80,period=200003,umask=0x300This event counts all instruction fetches, not including most uncacheable
fetchesicache.hitfrontendInstruction fetches from Icacheevent=0x80,period=200003,umask=0x100This event counts all instruction fetches from the instruction cacheicache.missesfrontendIcache missevent=0x80,period=200003,umask=0x200This event counts all instruction fetches that miss the Instruction cache or produce memory requests. This includes uncacheable fetches. An instruction fetch miss is counted only once and not once for every cycle it is outstandingms_decoded.ms_entryfrontendCounts the number of times entered into a ucode flow in the FEC.  Includes inserted flows due to front-end detected faults or assists.  Speculative countevent=0xe7,period=200003,umask=0x100Counts the number of times the MSROM starts a flow of UOPS. It does not count every time a UOP is read from the microcode ROM.  The most common case that this counts is when a micro-coded instruction is encountered by the front end of the machine.  Other cases include when an instruction encounters a fault, trap, or microcode assist of any sort.  The event will count MSROM startups for UOPS that are speculative, and subsequently cleared by branch mispredict or machine clear.  Background: UOPS are produced by two mechanisms.  Either they are generated by hardware that decodes instructions into UOPS, or they are delivered by a ROM (called the MSROM) that holds UOPS associated with a specific instruction.  MSROM UOPS might also be delivered in response to some condition such as a fault or other exceptional condition.  This event is an excellent mechanism for detecting instructions that require the use of MSROM instructionsmachine_clears.memory_orderingmemoryStalls due to Memory orderingevent=0xc3,period=200003,umask=0x200This event counts the number of times that pipeline was cleared due to memory ordering issuesfetch_stall.allotherCycles code-fetch stalled due to any reasonevent=0x86,period=200003,umask=0x3f00Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes.  This will include cycles due to an ITLB miss, ICache miss and other eventsfetch_stall.itlb_fill_pending_cyclesotherCycles code-fetch stalled due to an outstanding ITLB missevent=0x86,period=200003,umask=0x200Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss.  Note: this event is not the same as page walk cycles to retrieve an instruction translationbr_inst_retired.all_branchespipelineCounts the number of branch instructions retired.. (Precise event)event=0xc4,period=20000300ALL_BRANCHES counts the number of any branch instructions retired.  Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_inst_retired.all_taken_branchespipelineCounts the number of taken branch instructions retired (Must be precise)event=0xc4,period=200003,umask=0x8000ALL_TAKEN_BRANCHES counts the number of all taken branch instructions retired.  Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Must be precise)br_inst_retired.callpipelineCounts the number of near CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xf900CALL counts the number of near CALL branch instructions retired.  Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_inst_retired.far_branchpipelineCounts the number of far branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xbf00FAR counts the number of far branch instructions retired.  Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_inst_retired.ind_callpipelineCounts the number of near indirect CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xfb00IND_CALL counts the number of near indirect CALL branch instructions retired.  Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_inst_retired.jccpipelineCounts the number of JCC branch instructions retired (Precise event)event=0xc4,period=200003,umask=0x7e00JCC counts the number of conditional branch (JCC) instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_inst_retired.non_return_indpipelineCounts the number of near indirect JMP and near indirect CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xeb00NON_RETURN_IND counts the number of near indirect JMP and near indirect CALL branch instructions retired.  Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_inst_retired.rel_callpipelineCounts the number of near relative CALL branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xfd00REL_CALL counts the number of near relative CALL branch instructions retired.  Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_inst_retired.returnpipelineCounts the number of near RET branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xf700RETURN counts the number of near RET branch instructions retired.  Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_inst_retired.taken_jccpipelineCounts the number of taken JCC branch instructions retired (Precise event)event=0xc4,period=200003,umask=0xfe00TAKEN_JCC counts the number of taken conditional branch (JCC) instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event)br_misp_retired.all_branchespipelineCounts the number of mispredicted branch instructions retired (Precise event)event=0xc5,period=20000300ALL_BRANCHES counts the number of any mispredicted branch instructions retired. This umask is an architecturally defined event. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa.  When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event)br_misp_retired.ind_callpipelineCounts the number of mispredicted near indirect CALL branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xfb00IND_CALL counts the number of mispredicted near indirect CALL branch instructions retired.  This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa.  When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event)br_misp_retired.jccpipelineCounts the number of mispredicted JCC branch instructions retired (Precise event)event=0xc5,period=200003,umask=0x7e00JCC counts the number of mispredicted conditional branches (JCC) instructions retired.  This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa.  When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event)br_misp_retired.non_return_indpipelineCounts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xeb00NON_RETURN_IND counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired.  This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa.  When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event)br_misp_retired.returnpipelineCounts the number of mispredicted near RET branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xf700RETURN counts the number of mispredicted near RET branch instructions retired.  This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa.  When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event)br_misp_retired.taken_jccpipelineCounts the number of mispredicted taken JCC branch instructions retired (Precise event)event=0xc5,period=200003,umask=0xfe00TAKEN_JCC counts the number of mispredicted taken conditional branch (JCC) instructions retired.  This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa.  When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event)cpu_clk_unhalted.corepipelineFixed Counter: Counts the number of unhalted core clock cyclesevent=0x3c,period=200000300Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios.  The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. In systems with a constant core frequency, this event can give you a measurement of the elapsed time while the core was not in halt state by dividing the event count by the core frequency. This event is architecturally defined and is a designated fixed counter.  CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.CORE_P use the core frequency which may change from time to time.  CPU_CLK_UNHALTE.REF_TSC and CPU_CLK_UNHALTED.REF are not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time.  The fixed events are CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.REF_TSC and the programmable events are CPU_CLK_UNHALTED.CORE_P and CPU_CLK_UNHALTED.REFcpu_clk_unhalted.core_ppipelineCore cycles when core is not haltedevent=0x3c,period=200000300This event counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time to time. For this reason this event may have a changing ratio with regards to timecpu_clk_unhalted.refpipelineReference cycles when core is not haltedevent=0x0,umask=0x03,period=200000300This event counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time. This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the timecpu_clk_unhalted.ref_tscpipelineFixed Counter: Counts the number of unhalted reference clock cyclesevent=0,period=2000003,umask=0x300Counts the number of reference cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios.  The core frequency may change from time. This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time.  Divide this event count by core frequency to determine the elapsed time while the core was not in halt state.  Divide this event count by core frequency to determine the elapsed time while the core was not in halt state.  This event is architecturally defined and is a designated fixed counter.  CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.CORE_P use the core frequency which may change from time to time.  CPU_CLK_UNHALTE.REF_TSC and CPU_CLK_UNHALTED.REF are not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time.  The fixed events are CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.REF_TSC and the programmable events are CPU_CLK_UNHALTED.CORE_P and CPU_CLK_UNHALTED.REFcycles_div_busy.allpipelineCycles the divider is busy.  Does not imply a stall waiting for the dividerevent=0xcd,period=2000003,umask=0x100Cycles the divider is busy.This event counts the cycles when the divide unit is unable to accept a new divide UOP because it is busy processing a previously dispatched UOP. The cycles will be counted irrespective of whether or not another divide UOP is waiting to enter the divide unit (from the RS). This event might count cycles while a divide is in progress even if the RS is empty.  The divide instruction is one of the longest latency instructions in the machine.  Hence, it has a special event associated with it to help determine if divides are delaying the retirement of instructionsinst_retired.anypipelineFixed Counter: Counts the number of instructions retiredevent=0xc0,period=200000300This event counts the number of instructions that retire.  For instructions that consist of multiple micro-ops, this event counts exactly once, as the last micro-op of the instruction retires.  The event continues counting while instructions retire, including during interrupt service routines caused by hardware interrupts, faults or traps.  Background: Modern microprocessors employ extensive pipelining and speculative techniques.  Since sometimes an instruction is started but never completed, the notion of "retirement" is introduced.  A retired instruction is one that commits its states. Or stated differently, an instruction might be abandoned at some point. No instruction is truly finished until it retires.  This counter measures the number of completed instructions.  The fixed event is INST_RETIRED.ANY and the programmable event is INST_RETIRED.ANY_Pinst_retired.any_ppipelineInstructions retiredevent=0xc0,period=200000300This event counts the number of instructions that retire execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlersmachine_clears.allpipelineCounts all machine clearsevent=0xc3,period=200003,umask=0x800Machine clears happen when something happens in the machine that causes the hardware to need to take special care to get the right answer. When such a condition is signaled on an instruction, the front end of the machine is notified that it must restart, so no more instructions will be decoded from the current path.  All instructions "older" than this one will be allowed to finish.  This instruction and all "younger" instructions must be cleared, since they must not be allowed to complete.  Essentially, the hardware waits until the problematic instruction is the oldest instruction in the machine.  This means all older instructions are retired, and all pending stores (from older instructions) are completed.  Then the new path of instructions from the front end are allowed to start into the machine.  There are many conditions that might cause a machine clear (including the receipt of an interrupt, or a trap or a fault).  All those conditions (including but not limited to MACHINE_CLEARS.MEMORY_ORDERING, MACHINE_CLEARS.SMC, and MACHINE_CLEARS.FP_ASSIST) are captured in the ANY event. In addition, some conditions can be specifically counted (i.e. SMC, MEMORY_ORDERING, FP_ASSIST).  However, the sum of SMC, MEMORY_ORDERING, and FP_ASSIST machine clears will not necessarily equal the number of ANYmachine_clears.smcpipelineSelf-Modifying Code detectedevent=0xc3,period=200003,umask=0x100This event counts the number of times that a program writes to a code section. Self-modifying code causes a severe penalty in all Intel? architecture processorsno_alloc_cycles.allpipelineCounts the number of cycles when no uops are allocated for any reasonevent=0xca,period=200003,umask=0x3f00The NO_ALLOC_CYCLES.ALL event counts the number of cycles when the front-end does not provide any instructions to be allocated for any reason. This event indicates the cycles where an allocation stalls occurs, and no UOPS are allocated in that cycleno_alloc_cycles.mispredictspipelineCounts the number of cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted jump to retire.  After the misprediction is detected, the front end will start immediately but the allocate pipe stalls until the mispredictedevent=0xca,period=200003,umask=0x400Counts the number of cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted jump to retire.  After the misprediction is detected, the front end will start immediately but the allocate pipe stalls until the mispredictedno_alloc_cycles.not_deliveredpipelineCounts the number of cycles when no uops are allocated, the IQ is empty, and no other condition is blocking allocationevent=0xca,period=200003,umask=0x5000The NO_ALLOC_CYCLES.NOT_DELIVERED event is used to measure front-end inefficiencies, i.e. when front-end of the machine is not delivering micro-ops to the back-end and the back-end is not stalled. This event can be used to identify if the machine is truly front-end bound.  When this event occurs, it is an indication that the front-end of the machine is operating at less than its theoretical peak performance.  Background: We can think of the processor pipeline as being divided into 2 broader parts: Front-end and Back-end. Front-end is responsible for fetching the instruction, decoding into micro-ops (uops) in machine understandable format and putting them into a micro-op queue to be consumed by back end. The back-end then takes these micro-ops, allocates the required resources.  When all resources are ready, micro-ops are executed. If the back-end is not ready to accept micro-ops from the front-end, then we do not want to count these as front-end bottlenecks.  However, whenever we have bottlenecks in the back-end, we will have allocation unit stalls and eventually forcing the front-end to wait until the back-end is ready to receive more UOPS. This event counts the cycles only when back-end is requesting more uops and front-end is not able to provide them. Some examples of conditions that cause front-end efficiencies are: Icache misses, ITLB misses, and decoder restrictions that limit the front-end bandwidthno_alloc_cycles.rat_stallpipelineCounts the number of cycles when no uops are allocated and a RATstall is assertedevent=0xca,period=200003,umask=0x2000no_alloc_cycles.rob_fullpipelineCounts the number of cycles when no uops are allocated and the ROB is full (less than 2 entries available)event=0xca,period=200003,umask=0x100Counts the number of cycles when no uops are allocated and the ROB is full (less than 2 entries available)rs_full_stall.allpipelineCounts the number of cycles the Alloc pipeline is stalled when any one of the RSs (IEC, FPC and MEC) is full. This event is a superset of all the individual RS stall event countsevent=0xcb,period=200003,umask=0x1f00rs_full_stall.mecpipelineCounts the number of cycles and allocation pipeline is stalled and is waiting for a free MEC reservation station entry.  The cycles should be appropriately counted in case of the cracked ops e.g. In case of a cracked load-op, the load portion is sent to Mevent=0xcb,period=200003,umask=0x100Counts the number of cycles and allocation pipeline is stalled and is waiting for a free MEC reservation station entry.  The cycles should be appropriately counted in case of the cracked ops e.g. In case of a cracked load-op, the load portion is sent to Muops_retired.allpipelineMicro-ops retiredevent=0xc2,period=2000003,umask=0x1000This event counts the number of micro-ops retired. The processor decodes complex macro instructions into a sequence of simpler micro-ops. Most instructions are composed of one or two micro-ops. Some instructions are decoded into longer sequences such as repeat instructions, floating point transcendental instructions, and assists. In some cases micro-op sequences are fused or whole instructions are fused into one micro-op. See other UOPS_RETIRED events for differentiating retired fused and non-fused micro-opsuops_retired.mspipelineMSROM micro-ops retiredevent=0xc2,period=2000003,umask=0x100This event counts the number of micro-ops retired that were supplied from MSROMmem_uops_retired.dtlb_miss_loadsvirtual memoryLoads missed DTLB (Precise event)event=0x4,period=200003,umask=0x800This event counts the number of load ops retired that had DTLB miss (Precise event)page_walks.cyclesvirtual memoryTotal cycles for all the page walks. (I-side and D-side)event=0x5,period=200003,umask=0x300This event counts every cycle when a data (D) page walk or instruction (I) page walk is in progress.  Since a pagewalk implies a TLB miss, the approximate cost of a TLB miss can be determined from this eventpage_walks.d_side_cyclesvirtual memoryDuration of D-side page-walks in core cyclesevent=0x5,period=200003,umask=0x100This event counts every cycle when a D-side (walks due to a load) page walk is in progress. Page walk duration divided by number of page walks is the average duration of page-walkspage_walks.d_side_walksvirtual memoryD-side page-walksevent=0x5,edge=1,period=100003,umask=0x100This event counts when a data (D) page walk is completed or started.  Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalkspage_walks.i_side_cyclesvirtual memoryDuration of I-side page-walks in core cyclesevent=0x5,period=200003,umask=0x200This event counts every cycle when a I-side (walks due to an instruction fetch) page walk is in progress. Page walk duration divided by number of page walks is the average duration of page-walkspage_walks.i_side_walksvirtual memoryI-side page-walksevent=0x5,edge=1,period=100003,umask=0x200This event counts when an instruction (I) page walk is completed or started.  Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalkspage_walks.walksvirtual memoryTotal page walks that are completed (I-side and D-side)event=0x5,edge=1,period=100003,umask=0x300This event counts when a data (D) page walk or an instruction (I) page walk is completed or started.  Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalksl2_lines_out.non_silentcacheCounts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3event=0xf2,period=200003,umask=0x200l2_lines_out.silentcacheCounts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared or Exclusive state. A non-threaded eventevent=0xf2,period=200003,umask=0x100offcore_responsecacheOffcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transactionevent=0xb7,period=100003,umask=0x100Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transactionoffcore_response.demand_code_rd.l3_hit.any_snoopcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC01C000400offcore_response.demand_code_rd.l3_hit.snoop_hitmcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001C000400offcore_response.demand_code_rd.l3_hit.snoop_hit_no_fwdcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001C000400offcore_response.demand_code_rd.l3_hit.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001C000400offcore_response.demand_code_rd.l3_hit.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x801C000400offcore_response.demand_code_rd.l3_hit.snoop_not_neededcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001C000400offcore_response.demand_code_rd.l3_hit.spl_hitcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x401C000400offcore_response.demand_code_rd.l3_hit_e.any_snoopcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC008000400offcore_response.demand_code_rd.l3_hit_e.snoop_hitmcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000400offcore_response.demand_code_rd.l3_hit_e.snoop_hit_no_fwdcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000400offcore_response.demand_code_rd.l3_hit_e.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000400offcore_response.demand_code_rd.l3_hit_e.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000400offcore_response.demand_code_rd.l3_hit_e.snoop_not_neededcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000400offcore_response.demand_code_rd.l3_hit_e.spl_hitcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4008000400offcore_response.demand_code_rd.l3_hit_m.any_snoopcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC004000400offcore_response.demand_code_rd.l3_hit_m.snoop_hitmcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000400offcore_response.demand_code_rd.l3_hit_m.snoop_hit_no_fwdcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000400offcore_response.demand_code_rd.l3_hit_m.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000400offcore_response.demand_code_rd.l3_hit_m.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000400offcore_response.demand_code_rd.l3_hit_m.snoop_not_neededcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000400offcore_response.demand_code_rd.l3_hit_m.spl_hitcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4004000400offcore_response.demand_code_rd.l3_hit_s.any_snoopcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC010000400offcore_response.demand_code_rd.l3_hit_s.snoop_hitmcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000400offcore_response.demand_code_rd.l3_hit_s.snoop_hit_no_fwdcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000400offcore_response.demand_code_rd.l3_hit_s.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000400offcore_response.demand_code_rd.l3_hit_s.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000400offcore_response.demand_code_rd.l3_hit_s.snoop_not_neededcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000400offcore_response.demand_code_rd.l3_hit_s.spl_hitcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4010000400offcore_response.demand_code_rd.l4_hit_local_l4.any_snoopcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC040000400offcore_response.demand_code_rd.l4_hit_local_l4.snoop_hitmcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040000400offcore_response.demand_code_rd.l4_hit_local_l4.snoop_hit_no_fwdcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40040000400offcore_response.demand_code_rd.l4_hit_local_l4.snoop_misscacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20040000400offcore_response.demand_code_rd.l4_hit_local_l4.snoop_nonecacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000400offcore_response.demand_code_rd.l4_hit_local_l4.snoop_not_neededcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000400offcore_response.demand_code_rd.l4_hit_local_l4.spl_hitcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4040000400offcore_response.demand_code_rd.supplier_none.any_snoopcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC002000400offcore_response.demand_code_rd.supplier_none.spl_hitcacheCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4002000400offcore_response.demand_data_rd.l3_hit.any_snoopcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC01C000100offcore_response.demand_data_rd.l3_hit.snoop_hitmcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001C000100offcore_response.demand_data_rd.l3_hit.snoop_hit_no_fwdcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001C000100offcore_response.demand_data_rd.l3_hit.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001C000100offcore_response.demand_data_rd.l3_hit.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x801C000100offcore_response.demand_data_rd.l3_hit.snoop_not_neededcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001C000100offcore_response.demand_data_rd.l3_hit.spl_hitcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x401C000100offcore_response.demand_data_rd.l3_hit_e.any_snoopcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC008000100offcore_response.demand_data_rd.l3_hit_e.snoop_hitmcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000100offcore_response.demand_data_rd.l3_hit_e.snoop_hit_no_fwdcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000100offcore_response.demand_data_rd.l3_hit_e.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000100offcore_response.demand_data_rd.l3_hit_e.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000100offcore_response.demand_data_rd.l3_hit_e.snoop_not_neededcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000100offcore_response.demand_data_rd.l3_hit_e.spl_hitcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4008000100offcore_response.demand_data_rd.l3_hit_m.any_snoopcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC004000100offcore_response.demand_data_rd.l3_hit_m.snoop_hitmcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000100offcore_response.demand_data_rd.l3_hit_m.snoop_hit_no_fwdcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000100offcore_response.demand_data_rd.l3_hit_m.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000100offcore_response.demand_data_rd.l3_hit_m.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000100offcore_response.demand_data_rd.l3_hit_m.snoop_not_neededcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000100offcore_response.demand_data_rd.l3_hit_m.spl_hitcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4004000100offcore_response.demand_data_rd.l3_hit_s.any_snoopcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC010000100offcore_response.demand_data_rd.l3_hit_s.snoop_hitmcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000100offcore_response.demand_data_rd.l3_hit_s.snoop_hit_no_fwdcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000100offcore_response.demand_data_rd.l3_hit_s.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000100offcore_response.demand_data_rd.l3_hit_s.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000100offcore_response.demand_data_rd.l3_hit_s.snoop_not_neededcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000100offcore_response.demand_data_rd.l3_hit_s.spl_hitcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4010000100offcore_response.demand_data_rd.l4_hit_local_l4.any_snoopcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC040000100offcore_response.demand_data_rd.l4_hit_local_l4.snoop_hitmcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040000100offcore_response.demand_data_rd.l4_hit_local_l4.snoop_hit_no_fwdcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40040000100offcore_response.demand_data_rd.l4_hit_local_l4.snoop_misscacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20040000100offcore_response.demand_data_rd.l4_hit_local_l4.snoop_nonecacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000100offcore_response.demand_data_rd.l4_hit_local_l4.snoop_not_neededcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000100offcore_response.demand_data_rd.l4_hit_local_l4.spl_hitcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4040000100offcore_response.demand_data_rd.supplier_none.any_snoopcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC002000100offcore_response.demand_data_rd.supplier_none.spl_hitcacheCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4002000100offcore_response.demand_rfo.l3_hit.any_snoopcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC01C000200offcore_response.demand_rfo.l3_hit.snoop_hitmcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001C000200offcore_response.demand_rfo.l3_hit.snoop_hit_no_fwdcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001C000200offcore_response.demand_rfo.l3_hit.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001C000200offcore_response.demand_rfo.l3_hit.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x801C000200offcore_response.demand_rfo.l3_hit.snoop_not_neededcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001C000200offcore_response.demand_rfo.l3_hit.spl_hitcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x401C000200offcore_response.demand_rfo.l3_hit_e.any_snoopcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC008000200offcore_response.demand_rfo.l3_hit_e.snoop_hitmcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008000200offcore_response.demand_rfo.l3_hit_e.snoop_hit_no_fwdcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008000200offcore_response.demand_rfo.l3_hit_e.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008000200offcore_response.demand_rfo.l3_hit_e.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008000200offcore_response.demand_rfo.l3_hit_e.snoop_not_neededcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008000200offcore_response.demand_rfo.l3_hit_e.spl_hitcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4008000200offcore_response.demand_rfo.l3_hit_m.any_snoopcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC004000200offcore_response.demand_rfo.l3_hit_m.snoop_hitmcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004000200offcore_response.demand_rfo.l3_hit_m.snoop_hit_no_fwdcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004000200offcore_response.demand_rfo.l3_hit_m.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004000200offcore_response.demand_rfo.l3_hit_m.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004000200offcore_response.demand_rfo.l3_hit_m.snoop_not_neededcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004000200offcore_response.demand_rfo.l3_hit_m.spl_hitcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4004000200offcore_response.demand_rfo.l3_hit_s.any_snoopcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC010000200offcore_response.demand_rfo.l3_hit_s.snoop_hitmcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010000200offcore_response.demand_rfo.l3_hit_s.snoop_hit_no_fwdcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010000200offcore_response.demand_rfo.l3_hit_s.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010000200offcore_response.demand_rfo.l3_hit_s.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010000200offcore_response.demand_rfo.l3_hit_s.snoop_not_neededcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010000200offcore_response.demand_rfo.l3_hit_s.spl_hitcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4010000200offcore_response.demand_rfo.l4_hit_local_l4.any_snoopcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC040000200offcore_response.demand_rfo.l4_hit_local_l4.snoop_hitmcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040000200offcore_response.demand_rfo.l4_hit_local_l4.snoop_hit_no_fwdcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40040000200offcore_response.demand_rfo.l4_hit_local_l4.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20040000200offcore_response.demand_rfo.l4_hit_local_l4.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040000200offcore_response.demand_rfo.l4_hit_local_l4.snoop_not_neededcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040000200offcore_response.demand_rfo.l4_hit_local_l4.spl_hitcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4040000200offcore_response.demand_rfo.supplier_none.any_snoopcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC002000200offcore_response.demand_rfo.supplier_none.snoop_hitmcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100002000200offcore_response.demand_rfo.supplier_none.snoop_hit_no_fwdcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40002000200offcore_response.demand_rfo.supplier_none.snoop_misscacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20002000200offcore_response.demand_rfo.supplier_none.snoop_nonecacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002000200offcore_response.demand_rfo.supplier_none.snoop_not_neededcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002000200offcore_response.demand_rfo.supplier_none.spl_hitcacheCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4002000200offcore_response.other.l3_hit.any_snoopcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC01C800000offcore_response.other.l3_hit.snoop_hitmcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001C800000offcore_response.other.l3_hit.snoop_hit_no_fwdcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001C800000offcore_response.other.l3_hit.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001C800000offcore_response.other.l3_hit.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x801C800000offcore_response.other.l3_hit.snoop_not_neededcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001C800000offcore_response.other.l3_hit.spl_hitcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x401C800000offcore_response.other.l3_hit_e.any_snoopcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC008800000offcore_response.other.l3_hit_e.snoop_hitmcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100008800000offcore_response.other.l3_hit_e.snoop_hit_no_fwdcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40008800000offcore_response.other.l3_hit_e.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20008800000offcore_response.other.l3_hit_e.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8008800000offcore_response.other.l3_hit_e.snoop_not_neededcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008800000offcore_response.other.l3_hit_e.spl_hitcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4008800000offcore_response.other.l3_hit_m.any_snoopcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC004800000offcore_response.other.l3_hit_m.snoop_hitmcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100004800000offcore_response.other.l3_hit_m.snoop_hit_no_fwdcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40004800000offcore_response.other.l3_hit_m.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20004800000offcore_response.other.l3_hit_m.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8004800000offcore_response.other.l3_hit_m.snoop_not_neededcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004800000offcore_response.other.l3_hit_m.spl_hitcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4004800000offcore_response.other.l3_hit_s.any_snoopcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC010800000offcore_response.other.l3_hit_s.snoop_hitmcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100010800000offcore_response.other.l3_hit_s.snoop_hit_no_fwdcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40010800000offcore_response.other.l3_hit_s.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20010800000offcore_response.other.l3_hit_s.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8010800000offcore_response.other.l3_hit_s.snoop_not_neededcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010800000offcore_response.other.l3_hit_s.spl_hitcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4010800000offcore_response.other.l4_hit_local_l4.any_snoopcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC040800000offcore_response.other.l4_hit_local_l4.snoop_hitmcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040800000offcore_response.other.l4_hit_local_l4.snoop_hit_no_fwdcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x40040800000offcore_response.other.l4_hit_local_l4.snoop_misscacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20040800000offcore_response.other.l4_hit_local_l4.snoop_nonecacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040800000offcore_response.other.l4_hit_local_l4.snoop_not_neededcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040800000offcore_response.other.l4_hit_local_l4.spl_hitcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4040800000offcore_response.other.supplier_none.any_snoopcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC002800000offcore_response.other.supplier_none.spl_hitcacheCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4002800000offcore_response.demand_code_rd.l3_hit.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20001C000400offcore_response.demand_code_rd.l3_hit_e.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200008000400offcore_response.demand_code_rd.l3_hit_m.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200004000400offcore_response.demand_code_rd.l3_hit_s.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200010000400offcore_response.demand_code_rd.l3_miss.any_snoopmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFC40000400offcore_response.demand_code_rd.l3_miss.snoop_hitmmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C40000400offcore_response.demand_code_rd.l3_miss.snoop_hit_no_fwdmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C40000400offcore_response.demand_code_rd.l3_miss.snoop_missmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C40000400offcore_response.demand_code_rd.l3_miss.snoop_nonememoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC40000400offcore_response.demand_code_rd.l3_miss.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x203C40000400offcore_response.demand_code_rd.l3_miss.snoop_not_neededmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C40000400offcore_response.demand_code_rd.l3_miss.spl_hitmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x7C40000400offcore_response.demand_code_rd.l3_miss_local_dram.any_snoopmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC400000400offcore_response.demand_code_rd.l3_miss_local_dram.spl_hitmemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4400000400offcore_response.demand_code_rd.l4_hit_local_l4.snoop_non_drammemoryCounts all demand code readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040000400offcore_response.demand_data_rd.l3_hit.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20001C000100offcore_response.demand_data_rd.l3_hit_e.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200008000100offcore_response.demand_data_rd.l3_hit_m.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200004000100offcore_response.demand_data_rd.l3_hit_s.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200010000100offcore_response.demand_data_rd.l3_miss.any_snoopmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFC40000100offcore_response.demand_data_rd.l3_miss.snoop_hitmmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C40000100offcore_response.demand_data_rd.l3_miss.snoop_hit_no_fwdmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C40000100offcore_response.demand_data_rd.l3_miss.snoop_missmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C40000100offcore_response.demand_data_rd.l3_miss.snoop_nonememoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC40000100offcore_response.demand_data_rd.l3_miss.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x203C40000100offcore_response.demand_data_rd.l3_miss.snoop_not_neededmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C40000100offcore_response.demand_data_rd.l3_miss.spl_hitmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x7C40000100offcore_response.demand_data_rd.l3_miss_local_dram.any_snoopmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC400000100offcore_response.demand_data_rd.l3_miss_local_dram.spl_hitmemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4400000100offcore_response.demand_data_rd.l4_hit_local_l4.snoop_non_drammemoryCounts demand data readsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040000100offcore_response.demand_rfo.l3_hit.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20001C000200offcore_response.demand_rfo.l3_hit_e.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200008000200offcore_response.demand_rfo.l3_hit_m.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200004000200offcore_response.demand_rfo.l3_hit_s.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200010000200offcore_response.demand_rfo.l3_miss.any_snoopmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFC40000200offcore_response.demand_rfo.l3_miss.snoop_hitmmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C40000200offcore_response.demand_rfo.l3_miss.snoop_hit_no_fwdmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C40000200offcore_response.demand_rfo.l3_miss.snoop_missmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C40000200offcore_response.demand_rfo.l3_miss.snoop_nonememoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC40000200offcore_response.demand_rfo.l3_miss.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x203C40000200offcore_response.demand_rfo.l3_miss.snoop_not_neededmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C40000200offcore_response.demand_rfo.l3_miss.spl_hitmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x7C40000200offcore_response.demand_rfo.l3_miss_local_dram.any_snoopmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC400000200offcore_response.demand_rfo.l3_miss_local_dram.snoop_hitmmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400000200offcore_response.demand_rfo.l3_miss_local_dram.snoop_hit_no_fwdmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400000200offcore_response.demand_rfo.l3_miss_local_dram.snoop_missmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20400000200offcore_response.demand_rfo.l3_miss_local_dram.snoop_nonememoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8400000200offcore_response.demand_rfo.l3_miss_local_dram.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400000200offcore_response.demand_rfo.l3_miss_local_dram.snoop_not_neededmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400000200offcore_response.demand_rfo.l3_miss_local_dram.spl_hitmemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4400000200offcore_response.demand_rfo.l4_hit_local_l4.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040000200offcore_response.demand_rfo.supplier_none.snoop_non_drammemoryCounts all demand data writes (RFOs)event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200002000200offcore_response.other.l3_hit.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x20001C800000offcore_response.other.l3_hit_e.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200008800000offcore_response.other.l3_hit_m.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200004800000offcore_response.other.l3_hit_s.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200010800000offcore_response.other.l3_miss.any_snoopmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFC40800000offcore_response.other.l3_miss.snoop_hitmmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C40800000offcore_response.other.l3_miss.snoop_hit_no_fwdmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C40800000offcore_response.other.l3_miss.snoop_missmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C40800000offcore_response.other.l3_miss.snoop_nonememoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC40800000offcore_response.other.l3_miss.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x203C40800000offcore_response.other.l3_miss.snoop_not_neededmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C40800000offcore_response.other.l3_miss.spl_hitmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x7C40800000offcore_response.other.l3_miss_local_dram.any_snoopmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC400800000offcore_response.other.l3_miss_local_dram.spl_hitmemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4400800000offcore_response.other.l4_hit_local_l4.snoop_non_drammemoryCounts any other requestsevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040800000memory_disambiguation.history_resetotherMEMORY_DISAMBIGUATION.HISTORY_RESETevent=0x9,period=2000003,umask=0x100unc_arb_trk_occupancy.alluncore interconnectNumber of all Core entries outstanding for the memory controller. The outstanding interval starts after LLC miss till return of first data chunk. Accounts for Coherent and non-coherent trafficevent=0x80,umask=0x101unc_arb_trk_occupancy.data_readuncore interconnectNumber of Core Data Read entries outstanding for the memory controller. The outstanding interval starts after LLC miss till return of first data chunkevent=0x80,umask=0x201unc_arb_trk_requests.alluncore interconnectUNC_ARB_TRK_REQUESTS.ALLevent=0x81,umask=0x101unc_arb_trk_requests.data_readuncore interconnectNumber of Core coherent Data Read requests sent to memory controller whose data is returned directly to requesting agentevent=0x81,umask=0x201unc_arb_trk_requests.drd_directuncore interconnectNumber of Core coherent Data Read requests sent to memory controller whose data is returned directly to requesting agentevent=0x81,umask=0x201offcore_response.all_data_rd.any_responsecacheCounts all demand & prefetch data reads that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1049100offcore_response.all_data_rd.l3_hit.any_snoopcacheCounts all demand & prefetch data reads that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C049100offcore_response.all_data_rd.l3_hit.hitm_other_corecacheCounts all demand & prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C049100offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts all demand & prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C049100offcore_response.all_data_rd.l3_hit.no_snoop_neededcacheCounts all demand & prefetch data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C049100offcore_response.all_data_rd.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C049100offcore_response.all_pf_data_rd.any_responsecacheCounts all prefetch data reads that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1049000offcore_response.all_pf_data_rd.l3_hit.any_snoopcacheCounts all prefetch data reads that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C049000offcore_response.all_pf_data_rd.l3_hit.hitm_other_corecacheCounts all prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C049000offcore_response.all_pf_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts all prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C049000offcore_response.all_pf_data_rd.l3_hit.no_snoop_neededcacheCounts all prefetch data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C049000offcore_response.all_pf_data_rd.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C049000offcore_response.all_pf_rfo.any_responsecacheCounts prefetch RFOs that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1012000offcore_response.all_pf_rfo.l3_hit.any_snoopcacheCounts prefetch RFOs that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C012000offcore_response.all_pf_rfo.l3_hit.hitm_other_corecacheCounts prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012000offcore_response.all_pf_rfo.l3_hit.hit_other_core_no_fwdcacheCounts prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012000offcore_response.all_pf_rfo.l3_hit.no_snoop_neededcacheCounts prefetch RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C012000offcore_response.all_pf_rfo.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C012000offcore_response.all_rfo.any_responsecacheCounts all demand & prefetch RFOs that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1012200offcore_response.all_rfo.l3_hit.any_snoopcacheCounts all demand & prefetch RFOs that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C012200offcore_response.all_rfo.l3_hit.hitm_other_corecacheCounts all demand & prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C012200offcore_response.all_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all demand & prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C012200offcore_response.all_rfo.l3_hit.no_snoop_neededcacheCounts all demand & prefetch RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C012200offcore_response.all_rfo.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C012200offcore_response.demand_code_rd.any_responsecacheCounts all demand code reads that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000400offcore_response.demand_code_rd.l3_hit.any_snoopcacheCounts all demand code reads that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000400offcore_response.demand_code_rd.l3_hit.hitm_other_corecacheCounts all demand code reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000400offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwdcacheCounts all demand code reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000400offcore_response.demand_code_rd.l3_hit.no_snoop_neededcacheCounts all demand code reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000400offcore_response.demand_code_rd.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.DEMAND_CODE_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000400offcore_response.demand_data_rd.any_responsecacheCounts demand data reads that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100offcore_response.demand_data_rd.l3_hit.any_snoopcacheCounts demand data reads that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000100offcore_response.demand_data_rd.l3_hit.hitm_other_corecacheCounts demand data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000100offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts demand data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000100offcore_response.demand_data_rd.l3_hit.no_snoop_neededcacheCounts demand data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000100offcore_response.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000100offcore_response.demand_rfo.any_responsecacheCounts all demand data writes (RFOs) that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200offcore_response.demand_rfo.l3_hit.any_snoopcacheCounts all demand data writes (RFOs) that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C000200offcore_response.demand_rfo.l3_hit.hitm_other_corecacheCounts all demand data writes (RFOs) that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C000200offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all demand data writes (RFOs) that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C000200offcore_response.demand_rfo.l3_hit.no_snoop_neededcacheCounts all demand data writes (RFOs) that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C000200offcore_response.demand_rfo.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000200offcore_response.pf_l1d_and_sw.any_responsecacheCounts L1 data cache hardware prefetch requests and software prefetch requests that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040000offcore_response.pf_l1d_and_sw.l3_hit.any_snoopcacheCounts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C040000offcore_response.pf_l1d_and_sw.l3_hit.hitm_other_corecacheCounts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C040000offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwdcacheCounts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C040000offcore_response.pf_l1d_and_sw.l3_hit.no_snoop_neededcacheCounts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C040000offcore_response.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.PF_L1D_AND_SW.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C040000offcore_response.pf_l2_data_rd.any_responsecacheCounts prefetch (that bring data to L2) data reads that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001000offcore_response.pf_l2_data_rd.l3_hit.any_snoopcacheCounts prefetch (that bring data to L2) data reads that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C001000offcore_response.pf_l2_data_rd.l3_hit.hitm_other_corecacheCounts prefetch (that bring data to L2) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C001000offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts prefetch (that bring data to L2) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C001000offcore_response.pf_l2_data_rd.l3_hit.no_snoop_neededcacheCounts prefetch (that bring data to L2) data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C001000offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.PF_L2_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C001000offcore_response.pf_l2_rfo.any_responsecacheCounts all prefetch (that bring data to L2) RFOs that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002000offcore_response.pf_l2_rfo.l3_hit.any_snoopcacheCounts all prefetch (that bring data to L2) RFOs that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C002000offcore_response.pf_l2_rfo.l3_hit.hitm_other_corecacheCounts all prefetch (that bring data to L2) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C002000offcore_response.pf_l2_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to L2) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C002000offcore_response.pf_l2_rfo.l3_hit.no_snoop_neededcacheCounts all prefetch (that bring data to L2) RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C002000offcore_response.pf_l2_rfo.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.PF_L2_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C002000offcore_response.pf_l3_data_rd.any_responsecacheCounts all prefetch (that bring data to LLC only) data reads that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008000offcore_response.pf_l3_data_rd.l3_hit.any_snoopcacheCounts all prefetch (that bring data to LLC only) data reads that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C008000offcore_response.pf_l3_data_rd.l3_hit.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C008000offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C008000offcore_response.pf_l3_data_rd.l3_hit.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C008000offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.PF_L3_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C008000offcore_response.pf_l3_rfo.any_responsecacheCounts all prefetch (that bring data to LLC only) RFOs that have any response typeevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000offcore_response.pf_l3_rfo.l3_hit.any_snoopcacheCounts all prefetch (that bring data to LLC only) RFOs that hit in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C010000offcore_response.pf_l3_rfo.l3_hit.hitm_other_corecacheCounts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C010000offcore_response.pf_l3_rfo.l3_hit.hit_other_core_no_fwdcacheCounts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwardedevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C010000offcore_response.pf_l3_rfo.l3_hit.no_snoop_neededcacheCounts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple coresevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C010000offcore_response.pf_l3_rfo.l3_hit.snoop_hit_with_fwdcacheOFFCORE_RESPONSE.PF_L3_RFO.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C010000fp_arith_inst_retired.512b_packed_doublefloating pointCounts number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=2000003,umask=0x4000Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 8 computation operations, one for each element.  Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsfp_arith_inst_retired.512b_packed_singlefloating pointCounts number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 16 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per elementevent=0xc7,period=2000003,umask=0x8000Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below.  Each count represents 16 computation operations, one for each element.  Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these eventsoffcore_response.all_data_rd.l3_miss.any_snoopmemoryCounts all demand & prefetch data reads that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00049100offcore_response.all_data_rd.l3_miss.remote_hitmmemoryCounts all demand & prefetch data reads that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0049100offcore_response.all_data_rd.l3_miss.remote_hit_forwardmemoryCounts all demand & prefetch data reads that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0049100offcore_response.all_data_rd.l3_miss.snoop_miss_or_no_fwdmemoryCounts all demand & prefetch data reads that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0049100offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all demand & prefetch data reads that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400049100offcore_response.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all demand & prefetch data reads that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80049100offcore_response.all_pf_data_rd.l3_miss.any_snoopmemoryCounts all prefetch data reads that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00049000offcore_response.all_pf_data_rd.l3_miss.remote_hitmmemoryCounts all prefetch data reads that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0049000offcore_response.all_pf_data_rd.l3_miss.remote_hit_forwardmemoryCounts all prefetch data reads that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0049000offcore_response.all_pf_data_rd.l3_miss.snoop_miss_or_no_fwdmemoryCounts all prefetch data reads that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0049000offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch data reads that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400049000offcore_response.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch data reads that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80049000offcore_response.all_pf_rfo.l3_miss.any_snoopmemoryCounts prefetch RFOs that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00012000offcore_response.all_pf_rfo.l3_miss.remote_hitmmemoryCounts prefetch RFOs that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0012000offcore_response.all_pf_rfo.l3_miss.remote_hit_forwardmemoryCounts prefetch RFOs that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0012000offcore_response.all_pf_rfo.l3_miss.snoop_miss_or_no_fwdmemoryCounts prefetch RFOs that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0012000offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts prefetch RFOs that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400012000offcore_response.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts prefetch RFOs that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80012000offcore_response.all_rfo.l3_miss.any_snoopmemoryCounts all demand & prefetch RFOs that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00012200offcore_response.all_rfo.l3_miss.remote_hitmmemoryCounts all demand & prefetch RFOs that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0012200offcore_response.all_rfo.l3_miss.remote_hit_forwardmemoryCounts all demand & prefetch RFOs that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0012200offcore_response.all_rfo.l3_miss.snoop_miss_or_no_fwdmemoryCounts all demand & prefetch RFOs that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0012200offcore_response.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all demand & prefetch RFOs that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400012200offcore_response.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all demand & prefetch RFOs that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80012200offcore_response.demand_code_rd.l3_miss.any_snoopmemoryCounts all demand code reads that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000400offcore_response.demand_code_rd.l3_miss.remote_hitmmemoryCounts all demand code reads that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000400offcore_response.demand_code_rd.l3_miss.remote_hit_forwardmemoryCounts all demand code reads that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000400offcore_response.demand_code_rd.l3_miss.snoop_miss_or_no_fwdmemoryCounts all demand code reads that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0000400offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all demand code reads that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000400offcore_response.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all demand code reads that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000400offcore_response.demand_data_rd.l3_miss.any_snoopmemoryCounts demand data reads that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000100offcore_response.demand_data_rd.l3_miss.remote_hitmmemoryCounts demand data reads that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000100offcore_response.demand_data_rd.l3_miss.remote_hit_forwardmemoryCounts demand data reads that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000100offcore_response.demand_data_rd.l3_miss.snoop_miss_or_no_fwdmemoryCounts demand data reads that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0000100offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts demand data reads that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000100offcore_response.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts demand data reads that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000100offcore_response.demand_rfo.l3_miss.any_snoopmemoryCounts all demand data writes (RFOs) that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00000200offcore_response.demand_rfo.l3_miss.remote_hitmmemoryCounts all demand data writes (RFOs) that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0000200offcore_response.demand_rfo.l3_miss.remote_hit_forwardmemoryCounts all demand data writes (RFOs) that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0000200offcore_response.demand_rfo.l3_miss.snoop_miss_or_no_fwdmemoryCounts all demand data writes (RFOs) that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0000200offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all demand data writes (RFOs) that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400000200offcore_response.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all demand data writes (RFOs) that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80000200offcore_response.pf_l1d_and_sw.l3_miss.any_snoopmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00040000offcore_response.pf_l1d_and_sw.l3_miss.remote_hitmmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0040000offcore_response.pf_l1d_and_sw.l3_miss.remote_hit_forwardmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0040000offcore_response.pf_l1d_and_sw.l3_miss.snoop_miss_or_no_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0040000offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400040000offcore_response.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80040000offcore_response.pf_l2_data_rd.l3_miss.any_snoopmemoryCounts prefetch (that bring data to L2) data reads that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00001000offcore_response.pf_l2_data_rd.l3_miss.remote_hitmmemoryCounts prefetch (that bring data to L2) data reads that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0001000offcore_response.pf_l2_data_rd.l3_miss.remote_hit_forwardmemoryCounts prefetch (that bring data to L2) data reads that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0001000offcore_response.pf_l2_data_rd.l3_miss.snoop_miss_or_no_fwdmemoryCounts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0001000offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400001000offcore_response.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80001000offcore_response.pf_l2_rfo.l3_miss.any_snoopmemoryCounts all prefetch (that bring data to L2) RFOs that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00002000offcore_response.pf_l2_rfo.l3_miss.remote_hitmmemoryCounts all prefetch (that bring data to L2) RFOs that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0002000offcore_response.pf_l2_rfo.l3_miss.remote_hit_forwardmemoryCounts all prefetch (that bring data to L2) RFOs that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0002000offcore_response.pf_l2_rfo.l3_miss.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0002000offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400002000offcore_response.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80002000offcore_response.pf_l3_data_rd.l3_miss.any_snoopmemoryCounts all prefetch (that bring data to LLC only) data reads that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00008000offcore_response.pf_l3_data_rd.l3_miss.remote_hitmmemoryCounts all prefetch (that bring data to LLC only) data reads that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0008000offcore_response.pf_l3_data_rd.l3_miss.remote_hit_forwardmemoryCounts all prefetch (that bring data to LLC only) data reads that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0008000offcore_response.pf_l3_data_rd.l3_miss.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0008000offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400008000offcore_response.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80008000offcore_response.pf_l3_rfo.l3_miss.any_snoopmemoryCounts all prefetch (that bring data to LLC only) RFOs that miss in the L3event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC00010000offcore_response.pf_l3_rfo.l3_miss.remote_hitmmemoryCounts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the modified data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC0010000offcore_response.pf_l3_rfo.l3_miss.remote_hit_forwardmemoryCounts all prefetch (that bring data to LLC only) RFOs that miss the L3 and clean or shared data is transferred from remote cacheevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC0010000offcore_response.pf_l3_rfo.l3_miss.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from local or remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC0010000offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from local dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x60400010000offcore_response.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwdmemoryCounts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from remote dramevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B80010000unc_cha_clockticksuncore cacheClockticks of the uncore caching & home agent (CHA)event=001Counts clockticks of the clock controlling the uncore caching and home agent (CHA)unc_upi_rxl_crc_errorsuncore interconnectCRC Errors Detectedevent=0xb01Number of CRC errors detected in the UPI Agent.  Each UPI flit incorporates 8 bits of CRC for error detection.  This counts the number of flits where the CRC was able to detect an error.  After an error has been detected, the UPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it)unc_upi_rxl_crc_llr_req_transmituncore interconnectLLR Requests Sentevent=0x801Number of LLR Requests were transmitted.  This should generally be <= the number of CRC errors detected.  If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKsunc_iio_clockticksuncore ioClockticks of the IIO Traffic Controllerevent=0x101Counts clockticks of the 1GHz trafiic controller clock in the IIO unitunc_m_power_channel_ppduncore memoryCycles where DRAM ranks are in power down (CKE) modeevent=0x8501Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage ofllc_misses.mmio_readuncore cacheMMIO reads. Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0xc001fe01,config1=0x40040e3301TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsllc_misses.mmio_writeuncore cacheMMIO writes. Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0xc001fe01,config1=0x40041e3301TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsllc_misses.uncacheableuncore cacheLLC misses - Uncacheable reads (from cpu) . Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0xc001fe01,config1=0x40e3301TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsllc_references.streaming_fulluncore cacheStreaming stores (full cache line). Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0xc001fe01,config1=0x418330164BytesTOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsllc_references.streaming_partialuncore cacheStreaming stores (partial cache line). Derived from unc_cha_tor_inserts.ia_missevent=0x35,umask=0xc001fe01,config1=0x41a330164BytesTOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.   Does not include addressless requests such as locks and interruptsunc_cha_clockticksuncore cacheUncore cache clock ticksevent=001unc_cha_llc_lookup.data_read_alluncore cacheThis event is deprecatedevent=0x34,umask=0x1fc1ff11unc_cha_llc_lookup.write_localuncore cacheThis event is deprecatedevent=0x34,umask=0x842ff11unc_i_coherent_ops.clflushuncore interconnectCoherent Ops : CLFlushevent=0x10,umask=0x8001Coherent Ops : CLFlush : Counts the number of coherency related operations servied by the IRPunc_i_coherent_ops.wbmtoiuncore interconnectCoherent Ops : WbMtoIevent=0x10,umask=0x4001Coherent Ops : WbMtoI : Counts the number of coherency related operations servied by the IRPunc_i_transactions.writesuncore interconnectInbound Transaction Count : Writesevent=0x11,umask=0x201Inbound Transaction Count : Writes : Counts the number of Inbound transactions from the IRP to the Uncore.  This can be filtered based on request type in addition to the source queue.  Note the special filtering equation.  We do OR-reduction on the request type.  If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Trackes only write requests.  Each write request should have a prefetch, so there is no need to explicitly track these requests.  For writes that are tickled and have to retry, the counter will be incremented for each retryunc_m2m_prefcam_demand_merge.ch0_xptuncore interconnectDemands Merged with CAMed Prefetches : XPT - Ch 0event=0x74,umask=0x101unc_m2m_prefcam_demand_merge.ch1_xptuncore interconnectDemands Merged with CAMed Prefetches : XPT - Ch 1event=0x74,umask=0x401unc_m2m_prefcam_demand_merge.xpt_allchuncore interconnectDemands Merged with CAMed Prefetches : XPT - All Channelsevent=0x74,umask=0x1501unc_m2m_prefcam_demand_no_merge.ch0_xptuncore interconnectDemands Not Merged with CAMed Prefetches : XPT - Ch 0event=0x75,umask=0x101unc_m2m_prefcam_demand_no_merge.ch1_xptuncore interconnectDemands Not Merged with CAMed Prefetches : XPT - Ch 1event=0x75,umask=0x401unc_m2m_prefcam_demand_no_merge.xpt_allchuncore interconnectDemands Not Merged with CAMed Prefetches : XPT - All Channelsevent=0x75,umask=0x1501llc_misses.pcie_readuncore ioPCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4,ch_mask=0x1f014BytesData requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0llc_misses.pcie_writeuncore ioPCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1,ch_mask=0x1f014BytesData requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_clockticksuncore ioClockticks of the integrated IO (IIO) traffic controllerevent=0x101unc_iio_data_req_of_cpu.mem_read.part0uncore ioPCI Express bandwidth reading at IIO, part 0event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.mem_read.part1uncore ioPCI Express bandwidth reading at IIO, part 1event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_read.part2uncore ioPCI Express bandwidth reading at IIO, part 2event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.mem_read.part3uncore ioPCI Express bandwidth reading at IIO, part 3event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x401Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_iio_data_req_of_cpu.mem_write.part0uncore ioPCI Express bandwidth writing at IIO, part 0event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0unc_iio_data_req_of_cpu.mem_write.part1uncore ioPCI Express bandwidth writing at IIO, part 1event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1unc_iio_data_req_of_cpu.mem_write.part2uncore ioPCI Express bandwidth writing at IIO, part 2event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2unc_iio_data_req_of_cpu.mem_write.part3uncore ioPCI Express bandwidth writing at IIO, part 3event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x101Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3unc_m2p_clockticksuncore ioClockticks of the mesh to PCI (M2P)event=0x101llc_misses.mem_readuncore memoryread requests to memory controller. Derived from unc_m_cas_count.rdevent=0x4,umask=0xf0164BytesCounts the total number of DRAM Read CAS commands, w/ and w/o auto-pre, issued on this channel.  This includes underfillsllc_misses.mem_writeuncore memorywrite requests to memory controller. Derived from unc_m_cas_count.wrevent=0x4,umask=0x300164BytesCounts the total number of DRAM Write CAS commands issued, w/ and w/o auto-pre, on this channelunc_m_clockticksuncore memoryMemory controller clock ticksevent=001Clockticks of the integrated memory controller (IMC)unc_m_power_channel_ppduncore memoryCycles where DRAM ranks are in power down (CKE) modeevent=0x8501Channel PPD Cycles : Number of cycles when all the ranks in the channel are in PPD mode.  If IBT=off is enabled, then this can be used to count those cycles.  If it is not enabled, then this can count the number of cycles when that could have been taken advantage ofunc_m_power_self_refreshuncore memoryCycles Memory is in self refresh power modeevent=0x4301Clock-Enabled Self-Refresh : Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock.  This happens in some package C-states.  For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing.  One use of this is for Monroe technology.  Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these casesunc_m_pre_count.page_missuncore memoryPre-charges due to page missesevent=0x2,umask=0xc01DRAM Precharge commands. : Precharge due to page miss : Counts the number of DRAM Precharge commands sent on this channel. : Pages Misses are due to precharges from bank scheduler (rd/wr requests)unc_m_pre_count.rduncore memoryPre-charge for readsevent=0x2,umask=0x401DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank schedulerunc_m_pre_count.wruncore memoryPre-charge for writesevent=0x2,umask=0x801DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank schedulerunc_p_clockticksuncore powerClockticks of the power control unit (PCU)event=001l2_rqsts.misscacheRead requests with true-miss in L2 cacheevent=0x24,period=200003,umask=0x3f00Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 missesl2_rqsts.referencescacheAll accesses to L2 cacheevent=0x24,period=200003,umask=0xff00Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 missesmem_load_l3_hit_retired.xsnp_fwdcacheSnoop hit a modified(HITM) or clean line(HIT_W_FWD) in another on-pkg core which forwarded the data back due to a retired load instruction  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x400Counts retired load instructions where a cross-core snoop hit in another cores caches on this socket, the data was forwarded back to the requesting core as the data was modified (SNOOP_HITM) or the L3 did not have the data(SNOOP_HIT_WITH_FWD)  Supports address when precise (Precise event)mem_load_l3_hit_retired.xsnp_no_fwdcacheSnoop hit without forwarding in another on-pkg core due to a retired load instruction, data was supplied by the L3  Supports address when precise (Precise event)event=0xd2,period=20011,umask=0x200Counts retired load instructions in which the L3 supplied the data and a cross-core snoop hit in another cores caches on this socket but that other core did not forward the data back (SNOOP_HIT_NO_FWD)  Supports address when precise (Precise event)mem_load_misc_retired.uccacheRetired instructions with at least 1 uncacheable load or lock  Supports address when precise (Precise event)event=0xd4,period=100007,umask=0x400Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access  Supports address when precise (Precise event)ocr.demand_data_rd.l3_hit.snoop_hit_with_fwdcacheOCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWDevent=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C000100offcore_requests_outstanding.all_data_rdcacheOffcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncoreevent=0x60,period=1000003,umask=0x800Counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.cycles_with_data_rdcacheCycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=1000003,umask=0x800Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.cycles_with_demand_rfocacheCycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncoreevent=0x60,cmask=1,period=1000003,umask=0x400Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTSoffcore_requests_outstanding.demand_data_rdcacheDemand Data Read transactions pending for off-core. Highly correlatedevent=0x60,period=1000003,umask=0x100Counts the number of off-core outstanding Demand Data Read transactions every cycle. A transaction is considered to be in the Off-core outstanding state between L2 cache miss and data-return to the coresq_misc.sq_fullcacheCycles the superQ cannot take any more entriesevent=0xf4,period=100003,umask=0x400Counts the cycles for which the thread is active and the superQ cannot take any more entriesexe_activity.bound_on_loadspipelineCycles when the memory subsystem has an outstanding load. Increments by 4 for every such cycleevent=0xa6,cmask=5,period=2000003,umask=0x2100Counts cycles when the memory subsystem has an outstanding load. Increments by 4 for every such cycleinst_retired.noppipelineRetired NOP instructions (Precise event)event=0xc0,period=2000003,umask=0x200Counts all retired NOP or ENDBR32/64 instructions (Precise event)ld_blocks_partial.address_aliaspipelineFalse dependencies in MOB due to partial compare on addressevent=0x7,period=100003,umask=0x100Counts the number of times a load got blocked due to false dependencies in MOB due to partial compare on addressuops_issued.vector_width_mismatchpipelineUops inserted at issue-stage in order to preserve upper bits of vector registersevent=0xe,period=100003,umask=0x200Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to Mixing Intel AVX and Intel SSE Code section of the Optimization Guideunc_arb_coh_trk_requests.alluncore interconnectUNC_ARB_COH_TRK_REQUESTS.ALLevent=0x84,umask=0x101unc_arb_dat_requests.rduncore interconnectThis event is deprecated. Refer to new event UNC_ARB_REQ_TRK_REQUEST.DRDevent=0x81,umask=0x201unc_arb_ifa_occupancy.alluncore interconnectThis event is deprecated. Refer to new event UNC_ARB_DAT_OCCUPANCY.ALLevent=0x85,umask=0x101unc_arb_trk_occupancy.alluncore interconnectEach cycle count number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from it's allocation in ReqTrk till deallocation. Accounts for Coherent and non-coherent trafficevent=0x80,umask=0x101unc_mc0_rdcas_count_freerununcore memoryCounts every read (RdCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAMevent=0xff,umask=0x2001unc_mc0_total_reqcount_freerununcore memoryCounts every 64B read and write request entering the Memory Controller to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAMevent=0xff,umask=0x1001unc_mc0_wrcas_count_freerununcore memoryCounts every write (WrCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAMevent=0xff,umask=0x3001unc_mc1_rdcas_count_freerununcore memoryCounts every read (RdCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAMevent=0xff,umask=0x2001unc_mc1_total_reqcount_freerununcore memoryCounts every 64B read and write request entering the Memory Controller to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAMevent=0xff,umask=0x1001unc_mc1_wrcas_count_freerununcore memoryCounts every write (WrCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAMevent=0xff,umask=0x3001dtlb_store_misses.walk_completed_2m_4mvirtual memoryPage walks completed due to a demand data store to a 2M/4M pageevent=0x49,period=100003,umask=0x400Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 2M/4M pages.  The page walks can end with or without a page faultdtlb_store_misses.walk_completed_4kvirtual memoryPage walks completed due to a demand data store to a 4K pageevent=0x49,period=100003,umask=0x200Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 4K pages.  The page walks can end with or without a page faultoffcore_requests.anycacheAll offcore requestsevent=0xb0,period=100000,umask=0x8000offcore_requests.any.readcacheOffcore read requestsevent=0xb0,period=100000,umask=0x800offcore_requests.any.rfocacheOffcore RFO requestsevent=0xb0,period=100000,umask=0x1000offcore_requests.demand.read_codecacheOffcore demand code read requestsevent=0xb0,period=100000,umask=0x200offcore_requests.demand.read_datacacheOffcore demand data read requestsevent=0xb0,period=100000,umask=0x100offcore_requests.demand.rfocacheOffcore demand RFO requestsevent=0xb0,period=100000,umask=0x400offcore_requests_outstanding.any.readcacheOutstanding offcore readsevent=0x60,period=2000000,umask=0x800offcore_requests_outstanding.any.read_not_emptycacheCycles offcore reads busyevent=0x60,cmask=1,period=2000000,umask=0x800offcore_requests_outstanding.demand.read_codecacheOutstanding offcore demand code readsevent=0x60,period=2000000,umask=0x200offcore_requests_outstanding.demand.read_code_not_emptycacheCycles offcore demand code read busyevent=0x60,cmask=1,period=2000000,umask=0x200offcore_requests_outstanding.demand.read_datacacheOutstanding offcore demand data readsevent=0x60,period=2000000,umask=0x100offcore_requests_outstanding.demand.read_data_not_emptycacheCycles offcore demand data read busyevent=0x60,cmask=1,period=2000000,umask=0x100offcore_requests_outstanding.demand.rfocacheOutstanding offcore demand RFOsevent=0x60,period=2000000,umask=0x400offcore_requests_outstanding.demand.rfo_not_emptycacheCycles offcore demand RFOs busyevent=0x60,cmask=1,period=2000000,umask=0x400offcore_response.any_data.all_local_dram_and_remote_cache_hitcacheREQUEST = ANY_DATA read and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x501100offcore_response.any_data.any_cache_dramcacheREQUEST = ANY_DATA read and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f1100offcore_response.any_data.any_locationcacheREQUEST = ANY_DATA read and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff1100offcore_response.any_data.io_csr_mmiocacheREQUEST = ANY_DATA read and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x801100offcore_response.any_data.llc_hit_no_other_corecacheREQUEST = ANY_DATA read and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x11100offcore_response.any_data.llc_hit_other_core_hitcacheREQUEST = ANY_DATA read and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x21100offcore_response.any_data.llc_hit_other_core_hitmcacheREQUEST = ANY_DATA read and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x41100offcore_response.any_data.local_cachecacheREQUEST = ANY_DATA read and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x71100offcore_response.any_data.local_dram_and_remote_cache_hitcacheREQUEST = ANY_DATA read and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x101100offcore_response.any_data.remote_cache_hitmcacheREQUEST = ANY_DATA read and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x81100offcore_response.any_ifetch.all_local_dram_and_remote_cache_hitcacheREQUEST = ANY IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x504400offcore_response.any_ifetch.any_cache_dramcacheREQUEST = ANY IFETCH and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f4400offcore_response.any_ifetch.any_locationcacheREQUEST = ANY IFETCH and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff4400offcore_response.any_ifetch.io_csr_mmiocacheREQUEST = ANY IFETCH and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x804400offcore_response.any_ifetch.llc_hit_no_other_corecacheREQUEST = ANY IFETCH and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x14400offcore_response.any_ifetch.llc_hit_other_core_hitcacheREQUEST = ANY IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x24400offcore_response.any_ifetch.llc_hit_other_core_hitmcacheREQUEST = ANY IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x44400offcore_response.any_ifetch.local_cachecacheREQUEST = ANY IFETCH and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x74400offcore_response.any_ifetch.local_dram_and_remote_cache_hitcacheREQUEST = ANY IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x104400offcore_response.any_ifetch.remote_cache_hitmcacheREQUEST = ANY IFETCH and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x84400offcore_response.any_request.all_local_dram_and_remote_cache_hitcacheREQUEST = ANY_REQUEST and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x50ff00offcore_response.any_request.any_cache_dramcacheREQUEST = ANY_REQUEST and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7fff00offcore_response.any_request.any_locationcacheREQUEST = ANY_REQUEST and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xffff00offcore_response.any_request.io_csr_mmiocacheREQUEST = ANY_REQUEST and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80ff00offcore_response.any_request.llc_hit_no_other_corecacheREQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x1ff00offcore_response.any_request.llc_hit_other_core_hitcacheREQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x2ff00offcore_response.any_request.llc_hit_other_core_hitmcacheREQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x4ff00offcore_response.any_request.local_cachecacheREQUEST = ANY_REQUEST and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7ff00offcore_response.any_request.local_dram_and_remote_cache_hitcacheREQUEST = ANY_REQUEST and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10ff00offcore_response.any_request.remote_cache_hitmcacheREQUEST = ANY_REQUEST and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x8ff00offcore_response.any_rfo.all_local_dram_and_remote_cache_hitcacheREQUEST = ANY RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x502200offcore_response.any_rfo.any_cache_dramcacheREQUEST = ANY RFO and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f2200offcore_response.any_rfo.any_locationcacheREQUEST = ANY RFO and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff2200offcore_response.any_rfo.io_csr_mmiocacheREQUEST = ANY RFO and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x802200offcore_response.any_rfo.llc_hit_no_other_corecacheREQUEST = ANY RFO and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x12200offcore_response.any_rfo.llc_hit_other_core_hitcacheREQUEST = ANY RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x22200offcore_response.any_rfo.llc_hit_other_core_hitmcacheREQUEST = ANY RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x42200offcore_response.any_rfo.local_cachecacheREQUEST = ANY RFO and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x72200offcore_response.any_rfo.local_dram_and_remote_cache_hitcacheREQUEST = ANY RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x102200offcore_response.any_rfo.remote_cache_hitmcacheREQUEST = ANY RFO and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x82200offcore_response.corewb.all_local_dram_and_remote_cache_hitcacheREQUEST = CORE_WB and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x500800offcore_response.corewb.any_cache_dramcacheREQUEST = CORE_WB and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f0800offcore_response.corewb.any_locationcacheREQUEST = CORE_WB and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff0800offcore_response.corewb.io_csr_mmiocacheREQUEST = CORE_WB and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800800offcore_response.corewb.llc_hit_no_other_corecacheREQUEST = CORE_WB and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10800offcore_response.corewb.llc_hit_other_core_hitcacheREQUEST = CORE_WB and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20800offcore_response.corewb.llc_hit_other_core_hitmcacheREQUEST = CORE_WB and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40800offcore_response.corewb.local_cachecacheREQUEST = CORE_WB and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70800offcore_response.corewb.local_dram_and_remote_cache_hitcacheREQUEST = CORE_WB and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100800offcore_response.corewb.remote_cache_hitmcacheREQUEST = CORE_WB and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80800offcore_response.data_ifetch.all_local_dram_and_remote_cache_hitcacheREQUEST = DATA_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x507700offcore_response.data_ifetch.any_cache_dramcacheREQUEST = DATA_IFETCH and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f7700offcore_response.data_ifetch.any_locationcacheREQUEST = DATA_IFETCH and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff7700offcore_response.data_ifetch.io_csr_mmiocacheREQUEST = DATA_IFETCH and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x807700offcore_response.data_ifetch.llc_hit_no_other_corecacheREQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x17700offcore_response.data_ifetch.llc_hit_other_core_hitcacheREQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x27700offcore_response.data_ifetch.llc_hit_other_core_hitmcacheREQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x47700offcore_response.data_ifetch.local_cachecacheREQUEST = DATA_IFETCH and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x77700offcore_response.data_ifetch.local_dram_and_remote_cache_hitcacheREQUEST = DATA_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x107700offcore_response.data_ifetch.remote_cache_hitmcacheREQUEST = DATA_IFETCH and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x87700offcore_response.data_in.all_local_dram_and_remote_cache_hitcacheREQUEST = DATA_IN and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x503300offcore_response.data_in.any_cache_dramcacheREQUEST = DATA_IN and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f3300offcore_response.data_in.any_locationcacheREQUEST = DATA_IN and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff3300offcore_response.data_in.io_csr_mmiocacheREQUEST = DATA_IN and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x803300offcore_response.data_in.llc_hit_no_other_corecacheREQUEST = DATA_IN and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x13300offcore_response.data_in.llc_hit_other_core_hitcacheREQUEST = DATA_IN and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x23300offcore_response.data_in.llc_hit_other_core_hitmcacheREQUEST = DATA_IN and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x43300offcore_response.data_in.local_cachecacheREQUEST = DATA_IN and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x73300offcore_response.data_in.local_dram_and_remote_cache_hitcacheREQUEST = DATA_IN and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x103300offcore_response.data_in.remote_cache_hitmcacheREQUEST = DATA_IN and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x83300offcore_response.demand_data.all_local_dram_and_remote_cache_hitcacheREQUEST = DEMAND_DATA and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x500300offcore_response.demand_data.any_cache_dramcacheREQUEST = DEMAND_DATA and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f0300offcore_response.demand_data.any_locationcacheREQUEST = DEMAND_DATA and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff0300offcore_response.demand_data.io_csr_mmiocacheREQUEST = DEMAND_DATA and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800300offcore_response.demand_data.llc_hit_no_other_corecacheREQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10300offcore_response.demand_data.llc_hit_other_core_hitcacheREQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20300offcore_response.demand_data.llc_hit_other_core_hitmcacheREQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40300offcore_response.demand_data.local_cachecacheREQUEST = DEMAND_DATA and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70300offcore_response.demand_data.local_dram_and_remote_cache_hitcacheREQUEST = DEMAND_DATA and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100300offcore_response.demand_data.remote_cache_hitmcacheREQUEST = DEMAND_DATA and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80300offcore_response.demand_data_rd.all_local_dram_and_remote_cache_hitcacheREQUEST = DEMAND_DATA_RD and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x500100offcore_response.demand_data_rd.any_cache_dramcacheREQUEST = DEMAND_DATA_RD and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f0100offcore_response.demand_data_rd.any_locationcacheREQUEST = DEMAND_DATA_RD and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff0100offcore_response.demand_data_rd.io_csr_mmiocacheREQUEST = DEMAND_DATA_RD and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800100offcore_response.demand_data_rd.llc_hit_no_other_corecacheREQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10100offcore_response.demand_data_rd.llc_hit_other_core_hitcacheREQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20100offcore_response.demand_data_rd.llc_hit_other_core_hitmcacheREQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40100offcore_response.demand_data_rd.local_cachecacheREQUEST = DEMAND_DATA_RD and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70100offcore_response.demand_data_rd.local_dram_and_remote_cache_hitcacheREQUEST = DEMAND_DATA_RD and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100100offcore_response.demand_data_rd.remote_cache_hitmcacheREQUEST = DEMAND_DATA_RD and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80100offcore_response.demand_ifetch.all_local_dram_and_remote_cache_hitcacheREQUEST = DEMAND_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x500400offcore_response.demand_ifetch.any_cache_dramcacheREQUEST = DEMAND_IFETCH and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f0400offcore_response.demand_ifetch.any_locationcacheREQUEST = DEMAND_IFETCH and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff0400offcore_response.demand_ifetch.io_csr_mmiocacheREQUEST = DEMAND_IFETCH and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800400offcore_response.demand_ifetch.llc_hit_no_other_corecacheREQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10400offcore_response.demand_ifetch.llc_hit_other_core_hitcacheREQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20400offcore_response.demand_ifetch.llc_hit_other_core_hitmcacheREQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40400offcore_response.demand_ifetch.local_cachecacheREQUEST = DEMAND_IFETCH and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70400offcore_response.demand_ifetch.local_dram_and_remote_cache_hitcacheREQUEST = DEMAND_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100400offcore_response.demand_ifetch.remote_cache_hitmcacheREQUEST = DEMAND_IFETCH and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80400offcore_response.demand_rfo.all_local_dram_and_remote_cache_hitcacheREQUEST = DEMAND_RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x500200offcore_response.demand_rfo.any_cache_dramcacheREQUEST = DEMAND_RFO and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f0200offcore_response.demand_rfo.any_locationcacheREQUEST = DEMAND_RFO and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff0200offcore_response.demand_rfo.io_csr_mmiocacheREQUEST = DEMAND_RFO and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x800200offcore_response.demand_rfo.llc_hit_no_other_corecacheREQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x10200offcore_response.demand_rfo.llc_hit_other_core_hitcacheREQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20200offcore_response.demand_rfo.llc_hit_other_core_hitmcacheREQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40200offcore_response.demand_rfo.local_cachecacheREQUEST = DEMAND_RFO and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x70200offcore_response.demand_rfo.local_dram_and_remote_cache_hitcacheREQUEST = DEMAND_RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x100200offcore_response.demand_rfo.remote_cache_hitmcacheREQUEST = DEMAND_RFO and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x80200offcore_response.other.all_local_dram_and_remote_cache_hitcacheREQUEST = OTHER and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x508000offcore_response.other.any_cache_dramcacheREQUEST = OTHER and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f8000offcore_response.other.any_locationcacheREQUEST = OTHER and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff8000offcore_response.other.io_csr_mmiocacheREQUEST = OTHER and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x808000offcore_response.other.llc_hit_no_other_corecacheREQUEST = OTHER and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x18000offcore_response.other.llc_hit_other_core_hitcacheREQUEST = OTHER and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x28000offcore_response.other.llc_hit_other_core_hitmcacheREQUEST = OTHER and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x48000offcore_response.other.local_cachecacheREQUEST = OTHER and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x78000offcore_response.other.local_dram_and_remote_cache_hitcacheREQUEST = OTHER and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x108000offcore_response.other.remote_cache_hitmcacheREQUEST = OTHER and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x88000offcore_response.pf_data.all_local_dram_and_remote_cache_hitcacheREQUEST = PF_DATA and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x505000offcore_response.pf_data.any_cache_dramcacheREQUEST = PF_DATA and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f5000offcore_response.pf_data.any_locationcacheREQUEST = PF_DATA and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff5000offcore_response.pf_data.io_csr_mmiocacheREQUEST = PF_DATA and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x805000offcore_response.pf_data.llc_hit_no_other_corecacheREQUEST = PF_DATA and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x15000offcore_response.pf_data.llc_hit_other_core_hitcacheREQUEST = PF_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x25000offcore_response.pf_data.llc_hit_other_core_hitmcacheREQUEST = PF_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x45000offcore_response.pf_data.local_cachecacheREQUEST = PF_DATA and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x75000offcore_response.pf_data.local_dram_and_remote_cache_hitcacheREQUEST = PF_DATA and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x105000offcore_response.pf_data.remote_cache_hitmcacheREQUEST = PF_DATA and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x85000offcore_response.pf_data_rd.all_local_dram_and_remote_cache_hitcacheREQUEST = PF_DATA_RD and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x501000offcore_response.pf_data_rd.any_cache_dramcacheREQUEST = PF_DATA_RD and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f1000offcore_response.pf_data_rd.any_locationcacheREQUEST = PF_DATA_RD and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff1000offcore_response.pf_data_rd.io_csr_mmiocacheREQUEST = PF_DATA_RD and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x801000offcore_response.pf_data_rd.llc_hit_no_other_corecacheREQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x11000offcore_response.pf_data_rd.llc_hit_other_core_hitcacheREQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x21000offcore_response.pf_data_rd.llc_hit_other_core_hitmcacheREQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x41000offcore_response.pf_data_rd.local_cachecacheREQUEST = PF_DATA_RD and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x71000offcore_response.pf_data_rd.local_dram_and_remote_cache_hitcacheREQUEST = PF_DATA_RD and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x101000offcore_response.pf_data_rd.remote_cache_hitmcacheREQUEST = PF_DATA_RD and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x81000offcore_response.pf_ifetch.all_local_dram_and_remote_cache_hitcacheREQUEST = PF_RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x504000offcore_response.pf_ifetch.any_cache_dramcacheREQUEST = PF_RFO and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f4000offcore_response.pf_ifetch.any_locationcacheREQUEST = PF_RFO and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff4000offcore_response.pf_ifetch.io_csr_mmiocacheREQUEST = PF_RFO and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x804000offcore_response.pf_ifetch.llc_hit_no_other_corecacheREQUEST = PF_RFO and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x14000offcore_response.pf_ifetch.llc_hit_other_core_hitcacheREQUEST = PF_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x24000offcore_response.pf_ifetch.llc_hit_other_core_hitmcacheREQUEST = PF_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x44000offcore_response.pf_ifetch.local_cachecacheREQUEST = PF_RFO and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x74000offcore_response.pf_ifetch.local_dram_and_remote_cache_hitcacheREQUEST = PF_RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x104000offcore_response.pf_ifetch.remote_cache_hitmcacheREQUEST = PF_RFO and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x84000offcore_response.pf_rfo.all_local_dram_and_remote_cache_hitcacheREQUEST = PF_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x502000offcore_response.pf_rfo.any_cache_dramcacheREQUEST = PF_IFETCH and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f2000offcore_response.pf_rfo.any_locationcacheREQUEST = PF_IFETCH and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff2000offcore_response.pf_rfo.io_csr_mmiocacheREQUEST = PF_IFETCH and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x802000offcore_response.pf_rfo.llc_hit_no_other_corecacheREQUEST = PF_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x12000offcore_response.pf_rfo.llc_hit_other_core_hitcacheREQUEST = PF_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x22000offcore_response.pf_rfo.llc_hit_other_core_hitmcacheREQUEST = PF_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x42000offcore_response.pf_rfo.local_cachecacheREQUEST = PF_IFETCH and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x72000offcore_response.pf_rfo.local_dram_and_remote_cache_hitcacheREQUEST = PF_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x102000offcore_response.pf_rfo.remote_cache_hitmcacheREQUEST = PF_IFETCH and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x82000offcore_response.prefetch.all_local_dram_and_remote_cache_hitcacheREQUEST = PREFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x507000offcore_response.prefetch.any_cache_dramcacheREQUEST = PREFETCH and RESPONSE = ANY_CACHE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f7000offcore_response.prefetch.any_locationcacheREQUEST = PREFETCH and RESPONSE = ANY_LOCATIONevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xff7000offcore_response.prefetch.io_csr_mmiocacheREQUEST = PREFETCH and RESPONSE = IO_CSR_MMIOevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x807000offcore_response.prefetch.llc_hit_no_other_corecacheREQUEST = PREFETCH and RESPONSE = LLC_HIT_NO_OTHER_COREevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x17000offcore_response.prefetch.llc_hit_other_core_hitcacheREQUEST = PREFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x27000offcore_response.prefetch.llc_hit_other_core_hitmcacheREQUEST = PREFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x47000offcore_response.prefetch.local_cachecacheREQUEST = PREFETCH and RESPONSE = LOCAL_CACHEevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x77000offcore_response.prefetch.local_dram_and_remote_cache_hitcacheREQUEST = PREFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HITevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x107000offcore_response.prefetch.remote_cache_hitmcacheREQUEST = PREFETCH and RESPONSE = REMOTE_CACHE_HITMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x87000sq_misc.lru_hintscacheSuper Queue LRU hints sent to LLCevent=0xf4,period=2000000,umask=0x400misalign_mem_ref.storememoryMisaligned store referencesevent=0x5,period=200000,umask=0x200offcore_response.any_data.any_dram_and_remote_fwdmemoryREQUEST = ANY_DATA read and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x301100offcore_response.any_data.any_llc_missmemoryREQUEST = ANY_DATA read and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf81100offcore_response.any_data.other_local_drammemoryREQUEST = ANY_DATA read and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x401100offcore_response.any_data.remote_drammemoryREQUEST = ANY_DATA read and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x201100offcore_response.any_ifetch.any_dram_and_remote_fwdmemoryREQUEST = ANY IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x304400offcore_response.any_ifetch.any_llc_missmemoryREQUEST = ANY IFETCH and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf84400offcore_response.any_ifetch.other_local_drammemoryREQUEST = ANY IFETCH and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x404400offcore_response.any_ifetch.remote_drammemoryREQUEST = ANY IFETCH and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x204400offcore_response.any_request.any_dram_and_remote_fwdmemoryREQUEST = ANY_REQUEST and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x30ff00offcore_response.any_request.any_llc_missmemoryREQUEST = ANY_REQUEST and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf8ff00offcore_response.any_request.other_local_drammemoryREQUEST = ANY_REQUEST and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40ff00offcore_response.any_request.remote_drammemoryREQUEST = ANY_REQUEST and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20ff00offcore_response.any_rfo.any_dram_and_remote_fwdmemoryREQUEST = ANY RFO and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x302200offcore_response.any_rfo.any_llc_missmemoryREQUEST = ANY RFO and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf82200offcore_response.any_rfo.other_local_drammemoryREQUEST = ANY RFO and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x402200offcore_response.any_rfo.remote_drammemoryREQUEST = ANY RFO and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x202200offcore_response.corewb.any_dram_and_remote_fwdmemoryREQUEST = CORE_WB and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x300800offcore_response.corewb.any_llc_missmemoryREQUEST = CORE_WB and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf80800offcore_response.corewb.other_local_drammemoryREQUEST = CORE_WB and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400800offcore_response.corewb.remote_drammemoryREQUEST = CORE_WB and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200800offcore_response.data_ifetch.any_dram_and_remote_fwdmemoryREQUEST = DATA_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x307700offcore_response.data_ifetch.any_llc_missmemoryREQUEST = DATA_IFETCH and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf87700offcore_response.data_ifetch.other_local_drammemoryREQUEST = DATA_IFETCH and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x407700offcore_response.data_ifetch.remote_drammemoryREQUEST = DATA_IFETCH and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x207700offcore_response.data_in.any_dram_and_remote_fwdmemoryREQUEST = DATA_IN and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x303300offcore_response.data_in.any_llc_missmemoryREQUEST = DATA_IN and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf83300offcore_response.data_in.other_local_drammemoryREQUEST = DATA_IN and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x403300offcore_response.data_in.remote_drammemoryREQUEST = DATA_IN and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x203300offcore_response.demand_data.any_dram_and_remote_fwdmemoryREQUEST = DEMAND_DATA and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x300300offcore_response.demand_data.any_llc_missmemoryREQUEST = DEMAND_DATA and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf80300offcore_response.demand_data.other_local_drammemoryREQUEST = DEMAND_DATA and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400300offcore_response.demand_data.remote_drammemoryREQUEST = DEMAND_DATA and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200300offcore_response.demand_data_rd.any_dram_and_remote_fwdmemoryREQUEST = DEMAND_DATA_RD and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x300100offcore_response.demand_data_rd.any_llc_missmemoryREQUEST = DEMAND_DATA_RD and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf80100offcore_response.demand_data_rd.other_local_drammemoryREQUEST = DEMAND_DATA_RD and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400100offcore_response.demand_data_rd.remote_drammemoryREQUEST = DEMAND_DATA_RD and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200100offcore_response.demand_ifetch.any_dram_and_remote_fwdmemoryREQUEST = DEMAND_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x300400offcore_response.demand_ifetch.any_llc_missmemoryREQUEST = DEMAND_IFETCH and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf80400offcore_response.demand_ifetch.other_local_drammemoryREQUEST = DEMAND_IFETCH and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400400offcore_response.demand_ifetch.remote_drammemoryREQUEST = DEMAND_IFETCH and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200400offcore_response.demand_rfo.any_dram_and_remote_fwdmemoryREQUEST = DEMAND_RFO and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x300200offcore_response.demand_rfo.any_llc_missmemoryREQUEST = DEMAND_RFO and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf80200offcore_response.demand_rfo.other_local_drammemoryREQUEST = DEMAND_RFO and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400200offcore_response.demand_rfo.remote_drammemoryREQUEST = DEMAND_RFO and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200200offcore_response.other.any_dram_and_remote_fwdmemoryREQUEST = OTHER and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x308000offcore_response.other.any_llc_missmemoryREQUEST = OTHER and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf88000offcore_response.other.other_local_drammemoryREQUEST = OTHER and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x408000offcore_response.other.remote_drammemoryREQUEST = OTHER and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x208000offcore_response.pf_data.any_dram_and_remote_fwdmemoryREQUEST = PF_DATA and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x305000offcore_response.pf_data.any_llc_missmemoryREQUEST = PF_DATA and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf85000offcore_response.pf_data.other_local_drammemoryREQUEST = PF_DATA and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x405000offcore_response.pf_data.remote_drammemoryREQUEST = PF_DATA and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x205000offcore_response.pf_data_rd.any_dram_and_remote_fwdmemoryREQUEST = PF_DATA_RD and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x301000offcore_response.pf_data_rd.any_llc_missmemoryREQUEST = PF_DATA_RD and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf81000offcore_response.pf_data_rd.other_local_drammemoryREQUEST = PF_DATA_RD and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x401000offcore_response.pf_data_rd.remote_drammemoryREQUEST = PF_DATA_RD and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x201000offcore_response.pf_ifetch.any_dram_and_remote_fwdmemoryREQUEST = PF_RFO and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x304000offcore_response.pf_ifetch.any_llc_missmemoryREQUEST = PF_RFO and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf84000offcore_response.pf_ifetch.other_local_drammemoryREQUEST = PF_RFO and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x404000offcore_response.pf_ifetch.remote_drammemoryREQUEST = PF_RFO and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x204000offcore_response.pf_rfo.any_dram_and_remote_fwdmemoryREQUEST = PF_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x302000offcore_response.pf_rfo.any_llc_missmemoryREQUEST = PF_IFETCH and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf82000offcore_response.pf_rfo.other_local_drammemoryREQUEST = PF_IFETCH and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x402000offcore_response.pf_rfo.remote_drammemoryREQUEST = PF_IFETCH and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x202000offcore_response.prefetch.any_dram_and_remote_fwdmemoryREQUEST = PREFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWDevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x307000offcore_response.prefetch.any_llc_missmemoryREQUEST = PREFETCH and RESPONSE = ANY_LLC_MISSevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xf87000offcore_response.prefetch.other_local_drammemoryREQUEST = PREFETCH and RESPONSE = OTHER_LOCAL_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x407000offcore_response.prefetch.remote_drammemoryREQUEST = PREFETCH and RESPONSE = REMOTE_DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x207000load_block.overlap_storeotherLoads that partially overlap an earlier storeevent=0x3,period=200000,umask=0x200snoopq_requests.codeotherSnoop code requestsevent=0xb4,period=100000,umask=0x400snoopq_requests.dataotherSnoop data requestsevent=0xb4,period=100000,umask=0x100snoopq_requests.invalidateotherSnoop invalidate requestsevent=0xb4,period=100000,umask=0x200snoopq_requests_outstanding.codeotherOutstanding snoop code requestsevent=0xb3,period=2000000,umask=0x400snoopq_requests_outstanding.code_not_emptyotherCycles snoop code requests queuedevent=0xb3,cmask=1,period=2000000,umask=0x400snoopq_requests_outstanding.dataotherOutstanding snoop data requestsevent=0xb3,period=2000000,umask=0x100snoopq_requests_outstanding.data_not_emptyotherCycles snoop data requests queuedevent=0xb3,cmask=1,period=2000000,umask=0x100snoopq_requests_outstanding.invalidateotherOutstanding snoop invalidate requestsevent=0xb3,period=2000000,umask=0x200snoopq_requests_outstanding.invalidate_not_emptyotherCycles snoop invalidate requests queuedevent=0xb3,cmask=1,period=2000000,umask=0x200br_misp_retired.all_branchespipelineMispredicted retired branch instructions (Precise Event)event=0xc5,period=20000,umask=0x400br_misp_retired.conditionalpipelineMispredicted conditional retired branches (Precise Event)event=0xc5,period=20000,umask=0x100dtlb_load_misses.large_walk_completedvirtual memoryDTLB load miss large page walksevent=0x8,period=200000,umask=0x8000dtlb_load_misses.walk_cyclesvirtual memoryDTLB load miss page walk cyclesevent=0x8,period=200000,umask=0x400dtlb_misses.large_walk_completedvirtual memoryDTLB miss large page walksevent=0x49,period=200000,umask=0x8000dtlb_misses.pde_missvirtual memoryDTLB misses caused by low part of addressevent=0x49,period=200000,umask=0x2000dtlb_misses.walk_cyclesvirtual memoryDTLB miss page walk cyclesevent=0x49,period=2000000,umask=0x400ept.walk_cyclesvirtual memoryExtended Page Table walk cyclesevent=0x4f,period=2000000,umask=0x1000itlb_misses.large_walk_completedvirtual memoryITLB miss large page walksevent=0x85,period=200000,umask=0x8000itlb_misses.walk_cyclesvirtual memoryITLB miss page walk cyclesevent=0x85,period=2000000,umask=0x400mem_uncore_retired.local_dramcacheLoad instructions retired with a data source of local DRAM or locally homed remote hitm (Precise Event)event=0xf,period=10000,umask=0x1000mem_uncore_retired.remote_dramcacheLoad instructions retired remote DRAM and remote home-remote cache HITM (Precise Event)event=0xf,period=10000,umask=0x2000offcore_requests.uncached_memcacheOffcore uncached memory accessesevent=0xb0,period=100000,umask=0x2000offcore_response.any_data.local_cache_dramcacheOffcore data reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x271100offcore_response.any_data.remote_cache_dramcacheOffcore data reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x581100offcore_response.any_ifetch.local_cache_dramcacheOffcore code reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x274400offcore_response.any_ifetch.remote_cache_dramcacheOffcore code reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x584400offcore_response.any_request.local_cache_dramcacheOffcore requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x27FF00offcore_response.any_request.remote_cache_dramcacheOffcore requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x58FF00offcore_response.any_rfo.local_cache_dramcacheOffcore RFO requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x272200offcore_response.any_rfo.remote_cache_dramcacheOffcore RFO requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x582200offcore_response.corewb.local_cache_dramcacheOffcore writebacks to the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x270800offcore_response.corewb.remote_cache_dramcacheOffcore writebacks to a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x580800offcore_response.data_ifetch.local_cache_dramcacheOffcore code or data read requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x277700offcore_response.data_ifetch.remote_cache_dramcacheOffcore code or data read requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x587700offcore_response.data_in.local_cache_dramcacheOffcore request = all data, response = local cache or dramevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x273300offcore_response.data_in.remote_cache_dramcacheOffcore request = all data, response = remote cache or dramevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x583300offcore_response.demand_data.local_cache_dramcacheOffcore demand data requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x270300offcore_response.demand_data.remote_cache_dramcacheOffcore demand data requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x580300offcore_response.demand_data_rd.local_cache_dramcacheOffcore demand data reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x270100offcore_response.demand_data_rd.remote_cache_dramcacheOffcore demand data reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x580100offcore_response.demand_ifetch.local_cache_dramcacheOffcore demand code reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x270400offcore_response.demand_ifetch.remote_cache_dramcacheOffcore demand code reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x580400offcore_response.demand_rfo.local_cache_dramcacheOffcore demand RFO requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x270200offcore_response.demand_rfo.remote_cache_dramcacheOffcore demand RFO requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x580200offcore_response.other.local_cache_dramcacheOffcore other requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x278000offcore_response.other.remote_cache_dramcacheOffcore other requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x588000offcore_response.pf_data.any_cache_dramcacheOffcore prefetch data requests satisfied by any cache or DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F5000offcore_response.pf_data.any_locationcacheAll offcore prefetch data requestsevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF5000offcore_response.pf_data.io_csr_mmiocacheOffcore prefetch data requests satisfied by the IO, CSR, MMIO unitevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x805000offcore_response.pf_data.llc_hit_no_other_corecacheOffcore prefetch data requests satisfied by the LLC and not found in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x15000offcore_response.pf_data.llc_hit_other_core_hitcacheOffcore prefetch data requests satisfied by the LLC and HIT in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x25000offcore_response.pf_data.llc_hit_other_core_hitmcacheOffcore prefetch data requests satisfied by the LLC  and HITM in a sibling coreevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x45000offcore_response.pf_data.local_cachecacheOffcore prefetch data requests satisfied by the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x75000offcore_response.pf_data.local_cache_dramcacheOffcore prefetch data requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x275000offcore_response.pf_data.remote_cachecacheOffcore prefetch data requests satisfied by a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x185000offcore_response.pf_data.remote_cache_dramcacheOffcore prefetch data requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x585000offcore_response.pf_data.remote_cache_hitcacheOffcore prefetch data requests that HIT in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x105000offcore_response.pf_data.remote_cache_hitmcacheOffcore prefetch data requests that HITM in a remote cacheevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x85000offcore_response.pf_data_rd.local_cache_dramcacheOffcore prefetch data reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x271000offcore_response.pf_data_rd.remote_cache_dramcacheOffcore prefetch data reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x581000offcore_response.pf_ifetch.local_cache_dramcacheOffcore prefetch code reads satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x274000offcore_response.pf_ifetch.remote_cache_dramcacheOffcore prefetch code reads satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x584000offcore_response.pf_rfo.local_cache_dramcacheOffcore prefetch RFO requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x272000offcore_response.pf_rfo.remote_cache_dramcacheOffcore prefetch RFO requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x582000offcore_response.prefetch.local_cache_dramcacheOffcore prefetch requests satisfied by the LLC or local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x277000offcore_response.prefetch.remote_cache_dramcacheOffcore prefetch requests satisfied by a remote cache or remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x587000offcore_response.any_data.local_drammemoryOffcore data reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x201100offcore_response.any_data.remote_drammemoryOffcore data reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x401100offcore_response.any_ifetch.local_drammemoryOffcore code reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x204400offcore_response.any_ifetch.remote_drammemoryOffcore code reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x404400offcore_response.any_request.local_drammemoryOffcore requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x20FF00offcore_response.any_request.remote_drammemoryOffcore requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x40FF00offcore_response.any_rfo.local_drammemoryOffcore RFO requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x202200offcore_response.any_rfo.remote_drammemoryOffcore RFO requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x402200offcore_response.corewb.local_drammemoryOffcore writebacks to the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200800offcore_response.corewb.remote_drammemoryOffcore writebacks to a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400800offcore_response.data_ifetch.local_drammemoryOffcore code or data read requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x207700offcore_response.data_ifetch.remote_drammemoryOffcore code or data read requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x407700offcore_response.data_in.local_drammemoryOffcore data reads, RFOs, and prefetches satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x203300offcore_response.data_in.remote_drammemoryOffcore data reads, RFOs, and prefetches satisfied by the remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x403300offcore_response.demand_data.local_drammemoryOffcore demand data requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200300offcore_response.demand_data.remote_drammemoryOffcore demand data requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400300offcore_response.demand_data_rd.local_drammemoryOffcore demand data reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200100offcore_response.demand_data_rd.remote_drammemoryOffcore demand data reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400100offcore_response.demand_ifetch.local_drammemoryOffcore demand code reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200400offcore_response.demand_ifetch.remote_drammemoryOffcore demand code reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400400offcore_response.demand_rfo.local_drammemoryOffcore demand RFO requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x200200offcore_response.demand_rfo.remote_drammemoryOffcore demand RFO requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x400200offcore_response.other.remote_drammemoryOffcore other requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x408000offcore_response.pf_data.any_drammemoryOffcore prefetch data requests satisfied by any DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x605000offcore_response.pf_data.any_llc_missmemoryOffcore prefetch data requests that missed the LLCevent=0xb7,period=100000,umask=0x1,offcore_rsp=0xF85000offcore_response.pf_data.local_drammemoryOffcore prefetch data requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x205000offcore_response.pf_data.remote_drammemoryOffcore prefetch data requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x405000offcore_response.pf_data_rd.local_drammemoryOffcore prefetch data reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x201000offcore_response.pf_data_rd.remote_drammemoryOffcore prefetch data reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x401000offcore_response.pf_ifetch.local_drammemoryOffcore prefetch code reads satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x204000offcore_response.pf_ifetch.remote_drammemoryOffcore prefetch code reads satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x404000offcore_response.pf_rfo.local_drammemoryOffcore prefetch RFO requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x202000offcore_response.pf_rfo.remote_drammemoryOffcore prefetch RFO requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x402000offcore_response.prefetch.local_drammemoryOffcore prefetch requests satisfied by the local DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x207000offcore_response.prefetch.remote_drammemoryOffcore prefetch requests satisfied by a remote DRAMevent=0xb7,period=100000,umask=0x1,offcore_rsp=0x407000mem_uncore_retired.local_dram_and_remote_cache_hitcacheLoad instructions retired local dram and remote cache HIT data sources (Precise Event)event=0xf,period=20000,umask=0x800mem_uncore_retired.local_hitmcacheLoad instructions retired that HIT modified data in sibling core (Precise Event)event=0xf,period=40000,umask=0x200mem_uncore_retired.remote_hitmcacheRetired loads that hit remote socket in modified state (Precise Event)event=0xf,period=40000,umask=0x400bpu_clears.earlypipelineEarly Branch Prediction Unit clearsevent=0xe8,period=2000000,umask=0x100uops_executed.core_stall_countpipelineUops executed on any port (core count)event=0xb1,cmask=1,edge=1,inv=1,period=2000000,umask=0x3f00uops_executed.core_stall_count_no_port5pipelineUops executed on ports 0-4 (core count)event=0xb1,cmask=1,edge=1,inv=1,period=2000000,umask=0x1f00dtlb_misses.pde_missvirtual memoryDTLB misses caused by low part of address. Count also includes 2M page references because 2M pages do not use the PDEevent=0x49,period=200000,umask=0x2000CPI1 / IPC00IPCgroup1inst_retired.any / cpu_clk_unhalted.thread00Frontend_Bound_SMTidq_uops_not_delivered.core / (4 * (cpu_clk_unhalted.thread / 2 * (1 + cpu_clk_unhalted.one_thread_active / cpu_clk_unhalted.ref_xclk)))00dcache_miss_cpil1d\-loads\-misses / inst_retired.any00icache_miss_cyclesl1i\-loads\-misses / inst_retired.any00cache_miss_cyclesgroup1dcache_miss_cpi + icache_miss_cycles00DCache_L2_All_Hitsl2_rqsts.demand_data_rd_hit + l2_rqsts.pf_hit + l2_rqsts.rfo_hit00DCache_L2_All_Missmax(l2_rqsts.all_demand_data_rd - l2_rqsts.demand_data_rd_hit, 0) + l2_rqsts.pf_miss + l2_rqsts.rfo_miss00DCache_L2_AllDCache_L2_All_Hits + DCache_L2_All_Miss00DCache_L2_Hitsd_ratio(DCache_L2_All_Hits, DCache_L2_All)00DCache_L2_Missesd_ratio(DCache_L2_All_Miss, DCache_L2_All)00M1ipc + M200M2ipc + M100M31 / M300L1D_Cache_Fill_BW64 * l1d.replacement / 1e9 / duration_time00C10_Pkg_ResidencyPowercstate_pkg@c10\-residency@ / TSCC10 residency percent per package100%00C1_Core_ResidencyPowercstate_core@c1\-residency@ / TSCC1 residency percent per core100%00C2_Pkg_ResidencyPowercstate_pkg@c2\-residency@ / TSCC2 residency percent per package100%00C3_Pkg_ResidencyPowercstate_pkg@c3\-residency@ / TSCC3 residency percent per package100%00C6_Core_ResidencyPowercstate_core@c6\-residency@ / TSCC6 residency percent per core100%00C6_Pkg_ResidencyPowercstate_pkg@c6\-residency@ / TSCC6 residency percent per package100%00C7_Core_ResidencyPowercstate_core@c7\-residency@ / TSCC7 residency percent per core100%00C7_Pkg_ResidencyPowercstate_pkg@c7\-residency@ / TSCC7 residency percent per package100%00C8_Pkg_ResidencyPowercstate_pkg@c8\-residency@ / TSCC8 residency percent per package100%00C9_Pkg_ResidencyPowercstate_pkg@c9\-residency@ / TSCC9 residency percent per package100%00smi_cyclessmi((msr@aperf@ - cycles) / msr@aperf@ if msr@smi@ > 0 else 0)smi_cycles > 0.1Percentage of cycles spent in System Management Interrupts100%00smi_numsmimsr@smi@Number of SMI interrupts1SMI#00tsx_aborted_cyclestransaction(max(cycles\-t - cycles\-ct, 0) / cycles if has_event(cycles\-t) else 0)Percentage of cycles in aborted transactions100%00tsx_cycles_per_elisiontransaction(cycles\-t / el\-start if has_event(el\-start) else 0)Number of cycles within a transaction divided by the number of elisions1cycles / elision00tsx_cycles_per_transactiontransaction(cycles\-t / tx\-start if has_event(cycles\-t) else 0)Number of cycles within a transaction divided by the number of transactions1cycles / transaction00tsx_transactional_cyclestransaction(cycles\-t / cycles if has_event(cycles\-t) else 0)Percentage of cycles within a transaction region100%00cpu_atomtma_alloc_restrictionTopdownL3;tma_L3_group;tma_resource_bound_groupcpu_atom@TOPDOWN_BE_BOUND.ALLOC_RESTRICTIONS@ / tma_info_core_slotstma_alloc_restriction > 0.1Counts the number of issue slots  that were not consumed by the backend due to certain allocation restrictions100%00tma_backend_boundDefault;TopdownL1;tma_L1_groupcpu_atom@TOPDOWN_BE_BOUND.ALL@ / tma_info_core_slotstma_backend_bound > 0.1Counts the total number of issue slots  that were not consumed by the backend due to backend stallsCounts the total number of issue slots  that were not consumed by the backend due to backend stalls.  Note that uops must be available for consumption in order for this event to count.  If a uop is not available (IQ is empty), this event will not count.   The rest of these subevents count backend stalls, in cycles, due to an outstanding request which is memory bound vs core bound.   The subevents are not slot based events and therefore can not be precisely added or subtracted from the Backend_Bound_Aux subevents which are slot based100%TopdownL1;DefaultTopdownL100tma_backend_bound_auxDefault;TopdownL1;tma_L1_grouptma_backend_boundtma_backend_bound_aux > 0.2Counts the total number of issue slots  that were not consumed by the backend due to backend stallsCounts the total number of issue slots  that were not consumed by the backend due to backend stalls.  Note that UOPS must be available for consumption in order for this event to count.  If a uop is not available (IQ is empty), this event will not count.  All of these subevents count backend stalls, in slots, due to a resource limitation.   These are not cycle based events and therefore can not be precisely added or subtracted from the Backend_Bound subevents which are cycle based.  These subevents are supplementary to Backend_Bound and can be used to analyze results from a resource perspective at allocation100%TopdownL1;DefaultTopdownL100tma_bad_speculationDefault;TopdownL1;tma_L1_group(tma_info_core_slots - (cpu_atom@TOPDOWN_FE_BOUND.ALL@ + cpu_atom@TOPDOWN_BE_BOUND.ALL@ + cpu_atom@TOPDOWN_RETIRING.ALL@)) / tma_info_core_slotstma_bad_speculation > 0.15Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clearCounts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ). Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear100%TopdownL1;DefaultTopdownL100tma_baseTopdownL2;tma_L2_group;tma_retiring_group(cpu_atom@TOPDOWN_RETIRING.ALL@ - cpu_atom@UOPS_RETIRED.MS@) / tma_info_core_slotstma_base > 0.6Counts the number of uops that are not from the microsequencer100%TopdownL200tma_branch_detectTopdownL3;tma_L3_group;tma_fetch_latency_groupcpu_atom@TOPDOWN_FE_BOUND.BRANCH_DETECT@ / tma_info_core_slotstma_branch_detect > 0.05Counts the number of issue slots  that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontendCounts the number of issue slots  that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches100%00tma_branch_mispredictsTopdownL2;tma_L2_group;tma_bad_speculation_groupcpu_atom@TOPDOWN_BAD_SPECULATION.MISPREDICT@ / tma_info_core_slotstma_branch_mispredicts > 0.05Counts the number of issue slots  that were not consumed by the backend due to branch mispredicts100%TopdownL200tma_branch_resteerTopdownL3;tma_L3_group;tma_fetch_latency_groupcpu_atom@TOPDOWN_FE_BOUND.BRANCH_RESTEER@ / tma_info_core_slotstma_branch_resteer > 0.05Counts the number of issue slots  that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch100%00tma_ciscTopdownL3;tma_L3_group;tma_fetch_bandwidth_groupcpu_atom@TOPDOWN_FE_BOUND.CISC@ / tma_info_core_slotstma_cisc > 0.05Counts the number of issue slots  that were not delivered by the frontend due to the microcode sequencer (MS)100%00tma_core_boundTopdownL2;tma_L2_group;tma_backend_bound_groupmax(0, tma_backend_bound - tma_memory_bound)tma_core_bound > 0.1Counts the number of cycles due to backend bound stalls that are core execution bound and not attributed to outstanding demand load or store stalls100%TopdownL200tma_decodeTopdownL3;tma_L3_group;tma_fetch_bandwidth_groupcpu_atom@TOPDOWN_FE_BOUND.DECODE@ / tma_info_core_slotstma_decode > 0.05Counts the number of issue slots  that were not delivered by the frontend due to decode stalls100%00tma_disambiguationTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (cpu_atom@MACHINE_CLEARS.DISAMBIGUATION@ / cpu_atom@MACHINE_CLEARS.SLOW@)tma_disambiguation > 0.02Counts the number of machine clears relative to the number of nuke slots due to memory disambiguation100%00tma_dram_boundTopdownL3;tma_L3_group;tma_memory_bound_groupcpu_atom@MEM_BOUND_STALLS.LOAD_DRAM_HIT@ / tma_info_core_clks - max((cpu_atom@MEM_BOUND_STALLS.LOAD@ - cpu_atom@LD_HEAD.L1_MISS_AT_RET@) / tma_info_core_clks, 0) * cpu_atom@MEM_BOUND_STALLS.LOAD_DRAM_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@tma_dram_bound > 0.1Counts the number of cycles the core is stalled due to a demand load miss which hit in DRAM or MMIO (Non-DRAM)100%00tma_fast_nukeTopdownL3;tma_L3_group;tma_machine_clears_groupcpu_atom@TOPDOWN_BAD_SPECULATION.FASTNUKE@ / tma_info_core_slotstma_fast_nuke > 0.05Counts the number of issue slots  that were not consumed by the backend due to a machine clear classified as a fast nuke due to memory ordering, memory disambiguation and memory renaming100%00tma_fetch_bandwidthTopdownL2;tma_L2_group;tma_frontend_bound_groupcpu_atom@TOPDOWN_FE_BOUND.FRONTEND_BANDWIDTH@ / tma_info_core_slotstma_fetch_bandwidth > 0.1Counts the number of issue slots  that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations100%TopdownL200tma_fetch_latencyTopdownL2;tma_L2_group;tma_frontend_bound_groupcpu_atom@TOPDOWN_FE_BOUND.FRONTEND_LATENCY@ / tma_info_core_slotstma_fetch_latency > 0.15Counts the number of issue slots  that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations100%TopdownL200tma_fp_assistTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (cpu_atom@MACHINE_CLEARS.FP_ASSIST@ / cpu_atom@MACHINE_CLEARS.SLOW@)tma_fp_assist > 0.02Counts the number of machine clears relative to the number of nuke slots due to FP assists100%00tma_fpdiv_uopsTopdownL3;tma_L3_group;tma_base_groupcpu_atom@UOPS_RETIRED.FPDIV@ / tma_info_core_slotstma_fpdiv_uops > 0.2Counts the number of floating point divide operations per uop100%00tma_frontend_boundDefault;TopdownL1;tma_L1_groupcpu_atom@TOPDOWN_FE_BOUND.ALL@ / tma_info_core_slotstma_frontend_bound > 0.2Counts the number of issue slots  that were not consumed by the backend due to frontend stalls100%TopdownL1;DefaultTopdownL100tma_icache_missesTopdownL3;tma_L3_group;tma_fetch_latency_groupcpu_atom@TOPDOWN_FE_BOUND.ICACHE@ / tma_info_core_slotstma_icache_misses > 0.05Counts the number of issue slots  that were not delivered by the frontend due to instruction cache misses100%00tma_info_core_clkscpu_atom@CPU_CLK_UNHALTED.CORE@00tma_info_core_clks_pcpu_atom@CPU_CLK_UNHALTED.CORE_P@00tma_info_core_cpitma_info_core_clks / INST_RETIRED.ANYCycles Per Instruction00tma_info_core_ipccpu_atom@INST_RETIRED.ANY@ / tma_info_core_clksInstructions Per Cycle00tma_info_core_slots5 * tma_info_core_clks00tma_info_core_upicpu_atom@UOPS_RETIRED.ALL@ / INST_RETIRED.ANYUops Per Instruction00tma_info_frontend_inst_miss_cost_dramhit_percent100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_DRAM_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@Percent of instruction miss cost that hit in DRAM00tma_info_frontend_inst_miss_cost_l2hit_percent100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_L2_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@Percent of instruction miss cost that hit in the L200tma_info_frontend_inst_miss_cost_l3hit_percent100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_LLC_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@Percent of instruction miss cost that hit in the L300tma_info_inst_mix_branch_mispredict_ratiocpu_atom@BR_MISP_RETIRED.ALL_BRANCHES@ / BR_INST_RETIRED.ALL_BRANCHESRatio of all branches which mispredict00tma_info_inst_mix_branch_mispredict_to_unknown_branch_ratiocpu_atom@BR_MISP_RETIRED.ALL_BRANCHES@ / BACLEARS.ANYRatio between Mispredicted branches and unknown branches00tma_info_inst_mix_fpdiv_uop_ratio100 * cpu_atom@UOPS_RETIRED.FPDIV@ / UOPS_RETIRED.ALLPercentage of all uops which are FPDiv uops00tma_info_inst_mix_idiv_uop_ratio100 * cpu_atom@UOPS_RETIRED.IDIV@ / UOPS_RETIRED.ALLPercentage of all uops which are IDiv uops00tma_info_inst_mix_ipbranchcpu_atom@INST_RETIRED.ANY@ / BR_INST_RETIRED.ALL_BRANCHESInstructions per Branch (lower number means higher occurrence rate)00tma_info_inst_mix_ipcallcpu_atom@INST_RETIRED.ANY@ / BR_INST_RETIRED.CALLInstruction per (near) call (lower number means higher occurrence rate)00tma_info_inst_mix_ipfarbranchcpu_atom@INST_RETIRED.ANY@ / (cpu_atom@BR_INST_RETIRED.FAR_BRANCH@ / 2)Instructions per Far Branch00tma_info_inst_mix_iploadcpu_atom@INST_RETIRED.ANY@ / MEM_UOPS_RETIRED.ALL_LOADSInstructions per Load00tma_info_inst_mix_ipmisp_cond_ntakencpu_atom@INST_RETIRED.ANY@ / (cpu_atom@BR_MISP_RETIRED.COND@ - cpu_atom@BR_MISP_RETIRED.COND_TAKEN@)Instructions per retired conditional Branch Misprediction where the branch was not taken00tma_info_inst_mix_ipmisp_cond_takencpu_atom@INST_RETIRED.ANY@ / BR_MISP_RETIRED.COND_TAKENInstructions per retired conditional Branch Misprediction where the branch was taken00tma_info_inst_mix_ipmisp_indirectcpu_atom@INST_RETIRED.ANY@ / BR_MISP_RETIRED.INDIRECTInstructions per retired indirect call or jump Branch Misprediction00tma_info_inst_mix_ipmisp_retcpu_atom@INST_RETIRED.ANY@ / BR_MISP_RETIRED.RETURNInstructions per retired return Branch Misprediction00tma_info_inst_mix_ipmispredictcpu_atom@INST_RETIRED.ANY@ / BR_MISP_RETIRED.ALL_BRANCHESInstructions per retired Branch Misprediction00tma_info_inst_mix_ipstorecpu_atom@INST_RETIRED.ANY@ / MEM_UOPS_RETIRED.ALL_STORESInstructions per Store00tma_info_inst_mix_microcode_uop_ratio100 * cpu_atom@UOPS_RETIRED.MS@ / UOPS_RETIRED.ALLPercentage of all uops which are ucode ops00tma_info_inst_mix_x87_uop_ratio100 * cpu_atom@UOPS_RETIRED.X87@ / UOPS_RETIRED.ALLPercentage of all uops which are x87 uops00tma_info_l1_bound_address_alias_blocks100 * cpu_atom@LD_BLOCKS.4K_ALIAS@ / MEM_UOPS_RETIRED.ALL_LOADSPercentage of total non-speculative loads with a address aliasing block00tma_info_l1_bound_load_splits100 * cpu_atom@MEM_UOPS_RETIRED.SPLIT_LOADS@ / MEM_UOPS_RETIRED.ALL_LOADSPercentage of total non-speculative loads that are splits00tma_info_l1_bound_store_fwd_blocks100 * cpu_atom@LD_BLOCKS.DATA_UNKNOWN@ / MEM_UOPS_RETIRED.ALL_LOADSPercentage of total non-speculative loads with a store forward or unknown store address block00tma_info_memory_cycles_per_demand_load_dram_hitcpu_atom@MEM_BOUND_STALLS.LOAD_DRAM_HIT@ / MEM_LOAD_UOPS_RETIRED.DRAM_HITCycle cost per DRAM hit00tma_info_memory_cycles_per_demand_load_l2_hitcpu_atom@MEM_BOUND_STALLS.LOAD_L2_HIT@ / MEM_LOAD_UOPS_RETIRED.L2_HITCycle cost per L2 hit00tma_info_memory_cycles_per_demand_load_l3_hitcpu_atom@MEM_BOUND_STALLS.LOAD_LLC_HIT@ / MEM_LOAD_UOPS_RETIRED.L3_HITCycle cost per LLC hit00tma_info_memory_memloadpki1e3 * cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ / INST_RETIRED.ANYload ops retired per 1000 instruction00tma_info_system_cpu_utilizationcpu_atom@CPU_CLK_UNHALTED.REF_TSC@ / TSCAverage CPU Utilization00tma_info_system_kernel_utilizationSummarycpu_atom@CPU_CLK_UNHALTED.CORE@k / CPU_CLK_UNHALTED.COREFraction of cycles spent in Kernel mode00tma_info_system_turbo_utilizationPowertma_info_core_clks / CPU_CLK_UNHALTED.REF_TSCAverage Frequency Utilization relative nominal frequency00tma_itlb_missesTopdownL3;tma_L3_group;tma_fetch_latency_groupcpu_atom@TOPDOWN_FE_BOUND.ITLB@ / tma_info_core_slotstma_itlb_misses > 0.05Counts the number of issue slots  that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses100%00tma_l1_boundTopdownL3;tma_L3_group;tma_memory_bound_groupcpu_atom@LD_HEAD.L1_BOUND_AT_RET@ / tma_info_core_clkstma_l1_bound > 0.1Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a load block100%00tma_l2_boundTopdownL3;tma_L3_group;tma_memory_bound_groupcpu_atom@MEM_BOUND_STALLS.LOAD_L2_HIT@ / tma_info_core_clks - max((cpu_atom@MEM_BOUND_STALLS.LOAD@ - cpu_atom@LD_HEAD.L1_MISS_AT_RET@) / tma_info_core_clks, 0) * cpu_atom@MEM_BOUND_STALLS.LOAD_L2_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@tma_l2_bound > 0.1Counts the number of cycles a core is stalled due to a demand load which hit in the L2 Cache100%00tma_l3_boundTopdownL3;tma_L3_group;tma_memory_bound_groupcpu_atom@MEM_BOUND_STALLS.LOAD_LLC_HIT@ / tma_info_core_clks - max((cpu_atom@MEM_BOUND_STALLS.LOAD@ - cpu_atom@LD_HEAD.L1_MISS_AT_RET@) / tma_info_core_clks, 0) * cpu_atom@MEM_BOUND_STALLS.LOAD_LLC_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@tma_l3_bound > 0.1Counts the number of cycles a core is stalled due to a demand load which hit in the Last Level Cache (LLC) or other core with HITE/F/M100%00tma_ld_bufferTopdownL4;tma_L4_group;tma_mem_scheduler_grouptma_mem_scheduler * cpu_atom@MEM_SCHEDULER_BLOCK.LD_BUF@ / MEM_SCHEDULER_BLOCK.ALLtma_ld_buffer > 0.05Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to load buffer full100%00tma_machine_clearsTopdownL2;tma_L2_group;tma_bad_speculation_groupcpu_atom@TOPDOWN_BAD_SPECULATION.MACHINE_CLEARS@ / tma_info_core_slotstma_machine_clears > 0.05Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation100%TopdownL200tma_mem_schedulerTopdownL3;tma_L3_group;tma_resource_bound_groupcpu_atom@TOPDOWN_BE_BOUND.MEM_SCHEDULER@ / tma_info_core_slotstma_mem_scheduler > 0.1Counts the number of issue slots  that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops100%00tma_memory_boundTopdownL2;tma_L2_group;tma_backend_bound_groupmin(tma_backend_bound, cpu_atom@LD_HEAD.ANY_AT_RET@ / tma_info_core_clks + tma_store_bound)tma_memory_bound > 0.2Counts the number of cycles the core is stalled due to stores or loads100%TopdownL200tma_memory_orderingTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (cpu_atom@MACHINE_CLEARS.MEMORY_ORDERING@ / cpu_atom@MACHINE_CLEARS.SLOW@)tma_memory_ordering > 0.02Counts the number of machine clears relative to the number of nuke slots due to memory ordering100%00tma_ms_uopsTopdownL2;tma_L2_group;tma_retiring_groupcpu_atom@UOPS_RETIRED.MS@ / tma_info_core_slotstma_ms_uops > 0.05Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS)Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS).  This includes uops from flows due to complex instructions, faults, assists, and inserted flows100%TopdownL200tma_non_mem_schedulerTopdownL3;tma_L3_group;tma_resource_bound_groupcpu_atom@TOPDOWN_BE_BOUND.NON_MEM_SCHEDULER@ / tma_info_core_slotstma_non_mem_scheduler > 0.1Counts the number of issue slots  that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops100%00tma_nukeTopdownL3;tma_L3_group;tma_machine_clears_groupcpu_atom@TOPDOWN_BAD_SPECULATION.NUKE@ / tma_info_core_slotstma_nuke > 0.05Counts the number of issue slots  that were not consumed by the backend due to a machine clear (slow nuke)100%00tma_other_fbTopdownL3;tma_L3_group;tma_fetch_bandwidth_groupcpu_atom@TOPDOWN_FE_BOUND.OTHER@ / tma_info_core_slotstma_other_fb > 0.05Counts the number of issue slots  that were not delivered by the frontend due to other common frontend stalls not categorized100%00tma_other_l1TopdownL4;tma_L4_group;tma_l1_bound_groupcpu_atom@LD_HEAD.OTHER_AT_RET@ / tma_info_core_clkstma_other_l1 > 0.05Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a number of other load blocks100%00tma_other_load_storeTopdownL3;tma_L3_group;tma_memory_bound_groupmax(0, tma_memory_bound - (tma_store_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound))tma_other_load_store > 0.1Counts the number of cycles the core is stalled due to a demand load miss which hits in the L2, LLC, DRAM or MMIO (Non-DRAM) but could not be correctly attributed or cycles in which the load miss is waiting on a request buffer100%00tma_other_retTopdownL3;tma_L3_group;tma_base_group(cpu_atom@TOPDOWN_RETIRING.ALL@ - cpu_atom@UOPS_RETIRED.MS@ - cpu_atom@UOPS_RETIRED.FPDIV@) / tma_info_core_slotstma_other_ret > 0.3Counts the number of uops retired excluding ms and fp div uops100%00tma_page_faultTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (cpu_atom@MACHINE_CLEARS.PAGE_FAULT@ / cpu_atom@MACHINE_CLEARS.SLOW@)tma_page_fault > 0.02Counts the number of machine clears relative to the number of nuke slots due to page faults100%00tma_predecodeTopdownL3;tma_L3_group;tma_fetch_bandwidth_groupcpu_atom@TOPDOWN_FE_BOUND.PREDECODE@ / tma_info_core_slotstma_predecode > 0.05Counts the number of issue slots  that were not delivered by the frontend due to wrong predecodes100%00tma_registerTopdownL3;tma_L3_group;tma_resource_bound_groupcpu_atom@TOPDOWN_BE_BOUND.REGISTER@ / tma_info_core_slotstma_register > 0.1Counts the number of issue slots  that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls)100%00tma_reorder_bufferTopdownL3;tma_L3_group;tma_resource_bound_groupcpu_atom@TOPDOWN_BE_BOUND.REORDER_BUFFER@ / tma_info_core_slotstma_reorder_buffer > 0.1Counts the number of issue slots  that were not consumed by the backend due to the reorder buffer being full (ROB stalls)100%00tma_resource_boundTopdownL2;tma_L2_group;tma_backend_bound_aux_grouptma_backend_boundtma_resource_bound > 0.2Counts the total number of issue slots  that were not consumed by the backend due to backend stallsCounts the total number of issue slots  that were not consumed by the backend due to backend stalls.  Note that uops must be available for consumption in order for this event to count.  If a uop is not available (IQ is empty), this event will not count100%TopdownL200tma_retiringDefault;TopdownL1;tma_L1_groupcpu_atom@TOPDOWN_RETIRING.ALL@ / tma_info_core_slotstma_retiring > 0.75Counts the number of issue slots  that result in retirement slots100%TopdownL1;DefaultTopdownL100tma_rsvTopdownL4;tma_L4_group;tma_mem_scheduler_grouptma_mem_scheduler * cpu_atom@MEM_SCHEDULER_BLOCK.RSV@ / MEM_SCHEDULER_BLOCK.ALLtma_rsv > 0.05Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to RSV full relative100%00tma_serializationTopdownL3;tma_L3_group;tma_resource_bound_groupcpu_atom@TOPDOWN_BE_BOUND.SERIALIZATION@ / tma_info_core_slotstma_serialization > 0.1Counts the number of issue slots  that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS)100%00tma_smcTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (cpu_atom@MACHINE_CLEARS.SMC@ / cpu_atom@MACHINE_CLEARS.SLOW@)tma_smc > 0.02Counts the number of machine clears relative to the number of nuke slots due to SMC100%00tma_st_bufferTopdownL4;tma_L4_group;tma_mem_scheduler_grouptma_store_boundtma_st_buffer > 0.05Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to store buffer full100%00tma_stlb_hitTopdownL4;tma_L4_group;tma_l1_bound_groupcpu_atom@LD_HEAD.DTLB_MISS_AT_RET@ / tma_info_core_clkstma_stlb_hit > 0.05Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a first level TLB miss100%00tma_stlb_missTopdownL4;tma_L4_group;tma_l1_bound_groupcpu_atom@LD_HEAD.PGWALK_AT_RET@ / tma_info_core_clkstma_stlb_miss > 0.05Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a second level TLB miss requiring a page walk100%00tma_store_boundTopdownL3;tma_L3_group;tma_memory_bound_grouptma_mem_scheduler * (cpu_atom@MEM_SCHEDULER_BLOCK.ST_BUF@ / cpu_atom@MEM_SCHEDULER_BLOCK.ALL@)tma_store_bound > 0.1Counts the number of cycles the core is stalled due to store buffer full100%00tma_store_fwd_blkTopdownL4;tma_L4_group;tma_l1_bound_groupcpu_atom@LD_HEAD.ST_ADDR_AT_RET@ / tma_info_core_clkstma_store_fwd_blk > 0.05Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a store forward block100%00cpu_coreUNCORE_FREQSoCtma_info_system_socket_clks / #num_dies / duration_time / 1e9Uncore frequency per die [GHZ]00tma_alu_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(cpu_core@UOPS_DISPATCHED.PORT_0@ + cpu_core@UOPS_DISPATCHED.PORT_1@ + cpu_core@UOPS_DISPATCHED.PORT_5_11@ + cpu_core@UOPS_DISPATCHED.PORT_6@) / (5 * tma_info_core_core_clks)tma_alu_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations100%00tma_assistsTopdownL4;tma_L4_group;tma_microcode_sequencer_group100 * cpu_core@ASSISTS.ANY\,umask\=0x1B@ / tma_info_thread_slotstma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of AssistsThis metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY100%00tma_avx_assistsHPC;TopdownL5;tma_L5_group;tma_assists_group63 * cpu_core@ASSISTS.SSE_AVX_MIX@ / tma_info_thread_slotstma_avx_assists > 0.1This metric estimates fraction of slots the CPU retired uops as a result of handing SSE to AVX* or AVX* to SSE transition Assists100%00tma_backend_boundDefault;TmaL1;TopdownL1;tma_L1_groupcpu_core@topdown\-be\-bound@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slotstma_backend_bound > 0.2This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the BackendThis category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS100%TopdownL1;DefaultTopdownL100tma_bad_speculationDefault;TmaL1;TopdownL1;tma_L1_groupmax(1 - (tma_frontend_bound + tma_backend_bound + tma_retiring), 0)tma_bad_speculation > 0.15This category represents fraction of slots wasted due to incorrect speculationsThis category represents fraction of slots wasted due to incorrect speculations. This include slots used to issue uops that do not eventually get retired and slots for which the issue-pipeline was blocked due to recovery from earlier incorrect speculation. For example; wasted work due to miss-predicted branches are categorized under Bad Speculation category. Incorrect data speculation followed by Memory Ordering Nukes is another example100%TopdownL1;DefaultTopdownL100tma_branch_mispredictsBadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBMcpu_core@topdown\-br\-mispredict@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slotstma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Branch MispredictionThis metric represents fraction of slots the CPU has wasted due to Branch Misprediction.  These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: TOPDOWN.BR_MISPREDICT_SLOTS. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers100%TopdownL200tma_branch_resteersFetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_groupcpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clks + tma_unknown_branchestma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Branch ResteersThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES100%00tma_ciscTopdownL4;tma_L4_group;tma_microcode_sequencer_groupmax(0, tma_microcode_sequencer - tma_assists)tma_cisc > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instructionThis metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources. Sample with: FRONTEND_RETIRED.MS_FLOWS100%00tma_clears_resteersBadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC(1 - tma_branch_mispredicts / tma_bad_speculation) * cpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clkstma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine ClearsThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches100%00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(25 * tma_info_system_average_frequency * (cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ / (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ + cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD@))) + 24 * tma_info_system_average_frequency * cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS@) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%00tma_core_boundBackend;Compute;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_groupmax(0, tma_backend_bound - tma_memory_bound)tma_core_bound > 0.1 & tma_backend_bound > 0.2This metric represents fraction of slots where Core non-memory issues were of a bottleneckThis metric represents fraction of slots where Core non-memory issues were of a bottleneck.  Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations)100%TopdownL200tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group24 * tma_info_system_average_frequency * (cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD@ + cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * (1 - cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ / (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ + cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD@))) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%00tma_decoder0_aloneDSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group(cpu_core@INST_DECODED.DECODERS\,cmask\=1@ - cpu_core@INST_DECODED.DECODERS\,cmask\=2@) / tma_info_core_core_clks / 2tma_decoder0_alone > 0.1 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35))This metric represents fraction of cycles where decoder-0 was the only active decoderThis metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions100%00tma_dividerTopdownL3;tma_L3_group;tma_core_bound_groupcpu_core@ARITH.DIV_ACTIVE@ / tma_info_thread_clkstma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric represents fraction of cycles where the Divider unit was activeThis metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE100%00tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupcpu_core@MEMORY_ACTIVITY.STALLS_L3_MISS@ / tma_info_thread_clkstma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS100%00tma_dsbDSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(cpu_core@IDQ.DSB_CYCLES_ANY@ - cpu_core@IDQ.DSB_CYCLES_OK@) / tma_info_core_core_clks / 2tma_dsb > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipelineThis metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline.  For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here100%00tma_dsb_switchesDSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBcpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES@ / tma_info_thread_clkstma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelinesThis metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS_PS. Related metrics: tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%00tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_groupmin(7 * cpu_core@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=1@ + cpu_core@DTLB_LOAD_MISSES.WALK_ACTIVE@, max(cpu_core@CYCLE_ACTIVITY.CYCLES_MEM_ANY@ - cpu_core@MEMORY_ACTIVITY.CYCLES_L1D_MISS@, 0)) / tma_info_thread_clkstma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store, tma_info_bottleneck_memory_data_tlbs100%00tma_dtlb_storeMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group(7 * cpu_core@DTLB_STORE_MISSES.STLB_HIT\,cmask\=1@ + cpu_core@DTLB_STORE_MISSES.WALK_ACTIVE@) / tma_info_core_core_clkstma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles spent handling first-level data TLB store missesThis metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses.  As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead.  Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page.  Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load, tma_info_bottleneck_memory_data_tlbs100%00tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group28 * tma_info_system_average_frequency * cpu_core@OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM@ / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_fb_fullMemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_groupcpu_core@L1D_PEND_MISS.FB_FULL@ / tma_info_thread_clkstma_fb_full > 0.3This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceedThis metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores100%00tma_fetch_bandwidthFetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFBmax(0, tma_frontend_bound - tma_fetch_latency)tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issuesThis metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues.  For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%TopdownL200tma_fetch_latencyFrontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_groupcpu_core@topdown\-fetch\-lat@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) - cpu_core@INT_MISC.UOP_DROPPING@ / tma_info_thread_slotstma_fetch_latency > 0.1 & tma_frontend_bound > 0.15This metric represents fraction of slots the CPU was stalled due to Frontend latency issuesThis metric represents fraction of slots the CPU was stalled due to Frontend latency issues.  For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS100%TopdownL200tma_few_uops_instructionsTopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueD0max(0, tma_heavy_operations - tma_microcode_sequencer)tma_few_uops_instructions > 0.05 & tma_heavy_operations > 0.1This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or up to ([SNB+] four; [ADL+] five) uopsThis metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or up to ([SNB+] four; [ADL+] five) uops. This highly-correlates with the number of uops in such instructions. Related metrics: tma_decoder0_alone100%00tma_fp_arithHPC;TopdownL3;tma_L3_group;tma_light_operations_grouptma_x87_use + tma_fp_scalar + tma_fp_vectortma_fp_arith > 0.2 & tma_light_operations > 0.6This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired)This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting100%00tma_fp_assistsHPC;TopdownL5;tma_L5_group;tma_assists_group30 * cpu_core@ASSISTS.FP@ / tma_info_thread_slotstma_fp_assists > 0.1This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) AssistsThis metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists. FP Assist may apply when working with very small floating point values (so-called Denormals)100%00tma_fp_scalarCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2Pcpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ / (tma_retiring * tma_info_thread_slots)tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retiredThis metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vectorCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2Pcpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ / (tma_retiring * tma_info_thread_slots)tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widthsThis metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_128bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@) / (tma_retiring * tma_info_thread_slots)tma_fp_vector_128b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_256bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / (tma_retiring * tma_info_thread_slots)tma_fp_vector_256b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_frontend_boundDefault;PGO;TmaL1;TopdownL1;tma_L1_groupcpu_core@topdown\-fe\-bound@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) - cpu_core@INT_MISC.UOP_DROPPING@ / tma_info_thread_slotstma_frontend_bound > 0.15This category represents fraction of slots where the processor's Frontend undersupplies its BackendThis category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4_PS100%TopdownL1;DefaultTopdownL100tma_fused_instructionsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * cpu_core@INST_RETIRED.MACRO_FUSED@ / (tma_retiring * tma_info_thread_slots)tma_fused_instructions > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructionsThis metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions. The instruction pairs of CMP+JCC or DEC+JCC are commonly used examples100%00tma_heavy_operationsRetire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_groupcpu_core@topdown\-heavy\-ops@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slotstma_heavy_operations > 0.1This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequencesThis metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences. Sample with: UOPS_RETIRED.HEAVY100%TopdownL200tma_icache_missesBigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_groupcpu_core@ICACHE_DATA.STALLS@ / tma_info_thread_clkstma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to instruction cache missesThis metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS100%00tma_info_bad_spec_branch_misprediction_costBad;BrMispredicts;tma_issueBM(tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) * tma_info_thread_slots / BR_MISP_RETIRED.ALL_BRANCHESBranch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear)Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_branch_mispredicts, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers00tma_info_bad_spec_ipmisp_cond_ntakenBad;BrMispredictscpu_core@INST_RETIRED.ANY@ / BR_MISP_RETIRED.COND_NTAKENtma_info_bad_spec_ipmisp_cond_ntaken < 200Instructions per retired mispredicts for conditional non-taken branches (lower number means higher occurrence rate)00tma_info_bad_spec_ipmisp_cond_takenBad;BrMispredictscpu_core@INST_RETIRED.ANY@ / BR_MISP_RETIRED.COND_TAKENtma_info_bad_spec_ipmisp_cond_taken < 200Instructions per retired mispredicts for conditional taken branches (lower number means higher occurrence rate)00tma_info_bad_spec_ipmisp_indirectBad;BrMispredictscpu_core@BR_MISP_RETIRED.INDIRECT_CALL\,umask\=0x80@ / BR_MISP_RETIRED.INDIRECTtma_info_bad_spec_ipmisp_indirect < 1e3Instructions per retired mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate)00tma_info_bad_spec_ipmisp_retBad;BrMispredictscpu_core@INST_RETIRED.ANY@ / BR_MISP_RETIRED.RETtma_info_bad_spec_ipmisp_ret < 500Instructions per retired mispredicts for return branches (lower number means higher occurrence rate)00tma_info_bad_spec_ipmispredictBad;BadSpec;BrMispredictscpu_core@INST_RETIRED.ANY@ / BR_MISP_RETIRED.ALL_BRANCHEStma_info_bad_spec_ipmispredict < 200Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate)00tma_info_botlnk_l0_core_bound_likelyCor;SMT(100 * (1 - tma_core_bound / tma_ports_utilization if tma_core_bound < tma_ports_utilization else 1) if tma_info_system_smt_2t_utilization > 0.5 else 0)tma_info_botlnk_l0_core_bound_likely > 0.5Probability of Core Bound bottleneck hidden by SMT-profiling artifacts00tma_info_botlnk_l2_dsb_missesDSBmiss;Fed;tma_issueFB100 * (tma_fetch_latency * tma_dsb_switches / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) + tma_fetch_bandwidth * tma_mite / (tma_dsb + tma_lsd + tma_mite))tma_info_botlnk_l2_dsb_misses > 10Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW BottleneckTotal pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp00tma_info_botlnk_l2_ic_missesFed;FetchLat;IcMiss;tma_issueFL100 * (tma_fetch_latency * tma_icache_misses / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches))tma_info_botlnk_l2_ic_misses > 5Total pipeline cost of Instruction Cache misses - subset of the Big_Code BottleneckTotal pipeline cost of Instruction Cache misses - subset of the Big_Code Bottleneck. Related metrics: 00tma_info_bottleneck_big_codeBigFoot;Fed;Frontend;IcMiss;MemoryTLB;tma_issueBC100 * tma_fetch_latency * (tma_itlb_misses + tma_icache_misses + tma_unknown_branches) / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)tma_info_bottleneck_big_code > 20Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses)Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses). Related metrics: tma_info_bottleneck_branching_overhead00tma_info_bottleneck_branching_overheadRet;tma_issueBC100 * ((cpu_core@BR_INST_RETIRED.COND@ + 3 * cpu_core@BR_INST_RETIRED.NEAR_CALL@ + (cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ - cpu_core@BR_INST_RETIRED.COND_TAKEN@ - 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@)) / tma_info_thread_slots)tma_info_bottleneck_branching_overhead > 10Total pipeline cost of branch related instructions (used for program control-flow including function calls)Total pipeline cost of branch related instructions (used for program control-flow including function calls). Related metrics: tma_info_bottleneck_big_code00tma_info_bottleneck_instruction_fetch_bwFed;FetchBW;Frontend100 * (tma_frontend_bound - tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) - tma_info_bottleneck_big_codetma_info_bottleneck_instruction_fetch_bw > 20Total pipeline cost of instruction fetch bandwidth related bottlenecks00tma_info_bottleneck_memory_bandwidthMem;MemoryBW;Offcore;tma_issueBW100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full))) + tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_fb_full / (tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk))tma_info_bottleneck_memory_bandwidth > 20Total pipeline cost of (external) Memory Bandwidth related bottlenecksTotal pipeline cost of (external) Memory Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full00tma_info_bottleneck_memory_data_tlbsMem;MemoryTLB;Offcore;tma_issueTLB100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores)))tma_info_bottleneck_memory_data_tlbs > 20Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs)Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store00tma_info_bottleneck_memory_latencyMem;MemoryLat;Offcore;tma_issueLat100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound))tma_info_bottleneck_memory_latency > 20Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches)Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches). Related metrics: tma_l3_hit_latency, tma_mem_latency00tma_info_bottleneck_mispredictionsBad;BadSpec;BrMispredicts;tma_issueBM100 * (tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches))tma_info_bottleneck_mispredictions > 20Total pipeline cost of Branch Misprediction related bottlenecksTotal pipeline cost of Branch Misprediction related bottlenecks. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers00tma_info_branches_callretBad;Branches(cpu_core@BR_INST_RETIRED.NEAR_CALL@ + cpu_core@BR_INST_RETIRED.NEAR_RETURN@) / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are CALL or RET00tma_info_branches_cond_ntBad;Branches;CodeGen;PGOcpu_core@BR_INST_RETIRED.COND_NTAKEN@ / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are non-taken conditionals00tma_info_branches_cond_tkBad;Branches;CodeGen;PGOcpu_core@BR_INST_RETIRED.COND_TAKEN@ / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are taken conditionals00tma_info_branches_jumpBad;Branches(cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ - cpu_core@BR_INST_RETIRED.COND_TAKEN@ - 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@) / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are unconditional (direct or indirect) jumps00tma_info_branches_other_branchesBad;Branches1 - (tma_info_branches_cond_nt + tma_info_branches_cond_tk + tma_info_branches_callret + tma_info_branches_jump)Fraction of branches of other types (not individually covered by other metrics in Info.Branches group)00tma_info_core_core_clksSMTcpu_core@CPU_CLK_UNHALTED.DISTRIBUTED@Core actual clocks when any Logical Processor is active on the Physical Core00tma_info_core_coreipcRet;SMT;TmaL1;tma_L1_groupcpu_core@INST_RETIRED.ANY@ / tma_info_core_core_clksInstructions Per Cycle across hyper-threads (per physical core)00tma_info_core_flopcFlops;Ret(cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.SCALAR_DOUBLE@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@) + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / tma_info_core_core_clksFloating Point Operations Per Cycle00tma_info_core_fp_arith_utilizationCor;Flops;HPC(cpu_core@FP_ARITH_DISPATCHED.PORT_0@ + cpu_core@FP_ARITH_DISPATCHED.PORT_1@ + cpu_core@FP_ARITH_DISPATCHED.PORT_5@) / (2 * tma_info_core_core_clks)Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width)Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common)00tma_info_core_ilpBackend;Cor;Pipeline;PortsUtilcpu_core@UOPS_EXECUTED.THREAD@ / (cpu_core@UOPS_EXECUTED.CORE_CYCLES_GE_1@ / 2 if #SMT_on else cpu_core@UOPS_EXECUTED.CORE_CYCLES_GE_1@)Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core00tma_info_frontend_dsb_coverageDSB;Fed;FetchBW;tma_issueFBcpu_core@IDQ.DSB_UOPS@ / cpu_core@UOPS_ISSUED.ANY@tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 6 > 0.35Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache)Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp00tma_info_frontend_dsb_switch_costDSBmisscpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES@ / cpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES\,cmask\=1\,edge@Average number of cycles of a switch from the DSB fetch-unit to MITE fetch unit - see DSB_Switches tree node for details00tma_info_frontend_fetch_upcFed;FetchBWcpu_core@UOPS_ISSUED.ANY@ / cpu_core@UOPS_ISSUED.ANY\,cmask\=1@Average number of Uops issued by front-end when it issued something00tma_info_frontend_icache_miss_latencyFed;FetchLat;IcMisscpu_core@ICACHE_DATA.STALLS@ / cpu_core@ICACHE_DATA.STALLS\,cmask\=1\,edge@Average Latency for L1 instruction cache misses00tma_info_frontend_ipdsb_miss_retDSBmiss;Fedcpu_core@INST_RETIRED.ANY@ / FRONTEND_RETIRED.ANY_DSB_MISStma_info_frontend_ipdsb_miss_ret < 50Instructions per non-speculative DSB miss (lower number means higher occurrence rate)00tma_info_frontend_ipunknown_branchFedtma_info_inst_mix_instructions / BACLEARS.ANYInstructions per speculative Unknown Branch Misprediction (BAClear) (lower number means higher occurrence rate)00tma_info_frontend_l2mpki_codeIcMiss1e3 * cpu_core@FRONTEND_RETIRED.L2_MISS@ / INST_RETIRED.ANYL2 cache true code cacheline misses per kilo instruction00tma_info_frontend_l2mpki_code_allIcMiss1e3 * cpu_core@L2_RQSTS.CODE_RD_MISS@ / INST_RETIRED.ANYL2 cache speculative code cacheline misses per kilo instruction00tma_info_frontend_lsd_coverageFed;LSDcpu_core@LSD.UOPS@ / cpu_core@UOPS_ISSUED.ANY@Fraction of Uops delivered by the LSD (Loop Stream Detector; aka Loop Cache)00tma_info_inst_mix_bptkbranchBranches;Fed;PGOcpu_core@BR_INST_RETIRED.ALL_BRANCHES@ / BR_INST_RETIRED.NEAR_TAKENBranch instructions per taken branch00tma_info_inst_mix_instructionsSummary;TmaL1;tma_L1_groupcpu_core@INST_RETIRED.ANY@Total number of retired InstructionsTotal number of retired Instructions. Sample with: INST_RETIRED.PREC_DIST00tma_info_inst_mix_iparithFlops;InsTypecpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@)tma_info_inst_mix_iparith < 10Instructions per FP Arithmetic instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW00tma_info_inst_mix_iparith_avx128Flops;FpVector;InsTypecpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@)tma_info_inst_mix_iparith_avx128 < 10Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_iparith_avx256Flops;FpVector;InsTypecpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@)tma_info_inst_mix_iparith_avx256 < 10Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_iparith_scalar_dpFlops;FpScalar;InsTypecpu_core@INST_RETIRED.ANY@ / FP_ARITH_INST_RETIRED.SCALAR_DOUBLEtma_info_inst_mix_iparith_scalar_dp < 10Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_iparith_scalar_spFlops;FpScalar;InsTypecpu_core@INST_RETIRED.ANY@ / FP_ARITH_INST_RETIRED.SCALAR_SINGLEtma_info_inst_mix_iparith_scalar_sp < 10Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_ipbranchBranches;Fed;InsTypecpu_core@INST_RETIRED.ANY@ / BR_INST_RETIRED.ALL_BRANCHEStma_info_inst_mix_ipbranch < 8Instructions per Branch (lower number means higher occurrence rate)00tma_info_inst_mix_ipcallBranches;Fed;PGOcpu_core@INST_RETIRED.ANY@ / BR_INST_RETIRED.NEAR_CALLtma_info_inst_mix_ipcall < 200Instructions per (near) call (lower number means higher occurrence rate)00tma_info_inst_mix_ipflopFlops;InsTypecpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.SCALAR_DOUBLE@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@) + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@)tma_info_inst_mix_ipflop < 10Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate)00tma_info_inst_mix_iploadInsTypecpu_core@INST_RETIRED.ANY@ / MEM_INST_RETIRED.ALL_LOADStma_info_inst_mix_ipload < 3Instructions per Load (lower number means higher occurrence rate)00tma_info_inst_mix_ipstoreInsTypecpu_core@INST_RETIRED.ANY@ / MEM_INST_RETIRED.ALL_STOREStma_info_inst_mix_ipstore < 8Instructions per Store (lower number means higher occurrence rate)00tma_info_inst_mix_ipswpfPrefetchescpu_core@INST_RETIRED.ANY@ / cpu_core@SW_PREFETCH_ACCESS.T0\,umask\=0xF@tma_info_inst_mix_ipswpf < 100Instructions per Software prefetch instruction (of any type: NTA/T0/T1/T2/Prefetch) (lower number means higher occurrence rate)00tma_info_inst_mix_iptbBranches;Fed;FetchBW;Frontend;PGO;tma_issueFBcpu_core@INST_RETIRED.ANY@ / BR_INST_RETIRED.NEAR_TAKENtma_info_inst_mix_iptb < 13Instruction per taken branchInstruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp00tma_info_memory_core_l1d_cache_fill_bwMem;MemoryBW64 * cpu_core@L1D.REPLACEMENT@ / 1e9 / duration_timeAverage per-core data fill bandwidth to the L1 data cache [GB / sec]00tma_info_memory_core_l2_cache_fill_bwMem;MemoryBW64 * cpu_core@L2_LINES_IN.ALL@ / 1e9 / duration_timeAverage per-core data fill bandwidth to the L2 cache [GB / sec]00tma_info_memory_core_l3_cache_access_bwMem;MemoryBW;Offcore64 * cpu_core@OFFCORE_REQUESTS.ALL_REQUESTS@ / 1e9 / duration_timeAverage per-core data access bandwidth to the L3 cache [GB / sec]00tma_info_memory_core_l3_cache_fill_bwMem;MemoryBW64 * cpu_core@LONGEST_LAT_CACHE.MISS@ / 1e9 / duration_timeAverage per-core data fill bandwidth to the L3 cache [GB / sec]00tma_info_memory_fb_hpkiCacheMisses;Mem1e3 * cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / INST_RETIRED.ANYFill Buffer (FB) hits per kilo instructions for retired demand loads (L1D misses that merge into ongoing miss-handling entries)00tma_info_memory_l1mpkiCacheMisses;Mem1e3 * cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / INST_RETIRED.ANYL1 cache true misses per kilo instruction for retired demand loads00tma_info_memory_l1mpki_loadCacheMisses;Mem1e3 * cpu_core@L2_RQSTS.ALL_DEMAND_DATA_RD@ / INST_RETIRED.ANYL1 cache true misses per kilo instruction for all demand loads (including speculative)00tma_info_memory_l2hpki_allCacheMisses;Mem1e3 * (cpu_core@L2_RQSTS.REFERENCES@ - cpu_core@L2_RQSTS.MISS@) / INST_RETIRED.ANYL2 cache hits per kilo instruction for all request types (including speculative)00tma_info_memory_l2hpki_loadCacheMisses;Mem1e3 * cpu_core@L2_RQSTS.DEMAND_DATA_RD_HIT@ / INST_RETIRED.ANYL2 cache hits per kilo instruction for all demand loads  (including speculative)00tma_info_memory_l2mpkiBackend;CacheMisses;Mem1e3 * cpu_core@MEM_LOAD_RETIRED.L2_MISS@ / INST_RETIRED.ANYL2 cache true misses per kilo instruction for retired demand loads00tma_info_memory_l2mpki_allCacheMisses;Mem;Offcore1e3 * cpu_core@L2_RQSTS.MISS@ / INST_RETIRED.ANYL2 cache ([RKL+] true) misses per kilo instruction for all request types (including speculative)00tma_info_memory_l2mpki_loadCacheMisses;Mem1e3 * cpu_core@L2_RQSTS.DEMAND_DATA_RD_MISS@ / INST_RETIRED.ANYL2 cache ([RKL+] true) misses per kilo instruction for all demand loads  (including speculative)00tma_info_memory_l3mpkiCacheMisses;Mem1e3 * cpu_core@MEM_LOAD_RETIRED.L3_MISS@ / INST_RETIRED.ANYL3 cache true misses per kilo instruction for retired demand loads00tma_info_memory_load_miss_real_latencyMem;MemoryBound;MemoryLatcpu_core@L1D_PEND_MISS.PENDING@ / MEM_LOAD_COMPLETED.L1_MISS_ANYActual Average Latency for L1 data-cache miss demand load operations (in core cycles)00tma_info_memory_mlpMem;MemoryBW;MemoryBoundcpu_core@L1D_PEND_MISS.PENDING@ / L1D_PEND_MISS.PENDING_CYCLESMemory-Level-Parallelism (average number of L1 miss demand load when there is at least one such missMemory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor)00tma_info_memory_oro_data_l2_mlpMemory_BW;Offcorecpu_core@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD@ / OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RDAverage Parallel L2 cache miss data reads00tma_info_memory_oro_load_l2_miss_latencyMemory_Lat;Offcorecpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD@ / OFFCORE_REQUESTS.DEMAND_DATA_RDAverage Latency for L2 cache miss demand Loads00tma_info_memory_oro_load_l2_mlpMemory_BW;Offcorecpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD@ / cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD\,cmask\=1@Average Parallel L2 cache miss demand Loads00tma_info_memory_oro_load_l3_miss_latencyMemory_Lat;Offcorecpu_core@OFFCORE_REQUESTS_OUTSTANDING.L3_MISS_DEMAND_DATA_RD@ / OFFCORE_REQUESTS.L3_MISS_DEMAND_DATA_RDAverage Latency for L3 cache miss demand Loads00tma_info_memory_thread_l1d_cache_fill_bw_1tMem;MemoryBWtma_info_memory_core_l1d_cache_fill_bwAverage per-thread data fill bandwidth to the L1 data cache [GB / sec]00tma_info_memory_thread_l2_cache_fill_bw_1tMem;MemoryBWtma_info_memory_core_l2_cache_fill_bwAverage per-thread data fill bandwidth to the L2 cache [GB / sec]00tma_info_memory_thread_l3_cache_access_bw_1tMem;MemoryBW;Offcoretma_info_memory_core_l3_cache_access_bwAverage per-thread data access bandwidth to the L3 cache [GB / sec]00tma_info_memory_thread_l3_cache_fill_bw_1tMem;MemoryBWtma_info_memory_core_l3_cache_fill_bwAverage per-thread data fill bandwidth to the L3 cache [GB / sec]00tma_info_memory_tlb_code_stlb_mpkiFed;MemoryTLB1e3 * cpu_core@ITLB_MISSES.WALK_COMPLETED@ / INST_RETIRED.ANYSTLB (2nd level TLB) code speculative misses per kilo instruction (misses of any page-size that complete the page walk)00tma_info_memory_tlb_load_stlb_mpkiMem;MemoryTLB1e3 * cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED@ / INST_RETIRED.ANYSTLB (2nd level TLB) data load speculative misses per kilo instruction (misses of any page-size that complete the page walk)00tma_info_memory_tlb_page_walks_utilizationMem;MemoryTLB(cpu_core@ITLB_MISSES.WALK_PENDING@ + cpu_core@DTLB_LOAD_MISSES.WALK_PENDING@ + cpu_core@DTLB_STORE_MISSES.WALK_PENDING@) / (4 * tma_info_core_core_clks)tma_info_memory_tlb_page_walks_utilization > 0.5Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses00tma_info_memory_tlb_store_stlb_mpkiMem;MemoryTLB1e3 * cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED@ / INST_RETIRED.ANYSTLB (2nd level TLB) data store speculative misses per kilo instruction (misses of any page-size that complete the page walk)00tma_info_pipeline_executeCor;Pipeline;PortsUtil;SMTcpu_core@UOPS_EXECUTED.THREAD@ / cpu_core@UOPS_EXECUTED.THREAD\,cmask\=1@Instruction-Level-Parallelism (average number of uops executed when there is execution) per-thread00tma_info_pipeline_ipassistPipeline;Ret;Retirecpu_core@INST_RETIRED.ANY@ / cpu_core@ASSISTS.ANY\,umask\=0x1B@tma_info_pipeline_ipassist < 100e3Instructions per a microcode Assist invocationInstructions per a microcode Assist invocation. See Assists tree node for details (lower number means higher occurrence rate)00tma_info_pipeline_retirePipeline;Rettma_retiring * tma_info_thread_slots / cpu_core@UOPS_RETIRED.SLOTS\,cmask\=1@Average number of Uops retired in cycles where at least one uop has retired00tma_info_pipeline_strings_cyclesPipeline;Retcpu_core@INST_RETIRED.REP_ITERATION@ / cpu_core@UOPS_RETIRED.SLOTS\,cmask\=1@tma_info_pipeline_strings_cycles > 0.1Estimated fraction of retirement-cycles dealing with repeat instructions00tma_info_system_average_frequencyPower;Summarytma_info_system_turbo_utilization * TSC / 1e9 / duration_timeMeasured Average Frequency for unhalted processors [GHz]00tma_info_system_cpu_utilizationHPC;Summarycpu_core@CPU_CLK_UNHALTED.REF_TSC@ / TSCAverage CPU Utilization00tma_info_system_dram_bw_useHPC;Mem;MemoryBW;SoC;tma_issueBW64 * (UNC_ARB_TRK_REQUESTS.ALL + UNC_ARB_COH_TRK_REQUESTS.ALL) / 1e6 / duration_time / 1e3Average external Memory Bandwidth Use for reads and writes [GB / sec]Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_mem_bandwidth, tma_sq_full00tma_info_system_gflopsCor;Flops;HPC(cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.SCALAR_DOUBLE@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@) + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / 1e9 / duration_timeGiga Floating Point Operations Per SecondGiga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine00tma_info_system_ipfarbranchBranches;OScpu_core@INST_RETIRED.ANY@ / cpu_core@BR_INST_RETIRED.FAR_BRANCH@utma_info_system_ipfarbranch < 1e6Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate]00tma_info_system_kernel_cpiOSCPU_CLK_UNHALTED.THREAD_P:k / cpu_core@INST_RETIRED.ANY_P@kCycles Per Instruction for the Operating System (OS) Kernel mode00tma_info_system_kernel_utilizationOSCPU_CLK_UNHALTED.THREAD_P:k / CPU_CLK_UNHALTED.THREADtma_info_system_kernel_utilization > 0.05Fraction of cycles spent in the Operating System (OS) Kernel mode00tma_info_system_mem_parallel_readsMem;MemoryBW;SoCUNC_ARB_DAT_OCCUPANCY.RD / UNC_ARB_DAT_OCCUPANCY.RD@cmask\=1@Average number of parallel data read requests to external memoryAverage number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches00tma_info_system_mem_read_latencyMem;MemoryLat;SoC(UNC_ARB_TRK_OCCUPANCY.RD + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.RDAverage latency of data read request to external memory (in nanoseconds)Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only)01tma_info_system_mem_request_latencyMem;SoC(UNC_ARB_TRK_OCCUPANCY.ALL + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.ALLAverage latency of all requests to external memory (in Uncore cycles)01tma_info_system_smt_2t_utilizationSMT(1 - cpu_core@CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE@ / cpu_core@CPU_CLK_UNHALTED.REF_DISTRIBUTED@ if #SMT_on else 0)Fraction of cycles where both hardware Logical Processors were active00tma_info_system_socket_clksSoCUNC_CLOCK.SOCKETSocket actual clocks when any core is active on that socket00tma_info_system_turbo_utilizationPowertma_info_thread_clks / CPU_CLK_UNHALTED.REF_TSCAverage Frequency Utilization relative nominal frequency00tma_info_thread_clksPipelinecpu_core@CPU_CLK_UNHALTED.THREAD@Per-Logical Processor actual clocks when the Logical Processor is active00tma_info_thread_cpiMem;Pipeline1 / tma_info_thread_ipcCycles Per Instruction (per Logical Processor)00tma_info_thread_execute_per_issueCor;Pipelinecpu_core@UOPS_EXECUTED.THREAD@ / UOPS_ISSUED.ANYThe ratio of Executed- by Issued-UopsThe ratio of Executed- by Issued-Uops. Ratio > 1 suggests high rate of uop micro-fusions. Ratio < 1 suggest high rate of "execute" at rename stage00tma_info_thread_ipcRet;Summarycpu_core@INST_RETIRED.ANY@ / tma_info_thread_clksInstructions Per Cycle (per Logical Processor)00tma_info_thread_slotsTmaL1;tma_L1_groupcpu_core@TOPDOWN.SLOTS@Total issue-pipeline slots (per-Physical Core till ICL; per-Logical Processor ICL onward)00tma_info_thread_slots_utilizationSMT;TmaL1;tma_L1_group(tma_info_thread_slots / (cpu_core@TOPDOWN.SLOTS@ / 2) if #SMT_on else 1)Fraction of Physical Core issue-slots utilized by this Logical Processor00tma_info_thread_uoppiPipeline;Ret;Retiretma_retiring * tma_info_thread_slots / INST_RETIRED.ANYtma_info_thread_uoppi > 1.05Uops Per Instruction00tma_info_thread_uptbBranches;Fed;FetchBWtma_retiring * tma_info_thread_slots / BR_INST_RETIRED.NEAR_TAKENtma_info_thread_uptb < 9Instruction per taken branch00tma_int_operationsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_int_vector_128b + tma_int_vector_256b + tma_shufflestma_int_operations > 0.1 & tma_light_operations > 0.6This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired)This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired). Vector/Matrix Int operations and shuffles are counted. Note this metric's value may exceed its parent due to use of "Uops" CountDomain100%00tma_int_vector_128bCompute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P(cpu_core@INT_VEC_RETIRED.ADD_128@ + cpu_core@INT_VEC_RETIRED.VNNI_128@) / (tma_retiring * tma_info_thread_slots)tma_int_vector_128b > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6)This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retiredThis metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_int_vector_256bCompute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P(cpu_core@INT_VEC_RETIRED.ADD_256@ + cpu_core@INT_VEC_RETIRED.MUL_256@ + cpu_core@INT_VEC_RETIRED.VNNI_256@) / (tma_retiring * tma_info_thread_slots)tma_int_vector_256b > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6)This metric represents 256-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retiredThis metric represents 256-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_itlb_missesBigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_groupcpu_core@ICACHE_TAG.STALLS@ / tma_info_thread_clkstma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) missesThis metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS100%00tma_l1_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_groupmax((cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L1D_MISS@) / tma_info_thread_clks, 0)tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled without loads missing the L1 data cacheThis metric estimates how often the CPU was stalled without loads missing the L1 data cache.  The L1 data cache typically has the shortest latency.  However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT_PS;MEM_LOAD_RETIRED.FB_HIT_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1100%00tma_l2_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(cpu_core@MEMORY_ACTIVITY.STALLS_L1D_MISS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L2_MISS@) / tma_info_thread_clkstma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to L2 cache accesses by loadsThis metric estimates how often the CPU was stalled due to L2 cache accesses by loads.  Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS100%00tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(cpu_core@MEMORY_ACTIVITY.STALLS_L2_MISS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L3_MISS@) / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS100%00tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group9 * tma_info_system_average_frequency * cpu_core@MEM_LOAD_RETIRED.L3_HIT@ * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency100%00tma_lcpFetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBcpu_core@DECODE.LCP@ / tma_info_thread_clkstma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb100%00tma_light_operationsRetire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_groupmax(0, tma_retiring - tma_heavy_operations)tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation)This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized software running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. Sample with: INST_RETIRED.PREC_DIST100%TopdownL200tma_load_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_groupcpu_core@UOPS_DISPATCHED.PORT_2_3_10@ / (3 * tma_info_core_core_clks)tma_load_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3_10100%00tma_load_stlb_hitMemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_grouptma_dtlb_load - tma_load_stlb_misstma_load_stlb_hit > 0.05 & (tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric roughly estimates the fraction of cycles where the (first level) DTLB was missed by load accesses, that later on hit in second-level TLB (STLB)100%00tma_load_stlb_missMemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_groupcpu_core@DTLB_LOAD_MISSES.WALK_ACTIVE@ / tma_info_thread_clkstma_load_stlb_miss > 0.05 & (tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by load accesses, performing a hardware page walk100%00tma_lock_latencyOffcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group(16 * max(0, cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ - cpu_core@L2_RQSTS.ALL_RFO@) + cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@ * (10 * cpu_core@L2_RQSTS.RFO_HIT@ + min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO@))) / tma_info_thread_clkstma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles the CPU spent handling cache misses due to lock operationsThis metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency100%00tma_lsdFetchBW;LSD;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(cpu_core@LSD.CYCLES_ACTIVE@ - cpu_core@LSD.CYCLES_OK@) / tma_info_core_core_clks / 2tma_lsd > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unitThis metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit.  LSD typically does well sustaining Uop supply. However; in some rare cases; optimal uop-delivery could not be reached for small loops whose size (in terms of number of uops) does not suit well the LSD structure100%00tma_machine_clearsBadSpec;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxnmax(0, tma_bad_speculation - tma_branch_mispredicts)tma_machine_clears > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Machine ClearsThis metric represents fraction of slots the CPU has wasted due to Machine Clears.  These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache100%TopdownL200tma_mem_bandwidthMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBWmin(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=4@) / tma_info_thread_clkstma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM)This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM).  The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_sq_full100%00tma_mem_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLatmin(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD@) / tma_info_thread_clks - tma_mem_bandwidthtma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM)This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM).  This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_info_bottleneck_memory_latency, tma_l3_hit_latency100%00tma_memory_boundBackend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_groupcpu_core@topdown\-mem\-bound@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slotstma_memory_bound > 0.2 & tma_backend_bound > 0.2This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneckThis metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck.  Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two)100%TopdownL200tma_memory_fenceTopdownL6;tma_L6_group;tma_serializing_operation_group13 * cpu_core@MISC2_RETIRED.LFENCE@ / tma_info_thread_clkstma_memory_fence > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))))This metric represents fraction of cycles the CPU was stalled due to LFENCE Instructions100%02tma_memory_operationsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * cpu_core@MEM_UOP_RETIRED.ANY@ / (tma_retiring * tma_info_thread_slots)tma_memory_operations > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring memory operations -- uops for memory load or store accesses100%00tma_microcode_sequencerMicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMScpu_core@UOPS_RETIRED.MS@ / tma_info_thread_slotstma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unitThis metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit.  The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: UOPS_RETIRED.MS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches100%00tma_mispredicts_resteersBadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBMtma_branch_mispredicts / tma_bad_speculation * cpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clkstma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stageThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions100%00tma_miteDSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(cpu_core@IDQ.MITE_CYCLES_ANY@ - cpu_core@IDQ.MITE_CYCLES_OK@) / tma_info_core_core_clks / 2tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS100%00tma_mixing_vectorsTopdownL5;tma_L5_group;tma_issueMV;tma_ports_utilized_0_group160 * cpu_core@ASSISTS.SSE_AVX_MIX@ / tma_info_thread_clkstma_mixing_vectors > 0.05The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issuedThe Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued. Usually a Mixing_Vectors over 5% is worth investigating. Read more in Appendix B1 of the Optimizations Guide for this topic. Related metrics: tma_ms_switches100%00tma_ms_switchesFetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO3 * cpu_core@UOPS_RETIRED.MS\,cmask\=1\,edge@ / (tma_retiring * tma_info_thread_slots / cpu_core@UOPS_ISSUED.ANY@) / tma_info_thread_clkstma_ms_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS)This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: FRONTEND_RETIRED.MS_FLOWS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation100%00tma_non_fused_branchesPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * (cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ - cpu_core@INST_RETIRED.MACRO_FUSED@) / (tma_retiring * tma_info_thread_slots)tma_non_fused_branches > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring branch instructions that were not fusedThis metric represents fraction of slots where the CPU was retiring branch instructions that were not fused. Non-conditional branches like direct JMP or CALL would count here. Can be used to examine fusible conditional jumps that were not fused100%00tma_nop_instructionsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * cpu_core@INST_RETIRED.NOP@ / (tma_retiring * tma_info_thread_slots)tma_nop_instructions > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring NOP (no op) instructionsThis metric represents fraction of slots where the CPU was retiring NOP (no op) instructions. Compilers often use NOPs for certain address alignments - e.g. start address of a function or loop body. Sample with: INST_RETIRED.NOP100%00tma_other_light_opsPipeline;TopdownL3;tma_L3_group;tma_light_operations_groupmax(0, tma_light_operations - (tma_fp_arith + tma_int_operations + tma_memory_operations + tma_fused_instructions + tma_non_fused_branches + tma_nop_instructions))tma_other_light_ops > 0.3 & tma_light_operations > 0.6This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodesThis metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes. May undercount due to FMA double counting100%00tma_page_faultsTopdownL5;tma_L5_group;tma_assists_group99 * cpu_core@ASSISTS.PAGE_FAULT@ / tma_info_thread_slotstma_page_faults > 0.05This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page FaultsThis metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page Faults. A Page Fault may apply on first application access to a memory page. Note operating system handling of page faults accounts for the majority of its cost100%00tma_port_0Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2Pcpu_core@UOPS_DISPATCHED.PORT_0@ / tma_info_core_core_clkstma_port_0 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch)This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_1TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2Pcpu_core@UOPS_DISPATCHED.PORT_1@ / tma_info_core_core_clkstma_port_1 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_6TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2Pcpu_core@UOPS_DISPATCHED.PORT_6@ / tma_info_core_core_clkstma_port_6 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2100%00tma_ports_utilizationPortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group((cpu_core@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ + tma_serializing_operation * (cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@) + (cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ + tma_retiring * cpu_core@EXE_ACTIVITY.2_PORTS_UTIL\,umask\=0xc@)) / tma_info_thread_clks if cpu_core@ARITH.DIV_ACTIVE@ < cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@ else (cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ + tma_retiring * cpu_core@EXE_ACTIVITY.2_PORTS_UTIL\,umask\=0xc@) / tma_info_thread_clks)tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related).  Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations100%00tma_ports_utilized_0PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_groupcpu_core@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ / tma_info_thread_clks + tma_serializing_operation * (cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@) / tma_info_thread_clkstma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric100%00tma_ports_utilized_1PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_groupcpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ / tma_info_thread_clkstma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Sample with: EXE_ACTIVITY.1_PORTS_UTIL. Related metrics: tma_l1_bound100%00tma_ports_utilized_2PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_groupcpu_core@EXE_ACTIVITY.2_PORTS_UTIL@ / tma_info_thread_clkstma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise).  Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6100%02tma_ports_utilized_3mPortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_groupcpu_core@UOPS_EXECUTED.CYCLES_GE_3@ / tma_info_thread_clkstma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3100%02tma_retiringDefault;TmaL1;TopdownL1;tma_L1_groupcpu_core@topdown\-retiring@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slotstma_retiring > 0.7 | tma_heavy_operations > 0.1This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retiredThis category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category.  Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved.  Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance.  For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.SLOTS100%TopdownL1;DefaultTopdownL100tma_serializing_operationPortsUtil;TopdownL5;tma_L5_group;tma_issueSO;tma_ports_utilized_0_groupcpu_core@RESOURCE_STALLS.SCOREBOARD@ / tma_info_thread_clkstma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operationsThis metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations. Instructions like CPUID; WRMSR or LFENCE serialize the out-of-order execution which may limit performance. Sample with: RESOURCE_STALLS.SCOREBOARD. Related metrics: tma_ms_switches100%00tma_shufflesHPC;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_groupcpu_core@INT_VEC_RETIRED.SHUFFLES@ / (tma_retiring * tma_info_thread_slots)tma_shuffles > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6)This metric represents Shuffle (cross "vector lane" data transfers) uops fraction the CPU has retired100%00tma_slow_pauseTopdownL6;tma_L6_group;tma_serializing_operation_groupcpu_core@CPU_CLK_UNHALTED.PAUSE@ / tma_info_thread_clkstma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))))This metric represents fraction of cycles the CPU was stalled due to PAUSE InstructionsThis metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: CPU_CLK_UNHALTED.PAUSE_INST100%02tma_split_loadsTopdownL4;tma_L4_group;tma_l1_bound_grouptma_info_memory_load_miss_real_latency * cpu_core@LD_BLOCKS.NO_SR@ / tma_info_thread_clkstma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundaryThis metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS100%00tma_split_storesTopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_groupcpu_core@MEM_INST_RETIRED.SPLIT_STORES@ / tma_info_core_core_clkstma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents rate of split store accessesThis metric represents rate of split store accesses.  Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4100%00tma_sq_fullMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group(cpu_core@XQ.FULL_CYCLES@ + cpu_core@L1D_PEND_MISS.L2_STALLS@) / tma_info_thread_clkstma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors)This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth100%00tma_store_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupcpu_core@EXE_ACTIVITY.BOUND_ON_STORES@ / tma_info_thread_clkstma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often CPU was stalled  due to RFO store memory accesses; RFO store issue a read-for-ownership request before the writeThis metric estimates how often CPU was stalled  due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_INST_RETIRED.ALL_STORES_PS100%00tma_store_fwd_blkTopdownL4;tma_L4_group;tma_l1_bound_group13 * cpu_core@LD_BLOCKS.STORE_FORWARD@ / tma_info_thread_clkstma_store_fwd_blk > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping storesThis metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading100%00tma_store_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group(cpu_core@MEM_STORE_RETIRED.L2_HIT@ * 10 * (1 - cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@) + (1 - cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@) * min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO@)) / tma_info_thread_clkstma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles the CPU spent handling L1D store missesThis metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency100%00tma_store_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(cpu_core@UOPS_DISPATCHED.PORT_4_9@ + cpu_core@UOPS_DISPATCHED.PORT_7_8@) / (4 * tma_info_core_core_clks)tma_store_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.PORT_7_8100%00tma_store_stlb_hitMemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_grouptma_dtlb_store - tma_store_stlb_misstma_store_stlb_hit > 0.05 & (tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric roughly estimates the fraction of cycles where the TLB was missed by store accesses, hitting in the second-level TLB (STLB)100%00tma_store_stlb_missMemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_groupcpu_core@DTLB_STORE_MISSES.WALK_ACTIVE@ / tma_info_core_core_clkstma_store_stlb_miss > 0.05 & (tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates the fraction of cycles where the STLB was missed by store accesses, performing a hardware page walk100%00tma_streaming_storesMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueSmSt;tma_store_bound_group9 * cpu_core@OCR.STREAMING_WR.ANY_RESPONSE@ / tma_info_thread_clkstma_streaming_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates how often CPU was stalled  due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO storesThis metric estimates how often CPU was stalled  due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO stores. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should Streaming stores be a bottleneck. Sample with: OCR.STREAMING_WR.ANY_RESPONSE. Related metrics: tma_fb_full100%00tma_unknown_branchesBigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_groupcpu_core@INT_MISC.UNKNOWN_BRANCH_CYCLES@ / tma_info_thread_clkstma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to new branch address clearsThis metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: FRONTEND_RETIRED.UNKNOWN_BRANCH100%00tma_x87_useCompute;TopdownL4;tma_L4_group;tma_fp_arith_grouptma_retiring * cpu_core@UOPS_EXECUTED.X87@ / UOPS_EXECUTED.THREADtma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric serves as an approximation of legacy x87 usageThis metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint100%00BackendGrouping from Top-down Microarchitecture Analysis Metrics spreadsheetBadBadSpecBigFootBrMispredictsBranchesCacheMissesCodeGenComputeCorDSBDSBmissDataSharingFedFetchBWFetchLatFlopsFpScalarFpVectorFrontendHPCIcMissInsTypeIntVectorL2EvictsMachineClearsMemMemoryBWMemoryBoundMemoryLatMemoryTLBMemory_BWMemory_LatMicroSeqOSOffcorePGOPipelinePortsUtilPowerPrefetchesRetRetireSMTServerSnoopSoCSummaryTmaL1TmaL2TmaL3memTopdownL1Metrics for top-down breakdown at level 1TopdownL2Metrics for top-down breakdown at level 2TopdownL3Metrics for top-down breakdown at level 3TopdownL4Metrics for top-down breakdown at level 4TopdownL5Metrics for top-down breakdown at level 5TopdownL6Metrics for top-down breakdown at level 6tma_L1_grouptma_L2_grouptma_L3_grouptma_L4_grouptma_L5_grouptma_L6_grouptma_alu_op_utilization_groupMetrics contributing to tma_alu_op_utilization categorytma_assists_groupMetrics contributing to tma_assists categorytma_backend_bound_aux_groupMetrics contributing to tma_backend_bound_aux categorytma_backend_bound_groupMetrics contributing to tma_backend_bound categorytma_bad_speculation_groupMetrics contributing to tma_bad_speculation categorytma_base_groupMetrics contributing to tma_base categorytma_branch_resteers_groupMetrics contributing to tma_branch_resteers categorytma_core_bound_groupMetrics contributing to tma_core_bound categorytma_dram_bound_groupMetrics contributing to tma_dram_bound categorytma_dtlb_load_groupMetrics contributing to tma_dtlb_load categorytma_dtlb_store_groupMetrics contributing to tma_dtlb_store categorytma_fetch_bandwidth_groupMetrics contributing to tma_fetch_bandwidth categorytma_fetch_latency_groupMetrics contributing to tma_fetch_latency categorytma_fp_arith_groupMetrics contributing to tma_fp_arith categorytma_fp_vector_groupMetrics contributing to tma_fp_vector categorytma_frontend_bound_groupMetrics contributing to tma_frontend_bound categorytma_heavy_operations_groupMetrics contributing to tma_heavy_operations categorytma_int_operations_groupMetrics contributing to tma_int_operations categorytma_issue2PMetrics related by the issue $issue2Ptma_issueBCMetrics related by the issue $issueBCtma_issueBMMetrics related by the issue $issueBMtma_issueBWMetrics related by the issue $issueBWtma_issueD0Metrics related by the issue $issueD0tma_issueFBMetrics related by the issue $issueFBtma_issueFLMetrics related by the issue $issueFLtma_issueL1Metrics related by the issue $issueL1tma_issueLatMetrics related by the issue $issueLattma_issueMCMetrics related by the issue $issueMCtma_issueMSMetrics related by the issue $issueMStma_issueMVMetrics related by the issue $issueMVtma_issueRFOMetrics related by the issue $issueRFOtma_issueSLMetrics related by the issue $issueSLtma_issueSOMetrics related by the issue $issueSOtma_issueSmStMetrics related by the issue $issueSmSttma_issueSpStMetrics related by the issue $issueSpSttma_issueSyncxnMetrics related by the issue $issueSyncxntma_issueTLBMetrics related by the issue $issueTLBtma_l1_bound_groupMetrics contributing to tma_l1_bound categorytma_l3_bound_groupMetrics contributing to tma_l3_bound categorytma_light_operations_groupMetrics contributing to tma_light_operations categorytma_load_op_utilization_groupMetrics contributing to tma_load_op_utilization categorytma_machine_clears_groupMetrics contributing to tma_machine_clears categorytma_mem_latency_groupMetrics contributing to tma_mem_latency categorytma_mem_scheduler_groupMetrics contributing to tma_mem_scheduler categorytma_memory_bound_groupMetrics contributing to tma_memory_bound categorytma_microcode_sequencer_groupMetrics contributing to tma_microcode_sequencer categorytma_mite_groupMetrics contributing to tma_mite categorytma_nuke_groupMetrics contributing to tma_nuke categorytma_ports_utilization_groupMetrics contributing to tma_ports_utilization categorytma_ports_utilized_0_groupMetrics contributing to tma_ports_utilized_0 categorytma_ports_utilized_3m_groupMetrics contributing to tma_ports_utilized_3m categorytma_resource_bound_groupMetrics contributing to tma_resource_bound categorytma_retiring_groupMetrics contributing to tma_retiring categorytma_serializing_operation_groupMetrics contributing to tma_serializing_operation categorytma_store_bound_groupMetrics contributing to tma_store_bound categorytma_store_op_utilization_groupMetrics contributing to tma_store_op_utilization categorytma_alloc_restrictionTopdownL3;tma_L3_group;tma_resource_bound_groupTOPDOWN_BE_BOUND.ALLOC_RESTRICTIONS / tma_info_core_slotstma_alloc_restriction > 0.1Counts the number of issue slots  that were not consumed by the backend due to certain allocation restrictions100%00tma_backend_boundDefault;TopdownL1;tma_L1_groupTOPDOWN_BE_BOUND.ALL / tma_info_core_slotstma_backend_bound > 0.1Counts the total number of issue slots  that were not consumed by the backend due to backend stallsCounts the total number of issue slots  that were not consumed by the backend due to backend stalls.  Note that uops must be available for consumption in order for this event to count.  If a uop is not available (IQ is empty), this event will not count.   The rest of these subevents count backend stalls, in cycles, due to an outstanding request which is memory bound vs core bound.   The subevents are not slot based events and therefore can not be precisely added or subtracted from the Backend_Bound_Aux subevents which are slot based100%TopdownL1;DefaultTopdownL100tma_bad_speculationDefault;TopdownL1;tma_L1_group(tma_info_core_slots - (TOPDOWN_FE_BOUND.ALL + TOPDOWN_BE_BOUND.ALL + TOPDOWN_RETIRING.ALL)) / tma_info_core_slotstma_bad_speculation > 0.15Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clearCounts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ). Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear100%TopdownL1;DefaultTopdownL100tma_baseTopdownL2;tma_L2_group;tma_retiring_group(TOPDOWN_RETIRING.ALL - UOPS_RETIRED.MS) / tma_info_core_slotstma_base > 0.6Counts the number of uops that are not from the microsequencer100%TopdownL200tma_branch_detectTopdownL3;tma_L3_group;tma_fetch_latency_groupTOPDOWN_FE_BOUND.BRANCH_DETECT / tma_info_core_slotstma_branch_detect > 0.05Counts the number of issue slots  that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontendCounts the number of issue slots  that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches100%00tma_branch_mispredictsTopdownL2;tma_L2_group;tma_bad_speculation_groupTOPDOWN_BAD_SPECULATION.MISPREDICT / tma_info_core_slotstma_branch_mispredicts > 0.05Counts the number of issue slots  that were not consumed by the backend due to branch mispredicts100%TopdownL200tma_branch_resteerTopdownL3;tma_L3_group;tma_fetch_latency_groupTOPDOWN_FE_BOUND.BRANCH_RESTEER / tma_info_core_slotstma_branch_resteer > 0.05Counts the number of issue slots  that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch100%00tma_ciscTopdownL3;tma_L3_group;tma_fetch_bandwidth_groupTOPDOWN_FE_BOUND.CISC / tma_info_core_slotstma_cisc > 0.05Counts the number of issue slots  that were not delivered by the frontend due to the microcode sequencer (MS)100%00tma_decodeTopdownL3;tma_L3_group;tma_fetch_bandwidth_groupTOPDOWN_FE_BOUND.DECODE / tma_info_core_slotstma_decode > 0.05Counts the number of issue slots  that were not delivered by the frontend due to decode stalls100%00tma_disambiguationTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (MACHINE_CLEARS.DISAMBIGUATION / MACHINE_CLEARS.SLOW)tma_disambiguation > 0.02Counts the number of machine clears relative to the number of nuke slots due to memory disambiguation100%00tma_dram_boundTopdownL3;tma_L3_group;tma_memory_bound_groupMEM_BOUND_STALLS.LOAD_DRAM_HIT / tma_info_core_clks - max((MEM_BOUND_STALLS.LOAD - LD_HEAD.L1_MISS_AT_RET) / tma_info_core_clks, 0) * MEM_BOUND_STALLS.LOAD_DRAM_HIT / MEM_BOUND_STALLS.LOADtma_dram_bound > 0.1Counts the number of cycles the core is stalled due to a demand load miss which hit in DRAM or MMIO (Non-DRAM)100%00tma_fast_nukeTopdownL3;tma_L3_group;tma_machine_clears_groupTOPDOWN_BAD_SPECULATION.FASTNUKE / tma_info_core_slotstma_fast_nuke > 0.05Counts the number of issue slots  that were not consumed by the backend due to a machine clear classified as a fast nuke due to memory ordering, memory disambiguation and memory renaming100%00tma_fetch_bandwidthTopdownL2;tma_L2_group;tma_frontend_bound_groupTOPDOWN_FE_BOUND.FRONTEND_BANDWIDTH / tma_info_core_slotstma_fetch_bandwidth > 0.1Counts the number of issue slots  that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations100%TopdownL200tma_fetch_latencyTopdownL2;tma_L2_group;tma_frontend_bound_groupTOPDOWN_FE_BOUND.FRONTEND_LATENCY / tma_info_core_slotstma_fetch_latency > 0.15Counts the number of issue slots  that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations100%TopdownL200tma_fp_assistTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (MACHINE_CLEARS.FP_ASSIST / MACHINE_CLEARS.SLOW)tma_fp_assist > 0.02Counts the number of machine clears relative to the number of nuke slots due to FP assists100%00tma_fpdiv_uopsTopdownL3;tma_L3_group;tma_base_groupUOPS_RETIRED.FPDIV / tma_info_core_slotstma_fpdiv_uops > 0.2Counts the number of floating point divide operations per uop100%00tma_frontend_boundDefault;TopdownL1;tma_L1_groupTOPDOWN_FE_BOUND.ALL / tma_info_core_slotstma_frontend_bound > 0.2Counts the number of issue slots  that were not consumed by the backend due to frontend stalls100%TopdownL1;DefaultTopdownL100tma_icache_missesTopdownL3;tma_L3_group;tma_fetch_latency_groupTOPDOWN_FE_BOUND.ICACHE / tma_info_core_slotstma_icache_misses > 0.05Counts the number of issue slots  that were not delivered by the frontend due to instruction cache misses100%00tma_info_core_clksCPU_CLK_UNHALTED.CORE00tma_info_core_clks_pCPU_CLK_UNHALTED.CORE_P00tma_info_core_ipcINST_RETIRED.ANY / tma_info_core_clksInstructions Per Cycle00tma_info_core_upiUOPS_RETIRED.ALL / INST_RETIRED.ANYUops Per Instruction00tma_info_frontend_inst_miss_cost_dramhit_percent100 * MEM_BOUND_STALLS.IFETCH_DRAM_HIT / MEM_BOUND_STALLS.IFETCHPercent of instruction miss cost that hit in DRAM00tma_info_frontend_inst_miss_cost_l2hit_percent100 * MEM_BOUND_STALLS.IFETCH_L2_HIT / MEM_BOUND_STALLS.IFETCHPercent of instruction miss cost that hit in the L200tma_info_frontend_inst_miss_cost_l3hit_percent100 * MEM_BOUND_STALLS.IFETCH_LLC_HIT / MEM_BOUND_STALLS.IFETCHPercent of instruction miss cost that hit in the L300tma_info_inst_mix_branch_mispredict_ratioBR_MISP_RETIRED.ALL_BRANCHES / BR_INST_RETIRED.ALL_BRANCHESRatio of all branches which mispredict00tma_info_inst_mix_branch_mispredict_to_unknown_branch_ratioBR_MISP_RETIRED.ALL_BRANCHES / BACLEARS.ANYRatio between Mispredicted branches and unknown branches00tma_info_inst_mix_fpdiv_uop_ratio100 * UOPS_RETIRED.FPDIV / UOPS_RETIRED.ALLPercentage of all uops which are FPDiv uops00tma_info_inst_mix_idiv_uop_ratio100 * UOPS_RETIRED.IDIV / UOPS_RETIRED.ALLPercentage of all uops which are IDiv uops00tma_info_inst_mix_ipbranchINST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHESInstructions per Branch (lower number means higher occurrence rate)00tma_info_inst_mix_ipcallINST_RETIRED.ANY / BR_INST_RETIRED.CALLInstruction per (near) call (lower number means higher occurrence rate)00tma_info_inst_mix_ipfarbranchINST_RETIRED.ANY / (BR_INST_RETIRED.FAR_BRANCH / 2)Instructions per Far Branch00tma_info_inst_mix_iploadINST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_LOADSInstructions per Load00tma_info_inst_mix_ipmisp_cond_ntakenINST_RETIRED.ANY / (BR_MISP_RETIRED.COND - BR_MISP_RETIRED.COND_TAKEN)Instructions per retired conditional Branch Misprediction where the branch was not taken00tma_info_inst_mix_ipmisp_cond_takenINST_RETIRED.ANY / BR_MISP_RETIRED.COND_TAKENInstructions per retired conditional Branch Misprediction where the branch was taken00tma_info_inst_mix_ipmisp_indirectINST_RETIRED.ANY / BR_MISP_RETIRED.INDIRECTInstructions per retired indirect call or jump Branch Misprediction00tma_info_inst_mix_ipmisp_retINST_RETIRED.ANY / BR_MISP_RETIRED.RETURNInstructions per retired return Branch Misprediction00tma_info_inst_mix_ipmispredictINST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHESInstructions per retired Branch Misprediction00tma_info_inst_mix_ipstoreINST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_STORESInstructions per Store00tma_info_inst_mix_microcode_uop_ratio100 * UOPS_RETIRED.MS / UOPS_RETIRED.ALLPercentage of all uops which are ucode ops00tma_info_inst_mix_x87_uop_ratio100 * UOPS_RETIRED.X87 / UOPS_RETIRED.ALLPercentage of all uops which are x87 uops00tma_info_l1_bound_address_alias_blocks100 * LD_BLOCKS.4K_ALIAS / MEM_UOPS_RETIRED.ALL_LOADSPercentage of total non-speculative loads with a address aliasing block00tma_info_l1_bound_load_splits100 * MEM_UOPS_RETIRED.SPLIT_LOADS / MEM_UOPS_RETIRED.ALL_LOADSPercentage of total non-speculative loads that are splits00tma_info_l1_bound_store_fwd_blocks100 * LD_BLOCKS.DATA_UNKNOWN / MEM_UOPS_RETIRED.ALL_LOADSPercentage of total non-speculative loads with a store forward or unknown store address block00tma_info_memory_cycles_per_demand_load_dram_hitMEM_BOUND_STALLS.LOAD_DRAM_HIT / MEM_LOAD_UOPS_RETIRED.DRAM_HITCycle cost per DRAM hit00tma_info_memory_cycles_per_demand_load_l2_hitMEM_BOUND_STALLS.LOAD_L2_HIT / MEM_LOAD_UOPS_RETIRED.L2_HITCycle cost per L2 hit00tma_info_memory_cycles_per_demand_load_l3_hitMEM_BOUND_STALLS.LOAD_LLC_HIT / MEM_LOAD_UOPS_RETIRED.L3_HITCycle cost per LLC hit00tma_info_memory_memloadpki1e3 * MEM_UOPS_RETIRED.ALL_LOADS / INST_RETIRED.ANYload ops retired per 1000 instruction00tma_info_system_cpu_utilizationCPU_CLK_UNHALTED.REF_TSC / TSCAverage CPU Utilization00tma_info_system_kernel_utilizationSummarycpu@CPU_CLK_UNHALTED.CORE@k / CPU_CLK_UNHALTED.COREFraction of cycles spent in Kernel mode00tma_itlb_missesTopdownL3;tma_L3_group;tma_fetch_latency_groupTOPDOWN_FE_BOUND.ITLB / tma_info_core_slotstma_itlb_misses > 0.05Counts the number of issue slots  that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses100%00tma_l1_boundTopdownL3;tma_L3_group;tma_memory_bound_groupLD_HEAD.L1_BOUND_AT_RET / tma_info_core_clkstma_l1_bound > 0.1Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a load block100%00tma_l2_boundTopdownL3;tma_L3_group;tma_memory_bound_groupMEM_BOUND_STALLS.LOAD_L2_HIT / tma_info_core_clks - max((MEM_BOUND_STALLS.LOAD - LD_HEAD.L1_MISS_AT_RET) / tma_info_core_clks, 0) * MEM_BOUND_STALLS.LOAD_L2_HIT / MEM_BOUND_STALLS.LOADtma_l2_bound > 0.1Counts the number of cycles a core is stalled due to a demand load which hit in the L2 Cache100%00tma_l3_boundTopdownL3;tma_L3_group;tma_memory_bound_groupMEM_BOUND_STALLS.LOAD_LLC_HIT / tma_info_core_clks - max((MEM_BOUND_STALLS.LOAD - LD_HEAD.L1_MISS_AT_RET) / tma_info_core_clks, 0) * MEM_BOUND_STALLS.LOAD_LLC_HIT / MEM_BOUND_STALLS.LOADtma_l3_bound > 0.1Counts the number of cycles a core is stalled due to a demand load which hit in the Last Level Cache (LLC) or other core with HITE/F/M100%00tma_ld_bufferTopdownL4;tma_L4_group;tma_mem_scheduler_grouptma_mem_scheduler * MEM_SCHEDULER_BLOCK.LD_BUF / MEM_SCHEDULER_BLOCK.ALLtma_ld_buffer > 0.05Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to load buffer full100%00tma_machine_clearsTopdownL2;tma_L2_group;tma_bad_speculation_groupTOPDOWN_BAD_SPECULATION.MACHINE_CLEARS / tma_info_core_slotstma_machine_clears > 0.05Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation100%TopdownL200tma_mem_schedulerTopdownL3;tma_L3_group;tma_resource_bound_groupTOPDOWN_BE_BOUND.MEM_SCHEDULER / tma_info_core_slotstma_mem_scheduler > 0.1Counts the number of issue slots  that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops100%00tma_memory_boundTopdownL2;tma_L2_group;tma_backend_bound_groupmin(tma_backend_bound, LD_HEAD.ANY_AT_RET / tma_info_core_clks + tma_store_bound)tma_memory_bound > 0.2Counts the number of cycles the core is stalled due to stores or loads100%TopdownL200tma_memory_orderingTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (MACHINE_CLEARS.MEMORY_ORDERING / MACHINE_CLEARS.SLOW)tma_memory_ordering > 0.02Counts the number of machine clears relative to the number of nuke slots due to memory ordering100%00tma_ms_uopsTopdownL2;tma_L2_group;tma_retiring_groupUOPS_RETIRED.MS / tma_info_core_slotstma_ms_uops > 0.05Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS)Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS).  This includes uops from flows due to complex instructions, faults, assists, and inserted flows100%TopdownL200tma_non_mem_schedulerTopdownL3;tma_L3_group;tma_resource_bound_groupTOPDOWN_BE_BOUND.NON_MEM_SCHEDULER / tma_info_core_slotstma_non_mem_scheduler > 0.1Counts the number of issue slots  that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops100%00tma_nukeTopdownL3;tma_L3_group;tma_machine_clears_groupTOPDOWN_BAD_SPECULATION.NUKE / tma_info_core_slotstma_nuke > 0.05Counts the number of issue slots  that were not consumed by the backend due to a machine clear (slow nuke)100%00tma_other_fbTopdownL3;tma_L3_group;tma_fetch_bandwidth_groupTOPDOWN_FE_BOUND.OTHER / tma_info_core_slotstma_other_fb > 0.05Counts the number of issue slots  that were not delivered by the frontend due to other common frontend stalls not categorized100%00tma_other_l1TopdownL4;tma_L4_group;tma_l1_bound_groupLD_HEAD.OTHER_AT_RET / tma_info_core_clkstma_other_l1 > 0.05Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a number of other load blocks100%00tma_other_retTopdownL3;tma_L3_group;tma_base_group(TOPDOWN_RETIRING.ALL - UOPS_RETIRED.MS - UOPS_RETIRED.FPDIV) / tma_info_core_slotstma_other_ret > 0.3Counts the number of uops retired excluding ms and fp div uops100%00tma_page_faultTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (MACHINE_CLEARS.PAGE_FAULT / MACHINE_CLEARS.SLOW)tma_page_fault > 0.02Counts the number of machine clears relative to the number of nuke slots due to page faults100%00tma_predecodeTopdownL3;tma_L3_group;tma_fetch_bandwidth_groupTOPDOWN_FE_BOUND.PREDECODE / tma_info_core_slotstma_predecode > 0.05Counts the number of issue slots  that were not delivered by the frontend due to wrong predecodes100%00tma_registerTopdownL3;tma_L3_group;tma_resource_bound_groupTOPDOWN_BE_BOUND.REGISTER / tma_info_core_slotstma_register > 0.1Counts the number of issue slots  that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls)100%00tma_reorder_bufferTopdownL3;tma_L3_group;tma_resource_bound_groupTOPDOWN_BE_BOUND.REORDER_BUFFER / tma_info_core_slotstma_reorder_buffer > 0.1Counts the number of issue slots  that were not consumed by the backend due to the reorder buffer being full (ROB stalls)100%00tma_retiringDefault;TopdownL1;tma_L1_groupTOPDOWN_RETIRING.ALL / tma_info_core_slotstma_retiring > 0.75Counts the number of issue slots  that result in retirement slots100%TopdownL1;DefaultTopdownL100tma_rsvTopdownL4;tma_L4_group;tma_mem_scheduler_grouptma_mem_scheduler * MEM_SCHEDULER_BLOCK.RSV / MEM_SCHEDULER_BLOCK.ALLtma_rsv > 0.05Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to RSV full relative100%00tma_serializationTopdownL3;tma_L3_group;tma_resource_bound_groupTOPDOWN_BE_BOUND.SERIALIZATION / tma_info_core_slotstma_serialization > 0.1Counts the number of issue slots  that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS)100%00tma_smcTopdownL4;tma_L4_group;tma_nuke_grouptma_nuke * (MACHINE_CLEARS.SMC / MACHINE_CLEARS.SLOW)tma_smc > 0.02Counts the number of machine clears relative to the number of nuke slots due to SMC100%00tma_stlb_hitTopdownL4;tma_L4_group;tma_l1_bound_groupLD_HEAD.DTLB_MISS_AT_RET / tma_info_core_clkstma_stlb_hit > 0.05Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a first level TLB miss100%00tma_stlb_missTopdownL4;tma_L4_group;tma_l1_bound_groupLD_HEAD.PGWALK_AT_RET / tma_info_core_clkstma_stlb_miss > 0.05Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a second level TLB miss requiring a page walk100%00tma_store_boundTopdownL3;tma_L3_group;tma_memory_bound_grouptma_mem_scheduler * (MEM_SCHEDULER_BLOCK.ST_BUF / MEM_SCHEDULER_BLOCK.ALL)tma_store_bound > 0.1Counts the number of cycles the core is stalled due to store buffer full100%00tma_store_fwd_blkTopdownL4;tma_L4_group;tma_l1_bound_groupLD_HEAD.ST_ADDR_AT_RET / tma_info_core_clkstma_store_fwd_blk > 0.05Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a store forward block100%00branch_misprediction_ratiobranch_predictiond_ratio(ex_ret_brn_misp, ex_ret_brn)Execution-Time Branch Misprediction Ratio (Non-Speculative)100%00all_l2_cache_accessesl2_cachel2_request_g1.all_no_prefetch + l2_pf_hit_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3All L2 Cache Accesses00l2_cache_accesses_from_l2_hwpfl2_cachel2_pf_hit_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3L2 Cache Accesses from L2 HWPF00all_l2_cache_missesl2_cachel2_cache_req_stat.ic_dc_miss_in_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3All L2 Cache Misses00l2_cache_misses_from_l2_hwpfl2_cachel2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3L2 Cache Misses from L2 HWPF00all_l2_cache_hitsl2_cachel2_cache_req_stat.ic_dc_hit_in_l2 + l2_pf_hit_l2All L2 Cache Hits00l3_read_miss_latencyl3_cachexi_sys_fill_latency * 16 / xi_ccx_sdp_req1.all_l3_miss_req_typsAverage L3 Read Miss Latency (in core clocks)1core clocks00ic_fetch_miss_ratiol2_cached_ratio(l2_cache_req_stat.ic_access_in_l2, bp_l1_tlb_fetch_hit + bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_miss)L1 Instruction Cache (32B) Fetch Miss Ratio100%00l1_itlb_missestlbbp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_missL1 ITLB Misses00all_remote_links_outbounddata_fabricremote_outbound_data_controller_0 + remote_outbound_data_controller_1 + remote_outbound_data_controller_2 + remote_outbound_data_controller_3Approximate: Outbound data bytes for all Remote Links for a node (die)3e-5MiB00nps1_die_to_dramdata_fabricdram_channel_data_controller_0 + dram_channel_data_controller_1 + dram_channel_data_controller_2 + dram_channel_data_controller_3 + dram_channel_data_controller_4 + dram_channel_data_controller_5 + dram_channel_data_controller_6 + dram_channel_data_controller_7Approximate: Combined DRAM B/bytes of all channels on a NPS1 node (die)6.1e-5MiB01ic_fetch_miss_ratiol2_cached_ratio(l2_cache_req_stat.ic_access_in_l2, bp_l1_tlb_fetch_hit + bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_tlb_miss)L1 Instruction Cache (32B) Fetch Miss Ratio100%00l1_itlb_missestlbbp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_tlb_missL1 ITLB Misses00l2_cache_misses_from_l2_hwpfl2_cachel2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3L2 Cache Misses from L2 Cache HWPF00l3_read_miss_latencyl3_cachexi_sys_fill_latency * 16 / xi_ccx_sdp_req1Average L3 Read Miss Latency (in core clocks)1core clocks00op_cache_fetch_miss_ratiol2_cached_ratio(op_cache_hit_miss.op_cache_miss, op_cache_hit_miss.all_op_cache_accesses)Op Cache (64B) Fetch Miss Ratio00ic_fetch_miss_ratiol2_cached_ratio(ic_tag_hit_miss.instruction_cache_miss, ic_tag_hit_miss.all_instruction_cache_accesses)Instruction Cache (32B) Fetch Miss Ratio100%00l1_itlb_missestlbbp_l1_tlb_miss_l2_tlb_hit + bp_l1_tlb_miss_l2_tlb_missL1 ITLB Misses00macro_ops_dispatcheddecoderde_dis_cops_from_decoder.disp_op_type.any_integer_dispatch + de_dis_cops_from_decoder.disp_op_type.any_fp_dispatchMacro-ops Dispatched00total_dispatch_slots6 * ls_not_halted_cycTotal dispatch slots (upto 6 instructions can be dispatched in each cycle)00frontend_boundPipelineL1d_ratio(de_no_dispatch_per_slot.no_ops_from_frontend, total_dispatch_slots)Fraction of dispatch slots that remained unused because the frontend did not supply enough instructions/ops100%00bad_speculationPipelineL1d_ratio(de_src_op_disp.all - ex_ret_ops, total_dispatch_slots)Fraction of dispatched ops that did not retire100%00backend_boundPipelineL1d_ratio(de_no_dispatch_per_slot.backend_stalls, total_dispatch_slots)Fraction of dispatch slots that remained unused because of backend stalls100%00smt_contentionPipelineL1d_ratio(de_no_dispatch_per_slot.smt_contention, total_dispatch_slots)Fraction of dispatch slots that remained unused because the other thread was selected100%00retiringPipelineL1d_ratio(ex_ret_ops, total_dispatch_slots)Fraction of dispatch slots used by ops that retired100%00frontend_bound_latencyPipelineL2;frontend_bound_groupd_ratio(6 * cpu@de_no_dispatch_per_slot.no_ops_from_frontend\,cmask\=0x6@, total_dispatch_slots)Fraction of dispatch slots that remained unused because of a latency bottleneck in the frontend (such as instruction cache or TLB misses)100%00frontend_bound_bandwidthPipelineL2;frontend_bound_groupd_ratio(de_no_dispatch_per_slot.no_ops_from_frontend - 6 * cpu@de_no_dispatch_per_slot.no_ops_from_frontend\,cmask\=0x6@, total_dispatch_slots)Fraction of dispatch slots that remained unused because of a bandwidth bottleneck in the frontend (such as decode or op cache fetch bandwidth)100%00bad_speculation_mispredictsPipelineL2;bad_speculation_groupd_ratio(bad_speculation * ex_ret_brn_misp, ex_ret_brn_misp + resyncs_or_nc_redirects)Fraction of dispatched ops that were flushed due to branch mispredicts100%00bad_speculation_pipeline_restartsPipelineL2;bad_speculation_groupd_ratio(bad_speculation * resyncs_or_nc_redirects, ex_ret_brn_misp + resyncs_or_nc_redirects)Fraction of dispatched ops that were flushed due to pipeline restarts (resyncs)100%00backend_bound_memoryPipelineL2;backend_bound_groupbackend_bound * d_ratio(ex_no_retire.load_not_complete, ex_no_retire.not_complete)Fraction of dispatch slots that remained unused because of stalls due to the memory subsystem100%00backend_bound_cpuPipelineL2;backend_bound_groupbackend_bound * (1 - d_ratio(ex_no_retire.load_not_complete, ex_no_retire.not_complete))Fraction of dispatch slots that remained unused because of stalls not related to the memory subsystem100%00retiring_fastpathPipelineL2;retiring_groupretiring * (1 - d_ratio(ex_ret_ucode_ops, ex_ret_ops))Fraction of dispatch slots used by fastpath ops that retired100%00retiring_microcodePipelineL2;retiring_groupretiring * d_ratio(ex_ret_ucode_ops, ex_ret_ops)Fraction of dispatch slots used by microcode ops that retired100%00branch_misprediction_ratiobranch_predictiond_ratio(ex_ret_brn_misp, ex_ret_brn)Execution-time branch misprediction ratio (non-speculative)100%00all_l2_cache_accessesl2_cachel2_request_g1.all_no_prefetch + l2_pf_hit_l2.all + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.allAll L2 cache accesses00l2_cache_accesses_from_l1_ic_missesl2_cachel2_request_g1.cacheable_ic_readL2 cache accesses from L1 instruction cache misses (including prefetch)00l2_cache_accesses_from_l1_dc_missesl2_cachel2_request_g1.all_dcL2 cache accesses from L1 data cache misses (including prefetch)00l2_cache_accesses_from_l2_hwpfl2_cachel2_pf_hit_l2.all + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.allL2 cache accesses from L2 cache hardware prefetcher00all_l2_cache_missesl2_cachel2_cache_req_stat.ic_dc_miss_in_l2 + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.allAll L2 cache misses00l2_cache_misses_from_l1_ic_missl2_cachel2_cache_req_stat.ic_fill_missL2 cache misses from L1 instruction cache misses00l2_cache_misses_from_l1_dc_missl2_cachel2_cache_req_stat.ls_rd_blk_cL2 cache misses from L1 data cache misses00l2_cache_misses_from_l2_hwpfl2_cachel2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.allL2 cache misses from L2 cache hardware prefetcher00all_l2_cache_hitsl2_cachel2_cache_req_stat.ic_dc_hit_in_l2 + l2_pf_hit_l2.allAll L2 cache hits00l2_cache_hits_from_l1_ic_missl2_cachel2_cache_req_stat.ic_hit_in_l2L2 cache hits from L1 instruction cache misses00l2_cache_hits_from_l1_dc_missl2_cachel2_cache_req_stat.dc_hit_in_l2L2 cache hits from L1 data cache misses00l2_cache_hits_from_l2_hwpfl2_cachel2_pf_hit_l2.allL2 cache hits from L2 cache hardware prefetcher00l3_cache_accessesl3_cachel3_lookup_state.all_coherent_accesses_to_l3L3 cache accesses00l3_missesl3_cachel3_lookup_state.l3_missL3 misses (including cacheline state change requests)00l3_read_miss_latencyl3_cachel3_xi_sampled_latency.all * 10 / l3_xi_sampled_latency_requests.allAverage L3 read miss latency (in core clocks)1core clocks00op_cache_fetch_miss_ratiod_ratio(op_cache_hit_miss.op_cache_miss, op_cache_hit_miss.all_op_cache_accesses)Op cache miss ratio for all fetches100%00ic_fetch_miss_ratiod_ratio(ic_tag_hit_miss.instruction_cache_miss, ic_tag_hit_miss.all_instruction_cache_accesses)Instruction cache miss ratio for all fetches. An instruction cache miss will not be counted by this metric if it is an OC hit100%00l1_data_cache_fills_from_memoryl1_dcachels_any_fills_from_sys.dram_io_allL1 data cache fills from DRAM or MMIO in any NUMA node00l1_data_cache_fills_from_remote_nodel1_dcachels_any_fills_from_sys.far_allL1 data cache fills from a different NUMA node00l1_data_cache_fills_from_same_ccxl1_dcachels_any_fills_from_sys.local_allL1 data cache fills from within the same CCX00l1_data_cache_fills_from_different_ccxl1_dcachels_any_fills_from_sys.remote_cacheL1 data cache fills from another CCX cache in any NUMA node00all_l1_data_cache_fillsl1_dcachels_any_fills_from_sys.allAll L1 data cache fills00l1_demand_data_cache_fills_from_local_l2l1_dcachels_dmnd_fills_from_sys.local_l2L1 demand data cache fills from local L2 cache00l1_demand_data_cache_fills_from_same_ccxl1_dcachels_dmnd_fills_from_sys.local_ccxL1 demand data cache fills from within the same CCX00l1_demand_data_cache_fills_from_near_cachel1_dcachels_dmnd_fills_from_sys.near_cacheL1 demand data cache fills from another CCX cache in the same NUMA node00l1_demand_data_cache_fills_from_near_memoryl1_dcachels_dmnd_fills_from_sys.dram_io_nearL1 demand data cache fills from DRAM or MMIO in the same NUMA node00l1_demand_data_cache_fills_from_far_cachel1_dcachels_dmnd_fills_from_sys.far_cacheL1 demand data cache fills from another CCX cache in a different NUMA node00l1_demand_data_cache_fills_from_far_memoryl1_dcachels_dmnd_fills_from_sys.dram_io_farL1 demand data cache fills from DRAM or MMIO in a different NUMA node00l1_itlb_missestlbbp_l1_tlb_miss_l2_tlb_hit + bp_l1_tlb_miss_l2_tlb_miss.allL1 instruction TLB misses00l2_itlb_missestlbbp_l1_tlb_miss_l2_tlb_miss.allL2 instruction TLB misses and instruction page walks00l1_dtlb_missestlbls_l1_d_tlb_miss.allL1 data TLB misses00l2_dtlb_missestlbls_l1_d_tlb_miss.all_l2_missL2 data TLB misses and data page walks00all_tlbs_flushedtlbls_tlb_flush.allAll TLBs flushed00macro_ops_dispatcheddecoderde_src_op_disp.allMacro-ops dispatched00sse_avx_stallsfp_disp_faults.sse_avx_allMixed SSE/AVX stalls00macro_ops_retiredex_ret_opsMacro-ops retired00dram_read_data_for_local_processordata_fabriclocal_processor_read_data_beats_cs0 + local_processor_read_data_beats_cs1 + local_processor_read_data_beats_cs2 + local_processor_read_data_beats_cs3 + local_processor_read_data_beats_cs4 + local_processor_read_data_beats_cs5 + local_processor_read_data_beats_cs6 + local_processor_read_data_beats_cs7 + local_processor_read_data_beats_cs8 + local_processor_read_data_beats_cs9 + local_processor_read_data_beats_cs10 + local_processor_read_data_beats_cs11DRAM read data for local processor6.103515625e-5MiB00dram_write_data_for_local_processordata_fabriclocal_processor_write_data_beats_cs0 + local_processor_write_data_beats_cs1 + local_processor_write_data_beats_cs2 + local_processor_write_data_beats_cs3 + local_processor_write_data_beats_cs4 + local_processor_write_data_beats_cs5 + local_processor_write_data_beats_cs6 + local_processor_write_data_beats_cs7 + local_processor_write_data_beats_cs8 + local_processor_write_data_beats_cs9 + local_processor_write_data_beats_cs10 + local_processor_write_data_beats_cs11DRAM write data for local processor6.103515625e-5MiB00dram_read_data_for_remote_processordata_fabricremote_processor_read_data_beats_cs0 + remote_processor_read_data_beats_cs1 + remote_processor_read_data_beats_cs2 + remote_processor_read_data_beats_cs3 + remote_processor_read_data_beats_cs4 + remote_processor_read_data_beats_cs5 + remote_processor_read_data_beats_cs6 + remote_processor_read_data_beats_cs7 + remote_processor_read_data_beats_cs8 + remote_processor_read_data_beats_cs9 + remote_processor_read_data_beats_cs10 + remote_processor_read_data_beats_cs11DRAM read data for remote processor6.103515625e-5MiB00dram_write_data_for_remote_processordata_fabricremote_processor_write_data_beats_cs0 + remote_processor_write_data_beats_cs1 + remote_processor_write_data_beats_cs2 + remote_processor_write_data_beats_cs3 + remote_processor_write_data_beats_cs4 + remote_processor_write_data_beats_cs5 + remote_processor_write_data_beats_cs6 + remote_processor_write_data_beats_cs7 + remote_processor_write_data_beats_cs8 + remote_processor_write_data_beats_cs9 + remote_processor_write_data_beats_cs10 + remote_processor_write_data_beats_cs11DRAM write data for remote processor6.103515625e-5MiB00local_socket_upstream_dma_read_datadata_fabriclocal_socket_upstream_read_beats_iom0 + local_socket_upstream_read_beats_iom1 + local_socket_upstream_read_beats_iom2 + local_socket_upstream_read_beats_iom3Local socket upstream DMA read data6.103515625e-5MiB00local_socket_upstream_dma_write_datadata_fabriclocal_socket_upstream_write_beats_iom0 + local_socket_upstream_write_beats_iom1 + local_socket_upstream_write_beats_iom2 + local_socket_upstream_write_beats_iom3Local socket upstream DMA write data6.103515625e-5MiB00remote_socket_upstream_dma_read_datadata_fabricremote_socket_upstream_read_beats_iom0 + remote_socket_upstream_read_beats_iom1 + remote_socket_upstream_read_beats_iom2 + remote_socket_upstream_read_beats_iom3Remote socket upstream DMA read data6.103515625e-5MiB00remote_socket_upstream_dma_write_datadata_fabricremote_socket_upstream_write_beats_iom0 + remote_socket_upstream_write_beats_iom1 + remote_socket_upstream_write_beats_iom2 + remote_socket_upstream_write_beats_iom3Remote socket upstream DMA write data6.103515625e-5MiB00local_socket_inbound_data_to_cpudata_fabriclocal_socket_inf0_inbound_data_beats_ccm0 + local_socket_inf1_inbound_data_beats_ccm0 + local_socket_inf0_inbound_data_beats_ccm1 + local_socket_inf1_inbound_data_beats_ccm1 + local_socket_inf0_inbound_data_beats_ccm2 + local_socket_inf1_inbound_data_beats_ccm2 + local_socket_inf0_inbound_data_beats_ccm3 + local_socket_inf1_inbound_data_beats_ccm3 + local_socket_inf0_inbound_data_beats_ccm4 + local_socket_inf1_inbound_data_beats_ccm4 + local_socket_inf0_inbound_data_beats_ccm5 + local_socket_inf1_inbound_data_beats_ccm5 + local_socket_inf0_inbound_data_beats_ccm6 + local_socket_inf1_inbound_data_beats_ccm6 + local_socket_inf0_inbound_data_beats_ccm7 + local_socket_inf1_inbound_data_beats_ccm7Local socket inbound data to the CPU (e.g. read data)3.0517578125e-5MiB00local_socket_outbound_data_from_cpudata_fabriclocal_socket_inf0_outbound_data_beats_ccm0 + local_socket_inf1_outbound_data_beats_ccm0 + local_socket_inf0_outbound_data_beats_ccm1 + local_socket_inf1_outbound_data_beats_ccm1 + local_socket_inf0_outbound_data_beats_ccm2 + local_socket_inf1_outbound_data_beats_ccm2 + local_socket_inf0_outbound_data_beats_ccm3 + local_socket_inf1_outbound_data_beats_ccm3 + local_socket_inf0_outbound_data_beats_ccm4 + local_socket_inf1_outbound_data_beats_ccm4 + local_socket_inf0_outbound_data_beats_ccm5 + local_socket_inf1_outbound_data_beats_ccm5 + local_socket_inf0_outbound_data_beats_ccm6 + local_socket_inf1_outbound_data_beats_ccm6 + local_socket_inf0_outbound_data_beats_ccm7 + local_socket_inf1_outbound_data_beats_ccm7Local socket outbound data from the CPU (e.g. write data)6.103515625e-5MiB00remote_socket_inbound_data_to_cpudata_fabricremote_socket_inf0_inbound_data_beats_ccm0 + remote_socket_inf1_inbound_data_beats_ccm0 + remote_socket_inf0_inbound_data_beats_ccm1 + remote_socket_inf1_inbound_data_beats_ccm1 + remote_socket_inf0_inbound_data_beats_ccm2 + remote_socket_inf1_inbound_data_beats_ccm2 + remote_socket_inf0_inbound_data_beats_ccm3 + remote_socket_inf1_inbound_data_beats_ccm3 + remote_socket_inf0_inbound_data_beats_ccm4 + remote_socket_inf1_inbound_data_beats_ccm4 + remote_socket_inf0_inbound_data_beats_ccm5 + remote_socket_inf1_inbound_data_beats_ccm5 + remote_socket_inf0_inbound_data_beats_ccm6 + remote_socket_inf1_inbound_data_beats_ccm6 + remote_socket_inf0_inbound_data_beats_ccm7 + remote_socket_inf1_inbound_data_beats_ccm7Remote socket inbound data to the CPU (e.g. read data)3.0517578125e-5MiB00remote_socket_outbound_data_from_cpudata_fabricremote_socket_inf0_outbound_data_beats_ccm0 + remote_socket_inf1_outbound_data_beats_ccm0 + remote_socket_inf0_outbound_data_beats_ccm1 + remote_socket_inf1_outbound_data_beats_ccm1 + remote_socket_inf0_outbound_data_beats_ccm2 + remote_socket_inf1_outbound_data_beats_ccm2 + remote_socket_inf0_outbound_data_beats_ccm3 + remote_socket_inf1_outbound_data_beats_ccm3 + remote_socket_inf0_outbound_data_beats_ccm4 + remote_socket_inf1_outbound_data_beats_ccm4 + remote_socket_inf0_outbound_data_beats_ccm5 + remote_socket_inf1_outbound_data_beats_ccm5 + remote_socket_inf0_outbound_data_beats_ccm6 + remote_socket_inf1_outbound_data_beats_ccm6 + remote_socket_inf0_outbound_data_beats_ccm7 + remote_socket_inf1_outbound_data_beats_ccm7Remote socket outbound data from the CPU (e.g. write data)6.103515625e-5MiB00local_socket_outbound_data_from_all_linksdata_fabriclocal_socket_outbound_data_beats_link0 + local_socket_outbound_data_beats_link1 + local_socket_outbound_data_beats_link2 + local_socket_outbound_data_beats_link3 + local_socket_outbound_data_beats_link4 + local_socket_outbound_data_beats_link5 + local_socket_outbound_data_beats_link6 + local_socket_outbound_data_beats_link7Outbound data from all links (local socket)6.103515625e-5MiB00umc_data_bus_utilizationmemory_controllerd_ratio(umc_data_slot_clks.all / 2, umc_mem_clk)Memory controller data bus utilization100%00umc_cas_cmd_ratememory_controllerd_ratio(umc_cas_cmd.all * 1e3, umc_mem_clk)Memory controller CAS command rate00umc_cas_cmd_read_ratiomemory_controllerd_ratio(umc_cas_cmd.rd, umc_cas_cmd.all)Ratio of memory controller CAS commands for reads100%00umc_cas_cmd_write_ratiomemory_controllerd_ratio(umc_cas_cmd.wr, umc_cas_cmd.all)Ratio of memory controller CAS commands for writes100%00umc_mem_read_bandwidthmemory_controllerumc_cas_cmd.rd * 64 / 1e6 / duration_timeEstimated memory read bandwidth1MB/s00umc_mem_write_bandwidthmemory_controllerumc_cas_cmd.wr * 64 / 1e6 / duration_timeEstimated memory write bandwidth1MB/s00umc_mem_bandwidthmemory_controllerumc_cas_cmd.all * 64 / 1e6 / duration_timeEstimated combined memory bandwidth1MB/s00umc_activate_cmd_ratememory_controllerd_ratio(umc_act_cmd.all * 1e3, umc_mem_clk)Memory controller ACTIVATE command rate00umc_precharge_cmd_ratememory_controllerd_ratio(umc_pchg_cmd.all * 1e3, umc_mem_clk)Memory controller PRECHARGE command rate00C3_Core_ResidencyPowercstate_core@c3\-residency@ / TSCC3 residency percent per core100%00tma_4k_aliasingTopdownL4;tma_L4_group;tma_l1_bound_groupLD_BLOCKS_PARTIAL.ADDRESS_ALIAS / tma_info_thread_clkstma_4k_aliasing > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offsetThis metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset. False match is possible; which incur a few cycles load re-issue. However; the short re-issue duration is often hidden by the out-of-order core and HW optimizations; hence a user may safely ignore a high value of this metric unless it manages to propagate up into parent nodes of the hierarchy (e.g. to L1_Bound)100%00tma_alu_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5 + UOPS_DISPATCHED_PORT.PORT_6) / tma_info_thread_slotstma_alu_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations100%02tma_assistsTopdownL4;tma_L4_group;tma_microcode_sequencer_group100 * OTHER_ASSISTS.ANY_WB_ASSIST / tma_info_thread_slotstma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of AssistsThis metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: OTHER_ASSISTS.ANY100%00tma_backend_boundTmaL1;TopdownL1;tma_L1_group1 - (tma_frontend_bound + tma_bad_speculation + tma_retiring)tma_backend_bound > 0.2This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the BackendThis category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound100%TopdownL102tma_bad_speculationTmaL1;TopdownL1;tma_L1_group(UOPS_ISSUED.ANY - UOPS_RETIRED.RETIRE_SLOTS + 4 * (INT_MISC.RECOVERY_CYCLES_ANY / 2 if #SMT_on else INT_MISC.RECOVERY_CYCLES)) / tma_info_thread_slotstma_bad_speculation > 0.15This category represents fraction of slots wasted due to incorrect speculationsThis category represents fraction of slots wasted due to incorrect speculations. This include slots used to issue uops that do not eventually get retired and slots for which the issue-pipeline was blocked due to recovery from earlier incorrect speculation. For example; wasted work due to miss-predicted branches are categorized under Bad Speculation category. Incorrect data speculation followed by Memory Ordering Nukes is another example100%TopdownL100tma_branch_mispredictsBadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBMBR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculationtma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Branch MispredictionThis metric represents fraction of slots the CPU has wasted due to Branch Misprediction.  These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers100%TopdownL201tma_branch_resteersFetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group12 * (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) / tma_info_thread_clkstma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Branch ResteersThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES100%00tma_ciscTopdownL4;tma_L4_group;tma_microcode_sequencer_groupmax(0, tma_microcode_sequencer - tma_assists)tma_cisc > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instructionThis metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources100%02tma_clears_resteersBadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMCMACHINE_CLEARS.COUNT * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY)tma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine ClearsThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches100%00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS)))) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_core_boundBackend;Compute;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_grouptma_backend_bound - tma_memory_boundtma_core_bound > 0.1 & tma_backend_bound > 0.2This metric represents fraction of slots where Core non-memory issues were of a bottleneckThis metric represents fraction of slots where Core non-memory issues were of a bottleneck.  Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations)100%TopdownL201tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_dividerTopdownL3;tma_L3_group;tma_core_bound_groupARITH.FPU_DIV_ACTIVE / tma_info_core_core_clkstma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric represents fraction of cycles where the Divider unit was activeThis metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_UOPS100%00tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(1 - MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS)) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clkstma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS_PS100%03tma_dsbDSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(IDQ.ALL_DSB_CYCLES_ANY_UOPS - IDQ.ALL_DSB_CYCLES_4_UOPS) / tma_info_core_core_clks / 2tma_dsb > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipelineThis metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline.  For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here100%00tma_dsb_switchesDSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBDSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clkstma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelinesThis metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Related metrics: tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%00tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group(8 * DTLB_LOAD_MISSES.STLB_HIT + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_LOAD_MISSES.WALK_COMPLETED) / tma_info_thread_clkstma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store100%00tma_dtlb_storeMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group(8 * DTLB_STORE_MISSES.STLB_HIT + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_STORE_MISSES.WALK_COMPLETED) / tma_info_thread_clkstma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles spent handling first-level data TLB store missesThis metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses.  As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead.  Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page.  Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_UOPS_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load100%00tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group60 * OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_fb_fullMemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_grouptma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.FB_FULL\,cmask\=1@ / tma_info_thread_clkstma_fb_full > 0.3This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceedThis metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores100%01tma_fetch_bandwidthFetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFBtma_frontend_bound - tma_fetch_latencytma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issuesThis metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues.  For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Related metrics: tma_dsb_switches, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%TopdownL200tma_fetch_latencyFrontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group4 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE / tma_info_thread_slotstma_fetch_latency > 0.1 & tma_frontend_bound > 0.15This metric represents fraction of slots the CPU was stalled due to Frontend latency issuesThis metric represents fraction of slots the CPU was stalled due to Frontend latency issues.  For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: RS_EVENTS.EMPTY_END100%TopdownL200tma_fp_scalarCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2Pcpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ / UOPS_RETIRED.RETIRE_SLOTStma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retiredThis metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vectorCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2Pcpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ / UOPS_RETIRED.RETIRE_SLOTStma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widthsThis metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_128bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTStma_fp_vector_128b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_256bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTStma_fp_vector_256b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_frontend_boundPGO;TmaL1;TopdownL1;tma_L1_groupIDQ_UOPS_NOT_DELIVERED.CORE / tma_info_thread_slotstma_frontend_bound > 0.15This category represents fraction of slots where the processor's Frontend undersupplies its BackendThis category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound100%TopdownL100tma_heavy_operationsRetire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_grouptma_microcode_sequencertma_heavy_operations > 0.1This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequencesThis metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences100%TopdownL200tma_icache_missesBigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_groupICACHE.IFDATA_STALL / tma_info_thread_clkstma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to instruction cache misses100%00tma_info_bad_spec_branch_misprediction_costBad;BrMispredicts;tma_issueBM(tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) * tma_info_thread_slots / BR_MISP_RETIRED.ALL_BRANCHESBranch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear)Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_branch_mispredicts, tma_mispredicts_resteers00tma_info_bad_spec_ipmisp_indirectBad;BrMispredictstma_info_inst_mix_instructions / (UOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * cpu@BR_MISP_EXEC.ALL_BRANCHES\,umask\=0xE4@)tma_info_bad_spec_ipmisp_indirect < 1e3Instructions per retired mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate)00tma_info_bad_spec_ipmispredictBad;BadSpec;BrMispredictsINST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHEStma_info_bad_spec_ipmispredict < 200Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate)00tma_info_core_core_clksSMT(CPU_CLK_UNHALTED.THREAD / 2 * (1 + CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE / CPU_CLK_UNHALTED.REF_XCLK) if #core_wide < 1 else (CPU_CLK_UNHALTED.THREAD_ANY / 2 if #SMT_on else tma_info_thread_clks))Core actual clocks when any Logical Processor is active on the Physical Core00tma_info_core_coreipcRet;SMT;TmaL1;tma_L1_groupINST_RETIRED.ANY / tma_info_core_core_clksInstructions Per Cycle across hyper-threads (per physical core)00tma_info_core_flopcFlops;Ret(FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / tma_info_core_core_clksFloating Point Operations Per Cycle00tma_info_core_fp_arith_utilizationCor;Flops;HPC(cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@) / (2 * tma_info_core_core_clks)Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width)Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common)00tma_info_core_ilpBackend;Cor;Pipeline;PortsUtilUOPS_EXECUTED.THREAD / (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC)Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core00tma_info_frontend_dsb_coverageDSB;Fed;FetchBW;tma_issueFBIDQ.DSB_UOPS / (IDQ.DSB_UOPS + LSD.UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS)tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 4 > 0.35Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache)Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_inst_mix_iptb, tma_lcp00tma_info_inst_mix_bptkbranchBranches;Fed;PGOBR_INST_RETIRED.ALL_BRANCHES / BR_INST_RETIRED.NEAR_TAKENBranch instructions per taken branch00tma_info_inst_mix_instructionsSummary;TmaL1;tma_L1_groupINST_RETIRED.ANYTotal number of retired InstructionsTotal number of retired Instructions. Sample with: INST_RETIRED.PREC_DIST00tma_info_inst_mix_iparithFlops;InsTypeINST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@)tma_info_inst_mix_iparith < 10Instructions per FP Arithmetic instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW00tma_info_inst_mix_iparith_avx128Flops;FpVector;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE)tma_info_inst_mix_iparith_avx128 < 10Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_iparith_avx256Flops;FpVector;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE)tma_info_inst_mix_iparith_avx256 < 10Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_iparith_scalar_dpFlops;FpScalar;InsTypeINST_RETIRED.ANY / FP_ARITH_INST_RETIRED.SCALAR_DOUBLEtma_info_inst_mix_iparith_scalar_dp < 10Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_iparith_scalar_spFlops;FpScalar;InsTypeINST_RETIRED.ANY / FP_ARITH_INST_RETIRED.SCALAR_SINGLEtma_info_inst_mix_iparith_scalar_sp < 10Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_ipbranchBranches;Fed;InsTypeINST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHEStma_info_inst_mix_ipbranch < 8Instructions per Branch (lower number means higher occurrence rate)00tma_info_inst_mix_ipcallBranches;Fed;PGOINST_RETIRED.ANY / BR_INST_RETIRED.NEAR_CALLtma_info_inst_mix_ipcall < 200Instructions per (near) call (lower number means higher occurrence rate)00tma_info_inst_mix_ipflopFlops;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE)tma_info_inst_mix_ipflop < 10Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate)00tma_info_inst_mix_iploadInsTypeINST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_LOADStma_info_inst_mix_ipload < 3Instructions per Load (lower number means higher occurrence rate)00tma_info_inst_mix_ipstoreInsTypeINST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_STOREStma_info_inst_mix_ipstore < 8Instructions per Store (lower number means higher occurrence rate)00tma_info_inst_mix_iptbBranches;Fed;FetchBW;Frontend;PGO;tma_issueFBINST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKENtma_info_inst_mix_iptb < 9Instruction per taken branchInstruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_lcp00tma_info_memory_core_l1d_cache_fill_bwMem;MemoryBW64 * L1D.REPLACEMENT / 1e9 / duration_timeAverage per-core data fill bandwidth to the L1 data cache [GB / sec]00tma_info_memory_core_l2_cache_fill_bwMem;MemoryBW64 * L2_LINES_IN.ALL / 1e9 / duration_timeAverage per-core data fill bandwidth to the L2 cache [GB / sec]00tma_info_memory_core_l3_cache_fill_bwMem;MemoryBW64 * LONGEST_LAT_CACHE.MISS / 1e9 / duration_timeAverage per-core data fill bandwidth to the L3 cache [GB / sec]00tma_info_memory_l1mpkiCacheMisses;Mem1e3 * MEM_LOAD_UOPS_RETIRED.L1_MISS / INST_RETIRED.ANYL1 cache true misses per kilo instruction for retired demand loads00tma_info_memory_l2hpki_allCacheMisses;Mem1e3 * (L2_RQSTS.REFERENCES - L2_RQSTS.MISS) / INST_RETIRED.ANYL2 cache hits per kilo instruction for all request types (including speculative)00tma_info_memory_l2hpki_loadCacheMisses;Mem1e3 * L2_RQSTS.DEMAND_DATA_RD_HIT / INST_RETIRED.ANYL2 cache hits per kilo instruction for all demand loads  (including speculative)00tma_info_memory_l2mpkiBackend;CacheMisses;Mem1e3 * MEM_LOAD_UOPS_RETIRED.L2_MISS / INST_RETIRED.ANYL2 cache true misses per kilo instruction for retired demand loads00tma_info_memory_l2mpki_allCacheMisses;Mem;Offcore1e3 * L2_RQSTS.MISS / INST_RETIRED.ANYL2 cache ([RKL+] true) misses per kilo instruction for all request types (including speculative)00tma_info_memory_l2mpki_loadCacheMisses;Mem1e3 * L2_RQSTS.DEMAND_DATA_RD_MISS / INST_RETIRED.ANYL2 cache ([RKL+] true) misses per kilo instruction for all demand loads  (including speculative)00tma_info_memory_l3mpkiCacheMisses;Mem1e3 * MEM_LOAD_UOPS_RETIRED.L3_MISS / INST_RETIRED.ANYL3 cache true misses per kilo instruction for retired demand loads00tma_info_memory_load_miss_real_latencyMem;MemoryBound;MemoryLatL1D_PEND_MISS.PENDING / (MEM_LOAD_UOPS_RETIRED.L1_MISS + MEM_LOAD_UOPS_RETIRED.HIT_LFB)Actual Average Latency for L1 data-cache miss demand load operations (in core cycles)01tma_info_memory_mlpMem;MemoryBW;MemoryBoundL1D_PEND_MISS.PENDING / L1D_PEND_MISS.PENDING_CYCLESMemory-Level-Parallelism (average number of L1 miss demand load when there is at least one such missMemory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor)01tma_info_memory_oro_data_l2_mlpMemory_BW;OffcoreOFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD / OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RDAverage Parallel L2 cache miss data reads00tma_info_memory_oro_load_l2_miss_latencyMemory_Lat;OffcoreOFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD / OFFCORE_REQUESTS.DEMAND_DATA_RDAverage Latency for L2 cache miss demand Loads00tma_info_memory_oro_load_l2_mlpMemory_BW;OffcoreOFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD / OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_DATA_RDAverage Parallel L2 cache miss demand Loads00tma_info_memory_thread_l3_cache_access_bw_1tMem;MemoryBW;Offcore0Average per-thread data access bandwidth to the L3 cache [GB / sec]00tma_info_memory_tlb_page_walks_utilizationMem;MemoryTLB(cpu@ITLB_MISSES.WALK_DURATION\,cmask\=1@ + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=1@ + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=1@ + 7 * (DTLB_STORE_MISSES.WALK_COMPLETED + DTLB_LOAD_MISSES.WALK_COMPLETED + ITLB_MISSES.WALK_COMPLETED)) / tma_info_core_core_clkstma_info_memory_tlb_page_walks_utilization > 0.5Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses00tma_info_pipeline_executeCor;Pipeline;PortsUtil;SMTUOPS_EXECUTED.THREAD / cpu@UOPS_EXECUTED.THREAD\,cmask\=1@Instruction-Level-Parallelism (average number of uops executed when there is execution) per-thread00tma_info_pipeline_retirePipeline;RetUOPS_RETIRED.RETIRE_SLOTS / cpu@UOPS_RETIRED.RETIRE_SLOTS\,cmask\=1@Average number of Uops retired in cycles where at least one uop has retired00tma_info_system_cpu_utilizationHPC;SummaryCPU_CLK_UNHALTED.REF_TSC / TSCAverage CPU Utilization00tma_info_system_dram_bw_useHPC;Mem;MemoryBW;SoC;tma_issueBW64 * (UNC_ARB_TRK_REQUESTS.ALL + UNC_ARB_COH_TRK_REQUESTS.ALL) / 1e6 / duration_time / 1e3Average external Memory Bandwidth Use for reads and writes [GB / sec]Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_mem_bandwidth, tma_sq_full00tma_info_system_gflopsCor;Flops;HPC(FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / 1e9 / duration_timeGiga Floating Point Operations Per SecondGiga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine00tma_info_system_ipfarbranchBranches;OSINST_RETIRED.ANY / BR_INST_RETIRED.FAR_BRANCH:utma_info_system_ipfarbranch < 1e6Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate]00tma_info_system_kernel_cpiOSCPU_CLK_UNHALTED.THREAD_P:k / INST_RETIRED.ANY_P:kCycles Per Instruction for the Operating System (OS) Kernel mode00tma_info_system_mem_parallel_requestsMem;SoCUNC_ARB_TRK_OCCUPANCY.ALL / UNC_ARB_TRK_OCCUPANCY.CYCLES_WITH_ANY_REQUESTAverage number of parallel requests to external memoryAverage number of parallel requests to external memory. Accounts for all requests00tma_info_system_mem_request_latencyMem;SoCUNC_ARB_TRK_OCCUPANCY.ALL / UNC_ARB_TRK_REQUESTS.ALLAverage latency of all requests to external memory (in Uncore cycles)00tma_info_system_smt_2t_utilizationSMT(1 - CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE / (CPU_CLK_UNHALTED.REF_XCLK_ANY / 2) if #SMT_on else 0)Fraction of cycles where both hardware Logical Processors were active00tma_info_thread_clksPipelineCPU_CLK_UNHALTED.THREADPer-Logical Processor actual clocks when the Logical Processor is active00tma_info_thread_execute_per_issueCor;PipelineUOPS_EXECUTED.THREAD / UOPS_ISSUED.ANYThe ratio of Executed- by Issued-UopsThe ratio of Executed- by Issued-Uops. Ratio > 1 suggests high rate of uop micro-fusions. Ratio < 1 suggest high rate of "execute" at rename stage00tma_info_thread_ipcRet;SummaryINST_RETIRED.ANY / tma_info_thread_clksInstructions Per Cycle (per Logical Processor)00tma_info_thread_slotsTmaL1;tma_L1_group4 * tma_info_core_core_clksTotal issue-pipeline slots (per-Physical Core till ICL; per-Logical Processor ICL onward)00tma_info_thread_uoppiPipeline;Ret;RetireUOPS_RETIRED.RETIRE_SLOTS / INST_RETIRED.ANYtma_info_thread_uoppi > 1.05Uops Per Instruction00tma_info_thread_uptbBranches;Fed;FetchBWUOPS_RETIRED.RETIRE_SLOTS / BR_INST_RETIRED.NEAR_TAKENtma_info_thread_uptb < 6Instruction per taken branch00tma_itlb_missesBigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group(14 * ITLB_MISSES.STLB_HIT + cpu@ITLB_MISSES.WALK_DURATION\,cmask\=1@ + 7 * ITLB_MISSES.WALK_COMPLETED) / tma_info_thread_clkstma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) missesThis metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: ITLB_MISSES.WALK_COMPLETED100%00tma_l1_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_groupmax((CYCLE_ACTIVITY.STALLS_MEM_ANY - CYCLE_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0)tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled without loads missing the L1 data cacheThis metric estimates how often the CPU was stalled without loads missing the L1 data cache.  The L1 data cache typically has the shortest latency.  However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_UOPS_RETIRED.L1_HIT_PS;MEM_LOAD_UOPS_RETIRED.HIT_LFB_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1100%00tma_l2_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clkstma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to L2 cache accesses by loadsThis metric estimates how often the CPU was stalled due to L2 cache accesses by loads.  Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L2_HIT_PS100%00tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupMEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS100%03tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group29 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency100%01tma_lcpFetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBILD_STALL.LCP / tma_info_thread_clkstma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb100%00tma_light_operationsRetire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_grouptma_retiring - tma_heavy_operationstma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation)This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized software running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. Sample with: INST_RETIRED.PREC_DIST100%TopdownL200tma_load_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks)tma_load_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3100%02tma_lock_latencyOffcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_groupMEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO) / tma_info_thread_clkstma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles the CPU spent handling cache misses due to lock operationsThis metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_UOPS_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency100%01tma_machine_clearsBadSpec;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxntma_bad_speculation - tma_branch_mispredictstma_machine_clears > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Machine ClearsThis metric represents fraction of slots the CPU has wasted due to Machine Clears.  These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache100%TopdownL201tma_mem_bandwidthMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBWmin(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=4@) / tma_info_thread_clkstma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM)This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM).  The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_sq_full100%00tma_mem_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLatmin(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD) / tma_info_thread_clks - tma_mem_bandwidthtma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM)This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM).  This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_l3_hit_latency100%00tma_memory_boundBackend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group(CYCLE_ACTIVITY.STALLS_MEM_ANY + RESOURCE_STALLS.SB) / (CYCLE_ACTIVITY.STALLS_TOTAL + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_boundtma_memory_bound > 0.2 & tma_backend_bound > 0.2This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneckThis metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck.  Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two)100%TopdownL201tma_microcode_sequencerMicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMSUOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * IDQ.MS_UOPS / tma_info_thread_slotstma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unitThis metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit.  The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: IDQ.MS_UOPS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches100%00tma_mispredicts_resteersBadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBMBR_MISP_RETIRED.ALL_BRANCHES * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY)tma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stageThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost100%00tma_miteDSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(IDQ.ALL_MITE_CYCLES_ANY_UOPS - IDQ.ALL_MITE_CYCLES_4_UOPS) / tma_info_core_core_clks / 2tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck100%00tma_ms_switchesFetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO2 * IDQ.MS_SWITCHES / tma_info_thread_clkstma_ms_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS)This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: IDQ.MS_SWITCHES. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation100%00tma_port_0Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_0 / tma_info_core_core_clkstma_port_0 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch)This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED_PORT.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_1TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_1 / tma_info_core_core_clkstma_port_1 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_2TopdownL6;tma_L6_group;tma_load_op_utilization_groupUOPS_DISPATCHED_PORT.PORT_2 / tma_info_core_core_clkstma_port_2 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads)This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads). Sample with: UOPS_DISPATCHED_PORT.PORT_2100%00tma_port_3TopdownL6;tma_L6_group;tma_load_op_utilization_groupUOPS_DISPATCHED_PORT.PORT_3 / tma_info_core_core_clkstma_port_3 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads)This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads). Sample with: UOPS_DISPATCHED_PORT.PORT_3100%00tma_port_4TopdownL6;tma_L6_group;tma_issueSpSt;tma_store_op_utilization_grouptma_store_op_utilizationtma_port_4 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data)This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data). Sample with: UOPS_DISPATCHED_PORT.PORT_4. Related metrics: tma_split_stores100%00tma_port_5TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_5 / tma_info_core_core_clkstma_port_5 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Sample with: UOPS_DISPATCHED.PORT_5. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2100%00tma_port_6TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_6 / tma_info_core_core_clkstma_port_6 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2100%00tma_port_7TopdownL6;tma_L6_group;tma_store_op_utilization_groupUOPS_DISPATCHED_PORT.PORT_7 / tma_info_core_core_clkstma_port_7 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address)This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address). Sample with: UOPS_DISPATCHED_PORT.PORT_7100%00tma_ports_utilizationPortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group(CYCLE_ACTIVITY.STALLS_TOTAL + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - CYCLE_ACTIVITY.STALLS_MEM_ANY) / tma_info_thread_clkstma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related).  Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations100%01tma_ports_utilized_0PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group(cpu@UOPS_EXECUTED.CORE\,inv\,cmask\=1@ / 2 if #SMT_on else (CYCLE_ACTIVITY.STALLS_TOTAL - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0)) / tma_info_core_core_clks)tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric100%00tma_ports_utilized_1PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group((cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) / tma_info_core_core_clks)tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Related metrics: tma_l1_bound100%00tma_ports_utilized_2PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC - UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks)tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise).  Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6100%00tma_ports_utilized_3mPortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group(cpu@UOPS_EXECUTED.CORE\,cmask\=3@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clkstma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)100%00tma_retiringTmaL1;TopdownL1;tma_L1_groupUOPS_RETIRED.RETIRE_SLOTS / tma_info_thread_slotstma_retiring > 0.7 | tma_heavy_operations > 0.1This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retiredThis category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category.  Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved.  Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance.  For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.RETIRE_SLOTS100%TopdownL100tma_split_loadsTopdownL4;tma_L4_group;tma_l1_bound_grouptma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clkstma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundaryThis metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_UOPS_RETIRED.SPLIT_LOADS_PS100%01tma_split_storesTopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group2 * MEM_UOPS_RETIRED.SPLIT_STORES / tma_info_core_core_clkstma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents rate of split store accessesThis metric represents rate of split store accesses.  Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_UOPS_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4100%00tma_sq_fullMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group(OFFCORE_REQUESTS_BUFFER.SQ_FULL / 2 if #SMT_on else OFFCORE_REQUESTS_BUFFER.SQ_FULL) / tma_info_core_core_clkstma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors)This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth100%00tma_store_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupRESOURCE_STALLS.SB / tma_info_thread_clkstma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often CPU was stalled  due to RFO store memory accesses; RFO store issue a read-for-ownership request before the writeThis metric estimates how often CPU was stalled  due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_UOPS_RETIRED.ALL_STORES_PS100%00tma_store_fwd_blkTopdownL4;tma_L4_group;tma_l1_bound_group13 * LD_BLOCKS.STORE_FORWARD / tma_info_thread_clkstma_store_fwd_blk > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping storesThis metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading100%00tma_store_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group(L2_RQSTS.RFO_HIT * 9 * (1 - MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES) + (1 - MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clkstma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles the CPU spent handling L1D store missesThis metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency100%01tma_store_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_groupUOPS_DISPATCHED_PORT.PORT_4 / tma_info_core_core_clkstma_store_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations100%00tma_unknown_branchesBigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_grouptma_branch_resteers - tma_mispredicts_resteers - tma_clears_resteerstma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to new branch address clearsThis metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: BACLEARS.ANY100%00tma_x87_useCompute;TopdownL4;tma_L4_group;tma_fp_arith_groupINST_RETIRED.X87 * tma_info_thread_uoppi / UOPS_RETIRED.RETIRE_SLOTStma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric serves as an approximation of legacy x87 usageThis metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint100%00tma_assistsTopdownL4;tma_L4_group;tma_microcode_sequencer_group100 * OTHER_ASSISTS.ANY_WB_ASSIST / tma_info_thread_slotstma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of AssistsThis metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY100%00tma_backend_boundTmaL1;TopdownL1;tma_L1_group1 - (tma_frontend_bound + tma_bad_speculation + tma_retiring)tma_backend_bound > 0.2This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the BackendThis category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS100%TopdownL102tma_branch_mispredictsBadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBMBR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculationtma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Branch MispredictionThis metric represents fraction of slots the CPU has wasted due to Branch Misprediction.  These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: TOPDOWN.BR_MISPREDICT_SLOTS. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers100%TopdownL201tma_clears_resteersBadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMCMACHINE_CLEARS.COUNT * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY)tma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine ClearsThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches100%00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS)))) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_dividerTopdownL3;tma_L3_group;tma_core_bound_groupARITH.FPU_DIV_ACTIVE / tma_info_core_core_clkstma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric represents fraction of cycles where the Divider unit was activeThis metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE100%00tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(1 - MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS)) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clkstma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS100%03tma_dsb_switchesDSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBDSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clkstma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelinesThis metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS_PS. Related metrics: tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%00tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group(8 * DTLB_LOAD_MISSES.STLB_HIT + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_LOAD_MISSES.WALK_COMPLETED) / tma_info_thread_clkstma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store100%00tma_dtlb_storeMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group(8 * DTLB_STORE_MISSES.STLB_HIT + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_STORE_MISSES.WALK_COMPLETED) / tma_info_thread_clkstma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles spent handling first-level data TLB store missesThis metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses.  As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead.  Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page.  Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load100%00tma_fetch_bandwidthFetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFBtma_frontend_bound - tma_fetch_latencytma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issuesThis metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues.  For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%TopdownL200tma_fetch_latencyFrontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group4 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE / tma_info_thread_slotstma_fetch_latency > 0.1 & tma_frontend_bound > 0.15This metric represents fraction of slots the CPU was stalled due to Frontend latency issuesThis metric represents fraction of slots the CPU was stalled due to Frontend latency issues.  For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS100%TopdownL200tma_frontend_boundPGO;TmaL1;TopdownL1;tma_L1_groupIDQ_UOPS_NOT_DELIVERED.CORE / tma_info_thread_slotstma_frontend_bound > 0.15This category represents fraction of slots where the processor's Frontend undersupplies its BackendThis category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4_PS100%TopdownL100tma_icache_missesBigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_groupICACHE.IFDATA_STALL / tma_info_thread_clkstma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to instruction cache missesThis metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS100%00tma_info_system_dram_bw_useHPC;Mem;MemoryBW;SoC;tma_issueBW64 * (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) / 1e9 / duration_timeAverage external Memory Bandwidth Use for reads and writes [GB / sec]Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_mem_bandwidth, tma_sq_full00tma_info_system_socket_clksSoCcbox_0@event\=0x0@Socket actual clocks when any core is active on that socket00tma_itlb_missesBigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group(14 * ITLB_MISSES.STLB_HIT + cpu@ITLB_MISSES.WALK_DURATION\,cmask\=1@ + 7 * ITLB_MISSES.WALK_COMPLETED) / tma_info_thread_clkstma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) missesThis metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS100%00tma_l1_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_groupmax((CYCLE_ACTIVITY.STALLS_MEM_ANY - CYCLE_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0)tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled without loads missing the L1 data cacheThis metric estimates how often the CPU was stalled without loads missing the L1 data cache.  The L1 data cache typically has the shortest latency.  However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT_PS;MEM_LOAD_RETIRED.FB_HIT_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1100%00tma_l2_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clkstma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to L2 cache accesses by loadsThis metric estimates how often the CPU was stalled due to L2 cache accesses by loads.  Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS100%00tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupMEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS100%03tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group29 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency100%01tma_load_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks)tma_load_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3_10100%02tma_lock_latencyOffcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_groupMEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO) / tma_info_thread_clkstma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles the CPU spent handling cache misses due to lock operationsThis metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency100%01tma_microcode_sequencerMicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMSUOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * IDQ.MS_UOPS / tma_info_thread_slotstma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unitThis metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit.  The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: UOPS_RETIRED.MS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches100%00tma_mispredicts_resteersBadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBMBR_MISP_RETIRED.ALL_BRANCHES * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY)tma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stageThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost100%00tma_miteDSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(IDQ.ALL_MITE_CYCLES_ANY_UOPS - IDQ.ALL_MITE_CYCLES_4_UOPS) / tma_info_core_core_clks / 2tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS100%00tma_port_0Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_0 / tma_info_core_core_clkstma_port_0 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch)This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_1TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_1 / tma_info_core_core_clkstma_port_1 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_2TopdownL6;tma_L6_group;tma_load_op_utilization_groupUOPS_DISPATCHED_PORT.PORT_2 / tma_info_core_core_clkstma_port_2 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads)100%00tma_port_3TopdownL6;tma_L6_group;tma_load_op_utilization_groupUOPS_DISPATCHED_PORT.PORT_3 / tma_info_core_core_clkstma_port_3 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads)100%00tma_port_4TopdownL6;tma_L6_group;tma_issueSpSt;tma_store_op_utilization_grouptma_store_op_utilizationtma_port_4 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data)This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data). Related metrics: tma_split_stores100%00tma_port_5TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_5 / tma_info_core_core_clkstma_port_5 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2100%00tma_port_6TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_6 / tma_info_core_core_clkstma_port_6 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2100%00tma_port_7TopdownL6;tma_L6_group;tma_store_op_utilization_groupUOPS_DISPATCHED_PORT.PORT_7 / tma_info_core_core_clkstma_port_7 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address)100%00tma_ports_utilized_1PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group((cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) / tma_info_core_core_clks)tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Sample with: EXE_ACTIVITY.1_PORTS_UTIL. Related metrics: tma_l1_bound100%00tma_ports_utilized_2PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC - UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks)tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise).  Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6100%00tma_ports_utilized_3mPortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group(cpu@UOPS_EXECUTED.CORE\,cmask\=3@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clkstma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3100%00tma_retiringTmaL1;TopdownL1;tma_L1_groupUOPS_RETIRED.RETIRE_SLOTS / tma_info_thread_slotstma_retiring > 0.7 | tma_heavy_operations > 0.1This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retiredThis category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category.  Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved.  Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance.  For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.SLOTS100%TopdownL100tma_split_loadsTopdownL4;tma_L4_group;tma_l1_bound_grouptma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clkstma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundaryThis metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS100%01tma_split_storesTopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group2 * MEM_UOPS_RETIRED.SPLIT_STORES / tma_info_core_core_clkstma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents rate of split store accessesThis metric represents rate of split store accesses.  Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4100%00tma_store_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupRESOURCE_STALLS.SB / tma_info_thread_clkstma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often CPU was stalled  due to RFO store memory accesses; RFO store issue a read-for-ownership request before the writeThis metric estimates how often CPU was stalled  due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_INST_RETIRED.ALL_STORES_PS100%00tma_store_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_groupUOPS_DISPATCHED_PORT.PORT_4 / tma_info_core_core_clkstma_store_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.PORT_7_8100%00tma_unknown_branchesBigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_grouptma_branch_resteers - tma_mispredicts_resteers - tma_clears_resteerstma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to new branch address clearsThis metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: FRONTEND_RETIRED.UNKNOWN_BRANCH100%00cpiCPU_CLK_UNHALTED.THREAD / INST_RETIRED.ANYCycles per instruction retired; indicating how much time each executed instruction took; in units of cycles1per_instr00cpu_operating_frequencyCPU_CLK_UNHALTED.THREAD / CPU_CLK_UNHALTED.REF_TSC * #SYSTEM_TSC_FREQ / 1e9CPU operating frequency (in GHz)1GHz00cpu_utilizationtma_info_system_cpu_utilizationPercentage of time spent in the active CPU power state C0100%00dtlb_load_mpiDTLB_LOAD_MISSES.WALK_COMPLETED / INST_RETIRED.ANYRatio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructionsRatio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB1per_instr00dtlb_store_mpiDTLB_STORE_MISSES.WALK_COMPLETED / INST_RETIRED.ANYRatio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructionsRatio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB1per_instr00io_bandwidth_readcbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x19e@ * 64 / 1e6 / duration_timeBandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU1MB/s00io_bandwidth_write(cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x1c8\,filter_tid\=0x3e@ + cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x180\,filter_tid\=0x3e@) * 64 / 1e6 / duration_timeBandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU1MB/s00itlb_large_page_mpiITLB_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANYRatio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructionsRatio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the Instruction Translation Lookaside Buffer (ITLB) and further levels of TLB1per_instr00itlb_mpiITLB_MISSES.WALK_COMPLETED / INST_RETIRED.ANYRatio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructionsRatio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB1per_instr00l1_i_code_read_misses_with_prefetches_per_instrL2_RQSTS.ALL_CODE_RD / INST_RETIRED.ANYRatio of number of code read requests missing in L1 instruction cache (includes prefetches) to the total number of completed instructions1per_instr00l1d_demand_data_read_hits_per_instrMEM_LOAD_UOPS_RETIRED.L1_HIT / INST_RETIRED.ANYRatio of number of demand load requests hitting in L1 data cache to the total number of completed instructions1per_instr00l1d_mpiL1D.REPLACEMENT / INST_RETIRED.ANYRatio of number of requests missing L1 data cache (includes data+rfo w/ prefetches) to the total number of completed instructions1per_instr00l2_demand_code_mpiL2_RQSTS.CODE_RD_MISS / INST_RETIRED.ANYRatio of number of code read request missing L2 cache to the total number of completed instructions1per_instr00l2_demand_data_read_hits_per_instrMEM_LOAD_UOPS_RETIRED.L2_HIT / INST_RETIRED.ANYRatio of number of completed demand load requests hitting in L2 cache to the total number of completed instructions1per_instr00l2_demand_data_read_mpiMEM_LOAD_UOPS_RETIRED.L2_MISS / INST_RETIRED.ANYRatio of number of completed data read request missing L2 cache to the total number of completed instructions1per_instr00l2_mpiL2_LINES_IN.ALL / INST_RETIRED.ANYRatio of number of requests missing L2 cache (includes code+data+rfo w/ prefetches) to the total number of completed instructions1per_instr00llc_code_read_mpi_demand_plus_prefetch(cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x181@ + cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x191@) / INST_RETIRED.ANYRatio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions1per_instr00llc_data_read_demand_plus_prefetch_miss_latency1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) in nano seconds1ns00llc_data_read_demand_plus_prefetch_miss_latency_for_local_requests1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to local memory in nano seconds1ns00llc_data_read_demand_plus_prefetch_miss_latency_for_remote_requests1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_REMOTE_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to remote memory in nano seconds1ns00llc_data_read_mpi_demand_plus_prefetch(cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x192@) / INST_RETIRED.ANYRatio of number of data read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions1per_instr00loads_per_instrMEM_UOPS_RETIRED.ALL_LOADS / INST_RETIRED.ANYThe ratio of number of completed memory load instructions to the total number completed instructions1per_instr00memory_bandwidth_readUNC_M_CAS_COUNT.RD * 64 / 1e6 / duration_timeDDR memory read bandwidth (MB/sec)1MB/s00memory_bandwidth_total(UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) * 64 / 1e6 / duration_timeDDR memory bandwidth (MB/sec)1MB/s00memory_bandwidth_writeUNC_M_CAS_COUNT.WR * 64 / 1e6 / duration_timeDDR memory write bandwidth (MB/sec)1MB/s00numa_reads_addressed_to_local_dramcbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ / (cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@)Memory read that miss the last level cache (LLC) addressed to local DRAM as a percentage of total memory read accesses, does not include LLC prefetches100%00numa_reads_addressed_to_remote_dramcbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@ / (cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@)Memory reads that miss the last level cache (LLC) addressed to remote DRAM as a percentage of total memory read accesses, does not include LLC prefetches100%00percent_uops_delivered_from_decoded_icacheIDQ.DSB_UOPS / UOPS_ISSUED.ANYUops delivered from decoded instruction cache (decoded stream buffer or DSB) as a percent of total uops delivered to Instruction Decode Queue100%00percent_uops_delivered_from_legacy_decode_pipelineIDQ.MITE_UOPS / UOPS_ISSUED.ANYUops delivered from legacy decode pipeline (Micro-instruction Translation Engine or MITE) as a percent of total uops delivered to Instruction Decode Queue100%00percent_uops_delivered_from_loop_stream_detectorLSD.UOPS / UOPS_ISSUED.ANYUops delivered from loop stream detector(LSD) as a percent of total uops delivered to Instruction Decode Queue100%00percent_uops_delivered_from_microcode_sequencerIDQ.MS_UOPS / UOPS_ISSUED.ANYUops delivered from microcode sequencer (MS) as a percent of total uops delivered to Instruction Decode Queue100%00qpi_data_transmit_bwUNC_Q_TxL_FLITS_G0.DATA * 8 / 1e6 / duration_timeIntel(R) Quick Path Interconnect (QPI) data transmit bandwidth (MB/sec)1MB/s00stores_per_instrMEM_UOPS_RETIRED.ALL_STORES / INST_RETIRED.ANYThe ratio of number of completed memory store instructions to the total number completed instructions1per_instr00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group(200 * OFFCORE_RESPONSE.DEMAND_RFO.LLC_MISS.REMOTE_HITM + 60 * OFFCORE_RESPONSE.DEMAND_RFO.LLC_HIT.HITM_OTHER_CORE) / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_info_memory_tlb_page_walks_utilizationMem;MemoryTLB(ITLB_MISSES.WALK_DURATION + DTLB_LOAD_MISSES.WALK_DURATION + DTLB_STORE_MISSES.WALK_DURATION + 7 * (DTLB_STORE_MISSES.WALK_COMPLETED + DTLB_LOAD_MISSES.WALK_COMPLETED + ITLB_MISSES.WALK_COMPLETED)) / (2 * tma_info_core_core_clks)tma_info_memory_tlb_page_walks_utilization > 0.5Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses00tma_info_system_mem_parallel_readsMem;MemoryBW;SoCUNC_C_TOR_OCCUPANCY.MISS_OPCODE@filter_opc\=0x182@ / UNC_C_TOR_OCCUPANCY.MISS_OPCODE@filter_opc\=0x182\,thresh\=1@Average number of parallel data read requests to external memoryAverage number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches00tma_info_system_mem_read_latencyMem;MemoryLat;SoC1e9 * (UNC_C_TOR_OCCUPANCY.MISS_OPCODE@filter_opc\=0x182@ / UNC_C_TOR_INSERTS.MISS_OPCODE@filter_opc\=0x182@) / (tma_info_system_socket_clks / duration_time)Average latency of data read request to external memory (in nanoseconds)Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only)00tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group41 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency100%01tma_local_dramServer;TopdownL5;tma_L5_group;tma_mem_latency_group200 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clkstma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from local memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM_PS100%01tma_remote_cacheOffcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group(200 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) + 180 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clkstma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issuesThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears100%01tma_remote_dramServer;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group310 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clkstma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM_PS100%01uncore_frequencyUNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages) / 1e9 / duration_timeUncore operating frequency in GHz1GHz00dtlb_2mb_large_page_load_mpiDTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANYRatio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructionsRatio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the Data Translation Lookaside Buffer (DTLB) and further levels of TLB1per_instr00io_bandwidth_read(UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3) * 4 / 1e6 / duration_timeBandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU1MB/s00io_bandwidth_write(UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART0 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART1 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART2 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART3) * 4 / 1e6 / duration_timeBandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU1MB/s00l1d_demand_data_read_hits_per_instrMEM_LOAD_RETIRED.L1_HIT / INST_RETIRED.ANYRatio of number of demand load requests hitting in L1 data cache to the total number of completed instructions1per_instr00l2_demand_data_read_hits_per_instrMEM_LOAD_RETIRED.L2_HIT / INST_RETIRED.ANYRatio of number of completed demand load requests hitting in L2 cache to the total number of completed instructions1per_instr00l2_demand_data_read_mpiMEM_LOAD_RETIRED.L2_MISS / INST_RETIRED.ANYRatio of number of completed data read request missing L2 cache to the total number of completed instructions1per_instr00llc_code_read_mpi_demand_plus_prefetchcha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x12CC0233@ / INST_RETIRED.ANYRatio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions1per_instr00llc_data_read_demand_plus_prefetch_miss_latency1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40433@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40433@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) in nano seconds1ns00llc_data_read_demand_plus_prefetch_miss_latency_for_local_requests1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40432@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to local memory in nano seconds1ns00llc_data_read_demand_plus_prefetch_miss_latency_for_remote_requests1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40431@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to remote memory in nano seconds1ns00llc_data_read_mpi_demand_plus_prefetchcha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x12D40433@ / INST_RETIRED.ANYRatio of number of data read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions1per_instr00llc_miss_local_memory_bandwidth_readUNC_CHA_REQUESTS.READS_LOCAL * 64 / 1e6 / duration_timeBandwidth (MB/sec) of read requests that miss the last level cache (LLC) and go to local memory1MB/s00llc_miss_local_memory_bandwidth_writeUNC_CHA_REQUESTS.WRITES_LOCAL * 64 / 1e6 / duration_timeBandwidth (MB/sec) of write requests that miss the last level cache (LLC) and go to local memory1MB/s00llc_miss_remote_memory_bandwidth_readUNC_CHA_REQUESTS.READS_REMOTE * 64 / 1e6 / duration_timeBandwidth (MB/sec) of read requests that miss the last level cache (LLC) and go to remote memory1MB/s00loads_per_instrMEM_INST_RETIRED.ALL_LOADS / INST_RETIRED.ANYThe ratio of number of completed memory load instructions to the total number completed instructions1per_instr00numa_reads_addressed_to_local_dramcha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ / (cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ + cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@)Memory read that miss the last level cache (LLC) addressed to local DRAM as a percentage of total memory read accesses, does not include LLC prefetches100%00numa_reads_addressed_to_remote_dramcha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@ / (cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ + cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@)Memory reads that miss the last level cache (LLC) addressed to remote DRAM as a percentage of total memory read accesses, does not include LLC prefetches100%00percent_uops_delivered_from_decoded_icacheIDQ.DSB_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS)Uops delivered from decoded instruction cache (decoded stream buffer or DSB) as a percent of total uops delivered to Instruction Decode Queue100%00percent_uops_delivered_from_legacy_decode_pipelineIDQ.MITE_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS)Uops delivered from legacy decode pipeline (Micro-instruction Translation Engine or MITE) as a percent of total uops delivered to Instruction Decode Queue100%00percent_uops_delivered_from_microcode_sequencerIDQ.MS_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS)Uops delivered from microcode sequencer (MS) as a percent of total uops delivered to Instruction Decode Queue100%00pmem_memory_bandwidth_readUNC_M_PMM_RPQ_INSERTS * 64 / 1e6 / duration_timeIntel(R) Optane(TM) Persistent Memory(PMEM) memory read bandwidth (MB/sec)1MB/s00pmem_memory_bandwidth_total(UNC_M_PMM_RPQ_INSERTS + UNC_M_PMM_WPQ_INSERTS) * 64 / 1e6 / duration_timeIntel(R) Optane(TM) Persistent Memory(PMEM) memory bandwidth (MB/sec)1MB/s00pmem_memory_bandwidth_writeUNC_M_PMM_WPQ_INSERTS * 64 / 1e6 / duration_timeIntel(R) Optane(TM) Persistent Memory(PMEM) memory write bandwidth (MB/sec)1MB/s00stores_per_instrMEM_INST_RETIRED.ALL_STORES / INST_RETIRED.ANYThe ratio of number of completed memory store instructions to the total number completed instructions1per_instr00tma_alu_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5 + UOPS_DISPATCHED_PORT.PORT_6) / tma_info_thread_slotstma_alu_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations100%00tma_assistsTopdownL4;tma_L4_group;tma_microcode_sequencer_group100 * (FP_ASSIST.ANY + OTHER_ASSISTS.ANY) / tma_info_thread_slotstma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of AssistsThis metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: OTHER_ASSISTS.ANY100%00tma_backend_boundTmaL1;TopdownL1;tma_L1_group1 - tma_frontend_bound - (UOPS_ISSUED.ANY + 4 * (INT_MISC.RECOVERY_CYCLES_ANY / 2 if #SMT_on else INT_MISC.RECOVERY_CYCLES)) / tma_info_thread_slotstma_backend_bound > 0.2This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the BackendThis category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound100%TopdownL100tma_branch_mispredictsBadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBMBR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculationtma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Branch MispredictionThis metric represents fraction of slots the CPU has wasted due to Branch Misprediction.  These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers100%TopdownL201tma_branch_resteersFetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_groupINT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clks + tma_unknown_branchestma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Branch ResteersThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES100%00tma_ciscTopdownL4;tma_L4_group;tma_microcode_sequencer_groupmax(0, tma_microcode_sequencer - tma_assists)tma_cisc > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instructionThis metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources100%00tma_clears_resteersBadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC(1 - BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT)) * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clkstma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine ClearsThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches100%00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD))) + 44 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (1 - OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_decoder0_aloneDSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group(cpu@INST_DECODED.DECODERS\,cmask\=1@ - cpu@INST_DECODED.DECODERS\,cmask\=2@) / tma_info_core_core_clks / 2tma_decoder0_alone > 0.1 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35))This metric represents fraction of cycles where decoder-0 was the only active decoderThis metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions100%00tma_dividerTopdownL3;tma_L3_group;tma_core_bound_groupARITH.DIVIDER_ACTIVE / tma_info_thread_clkstma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric represents fraction of cycles where the Divider unit was activeThis metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE100%00tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound - tma_pmm_bound if #has_pmem > 0 else CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound)tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS100%01tma_dsb_switchesDSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBDSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clkstma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelinesThis metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS_PS. Related metrics: tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%00tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_groupmin(9 * cpu@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=1@ + DTLB_LOAD_MISSES.WALK_ACTIVE, max(CYCLE_ACTIVITY.CYCLES_MEM_ANY - CYCLE_ACTIVITY.CYCLES_L1D_MISS, 0)) / tma_info_thread_clkstma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store, tma_info_bottleneck_memory_data_tlbs100%02tma_dtlb_storeMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group(9 * cpu@DTLB_STORE_MISSES.STLB_HIT\,cmask\=1@ + DTLB_STORE_MISSES.WALK_ACTIVE) / tma_info_core_core_clkstma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles spent handling first-level data TLB store missesThis metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses.  As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead.  Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page.  Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load, tma_info_bottleneck_memory_data_tlbs100%00tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group(110 * tma_info_system_average_frequency * (OCR.DEMAND_RFO.L3_MISS.REMOTE_HITM + OCR.PF_L2_RFO.L3_MISS.REMOTE_HITM) + 47.5 * tma_info_system_average_frequency * (OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE + OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE)) / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%01tma_fb_fullMemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_grouptma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.FB_FULL\,cmask\=1@ / tma_info_thread_clkstma_fb_full > 0.3This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceedThis metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores100%02tma_fetch_bandwidthFetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFBtma_frontend_bound - tma_fetch_latencytma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issuesThis metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues.  For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%TopdownL200tma_few_uops_instructionsTopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueD0tma_heavy_operations - tma_microcode_sequencertma_few_uops_instructions > 0.05 & tma_heavy_operations > 0.1This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or up to ([SNB+] four; [ADL+] five) uopsThis metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or up to ([SNB+] four; [ADL+] five) uops. This highly-correlates with the number of uops in such instructions. Related metrics: tma_decoder0_alone100%00tma_fp_arithHPC;TopdownL3;tma_L3_group;tma_light_operations_grouptma_x87_use + tma_fp_scalar + tma_fp_vectortma_fp_arith > 0.2 & tma_light_operations > 0.6This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired)This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting100%01tma_fp_vectorCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2Pcpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@ / UOPS_RETIRED.RETIRE_SLOTStma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widthsThis metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%01tma_fp_vector_512bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTStma_fp_vector_512b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fused_instructionsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * UOPS_RETIRED.MACRO_FUSED / UOPS_RETIRED.RETIRE_SLOTStma_fused_instructions > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructionsThis metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions. The instruction pairs of CMP+JCC or DEC+JCC are commonly used examples100%00tma_heavy_operationsRetire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group(UOPS_RETIRED.RETIRE_SLOTS + UOPS_RETIRED.MACRO_FUSED - INST_RETIRED.ANY) / tma_info_thread_slotstma_heavy_operations > 0.1This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequencesThis metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences100%TopdownL200tma_icache_missesBigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group(ICACHE_16B.IFDATA_STALL + 2 * cpu@ICACHE_16B.IFDATA_STALL\,cmask\=1\,edge@) / tma_info_thread_clkstma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to instruction cache missesThis metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS100%00tma_info_bad_spec_ipmispredictBad;BadSpec;BrMispredictstma_info_core_ipmispredicttma_info_bad_spec_ipmispredict < 200Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate)00tma_info_botlnk_l0_core_bound_likelyCor;SMT(100 * (1 - tma_core_bound / tma_ports_utilization if tma_core_bound < tma_ports_utilization else 1) if tma_info_system_smt_2t_utilization > 0.5 else 0)tma_info_botlnk_l0_core_bound_likely > 0.5Probability of Core Bound bottleneck hidden by SMT-profiling artifacts01tma_info_botlnk_l2_dsb_missesDSBmiss;Fed;tma_issueFB100 * (tma_fetch_latency * tma_dsb_switches / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) + tma_fetch_bandwidth * tma_mite / (tma_dsb + tma_mite))tma_info_botlnk_l2_dsb_misses > 10Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW BottleneckTotal pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp01tma_info_bottleneck_big_codeBigFoot;Fed;Frontend;IcMiss;MemoryTLB;tma_issueBC100 * tma_fetch_latency * (tma_itlb_misses + tma_icache_misses + tma_unknown_branches) / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)tma_info_bottleneck_big_code > 20Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses)Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses). Related metrics: tma_info_bottleneck_branching_overhead01tma_info_bottleneck_branching_overheadRet;tma_issueBC100 * ((BR_INST_RETIRED.CONDITIONAL + 3 * BR_INST_RETIRED.NEAR_CALL + (BR_INST_RETIRED.NEAR_TAKEN - (BR_INST_RETIRED.CONDITIONAL - BR_INST_RETIRED.NOT_TAKEN) - 2 * BR_INST_RETIRED.NEAR_CALL)) / tma_info_thread_slots)tma_info_bottleneck_branching_overhead > 10Total pipeline cost of branch related instructions (used for program control-flow including function calls)Total pipeline cost of branch related instructions (used for program control-flow including function calls). Related metrics: tma_info_bottleneck_big_code00tma_info_bottleneck_instruction_fetch_bwFed;FetchBW;Frontend100 * (tma_frontend_bound - tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) - tma_info_bottleneck_big_codetma_info_bottleneck_instruction_fetch_bw > 20Total pipeline cost of instruction fetch bandwidth related bottlenecks01tma_info_bottleneck_memory_bandwidthMem;MemoryBW;Offcore;tma_issueBW100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full))) + tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_fb_full / (tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk))tma_info_bottleneck_memory_bandwidth > 20Total pipeline cost of (external) Memory Bandwidth related bottlenecksTotal pipeline cost of (external) Memory Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full01tma_info_bottleneck_memory_data_tlbsMem;MemoryTLB;Offcore;tma_issueTLB100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency)))tma_info_bottleneck_memory_data_tlbs > 20Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs)Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store01tma_info_bottleneck_memory_latencyMem;MemoryLat;Offcore;tma_issueLat100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound))tma_info_bottleneck_memory_latency > 20Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches)Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches). Related metrics: tma_l3_hit_latency, tma_mem_latency01tma_info_bottleneck_mispredictionsBad;BadSpec;BrMispredicts;tma_issueBM100 * (tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches))tma_info_bottleneck_mispredictions > 20Total pipeline cost of Branch Misprediction related bottlenecksTotal pipeline cost of Branch Misprediction related bottlenecks. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers01tma_info_branches_callretBad;Branches(BR_INST_RETIRED.NEAR_CALL + BR_INST_RETIRED.NEAR_RETURN) / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are CALL or RET00tma_info_branches_cond_ntBad;Branches;CodeGen;PGOBR_INST_RETIRED.NOT_TAKEN / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are non-taken conditionals00tma_info_branches_cond_tkBad;Branches;CodeGen;PGO(BR_INST_RETIRED.CONDITIONAL - BR_INST_RETIRED.NOT_TAKEN) / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are taken conditionals00tma_info_branches_jumpBad;Branches(BR_INST_RETIRED.NEAR_TAKEN - (BR_INST_RETIRED.CONDITIONAL - BR_INST_RETIRED.NOT_TAKEN) - 2 * BR_INST_RETIRED.NEAR_CALL) / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are unconditional (direct or indirect) jumps01tma_info_core_flopcFlops;Ret(FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * (FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE) + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / tma_info_core_core_clksFloating Point Operations Per Cycle01tma_info_core_fp_arith_utilizationCor;Flops;HPC(cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@) / (2 * tma_info_core_core_clks)Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width)Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common)00tma_info_core_ilpBackend;Cor;Pipeline;PortsUtilUOPS_EXECUTED.THREAD / (UOPS_EXECUTED.CORE_CYCLES_GE_1 / 2 if #SMT_on else UOPS_EXECUTED.CORE_CYCLES_GE_1)Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core00tma_info_core_ipmispredictBad;BadSpec;BrMispredicts;TopdownL1;tma_L1_groupINST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHESNumber of Instructions per non-speculative Branch Misprediction (JEClear)TopdownL100tma_info_frontend_dsb_coverageDSB;Fed;FetchBW;tma_issueFBIDQ.DSB_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS)tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 4 > 0.35Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache)Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp00tma_info_frontend_dsb_switch_costDSBmissDSB2MITE_SWITCHES.PENALTY_CYCLES / DSB2MITE_SWITCHES.COUNTAverage number of cycles of a switch from the DSB fetch-unit to MITE fetch unit - see DSB_Switches tree node for details00tma_info_frontend_fetch_upcFed;FetchBWUOPS_ISSUED.ANY / cpu@UOPS_ISSUED.ANY\,cmask\=1@Average number of Uops issued by front-end when it issued something00tma_info_frontend_icache_miss_latencyFed;FetchLat;IcMissICACHE_16B.IFDATA_STALL / cpu@ICACHE_16B.IFDATA_STALL\,cmask\=1\,edge@ + 2Average Latency for L1 instruction cache misses00tma_info_frontend_ipdsb_miss_retDSBmiss;FedINST_RETIRED.ANY / FRONTEND_RETIRED.ANY_DSB_MISStma_info_frontend_ipdsb_miss_ret < 50Instructions per non-speculative DSB miss (lower number means higher occurrence rate)00tma_info_frontend_l2mpki_codeIcMiss1e3 * FRONTEND_RETIRED.L2_MISS / INST_RETIRED.ANYL2 cache true code cacheline misses per kilo instruction00tma_info_frontend_l2mpki_code_allIcMiss1e3 * L2_RQSTS.CODE_RD_MISS / INST_RETIRED.ANYL2 cache speculative code cacheline misses per kilo instruction00tma_info_inst_mix_iparithFlops;InsTypeINST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@)tma_info_inst_mix_iparith < 10Instructions per FP Arithmetic instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW01tma_info_inst_mix_iparith_avx512Flops;FpVector;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE)tma_info_inst_mix_iparith_avx512 < 10Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_ipflopFlops;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * (FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE) + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE)tma_info_inst_mix_ipflop < 10Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate)01tma_info_inst_mix_iploadInsTypeINST_RETIRED.ANY / MEM_INST_RETIRED.ALL_LOADStma_info_inst_mix_ipload < 3Instructions per Load (lower number means higher occurrence rate)00tma_info_inst_mix_ipstoreInsTypeINST_RETIRED.ANY / MEM_INST_RETIRED.ALL_STOREStma_info_inst_mix_ipstore < 8Instructions per Store (lower number means higher occurrence rate)00tma_info_inst_mix_ipswpfPrefetchesINST_RETIRED.ANY / cpu@SW_PREFETCH_ACCESS.T0\,umask\=0xF@tma_info_inst_mix_ipswpf < 100Instructions per Software prefetch instruction (of any type: NTA/T0/T1/T2/Prefetch) (lower number means higher occurrence rate)00tma_info_inst_mix_iptbBranches;Fed;FetchBW;Frontend;PGO;tma_issueFBINST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKENtma_info_inst_mix_iptb < 9Instruction per taken branchInstruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp00tma_info_memory_core_l2_evictions_nonsilent_pkiL2Evicts;Mem;Server1e3 * L2_LINES_OUT.NON_SILENT / tma_info_inst_mix_instructionsRate of non silent evictions from the L2 cache per Kilo instruction00tma_info_memory_core_l2_evictions_silent_pkiL2Evicts;Mem;Server1e3 * L2_LINES_OUT.SILENT / tma_info_inst_mix_instructionsRate of silent evictions from the L2 cache per Kilo instruction where the evicted lines are dropped (no writeback to L3 or memory)00tma_info_memory_core_l3_cache_access_bwMem;MemoryBW;Offcore64 * OFFCORE_REQUESTS.ALL_REQUESTS / 1e9 / duration_timeAverage per-core data access bandwidth to the L3 cache [GB / sec]00tma_info_memory_fb_hpkiCacheMisses;Mem1e3 * MEM_LOAD_RETIRED.FB_HIT / INST_RETIRED.ANYFill Buffer (FB) hits per kilo instructions for retired demand loads (L1D misses that merge into ongoing miss-handling entries)00tma_info_memory_l1mpkiCacheMisses;Mem1e3 * MEM_LOAD_RETIRED.L1_MISS / INST_RETIRED.ANYL1 cache true misses per kilo instruction for retired demand loads00tma_info_memory_l1mpki_loadCacheMisses;Mem1e3 * L2_RQSTS.ALL_DEMAND_DATA_RD / INST_RETIRED.ANYL1 cache true misses per kilo instruction for all demand loads (including speculative)00tma_info_memory_l2mpkiBackend;CacheMisses;Mem1e3 * MEM_LOAD_RETIRED.L2_MISS / INST_RETIRED.ANYL2 cache true misses per kilo instruction for retired demand loads00tma_info_memory_l3mpkiCacheMisses;Mem1e3 * MEM_LOAD_RETIRED.L3_MISS / INST_RETIRED.ANYL3 cache true misses per kilo instruction for retired demand loads00tma_info_memory_load_miss_real_latencyMem;MemoryBound;MemoryLatL1D_PEND_MISS.PENDING / (MEM_LOAD_RETIRED.L1_MISS + MEM_LOAD_RETIRED.FB_HIT)Actual Average Latency for L1 data-cache miss demand load operations (in core cycles)00tma_info_memory_mlpMem;MemoryBW;MemoryBoundL1D_PEND_MISS.PENDING / L1D_PEND_MISS.PENDING_CYCLESMemory-Level-Parallelism (average number of L1 miss demand load when there is at least one such missMemory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor)00tma_info_memory_tlb_code_stlb_mpkiFed;MemoryTLB1e3 * ITLB_MISSES.WALK_COMPLETED / INST_RETIRED.ANYSTLB (2nd level TLB) code speculative misses per kilo instruction (misses of any page-size that complete the page walk)00tma_info_memory_tlb_load_stlb_mpkiMem;MemoryTLB1e3 * DTLB_LOAD_MISSES.WALK_COMPLETED / INST_RETIRED.ANYSTLB (2nd level TLB) data load speculative misses per kilo instruction (misses of any page-size that complete the page walk)00tma_info_memory_tlb_page_walks_utilizationMem;MemoryTLB(ITLB_MISSES.WALK_PENDING + DTLB_LOAD_MISSES.WALK_PENDING + DTLB_STORE_MISSES.WALK_PENDING + EPT.WALK_PENDING) / (2 * tma_info_core_core_clks)tma_info_memory_tlb_page_walks_utilization > 0.5Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses02tma_info_memory_tlb_store_stlb_mpkiMem;MemoryTLB1e3 * DTLB_STORE_MISSES.WALK_COMPLETED / INST_RETIRED.ANYSTLB (2nd level TLB) data store speculative misses per kilo instruction (misses of any page-size that complete the page walk)00tma_info_system_dram_bw_useHPC;Mem;MemoryBW;SoC;tma_issueBW64 * (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) / 1e9 / duration_timeAverage external Memory Bandwidth Use for reads and writes [GB / sec]Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_mem_bandwidth, tma_sq_full00tma_info_system_gflopsCor;Flops;HPC(FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * (FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE) + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / 1e9 / duration_timeGiga Floating Point Operations Per SecondGiga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine01tma_info_system_io_read_bwIoBW;Mem;Server;SoC(UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3) * 4 / 1e9 / duration_timeAverage IO (network or disk) Bandwidth Use for Reads [GB / sec]00tma_info_system_io_write_bwIoBW;Mem;Server;SoC(UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3) * 4 / 1e9 / duration_timeAverage IO (network or disk) Bandwidth Use for Writes [GB / sec]00tma_info_system_mem_dram_read_latencyMem;MemoryLat;Server;SoC1e9 * (UNC_M_RPQ_OCCUPANCY / UNC_M_RPQ_INSERTS) / imc_0@event\=0x0@Average latency of data read request to external DRAM memory [in nanoseconds]Average latency of data read request to external DRAM memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches00tma_info_system_mem_parallel_readsMem;MemoryBW;SoCUNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD@thresh\=1@Average number of parallel data read requests to external memoryAverage number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches00tma_info_system_mem_pmm_read_latencyMem;MemoryLat;Server;SoC(1e9 * (UNC_M_PMM_RPQ_OCCUPANCY.ALL / UNC_M_PMM_RPQ_INSERTS) / imc_0@event\=0x0@ if #has_pmem > 0 else 0)Average latency of data read request to external 3D X-Point memory [in nanoseconds]Average latency of data read request to external 3D X-Point memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches00tma_info_system_mem_read_latencyMem;MemoryLat;SoC1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_INSERTS.IA_MISS_DRD) / (tma_info_system_socket_clks / duration_time)Average latency of data read request to external memory (in nanoseconds)Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only)00tma_info_system_pmm_read_bwMem;MemoryBW;Server;SoC(64 * UNC_M_PMM_RPQ_INSERTS / 1e9 / duration_time if #has_pmem > 0 else 0)Average 3DXP Memory Bandwidth Use for reads [GB / sec]00tma_info_system_pmm_write_bwMem;MemoryBW;Server;SoC(64 * UNC_M_PMM_WPQ_INSERTS / 1e9 / duration_time if #has_pmem > 0 else 0)Average 3DXP Memory Bandwidth Use for Writes [GB / sec]00tma_info_system_power_license0_utilizationPower(CORE_POWER.LVL0_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL0_TURBO_LICENSE / tma_info_core_core_clks)Fraction of Core cycles where the core was running with power-delivery for baseline license level 0Fraction of Core cycles where the core was running with power-delivery for baseline license level 0.  This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes00tma_info_system_power_license1_utilizationPower(CORE_POWER.LVL1_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL1_TURBO_LICENSE / tma_info_core_core_clks)tma_info_system_power_license1_utilization > 0.5Fraction of Core cycles where the core was running with power-delivery for license level 1Fraction of Core cycles where the core was running with power-delivery for license level 1.  This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions00tma_info_system_power_license2_utilizationPower(CORE_POWER.LVL2_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL2_TURBO_LICENSE / tma_info_core_core_clks)tma_info_system_power_license2_utilization > 0.5Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX)Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX).  This includes high current AVX 512-bit instructions00tma_info_system_socket_clksSoCcha_0@event\=0x0@Socket actual clocks when any core is active on that socket00tma_itlb_missesBigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_groupICACHE_64B.IFTAG_STALL / tma_info_thread_clkstma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) missesThis metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS100%00tma_l2_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupMEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) / (MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + cpu@L1D_PEND_MISS.FB_FULL\,cmask\=1@) * ((CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks)tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to L2 cache accesses by loadsThis metric estimates how often the CPU was stalled due to L2 cache accesses by loads.  Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS100%01tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(CYCLE_ACTIVITY.STALLS_L2_MISS - CYCLE_ACTIVITY.STALLS_L3_MISS) / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS100%00tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group17 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency100%00tma_lcpFetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBILD_STALL.LCP / tma_info_thread_clkstma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb100%00tma_load_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks)tma_load_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3100%00tma_load_stlb_hitMemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_grouptma_dtlb_load - tma_load_stlb_misstma_load_stlb_hit > 0.05 & (tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric roughly estimates the fraction of cycles where the (first level) DTLB was missed by load accesses, that later on hit in second-level TLB (STLB)100%02tma_load_stlb_missMemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_groupDTLB_LOAD_MISSES.WALK_ACTIVE / tma_info_thread_clkstma_load_stlb_miss > 0.05 & (tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by load accesses, performing a hardware page walk100%00tma_local_dramServer;TopdownL5;tma_L5_group;tma_mem_latency_group59.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from local memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM_PS100%00tma_lock_latencyOffcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group(12 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (11 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clkstma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles the CPU spent handling cache misses due to lock operationsThis metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency100%00tma_mem_bandwidthMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBWmin(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=4@) / tma_info_thread_clkstma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM)This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM).  The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_sq_full100%00tma_mem_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLatmin(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD) / tma_info_thread_clks - tma_mem_bandwidthtma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM)This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM).  This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_info_bottleneck_memory_latency, tma_l3_hit_latency100%00tma_memory_boundBackend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group(CYCLE_ACTIVITY.STALLS_MEM_ANY + EXE_ACTIVITY.BOUND_ON_STORES) / (CYCLE_ACTIVITY.STALLS_TOTAL + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL) + EXE_ACTIVITY.BOUND_ON_STORES) * tma_backend_boundtma_memory_bound > 0.2 & tma_backend_bound > 0.2This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneckThis metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck.  Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two)100%TopdownL201tma_memory_operationsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * MEM_INST_RETIRED.ANY / INST_RETIRED.ANYtma_memory_operations > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring memory operations -- uops for memory load or store accesses100%00tma_mispredicts_resteersBadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBMBR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clkstma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stageThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions100%00tma_mixing_vectorsTopdownL5;tma_L5_group;tma_issueMV;tma_ports_utilized_0_groupUOPS_ISSUED.VECTOR_WIDTH_MISMATCH / UOPS_ISSUED.ANYtma_mixing_vectors > 0.05The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issuedThe Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued. Usually a Mixing_Vectors over 5% is worth investigating. Read more in Appendix B1 of the Optimizations Guide for this topic. Related metrics: tma_ms_switches100%00tma_non_fused_branchesPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * (BR_INST_RETIRED.ALL_BRANCHES - UOPS_RETIRED.MACRO_FUSED) / UOPS_RETIRED.RETIRE_SLOTStma_non_fused_branches > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring branch instructions that were not fusedThis metric represents fraction of slots where the CPU was retiring branch instructions that were not fused. Non-conditional branches like direct JMP or CALL would count here. Can be used to examine fusible conditional jumps that were not fused100%00tma_nop_instructionsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * INST_RETIRED.NOP / UOPS_RETIRED.RETIRE_SLOTStma_nop_instructions > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring NOP (no op) instructionsThis metric represents fraction of slots where the CPU was retiring NOP (no op) instructions. Compilers often use NOPs for certain address alignments - e.g. start address of a function or loop body. Sample with: INST_RETIRED.NOP100%00tma_other_light_opsPipeline;TopdownL3;tma_L3_group;tma_light_operations_groupmax(0, tma_light_operations - (tma_fp_arith + tma_memory_operations + tma_fused_instructions + tma_non_fused_branches + tma_nop_instructions))tma_other_light_ops > 0.3 & tma_light_operations > 0.6This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodesThis metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes. May undercount due to FMA double counting100%00tma_pmm_boundMemoryBound;Server;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(((1 - ((19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS))) / (19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + (25 * (MEM_LOAD_RETIRED.LOCAL_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0) + 33 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0))) if #has_pmem > 0 else 0)) * (CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound) if 1e6 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM + MEM_LOAD_RETIRED.LOCAL_PMM) > MEM_LOAD_RETIRED.L1_MISS else 0) if #has_pmem > 0 else 0)tma_pmm_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.aThis metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a. IXP) memory by loads, PMM stands for Persistent Memory Module100%01tma_ports_utilizationPortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group((EXE_ACTIVITY.EXE_BOUND_0_PORTS + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL)) / tma_info_thread_clks if ARITH.DIVIDER_ACTIVE < CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY else (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL) / tma_info_thread_clks)tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related).  Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations100%00tma_ports_utilized_0PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group(UOPS_EXECUTED.CORE_CYCLES_NONE / 2 if #SMT_on else CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY) / tma_info_core_core_clkstma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric100%00tma_ports_utilized_1PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group((UOPS_EXECUTED.CORE_CYCLES_GE_1 - UOPS_EXECUTED.CORE_CYCLES_GE_2) / 2 if #SMT_on else EXE_ACTIVITY.1_PORTS_UTIL) / tma_info_core_core_clkstma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Related metrics: tma_l1_bound100%00tma_ports_utilized_2PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group((UOPS_EXECUTED.CORE_CYCLES_GE_2 - UOPS_EXECUTED.CORE_CYCLES_GE_3) / 2 if #SMT_on else EXE_ACTIVITY.2_PORTS_UTIL) / tma_info_core_core_clkstma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise).  Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6100%00tma_ports_utilized_3mPortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group(UOPS_EXECUTED.CORE_CYCLES_GE_3 / 2 if #SMT_on else UOPS_EXECUTED.CORE_CYCLES_GE_3) / tma_info_core_core_clkstma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)100%00tma_remote_cacheOffcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group(89.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM + 89.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issuesThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears100%02tma_remote_dramServer;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group127 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM_PS100%00tma_serializing_operationPortsUtil;TopdownL5;tma_L5_group;tma_issueSO;tma_ports_utilized_0_groupPARTIAL_RAT_STALLS.SCOREBOARD / tma_info_thread_clkstma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operationsThis metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations. Instructions like CPUID; WRMSR or LFENCE serialize the out-of-order execution which may limit performance. Sample with: PARTIAL_RAT_STALLS.SCOREBOARD. Related metrics: tma_ms_switches100%00tma_slow_pauseTopdownL6;tma_L6_group;tma_serializing_operation_group40 * ROB_MISC_EVENTS.PAUSE_INST / tma_info_thread_clkstma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))))This metric represents fraction of cycles the CPU was stalled due to PAUSE InstructionsThis metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: MISC_RETIRED.PAUSE_INST100%00tma_split_loadsTopdownL4;tma_L4_group;tma_l1_bound_grouptma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clkstma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundaryThis metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS100%02tma_split_storesTopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_groupMEM_INST_RETIRED.SPLIT_STORES / tma_info_core_core_clkstma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents rate of split store accessesThis metric represents rate of split store accesses.  Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4100%00tma_sq_fullMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group(OFFCORE_REQUESTS_BUFFER.SQ_FULL / 2 if #SMT_on else OFFCORE_REQUESTS_BUFFER.SQ_FULL) / tma_info_core_core_clkstma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors)This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth100%00tma_store_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupEXE_ACTIVITY.BOUND_ON_STORES / tma_info_thread_clkstma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often CPU was stalled  due to RFO store memory accesses; RFO store issue a read-for-ownership request before the writeThis metric estimates how often CPU was stalled  due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_INST_RETIRED.ALL_STORES_PS100%00tma_store_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group(L2_RQSTS.RFO_HIT * 11 * (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) + (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clkstma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles the CPU spent handling L1D store missesThis metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency100%02tma_store_stlb_missMemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_groupDTLB_STORE_MISSES.WALK_ACTIVE / tma_info_core_core_clkstma_store_stlb_miss > 0.05 & (tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates the fraction of cycles where the STLB was missed by store accesses, performing a hardware page walk100%00tma_unknown_branchesBigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group9 * BACLEARS.ANY / tma_info_thread_clkstma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to new branch address clearsThis metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: BACLEARS.ANY100%00tma_x87_useCompute;TopdownL4;tma_L4_group;tma_fp_arith_grouptma_retiring * UOPS_EXECUTED.X87 / UOPS_EXECUTED.THREADtma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric serves as an approximation of legacy x87 usageThis metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint100%00uncore_frequencyUNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages) / 1e9 / duration_timeUncore operating frequency in GHz1GHz00upi_data_receive_bwUNC_UPI_RxL_FLITS.ALL_DATA * 7.111111111111111 / 1e6 / duration_timeIntel(R) Ultra Path Interconnect (UPI) data receive bandwidth (MB/sec)1MB/s00upi_data_transmit_bwUNC_UPI_TxL_FLITS.ALL_DATA * 7.111111111111111 / 1e6 / duration_timeIntel(R) Ultra Path Interconnect (UPI) data transmit bandwidth (MB/sec)1MB/s00IoBWLLC_MISSES.PCIE_READUNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3PCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0Counts every read request for 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus4Bytes00LLC_MISSES.PCIE_WRITEUNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3PCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0Counts every write request of 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus4Bytes00UNC_M_PMM_BANDWIDTH.TOTALUNC_M_PMM_RPQ_INSERTS + UNC_M_PMM_WPQ_INSERTSIntel Optane DC persistent memory bandwidth total (MB/sec). Derived from unc_m_pmm_rpq_inserts6.103515625E-5MB/sec00UNC_M_PMM_READ_LATENCYUNC_M_PMM_RPQ_OCCUPANCY.ALL / UNC_M_PMM_RPQ_INSERTS / UNC_M_CLOCKTICKSIntel Optane DC persistent memory read latency (ns). Derived from unc_m_pmm_rpq_occupancy.all6000000000ns00power_channel_ppdUNC_M_POWER_CHANNEL_PPD / UNC_M_CLOCKTICKS * 100Cycles where DRAM ranks are in power down (CKE) mode+C37Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage of00power_self_refreshUNC_M_POWER_SELF_REFRESH / UNC_M_CLOCKTICKS * 100Cycles Memory is in self refresh power modeCounts the number of cycles when the iMC (memory controller) is in self-refresh and has a clock. This happens in some ACPI CPU package C-states for the sleep levels. For example, the PCU (Power Control Unit) may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Intel? Dynamic Power Technology.  Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases00IPCINST_RETIRED.ANY / cyclesInstructions Per Cycle (per Logical Processor)00CPI1 / IPCCycles Per Instruction (per Logical Processor)00CLKScyclesPer-Logical Processor actual clocks when the Logical Processor is active00IpMispredictINST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHESNumber of Instructions per non-speculative Branch Misprediction (JEClear)00IpBranchINST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHESInstructions per Branch (lower number means higher occurrence rate)00InstructionsINST_RETIRED.ANYTotal number of retired Instructions00L3_Cache_Fill_BW64 * LONGEST_LAT_CACHE.MISS / 1e9Average per-core data fill bandwidth to the L3 cache [GB / sec]00CPU_UtilizationCPU_CLK_UNHALTED.REF_TSC / msr@tsc@Average CPU Utilization00Average_Frequencycycles / CPU_CLK_UNHALTED.REF_TSC * msr@tsc@ / 1e9Measured Average Frequency for unhalted processors [GHz]00Turbo_Utilizationcycles / CPU_CLK_UNHALTED.REF_TSCAverage Frequency Utilization relative nominal frequency00Kernel_Utilizationcycles:k / cyclesFraction of cycles spent in the Operating System (OS) Kernel mode00tma_dividerTopdownL3;tma_L3_group;tma_core_bound_group10 * ARITH.DIVIDER_UOPS / tma_info_core_core_clkstma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric represents fraction of cycles where the Divider unit was activeThis metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_UOPS100%00tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(1 - MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS)) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clkstma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS_PS100%03tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group(8 * DTLB_LOAD_MISSES.STLB_HIT + DTLB_LOAD_MISSES.WALK_DURATION) / tma_info_thread_clkstma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store100%00tma_dtlb_storeMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group(8 * DTLB_STORE_MISSES.STLB_HIT + DTLB_STORE_MISSES.WALK_DURATION) / tma_info_thread_clkstma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles spent handling first-level data TLB store missesThis metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses.  As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead.  Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page.  Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_UOPS_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load100%00tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group60 * OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_fb_fullMemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_grouptma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.REQUEST_FB_FULL\,cmask\=1@ / tma_info_thread_clkstma_fb_full > 0.3This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceedThis metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores100%01tma_fetch_latencyFrontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group4 * min(CPU_CLK_UNHALTED.THREAD, IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE) / tma_info_thread_slotstma_fetch_latency > 0.1 & tma_frontend_bound > 0.15This metric represents fraction of slots the CPU was stalled due to Frontend latency issuesThis metric represents fraction of slots the CPU was stalled due to Frontend latency issues.  For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: RS_EVENTS.EMPTY_END100%TopdownL200tma_info_core_ilpBackend;Cor;Pipeline;PortsUtil(UOPS_EXECUTED.CORE / 2 / (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ / 2 if #SMT_on else cpu@UOPS_EXECUTED.CORE\,cmask\=1@) if #SMT_on else UOPS_EXECUTED.CORE / (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ / 2 if #SMT_on else cpu@UOPS_EXECUTED.CORE\,cmask\=1@))Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core00tma_info_memory_tlb_page_walks_utilizationMem;MemoryTLB(ITLB_MISSES.WALK_DURATION + DTLB_LOAD_MISSES.WALK_DURATION + DTLB_STORE_MISSES.WALK_DURATION) / tma_info_core_core_clkstma_info_memory_tlb_page_walks_utilization > 0.5Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses00tma_itlb_missesBigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group(14 * ITLB_MISSES.STLB_HIT + ITLB_MISSES.WALK_DURATION) / tma_info_thread_clkstma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) missesThis metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: ITLB_MISSES.WALK_COMPLETED100%00tma_l1_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_groupmax((min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING) - CYCLE_ACTIVITY.STALLS_L1D_PENDING) / tma_info_thread_clks, 0)tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled without loads missing the L1 data cacheThis metric estimates how often the CPU was stalled without loads missing the L1 data cache.  The L1 data cache typically has the shortest latency.  However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_UOPS_RETIRED.L1_HIT_PS;MEM_LOAD_UOPS_RETIRED.HIT_LFB_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1100%00tma_l2_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(CYCLE_ACTIVITY.STALLS_L1D_PENDING - CYCLE_ACTIVITY.STALLS_L2_PENDING) / tma_info_thread_clkstma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to L2 cache accesses by loadsThis metric estimates how often the CPU was stalled due to L2 cache accesses by loads.  Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L2_HIT_PS100%00tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupMEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS100%03tma_mem_bandwidthMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBWmin(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=6@) / tma_info_thread_clkstma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM)This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM).  The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_sq_full100%00tma_memory_boundBackend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group((min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING) + RESOURCE_STALLS.SB) / (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_EXECUTED.CORE\,cmask\=2@)) / 2 - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) if #SMT_on else min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_EXECUTED.CORE\,cmask\=2@) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_boundtma_memory_bound > 0.2 & tma_backend_bound > 0.2This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneckThis metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck.  Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two)100%TopdownL201tma_port_0Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_0 / tma_info_core_core_clkstma_port_0 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch)This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED_PORT.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_1TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_1 / tma_info_core_core_clkstma_port_1 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_5TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_5 / tma_info_core_core_clkstma_port_5 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Sample with: UOPS_DISPATCHED.PORT_5. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2100%00tma_port_6TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED_PORT.PORT_6 / tma_info_core_core_clkstma_port_6 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2100%00tma_ports_utilizationPortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group(min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_EXECUTED.CORE\,cmask\=2@)) / 2 - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB if #SMT_on else min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_EXECUTED.CORE\,cmask\=2@) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING)) / tma_info_thread_clkstma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related).  Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations100%01tma_ports_utilized_0PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group(cpu@UOPS_EXECUTED.CORE\,inv\,cmask\=1@ / 2 if #SMT_on else (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0)) / tma_info_core_core_clks)tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric100%00tma_ports_utilized_1PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group((cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / 2 if #SMT_on else (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / tma_info_core_core_clks)tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Related metrics: tma_l1_bound100%00tma_ports_utilized_2PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / tma_info_core_core_clks)tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise).  Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6100%00tma_ports_utilized_3mPortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group(cpu@UOPS_EXECUTED.CORE\,cmask\=3@ / 2 if #SMT_on else cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / tma_info_core_core_clkstma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)100%00tma_x87_useCompute;TopdownL4;tma_L4_group;tma_fp_arith_groupINST_RETIRED.X87 * tma_info_thread_uoppi / UOPS_RETIRED.RETIRE_SLOTStma_x87_use > 0.1This metric serves as an approximation of legacy x87 usageThis metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint100%00io_bandwidth_writecbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x1c8\,filter_tid\=0x3e@ * 64 / 1e6 / duration_timeBandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU1MB/s00percent_uops_delivered_from_loop_stream_detector(UOPS_ISSUED.ANY - IDQ.MITE_UOPS - IDQ.MS_UOPS - IDQ.DSB_UOPS) / UOPS_ISSUED.ANYUops delivered from loop stream detector(LSD) as a percent of total uops delivered to Instruction Decode Queue100%00tma_4k_aliasingTopdownL4;tma_L4_group;tma_l1_bound_groupLD_BLOCKS_PARTIAL.ADDRESS_ALIAS / tma_info_thread_clkstma_4k_aliasing > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offsetThis metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset. False match is possible; which incur a few cycles load re-issue. However; the short re-issue duration is often hidden by the out-of-order core and HW optimizations; hence a user may safely ignore a high value of this metric unless it manages to propagate up into parent nodes of the hierarchy (e.g. to L1_Bound)100%02tma_alu_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED.PORT_0 + UOPS_DISPATCHED.PORT_1 + UOPS_DISPATCHED.PORT_5 + UOPS_DISPATCHED.PORT_6) / (4 * tma_info_core_core_clks)tma_alu_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations100%00tma_assistsTopdownL4;tma_L4_group;tma_microcode_sequencer_group100 * ASSISTS.ANY / tma_info_thread_slotstma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of AssistsThis metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY100%00tma_backend_boundDefault;TmaL1;TopdownL1;tma_L1_grouptopdown\-be\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 5 * cpu@INT_MISC.RECOVERY_CYCLES\,cmask\=1\,edge@ / tma_info_thread_slotstma_backend_bound > 0.2This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the BackendThis category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS100%TopdownL1;DefaultTopdownL100tma_branch_instructionsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * BR_INST_RETIRED.ALL_BRANCHES / (tma_retiring * tma_info_thread_slots)tma_branch_instructions > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring branch instructions100%00tma_branch_mispredictsBadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBMBR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculationtma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Branch MispredictionThis metric represents fraction of slots the CPU has wasted due to Branch Misprediction.  These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers100%TopdownL200tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(29 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM + 23.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group23.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_decoder0_aloneDSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group(cpu@INST_DECODED.DECODERS\,cmask\=1@ - cpu@INST_DECODED.DECODERS\,cmask\=2@) / tma_info_core_core_clks / 2tma_decoder0_alone > 0.1 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35))This metric represents fraction of cycles where decoder-0 was the only active decoderThis metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions100%00tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupCYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_boundtma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS100%01tma_dsbDSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(IDQ.DSB_CYCLES_ANY - IDQ.DSB_CYCLES_OK) / tma_info_core_core_clks / 2tma_dsb > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipelineThis metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline.  For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here100%00tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_groupmin(7 * cpu@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=1@ + DTLB_LOAD_MISSES.WALK_ACTIVE, max(CYCLE_ACTIVITY.CYCLES_MEM_ANY - CYCLE_ACTIVITY.CYCLES_L1D_MISS, 0)) / tma_info_thread_clkstma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store, tma_info_bottleneck_memory_data_tlbs100%00tma_dtlb_storeMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group(7 * cpu@DTLB_STORE_MISSES.STLB_HIT\,cmask\=1@ + DTLB_STORE_MISSES.WALK_ACTIVE) / tma_info_core_core_clkstma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles spent handling first-level data TLB store missesThis metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses.  As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead.  Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page.  Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load, tma_info_bottleneck_memory_data_tlbs100%00tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group32.5 * tma_info_system_average_frequency * OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_fb_fullMemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_groupL1D_PEND_MISS.FB_FULL / tma_info_thread_clkstma_fb_full > 0.3This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceedThis metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores100%00tma_fetch_bandwidthFetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFBmax(0, tma_frontend_bound - tma_fetch_latency)tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issuesThis metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues.  For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%TopdownL200tma_fetch_latencyFrontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group(5 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE - INT_MISC.UOP_DROPPING) / tma_info_thread_slotstma_fetch_latency > 0.1 & tma_frontend_bound > 0.15This metric represents fraction of slots the CPU was stalled due to Frontend latency issuesThis metric represents fraction of slots the CPU was stalled due to Frontend latency issues.  For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS100%TopdownL200tma_fp_scalarCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2Pcpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ / (tma_retiring * tma_info_thread_slots)tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retiredThis metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vectorCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2Pcpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@ / (tma_retiring * tma_info_thread_slots)tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widthsThis metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_128bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) / (tma_retiring * tma_info_thread_slots)tma_fp_vector_128b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_256bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / (tma_retiring * tma_info_thread_slots)tma_fp_vector_256b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_512bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / (tma_retiring * tma_info_thread_slots)tma_fp_vector_512b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_frontend_boundDefault;PGO;TmaL1;TopdownL1;tma_L1_grouptopdown\-fe\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) - INT_MISC.UOP_DROPPING / tma_info_thread_slotstma_frontend_bound > 0.15This category represents fraction of slots where the processor's Frontend undersupplies its BackendThis category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4_PS100%TopdownL1;DefaultTopdownL100tma_heavy_operationsRetire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_grouptma_microcode_sequencer + tma_retiring * (UOPS_DECODED.DEC0 - cpu@UOPS_DECODED.DEC0\,cmask\=1@) / IDQ.MITE_UOPStma_heavy_operations > 0.1This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequencesThis metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences100%TopdownL200tma_icache_missesBigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_groupICACHE_16B.IFDATA_STALL / tma_info_thread_clkstma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to instruction cache missesThis metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS100%00tma_info_bad_spec_branch_misprediction_costBad;BrMispredicts;tma_issueBM(tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) * tma_info_thread_slots / BR_MISP_RETIRED.ALL_BRANCHESBranch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear)Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_branch_mispredicts, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers01tma_info_bad_spec_ipmisp_cond_ntakenBad;BrMispredictsINST_RETIRED.ANY / BR_MISP_RETIRED.COND_NTAKENtma_info_bad_spec_ipmisp_cond_ntaken < 200Instructions per retired mispredicts for conditional non-taken branches (lower number means higher occurrence rate)00tma_info_bad_spec_ipmisp_cond_takenBad;BrMispredictsINST_RETIRED.ANY / BR_MISP_RETIRED.COND_TAKENtma_info_bad_spec_ipmisp_cond_taken < 200Instructions per retired mispredicts for conditional taken branches (lower number means higher occurrence rate)00tma_info_bad_spec_ipmisp_indirectBad;BrMispredictsINST_RETIRED.ANY / BR_MISP_RETIRED.INDIRECTtma_info_bad_spec_ipmisp_indirect < 1e3Instructions per retired mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate)00tma_info_bad_spec_ipmisp_retBad;BrMispredictsINST_RETIRED.ANY / BR_MISP_RETIRED.RETtma_info_bad_spec_ipmisp_ret < 500Instructions per retired mispredicts for return branches (lower number means higher occurrence rate)00tma_info_botlnk_l2_dsb_missesDSBmiss;Fed;tma_issueFB100 * (tma_fetch_latency * tma_dsb_switches / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) + tma_fetch_bandwidth * tma_mite / (tma_dsb + tma_lsd + tma_mite))tma_info_botlnk_l2_dsb_misses > 10Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW BottleneckTotal pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp01tma_info_botlnk_l2_ic_missesFed;FetchLat;IcMiss;tma_issueFL100 * (tma_fetch_latency * tma_icache_misses / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches))tma_info_botlnk_l2_ic_misses > 5Total pipeline cost of Instruction Cache misses - subset of the Big_Code BottleneckTotal pipeline cost of Instruction Cache misses - subset of the Big_Code Bottleneck. Related metrics: 01tma_info_bottleneck_branching_overheadRet;tma_issueBC100 * ((BR_INST_RETIRED.COND + 3 * BR_INST_RETIRED.NEAR_CALL + (BR_INST_RETIRED.NEAR_TAKEN - BR_INST_RETIRED.COND_TAKEN - 2 * BR_INST_RETIRED.NEAR_CALL)) / tma_info_thread_slots)tma_info_bottleneck_branching_overhead > 10Total pipeline cost of branch related instructions (used for program control-flow including function calls)Total pipeline cost of branch related instructions (used for program control-flow including function calls). Related metrics: tma_info_bottleneck_big_code00tma_info_bottleneck_memory_bandwidthMem;MemoryBW;Offcore;tma_issueBW100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full))) + tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_fb_full / (tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk))tma_info_bottleneck_memory_bandwidth > 20Total pipeline cost of (external) Memory Bandwidth related bottlenecksTotal pipeline cost of (external) Memory Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full01tma_info_bottleneck_memory_data_tlbsMem;MemoryTLB;Offcore;tma_issueTLB100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores)))tma_info_bottleneck_memory_data_tlbs > 20Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs)Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store01tma_info_bottleneck_memory_latencyMem;MemoryLat;Offcore;tma_issueLat100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound))tma_info_bottleneck_memory_latency > 20Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches)Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches). Related metrics: tma_l3_hit_latency, tma_mem_latency01tma_info_branches_cond_ntBad;Branches;CodeGen;PGOBR_INST_RETIRED.COND_NTAKEN / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are non-taken conditionals00tma_info_branches_cond_tkBad;Branches;CodeGen;PGOBR_INST_RETIRED.COND_TAKEN / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are taken conditionals00tma_info_branches_jumpBad;Branches(BR_INST_RETIRED.NEAR_TAKEN - BR_INST_RETIRED.COND_TAKEN - 2 * BR_INST_RETIRED.NEAR_CALL) / BR_INST_RETIRED.ALL_BRANCHESFraction of branches that are unconditional (direct or indirect) jumps00tma_info_core_core_clksSMTCPU_CLK_UNHALTED.DISTRIBUTEDCore actual clocks when any Logical Processor is active on the Physical Core00tma_info_core_flopcFlops;Ret(cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * cpu@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE\,umask\=0x18@ + 8 * cpu@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE\,umask\=0x60@ + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / tma_info_core_core_clksFloating Point Operations Per Cycle00tma_info_frontend_dsb_coverageDSB;Fed;FetchBW;tma_issueFBIDQ.DSB_UOPS / UOPS_ISSUED.ANYtma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 5 > 0.35Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache)Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp00tma_info_frontend_dsb_switch_costDSBmissDSB2MITE_SWITCHES.PENALTY_CYCLES / cpu@DSB2MITE_SWITCHES.PENALTY_CYCLES\,cmask\=1\,edge@Average number of cycles of a switch from the DSB fetch-unit to MITE fetch unit - see DSB_Switches tree node for details00tma_info_frontend_icache_miss_latencyFed;FetchLat;IcMissICACHE_16B.IFDATA_STALL / cpu@ICACHE_16B.IFDATA_STALL\,cmask\=1\,edge@Average Latency for L1 instruction cache misses00tma_info_frontend_lsd_coverageFed;LSDLSD.UOPS / UOPS_ISSUED.ANYFraction of Uops delivered by the LSD (Loop Stream Detector; aka Loop Cache)00tma_info_inst_mix_iparithFlops;InsTypeINST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@)tma_info_inst_mix_iparith < 10Instructions per FP Arithmetic instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW00tma_info_inst_mix_ipflopFlops;InsTypeINST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * cpu@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE\,umask\=0x18@ + 8 * cpu@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE\,umask\=0x60@ + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE)tma_info_inst_mix_ipflop < 10Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate)00tma_info_inst_mix_iptbBranches;Fed;FetchBW;Frontend;PGO;tma_issueFBINST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKENtma_info_inst_mix_iptb < 11Instruction per taken branchInstruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp00tma_info_memory_l2mpki_allCacheMisses;Mem;Offcore1e3 * (OFFCORE_REQUESTS.ALL_DATA_RD - OFFCORE_REQUESTS.DEMAND_DATA_RD + L2_RQSTS.ALL_DEMAND_MISS + L2_RQSTS.SWPF_MISS) / tma_info_inst_mix_instructionsL2 cache ([RKL+] true) misses per kilo instruction for all request types (including speculative)00tma_info_memory_oro_load_l2_mlpMemory_BW;OffcoreOFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD / cpu@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD\,cmask\=1@Average Parallel L2 cache miss demand Loads00tma_info_memory_oro_load_l3_miss_latencyMemory_Lat;Offcorecpu@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD\,umask\=0x10@ / OFFCORE_REQUESTS.L3_MISS_DEMAND_DATA_RDAverage Latency for L3 cache miss demand Loads00tma_info_memory_tlb_page_walks_utilizationMem;MemoryTLB(ITLB_MISSES.WALK_PENDING + DTLB_LOAD_MISSES.WALK_PENDING + DTLB_STORE_MISSES.WALK_PENDING) / (2 * tma_info_core_core_clks)tma_info_memory_tlb_page_walks_utilization > 0.5Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses00tma_info_pipeline_retirePipeline;Rettma_retiring * tma_info_thread_slots / cpu@UOPS_RETIRED.SLOTS\,cmask\=1@Average number of Uops retired in cycles where at least one uop has retired00tma_info_system_gflopsCor;Flops;HPC(cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * cpu@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE\,umask\=0x18@ + 8 * cpu@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE\,umask\=0x60@ + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / 1e9 / duration_timeGiga Floating Point Operations Per SecondGiga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine00tma_info_system_power_license0_utilizationPowerCORE_POWER.LVL0_TURBO_LICENSE / tma_info_core_core_clksFraction of Core cycles where the core was running with power-delivery for baseline license level 0Fraction of Core cycles where the core was running with power-delivery for baseline license level 0.  This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes00tma_info_system_power_license1_utilizationPowerCORE_POWER.LVL1_TURBO_LICENSE / tma_info_core_core_clkstma_info_system_power_license1_utilization > 0.5Fraction of Core cycles where the core was running with power-delivery for license level 1Fraction of Core cycles where the core was running with power-delivery for license level 1.  This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions00tma_info_system_power_license2_utilizationPowerCORE_POWER.LVL2_TURBO_LICENSE / tma_info_core_core_clkstma_info_system_power_license2_utilization > 0.5Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX)Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX).  This includes high current AVX 512-bit instructions00tma_info_system_smt_2t_utilizationSMT(1 - CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE / CPU_CLK_UNHALTED.REF_DISTRIBUTED if #SMT_on else 0)Fraction of cycles where both hardware Logical Processors were active00tma_info_thread_slotsTmaL1;tma_L1_groupTOPDOWN.SLOTSTotal issue-pipeline slots (per-Physical Core till ICL; per-Logical Processor ICL onward)00tma_info_thread_slots_utilizationSMT;TmaL1;tma_L1_group(tma_info_thread_slots / (TOPDOWN.SLOTS / 2) if #SMT_on else 1)Fraction of Physical Core issue-slots utilized by this Logical Processor00tma_info_thread_uptbBranches;Fed;FetchBWtma_retiring * tma_info_thread_slots / BR_INST_RETIRED.NEAR_TAKENtma_info_thread_uptb < 7.5Instruction per taken branch00tma_l2_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupMEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) / (MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + L1D_PEND_MISS.FB_FULL_PERIODS) * ((CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks)tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to L2 cache accesses by loadsThis metric estimates how often the CPU was stalled due to L2 cache accesses by loads.  Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS100%01tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(CYCLE_ACTIVITY.STALLS_L2_MISS - CYCLE_ACTIVITY.STALLS_L3_MISS) / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS100%02tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group9 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency100%00tma_load_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_groupUOPS_DISPATCHED.PORT_2_3 / (2 * tma_info_core_core_clks)tma_load_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3100%00tma_lock_latencyOffcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group(16 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (10 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clkstma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles the CPU spent handling cache misses due to lock operationsThis metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency100%01tma_lsdFetchBW;LSD;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(LSD.CYCLES_ACTIVE - LSD.CYCLES_OK) / tma_info_core_core_clks / 2tma_lsd > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unitThis metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit.  LSD typically does well sustaining Uop supply. However; in some rare cases; optimal uop-delivery could not be reached for small loops whose size (in terms of number of uops) does not suit well the LSD structure100%00tma_memory_boundBackend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group(CYCLE_ACTIVITY.STALLS_MEM_ANY + EXE_ACTIVITY.BOUND_ON_STORES) / (CYCLE_ACTIVITY.STALLS_TOTAL + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL) + EXE_ACTIVITY.BOUND_ON_STORES) * tma_backend_boundtma_memory_bound > 0.2 & tma_backend_bound > 0.2This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneckThis metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck.  Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two)100%TopdownL200tma_memory_operationsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * MEM_INST_RETIRED.ANY / INST_RETIRED.ANYtma_memory_operations > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring memory operations -- uops for memory load or store accesses100%01tma_microcode_sequencerMicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMStma_retiring * tma_info_thread_slots / UOPS_ISSUED.ANY * IDQ.MS_UOPS / tma_info_thread_slotstma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unitThis metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit.  The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: IDQ.MS_UOPS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches100%00tma_miteDSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(IDQ.MITE_CYCLES_ANY - IDQ.MITE_CYCLES_OK) / tma_info_core_core_clks / 2tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS100%00tma_mite_4wideDSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_mite_group(cpu@IDQ.MITE_UOPS\,cmask\=4@ - cpu@IDQ.MITE_UOPS\,cmask\=5@) / tma_info_thread_clkstma_mite_4wide > 0.05 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35))This metric represents fraction of cycles where (only) 4 uops were delivered by the MITE pipeline100%00tma_ms_switchesFetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO3 * IDQ.MS_SWITCHES / tma_info_thread_clkstma_ms_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS)This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: IDQ.MS_SWITCHES. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation100%00tma_nop_instructionsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * INST_RETIRED.NOP / (tma_retiring * tma_info_thread_slots)tma_nop_instructions > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring NOP (no op) instructionsThis metric represents fraction of slots where the CPU was retiring NOP (no op) instructions. Compilers often use NOPs for certain address alignments - e.g. start address of a function or loop body. Sample with: INST_RETIRED.NOP100%00tma_other_light_opsPipeline;TopdownL3;tma_L3_group;tma_light_operations_groupmax(0, tma_light_operations - (tma_fp_arith + tma_memory_operations + tma_branch_instructions + tma_nop_instructions))tma_other_light_ops > 0.3 & tma_light_operations > 0.6This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodesThis metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes. May undercount due to FMA double counting100%01tma_port_0Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED.PORT_0 / tma_info_core_core_clkstma_port_0 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch)This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_1TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED.PORT_1 / tma_info_core_core_clkstma_port_1 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_5TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED.PORT_5 / tma_info_core_core_clkstma_port_5 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Sample with: UOPS_DISPATCHED.PORT_5. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2100%00tma_port_6TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED.PORT_6 / tma_info_core_core_clkstma_port_6 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2100%00tma_ports_utilizationPortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group((cpu@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ + tma_serializing_operation * (CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY) + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL)) / tma_info_thread_clks if ARITH.DIVIDER_ACTIVE < CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY else (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL) / tma_info_thread_clks)tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related).  Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations100%00tma_ports_utilized_0PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_groupcpu@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ / tma_info_thread_clks + tma_serializing_operation * (CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY) / tma_info_thread_clkstma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric100%00tma_ports_utilized_1PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_groupEXE_ACTIVITY.1_PORTS_UTIL / tma_info_thread_clkstma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Sample with: EXE_ACTIVITY.1_PORTS_UTIL. Related metrics: tma_l1_bound100%00tma_ports_utilized_2PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_groupEXE_ACTIVITY.2_PORTS_UTIL / tma_info_thread_clkstma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise).  Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6100%00tma_ports_utilized_3mPortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_groupUOPS_EXECUTED.CYCLES_GE_3 / tma_info_thread_clkstma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3100%00tma_retiringDefault;TmaL1;TopdownL1;tma_L1_grouptopdown\-retiring / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slotstma_retiring > 0.7 | tma_heavy_operations > 0.1This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retiredThis category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category.  Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved.  Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance.  For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.SLOTS100%TopdownL1;DefaultTopdownL100tma_serializing_operationPortsUtil;TopdownL5;tma_L5_group;tma_issueSO;tma_ports_utilized_0_groupRESOURCE_STALLS.SCOREBOARD / tma_info_thread_clkstma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operationsThis metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations. Instructions like CPUID; WRMSR or LFENCE serialize the out-of-order execution which may limit performance. Sample with: RESOURCE_STALLS.SCOREBOARD. Related metrics: tma_ms_switches100%00tma_slow_pauseTopdownL6;tma_L6_group;tma_serializing_operation_group140 * MISC_RETIRED.PAUSE_INST / tma_info_thread_clkstma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))))This metric represents fraction of cycles the CPU was stalled due to PAUSE InstructionsThis metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: MISC_RETIRED.PAUSE_INST100%00tma_split_loadsTopdownL4;tma_L4_group;tma_l1_bound_grouptma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clkstma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundaryThis metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS100%00tma_split_storesTopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_groupMEM_INST_RETIRED.SPLIT_STORES / tma_info_core_core_clkstma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents rate of split store accessesThis metric represents rate of split store accesses.  Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4100%02tma_sq_fullMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_groupL1D_PEND_MISS.L2_STALL / tma_info_thread_clkstma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors)This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth100%00tma_store_fwd_blkTopdownL4;tma_L4_group;tma_l1_bound_group13 * LD_BLOCKS.STORE_FORWARD / tma_info_thread_clkstma_store_fwd_blk > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping storesThis metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading100%02tma_store_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group(L2_RQSTS.RFO_HIT * 10 * (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) + (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clkstma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles the CPU spent handling L1D store missesThis metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency100%00tma_store_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED.PORT_4_9 + UOPS_DISPATCHED.PORT_7_8) / (4 * tma_info_core_core_clks)tma_store_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.PORT_7_8100%00tma_streaming_storesMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueSmSt;tma_store_bound_group9 * OCR.STREAMING_WR.ANY_RESPONSE / tma_info_thread_clkstma_streaming_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates how often CPU was stalled  due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO storesThis metric estimates how often CPU was stalled  due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO stores. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should Streaming stores be a bottleneck. Sample with: OCR.STREAMING_WR.ANY_RESPONSE. Related metrics: tma_fb_full100%00tma_unknown_branchesBigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group10 * BACLEARS.ANY / tma_info_thread_clkstma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to new branch address clearsThis metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: BACLEARS.ANY100%00dtlb_2nd_level_2mb_large_page_load_mpiDTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANYRatio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructionsRatio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the Data Translation Lookaside Buffer (DTLB) and further levels of TLB1per_instr00dtlb_2nd_level_load_mpiDTLB_LOAD_MISSES.WALK_COMPLETED / INST_RETIRED.ANYRatio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructionsRatio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB1per_instr00dtlb_2nd_level_store_mpiDTLB_STORE_MISSES.WALK_COMPLETED / INST_RETIRED.ANYRatio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructionsRatio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB1per_instr00io_bandwidth_write(UNC_CHA_TOR_INSERTS.IO_HIT_ITOM + UNC_CHA_TOR_INSERTS.IO_MISS_ITOM + UNC_CHA_TOR_INSERTS.IO_HIT_ITOMCACHENEAR + UNC_CHA_TOR_INSERTS.IO_MISS_ITOMCACHENEAR) * 64 / 1e6 / duration_timeBandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU1MB/s00itlb_2nd_level_large_page_mpiITLB_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANYRatio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructionsRatio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the Instruction Translation Lookaside Buffer (ITLB) and further levels of TLB1per_instr00itlb_2nd_level_mpiITLB_MISSES.WALK_COMPLETED / INST_RETIRED.ANYRatio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructionsRatio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB1per_instr00llc_code_read_mpi_demand_plus_prefetch(UNC_CHA_TOR_INSERTS.IA_MISS_CRD + UNC_CHA_TOR_INSERTS.IA_MISS_CRD_PREF) / INST_RETIRED.ANYRatio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions1per_instr00llc_demand_data_read_miss_latency1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_INSERTS.IA_MISS_DRD) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD) * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand data read miss (read memory access) in nano seconds1ns00llc_demand_data_read_miss_latency_for_local_requests1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_LOCAL / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_LOCAL) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_LOCAL) * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand data read miss (read memory access) addressed to local memory in nano seconds1ns00llc_demand_data_read_miss_latency_for_remote_requests1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_REMOTE / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_REMOTE) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_REMOTE) * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand data read miss (read memory access) addressed to remote memory in nano seconds1ns00llc_demand_data_read_miss_to_pmem_latency1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PMM / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PMM) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PMM) * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand data read miss (read memory access) addressed to Intel(R) Optane(TM) Persistent Memory(PMEM) in nano seconds1ns00llc_miss_remote_memory_bandwidth_writeUNC_CHA_REQUESTS.WRITES_REMOTE * 64 / 1e6 / duration_timeBandwidth (MB/sec) of write requests that miss the last level cache (LLC) and go to remote memory1MB/s00memory_extra_write_bw_due_to_directory_updates(UNC_CHA_DIR_UPDATE.HA + UNC_CHA_DIR_UPDATE.TOR + UNC_M2M_DIRECTORY_UPDATE.ANY) * 64 / 1e6 / duration_timeMemory write bandwidth (MB/sec) caused by directory updates; includes DDR and Intel(R) Optane(TM) Persistent Memory(PMEM)1MB/s00numa_reads_addressed_to_local_dram(UNC_CHA_TOR_INSERTS.IA_MISS_DRD_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_LOCAL) / (UNC_CHA_TOR_INSERTS.IA_MISS_DRD_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_REMOTE + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_REMOTE)Memory read that miss the last level cache (LLC) addressed to local DRAM as a percentage of total memory read accesses, does not include LLC prefetches100%00numa_reads_addressed_to_remote_dram(UNC_CHA_TOR_INSERTS.IA_MISS_DRD_REMOTE + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_REMOTE) / (UNC_CHA_TOR_INSERTS.IA_MISS_DRD_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_REMOTE + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_REMOTE)Memory reads that miss the last level cache (LLC) addressed to remote DRAM as a percentage of total memory read accesses, does not include LLC prefetches100%00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) + 43.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group43.5 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (1 - OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group48 * tma_info_system_average_frequency * OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_info_bottleneck_memory_data_tlbsMem;MemoryTLB;Offcore;tma_issueTLB100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores)))tma_info_bottleneck_memory_data_tlbs > 20Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs)Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store01tma_info_system_io_read_bwIoBW;Mem;Server;SoC(UNC_CHA_TOR_INSERTS.IO_HIT_ITOM + UNC_CHA_TOR_INSERTS.IO_MISS_ITOM + UNC_CHA_TOR_INSERTS.IO_HIT_ITOMCACHENEAR + UNC_CHA_TOR_INSERTS.IO_MISS_ITOMCACHENEAR) * 64 / 1e9 / duration_timeAverage IO (network or disk) Bandwidth Use for Reads [GB / sec]00tma_info_system_io_write_bwIoBW;Mem;Server;SoCUNC_CHA_TOR_INSERTS.IO_PCIRDCUR * 64 / 1e9 / duration_timeAverage IO (network or disk) Bandwidth Use for Writes [GB / sec]00tma_info_system_mem_dram_read_latencyMem;MemoryLat;Server;SoC1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_DDR / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_DDR) / cha_0@event\=0x0@Average latency of data read request to external DRAM memory [in nanoseconds]Average latency of data read request to external DRAM memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches00tma_info_system_mem_pmm_read_latencyMem;MemoryLat;Server;SoC(1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PMM / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PMM) / cha_0@event\=0x0@ if #has_pmem > 0 else 0)Average latency of data read request to external 3D X-Point memory [in nanoseconds]Average latency of data read request to external 3D X-Point memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches00tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group19 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency100%00tma_local_dramServer;TopdownL5;tma_L5_group;tma_mem_latency_group43.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from local memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM_PS100%00tma_pmm_boundMemoryBound;Server;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(((1 - ((19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS))) / (19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + (25 * (MEM_LOAD_RETIRED.LOCAL_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0) + 33 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0))) if #has_pmem > 0 else 0)) * (CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound) if 1e6 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM + MEM_LOAD_RETIRED.LOCAL_PMM) > MEM_LOAD_RETIRED.L1_MISS else 0) if #has_pmem > 0 else 0)tma_pmm_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.aThis metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a. IXP) memory by loads, PMM stands for Persistent Memory Module100%00tma_remote_cacheOffcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group(97 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM + 97 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issuesThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears100%00tma_remote_dramServer;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group108 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM_PS100%00tma_slow_pauseTopdownL6;tma_L6_group;tma_serializing_operation_group37 * MISC_RETIRED.PAUSE_INST / tma_info_thread_clkstma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))))This metric represents fraction of cycles the CPU was stalled due to PAUSE InstructionsThis metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: MISC_RETIRED.PAUSE_INST100%00tma_alu_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5) / (3 * tma_info_core_core_clks)tma_alu_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations100%02tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(60 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.LLC_MISS))) + 43 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.LLC_MISS)))) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group43 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.LLC_MISS))) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(1 - MEM_LOAD_UOPS_RETIRED.LLC_HIT / (MEM_LOAD_UOPS_RETIRED.LLC_HIT + 7 * MEM_LOAD_UOPS_RETIRED.LLC_MISS)) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clkstma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS_PS100%03tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group(7 * DTLB_LOAD_MISSES.STLB_HIT + DTLB_LOAD_MISSES.WALK_DURATION) / tma_info_thread_clkstma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store100%00tma_dtlb_storeMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group(7 * DTLB_STORE_MISSES.STLB_HIT + DTLB_STORE_MISSES.WALK_DURATION) / tma_info_thread_clkstma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles spent handling first-level data TLB store missesThis metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses.  As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead.  Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page.  Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_UOPS_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load100%00tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group60 * OFFCORE_RESPONSE.DEMAND_RFO.LLC_HIT.HITM_OTHER_CORE / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_fp_scalarCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P(FP_COMP_OPS_EXE.SSE_SCALAR_SINGLE + FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE) / UOPS_EXECUTED.THREADtma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retiredThis metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vectorCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P(FP_COMP_OPS_EXE.SSE_PACKED_DOUBLE + FP_COMP_OPS_EXE.SSE_PACKED_SINGLE + SIMD_FP_256.PACKED_SINGLE + SIMD_FP_256.PACKED_DOUBLE) / UOPS_EXECUTED.THREADtma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widthsThis metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_icache_missesBigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_groupICACHE.IFETCH_STALL / tma_info_thread_clks - tma_itlb_missestma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to instruction cache misses100%00tma_info_core_flopcFlops;Ret(FP_COMP_OPS_EXE.SSE_SCALAR_SINGLE + FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE + 2 * FP_COMP_OPS_EXE.SSE_PACKED_DOUBLE + 4 * (FP_COMP_OPS_EXE.SSE_PACKED_SINGLE + SIMD_FP_256.PACKED_DOUBLE) + 8 * SIMD_FP_256.PACKED_SINGLE) / tma_info_core_core_clksFloating Point Operations Per Cycle00tma_info_inst_mix_iparithFlops;InsType1 / (tma_fp_scalar + tma_fp_vector)tma_info_inst_mix_iparith < 10Instructions per FP Arithmetic instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW00tma_info_memory_l3mpkiCacheMisses;Mem1e3 * MEM_LOAD_UOPS_RETIRED.LLC_MISS / INST_RETIRED.ANYL3 cache true misses per kilo instruction for retired demand loads00tma_info_system_gflopsCor;Flops;HPC(FP_COMP_OPS_EXE.SSE_SCALAR_SINGLE + FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE + 2 * FP_COMP_OPS_EXE.SSE_PACKED_DOUBLE + 4 * (FP_COMP_OPS_EXE.SSE_PACKED_SINGLE + SIMD_FP_256.PACKED_DOUBLE) + 8 * SIMD_FP_256.PACKED_SINGLE) / 1e9 / duration_timeGiga Floating Point Operations Per SecondGiga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine00tma_itlb_missesBigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group(12 * ITLB_MISSES.STLB_HIT + ITLB_MISSES.WALK_DURATION) / tma_info_thread_clkstma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) missesThis metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: ITLB_MISSES.WALK_COMPLETED100%00tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupMEM_LOAD_UOPS_RETIRED.LLC_HIT / (MEM_LOAD_UOPS_RETIRED.LLC_HIT + 7 * MEM_LOAD_UOPS_RETIRED.LLC_MISS) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS100%03tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group29 * (MEM_LOAD_UOPS_RETIRED.LLC_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.LLC_MISS))) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency100%01tma_load_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks)tma_load_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3100%02tma_memory_boundBackend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group(min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING) + RESOURCE_STALLS.SB) / (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_boundtma_memory_bound > 0.2 & tma_backend_bound > 0.2This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneckThis metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck.  Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two)100%TopdownL201tma_ports_utilizationPortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group(min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING)) / tma_info_thread_clkstma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related).  Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations100%01tma_ports_utilized_2PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC - UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks)tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise).  Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6100%00tma_split_loadsTopdownL4;tma_L4_group;tma_l1_bound_group13 * LD_BLOCKS.NO_SR / tma_info_thread_clkstma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundaryThis metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_UOPS_RETIRED.SPLIT_LOADS_PS100%01tma_x87_useCompute;TopdownL4;tma_L4_group;tma_fp_arith_groupUOPS_RETIRED.RETIRE_SLOTS * FP_COMP_OPS_EXE.X87 / UOPS_EXECUTED.THREADtma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric serves as an approximation of legacy x87 usageThis metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint100%00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(60 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) + 43 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group43 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group41 * (MEM_LOAD_UOPS_RETIRED.LLC_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency100%01tma_local_dramServer;TopdownL5;tma_L5_group;tma_mem_latency_group200 * (MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clkstma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from local memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM_PS100%01tma_remote_cacheOffcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group(200 * (MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) + 180 * (MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clkstma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issuesThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears100%01tma_remote_dramServer;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group310 * (MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clkstma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM_PS100%01tma_dsb_switchesDSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBDSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clkstma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelinesThis metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Related metrics: tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_lcp100%00tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group(7 * DTLB_LOAD_MISSES.STLB_HIT + DTLB_LOAD_MISSES.WALK_DURATION) / tma_info_thread_clkstma_dtlb_load > 0.1This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store100%00tma_fetch_bandwidthFetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFBtma_frontend_bound - tma_fetch_latencytma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issuesThis metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues.  For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Related metrics: tma_dsb_switches, tma_info_frontend_dsb_coverage, tma_lcp100%TopdownL200tma_fp_scalarCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P(FP_COMP_OPS_EXE.SSE_SCALAR_SINGLE + FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE) / UOPS_DISPATCHED.THREADtma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retiredThis metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_512b, tma_port_6, tma_ports_utilized_2100%00tma_fp_vectorCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P(FP_COMP_OPS_EXE.SSE_PACKED_DOUBLE + FP_COMP_OPS_EXE.SSE_PACKED_SINGLE + SIMD_FP_256.PACKED_SINGLE + SIMD_FP_256.PACKED_DOUBLE) / UOPS_DISPATCHED.THREADtma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widthsThis metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_512b, tma_port_6, tma_ports_utilized_2100%00tma_info_core_ilpBackend;Cor;Pipeline;PortsUtilUOPS_DISPATCHED.THREAD / (cpu@UOPS_DISPATCHED.CORE\,cmask\=1@ / 2 if #SMT_on else cpu@UOPS_DISPATCHED.CORE\,cmask\=1@)Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core00tma_info_frontend_dsb_coverageDSB;Fed;FetchBW;tma_issueFBIDQ.DSB_UOPS / (IDQ.DSB_UOPS + LSD.UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS)tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 4 > 0.35Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache)Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_lcp00tma_info_system_dram_bw_useHPC;Mem;MemoryBW;SoC;tma_issueBW64 * (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) / 1e9 / duration_timeAverage external Memory Bandwidth Use for reads and writes [GB / sec]Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_mem_bandwidth00tma_info_thread_execute_per_issueCor;PipelineUOPS_DISPATCHED.THREAD / UOPS_ISSUED.ANYThe ratio of Executed- by Issued-UopsThe ratio of Executed- by Issued-Uops. Ratio > 1 suggests high rate of uop micro-fusions. Ratio < 1 suggest high rate of "execute" at rename stage00tma_lcpFetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBILD_STALL.LCP / tma_info_thread_clkstma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage100%00tma_machine_clearsBadSpec;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxntma_bad_speculation - tma_branch_mispredictstma_machine_clears > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Machine ClearsThis metric represents fraction of slots the CPU has wasted due to Machine Clears.  These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache100%TopdownL201tma_mem_bandwidthMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBWmin(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=6@) / tma_info_thread_clkstma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM)This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM).  The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_info_system_dram_bw_use100%00tma_mem_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLatmin(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD) / tma_info_thread_clks - tma_mem_bandwidthtma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM)This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM).  This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: 100%00tma_memory_boundBackend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group(min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_L1D_PENDING) + RESOURCE_STALLS.SB) / (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_DISPATCH) + cpu@UOPS_DISPATCHED.THREAD\,cmask\=1@ - (cpu@UOPS_DISPATCHED.THREAD\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_DISPATCHED.THREAD\,cmask\=2@) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_boundtma_memory_bound > 0.2 & tma_backend_bound > 0.2This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneckThis metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck.  Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two)100%TopdownL201tma_ports_utilizationPortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group(min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_DISPATCH) + cpu@UOPS_DISPATCHED.THREAD\,cmask\=1@ - (cpu@UOPS_DISPATCHED.THREAD\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_DISPATCHED.THREAD\,cmask\=2@) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_L1D_PENDING)) / tma_info_thread_clkstma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related).  Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations100%01tma_x87_useCompute;TopdownL4;tma_L4_group;tma_fp_arith_groupUOPS_RETIRED.RETIRE_SLOTS * FP_COMP_OPS_EXE.X87 / UOPS_DISPATCHED.THREADtma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric serves as an approximation of legacy x87 usageThis metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint100%00tma_info_system_mem_read_latencyMem;MemoryLat;SoC(UNC_ARB_TRK_OCCUPANCY.RD + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.RDAverage latency of data read request to external memory (in nanoseconds)Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only)00tma_info_system_mem_request_latencyMem;SoC(UNC_ARB_TRK_OCCUPANCY.ALL + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.ALLAverage latency of all requests to external memory (in Uncore cycles)00tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(1 - MEM_LOAD_UOPS_RETIRED.LLC_HIT / (MEM_LOAD_UOPS_RETIRED.LLC_HIT + 7 * MEM_LOAD_UOPS_MISC_RETIRED.LLC_MISS)) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clkstma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS_PS100%03tma_info_system_dram_bw_useHPC;Mem;MemoryBW;SoC;tma_issueBW64 * (UNC_ARB_TRK_REQUESTS.ALL + UNC_ARB_COH_TRK_REQUESTS.ALL) / 1e6 / duration_time / 1e3Average external Memory Bandwidth Use for reads and writes [GB / sec]Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_mem_bandwidth00tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_groupMEM_LOAD_UOPS_RETIRED.LLC_HIT / (MEM_LOAD_UOPS_RETIRED.LLC_HIT + 7 * MEM_LOAD_UOPS_MISC_RETIRED.LLC_MISS) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS100%03tma_mem_bandwidth_groupMetrics contributing to tma_mem_bandwidth categoryio_bandwidth_readUNC_CHA_TOR_INSERTS.IO_PCIRDCUR * 64 / 1e6 / duration_timeBandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU1MB/s00io_bandwidth_write(UNC_CHA_TOR_INSERTS.IO_ITOM + UNC_CHA_TOR_INSERTS.IO_ITOMCACHENEAR) * 64 / 1e6 / duration_timeBandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU1MB/s00llc_code_read_mpi_demand_plus_prefetchUNC_CHA_TOR_INSERTS.IA_MISS_CRD / INST_RETIRED.ANYRatio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions1per_instr00llc_data_read_mpi_demand_plus_prefetch(UNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFDATA + UNC_CHA_TOR_INSERTS.IA_MISS_DRD + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF) / INST_RETIRED.ANYRatio of number of data read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions1per_instr00llc_demand_data_read_miss_to_dram_latency1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_DDR / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_DDR) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_DDR) * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand data read miss (read memory access) addressed to DRAM in nano seconds1ns00tma_alu_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_group(UOPS_DISPATCHED.PORT_0 + UOPS_DISPATCHED.PORT_1 + UOPS_DISPATCHED.PORT_5_11 + UOPS_DISPATCHED.PORT_6) / (5 * tma_info_core_core_clks)tma_alu_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations100%00tma_amx_busyCompute;HPC;Server;TopdownL5;tma_L5_group;tma_ports_utilized_0_groupEXE.AMX_BUSY / tma_info_core_core_clkstma_amx_busy > 0.5 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles where the Advanced Matrix Extensions (AMX) execution engine was busy with tile (arithmetic) operations100%00tma_assistsTopdownL4;tma_L4_group;tma_microcode_sequencer_group100 * cpu@ASSISTS.ANY\,umask\=0x1B@ / tma_info_thread_slotstma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1)This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of AssistsThis metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY100%00tma_avx_assistsHPC;TopdownL5;tma_L5_group;tma_assists_group63 * ASSISTS.SSE_AVX_MIX / tma_info_thread_slotstma_avx_assists > 0.1This metric estimates fraction of slots the CPU retired uops as a result of handing SSE to AVX* or AVX* to SSE transition Assists100%00tma_backend_boundDefault;TmaL1;TopdownL1;tma_L1_grouptopdown\-be\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slotstma_backend_bound > 0.2This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the BackendThis category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS100%TopdownL1;DefaultTopdownL100tma_branch_mispredictsBadSpec;BrMispredicts;Default;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBMtopdown\-br\-mispredict / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slotstma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Branch MispredictionThis metric represents fraction of slots the CPU has wasted due to Branch Misprediction.  These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: TOPDOWN.BR_MISPREDICT_SLOTS. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers100%TopdownL2;DefaultTopdownL200tma_clears_resteersBadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC(1 - tma_branch_mispredicts / tma_bad_speculation) * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clkstma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine ClearsThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches100%00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(76 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD * (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) + 75.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%00tma_core_boundBackend;Compute;Default;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_groupmax(0, tma_backend_bound - tma_memory_bound)tma_core_bound > 0.1 & tma_backend_bound > 0.2This metric represents fraction of slots where Core non-memory issues were of a bottleneckThis metric represents fraction of slots where Core non-memory issues were of a bottleneck.  Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations)100%TopdownL2;DefaultTopdownL200tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group75.5 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD + MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD * (1 - OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%00tma_decoder0_aloneDSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group(cpu@INST_DECODED.DECODERS\,cmask\=1@ - cpu@INST_DECODED.DECODERS\,cmask\=2@) / tma_info_core_core_clks / 2tma_decoder0_alone > 0.1 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35))This metric represents fraction of cycles where decoder-0 was the only active decoderThis metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions100%00tma_dividerTopdownL3;tma_L3_group;tma_core_bound_groupARITH.DIV_ACTIVE / tma_info_thread_clkstma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric represents fraction of cycles where the Divider unit was activeThis metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE100%00tma_dram_boundMemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(MEMORY_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks - tma_pmm_bound if #has_pmem > 0 else MEMORY_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks)tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loadsThis metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS100%00tma_dsbDSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(IDQ.DSB_CYCLES_ANY - IDQ.DSB_CYCLES_OK) / tma_info_core_core_clks / 2tma_dsb > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipelineThis metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline.  For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here100%00tma_dtlb_loadMemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_groupmin(7 * cpu@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=1@ + DTLB_LOAD_MISSES.WALK_ACTIVE, max(CYCLE_ACTIVITY.CYCLES_MEM_ANY - MEMORY_ACTIVITY.CYCLES_L1D_MISS, 0)) / tma_info_thread_clkstma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accessesThis metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store, tma_info_bottleneck_memory_data_tlbs100%00tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group80 * tma_info_system_average_frequency * OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_fetch_bandwidthDefault;FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFBmax(0, tma_frontend_bound - tma_fetch_latency)tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issuesThis metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues.  For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp100%TopdownL2;DefaultTopdownL200tma_fetch_latencyDefault;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_grouptopdown\-fetch\-lat / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) - INT_MISC.UOP_DROPPING / tma_info_thread_slotstma_fetch_latency > 0.1 & tma_frontend_bound > 0.15This metric represents fraction of slots the CPU was stalled due to Frontend latency issuesThis metric represents fraction of slots the CPU was stalled due to Frontend latency issues.  For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS100%TopdownL2;DefaultTopdownL200tma_fp_amxCompute;Flops;HPC;Pipeline;Server;TopdownL4;tma_L4_group;tma_fp_arith_groupcpu@AMX_OPS_RETIRED.BF16\,cmask\=1@ / (tma_retiring * tma_info_thread_slots)tma_fp_amx > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) matrix uops fraction the CPU has retired (aggregated across all supported FP datatypes in AMX engine)This metric approximates arithmetic floating-point (FP) matrix uops fraction the CPU has retired (aggregated across all supported FP datatypes in AMX engine). Refer to AMX_Busy and GFLOPs metrics for actual AMX utilization and FP performance, resp100%00tma_fp_arithHPC;TopdownL3;tma_L3_group;tma_light_operations_grouptma_x87_use + tma_fp_scalar + tma_fp_vector + tma_fp_amxtma_fp_arith > 0.2 & tma_light_operations > 0.6This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired)This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting100%00tma_fp_assistsHPC;TopdownL5;tma_L5_group;tma_assists_group30 * ASSISTS.FP / tma_info_thread_slotstma_fp_assists > 0.1This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) AssistsThis metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists. FP Assist may apply when working with very small floating point values (so-called Denormals)100%00tma_fp_scalarCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P(cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + FP_ARITH_INST_RETIRED2.SCALAR) / (tma_retiring * tma_info_thread_slots)tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retiredThis metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vectorCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P(cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ + FP_ARITH_INST_RETIRED2.VECTOR) / (tma_retiring * tma_info_thread_slots)tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widthsThis metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_128bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.128B_PACKED_HALF) / (tma_retiring * tma_info_thread_slots)tma_fp_vector_128b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_256bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.256B_PACKED_HALF) / (tma_retiring * tma_info_thread_slots)tma_fp_vector_256b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fp_vector_512bCompute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P(FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.512B_PACKED_HALF) / (tma_retiring * tma_info_thread_slots)tma_fp_vector_512b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6))This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectorsThis metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_fused_instructionsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * INST_RETIRED.MACRO_FUSED / (tma_retiring * tma_info_thread_slots)tma_fused_instructions > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructionsThis metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions. The instruction pairs of CMP+JCC or DEC+JCC are commonly used examples100%00tma_heavy_operationsDefault;Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_grouptopdown\-heavy\-ops / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slotstma_heavy_operations > 0.1This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequencesThis metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences. Sample with: UOPS_RETIRED.HEAVY100%TopdownL2;DefaultTopdownL200tma_icache_missesBigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_groupICACHE_DATA.STALLS / tma_info_thread_clkstma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to instruction cache missesThis metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS100%00tma_info_botlnk_l2_dsb_missesDSBmiss;Fed;tma_issueFB100 * (tma_fetch_latency * tma_dsb_switches / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) + tma_fetch_bandwidth * tma_mite / (tma_dsb + tma_mite))tma_info_botlnk_l2_dsb_misses > 10Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW BottleneckTotal pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp00tma_info_bottleneck_memory_bandwidthMem;MemoryBW;Offcore;tma_issueBW100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full))) + tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_fb_full / (tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk))tma_info_bottleneck_memory_bandwidth > 20Total pipeline cost of (external) Memory Bandwidth related bottlenecksTotal pipeline cost of (external) Memory Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full00tma_info_bottleneck_memory_data_tlbsMem;MemoryTLB;Offcore;tma_issueTLB100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores)))tma_info_bottleneck_memory_data_tlbs > 20Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs)Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store00tma_info_bottleneck_memory_latencyMem;MemoryLat;Offcore;tma_issueLat100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound))tma_info_bottleneck_memory_latency > 20Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches)Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches). Related metrics: tma_l3_hit_latency, tma_mem_latency00tma_info_core_flopcFlops;Retcpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + FP_ARITH_INST_RETIRED2.SCALAR_HALF + 2 * (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED2.COMPLEX_SCALAR_HALF) + 4 * cpu@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE\,umask\=0x18@ + 8 * (FP_ARITH_INST_RETIRED2.128B_PACKED_HALF + cpu@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE\,umask\=0x60@) + 16 * (FP_ARITH_INST_RETIRED2.256B_PACKED_HALF + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) + 32 * FP_ARITH_INST_RETIRED2.512B_PACKED_HALF + 4 * AMX_OPS_RETIRED.BF16Floating Point Operations Per Cycle00tma_info_core_fp_arith_utilizationCor;Flops;HPC(FP_ARITH_DISPATCHED.PORT_0 + FP_ARITH_DISPATCHED.PORT_1 + FP_ARITH_DISPATCHED.PORT_5) / (2 * tma_info_core_core_clks)Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width)Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common)00tma_info_frontend_dsb_coverageDSB;Fed;FetchBW;tma_issueFBIDQ.DSB_UOPS / UOPS_ISSUED.ANYtma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 6 > 0.35Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache)Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp00tma_info_frontend_icache_miss_latencyFed;FetchLat;IcMissICACHE_DATA.STALLS / cpu@ICACHE_DATA.STALLS\,cmask\=1\,edge@Average Latency for L1 instruction cache misses00tma_info_inst_mix_iparithFlops;InsTypeINST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + FP_ARITH_INST_RETIRED2.SCALAR + (cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ + FP_ARITH_INST_RETIRED2.VECTOR))tma_info_inst_mix_iparith < 10Instructions per FP Arithmetic instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW00tma_info_inst_mix_iparith_amx_f16Flops;FpVector;InsType;ServerINST_RETIRED.ANY / AMX_OPS_RETIRED.BF16tma_info_inst_mix_iparith_amx_f16 < 10Instructions per FP Arithmetic AMX operation (lower number means higher occurrence rate)Instructions per FP Arithmetic AMX operation (lower number means higher occurrence rate). Operations factored per matrices' sizes of the AMX instructions00tma_info_inst_mix_iparith_amx_int8InsType;IntVector;ServerINST_RETIRED.ANY / AMX_OPS_RETIRED.INT8tma_info_inst_mix_iparith_amx_int8 < 10Instructions per Integer Arithmetic AMX operation (lower number means higher occurrence rate)Instructions per Integer Arithmetic AMX operation (lower number means higher occurrence rate). Operations factored per matrices' sizes of the AMX instructions00tma_info_inst_mix_iparith_avx128Flops;FpVector;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.128B_PACKED_HALF)tma_info_inst_mix_iparith_avx128 < 10Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_iparith_avx256Flops;FpVector;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.256B_PACKED_HALF)tma_info_inst_mix_iparith_avx256 < 10Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_iparith_avx512Flops;FpVector;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.512B_PACKED_HALF)tma_info_inst_mix_iparith_avx512 < 10Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting00tma_info_inst_mix_ipflopFlops;InsTypeINST_RETIRED.ANY / tma_info_core_flopctma_info_inst_mix_ipflop < 10Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate)00tma_info_inst_mix_iptbBranches;Fed;FetchBW;Frontend;PGO;tma_issueFBINST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKENtma_info_inst_mix_iptb < 13Instruction per taken branchInstruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp00tma_info_memory_load_miss_real_latencyMem;MemoryBound;MemoryLatL1D_PEND_MISS.PENDING / MEM_LOAD_COMPLETED.L1_MISS_ANYActual Average Latency for L1 data-cache miss demand load operations (in core cycles)00tma_info_memory_oro_load_l3_miss_latencyMemory_Lat;OffcoreOFFCORE_REQUESTS_OUTSTANDING.L3_MISS_DEMAND_DATA_RD / OFFCORE_REQUESTS.L3_MISS_DEMAND_DATA_RDAverage Latency for L3 cache miss demand Loads00tma_info_memory_tlb_page_walks_utilizationMem;MemoryTLB(ITLB_MISSES.WALK_PENDING + DTLB_LOAD_MISSES.WALK_PENDING + DTLB_STORE_MISSES.WALK_PENDING) / (4 * tma_info_core_core_clks)tma_info_memory_tlb_page_walks_utilization > 0.5Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses00tma_info_pipeline_ipassistPipeline;Ret;RetireINST_RETIRED.ANY / cpu@ASSISTS.ANY\,umask\=0x1B@tma_info_pipeline_ipassist < 100e3Instructions per a microcode Assist invocationInstructions per a microcode Assist invocation. See Assists tree node for details (lower number means higher occurrence rate)00tma_info_pipeline_strings_cyclesPipeline;RetINST_RETIRED.REP_ITERATION / cpu@UOPS_RETIRED.SLOTS\,cmask\=1@tma_info_pipeline_strings_cycles > 0.1Estimated fraction of retirement-cycles dealing with repeat instructions00tma_info_system_gflopsCor;Flops;HPCtma_info_core_flopc / duration_timeGiga Floating Point Operations Per SecondGiga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine00tma_info_system_mem_dram_read_latencyMem;MemoryLat;Server;SoC1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_DDR / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_DDR) / uncore_cha_0@event\=0x1@Average latency of data read request to external DRAM memory [in nanoseconds]Average latency of data read request to external DRAM memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches00tma_info_system_mem_pmm_read_latencyMem;MemoryLat;Server;SoC(1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PMM / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PMM) / uncore_cha_0@event\=0x1@ if #has_pmem > 0 else 0)Average latency of data read request to external 3D X-Point memory [in nanoseconds]Average latency of data read request to external 3D X-Point memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches00tma_info_system_mem_read_latencyMem;MemoryLat;SoC1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_INSERTS.IA_MISS_DRD) / (tma_info_system_socket_clks / duration_time)Average latency of data read request to external memory (in nanoseconds)Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only)01tma_info_system_socket_clksSoCuncore_cha_0@event\=0x1@Socket actual clocks when any core is active on that socket00tma_info_system_tiopsCor;HPC;IntVector;Server8 * AMX_OPS_RETIRED.INT8 / 1e12 / duration_timeTera Integer (matrix) Operations Per Second00tma_info_system_upi_data_transmit_bwServer;SoCUNC_UPI_TxL_FLITS.ALL_DATA * 64 / 9 / 1e6Cross-socket Ultra Path Interconnect (UPI) data transmit bandwidth for data only [MB / sec]00tma_int_amxCompute;HPC;IntVector;Pipeline;Server;TopdownL4;tma_L4_group;tma_int_operations_groupcpu@AMX_OPS_RETIRED.INT8\,cmask\=1@ / (tma_retiring * tma_info_thread_slots)tma_int_amx > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6)This metric approximates arithmetic Integer (Int) matrix uops fraction the CPU has retired (aggregated across all supported Int datatypes in AMX engine)This metric approximates arithmetic Integer (Int) matrix uops fraction the CPU has retired (aggregated across all supported Int datatypes in AMX engine). Refer to AMX_Busy and TIOPs metrics for actual AMX utilization and Int performance, resp100%00tma_int_operationsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_int_vector_128b + tma_int_vector_256b + tma_shuffles + tma_int_amxtma_int_operations > 0.1 & tma_light_operations > 0.6This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired)This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired). Vector/Matrix Int operations and shuffles are counted. Note this metric's value may exceed its parent due to use of "Uops" CountDomain100%00tma_int_vector_128bCompute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P(INT_VEC_RETIRED.ADD_128 + INT_VEC_RETIRED.VNNI_128) / (tma_retiring * tma_info_thread_slots)tma_int_vector_128b > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6)This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retiredThis metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_int_vector_256bCompute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P(INT_VEC_RETIRED.ADD_256 + INT_VEC_RETIRED.MUL_256 + INT_VEC_RETIRED.VNNI_256) / (tma_retiring * tma_info_thread_slots)tma_int_vector_256b > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6)This metric represents 256-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retiredThis metric represents 256-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_itlb_missesBigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_groupICACHE_TAG.STALLS / tma_info_thread_clkstma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) missesThis metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS100%00tma_l1_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_groupmax((EXE_ACTIVITY.BOUND_ON_LOADS - MEMORY_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0)tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled without loads missing the L1 data cacheThis metric estimates how often the CPU was stalled without loads missing the L1 data cache.  The L1 data cache typically has the shortest latency.  However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT_PS;MEM_LOAD_RETIRED.FB_HIT_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1100%00tma_l2_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(MEMORY_ACTIVITY.STALLS_L1D_MISS - MEMORY_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clkstma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to L2 cache accesses by loadsThis metric estimates how often the CPU was stalled due to L2 cache accesses by loads.  Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS100%00tma_l3_boundCacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(MEMORY_ACTIVITY.STALLS_L2_MISS - MEMORY_ACTIVITY.STALLS_L3_MISS) / tma_info_thread_clkstma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling CoreThis metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core.  Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS100%00tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group33 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency100%00tma_lcpFetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFBDECODE.LCP / tma_info_thread_clkstma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs)This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb100%00tma_light_operationsDefault;Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_groupmax(0, tma_retiring - tma_heavy_operations)tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation)This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized software running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. Sample with: INST_RETIRED.PREC_DIST100%TopdownL2;DefaultTopdownL200tma_load_op_utilizationTopdownL5;tma_L5_group;tma_ports_utilized_3m_groupUOPS_DISPATCHED.PORT_2_3_10 / (3 * tma_info_core_core_clks)tma_load_op_utilization > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operationsThis metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3_10100%00tma_local_dramServer;TopdownL5;tma_L5_group;tma_mem_latency_group71 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from local memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM_PS100%00tma_lock_latencyOffcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group(16 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (10 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clkstma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles the CPU spent handling cache misses due to lock operationsThis metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency100%00tma_machine_clearsBadSpec;Default;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxnmax(0, tma_bad_speculation - tma_branch_mispredicts)tma_machine_clears > 0.1 & tma_bad_speculation > 0.15This metric represents fraction of slots the CPU has wasted due to Machine ClearsThis metric represents fraction of slots the CPU has wasted due to Machine Clears.  These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache100%TopdownL2;DefaultTopdownL200tma_mba_stallsMemoryBW;Offcore;Server;TopdownL5;tma_L5_group;tma_mem_bandwidth_groupINT_MISC.MBA_STALLS / tma_info_thread_clkstma_mba_stalls > 0.1 & (tma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles where the core's performance was likely hurt due to memory bandwidth Allocation feature (RDT's memory bandwidth throttling)100%00tma_memory_boundBackend;Default;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_grouptopdown\-mem\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slotstma_memory_bound > 0.2 & tma_backend_bound > 0.2This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneckThis metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck.  Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two)100%TopdownL2;DefaultTopdownL200tma_memory_fenceTopdownL6;tma_L6_group;tma_serializing_operation_group13 * MISC2_RETIRED.LFENCE / tma_info_thread_clkstma_memory_fence > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))))This metric represents fraction of cycles the CPU was stalled due to LFENCE Instructions100%02tma_memory_operationsPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * MEM_UOP_RETIRED.ANY / (tma_retiring * tma_info_thread_slots)tma_memory_operations > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring memory operations -- uops for memory load or store accesses100%00tma_microcode_sequencerMicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMSUOPS_RETIRED.MS / tma_info_thread_slotstma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unitThis metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit.  The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: UOPS_RETIRED.MS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches100%00tma_mispredicts_resteersBadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBMtma_branch_mispredicts / tma_bad_speculation * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clkstma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stageThis metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions100%00tma_miteDSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group(IDQ.MITE_CYCLES_ANY - IDQ.MITE_CYCLES_OK) / tma_info_core_core_clks / 2tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline)This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS100%00tma_mixing_vectorsTopdownL5;tma_L5_group;tma_issueMV;tma_ports_utilized_0_group160 * ASSISTS.SSE_AVX_MIX / tma_info_thread_clkstma_mixing_vectors > 0.05The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issuedThe Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued. Usually a Mixing_Vectors over 5% is worth investigating. Read more in Appendix B1 of the Optimizations Guide for this topic. Related metrics: tma_ms_switches100%00tma_ms_switchesFetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO3 * cpu@UOPS_RETIRED.MS\,cmask\=1\,edge@ / (tma_retiring * tma_info_thread_slots / UOPS_ISSUED.ANY) / tma_info_thread_clkstma_ms_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS)This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: FRONTEND_RETIRED.MS_FLOWS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation100%00tma_non_fused_branchesPipeline;TopdownL3;tma_L3_group;tma_light_operations_grouptma_light_operations * (BR_INST_RETIRED.ALL_BRANCHES - INST_RETIRED.MACRO_FUSED) / (tma_retiring * tma_info_thread_slots)tma_non_fused_branches > 0.1 & tma_light_operations > 0.6This metric represents fraction of slots where the CPU was retiring branch instructions that were not fusedThis metric represents fraction of slots where the CPU was retiring branch instructions that were not fused. Non-conditional branches like direct JMP or CALL would count here. Can be used to examine fusible conditional jumps that were not fused100%00tma_page_faultsTopdownL5;tma_L5_group;tma_assists_group99 * ASSISTS.PAGE_FAULT / tma_info_thread_slotstma_page_faults > 0.05This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page FaultsThis metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page Faults. A Page Fault may apply on first application access to a memory page. Note operating system handling of page faults accounts for the majority of its cost100%00tma_pmm_boundMemoryBound;Server;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group(((1 - ((19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS))) / (19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + (25 * (MEM_LOAD_RETIRED.LOCAL_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0) + 33 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0))) if #has_pmem > 0 else 0)) * (MEMORY_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks) if 1e6 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM + MEM_LOAD_RETIRED.LOCAL_PMM) > MEM_LOAD_RETIRED.L1_MISS else 0) if #has_pmem > 0 else 0)tma_pmm_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.aThis metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a. IXP) memory by loads, PMM stands for Persistent Memory Module100%00tma_port_0Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED.PORT_0 / tma_info_core_core_clkstma_port_0 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch)This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_1TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED.PORT_1 / tma_info_core_core_clkstma_port_1 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2100%00tma_port_6TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2PUOPS_DISPATCHED.PORT_6 / tma_info_core_core_clkstma_port_6 > 0.6This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU)This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2100%00tma_ports_utilizationPortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group((cpu@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ + tma_serializing_operation * (CYCLE_ACTIVITY.STALLS_TOTAL - EXE_ACTIVITY.BOUND_ON_LOADS) + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * cpu@EXE_ACTIVITY.2_PORTS_UTIL\,umask\=0xc@)) / tma_info_thread_clks if ARITH.DIV_ACTIVE < CYCLE_ACTIVITY.STALLS_TOTAL - EXE_ACTIVITY.BOUND_ON_LOADS else (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * cpu@EXE_ACTIVITY.2_PORTS_UTIL\,umask\=0xc@) / tma_info_thread_clks)tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related)This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related).  Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations100%00tma_ports_utilized_0PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_groupcpu@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ / tma_info_thread_clks + tma_serializing_operation * (CYCLE_ACTIVITY.STALLS_TOTAL - EXE_ACTIVITY.BOUND_ON_LOADS) / tma_info_thread_clkstma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric100%00tma_ports_utilized_2PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_groupEXE_ACTIVITY.2_PORTS_UTIL / tma_info_thread_clkstma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise).  Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6100%02tma_ports_utilized_3mPortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_groupUOPS_EXECUTED.CYCLES_GE_3 / tma_info_thread_clkstma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise)This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3100%02tma_remote_cacheOffcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group(135.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM + 135.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issuesThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears100%00tma_remote_dramServer;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group149 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)))This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memoryThis metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM_PS100%00tma_shufflesHPC;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_groupINT_VEC_RETIRED.SHUFFLES / (tma_retiring * tma_info_thread_slots)tma_shuffles > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6)This metric represents Shuffle (cross "vector lane" data transfers) uops fraction the CPU has retired100%00tma_slow_pauseTopdownL6;tma_L6_group;tma_serializing_operation_groupCPU_CLK_UNHALTED.PAUSE / tma_info_thread_clkstma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))))This metric represents fraction of cycles the CPU was stalled due to PAUSE InstructionsThis metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: CPU_CLK_UNHALTED.PAUSE_INST100%02tma_sq_fullMemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group(XQ.FULL_CYCLES + L1D_PEND_MISS.L2_STALLS) / tma_info_thread_clkstma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors)This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth100%00tma_store_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group(MEM_STORE_RETIRED.L2_HIT * 10 * (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) + (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clkstma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles the CPU spent handling L1D store missesThis metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency100%00tma_unknown_branchesBigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_groupINT_MISC.UNKNOWN_BRANCH_CYCLES / tma_info_thread_clkstma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15))This metric represents fraction of cycles the CPU was stalled due to new branch address clearsThis metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: FRONTEND_RETIRED.UNKNOWN_BRANCH100%00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(18.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM + 16.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group16.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group22 * tma_info_system_average_frequency * OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%01tma_fp_vectorCompute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2Pcpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ / UOPS_RETIRED.RETIRE_SLOTStma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widthsThis metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2100%01tma_info_bottleneck_memory_data_tlbsMem;MemoryTLB;Offcore;tma_issueTLB100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency)))tma_info_bottleneck_memory_data_tlbs > 20Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs)Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store01tma_info_core_flopcFlops;Ret(FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / tma_info_core_core_clksFloating Point Operations Per Cycle01tma_info_inst_mix_iparithFlops;InsTypeINST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@)tma_info_inst_mix_iparith < 10Instructions per FP Arithmetic instruction (lower number means higher occurrence rate)Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW01tma_info_inst_mix_ipflopFlops;InsTypeINST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE)tma_info_inst_mix_ipflop < 10Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate)01tma_info_system_gflopsCor;Flops;HPC(FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / 1e9 / duration_timeGiga Floating Point Operations Per SecondGiga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine01tma_info_system_mem_parallel_readsMem;MemoryBW;SoCUNC_ARB_TRK_OCCUPANCY.DATA_READ / UNC_ARB_TRK_OCCUPANCY.DATA_READ@cmask\=1@Average number of parallel data read requests to external memoryAverage number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches00tma_info_system_mem_read_latencyMem;MemoryLat;SoC1e9 * (UNC_ARB_TRK_OCCUPANCY.DATA_READ / UNC_ARB_TRK_REQUESTS.DATA_READ) / (tma_info_system_socket_clks / duration_time)Average latency of data read request to external memory (in nanoseconds)Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only)00tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group6.5 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency100%00tma_lock_latencyOffcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group(12 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (9 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clkstma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles the CPU spent handling cache misses due to lock operationsThis metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency100%00tma_store_latencyMemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group(L2_RQSTS.RFO_HIT * 9 * (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) + (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clkstma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles the CPU spent handling L1D store missesThis metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency100%02llc_data_read_demand_plus_prefetch_miss_latency1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40433@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40433@) / (UNC_CHA_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) in nano seconds1ns00llc_data_read_demand_plus_prefetch_miss_latency_for_local_requests1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40432@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@) / (UNC_CHA_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to local memory in nano seconds1ns00llc_data_read_demand_plus_prefetch_miss_latency_for_remote_requests1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40431@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) / (UNC_CHA_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_timeAverage latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to remote memory in nano seconds1ns00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) + 44 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (1 - OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group(110 * tma_info_system_average_frequency * (OFFCORE_RESPONSE.DEMAND_RFO.L3_MISS.REMOTE_HITM + OFFCORE_RESPONSE.PF_L2_RFO.L3_MISS.REMOTE_HITM) + 47.5 * tma_info_system_average_frequency * (OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE + OFFCORE_RESPONSE.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE)) / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%01uncore_frequencyUNC_CHA_CLOCKTICKS / (#num_cores / #num_packages * #num_packages) / 1e9 / duration_timeUncore operating frequency in GHz1GHz00power_channel_ppdUNC_M_POWER_CHANNEL_PPD / UNC_M_CLOCKTICKS * 100Cycles where DRAM ranks are in power down (CKE) modeCounts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage of00LLC_MISSES.PCIE_READUNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3PCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 04Bytes00LLC_MISSES.PCIE_WRITEUNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3PCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die.    Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 04Bytes00power_channel_ppdUNC_M_POWER_CHANNEL_PPD / UNC_M_CLOCKTICKS * 100Cycles where DRAM ranks are in power down (CKE) modeChannel PPD Cycles : Number of cycles when all the ranks in the channel are in PPD mode.  If IBT=off is enabled, then this can be used to count those cycles.  If it is not enabled, then this can count the number of cycles when that could have been taken advantage of00power_self_refreshUNC_M_POWER_SELF_REFRESH / UNC_M_CLOCKTICKS * 100Cycles Memory is in self refresh power modeClock-Enabled Self-Refresh : Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock.  This happens in some package C-states.  For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing.  One use of this is for Monroe technology.  Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases00tma_contested_accessesDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group(49 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD * (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) + 48 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_data_sharingOffcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group48 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD + MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD * (1 - OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accessesThis metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache100%01tma_false_sharingDataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group54 * tma_info_system_average_frequency * OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clkstma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric roughly estimates how often CPU was handling synchronizations due to False SharingThis metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache100%00tma_info_system_dram_bw_useHPC;Mem;MemoryBW;SoC;tma_issueBW64 * (arb@event\=0x81\,umask\=0x1@ + arb@event\=0x84\,umask\=0x1@) / 1e6 / duration_time / 1e3Average external Memory Bandwidth Use for reads and writes [GB / sec]Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_mem_bandwidth, tma_sq_full00tma_info_system_mem_request_latencyMem;SoC(UNC_ARB_TRK_OCCUPANCY.ALL + UNC_ARB_DAT_OCCUPANCY.RD) / arb@event\=0x81\,umask\=0x1@Average latency of all requests to external memory (in Uncore cycles)00tma_l3_hit_latencyMemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group17.5 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clkstma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited)This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited).  Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance.  Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency100%00��PƏP�PƏP�PƏP�PƏP �PƏP.�PƏP7�PƏPC�PƏPK�PƏPS�PƏPW�PƏP[�PƏPc�PƏPo�PƏPs�PƏP{�PƏP��PƏP��PƏP��PƏP��PƏP��PƏP��PƏP��PƏP��PƏP�(TƏPPƏP�(/ƏPːPƏPِPƏPݐPƏP�PƏP�PƏP��PƏP�PƏP�PƏP�PƏP$�PƏP'�PƏP/�PƏP3�PƏP<�PƏPF�PƏPL�PƏPW�PƏP[�PƏPb�PƏPf�PƏPm�PƏPs�PƏPw�PƏP�PƏP��PƏP��PƏP��P��PȑPґP��P�P0�P:�Pd�Pn�P��P��P̒P��PْPґP�P�P�P:�P�Pn�P
�P��P�P7�Po�P��P��PʓP�P�PL�Pf�P��P��PԔP�P#�P8�Ph�P}�P��P��P�P�P5�PO�P��P��PϖP�P�P$�PS�Pl�P��P��P�P
�P>�PJ�Pp�P|�P��P��PԘP�P�P�P8�PD�Pj�Pv�P��P��PΙPۙP�P�P4�P@�Pf�Pr�P��P��P̚PؚP��P
�P0�P>�Pf�Pt�P��P��P֛P�P
�P�PK�P^�P��P��PݜP��P4�PM�P-AVEAV��P��PȝP�P�P*�P\�Pz�P��PžP�P��P%�PA�Px�P��PɟP�P�P5�Pi�P|�P��PʠP�P�PL�Pk�P'K�K�KOK�K#K˸N�KSK���K&K�K�KkK�KOK�K	K�	K�	KX
K�
KVK�K$K�K
K�
KKsK�KPK`}N�}N�Kk
J�
J2K�KSK�K>K2Kl~Nb2K�2KH3K�~N�3K\NX�N4K�4KG�N��N��JB�J��J:�J��J�J��J��Ja�J��J5�J��J.�J��J%�J�KKwK�K<K�KrKK�KSK�KHK�K;K��J�4K�5KE5K�N�5K��N#J�J�JSJbJJhJ�J8J�JTJ�J�JK�J��J�JZ�JJhJ�J�JGJJ}J�J�JbJ0J�J�JUJ�J	JvJ�J] J/!J�!J� J�!J7"J�"J�"Jn#J�#J#J$J�$J%Jp$JU%J�%J&Jl&J�&J+'J�'J�'JD(J�(J)J�)J�)J?*J�*J+J�+Jz+J6,J��J�xN��JM�J��J�J�K�,J�,J#K�K	K{K�KdK,�J��Je-J.J�.JI/J�/J�0J/1J�1Jo2J3J�3JS4J�4J�5J06J�6JS7J�6K�7Jm8J�8Jh9J�9J|:J7K�N��N��N9�N�=J�MN�Mi�M��M$�M��M�M?>Jn�M��M^�M��Mu�M��M��M�M�>J&?J[�J��J�?JA@J�@J�AJJBJCJ�CJy�J0DJ�DJrEJFJ�J�FJ��J5�JEGJ�GJfHJ IJ�IJ�JJKJ��J�KJZLJMJ�MJ_�J@NJ��J��J�NJ]OJ�OJ�PJiQJ RJ�RJ�JRSJ�SJ�TJ1UJ��J�UJE�J��JjVJ�VJ�WJBXJ�XJ�YJ<ZJe�J�ZJw[J#\J�\J��JZ]J��J�J�]Jg^J�^J�_JO`J�`J��JgaJ�aJ�bJ)cJ-�J�cJ��JX�JqdJeJ�eJfJEgJhJ�hJ��JdiJjJ�jJykJ��J'lJM�J��J�lJamJnJ�nJ�oJtpJqJ}�J�qJMrJ�rJ�sJ(�JTtJ��Jp�J�tJ�uJ4vJ�vJ�wJ|xJyJ
�J�yJjzJ"{J�{J��Jq|JS�J��J}J�}JQ~JJ�J��J4�J��J�J��J?�J�J.�J��J��Jk�J6�J��Jk�J/�J�J��JJ�J�J��J��JR�J��J��J��JK�J��JF�JЍJy�J<�J��J��JT�J�J�J��JY�J��J �J��J��JP�JA�J��J`�J�J͗J��J�J��JN�J��J��J��J1�Jx�J�J؜Jb�J�JΞJ��JM�J�J��J��J5�J�J��JM�J6�J��J��JݤJg�J�JӦJ��JR�J�J"�J��J:�J�J��J��J;�Jd�J��J�Jj�J�JԮJ��JQ�J�J��J��J6�J�J��J6�J4�J�Jm�JٴJa�J�JɶJ��JD�J۸J�J��J&�JںJ}�J��J!�JD�J�JļJJ�J�J��Jh�J%�J��Jp�Jc�J�J��JT�J
�Jy�J�KKoK�K;K�K�KkK�K.K�K�Km K�JGK��J�J��J�J��J��Jz�J��JX�J��JM�J��J?�J��J�KKdK[yN�yN	zNlzN�zN`{N�{NT|N�|N�KGMN��J� KP!K�!KR"K�"Ke�J��J��J�1KW#K�#K+$K�$K%K�%K2�N��Nx'K(K�(K)Kt)K*K_*K�*KH+K�+K5,K�,K�,Km-K�-KI.K�.K?/K�/K0K�0K1K'K�K�KOK�K#K�K�KSK���K&K�K�KkK�KOK�K	K�	K�	KX
K�
KVK�K$K�K
K�
KKsK�KPK`}N�}N�Kk
J�
J2K�KSK�K>K2Kb2K�2KH3K�~N�3K\N4K�4KG�N��N��JB�J��J:�J��J�J��J��Ja�J��J5�J��J.�J��J%�J�KKwK�K<K�KrKK�KSK�KHK�K;K��J�4K�5KE5K�5K��N#J�J�JSJbJJhJ�J8J�JTJ�J�JK�J��J�JZ�JJhJ�J�JGJJ}J�J�JbJ0J�J�JUJ�J	JvJ�J] J/!J�!J� J�!J7"J�"J�"Jn#J�#J#J$J�$J%Jp$JU%J�%J&Jl&J�&J+'J�'J�'JD(J�(J)J�)J�)J?*J�*J+J�+Jz+J6,J��J�xN��JM�J��J�J�K�,J�,J#K�K	K{K�KdK,�J��Je-J.J�.JI/J�/J�0J/1J�1Jo2J3J�3JS4J�4J�5J06J�6JS7J�6K�7Jm8J�8Jh9J�9J|:J7K��N�;J�<J��N�=J�Mi�M��M$�M��M�M?>JQ�Nn�M��M^�M��Mu�M��M��M�M�>J&?J[�J��J�?JA@J�@J�AJJBJCJ��NY�N0DJa�NrEJFJ�N�FJ��J5�JEGJ�GJfHJ IJ�IJ�JJ�N��N�KJ��NMJ�MJ�N@NJ��J��J�NJ]OJ�OJ�PJiQJ RJ]�N��NRSJ�N�TJ1UJL�N�UJE�J��JjVJ�VJ�WJBXJ�XJ�YJ��N�N�ZJO�N#\J�\Jz�NZ]J��J�J�]Jg^J�^J�_JO`J��N�NgaJ��N�bJ)cJ��N�cJ��JX�JqdJeJ�eJfJEgJhJ0�N%�NdiJ�N�jJykJΧN'lJM�J��J�lJamJnJ�nJ�oJtpJ��Nw�N�qJI�N�rJ�sJ"�NTtJ��Jp�J�tJ�uJ4vJ�vJ�wJ|xJ�NϩN�yJ��N"{J�{Jr�Nq|JS�J��J}J�}JQ~JJ�J��JX�N�N�J�N?�J�J��N��J��Jk�J6�J��Jk�J/�J�J��J��N[�N��Jm�NR�J��J��N��JK�J��JF�JЍJy�J<�J��J��J$�N��N�JёNY�J��J@�N��J��JP�JA�J��J`�J�J͗J��J��N��J*�N��J��J�N֓Nx�N�N}�N�N��Ns�N1�N�N��N��N8�NڙN��N5�NM�N6�J��J��JݤJg�J�JӦJ��JR�JۛN�N��J��N�J��J��N;�Jd�J��J�Jj�J�JԮJ��JQ�J>�N0�N��J�N�J��JгN4�J�Jm�JٴJa�J�JɶJ��JD�J��Np�N��JJ�NںJ}�J�N!�JD�J�JļJJ�J�J��Jh�J%�J��N��Nc�J��N��JT�JK�Ny�J�KKoK�K;K�K�KkK�K.K�K�Km K�JGK��J�J��J�J��J��Jz�J��JX�J��JM�J��J?�J��J�KKdK[yN�yN	zNlzN�zN`{N�{NT|N�|N�KGMN��J� KP!K�!KR"K�"Ke�J��J��J�1KW#K�#K+$K�$K%K�%KF&K�&Kx'K(K�(K)Kt)K*K_*K�*KH+K�+K5,K�,K�,Km-K�-KI.K�.K?/K�/K0K�0K1K'K�K�KOK�K#K�K�KSK���K&K�K�KkK�KOK�K	K�	K�	KX
K�
KVK�K$K�K
K�
KKsK�KPK`}N�}N�Kk
J�
J2K�KSK�K>K2Kl~Nb2K�2KH3K�~N�3K\N�N4K�4KG�N��N��JB�J��J:�J��J�J��J��Ja�J��J5�J��J.�J��J%�J�KKwK�K<K�KrKK�KSK�KHK�K;K��J�4K�5KE5K�N�5K��N#J�J�JSJbJJhJ�J8J�JTJ�J�JK�J��J�JZ�JJhJ�J�JGJJ}J�J�JbJ0J�J�JUJ�J	JvJ�J] J/!J�!J� J�!J7"J�"J�"Jn#J�#J#J$J�$J%Jp$JU%J�%J&Jl&J�&J+'J�'J�'JD(J�(J)J�)J�)J?*J�*J+J�+Jz+J6,J��J�xN��JM�J��J�J�K�,J�,J#K�K	K{K�KdK,�J��Je-J.J�.JI/J�/J�0J/1J�1Jo2J3J�3JS4J�4J�5J06J�6JS7J�6K�7Jm8J�8Jh9J�9J|:J7K�MN�Mi�M��M$�M��M�M?>Jn�M��M^�M��Mu�M��M��M�M�>J��MV�MNN�NN��M��M,�M��M��M9�M��M[ON��MPN9�M�M�PNMQN��M<�M��M��M/�M��Mw�M�QN8�M�RN��M��M'SN�SNH�M��M��M.�M��M��M*�MyTN��MUN��MV�M�UNgVN��M��M�M��Me�M�M��M�VN\�M�WN��M��M/XN�XNT�M�Mz�M�M�Mo�M�MoYN��MZNW�M"�M�ZNS[N�M`N�N�NYNN�N�[NhN�\NN�N3]N�]NjN�N�N8N�N�	N
Nu^N�
N_NuN@N�_N[`N�N~
NN�NwN)N�N�`N�N�aN,N�N;bN�bN�NGN�N�NRN
N�N�cNsNEdNN�N�dN�eN�N4N�N�N9N�N�NAfNTN�fN�N� N�gN=hNf!N"N�"NF#N�#N�$N<%N�hN�%N}iN�&N`'NjN�jN�'N�(N)N�)N[*N+N�+NQkNF,N�kN�,N�-N{lN'mN<.N�.Nd/N
0N�0N\1N�1N�mN�2N[nNG3N4N�nN�oN�4NJ5N�5N�6N=7N�7N�8N=pNF9N�pN�9N�:N{qN(rNH;N�;Nr<N=N�=Nm>N?N�rN�?N^sN[@NAN�sN�tN�ANOBN�BN�CN3DN�DNqEN7uN-FN�uN�FN�GNkvNwN,HN�HNXINJN�JNVKN�KN�wN�LNQxNy�J�KKoK�K;K�K�KkK�K.K�K�Km K�JGK��J�J��J�J��J��Jz�J��JX�J��JM�J��J?�J��J�KKdK[yN�yN	zNlzN�zN`{N�{NT|N�|N�KGMN��J� KP!K�!KR"K�"Ke�J��J��J�1KW#K�#K+$K�$K%K�%KF&K�&Kx'K(K�(K)Kt)K*K_*K�*KH+K�+K5,K�,K�,Km-K�-KI.K�.K?/K�/K0K�0K1K�N߿NC�N��N
�Nn�N�N5�N��NO��N��N��T�Tn�Ty�Tt)O��T��T{*Sn-S;0SۃW�=O�W��T�>S��T1�T>DS��T5�TU�W��T;�T�T`[S�jOǼTX�T6�T�T��T��T~�T��T��Tj�Tv�T{�T}�T>�Q9mSb�T��T�pS��T�uS��Tf�T��T�S
�S�T��TR�T��O>�T}�Q��T��SG�SI�T��T֏S��T8�SV�O�S��S��T��Q0�QM�T��Q��Q�S@�Q�Q��Q^�Q�T��S��Sc�S�T��Q-�Q��SӭQK�S,�SРS)�Q�Q��SW�Q�Q<�S�ṢSеQ��Ql�T;�T��O@�O��O��O�S��S�TU�S��Qm�T��O0�Qo�W0�T�QL�Qv�OE�OO8V�WV�T�U�UQU��O�Os�Q.�O��Q�Q$U�U��O�U@�SuR2U>
UҒW��SP~U<P��S#U{U� PB�S��S7U�UIU��S� U�#U��S5%U*U&,U^.U�0U�2U;5U�7UT<UO?U�CUuGUJU	NU�PU�RU�TU�VU�T|YU3]U�`U��P!T{bU�eU�$T��N{�N6�N��NW�M-�M��M?�M�M��Ms�0��M�����M��M����6�Mm���LB���0�0U�ӹ{"�$[%�&u(�)b-�.05�0>�0�0:�0-�0��0��0��0�0l�0ݧ0$N*P
R��0��0�dei8k�kUl�lm��F�0ne0hg0Uh0��0{�0�D"��0�081=11�N"o�M��M�1�n�o�p�q}�M>s8t��׌!�T���;x#f|#��#y�>�
��d07�P�϶ʷѸ�i00k0m0�n0Bp01�r0�s0�u0�w0]y0��"{0�|0�}0a0��0�0��W�0������0��-�0s�0`�0��0��0��0��0U(x�{��M��0&�0/�0`�0t�0��0�1�1�Z"�]"�^"�1x	�"0��޺5$0t%0�GWJ��u��Mt�M=�zg 
�v�0E�M��6�+#����0e��T���1>3(4$5-6_7�8�9O�M@x�M�Ac�M<G[I�JLAMaN�O9�������d;D���0��M�00c60~SY�Z;\I]�#\�MC�M�eP�MI�MbmZ0�����0`�0�#��#��#�#՗#Ƙ#o�#�[0��M
^0�^0Z_0�_0�a"�b"��0�0٥P�=�0>�00�#u�#��#��0p�0Z�0D�0=�07�0"�0
�0c�#/�#�������>�9��"��0��0A�M�[�0�0�W��Wz{W�}W���^)_)�_)6`)a)�_;�a)Eb)�c)8d)�e)=f)�f)5g)�g)0h)�h) i)�i)	j)j)�u�ѹ2k)3�M9>"�>"<<,�<,T=,�=,l>,�>,?,�?,�@,�B,HD,|E,�F,=L@H,bI,�M@6O@�P@ZN,�O,�P,�Z�=��=��=��=��=��=��=��=x�=q�=g�=]�=T�=K�=B�=9�=1�=)�=!�=�=�=
�=�=��=��=��=��=��=��=��=��=��=��=��=��=��=�=v�=n�=f�=^�=V�=P�=G�=>�=4�=*�= �=�=
�=�=��=��=��=��=�=�=�=��=��=��=��=��=��=��=��={>q>g>]>S>J>A>8>/>(	>
>>>
>�
>�>�>�>�>�>�>�>�M�*/>M>o>�>
>�>U�*e�*!>�$>(>�+>�<>d@>�C>NG>�.>u2>�5>q9>�J>9N>�Q>%U>�X>�Z>q�*
�*��*<�*թ*o�*	�*9�*j�*��*P�*�*��*o�*%�*��*b�*��*p�*��*�*�*��*�*��*%�*��*3�*��*I�*��*_�*��*�\>�]>��*�*��*0�*��*2�*��* �*��*2�*��*D�*��*X�*��*b�*��*l�*��*x�*��*��*	�*��*�*��*!�*��*3�*��*F�*��*Z�*��*m�*��*�*^>�^>�*f�*��*8�*��*�*q�*��*M�*��*-�*��*��*i�*��*��*_�*��*Q�*��*g�*H_>L`>Pa>Tb>Xc>Vd>�e>uf>�g>�h>:i>�i>4j>�j>k>|k>�k>gl>�l>lm>,�*�*�*�+�+b+�+2+{+�+
+W+�m>Wo>�p>�r>0t>�u>_w>4x>�x>�y>^z>'{>�{>�|>�}>&~>�>|�>!�>��>\�>��>��>@�>Ō>5�>U�>`�>p�>`�>t�>��>��>��>��>Ř>֙>�>�>��>"�>3�>I�>?�>}�>��>��>7�>v�>��>�>3�>q�>��>�>+�>j�>��>�>'�>e�>��>�>�>^�>��>ܽ>�>Y�>��>��>�>R�>��>��>�>P�>��>��>�>O�>��>��>�>R�>��>��>�+�> �>,�>7�>C�>N�>�>l�>Z�>G�>5�>"�>��>��>6�>��>u�>�>��>��>��>��>��>��>��>�?�?�?�?�?�?�?�?^?�	? ?{?�
??�?�?2?m?�?I?�?�?e?�?A?�?� ?I"?�#?�$?�%?D'?�(?�)?%+?L,?>-?.?�.?�/?�0?�1?t2?V3?4?o5?�6?�7?9?f:?�;?�<?D>?j??�@?JB?�C?�D?vF?�G?&I?J?K?�K?�L?�M?�N?�O?�P?hQ?OR?5S? T?U?�V?�X?PZ?�[?�]?o_?#a?�b?�d?�f?Rh?j?�k?�m?Uo?q?�r?�t?mv?�w?�y?{?�|?Z~?�?��?C�?�?�?Å?��?n�?D�?�?݉?��?k�?�?��?�?Ò?q�?	�?—?i�?��?
�?Z�?��?��?L�?��?ۣ?.�?}�?�?Z�?ư?�?q�?��?J�?/�?��?�?��?��?!�?��?��?]�?��?��?!�?��?
�?�5�5�5�5�5�5�5�5�5�5�5�5�5	�5
�5�5
�5�5�5�5�5666666666	6 
6 6 6!
6"6#6$6&6(6*6,606162626262626364656669 69!69"6:#6;$6<%6=&6?'6A(6C)6E*6I+6J,6K-6K.6K/6K06K16L26M36N46O56R66R76R86S96T:6U;6V<6X=6Z>6\?6^@6bA6cB6dC6�C6<D6�D6E68�qE6F6vF6S63T6_U6�V6X6	\6�]6
_6#`6�c6"g6�j6G|6�6B�6Ć6'n6�q64u6�x6C�6Í6@�6Ô6C�6}�6��6F�6͝6E�6Þ6�6��6�6��6h�6�6h�6m�6�6a�6ϩ6P�6@�6��69�6��6$�6��6�6�6z�6��6p�6�6j�6e�6�6i�6�6ҹ6)�6̺6o�6ڻ6I�6��6�6��6r�6�6c�6O�6��6)�6��6�6p�6��6K�6��6��6��6�M�6��M��6��6!�Mi�6��M@�6=�M�6��6ɛMt�6�6��6�6��6 �6��6$�6��6��6
�6��6�6��6
�6��6�6��6�6��6|�6��6��6~�6��6m�6��6��6�6o�6�6�6��6��6u�6��61�6?�6M�6[�6i�6q�6��6��6��6�6��6��6��6
�6��6��6��6��6��6�6^�6�6U�6�6�F
G�6qH1�6��6�H&I�I�I��6��6L7�7�7C7�7�7�	7_
77�7�7�
7Y77�7r7!7�7p77�7r77{7� 7�!7�"7�#7�$7&7+'7E(7?)7o*7�+7�,7�-7�.7�/717927+67s77�87:7K;7�<7�=7&?7o@7�A7�B7GD7�E7�F7!H7jI7�J7�K7CM7�N7�O7Q7eR7�S7�T7?V7�W7�X7Z7`[7�\7�]7;_7�`7�a7c7cd7�e7�f7Dh7�i7�j7%l7om7r�DŽ@s7�s7ut7�t7�u7v7�v7Ow7�z�H�����P���4�#x7�x7`y7�y7�z7�z7y{7�{7e|7�|77}7�}7	~7r~7�~7h7�7Y�7Ā7/�7��7%�7��7!�7��7��7a�7��7��7=�7�7O�7ׇ7^�7Ȉ73�7y7��7�7�7��7>�7��7.�7��7 �7��7/�7��7%�7��7H�7�7��7,�7E�7H�7P�7i�7l�7t�7��7��7��7p�7x�7��7��7��7t�7�7J�7��7�7]�7Ӫ73�7��7ݮ7`�7ͱ7?�7��7�7��7��7i�7��7�7i�7��7�7@�7��7��7?�7p�7l�7S�7?�7�7��7��7��7��7��7��7B�7��7��7�7w�7��7�7B�7��76�7��7��7��7��7D�7>�79�73�7.�7�7�7��7��7��7��7��7��7��7��7D�7�7��7w�7K�7	�7�7�8�8`838�8�
8�8R8:88�8g88~878�8�8E8� 8�!8�"8�#8o$8N%8.&8�&8�'8�(8}*8,8�-8?/8�08�28W4868�78%98�:8�;85=8�>8�?80A8�B8�C8CE8�H84L8�O8a8�d8h8~k8S8�V8Z8�]8�n8ir8�u8Ry8�|8�~8#�8��8$�8��8�8w�8+�8��8'�8�8��8�8��8�8�8Z�8ɖ8��8�8�8q�8�8N�8Қ8ڛ8b�8r�8�8˞8<�8��8�8��8��8�8 �5��5��&��5�M�����M��D����&h�&�&R�&�&}�&�&~�&�&y�&�&��&Y�&8�&
�&�&�'�'��5"�5��5��5o�5��5d�5��5;�5��5>�*������'�'U'�'
'o'�'/�5%�5#�k�M-�{�ժ'�}�׫)��٬+���5c'h'm'g	'
'�
'7�?5�M4�M{�?2�?��?��?��?��?i�?�?��?b�?O�?�M��?e�?�?��?d�?��?�?6@�@��M{�+��+��+��+�+1�+�MY@�@:@:�M%@^�MG�M=@�@�@@c@�@a@�!@N,,�,`,�5@W7@)9@�<@�%,�(,j+,1,�@@C@�E@:H@�k)�l)5m)�m)�n)3o)�o)�p)a;`�MH�M0�M�a;pb;Zc;�d;�e;Gg;�h;�i;4k;�l;�m;�n;do;�p;�q;�r;$t;Uu;�v;�w;�x;gz;�{;�};M;��;��;e�;�;��;2�;��;*�;�;��;9�;Ē;��;%�;ӗ;^�;Ԛ;J�;�;��;G�;̢;��;!�;ɧ;N�;��;4�;�;��;(�;��;w�;��;��; �;��;\�;T�;�;�;~�;v�;#�;��;��;�;��;_�;��;��;�;��;k�;�;��;B�;��;��;��;}�;4�;6�;��;��;~�;#�;��;��;{�;R�;�;�;��;��;D�;��;.<�<�<(<�<{	<�
<�<*<�<T<C<�<�<R<A<�<�<P<� <��MO�M��MP�M�(<V*<�+<s-<�.<[0<��Mx�M�Mw�M8<�9<[;<�<<r><�?<�@<�B<�C<kE<�F<`H<�I<-K<�L<-N<�O<�Q<�S<tU<.W<3Y<�Z<�\<�^<,`<�a<�c<�e<gg<i< k<�l<�n<hp<�q<�r<t<'u<Vv<ww<�x<"z<j{<�|<�}<<�<��<E�<�<��<t�<J�<u�<,�<(�<�<��<\�<�***!�<ي<��<��<��<��<W�<�<�<��<��<��<@�</�<(�<�<˗<��<p�<\�<R�<��<��<]�<�<|�<��<��<B�<p�<E�<�<r�<��<R�<�<��<�<��<:�<ҩ<`�<��<;�<p�<�<G�<��<´<�<�<�<�<�<�<�<>�<r�<��<��<n�<��<j�<B�<��<�<�<��<q�<!�<��<)�<��<y�<�<��<:�<�<��<F�<��<E�<��<��<
�<��<8�<�<��<2�<��<(�<��<f=�=�==�=Y	=�
=~=�
=p=C=�=v=�=�=Y==�==x=H!=�"=u$=�%=�'=O)=�*=|,=#.=�/=�1=�3=Z5=7=9=�:=�<=V>=�?=�A=�C=�E=4G=2I=�J=�L=nN=�O=^Q=0S=�T=aV=�W=�Y=A[=�\=r^=
`=�a=�c=;e=g=�h=�j=El=n=�o=q=�r=Kt=�u=^w=�x=�z=|=�}=$=��=�=��=%�=��=2�=�=g�=��=t�=��=�=��=�=|�=Ԗ=w�=ϙ=J�=��=P�=��=�=ã=��=`�=h�=%�=�=®=m�=�=�=׵=��=n�=s�=-�=
�=�Mf�M�M��M5�M��1�1�1�1܊1֋1Ќ1ʍ1Ď1��1��1��1��1��1��1��1��1��1��1��1��1}�1w�1p�1i�1b�1[�1U�1O�1I�1C�1?�18�11�1+�1%�1�1�1�1�1
�1�1�1��1��1�1�1�1ڵ1Զ1η1ȸ1¹1��1��1��1��1��1��1��1��1��1��1��1��1{�1u�1n�1g�1`�1Y�1S�1M�1G�1A�1=�16�1/�1)�1#�1�1�1�1
�1�1�1�1��1��#�#<�#�M~tn�#l�#L�#;�#$�#
�#��#��#W�1��#%�#{�#��#�#k�#��#
�#Y�#��#��#�13�1X�1��1��1��1K�#^�#��1;�1��1/2�2%2�22�2*
2�
2,2�"2&2|)2�,2q02�22����#�42�#�#+�#=�#82f:2�;2�=2�B2�G2UJ2�J2)�M�M2�R2@W2�W2�Y2�$�`2�b2k2�o2�q2t2y2{2g}2�2�2�2U�2�2P�2]Z$X�2I�2[�2t�2��2£2��2��M-�2�2)n$ �2&�28�2�w$J�2_y$�~$��$%�$vƃ$�$��2@�2ܶ2Y�2ַ2V�2Ӹ2M�2ٹ2g�2�2~�2��2t�2{�2��2��2��2}�2��2y�2��2�2��2�2��2�2��2�2��2�2��2	�2��2��2��$;�$+�2��2Q�2��2ԙ$m�$�$��$w�2�2��2:�2��2�2v�2��2�2�2�2�2�2H�2@�2i�2��2�2�2�2�2��2_�2��2P�2��2[�2"�$�$ܦ$��$ݶ$ķ$��$��$h�$?�$'�$
�$�$s�$Q�$��$��$�<;�$�$��$Y�$�$��$��$D�$�$��$��$M�$�$��$��$4�$��$��$x�$3�$��$e�$��2H�$��$��$�$7�$g�$��$��$%�$5�$n�$d�$��$�$�$Q�$T�$;�$#�$�$�$��$��$�%i%�%�%8%2%�%�%�%%"%@	%[
%h%u%�
%�%�%�%�%�%�%�%�%�%m�2�2��2O�2��2��21�2	3�3�3<33�3�3k33�3o	33�3X3�3�3E3�3@3c3q3�3w3�3�3�3�3�3� 3"3#3$31%3Z&3n'3�(3�)3=+3�,30P%,R%�S%�U%�W%�Y%J<3]%!_%�_%`%�`%0a%�a%�8%�.313y33>3R?3�@3�A3C3WD3�E3�F3H3^I3�J3�K3!M3cN3�O3�P3)R3jS3�T3�U3-W3oX3�Y3�Z35\3v]3�^3�_39a3{b3�c3�d3Af3�g3�h3j3Mk3�l3�m3o3\p3�q3�r3(t3ku3�v3�w3/x3�y3�z3+|3�}3�~3�i%��3�3]k%��3,�3��3��3�3Ms%��3
�3
�3��3��3��3#�3V�%��3��3��3�3<�3��374>	4�
44�%�4I4��%�4S4�4�4P4�4.4��%�444�4 4E(4�)4
�%L+4�,4].4�/414�34�4464^84�94G;4&74�<43>4X?4�@4�A4�B41E4�F4H4�L4N4�O4�P4�&,&DR4Y&�V4X4U4[4�\4%^4c4�d4La4�l4Nn4Zt4�u4�w4�4��4�z4O�4�4��4I�4܀&m�&�&x�&פ4=�4�&t�&ݓ&��4��&�4��4�&C�4�4r�4߰4��4@�4a�&ڵ4��4�4��4K�&.�4��4п4U�4��4j�4�4��4��4��4��4;�4��4�4��4�4��4��4��4��4��4��4��4��4��4��4��4��4��4��4��4��4�4[�4��4��4Y�4��4!�4�4��49�4��4
�4U�4�4@�4��4�4\�4��4��4F5p5�55^5�5�5�	5�
5�5Q5:
5/55�5�55W5�5�55p5�5�5&5�55W 5�!5A#5�$5�%5�&5�'5�(5�)5�*5�+5�,5k-5T.5>/5'051525�35�55Q75�85�:5y<50>5@5�A5�C5kE57G5�H5�J5zL5:N5P5�Q5�S53U5�V5<X5�Y5�[50]5�^5�`5da5=b5c5�c5�d5�e5cf5>g5h5�i5lk5m5n56p5�q5�s5>u5�v5;x5�y5�z56|5�}5�~5�5r�5Ȃ5�5��5��5l�5��5)�5��5�5ؑ5S�5˘5B�5t�5�5S�5��5*�5U�5|�5��5o�5��5>�&B�&g�&�&Z�5��5��5"�5��&A�&��&~�&��5Y�5��5��5�&�&��&��&��&P�&��"��"�"��"��"� �#�'f##�#x1�#-#]3�#�#>#]E#�#��":�"c�"��"{�"��"��"e�"��"uc"�JgL�#,T}[T#��"�#��"�f"F'#�'#s�)#�*#+,#�-#W/#0#1#�2#	4#�5#7#�8#�9#&;#w<#�=#��"��"_�"b�M�"��fvzx?#�zA#��B#D#�E#*G#8h"j"=k"sl"�m"�#�#���H#�#W!
%�#і
�D�%�I��(>*�+�,�.G/0�0�n"�P�o"�p"sq"wQ4r"1R�r"�U�VdI#3J#K#Mt"u"m�u"K�"�"��"x�"hv"�w"�x"�v"�y"�z"��".�"�"��"��"i{"��"��"D�"V�"�" |"~"!"�|"H�"H�"Q�"!�"��"��"��"S�"��"�"Q�"K�"�"��"��"��"��"�"��"��"6�"�"o�"ތ"��"�"��"H�"�"���"v�"Z�"��"rvБ"�"y�"c�"��"y�"��"�"S�" �"��"֔"f�"4�"
�"�"#�"ޖ"Q�"X�"��"��"��"�"�#�#j�"^�"��";�"��"��"��"~�"�#U##Ǣ"��"��"��"�"�"[�"(�"�#�#�#�"��"��"}#��"��"P�">#�"��"�#f�"��"e�"�	#C�"h
#X#8�"p�"��"+�"�"-�"��"��"@#.
#~a�"��"��"##��"��"m�"��"e�"6�"3�"��"�#A#7#�"y�"�"P #z��##���$#�ñ����Ҵ����s%#��S�n�Ի��2�Y���i�#��%#|�T���;����yW2T�(T�+T߿N�5QC�N��N
�Nn�N�NO��RZ�R�RSc�R�RSLS��R��R<�R�S�R��Rk	S@
S�RS[fW�gWxiW�SS�S�SlS%�R��R"�R"S�S��R��RQ�R��N��NSV6Q�S?Sh#SuBQ8'S{*Sn-S;0SkWWQfpW�<S�>S��TcQ>DSHS�LSuW8TS�WS3hR`[S�]S+}Q�_S��QR�Q�bS�jRbeS�gS(jS��O�QClS9mSxnS �O�pSTsS�uS��T�NW��T�S
�S��Se�S*�SI�Q}�Q5�S��SG�SL�S#�S�S֏S{�S8�SV�O�S��S��Q0�QQ�S��Q��Q�S@�Q�Q��Q^�QؖS��S��Sc�Sg�S��Q-�Q��S��S��SӭQK�S,�SРS)�Q�Q��SW�Q�Q<�S�ṢSеQ��QQ�Q��O@�O��O��O�S��S�SU�S��Qq�Q��O0�QG�S��S0�Si�S�QL�Qv�O��S�SϳS�S��SȺS��QʼS�Os�Q.�O��Q�Q��Q6�Q��Q@�SuR1�SD�S��S��S��Q�S�S��S9�S��S�QB�S��S��Sm�S��Q��SߍR��S�Q��S^�Sv�S��Q$RIRR�Rk	R�R0R;�S��S`�S�T�T�TT'"R�T�T�T�T�Tw/R�T�6R��P!T�"T�$T��N{�N6�N��N(yW�'TB(T4=�>U?�?�@XA�ADB�B2C�C D�DAF�F+G�G'H�H�HcI�IqJ�J�K�KmL�L�O�R�R`S�SzU4T�W5X�XY(Z�Z�\"]�]o^i[�[_�_Y`�`�avc{e��M]�Mkg�h�i�j�k�l
n�n�o�p�qsr�sztTu.v�vVw�w�xy�y�{�}�F����^�̇:����2�����_�̊4�������\�ȎM����;��s�C����3�(����m� ���P�<�R�G�z����������/�����Y�/����@�Ԫh�ǫ���O��P��v�R�/���-���h����U�\������u�ѹ��	J,9>"�>"�>"C?"�?"/@"~D�F�GpI�@"�J�KBNpO�P�@"�RnT�UoW�X�YGA"�Q�R�STT U�U�V�WRXY�Y�Z�[P\]�]�^�_N`a�a�b~cKde�e�f|gHhi�i�jzkFlm�m�nxoDpq�q�rvsFtu�u�v�wXxy�y�zG{�|�|I}�}�~sb�O�����Q�����M�����L�����K�c�}�]�����4�Ұ��X�0�������j�D����Һ����~�m��_���o��_��w��T�V�q�F�s�6�P���������������������������c�F�{�����1�'�t���1��������*�����9�C�������v������i�a���:�M�P�X�`����;-v�+	u
y��
�W'��a�w<���!�#�%�(�*M-m/�1�3X6�H�I<K{L�M�N�O�P�QdRvST�T�U�V�W�X�Y�8�9P:;w?�;�</=�=�>2@�@A�AAB�B1C�C�CkDE�EoFUG1H�Z~[K\"]�]�^e_+`�`)cze�g�i�k1n�p�rYunw�y�{8~̀�,�"�p�T����(�d�Z�����ǜ=�Ƞl�ʣ��̦o�M�ث|�ڮ��ܱ�]�ֵE��������4����O��K���"���*���c�����8���%��������s�U�8��������������j�U�?�I�S�]�g�r�}��������������������������
��!�,�7�����,��y�!��o�b�U�H�?����C����G��@��!�	e
�
�
x�m�e[w�~���tG�����u ^!B"&#$�$�%�&�'�(�)�*,-&.5/�/�/�0-1�1y2!3�3q45�5o67�7r89�9w:<�=Y?�@�B<D�EG�GuH�HiI�IaJ�JWK:LMN�N�O�P�Q�R�SUV1WHX]Y4Z[�[�\�]b^3_`�`�atb�c�d�e�fh<iej�k�l�mo4pNqir�s�t�u�v�wAx�x�ygz{5|M}d~{����؂�4�b�6��߈����]�'������Q��ؐy�����ޖ}����0���I���D��Z��U�Ъ��� ���5����S����b���k��4�ƼR�������<�\�}���D�����d����t�P�(���������T�u����d����Q�����<����!�3�C�����������="^&T*c.,296�7�8�9�:�;ű��Y�#������M�����v�A��ռ��i�4������]�'�������Q������{�E������n�9������a�,�������a�/������������8���_����������X���H���4���������������s���g���S���?�7�.��
��������������-��)
y
�r�k!�#�%A&�&8')�)D*�*.+�+�,�-b.2_2�2;4t5�5�6y7Q8)9�9�:�;�<3=�=?>�>-?�?-@�@DA�A7B�B�CD�DE�E,F�F
GiGqH�H&I�I�I:J�K
MvN�OzPQ�QIR�R~S�TgV�WOY�Z7\�]�^l_L`,a
b�b�c�d�e�fwg_hgiojwkl�m�n�o�p�q�r�s�t�u�v�w�x�y�z�{}
~�r�DŽ�����c�ӆC����}��K�����z�H�����P���4������=����Ґ<���C���>���>���<���0���5���8���,���>���?���[�����<���0���5���8����������3�v�
�ȥ2���9���-��� ���-�Ȫb�������#���ί��x�N�������V�$�C�c���������/�V�}����������-�F�^����~�3�������������	��J�v�������s�E��������N������p�*���I���(���\���r������~��������>�J�[�s%�|	�F�`��!@^}��)"v%�(,]/�2�5B9�<�?!C1E?G�G�H1I�I;J�JFK�KRL�LDM�M9N�N1O�OP�P�PnQ�<}f~�����c�����D����>���D��Z�͊@�ԋa��X�I�Ҏ)�Ǐ|�)�ؑ��:��I�������w�ۖL�ٗ>�*��������p�̝&����G�����#���-�{�ժ'�}�׫)��٬+���c�@�ݯz�~^!�`!Wb!�B
�c!�E
MF
�F
ce!g!i!�i!�k!Pl!�n!o!q!�q!�r!�s!zt!Q
�Q
'R
�R
MT
aV
X
�Y
�[
?�M�]
�`
�c
�f
�i
�l
�o
�r
�u
�v
]�!7y
K{
�|
�~
7�
܁
��
&�
��
4�
��!<�!6�!ˆ
*�
�
C�
��
�
Ǎ!/�!��!�!J�!��!�!s�!֐!9�!��!��!\�!��!�!�!�!A�!��!+�!��!�!��!ז!8�!��!��!a�!Ę!'�!��!�!L�!��!�!o�!Л!1�!��!�!|�!�!i�!ў!(�!��!�!O�!��!�!x�!ۡ!<�!��!��!_�!��!!�!��!�!X�!ͥ!C�!��!"�!y�!ڧ!=�!��!�!f�!ɩ!,�!��!�!O�!��!�!r�!Ӭ!4�!��!�!��!�!s�!ʯ!+�!��!�!T�!��!�!}�!޲!?�!��!�!b�!ô!$�!��!��!o�!�!\�!ķ!�!|�!߸!B�!��!�!k�!κ!/�!��!�!R�!��!�!u�!ֽ!K�!��!6�!��!�!l�!�!0�!��!��!Y�!��!�!��!��!B�!��!�!e�!��!'�!��!�!��!��!f�!��!�!��!��!G�!��!
�!p�!��!2�!��!��!U�!��!�!x�!��!b�!��!O�!��
��!��!��
x�
��
e�!�!��!
�!��
��
��!�!p�!�!4�!��!��!]�!��!#�!��!�!F"�""i"�"+"�""�""j"�"""�"�"K"�""t"�"6"�"�"Y	"�	"
"|
"�
"f"�"S"�"
"s
"�
"9"�"�"b"�"&"�"�"I"�""l"�"B"�"-"�""c"�"'"�"�"P"�""w"�"9"�"�"\"�""�""~"�"]"�""x"�">"�" "g "� ")!"�!"�!"L""�""#"o#"�#"Y$"�$"F%"�%"&"f&"�&",'"�'"�'"U("�(")"z)"�)"<*"�*"�*"_+"�+"5,"�," -"�-"�-"V."�."/"}/"�/"C0"�0"	1"j1"�1",2"�2"�2"O3"�3"4"�4"�4"q5"�5"P6"�6"7"k7"�7"18"�8"�8"Z9"�9":"}:"�:"?;"�;"<"b<"�<"L="�="O�
�����M&��n����Q���W���]�����.���`�����-�O�]�k�����5�V�c�p�����.�K�T�]������4�<�D�����+�R�]�h����S�{�����Q��  ]  � f
 �  w � �   S d a ^ � � + M �! �# �% k' a( W) �+ �- �/ y1 n2 c3 �4 �5 �6 �7 �8 r9 �; �= @ B (C AD �F �H �J �L �M O cO �O P �P BQ �Q �R 3S �S ]T U �U @V �V �W �W �X FY �Y �Z d[ \ �\ �] I^ _ �_ t` ,a �a �b Rc d �d �e :f �f �g [h 
i �i hj k �k ~l 8m �m �n eo p �p �q Rr s �s �t >u �u �v lw %x �x �y Vz { �{ �| D} �} �~ l $� ۀ �� L� � �� z� 3� � �� ^� � Ј �� @� �� �� q� ,� � �� [� � ѐ �� F� � �� z� 7� � �� l� � �� �� g� ٙ K� �� 2� �� � �� � w� � ]� О C� � �� P� �� �� [� ʣ 9� �� � �� �� i� ݦ Q� ŧ 9� �� "� �� � �� �� k� � ɬ x� '� ծ �� 4� � �� G� �� �� Q� �� �� W� � �� a� � �� m� � ɻ w� %� ӽ �� -� ݿ �� =� � �� K� �� �� [� � �� i� � �� � 1� �� �� � A� �� �� �� � �� �� � G� g� �� �� +� ~� �� �� �� Y� �� �� 	� $� ?� �� H� �� �� � 1� � <� �� � !%!!�!	!�!�!	!�!v!!�!�!�!_!�!�! !!!6"!�#!�$!T&!�'!*!3,![.!x0!�1!�2!#5!=7!f9!�;!�<!�=!�>!@!DA!WB!VC!UD!�F!I!HK!rM!�N!�O!{R!�T!�V!#Y!VZ!�[!�[!<\!�\!�\!:]!�]!�]!@^!�C
D�DE�EF�F8G�GFH�H[I�IrJ�JrK�K{L�LXM�M6N�NLO�O,P�P6Q�QBR�R)S�S�S;T�T!U�U.V�V�VoW�W�X�XsY�Y�Z[�[�IfJ)K�K�LsM7N�N�O�PCQR�R�SQTU�U�V_W"X�X�YkZ/[�[�\y]<^�^�_�`Ja
b�b�cWde�e�fdg'h�h�ivj=kl�l�m[npEr�M~t�tu�u�uBv�vSy|�~z�0����X��Б��H��C�Z���{�W�1������(���4����*�ӧg�������F���޲-�z�ż�[�����<������������������G�����]����H���g�����>���������5���M�����e�F�'����#�����������y�vPs�V
�L�D�6e�avQh�U& � �!�"x#Y$?%�%&�&'�'�'()�)�)v* +�+�,1-�-�.�.q/�/b0�0M1�1;2�23v34�45q5�5^6�6h7�7n8�8p9�9x:�:Z;<�<=�=>g?�@9B�CEmF�G=I�JLrM�N>P�QSqT�UWqX�YkZ[�[e\H]+^_�_�`�a�b�cjd>ef!gh�h�i�jk�k&l�l,m�m.n�n6o�op�pq�qr�rKst�tzu3v�v�w_xy�yczK{|�|j}~�~�[��ہ��W��ل��5�$����X�
�Ɗ�>�����k�"����B��ђ��?�����g�ə,���S��y�
���
�{��U�å/���u�O�(��۬����w�X�9������m��F�������������b�����$���Z���#�����ֺ��P�E�F�G�H�I�K�M�N�O�P�Q�S�U�V�W�X�Y�[�]�^�_�`�a�c�)��������W�W�-���-�5�H�H�	U
�
u�
���J�n�)�I�&��>�; &!"K#�$�%�&\(�)z*+�,A.1/�0k2�23/5�6�7�8�9#;}<�=�>"?�?\@�@�C�DmE<F
G�G�HnI6J�J�K�LSMkN�O�P�Q�R�SU&VFWfX�Y�Z�[�\�]�^�_a�albc�cwd%e3fBgPh^imj{k�l�m�np�p�qqr=st�t�uWvw�w�x]yz�{!}�~������ ���'�v���������o���(�������S�����U����)����L�դX���Ψ����,�D������:�^�������M�����e��ɼz�%���#�i�����;������Q����$+	
���ih�B)�*"�$�&65�+.n0�24A�7:j<�>)\�\Q]�]y^_�_9`�`ea�a�b)c�cQd�dyef�f9g�geh�h�i)j�jQk�kylm�m9n�neo�o�p)q�qUr�r�st�tKu�u�vw�wYx�x�yz�z{�{|�|'}�}5~�~K�_��u����������!������[�߇q�����
���1�‹[����&���D��~����Z�����4�Ҕn����@�֗f��������S�������2���A�˟U��p���w������w�
���;�Ϧc�����G����s�ݪi�����
���%���=�ӯi����4�ʲ`�����������(���.�Ƹ^�����(���U��m����9�Ͽ`�����)���Z��������E���r����3���h����5���e�����/���X���m���{�������C���y����D���[�����-���X�����!���R�������6���c�����$���Y�����&���L���w����@���k����5���c��������I���t����5��g�����,���D��{����7��\������!�7�X�y��-�>	�	R
�
k��
�
$�9���"�-�L�s�8��\��h�Z�N�� @!�!�"4#�#�$&%�%s&'�'f()�)Y*+�+),�,Q-�-v./�/'0�0H1�1}23�3L4�4|56�6?7�7l8�8�9#:�:H;�;f<�<=>�>$?�?Q@�@}AB�B<C�C`D�D�EF�FDG�GmH�H�IJ�J?K�K\L�L�M+N�N`O�O�P'Q�QTR�R�ST�T<U�UaV�V�WX�X3Y�YLZ�Ze[�[v\]�]9^�^f_�_�`!a�aFb�bkc�c�d"e�eTf�f�gh�hPi�i�jk�kDl�lXm�mtno�o>p�p�sjq�q�r's�vOt�t{uv�y>w�wnxy�|7z�z_{�{��ӹ��N����������������3�$���t�н����,D0k�l�mioJp�p$q�q�qlr�rf����L����[���ei6���Y�1�	��Z����	1�û�}�A"�B"wC"�D"�E"RG"�H"	J"bK"�L"WM"�N"�O"?Q"�R"�S"YU"�n�o�p�q.
�
��ώ��	�2��<M�@Mz�1����ø7�P�϶��[��|���^�t�1�����������������S�A����z�����Fs������C��tNu��M���`���H���x�����L������G�����1���{�V��U(?��"R�=�V"�W"�X"]Y"�Z"@\"�]"�^"W`"c�I�G�1��޺��9� �Ͽ�^�o�����WJ��P�'�������=�
�0B���9��!���"�#��9����.���-6_7�8�9��.�z�b��D���N#������n���0�M�e���9�������d;)�LSY�Z�[;\I]�#"^�_�a�c�e�g�$|i^kbm#nc%4&�qLz�L*�L�L�L�L9�L�DM�FM�EM�GMvHMdIM�L�MNMAM`M�MTJM�KMKM�LM�MM�NMHM�MM�M�M�	M�OM�PM(PM�QM�RM�SMU
M�
M�M�M�
M�MjTM�UMUM�VM�WM�XM�M6M�M�M�M%M�YM[M2ZM�[M�\M�]M�M�M.M'M:MbM�^M4`MW_MaM�aM�bMM�M�MtM�M�M�cMUeMpdMCfM,gMhMyMR Mg"M+!M�#M%MiM�jM�iMlM!mM8nM�%Mz&MW(M7'M|)M�*MQoMqMpMrMsM�sMu+M,,M�-M�,M/MW0M�tM�vM�uM�wM�xM�yM1M�1M�3M�2M�4M96M{zME|ME{MN}MR~MWM�6M�7M�9Mk8M�:M�;M^�M�M�M�M
�M�M�$s%R&�&(�)�*�+�Z�[�\ ^�^�_t`a(�؉J���0��a"�b"���a��{��b�c�d�e�f�g"iYjU-U.U/U0U1V2W3X4�@	�	�
#Y5�5�6�7Q89�"�":R;i<�>�?@�@߿N�5QC�N��N
�Nn�N�NO��N��NV6Q�S?Sh#SuBQ8'S{*Sn-S;0S2@WWQ�DW�<S�>S��TcQ>DSHS�LS�HW8TS�WS3hR`[S�]S+}Q�KW��QR�Q�jRbeS�gS(jS��O�Q>�Q9mSxnS �O�pSTsS�uS��T�NW��T�S
�S��Se�S*�SI�Q}�Q�QW��QG�S#�S�S֏S{�S8�SV�O�S��S��Q0�QVSW��Q��Q@�Q�Q��Q^�QUW��S��Sc�Sg�S��Q-�Q��SӭQK�S,�SРS)�Q�Q��SW�Q�Q<�S�ṢSеQ��QQ�Q��O@�O��O��O�S��S�SU�S��Qq�Q��O0�Q��O�VW�QL�Qv�O�XW�Q+ZW��Q��Q��O�Os�Q.�O��Q�Q��Q6�Q��Q@�SuR1�SD�S�[W��S��Q�S�S��S�_W�QB�S��S��Sm�S��Q��SߍR��S�Q��S^�Sv�S��Q$RIRR�Rk	R�R0R;�S��S`�S�T�T'"R�T�T�T�T�Tw/R�bW�6R��P!T�"T�$T��N{�N6�N��N/81%&�&�'](1)�*�+t,@-�..�/I01��L"^/��L��L�L��L�7��ӹ��N����������������3�$���t�н����f����L����[���ei6���Y�1�	��Z����	1�û�}�A"�B"wC"�D"�E"RG"�H"	J"bK"�L"WM"�N"�O"?Q"�R"�S"YU"�n�o�p�q.
�
��ώ��	�2�1����ø7�P�϶��[��|���^�t�1�����������������S�A����z�����Fs������C����M���`���H���x�����L������G�����1���{�V��U(?��"R�=�V"�W"�X"]Y"�Z"@\"�]"�^"W`"c�I�G�1��޺�oL�pL �Ͽ�^�o�����WJ��P�'�������=�
�0B���9��!���"�#��9����.���-6_7�8�9��.�z�b�����n���0�M�e���9�������d;)�LSY�Z�[;\I]�#"^�_�a�c�e�g�$|i^kbm#nc%4&�qLb>�sLuLktL�uL��L1vL�vL`wL�wL yL�xL�yLq�LTzL�zL�{L|LI}L�|L�}L�L}~LL�LC�Lr�LڀL�L��L��L<�LكLH�Lw�L��L�LA�L��L��Lz�L
�L}8�7%9h:�9;��Ll�L��L
�LM�LM�L�L��L,�LƈL�C+CjD�;E�Eb�LCF��L�L��L��L��LE�LՌLl�L��L �L��L��L��LL�LސLw�L�L-�L��LƓL!�LY�L�L��L�L:�L��LӗL��Lf�L��L��LS�Lz�L��L�L8�L��L��Li�L��L�@�?(AcB�AC��L �LU�L��L��L0�L��L(�LȝL^�L�K�J#L�C�LRM��L�M��L��L#�L\�L��L��L��L,�L��L��L\�L��Lo�L4�LΦLo�L�L=�L��LީL�Ly�L�L��LK�L��L�L#�L��L��LX�L��LR�L��L��L*�L_�L��L��L��L7�L��L��L0�L{�L��L&�L��L��LձL2�L}�Lt�L�L��Lh�L�LG�L��L�L�L��L,�LҸL9Rn�L��L��L�L��L��L!�L��L5�LL�L��LݾLQ�Lh�L�L��L
�L!�L��L��L��L=�L��LX�L��L��Lj�L��Ls�L�L��L-�L�L�L��L��L��L7�LQ�L��Li�L�K`K�L�M)MYN��L��L��LF�Lq�L��L�L��L,�L��L3W�V�W�NYX�XJ�L�$s%R&�&(�)�*�+�Z�[�\ ^�^�_t`a(�؉J���0��a"�b"���a��{��b�c�d�e�f�g"iYjU-U.U/U0U1V2W3X4�@	�	�
#Y5�5�6�7Q89�"�":R;i<�>�?@�@d�K�K�KL�L�L�L�L�L�L� L$L�&L�)L�,L{/L 2L5L�7L��Ku:L�>Lr@L:BLGLL	L��K\
LGL�L�L�IL�MLM�K��K��K6OL��KCL�TL��K�K�gL��K��KY�K�K�K�L�UL8WL�YL�_L|`Lr�Kj�K!�K��K��K��K��KS�K��K��K�K��KQ�Kk�KI�K��K��KG�KO�KQ�K�K��K��KU�K
�K'�K��K	�K��Kj�Kk�K{�KF�KE�K��K��K��K��K��K[�K�K��Kv�Kx�K��KP�K��K�K��K��K��K��K��KI�KH�K\�K)�K�hL�iL kL>lL|mL�nL��KS�K�K��K�K�K�K
�K�aL�bL�dL+gL� ]3�>.n?.@.}[�@.A.�G.]H.�;.^<.�A.AB.�W!
%�-.�..9/.c0.�1.�2.�3.5.,6.Q7.z8.�9.�:.�d=.�>.�B.F.�F.G.|�N߿N��N
�NO��RZ�R�R<hU,jU�kUxAV>BV�nU�pU<�R�S�R��Rk	S@
S�R&CV%DV�sU�tUdvUwEV�wUS�S�S�yUlS%�R��R"�R^zU�{UK}U�SS#SS�StS��N��NS�FVKHV�IVNVOVt)OSV{*S�2O�VVJYVZ^V_aV�eV�gVjV�lV>DS�nV5�T�sV��T�vVozV*hO�}V�V�V�V̆V��V)�V\�V��T��V�V��V��Oj�Tv�T{�T}�T>�Qq�O��V �OړO��T��O�V۠V8�Vc�O
�S�T��TR�T��O>�T}�Q��V�VG�S8�V��T֏S�V8�SV�O�S��S��Q0�Q��V��V*�V��V��V��V@�Q�Q��Q^�Q{�V��S��Sc�SI�V��Q-�Q��S��S��SӭQK�S,�SРS)�Q�Q��SW�Q�Q<�S��ṾSеQ��Ql�Tn�V��O@�O��O��O�S��S?�VU�S��Q��Vm�T̿V��O0�QG�S��VV�U�QL�Qv�O�V�SV�V�Vg�S%�SQU��V�V�O��Vs�Q.�O��Q�Q$U�U��OY�Ol�V��V(�V'�V@�V,�Vh�V��V)�V��Vy�V
�V<P��S��Vd�V��V_�VB�S��S�V��V�V��V��V�W�W�W�W*U�GPZWNW[W�W1W�W�#WO?U�&W�*W-W@1WJU	NU4W\5W�RU�Ta7W�Tw/R:W�`U��P!T{bU�=W�$T��N6�N��N�&T�'TB(T�(��(��(�@XA�ADB�B2C�C D��(AF�F+G�G'H�H�HcI�IqJ�J�K�KmLt�(Z�(�R�R`S�S�)T�()e)�)5)�))k)�)7)�)�)L)))#)))�)@)p)�)�)�))_ )!)R")W#)$)|%)�&)�')�()�))�+)
.)M0)�2)G5)�^�̇:����V:)����_�̊4�������7)\�Ȏq<)�<)<=)�=)
>)u>)�>)A?)�?)OB)E)�G)�J)JL)�L)�M)zN)�N)�O)�P)�Q)�R)�S)�T)�U)�V)�W)�X)�Y)�[)/��])�^)_)�_)6`)a)�a)Eb)�b)9c)�c)8d)�d)Be)�e)=f)�f)5g)�g)0h)�h) i)�i)	j)j)�u�ѹ2k)�;,9>"�>"<<,�<,T=,�=,l>,�>,?,�?,�@,�B,HD,|E,�F,H,bI,�I,BK,�L,ZN,�O,�P,�ZJ�(:�(&�(��(��(��(��(��(��(��(��(��(��(�(^t+v+�w+)y+�z+�|+~+�+$�+ʂ+q�+Ʉ+9�+��+�+��+�+��+�+H�+ш+6�+��+�+c�+�+p�+�+~�+�+��+b�+�+O�+��+8�+Ր+��+F�+�+��+\�+��+��+0�+Ӗ+��+I�+*�+��+��+R�+Ú+��++�+ޡ+��+j�+C�+�+��+�+��+6�+¿+V�+�p'�q'�r'�s'gt'�t'9u'�u'v'0w'Hx'y':z'�z'�{'l|'�}'~~':'<�'>�'@�'C�'F�'H�'k�'��'��'�'ϊ'
�'�'��'ޏ'Ԑ'"�'�'A�'��'��'��'��'Й'��' �'H�'U�'��'.�'a�'�'
�'��'7�'��'�'C�'έ'�'g�'�'m�'ڴ'�'��'��'�'��'��'h�'��'�'#�'��'5�'|�'��'��'�'�'�'��'j�'s�'[�'"�'�'��'��'��'h�'X�'>�'��'q�'��'��'��'|�'[�'��'m�'H�'\�'e�'��' (�(�(
('(?(_(r(�	(�
(�(��'�'��'��'S�'�'#�'��'��'j�'N�'�'��'t�'M�'=�'h�'��'I(|(o(�(�(((�(�
({(-(�([(�(k(X(E((�(�(�(k (@"(�#(�%(3'()(+(�,(�.(50(2(�3(m5({7(58(9(�9(�:(�;(X<(:=(>(�>(�?(Y@( A(�A(�B(gC(6D(E(�E(�F(qG(AH(I(J(K(L(#M(,N(O(�O(�P(�Q(XR(/S(T(�T(�V(lX(5Z(�[(�](�_(Ya(�a(Qb(�b(Gc(�c(Ad(5/�/�d(�e(\f(+g(�g(�h(�i(gj(4k(
l(�l(�m(�n(`o(7p(q(�q(�s(ru(;w(y(�z(�|(_~((�(��( �(��(�(��(�(��(�(��(�(��(�(��(�(��(׈(��(��(|�(^�(!�()�(-�(0�(9�(>�(B�((�(�(J�(��(��(ӥ(��(�(X�(��(��(�(׳(�(q�(��(�(��(��(
�(z�(��(��(�(��(*�(��(l�(
�(��(O�(��(x�(�(��(�(��(�(��(#�(��(�(u�(��(d�(��(q�(	�(��(4�(��(h�(��*�*U�*e�*q�*
�*��*<�*թ*o�*	�*9�*j�*��*P�*�*��*o�*%�*��*b�*��*p�*��*�*�*��*�*��*%�*��*3�*��*I�*��*_�*��*w�*�*��*�*��*0�*��*2�*��* �*��*2�*��*D�*��*X�*��*b�*��*l�*��*x�*��*��*	�*��*�*��*!�*��*3�*��*F�*��*Z�*��*m�*��*�*�*f�*��*8�*��*�*q�*��*M�*��*-�*��*��*i�*��*G�*��*M�*��*S�*��*[�*��*a�*��*d�*��*d�*��*e�*��*_�*��*Q�*��*g�*��*s�*�*u�*��*x�*��*{�*��*}�*�*��*�*��*�*��*"�*��*,�*�*�*�+�+b+;++�+2+{+�+
+W+�+�
+4+�+�++M+k+6'8��'<
'�'E'�'~'K'�'i'�'�'�'}''#'�''�'
'�'�'p'�'Z';')'' '~ '� 't!'�!'f"'�"'T#'�#'L$'T%'U&'Q''R('�$'N)'>*'�*'@+'A,'=-'>.';/'&0'�0'(1')2'%3'&4'"5'C6'`7'�7'28'�8'9'�9'
:'r:';'~;'�;'�<'�<'f='�='^>'�>'V?'�?'J@'�@'@A'�A'B'vB'�B'LC'�C'D'zD'�D'XE'�E'9F'�F'�F'[G'�G'iH'�H'UI'.J'�J'K'VK'�K'LL'�L'�L'�M'�M'eN'�N'�O'�O'^P'�P'#Q'�Q'�Q'`R'�R'=S'�S'�S'^T'�T'4U'�U'!V'�V'�V'bW'�W'fX'�X'ZY'�Y':Z'�Z'$['�[':\'�\']'s]'�]'#^'�^'_'�_'`'�`'a'ba'�a'�b'~c'sd'�d'e'me'�e'=f'�f'g'kg'�g'Ch'�h'@i'�i'.j'�j'k'�k'�k'cl'�l'Tm'�m'`n'�n'eo'�o'cp'�+�++�+�+_+�+�+)+�+�+�+�+P+�+S +� +=!+�!+#"+�"+#+v#+S$+=%+&&+'+�'+�'+t(+�(+^)+�)+D*+�*+4++4,+I-+Y.+n/+�++~0+�1+�1+|2+�3+�4+�5+�6+�7+C8+�8+�9+�:+�;+
=+v=+�=+O>+�>+7?+�?+
@+'A+@B+�B+0C+�C+�C+�D+�D+NE+�E+>F+�F+.G+�G+�G+vH+�H+:I+�I+�I+\J+�J+.K+�K+L+�L+�L+kM+�M+{N+�N+9O+�O+P+P+�P+WQ+�Q+0R+�R+8S+�S+�S+UT+�T+8U+�U+$V+�V+�V+LW+�W+X+�X+�X+hY+�Y+4Z+�Z+0[+�[+\+�\+�\+`]+�]+t^+�^+O_+�_+`+e`+�`+5a+�a+b+�b+?c+�c+d+�d+�e+�e+0f+�f+�f+Ig+�g+h+�h+}i+�i+�j+wk+�k+cl+�l+;m+�m+n+�n+	o+�o+�o+]p+�p+]q+�q+er+�r+Ws+�s+��&�&�d�&��&���&h�&�&R�&�&}�&�&~�&�&y�&�&��&Y�&8�&
�&�&�'�'>�*������'�'U'�'
'o'�'#�-�{�ժ'�}�׫)��٬+�1'c'h'm'g	'
'�
'��+��+��+i�+/�+(�+��+x�+o�+6�+��+��+��+��+;�+��+0�+��+E�+��+<�+��+��+�+V�+��+��+}�+(�+��+��+{�+)�+��+8�+��+��+~�+O�+;�+(�+{�+��+��+��+�+1�+��+�+�+�+��+?�+��+�+��+i�+�+�+��+��+R�+Z,,X,�,b,�,,�,N,,�,`,,e,�,9,�,,�,�,?,�,,d,�,,q,�,,|,��!��!�,-,�,,q,�,",�,,r,�,>,�,,k,�,<,�,;,�,J,�,�,�,3,�,�,< ,� ,� ,M!,�!,",Q",�",�",K#,�!k�!��!�!g�!��!�!s�!�#,$,l$,�$,H%,�%,�(,j+,1,�6,99,�k)�l)5m)�m)�n)3o)�o)�p)V�K�K��KW�K�K��KX�K�K�q)1q)'r)s)ht)�u)w)mx)�y){)r|)�})O~)H)�)Հ)��)��)8�)�)ń)h�)3�)��)d�)�)��)M�)��)��)2�)��)�)�)b�)�)��)O�)՟)~�)�)�)��)��)O�)R�)�)�)��)��)f�)A�)��)��)��)��)P�)C�)4�)��)��)I�):�)��)��)O�)��)��)'�)��)<�)��)n�)�)�)"�)��)V�)��)i�)!�)��),�)��)��)B�)�)��)��)y�)U�)�)T�)��)�)�)�)9*�*�*C*w*�**�*�	*b
*!*�*�*�
*�*�*{*7*�***�*�*d*$*�*�*�*�*�**�*X*H*B* *!*"*\#*�#*�$*)%*�%*Q&*�&*{'*(*�(***P+*Y,*g.*N/*D0*>1*=2*�2*�3*�4*�6*+9*Z;*z=*F?*�@*yB*D*�E*UG*I*�J*SL*�M*�O*Q*�R*YT*V*�W*�Y*G[*%]*�^*�`*�b*d*:f*.h*�i*�k*Lm*@o*�p*�r*^t*&v*�w*Ry*�z*�|*~*�*%�*�*o�*�*��*S�*ʊ*d�*ۍ*�*��*}�*9�*@�*��*ۚ*��&@�&��&�&��&��&[�&��&Q�&��&2�&��&�&��&��&b�&��&0�&��&�&q�&��&:�&��&�&y�&��&?�&��&.�&��&�&��&�&��&�&��&	�&��&�&��&�&��&�&f�&��&7�&��&�&c�&��&b�&��&c�&��&`�&��#�#<�#��#~tn�#l�#L�#;�#$�#
�#��#��#��#��#�C�Z�����#%�#{�#��#�#k�#��#
�#Y�#��#��#K�#^�#��m�#�#z�#�#��#r�#
�#��#L�#��#\�#�#i�#����#���#�#+�#=�#��#4�#y�#�#+�#��#�$$0$�$�
$�$�$�$�$�$�$j$�$�!$/$$�&$&)$~+$.$�0$?3$�5$n8$b$;$=$?$�A$UF$�H$UK$�M$�O$�R$GU$�W$�C$]Z$�\$�^$a$c$Qe$�g$�i$-l$)n$(o$p$q$r$s$t$u$�u$�v$�w$�x$_y$^z$>{$|$�|$�}$�~$�$��$��$��$%�$vƃ$�$o�$��$��$��$��$��$�$Z�$͍$J�$M�$N�$O�$ʑ$G�$Ȓ$1�$�$��$K�$��$�$h�$�$��$;�$ԙ$m�$�$��$:�$6\�$��$avl�$QhP�$"�$�$ܦ$��$��$Y�$,�$�$��$�$��$��$v�$\�$A�$±$��$�$
�$��$��$d�$ݶ$ķ$��$��$h�$?�$'�$
�$�$s�$Q�$��$��$�<;�$�$��$Y�$�$��$��$D�$�$��$��$M�$�$��$��$4�$��$��$x�$3�$��$e�$��$��$y�$H�$��$��$�$7�$g�$��$��$%�$5�$n�$d�$��$�$�$Q�$T�$;�$#�$�$�$��$��$�%i%�%�%8%2%�%�%�%%"%@	%[
%h%u%�
%�%�%�%�%�%�%�%�%�%�%�%%/%:%E%a%{%� %~!%�"%`#%�$%v%%�&%�'%�(%�)%�*%�+%�,%�-%�.%0%1%�1%
3%�3%�4%�5%7%8%�A%E%4H%���uK%���L%0P%,R%�S%�U%�W%�Y%N[%]%!_%�_%`%�`%0a%�a%�8%|9%�:%<%o=%�>%K@%6b%c%�c%5e%f%g%)h%Fi%�i%�j%�l%�m%Nn%]k%
o%�o%�p%bq%
r%�r%�t%�u%qv%Ms%7w%rx%Oy%,z%{%�{%�|%�}%�~%�%N�%+�%��%6�%��%W�%��%�%f�%s�%�%��%�%��%�%��%�%�%�%��%R�%)�%՘%�%ؚ%��%C�%��%��%7�%��%�%.�%��% �%0�%��%��%V�%�%M�%/�%�%�%��%\�%E�%
�%��%��%��%"�%C�%��%e�%Թ%�%��%`�%��%Z�%.�%��%��%w�%V�%޾%�%^�%��%��%��%��%<�%=�%z�%/�%��%�%��%�%��%"�%��%��%��%�%N�%p�%��%t�%��%�%��%��%��%
�%��%o�%��%��%��%��%��%��%��%��%��%�%��%
�%K�%*�%�%�%�%�&�&�&�&�&�&&�&T	&-
&J&#&
&&g&Z&�&,&�&Y&&�&G&&�&�&Q&
&�&�&&&�!&�"&[#&�&'$&�%&�&&t'&^(& )&�)&^+&�,&�-&z.&]/&�0&y2&04&5&�6&�8&�1&N:&;&�;&[?&C@&A&�B&�C&�E&�G&kH&I&�I&�J&�K&�L&M&'N&�O&�P&�R&�T&rV&JW&=Y&0[&^\&B^&�<&u=&&`&�a&�b&�c&nd&Me&�e&�f&�g&0l&n&rh&Qj&�s&�u&�o&�q&jw&y&�y&{&�{&�|&�}&E~&)&�&1x&܀&m�&�&Š&�&��&S�&x�&�&��&��&�&t�&ݓ&G�&��&�&��&�&�&��&�&s�&a�&ݤ&a�&V�&�&p�&�&K�&��&��&��&ʲ&ɴ&�&V�&��&��&�&ߺ&ڻ&Ҽ&Ͻ&Ӿ&ڿ&�&:�&N�&m�&��&_�&)�&�&L�&>�&B�&g�&�&��&A�&��&~�&�&�&��&��&��&P�&1�K6�Ky!��8�U�����{"�$[%�&u(�)b-�.0�6E9:<�=�?zB,D�FH�I$N*P2Q�Q
RVr]�dei8k�kUl�lm��n\�f�Ͳ��l��b����s�y�C����z��9��#�n�o�p�q�r>s8t�t#1u#�u#mv#w#�w#��׌!�T���;x#f|#��#y�>�
��I�#Ѕ#W�#߆#l�#>�#��#7�P�϶ʷѸ׹H���Z�1�?��������H�����������������9���������r�����r����u(x�{�}M~�~}�F�v��#����D��z�ۇ�����O�����`�'	�
�x	�
u��~�K#5L#*Y��Gp�M#WJ��u}�=�zg ����ߏ��+#�&��k�e��T���1>3(4$5-6_7�8�9�:�;@C�A�DN#�N#P#�K�E<G[I�JLAMaN�OF�KxU9�������d;�~o��/�����D�G�#�#�P#�Q#��#͟#T#�R#+�#�N�#rU#!W#�W#=V#x�#�#��K<�K
Z#�X#�#̩KX\#3[#Ť#��#��#�]#�^#6�#��#Sa#�_#
�#S�#�#��#�b#D�#��#a�#T�#�#�#�c# f#^g#�d#�#�#U�#�#��#~�K=�#�h#�k#"j#��#��#�K�n#m#��#?p#rq#w�##�#
�#�xQy�z�
8r#�r#}{s#t#L������P��#��#��#�#՗#Ƙ#o�#�{�"�˃o���Ǣѣo�٥P�0�#u�#��#��������c����c�#/�#�������>�������"����������F���S߿N�5QC�N��N
�Nn�N�NO��N��N�>QuBQuEQ�HQWQb^Q�:V>V�VtV�KT�jOjV�V$�Q#�QI�Q}�Q��UxV�V0�Qq�Q��O0�Q
=V*�U�QL�Qv�O�Q��Q��Q��O�Os�Q.�OcV�Q��Q6�Q
�U\>V{ V��Q�"V&VI*V-V��Q5%U�1V'"R�,RD6VwP/Q/�Q/R/�R/0S/�S/VT/�T/|U/V/�V/W/�W/3X/�X/�Z/.[/�.KY/�Y/.�/�[/I0�A��oA�A"^/���	A4
A�
Ax�C��Ch�C���C5�.��.X�.�.z�.�.|�.�.��.?�.�.p�.U�C��CW�Kf�C�K��K^�K�K�CE�C�/�C3/$��/j/\�C/@��/�Cf�C��K0�K�K��K��C�C��CO�@�C\�C��@!D$D�D����tD6��DDJDAD�	D��CZ�CS�C��C��C��FW�F��FB�F-�F��Fp�F�FeAD�C��C;�C��C+�C��CV�C�C��Cu�C1�CQ�.3�C2�C��CM�C��C�.>�C��C?�C��.��C��KU�.8�.|�CN�C���C��C�@1���C�@y���
D��@GD�D>
Dt�C�
D�D��D��F�F��FE�F��FѡCe�Cl�C�CӣC����C�T.��W@�Cs�C��Cw�CEW.�C~�CߧC@�C��C�C��C��Cg�C��C �C��CݫCV�CƬC<�C��C4�C��C�Cb�CϯC<�C��C	�Cm�CٱCN�C��C�Cx�CDD�(�KxD)DHD�DճC��C>�C��Cj�������G�^�Cd*/u8K
;K�=K�>K�?K�AKBK(CK�CK$�C��CU�C��C��C�C��CN�C��CEK�EK�FKvGK�HKEJK�JK��C.�C��C�KKv�C��Co�C�C��C��Ct�CB�C��C��C�KK_�@MKo�@��@(�@�@݃@��@�MK<�@�NK�PK�OK�QK�RK�K�SKFA;AOAaTK��KDUK�VK�UK�WKYK|�K�YKT!A�[K�ZK�\K�]K	�@�^Kj�@�`K�_K�@�aK9�K��KkbK�bK�KD�Kӊ@b�@�dK�cK�@�eKr�@�fKȍ@~�@u�@��@gK2�@�K�gK5�@}hK�@�@�iKmjK؋K!�@N'AkK��K�kKX�K�(A�mK|lK�nKpK�K�pKz+AX*A�,A�-A�K�qK�sK}rK�tK�uKƏKr�K?�K�K�K�.A�wK�vK$yKnzK��Ko{K�1Am0A�2A4A�K<|K~K�|K;K{�Kd�KA�@K�@��C��@tD-�@��K�DݝKDo�KfD�DF D� Dl!D�./a//�!D�"D#D�#D-$D�$D%D�%D��CF�C��.��F-�Fz&D�&DE'D�'DT(D�(Dc)D�)D�*D+D�+D7,D�,DH-D@	�	�
#��-D�G/L/3�Ki/D�KnO/VA�N߿NC�N��N
�Nn�N�N5�N��NO��N��N��T�Tn�Ty�Tt)O��T��T{*Sn-S;0S<�T�=OќT��T�>S��T1�T>DS��T5�TگT��T;�T�T`[S�jOǼTX�T6�T�T��T��T~�T��T��Tj�Tv�T{�T}�T>�Q9mSb�T��T�pS��T�uS��Tf�T��T�S
�S�T��TR�T��O>�T}�Q��T��SG�SI�T��T֏S��T8�SV�O�S��S��T��Q0�QM�T��Q��Q�S@�Q�Q��Q^�Q�T��S��Sc�S�T��Q-�Q��SӭQK�S,�SРS)�Q�Q��SW�Q�Q<�S�ṢSеQ��Ql�T;�T��O@�O��O��O�S��S�TU�S��Qm�T��O0�Q��O0�T�QL�Qv�OE�OO8V�9VV�T�U�UQU��O�Os�Q.�O��Q�Q$U�U��O�U@�SuR2U>
U�U��SP~U<P��S#U{U� PB�S��S7U�UIU��S� U�#U��S5%U*U&,U^.U�0U�2U;5U�7UT<UO?U�CUuGUJU	NU�PU�RU�TU�VU�T|YU3]U�`U��P!T{bU�eU�$T��N{�N6�N��Ns�0�0��0��0��0�0f�0��0�0��0��0�0U�ӹ{"�$[%�&u(�)b-�.05�0>�0�0:�0-�0��0��0��0�0l�0ݧ0$N*P
R��0��0�dei8k�kH�0Ul�lm��F�0ne0hg0Uh0��0{�0�D"��0�081=11�N"1g1�1�n�o�p�q>s��׌!�T���;x#f|#��#�`0>�
��d07�P�϶ʷѸ�i00k0m0�n0Bp01�r0�s0�u0�w0]y0��Ԏ0��0��0�0A�0�0"{0�|0�}0a0��0�0��W�0������0��-�0s�0`�0��0��0��0��0U7�0%�0�0��0a�0&�0/�0`�0t�0��0�1�1�Z"�]"�^"�1x	�"0��޺5$0t%0�&0�^�p�M#WJ��P��7K8K=�zg 
�v�0��0��+#����0e��T���1>3(4$5-6_7�8�9N=�>@�A�(0<G[I�JLAMaN�O9�������d;��0��0V�"I�0*0*,0�*0C-0J.0T/0��0�0�ժ0<00�10�00�20�30�40z�0k�0�0�0X50�70c60�80:0I;0�0׭0î0��0T<0K=0a>0�0k�0C�0�0z?0�A0[@0�B0�C0�D0�0��0��06�0zE0nG0PF0uH0jI0bJ0��0�08K0��0[�0�K0M0	N0	O0q�0�0~ӷ0�O06�0f�0SY�P0;\I]՚0�Q0T0mV0e�0rX0Z0�����0`�0�#��#��#�#՗#Ƙ#o�#�[0]0
^0�^0Z_0�_0�a"�b"��0�0٥P�=�0>�00�#u�#��#'�0|�0��0�0"�0��0p�0Z�0D�0=�07�0"�0
�0c�#/�#�������>�9��"��0��0��0�[�0�0'K�K�KOK�K#K�K�KSK���K&K�K�KkK�KOK�K	K�	K�	KX
K�
KVK�K$K�K
K�
KKsK�KPK�Kk
J�
J2K�KSK�K>K2Kb2K�2KH3K�3K4K�4K��JB�J��J:�J��J�J��J��Ja�J��J5�J��J.�J��J%�J�KKwK�K<K�KrKK�KSK�KHK�K;K��J�4K�5KE5K�5K#J�J�JSJ�JJtJ�J�JAJ�JZJ�J#J�J�JbJ�JCJ�JJhJ�J8J�JTJ�J�JK�J��J�JZ�JJhJ�J�JGJJ}J�J�JbJ0J�J�JUJ�J	JvJ�J] J/!J�!J� J�!J7"J�"J�"Jn#J�#J#J$J�$J%Jp$JU%J�%J&Jl&J�&J+'J�'J�'JD(J�(J)J�)J�)J?*J�*J+J�+Jz+J6,J��J��JM�J��J�J�K�,J�,J#K�K	K{K�KdK,�J��Je-J.J�.JI/J�/J�0J/1J�1Jo2J3J�3JS4J�4J�5J06J�6JS7J�6K�7Jm8J�8Jh9J�9J|:J7K?>J�>J&?J[�J��J�?JA@J�@J�AJJBJCJ�CJy�J0DJ�DJrEJFJ�J�FJ��J5�JEGJ�GJfHJ IJ�IJ�JJKJ��J�KJZLJMJ�MJ_�J@NJ��J��J�NJ]OJ�OJ�PJiQJ RJ�RJ�JRSJ�SJ�TJ1UJ��J�UJE�J��JjVJ�VJ�WJBXJ�XJ�YJ<ZJe�J�ZJw[J#\J�\J��JZ]J��J�J�]Jg^J�^J�_JO`J�`J��JgaJ�aJ�bJ)cJ-�J�cJ��JX�JqdJeJ�eJfJEgJhJ�hJ��JdiJjJ�jJykJ��J'lJM�J��J�lJamJnJ�nJ�oJtpJqJ}�J�qJMrJ�rJ�sJ(�JTtJ��Jp�J�tJ�uJ4vJ�vJ�wJ|xJyJ
�J�yJjzJ"{J�{J��Jq|JS�J��J}J�}JQ~JJ�J��J4�J��J�J��J?�J�J.�J��J��Jk�J6�J��Jk�J/�J�J��JJ�J�J��J��JR�J��J��J��JK�J��JF�JЍJy�J<�J��J��JT�J�J�J��JY�J��J �J��J��JP�JA�J��J`�J�J͗J��J�J��JN�J��J��J��J1�Jx�J�J؜Jb�J�JΞJ��JM�J�J��J��J5�J�J��JM�J6�J��J��JݤJg�J�JӦJ��JR�J�J"�J��J:�J�J��J��J;�Jd�J��J�Jj�J�JԮJ��JQ�J�J��J��J6�J�J��J6�J4�J�Jm�JٴJa�J�JɶJ��JD�J۸J�J��J&�JںJ}�J��J!�JD�J�JļJJ�J�J��Jh�J%�J��Jp�Jc�J�J��JT�J
�Jy�J�KKoK�K;K�K�KkK�K.K�K�Km K�JGK��J�J��J�J��J��Jz�J��JX�J��JM�J��J?�J��J�KKdK�K��J� KP!K�!KR"K�"Ke�J��J��J�1KW#K�#K+$K�$K%K�%KF&K�&Kx'K(K�(K)Kt)K*K_*K�*KH+K�+K5,K�,K�,Km-K�-KI.K�.K?/K�/K0K�0K1K'K�K�KOK�K#K�K�KSK���K&K�K�KkK�KOK�K	K�	K�	KX
K�
KVK�K$K�K
K�
KKsK�KPK�Kk
J�
J2K�KSK�K>K2Kb2K�2KH3K�3K4K�4K��JB�J��J:�J��J�J��J��Ja�J��J5�J��J.�J��J%�J�KKwK�K<K�KrKK�KSK�KHK�K;K��J�4K�5KE5K�5K#J�J�JSJ�JJtJ�J�JAJ�JZJ�J#J�J�JbJ�JCJ�JJhJ�J8J�JTJ�J�JK�J��J�JZ�JJhJ�J�JGJJ}J�J�JbJ0J�J�JUJ�J	JvJ�J] J/!J�!J� J�!J7"J�"J�"Jn#J�#J#J$J�$J%Jp$JU%J�%J&Jl&J�&J+'J�'J�'JD(J�(J)J�)J�)J?*J�*J+J�+Jz+J6,J��J��JM�J��J�J�K�,J�,J#K�K	K{K�KdK,�J��Je-J.J�.JI/J�/J�0J/1J�1Jo2J3J�3JS4J�4J�5J06J�6JS7J�6K�7Jm8J�8Jh9J�9J|:J7K+;J�;J�<J#=J�=J?>J�>J&?J[�J��J�?JA@J�@J�AJJBJCJ�CJy�J0DJ�DJrEJFJ�J�FJ��J5�JEGJ�GJfHJ IJ�IJ�JJKJ��J�KJZLJMJ�MJ_�J@NJ��J��J�NJ]OJ�OJ�PJiQJ RJ�RJ�JRSJ�SJ�TJ1UJ��J�UJE�J��JjVJ�VJ�WJBXJ�XJ�YJ<ZJe�J�ZJw[J#\J�\J��JZ]J��J�J�]Jg^J�^J�_JO`J�`J��JgaJ�aJ�bJ)cJ-�J�cJ��JX�JqdJeJ�eJfJEgJhJ�hJ��JdiJjJ�jJykJ��J'lJM�J��J�lJamJnJ�nJ�oJtpJqJ}�J�qJMrJ�rJ�sJ(�JTtJ��Jp�J�tJ�uJ4vJ�vJ�wJ|xJyJ
�J�yJjzJ"{J�{J��Jq|JS�J��J}J�}JQ~JJ�J��J4�J��J�J��J?�J�J.�J��J��Jk�J6�J��Jk�J/�J�J��JJ�J�J��J��JR�J��J��J��JK�J��JF�JЍJy�J<�J��J��JT�J�J�J��JY�J��J �J��J��JP�JA�J��J`�J�J͗J��J�J��JN�J��J��J��J1�Jx�J�J؜Jb�J�JΞJ��JM�J�J��J��J5�J�J��JM�J6�J��J��JݤJg�J�JӦJ��JR�J�J"�J��J:�J�J��J��J;�Jd�J��J�Jj�J�JԮJ��JQ�J�J��J��J6�J�J��J6�J4�J�Jm�JٴJa�J�JɶJ��JD�J۸J�J��J&�JںJ}�J��J!�JD�J�JļJJ�J�J��Jh�J%�J��Jp�Jc�J�J��JT�J
�Jy�J�KKoK�K;K�K�KkK�K.K�K�Km K�JGK��J�J��J�J��J��Jz�J��JX�J��JM�J��J?�J��J�KKdK�K��J� KP!K�!KR"K�"Ke�J��J��J�1KW#K�#K+$K�$K%K�%KF&K�&Kx'K(K�(K)Kt)K*K_*K�*KH+K�+K5,K�,K�,Km-K�-KI.K�.K?/K�/K0K�0K1K�IJ�J��I��I��I��J�����D�"���%J�JsJ�Ic�I�I��I�Ii�I�IC���I��U�����{"�$[%�&u(�)b-�.0�6Y�IE9��I:��I<0�I�=�?~�I��IzB�I,DZ�I�FH�I$N*P2Q�Q
RVr]�dei8k�kH�0Ul�lm��n\�f�Ͳ�I��l��b����s�y�C����z��9�n�o�p�q�r>s8tC������׌!�T���y�>�
��]�I@�IY�I��I��I��I��I.�I�I͹I@�I�I%�I�I��I��Ii�I.�I��Iy�I��I�I����I����������9��������II.r�����0r����u(x�{�}��I�~}�*�IF�v�e�I����D��z�ۇ�����O�����`�'	�
�x	u��~��I5L#Y5�I�I�Gp�M#WJ��uA�I}�I=�Q�I����ߏۏI+#�&��k�e��T���1>3(4$5-6_7��I��I�8�9�:�;N=�>@C�A�D�E<G[I�JLAMaN�OxUjI9���kI�����d;�~o��/�����I��I���"�t�q�	��w�l�IQyd�I�z�I�
�I�I}��I��It#�ILѨI��I���I�����I�{�"�˃o��L.Ǣѣo�٥P���I������c����c�#/�#�������>�����"�����I�I������+P.���0S��"� �'�,]3�8C;�<�>�A]E�>.n?.@.}[�@.A.JJ�*#�JGJO	J�	JذI�;.^<.�A.AB.4zA#�D#�J�����#A��b�z�>���u�W!
%і
�D�%�<�I�ǐIy�IɒI��IR�I��I��I��I͙I�I�I��IW�I�I��I�R�SGT�T�-.�..9/.c0.�1.�2.�3.5.,6.Q7.z8.�9.Mt"u"m�u"�:.r�I�I�s�prv~�I�B.�Is��IW�F.��I��I��I�I4�I��I�F.��Ih�I�I��II�y�I�I~�I�I��I��IG.N�I|�K�I��2�IB�I{"�6�rI�wI�dei����fI(x�{`ߏ+#�&�1>3jI9���kI�����d;��"�	���}Ij�It�I+P.� ]3�>.n?.-rIA.s�?��;.^<.�A.AB.j�I-bI�|IW!�cI�eIRfI9/.c0.�1.�2.�3.5.,6.Q7.z8.�9.�:.>oIYpI�mI�pItnIكI��I�I��I�BIkCIDI�DIUEI�EI�FIGGI�GI�HIIII�II�JIRKILI�LIjMI$NI�NI�OIDPI�PI�QIJRI�[I�ZI[IE[I�[I	SI
TIUIVI-WI-YI�WI�WIfYI�[H�\H?]H�]H�^H{_H7`H�`HjaH�aHVbH�bHCcH�cH1dH�dH5eH�eH'fH�fHgH�gHhH�hH�hHsiHjH~jH�jHjkH�kHVlH�lHDmH�mH2nH�nH9oH�oH)pH�pHqH�qHrH�rH�rH�sHtH�tHuH�uHvH�vH(wH�wH4xH�xHYyH�yHczH�zHm{H�{Hy|H�|H�}H!~H�~H H�H�H��H��Hp�H�H^�H�He�H݃HU�Ḧ́HE�H��H7�H��H)�H��H4�H��H �H��H�H��H��Hq�H�Hu�H�Hg�HߍHW�HώHH�H��H:�H��HB�H��HC�HȒHM�HғHX�HޔHd�H�H��H�H��H�H��H#�H��H/�H��H;�HכH`�HU�HW�HžH`�H՟H��H�HF�H��H�Hi�HҢH;�H��H�H��H�H|�H��Hn�H�H`�HŧH*�H��H�HQ�H��H�Hh�HѪH:�H��H�H{�H�HY�HȭHo�H�Hu�HկH4�H��H�HS�HƱH:�H��H!�H��H�Hw�H��H|�H��H��H�H��H�H��H�H��H�H��H)�H��H�H��H�Ht�H�HW�HȾH'�H��H�HS�H��H�H~�H�Ha�H��HD�H��H'�H��H	�H{�H��Hk�H��H[�H��HE�H��He�H�H��H~�H1�H��H��HJ�H��H��Hc�H�H��Hb�H�H��H^�H�H��H'�H��H	�H�H��HT�H�H��HY�H��H5�H��H�H��H��H]�H��H:�H��H�H��H��Hb�H��HC�H��H%�H��H�Hu�H��HZ�H��H8�H��H�He�H��H'�H��H��HG�H��H�Hf�H��H&�H��H��HC�H��H
�Hq�H��HA�H��H�Hv�H��HE�H��H�H}�H��HQ�H��H2�H��H�H��H��Hd�H�HI�H��H'�H��H0�H�Hi�H�H��H?�H�Hw�H�H��HO�H�H��H��HlI�IHI�IWI	I�InII�IaII�IIyI�Ie	I�	IO
I�
III�Io
IUI�IIjI�IUI�IrII�II�I�ISI�I"I�I� I�!I�"Ih#I;$I%I�%I�&I�'It(IO)I+*I+I�+I�,IJ-I.I�.It/IJ0I1I�1I�2I�3IS4I)5I6I�6I�7I`8I19Il9I:I�:Iu;I <I�<I|=I)>I�>I�?I0@I�@I�AI)BIn�G/�G��G�4Hu5H6H�6H;7H�7H�8HD9H�9H�:H(;H�;Hh<H=H�=H�>HE?H�?H��F�@H@.-AH�CH[DH��F��GA�G��G�FH�HH�HH��F�Fq�F�FdIHA�G3�G�IH9�F�F\I��F�F�F$�FX�F��G�JHKH�LHNH�NH�FeG��G��G|�G/G�GGQGrG�G�G�	G�
G�GU�G3�G'�G�GG�G��G��G�GBG�G
G2G`G�G�G�G�G��G��G��G�G�Gf�G�G�G�G8Gc Ge!Gm"Gq#GP$G/%G��G��Gk�G&G='G*�G��G��G�'G')Gs*G�+G�,G�-G�.Gr/GL0G&1GE�G��G��G2G*3G��G:�G�G�3G5GW6Gz7Gt8Gt9Gp:GG;G<G�<G�=G��GR�G�Gl>G�?G�G��Gb�GL@G�AGCG;DGKEGaFGsGG`HGMIG:JG*�G��G�G'KGdLG��Gl�G/�GMGpNG�OGQGRG&SG6TG!UGVG�VG��G�H�H�WGYGlH>HH�YGC[G�\G�]G_G-`GJaGBbG:cG2dG�H�H�H*eGrfGHXH/	H=gG�hG�iG!kGElGDmGCnGBoG	
H�
H�HApG�qG�H}
H<HCrG�sG�tG vG*wG:xGFyG-zG{G�{G�H�H�H�|G~G�~GiH[HKH�G\�G�GJ�G��GƆG�G�G3�GK�G>H6HDH<Hc�GˍG��G\HCH��G�G��GޓG�GH�G|�G��G��G��G-HH!H��GH�H�Hg�G��G	�G8�G>�GJ�GR�G5�G�G��GFH HަG�G� H�!HZ"H��G
�Gb�G��G��G��G��G��G#H�#Hq�G��G�$H�%Hh&Hq�G�G1�GU�G�G��G��G��G��GD'H%(H)H�)H��G+H�+Hv,HT�G��G�G�G�G#�G'�G�G��G��G0-H�-H�.H��G��G��G�/Hd0HC1H|�G��GH�Gr�G��G��G��G��G��G%2H3H	4H��G�\I^I�^I�_IaI�aImOH�OHZQH�PH�RH�THLVH�UH�WHYXHYH�ZHF�G�G߿N�5QC�N��N
�Nn�N�NO��N��N�>QuBQuEQ�HQWQb^Q�U>V�VtV�KT�jOjV�V$�Q#�QI�Q}�Q��UxV�V0�Qq�Q��O0�Q*V*�U�QL�Qv�O��R/�R��QUrR�Os�Q.�OcV�Q��Q6�Q
�U��U{ V��Q�"V&VI*V-V��Q5%U�1V'"R�,RD6V��BC�	��B��Bb�B8�B�	��	��	|�	���F��Fd�FH�		�Fq�	^�F��F��F:�F܄F��	1�	kC
F!F2FC	F�F�
FGFUFdFsF�FFeF�FFUF�F� F?"F�#F�$F'&F��B0(F�)F�+F\-F/F�0F�2F04F�5F�7F*9F�:Fz<F>F�?F"AF�BF=DF�EF�HF�KF�NF�QF�TF�WFO[F�^FnbF�eF�iF`�B^�Be�BmF4pFLsFevF~yF�|F�	u�F��F��F݋F��F~�FO�Fr�F��F��F�FL�F��FΜF�F`�F��F�F,�Ft�F��F��F�2C��F��Ff�F�F��FK�F�F��F��Fx�F*�FܶFKOE�qPEcREYTEDVE����o���XE�YE�[E�\E�]E)_ET`E�aE��bEWgElE�pE�uEhzE9E��EΈE��E\�E)�E�EޠE��E��Er��BDŽB�B�B6�B[�B���B֑B,�B��BؘB.�Bi�E�E��E1�EɱEb�E��E��E��Z���!�E�E���E��EI�E�E��E��E��EY�E3�E�E��E��E��En�EM�E/�E� 
z"
�B
)B
0�F��Fz�F+�F��F��F>�F��F��F5�F��F_�F��F��F�F��F30|0�0 0X�C~D^F�FH�F�F��F�J
�Fh�F��FoW�X�F �CڜCG�C��C75EN6Ee7E�9E�;E�=E�?E-AE�BE�CEEE�FEY�	lXB]�	(YB�YBN�	�ZB�[B��	
]B^B*�	#_B�HEkIENJELE�ME�	��	��	Z�	��	NlB��F�F��F�F��F�F��F�F��FQ
�Q
'R
�R
�F�F1�FE�F�[
d\
�]
�`
�c
�f
�i
�l
�o
�r
�u
:w
[�FK{
�|
�~
7�
܁
��
&�
`�F�F��F/�FO�!��
��
��Fd�
c�F��F��F��
��
��DI�D����D��D�t�
�^�DS�D��A�DP�Dc�����]������
�8�[�Dd�Do�D��D�DL�D��D�D'�Dl�D��D��DG�D��D��D�De�D��D��D�DA�Dd�D��DI�D�D��D��DR�D�D�D��D`�D%E�E�E�E�E�	E
Ep
E�
E.E�E�EUE�E!
E|
E�
EHE�EEfE�E'E�E�ENE�E�E3E�E�E�E�E�E�E?E�E�EcE�E$E�E�EKE�EEoE�!E%Ew(E�+E�.E2E^^�^�1D�1D�3D6DQ8DKp}s�ZAy:D�[A[;D�;DCyG<D�<D@D7CDlFD�ID�LDPD>SDoVD�YD�\D`DCcD�cD[dD�dD�fD,gDsgD�gD��AhD�hD�iD�jD���~kD-lD�lD�mD�nD�oD�pD�qD��erD�rDGsD�sD.tD�tD�uDNwD6��xD�S
zD�zDW{D�}D�D�D�DZ�D��D�D�DX�D��D��D�D$�Db�D��D�D=�D��DܥD+�Dk�D��Df�D0�D��DŭD��DZ�D%�D�Dx�C��Ch�C���C5�.��.X�.�.z�.�.|�.�.��.?�.�.p�.U�C��C��@f�C��@��@_�@�CE�C�/�C3/$��/j/\�C/@��/�Cf�C�/�C��C<�C��C�C��CO�@�C\�C��@!D$D�D����tD6��DDJDAD�	D��CZ�CS�C��C��C��FW�F��FB�F-�F��Fp�F�FeAD�C��C;�C��C+�C��CV�C�C��Cu�C1�CQ�.3�C2�C��CM�C��C�.>�C��C?�C��.��CD�CU�.8�.|�CN�C���C��C�@1���C�@y���
D��@GD�D>
Dt�C�
D�D��D��F�F��FE�F��FѡCe�Cl�C�CӣC����C�T.��W@�Cs�C��Cw�CEW.�C~�CߧC@�C��C�C��C��Cg�C��C �C��CݫCV�CƬC<�C��C4�C��C�Cb�CϯC<�C��C	�Cm�CٱCN�C��C�Cx�CDD��DxD)DHD�DճC��C>�C��Cj�������G�^�Cd*/@�C��C�CʺCn�C�C�l@�m@�n@��C��C$�C��CU�C��C��C�C��CN�C��C-�C߾C��C�CJ�C��C�C��C.�C��C��Cv�C��Co�C�C��C��Ct�CB�C��C��C��@�@݃@��@�A��C��C}�C�AFA;AOA{ A/�@T!A0#A"AL$A�%Aԇ@=�@ӊ@b�@�;An<A?=A?A>A9�@ȍ@~�@u�@��@w&A�?A�@AaAA.BA�CA�BA��@N'A	(A�(A�EA�)Az+AX*A�,A�-A�FA�GAfHALIA=KA5JA�.A.LA�/A�1Am0A�2A4A��CA�@K�@��C��@tD-�@�D�DD�DfD�DF D� Dl!D�./a//�!D�"D#D�#D-$D�$D%D�%D��CF�C��.��F-�Fz&D�&DE'D�'DT(D�(Dc)D�)D�*D+D�+D7,D�,DH-D@	�	�
#��-D�G/L/�.Di/D�/DnO/VA߿N�5QC�N��N
�Nn�N�NO��N��NV6Q"�U�:Q�>QuBQuEQ�HQ�KQ1�UWQy�Ub^Q�UcQ�eQ��U��U��R6tQ�wQ�KT�jO?�U��U$�Q#�Q��U�Q>�QI�Q}�Q��U֙Q�QV�O��Q0�Q�U��Q^�Q�Q��QR�Q��Q-�QӭQ��Q��Q��U��Q��QеQ��QQ�Q��O@�O�Q��OPT��Qq�Q��O0�QqR*�U�QL�Qv�O��R/�R��QUrR�Os�Q.�O��Q�Q��Q6�Q��Q
�UXST�WT��Us�U�Q��Q�UQ�U�Q�Q�\T��Q��U��Q��Q5%U�fTiTIRR�RkTs�U`uT3R �U. RAV,V'"R2�U�'R�)R�,Rw/R.3R�6R(�U��BC�	��B��Bb�B8�B�	��	��	|�	��H�	�Bq�	�	��	v�	(�	��	��	1�	��Bz�B4�B�B��Bh�B �BئB��BF�B��B��Bl�B$�BܫBkC
��B>�B�B��BZ�B�B��Bd�B�B²Bq�B�B��Bj�B�BǶBv�B%�B¸Bp�B�B̺B{�B*�BټBv�B$�BҾB��B/�B�B��B*�Bq�B �B��B�B��BH�B��B>�B��B)�B��Bf�B��B\�B�BG�B��B��B��B��B�B��B�
ن
��
��
k�
'�
�
��
]�
��B��B$�B��Bh�B	�B��B#�B��B
�B}�B��B��
��
6�
��

�
q�
��
A�
K�
n�
D�
9�
K�
�
z�
�
I�
��
&u�xm`�B^�Be�B�"�&*�-1�4�	��	��	M�	S�B��	�
D
R�B��B4C�C|CCTC�C}
CC�
C�C�C,C�CuC�C@C�CjC�C;C�C�!C(#C�$C&C�'C))C�*CT,Ck.C�0C�2CV3C4C(
�)
�+
q-
-/
�6
S7
�7
�8
�:
�<
�4C!5C�5C6Cp6C�6C#mB�F���W���L��������GnB}nB�nB�nBBoB�oB�oB	pBTpB�pB�pB!qB`qB�qB�qBrB[rB�rB�rBsB[sB�sB�sBtB[tB�tB�tBuB`uB�uB�uB'vBevB��o�������/�l����b����Z���P��	@y
��'a��I�!�vB�#�|B�)�/c5m;]@�E�K�PV�[ua�f[lr��BtTvDŽB�x�z�B}D�B����6�B��4�[�Bp������B"���֑B��i�,�B֚C���B���ؘB����.�Bd�ѫ>���6���.���(�z�j��d��^����Z���|������R�,���r���������4�n
&

�


�
� 
z"
T$
]%
f&
�'
�(
�)
�*
,
B-
M.
X/
�0
�1
��B��B�2
|�B��B�3
�4
�5
�6
�7
�8
�9
�:
�;
�<
>
�>
�?

A
�B
)B
0�jC�kCRlCmC�mCtnC*oC�oC�pCFqC�qC�rCbsCtC�tC~uC�vCxCIyC�zC�{C}C]~C�C�C&�Ci�C��C�C2�Cu�C�C��C<�CՊCn�C�C��C7�C΍Ce�C��C��C*�C��C30|0�0 0X�C~D^F�F��CԓCd�C�JɖCo�C�C��CG�CޙC�RnT�UoW�Xu�C �CڜCG�C��CWBB�CB~EB�HBKBMB�OB{QB�	Y�	�SB�UBY�	lXB]�	(YB�YBN�	�ZB�[B��	
]B^B*�	#_B0`B�bB_dBfB�gB�iB�	��	��	Z�	��	NlB(A
�B
VD
�E
MF
�F

G
�G
�H
�J
hK
9M
�M
�N
�O
�P
Q
�Q
'R
�R
MT
aV
X
�Y
�[
d\
�]
�`
�c
�f
�i
�l
�o
�r
�u
B7C:w
7y
K{
�|
�~
7�
܁
��
&�
��
4�
��
��
5�
ˆ
*�
�
C�
��
�
|7C�7C>8C�8C9Cb9C�9C&:C�:C�:CJ;C�;C<Cn<C�<C2=C�=C�=CV>C�>C?Cz?C�?C>@C�@CACbAC�AC$BC�BC�BCJCC�CC
DCnDC�DC0EC�EC�ECVFC�FCGCzGC�GC<HC�HCICbIC�IC%JC�JC�JCHKC�KCLCnLC�LC1MC�MC�MCTNC�NCOCzOC��
��
��
��
X�
��
x�
��
d�
�
�OC��
��
�RC�RCJSC�SCTCnTC�TC2UC�UC�UCVVC�VCWCzWC�WC>XC�XCYCbYC�YC$ZC�ZC�ZCJ[C�[C
\Cn\C�\C0]C�]C�]CV^C�^C_Cz_C�_C<`C�`CaCbaC�aC%bC�bC�bCHcC�cCdCndC�dC1eC�eC�eCTfC�fCgCzgC�gC=hC�hC�hC`iC�iC$jC�jCO�
��AӅ=�A��A��A|�Ag�AT�A5�A#�Ak�y�������(����A��AE�A�A�t�
���6�Aߑ"�A�A8���A�A�A�A�A�����A�B�B�B��BzB%B�Bc�����g�]������
�8�sB�B/B�B,ByB������b�T�E�8�,�����C��������	BD
B�B�
B:B�BB�BGB�BxB�B`BB�BT B�!B%#B�$BU&B�'B,)B�*By,B".B�/B1B�2B/4B�5B$��������C	�	�	�(	�+	�		�	�"	`7B�.	�/	O1	�2	]4	��/k7	)9	X>	?A	&D	
G	�I	�L	�O	�R	�U	X	j[	R^	?:B�	�	k�	�	��	;�	�	��	&�	ό	�=BN>B�>Bx�	�	��	@�	Џ	}�	)�	��	d�	h?B
@B
�	�	$�	2�	��	Z�	��	��	7�	�	u�	�	�@B
AB�AB��	�	��	!�	��	��	S�	��	^^�^�MAhPA�RA�UA9XAKp}s�ZASt�[A#w"xCy�y�zB{�{|t|}e\A�_A�bA�eAmiA�lAspA�sAwA�zA~A��A
�A=�Ae�A��A
�A��A�A��A��A-�A��A#�A��AͰA��A�A��A�A��A�AA�A��A6�A��A-�A��A&�A��A9�A����AT�A��A��A0�Av�A��A��A��
�+�1�A���L���A}�A6�j�����O�����<���2��d���O�h���6���R�A�S���A��A�G�@��F� Y#(&@)�+3.�0B3�5@8�:�=>@�D�H�J|MZP�RlU.XdZM]X`�bpeh�jm�o�q�tKw�w�w&x}y�z�{Z}�~�4�c���C�@�@��.��.��@f�@Y�@�@z�.��@��@H�@\�@�@�@��@�.��.��@!�@��@:�@��@_�@1/�/��@��@$��@f�@B�@S�@�@]/�@�/��@6�.d�@s�.O�@��@��@��@1�@��@��@D�@��@/��@����@Q�@��@��@�\�@��/#�@��@Q�@��1��@�@̢@�C C<A�A�A�
A�A�h/�A�A�AeA!�.̢.t�.�.��.ח@�@�@�@��@��@Ѥ@��@��.��.��.��@L�@��.l�@M�.�@��.�@�@��@�.^�.�ͭ@Ю@�@1��@y���/��@Q�@��@U�@{�@���@iA0AA�A�AgA6U@�U@T.�T.�V@�W@X@�X@�Y@_Z@$X.�X..Y.�Z@e[@�[@�\@(]@�]@:^@�^@d_@�_@�`@.a@�a@zb@*c@�c@Dd@�d@ne@�e@Df.�f.�f@h.�h.i.�i.�@f�@H�@�&/�'/j."�.2g@�g@�@��@������@�@�@�h@�i@]j@%k@2A�A�ADA�l@�m@Tn@�n@�o@p@�p@t�@G�@�@�@��@��@^�@.�@��@]q@�q@Cr@�r@Zs@�s@xt@�.��@z����A�݀.~�.u@��.�u@wv@�w@�x@	z@S{@�|@�}@�~@�@5A�5A�6A�@݃@��@�A|7A�AFA;AOA{ AT!A0#A"AL$A�%A18A�8A�:A�9A=�@b�@�;An<A?=A?A>Aȍ@~�@u�@��@w&A�?A�@AaAA.BA�CA�BA�@�DAN'A	(A�(A�EA�)Az+AX*A�,A�-A�FA�GAfHALIA=KA5JA�.A.LA�/A�1Am0A�2A4A�LAA�@K�@��@n�@��@-�@9�@�./a//��@�0/��@���@��@��.�A�Ap�@�@��@��@F�@��@��@a�@8�@�@��@S�@�@��@��@��@q�@Y�@�5�6�7Q85�@�@�@�AA�I/�AWA�A�M/�AnO/VA߿N�5QC�N��N
�Nn�N�NO��N��NV6Q"�U�:Q�>QuBQuEQ�HQ�KQw�UWQ��Ub^Q�UcQ�eQ��U��U�U6tQ�wQ�KT�jO?�U��U$�Q#�Q��U�Q>�QI�Q}�Q��U֙Q�QV�O��Q0�Q�U��Q^�Q�Q��QR�Q��Q-�QӭQ��Q��Q��U��Q��QеQ��QQ�Q��O@�O�Q��OPT��Qq�Q��O0�Q��Q*�U�QL�Qv�O�Q��Q��Q��O�Os�Q.�O��Q�Q��Q6�Q��Q
�UXST�WT��U��U�Q��Q�U�Q�Q�\T��Q��U��Q��Q5%U�fTiTIRR�RkTs�U`uT3R �U. R'"R2�U�'R�)R�,Rw/R.3R�6R(�UwP/Q/�Q/R/�R/0S/�S/VT/�T/|U/V/�V/W/�W/3X/�X/�Z/.[/�.KY/�Y/.�/�[/I0�A��oA�A"^/���	A4
A�
AC�@�@��.��.��@f�@Y�@�@z�.��@��@H�@\�@�@�@��@�.��.��@!�@��@:�@��@_�@1/�/��@��@$��@f�@B�@S�@�@]/�@�/��@6�.d�@s�.O�@��@��@��@1�@��@��@D�@��@/��@����@Q�@��@��@�\�@��/#�@��@Q�@��1��@�@̢@<A�A�A�
A�A�h/�A�A�AeA!�.̢.t�.�.��.ח@�@�@�@��@��@Ѥ@��@��.��.��.��@L�@��.l�@M�.�@��.�@�@��@�.^�.�ͭ@Ю@�@1��@y���/��@Q�@��@U�@{�@���@iA0AA�A�AgA6U@�U@T.�T.�V@�W@X@�X@�Y@_Z@$X.�X..Y.�Z@e[@�[@�\@(]@�]@:^@�^@d_@�_@�`@.a@�a@zb@*c@�c@Dd@�d@ne@�e@Df.�f.�f@h.�h.i.�i.�@f�@H�@�&/�'/j."�.2g@�g@�@��@������@�@�@�h@�i@]j@%k@�k@�l@�m@Tn@�n@�o@p@�p@t�@G�@�@�@��@��@^�@.�@��@]q@�q@Cr@�r@Zs@�s@xt@�.��@z����A�݀.~�.u@��.�u@wv@�w@�x@	z@S{@�|@�}@�~@�@��@_�@o�@��@(�@�@݃@��@<�@/�@	�@ԇ@j�@�@=�@߼@ӊ@b�@�@r�@9�@ȍ@~�@u�@��@2�@��@5�@�@�@!�@A�@K�@��@n�@��@-�@�@9�@�./a//��@�0/��@���@��@��.�A�Ap�@�@��@��@F�@��@��@a�@8�@�@��@S�@�@��@��@��@q�@Y�@�5�6�7Q85�@�@�@�AA�I/�AWA�A�M/�AnO/VA|�N߿N��N
�NO��RZ�R�R<hU,jU�kU�mU�nU�pU<�R�S�R��Rk	S@
S�RerU�sU�tUdvU�wUS�S�S�yUlS%�R��R"�R^zU�{UK}U�SS#SS�StS��N��NS��T�Tn�Ty�Tt)O��T��T{*Sn-S;0SU�=O3�U��T�>SAS1�T>DS��T5�T��U��T;�T�T`[S�jOǼTX�T6�T�T��T��T~�T��T��Tj�Tv�T{�T}�TClS9mSxnS��T�pS��T�uS-wS��Ul~S�S
�S�T��TR�T��O>�T}�Q��T��SG�SL�SI�T��T֏S��T8�SV�O�S��S��Q0�QM�T��Q��Q�S@�Q�Q��Q^�Q�T��S��Sc�S�T��Q-�Q��S��S��SӭQK�S,�SРS�Q��S8�T�Q<�S�ṢSеQ��Ql�T;�T��O@�O��O��O�S��S�TU�S��Qm�T��O0�QG�S0�T(�UV�U�QL�Qv�O
�U�S��UϳSg�S%�SV�T�U�UQUʼS�Os�Q.�O��Q�Q$U�U��O�U@�SuR2U>
U7�U��SP~U<P��S��U#U� PB�S��S7U�UIU��S� U�#U��S5%U*U&,U��U^.U�0U�2U;5U�7UT<UO?U�CUuGU�UI�UJU	NU�U�RU�TU�VU�T|YU3]U�`U��P!T{bU�eU�$T��N{�N6�N��N�&T�'TB(TW;��(��(�@XA�ADB�B2C�C D��(AF�F+G�G'H�H�HcI�IqJ�J�K�KmLt�(Z�(�R�R`S�S�)T�(7)�)�)L)�;';($;�&;�);8,;�;�!;/;�1;84;�6;))#)))z9;@)p)�:;�)<;)�<;!)R")W#)$)|%)�&)�')�()�))�+)
.)M0)�2)G5)�^�̇:����V:)����_�̊4�������7)\�Ȏ�?)OB)E)�G)�=;q@;{H; K;�M;�P;#C;�E;cS;�U;�X;0[;�J)�];�^;�O)�P)�Q)�R)�S)�T)�U)�V)�W)�X)�Y)�[)/��])���^)_)�_)6`)a)�_;�a)Eb)�b)9c)�c)8d)�d)Be)�e)=f)�f)5g)�g)0h)�h) i)�i)	j)j)�u�ѹ2k)�J@9>"�>"<<,�<,T=,�=,l>,�>,?,�?,�@,�B,HD,|E,�F,=L@H,bI,�M@6O@�P@ZN,�O,�P,�Z�8�8�8�8�8�8!�8$�8'�8,�8.�80�83�86�89�8<�8@�8D�8H�8L�8R�8U�8X�8Z�8\�8^�8`�8c�8f�8i�8l�8q�8s�8u�8x�8{�8~�8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8��8�8�8�8�8�8�8�8�8!�8$�8�p'�q'�r'�s''�8�|9u'�u'��8�89Y9�9�9W9�9v'0w'�9}9�9�9.$9�'9-+9�.99�99� 9229�59399�<9:@9vB9Hx'y':z'�z'�{'l|'�}'~~'�D9ZE9:'<�'>�'@�'C�'F�'�E9G9H9/I9?J9IK9L9�M9�N9�O9iP9�P9{Q9�Q9oR9�R9uS9�S9vT9U9H�'k�'��'��'�'ϊ'
�'�'��'ޏ'Ԑ'"�'�'A�'��'��'��'��'Й'��' �'H�'U�'��'.�'a�'�'
�'��'7�'��'�'C�'έ'�'g�'�'m�'ڴ'�'��'��'�'��'��'h�'��'�'#�'��'5�'|�'��'��'�'�'�'��'j�'s�'[�'"�'�'��'��'��'h�'X�'>�'��'q�'��'��'��'|�'TU9�W9�Z9�\9�_9�a9�d9[�'��'m�'H�'\�'e�'��' (�(�(
('(?(_(r(�	(�
(�(��'�'��'��'S�'�'#�'��'��'j�'N�'�'��'t�'M�'=�'h�'��'I(|(o(�(�(((�(�
({(-(�([(�(k(X(E((�(�(qg9�i9hl9�n9Dq9ts9�u9�x95{9�}9�9��9�9��9M�9��9�9M�9ԓ9�9e�9�9o�9�9�9��9��9+�9�(k (@"(�#(�%(3'()(+(�,(�.(50(2(�3(m5({7(58(9(�9(�:(�;(X<(:=(>(�>(�?(Y@( A(�A(٫9��90�9ְ9��9-�9ӵ9��9��9Q�9�9׹9��9��9U�9�9Ⱦ9t�9%�9��9x�9$�9��9��9�9��9��9��9��9��9�94�9K�9g�9c�9��9��9��9��9��9.�9K�9m�9o�9��9�9M�9��9��9-�9x�9��9
�9W�9��9��96�9��9��9�9a�9��9��9?�9��9�9 �9k:�:�:I:�:�:):t	:�
::V
:�:�:;:�:�:":n:�:	:�B(gC(6D(E(�E(�F(qG(AH(J(K(L(#M(,N(O(�O(�P(�Q(XR(/S(T(�T(�V(lX(5Z(�[(�](�_(Ya(�a(Qb(�b(Gc(�c(Ad(5/�/�d(�e(\f(+g(�g(�h(�i(gj(4k(
l(�l(�m(�n(`o(7p(q(�q(�s(ru(;w(y(�z(�|(_~((�(��( �(��(�(��(�(��(�(��(�(��(�(��(U:p:u::�:�:� :�!:�":�#:�$:�%:�&:�':�(:�):3+:�,:�-:C/:�0:&2:�3:�4:66:�7:*9:�::�;:j=:�>:^@:�A:&C:�D:�E:+G:^H:�I:K:gL:�M:�N:�O:�P:�Q:�R:�S:�T:iU:WV:%W:�X:�Y:'[:Y\:�]:_:_`:�a:�b:gd:�e:/g:�h:+j:�k:�l:�m:�n:�o:�p:�q:�r:�s:�t:�u:�v:�w:}x:ty:R{:}:�~:n�:J�: �:�:��:��:w�:?�:�:��:��:r�:;�:%�:��:��:X�:�:s�:.�:�:��:B�:�:ѩ:��:��:v�:W�:9�:�:�:ΰ:��:3�:�:X�:�:Һ:v�:;�:�:J�:��:�:`�:��:�:a�:��:�:�(��(׈(��(��(|�(^�(!�()�(-�(0�(9�(>�(B�((�(z�:��:o�:��:^�:��:S�:��:\�:��:a�:��:@�:��:1�:�;;N;~	;
;�;;�(J�(��(��(ӥ(��(�(X�(��(��(�(׳(�(q�(��(�(��(��(
�(z�(��(��(�(��(*�(��(l�(
�(��(O�(��(x�(�(��(�(��(�(��(#�(��(�(u�(��(d�(��(q�(	�(��(4�(��(�;�=��=��=��=��=��=��=��=x�=q�=g�=]�=T�=K�=B�=9�=1�=)�=!�=�=�=
�=�=��=��=��=��=��=��=��=��=��=��=��=��=��=�=v�=n�=f�=^�=V�=P�=G�=>�=4�=*�= �=�=
�=�=��=��=��=��=�=�=�=��=��=��=��=��=��=��=��={>q>g>]>S>J>A>8>/>(	>
>>>
>�
>�>�>�>�>�>�>�>�>�*/>M>o>�>
>B>�>�>U�*e�*!>�$>(>�+>�<>d@>�C>NG>�.>u2>�5>q9>�J>9N>�Q>%U>�X>�Z>q�*
�*��*<�*թ*o�*	�*9�*j�*��*P�*�*��*o�*%�*��*b�*��*p�*��*�*�*��*�*��*%�*��*3�*��*I�*��*_�*��*�\>�]>��*�*��*0�*��*2�*��* �*��*2�*��*D�*��*X�*��*b�*��*l�*��*x�*��*��*	�*��*�*��*!�*��*3�*��*F�*��*Z�*��*m�*��*�*^>�^>�*f�*��*8�*��*�*q�*��*M�*��*-�*��*��*i�*��*G�*��*M�*��*S�*��*[�*��*a�*��*d�*��*d�*��*e�*��*_�*��*Q�*��*g�*��*s�*�*u�*��*x�*��*{�*��*}�*�*��*�*��*�*��*"�*��*H_>L`>Pa>Tb>Xc>Vd>�e>uf>�g>�h>:i>�i>4j>�j>k>|k>�k>gl>�l>lm>,�*�*�*�+�+b+;++�+2+{+�+
+W+�+�
+�m>Wo>�p>�r>0t>�u>_w>4x>�x>�y>^z>'{>�{>�|>�}>&~>�>|�>!�>��>\�>��>��>@�>Ō>5�>U�>`�>p�>`�>t�>��>��>��>��>Ř>֙>�>�>��>"�>3�>I�>?�>}�>��>��>7�>v�>��>�>3�>q�>��>�>+�>j�>��>�>'�>e�>��>�>�>^�>��>ܽ>�>Y�>��>��>�>R�>��>��>�>P�>��>��>�>O�>��>��>�>R�>��>��>4+�+�> �>,�>7�>C�>N�>Z�>m�>�>l�>Z�>G�>5�>"�>�>�>��>��>6�>��>u�>�>��>��>��>��>��>��>��>�?�?�?�?�?�?�?�?^?�	? ?{?�
??�?�?2?m?�?I?�?�?e?�?A?�?� ?I"?�#?�$?�%?D'?�(?�)?%+?L,?>-?.?�.?�/?�0?�1?t2?V3?4?o5?�6?�7?9?f:?�;?�<?D>?j??�@?JB?�C?�D?vF?�G?&I?J?K?�K?�L?�M?�N?�O?�P?hQ?OR?5S? T?U?�V?�X?PZ?�[?�]?o_?#a?�b?�d?�f?Rh?j?�k?�m?Uo?q?�r?�t?mv?�w?�y?{?�|?Z~?�?��?C�?�?�?Å?��?n�?D�?�?݉?��?k�?�?��?�?Ò?q�?	�?—?i�?��?
�?Z�?��?��?L�?��?ۣ?.�?}�?�?Z�?ư?�?q�?��?J�?/�?��?�?��?��?!�?��?��?]�?��?��?!�?��?
�?�5�5�5�5�5�5�5�5�5�5�5�5�5	�5
�5�5
�5�5�5�5�5666666666	6 
6 6 6!
6"6#6$6&6(6*6,606162626262626364656669 69!69"6:#6;$6<%6=&6?'6A(6C)6E*6I+6J,6K-6K.6K/6K06K16L26M36N46O56R66R76R86S96T:6U;6V<6X=6Z>6\?6^@6bA6cB6dC6�C6<D6�D6E68�qE6F6vF6�F6�G6�G6�H6$I6�I6J6�J6K6yK6�K6cL6�L6wM6N6�N6O6�O6�O6yP6�P6gQ6�Q6UR6S63T6_U6�V6X6PY6�Z6	\6G]6�]6�]6
_6#`6�c6"g6�j6G|6�6B�6Ć6'n6�q64u6�x6C�6Í6@�6Ô6C�6}�6��6F�6͝6E�6Þ6@�6˟6C�6�6��6�6��6�6��6�6�6h�6�6h�6�6z�6��6m�6�6a�6ϩ6P�6Ӫ6@�6��69�6��6J�6ĭ6��6$�6��6�6��6�6z�6��6��6
�6��6p�6�6j�6�6e�6�6i�6�6��6�6�6ҹ6)�6̺6o�6ڻ6I�6��6�6��6��6r�6�6c�6ٿ6O�6��6)�6��6�6p�6��6K�6��6�6�6��6D�6��64�6��6$�6��6�6��6�6��6��6i�6@�6�6��6t�6�6��6�6��6 �6��6$�6��6�6��6
�6��6�6��6
�6��6�6��6�6��6��6|�6��6u�6��6|�6��6~�6�6w�6��6k�6��6a�6��6A�6��6!�6��6�6~�6��6m�6��6K�6��6�6o�6��6�6�6��6m�6��6u�6��61�6?�6M�6[�6i�6q�6��6��6��6�6��6��6��6
�6��6��6��6��6��6�6^�6�6\�6�6Y�6�6U�6�6U�6�F
G�6qH1�6��6�H&I�I�I��6��6L7�7�7C7�7�7�	7_
77�7�7�
7Y77�7r7!7�7p77�7r77{7� 7�!7�"7�#7�$7&7+'7E(7?)7o*7�+7�,7�-7�.7�/717927937�3747t47�47,57�57�57+67s77�87:7K;7�<7�=7&?7o@7�A7�B7GD7�E7�F7!H7jI7�J7�K7CM7�N7�O7Q7eR7�S7�T7?V7�W7�X7Z7`[7�\7�]7;_7�`7�a7c7cd7�e7�f7Dh7�i7�j7%l7om7�n7�o7�p7�q7s7r�DŽ@s7�s7t7ut7�t7Au7�u7v7{v7�v7Ow7�w7�z�H�����P���4�#x7�x7`y7�y7�z7�z7y{7�{7e|7�|77}7�}7	~7r~7�~7h7�7Y�7Ā7/�7��7%�7��7!�7��7��7a�7��7��7=�7�7O�7ׇ7^�7Ȉ73�7y7��7�7��7�7��7>�7��7.�7��7 �7��7/�7��7%�7��7H�7�7��7,�7E�7H�7P�7i�7l�7t�7��7��7��7p�7x�7��7��7��7t�7�7J�7��7�7]�7Ӫ73�7��7ݮ7`�7ͱ7?�7��7�7��7��7i�7��7�7i�7��7�7@�7��7��7?�7p�7l�7S�7?�7�7��7��7��7��7��7��7B�7��7��7�7w�7��7�7B�7��76�7��7��7��7��7D�7>�79�73�7.�7�7�7��7��7��7��7��7��7��7��7D�7�7��7w�7K�7	�7�7�8�8`838�8�
8�8R8:88�8g88~878�8�8E8� 8�!8�"8�#8o$8N%8.&8�&8�'8�(8}*8,8�-8?/8�08�28W4868�78%98�:8�;85=8�>8�?80A8�B8�C8CE8�H84L8�O8a8�d8h8~k8S8�V8Z8�]8�n8ir8�u8Ry8�|8�~8#�8��8$�8��8�8w�8я8+�8��8'�8��8#�8��8�8��8�8��8�8|�8�8Z�8ɖ88�8��8�8��8�8q�8�8N�8Қ8V�8ڛ8b�8�8r�8�8X�8˞8<�8��8�8��8�8��8�8��8 �5��5��&��5<�5�����5��D����&h�&�&R�&�&}�&�&~�&�&y�&�&��&Y�&8�&
�&�&�'�'��5"�5��5��5o�5��5d�5��5;�5��5>�*������'�'U'�'
'o'�'/�5%�5#�"�5-�{�ժ'�}�׫)��٬+���5c'h'm'g	'
'�
'7�?{�?2�?��?��?��?��?i�?�?��?b�?O�?�0��?e�?�?��?d�?��?�?6@�@�@H@�@@�@@�@(@�@A@�@K@�@0@�@@e�!��!r@O	@
@�
@��!�!�@�@F@�@�
@�@(�+{�+��+��+��+�+1�+��+Y@�@:@�@%@0@5@=@�@�@@c@�@a@�!@N,,�,`,�$@e,�,"%@�%@9,�,�%@<&@,�,�&@?,�,,d,�,,q,'@�'@8(@�,,�(@Y)@|,��!��!�,-,�,,q,�,",�,,r,�,>,�,�)@k,�,Y*@�*@�,;,�,J,�,�,�,3,Z+@�+@m,@�,�,�,@}-@< ,� ,� ,.@�.@ /@M!,�!,�/@80@",Q",�",�0@H1@�1@�",K#,S2@�2@�!k�!��!�!g�!��!�!s�![3@�3@(4@�4@5@�5@W7@)9@�<@�%,�(,j+,1,�@@C@�E@:H@�k)�l)5m)�m)�n)3o)�o)�p)a;*`;�a;pb;Zc;�d;�e;Gg;�h;�i;4k;�l;�m;�n;do;�p;�q;�r;$t;Uu;�v;�w;�x;gz;�{;�};M;��;��;e�;�;��;2�;��;*�;�;��;9�;Ē;��;%�;ӗ;^�;Ԛ;J�;�;��;G�;̢;��;!�;ɧ;N�;��;4�;�;��;(�;��;w�;��;��; �;��;\�;T�;�;�;~�;v�;#�;��;��;�;��;_�;��;��;�;��;k�;�;��;B�;��;��;��;}�;4�;6�;��;��;~�;#�;��;��;{�;R�;�;�;��;��;D�;��;.<�<�<(<�<{	<�
<�<*<�<T<C<�<�<R<A<�<�<P<� <,"<�#<q%<'<�(<V*<�+<s-<�.<[0<�1<�3<5<�6<8<�9<[;<�<<r><�?<�@<�B<�C<kE<�F<`H<�I<-K<�L<-N<�O<�Q<�S<tU<.W<3Y<�Z<�\<�^<,`<�a<�c<�e<gg<i< k<�l<�n<hp<�q<�r<t<'u<Vv<ww<�x<"z<j{<�|<�}<<�<��<E�<�<��<t�<J�<u�<,�<(�<�<��<\�<�***!�<ي<��<��<��<��<W�<�<�<��<��<��<@�</�<(�<�<˗<��<p�<\�<R�<��<��<]�<�<|�<��<��<B�<p�<E�<�<r�<��<R�<�<��<�<��<:�<ҩ<`�<��<;�<p�<�<G�<��<´<�<�<�<�<�<�<�<>�<r�<��<��<n�<��<j�<B�<��<�<�<��<q�<!�<��<)�<��<y�<�<��<:�<�<��<F�<��<E�<��<��<
�<��<8�<�<��<2�<��<(�<��<f=�=�==�=Y	=�
=~=�
=p=C=�=v=�=�=Y==�==x=H!=�"=u$=�%=�'=O)=�*=|,=#.=�/=�1=�3=Z5=7=9=�:=�<=V>=�?=�A=�C=�E=4G=2I=�J=�L=nN=�O=^Q=0S=�T=aV=�W=�Y=A[=�\=r^=
`=�a=�c=;e=g=�h=�j=El=n=�o=q=�r=Kt=�u=^w=�x=�z=|=�}=$=��=�=��=%�=��=2�=�=g�=��=t�=��=�=��=�=|�=Ԗ=w�=ϙ=J�=��=P�=��=�=ã=��=`�=h�=%�=�=®=m�=�=�=׵=��=n�=s�=-�=
�=�1��1<�1ރ1z�1�1��1R�1��1�1�1�1܊1֋1Ќ1ʍ1Ď1��1��1��1��1��1��1��1��1��1��1��1��1}�1w�1p�1i�1b�1[�1U�1O�1I�1C�1?�18�11�1+�1%�1�1�1�1�1
�1�1�1��1��1�1�1�1ڵ1Զ1η1ȸ1¹1��1��1��1��1��1��1��1��1��1��1��1��1{�1u�1n�1g�1`�1Y�1S�1M�1G�1A�1=�16�1/�1)�1#�1�1�1�1
�1�1�1�1��1��#�#<�#��1~tn�#l�#L�#;�#$�#
�#��#��#��#��#W�1A�1��1��1#�1��#%�#{�#��#�#k�#��#
�#Y�#��#��#�13�1X�1��1��14�1��1��1K�#^�#���1L�1��1��1	�1?�1|�1��1L�#��#\�#�#i�#��1;�1��1/2�2%2�22�2*
2�
2,2�"2&2|)2�,2q02�22����#�42�#�#+�#=�#�5282f:2�:2�;2�=2@2�B2�D2JG2�G2UJ2�J2>M2�M2P2�R2�T2@W2�W2�Y2�$\2d^2�`2�b2�i2�d2tg2�m2k2�j2�o2�q2t2�v2y2{2g}2�2�2�2U�2�2P�2�2-�2��2�W$��2]Z$X�2��2I�2[�2�2t�2��2£2��2�2��2-�2�2)n$ �2&�28�2�w$J�2_y$\�2e�2z�2�|$��2�~$��$%�$vƃ$�$��2@�2o�$��$��$��$��$��$ܶ2Y�2ַ2V�2Ӹ2M�2ٹ2g�2�2~�2��2t�2��2{�2��2��2��2}�2��2y�2��2��2	�2��2�2��2�2��2�2��2�2��2�2��2	�2��2��2�$Z�$͍$y�2��2�2O�$ʑ$G�$Ȓ$1�$�$��$K�$��$�$h�$w�2��$;�$+�2��2Q�2��2ԙ$m�$�$��$w�2�2��2:�2��2E�2��2�2$�2^�2v�2��2��2��2�2�2�2�2�2H�2@�2i�2��2�2�2�2�2��2_�2��2P�2��2[�2P�$"�$�$ܦ$��$��$Y�$,�$�$��$�$��$��$v�$\�$A�$±$��$�$
�$��$��$d�$ݶ$ķ$��$��$h�$?�$'�$
�$�$s�$Q�$��$��$�<;�$�$��$Y�$�$��$��$D�$�$��$��$M�$�$��$��$4�$��$��$x�$3�$��$e�$��$��2��$y�$H�$��$��$�$7�$g�$��$��$%�$5�$n�$d�$��$�$�$Q�$T�$;�$#�$�$�$��$��$�%i%�%�%8%2%�%�%�%%"%@	%[
%h%u%�
%�%�%�%�%�%�%�%�%�%�%�%%/%:%E%a%{%� %~!%�"%`#%�$%v%%�&%�'%�(%�)%�*%�+%�,%�-%�.%0%1%�1%
3%�3%�4%�5%7%8%m�2�2��2O�2��2��21�2	3�3�3<33�3�3k33�3o	33�3X3�3�3E3�3@3c3q3�3w3�3�3�3�3�3� 3"3#3$31%3Z&3n'3�(3�)3=+3�,3�A%E%4H%�53E73^93�:3�L%0P%,R%�S%�U%�W%�Y%J<3]%!_%�_%`%�`%0a%�a%�8%�.3�/313F23y33�43>3R?3�@3�A3C3WD3�E3�F3H3^I3�J3�K3!M3cN3�O3�P3)R3jS3�T3�U3-W3oX3�Y3�Z35\3v]3�^3�_39a3{b3�c3�d3Af3�g3�h3j3Mk3�l3�m3o3\p3�q3�r3(t3ku3�v3�w3/x3�y3�z3+|3�}3�~3�i%>�3��3�3U�3]k%��3,�3��3'�3��3�3��3Ms%5�3��32�3ړ3f�3�3��3
�3��3�3p�3ޞ3D�3��3
�3��3	�3��36�3�3��3A�3��3c�3�3Ѵ3��3#�3��3`�3�3��3q�3K�3%�3��3��3��3f�3�3��3V�%��3p�3<�3��3��3��3T�3 �3��3��3��3�3��3&�3H�3�3��3�3��3��3l�3"�3��3��3��3Z�3/�3��3e�3.�3��3��3��3t�3�3��3U�3
�3��3<�3��3�4�474�4[4>	4�
44b
4�%�4I4��%�4S4�4�4P4�4.4��%�444�4Y%4�&4 4�!4�#4E(4�)4
�%L+4�,4].4�/414q24�34�4464^84�94G;4&74�<43>4X?4�@4�A4�B4D41E4�F4H4SI4�J4�K4�L4N4�O4�P4�&,&DR4Y&�S4�V4X4�Y4U4[4�\4%^4�_4c4�d4Df4La4'$&�g4�i4#k4�l4Nn4�)&^+&�o4eq4�r4Zt4�u4y2&�w45&�6&�8&$y4w|42~4�C&�E&�4��46�4�4'N&�O&�P&�R&�T&rV&JW&=Y&��4^\&B^&�z4O�4�4�4NJ4��4q�4J�4&`&#�4̏4u�40l&n&rh&Qj&�4�4��4��4s�4G�4"�4�s&�u&�o&�q&��4��4I�4�4��4~�4:�4܀&m�&�&Š&�&��&S�&x�&פ4=�4��&�&t�&ݓ&��4��&�4��4�&C�4�4r�4߰4��4@�4a�&ڵ4��4�4��4K�&��4.�4��4п4U�4��4j�4�4��4��4��4��4;�4��4��4�4��4�4c�4��4��4��4��4��4��4��4��4��4��4��4��4��4��4��4��4�4[�4��4��4Y�4��4!�4�4��49�4��4
�4U�4�4@�4��4�4\�4��4��4F5p5�55^5�5�5�	5�
5�5Q5:
5/55�5�55W5�5�55p5�5�5&5�55W 5�!5A#5�$5�%5�&5�'5�(5�)5�*5�+5�,5k-5T.5>/5'051525�35�55Q75�85�:5y<50>5@5�A5�C5kE57G5�H5�J5zL5:N5P5�Q5�S53U5�V5<X5�Y5�[50]5�^5�`5da5=b5c5�c5�d5�e5cf5>g5h5�i5lk5m5n56p5�q5�s5>u5�v5;x5�y5�z56|5�}5�~5�5r�5Ȃ5�5��5��5l�5��5)�5��5�5ؑ5S�5˘5B�5t�5�5S�5��5*�5U�5|�5��5o�5��5>�&B�&g�&�&Z�5��5��5"�5��&A�&��&~�&��5Y�5��5��5�&�&��&��&��&P�&��0�0U�ӹ{"�$[%�&u(�)b-�.05�0>�0�0:�0-�0�1��0��0�0l�0gI1�J1�L1hN1P1*Q1�R1}T1$N*P
R��0��0�dei8k�kUl�lm��F�0ne0hg0Uh0��0{�0�D"�R@��0�081=11�N"�S@1g1�1�n�o�p�q>s��׌!�T���;x#f|#��#�`0>�
��d07�P�϶ʷѸ�i00k0m0�n0Bp01�r0�s0�u0�w0]y0��"{0�|0�}0a0��0�0��W�0������0��s�0`�0��0��0��0��0U7�0%�0�0��0&�0/�0`�0t�0��0�1�1�Z"�]"�^"�1x	�"0��޺
1t%0�^�pWJ��P�=�zg 
�v�0��0��+#�&����0e��T���1>3(4$5-6_7�8�9�;c111@C�A�D���N#�����(0<G[I�JLAMaN�O��9�������d;��0��0V�"hV1�1�
1�31�41'W1X11�X1��Y1�1k1G1�1�51T61:Z1k[1�\1T1D1)]1�]1�1}1�^1�_1y`1ha1�1�1;71I81Jb1�c1Ie1)f1�1(1+g1qh1�i1$1�91}:1�j1�k1�l1+ 1�;1Y<1@m1H=13n1��0.>1?1� 1@1o1p1�!1[$1�%1#1A1?B1�C1q1�r15t1�u1vw1�&1�)1](1�x1�y1�z1�,1Z+1|1Z}1~z.1RE1�E1�~1SY�P0@/1;\I]՚0�Q0T001mV0e�0�11rX0�F1^G1�����1`�0�#��#��#�#՗#Ƙ#o�#�[0]0
^0�^0Z_0�_0�a"�b"��0٥P�=�0>�00�#u�#��#��0p�0Z�0D�0=�07�0"�0
�0/�#�������>�9��"��0��0��0�[�0�0�N߿NC�N��N
�Nn�N�N5�N��NO��N��N��T�Tn�Ty�Tt)O��T��T{*Sn-S;0S<�T�=OќT��T�>S��T1�T>DS��T5�TگT��T;�T�T`[S�jOǼTX�T6�T�T��T��T~�T��T��Tj�Tv�T{�T}�T>�Q9mSb�T��T�pS��T�uS��Tf�T��T�S
�S�T��TR�T��O>�T}�Q��T��SG�SI�T��T֏S��T8�SV�O�S��S��T��Q0�QM�T��Q��Q�S@�Q�Q��Q^�Q�T��S��Sc�S�T��Q-�Q��SӭQK�S,�SРS�Q��S8�T�Q<�S�ṢSеQ��Ql�T;�T��O@�O��O��O�S��S�TU�S��Qm�T��O0�Q��O0�T�QL�Qv�OV�T�U�UQU��O�Os�Q.�O��Q�Q$U�U��O�U@�SuR2U>
U�U��SP~U<P��S#U{U� PB�S��S7U�UIU��S� U�#U��S5%U*U&,U^.U�0U�2U;5U�7UT<UO?U�CUuGUJU	NU�PU�RU�TU�VU�T|YU3]U�`U��P!T{bU�eU�$T��N{�N6�N��Ns�0�0��0��0��0�0f�0��0�0��0��0�0U�ӹ{"�$[%�&u(�)b-�.05�0>�0�0:�0-�0��0��0��0�0l�0ݧ0$N*P
R��0��0�dei8k�kH�0Ul�lm��F�0ne0hg0Uh0��0{�0�D"��0�081=11�N"1g1�1�n�o�p�q>s��׌!�T���;x#f|#��#�`0>�
��d07�P�϶ʷѸ�i00k0m0�n0Bp01�r0�s0�u0�w0]y0��Ԏ0��0��0�0A�0�0"{0�|0�}0a0��0�0��W�0������0��-�0s�0`�0��0��0��0��0U7�0%�0�0��0a�0&�0/�0`�0t�0��0�1�1�Z"�]"�^"�1x	�"0��޺5$0t%0�&0�^�p�M#WJ��P��'0N(0=�zg 
�v�0��0��+#����0e��T���1>3(4$5-6_7�8�9N=�>@�A�(0<G[I�JLAMaN�O9�������d;��0��0V�"I�0*0*,0�*0C-0J.0T/0��0�0�ժ0<00�10�00�20�30�40z�0k�0�0�0X50�70c60�80:0I;0�0׭0î0��0T<0K=0a>0�0k�0C�0�0z?0�A0[@0�B0�C0�D0�0��0��06�0zE0nG0PF0uH0jI0bJ0��0�08K0��0[�0�K0M0	N0	O0q�0�0~ӷ0�O06�0f�0SY�P0;\I]՚0�Q0T0mV0e�0rX0Z0�����0`�0�#��#��#�#՗#Ƙ#o�#�[0]0
^0�^0Z_0�_0�a"�b"��0�0٥P�=�0>�00�#u�#��#'�0|�0��0�0"�0��0p�0Z�0D�0=�07�0"�0
�0c�#/�#�������>�9��"��0��0��0�[�0�0߿N�5QC�N��N
�Nn�N�NO��RZ�R�Rc�R�R��R�T��R��R<�R1�R�R��Rz�RT�R�R��R.�R��Rc�R�Ro�R%�R��R"�R��R�R��R��R��TQ�R�R��N��N��RV6Qp9Q�:Q�>QuBQuEQ�HQ�KQp�RWQ��R9TC;TcQ�eQ�=T�AT��RxHT�wQ�KT$�Q#�QG�Q�Q>�QI�Q}�Q�NT�QV�O��Q0�Q��Q^�Q�Q��QR�Q��Q-�QӭQ��Q��Q�Q��Q��QеQ��QQ�Q��O@�O�Q��OPTq�Q��O0�QqR�QL�Qv�O��R/�R��QUrR�Os�Q.�O�Q��Q6�Q��QgQTXST�WTZT��R�Q��Q��Q��R�Q�Q�\T��Q aT��Q��Q�Q�fTiTIRR�RkTFmT0R�oT`uTzxT8}TF�T��R~�R'"R�%R�'R�)R�,Rw/R.3R�6R=�T�S�0C�	�	��	��	|�	H�	��	q�	�	��	v�	(�	��	��	1�	)8p8�8�<��/8�/�F��/�/�Sd�/�/�]50�0�j�	0c
0�t�0,0�~?�e���� �����i�ֆE���#����t�؍I����k�����E���ۖ��Ù��^�2���֝����`�=�
�f�������{�K��ާ����Y�1�	�Ԭŭ�����D
}E
7F
�F
�G
nH
&I
�I
�J
WK
L
�L
|M
4N
�N
�O
kC
\P
Q
�Q
iR
"S
|S
�S
TT
�T
PU
�U
|V
*W
�W
�X
6Y
�Y
�Z
1[
�[
�\
,]
�]
�^
9_
�_
�`
2a
�a
�b
>c
�c
�e
	g
�h
"j
`k
�l
�o
�p
hr
�s
1u
�v
ey
�z
9|
�}

��
��
6�
t�
�
ن
��
s�
R�
1�
�
�
Г
��
k�
'�
�
��
]�
�
�
��
��
S�
!�
�
��
_�
�
ѱ
��
��
D�
A�
�
G�
�
�
��
��
}�
]�
=�
�
��
�
��

�
��
��
��
6�
��

�
q�
��
A�
K�
n�
D�
9�
K�
�
z�
�
I�
��
&u�xm�"�&*�-1�4�	:�	��	��	P�	��	��	M�	��	�
D
�
	
�


;
�
"
�
�
�
U
�



 
\
�
a 
�!

#
|$
�%
�&
(
�)
�+
q-
-/
2
�2
�0
o1
S3
)4
�4
�5
�6
S7
�7
�8
�:
�<
p>
�>
Z?
�?
D@
�@
������/�F���W���L����������o�������/�l����b����Z���P��	@y
��'a��I�!�#�)�/c5m;]@�E�K�PV�[ua�f[lrtTv�x�z}D������4�p����"�����i�֚C��������d�ѫ>���6���.���(�z�j��d��^����Z���|������R�,���r���������4�n
&

�


�
� 
z"
T$
]%
f&
�'
�(
�)
�*
,
B-
M.
X/
�0
�1
�2
�3
�4
�5
�6
�7
�8
�9
�:
�;
�<
>
�>
�?

A
�B
)B
0p-".�.�/;0�0�1T23�3l45�5�647�7�8J9�9�:&;�;R<�<~=>�>@?�?k@A�A*B�BTC�C30|0�0 0~D^F�F�GpI�J�KMBNpO�P�Q�RnT�UoW�X�YW"0GZ�Z�	Y�	Y�	��	\�	��	��	=�	�	��	 �	�	��	w�	O�	��	w�	D�	�	��	��	7�	��	��	H�	��	��	]�	&�	N�	m�	��	��	��	�	*�	I�	p�	��	a�	��	D�	��	8�	��	~�	U�	)�	*�	+�/�	��	��	Z�	��	��(A
�B
VD
�E
MF
�F

G
�G
�H
�J
hK
9M
�M
�N
�O
�0�P
Q
�Q
'R
�R
MT
aV
X
�Y
�[
d\
�]
�`
�c
�f
�i
�l
�o
�r
�u
�v
:w
7y
K{
�|
�~
7�
܁
��
&�
��
4�
��
��
5�
ˆ
*�
�
C�
��
�
~�
	�
��
�
��
	�
��
�
��
�
��
�
��
�
��
�
��
!�
ț
o�
�
Ý
N�
Ş
F�
ʟ
N�
Ҡ
V�
ڡ
^�
ߢ
`�
�
b�
�
d�
�
f�

�
��
]�
�
�

�
��
�
��

�
��
�
��
�
��
�
��
�
��
 �
��
"�
ɲ
p�
�
Ĵ
O�
Ƶ
G�
˶
O�
ӷ
W�
۸
_�
�
a�
�
c�
�
e�
�
g�
�
��
^�
	�
��
�
��
�
��
�
��
 �
��
%�
��
'�
��
)�
��
+�
��
S�
��
��
N�
��
P�
��
U�
��
]�
��
e�
��
j�
��
l�
��
n�
��
p�
��
��
?�
��
��
��
��
��
X�
��
x�
��
d�
�
��
��
��
,�
��
$�
��
,�
��
4�
��
<�
��
>�
��
@�
��
B�
��
D�
��
��
;�
��
q�
��
i�
�
q�
��
y�
��
��
�
��
�
��
�
��
�
��
0�
�
��
+�
��
-�2�:�B�G�I�K�M�u	�	p
�
r�w�
��
����a
�@�8�@�H�P�R�T�V�X��O � �!�!}"#�#	$�$%�%&�&'�'(�()�)D*�*�+O�
Ӆk�y�������(����t�
���ߑ8���������r��T�š5�������8���)���M�ؠ��]��ϣl�	����������Шy�!�˪X��c�������;�g�]������
�8�e�������z��m�����������b�T�E�8�,�����C��������v���<�����o��U���`��������|��7���$��������C	�	�	l	
	$	�	�	�	�
	V	Z	4			~	I��+	�		F�m���/@	M	�.	�/	O1	�2	]4	��/k7	)9	�:	�;	�<	�=	X>	?A	&D	
G	�I	�L	�O	�R	�U	X	j[	R^	:a	�d	Ah	�k	�o	�s	�u	Bx	�z	�|	7	��	Ƀ	�	�	k�	�	��	;�	�	��	&�	ό	x�	�	��	@�	Џ	}�	)�	��	d�	
�	�	$�	2�	��	Z�	��	��	7�	�	u�	�	Ǜ	��	��	�	��	!�	��	��	S�	��	�u}x:{~��f�7��΋��B�/��ߙ̜��^^^�^i`���c
fi:k�mKp!q�qf��rSt��/v�v#w"xCy�y�zB{�{|t|}R�/w�/��/�/a�/��/�/;�/��^�/��/���/x�/��/���/U�/���/�/2������f�/q�/{�/��/��/��/P�/��/V���
�+�6����L�����6�j�������O�����z���<���2����d���h�[�N�O�h���m�6�������S���	�
>	�G��/��F� Y#(&@)�+3.�0B3�5@8�:�=>@�D&��H�J|MZP�RlU.XdZM]X`�bpeh�jm�o�q�tKw�w�w&x}y�z�{Z}�~�4�c�������.�.��.��.5�.��.X�.�.z�.�.|�.�.��.?�.�.p�.�.��.)�.��.��.�.��.}�.1/�/�/3/$��/j//@��/]//�/�/6�.��.s�.���/j	/��
/�/�
/�/��/6�m/9/=/�//�/�/��.L_/`/a/�a/c/
d/"e/�e/�f/h/�h/�i/�j/�k/�l/�m/�n/yo/yp/pq/^r/!�.̢.t�.�.��.��.i�.#�.��.I�.��.�.~�.Q�.
�.��."�.��.��.��.9�.�.��.��.M�.��.��.|�.U�.8�.�.^�.��s�.%�.m�.g�.9�.@�.��.�/[/A/�/�/�/�/;!/�r/�s/Wt/(u/�u/pv/)w/�w/�x/ry/3S.��T.�T.�_U.�V.EW.$X.�X..Y.�Y.HZ.�Z.M[.%\.�\.�].,^.�^.Q_.�_.a.�a.yb.c.�c.fd.e.�e.Df.�f.^g.h.�h.i.�i.0�"/%/�&/�'/j."�.�j.ik.j���u(/���(/�)/��.d*/Wl._m.Tn.co.ep.
�/�/�/"r.=s.	t.Cu.v.kw.�x.��.��.��.z�.g�.Q�.>�.)�.~z.�{.�|.�}.�~.[.�.�.��.�+/h,/a�.A�.݀.~�."�.��.Ń.Z�.��.��.‡.��.�.g�.X�.�
R[�fݑ/n]_\
h��/��/^�/hj�_{^;lL�/*�/
�/�n�`�pJbEa8q�/̊/ʼn/̘/v�/Ԍ/ы/C�/�/Ս/�c�r��/Ysގ/��/��/L�/`�/�/e:t�/Ğ/�euS-/-�.�.Tz/
{/�{/�|/n}/~/�~/j/�/À/j�/�/��/r�/"�/�/&./�./a//�//�0/�1/���.{�.��.]�.��.��.��.'�.��.օ/��/����.f�.�.7���.m�.#�.�.��.��.��.$3/�3/&4/�4/(5/�5/,6/�6/07/
8/�8/�9/A:/�:/�;/�</>/R?/	@/�@/u�A/�EB/��B/	�C/�nD/'E/��E/*�F/�G/�H/�I/dJ/L/�L/�M/4N/nO/�O/߿N�5QC�N��N
�Nn�N�NO��N��NV6Qp9Q�:Q�>QuBQuEQ�HQ�KQQQWQ�YQ9TC;TcQ�eQ�=T�AT>ETxHT�wQ�KT$�Q#�QG�Q�Q>�QI�Q}�Q�NT�QV�O��Q0�Q��Q^�Q�Q��QR�Q��Q-�QӭQ��Q��Q�Q��Q��QеQ��QQ�Q��O@�O�Q��OPTq�Q��O0�Q��Q�QL�Qv�O�Q��Q��Q��O�Os�Q.�O�Q��Q6�Q��QgQTXST�WTZT��Q�Q��Q��Q�Q�Q�\T��Q aT��Q��Q�Q�fTiTIRR�RkTFmT0R�oT`uTzxT8}TF�T'"R�%R�'R�)R�,Rw/R.3R�6R=�TC�wP/Q/�Q/R/�R/0S/�S/VT/�T/|U/V/�V/W/�W/3X/�X/�Z/.[/�.KY/�Y/.�/�[/I07\/1�1"^/
6�7��.�.��.��.5�.��.X�.�.z�.�.|�.�.��.?�.�.p�.�.��.)�.��.��.�.��.}�.1/�/�/3/$��/j//@��/]//�/�/6�.��.s�.���/j	/��
/�/�
/�/��/6�m/9/=/�//�/�/��.L_/`/a/�a/c/
d/"e/�e/�f/h/�h/�i/�j/�k/�l/�m/�n/yo/yp/pq/^r/!�.̢.t�.�.��.��.i�.#�.��.I�.��.�.~�.Q�.
�.��."�.��.��.��.9�.�.��.��.M�.��.��.|�.U�.8�.�.^�.��s�.%�.m�.g�.9�.@�.��.�/[/A/�/�/�/�/;!/�r/�s/Wt/(u/�u/pv/)w/�w/�x/ry/3S.��T.�T.�_U.�V.EW.$X.�X..Y.�Y.HZ.�Z.M[.%\.�\.�].,^.�^.Q_.�_.a.�a.yb.c.�c.fd.e.�e.Df.�f.^g.h.�h.i.�i.0�"/%/�&/�'/j."�.�j.ik.j���u(/���(/�)/��.d*/Wl._m.Tn.co.ep."r.=s.	t.Cu.v.kw.�x.��.��.��.z�.g�.Q�.>�.)�.~z.�{.�|.�}.�~.[.�.�.��.�+/h,/a�.A�.݀.~�."�.��.Ń.Z�.��.��.‡.��.�.g�.X�.�
��.��.D�.��.��.�.��.��.��.��.$�.��.��.$�. �.l�.�.,�.&�.��.��.2�.0�.R�.��.<�.2�.��.l�.D�.<�.	�.�.Ĝ.��.y�.z�.:�.>�.��.�.S-/-�.�.Tz/
{/�{/�|/n}/~/�~/j/�/À/j�/�/��/r�/"�/�/&./�./a//�//�0/�1/���.{�.��.]�.��.��.��.'�.��.օ/��/����.f�.�.7���.m�.#�.�.��.��.��.$3/�3/&4/�4/(5/�5/,6/�6/07/
8/�8/�9/A:/�:/�;/�</>/R?/	@/�@/u�A/�EB/��B/	�C/�nD/'E/��E/*�F/�G/�H/�I/dJ/L/�L/�M/4N/nO/�O/{"�6Vr]�dei���I.(x�{`�Gߏ+#�&�1>39�������d;��x�#�#��#6�#�#Ƙ#o�#�L.٥P�0�#u�#��#+P.� ]3�>.n?.@.}[�@.A.�G.]H.�;.^<.�A.AB.�W!
%�-.�..9/.c0.�1.�2.�3.5.,6.Q7.z8.�9.�:.�d=.�>.�B.F.�F.G.�-;-�-+-,-�,-�--�.-�/-1-2-�2-�3-45-'6-j7-�.�:-�;-�n-j=-K?-u.�@-C--�C-�-�p-�.Z.�./.� .�!.Y#.�$.&.�%-�T,M.q(-�)-m*-}-�-�-U.�E-6.I-DJ-<L-f-�'.@).�*.�+.�V,�N-�O-�P-R-YS-LX,�X,�..�
.�.�.�.�Y,�[,n_,�`,�a,�b,�c,�g,i,j,�g-�i-�j-k,m,Sn,�o,�#-�$-�-�p,r-�s-�t-�v-�x-Xz-|-^}-a-M�-4�-"�-��-��-)�-P�-�- �-�-ٓ-��-`�-Ř-՚-Μ-ž-S�-��-t�-C�-
�-�-o�-��-��-ϰ-ײ-��-�-,�-m�-!�-�-��-z�-g�-e�-
�-`�-��-��-�-�-��-<�-��-��-$�-V�-q�-��-X�-��-��-�-�-��-R�-r�-{�-�-_�-�-�-<�-U..�.�.�.K-.�W-Z-Uc-.'.�d-�-;-�-+-,-�,-�--�.-�/-1-2-�2-�3-45-'6-j7-'9-�:-�;-Q,j=-K?-@-�@-C--�C-�-�S,�%-�T,�&-q(-�)-m*-}-�-�->D-�E-I-DJ-<L-f-�V,�N-�O-�P-R-YS-LX,�X,mT-�T-�-H"-kV-�Y,�[,n_,�`,�a,�b,�c,�g,i,j,�g-�i-�j-k,m,Sn,�o,�#-�$-�-�p,�q,�r,�u,
t,�w,�y,.{,�~,�|,��,��,U�,K�,��,��,ڌ,w�,��,��,��,��,��,��,n�,��,��,L�,ܡ,��,s�,��,�,ի,��,�,[�,��,�,��,��,��,��,��,d�,z�,�,��,)�,r�,q�,!�,w�,��,j�,Z�,�,:�,��,��,��,��,#�,��,��,?�,d�,��,��,u�,�,��,y�,)-��,_-r--�-	-�-�
-�-l-�l-�m-�W-Z-Uc--�c-�d-�(��(��(�@XA�ADB�B2C�C D��(AF�F+G�G'H�H�HcI�IqJ�J�K�KmLt�(Z�(�R�R`S�S�)T�()e)�)5)�))k)�)7)�)�)L)))#)))�)@)p)�)�)�))_ )!)R")W#)$)|%)�&)�')�()�))�+)
.)M0)�2)G5)�^�̇:����V:)����_�̊4�������7)\�Ȏq<)�<)<=)�=)
>)u>)�>)A?)�?)OB)E)�G)�J)JL)�L)�M)zN)�N)�O)�P)�Q)�R)�S)�T)�U)�V)�W)�X)�Y)�[)/��])�^)_)�_)6`)a)�a)Eb)�b)9c)�c)8d)�d)Be)�e)=f)�f)5g)�g)0h)�h) i)�i)	j)j)�u�ѹ2k)�;,9>"�>"<<,�<,T=,�=,l>,�>,?,�?,�@,�B,HD,|E,�F,H,bI,�I,BK,�L,ZN,�O,�P,�ZJ�(:�(&�(��(��(��(��(��(��(��(��(��(��(�(^t+v+�w+)y+�z+�|+~+�+$�+ʂ+q�+Ʉ+9�+��+�+��+�+��+�+H�+ш+6�+��+�+c�+�+p�+�+~�+�+��+b�+�+O�+��+8�+Ր+��+F�+�+��+\�+��+��+0�+Ӗ+��+I�+*�+��+��+R�+Ú+��++�+ޡ+��+j�+C�+�+��+�+��+6�+¿+V�+�p'�q'�r'�s'gt'�t'9u'�u'v'0w'Hx'y':z'�z'�{'l|'�}'~~':'<�'>�'@�'C�'F�'H�'k�'��'��'�'ϊ'
�'�'��'ޏ'Ԑ'"�'�'A�'��'��'��'��'Й'��' �'H�'U�'��'.�'a�'�'
�'��'7�'��'�'C�'έ'�'g�'�'m�'ڴ'�'��'��'�'��'��'h�'��'�'#�'��'5�'|�'��'��'�'�'�'��'j�'s�'[�'"�'�'��'��'��'h�'X�'>�'��'q�'��'��'��'|�'[�'��'m�'H�'\�'e�'��' (�(�(
('(?(_(r(�	(�
(�(��'�'��'��'S�'�'#�'��'��'j�'N�'�'��'t�'M�'=�'h�'��'I(|(o(�(�(((�(�
({(-(�([(�(k(X(E((�(�(�(k (@"(�#(�%(3'()(+(�,(�.(50(2(�3(m5({7(58(9(�9(�:(�;(X<(:=(>(�>(�?(Y@( A(�A(�B(gC(6D(E(�E(�F(qG(AH(I(J(K(L(#M(,N(O(�O(�P(�Q(XR(/S(T(�T(�V(lX(5Z(�[(�](�_(Ya(�a(Qb(�b(Gc(�c(Ad(5/�/�d(�e(\f(+g(�g(�h(�i(gj(4k(
l(�l(�m(�n(`o(7p(q(�q(�s(ru(;w(y(�z(�|(_~((�(��( �(��(�(��(�(��(�(��(�(��(�(��(�(��(׈(��(��(|�(^�(!�()�(-�(0�(9�(>�(B�((�(�(J�(��(��(ӥ(��(�(X�(��(��(�(׳(�(q�(��(�(��(��(
�(z�(��(��(�(��(*�(��(l�(
�(��(O�(��(x�(�(��(�(��(�(��(#�(��(�(u�(��(d�(��(q�(	�(��(4�(��(h�(��*�*U�*e�*q�*
�*��*<�*թ*o�*	�*9�*j�*��*P�*�*��*o�*%�*��*b�*��*p�*��*�*�*��*�*��*%�*��*3�*��*I�*��*_�*��*w�*�*��*�*��*0�*��*2�*��* �*��*2�*��*D�*��*X�*��*b�*��*l�*��*x�*��*��*	�*��*�*��*!�*��*3�*��*F�*��*Z�*��*m�*��*�*�*f�*��*8�*��*�*q�*��*M�*��*-�*��*��*i�*��*G�*��*M�*��*S�*��*[�*��*a�*��*d�*��*d�*��*e�*��*_�*��*Q�*��*g�*��*s�*�*u�*��*x�*��*{�*��*}�*�*��*�*��*�*��*"�*��*,�*�*�*�+�+b+;++�+2+{+�+
+W+�+�
+4+�+�++M+k+6'8��'<
'�'E'�'~'K'�'i'�'�'�'}''#'�''�'
'�'�'p'�'Z';')'' '~ '� 't!'�!'f"'�"'T#'�#'L$'T%'U&'Q''R('�$'N)'>*'�*'@+'A,'=-'>.';/'&0'�0'(1')2'%3'&4'"5'C6'`7'�7'28'�8'9'�9'
:'r:';'~;'�;'�<'�<'f='�='^>'�>'V?'�?'J@'�@'@A'�A'B'vB'�B'LC'�C'D'zD'�D'XE'�E'9F'�F'�F'[G'�G'iH'�H'UI'.J'�J'K'VK'�K'LL'�L'�L'�M'�M'eN'�N'�O'�O'^P'�P'#Q'�Q'�Q'`R'�R'=S'�S'�S'^T'�T'4U'�U'!V'�V'�V'bW'�W'fX'�X'ZY'�Y':Z'�Z'$['�[':\'�\']'s]'�]'#^'�^'_'�_'`'�`'a'ba'�a'�b'~c'sd'�d'e'me'�e'=f'�f'g'kg'�g'Ch'�h'@i'�i'.j'�j'k'�k'�k'cl'�l'Tm'�m'`n'�n'eo'�o'cp'�+�++�+�+_+�+�+)+�+�+�+�+P+�+S +� +=!+�!+#"+�"+#+v#+S$+=%+&&+'+�'+�'+t(+�(+^)+�)+D*+�*+4++4,+I-+Y.+n/+�++~0+�1+�1+|2+�3+�4+�5+�6+�7+C8+�8+�9+�:+�;+
=+v=+�=+O>+�>+7?+�?+
@+'A+@B+�B+0C+�C+�C+�D+�D+NE+�E+>F+�F+.G+�G+�G+vH+�H+:I+�I+�I+\J+�J+.K+�K+L+�L+�L+kM+�M+{N+�N+9O+�O+P+P+�P+WQ+�Q+0R+�R+8S+�S+�S+UT+�T+8U+�U+$V+�V+�V+LW+�W+X+�X+�X+hY+�Y+4Z+�Z+0[+�[+\+�\+�\+`]+�]+t^+�^+O_+�_+`+e`+�`+5a+�a+b+�b+?c+�c+d+�d+�e+�e+0f+�f+�f+Ig+�g+h+�h+}i+�i+�j+wk+�k+cl+�l+;m+�m+n+�n+	o+�o+�o+]p+�p+]q+�q+er+�r+Ws+�s+��&�&�d�&��&���&h�&�&R�&�&}�&�&~�&�&y�&�&��&Y�&8�&
�&�&�'�'>�*������'�'U'�'
'o'�'#�-�{�ժ'�}�׫)��٬+�1'c'h'm'g	'
'�
'��+��+��+i�+/�+(�+��+x�+o�+6�+��+��+��+��+;�+��+0�+��+E�+��+<�+��+��+�+V�+��+��+}�+(�+��+��+{�+)�+��+8�+��+��+~�+O�+;�+(�+{�+��+��+��+�+1�+��+�+�+�+��+?�+��+�+��+i�+�+�+��+��+R�+Z,,X,�,b,�,,�,N,,�,`,,e,�,9,�,,�,�,?,�,,d,�,,q,�,,|,��!��!�,-,�,,q,�,",�,,r,�,>,�,,k,�,<,�,;,�,J,�,�,�,3,�,�,< ,� ,� ,M!,�!,",Q",�",�",K#,�!k�!��!�!g�!��!�!s�!�#,$,l$,�$,H%,�%,�(,j+,1,�6,99,�k)�l)5m)�m)�n)3o)�o)�p)�q)1q)'r)s)ht)�u)w)mx)�y){)r|)�})O~)H)�)Հ)��)��)8�)�)ń)h�)3�)��)d�)�)��)M�)��)��)2�)��)�)�)b�)�)��)O�)՟)~�)�)�)��)��)O�)R�)�)�)��)��)f�)A�)��)��)��)��)P�)C�)4�)��)��)I�):�)��)��)O�)��)��)'�)��)<�)��)n�)�)�)"�)��)V�)��)i�)!�)��),�)��)��)B�)�)��)��)y�)U�)�)T�)��)�)�)�)9*�*�*C*w*�**�*�	*b
*!*�*�*�
*�*�*{*7*�***�*�*d*$*�*�*�*�*�**�*X*H*B* *!*"*\#*�#*�$*)%*�%*Q&*�&*{'*(*�(***P+*Y,*g.*N/*D0*>1*=2*�2*�3*�4*�6*+9*Z;*z=*F?*�@*yB*D*�E*UG*I*�J*SL*�M*�O*Q*�R*YT*V*�W*�Y*G[*%]*�^*�`*�b*d*:f*.h*�i*�k*Lm*@o*�p*�r*^t*&v*�w*Ry*�z*�|*~*�*%�*�*o�*�*��*S�*ʊ*d�*ۍ*�*��*}�*9�*@�*��*ۚ*��&@�&��&�&��&��&[�&��&Q�&��&2�&��&�&��&��&b�&��&0�&��&�&q�&��&:�&��&�&y�&��&?�&��&.�&��&�&��&�&��&�&��&	�&��&�&��&�&��&�&f�&��&7�&��&�&c�&��&b�&��&c�&��&`�&��#�#<�#��#~tn�#l�#L�#;�#$�#
�#��#��#��#��#�C�Z�����#%�#{�#��#�#k�#��#
�#Y�#��#��#K�#^�#��m�#�#z�#�#��#r�#
�#��#L�#��#\�#�#i�#����#���#�#+�#=�#��#4�#y�#�#+�#��#�$$0$�$�
$�$�$�$�$�$�$j$�$�!$/$$�&$&)$~+$.$�0$?3$�5$n8$b$;$=$?$�A$UF$�H$UK$�M$�O$�R$GU$�W$�C$]Z$�\$�^$a$c$Qe$�g$�i$-l$)n$(o$p$q$r$s$t$u$�u$�v$�w$�x$_y$^z$>{$|$�|$�}$�~$�$��$��$��$%�$vƃ$�$o�$��$��$��$��$��$�$Z�$͍$J�$M�$N�$O�$ʑ$G�$Ȓ$1�$�$��$K�$��$�$h�$�$��$;�$ԙ$m�$�$��$:�$6\�$��$avl�$QhP�$"�$�$ܦ$��$��$Y�$,�$�$��$�$��$��$v�$\�$A�$±$��$�$
�$��$��$d�$ݶ$ķ$��$��$h�$?�$'�$
�$�$s�$Q�$��$��$�<;�$�$��$Y�$�$��$��$D�$�$��$��$M�$�$��$��$4�$��$��$x�$3�$��$e�$��$��$y�$H�$��$��$�$7�$g�$��$��$%�$5�$n�$d�$��$�$�$Q�$T�$;�$#�$�$�$��$��$�%i%�%�%8%2%�%�%�%%"%@	%[
%h%u%�
%�%�%�%�%�%�%�%�%�%�%�%%/%:%E%a%{%� %~!%�"%`#%�$%v%%�&%�'%�(%�)%�*%�+%�,%�-%�.%0%1%�1%
3%�3%�4%�5%7%8%�A%E%4H%���uK%���L%0P%,R%�S%�U%�W%�Y%N[%]%!_%�_%`%�`%0a%�a%�8%|9%�:%<%o=%�>%K@%6b%c%�c%5e%f%g%)h%Fi%�i%�j%�l%�m%Nn%]k%
o%�o%�p%bq%
r%�r%�t%�u%qv%Ms%7w%rx%Oy%,z%{%�{%�|%�}%�~%�%N�%+�%��%6�%��%W�%��%�%f�%s�%�%��%�%��%H�%�%��%�%�%�%��%R�%)�%՘%�%ؚ%��%C�%��%��%7�%��%�%.�%��% �%0�%��%��%V�%�%M�%/�%�%�%��%\�%E�%
�%��%��%��%"�%C�%��%e�%Թ%�%��%`�%��%��%Z�%.�%��%��%w�%V�%޾%�%^�%��%��%��%��%<�%=�%z�%/�%��%�%��%�%��%"�%��%��%��%�%N�%p�%��%t�%��%�%��%��%��%
�%��%o�%��%��%��%��%��%��%��%��%��%�%��%
�%K�%*�%�%�%�%�&�&�&�&�&�&&�&T	&-
&J&#&
&&g&Z&�&,&�&Y&&�&G&&�&�&Q&
&�&�&&&�!&�"&[#&�&'$&�%&�&&t'&^(& )&�)&^+&�,&�-&z.&]/&�0&y2&04&5&�6&�8&�1&N:&;&�;&[?&C@&�@&A&�B&�C&�E&�G&kH&I&�I&�J&�K&�L&M&'N&�O&�P&�R&�T&rV&JW&=Y&0[&^\&B^&�<&u=&&`&�a&�b&�c&nd&Me&�e&�f&�g&0l&n&rh&Qj&�s&�u&�o&�q&jw&y&�y&yz&{&�{&�|&�}&E~&)&�&1x&܀&m�&�&Š&�&��&S�&x�&�&��&��&�&t�&ݓ&G�&��&�&��&�&�&��&�&s�&a�&ݤ&a�&V�&�&p�&�&K�&��&��&��&ʲ&ɴ&�&V�&��&��&�&ߺ&ڻ&Ҽ&Ͻ&Ӿ&ڿ&�&:�&N�&m�&��&_�&)�&�&L�&>�&B�&g�&�&��&A�&��&~�&�&�&��&��&��&P�&y!��8�U�����{"�$[%�&u(�)b-�.0�6E9:<�=�?zB,D�FH�I$N*P2Q�Q
RVr]�dei8k�kUl�lm��n\�f�Ͳ��l��b����s�y�C����z��9��#�n�o�p�q�r>s8t�t#1u#�u#mv#w#�w#��׌!�T���;x#f|#��#y�>�
��I�#Ѕ#W�#߆#l�#>�#��#7�P�϶ʷѸ׹H���Z�1�?��������H�����������������9���������r�����r����u(x�{�}M~�~}�F�v��#����D��z�ۇ�����O�����`�'	�
�x	�
u��~�K#5L#*Y��Gp�M#WJ��u}�=�zg ����ߏ��+#�&��k�e��T���1>3(4$5-6_7�8�9�:�;@C�A�DN#�N#P#�E<G[I�JLAMaN�OxU9�������d;�~o��/�����D�G�#�#�P#�Q#��#͟#T#�R#+�#�N�#rU#!W#�W#=V#x�#�#
Z#�X#�#X\#3[#Ť#��#��#�]#�^#6�#��#Sa#�_#
�#S�#�#��#�b#D�#��#a�#T�#�#�#�c# f#^g#�d#�#�#U�#�#��#=�#�h#�k#"j#��#��#�n#m#��#?p#rq#w�##�#
�#�xQy�z�
8r#�r#}{s#t#L������P��#��#��#�#՗#Ƙ#o�#�{�"�˃o���Ǣѣo�٥P�0�#u�#��#��������c����c�#/�#�������>�������"����������F���S�7T5T�4TW7T�4T�6T	6Ty5T�8T�6T38T��"��"�"��"��"� �#�'f##�#x1�#-#]3�#�#>#]E#�#��":�"c�"��"{�"��"��"e�"��"uc"�JgL�#,T}[T#��"�#��"�f"F'#�'#s�)#�*#+,#�-#W/#0#1#�2#	4#�5#7#�8#�9#&;#w<#�=#��"��"_�"b�M�"��fvzx?#�zA#��B#D#�E#*G#8h"j"=k"sl"�m"�#�#���H#�#W!
%�#і
�D�%�I��(>*�+�,�.G/0�0�n"�P�o"�p"sq"wQ4r"1R�r"�U�VdI#3J#K#Mt"u"m�u"K�"�"��"x�"hv"�w"�x"�v"�y"�z"��".�"�"��"��"i{"��"��"D�"V�"�" |"~"!"�|"H�"H�"Q�"!�"��"��"��"S�"��"�"Q�"K�"�"��"��"��"��"�"��"��"6�"�"o�"ތ"��"�"��"H�"�"���"v�"Z�"��"rvБ"�"y�"c�"��"y�"��"�"S�" �"��"֔"f�"4�"
�"�"#�"ޖ"Q�"X�"��"��"��"�"�#�#j�"^�"��";�"��"��"��"~�"�#U##Ǣ"��"��"��"�"�"[�"(�"�#�#�#�"��"��"}#��"��"P�">#�"��"�#f�"��"e�"�	#C�"h
#X#8�"p�"��"+�"�"-�"��"��"@#.
#~a�"��"��"##��"��"m�"��"e�"6�"3�"��"�#A#7#�"y�"�"P #z��##���$#�ñ����Ҵ����s%#��S�n�Ի��2�Y���i�#��%#|�T���;����.T�/TZ0T2T�(T�+T߿N�5QC�N��N
�Nn�N�NO��RZ�R�RSc�R�RSLS��R��R<�R�S�R��Rk	S@
S�RSS�
SCS�SS�S�SlS%�R��R"�R"S�S�SS#SS�StS��N��NSV6Q�S?Sh#SuBQ8'S{*Sn-S;0S3SWQ?8S�<S�>SAScQ>DSHS�LSEPS8TS�WS3hR`[S�]S+}Q�_S��QR�Q�bS�jRbeS�gS(jS��O�QClS9mSxnS �O�pSTsS�uS-wS{Sl~S�S
�S��Se�S*�SI�Q}�Q5�S��SG�SL�S#�S�S֏S{�S8�SV�O�S��S��Q0�QQ�S��Q��Q�S@�Q�Q��Q^�QؖS��S��Sc�Sg�S��Q-�Q��S��S��SӭQK�S,�SРS)�Q�Q��SW�Q�Q<�S�ṢSеQ��QQ�Q��O@�O��O��O�S��S�SU�S��Qq�Q��O0�QG�S��S0�Si�S�QL�Qv�O��S�S>�SϳSg�S%�S�S��SȺS��QʼS�Os�Q.�O��Q�Q��Q6�Q��Q@�SuR1�SD�S��S��S��Q�S�S��S9�S��S�QB�S��S��Sm�S��Q��SߍR��S�Q��S^�Sv�S��S��Q$RIRR�Rk	R�R0R;�S��S`�S�T�T�TT'"R�T�T�T�T�T�Tw/R�T�6R��P!T�"T�$T��N{�N6�N��N�&T�'TB(T4=�>U?�?�@XA�ADB�B2C�C D�DAF�F+G�G'H�H�HcI�IqJ�J�K�KmL�L�O�R�R`S�SzU4T�W5X�XY(Z�Z�\"]�]o^i[�[_�_Y`�`�avc{ekg�h�i�j�k�l
n�n�o�p�qsr�sztTu.v�vVw�w�xy�y�{�}�F����^�̇:����2�����_�̊4�������\�ȎM����;��s�C����3�(����m� ���P�<�R�G�z����������/�����Y�/����@�Ԫh�ǫ���O��P��v�R�/���-���h����U�\������u�ѹ��	J,9>"�>"�>"C?"�?"/@"~D�F�GpI�@"�J�KBNpO�P�@"�RnT�UoW�X�YGA"�Q�R�STT U�U�V�WRXY�Y�Z�[P\]�]�^�_N`a�a�b~cKde�e�f|gHhi�i�jzkFlm�m�nxoDpq�q�rvsFtu�u�v�wXxy�y�zG{�|�|I}�}�~sb�O�����Q�����M�����L�����K�c�}�]�����4�Ұ��X�0�������j�D����Һ����~�m��_���o��_��w��T�V�q�F�s�6�P���������������������������c�F�{�����1�'�t���1��������*�����9�C�������v������i�a���:�M�P�X�`����;-v�+	u
y��
�W'��a�w<���!�#�%�(�*M-m/�1�3X6�H�I<K{L�M�N�O�P�QdRvST�T�U�V�W�X�Y�8�9P:;w?�;�</=�=�>2@�@A�AAB�B1C�C�CkDE�EoFUG1H�Z~[K\"]�]�^e_+`�`)cze�g�i�k1n�p�rYunw�y�{8~̀�,�"�p�T����(�d�Z�����ǜ=�Ƞl�ʣ��̦o�M�ث|�ڮ��ܱ�]�ֵE��������4����O��K���"���*���c�����8���%��������s�U�8��������������j�U�?�I�S�]�g�r�}��������������������������
��!�,�7�����,��y�!��o�b�U�H�?����C����G��@��!�	e
�
�
x�m�e[w�~���tG�����u ^!B"&#$�$�%�&�'�(�)�*,-&.5/�/�/�0-1�1y2!3�3q45�5o67�7r89�9w:<�=Y?�@�B<D�EG�GuH�HiI�IaJ�JWK:LMN�N�O�P�Q�R�SUV1WHX]Y4Z[�[�\�]b^3_`�`�atb�c�d�e�fh<iej�k�l�mo4pNqir�s�t�u�v�wAx�x�ygz{5|M}d~{����؂�4�b�6��߈����]�'������Q��ؐy�����ޖ}����0���I���D��Z��U�Ъ��� ���5����S����b���k��4�ƼR�������<�\�}���D�����d����t�P�(���������T�u����d����Q�����<����!�3�C�����������="^&T*c.,296�7�8�9�:�;ű��Y�#������M�����v�A��ռ��i�4������]�'�������Q������{�E������n�9������a�,�������a�/������������8���_����������X���H���4���������������s���g���S���?�7�.��
��������������-��)
y
�r�k!�#�%A&�&8'@()�)D*�*.+�+�,$-�-b.�.Y/�/k0�0}12_2�2;4t5�5�6y7Q8)9�9�:�;�<3=�=?>�>-?�?-@�@DA�A7B�B�CD�DE�E,F�F
GiGqH�H&I�I�I:J�K
MvN�OzPQ�QIR�R~S�TgV�WOY�Z7\�]�^l_L`,a
b�b�c�d�e�fwg_hgiojwkl�m�n�o�p�q�r�s�t�u�v�w�x�y�z�{}
~�'��ق��r�DŽ�����c�ӆC����}��K�����z�H�����P���4������=����Ґ<���C���>���>���<���0���5���8���,���>���?���[�����<���0���5���8����������3�v�
�ȥ2���9���-��� ���-�Ȫb�������#���ί��x�N�������V�$�C�c���������/�V�}����������-�F�^����~�3�������������	��J�v�������s�E��������N������p�*���I���(���\���r������~��������>�J�[�s%�|	�F�`��!@^}��)"v%�(,]/�2�5B9�<�?!C1E?G�G�H1I�I;J�JFK�KRL�LDM�M9N�N1O�OP�P�PnQ�<}f~�����c�����D����>���D��Z�͊@�ԋa��X�I�Ҏ)�Ǐ|�)�ؑ��:��I�������w�ۖL�ٗ>�*��������p�̝&����G�����#���-�{�ժ'�}�׫)��٬+���c�@�ݯz�~^!�`!Wb!�B
�c!�E
MF
�F
ce!g!i!�i!�k!Pl!�n!o!q!�q!�r!�s!zt!Q
�R
�t!Nu!�u!v!MT
aV
X
�Y
xv!!w!�w!wx!�x!Jy!�y!0z!zz!{!^{!�{!P|!�|!*}!}!�}!@~!�~!!z!�!H�!��!e�!��!�!��!<�!��!�!>�!Є!u�!Dž!�!c�!�[
��!�]
�`
�c
�f
�i
�l
�o
�r
�u
�v
]�!7y
K{
�|
�~
7�
܁
��
&�
��
4�
��!<�!6�!ˆ
*�
�
C�
��
�
Ǎ!/�!��!�!J�!��!�!s�!֐!9�!��!��!\�!��!�!�!�!A�!��!+�!��!�!��!ז!8�!��!��!a�!Ę!'�!��!�!L�!��!�!o�!Л!1�!��!�!|�!�!i�!ў!(�!��!�!O�!��!�!x�!ۡ!<�!��!��!_�!��!!�!��!�!X�!ͥ!C�!��!"�!y�!ڧ!=�!��!�!f�!ɩ!,�!��!�!O�!��!�!r�!Ӭ!4�!��!�!��!�!s�!ʯ!+�!��!�!T�!��!�!}�!޲!?�!��!�!b�!ô!$�!��!��!o�!�!\�!ķ!�!|�!߸!B�!��!�!k�!κ!/�!��!�!R�!��!�!u�!ֽ!K�!��!6�!��!�!l�!�!0�!��!��!Y�!��!�!��!��!B�!��!�!e�!��!'�!��!�!��!��!f�!��!�!��!��!G�!��!
�!p�!��!2�!��!��!U�!��!�!x�!��!b�!��!O�!��
��!��!��!�!��!��!c�!��!1�!��!�!R�!��!��!Q�!��!
�!M�!��!��!&�!��!��!z�!��!H�!��!
�!b�!��!A�!��!�!~�!��!5�!��!k�!	�!d�!��!�!q�!��!&�!��!��!)�!v�!��!�!k�!��!�!g�!��!�!s�!��!E�!��!��
x�
��
e�!�!��!
�!��
��
��!�!p�!�!4�!��!��!]�!��!#�!��!�!F"�""i"�"+"�""�""j"�"""�"�"K"�""t"�"6"�"�"Y	"�	"
"|
"�
"f"�"S"�"
"s
"�
"9"�"�"b"�"&"�"�"I"�""l"�"B"�"-"�""c"�"'"�"�"P"�""w"�"9"�"�"\"�""�""~"�"]"�""x"�">"�" "g "� ")!"�!"�!"L""�""#"o#"�#"Y$"�$"F%"�%"&"f&"�&",'"�'"�'"U("�(")"z)"�)"<*"�*"�*"_+"�+"5,"�," -"�-"�-"V."�."/"}/"�/"C0"�0"	1"j1"�1",2"�2"�2"O3"�3"4"�4"�4"q5"�5"P6"�6"7"k7"�7"18"�8"�8"Z9"�9":"}:"�:"?;"�;"<"b<"�<"L="�="O�
�����&��n����Q���W���]�����.���`�����-�O�]�k�����5�V�c�p�����.�K�T�]������4�<�D�����+�R�]�h����S�{�����Q��  ]  � f
 �  w � �   S d a ^ � � + M �! �# �% k' a( W) �+ �- �/ y1 n2 c3 �4 �5 �6 �7 �8 r9 �; �= @ B (C AD �F �H �J �L �M O cO �O P �P BQ �Q �R 3S �S ]T U �U @V �V �W �W �X FY �Y �Z d[ \ �\ �] I^ _ �_ t` ,a �a �b Rc d �d �e :f �f �g [h 
i �i hj k �k ~l 8m �m �n eo p �p �q Rr s �s �t >u �u �v lw %x �x �y Vz { �{ �| D} �} �~ l $� ۀ �� L� � �� z� 3� � �� ^� � Ј �� @� �� �� q� ,� � �� [� � ѐ �� F� � �� z� 7� � �� l� � �� �� g� ٙ K� �� 2� �� � �� � w� � ]� О C� � �� P� �� �� [� ʣ 9� �� � �� �� i� ݦ Q� ŧ 9� �� "� �� � �� �� k� � ɬ x� '� ծ �� 4� � �� G� �� �� Q� �� �� W� � �� a� � �� m� � ɻ w� %� ӽ �� -� ݿ �� =� � �� K� �� �� [� � �� i� � �� � 1� �� �� � A� �� �� �� � �� �� � G� g� �� �� +� ~� �� �� �� Y� �� �� 	� $� ?� �� H� �� �� � 1� � <� �� � !%!!�!	!�!�!	!�!v!!�!�!�!_!�!�! !!!6"!�#!�$!T&!�'!*!3,![.!x0!�1!�2!#5!=7!f9!�;!�<!�=!�>!@!DA!WB!VC!UD!�F!I!HK!rM!�N!�O!{R!�T!�V!#Y!VZ!�[!�[!<\!�\!�\!:]!�]!�]!@^!�A>C�DYF�G�C
D�DE�EF�F8G�GFH�H[I�IrJ�JrK�K{L�LXM�M6N�NLO�O,P�P6Q�QBR�R)S�S�S;T�T!U�U.V�V�VoW�W�X�XsY�Y�Z[�[�IfJ)K�K�LsM7N�N�O�PCQR�R�SQTU�U�V_W"X�X�YkZ/[�[�\y]<^�^�_�`Ja
b�b�cWde�e�fdg'h�h�ivj=kl�l�m[npEr�s~t�tu�u�uBv�vSy|�~z�0����X��Б��H��C�Z���{�W�1������(���4����*�ӧg�������F���޲-�z�ż�[�����<������������������G�����]����H���g�����>���������5���M�����e�F�'����#�����������y�vPs�rh	W
D:V
�L�D�6e�avQh�U& � �!�"x#Y$?%�%&�&'�'�'()�)�)v* +�+�,1-�-�.�.q/�/b0�0M1�1;2�23v34�45q5�5^6�6h7�7n8�8p9�9x:�:Z;<�<=�=>g?�@9B�CEmF�G=I�JLrM�N>P�QSqT�UWqX�YkZ[�[e\H]+^_�_�`�a�b�cjd>ef!gh�h�i�jk�k&l�l,m�m.n�n6o�op�pq�qr�rKst�tzu3v�v�w_xy�yczK{|�|j}~�~�[��ہ��W��ل��5�$����X�
�Ɗ�>�����k�"����B��ђ��?�����g�ə,���S��y�
���
�{��U�å/���u�O�(��۬����w�X�9������m��F�������������b�����$���Z���#�����ֺ��P�E�F�G�H�I�K�M�N�O�P�Q�S�U�V�W�X�Y�[�]�^�_�`�a�c�e�)��������W�W�-���-�5�H�H�	U
�
u�
���J�n�)�I�&��>��; &!"K#�$�%�&\(�)z*+�,A.1/�0k2�23/5�6�7�8�9#;}<�=�>"?�?\@�@�C�DmE<F
G�G�HnI6J�J�K�LSMkN�O�P�Q�R�SU&VFWfX�Y�Z�[�\�]�^�_a�albc�cwd%e3fBgPh^imj{k�l�m�np�p�qqr=st�t�uWvw�w�x]yz�{!}�~������ ���'�v���������o���(�������S�����U����)����L�դX���Ψ����,�D������:�^�������M�����e��ɼz�%���#�i�����;������Q����$+	
���ih�B)�*"�$�&65�+.n0�24A�7:j<�>)\�\Q]�]y^_�_9`�`ea�a�b)c�cQd�dyef�f9g�geh�h�i)j�jQk�kylm�m9n�neo�o�p)q�qUr�r�st�tKu�u�vw�wYx�x�yz�z{�{|�|'}�}5~�~K�_��u����������!������[�߇q�����
���1�‹[����&���D��~����Z�����4�Ҕn����@�֗f��������S�������2���A�˟U��p���w������w�
���;�Ϧc�����G����s�ݪi�����
���%���=�ӯi����4�ʲ`�����������(���.�Ƹ^�����(���U��m����9�Ͽ`�����)���Z��������E���r����3���h����5���e�����/���X���m���{�������C���y����D���[�����-���X�����!���R�������6���c�����$���Y�����&���L���w����@���k����5���c��������I���t����5��g�����,���D��{����7��\������!�7�X�y��-�>	�	R
�
k��
�
$�9���"�-�L�s�8��\��h�Z�N�� @!�!�"4#�#�$&%�%s&'�'f()�)Y*+�+),�,Q-�-v./�/'0�0H1�1}23�3L4�4|56�6?7�7l8�8�9#:�:H;�;f<�<=>�>$?�?Q@�@}AB�B<C�C`D�D�EF�FDG�GmH�H�IJ�J?K�K\L�L�M+N�N`O�O�P'Q�QTR�R�ST�T<U�UaV�V�WX�X3Y�YLZ�Ze[�[v\]�]9^�^f_�_�`!a�aFb�bkc�c�d"e�eTf�f�gh�hPi�i�jk�kDl�lXm�mtno�o>p�p�sjq�q�r's�vOt�t{uv�y>w�wnxy�|7z�z_{�{��ӹ��N����������������3�$���t�н����,D0k�l�mioJp�p$q�q�qlr�rf����L����[���ei6���Y�1�	��Z����	1�û�}�A"�B"wC"�D"�E"RG"�H"	J"bK"�L"WM"�N"�O"?Q"�R"�S"YU"�n�o�p�q.
�
��ώ��	�2���9�z�1����Ӳδȶø7�P�϶��[��|���^�t�1�����������������S�A����z�����Fs������C��tNu��M���`���H���x�����L������G�����1���{�V��U(?��"R�=�V"�W"�X"]Y"�Z"@\"�]"�^"W`"c�I�G�1��޺��9� �Ͽ�^�o�����WJ��P�'�������=�
�0B���9��!���"�#��9����.���-6_7�8�9��.�z�b��D������������n���0�M�e�����9�������d;�v��c�Q���K�-���s����]���1��������M���!���q���r�=�����a��b�-�����Q�������!m��H���	�
[J��
�����W4w�w�x�y<{|jz�|�}b~�~�������2��!�U��	1
�
J
~�
�Z�sG�$���p�M�������`�����n !"�"�#�%�&�$�'�(^)�f�;�#�ǃ�����p����?����;�� �!�":!�#R$�$i%�&�'&p(/)�)F*�+|,�*M-.�.#/�0Y1�/*2�2u3*�+�,�*�-@/�.0�0^1
3�3+2�4�5`6L7�7�8�:�;�9�<�=C><��͉��5��f����P��4�5�6�4v7P8�8�91:�;^<�:,=�=r>�>c@(A�?�A�B<C�C-E�EpD�F|GH�H�I�J:I�KFL�L�>�@�A�?yBDXC�DrEF�G�H�F�ImJK�K�LMIO?P[N>Q+R�Rt�9���ؒ^�2����ږn��YM�N�ON�P�QR�RRS�TmU�S5V�VqW�WRYZ�X�Z�[\�\�]�^?]}_3`�`>a�bYc�a!d�d]e�SU�U@T�ViX�W%Y�YlZ\�\0[�]�^;_`�`�a\cLdtbEe,f�f��K��ޚX�&�����žR���e�g~h�fqiRj�j�k;l�mkn�l3o�oypqpr2s�q�s�t@u�u7w�wzv�x}yz�z�{�|A{�}D~�~yg3i!jMhk�l�kpm n�ngp>q�or�r�s[t�t�u{w^x�vGy$z�zw�9���ʢL�������?�ͧW��#�ւ��?��������=�x�0���;���_��#�ۍa��L�
���Α���������>�y�1���Y{}�})|�~x��4������M�Dž��%�����c���1�ό��?�_��۩�� ��]���x����<��̚�����,�ٝ�����6�}�9�ǢT�¤���L����#���S�Ԩ�׫e��`�"������4�Վ��q���d���E���h������ݖc�4�͚��?��˞�����t��'����z���ȴ5���`������7��s�ش�����N���?��������ؼ��0�8�߾]�ڿ��v�~�%��� �d������k�����/���g�إ=���������M�Ω�ѬZ����n��±+���^�����i�#�{�2�ɺ���#���f�v���e�������_�;�	����������T�"��5������m�;�-�N�%������T�F�g�>�*���{�����~�ָͺ�����|�t�{�r�����O�Y��*�:�M�,�f�s�?�l�^�P�O�1�-�:�/�%�������w�t���z�n������*��Y�����K����U���1����>�������V�����)�X��J
���������������L������������:�(�������������~�.�O�%�������h���N�(���o������q	
�
}��
8�c���O�z�-�f��*�D}��A����������7�z����t� ��D�����g�K�����������x�_�	�����������J�����;�����!�"� �#�$�%T&'�(�)�'�*h+,�,c.C/�-)01�1T2�3�4#3�5�6G7�7�9y:�8_;9<�<������������v�D������xp#	


	
�
��m�M�:����������d���=R?G@e>EA1B�B�COD�E�FE�GSH�H�IK�KQJ�L�M3N�N_P1Q�O	R�RtST�UrV�TJWX�XOH^J�:��L�"��cM���� ��!�";#����`�?�����
���u��SY�Z�[;\I]�#"^�_�a�c�e�g�$|i^kbm#nc%4&p�pNr"sq�s�t�ubv%w�x�y�wuzG{|�|p~H�}&�������!���N�ׅ��q�8�҉������Z�"��&�(g)�'D*�++�,}-C.0�0/�1�2�3�4x5k6G8@9S7?:2;<�Ž����/��R���Ք��x�4�Ҙ������`�:��͝s�Q���5�
�ۢ��N�,�u�������)��P��í��^���+�Ʋ��l�=�>�?�=g@B>A�B�C�DTFGGfE@H-IJK�K�L�N�O�M�P�Q�R9�����������s�U�-����F��y������P����}���Y�)�����J� �y�������W��������o�5�����f���B�����S8U
VhT�VX�WTYZ�Z�\�]�[y^^_9`(ab�b�d�e�c�f�g�h��t�K�/���������y�I����T�$���������T����y���S�!�����:��k�����z�=�����}�K���d�8������}i
k�k?j�lLn�mo�o�p`rIs|q8tu�u�v�w�x|zq{�yl|[}@~g<��w�[3	�	|
��7�
b.��/�d��_�x�N��!�V��Q !�"j#�!@$
%�%$��{��P�ۃ���i�'�ۇ��������_�H���ӏĐ��������&Z'+(	)�*�+�)a,5-�-�.�/"1�1M0�2�3�4T56�7�8�6�9]:+;�;�=|>�<`?8@A�AyCWD�B;EF�F�GTI2J{HK�K�Lg���3�˗r���O�������ʜ����t�k�M�F�.�-�4�2�+���MhNGO3P�Q�R
Q�S�T}UTVW�X�Y�WhZ<[\�\�]O_-`v^a�a�b�c*efQd�f�g�h_ik�k,j�l�mmn:o�p�qp�rzsHt�����ԫl��C������Y�L�k�E�2�����ϼνջӾ̿��u�u�v�wyyaz�xO{1|	}�}�~"��Ú��j�,����Y���5��ˉ��&���U�؍��n�3�ɑ����{�K��֕l�B���������=��m�������Y����������~�c�>�-����������������y�P�'������ڞ{�U�%������U���p�8����)���b�ǭ��I����R���$����a�������G����@��y�޽��`������<���!�c�����a�
���1�������f�6��������������������%���T�����m�2�����^���<������u����@�����w�B�����
���x�D��������o�E����~�Z���<����a����+���`���;������������o�P�E�%������������c�M����"�������`��������j�<�����E�!�n�����p���;���r=���s?
�	�
�j@
�pK�,��u	?
��
�����olwofS�
��{1P���@���p:
���L� �!["#�$�%�#^&,'�'�(E*+v)�+�,�-H.�/�0/�1V23?��{H��f ""#>!�#�$�%�&{'j(>*3+N).,-.�3�4�5i68�867�9�:w;D<�<�>p?�=N@ A�A�B�C)EFRD�F�G�HTI�J�KJ�L�MVN!O�P�Q�O�RWS#T�T�VlW�UNX$Y�Y�.�0a1�/B2�33�4�5U6!8957	:�:�;�<�=�>�@�A�?�B|CiD�Z�[u\_]_�_4^�`�a�brc$d�e~f�dTgh�h�imj�k�l0k�m{n?op�qhr�pBst�t�u)w�wZv�x�yiz,{�|�}�{l~:�UE�F�GF�H$J^I�J�K|L8N!OTMP�P�Q�R�S�TTVIWdUDX3YZ����k�M��х�����[��$s%R&�&(�)�*�+�Z�[�\ ^�^�_t`a(�؉J���0��a"�b"���a��{��b�c�d�e�f�g"iYjU-U.U/U0U1V2W3X4�@	�	�
#Y5�5�6�7Q89�"�":R;i<�>�?@�@߿N�5QC�N��N
�Nn�N�NO��RZ�R�Rc�R�R��R}�R��R��R<�R1�R�R��Rz�RT�R�R��R.�R��Rc�R�Ro�R%�R��R"�R��R�R��R��R��RQ�R�R��N��N��RV6Qp9Q�:Q�>QuBQuEQ�HQ�KQiNQp�RWQ��Rb^Q�`QcQ�eQiQ\mQ��R6tQ�wQ�zQ�jO+}Q�Q��QR�Q$�Q#�QG�Q��Q�Q>�QI�Q}�Q!�Q��Q֙Q�QV�O��Q0�Q�Q��Q��Q@�Q�Q��Q^�Q$�Q�Q��QR�Q��Q-�QӭQ��Q)�Q�Q��QW�Q�Q�Q��Q��QеQ��QQ�Q��O@�O�Q��O
�R��Qq�Q��O0�QqR�Q�QL�Qv�O��R/�R��QUrR�Os�Q.�O��Q�Q��Q6�Q��Qd�Q��Q��Q�Q��R�Q��Q��Q��R�Q�Q��Q��Q��Q��Q �Q��Q�Q��Q$RIRR�Rk	R�R0R�R<R3R�R. R��R~�R'"R�%R�'R�)R�,Rw/R.3R�6R�7RL:R�S��C�	�	��	��	|�	H�	��	q�	�	��	v�	(�	��	��	1�	)8p8�89�<�?EC�F�I:M�P�S�V^Z�]�`Pd�g�jnsq�txe{�~?�e���� �����i�ֆE���#����t�؍I����k�����E���ۖ��Ù��^�2���֝����`�=�
�f�������{�K��ާ����Y�1�	�Ԭŭ�����D
}E
7F
�F
�G
nH
&I
�I
�J
WK
L
�L
|M
4N
�N
�O
kC
\P
Q
�Q
iR
"S
|S
�S
TT
�T
PU
�U
|V
*W
�W
�X
6Y
�Y
�Z
1[
�[
�\
,]
�]
�^
9_
�_
�`
2a
�a
�b
>c
�c
�d
�e
	g
�h
"j
`k
�l
[n
�o
�p
hr
�s
1u
�v
,x
ey
�z
9|
�}

��
��
6�
t�
�
ن
��
s�
R�
1�
�
�
Г
��
k�
'�
�
��
]�
�
�
��
��
S�
!�
�
��
_�
�
ѱ
��
��
D�
A�
�
G�
�
�
��
��
}�
]�
=�
�
��
�
��

�
��
��
��
6�
��

�
q�
��
A�
K�
n�
D�
9�
K�
�
z�
�
I�
��
&u�xm�"�&*�-1�4�	:�	��	��	P�	��	��	M�	��	�
D
�
�
	
�


;
�
"
�
f
�
�
U
�



�
 
\
�
a 
�!

#
|$
�%
�&
(
�)
�+
q-
-/
2
�2
�0
o1
S3
)4
�4
�5
�6
S7
�7
�8
�:
�<
p>
�>
Z?
�?
D@
�@
�������F���W���L����������o��������l����b����Z���P��	@y
��'a��I�!�#�)�/c5m;]@�E�K�PV�[ua�f[lrtTv�x�z}D������4�p����"�����i�֚C��������d�ѫ>���6���.���(�z�j��d��^����Z���|������R�,���r���������4�n
&

�


�
� 
z"
T$
]%
f&
�'
�(
�)
�*
,
B-
M.
X/
�0
�1
�2
�3
�4
�5
�6
�7
�8
�9
�:
�;
�<
>
�>
�?

A
�B
)B
J,p-".�.�/;0�0�1T23�3l45�5�647�7�8J9�9�:&;�;R<�<~=>�>@?�?k@A�A*B�BTC�C~D^F�F�GpI�J�KMBNpO�P�Q�RnT�UoW�X�YGZ�Z�	Y�	Y�	��	\�	��	��	=�	�	��	 �	�	��	w�	O�	��	w�	D�	�	��	��	7�	��	��	H�	��	��	]�	&�	N�	m�	��	��	��	�	*�	I�	p�	��	a�	��	D�	��	8�	��	~�	U�	)�	*�	�	�	��	��	Z�	��	��(A
�B
VD
�E
MF
�F

G
�G
�H
�J
hK
9M
�M
�N
�O
�}���Q
�Q
'R
�R
MT
aV
X
�Y
�[
d\
�]
�`
�c
�f
�i
�l
�o
�r
�u
�v
:w
7y
K{
�|
�~
7�
܁
��
&�
��
4�
��
��
5�
ˆ
*�
�
C�
��
�
~�
	�
��
�
��
	�
��
�
��
�
��
�
��
�
��
�
��
!�
ț
o�
�
Ý
N�
Ş
F�
ʟ
N�
Ҡ
V�
ڡ
^�
ߢ
`�
�
b�
�
d�
�
f�

�
��
]�
�
�

�
��
�
��

�
��
�
��
�
��
�
��
�
��
 �
��
"�
ɲ
p�
�
Ĵ
O�
Ƶ
G�
˶
O�
ӷ
W�
۸
_�
�
a�
�
c�
�
e�
�
g�
�
��
^�
	�
��
�
��
�
��
�
��
 �
��
%�
��
'�
��
)�
��
+�
��
S�
��
��
N�
��
P�
��
U�
��
]�
��
e�
��
j�
��
l�
��
n�
��
p�
��
��
?�
��
��
��
��
��
X�
��
x�
��
d�
�
��
��
��
,�
��
$�
��
,�
��
4�
��
<�
��
>�
��
@�
��
B�
��
D�
��
��
;�
��
q�
��
i�
�
q�
��
y�
��
��
�
��
�
��
�
��
�
��
0�
�
��
+�
��
-�2�:�B�G�I�K�M�u	�	p
�
r�w�
��
����a
�@�8�@�H�P�R�T�V�X��O � �!�!}"#�#	$�$%�%&�&'�'(�()�)D*�*�+O�
Ӆk�y�������(����t�
���ߑ8���������r��T�š5�������8���)���M�ؠ��]��ϣl�	����������Шy�!�˪X��c�������;�g�]������
�8�e�������z��m�����������b�T�E�8�,�����C��������v���<�����o����U���`����������|��7���$��������C	�	�	l	
	$	�	�	�	�
	V	Z	4			~	I��+	�		F�m�_�@	M	�.	�/	O1	�2	]4	�5	k7	)9	�:	�;	�<	�=	X>	?A	&D	
G	�I	�L	�O	�R	�U	X	j[	R^	:a	�d	Ah	�k	�o	�s	�u	Bx	�z	�|	7	��	Ƀ	�	�	k�	�	��	;�	�	��	&�	ό	x�	�	��	@�	Џ	}�	)�	��	d�	
�	�	$�	2�	��	Z�	��	��	7�	�	u�	�	Ǜ	��	��	�	��	!�	��	��	S�	��	�u}x:{~��f�7��΋��B�/��ߙ̜��^^^�^i`���c
fi:k�mKp!q�qf��rStv�v#w"xCy�y�zB{�{|t|}�}Q��f�w�ƍ#�}����F�������W����!���ھ2��������)�<�F������V���
�+�6����L�����6�j�������O�����z���<���2����d���h�[�N�O�h���m�6�������S���	�
>	�G�@��F� Y#(&@)�+3.�0B3�5@8�:�=>@�D&��H�J|MZP�RlU.XdZM]X`�bpeh�jm�o�q�tKw�w�w&x}y�z�{Z}�~�4�c��������=������������ç��������+�w�E����ȱ��3�"�&�$� �$��@�Һ߻��н������Z�<���T�Z������������ei6���`�Y����������(�Z�������1����8�9�:;�;<�=]?�@�A�B�C'D�D`E�FHwIjJ���\��������[�E�����o���ԺK�����t���b�3�����x�
�R�Q�o�����k���J���9�����U����g����O�����1���y����P�@�z�������L,M@N�NpO�O�P�QHS�T����B�9����E�������{���u�����f������������]���
�l�����G�����_�������������6��"�e�j�������k�G�S�����g�����X�j[g\G]�����q���F����P��:���#���������
�~������Wz����A�v����������*�D������
R[�f5gn]_\
h�h�iMkhj�_{^;l�l�m�o�n�`�pJbEa8q�qMc�c�rYse:t�eu�����U!V�VXW�W�X'YK����J�_��LJ{�����e�����.��Y�Z��~���{�7�ݒ�������՗Ҙ$����������@	�	�
#�^��
��wu����	����+*���RM �!�"�#D$߿N�5QC�N��N
�Nn�N�NO��N��NV6Qp9QS<Rn@RuBQDR�HQ�KQ/GR�IRWQPRiTR�VRcQYR�\RaR6tQ�dR3hR�jO+}Q�Q��QR�Q�jR#�Q oR��Q�Q>�QI�Q}�Q!�Q��Q֙Q�QV�O��Q0�Q�Q��Q��Q@�Q�Q��Q^�Q$�Q�Q��QR�Q��Q-�QӭQ��Q)�Q�Q��QW�Q�Q�Q��Q��QеQ��QQ�Q��O@�O�Q��O��Q��Qq�Q��O0�QqR�Q�QL�Qv�O��QUrR�Os�Q.�O��Q�Q��Q6�Q��Q�rRuRKyR�{RJ~R�Q��Q��R��R�Q��Q��Q��Q��RފRߍR�Q��Ri�R��R��R��R%�R`�R��R�R<RǞR��R�R�R��R��R�)R��Rw/R.3Rl�R�RL:RC�	�	��	��	|�	H�	��	q�	�	��	v�	(�	��	��	1�	�	:�	��	��	P�	��	��	M�	��	�
D
�
�
	
�


;
�
"
�
f
�
�
U
�



�
 
\
�
a 
�!

#
|$
�%
�&
(
�)
�+
q-
-/
2
�2
�0
o1
S3
)4
�4
�5
�6
S7
�7
�8
�:
�<
p>
�>
Z?
�?
D@
�@
J,p-".�.�/;0�0�1T23�3l45�5�647�7�8J9�9�:&;�;R<�<~=>�>@?�?k@A�A*B�BTC�C~D^F�F�GpI�J�KMBNpO�P�Q�RnT�UoW�X�YGZ�Z�	Y�	Y�	��	\�	��	��	=�	�	��	 �	�	��	w�	O�	��	w�	D�	�	��	��	7�	��	��	H�	��	��	]�	&�	N�	m�	��	��	��	�	*�	I�	p�	��	a�	��	D�	��	8�	��	~�	U�	)�	*�	�	�	��	��	Z�	��	(A
�B
VD
�E
MF
�F

G
�G
�H
�J
hK
9M
�M
�N
�O
�P
Q
�Q
'R
�R
MT
aV
X
�Y
�[
d\
�]
�`
�c
�f
�i
�l
�o
�r
�u
�v
:w
7y
K{
�|
�~
7�
܁
��
&�
��
4�
��
��
5�
ˆ
*�
�
C�
��
�
~�
	�
��
�
��
	�
��
�
��
�
��
�
��
�
��
�
��
!�
ț
o�
�
Ý
N�
Ş
F�
ʟ
N�
Ҡ
V�
ڡ
^�
ߢ
`�
�
b�
�
d�
�
f�

�
��
]�
�
�

�
��
�
��

�
��
�
��
�
��
�
��
�
��
 �
��
"�
ɲ
p�
�
Ĵ
O�
Ƶ
G�
˶
O�
ӷ
W�
۸
_�
�
a�
�
c�
�
e�
�
g�
�
��
^�
	�
��
�
��
�
��
�
��
 �
��
%�
��
'�
��
)�
��
+�
��
S�
��
��
N�
��
P�
��
U�
��
]�
��
e�
��
j�
��
l�
��
n�
��
p�
��
��
?�
��
��
��
��
��
X�
��
x�
��
d�
�
��
��
��
,�
��
$�
��
,�
��
4�
��
<�
��
>�
��
@�
��
B�
��
D�
��
��
;�
��
q�
��
i�
�
q�
��
y�
��
��
�
��
�
��
�
��
�
��
0�
�
��
+�
��
-�2�:�B�G�I�K�M�u	�	p
�
r�w�
��
����a
�@�8�@�H�P�R�T�V�X��O � �!�!}"#�#	$�$%�%&�&'�'(�()�)D*�*�+O�
Ӆk�y�������(����t�
���ߑ8���������r��T�š5�������8���)���M�ؠ��]��ϣl�	����������Шy�!�˪X��c�������;�g�]������
�8�e�������z��m�����������b�T�E�8�,�����C��������v���<�����o����U���`����������|��7���$��������C	�	�	l	
	$	�	�	�	�
	V	Z	4			~	�(	�+	�		�	�"	�%	@	M	�.	�/	O1	�2	]4	�5	k7	)9	�:	�;	�<	�=	X>	?A	&D	
G	�I	�L	�O	�R	�U	X	j[	R^	:a	�d	Ah	�k	�o	�s	�u	Bx	�z	�|	7	��	Ƀ	�	�	k�	�	��	;�	�	��	&�	ό	x�	�	��	@�	Џ	}�	)�	��	d�	
�	�	$�	2�	��	Z�	��	��	7�	�	u�	�	Ǜ	��	��	�	��	!�	��	��	S�	��	^^^�^i`7a�c
fi:k�mKp!q�q}s�rStv�v#w"xCy�y�zB{�{|t|}�}����f�ƍ#�}���Ě�F�����W�{�����!��ھ2��������)�<�F������V���
�+�6����L�����6�j�������O�����z���<���2����d���h�[�N�O�h���m�6�������S���	�
>	�G�@��F� Y#(&@)�+3.�0B3�5@8�:�=>@�D�H�J|MZP�RlU.XdZM]X`�bpeh�jm�o�q�tKw�w�w&x}y�z�{Z}�~�4�c��������=������������ç��������+�w�E����ȱ��3�"�&�$� �$��@�Һ߻��н������Z�<���T�Z������������ei6���`�Y����������(�Z�������1����8�9�:;�;<�=]?�@�A�B�C'D�D`E�FHwIjJ���\��������[�E�����o���ԺK�����t���b�3�����x�
�R�Q�o�����k���J���9�����U����g����O�����1���y����P�@�z�������L,M@N�NpO�O�P�QHS�T����B�9����E�������{���u�����f������������]���
�l�����G�����_�������������6��"�e�j�������k�G�S�����g�����X�j[g\G]�����q���F����P��:���#���������
�~������Wz����A�v����������*�D������
�����U!V�VXW�W�X'YK����J�_��LJ{�����e�����.��Y�Z��~���{�7�ݒ�������՗Ҙ$����������@	�	�
#�^��
��wu����	����+*���RM �!�"�#D$߿N�5QC�N��N
�Nn�N�NO��N��NV6Qp9Q�:Q�>QuBQuEQ�HQ�KQiNQQQWQ�YQb^Q�`QcQ�eQiQ\mQqQ6tQ�wQ�zQ�jO+}Q�Q��QR�Q$�Q#�QG�Q��Q�Q>�QI�Q}�Q!�Q��Q֙Q�QV�O��Q0�Q�Q��Q��Q@�Q�Q��Q^�Q$�Q�Q��QR�Q��Q-�QӭQ��Q)�Q�Q��QW�Q�Q�Q��Q��QеQ��QQ�Q��O@�O�Q��O��Q��Qq�Q��O0�Q��Q�Q�QL�Qv�O�Q��Q��Q��O�Os�Q.�O��Q�Q��Q6�Q��Qd�Q��Q��Q�Q��Q�Q��Q��Q�Q�Q��Q��Q��Q��Q �Q��Q�Q��Q$RIRR�Rk	R�R0R�R<R3R�R. R'"R�%R�'R�)R�,Rw/R.3R�6R�7RL:R/81%&�&�'](1)�)�*�+t,@-�..�/I01�1�2�3
6�6�7���=������������ç��������+�w�E����ȱ��3�"�&�$� �$��@�Һ߻��н������Z�<���T�Z������������ei6���`�Y����������(�Z�������1����8�9�:;�;<�=]?�@�A�B�C'D�D`E�FHwIjJ���\��������[�E�����o���ԺK�����t���b�3�����x�
�R�Q�o�����k���J���9�����U����g����O�����1���y����P�@�z�������L,M@N�NpO�O�P�QHS�T����B�9����E�������{���u�����f������������]���
�l�����G�����_�������������6��"�e�j�������k�G�S�����g�����X������q���F����P��:���#���������
�~������Wz����A�v����������*�D������
���=~=���$�g�l�		n
Z��M��>�z��F�e
�
5�x�k�y�Za��9�
!u �!A"�"�A�rZ�K��t#�$$U%��%�&4'�'�(T(m)B�)~*�b�w5 �� �!g!�"
+.,�+�,3#T-�-y./A0�/�0�#m1�1b$�$�%&&�&(a'�(�)H)�*�2�323m42+5�5@6�68�7�8�+W9�9r,-�-K.�.<0�/�062�1�2�:�;1;z<�3=�=b>?0@�?�@64`A�A�4n56�687}8�7%9h:�9;�B�C+CjD�;E�ECF�FHsG�HY<-I�I�<�=>�>G?�@�?(AcB�ACTJ�K�J#L�C�LRM�M�N�O0OiPHDQ�Q�D�E#F�F^G9R�R�SYSrTH�T�U�H$I�I9J�J�K`K�L�M)MYNV3W�V�W�NYX�X~Y@Z�[�Zc\�O]�]EPQ�QlR(S�T�SrU�V3V�W�^�_?_�`�Xwa1b�b�c�dTd�eAYYfg�Y�ZO[�[�\^c]�^E`�_a�gich�i�a}j-k�k�l�m:m�nub-o�oc�cqde�e%gsf�g=i�h�izp�q%q�r�j-s�s�tFu�v�u]w[k
x�xl�l{m,n�n_p�o"q�r�q]sry�z)z�{ tU|}�}�~�>���ta���uSv	w�wzx�y;y�zE|�{}΂E�����}��{�<��I������~��L�C���L���m���*����S���_�����ǎw������U!V�VXW�W�X'YK����J�_��LJ{�����e�����.��Y�Z��~���{�7�ݒ�������՗Ҙ$����������@	�	�
#�^��
��wu����	����+*���RM �!�"�#D$�����W������*���=���*���$���������!���$���/����l�ސ�L�E������t��j��I����b�ՖB����n�֘<�����L����e���$����8���ݎ(����W�-K9����G���2���%�͂0�Gǯ�����C����K�����r�rS����3�n������;��MAN�NOdO�O.P�P�PRQ5R�Q�RS�S�S\T5U�T�UVfV
W�VbW�WX�XgXYlY�YwZ Z�Z+[�[�\)\$]�]�]N^�^_b_�_`�`q`asa�aAb�b)c�c�c�dcd4e�ef�fxfOg�g+hi�hui�i?j�j�jMk�kl�l�l\m�mn�nzn7o�o�o�p?p�p.�~��L���8q�q���p�ć,����h��Z������/�������X��z����	����O�:����y�����r6s�s�t�u9v�vrwCuxrx�xLz�zR{�{L|�|?}�}"~�~�[y�y���r�ɴ[���"�x��������YQ�Q]QEQ�Q��P�P��P��P�P��P<Q�QjQ)Q�Q�P��P��P2Q�
Q1Q�Q@
QQ�Q�Q�QvQ?QHQiQQvQ�QDQ�Q�QTQ�Q�Q�Q�Q'	Q�	Q�	Q>"Qz/Qy%Q�QQ)Q�Q�
Q�(Q,Q Q'!Q�P�Q�QF�PvQ��P�4Q�1Q�1QD2QD2Q�2Q;1Qh4Qf3Q�3Ql5QM9/�.J@�?b?�>~:�=�<G<�;�:Q.�G�FUGLD�D�EF�H+I�IgJK=C�C;L�K�L$A�B�A�B,Bu������;���)����/�1\3H0�071~4��,4��4b2�2C���ʎ�5H5�[�4+�*�(R)�):*�������������7����,�K���#����>��,�Z����(�O�n�l����j���r����
p��wq�	�i��
�D��K�EW��=Tc7��Z�0�����l���N����f���:����xLy�z�y$zw`�_�^2ZK_h[=X�X�W�Y�Z^�\k]\�g�fe�eUc�a
adbTp�nm�mkWizhl+jUx
wDuvps�q�pHt�rCWGV�V�TTdRS�T�S�UeU�Q�C�B$CAy@�>�A.?n=�<{<
>�?�0;192�1<�;�:�9D:�889mQ�P?PO�O�MXM_N�HG�G��'9�8_5�7�4]7�3�54o6��|7�66�9�9͉��FD�EE�0�m�3�2�L`L�K�JKgI�H�I;:�{�zN{v(2"R�!�2�!� r���y"�'K$'�#/%Z#�'�&�$�%�"�@�	�%2m����fo=1�B�f	N��
���	��+?,�,9.�.�.M/�/!0�+-d-�-�|Q|	|0��}}U�|���~ׇ��ӂ�-�C�[������0�Ƒ\����!���O�������H��x����C�ܛu�Զ��2����?�����w�*�����C�����L�����Y����f��\����u�(�����A�T�����=�����&�����T����4�֯x��D�ܞ:�դt����=�֡o����p�
�z����>�اs����D�ߪ����V����i�������n�#�����B���|�-�����@�����S���a������5�������^����D����0�Y�Pl�Ps�P��P��P��P��P��P>�P��P�P��PB�P;)�-�����/���g���e�j�`�C�&�~�� ��*P��w"g�!�n�$\(}'�&�%($��8>o>l1�4�y��5J3"4�=Q���K0�:6�i<V�7�7��>�?Z?K�ձ_����)����y���+�������ɛ/^��O�����#�K'
j��
|T���>���p-�,�+,v,^��)=�*;��*ˎV��(�*�)U��&�x�z#��
��%��\+��,l,��l>�����C�L�4�)�M�"z!� "
��\	�	5��ļ#k�d�d<����P���{����"e
��
��e���
�>�k�P�޶�[�{����
z�$�4���һ����ljz��^�#���0�؁}�"�ʀ�.����Z����*w.�.N�7+�-M���lCD�DNE�E�F3G�G�@�A2B�BY�Pl�Ps�P��P��P�P��P��P��P��P��P���
���X�����e����>�~�� ���'�c�^����O���z���.�g�=�I�����.����8>o>l1�4�852�5J3"4�=�����K0�:�8i<7�7�>�?Z?K�ձ_����)�����ڥ�%������ɛ/^��O����fK'
j��
|T��^�͍=���;��ˎV��(�*�)�'�&H(2&z#�$#$�%��\+��,l,-l>�����C�L�4�)�M�"z!� "��ļ��G��{����D�����������������������
�޷k�P�޶[�����z�$�����?�һN���+���l�����Z�<�jz����(�-�����0�؁}�"�ʀ����C�ْw�w.�.".���-�/+/lCD�DNE�E�F3G�G�@�A2B�BY�Pl�Ps�P��P��Pr�P8�P��P��P��P��P���
�
p
�gH�]Q�'�c�׉�����8>o>l1�4�852�5J3"4�=�0G@K0�:�8i<7�7�>�?Z?�p�o_s2r�dIi�fre!hSn�k|j+m�wLv�uqt�c8a�a�b~`wH`R�OnM�J�T/^�[�YFW�fK'
j��
|!���^�͍=���;��ˎV��(�*�)�'�&H(2&z#�$#$�%��\+��,l,-l>�����C�L�4�)�M�"z!� "�z�y�xdy����}j}��}�@~^��~3x�{�|`|�z�4� ���jz��0�؁}�"�ʀ��C�ْw�w.�.".���-�/+/lCD�DNE�E�F3G�G�@�A2B�B�N|�N߿NC�N��N
�Nn�N�N5�N��N��N��N��P��P��NҥP��Pl�PB�PW�P��P>�N��Pm�Pr�P��PK�P��P�P׸P��P��P��P��P��N�PA�NL�P��PM�P��P��P:�P�Pg�P�P�P�P��P��P��Pl�P�P��P�P{�P��P{�P)�P��P��P�P��P3�P��P�P#�N��P��P��P�P��P��PL�P�P��P��P"�P��P��P��P�O��P��P��Pu�P��P�O��P}�P��P��P�O��P��P��P��P��������J�����D�����:����i���4��"������M�����C�������f�������d�m���B�	�� %#�#&�'�+()�*3,�,>.�/�0x12�2]3�8C;�@�<�><A�A�C]E�E�JgL,T}[c�gs�?�b���fvz4�������A��b�z�>���u�W!
%і
�D���%�<�I��(>*�+�,�.G/0�0�PwQ1R�R�SGT�T�U�V�W|Z$]�_xbe�gpjm�m=�/p�r�s�p�2
��urv�~��"�z�s���W��ñ����Ҵ������S�n�Ի��I�R�2�Y���i�#�|�T���;����N|�N߿NC�N��N
�Nn�N�N5�N��N��N��N��N{�N6�N��NOyO O%$O@%Ot)O9,O�/O�2O�5O�8O�=O�@OuEO�GO�IO�KOxNOXROWO�ZO�]O/aO�dO*hO�jO�lOlnO,qO9tOVwOszOZOɁO��O��O"�O8�OG�Om�O\�Oq�O��O �OړOP�O��O5�OڝO�Oc�O��OK�O�O��O��OȪO`�O�O��O��O"�O�O��O��Ok�OV�O#�OŷOo�O�O��O��Oa�OE�O#�O�O��O_�O/�O5�O��O��O��O#�O��O��OS�O
�O��O��Om�OD�O�O��O��O`�O�O��OC�O
�O��O��O��O@�O��O��OF�O5�O.�O��O��O��O��O��O��O8�O��O<�O��O��Ov�OE�Op�O��O��O��O�O��O.�O��O��OG�O�O��OY�O�O�O2�OiP_P�P	P�PwPP�P<P�PePP� P]$P�(P�+P�/P1P�2P�5P�8P�;P>P5CP�EP�GPNJPLLP�NP6QP�SP�XP\Pe`PhdPgP8kP�mPSoPbqP�sP|uPLxPA{PP҂P��P0�PŇP%�P��P��N��N��N/�N�N��N��N��NE�N>�Nf�NV�No�N*�N��N��N9�N8�N��N�N	�NF�N��N��NA�Nv�N��N��NT�N�N��Nh�N��N�N!�N��NH�N��N��N^�N�N��N"�N��N"�N��Na�N�N�Nu�N�N��N%�N��N#�N��N�N�Nu�NB�NpO�O/O=OSO�O�O�	O�
O�Oe
OiOlOhO�O�O�OsO�O�O�O�O�O�O�O��������J�����D�����:����i���4��"������M�����C�������f�������d�m���B�y!��8�U������{"�$[%�&u(�)b-�.0�6E9:<�=�?zB,D5���FH�I$N*P2Q�Q
RVr]�dei8k�kUl�lm��n\�f�Ͳ��l��b����s�y�C����z��9�n�o�p�q�r>s8tC������׌!�T���y�>�
��7�P�϶ʷѸ׹H���Z�1�?��������H�����������������9���������r�����r����u(x�{�}M~�~}�F�v�����D��z�ۇ�����O�����`�'	�
�x	�
u��~*Y��GpWJ��u}�=�zg ����ߏ��+#�&��k�e��T���1>3(4$5-6_7�8�9�:�;N=�>@C�A�D�E<G[I�JLAMaN�OxU9�������d;�~o��/�����D��"�t�q�	��w��xQy�z�
�{S|}�}�~L������P��{�"�˃o���Ǣѣo�٥P���������c����/�#�������>�������"����������F���S	�� %#�#&�'�+()�*3,�,>.�/�0x12�2]3�8C;�@�<�><A�A�C]E�E�JgL,T}[c�gs�?�b���fvz4�������A��b�z�>���u�W!
%і
�D���%�<�I��(>*�+�,�.G/0�0�PwQ1R�R�SGT�T�U�V�W|Z$]�_xbe�gpjm�m=�/p�r�s�p�2
��urv�~��"�z�s���W��ñ����Ҵ������S�n�Ի��I�R�2�Y���i�#�|�T���;����<��NĽN�N>�N�NH�Np�N1�NξN��N��N��N��N�NV�N�"���NW
HG���%d [ , %s%d ]/sys/proc/sys/kernel/debug/debug/sys/kernel/tracing/sys/kernel/debug/tracing/tracing/trace/sys/fs/bpfsysfsprocfsdebugfstracefshugetlbfsbpfr/proc/mounts%*s %4096s %99s %*s %*d %*d
fs/fs.c!fs->pathfs->pathPERF_%s_ENVIRONMENT%d%s/%s%s/sys/%sfs__init_once%s/%stracing/%s/events/%sevents*sdt_Error:	File %s/events/%s not found.
Hint:	SDT event cannot be directly recorded on.
	Please first use 'perf probe %s:%s' before recording it.
Error:	File %s/events/%s not found.
Hint:	Perhaps this kernel misses some CONFIG_ setting to enable this feature?.
Error:	Unable to find debugfs/tracefs
Hint:	Was your kernel compiled with debugfs/tracefs support?
Hint:	Is the debugfs/tracefs filesystem mounted?
Hint:	Try 'sudo mount -t debugfs nodev /sys/kernel/debug'%sError:	No permissions to read %s/events/%s
Hint:	Try 'sudo mount -o remount,mode=755 %s'
r/proc/mountscgroup ,devices/system/cpu/onlinedevices/system/cpu/cpu%d/cpufreq/cpuinfo_max_freqINTERNAL ERROR: strerror_r(%d, [buf], %zd)=%d/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/include/linux/refcount.h!(new == (~0U))!(!refcount_inc_not_zero(r))!(new > val)cpu_map refcnt unbalanced
libperf: Number of online CPUs (%d) differs from the number configured (%d) the CPU map will only cover the first %d CPUs.r/sys/devices/system/cpu/onlinecpumap.cj <= nr_cpus%u%cPerf can support %d CPUs. Consider raising MAX_NR_CPUS
libperf: Unexpected characters at end of cpu list ('%s'), using online CPUs.k <= tmp_lenrefcount_increfcount_inc_not_zerorefcount_sub_and_testcpu_map__trim_newperf_cpu_map__merge/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/include/linux/refcount.h!(new == (~0U))!(!refcount_inc_not_zero(r))!(new > val)thread map refcnt unbalanced
refcount_increfcount_inc_not_zerorefcount_sub_and_test�Clibperf: idx %d: mmapping fd %d
libperf: idx %d: set output fd %d -> %d
libperf: %s: nr cpu values (may include -1) %d nr threads %d
libperf: Miscounted nr_mmaps %d vs %d
libperf: %s: nr cpu values %d nr threads %d
mmap_per_threadmmap_per_cpu/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/include/linux/refcount.h!(new == (~0U))!(!refcount_inc_not_zero(r))!(new > val)mmap.c!(map->base && refcount_read(&map->refcnt) == 0)libperf: %s: buf=%p, start=%lx
libperf: Finished reading overwrite ring buffer: rewind
libperf: Finished reading overwrite ring buffer: get start
libperf: move evt_head: %lx
failed to keep up with mmap data. (warn only once)
refcount_increfcount_inc_not_zeroperf_mmap__putrefcount_sub_and_testoverwrite_rb_find_rangelib.c!((size_t)(buf - buf_start) != n)ion�M��HN���L���L���N���M��N���N��XO���O��pN���L���u���u��`v��Pv��@v���v���v���v���v��pv�� v��v��v��0v���v���v���v���u���u���u���ܝ�ݝ��ߝ�Lߝ�ߝ��ޝ�ݝ�__bpf_map__iterabarg:ctxbpf_object__probe_loadingprobe_kern_global_dataintintxax.dataintxaprobe_prog_bind_mapintfloattagtagenum64�K���K���K���K��O��0K��0K��0K��0K��0K��0K��0K��0K��0K��0K��0K��0K���N��WN��0K��0K���M���K���K��3M��0K��0K��0K��0K��0K��OL��OL���P���P���P���P���Q��XL��XL��XL��XL��XL��XL��XL��XL��XL��XL��XL��XL���P���Q��XL��XL���Q��@L��@L��fQ��XL��XL��XL��XL��XL��@L��@L���`��<_��D_��`��L_��L_���_��D_��D_��D_��D_��D_��D_���_��<_��t`��D_��<_��D_��,`���e���e��$e���e��]e��]e��le��$e��$e��$e��$e��$e��$e��le���j���j���i��m���j���j���j���j���i���i���i���i���i���k���j���j���j���j���i��0u��tu��ht���u���t���t���t��u��ht��ht��ht��ht��ht��7u��0u��0u��u��0u��ht���t����������p���h�����������؉������p���p���p���p�������x���p����������p���p������S�������H���8���h���h�������H���H���H���H���H���H�������H�����������H���H�������7Ǟ�(������}���c���c���\���������������������p���J���J������(������\�����������������������������������������������������������H������P���H���x�������������4���4���4���4���4���4�������4���4���4���D���4���4���4���4���4���4���4���$���4���$����������4���t����������������������������P�������������������������������h������������b
��	��(	���	��������X��X���	�� �� �� ��@��P	��@��@��	��@�� ��X�����P��@������������0�������������������������P�����p������$���&���$��X%���$���$���$��h%���%���$���$���$���$��8&���$���$���$���$���$���$��0)��X)��a)��*���)���)��)��0)��0)��0)��0)��0)��0)��0)��0)��0)��a)��0)��0)��)���-��D1���0��>/��h.��h.���-���-���-���-���-���-���-���-���,��k2���1���-���-���-��C4���5��V5��C4��5��C4��C4��C4���4��C4��C4��C4��C4��C4��C4��C4��]4��													eZ��PZ���[��p[���Z���Z��PZ��eZ��(Z��(Z��(Z��(Z��@[���[���[��(Z��PZ��(Z��(Z��PZ��焟�:���(���>���焟�焟�焟�焟�>��������������������������p������������������������� ���0���ྟ��о����������,Ÿ�|���\���<���4ɟ�]ɟ�jɟ�tɟ�4ɟ�4ɟ��ȟ��ȟ�4ɟ�4ɟ�4ɟ�4ɟ�4ɟ�4ɟ�4ɟ�4ɟ�jɟ�4ɟ�4ɟ��ȟ��ʟ�$̟�̟��˟��ʟ��ʟ��ʟ��ʟ��ʟ��ʟ��ʟ��ʟ��ʟ�˟��ʟ��ʟ��ʟ��ʟ��ʟ��ʟ�d�������D�D���$������\������������������������������������������������������������������������������������������������������������;X��������������<����Ժ�������0������������������ ���P��T�d�����������������f�������D����d������ �����������t���������T����}����������X�U�������<�����������L����������4�_������������	��(��*��XL���T������� ����c��$d0���p:��$qP��tqs��@r����t���4�.����{������������������� ���d6����6���7����\����j��Dk)���3����i����|����������(����l���t���� ����p����0������������ԴN��0�X����l���)\��8���t����̞\������$���T�l��x�����,��ğ����|��$����T������(����/���\/����/��,�l1��P��1��p��1����L2����|4����6���7��0�|8��`�|9����l;�����<���@����@��0�<G��`�<I����|I�����I��ģJ���lJ����L��4��N��\��P����<S�����T��ؤ|V����,X�� �o��P�\o��p�,s����ls�����s���<u����u��4��v��X�w��|��w����\y��ئ,z����{��4��|��`��~����́�������������,���L����|�̢���������|��������H�����h�ܱ����|����������̷������@��̀�p��΀���,π���lπ���π���π� �\Ѐ�@��Ѐ�l��р���׀���ۀ�$�ހ�T�l���������L����$���H�,�t����,�����,����,�\���T�����t�|���������Ȯ���L����,���L�����t������,�����<����l��������<�����d�,�����<����L���\������H����|��	����l
��������(����H�,��l�����l��Ȳ����< ��(��!��P�|#��|��&�����)��ܳ�-���]��\��]����<^�����s��д<t���|t���Lu��8��u��\��w�����x����<y����y���||��@�\}��t��~����\��ܶ������� �쀁�D�܁��t�\�����̂��������L��������4��T�\�t�\Á����Á�̸\ā���ā��\Ł�@��Ł�l�|Ɓ����Ɓ�Ĺ\ǁ���ǁ���ȁ�0��ˁ�X�|́�|��΁����ԁ��Ձ���Ձ�@��ց�d�lׁ���|؁����ہ���܁���݁�<��ށ�h��߁����������l����D���p�,�����Ƚ���|����D���h�����<����������8�\�X��"�����"��ȿ#���|#����#��4�,$��T�L%����<&����\'����(����*��8�1��h�3�����3���l4���<6��<��7��l��B�����h����,i����li����i��8�Lk��`��k����\l�����m����<n����p��P�q��p��{�����~�������$�\���T�̎��x�<�����<�����������l����̒��8�|���h�L�����,�������������(�����X�������,�����쨂��������l���4����X�l�����<�����������l����̸��4�̺��`�̻����������̿���������Â�H��ł�x�Ȃ���ʂ���,̂��,΂�8�<Ђ�h��܂���݂���|߂����߂����D����t������������A��$��A��D��H��t�,I����lI�����I�����I����<J����J��4��J��X�\L����,M�����N�����N����,O���|O��<�<Q��d�LR�����R�����U����<W���,X��H��X��l�Y����|Y�����Y����\Z�����Z��(�\[��T��[����\\�����\�����]���l^��4��_��d��e����<f�����m����<n���lo��H�p��t��p����s����<t���\u��8��v��d�L�����|����������L���<�\���l�L�����,�����l��������������<�<���\�|���|�������������<�����|��������������<�<���\�|���|�������������<���������̱��$�|���H�,���l�ܳ����������<�����쵃������� �ܶ��@����`�l�����������췃���<����������ܸ�� �����P�,���t�̾����������,����������<���8��ƒ�`�ă���\ă���Ń����Ń���Ń�$�lȃ�T�|Ƀ����Ƀ����ʃ���̃���Ѓ�0��҃�T�lԃ�|��؃���|ك���\ڃ���<ۃ� �܃�H��܃�p��݃����ރ����߃���|��L�8�,�`�����������������(�l�P�L�x�,���������L� �l�L���x�����������\�,���X�������L��������������<���4�����`������,�����L�����������H�<��x��������������\	��0��
��X������
����������3����4��T��4��t�\5�����7����9��0�:��l�L;�����<����<>��8�|?��\��@�����C�����]��(��^��P�`��x�|a�����b����lc����d�� ��d��H��e��p�{����<|�����|����}����L����܇�� �|���P�\���x�l�����������l��������D�����l�\�����L�����l����������|���L�L���|�|�����|����������|���$�����H�<�����L����������,���$�����t�<�����ܸ��������������$����D�lÄ�l�|ʄ����ʄ���<̄�(��҄�x��҄���|ӄ����Ԅ��ׄ�\�ڄ�������\� ���P�<��|������l��� �����@�,���p�l�����l�����L�������,��@���h�������������������
��@����p�<�������������L��T�|�����"����%���&�� �\&��@��&��`�,'�����'����<+���<0���lG��4�lh��d�lk�����k����|l���Lp������H�L���x�\�������������������|���0�|���X����x�������܊���������|����L���,����P�쎅�t�������������,����̑����̒��$�����L�\���p����������������������,���D����h�ܢ���������������L�������(L���P|���t��������<����찅�����H���h������������������̴������Dl���tL����l����쿅��\ą��̅�D�Ѕ�p�ԅ���؅���܅����$��P��|���<��,��\���@L�t�����,����\�@��d|�������������,��������L���<\���`l���������������|����8<��`����������	���0	,��`	&���	l(���	�(���	|)��(
�)��H
,+��x
1���
�1���
\2���
|=��H�A��xL����Q���,U����U��$�X��T�Y��|LZ���,^����^��
<_��0
|_��P
\e���
�h���
�m���
�n���o��@\r��p�s����t����v���<|��l���D\���pL��������ܖ�����0윆�`,����|����\����l��� ���P̴�������������������H|���l����\†���†��\Æ��dž�0�dž�PȆ�p�ʆ��<ˆ���̆��ц��ֆ�P�ֆ�p�׆��,ن���چ���݆��݆�<<ކ�\�����l��|�(<�x<�l��������$���H�
��x��������l�����@� ��l<"����=����?����@���B��D�D��llP���\Q���,R��T��<lU��l�V����W���lY���[��]��,,^��\la����b���c����e���lf��g��4�g��T|h��xlj����k���|l���Lm��y��D�|��p�����l����l������������D���t�����̠���,����졇��<���,|���\즇�������̨���̬�� ����, ����X l���� L���� ܺ��� ����,!�Ƈ�\!L͇��!�ه��!�݇��!L߇� "��P"��p"��"L��"���"��#��D#�p#L�#,����#�����#���$|��<$���d$l���$,���$����$\��%\��@%L��l%L���%����%���%<��&���,&\��P&���p&����&L���&����&��'\�� '���@'���`'����'����'����'W���'���( ��$(� ��D(� ��d(!���(�!���(�!���(l"���(�"��)#��()&��T)�&���)l'���)�'���),)��$*�)��H*�)��l*�*���*+���*l+���*�+���*,��+\,��4+�,��T+�,��t+<-���+|-���+�-���+�-���+\.��,�.��8,,/��X,�/��x,l1���,�2���,<4��-�5��@-,8��p-�9���-;���-,<���-l<��.�<��0.�=��\.�?���.@���.�A���.�B��/�C��(/,D��L/�D��p/�H���/\J���/K���/�L��$0<M��H0N��p0LR���0�Y���0�[��1�\��81L_��h1a���1�b���1�d���1�e��2li��@2�j��p2�k���2�l���2�n��3�|��03�}��\3,����3����3�����3<���4<���L4ܚ��|4����4L����4̣��5,���,5����P5줈�p5,����5l����5�����5���6����,6����\6̫���6l����6,����6쯈�7|���@7���p7�����7l����7����7|���48<���`8�����8�����8컈��8<���9����,9<���P9L����9�����9,����9ˆ��9�ˆ�(:�È�T:LĈ�x:ň��:�ƈ��:�ƈ��:\Lj�;ψ�8;ш�d;�ш��;�ш��;<҈��;�҈��;Lӈ�<Ո�@<؈�p<\؈��<lو��<�و��<ۈ�=L܈�,=�݈�X=ވ�|=,߈��=\��=��=l� >��H><�h>���>\��>L��>��?l�H?,�h?��?L����?,����?����@<���0@���T@����x@l����@����@|���A|���,A<���\A���A����A����A���B��,B���XB|��|B����B\
���Bl���B���$C|
��PC����C\���C\���C���D<��4D��`D\���D����D|���D����D,��EL ��DE#��tE�#���E\$���E�%���E,'��F|'��<FL4��lF|5���F<6���F�6���F<8��G;��HG|;��hG�<���G>���G|>���G�>��H<@��(H�@��PH�A���H�B���H�B���H�D���H�D��(ILE��HI,F��lI,G���IH���I<K���I|K��J�K��0J�K��PJ\M���J\P���J�P���JQ��K|Q��(K�Q��PK|R��xK�R���K�S���KT���K�T�� LU��HLlU��pL�V���L<X���LL]��ML_��8M�b��hM|c���M|d���M\e���M�e��N�f��<N�g��`N\h���N�h���N\l���N�l��On��(O�n��TOp���O<q���O�q���O,r��P|r��$P�r��HPlu��tP�u���P<v���P�v���Pw��Q�x��<Q|y��lQ\{���Q�{���Q<|���Q,}��,R�}��PR�}��tRl~���Rl���R����R<���S����8S܁��XS���xS\����S�����S܂���S����S\���T����8T܃��XT���xT\����T�����T����T����U\���4U���`UL����U�����U숉��U,����Ul���V���(Vl���HV����hV̋���V<����V�����V\���W����,W����LW���|W̕���W�����W����X����DXܜ��dXL����X����X\����X�����X잉�Y<���4Y����\Y�����Y����Y\����Yܢ���Y\���Z����8Z,���hZ�����Zܦ���Zܧ���Z����[쩉�H[���t[l����[쫉��[�����[����\l���@\|���p\�����\ܸ���\�����\̻��]���,]L���L]����l]̼���]����]\����]�����]ܽ��^,���,^l���L^ܾ��p^|����^�����^���^���_�‰�(_LÉ�H_�É�l_,ĉ��_�ʼn��_�Ɖ��_�lj�`lȉ�8`�ȉ�``lɉ��`<ʉ��`�ʉ��`�ˉ�aL̉�8a�̉�da�͉��a�͉��aLΉ��a�Ή��a\ω�b�ω�Db,Љ�hblЉ��b�Љ��b�щ��blӉ�c�Ӊ�,c�ԉ�Tc�Չ�|c,׉��cډ��c�ډ�@d܉�hd,݉��d�މ��d�߉��d�� e\�De��he���e,��e��el�f��,f<�TfL��f���f���f��g��(g\�Lg��tg,�g�����gl����g\���h���Hh<���lh|����hl����hL����h|���(i���Xi����i���i|���i���j<�� j|��@j���`j,���j����j,	���j�	��k
�� k|
��Dk�
��hk����k<
���k����k���l���$l���Ll���plL���l,���l���l���m<��@m���`mL���m<���m����m���m\��n���Ln�!��xn�!���n�"���n,#���n\4��o�4��0o|5��To,6��xol6���o�6���o�6���oL7��p8��(p�9��Tp=���p|=���p>���p�A��DqlC���q�D���q<F���q�K��r\W��`r�W���rX���r�X���rY��sLY��$sZ��Hs,c��xs<d���s�d���s�f���s�f��t�k��<tl��`t<m���t�m���tLn��u�n��$u�n��Duo��duLo���u�o���u�o���ulp���u�q�� v�q��@v�s��pv�x���vlz���v̗��w\���0w,���\w왊��w�����w|����w\����wL���x<���4x̠��dxl����x�����x졊��x,����xl���y����0y죊�Xy�����y쪊��y�����y쫊�zL���,z����\z����z�����zܷ���z<���{����@{̻��p{�����{����{L����{����|,Ê�<|�Ê�d|Ċ��|�Ɗ��|<NJ��|�NJ��|�Ȋ�(}<Ɋ�H}�ʊ�|}ъ��}�ъ��}�ъ��}LҊ�~�ӊ�H~<Ԋ�x~\Պ��~<֊��~�׊��~�؊� �؊�@ڊ�p�ڊ���ۊ��\݊���݊� ��݊�@��ފ�h�|ߊ�����Ā���$�|�P�l���l���<�������L�����|���������|�� ����L�\��|������<�������\��8����h������<����|��Ȅ<�������<��x�|��܅����< �� �| ��@��!��d�"����\"�����#��Ȇ$���L$����&��,��&��L�,'��l�|)�����)�����)��Ї.���L.����.��4��0��X�,1��x�l1�����3����,4��܈l4����L7�� ��7��@��7��`��8����L9�����9��̉:����:���l;��8��>��h�?�����?�����@��܊�@���|B��0��E��h�\G����LK����\M����M���N��$��N��H�O��l��O����<P�����P��،,Q����Q��,�|R��P��R��p�lS�����S����LV��؍W����W��,�\Y��\��Z����<[�����[��Ȏ<\����\����\��4��]��X�,^��x�_�����a��ԏ\b�����b�� �,c��D��c��l��d�����e��Đ�f���|h���lk��H�\l��l��l�����l����m��̑�m����o��(��o��P�|p��|��p����r��̒|r���s���Ls��<��s��\�lt�����t�����t��ȓ�w�����w�� �x��@��x��d��y����|{�������������$�슋�X�������������앋��얋��ܗ��D����t�|�����������ܞ��Ж<���������̣��@����`�,�������������������L���H�ܳ��t�<��������̘�����L��������8�����`�������캋���L���Й���������� ����H�����p�콋���l���������<��� ����H�L���h������������‹�ț|ċ����ċ��<Nj�D��Nj�l�\ȋ����ȋ���,ɋ�ܜ�ɋ���ʋ�0�Lˋ�\��̋����͋���l΋��<ϋ���ϋ�,�Lҋ�X��֋���׋����׋�؞l؋��ً�4��ڋ�d��ۋ���l܋����܋�ܟ�ދ���ߋ�0��ߋ�P���������Ԡ���\�4�l�`����������ܡ\����������L���D�<���t�������l���Ȣ|�����������H�����t�L���������ȣL���l���,��<����`�<����|�������������\������0����\��	����\
����,
������ ����@�l��p�l����<(��Ԧ�(����<)��$��)��H�,/��t�L0�����0����\1��ܧ�1���L2��(��2��L�l3��p��4����\5��̨�5���l6���7��<�l7��`��7����9����:����;���,=��@�\>��p��>����L?�����?��ܪ|@���LA��$�LB��P��B��x�C����\C�����C���lD����D��0��E��`�,F�����F����lG����G����H��@�\R��p�T�����b��Эld����e��0�Lf��X��f��x��g�����g��Ȯ<i����<j��(��q��X��r����\s�����s��د,t����t��$�<x��T�|x��t��x�����x�����{����{���L|�� ��|��@��|��`�l}�����}����~��̱�~����<������<����\�,���|�|�����̀�������ܲ�����|���0�,���h�܅��������ȳ����������$�����P�<����������\����,����<���@�L���t�������\�����ܓ����������8�̘��h�<���������������������,���@����p�������ܥ��̷������̧�� �����D�\���t�l���������̸̮����\��� �����T�����������L���ܹ�����,���,�����T����|�|�����켌�̺l����<���$���X�LČ����ƌ����nj���Ɍ���̌�@�,Ό�d�ь���Ԍ���l׌��\ی���ތ�H���t������Խl��|�<����l������l���������̾��������,����\�\�����	�����
���\����
��L����t�l����L���,�������(����T���������������<�����8�L��X�����\ ����"�����%����*��@��+��d��+����<,����|,�����.����/���1��H��8��x�L:�����;�����<���<>��(�@��X�,A����<B����|D����E����G��T��H����LI����K����lK����lL��,��L��T��P�����Y����L`���\a��D��c��t��c�����g�����g����<h���|k��8�l��\��l�����m�����o����<p����p��(�r��T�|s�����t�����u����,w����w��(��}��X�\~��������|�����,��������(�|���L�<���p�����������������L����,���H�����x�������̔������4�L���T�<���x�̖����������������|��������<�|���d�������l�����ܠ����<�������������8�����`�����������������������,���@�̫��h�ܭ����l����������L���8�����h�|�����LǍ���̍���,ԍ�(��X���������������l�8���\����<��������\�(���P�l����������L���������������0�����`�L���������l��������,��D����l������L�������������l������,�<��\��	����<
����|
�������,��4����d�|
����\����<����L�� ����@�,��h�<�������������\�����,����\�l���������\ ����!���L#��4�<%��d��&����,)����*�����-��`��/����2�����3����<4��,�\5��\��5��|��6����,7�����7�����7����8��@��9��l��9����<:����<;�����;���,<��(��=��T�,>��x�lE����F�����F����F��,�\G��P��G��t�<H����|H�����H����lI����I��$�J��H�|K��p�M�����N����<P����P��0�<Q��T�\R��|�U����\V�����W���X��4��X��`��Y�����Y����LZ�����Z����L[����[��0��]��`�,_����l_�����_����\`�����a��0�\b��`��c�����d�����e�����f��$��g��T��k�����l����\m�����m����o��0�\p��T��p��|�t����|t�����t����u���\u��8�<v��d��v����Lw�����w�����w����x���\x��0��x��P��x��p�{����|{�����{����<|����|�� ��|��@�\}��`��}����~����|~�����~����,������,����L�L���p�������쀎���������L�������� �샎�P�,���p�������L�����������܋��(�����L����t�������L�����쎎���܏�� �����P�ܐ��p������ܒ����l����������L���0�����X�<�����������L�����\���$�|���T�������̬����,�����L����l���L�����|�,����������������L���4�L���d�\Ď���\Ȏ����Ȏ����Ȏ����Ɏ�,��ˎ�\��͎���Ύ���lΎ����Ύ����܎�$�<ݎ�H��ݎ�x�,ގ���lގ���ߎ��Lߎ���ߎ�(���T������������,��|�P����������,��������(�l��L�<��x�|������������������	��,��
��T�����l����
���\
�������|��<����`������\���������������\��4����T����t��������������|��0����`�l���������\����������0�<��P�l���������� ���� ����|!��$��!��P��"�����"�����#����$����%��$�l&��L�'��t��'����L(����*��,+��8�+��`-���.���L.����0��l3��<�4��h5���L5����5���\6���7��4L8��l\9����:���l;����;��l<��H�<��d|=����>���L@���B��8�e��h<f����f���lh���Li���j��4�k��dLl����l����l���Lm����m���m��,n��LLn��l�n����n���Lo����o����o��p��,Lp��L�p��l�p���q���Lq����q���lr��<s��@|s��`�s����s���<t����t����z��0	���`	l����	졏��	<����	����
����0
����X
�����
|����
�����
�������4���`|���������L����|������D����t<���ď��lŏ��Ə�
\Ə�<
Ǐ�h
lǏ��
�Ǐ��
ȏ��
�ȏ��
�ɏ�(ʏ�H�ˏ�t\̏���̏���͏��LΏ�(,ӏ�X�ӏ��<ԏ��|ԏ���ԏ��|Տ�֏�<,ۏ�l|ۏ��܏���܏���ݏ��ޏ�8�ߏ�d�����������\�8��\���l���������<��l�|������ ����T<���x�����l����L��������(,���P<���������,���L�����(|��X����L����������L��,���P���l�	���L�������\��@l��p�������<������ ��<�!��l"���\"����"���#���\#���#��4�#��T$��t\$����$���%���\%����%���%��4&��T\&��t�&���'����'���|(���(��(�(��H<)��h|)����/����4���|7��,|:��d|=����>����A���\F��4�K��lP���|U���,Y���]��8�f��p\i����k����l�� �o��4 <s��d ,u��� �u��� ,z��� lz��� �z��!{��<!l{��\!�{��|!|���!�|���!,}���!�}��"�}��0"<~��P"|~��p"�~���"���"L���"����"���#\���4#܀��X#<���|#�����#����#�����#���$|���0$����P$����p$<����$�����$����$l����$����%���@%����d%̆���%L����%̇���%\����%����&���0&l���P&̉��p&�����&�����&싐��&L���'����0'����P'l���p'̍���',����'�����',����'|���(܏��4(,���T(����t(ܐ���(<����(����(����)<���,)̓��T)\���|)̔���),����)�����)���*����4*���X*|���|*L����*�����*�����*l��� +���T+�����+�����+<����+|����+���,����D,<���p,�����,<����,�����,<��� -����L-<���x-�����-L����-쥐��-L���.����8.|���p.,����.쨐��.����.|���/쫐�</l���`/쬐��/\����/�����/l����/ܮ��0<���<0���t0L����0,����0�����0���1����D1<���h1ܶ���1l����1췐��1̸��2\���$2|���P2����x2l����2|����2�����2\��� 3,���L3����t3\��3�Ð��3|Đ��3\Ő�4<Ɛ�04�Ȑ�\4�ɐ��4,ː��4͐��4ΐ�5ϐ�,5,А�T5Lѐ�|5�Ӑ��5Ր��5ؐ�6|ڐ�46�ܐ��6ߐ��6��$7��\7���7���7,��7l��7��8<�08|�P8��p8��8\��8���8���8L�9��09|�`9���9���9|��9<��9���:����<:\���h:����:����:����:|��;L��0;���`;����;,���;l���;����;��<���8<��\<����<l���<����<|��=L��,=\$��X=�$��|=,%���=�'���=�(���=�(��><)��8>�)��`>�*���>,,���>�,���>�0��?4��<?�4��h?�5���?L9���?�9���?l:��@�=��8@|C��h@LE���@H���@\H���@�H��A�H��$ALI��HA<J��pA�K���A,L���AlL���A�L��B\M��,B�N��`B�O���B�P���B|R���BlS��C�T��8C�V��hC�W���C�[���C\\���C�\�� D�f��LD�f��lD<g���D�g���Dlh���D�h���Di��E|i��8Ej��\E�j���E�k���E�l���E�m��F,o��4FLp��dF�p���F�p���Fq���F\q���F,s��Gv��TG�v��xG�x���G�z���G{��H���0H\���TH���xH�����H<����H�����H����Il���4I����\I<���|I|����I�����I|����I܇��J����4J����dJ܊���J����J����Jl����J����KL���8Kl���hKL����K�����K̒���K����L씑�<Ll���dLL����L�����L����L옑��L|���M����PM���xM�����M쟑��Ml����M����Nܢ��0N����\N죑�|Nܤ���N�����N����O즑� O<���@O����`Oܧ���OL����Oܪ���O���P����,P,���\P����|P����P|����P�����P|���Q,���4Q̲��`Q�����Q\����Q<����Q̹��R����8R̼��dR<����R����R<‘��R�Ñ�S\đ�<S<ő�dS,Ǒ��S�Ǒ��S�ȑ��Slɑ�T,ʑ�4T<ˑ�`T�ˑ��T<̑��T�̑��T�ϑ�U<֑�4U\ב�dU�ב��U\ؑ��ULّ��U�ۑ�VLޑ�0VLߑ�\V��V���V��V��W��(W�HWl�hW���W���W<��W��X��(X,�HXl�hX���X���XL��X<�Y��,Y��LYL�pY��Y��Y���Y\�$Z��PZ,�tZ|�Z\��Z���Z�[\�,[�P[\�p[��[\�[���[���\|���@\���h\�����\,����\|���]���,]���\]����]����]����]|	��^�	��8^�
��`^l���^<
���^l���^���_���L_���|_\���_<���_|��`���D`���t`<���`|���`� ��a�!��4a<#��da�#���al$���a\*���aL,��b�,��<b�,��\b<-��|b�-���b,/���b<0��c�0��Dc|2��pc�4���cL<��@d�<��hd,?���d�?���dA���dC��$e�D��Pe\F��|e,H���e<J���e�J��f�T��Lf\Z��|f�Z���f,p���f�q��g�s��<glu��lg,w���gx���g�x���glz��h,|��Hh�~��xh\����h�����hl����h<���,i���\i����i�����il����i̤��j,���<j짒�xj̨���j<����j���k���dk쫒��k�����k����k����l̲��0l���Pl����xl̵���l�����lL���m����0m����Tm,����m����mL’��m\Ò�n�ϒ�@n,Ғ�pnLڒ��n�ے��n<ܒ��n��,o��Xo���o���o��oL��o��0p��`p���p���p��p|�q��0q<�Pq��q��q����q\����q��4rl���trL����r����r��s���4s\��dsL���s����sl���s|	��$tl��Tt,���tl
���t����t,��u���,u|��TuL���u���u����uL��vL��Dv���tv<���v����v,���v���wL��@w���hw|���w ���w� ���w!���w�!�� x\"��Dx$��tx\$���x�%���x(���x�(��y�(��4y�)��`y,���y\,���y�,���y�,���y\-�� z�-��Hz.��pz/���z�2���z\4���z�5��${�7��T{;���{�;���{�=���{�?��|�A��0|<C��d|�F���|G���|�G���|�Y��0}\Z��P}|[��|}�[���}�[���}L\���}�\���}�\��~]��<~L]��\~�]��|~�]���~,`���~c���~�c��(�e��X<f��|g����h����i����j��0��k��\��l�����m����ln��؀�q����r��4��v��d�,z����\{����L}����~�� �����P�쁓�|�L���������Ȃ̃����\����܄��@����l������\���������������l���0�̉��X�,�����������슓�ЄL��������� �<���H�L���|�ܐ����|���ԅ�����,��� �<���L�\���|�,�����엓�܆L�����̘�� �����L�<���p�욓���l������������������4�����\����������������������,���8�l���X������\�����쬓�ԉ�����쮓�$�L���D�����d�̯����������|�������������$�,���T�����x�,�����|���������츓��\���H�����p�,��������������L“���“�8��“�X�lÓ�|�<ғ����֓�܍�֓���Lד���ד�@�lؓ�d��ؓ����ٓ���lݓ�Ԏ����,���T���|�L�����ďL��|����@����l���������������,����l���$�,���T�����|�����������l���ܑ�����<��� �����P�,����l�������ؒ<�������$����L����t�L����L
��ܓ����|��(���X�������!�����#��ؔ�$���<)��<�,,��p�<1�����8��̕?����\E��,��_��p��b����c�����c��ܖ,d��������,�|���\�������쓔������ؗ����l���4�̝��d�̞����̟����|���������ܣ��0�\���`������̧����L���������̲��@�̴��p�,����������������<���$�̼��T�Ŕ���lǔ����Ȕ��,ʔ���˔�L�,͔�|��Δ���<Д�ܜ�є���Ӕ�<�LՔ�l�,ה���,ٔ�̝�۔���\ݔ�,���X�\����������,������L��*��x��*�����+��ğ�+���|,���|.��<��0��l��1�����2��Ġ<9���<:�� �<��T��<��|�|?����\@��ܡLC����C��(�|D��T�<E����|E����G��Т�I����K��0��L��\�N����,O����Q���,S����X��H�LZ��x��\����\^��ܤ<h���Lk��<�ll��h��l����p����y��إ�y�����y���|}��L��}��l��}����<~����|~��̦�~���l��������D�����t�섕���,���ħl�������������0�����X�\�����l����������l����ܝ��D�����p����������ȩ�����쥕��,���0�\���`�������ܨ����|���ЪL����̫���<���@�����p�̰����<������������������4����\�촕���������,����L��������@����p������������lÕ���ĕ��<ƕ�P��ƕ�p�lǕ����Ǖ���\ȕ�ܮ�ȕ����ɕ�,��ʕ�X��˕���Ε����ϕ��lҕ���ԕ�D�<Օ�t�֕���\ٕ�԰�ܕ����ݕ� �ޕ�D��ޕ�h�l����ı���l���0���`�����������\����4�l�T������\�������ȳ\����<��������H����d�������,�����|����<���8��
��h�\�������������l������4���d�l�����������̶l����������,�,��L�l��l����������l��̷��������,��,�l��L����l������l������ظ������ �L��@����`�����������0��عl0�����0���\1��@��1��`�l2�����2����<4����4����5��4�l6��d�|7�����7����l8��ܻ�:���;��,��;��P�L<��|�=�����=��ؼ�>���<?��(�|?��H��A��p�\C�����C��Ľ�D����E����F��0��H��T�T�����Y����Z���]���\]��0��]��T�\_�����_����c��Կ,d����|e��$��e��H�\f��l��f����Lg����\h����i���j��(��j��L��j��p�lk����<l�����l���ln�� ��n��@�o��`�<s�����t�����u�����v���Lw��D��z��t��{�����|����<}����\���$�<���T������\�����,�����|�������� ����D�L���d�,�����l�����L�����l�������D�̫��l�l����������L������Ė��\Ŗ�@��Ŗ�d�Ɩ����Ȗ���,˖���̖��Ζ�<��ϖ�h�<Җ���|Ӗ���,Ֆ���lՖ���֖�8��ז�d�lٖ����ٖ����ږ����ۖ���ܖ�L�ޖ�|��ߖ���\���L����8���h�<�������\��������0��P�\�p����,�����<��������������8����d���������������L��� �\��P�\���������	���������
��8����h�L����\�������������,��(����X������l�������������,+��0�,��\��,����,1�����2����4���<6��D�L7��p��9�����:����,<�����=��,��?��\�LH����lI�����I�����j���\m��8��r��h��x����|y�����z�����{����}��H�\~��p������������̄������������L�����|�\�����L�����������<���(����X�������|����������l��������8�|���h�������L�����찗���̳��(�\���X�L�����������컗��������l���4�����d�,�����������l�����,����,—�0�×�\��ė����ŗ���Ɨ����Ɨ��,Ǘ�(��Ǘ�L�Lȗ�|��ȗ���<ɗ����ɗ����˗�$�̗�H��̗�p��͗���Η����Η����ϗ���З�<�Lҗ�l�|՗���L֗����ٗ����ڗ�,�Lۗ�P��ۗ�t��ۗ����ܗ����ݗ�����l�D���t�����l��������L���x����|���l�������$�����P����p�|����������������l����,���L�����|�������	�����
������8��
��X��
��x�L��������������<�������(�l��L����l����������L����������,����\�����������L���������!��0��"��\��#�����$�����%�����'���)��<�|-��l�L7�����7�����7����<8����l8���<9��D��:��t�,;����L>�����B�����C�� ��D��L��E��|��F����<H�����I����J��8�<L��h��M����,O�����P����R����S��P�<V�����X�����Z�����]��(�<b��T�Ll���������\����쇘�<�����l�\����������������L����쐘�8�k���`�ܑ����l�����L�����\����왘�<�L���d������,�����˜��ۘ�D��ۘ�h�ܘ����ܘ����ݘ���Lߘ����<���h�,���������������L���p�������������������������4�����d�,�����l�����������|������0�\��P�l��t������\���,���,���l��8����X�L	��|��
��������
����
��(���L�|��p������\����<����������8����\������<������������L���L��D���x����������|���$��4��$��`�L%�����%�����&���L(���+��L��+��p�,�����,����,-����-���l/��0�,0��X�l0��x��0����l1����1���|2���,3��<��5��l�7�����;����?�����E��(�lR��X��R��|�<T����|T����T���<U���lW��@��W��h�lX�����X����Z���,_��,a��8�b��de���Le����e���g����g��lh��<�i��`l���lm����n���lp����q�� �s��P�t����v���z����}��<~��0�~��P�~��l�����̆����������l���8܈��\L���������̉�������L������� ���H<���p�����̌��������<��������$L���L����t,���������l����<�������,����L<���l|��������������<����|�������,���L����pl������������������	L���4	����d	쩙��	����	<����	����
ܾ��L
,ř�|
�ș��
�̙��
lЙ�,ԙ�<�י�l�ۙ��lߙ������$��Tl�x�������\���
���8
���h
����
����
L���
�����$��P,��|���L���\���,��(���X����<���|���|���!��D�$��t�'���|,����2��lJ��4M��l�N���lW����b���ld��,�d��P�e��|Lg����g���h���lh���h��4�h��T<i��t�i���|k���,l����l��,m��8|m��X�m���|n���p����p��Lq��4,r��dt���|t����t���,u���x��4�y��`z����z����{����{���~��0����d����l���������܂����������<\���\����|l���������슚�l���0썚�\<����|����읚������H쟚�h,����l���������젚��,���l���(����H졚�h<�������������������ܤ��,���<|���\̥��|����|���������̨������Dܫ��t����|��������L���l���@<���h���������\����\���ܹ��@���plĚ��<Ț���ɚ���͚�$ ך�X �ޚ�� L�� ��� ��!��<!��d!\��!<��!L��!��"��0"|���`"�����"���"����"<��#���L#<
��x#����#�2���#,3���#<4�� $l5��H$�5��h$L;���$�=���$�>���$<A��$%B��T%lC��|%,D���%�K���%LL���%|N��(&�N��X&<O��x&�S���&�S���&�T���&lU�� '\W��L'�X��t'\Y���'�Y���'Z���'|Z���'�[�� (�^��P(�`���(�a���(�b���(c��)�c��4),d��\)�d���)�d���)�e���)<f���)�f��*�f��<*�g��l*Li���*�i���*|j���*\k��+Ll��4+�m��`+�m���+,o���+�p���+�q��,�t��8,\u��d,�w���,�x���,<y���,�y��-\z��D-�{��t-�{���-\|���-\}���-�}��.}~��D.�~��d.����.[����.�����.ʀ���.����/L���$/k���D/����d/^����/�����/,����/
����/2���0p���(0����H0����h0剛��0#����0^����0s����0����1֊��(1���H1&���h1K����1�����1ċ���1ً���1����2<���(2w���H2����h2�����2��2*����2?����2_���3ێ��(3d���H3����h3����3ґ���3葛��3����3瓛�4����04N���P4|���p4�����4ɖ���4z����4=����4����5,���05Z���P5���p5Қ���5I����5�����5�����5���6H���06����P6����p6䞛��6R����6q����6ߟ���6����7N���07����P7����p7�����7Q����75����7v����7ߨ��8���48����T8.���t8�����8����89����8S����8-���9t���49T���T9s���t9�����9�����9�����9'����9⮛�:���4:Y���T:����t:X����:�����:�����:Ұ���:	���;f���8;��X;���x;L����;x����;�����;P����;|���<0���<<n���\<����|<�����<b����<H����<���=0���(=S���H=m���h=G›��=�›��=nÛ��=�Û��=�Û�>aě�(>�ě�H>�ě�h>\ś��>uś��>Zƛ��>�ƛ��>�ƛ�?�ƛ�(?Ǜ�H?&Ǜ�h?nǛ��?�Ǜ��?�Ǜ��?�Ǜ��?�ț�@
ɛ�,@)ɛ�L@�ɛ�l@@ʛ��@�ʛ��@5˛��@t͛��@�͛�AHΛ�0A}Λ�PA�Λ�pA�Λ��A"Л��A0қ��A�қ��A�ӛ�B�՛�4B�֛�TBQ؛�tB�؛��B>ٛ��Bnٛ��Bڛ��Bwڛ�C�ڛ�4Cۛ�TCrۛ�tC�ۛ��C�ۛ��C�ۛ��C|ܛ��C�ܛ�D&ޛ�4DHޛ�TD�ޛ�tD�ޛ��D�ߛ��D�ߛ��D�ߛ��D6�EQ�4Eh�TE��tE���E���E?��E���Ez�F��4FI�TF}�tF���F��F���F��FX�G��4Gl�TG��tG��Gd��G���GL��G��H"�4H��TH_�tH���H+��Hb��H���HX�I��8I��XI��xI�I2�I���IG����I����J���8J����XJ~���xJ����J0����Jt����J���J<���K���8K����XK���xK����K����K����K�����K=���L��8L<��XL���|L����L%���L����L���M��� M!��@MJ��`Mk���M����M5���M����M]��N��� N���@N�	��`Nh
���N�
���N�
���N,���NO��O|�� O��@OV��`Ou���OU���O����O���O<��P���(P|��DP���P<���P����Pl��Q���$Q���HQ� ���Q�!���Q�"���Q#���QL%��@R�%��dR�&���R\'���RL)�� S�)��LS�*���SL,���S�-��DT�/���TL0���T�0��UL1��(U�1��DU�1��XU�1��lU�3���U�3���U,4���U5��V�7���V�8���V<9���V�<��W|=��(WLH��xW|H���WlI���WLK��XX��dX<X��xX|X���XY���X�Y��0Y\Z��TY[��pY�`���Y�a���Y�a��Zlb�� Z�b��DZ�c��`Z\d���Z�d���Z�e���Z�e��[�e��,[\f��L[�g��l[�h���[�h���[)i���[Yi���[lk��\�l�� \�l��4\�l��H\�m��\\�m��p\�m���\�m���\<n���\Ln���\�n���\<o��]�o��0]�p��d]\q���]�r���]<s��^�s��,^\t��P^�t��t^lu���^v���^�v���^w��_lw��<_<x���_�x���_�y��8`Lz��T`|z��h`�z��|`\{���`}���`�~��a���4a<���Xà��xaL����a���b����tb܃���b̄���b�����b����bl���0cl���`c|���tcl����cl���d|���Hd쎜��d̐���d쑜�e���4e|���te����el����e<���Lf�����f,����fl��� g|���<g|����g|����g쥜�h����Xh����|hܨ���h�����h����i����li�����i,����i,��� j����Lj�����j최��jL���,k����|k̹���k<���lܺ��Xl�����l��� m<���Xm�����m�����m�����m����m����mLœ�n�œ�0n�Ü�ln�Ĝ��n�Ĝ��n\͜�ol͜�$o�͜�<o�Ϝ��o�Ϝ��o�Ϝ��o<М��o�М��o�Ҝ�8p,՜��p<ߜ�@q,��q���q|�Hr���rL��r|��rl�@s,��s<��s\��s��$t��ht��t���t��u�u���puL����u\����u|����u�����u����u����v<���4v����`v�����v�����vL���w���|w����w,����w<����wL����w�����w�����w����x���� x���4x|����x�����x����x����x,����xl����x|���y����$y���8y����Py��dy\��xy����y\��z���<z,��Pz\��dz���xz����z<���zl���z	��({\	��@{�	��x{�
���{L��$|���X|����|���}���H}����}���},���}l��~|��$~���<~���P~��h~,��|~l���~|���~����~����~���  ��4 ��H� ��d� ��x� ���� ���!����!���L"���#�� ��#��\��\����<]��́L]����]����^��x��^����<_�����_��؂�_���L`��,�\`��@�l`��T�,a����\a�����b���c��@�|g�����g����o��H��p��|�<q�����r����s����t��T��{����L}��؆���,�|���h�����4�,���p������������<���$����t�\���ԉl��������,�����x�������̛����ܛ��������Ȋ���܊<����L����\���0�졝�t�l�����̤���l���,����P�L��������������������|���P�����d�ܫ����<���������������\���0�\���|�|���Ȏ�������� �����t�l���ԏ��А������<�l���̑<�(����<������0�\���h������,������������8���T������\��ؔ����L��8�\����l����������	����
��4����p�����������<������@�\��\����x�|�����������̗�������,�� ����<����\����|�,����\�������ؘ ���!��0��"��l��$����l%����<'����\'��ԙl'����'����)��$��*��`�|-����L.�����1��ܚ�1���2���2���,2��,��3��h��4�����6����7���l9��X�l:����,<��М,=����=��0�l>��T�?��x��?����L@����LA����J��L�N����O��ܞ�O���,Q��4�\R����|R����\S����|S��ğ�S��؟�S����S���T����T��(��T��<�lV��h�LW����,Y�����Y��ĠlZ��ؠ�Z���[���|]��L�L^��d��_����`��ܡ�`����a��<�Lh����\i��4��i��d�j����,j����<j����lj�����j��ԣ�o��@��o��X��o��l�<p����Lq�����q��ܤr����Lr����t��h��t��|��t�����t�����u��إv���,w����\w����\y���|{��P�\|����l}��<��}��P��}��d������L���Ш�����,���,�\���L�l���`�숞���L������������@�����l�,���������ܪ̌��,�����|����������0������������������������̑�������X����l�앞��������������L���8�����P�����d�̘��x�옞���,����������\��������X�ܜ����������,���8������l��������������8�<���p�������\������� ����4�̫��������������l���H����������Գ��� ��������ʞ���˞�8�l̞�|�͞����͞�ܵΞ���Ξ�$��Ϟ�X�,О����Ӟ�ж�Ԟ��L՞���؞�0��ڞ�T��ڞ�h�|ޞ���\ߞ����\�8���������|�ܸ����|�D��d������������L���p����������������(�<���<�����h������\�����l���̻|��������H�<�����,���\���|�� �L��\������������ ����<�|��l��	����,
��ؾ�
���<��<�l�������̿�������D�����|��(�,��������\ ���%�����'�����8��H�,:�����;�����<��4��=����l@����A���lA��@��A��h�,B����E����,E����|F��$�G��t��G�����G����,H���<H��$�LH��8�lH��L�|H��`��H��t��H�����H�����K����L���<L����L��@�,N����lN�����N�����O���P��,�,P��@�<P��T��P�����Q�����Q����S��0��S��|��T�����T�����T����\U��4�|V�����\�����^��H��_����l`�����`����La���b��X�,b��l��f���������<���l�l�����|��������<�����x�윟���l����������<���L�쟟�h������������\�����졟������8����`�\���t�줟���������ܦ������\�,����������l���d�쬟�������������<�������������|��������������<�Ÿ����Ÿ����ğ�4�\ȟ���˟����ϟ�\��ӟ��<ן���\�@�l����������������L�<�d����������l�����������������@����\�\����l���������
��X�����<����,�������4�����������zRx�0Q�&D$4���"FJw�?;*3$"\�8�$t�Q��A�J
G���
E,�`R�+A�C
H����H�
A,�`S�tE�J
H����D��
H ��W�YE�C
E�F
A  �W�QE�K
E�v
A$D(X�RE�C
j
FP
E,l`X��E�C
I���M
Bc
E,��X��A�C
F���E�D�	
E,�P\�8E�C
B�E�E�I�D��
G4�`a�\A�C
H����H�	
A1
E,4�v��E�C
\������
I,d8��E�C
Y�����W
H�(��3E�C
c
C�H��NE�F
}
A �x���E�N
J
K���5E�C
g
A 4��LE�C
A�y
E<`��KE�J
v
A,\���(E�G
D��E�E�D�
C(����HE�C
K����
H����HE�C
q
J,���_E�C
D��G��D��
A(���A�C
G�����
D$4���A�u
G���
E(\���\E�C
B�L�H�L
F,���BE�F
H����D��
G���tE�C
y
G,�d���E�G
D��E�E�H�
G ԣ��A�T
�
I,���@E�C
n
EL�CE�C
q
El��CE�C
q
E�0��CE�C
q
E,�`��iE�F
H����D��
D$����E�F
C���
C(����E�C
E���-
F(0���E�F
D��E�H��
K \����E�N
J
K ����E�N
J
K �x���E�N
J
K,����E�O
H����D��
A����=E�C
m
C,����E�U
M���N�H�6
EH���;E�C
m
Ah���BE�C
t
A,����}A�C
D��E�E�H�Y
E �$���E�C
E�t
G �����E�T
�
A ,��}E�T
^
A($����E�C
B�L���y
A,P����A�C
B�E�O����
E(�|���A�C
D��H��
A,� ���A�C
B�E�O����
E(�����E�C
B�J�D�~
A,	4��GE�C
M�����d
A(8	T���A�J
G�����
E,d	���A�C
H����H�"
J,�	����E�C
\������
F,�	���E�C
Y������
F,�	����
E�
j���P�O��
G4$
����E�C
D��E�D�C
H*
F4\
���A�C
B�I�J��K��
D
E(�
���E�C
F���D��
A,�
\��.E�C
\�����u
G�
\��EE�C
w
A(����E�G
D��E��
H(<@���E�U
L���G
C$h���uE�C
B�D�
C$�
���E�C
U���
D,��
��LA�C
i������
I,�����E�S
D��L�E�H��
D,d"��E�N
B�N��M���
IHD$��1E�C
c
Ahd$��3E�C
c
C��$��8E�C
j
A��$��IE�C
w
E��$��_E�J
u
V(�%��~E�C
E�i
Jm
L,
h%��A�C
M�����
A@D
X&��E�C
B�E�E�E�H��
G�
K�
J@�
4+���E�C
D��E�E�D�i
Ma
G�
L,�
�/��,A�C
B�G��J���
C,�
�1��ZE�C
D��E�F���
C,,�3���E�C
B�G��E�I�f
K,\`9���	E�U
D��I�I�K��
A�C��XE�C
|
D�@C��LE�C
~
A �pC��[E�C
K
C(��C��$E�C
M�����w
D(�D���E�C
D��H�`
AH$E��TE�I
g
Z hdE��nE�C
E�t
G ��E���E�C
E�w
D �F���E�C
E�w
D$��F���E�C
G��W
J�G��ME�E
v
H$0G���E�C
G���
A(D�G��	E�C
M������
G$p�H��RE�C
i
GP
E$��H��RE�C
i
GP
E0�,I���E�C
B�E�K��
I�
J$��J��^E�J
o
JP
A K��CE�C
A�p
E@<K��DE�C
t
C,`lK��E�C
D��E�E�D��
D(�LL��(A�C
B�I��p
A$�PM���E�F
T
IX
H$��M���E�C
G��E
D$PN��fE�C

IP
A,4�N��A�C
M������
G,dxR��A�C
G���
LW
A(�XS��A�J
D��O���
E,�<T���A�C
M�����l
A0��U���E�F
B�I�G�M
FM
E0$8V���A�C
I���
Iy
G,X�W���A�C
D��H�J���
B ��X���E�C
E�]
F �Y���E�C
E��
D��Y���E�C
x
H �|Z��]E�C
D
D(�[���A�C
B�H�D��
E,@|]��EA�C
P�����p
D,p�d���E�C
I�����
G,�g��#A�C
D��E�F��&
A$�m���E�C
C���
G(�tn���E�C
B�I�F���
A,$�o�� E�C
B�E�G��D��
G,T�r��9E�F
F���E�D�a
E,��u���A�C
B�N����[
A,�xy���/A�C
t�����
I�x#�
������$�����E�C
C���
A,p���1E�C
c
A(L�����E�C
e������
Ex$���;E�C
m
A�D���?E�C
o
C$�d����E�C
a���W
A ����]E�K
E�B
A0H����E�C
B�E�K��
AJ
F$8�;E�E
C���
C$`À�eE�C
z
FP
H,�TÀ��E�C
I���s
DH
E,��À��E�G
B�E�E�E�D��
I0�4ƀ��E�C
F���H�}
Ee
K<�ƀ�NE�C
H����D��
IT
LD
E$\�ǀ��E�C
V
B`
E �xȀ�fE�C
A�W
A��Ȁ�?E�J
h
C ��Ȁ��E�F
A��
A,��ɀ��A�C
F���E�I��
A(`ʀ�vE�C
D��H�\
AH�ʀ�pE�C
|
L,hˀ�9>E�C
h�����
A�	��8E�C
j
A �4	��aE�C
F
B��	��GE�C
w
C��	��CE�C
s
C(�	���A�C
D��L��
J(H�
���E�C
B�E�D��
A t(��]E�C
A�N
A �d��]E�C
A�N
A(�����E�C
B�E�H�t
A(����E�C
B�E�H�k
A(x���E�C
B�E�H�h
A(@���sE�C
B�E�D�Z
Al0
��TE�I
g
Z �p
���E�F
a
D$��
���E�C
I���w
H$�����A�C
I����
D l���E�C
E�I
J($���ZA�C
c�����
J(P,���A�C
P�����B
J|��P������ ����xE�J
A�E
A$�����E�C
C���
A ����E�C
E�N
E$���oE�C
m
Kd
F(4���A�C
\������
D(`���dE�C
G�����
E(� ���E�C
I������
K(�� ���E�C
I������
K(��!���E�C
I������
K(|"���E�C
I������
K(<P#���E�C
I������
K(h$$���E�C
I������
K(��$��yE�C
B�F��c
A(�L%���E�C
D��H�o
A(��%���E�C
D��H�r
A(&���E�C
D��H�{
A(D�&���E�C
D��D��
A$p'��E�C
E����
H �(��A�H
I��
A,�`)��A�C
F���E�D��
F �@-��E�C
E�N
E, ,.��LE�C
H����D�j
B @ L0��LE�E
A�{
A,d x0���E�C
F���E�R��
G(� �2���E�C
I������
K� �3��:E�C
l
A� �3��:E�C
l
A,!�3��&/E�C
i������
E0!���������P!�b��;E�C
m
Ap!�b��EE�C
w
A �!,c��QE�K
E�v
A$�!hc��mE�C
A
GP
H�!�c��<E�C
j
E,�!�c��A�C
M�����
A$,"�d���A�R
C���
E(T"�e��E�C
M������
E,�"|f��aA�C
H����D�;
E,�"�g���E�C
B�I���H�l
I,�"Li��sE�C
P�����G
A4#�o���A�C
H����H�w
At
E0H#dq���E�C
B�E�K�M
If
J(|#�q���E�C
A�h
OT
A8�#dr���A�C
e������
GY
A@
E,�#�s��gE�C
B�E�I�E�D
A,$8u��8E�C
D��T���5
K,D$H����%E�C
i������
A t$����QE�C
A
C�$4���;E�C
m
A$�$T���bE�C
x
HP
E$�$����cA�F
B�D�w
D%䧁�cE�H
x
K$(%4����E�F
I���o
A,P%����tA�C
e�����
F$�%����RE�C
j
FP
E,�%4���xE�C
D��L����
A�%^��������%d���IE�J
r
C(&�����
A�C
D��D�P
D,D&X����A�C
M������
B8t&ع��pE�C
G��e
Lv
Jd
Ln
J�&�����,�&�<
E�F
M������
D �&Ɂ�cE�L
A�K
A  'LɁ�mE�L
A�U
A(D'�Ɂ��A�C
K�����
Ap'lʁ�DE�H
o
C$�'�ʁ��E�C
B�H��
G$�'Tˁ�TE�C
C��h
E,�'�́��A�C
B�J�F�E�D�f
K,(΁��A�C
D��E�F�D�O
J,@(�ρ��A�C
B�W����
J(p(\с��A�C
B�I�D��
H0�( ҁ��	A�F
B�E�E�E�D��
I,�(�ہ��E�C
B�G��E�D��
D0)Lށ�E�C
K�����
Hs
A 4)(߁�nE�K
A�L
L,X)t߁��A�C
D��L���e
G �)�	A�E
�
I,�)��iE�C
F���E�H��
D �)0��E�H
M�����$*��TE�C
C��h
E,(*���A�C
q�����Y
B(X*���A�C
M�����y
F(�*�iE�C
E�s
HW
E(�*\�TA�C
W�����
D(�*���A�C
Y������
E$+d�E�C
E���I
J,0+<��E�C
B�G��E�D�1
E,`+��E�C
B�G��H�D��
E,�+���E�C
B�G��E�D��
E,�+����E�C
B�G��E�D��
E,�+����E�C
B�G��E�D��
E, ,|���E�C
B�G��E�D��
E,P,\���E�C
B�G��E�D��
E,�,<���E�C
B�G��E�D��
E,�,���E�C
B�G��E�D�;
K,�,���E�C
B�G��E�D��
E,-����A�C
i�����d
G@-<��1E�C
c
A4`-\��\A�C
B�E�G��D��
CT
L$�-���ZE�C
v
BP
E(�-���	E�G
B�E�D��
H,�-����(E�C
B�E�K��D�5
E,.`E���E�C
D��E�I�H��
A,L.F���E�C
i�����
I,|.�J���)E�C
\�����N
A�.��O�������.pt��3E�C
c
C,�.�t��E�Q
V����K�M
D/p{��3E�C
c
C</�{��3E�C
c
C\/�{��HE�C
x
C|/�{��;E�C
m
A�/|��3E�C
c
C�/ |��GE�J
p
C �/P|��mE�J
V
C,0�|��QA�C
B�E�E�L�H��
F$00�}���E�C
I����
A(X0t~��iE�C
I���
B�0���CE�C
j
L�0���<E�C
j
E�0���IE�C
{
A$�08����E�C
I���
H,1Ё��E�C
B�E�G��D��
A<1����WE�C
j
F4\1�7A�C
B�E�N��D�l
GO
I,�1����EE�C
F���F���
H(�1����A�C
Y������
F �1܇��hE�C
A�H
G 2(���hE�C
A�H
G 82t���hE�C
A�H
G \2����pE�C
E�H
K �2���pE�C
E�H
K(�2X���qE�C
D��D�[
A(�2����qE�C
D��D�[
A(�2���qE�C
D��D�[
A((3T���qE�C
D��D�[
A(T3����qE�C
D��D�[
A,�3�����E�F
B�I�G�D�w
H(�3�����E�C
B�G��D�c
H,�30���,E�C
D��I�E�G��
E,40���A�C
D��L�F��[
K(<4����E�C
B�E�O�y
I,h4t���XE�J
P������
D(�4�����E�C
B�F��G
I(�4���&E�C
D��D�`
H(�4����E�C
B�E�E�H�w
E,5�����E�C
B�I�E�I�G�q
G4L5P���
E�C
F���E�D�K
Fn
J,�5(���#E�C
B�F�I�E�G�~
E(�5(���E�C
D��E�D��
G(�5���sE�C
D��D��
D,6p���eE�C
t������
I<6b�������(\6����.E�C
I������
F0�6����>E�C
B�E�I�E�G�T
H$�6�����E�C
C��n
A,�6���E�Q
B�P�N��K�C
D,7�ʂ��E�F
B�H�h
Kr
A,D7�˂��E�W
F���M��k
F,t7X̂�1
E�W
M�����

A�7hւ�JE�C
|
A�7�ւ�@E�C
r
A�7�ւ�@E�C
r
A8�ւ�@E�C
r
A$8�ւ�@E�C
r
AD8ׂ�@E�C
r
Ad88ׂ�@E�C
r
A�8Xׂ�@E�C
r
A�8xׂ�@E�C
r
A�8�ׂ�@E�C
r
A�8�ׂ�@E�C
r
A9�ׂ�@E�C
r
A$9�ׂ�@E�C
r
AD9؂�@E�C
r
Ad98؂�@E�C
r
A �9X؂��E�F
�
A �9ق��E�F
�
A �9�ق��E�G
�
A �9,ڂ��E�G
�
A :�ڂ��E�G
�
A 8:Dۂ��E�G
�
A \:�ۂ��E�G
�
A �:\܂��E�G
�
A �:�܂��E�G
�
A�:t݂�@E�C
r
A�:�݂�@E�C
r
A;�݂�EE�C
u
C(;�݂�3E�C
c
CH;ނ�@E�C
r
Ah;$ނ�JE�L
r
B�;Tނ�[E�L
w
H�;�ނ�5E�C
c
E,�;�ނ��A�H
H����H��
K �;d�cE�L
J
C <���E�J
Q
H(@<,��E�C
D��D�X
H l<��qE�C
Q
G$�<<�eE�C
z
FP
H$�<���E�C
B�H�v
E$�<���E�J
G��>
D(=d�IA�C
B�E�H�
B4=��;E�C
c
K(T=���E�C
D��D��
A(�=,��E�E
B�F��w
A�=��;E�C
c
K,�=���A�C
I������
G,�=�A�C
D��G��H��
I$,>���E�C
C��g
A$T>H��A�C
B�D�A
E(|>�E�J
D��D��
H,�>��E�C
B�J�E�L�H��
G �>���E�I
�
D$�>p����E�C
C���
C,$?��6E�C
M�����z
A T?�����E�J
A�x
H$x?�����E�J
B�D�}
N$�?\����E�J
B�D�}
N$�?����E�J
B�D�}
N$�?����E�J
B�D�}
N$@�����E�J
B�D�}
N$@@<����E�J
B�D�}
N$h@��E�J
B�D�}
N$�@����E�J
B�D�}
N$�@d���E�J
B�D�z
I$�@���E�J
B�D�}
N$A����E�J
B�D�}
N$0A|���E�J
B�D�}
N$XA4���E�J
B�D�}
N$�A����E�J
B�D�}
N$�A����E�J
B�D�}
N$�A\���E�J
B�D�}
N$�A���E�J
B�D�}
N$ B����E�J
B�D��
J$HB����E�J
B�D��
G(pB<	��E�J
D��D��
A(�B 
��.E�C
B�L�D��
K(�B$��E�C
B�I�D��
F(�B��.E�C
B�L�D��
K( C
��E�C
B�I�D��
F(LC��.E�C
B�L�D��
K(xC��E�J
D��D��
B,�C��KE�J
B�D��
Ho
I(�C(��CE�M
D��D��
C(DL��CE�M
D��D��
C(,Dp��CE�M
D��D��
C(XD���CE�M
D��D��
C(�D���CE�M
D��D��
C(�D���CE�M
D��D��
C(�D��CE�M
D��D��
C,E$��PE�M
B�D��
Jn
J,8ED��PE�M
B�D��
Jn
J$hEd��E�J
B�D��
K,�E\��PE�M
B�D��
Jn
J,�E|��PE�M
B�D��
Jn
J,�E���PE�M
B�D��
Jn
J, F���PE�M
B�D��
Jn
J(PF� ��3E�J
B�F���
B(|F�!��3E�J
B�F���
B,�F#��PE�M
B�D��
Jn
J$�F$$��0E�J
B�D��
F4G,%��{E�C
B�E�N��G��
H�
A(8Gt&���E�M
D��D�
K,dG((���E�M
B�D��
Nf
J,�G�)���#A�h
O����H�}
C4�GhM��E�I
D��I�P���
Mc
M�G@N��;E�C
m
A$H`N��~E�C
B�D�G
K,DH�N��eA�C
e�����o
HtH;�~�������$�H�P��7A�C
U����
A�H�~�0���� �H�Q���A�C
i
C�H��~��$I�R��<A�C
X����
A<I��~�)����,XI�S���A�H
W�����"
F4�I�T��QA�L
B�E�F�H��
J[
A�Im�~������ �I�U��?A�C
H�_
E(JW��]A�C
D��J��8
F0J�~�+�����,PJ,X���E�C
B�I���P�e
H,�J�Z���E�C
\������
A�J��~��������$�J�t��E�C
I����
G$�J�u��<E�C
I����
J$ K�v��_E�C
E���N
E,HK�w��^A�M
D��Q���
A$xKy���E�C

Qf
C$�Kly���E�C
I���S
D$�K�y��aE�C
h
H\
H$�K<z��OE�C
D��H�t
H0Ld{��"A�i
B�I�I�I�K�
H(LL`���*E�C
B�J�M��
E$xLd���jE�C
G��U
A�Lf�~�(A�O
,�L����E�C
B�Q�����
A�LB�~�+������MM�~�<A�O
,(MD���qE�O
D��O���D
AXM=�~�+������,xMt����E�T
P������
A�M�~��������,�M�����A�C
Y������
C$�M$����E�C
E����
B$ Nܞ��E�F
I����
C(HNğ��HE�X
L����
F,tN袃��E�T
D��I�Q��j
G�N��~��������$�NH���E�T
I����
E$�N@���E�T
I����
C$O8����E�T
I����
F(<O�����E�T
I����
J(hO����E�F
D��E�M��
H,�Ox���)E�C
D��E�H�J��
E,�Ox����E�C
F���E�G��
A,�O(����E�F
D��H��D��
A,$Pȳ��$A�F
F���I�H�
L,TPȶ���A�F
I������
F �P����rE�O
X
A �P�xE�O
^
A �PP���rE�L
[
A(�P����6E�C
F���D��
FQ�~������,<Q����E�F
H����H�
HlQ��~�9�������Q`���8E�C
j
A�Q�����E�C
C��,�Qƒ��E�F
H����H��
A�Q��~�9������R�ǃ�8E�C
j
A<R�ǃ��E�C
C��\R ȃ��E�C
C��,|R�ȃ��E�F
H����H��
D�R�~�_�������RpЃ�8E�C
j
A$�R�Ѓ��E�C
E����
I,S�у�E�F
H����H��
GDS��~�m������ dS�؃�vE�L
_
A(�Sك�>E�C
B�J��
H�S��~�2����,�Sڃ�vE�F
H����H�
GT��~�9������ T<�9E�C
h
D @T\�vE�L
_
A,dT��[A�C
M�����

E�Ta�~�9������,�T��<E�C
M�����>
E�TJ�~�������,U���E�C
M������
A4U
�~�������,TUh��	E�F
H����H�
A�U��~�������� �U��vE�L
_
A,�U4�vE�C
B�J����K
A,�U��S
E�F
H����H�
I(V��~��������HV����:E�C
j
C,hV����SA�G
P�����5
A,�V���E�F
H����H�
A�VD��3E�C
c
C,�Vd��|E�F
H����H�P
AW���:A�C
p
A,8W����E�F
H����H��
A$hW����E�C
I����
A$�W\	���E�C
_���
A,�W
��A�C
Y������
A$�W����A�C
X����
A(X����A�C
W�����
A <XP
���A�C
�
A,`X�
��]A�N
B�V�����
I(�X���E�F
B�M��A
A(�X���"A�C
D��H��
D,�X���E�C
e������
DY���>E�C
n
C 8Y���kE�C
A�\
A,\Y���=E�H
M�����
A�Y�~�,������,�Y���`E�F
H����H�o
F�Y��~�B������,�Y�!��+E�F
H����H��
H,Z��~�n������,LZ�%���E�F
F���I�R��
A(|Z *���A�T
M������
D�Z�,��5E�C
c
E�Z�,��5E�C
c
E�Z-��5E�C
c
E [4-���E�C
R
F ,[�-���E�C
R
F,P[.��{A�C
F���E�D�`
E(�[\1���A�C
M������
J,�[06��'E�C
P�����|
A,�[0M��� A�[
P������
A,\n���E�J
H����K�7
A <\�p��RE�C
A�C
A `\q���E�C
Q��
A8�\�q���A�J
D��D�
L�
Hw
I,�\,u��\E�H
D��E�I�H�t
A,�\\����A�C
h�����/
E( ]̇��	A�C
Z�����
D$L]����ZE�C
m
KP
Et]舄�LE�C
s
E�]����E�C
~
A �]�����E�C
�
G$�]D����E�C
�
KP
H^����E�C
y
A  ^�����E�C
�
B D^���E�C
t
A h^����E�C
J
A �^�����E�C
J
A �^l����E�C
J
A �^����E�C
J
A �^���E�C
J
A _p����E�C
J
A @_����E�C
J
Ad_Ȓ���E�C
y
A�_H����E�C
y
A$�_ȓ���E�C
�
KP
H$�_����!E�C
G���
A �_����\E�C
E��
A,`䙄�8E�C
D��E�F�Q��
G,H`�A�C
\������
J$x`䜄�KA�C
E����
G �`����A�W
A�k
A$�`x����E�C
Q���X
G �`���A�C
E�s
D,a�����E�C
I������
H$@a<����E�C
G��Q
Hha䣄�CE�J
n
A�a���CE�J
n
A$�aD���hE�J
p
QP
C$�a�����E�C
G���
E �a�*E�C
E�~
E(b����E�C
M������
D$Hbt����E�C
�
KP
H pbL���E�C
E��
K,�bH����E�C
h�����3
E(�bȯ���E�J
A�y
GD
A�b<���xE�J
q
Ac����xE�J
q
A0c����xE�J
q
APc\���xE�J
q
Apc����xE�J
q
A(�c����E�X
B�I�I�`
G,�c�����E�C
D��I�E�H��
A,�cP����E�C
D��I�E�H��
Ad��A�C
u
G(<d����E�C
G�����
I(hd����rE�C
D��H��
F(�d����cE�C
G�����
D(�d<���7E�C
G�����
A(�dPɄ��E�C
G�����
E(e$̈́��E�C
G�����
E(De�Є��E�C
G�����
E(pe�Ԅ��E�C
G�����
E,�e�؄�E�C
I�����
G(�e�݄�E�C
G����	
H(�et߄�E�C
G����	
H $fh�	E�C
e
C$HfT�:E�C
I����
E$pfl��E�C
S
E}
F$�f4�(E�C
m
K}
F$�f<�(E�C
m
K}
F0�fD��E�C
D��H��
Jf
B$g���E�C
s
MP
H$Dgh��E�C
s
MP
H,lg�YE�C
C���
CZ
F$�g0��E�C
I����
A �g���E�C
A��
F �g��E�C
A��
F h���E�C
A��
F 0h���E�C
A��
F ThX�E�C
A��
F xh��E�C
A��
F �h0�E�C
A��
F �h�����E�C
A��
F �h���
E�C
E�H
K i�
E�C
E�H
K ,i��E�C
E�W
D Pi���E�C
E�W
D ti���=E�C
v
B �i��E�C
A��
F �i`����E�C
A��
F$�i���!A�C
S���
A(j����A�J
I����
A4j9�~�����(Pj\���E�C
i������
E,|j���
E�C
i������
D(�j�	���A�E
D��J��M
G,�jd
���E�C
i�����
C(k����
A�C
\�����N
B4kJ�~�*������(Tkh��AE�C
g����_
B�k���NE�J
y
A,�k����E�C
B�E�E�E�D�I
J�kL��OE�C
l
D,�k|��XE�C
B�E�L���~
G, l� ���E�C
i�����=
B$Pl\&���E�C
G��L
E$xl�&���E�C
B�D�^
D,�l\'��E�H
H����D�~
I�l��~�������,�l,2��UE�C
F���I�O��
E( m\6��&
E�M
K����=	
F$Lm`@���E�M
G���
E,tm�E��kE�C
h������
F$�m(I��jE�C
C��Y
A,�mpI��GE�G
B�N����K
I$�m�L���E�J
G��n
D($nHM��sE�E
A�z
KY
E,Pn�M���A�P
P�����6
I$�nLQ��XE�C
p
HP
C,�n�Q���E�C
D��H�d
H^
E�nR��=E�C
k
E,�n$R���E�C
U������
G,(o�W��cE�C
F���F���
D,Xo[��A�C
H����D�s
E,�o�_���E�C
H����H��
A,�o�`��E�J
F���E�D��
A,�o�a��}E�C
\�����
F(p�c��$E�C
I������
J(Dp�d��	E�Q
I������
A pp�e���A�C
E��
J(�p�g���A�C
K�����
A(�pm��-E�C
i������
F(�p r���	E�C
i������
H(q�{���E�C
i������
G0Dq�}���A�H
B�I�I�I�H�q
A,xqD���E�C
F���I�D�~
G,�qԆ��8E�C
F���I�F��
G,�q䈅��E�C
F���I�D��
G,r����2E�C
F���I�D�
G,8r����BE�C
F���I�D�
G(hr�����E�C
i������
F0�rh���
A�H
B�I�I�I�K��
E,�rD����A�C
D��E�E�F��
G,�r�A�C
D��E�E�F��
G0(sD���9E�H
B�L�I�I�G��
A,\sP���qE�M
D��I�I�G�<
A,�s����qE�J
D��I�I�G�?
A0�s��E�H
B�L�I�I�G�_
A �s\����E�d
I�v
H$t����E�C
u
CG
E$<t����8A�K
B�U��
Adt����QA�J
z
G$�tد���E�C
u
CG
E(�tP���(E�H
K��K��
D�tT���8E�C
j
A�tt���8E�E
h
A$u�����E�H
]���
A@u\���3E�C
c
C,`u|����A�C
D��I�Q��	
A,�uܸ��3A�F
H����K��
K4�u켅��E�H
K��L����
ES
A�uT…�6E�C
c
F vt…��A�J
H��
C(<v0�_E�C
K�����
G(hvdą�`E�C
K�����
C,�v�Ņ�E�C
B�E�O����
H�v�ȅ�;E�C
m
A�v�ȅ�EE�C
w
A,w�ȅ�BE�S
P�����
A,4w�˅�}A�J
W�����
A$dwHυ�_E�E
l
JP
J$�w�υ�E�V
C���
E�w�~����,�wLЅ��E�X
M�����u
Ax��~�"������, x�օ��E�C
i�����>
A,Px�څ�&A�C
M�����
A(�x�ۅ�oE�H
D��T���
C�x�ޅ�3E�C
e
A �x�ޅ��A�C
^��
A,�x�߅��A�C
i������
B  yl��E�E
�
FDy��~��,\y �
A�C
D��E�D��
D,�y�����A�C
\�����,
A(�yP��VE�C
F���G�

A(�y����E�C
X����
A,zH��qA�G
B�E�E�I�R��
I(Dz�	��BE�V
D��O��
A(pz�$��kE�O
B�Q��D
E$�z'���E�V
G��t
J$�z�'���E�C
I����
D$�z�)���E�C
G��
D,{h+���E�C
\������
HD{��~�H������(d{�6���A�K
D��R��
A �{l7���E�T
E��
A,�{8���E�C
M�����O
D,�{�9��DA�C
B�E�H����
H$|�:��E�J
G���
K$<|�;��4E�J
G���
E d|=���E�C
E��
F �|�>���E�C
E��
J$�|@��
E�C
I����
H,�|�A��E�V
C��A
A�
E$}�B��?E�J
I����
F ,}�E��E�C
k
AP}�F���E�C
u
A p}LG���E�H
�
D �}�I���E�O
]
A �}TJ���E�[
H
A�}�J���E�V
l
A �}PK���E�C
D
A( ~�K���E�C
L���7
E$L~�M��SE�G
B�H��
F t~�N���E�C
H
A �~�O���E�C
I
A,�~0P���E�C
P������
K(�~�[���A�C
K�����
D,D_���E�C
P������
A,Hz���A�C
D��H���U
A(x�{���E�H
F���H��
D�h~��ME�O
n
F$��~��=O�H
B�D��
F,����A�C
D��L����
G �����dE�J
E��
G@�쁆�@E�C
i
J`����WE�O
$|�P����E�O
C��w
B,��肆�HE�C
D��I�I�H�
A,Ԁ���;E�H
K��S���
G ����bE�C
R
C$(�d����E�C
I���T
K(P�쇆�"A�C
D��E�D�`
G,|���E�S
F���Q���
D$�������A�M
B�D�t
H(ԁx����A�C
e���D
C,�L����E�L
B�N��I�H��
H$0�ܗ���E�C
U����
AX��~�����,t�x����A�C
B�I���G��
D,��ؙ���A�C
Y�����
G,Ԃh����A�C
Y�����
H,�(����A�C
Y������
H,4�����fA�C
\�����2
F0d������E�C
B�E�I�H�H�

K,��Ļ���E�]
D��H��L��
G,ȃ$���AE�C
D��E�G��
G��D���6E�C
c
F�d���6E�C
c
F,8�����'A�G
F���E�K��
E0h�����mE�M
B�L�L�I�H�|
G���Ȇ�6E�C
c
F,���Ȇ��A�H
M�����@
J(��̆�E�C
K�����
J��І�3E�C
c
C,8��І��E�H
F���T��s
A h�dֆ�WE�C
A�H
A$���ֆ�|A�C
V��
E,���׆�l	A�C
i�����

F$�8�_E�E
l
JP
J$�p��E�C
B�M�i
A 4����E�C
�
A,X�t�dE�O
B�R��I�H��
E,�����E�C
B�I�I�J���
A,��D�E�C
Y�����+
D(���E�O
G����@
E$���E�F
G���
A<���9E�F
h
A \���uA�C
Q�Z
A$��,�0E�H
C���
F(��4�E�C
D��D�C
E ԇ��rE�]
J
A���6E�C
h
A�$�6E�C
h
A$8�D�nE�C
I����
D`�����;E�C
m
A$�������E�C
C��x
A�����;E�C
m
AȈ4���@E�C
r
A�T���5E�C
e
C$�t����E�C
C���
A0��.E�C
L����?E�C
vl�%���fE�C
]��k���?E�C
v������E�C
v̉���E�C
~�P���2E�C
i�b���7E�C
n,�y����E�C
yL����xE�C
ol�3���cE�C
������AE�C
o
E$������XA�C
B�G�E
A(Њ���A�C
B�E�F���
H(�������E�C
B�J�K�K
F((�����E�C
B�L�I�K
F,T���~��E�C
F���M���
A������EE�C
u
C$������aE�R
B�H�_
H ̋���^E�G
L
A �<���jE�C
A�[
A$������E�C
B�D��
A<�@��;E�C
k
C\�`��FE�C
v
C|����LE�C
|
C�����LE�C
|
C�����LE�C
|
C܌ ��LE�C
|
C��P��LE�C
|
C����1E�C
c
A<����1E�C
c
A\����3E�C
c
C|����3E�C
c
C����SE�L
x
E ��@���E�R
I
H����NE�C
c
^����cE�O
{
I4 ����E�C
D��E�E�D�H
FZ
E,X����_E�G
D��G��D�
A,�����oE�G
D��E�F��
I,��$���E�G
H����D�F
B,����'E�G
F���F���
D,��
���E�G
F���F��#
E$H�T��E�C
C���
A$p�<
��E�C
C���
G��4��;E�C
i
E��T��;E�C
i
E(؏t���A�C
D��G�p
A,�H�� A�C
M������
K4�8��EE�C
w
A(T�h���A�C
M������
D$������E�C
G��r
G$������E�C
G��r
G Аl���E�M
N
P �����E�C
�
A,�t���A�C
F���J��m
G$H�$���E�C
E���b
A$p�����E�C
C��[
J0�����A�M
I�����+
Av
E ̑p���E�C
A�r
E$�����E�L
A
VP
X,����2A�F
B�N�����
K,H��!���A�C
B�G��E�H�L
J,x�$)���A�C
B�E�E�E�D��
G4���*��.A�F
B�I���H�~
H�
A,��+��QE�C
D��H����
C(��-���E�C
B�J���
F(<�p/���E�C
D��F���
I(h�$1��A�C
D��E�K��
C$��3���E�C
G���
E(���3���E�C
B�J�K��
I,�$7��GE�C
D��E�J�H��
A4�D8��E�C
B�E�G��D��
DR
E(P�9��,E�J
B�E�J���
A(|� :���E�C
D��E�G�I
G,���;���
A�G
H����N��
K(ؔ�I���A�C
I������
A,�hJ��QE�C
D��G��H��
F,4��M���A�C
h�����W
A,d�H_���E�K
D��L�I�H��
E,���`���E�K
D��E�I�H��
K,ĕb���E�C
D��G��H��
F,��c���E�C
D��G��H��
D,$�Xf��3E�C
D��G��H��
B,T�hi��'E�C
D��N��K��
C$��hn��E�O
n
N`
J$���n��XE�C
q
GP
C Ԗ�n��`E�J
K
A��4o��QE�J
|
A�to��=E�C
o
A8��o��=E�C
o
AX��o��>E�C
p
A4x��o��iE�C
B�I�L�D�
H[
A ��q��iE�C
E�t
G,ԗXq��E�C
B�E�E�H�K
I,�8r��,E�C
M������
H04�8u���E�C
M������
Jk
E0h��v���E�C
M������
Ms
E ��0x���E�C
A��
E$���x���E�N
y
T`
H,�4y���E�C
C��]
HW
A(��y���E�J
A�t
LT
A(D�z���E�J
A�t
LT
A(p��z���E�J
A�t
LV
A�� {��YE�C

I��@�~�HE�C
c
X(ܙ@{���E�H
D��D�u
F��|��KE�C
y
E((�}��E�G
B�H����
H,T��}��NE�C
I�����
E(�����IE�C
D��F���
E ��,���WE�F
@
G Ԛh����E�F
�
A,��䄇�E�C
F���J���
A,(�ą��:E�C
M�����
H X�Ԇ���E�C
x
H$|�P����E�C
B�D�F
D(������E�C
M������
A(Л̈���E�C
D��F���
B ��p���qE�C
J
F  �̉���E�C
A�|
K(D�h����E�C
e������
Ep�̋��EE�C
w
A ������gE�C
Y
A(��H����E�C
I������
K(�̓��E�C
e������
H ������E�G
n
A0����HE�J
h
LP�<���CE�C
c
S$p�l����E�F
G��p
F���`E�C
w
A,��4����E�C
D��E�E�H�1
A,���E�C
M������
A�����5E�C
g
A8��E�F
s
BX�����XE�C
~
M,x��KE�C
B�E�F��0
A(�����&E�M
T
ZP
X(Ԟ���@E�C
D��D��
J �,����E�C
J
V($�����E�M
s
[P
Q(P�|���0E�C
D��D��
D$|������E�C
G��x
I �����YE�C
H
D$ȟD���vE�C
I
GT
E�����GE�H
t
A$�̣���E�C
G��x
I,8�T���jE�C
M�����

A,h������	E�F
D��E�J�H��
A(��T���zE�C
B�J��\
E(Ġ�����E�C
E�y
J[
E�����E�G
s
A �����jE�C
\
A,4�����E�C
B�I���H�9
D d������E�C
l
D ��D����E�J
^
C(�������E�F
B�F��r
A ء����A�C
�
D ������sE�G
A�z
I( �����E�F
B�F���
A,L�����VA�F
M�����!
K(|���E�C
M�����}
F(��t����E�C
Y������
B,ԢH����E�C
F���F�K��
H,�ؽ���E�X
B�I�E�I��
F$4������E�Q
B�D�X
D$\��
E�C
S���
H,��ؿ���E�C
F���E�H�Z
K������VE�F
~
H(ԣ���E�C
D��D�~
A �\‡��E�J
�
C$��‡�8E�C
j
A,D���E�C
B�Q����>
G,t��LJ�	E�C
F���J��p
H$��hȇ�!E�F
C���
F(̤pɇ��E�C
B�F���
A,��$ʇ�-E�C
\������
K,(�$҇��E�C
B�G��E�K��
E,X��Շ��E�C
B�E�E�E�D��
C$��tև��E�Z
B�H�d
A(���և�=E�C
B�O��
G(ܥ؇��E�C
K����w
F��؇�>E�C
c
N((��؇��E�C
B�J��r
A(T�8ه��E�C
B�E�D�H
E���ه�TE�C
q
G���ه�OE�C
k
E(��ڇ�A�C
M������
A,�ۇ��E�C
M�����S
H$��݇�jE�C
B�D�{
G(D��݇��A�E
D��L��
E(p��އ�~A�C
K�����
F$���߇�HA�C
V���
Cħ�NA�C
t
H,�8��A�C
I�����_
D(���!E�C
F���H��
F$@����E�C
B�H�b
D$h�t��E�C
B�H�b
D$���;E�C
G���
A4��$��E�H
B�K��
A�
G�
O���ZE�C
m
K(��LE�C
B�L�K��
A(<�0���LE�C
B�L�K��
Ah�T���_E�C
v
B������HE�I
j
K$�����hE�H
G��Z
A$Щ���jE�C
B�M�M
A,��T���EE�C
e�����

A,(�t����E�C
B�D�
Kp
A X����]E�C
E�J
A$|�����E�C
G���
A(������bE�C
E�s
HT
A���ME�O
n
F ������E�C
A�b
E ������E�C
�
A,8������E�C
F���J�D��
D,h�T���A�C
D��I�E�N��
K��D��=E�C
c
M��d��7E�C
c
Gث���<E�C
c
L,�����\A�C
M�����
F4(�����A�C
D��E�F��
G
C `����`E�J
I
C �����JE�C
A�{
A$����pE�C
H
HP
C$ЬL��pE�C
I
GP
C$������E�C
]
KP
C$ ����pE�C
I
GP
C,H�D���E�C
I����
F[
A$x����hE�F
|
IP
C$����xE�C
O
IP
C$ȭt��xE�F
Q
DP
C$����PE�C
j
FP
C,����RE�J
F���F��1
A,H�$
��oE�C
J���
Cl
D,x�d��E�G
B�G��F��0
E4��D���E�C
F���E�D�
D�
L,����E�C
D��E�E�D�
H ����A�C
H�l
H(4�����E�C
B�E�D��
M(`�����E�C
A��
H^
Q(��p���E�C
B�I�D�g
B(������E�C
B�E�D��
D �����E�C
A��
D(�d���E�C
B�I�D�c
F4����_E�C
}
K,T����E�C
H����P�r
E ��x��\E�C
A�M
A$�����RE�C
G��p
A(���E�C
D��E�D��
A(�����"E�C
M�����|
G,(�� ��'E�C
F���E�D��
A(X��!���E�H
D��U�Z
A ���!��[E�C
E�{
H ��$"��OE�C
E�r
A ̱P"��SE�C
A�@
E(��"���E�C
I����
I��$��8E�C
c
H$<�%���E�C
L���w
E$d�x%��_E�C
G��r
G$���%��bE�C
G��u
D,���%���E�C
F���J��`
A,�x'���E�C
F���J���
F,�(���E�C
M�����d
G,D��)��E�C
B�E�E�G�^
A$t�*��]E�C
B�D�I
A4��@*���E�F
Q
\P
XP
`P
C Գ�*��XE�C
J
A ��4+��iE�C
A�S
A ��+��iE�C
A�S
A(@��+���E�C
K�����
E l��,��nE�Y
H
C,���,��]E�J
H����K�5
A��.��TE�R
u
C�\.��8E�C
c
H�|.��8E�C
c
H ��.��8E�C
c
H@��.��8E�C
c
H`��.��8E�C
c
H���.��8E�C
c
H��/��8E�C
c
H��</��8E�C
c
H�\/��8E�C
c
H�|/��8E�C
c
H ��/��8E�C
c
H@��/��8E�C
c
H `��/��xE�M
^
C(��80���E�C
F���D��
B(���1���E�C
B�J��g
E(ܶ 2���E�G
D��H�g
A��2��8E�C
c
H(��2��8E�C
c
H H��2��[E�N
@
Cl� 3��8E�C
c
H��@3��8E�C
c
H ��`3���E�^
g
Cз�3��SE�N
x
C�4��PE�N
u
C �L4��E�F
o
F 4�85��cE�N
H
CX��5��YE�N
~
C,x��5���E�C
B�J�H��K�^
K(��T7��ZE�J
B�E�F���
IԸ�;��8E�C
c
H,��;��E�C
B�G��E�D�|
J4$��=���E�C
D��I�E�D�f
L`
A,\�>��!E�C
B�G��E�D��
G,��@���E�C
B�I�E�F���
B,���@���E�C
D��E�F��
E�@D��OE�C
o
I�pD��oE�C
~
J,,��D���E�C
F���E�D��
A\�`E��5E�C
c
E|��E��5E�C
c
E���E��BE�F
c
O���E��PA�O
v
A$ܺF���A�C
G���
F(��G���E�C
B�E�D�k
A 0��G���E�H
E�p
AT�hH��@E�C
r
A t��H��yE�C
A�f
E$���H��wE�C
B�D�c
A��<I��@E�C
n
E,�\I���E�C
M�����E
F(��J���E�C
M������
A$<�`K���E�H
B�R��
B(d�L���E�H
B�E�R��
B,���L���E�C
H����D��
A,���M��)E�C
H����R�
A(��N��E�C
M�����y
B ��O��YE�C
C
E$@��O��yE�C
I���\
C h�$P���E�C
A��
D(���P���E�C
D��E�D��
F,���Q���A�C
H����D��
G,�$V��A�C
B�I���D�]
H(�Z��A�C
B�H����
BD��[��7E�C
c
G,d�\���A�C
D��G��D�
F���^��7E�C
c
G���^��8E�C
j
AԾ�^��:E�C
c
J��^��7E�C
c
G�_��:E�C
c
J4�8_��7E�C
c
GT�X_��KE�J
u
Bt��_��?E�C
c
O���_��8E�C
c
H���_��BE�C
c
RԿ�_��5E�C
c
E �`��dE�C
V
A �d`���E�C
z
F <��`��qE�C
Z
F `�<a���E�C
�
H$��b���E�C
E����
E ���b���E�J
�
H��c��}E�C
r
F ��c��gE�C
A�{
A �Hd��kE�I
E�u
A(8��d��\E�L
B�L�D��
F$d��e��,E�P
C���
D(���f��E�E
B�H����
F$���g���E�C
I���q
F$�,h���E�C
I���]
B$��h���E�C
I���]
B(0��h���E�C
K�����
F(\��i���E�C
D��P��r
B(��j���E�C
D��N��t
B(���j���E�C
D��P��r
B(��k���E�C
D��N��t
B ��k���E�C
r
F 0��k��\E�C
K
D T�8l��\E�E
I
Dx�tl��ME�E
z
D(���l���E�C
M������
A$��8m��ZE�C
l
LP
E ��pm��kE�C
]
A��m��<E�C
n
A0��m��8E�C
j
A(P��m��(E�C
D��H��
G,|�o���A�C
H����H�m
E$��`p��NE�C
h
HP
A$���p���E�H
G���
C$��`q��,E�H
J���
F($�hr��8E�C
B�J���
A0P�|s���E�C
B�E�E�E�D��
C���~~�o������$��v��E�C
C��}
H���~~����$��Tv��wE�C
B�D��
A(��w��E�I
�
I@
F,<��x���E�C
D��E�J�D�}
D,l�z��'E�C
B�G��J�N�h
G(��{���E�C
M������
A ���{��]E�C
L
D ��|��oE�C
S
E �\|���E�C
A��
D$4�}��uE�C
I���^
A$\�p}���E�C
G��d
E(��8��IE�C
M�����b
I ��\���[E�C
M
A$������cE�C
C��v
G,����	E�C
D��J��H��
A,,�����@E�C
B�G��E�D�~
H(\�Ѓ��nE�C
E�h
Kd
E$������E�C
I���b
E������:E�C
l
A ��̄��`E�C
P
C$������E�C
B�D�T
F,�p���1E�C
B�N����|
D(L�����hE�C
M�����G
D x����E�C
A��
I$��p����E�C
G��T
E(��8���rE�C
E�
LT
A ������YE�C
@
H(�ȑ��2E�C
M������
A(@�ܒ���E�C
M������
A0l������E�C
P������
H]
A,��L���.E�C
D��L����
C,��L���wE�C
H����M�5
A,������E�C
B�E�E�D�c
E 0����bE�C
T
A$T�h���_E�C
I����
E(|�����zE�C
E�F
MT
A���3E�C
c
C�����1E�C
c
A��4���IE�C
c
Y(�d���WA�C
W����%
H,4������A�C
D��E�F��y
Dd����FE�F
u
A ��H����E�J
A�]
C����1E�C
c
A ��䞈�gE�C
R
A ��0���XE�M
@
A �l����E�C
�
F$4�����A�C
C��"
G,\������A�C
D��E�E�D��
A������E�E
p
F��ई��E�C
m
K$�������E�C
C��O
F ��H���NE�C
@
A(�t���YE�C
B�E�D�@
A(D������E�C
B�E�H�S
F(p�\����E�C
K�����
A$�� ����E�C
I���W
H ������qE�S
F
N���NE�P
s
A(�$����E�U
Q
E@
E(4������E�C
N����I
A `�|���NE�C
A�
A������rE�C
m
K�����DE�J
o
A,��8���VE�C
B�E�E�J���
D(��h����E�C
M�����u
F ����XE�L
~
D@�\����E�C
n
J`�,���1E�C
c
A,��L���%E�C
D��E�E�D�
G$��Lň�jE�C
B�K�J
A ���ň��E�F
A�j
J �� ƈ��E�F
A�j
J ��ƈ�5E�C
c
E @��ƈ�IE�C
A�z
Ad��ƈ�5E�C
c
E ��Lj�IE�C
A�z
A$��DLj��E�C
I����
A(���Lj��E�C
D��Q���
F,���Ɉ�)E�C
M�����
A(,��̈�bE�C
E�s
HT
A X��̈��E�C
�
A|�Tr~�
�4��(͈�xE�C
D��G��D�w
J�
J��r~�������,��PЈ��E�C
B�E�L���?
F��q~�#������(<��ш�vE�C
I���N
A(h�$ӈ�DE�C
D��E�D��
C ��HԈ�yE�C
/
I,���و��A�C
D��O����	
A��+q~�������(���bE�C
B�E�G�B
E 4�8�EE�C
A�r
E(X�d��E�C
A�x
On
E$����YE�C
B�F�
E���6E�C
h
A �� ��E�Z
�
A,����	E�G
F���E�D��
G  ���	E�I
D
F D���qE�C
c
A(h����E�C
M�����]
F����3E�C
c
C,�����E�C
D��E�E�D��
D ��h���\E�C
N
A,�����&E�C
D��H���
A8��n~�	������,X������E�C
B�J��z
EY
A �����NE�C
A�
A��@���6E�C
h
A��`���;E�C
m
A������;E�C
m
A�����8E�C
j
A ,�����dE�E
R
CP����3E�C
c
C$p�,���iE�C
B�D�U
A,��t���A�C
B�E�E�K��
D��d���JE�F
c
W,������E�C
D��G��H�G
F4�t����E�K
B�Q�����
D-
E4P����E�C
F���G�D�J
Ma
G,�����[E�C
B�G��F���
K��� ���E�C
x
H(��$!���E�C
B�E�D�h
A ��!���E�F
�
D (�d"���E�F
�
D L�#���E�F
�
C p��#���E�C
a
G ��h$���E�I
l
F ��4%���E�I
l
F,��&���E�C
B�E�E�J��d
A(�`(���E�H
D��K�s
A8��(��5E�C
c
EX��(��3E�C
c
Cx�)��1E�C
c
A��4)��1E�C
c
A��T)��1E�C
c
A$��t)��6E�C
B�H�
J,��*���E�C
F���E�D��
K,0�,0��-E�C
B�E�E�J���
K(`�,1���E�C
B�E�H�p
A ���1��VE�C
H
A ���1��YE�C
K
A,��2���A�F
D��H����
F,��4��A�I
M������
C,4�x7��xA�C
M�����a
A4d��:��MA�C
B�Q����
A�
M$���<��_A�C
I����
H ��>��|E�C
O
I,��t>��E�C
D��E�E�D��
I,�T@���E�C
H����H��
AH�D��QE�C
y
Gh�DD��8E�C
j
A(��dD��WE�J
G�����
A,���E��tE�H
D��E�L�D�
F$���F���E�C
G��D
E�PG��QE�C

E(,��G���E�C
K����n
GX�DJ��:E�C
c
J$x�dJ���E�C
I���j
A,���J��0E�G
D��I�H�O��
B���K��;E�C
m
A0���K���E�C
B�E�F��f
ET
L,$�xM��E�G
D��H��H��
F T�hS���E�R
I�\
Ax��S��@E�G
n
A ���S��\E�C
A�I
E0��0T��;E�C
B�E�H�o
J�
E,��<U���E�C
G��l
E`
E$ ��U�� E�P
B�L�s
J$H��V���E�C
I���H
G,p�lW��TE�C
M�����
A$���X���E�C
I����
F��tY��<E�C
k
D,���Y��0E�G
B�E�G��D��
A,��Z���E�G
D��E�E�D��
A,H�D[���E�C
B�E�G��H��
A(x�\��cE�C
D��D��
F ��X]��`E�C
A�}
J���]��=E�L
f
A$���]���E�C
I����
A,�,^���E�C
I����
LY
A(@��^��9E�C
M������
C,l��_��CE�I
I����
Eq
E,��a���E�C
B�J��I�H�
H(���b��hA�C
D��D�z
A,��$g���A�C
D��\����
E,(��h���E�C
D��G��D��
A,X��i���E�C
F���M��
G,��Tl���E�C
D��E�F���
G8���n���A�C
D��E�D�M
JK
EC
E,��Hp���	E�C
B�G��Z���
E,$�z���E�C
F���E�D��
F4T��}��}E�C
Y�����>
I�
J8�� ���dE�C
P������
LM
Ex
E(��T���E�M
B�T���
F,��H����E�C
B�Q�����
H,$�؇���E�C
D��I�I�D�s
A4T�H���;E�C
B�I���F��
Iq
E,��P���yE�C
D��L�I�F�

G �������E�C
Q�k
D,�����ZE�C
e������
I�L���6E�C
c
F0�l���3E�C
c
CP�����3E�C
c
C$p������E�C
B�D�
H ��D����E�L
�
J`����>E�J
A�
BX
HX
HX
HX
HX
HT
LT
LT
LT
E` �����>E�J
A�
BX
HX
HX
HX
HX
HT
LT
LT
LT
E ������yE�C
L
D���6E�C
c
F�����6E�C
c
F ��4���`E�C
\
D�p���6E�C
c
F,�����6E�C
c
F L�����aE�C
L
Dp�����6E�C
c
F�����6E�C
c
F ��<���`E�C
\
D��x���3E�C
c
C������6E�C
c
F �����AE�C
\
D8�䡉�3E�C
c
CX����6E�C
c
F x�$���E�C
\
D�����6E�C
c
F��0���6E�C
c
F ��P���`E�C
\
D�����3E�C
c
C �����6E�C
c
F @�̨���E�C
\
Dd�(���6E�C
c
F��H���6E�C
c
F ��h����E�C
L
D��$���6E�C
c
F��D���6E�C
c
F$�d���E�C
B�D��
J0�\���YE�J
q
T P�����lE�M
T
A t�诉�[E�C
M
A ��$����E�C
T�|
A �������E�C
T��
A,��,���!E�C
M������
J �,���yE�C
f
B 4������E�H
A�w
K(X�����E�C
K����q
D$������mE�C
B�H�Q
E(���qE�C
B�G��H��
K4��D���/E�C
B�G�H����
K�
B �<����E�I
�
J 4�Ȼ���E�F

H0X�����E�F
B�E�J���
B�
J��p���QE�C
|
D������QE�C
|
D ���rE�C
D
D ��L‰�rE�C
D
D ��‰��E�I
q
A 8�$�wE�C
@
H \���ZE�C
E
D(�����E�C
B�E�I��c
A$�� ĉ�eE�C
B�G�N
A ��hĉ��E�C
x
H��$ʼn�TE�M
|
A �dʼn��E�C
A�|
A<��ʼn�eE�F
~
G \� Ɖ�eE�I
>
D,��lȉ��E�C
B�E�F�J��i
H ���ȉ��E�N
�
F,���ɉ�rE�C
I�����@
G ��ʉ�9E�L
�
J (�̉��E�F
O
F L��̉��E�E
S
C p��̉�jE�C
Y
D ��H͉�cE�C
R
D ���͉�OE�C
A
A ���͉��O�C
|
D�<Ή��E�C
s
E, ��Ή��E�C
B�H�I
Eb
N(P�\ω��A�C
B�E�F��S
D$|��щ��E�G
G��{
B ��X҉�eE�C
E�i
J ���҉�YE�C
K
A$���҉��E�C
G��l
E(�XӉ��E�C
B�F���
A(@��Ӊ�$E�C
B�G��D��
D l�Չ��E�C
�
A,���Չ��E�C
B�I���H�t
A,��\׉��A�C
B�G��F�H��
K ��ډ��E�C

I��ډ�9E�C
c
I4�ۉ�<E�C
c
LT�(ۉ�<E�C
c
L(t�Hۉ��E�C
B�E�J��y
F,���ۉ�2E�C
F���F��

B$���܉��E�C
B�D�y
A(��D݉��E�C
M������
I$��݉�ZE�F
|
I,D�8މ�@E�C
F���I��
E t�H߉�XE�C
A�s
L(���߉��E�C
B�J�H�C
A���߉�9E�C
g
E���5E�C
c
E(�(��E�C
D��W���
K0���5E�C
c
EP���5E�C
c
E,p���E�C
H����I�{
D$����NE�C
h
HP
A���5E�C
c
E ����A�C
A�Z
A,����A�C
B�D�M
IY
G(<�0��A�C
K�����
B0h���A�C
M������
Ha
G,�����A�C
M�����
H0�p�CE�C
M�����t
Ga
G(������E�C
D��E�M�j
H,,����#E�C
F���J���
I,\����#E�C
F���J���
I4�����E�C
G��Y
HY
GE
K$�����E�C
I����
B,����>E�C
B�G��F��c
F ����`E�G
N
A@����@E�R
\��� E�C
x���\E�C
~
J ��D��PE�C
B
A(��p��8E�C
e�����{
H����>E�C
p
A,����E�F
H����D��
F,8��
���A�C
H����D��
D(h�T���A�C
D��E�H��
E,�����jA�C
B�G��E�D��
H(����"E�C
M������
E(�����E�C
M������
H,�`��WE�C
B�J����9
C$L�����E�C
B�D�A
A$t�8���E�C
C���
G ����NE�C
A�{
E��,��<E�C
n
A$�L��E�C
B�H�F
H(�4 ��E�C
K�����
A4�!��<E�C
c
L T�8!��SE�E
A
C(x�t!���E�C
E�B
I
A ���!���E�C
E�R
A$��"��]E�C
l
LP
H$��"��}E�R
z
OP
H$�#��]E�C
l
LP
H$@�L#��}E�R
z
OP
H(h��#���E�C
B�E�H�j
G0��$��.E�C
M������
HK
E$�%���E�C
I���m
B��%��dE�C
y
G��%��8E�C
j
A0��%��8E�C
j
AP�&��8E�C
j
A,p�<&��fE�C
B�G��J���
J��|(��7E�C
c
G(���(��}E�C
F���H�p
J$��*���E�E
G��y
F �x+��dE�C
S
D$8��+��~E�C
T
DT
E `�,��OE�C
A
A(��H,���E�C
B�H���J
D$���,���E�C
S��x
E(�T-���E�C
W�����
A,��-��DE�J
D��E�O��
A(4�/��!E�C
K����
A$`�0���E�C
B�D�f
D$���0���A�J
I����
D ��,1���E�C
�
A(��1��ME�C
M������
C,�3��2E�C
D��E�E�G��
G 0�7��sE�W
A�L
E(TX8���E�C
B�F�D�|
E0��8���E�C
B�E�H�X
A|
E$�X9���E�C
B�M��
A,��9��bE�C
D��F�E�D��
A( ;��ME�C
M������
I(8D<���E�C
K����^
Gd�<��CE�C
i
M$��<���A�]
B�D�m
G(��>���E�C
B�E�K���
A�t?��>E�C
p
A,��?���E�C
B�E�J�E�H�{
A$($@��RE�C
i
GP
E(P\@���E�C
B�H���@
F,|0A���A�C
\�����;
E,��B��zA�C
Y�����$
A(� H��A�C
e������
A(L��$A�C
\������
E,4Q��=E�C
B�N�����
FdS��4E�C
c
D�8S��5E�C
c
E�XS��7E�C
c
G$�xS���E�C
B�E�f
K,�T���A�C
F���J��g
E$�V��VE�C
l
LP
A(D�V���E�C
M������
G,p�X��E�C
D��E�F���
A �|Y��nE�C
A�E
J(��Y���E�C
K�����
A(�|Z���E�C
B�F���
K 0[���E�I
i
I,@�[���E�C
B�F��e
K_
Ep,\��GE�C
y
A(�\\��E�C
B�F�F���
G$�P]���E�C
B�D�x
J ��]���E�C
V
Bd^��nE�C

I(�^��3E�C
e
AH�^��9E�C
c
Ih�^��5E�C
c
E�_��QE�C
y
G,�T_���E�C
M������
A(��a��E�C
G����I
H,�b���E�C
Y������
E$4Hd��~E�C
G��C
F,\�d���E�C
D��H����
E8�@g���E�C
B�E�E�J��6
Lm
C��j��7E�C
c
G,��j��lE�C
\�����
H0�k���E�J
B�E�O���
AL
E,L�l���E�C
t������
G$|`���E�C
G��L
A$�����vE�C
G��C
A ����oE�C
F
A(�\���tE�C
M�����@
K	����E�C
p
H <	�����E�F
A�|
H `	,���dE�C
S
D(�	x����E�C
E�S
Hl
E�	쉊�JE�H
w
A �	����E�C
Y
A �	����E�S
a
A,
�E�C
D��G��H�e
H(H
䋊��E�C
D��J��K
G t
�����E�I
J
H�
���nE�I
}
E(�
T����E�C
M�����x
A �
ȍ��YE�C
A�J
A ���YE�C
A�J
A,,@���IE�C
D��E�E�D�q
E,\`����E�C
B�E�E�D�g
A,� ����E�C
D��E�E�D��
A(�����}E�C
B�E�D��
H,�䒊�$E�C
D��E�E�H��
D 䓊�dE�C
V
A <0���tE�Q
O
J `����tE�Q
O
J �蔊��E�F
�
A �t����E�C
�
A(� ����E�C
B�E�D��
D$��mE�C
B�K�x
C 
<���IE�C
p
H @
l���IE�G
A�r
E(d
�����E�C
B�E�K��k
E �
����sE�H
A�_
A �
X���vE�H
A�b
A,�
�����E�C
B�E�F�F���
A T���iE�C
E�Q
B0,�����E�C
K����x
E]
A,`,���}E�C
B�D�G
KW
A,�|���}E�C
B�D�G
KW
A$�̚���A�C
I����
D,������	A�G
H����D��
A,䤊��E�C
F���F���
A,Hd����A�C
H����M��
A,x���wE�C
D��N��D��
G,�d���*E�C
D��O����
H$�d����E�G
I���\
G췊�5E�C
c
E, ���E�C
B�E�E�J���
AP츊�6E�C
c
F,p���YA�C
D��G��D��
G,�<����E�J
H����D��
J,����CA�C
D��H����
A,,Š�E�C
H����H��
G,0��E�C
H����D��
A`��SE�I

A$���mE�C
B�D�Y
A �$Ċ�ZE�C
L
A,�`Ċ��E�C
B�T����J
H��NJ�3E�C
c
CȊ�3E�C
e
A< Ȋ�4E�C
f
A(\@Ȋ��A�C
h������
I��ʊ�PE�C
~
E��ʊ�PE�C
~
E�$ˊ�PE�C
~
E�Tˊ�PE�C
~
E$�ˊ�wE�J
B�D�X
E0�ˊ�PE�C
~
E P̊�WE�C
E
E(tH̊��E�K
F���I��
A ��̊�WE�C
E
E�͊�IE�C
c
Y�H͊�PE�C
~
Ex͊�PE�C
~
E$�͊�IE�C
c
YD�͊�IE�C
c
YdΊ�IE�C
c
Y,�8Ί��E�K
B�P���M��
A ��Ί�qE�J
D
Y4�Dϊ��E�C
B�I���H��
B�
E,�ъ��E�C
H����H��
E,@<Ҋ��E�C
H����H��
E,p�Ҋ�E�J
F���P���
A(��ӊ�E�H
D��E��
D(��Ԋ�@E�C
M������
K4��Պ�;E�C
F���J���
EI
E(0�֊��E�C
M������
A,\P׊�IE�K
H����M�
E$�p؊��E�H
C��d
D0�ي�E�C
H����H��
Ju
E0��ي�E�C
I������
Eq
O �ۊ�mE�C
E�~
E @܊��E�C
E�D
G(d�܊��A�C
B�E�D��
C��݊�3E�C
c
C,�ފ��A�C
F���F��5
K,��ߊ��A�C
h�����T
H\�hE�C
z
F,0��bA�C
e�����+
D4`���E�C
I�����
I�
E(���A�C
B�G��H��
B ���|E�C
A�`
G,����E�C
I�����]
B,���E�C
D��L���4
D(H�A�C
B�G��H��
B(t�E�J
M������
J$����E�C
C��f
G ����E�C
A�c
D,�@��E�C
B�Q����b
C$��E�C
G��x
I,D��!E�C
B�I���H��
C(t��%E�C
F���H��
F$�����E�C
C���
B0�4���KE�C
B�E�H��
Ew
A(�P���jE�C
K�����
E,(�����E�C
I������
F(XT���>A�C
G�����
E$�h��eE�C
C��T
A$����eE�C
C��T
A$����eE�C
C��T
A$�@��eE�C
C��T
A$$���eE�C
C��T
A$L���eE�C
C��T
A$t��rE�C
B�H��
F,�p���E�C
M�����/
D0����E�C
D��H��
FU
K,���XE�C
I������
D,0����A�C
D��E�J��=
D$`,���E�C
C��m
H,����-E�C
I������
A,��
���E�C
B�N�����
F �T���E�C
A��
K$����E�C
C��+
J,4x���E�C
I������
D(dH��VE�C
E���v
E,�|���E�C
F���J���
H,�<��4E�C
M�����
A(�L!��LE�C
G�����
F,p%���E�C
M������
B,L�*���A�C
I������
H,|@1��FE�C
I�����
A4�`2��E�C
B�J�����
AB
E,�84��NE�H
I�����a
I X;��GE�M
o
A4 �;��IE�O
o
AT �;��HE�E
x
A,t �;��E�C
B�G��E�H��
D,� �<���A�G
F���J�D�
E,� XE��E�C
H����D��
C,!HF���E�C
H����H�D
D,4!�G��+E�C
I������
A,d!�I��iE�C
H����D�+
A,�!K��YE�C
H����G�
C,�!8L���E�C
I�����>
A$�!�M���E�C
G��Y
H("N���E�C
G�����
H(H"�N���E�C
G�����
H(t"xO���E�C
G�����
H,�",P��{E�C
Y������
D(�"|R��E�J
M������
G,�"`T��*E�C
H����H��
D,,#`W���E�C
F���I�D��
E4\#�Y��EE�C
B�E�E�E�H��
GA
A�#[��3E�C
c
C(�#([���E�H
D��K�e
G�#�[��6E�C
c
F($�[���E�H
F���E�y
G(,$�\��CE�\
D��O�S
I,X$�]���E�C
H����D�>
F,�$4_���E�C
H����H�
C,�$�b��E�C
H����D�,
H �$�g���E�H
A�s
G% h��;E�C
c
K ,%@h��hE�H
U
AP%�h��=E�C
c
M,p%�h��E�C
D��G��I�L
H �%�j��gO�C
O
A(�%�j��E�C
B�G�F�
E,�%�l��wE�C
B�G��M��3
G( &t���E�G
K����1
H(L&�u��fE�J
B�K��~
F,x&�v���E�C
F���J���
B$�&�w��wE�C
B�D��
G,�&y���E�J
I�����(
H$'�z��A�C
B�H��
E(('�{��A�C
D��H��
J,T'�|��?A�G
D��E�E�D��
C$�'�~���E�C
B�H�y
E,�'��gA�C
B�G��E�M��
K�'T~��������,�'0���JA�C
B�H��H�.
A,(P���cE�Q
l
A,L(�����A�C
D��L���`
D$|(0���_E�C
B�H�G
A,�(h����A�C
H����D��
D$�(8���UE�C
B�D�A
A,�(p����A�C
D��I�M���
A,,)���L	A�C
M�����}
B\)r~�M������4|)���jA�C
F���E�O��
Bp
E4�)8���E�C
D��E�E�H�w
K]
E,�)���PE�C
H����H��
A*0���5E�C
c
E,<*P����A�C
M������
El*�7E�C
c
G�*���:E�C
c
J0�*0���:E�H
D��K�O
Ew
I �*<����E�C
B
F$+�����E�C
G��v
K,,+���[E�F
D��E�F��
A,\+@����A�F
D��E�K���
A�+���=E�C
c
M �+0����E�I
f
D(�+����DE�C
D��H�u
G(�+����SE�C
D��E�D��
D,(,�E�C
B�E�E�D��
I X,䩋�@E�F
A�}
G,|,���CE�I
Z
XA
OP
` �, ���iE�C
S
I,�,l���QE�C
H����D��
E$-����VE�C
l
DP
I$(-Բ���E�C
I���q
F,P-\���bE�C
D��G��R��
A �-�����E�Q
E�~
G(�-(����E�C
B�E�H��
A �-ܶ��dE�C
E�Q
A �-(����E�F
M
H,.ķ���E�C
D��F�J��f
F(H.d����E�C
D��H�|
A t.ظ��mE�J
U
D$�.$���-E�C
C���
E,�.,����E�C
G���
FW
A,�.ܺ���E�C
B�G��E�H�
D< /|����E�C
B�I���H�
E�
J�<`/�ċ�:E�C
I���g
Hn
JW
AR
N�/{~������/�Ƌ�8E�C
j
A�/�Ƌ�8E�C
j
A �/�Ƌ��E�F
�
K 0�Nj��E�C
m
K,@0,ȋ��A�C
D��E�M��e
A p0�ɋ��E�C
�
F �0�ʋ��E�C
�
F(�0dˋ�E�C
P������
J$�0H͋��E�I
C��w
H 1ϋ�E�C
�
E 01�ϋ��E�C
|
D$T1�Ћ�lE�C
l
De
J|1ы�SE�J
~
A �1@ы�pE�C
`
C�1�ы�RE�C
o
V$�1�ы��E�H
E����
A(2Tҋ��E�J
B�H����
E 42�ҋ�aE�C
J
F,X2DӋ��E�C
H����H��
G,�2�ԋ�cA�C
D��N�H�H��
G,�2�Ջ�A�G
D��E�F�G��
E$�2�ً��E�C
B�D�M
E43\ڋ�A�C
B�E�H����
K�
H4H34܋��A�C
B�E�E�J���
M
A,�3�ދ�EA�C
I���C
H�
L,�3�ߋ��A�C
Y�����
H,�3��E�C
F���F���
D,4��wA�C
\�����@
H,@4���A�C
i������

E,p4|�A�C
D��O���
J,�4���A�I
F���M���
I,�4����A�F
P�����2
G,5���iE�C
B�G�J�J���
A,05����E�C
F���J��q
A(`5\���A�C
G����q
A$�5���KE�C
h
EP
A(�5���bE�C
E�s
HT
A �5,��UE�O
A�z
A$6h��NE�C
h
HP
A,,6���E�C
B�G��E�H��
G \6���ZE�C
E�G
A �6���jE�C
W
A(�6��FE�C
W����j
G$�6,���E�C
\
L`
G,�6���nE�C
F���E�H��
J((7���nE�C
M������
K$T7(!��pE�C
I���Y
A |7p!��[E�C
E�H
A4�7�!���E�C
B�G��F�H��
EV
D,�7t$��E�C
B�E�I���
A,8T'���E�C
B�F�E�J���
I(88�(���E�C
B�G���
G$d8H)��ZE�I
i
IP
E,�8�)��E�C
D��G��D��
H,�8p*���E�C
D��G��D��
E$�8�+��~E�C
B�D�T
F98,��GE�J
p
C49h,��JE�M
p
CT9�,��VE�C
l
Lt9�,��VE�C
l
L�9-��VE�C
l
L�9X-��VE�C
l
L,�9�-��mE�C
H����D��
B,:�/��oE�C
B�E�H����
E(4:1���E�C
B�F��v
A`:|1��<E�C
c
L,�:�1���E�C
B�E�E�F��~
A(�:2��E�C
Y������
F,�:�2���E�C
D��L�F�H��
A$;�3��E�L

H]
E(4;�3���E�C
D��E�H��
G4`;�4���A�C
D��I�E�D�t
B�
I,�;D9��	E�C
M���M��k
C�;$;��3E�C
c
C$�;D;���E�C
I����
A(<�;��E�C
D��J���
A(<<�<��wE�H
D��H�X
A h<�<��TE�C
E�A
A�<0=��3E�C
c
C$�<P=���E�C
B�D��
F,�<�=���E�C
I�����4
K$=xA���E�H
G��Y
C$,=�A��XE�C
p
EP
F,T=B���E�C
Y������
E$�=xD���E�H
G���
A,�=E��)E�C
F���E�D��
G,�=G���E�C
F���E�D��
H,>�H��zE�C
B�G��J���
K,<> J��kE�C
H����D�
F,l>`L���E�C
F���F���
Hh�> M���E�C
M�����Y
B\
Ld
Ld
L\
LL
LD
L�
Lp
H,?�P���E�C
H����D��
A,8?$R��DE�C
P�����&
A8h?DT���E�C
M������
IT
Dx
E,�?�U���E�C
B�F�I�E�H�U
E,�?V��E�C
D��E�F�D�v
A@�V��\E�C
}
K($@8W��
E�C
M������
E P@X��ZE�C
E�G
A t@XX��ZE�C
E�G
A$�@�X��XE�C
o
IP
C$�@�X���E�C
G��R
G(�@TY��E�C
F���H�`
JAHZ��<E�C
c
L4AhZ��>E�C
c
N(TA�Z���E�C
D��I�H�p
C,�A\[���E�C
D��P���y
K�A�[��<E�C
j
E(�A�[���E�C
D��D�a
G �A`]��eE�C
A�V
A, B�]��6E�C
\�����m
G(PB�d���E�C
B�J�H��
A|B@e��bE�C
q
G�B�~� ��Bxe��QE�C
{
E �B�e��gE�C
Y
A �Bf���E�C
E�b
ACpf��FE�E
t
C<C�f��=E�C
o
A \C�f��JE�C
A�w
E(�C�f���E�C
E�P
Cg
E�C`g��CE�C
u
A �C�g��QE�C
A�B
A$�C�g��`E�C
E���M
F0Di���E�C
B�H���T
J|
A4LD`j���E�C
F���E�D�c
F~
A(�D�k���E�C
F���D�g
G$�D,m���E�H
G��l
A �D�m��cE�I
M
C$�D�m��E�F
E����
F,$E�n���E�C
I�����K
D0TEhq��3E�C
K�����
Jb
F,�Etr��aE�C
B�N����
J �E�s��EE�C
A�v
A(�E�s���E�C
B�F���
F F�t���E�F
E
H ,Fu��SE�C
C
CPF<u��QE�C
x
HpF|u��gE�C
x
H�F�u���E�C
}
K$�F<v��sE�C
G��^
A,�F�v��E�C
D��E�F��M
D,G�x��1E�C
B�F�E�K��
H8G�y��<E�C
n
A$XG�y���E�C
B�M�h
A �Gz��YE�C
H
D0�GXz��LE�C
K����U
H�
E,�Gt{���E�C
D��F�E�D�~
G,H�{��3E�C
D��E�E�H��
H48H}���E�C
B�F�E�D�c
Dd
E,pH�}���E�C
B�I���D��
K(�H�~���E�C
D��F���
H,�H`��E�C
H����D��
A,�H@���8E�C
D��H���,
H,,IP����E�C
D��F�I���
F(\I����E�C
B�F�D�^
F�It���HE�C
v
E,�I����-E�C
B�J�����
H �I����yE�C
A�\
K$�I����E�C
B�E��
E,$Jx���E�C
B�E�E�L���
F$TJX���gE�C
B�E�N
E |J����QE�C
A�B
A�J܋��5E�C
c
E�J����8E�C
j
A(�J����E�F
A�Z
Z\
D$KЌ���E�C

Ia
L 4K8���tE�C
B
FXK����IE�C
u
CxK�?E�J
h
C�K䍌�?E�J
h
C�K���?E�J
h
C�K$���?E�J
h
C�KD���?E�J
h
C,Ld���@E�C
D��G��D�?
JHLt���^E�C
z
FhL����^E�C
z
F�L�^E�C
z
F�L4���^E�C
z
F�Lt���^E�C
z
F�L����^E�C
z
FM�^E�C
z
F(M4���EE�C
w
A HMd���dE�C
V
AlM����:E�C
l
A �M��kE�C
]
A �M���hE�C
Z
A�Mh���7E�C
i
A �M����hE�C
A�{
LNԓ��EE�C
l
L8N���FE�C
m
L$XN4����E�C
I
Gk
K$�N�����E�F
�
D_
H�ND���@E�C
k
H,�Nd���VA�C
F���F�D��
A�N����5E�C
c
E0O�����A�C
D��J��
E�
H0LO����A�C
M�����y
F�
J �Ol���mE�C
_
A(�O����E�F
5
HA
G �O�����E�C
�
A$�O8���uE�C
}
KX
H$P�����E�C
e
CX
H$DP����E�C
b
FX
H(lP�����E�C
G��y
H|
E,�P��E�E
C���
Gy
E,�P�����E�C
G��Z
G|
E�PD���?E�J
h
CQd���?E�J
h
C,8Q�����A�J
H����H�r
C$hQ����A�C
U���g
A�Q|���EE�C
w
A$�Q�����E�C
B�K�V
E$�Q���eE�C
v
BX
H$R\���uE�C
G
AX
H$(R����uE�C
G
AX
H(PR����E�C
G��t
E|
E,|Rp���
A�C
B�G��I�D�
D�R��}�������,�R0���
A�C
H����D��
EH�R ���A�C
B�E�E�E�D�
GI
G
E�
C,HS�!A�C
D��N��G��
HxS�RE�C
}
H(�S4���A�C
M������
F,�S(���A�C
D��L����
F,�S���3E�J
M������
H4$T(�qE�C
F���E�D��
G�
F \TpŌ�SE�C
A�@
E(�T�Ō�iE�C
A�z
EW
E,�T�Ō�EE�C
D��E�I�D�^
D,�Tʌ��E�C
I����
FY
G U�ʌ�E�C


F,0U�Ќ��E�C
M������
F`U�Ԍ�<E�C
c
L �U�Ԍ�]E�C
A�F
A,�U�Ԍ��E�C
F���E�D�y
H,�UxՌ��E�C
D��E�E�D�
F,V(׌�'E�C
f�����f
D 4V(ٌ�QE�C
C
AXVdٌ�CE�C
c
S xV�ٌ�SE�J
E�y
A,�V�ٌ��
E�C
F���M���
D �V��yE�C
k
A,�V���E�C
B�E�E�M�r
A Wl�<E�C
c
L@W��<E�C
c
L(`W���E�C
B�E�K��~
A�W �<E�C
c
L �W@�YE�C
E
C(�W|�LE�I
I������
A,�W���E�C
I���w
HY
A,,X ��E�C
M�����z
A$\X���E�C
E����
G(�X���E�C
B�J��e
GD�X�JE�C
M�����u
F�
H�
N]
KD�X$���l	E�C
P�����A
G�
M
E�
E,@YL���E�C
M�����
J,pY����A�J
B�E�J��
C,�Y,���A�C
P������
E �Y�	���E�G
A�y
J(�Y
���E�C
M������
H Z���7E�C
c
G@Z���=E�C
c
M`Z���IE�G
m
G �Z,��{E�C
m
A,�Z���cE�C
M�����H
A$�Z����E�C
C���
A(�Z`��SA�C
M������
C([���JE�C
|
A$H[����E�C
I���e
Jp[L��5E�C
c
E(�[l��rE�C
d���5
G$�[����E�C
G��s
F �[8��YE�C
H
D(\t���E�C
E�P
Ck
E$4\���E�C
I����
A\\���5E�C
g
A|\���5E�C
g
A�\���2E�C
d
A�\��2E�C
d
A�\ ��1E�C
c
A�\@��5E�C
g
A(]`��7E�C
W����N
C H]t���E�C
E�|
G l]@���E�C
A��
E$�]��E�C
B�H��
F�]��TE�J

A,�]D��;A�C
B�K��E�H��
H,^T���E�C
B�E�E�M�l
C,8^���"E�C
B�G��I�D��
J(h^����E�C
D��H�Q
K�^h��5E�C
g
A �^���^E�C
A�O
A�^���8E�C
j
A,�^���#E�C
H����H�
E,(_� ��YE�C
F���J�H�
F$X_"���E�C
C���
K �_�"��YE�C
H
D$�_�"��vE�C
I
GT
E(�_P#��iE�C
B�G��R
A,�_�#���E�C
B�E�G��E��
A(`$$��HE�G
v
A H`T$���E�G
U
G,l`�$���E�C
B�I�E�E�D��
D,�`�%��]E�Y
H����E��
I$�`�&��yE�C
B�H�X
F$�`'���E�C
I���t
K(a�'���E�C
D��E�H��
H,Ha$(��xE�E
B�D�y
G^
E4xat(��BE�C
D��G��D�
Fa
G,�a�*���E�C
D��I�E�D�]
A$�a�*���E�C
n
Js
E,bT+��TE�C
B�G��E�D��
D(8b�,���E�C
M������
AdbH-��;E�C
j
D,�bh-���A�H
P�����9
A,�b�/��lA�G
W������
A(�b(2��#E�W
D��F���
A$c,3��lE�H
B�J�M
A8ct3��:E�C
c
JXc�3��5E�C
c
E0xc�3���E�C
G��y
HE
KW
E,�cP4��7E�G
M�����
G4�c`5���E�C
v
RP
HP
PP
G,d�5��E�Q
D��I�K���
A,Dd�6��;E�C
M����� 
A(td�7���E�C
D��J���
A �dl8��`E�C
R
A(�d�8���E�C
K����z
A�d9��<A�R
$e@9���A�C
C��D
E(4e�9��{E�C
B�F���
E,`e<;��CE�C
D��E�J�H��
G,�e\<���E�C
F���F��
H�e��}�
������,�e�=���#E�C
I������
A(f,a���E�C
E�R
Id
A <f�a���E�C
g
A$`fb���E�C
I����
F$�f�c���E�C
G���
E(�f<d��cE�C
K����'
F,�f�e��-E�L
D��E�I�G��
F$g�f��RE�C
B�D�z
E4g�f��2E�C
d
ATg�f��QE�C
z
Ftgg��QE�C
z
F�gXg��3E�C
e
A�gxg��3E�C
e
A�g�g��2E�C
d
A�g�g��6E�C
h
Ah�g��4E�C
f
A4h�g��TE�C
z
ATh8h��TE�C
z
Athxh��5E�C
g
A�h�h��5E�C
g
A�h�h��2E�C
d
A�h�h��4E�C
f
A�h�h��6E�C
h
Aii��8E�C
j
A4i8i��6E�C
h
ATiXi��8E�C
j
A tixi��|E�C
E�D
G$�i�i���E�C
G��Z
G$�iLj���E�C
C���
J�i�j��5E�C
c
Ejk��5E�C
c
E(j4k��5E�C
c
EHjTk��6E�C
c
F$hjtk���A�C
B�H�i
ED�j�k���A�F
I���H
H`
H]
Kh
H
H,�j�q��S&E�C
\������
Dk����EE�C
s
E,(k䗍�yE�C
B�D�
Cb
B,Xk4���GA�C
e�����
A$�kT����A�C
U����
A$�k왍��A�C
U����
A$�k����A�C
U����
F,l\����A�C
H����D��
J$0l����A�C
U���w
H(Xlĝ��zA�C
Z����F
D$�l���	A�C
U����
G,�l����E�C
F���E�H�
A(�l`���lA�C
W����w
F(m����oA�C
M�����H
G(4m訍�A�C
e�����z
E,`m̫���A�C
D��G�E�D�]
K(�m\���#E�C
M�����T
G,�m`����A�C
Y�����
E,�m�����E�C
D��H���^
Fn����<E�C
n
A,<n����vE�C
D��E�E�J�.
A,ln��E�C
B�G�J�H�|
A$�np����E�C
B�O�L
K�n����7E�C
c
G(�n����E�H
B�H�E�c
Ao����HE�C
c
X$0oܹ��^E�C
j
VP
AXo���1E�C
c
A$xo4����E�C
B�M��
A,�o캍��E�C
I����
OY
A�o����CE�C
s
C(�o�����E�C
B�K��f
E,p0����E�C
B�E�G��L�Q
E(Lp�����E�C
D��K��k
F(xp$����E�C
M�����z
A(�p�����E�C
M������
A,�p����E�K
H����U��
F(q���E�C
D��I�f
A$,q0č�}E�J
B�G�L
DTq�č�5E�C
g
Atq�č�RE�C
n
J$�q��E�C
G��H
I$�q`ō��E�C
C��Q
D,�q�ō�E�G
P�����
C r�ʍ�OE�C
A
A(8r�ʍ��E�C
D��D�~
A$drXˍ��E�C
C��H
E(�r�ˍ��E�C
Y������
H$�r�̍��E�C
B�K��
A(�r|͍��E�C
Y������
H(s@΍��E�C
\�����
E,8s�Ѝ�RE�I
F���E�D��
D$hs$Ӎ��E�C
I����
A�s�Ӎ�9E�C
k
A,�s�Ӎ�E�C
B�D�I
IY
A �sԍ��E�C
Q�\
A4t�ԍ��E�C
D��E�E�D��
Hv
E$<t@Ս��E�C
U���^
A$dt�Ս�hE�H
q
RP
C$�t�Ս��E�H
B�K��
A,�t�֍��E�C
D��J�E�H��
F,�t�ٍ��E�C
D��F�J���
E(u8ۍ�aE�C
P������
K(@u|܍�XE�C
D��J��
K(lu�ݍ�A�C
B�I�H�|
E,�u�ލ�sE�C
G��F
K�
J0�u�ߍ��A�C
F���J��@
D) �u@��E�C
O
I$ v��IE�C
G��
I,Hv���E�C
F���E�H��
D(xv���E�C
K�����
A(�vH��E�C
M������
H$�v��'E�C
B�L�
A0�v��E�C
F���H�~
D�
K(,w��JE�C
D��H�a
K Xw���E�C
B
F,|wP�E�C
F���J���
C �w@��E�C
�
A,�w���E�F
I�����3
I4x�)E�C
F���E�H�C
J�
A 8x��E�C
�
A\x��KE�Q
o
A0|x��FE�J
G��{
O�
Bf
E �x��YE�C
E�m
F �x�nE�C
`
A�xd�<A�R
$y���A�C
C��D
E(<y0�{E�C
B�F���
E,hy��CE�C
D��E�J�H��
G,�y��E�C
F���F��
H�y��}�
������,�y���
E�C
B�N����\
A(z����E�C
E�R
Id
A Dzh���E�C
g
A$hz����E�C
I����
F$�zL���E�C
G���
E(�z��cE�C
K����'
F,�zH��-E�L
D��E�I�G��
F${H��RE�C
B�D�z
E<{���2E�C
d
A\{���QE�C
z
F|{���QE�C
z
F�{ 	��3E�C
e
A�{@	��3E�C
e
A�{`	��2E�C
d
A�{�	��6E�C
h
A|�	��4E�C
f
A<|�	��TE�C
z
A\|
��TE�C
z
A||@
��5E�C
g
A�|`
��5E�C
g
A�|�
��2E�C
d
A�|�
��4E�C
f
A�|�
��6E�C
h
A}�
��8E�C
j
A <}��|E�C
E�D
G$`}\���E�C
G��Z
G$�}����E�C
C���
F�}l��5E�C
c
E�}���5E�C
c
E�}���5E�C
c
E~���6E�C
c
F00~���zE�U
B�P�I�E�D��
D4d~8���E�C
B�E�E�L�D�
KX4�~����E�I
B�G��E�D��
HI
G4�~H���E�I
B�E�G��D��
LI
G4���E�I
B�E�G��D��
HI
G(D���cE�I
�
QX
H0p!���E�C
I������
Na
G4��#���E�C
I������
F�
K4� (��$E�F
M������
E�
G,�-��{E�C
P�����Q
G4D�h1��oE�C
M������
N
K,|��6���E�C
I�����9
F0�� :��~E�C
F���H�C
G
A4�l>���E�C
I������
J�
G0�4G���E�C
B�L����
M�
E0L��I��sE�C
I����
Ji
G(���K��E�C
�
dX
A,���L���E�C
G��|
EW
A,܁pO���E�C
G��N
KW
A ��R���E�C
E��
H 0��T��jE�C
\
A,T��T���E�K
H����K��
A��HY��3E�C
c
C��hY��1E�C
c
A�Y��SE�T
o
F��Y��SE�T
o
F�Z��3E�C
c
C $�(Z��UE�C
G
A(H�dZ���E�C
E�d
OG
At�[��EE�C
u
C ��8[��oE�C
L
D���[��EE�C
w
A؃�[��EE�C
w
A���[��=E�C
m
C�\��ME�C

A8�4\��=E�C
o
AX�T\��=E�C
m
Cx�t\��LE�C
~
A���\��=E�C
o
A ���\��|E�C
Q
G ܄ ]��|E�C
U
C �|]��VE�E
F
A $��]��VE�E
F
A H��]��iE�H
V
A l�@^��qE�H
^
A ���^��rE�H
_
A ���^��oE�H
\
A؅D_��=E�C
o
A��d_��=E�C
o
A��_��=E�C
o
A 8��_��iE�H
V
A \��_��VE�E
F
A ��,`��VE�E
F
A��h`��=E�C
o
A �`��lE�C
L
D ��`��lE�C
L
D� a��=E�C
o
A ,�@a��~E�C
^
J P��a��vE�C
\
D t��a���E�C
X
H��db��FE�L
n
B���b��SE�L
q
F؇�b��SE�L
q
F��c��^E�E
n
H$�Tc��!A�C
B�L��
G,@�\d���E�C
B�E�E�D��
Ap��d��NE�L
s
E ���d��XE�I
@
E ��8e��XE�I
@
E؈te��NE�L
s
E���e��cE�L
|
Q��e��QE�L
v
E8�4f��UE�L
z
EX�tf��RE�L
w
E x��f���E�L
H
W��0g��NE�L
s
E��`g��SE�L
x
E܉�g��NE�L
s
E���g��SE�L
x
E�h��NE�L
s
E<�@h��SE�L
x
E,\��h���E�C
D��E�E�R��
A ��0i���E�I
K
W ���i���E�I
K
W$Ԋj���E�I
~
LP
X$��pj���E�I
t
^`
H$��j��nE�I
|
VD�(k��RE�L
w
E(d�hk��nE�C
B�E�D�Q
E$���k��gE�C
B�H�O
A ���k��|E�F
J
K ܋Pl��yE�F
J
K ��l��gE�C
E�t
G($��l���E�C
D��D�i
G P��m��gE�C
E�t
G(t��m���E�C
D��D�i
G$���n���E�C
B�D�M
E0ȌDo���E�C
D��E�D��
E�
E(���p���E�Q
D��Q�I�W
A$(�4q���A�C
I����
D$P��q���E�C
B�D�M
Ex�dr��5E�C
c
E$���r���E�J
B�D�H
K(���r���E�C
D��I�I�c
G(�ps��vE�C
K����E
H(��t��~E�C
D��I�D�_
A(D�u��~E�C
D��I�D�_
A(p�lu��~E�C
D��I�D�_
A(���u��~E�C
D��I�D�_
A(Ȏv��~E�C
D��I�D�_
A(�hv��vE�C
B�E�D�]
A( ��v��rE�C
B�E�D�Y
A$L�w���E�C
B�D�Q
I(t�xw���E�C
B�E�D�R
K���w��UE�C
k
E��,x��LE�C
~
A4�\x���E�I
F
TP
XP
XP
Q �y���E�I
W
[,<��y���E�I
}
]P
XP
X(l� z��E�C
D��E�D��
A ��|��kE�C
E�m
F$��`|��jE�C
n
J`
E ��|��vE�C
h
A �}��vE�C
h
A ,�`}��fE�C
X
A$P��}���E�I
H
RP
W x�$~��bE�C
T
A ��p~��bE�C
T
A ���~��YE�C
K
A4��~���E�C
F���E�D�;
Fz
N�����5E�C
c
E4<������E�C
F���E�D��
Ez
F$t�X���gE�C
B�H�O
A$������gE�C
B�H�O
A$Ē胎��E�C
B�D�M
E �p���E�C
E�m
F$�̄���E�C
B�D�h
J 8�D����E�C
X
H \�����~E�P
G
T$������E�C
B�D�M
E �����E�P
P
[(̓0���E�C
F���D�q
E$��$���7A�C
B�I�
A  �<����E�I
W
[(D�ȉ��E�C
G����\
E(p�����E�C
G����\
E(�������E�C
D��D�i
G(Ȕ4����E�C
D��D�i
G$�،��mA�C
I���u
F � ����E�C
z
F @�����'E�C
�
E(d�ȏ���E�C
K����x
E �������E�C
�
D ��H����E�C
�
D(ؕ���gE�C
F���D�
A$�H���<E�C
G���
E$,�`���<E�C
G���
E4T�x����E�C
F���E�D��
Ez
F �� ����E�C
�
H �������E�C
�
H$Ԗؙ��E�C
G���
G$����E�C
G���
G$$�ț��LE�C
C��
E0L��iA�C
F���L�a
I�
E(��,���E�C
Y������
J,�����_E�C
H����D�i
C,ܗ@���OE�C
M�����E
F�V�}�
������,,�@���OE�C
M�����E
F\��}�
������,|�@����E�C
M������
G��ʭ}�
������4̘�����E�C
F���E�D�;
Fz
N$�H����E�C
B�D��
G,����JE�C
x
EL�@���6E�C
c
Fl�`���3E�C
c
C������4E�C
c
D(�������E�C
G��q
Hv
Eؙ���=E�C
o
A��$���3E�C
c
C�D���OE�J
z
A8�t���OE�J
z
AX�����OE�J
z
Ax�԰��OE�J
z
A�����OE�J
z
A��4���OE�J
z
A,ؚd����E�C
F���J���
C����3E�C
c
C(�4���3E�C
c
C H�T���yE�C
Z
F l������E�I
E�w
F,��L����E�C
e������
D ��쾎�|E�J
g
A(�H����E�C
F���L��
D,����E�C
D��I�E�D�t
F @�\Ɏ��E�J
�
Ad��ʎ�<E�C
n
A,��ˎ��E�C
M������
E ��hӎ��E�N
�
L,؜Վ�SE�C
B�K��E�I�*
A�D׎�3E�C
c
C(�d׎�5E�C
c
EH��׎�<E�C
c
L h��׎�WE�C
A�H
A ���׎�LE�C
A�}
A,��؎��A�C
D��E�J��o
J �l܎�TE�C
A�~
A$��܎��E�C
I���B
E$,�pݎ�pE�C
C��X
A T��ݎ�|E�C
A�f
A,x�ގ��E�C
B�D�P
JY
A(��tގ��A�C
M������
A(Ԟߎ�A�C
D��D��
A ����E�C
A�`
G$�h�3E�C
c
C,D���[A�C
H����D��
J(t���'A�C
K�����
I����3E�C
c
C����3E�C
c
C$����E�C
L
L`
C �d��E�M
A��
A,,���A�G
F���F��%
G$\�p��A�C
B�D��
D,����A�C
D��L���`
D,����A�C
D��E�F��|
A(����E�K
I������
D$������E�C
C���
A,8�d���ME�H
D��H����
A h�����rE�K
A�T
A �����E�C
A�|
A,��\���uA�G
M������
K,������A�I
H����H��
F(����A�E
�
K�
H,<�����A�G
H����O��
Al�P��;E�E
k
A��p��;E�E
k
A�����KE�E
{
A ̢���_E�M
G
A$�����E�C
q
GB
N(����oE�C
B�S����
A$D�
��{E�C
G��X
Il�`
��@E�C
r
A ���
��bE�R
E�|
E ���
��}E�K
g
A0ԣ(���E�C
B�E�E�E�D�X
K(�����E�C
K�����
A(4�8
���E�C
K�����
A$`��
���E�C
C���
K(������A�C
D��D�
E(��X��4A�C
K����
A,�l���E�C
F���J���
C(�<��FE�C
M������
G,<�`���E�C
M������
G,l�����E�F
C��M
EF
E(��`��sE�C
D��H�Y
A(ȥ����	E�C
M�����E
A�H"��@E�G
n
A �h"��TE�C
F
A 8��"���E�I
C
O \� #���E�C
E
K���#��AE�C
o
E���#��BE�C
p
E���#��hE�C
z
F �<$���E�C
A�{
A ��$���E�C
A�F
A (�%��@E�C
E��
B,L�0&��E�C
B�H�|
Jo
I,|�'��E�C
B�H�y
Eo
A,���'��#E�C
B�H�
Oo
A,ܧ�(��E�C
B�H�
Oo
A��)��<E�E
l
A,�*��8E�C
j
AL� *��DE�C
v
Al�P*��7E�C
i
A4��p*���E�F
B�N����/
Fm
E4Ĩ,���E�C
M�����L
Ak
E ���.���E�C
m
K4 �/��3E�C
H����D�X
D�
I,X�$1���E�C
M�����
D���2��EE�C
w
A,��3���E�C
B�M���D��
J ة�7���E�C
A�F
A ��8���E�C
A�|
K$ ��8���E�C
B�D��
A H�9��|E�V
E�p
Hl�p9��NE�L
w
A(���9��A�C
\������
D ���;���A�C
Q��
A$ܪ0<���E�C
C��}
A��<��8E�C
j
A$��<��8E�C
j
A D��<��xE�J
A�b
A h�4=��xE�C
E�w
D ���=��RE�C
D
A(���=��E�C
P������
A,ܫ�>���E�O
D��N�J��;
A�0@��<E�C
c
L,�P@��8E�C
j
A,L�p@���E�C
B�E�L����
J|�@A��HE�C
z
A��pA��OE�J
z
A ���A���E�C
A�|
K,�B��E�C
D��E�J�D��
H$��D���E�C
B�H�f
H 8��E��iE�I
A�C
F,\�F��
E�C
E����
FJ
N$���F���E�C
U����
A,���G��#E�C
D��E�H�H��
F$��H��zA�C
S��]
A$�I���A�C
G���
I$4��I��2A�C
S���
J\��J��sE�C
w
A |�0K���A�C
Q��
H���K���E�H

D4��\L��*E�C
D��J���
EY
E$��TQ��eE�C
C��T
A  ��Q���E�F
A�n
AD��Q��HE�J
s
A d�(R��vE�C
A�g
A,���R��E�C
D��E�J���
A��tT��HE�J
s
A(د�T���E�C
D��S�K��
A�8U��HE�J
s
A,$�hU���E�C
D��U��K��
A,T�(V��E�C
D��K��G��
A ��W���E�C
A�^
I���W��GE�G
r
DȰ�W��JE�C
k
E��W��LE�C
s
E�$X��LE�C
s
E(�TX��cE�C
s
E,H��X���E�C
e������
I0x�[��3E�C
B�H�E�H�D�

A$��]��sE�H
C��]
A,Աh]���E�C
B�E�L���P
E��^��SE�C
m
K$�_��xE�C
i
GD�h_��jE�C
h
Hd��_��?E�G
j
D(���_���E�C
B�J���
A(��l`���E�C
D��D�V
J(ܲ�`���E�C
E�B
IT
D �da���A�C
T�Q
G,,�b���A�C
Y�����U
F,\��f���E�C
G���
GW
A$��Pg���E�C
I���u
A(���g��*E�C
M������
F(��h���E�C
M������
H�`j��oE�C
m
K,,��j���E�C
h������
F(\�o��kE�C
B�J��M
E,��To���E�C
M�����
A(���p��uE�C
B�E�D�X
E$�q���A�C
a����
H(��q���A�C
Y������
E$8��s���E�C
I���o
H(`�t���E�C
c�����
C ���t���E�C
T�C
A(��\u���E�C
B�E�M�\
H(ܵ�u��E�C
B�E�J���
B(��v���E�C
E�P
Cp
E 4�Hw��YE�C
H
D X��w���E�C
y
A,|��w���E�C
I�����
A,���z���E�C
P������
F,ܶ���E�C
B�E�L����
A ��^E�C
P
A(0�,����E�C
B�I�D�u
A(\������E�C
D��I�G��
E(��d���nE�C
Y�����Y
F �������E�C
<
D(ط����E�C
P������
G �舏��E�N
]
H,(������A�C
D��H�E�D��
D,X�D���E�C
D��E�J���
A$��4���sE�C
B�D�L
F������7E�C
c
G���:E�C
c
J�̋��DE�C
v
A$������E�C
I���x
A,8�d����E�C
I���C
La
A h����aE�C
E�N
A��P���DE�H
o
C ������TE�H
A�@
A���8E�C
c
H�܍��5E�C
c
E�����5E�C
c
E$0����PE�C
h
HP
C$X�D���PE�C
h
HP
C(��l����E�C
B�O���
A$��0���NE�C
h
HP
AԺX���5E�C
c
E �x���yE�C
E�x
K,�ԏ���E�C
G��S
NG
A,H�d����E�C
F���I�D��
I$x�4����E�J
B�K�O
E(�������E�C
B�E�M�j
J(̻0���rE�C
E�@
KT
A ������JE�C
A�w
E �����NE�C
E�w
E(@�ܕ���E�C
F���H��
G$l�����qE�C
C��`
A��薏�3E�C
e
A�����8E�C
j
A Լ(����E�C
�
C��ė��6E�C
h
A �䗏��E�G
u
O~<�`���WE�G
k
I,\������E�C
D��E�E�H�g
A,������E�C
D��E�J�� 
A(�������E�C
B�J���
A$�4����E�C
B�H��
A$������E�C
B�H�`
F$8����wE�C
B�H�N
H,`�l���LE�C
M�����1
A���}������� ��l����E�C
�
A,Ծ螏��E�C
D��E�M��m
E,�x����E�C
M������
G,4�����E�C
P������
A(d�ة��GE�C
F���H��
A(�������E�J
D��I�m
A ��`���gE�U
E
C$������E�K
L����
A0�t����E�C
B�E�E�D��
Fs
M,<����E�C
B�K���D��
B,l�p���-A�C
D��H����
A$��p���xA�C
A�@
K,�ȴ���A�C
B�G��E�H�O
G,�8���1E�C
B�D��
Hr
F4$�H����E�C
D��E�E�I�
H}
A,\������E�C
B�N�
Ip
B,��P���1E�C
B�D��
Hr
F,��`���1E�C
B�D��
Hr
F,�p���1E�C
B�D��
Hr
F,�����1E�C
B�D��
Hr
F,L�����1E�C
B�D��
Hr
F,|�����1E�C
B�D��
Hr
F,������1E�C
B�D��
Hr
F,������1E�C
B�D��
Hr
F ����qE�G
_
A(0�,��E�C
B�E�H�x
A,\����E�C
B�E�E�M��E
J4��pȏ��E�C
B�E�E�E�D��
E]
K��(ʏ�jE�F
~
G��xʏ�5E�C
g
A��ʏ�1E�C
c
A,$��ʏ��E�J
D��D�c
Fa
E0T�8ˏ�=E�C
G�����
Fs
M4��D̏�A�C
B�D�E
A
Il
E(��͏��E�C
E�Z
Ya
L(���͏�wE�C
B�G��D�`
K,�Ϗ�A�G
D��E�D��
J�H��Џ��A�F
F���E�K�2
Ab
NU
K
Ms
Mm
KD
L~
Ji
GO
I]
K|
L^
JX
Ev
E$��؏��E�H
B�K�u
A4�|؏�3A�I
u
AR
ff
R|
d(H��ڏ��E�C
B�K���
A(t�ۏ�"E�C
D��F���
G(��܏��E�C
M������
O(���ݏ��E�C
P�����]
K(��Tߏ��E�C
P�����`
H($����E�C
P�����]
K@P�|�A�C
B�E�E�D��
Ji
Gr
Fs
M$��H��E�C
G���
A4�����	A�C
B�J�����
H"
F,����oA�C
F���E�K��
G($���E�C
K����h
A0P�<�3E�J
B�E�E�E�D�
B,��H	���E�O
M�����n
A,���
���E�O
M�����j
E,��h���E�O
M�����j
E,��
���E�O
M�����j
E$D�����E�H
Q���
A l�@���E�V
e
H,������E�O
M�����j
E,��L���E�O
M�����j
E,������E�C
B�I���D��
H$ �L���E�C
C���
C,H����@E�C
B�E�E�H��
D$x�����E�C
G��_
B0��l���A�C
B�E�E�E�D�<
K,�����A�C
H����D��
K,��+���
A�G
F���F��?
E$4�x6���E�C
G��Q
H4\��6���E�C
D��E�E�D�%
AJ
F(��x9��^E�C
G�����
G ���:��VE�C
A�G
A8���:���E�C
B�E�E�E�D�"
AJ
F( �l=���E�C
B�E�I��
F L�Bz}�*����`
Ep��=��kE�C

I(��L>���E�C
K�����
A,��?���E�C
D��E�E�H��
F���y}�������(��?���E�C
D��F�H��
E 8�T@���E�C
l
L\��@��kE�C

I(|�0A���E�C
D��J��u
A,���A��E�C
I�����

B���F��AE�C
p
D$���F���A�U
C��e
A, �,G��A�C
I�����
G(P�I��$A�C
B�D��
Kg(|� J��JA�C
G�����
I,��DK���A�C
Y�����1
B ���N���E�N

A,��@O���A�C
B�E�E�F��

A,,��Q���E�C
F���F��F
F,\�PS��=E�G
F���E�D��
E(��`T��E�C
M�����N
E,��DU��0E�C
h������
E,��Da���A�C
H����D��
E4��c��A�C
\�����-
CJ
F,P��k���A�C
H����H�^
A ���l��_E�C
O
C,��8m��oA�C
Y�����+
H(��xr��E�C
e�����H
K$�ls���E�C
C���
A,(�t���E�C
F���F���
A$X��u��aE�C
o
IP
L��,v��3E�C
c
C4��Lv��fE�C
M�����a
J�
A,���x��$E�C
H����H��
A,��y���E�G
D��I�H�H��
K,8�$z���E�C
B�E�E�J�H��
A h��z��pE�Q
T
A��0{��VO�I
x
A(��p{��qE�C
B�E�H�

G���}��6E�C
h
A,���}���E�F
F���E�D��
G (�t����E�F
�
A,L����hE�C
M������
B|�@���8E�C
c
H<��`����E�C
B�G��E�D�s
Kg
Ex
A<�������E�C
B�E�E�E�D�f
Mi
Ex
A,���E�C
D��E�J���
A,L������E�C
B�G��J�H��
A,|�0����E�C
D��E�J���
A,�����E�G
D��L�E�H��
A,�������E�C
M�����+
H,���E�C
M�����R
I,<�����4E�E
B�E�J�I�H��
A(l������E�C
W����z
G0��t���
E�C
B�E�E�H�H��
A,��P����E�G
D��G��H��
A,������E�F
D��E�E�H�]
B,,�����=E�C
M�����
E$\�����0A�C
V��K
K(�������A�C
D��K�y
D ������A�C
A�Q
J$�������E�C
I���t
E,�� ����E�C
M�����d
A,,������E�C
\������
A(\�`����E�C
N�����
J,�����PE�C
B�D��
A�
J0��4����E�C
F���H�K
O`
H,������E�C
B�G�P
Gv
E�����8E�C
f
E(<������E�I
A�P
AZ
G(h����`E�C
K�����
K ��8���eE�C
T
D,�������E�C
G��f
K\
A$������E�C
G��~
A �|����E�C
k
E 4�觐��E�C
n
J$X�d����E�J
G��i
A ��̨��XE�E
H
A �����vE�I
b
A ��d����E�F
�
A,������E�C
\�����f
F�����3E�C
c
C(<�����<E�J
D��K���
D,h�Ԭ��oA�H
K��L���L
D�����tE�C
s
E ��t���kE�H
X
A(�������E�C
B�E�I�|
E,�4���yE�C
B�E�G��H�
G8�����7E�C
c
GX�����5E�C
c
E$x�IJ��ZE�C
l
LP
E$������ZE�C
l
LP
E$��4���ZE�C
l
LP
E$��l���ZE�C
l
LP
E ������A�J
�
F,<������A�C
B�E�E�E�H�a
B,l����vA�C
D��I�D�
E,��`���KA�C
B�E�E�D�
E,�������E�C
D��O����
C,��@���wE�C
D��E�J��Q
D$,������E�C
G���
H,T�(����E�C
M������
C(�������E�F
E���9
G$����E�I
G���
E0����aE�C
G�����
A�
J,��Ɛ�FE�F
F���J���
G(<��ɐ��E�C
B�J�H�M
G(h�Tʐ�jE�C
E�v
MT
A@���ʐ�5E�C
B�E�E�E�K�h
D

FY
G���ܐ��E�C

I(��ݐ�E�C
M������
D$��ݐ�3E�C
c
CD�ސ�6E�C
c
Fd�8ސ�JE�L
n
F��hސ�1E�C
c
A���ސ�1E�C
c
A���ސ�1E�C
c
A���ސ�1E�C
c
A��ސ�1E�C
c
A$�ߐ�1E�C
c
A,D�(ߐ�SA�C
F���J�D�Z
F,t�X��A�C
B�L�L��D�
A(����E�C
D��J��a
E,��l�5E�C
F���J���
B �|�YE�C
F
B($����E�C
M������
A,P�l�nE�C
B�E�L�D��
E ����A�F
B
G0����E�C
B�G��D�R
I�
B(����A�C
D��E�H�T
G,�h�A�C
B�E�E�L�H��
F 4�X��A�C
Q��
A$X���E�C
B�G�i
F,����4A�C
\������
B(����2A�C
K�����
G,����A�C
B�G��E�D��
J,� ����A�C
B�E�H�E�H�`
H(<�����/A�C
g����n
G,h������A�G
B�E�E�F���
G,��T���rE�C
D��F�E�D��
G,�������E�C
D��E�E�D�d
B(��T���>E�F
B�E�D��
B $�h���QE�C
A�B
A$H������E�F
n
OX
A,p�,���E�C
B�E�E�D�{
E ������E�H
A�s
A ��8��vE�N
]
A(�����"E�C
D��J��
A(�����E�C
B�G��D��
E @�l��FE�C
A�w
A d����@E�C


F$�����XE�C
l
LP
C$�����gE�C
l
Bf
F$��4��VE�C
l
LP
A$�l��XE�C
q
GP
C$(����`E�C
w
IP
C$P����XE�C
q
GP
C$x���XE�C
o
IP
C$��L��XE�C
l
LP
C$������E�C
C
ER
F0�����E�C
G���
F\
AZ
E,$�����E�C
F���F���
K$T�(���E�C
I���s
D|����9E�C
i
C(�����mE�C
B�J��S
A(����E�C
B�E�F��o
D,����� E�C
F���J��}
K0$��
���E�C
B�E�I�E�H��
I(X�t���E�C
M������
A����QE�C
t
D ��H��qE�C
E�S
H(������E�C
D��N��
I ��X���E�C
t
A(�����E�C
K����A
D D�H��rE�C
E�_
A h�����E�C
A�i
F �� ���E�C
A�l
K(�����E�g
K�����
G$������E�g
G���
A,�8��E�C
B�L�E�E�M��
B,4�(��RE�C
F���E�H�
D$d�X���E�C
B�D�Q
A �����E�C
l
D,��|���E�C
D��L����
A��� ��9E�C
g
E,�!���E�J
D��F�F���
K0�|"��HE�C
z
A(P��"���E�C
A�a
FT
A(|�#���E�C
K����@
E ���$��^E�C
M
D���$��\E�F
}
H��%��;E�C
c
K� %��>E�C
c
N,,�@%���E�C
B�I���I��
A,\��%���E�C
I����
EY
A���&��9E�C
g
E���&��8E�C
c
H,���&��%E�C
D��E�E�H�p
B ���'���E�C
X
H  �<(��gE�C
U
AD��(��DE�L
m
A(d��(���E�C
K����u
A,��)���E�C
F���I�D��
H,���,��oE�C
P������
E$��4��XE�C
p
HP
C$�D4��nE�C
H
HP
A$@��4��XE�C
q
GP
C$h��4��VE�C
q
GP
A$���4��VE�C
q
GP
A$��45��XE�C
v
BP
C��l5��>E�E
n
A ��5��}E�C
P
H $��5���E�P
�
L8H��D��xE�J
B�J�����
Gp
HF
J���H��?E�G
m
A���H��OE�G
}
A ��(I���E�P
E
F ���I���E�O
V
F �J���E�C
[
E 0�lJ���E�P
t
A$T��J���E�C
G���
A,|��N��NE�C
M������
B$���Q��FE�C
I����
C$���S��|E�C
H���
E$��0V���E�C
H��I
G $�Y���E�C
C
E H��Z���E�C
E��
F l�^��kE�C
E�
D$��\^��*E�C
B�D��
D,��d_��E�C
D��N��G��
G(��Dc��HE�H
D��K�Y
K,�he���E�C
B�E�I�E�D��
AD�8f��>E�E
n
A$d�Xf���E�L
u
Jf
E���f��CE�F
r
A�� g��8E�C
h
C,��@g���E�C
D��E�J���
A$���g��_A�C
G��C
B$�i��6E�C
h
AD�(i��EE�C
w
Ad�Xi��IE�C
{
A���i��XE�R
k
Q ���i��eE�C
�
C,��k��BE�C
B�E�E�F��F
H,��4l���E�C
F���J��A
G((��m��7E�C
B�E�H�u
D(T��n��E�C
D��K��
A ���p���A�C
V
F$��8q��FA�G
B�D��
K$��`r��$A�C
J���
K$��hs���A�C
B�H��
D4� u���A�C
H����H�,
AU
E,T��w���A�C
A�(
Cv
R$��hy��SA�C
�
XT
D ���{���A�F
�
G,�L����A�C
D��E�F���
G$������A�E
G��
F$(�4����A�E
A�
H,P������A�C
B�E�I�I�p
C(������`E�O
I������
E4����KA�C
B�Q����r
G�
L0������A�C
E����
C

F,�����A�C
B�I�I�H��
E(H������A�C
G�����
D,t����#A�C
B�I�I�H��
A,�����NA�C
I�����
A@�(���sA�C
D��K�L�H� 
I�
E�
K$�dɑ��E�C
G���
I@�<̑�8E�C
j
A `�\̑��E�C
A��
J���̑�XE�P
{
C,��(͑�T&E�C
H����D�)
A,�X��E�C
D��E�L�L��
D,����E�C
F���J��
E4����BE�C
t
A(T�8���$E�C
M������
J(��<����E�C
G�����
E,�����MA�`
B�G��F���
A,�0��ZA�C
D��I�J��[
J(�`���E�F
M�����y
A$8�4���A�C
E����
K$`����A�C
C���
E,�����A�C
F���E�H�k
F���
��>E�C
l
E,��
��|A�C
\�����V
J,�����E�C
E���Y
JC
E(8��
���E�C
B�L�D�M
I$d���tE�C
B�D�
C(��`��;A�T
I������
F,��t��2E�C
B�I���H�;
J,�����A�M
B�I���D��
C �T��UE�H
A�}
E(<����SE�C
K����B
K0h����A�C
B�E�H�{
J|
D,������A�C
B�E�E�D�Y
C,����E�C
F���E�H�)
D,��p!��LE�C
B�G��E�D�W
G4,��)��JE�C
H����D��
Du
K,d��+��3A�H
D��L���s
D,���,��sA�H
D��L���s
D,�.��{A�H
D��L���s
D,�X/��{A�H
D��L���s
D,$��0��{A�H
D��L���s
D,T��1���A�H
D��L���v
A,��X3���A�H
D��L���v
A,���4���A�H
D��L���n
I,�H6���A�H
D��L���v
A,��7���A�H
D��L���v
A,D��9���A�H
D��E�Q��l
A,t�X;���A�C
D��L����
A,���=���A�H
H����H��
H(�(?���A�H
D��J���
C,�B��a
A�C
I�����O
D,0�O��EA�C
M�����
A0`�P��E�C
M�����n
M�
E,��T��UE�F
P�����
D,�h���A�C
P������
K(�xx���E�C
M������
D ���BE�C
t
A(@<����E�C
K����{
Jl����>E�C
l
E$����A�C
S��t
E,�h����A�C
\�����s
E,�8���A�C
P������
E,(���4A�C
D��H����
A$D8����A�C
S��l
E,l�����A�C
F���M��/
J(�@����A�C
M������
H0�����E�C
M������
Aq
O$������E�C
K
MR
F,$(����E�C
M�����B
I,Tȝ���E�C
F���J���
L(�x����E�C
M�����y
B�<���BE�C
t
A(�l����E�C
M������
I(� ����A�C
B�E�H�_
F(����>E�C
l
E,HԢ���A�C
B�G��J��8
A,xD���nA�M
D��L�F��j
B,������A�M
B�I���D��
A(�T���SE�C
K����B
K(���� E�C
B�G��H��
E,0|���E�C
F���J���
L,`l����A�M
D��L���
C,�,���A�R
D��L����
C,�����A�C
H����H��
G,�����IA�C
M�����
D4 ̵���E�C
M�����q
J9
G(XD���TE�C
K�����
A,�x����	A�C
P������
D,�(Ò�E�C
B�E�L���?
F(�ƒ�A�C
B�E�D��
A�ƒ�>E�E
n
A 0ǒ�kE�G

D(Thʒ��E�P
I������
D �<Ӓ�iE�C
E�I
J��Ӓ�5E�C
c
E,��Ӓ��E�G
B�I�I�J���
G�(ג�3E�C
c
CHג�3E�C
c
C4hג�1E�C
c
AT�ג�?E�C
q
At�ג�HE�C
s
H,��ג��E�C
F���F���
H$�Hْ�#E�C
G���
H,�Pڒ��A�C
D��E�J�H��
E,	ے�`E�C
F���J���
JL	@ݒ�1E�C
c
Al	`ݒ�3E�C
c
C�	�ݒ�BE�C
t
A(�	�ݒ��A�C
Z����P
B$�	dߒ��E�C
B�K�@
K$
,��A�C
V���
E,(
��
E�C
B�I���H��
E,X
��E�C
D��H����
E4�
���	E�F
I�����K
AA
E(�
L�kE�C
M������
H(�
��E�C
M�����m
F,$���A�C
F���J���
A$H���TE�C
h
EW
C$p<����E�C
|
LY
A�����DE�C
o
H����3E�C
c
C,��%A�C
I�����6
A�;E�C
i
E(���>E�C
l
E,H4����E�C
F���J��
D x�����E�C
A��
F �P��}E�F
A�k
A$����bE�C
u
CP
M,����~E�C
B�K�x
Cd
E,
D��E�I
F���F�E�}
AH
$��eE�C
}
Kh
t��IE�C
q
G$�
���A�C
U���F
A(�
���zE�C
E�D
OT
A$�
����E�C
I���i
F$����E�C
I����
K,,`��E�C
M�����
E(\@
��*E�C
K����G
F,�D��E�C
P������
D,�4��EE�C
M�����@
K,�T��yE�C
B�J�J�H�"
A ���dE�C
E�Q
A(<����E�C
E�\
GT
A,hT��BE�F
D��N�D��
G$�t��E�C
U����
E4�l���A�C
M�����
Eu
A�����E�C
S��$T���A�C
X���|
A@���QE�C
|
D `���E�C
A�{
D�x��3E�C
c
C,����AE�C
B�N�����
A(�����E�C
M������
A,\��E�C
B�I�I�I�H��
G,0L��:E�C
B�G��F���
E(`\���E�C
I������
E,�����E�C
H����H��
F,�P"��E�C
H����H��
A,�@$���E�C
}
SP
XP
N,�$���E�G
G��X
E`
H,L`%��PE�C
D��L�E�H�
E$|�(���E�I
E��
D ��+���E�C
�
A ��,��\E�U
A�{
A ��,���E�C
A��
A,|-��rE�C
F���E�K��
I(@�.���E�C
B�J��t
H l@/��tE�C
Z
F ��/���E�C
l
D �X0���E�L
b
U,��0��gA�C
B�E�J�F���
G,$3��zE�H
F���F�K�c
I$8t4���E�C
D��H�y
C,`�5��E�C
H����K�

K(��<���E�C
B�J��l
H�@=��\E�C

I��=���E�F
|
I,�>���E�C
F���F��X
D,�A��8E�C
c
H L�A���E�C
v
ApB��lE�C
v
i,�lB���E�C
D��I�G�N��
D,�C��TA�C
H����H��
F�LE��<A�R
$pE���A�C
C��D
E(4F��{E�C
B�F���
E,`lG��CE�C
D��E�J�H��
G,��H���E�C
F���F��
H�	0}�
������,��I��|E�C
F���J���
A(LX���E�C
E�R
Id
A <�X���E�C
g
A$`<Y���E�C
I����
F$��Z���E�C
G���
E(�\[��cE�C
K����'
F,��\��-E�L
D��E�I�G��
F$�]��RE�C
B�D�z
E4�]��2E�C
d
AT�]��QE�C
z
Ft8^��QE�C
z
F�x^��3E�C
e
A��^��3E�C
e
A��^��2E�C
d
A��^��6E�C
h
A�^��4E�C
f
A4_��TE�C
z
ATX_��TE�C
z
At�_��5E�C
g
A��_��5E�C
g
A��_��2E�C
d
A��_��4E�C
f
A�`��6E�C
h
A8`��8E�C
j
A 4X`��|E�C
E�D
G$X�`���E�C
G��Z
G$�,a���E�C
C���
F��a��5E�C
c
E��a��5E�C
c
E�b��5E�C
c
E$b��6E�C
c
F$(Db���A�C
C��i
H,Pc��AE�U
D��K��O��
G �,v��[E�E
H
D�hv��;E�C
m
A ��v���A�C
Q�H
C�w��RE�S
t
A,Tw���E�C
I���z
EY
A 8�w��pE�J
M�N
A(\ x��ZE�C
I������
C �Ty��sE�J
M�Q
A,��y���E�C
B�G�E�M��
E,�Pz���E�C
B�G�E�E�M��
I({��E�C
B�L��H��
C8�{��?E�C
q
A(X|���E�C
M������
A(��|��&E�C
D��E�D�k
H ��~��cE�C
U
A ��~���E�H
E�f
H(�T���E�C
B�J��x
E,$����E�C
I����
EY
A(Th����E�F
B�J�K��
A,����E�F
D��N�E�O��
A�쁓�5E�C
g
A����:E�G
h
A$�,���oE�C
B�G�p
G(t���fE�C
D��D�U
K$D�����E�C
B�H�`
F l0����E�F
y
D �܆���E�d
�
A �x���JE�g

D �����	E�J
P
I4�����/E�C
P������
J�
O,4 ����}E�C
H����D�
J d ؚ��~E�V
]
A,� 4����E�J
I�����G
A� ���9E�C
c
I � $���qE�C
c
A(� ����yE�C
K����.
G (!ԟ��nE�J
C
N,L! ���PE�C
M������
A$|!@���E�C
B�D��
A$�!(���OE�C
B�D�;
A �!P���pE�C
b
A �!����pE�C
b
A "襓�pE�C
b
A 8"4���|E�C
n
A$\"����E�C
B�D��
A$�"x���OE�C
B�D�;
A �"����pE�C
b
A �"쨓�pE�C
b
A �"8���pE�C
b
A #����pE�C
b
A(<#���E�C
K�����
E,h#t���E�C
B�H�E�E�Y
E,�#Ī���E�C
B�G��J��(
E�#D���IE�H
t
C�#t���BE�C
r
C,$����'A�C
Y������
H(8$����nE�C
B�E�D�t
I(d$豓��A�C
B�E�D��
K,�$����A�C
B�E�E�F��s
G(�$|����E�C
D��F�D�w
C,�$����A�C
D��E�K��
A,%`����E�C
B�E�E�H�D��
E,L% ���)E�C
D��J����
E|% ���3E�C
c
C,�%@���E�G
B�I�E�M���
B,�%0˓��E�C
B�H�t
Jo
I(�%�˓��E�C
Y������
E,(&�͓�IE�C
e������
G,X&�ϓ��E�C
H����K��
B�&Dѓ�OE�C
r
F�&tѓ�<E�C
n
A �&�ѓ�NE�C
A�{
E�&�ѓ�?E�C
q
A,'�ѓ��E�C
D��J��D�G
G<'�Փ�1E�C
c
A,\'�Փ��A�C
B�J����4
A,�'`�E�C
D��E�E�D��
E,�'P��E�C
B�G��G�M��
G$�'���E�J
G��U
E,(X��E�C
i�����%
J$D(��E�E
E����
Cl(@���9E�C
c
I,�(`���2E�C
P������
E(�(p����E�C
K�����
E �(���aE�C
H
H)`���:E�C
c
J,,)����A�C
Y�����&
E,\)����A�C
Y�����	
J$�)@���E�C
U���\
G,�)���A�C
B�N����`
D(�)����E�E
B�F��\
B(*���3E�C
N�����
D(<*�	��>E�C
W�����
D,h*�
���A�J
F���E�R��
A�*4��7E�C
c
G$�*T��E�C
B�N�q
G(�*L
��E�C
M������
G,+@���E�C
P�����'
A(<+����E�C
B�H��i
A(h+4���E�C
K�����
A(�+����E�C
B�K���
A0�+l��E�C
M������
Nm
A,�+H��mE�C
F���E�M�}
C,$,����E�C
F���E�K��
D(T,����E�C
D��K���
D,�,|���E�C
M�����
A,�,<��{E�C
P������
H,�,���E�J
P����� 
A,-|"��NE�C
F���N��,
A,@-�#���E�C
B�Q����6
G$p-&��dE�C
r
FX
G�-d&��:E�C
c
J�-�&��:E�C
c
J�-�&��:E�C
c
J�-�&��:E�C
c
J.�&��:E�C
c
J(8.'���A�H
D��E�
C(d.h(��A�E
B�M���
D �.L)���A�C
E�T
C(�.�)���E�C
F���D�e
I(�.|*��
A�C
D��E�K��
C,/`+��A�C
F���E�D��
A(</P.��A�C
B�E�H��
A,h/$/��A�C
D��G��D��
K,�/0��MA�C
B�J�I�E�H��
D,�/$1��A�C
M������
B,�/3���A�G
D��G��F��
H((0�7���A�C
D��D��
D,T0X9���A�C
F���E�H�E
D4�0;���A�C
D��E�J���
E�
L �0�=���E�C
A��
I,�0|>��9A�C
D��G��G�h
B,1�@��HA�C
Y������
B$@1�B��	E�C
B�J�S
Ih1�C��LE�C
z
E$�1�C��6E�C
E����
H�1�D��1E�C
c
A,�1�D��[E�C
B�E�G��H��
B,2,F��iE�C
B�I���D�_
J 02lJ��dE�C
A�Q
E T2�J��dE�G
A�Q
A,x2K���E�C
H����H�z
F,�2�M��uE�C
M�����W
D(�2�Y���E�C
M�����p
K(3�Z���E�C
I�����B
E,03l[��0E�M
D��H����
E,`3l_��rE�H
D��H���
E,�3�`��TE�H
D��F�M��
F(�3�a��!E�H
D��G��u
C(�3�c��E�C
D��J���
E,4�d���E�C
F���J��F
A(H44g���E�C
D��H��
A,t4h��JA�F
B�G��J���
C,�4(i���A�C
I�����5
F,�4�j��E�G
D��H�M�O��
H,5xl��kA�K
I�����
G,45�t��E�C
B�H��
HZ
Nd5�u��1E�C
c
A(�5�u��
!E�C
P������
I,�5�����E�C
B�L�����
G,�5���0E�C
F���G�M�^
H,6���E�C
P������
I$@6����E�C
I����
A(h6����*E�C
F���D�
A(�6�����E�C
B�J���
E,�6l���.E�C
B�E�G��D��
B$�6l����E�C
B�D�p
B,7䨔�gA�C
B�H�E�E�D��
I,H7$����A�C
B�E�F�J�D��
C(x7ĭ��!E�C
F���D�f
H�7Ȯ��LE�C
y
F,�7����~A�C
B�E�J��E�g
G,�7H����E�C
D��O���{
J($8����E�C
B�E�D�Q
D$P8�����E�C
B�D�d
F(x8t���OA�C
M������
D(�8�”��E�C
F���D�n
H,�8Ĕ��E�C
B�E�E�D��
K,9�Ĕ��E�C
H����D�r
J,09lƔ�rE�G
B�J�����
D `9�Ȕ��E�F
A�U
G,�98ɔ�EE�F
D��E�E�D�W
D(�9Xʔ��E�C
M�����w
D,�9�̔�wE�C
D��I�E�F�Q
G,:Д�E�H
F���L�K��
I,@:�Ӕ��E�C
H����D�
I,p:|Ք��A�G
F���M���
B,�:�ה��E�C
H����D�
G,�:�ڔ��A�C
D��J����
H(;�ܔ��A�C
B�E�M���
H,,;�ݔ�\E�H
F���E�D�
D$\;��4E�H
B�K��
G,�;�E�C
B�F��~
J\
A$�;��kE�C
B�D�|
F,�;0�-E�C
F���F��K
A$<0��E�C
B�D�y
I$4<���E�C
B�D�A
A$\<��E�C
B�D�@
B(�<���A�C
D��G��
G$�<��A�C
B�G��
F(�<���E�C
D��F��`
F(=���E�C
F���D�I
E$0=l��E�C
I����
D X=��TE�H
A�@
A,|=0��E�C
B�H�F�E�J��
A �=��TE�H
A�@
A �=��UE�C
A�F
A,�=8��E�C
D��D�t
L[
A $>��bE�H
A�G
A$H>�qE�C
C��V
G(p>l��E�C
B�H�E�o
J,�>���E�C
D��O���F
G �>`�yE�H
A�`
B$�>���E�C
C��
F$?t��E�C
G��|
E @?���E�C
A�}
J$d?X��E�C
C��T
A(�?��E�H
F���H��
B(�?���E�H
F���H��
B,�?x�E�C
H����D�U
G,@��"E�C
D��F�E�E��
J,D@����E�C
D��E�H�H��
A,t@x���GE�C
F���E�K�V
D,�@����?E�C
H����D�F
F �@����bE�E
A�Q
A �@�bE�E
A�Q
AA@���>E�C
p
A(<A`����E�C
D��I�r
A(hA����E�E
G�����
A,�A�����E�C
B�Q�����
D$�A���HE�C
E����
G,�A ��uE�C
B�J��M���
E(Bp	���E�C
B�E�E�z
B@HB�	���E�C
D��E�H��
Ln
J@
Hc
A4�B���E�C
B�E�E�E��
DA
E,�Bh��TE�C
B�I���H��
G(�B����E�G
F���H��
A, CL���E�C
D��G��H��
E$PC���E�C
C��`
E,xC����E�C
B�J����X
D �Cd��\E�G
A�I
A(�C����E�C
l
D|
E�C4��6E�C
c
F$DT���E�C
B�H�e
I(@D���JA�C
D��M��
A(lD��/E�C
W�����
F(�D��jE�C
E�|
GT
A,�DH���E�C
F���F��
A,�D����E�C
F���F��L
H,$Ex���A�J
P�����q
A,TE� ��1E�C
F���E�K�-
E,�E�%��E�C
M�����
A(�E�&���E�C
M������
G�EL(��&A�I
}
IF\)��6E�C
c
F F|)��JE�L
n
F@F�)��JE�L
n
F`F�)��JE�L
n
F�F*��IE�C
w
E,�F<*���A�C
D��O����
D �F�-��|E�K
X
H�F.��9E�C
g
EG8.��=E�C
k
E(4GX.��E�C
F���H��
K,`GL/��:E�C
D��E�E�D�
A �G\1��zE�E
A�N
A�G�1��PE�C
j
F,�G�1���E�C
B�I���H�L
I(Hx6���E�C
I������
G$0H�7��VE�C
n
JP
A$XH48��VE�C
n
JP
A$�Hl8��XE�C
u
CP
C,�H�8���A�C
B�I�I�H�H��
J(�Ht:��/A�C
B�E�D�
E$Ix;���A�C
B�D��
A,,I@<��A�C
B�E�E�K��
A(\I =��A�C
B�E�K��
A,�I>���A�J
F���G�M�7
L(�I�?��?A�C
B�E�D�
H,�I�@��`E�C
B�G��M��T
F,JE���	E�K
H����R�1
ADJ�N��3E�C
c
CdJ�N��SE�T
o
F�JO��AE�I
c
K�J8O��*A�Q
(�JLO���A�C
B�E�M�n
J,�J�O���A�I
M�����v
CK�Q��/A�C
,8K�Q��E�C
B�N�����
A,hK�T��fA�C
P�����&
A,�K�X���E�C
B�E�J�H��
F(�K�Y���E�C
B�J�H��
H,�KXZ��E�C
B�E�E�E�M��
I($LH[��E�C
B�J�H��
F,PL<\��FE�C
B�E�E�J�H��
B,�L\]��FE�C
B�G��E�H�
B,�L|^��^E�C
D��I�L�K�
D,�L�_��FE�C
B�E�J�H��
C0M�`��vE�C
B�E�E�J�H�"
H(DMb��gE�C
D��M��
G,pM\c���E�C
D��E�J�H�x
E �M�d��E�J
E��
D0�M�e���E�C
B�N��H�?
A^
J,�MTg���A�C
B�J�����
E,(N�i��FE�C
B�E�E�H��
H4XN�k��VE�C
H����H��
Fx
H<�N�m���E�C
F���E�D�P
I�
I`
H(�N\p���E�C
B�J�H�y
K,�N�t��
E�C
Y�����o
H,O��|�6������<LO�~���E�F
B�G��F���
I�
Gy
O,�O0���5E�C
i�����=
B$�O@����E�E
G��^
A,�O�����E�C
i������
E$P(����E�E
G��u
J<P����=E�G
i
C \P��eE�C
A�V
A,�P,���=E�C
B�G��E�D��
K,�P<����E�C
D��G��D��
D$�P����E�C
B�H�g
AQ���fE�C
],(QT����E�O
D��L���
E,XQ�����A�F
B�G��E�H��
B(�Qd���E�C
M������
D,�QH����A�C
B�G��E�D�h
A$�Q����^E�C
G��
B(Rక��E�C
K�����
A,8Rt���E�C
\������
J,hRdʕ��E�C
H����D��
D�Rq�|�������0�Rѕ��E�G
B�E�E�E�D��
G �R���E�C
t
DS\�LE�C
m
A,0S���E�C
B�I�E�D�q
C `S<��E�C
A�J
E,�S���E�C
D��E�E�S�]
J,�S8�~A�F
B�J�G��K�-
F(�S��E�C
M�����K
H,Tl�DE�C
D��H���V
F,@T���E�C
B�Q����U
H pT<����E�R
n
A,�T�����E�C
F���M��C
B,�Th���VE�O
H����D�`
H �T�����E�F
�
D Ud���E�F
�
D(<U0��!A�C
Y������
E(hU4���A�C
Y������
A$�U���E�C
I���e
J�U���JE�C
|
A,�U���tA�C
D��F�E�G�.
H V0���E�E
A�x
A0V���<E�C
c
L$PV����E�H
G��Q
K,xV$	��zE�C
D��E�F��
G,�Vt
���A�Q
M�����4
A�V���?E�C
n
D �V��E�C
E�x
K$W����E�J
C��j
A$DWX
��ZE�C
l
LP
E,lW�
���E�E
H����D��
D �W0���E�H
A��
F�W��6E�C
c
F�W,���E�C
s
E X���ME�C
A�~
A($X���;E�C
D��E�D�
D(PX���OE�C
Y�����x
G,|X��.E�C
H����D�H
D �X���E�C
E�o
A �X|��YE�C
K
A �X���aE�F
P
A Y��nE�J
A�X
A <YP��gE�J
A�Q
A(`Y����E�C
M�����}
F,�YP��BE�C
H����D�N
F �Yp��iE�C
A�H
G �Y����E�C
A�Y
F$Z(��iE�C
I����
C,Zp��:E�C
c
J$LZ���tE�J
u
LP
O$tZ����E�C
E���P
C$�Z����E�P
f
UP
T$�Z(���E�C
I���v
I0�Z���E�C
B�E�D�X
E
E( [����A�C
G�����
A,L[ ��+A�C
P�����,
H,|[#���E�C
F���F��:
B,�[p$���E�C
F���M���
C(�[�)���E�C
M������
A$\d*��zE�C
I���c
A 0\�*���E�C
v
B,T\H+���E�C
t
\P
XP
V �\�+���E�F
�
B�\t�|�
�0�\,-���E�C
B�E�E�E�D�u
N �\�/���E�H
A�F
D]D0��GE�C
y
A$8]t0��|E�C
B�K�V
E(`]�0���E�C
K����m
H�]@1��aE�C
t
A(�]�1���E�C
D��D�a
G$�]43���E�C
E���D
G^�3��5E�C
c
E$ ^�3���E�C
B�D�^
D$H^D4��{E�F
J
KP
F$p^�4��{E�F
J
KP
F$�^�4���E�C
B�H�h
E �^\5���E�C
A�m
J,�^�5���A�C
B�L�E�E�K��
B$_h8��'A�J
B�H�y
B0<_p9���E�C
B�E�J�L�D�
K,p_>���A�C
B�I�L����
G,�_�A���E�G
P������
E,�_\G���E�C
F���E�D�
I `T��jE�C
A�~
I$$`XT��YE�C
B�O�
HL`�U��6E�C
c
Fl`�U��5E�C
c
E$�`�U���E�C
B�D�^
D0�`(V��*E�C
B�E�J�E�K�
E$�`$X��{E�F
J
KP
F$a|X��{E�F
J
KP
F$8a�X���E�C
B�H�h
E$`a<Y��E�G
I����
C,�a4Z��E�C
B�G��F���
E$�a_��YE�C
B�O�
H(�a�`��~E�C
B�G��M��
G,b@b��XA�O
D��]���*
E<bpd��5E�C
c
E\b�d���E�C
x
A |be��E�C
t
A�bf���E�C
x
A �b�f���E�C
H
A �b(g��rE�C
E��
F$c�h��E�C
G���
E 0c|j��XE�C
E��
I Tc�k��TE�C
E��
I xc�l���E�C
E��
J(�cpn��$E�E
D��H��
E,�cto��E�C
M������
H,�cdq��=A�C
F���M���
C,(dtr���A�K
P������
A,Xd$t��3E�C
H����E��
G,�d4w���E�C
D��G��K��
G�d�z��QE�V
n
C�d{��QE�V
n
C�dD{��8A�O
,eh{���E�C
M�����|
G,De���E�J
P������
Cte����JE�O
n
C(�e(����E�C
A�|
Kr
N�e����NE�C
u
L �e,���aE�C
A�R
A fx���dE�C
A�U
A(fĄ��1E�C
c
AHf䄖�1E�C
c
Ahf���3E�C
c
C�f$���<E�C
m
B�fD���=E�C
n
B$�fd����E�F
B�I�T
F$�f̅��E�C
C���
F g��OE�C
A�
B<g�=E�C
n
B$\g���&E�C
C���
G�g���1E�C
c
A$�g8���~E�C
[
EP
A$�g�����E�I
`
BP
A$�g����VE�C
q
GP
A$h0���wE�H
B�I�Y
A$Dh�����E�C
G��k
A lh���E�C
�
A �h|����E�C
�
A�h(���TE�C
z
F�hh���TE�C
|
D�h����3E�C
e
Aiȋ��3E�C
e
A4i苖�3E�C
e
ATi���3E�C
e
Ati(���3E�C
e
A�iH���4E�C
f
A�ih���3E�C
c
C�i����\E�E
n
H �iȌ���A�C
H��
A j����hE�C
E�U
A,<jЍ��DA�C
B�E�E�J���
Dlj�3E�C
e
A �j����E�C
h
H(�j�����E�C
D��H�t
E,�j���KE�C
D��L���

K,k0���KE�C
D��L���

K(<kP���/E�F
I������
J(hkT���E�F
I������
J,�kH���KE�C
D��L���

K,�kh���KE�C
D��L���

K,�k����KE�C
D��L���

K,$l�����E�C
B�J�����
G,Tl8����E�C
B�J�����
G,�l����E�C
B�J�����
G,�lXŖ��E�C
B�J�����
G,�l�Ȗ��E�C
B�J�����
G,mx̖��E�C
B�J�����
G,Dm��E�C
B�J�����
G,tm�Ӗ��E�C
D��L����
I$�mږ��E�R
N
K\
E,�m�ږ��E�R
l
Mu
K\
E �m`ۖ��E�C
H��
A, n�ۖ�KE�C
D��L���

K,Pn�KE�C
D��L���

K,�n,�KE�C
D��L���

K,�nL�KE�C
D��L���

K,�nl�KE�C
D��L���

K,o�����E�C
D��L����
I(@o��>E�C
�
CT
Llo ��RE�L
{
A�o`��VE�P
{
A�o���WE�P
|
A(�o���E�C
M������
A(�o���	E�C
D��K���
E($p����E�C
K�����
H$Ppl��+E�C
B�H�
A(xpt��
E�C
M������
G(�pX	���E�C
M������
A,�p�	���E�C
B�D�[
G]
K,q�
���E�C
D��L���P
H(0q���E�C
D��L�n
A,\q���2E�C
M�����q
J,�q����A�C
B�L�G��H��
A,�q`��-A�C
H����K��
G,�q`���A�C
F���E�K��
A,r��JA�C
B�G��E�I�a
D,Lr0���A�C
I������
G,|r���gA�C
P�����M
A,�r�!��rA�C
B�M����j
C4�r09���A�F
F���J��g
J�
C,s�;���E�C
B�I���H�r
C,Ds=���E�O
B�Q�����
E,ts�E��(E�C
H����D��
G,�s�P���E�C
B�E�H���
D �s8R��^E�C
P
A(�stR��E�H
D��L�H��
A,$tHS��~A�C
B�N����2
J Tt�T��FE�C
E�s
A xt�T��uE�C
a
G�t U��CE�C
k
K�tPU��JE�C
s
J�t�U��:E�C
c
J�t�U��;E�C
c
K u�U���E�F
�
A(@u\V��uE�C
K�����
J(lu�W���E�C
D��D�k
E$�u4X���E�C
E����
E�u�X��=E�E
m
A�u�X��AE�G
n
B$vY��iE�C
B�F�O
E((vdY���E�C
B�I�D�c
E,Tv�Y���E�C
B�G��D�>
E$�v([���E�C
B�H�j
E,�v�[���E�C
B�I�I�E�H��
A,�v\���E�C
B�I�I�E�H��
A,w�\���E�C
F���F��p
D$<wp^��kE�C
B�H�O
E$dw�^��_E�C
B�H�G
A�w�^��JE�C
{
B,�w _��_E�C
D��I�E�H��
G(�wPb��E�C
G�����
Ex4c��oE�C
y
G((x�c���E�C
G�����
F,TxHd���E�C
B�E�J�D�g
E �x�d��OE�H
A�w
E,�x�d���E�C
B�G��E�D��
K0�x�g���E�C
M�����e
F�
H y0i��vE�L
E�Z
A0y�i��DE�C
v
A(Py�i��#E�C
D��E�G��
D|y�j��5E�C
c
E �y�j���E�C
�
A �y|k��yE�E
c
G�y�k��5E�C
c
Ez�k��9E�C
c
I,$zl���E�C
D��L����
E(Tz�n��9A�C
D��F���
H(�z�p��4A�C
W�����
H(�z�q���A�C
M������
H(�z4s���A�C
M������
G,{�t��NE�C
h�����F
A4{��|�
������T{����5E�C
c
E(t{����pE�C
B�E�D�S
E,�{샗��A�C
\�����-
C�{`�|�
�������{\���8E�C
j
A||���3E�C
c
C0|����3E�C
e
AP|����3E�C
e
Ap|܅��3E�C
e
A�|����3E�C
e
A�|���3E�C
e
A�|<���6E�C
h
A�|\���3E�C
c
C}|���FE�C
x
A 0}����|E�C
A�m
A T}����A�C
A��
H(x}�����E�C
D��F���
A�}����ME�X
j
A�}����ME�X
j
A�}舗�ME�X
j
A~���ME�X
j
A$~H���ME�X
j
A D~x���SE�C
A�@
E,h~����@E�F
D��H�F��
E(�~Ċ��E�E
F���E��
I$�~����/E�C
B�D��
I,�~�����E�C
H����H��
C`���<E�C
l
C <����QE�C
A
C(`�����E�C
F���D��
A,�0���%E�C
H����D��
A(�0���A�C
F���H�Q
E$�$����E�C
E���}
F,�̒���A�C
D��E�E�D��
G,@�|����A�C
\�����W
Ap�,���TE�C
|
D$��l����A�H
B�K��
E,��D���yA�C
F���F�K�?
F,������A�C
B�I���D�
G,�d����A�C
P�����i
A,H�Ĥ���A�S
D��O���+
F$x�d���]A�C
C���
F(������`E�C
K����4
I0́Э��	A�C
B�E�F�H�K��
F,������A�C
D��F�E�N�Y
F,0�����E�C
I������
A0`��—��A�C
B�E�E�E�D��
D$���ė�A�C
E����
E$���ŗ��A�G
C���
J$��Ɨ�A�C
C���
B$��Ǘ�[E�C
I����
J 4��ȗ��E�C
E��
A$X��ɗ�
E�C
C���
E(��lʗ��A�G
I������
B(���ϗ��A�C
M������
H,؃tҗ��A�G
F���J��|
L,�֗�A�G
B�N�����
D(8�ڗ�fA�C
M������
A0d�Hޗ��A�C
K�����
Kb
N(�����A�C
I���&
E,Ą�vA�C
M�����.
A(�h�qE�C
I���
H, ���IE�C
B�G��E�D�!
E,P���
 A�C
h������
H ������E�C
u
E ��(��E�K
�
L$ȅ��+E�C
B�M��
E���5E�C
c
E,�<���E�F
B�G��M���
F0@����EE�C
B�G�J�E�H��
H,t�����E�C
B�F��
F_
E$������E�K
C��n
G,̆���E�C
B�E�Q����
F$�����VE�C
B�D�c
G $�����E�M
A�
N,H�����E�H
D��Q�L�D��
F(x��%���E�H
G�����
A(��H&��(E�C
N�����
D,ЇL(��~E�C
B�K�x
Cd
E��(��>E�C
c
N, ��(��jE�C
F���F��^
FP��,��;E�C
m
A(p�-���E�C
A�f
Id
E(���-���E�C
E�X
KT
A(ȈD.���E�C
G����
F$�0��ME�H
G��
D �01���E�C
E�Z
I@��1��:E�C
A�\��1��lE�C
A�$x�42��eE�C
B�F�K
E$��|2��CE�K
J���
H,ȉ�3��*E�C
D��E�E�D��
B4���6���E�C
D��E�E�D�q
Es
E$0�<8���E�F
B�I��
C$X�9���E�F
B�I��
C(���9��mE�C
B�I�D�L
E,��:���E�C
B�E�I�E�D�Y
E$܊p:��vE�C
B�H�Z
E$��:��qE�C
B�H�U
E,� ;��1E�C
c
A,L�@;���E�C
B�E�I�D��
I |��;��tE�E
A�_
E��<<��HE�C
o
L ��l<��^E�H
K
A,��<���E�C
G���
HW
A,�8=���E�C
P�����#
ED��>��=E�C
o
A$d��>���E�Z
C���
A ���?���E�W
M�p
G(��L@���E�Z
I��
D[
M(܌A��:E�Z
D��L��
C �$B��cE�O
E�D
A ,�pB��,A�M

A,P�|C��\A�C
D��L����
F,���D��`E�C
B�E�E�K��
C,���E���E�C
P������
A(�lH���E�C
M�����~
E,��H���E�C
B�E�H���c
A(<�@K���E�C
G�����
F(h��K���E�C
G�����
F(��HL���E�C
B�E�K�o
A(���L���E�C
B�E�K�o
A,�M��#E�H
B�E�I�K���
A(�N��lE�C
B�E�D�S
AH�TN��RE�M
z
A,h��N���E�C
B�E�G��L��
A��dO��BE�C
c
R0���O���E�H
B�J��I�D��
D�1P��LE�C
C�]P��+E�C
",�hQ��gE�C
^L��Q��DE�C
{l��Q��+E�C
b���Q���E�C
����R���E�C
�̐ S��E�C
�T��4E�C
k�3T���E�C
�,��T��_A�C
ZL�U��oA�C
j l�`V���A�C
H����Y��%E�C
\��"Y��>E�C
uБ@Y��;E�C
r�[Y��E�C
L�PY��%E�C
\0�UY��>E�C
uP�sY��;E�C
rp��Y��E�C
L���Y��%E�C
\���Y��>E�C
u�Y��;E�C
r��Y��E�C
L��Y��%E�C
\0��Y��>E�C
uP��Y��;E�C
rp��Y��E�C
L���Y��%E�C
\���Y��>E�C
uГZ��;E�C
r�'Z��E�C
L�Z��%E�C
\0�!Z��>E�C
uP�?Z��;E�C
rp�ZZ��E�C
L��OZ�� E�C
��O[��|E�C
s�[���E�C
��\��DE�C
{ �8\��tE�C
E�f4��]���E�C
�T�^��E�C
M t�^��7E�C
E�)��'_���E�C
����_���E�C
�ؕV`���E�C
����`��.E�C
e�a��.E�C
e8�a��E�C
X�b���E�C
�x��b���E�C
���Ec���E�C
����c��.E�C
eؖ�c��.E�C
e��d���E�C
���d���E�C
�8�:e��wE�C
nX��f���E�C
�x�&g���E�C
����g��HE�C
���g��BE�C
yؗh��BE�C
y��2h��1E�C
h�Ch��)E�C
`8�Lh��nE�C
eX��h��E�C
Vx��h��nE�C
e���h��E�C
V���h��PE�C
Gؘi��oE�C
f��ei��AE�C
8��k���E�C
�8�o���E�C
�X��o���E�C
�x�]p��AE�C
x ��~p��iE�C
`���p��6E�C
mܙ�p���E�C
����q��3E�C
j��q���A�C
�<�cr��A�C
R\�Zr��#A�C
^|�]r��A�C
U��Wr���A�C
���s��GA�C
Bܚ8s���A�C
����s��A�C
Z��s��A�C
I<��s��E�C
S\��s��XE�C
O|�t��2E�C
i��+t���E�C
����t��9E�C
pܛ�t��>E�C
u���t���E�C
���u��ZE�C
Q<��u��)E�C
`\��u��2E�C
i|��u��E�C
V ���u��7E�C
E�)���v��]E�C
T�&y���E�C
~��|��E�C
L ��|��JE�C
A@��|��,E�C
c`��|��>E�C
u���|���E�C
���P}��,E�C
c ��\}���E�C
E����}��>E�C
u�
~��KE�C
B $�5~��E�C
E�� H����E�C
E�� l������E�C
E����X����A�C
���	���A�C
R���#A�C
^����A�C
U������A�C
�0�����GA�C
BP�ބ���A�C
�p�����A�C
Z������`E�C
W��݅��tE�C
kП1���/E�C
f�@���-E�C
d�M����E�C
�0�̆��E�C
PP�ņ���E�C
�p�����)E�C
`������6E�C
m������#E�C
Z����(E�C
_�����"A�C
]�����HA�C
C0�އ��SA�C
NP����A�C
Mp����A�C
M �������E�C
E��������CE�C
zԡֈ��E�C
V�Ո���E�C
��y���SE�C
J4�����HE�C
T�ԉ���E�C
� t�a���?E�C
E�1��|����E�C
���挘�JE�C
Aآ���5E�C
l��%���=E�C
t�B���9E�C
p8�[���/E�C
& X�j���E�C
E�|�T����E�C
��������E�C
��������E�C
�ܣG���E�C
	��9����E�C
��Օ��}E�C
t<�2���pE�C
g\�����0E�C
g|������E�C
������eE�C
\��[���0E�C
gܤk���eE�C
\������fE�C
]�����E�C
P<��E�C
P\�藘�E�C
M|�ޗ���E�C
�������UE�C
L������UE�C
LܥꙘ�"A�C
]��왘�AA�C
|�
���.A�C
i<�����A�C
�\�ۚ��)A�C
d|�䚘�'A�C
b��뚘�OA�C
J�����A�C
Vܦ���A�C
R�����#A�C
^����A�C
T<����HA�C
C\�0���SA�C
N|�c���KE�C
B�������E�C
���^���dE�C
[ܧ����kE�C
b��흘�4E�C
k����3E�C
j<����VE�C
M\�J����E�C
z|�����wE�C
n�����XE�C
O��<����E�C
�ܨ�����E�C
������TE�C
K�D���RE�C
I<�v���RE�C
I\�����*E�C
a|������E�C
���P���<E�C
s��l����E�C
�ܩ桘�qE�C
h��7����E�C
��㣘��E�C
z<�F���IE�C
@\�o���7E�C
n|�����*E�C
a�������E�C
� ��<����E�C
E��������E�C
��1���2E�C
i �C���>E�C
u@�a���1E�C
(`�r����E�C
������XE�C
O��G���SE�C
J��z���yE�C
p�ӭ���E�C
��C����E�C
� �����FE�C
}@�$���lE�C
c`�p���DE�C
{������uE�C
l��鯘�SE�C
J������A�C
��ݰ���A�C
�������A�C
� �H���A�C
R@�?���#A�C
^`�B���A�C
U��<����A�C
�������GA�C
B������A�C
��ݳ��A�C
Z �ܳ��XA�C
A�R$����jE�C
aD�Z���'E�C
^ d�a����E�C
E����鴘��E�C
���{���#E�C
ZȮ~���{E�C
r�ٵ��)A�C
d�ⵘ�!E�C
X(�㵘�XE�C
OH����rE�C
ih�m���oE�C
f�������E�C
���U���9E�C
pȯn���=E�C
t������E�C
��j����E�C
�(�໘�'E�C
^H�绘�E�C
Vh�滘�~E�C
u��DȘ�#E�C
Z��GȘ�-E�C
dȰTȘ��E�C
���Ș�GE�C
~��Ș�E�C
V(��Ș��E�C
�H��ɘ�0E�C
gh��ɘ��E�C
~ ��$ʘ�0E�C
g ��0ʘ��A�\�_
AAб�ʘ��AAG�P�0˘��B�B�A �A(�G� L�"P
(D ABBN^
(A ABBD@�l͘�+ T��͘��H e
CT
E<x���E�A�D }
DADF
DAEbDA��TΘ�# ̲pΘ�FY�_
�HD�8����F�I�D �A(�D@�
(A ABBA8,�`Ϙ��F�B�A �A(�D0�
(F ABBHh��Ϙ�5K�$
A��ј�H��ј�1B�B�L �B(�A0�A8�Dp�
8A0A(B BBBA �Ә��A�\�_
AA�pӘ��AAG�L(�Ԙ��F�E�E �E(�A0��
(A BBBDM
(A BBBALx��Ԙ��B�B�B �B(�A0�D8�J��
8A0A(B BBBF(ȴ$֘�_F�D�A �PAB\�X֘�	F�B�B �B(�A0�A8�D@�
8I0I(B BBBLv8A0A(B BBBHT�ט��F�E�E �B(�D0�D8�F`�
8A0A(B BBBGH��Lؘ��F�B�E �L(�D0�A8�DP�
8G0A(B BBBL`��٘��F�B�B �E(�D0�D8�DP�
8F0A(B BBBH�
8A0A(B BBBFHP�,ۘ�mF�B�A �A(�D0~
(F ABBID(C ABB��Pۘ�JH}���ۘ��K��
Aжܘ�TL�C�`ܘ��\ܘ�(�Xܘ��E�A�D0�
AAF@�,ޘ�T�(ޘ�LHh
HSLt�Xޘ��F�B�E �D(�A0�x
(A BBBG{
(A EBIL`ķ�ޘ��B�B�A �A(�G0\
(A ABBA
(C HGNFj
(J FBBJ (�t��A�\�_
AAL����AAG�Hh�t�CB�B�E �E(�A0�A8�G`
8A0A(B BBBM��x��t{
ALиL��
B�B�B �B(�D0�D8�J�q
8A0A(B BBBK ���"EAD <����F�A�D �J�H`����F�B�B �B(�D0�A8�GPX
8F0A(B BBBA\��@��F�E�B �B(�D0�D8�K�
8A0A(B BBBG?	�D�M�B������ �����7L4����R�E�D �D(�G0s
(A ABBAs(A ABBA����P��8���R�E�E �D(�D0�r
(A BBBCG(A BBBA����� غ����A�`�_
AA�����AAG�D�����F�B�B �A(�C0�J��
0A(A BBBJ(`����E�A�G��
AAD�����!E�M
FD�����tHPf
A ȻD���A�\�_
AA�����AAG�8�D	���B�I�D �A(�Q0n
(A ABBA D��	��XE�{
AF
A(h��	���E�D�L �
AAA���
��.A�C
i���
��.A�C
iԼ�
��_A�C
Z���oA�C
j�W���A�C
�4�
��<E�C
sT�6
��?E�C
vt�U
��0E�C
g��e
��E�C
��X��`Ƚ���ܽ���������8���4��,�0��E�PH�4��S\����p�|��hA�E
JW �����|E�[0S
CA ��(���E�[P�
CA0ؾ����F�L�M �D@y
 AABHD�P���B�H�E �D(�D0�U8H@NHNPN0m(A BBB4T����\B�A�D �G�

 CABB �����wE�U0T
CA ��,���E�U@c
CA Կ����E�UPd
CA ����wE�U0T
CA �`���E�UPd
CA @�����E�UPp
CA d�H���E�UPd
CA �����mE�U0J
CA4����YB�A�D �A
ABEEAB`�(���F�B�B �E(�D0�C8�DPC
8A0A(B BBBIG8A0A(B BBBHH�����B�E�E �H(�D0�D8�DPw
8J0A(B BBBFH������B�B�B �J(�A0�A8�D@�
8D0A(B BBBI����cH }
K�����#���. $�(���E�T��
CA4H�����F�L�G �G�m
 AABG,��<���A�F�G�
AAE(������E�R�D��
AAA ��`���E�dPa
CA�����A��
E@ �L���B�D�A �m
ABIT
ABQOADLd�����B�B�D �A(�D0K
(D ABBGt
(D ABBAd������B�E�B �B(�A0�A8�D`H
8F0A(B BBBH
8A0A(B BBBA�0!��"HY 4�H!���E�R��
CA(X�"��%B�A�A �AB��#��DK8�� #��KF�J�D ��
HBL|
ABA,��4$���B�A�A ��
ABA�%��8�%���F�B�A �D(�I��
(A ABBA`X��%���B�B�B �B(�A0�A8�G� L�@I�@f�@I�@x�@A�@�
8C0A(B BBBD0��P'��B�K�D �G��
 DABCL��,(��oB�B�B �B(�A0�A8�G�*
8C0A(B BBBI8@�L*���E�P�U���G�O�C�b
AAH0|��+�� F�O�R �G��
 CABH(���,��0E�O�X��
CAK<���-��^B�B�A �A(�G�H
(D ABBBH�1���B�B�A �A(�D0_
(D ABBFD
(C DBBI(h�D1��YB�D�D �X
ABK\��x1���B�N�A �A(�D0T
(C ABBFu
(F ABBHK
(E ABBK0���1��wA�M�H X
DAE|AA4(�42��fA�D�G �
AAD�
JFLd`�l4��=B�B�B �B(�A0�A8�D�e
8A0A(B BBBCD
8C0A(B BBBH��D7��Dj
BH��88���B�B�B �B(�A0�D8�Q`|
8C0A(B BBBJD0��;���B�B�B �A(�A0�G� I� �
0C(A BBBIDx��<��kB�B�B �A(�A0�G� L�#�
0C(A BBBE<���=���F�B�B �A(�A0�E
(A BBBH �\>��<A�D�m
AE8$�x?���B�B�A �D(�G��
(D ABBI8`�@��B�B�A �A(�G�~
(D ABBD��A���DV
FX��tA���B�F�B �B(�A0�D8�Gp,xQ�exAps
8A0A(B BBBH@�C��B�A�A �G� I� s� H� g� t
 AABB X��C���F�t
�F@�H|�PD���B�E�B �E(�A0�A8�Dp
8C0A(B BBBK(��F��hB�H�A �d
AFJH��HF��TB�B�B �B(�A0�D8�G��
8D0A(B BBBG\@�\G���B�E�B �E(�D0�C8�Gp�xL�T�C�Op.
8C0A(B BBBI0���J��]B�I�C �G��
 CABCL��L���B�B�A �D(�D0=
(C ABBF{
(F ABBAH$�xM���B�B�A �A(�D0z
(D ABBCD
(D DBBHHp��M��pB�B�D �D(�F0}
(D ABBHD(F ABB@�� N���K�B�A �D(�L0N
(A ABBFX����d�|N���B�B�B �H(�A0�D8�D��
8A0A(B BBBA
8F0A(B BBBAh��x|�
�������<���Q��MB�F�D �A(�J�j
(D ABBF4���S��[E�F�D `
AAGT
AAB4��S��[E�F�D `
AAGT
AAB8�T��L�T��
`��S��
t��S�� ���S��aJ�@
FP�(��@T��gF�D�D �UAB8���T���B�D�F �@
ABAa
ABD<�8U���B�B�E �D(�D0��
(A BBBFT��U��Lh��U���F�E�B �B(�A0�A8�G��
8A0A(B BBBB��D^����@^��3^TD��h^���F�G�B �D(�D0�D�Q
0C(A BBBJ,� `��@�`��-SQX�4`��PE�`
K_(x�d`���b�H�A �d
AFJ8���`���B�B�A �A(�D0

(D ABBHx��Lb���M�B�E �E(�H0�D8�G@8HePHHA@P
8A0A(B BBBDk
8F0A(B BBBF��������\�pd��
B�B�B �B(�A0�A8�J�!
8A0A(B BBBA��F�`�A�r�F�s�D��
�U�Hg�R�Y�H���m���B�B�B �B(�A0�A8�G��
8C0A(B BBBFH4��p���B�E�B �B(�D0�D8�IPt
8A0A(B BBBFl��q���B�B�B �B(�D0�D8�I�h�G�\�A�~
8A0A(B BBBC��P�U�A�H��,s��dF�B�B �B(�D0�D8�GPY
8C0A(B BBBH<�Pu��QE�KX��u��!J�O�pt��u���F�E�B �B(�A0�D8�GpxT�D�B�Spa
8C0A(B BBBAD8F0A(B BBBl��$w���B�B�B �E(�A0�D8�O� �� M� T� A� ^
8A0A(B BBBKY� F� X� A� X�tz��l�pz��H��|z��9F�B�B �B(�K0�A8�G��
8C0A(B BBBA@��p{��6F�B�B �A(�D0�G�O
0C(A BBBAL�l|���F�D�A �]
ABEN
ABGZ
ABK]
ABA0`��|��IE�D�G l
CAAAAA���|�����|��X���|��O�B�A �A(�G0�
(D� A�B�B�ET
(A ABBFP��������&TQ0����D����X����l����,WT<������N�A�G n
AAJ[FAA��F ����h�����a(�����uF�F�D �aAB`�T���?F�B�B �B(�A0�A8�G� I� Y� B� `� A� @
8D0A(B BBBI(l�0����A�A�D P
CAF��������ap��<����F�B�B �B(�A0�A8�G� I� m� B� `� A� v� B� `� A� D
8D0A(B BBBH$�����8�����L�����	`�|���	t�x���1\T������	������	������	������	L�������W�M�D �D(�G0@
(A ABBG`����F0����,��=HP
AH����\����P{Tt�H�����D���3^T��l�����h���3^T������������0[T�����������Fd �܆��|F�E�E �E(�A0�A8�G@Y
8A0A(B BBBGs
8A0A(B BBBK,���wF�A�A ��
ABI(��D����F�A�A �h
ABA������#��Ԋ��#��# ����#4�(���rXH�����%F�B�B �E(�A0�C8�G�\�K�Z�H
8D0A(B BBBH(��h����E�A�D t
AAA��܍��EpT4�����lE�A�D t
DAEW
DAD@ �L����B�A�A �G� I� s� I� ^� M
 AABAdd�莙��B�B�B �B(�A0�D8�G��
8D0A(B BBBA�
8A0N(B BBBM0�� ���`F�A�A �G��
 CABBP�L���GF�A�A �F
ABGN
ABGZ
ABC{
ABA`T�H����F�B�B �B(�A0�A8�G� I� �� G� Z� A� Z
8C0A(B BBBH4������MF�D�D �P
ABGaAB`�������F�B�B �B(�A0�A8�G� I� �� G� ^� A� �
8D0A(B BBBA4T����ZF�D�D �P
ABGnAB��0�����,���>]T��T�����P���>]T��x�����t���B]T�����$�����>]T<�Н��P�̝��>]Th��H|��!F�B�B �B(�A0�A8�DP�
8D0A(B BBBI��Ԡ����Р����̠��zH}
K�0��� �<���
4�8���H�4���>]T(`�\����E�D j
FGw
CA�������MTO��D����M\gp8����F�E�D �A(�D0�
(D ABBG�x����8B�H�E �B(�A0�A8�J��
8A0A(B BBBAd�F�k�A�$�A�g�A���E�Z�B�~�D�C�H�S���A�F�H�N�W�A�Q�B�]�X�T�A�	�P�s�E�K�\�F�A��C�K�A���C�c�B��(d|�
�������4<��ڙ��E�A�D N
AAFc
AAKt�hۙ�4��dۙ��F�A�A �z
ABKd
ABI\���ۙ��B�B�B �B(�A0�A8�DPo
8F0A(B BBBDD8C0A(B BBB �ܙ�WH_
IT
A @�\ܙ�9E�T
GO
Ad�xܙ�hH g
A���ܙ�	<���ܙ��E�A�D I
CAIO
CAENCA��ݙ���ݙ�	8��ݙ��F�B�A �D(�D0I
(D ABBE8��ݙ�"HY\P��ݙ�"F�B�A �A(�D0e
(C ABBEX
(C ABBHO
(C ABBA4��|ޙ�~E�D�D a
CAFq
AAAL���ޙ�lF�B�B �B(�D0�C8�J�s
8A0A(B BBBF8����L���|F�F�B �B(�D0�A8�J�i�D�L�A�D�K�^�B��
8D0A(B BBBJS�G�\�A���G�O�B�J�G�\�A�0�����F�L�D �G`
 AABJ$�X�[H@M
AL@����F�F�D �D(�J���I�a�A��
(A ABBH0�����F�O�D �D@�
 AABG4�����E�I�D T
AAAN
AAGL��0�ZF�F�B �B(�A0�D8�G��
8D0A(B BBBD0L�@���RF�O�D �Dp�
 AABJP��l����F�B�B �B(�A0�A8�G� L�#g
8D0A(B BBBK8����^F�M�D �D(�G��
(D ABBH�����(F�B�B �B(�A0�A8�G� L�@L�F�
8D0A(B BBBA�FA�Gh�FA�F��FC�GL�FA�Fc�FK�Gx�FB�F��FX�GM�FA�F��FF�GO�FB�F��FD�G{�FB�FW�FX�GM�FA�F8��p��{F�M�A �D(�G��
(C ABBB����hHPZ
AX4�	��ZF�E�E �B(�D0�D8�J���J�P�A�p
8D0A(B BBBG8����8F�L�A �D(�DP\
(C ABBAL�����F�F�E �E(�D0�A8�G�>
8D0A(B BBBC\����OF�B�A �D(�G0u
(A ABBA�
(A ABBGR
(A ABBH|����@��|��DF�B�B �A(�D0�G��
0D(A BBBFH������F�H�I �B(�D0�D8�D@R
8C0A(B BBBE �,��4�(��	H�$��\� ��p�,����8����D��K�+
J��4��K�+
J@��$���F�A�G �G��
 AABGZ
 FABM<�p��tF�F�A �D(�G�k
(D ABBD4\����[E�F�D `
AAGT
AAB<������F�F�A �D(�J��
(D ABBH ��8���E�D V
DE0�����/F�A�A �D0�
 AABK(,�����E�A�D0n
AAF<X�T���O�A�A �f
�A�B�FQABD��������H������F�D�B �D(�A0�|
(D BBBIF(A EBH��$��	� ��JH]
A(�T��VHi
AD����VHb
ET
A4d����}F�A�A �A
ABDiAB8�� ��;F�B�A �A(�D@q
(D ABBHH��$ ���F�E�B �I(�D0�D8�D`�
8C0A(B BBBGH$��!��F�B�E �J(�D0�A8�G�|
8C0A(B BBBE(p��"���A�H�D@s
CAD(�� #��{A�A�D L
CAJP��t#��B�F�E �D(�D0�L���W�L�`
0D(A BBBF\� '���B�B�B �B(�A0�A8�G���]�O�A��
8C0A(B BBBC�|��.��'2B�B�B �B(�A0�A8�G�z
8C0A(B BBBI$�L�f�A���|�U�B���b�R�B�p�C�~�A�P
�C�B�
�C�N�H�K�J�E�Q�B�z�[�F�A�S�M�V�B���E�[�B�x��_��	$���_��^ MM U(J0U(A \���`��yF�E�J �J(�D0�P
(A BBBFN
(A BBBKD(G EBB\��`��yF�E�J �J(�D0�P
(A BBBFN
(A BBBKD(G EBBXt��`��xF�G�I �D(�D0Q
(C ABBIO
(C ABBIG(G ABB\��a��yF�E�J �J(�D0�P
(A BBBFN
(A BBBKD(G EBBX0�,a��xF�G�I �D(�D0Q
(C ABBIO
(C ABBIG(G ABBH��Pa��pB�B�B �B(�D0�A8�G�j
8D0A(B BBBE4��tg���F�K�D �G�"
 DABK ��h���E�H`�
DA4�xj��HH��j��XF�F�B �B(�A0�D8�D��
8A0A(B BBBJH���l��AF�B�E �B(�A0�A8�D`�
8A0A(B BBBA��n��9J�b�H���n��~F�B�E �B(�A0�A8�DP�
8A0A(B BBBF4H��o���F�B�A �A(�D0�(D ABB,��|p��QM�D�A �tABG���,���p���K�A�D �c�D�B�D�q��B�E�B �E(�D0�A8�Fp�8A0A(B BBB(��q��A�L D��q���A�Q�R
CI$h�4r���A�Q�
CAH���s���F�B�B �E(�D0�A8�FPl
8C0A(B BBBF8�Pt��<F�G�A �A(�G��
(A ABBH�Tu��0[T0�lu���H0o
ILL��u���F�E�E �E(�D0�C8�J��
8C0A(B BBBFH��@y���F�E�E �E(�D0�D8�J��
8A0A(B BBBH������K�r
A������K�s
A �l����K�r
A<����K�s
AX�T����K�r
At�ȃ��|K�k
A��,����K�v
A������~K�m
A����iK�X
A�X���%HIH K�h���+HDB \$�x���+HDB \D�����&HGK Kd�����?K��
A������wK�f
A8�� ����F�L�A �A(�G�^
(C ABBG8�䇚��F�B�A �A(�G��
(C ABBH������K��
A0�l���mH`_
AL������K��
Hh�t���|�������|���iK�X
A��Ѝ���K�3
B8������F�L�A �A(�G�T
(C ABBI$�d����E�G��
AG(0�쒚��E�H�J��
AAA$\������E�G�x
AK���������������������8������F�B�A �A(�G��
(C ABBG8�|����F�L�A �A(�G�\
(C ABBA8L�@����F�B�A �A(�G��
(C ABBG8�����F�L�A �A(�G�\
(C ABBA8������F�B�A �A(�G��
(C ABBG8�����F�L�A �A(�G�\
(C ABBA8<����F�B�A �A(�G��
(C ABBG8x�T����F�L�A �A(�G�\
(C ABBA ������E�X�X
CH ������E�X�X
CH ������E�X�X
CH  ������E�X�X
CH D�����E�X�X
CH8h������F�G�A �A(�G�^
(C ABBDL��H����F�B�B �B(�D0�C8�J��
8D0A(B BBBAH������F�B�B �B(�D0�D8�J��
8C0A(B BBBF@@l����F�N�G �A(�D0�J��
0C(A BBBA8�(����F�L�A �A(�G�L
(C ABBA�ܰ��'K��
AH��0F�B�E �J(�G0�H8�F@[
8A0A(B BBBG(Բ��<ಚ��H`�
DX����l�������������������i����i�\���6(������N��
E_
I`�C�(�����A�N�D �
DAF<������_Xt����l ���z�����f�蹚�:H����]B�B�B �B(�A0�D8�D�a
8D0A(B BBBA�(�����^H༚�HB�B�B �B(�A0�A8�G@y
8C0A(B BBBJ(X佚�nA�C�F x
AAD�(����H�����.B�I�B �B(�A0�A8�G@�
8D0A(B BBBB|�����tB�B�B �B(�D0�A8�DP�
8A0A(B BBBF
8F0A(B BBBA�
8D0A(B BBBFtd�Ś�F�H�B �E(�D0�A8�DP�
8A0A(B BBBFN
8A0A(B BBBHD8C0A(B BBB,� ƚ�{B�O�M �G
ABApƚ�>\Z
A(�ƚ�<�ƚ�	P�ƚ�)d�ƚ�VDQH|�ƚ��B�B�E �E(�H0�H8�GP%
8C0A(B BBBJ��A|�P�������d˚�/ZT|˚�	x˚�GE�X
Cf(4�˚�M��
HW
AK
A `�̚��N�W
�KYG��͚�0E�V
EO�͚�0E�T
GOH�(͚�bF�F�B �B(�A0�A8�D��
8C0A(B BBBALϚ�$HϚ�8DϚ�0L@Ϛ��F�D�A �G0N
 DABI4��Ϛ�sE�C�G y
DACO
CAE\��Ϛ�B�B�B �E(�A0�A8�DP�
8A0A(B BBBAD8F0A(B BBBJ?|�P������8��/Y�P4T���E�A�G �
AAD�
EAFH�pҚ�F�I�B �B(�A0�D8�D@�
8D0A(B BBBF��>|�@������H�$Ԛ��F�B�B �D(�K0��
(A BBBAC(A BBBD	F>|�0�����\d	�Ԛ�B�B�B �B(�A0�A8�D@�
8A0A(B BBBJg8C0A(B BBB�	�=|�@�������	(՚��	4՚�H
@՚�kB�B�B �J(�I0�A8�GP�
8D0A(B BBBBX
dܚ�0E�V
EO8x
tܚ��B�B�A �K(�D@z
(D ABBI�
�ݚ�0E�V
EO�
�ݚ�0E�T
GO�
ޚ�	Hޚ�wF�B�B �B(�D0�H8�D��
8D0A(B BBBF0T8ߚ�UE�D�D l
DABODA0�dߚ�UE�A�D k
DAFODA(��ߚ�oF�D�D �y
ABF(��ߚ�uF�A�A �W
ABF8(��F�D�D �I
ABFN
ABA0P|��F�A�A �G0�
 CABFL���B�B�B �A(�A0�o
(A BBBJP
(A BBBAL����B�E�E �D(�A0�b
(A BBBFP
(A BBBI`$
�B�B�B �B(�A0�D8�DP�
8A0A(B BBBKt
8A0A(B BBBBL�
��F�B�B �A(�A0��
(A BBBLQ
(A BBBHL�
t��F�B�A �A(�D0�
(A ABBKT
(A ABBF(�L< ��F�D�A �A(�D0n
(A ABBLT
(A ABBF������H���.F�B�B �B(�A0�C8�DP�
8D0A(B BBBH��8���F�B�A �A(�D0�
(A ABBAP<�8dH��F�B�A �A(�D0N
(A ABBA<����E�A�D a
NAFC
AAKOFA��9dT�4�@� L�4X�9dT8L���F�A�A �Y
ABDP
ABA4����E�A�D U
AAOT
AAA<�<��F�B�B �A(�A0�;
(D BBBGL���F�B�B �A(�A0��
(A BBBJQ
(A BBBHLP,��F�B�A �A(�D0�
(A ABBJT
(A ABBF<���gF�B�B �D(�A0�'
(D BBBAL����F�B�B �A(�A0��
(A BBBJQ
(A BBBH 0|�QJ�s
�KAG�8T���F�B�I �H(�D`9
(D ABBAL��B�B�E �B(�A0�A8�G��
8D0A(B BBBJ4�|���vE�D�L b
AAGa
CAK4���vE�D�L b
AAGa
CAK8P����F�D�D �i
ABFC
ABJ8�p����F�D�D �z
ABEC
ABJ���
P����F�B�B �B(�A0�A8�G� L�$>
8D0A(B BBBD00<����F�N�P �D�Z
 DABGHd����UF�B�A �D(�D0w
(G ABBL~
(A ABBD<����NF�B�B �D(�D0�o
(D BBBE8����F�B�D �D(�DP�
(C ABBHL,���F�B�B �B(�A0�A8�D��
8C0A(B BBBEH|0���F�B�B �B(�D0�D8�G@T
8A0A(B BBBG`���F�B�B �E(�D0�A8�G@~
8A0A(B BBBEn
8A0A(B BBBHL, ��-F�B�B �B(�D0�A8�G�	
8C0A(B BBBA|61|�<�������@����E�A�D {
AAIu
CAGo
FAA@����bF�D�G �T
ABHD(L0Y(D AAB $����E�S�L
CI8Hd���F�E�E �H(�O�L
(A ABBG ����hE�S0G
CA ����E�G`�
AA0����F�I�H �J��
 AABG(���?B�D�D �oCBH,����B�B�E �J(�I0�A8�G��
8C0A(B BBBI x$���A�G�b
AE����V$�<���A�G��
AJ ��!���E�O��
CA��#��H�#��}F�K�B �B(�D0�A8�J��
8D0A(B BBBE0\�&���F�H�A �F`a
 CABD�l'���E��
I,�(��4E�c
Hi
Gh
Ax
G\�)��WF�F�B �B(�A0�A8�G���a�P�A��
8C0A(B BBBF@/��8E�`
A$\@/��wE�K��
CA��2��AJ�j�H��2���F�B�B �B(�A0�A8�D`
8D0A(B BBBA�05���Hn
JQ�5��bHA
GQ0,6��)B�A�A �G��
 AABG4`�6���E�P�N@q
AAJ�
AAA<��7��WB�B�A �A(�G� L�!�
(A ABBC�,|�
�!���� ��9��E�D0W
CEH:��F�I�J �E(�A0�E8�M`�
8C0A(B BBBA8d�:��`F�B�A �A(�G��
(D ABBH,��=��
E�A�G� I� }
CAI��>��((��>��QF�D�I �q
ABA(,?��wF�D�A �hAB <�?��1J�U
�IAG�`�?��	t�?��	d��?��F�E�B �B(�D0�D8�Gp�
8A0A(B BBBAH
8F0A(B BBBAH�<B���F�E�D �D(�D0t
(A ABBGD(C ABB\<�B���F�E�E �B(�D0�D8�DP�
8A0A(B BBBGD8C0A(B BBB�0C��.�LC��HN8�TC���B�B�B �A(�A0�X
(A BBBI,�D��PI�D�F �xABA���,4E��iB�D�A �W
ABA`dHE��B�E�B �B(�A0�A8�DP�
8A0A(B BBBFL
8D0A(B BBBG��G���G��
A,��H���L�D�G K
AADp��L I��7B�B�B �B(�A0�D8�D�W
8A0A(B BBBFd �J��cD{
A0� LK���B�G�D �D@�
 AABH,� �K��MA�C
H����D��
Gd� �L��-B�B�B �B(�A0�D8�G`F
8A0A(B BBBD�
8F0A(B BBBK$L!�O��cA�D�G NCA8t!P���B�E�B �D(�C0�x
(A BBBA8�!�P��B�G�A �D(�G@�
(D ABBG��!�R��B�B�B �B(�H0�D8�G`�
8K0C(B BBBM�
8J0H(D BBBHl
8F0H(B BBBF:
8F0A(B BBBGH�"X��{B�H�B �E(�D0�A8�Gp
8A0A(B BBBFd�"LY���B�E�B �B(�A0�E8�G��
8A0A(B BBBB\
8M0A(B BBBN88#�]���R�D�C �D
ABHA�A�B�4t#^��kB�A�D �F
ABHKAB|�#P^���B�B�B �B(�A0�A8�DP�
8A0A(B BBBC�
8A0A(B BBBF[
8L0C(B BBBN`,$�b���B�B�B �B(�A0�A8�D`�
8A0A(B BBBDa
8M0A(B BBBI\�$�d��B�E�E �E(�A0�A8�M�{
8C0A(B BBBI��N�F�A�P�$�u��)O�B�D �A(�D0�
(D� A�B�B�ED(A ABBA����LD%�v���F�E�D �A(�G0_
(D ABBA�
(D ABBCD�%�w���F�A�C �h
ABKP
ABEF
ABGP�%px��<F�D�A �F0h
 CABAJ
 ACBHf
 CABD@0&\y���F�I�E �D(�D0�Dp{
0C(A BBBKHt&�{���B�B�D �A(�D0n
(D ABBDR(A ABB$�&�{��OA�D�G yDA$�&$|��]A�D�D JDA'\|��VA�PL,'�|���F�E�J �E(�A0�A8�G��
8D0A(B BBBE|'0��8�'<��MF�B�D �D(�F0�
(D ABBGL�'P����F�B�A �A(�D0J
(D ABBGT
(A AEBAl(�����F�D�E �A(�A0�`
(D BBBEM
(A IBBEF
(A KBBJM(A BBB�(����(����.\Q�(����(����(����(���
)���0)���HE�A�D `
CABSCAP),���4d)8����F�A�C �D��
 DABD�)��)�)����% �)����Hi
GQ
GH�)����EF�B�B �B(�A0�A8�Dp�
8D0A(B BBBG4*����6H*ą��#HZL`*܅��2F�J�J �A(�A0��
(D BBBGj
(D BBBD �*̆��9J�a
�EAG��*膛�	�*䆛�8�*���F�B�A �D(�J@v
(A ABBE88+T����F�E�A �A(�J@�
(A ABBDt+؇��5]WH�+���'b�B�E �B(�A0�D8�G@�
8A0A(B BBBKH�+䈛��B�B�E �A(�A0��
(D BBBAC(D BBBH$,h����B�E�B �A(�A0�
(A BBBAA(C BBBp,����E�P�,����#KT4�,؉��sB�A�D �X
DBDCAEP�, ���L�B�E �A(�A0�p
(A BBBD������C0�����\0-슛�B�B�B �I(�A0�D8�G�k
8A0A(B BBBH��F�Z�D�\�-����4B�B�B �B(�A0�A8�G�y
8A0A(B BBBD#�K�F�A�4�-|����B�B�A �D(�D0�(D ABB<(.$����B�B�E �D(�D0��
(A BBBE(h.����OB�A�D �w
ABG�.ȓ���De
GY
GH�.8����F�F�B �D(�O0��
(D BBBAC(A EBB/����,/�����F�A�D �[
ABG\D/8����*F�G�B �B(�D0�A8�G��
8D0A(B BBBA��K�U�B��/T|�	�������L�/��yF�B�B �B(�A0�A8�D�
8C0A(B BBBAH0�ʛ�#B�B�B �B(�A0�A8�D`�
8A0A(B BBBFH`0�˛�B�E�B �E(�A0�A8�DP�
8D0A(B BBBA4�0p̛�yI�A�D �zABE���H ���8�0�̛��B�O�K �D(�D0}
(G HBBL( 1͛�RB�D�L �xAB(L1@͛�qB�H�N �QAB4x1�͛��B�E�M �G(�G0O(O ABB@�1�͛�6B�M�J �A(�D0�N��
0A(A BBBE�1���G��
A2|ϛ��G��
A,20Л�[A�L$H2tЛ�@A�I�K aDA4p2�Л��B�D�D �\(K0k8J@a AAB4�2�Л��B�B�D �A(�G0�(K ABB$�2|ћ�MA�F�V aIA3�ћ�CH3�ћ��F�B�B �G(�I0�C8�G@H8I0A(B BBB8h3$ӛ��F�B�A �A(�G0r
(A ABBA�3�ԛ�1J�Y�@�3�ԛ�2F�F�B �D(�K0�O��
0A(A BBBAl4�՛�
F�H�B �E(�G0�A8�J�&�Z�]�A�i
8A0A(B BBBHu�Z�P�A�4t4X؛��E�D�I@gHcPKHA@`
AAA\�4�؛��F�E�E �J(�A0�A8�D@c
8A0A(B BBBAL8A0A(B BBB45ٛ�sF�A�A �[
ABAHABLD5Hٛ��F�E�J �E(�A0�M8�J��
8A0A(B BBBDL�5���F�F�B �G(�D0�J8�O��
8A0A(B BBBA@�5H�$F�K�I �D(�A0�O��
0A(A BBBA0(64��F�M�A �O��
 AABA\6���Hp6���B�B�B �B(�D0�A8�Gpm
8A0A(B BBBE$�6���A�j
EO
AI@�6H��B�D�A �}
ABIO
DBKOAD((7���A�D�G C
AAG�T7��%B�O�E �E(�D0�D8�GPgXL`PXBPZ
8A0A(B BBBEDXL`QXAP{
8A0A(B BBBA|XK`NXFPH�7��vB�B�E �B(�A0�A8�D�o
8A0A(B BBBFx(8��F�B�B �B(�A0�D8�Gp�
8A0A(B BBBDL
8D0A(E BBBDd
8F0A(B BBBE\�8�F�B�E �B(�A0�D8�G�2
8A0A(B BBBI;�N�M�A��9�����F�H�D �D(�G@�H]PHHA@F
(A ABBHfHEPPXD`K@�HLPRHD@zHMPbHA@FHWPHHD@�HIPPHB@FHIPOHA@jHJPSHA@FHIPOHA@��9����qF�B�B �I(�D0�D8�G@ZHJPFXI`L@�
8D0A(B BBBJhHDP[HB@C
HAPCXH\PKHA@uHLPZHA@�@:����	F�B�E �B(�A0�D8�J��
8D0A(B BBBKx�U�Z�B�S�T�}�A���T�Y�A���Y�O�B�9�V�A�B�R�d�:��
F�B�B �B(�A0�A8�D��
8A0A(B BBBH,
8A0A(B BBBJP;���d;���.x;���#E�Y\�;���(F�B�A �D(�F0�
(C ABBHk
(A ABBGZ
(A ABBA�;���HN@<����B�E�E �D(�D0�D@�
0A(A BBBBHP<l
���B�E�D �H(�D0A
(F ABBEW(A ABBt�<�
��B�B�B �B(�A0�A8�G� L�@I�A��AK�AY�AA�AO�AS�AU�AA�A�
8C0A(B BBBAL=H���F�I�A �D(�D0�
(D ABBG[
(D ABBA d=���9J�Y
�MAG���=����F�I�B �B(�A0�A8�J�K
8A0A(B BBBD\�R�H�I�^���K�P�A���M�C�D�A�B�B�B�^���I�H�H�B�A�^�+�H�j�A�c�U�_�B�m�N�]�H�8
�D�O`�>�&���F�I�A �A(�D0$
(D ABBFC
(I ABBGR
(D ABBE�>D(��E�RH?H(���F�B�B �B(�A0�A8�D`�
8A0A(B BBBEP?�)��Hd?�)��9B�B�F �F(�A0�A8�GP
8A0A(B BBBJL�?�*��NB�B�E �E(�I0�A8�J�
8A0A(B BBBD0@�,��F�I�D �G�o
 CABA4@x-��!J�O�LP@�-���F�B�B �B(�A0�D8�G�
8D0A(B BBBD8�@,1��}F�B�D �D(�DPZ
(D ABBAH�@p1��NF�E�B �B(�D0�D8�G�d
8A0A(B BBBDP(At4���F�E�B �B(�A0�A8�J��
8D0A(B BBBA|A6���[`ZP[�C&f%��@�$�D&rO�$@P��D&��$�W&0\&��$��$��$��$��$��$��$F��$`\&F��$ �����$J%%%��%!%'%X�&��&%%��%�%Y%�%�<%c%Q!%Y%k%u%�	%�%�%�o%���%�%�%�D%l,%o%t1%�<%d&�%��%�	%�%%�+%��%�%�+%��$�$0���%�%�&(�&�%�+%ո%#%��&�&b'%q'%�'%�'%`�������@������ �����`�������@��������� ��`�������@������ �����`�������@������ �����`�������@������ ��~�`~��t��u�`t�~��}�@}��|� |��|��{� u�`{�{��z�~(%')%^(%')%|)%')%�)%�+%H)%E+%�+%�+%�+%�+%�+%�+%@0%��$��&C0%���0%H�&p��%M��p�&td&L����&g!�%`]��3%l�3%d]���&��&	l��%h]��4%T�4%p���&GL�%�4%�&`���&
l��%p]��4%sB5%q��(�&�5%	l��%x]��4%��&��&s��%H���6%X�&f�	%@����%��&	l�3%|]��&cP%��P�&��&t�h%�]�D7%r@%�]�^7%f8%�]��&s{7%�]���&S�6%�]�(�&m�6%�]�X�&@�&t�h%�]�D7%w�7%�]�`�&s{7%�]���&S�6%�]�(�&m�6%�]�X�&��&t�h%̡�D7%w�7%ԡ��&s{7%�����&S�6%���(�&m�6%¡�X�&0't�h%�]�D7%q�7%�]�X's{7%�]���&S�6%�]�(�&m�6%�]�X�&B�7%�]��7%p"�$�]��'�'t�h%�]�D7%r@%�]�^7%M+&�]�8%s{7%�]���&S�6%�]�(�&m�6%�]�X�&p't�h%̦�D7%r@%^�^7%f�8%�]��'n�8%����8%R9%Ŧ��'v�$Ʀ�9%m*9%���'B19%Ħ�8'N=9%���`'SD9%���L9%Eg9%����'X't�h% ��D7%r@%^�^7%f�8%^��'n�8%���8%N=9%��`'R9%��x'v�$��9%�'s�7%)���9%t_(%(���9%m�9%^��'M�9%^� 	'i
:%^�X	'I:%^��	'
'i:%^�@
''i-:%$^�@'j>:% ^�`'�'�'eE�%P��E�%�&	n�;%8_��'	i:%<_�H'a�$l^�@�&C�%P^��%�'p�o%@^��o%h�&t��$H^���$��&ue"%X^�Y%q%�%o^��%�'pI<%P���'a��%T��'@'bc<%@_�Q<%p�<%D_�o<%t�h%H_�D7%'i:%L_�@
'5=%	l��%P_��4%`'[D% '�	��@ '�	�	p '�	 �� 'P	�	 M%��.M%��>M%�	��WM%�	��0!'�	�	rM%�	R	X!'�	0[	�M%�	�Y	�M%�	Y	�M%�	PX	�!'�	P"	�!'�	�*	�!'�	�7	�!'�	�;	 "'�	�?	H"'�	�C	p"'�	�G	�"'�	
	�M%�	�V	�"'�	�L	�M%�	`U	�M%�	0T	�M%�	`j	N%�	Pi	N%�	@S	#'�	�N	)N%�	pk	?N%�	�l	TN%�	XN%0��%R	\N%0[	:�%��zN%���N%���N%��N% ��N%P��N% 	�N%��N%�Y	�N%�P	�N%��eL%�\	xL%0f	�L%�g	mL%�a	�N%Y	�N%PX	O%���L%�n	O%P"	H#'p&	,O%�*	p#'`/	IO%�7	cO%�;	}O%�?	�O%�C	�#'�G	�#'
	�O%�V	�#'�L	�O%���O%��O%�m	�O%`U	�O%0T	P%�
	P%�	2P%	EP%�	 $'�	�K%		@$'�	^P%`j	hP%Pi	qP%@S	�$'�N	�P%pk	�P%�l	�P%���P%��P% ��P%P�Q%c	Q%�d	9Q%`^	TQ%�_	oQ%���Q%�p	�Q%���Q%��Q%�m	�$'P	W%1X%uW%>X%JX%�	&|X%RX%YX%dX%qX%X%�X%�X%�X%�X%�X%bW%�X%Y%Y%*Y%9Y%JY%_Y%tY%Y%y�%g[%�[%o[%�[%w[%�[%[%�[%�[%�[%�[%�[%�[%�+'�[%
\%�[%!\%�2' 3'@3'�3'�3'�^%�^%�^%�3'
_%_%�^%�3'�^%$_%�^%<_%H_%
_%^_%<_%H_%�^%q_%~^%�_%�_%
_%�_%�_%�_%j^%�_%�_%�_%
_%�_%�_%�_%�_%]^%04'�_%`%
_%`%`%�_%`%C^%2`%O`%Y`%
_%Y`%i`%O`%Y`%3^%w`%�`%�`%
_%�`%�`%�`%�`%%^%�`%�`%�`%
_%�`%�`%�`%�`%%^%X4'a%�4'
_%�4'�`%a%�4'%^%'a%Ba%La%
_%La%`a%Ba%La%^%oa%{a%�a%t1%�4'A�${a%�4'�a%5'(5'B%A�$p5'(5'�a%�5'�5'B%A�$6'�5'�a%06'X6'B%A�$�6'X6'�a%�a%�a%%�%A�$�a%�a%i]%b%b%%�%A�$b%b%@%��1b%`�_Z%��6b%`�d@@%dP_Z%d�6b%�@@%�P_Z%��6b%,@1b%,P_Z%,�6b%d@%�@%,1b%Nz%t%�}%4�%;�%]^%�_%B�% +�%D�%^�%y�%��%��%��%Ҋ%��%��%��%��%��%ѓ%�%�%
��%Fk�%"�%��%6�%	N�%L�%C_�%Er�%��%��%!��%c��%�ǖ%ٖ%B�%�%�%ؘ%ޘ%�%�%�%�%�%��%��%��%�%a�%
�%�%$�%+�%;�%F�%N�%�%X�%b�%W%s�%~�%��%��%��%��%��%Ù%ҙ%ݙ%�%�%��%�%�%�% �%+�%��%}�%3&��%`%�s%��%�&�a%�%�&�2%��%��%��%��%��%Ǟ%�L%̞%Ԟ%ޞ%�%�%��%�)%��%��%�%�%�%�%%�%�%)�%-�%1�%��%�b%�b%5�%A�%R�%a�%n�%{�%��%�;%P%�%��%EL%�%�J%��%�
%�
%��%
%�%(�%I�%�H%3I%AI%OI%�$%%�%V�%(I%A%b�%�%�%0%bt%m�%p�%z�%��%��%��%��%��$��%Q�%
%�%�%�%(�%�%|�%��%�%R�%��%ר%��'߬%�%�%�%1�%��$8�%E�%��%Ѝ'��%�'�'`����%P{���'B�%�y�'K�%yp��&�,&pzP�0&U�%����7Z�%�~���%a�%P���P%��%����i�%0|�p)s�%�tp[ Z{�%�����]��%`r@�<��%@�0�'�%�o��,��%v��pB��%����P���%����% � ��ID�%`�����%��� Ŷ%���Ҷ%���`ڶ%0���M�% 0�`F�%@+�? �%`w0��1��%�'@�09�%�p ��4�%���2��%�%m�%t�%�P�P��@@���P����P�P����������P�p����P���0�����P���p���P��%��%��%��%�%�%5�%K�%�%8�'h�'��%\�%��'r�%س'��%��%��%��%��'%D�%��%J�%P�%V�%��%��%�	%�o%Y%v�%%p�����~��P��}�@�����p~��Ф�}�`���%
�%(�%@�'B�%h�'_�%y�%��%��%��%��'/tmp/perf-vdso.so-XXXXXX�%/tmp/perf-vdso.so-XXXXXXdo%�%/tmp/perf-vdso.so-XXXXXXmo%0�%pw`�Ё��������@���@����%�%l,%o%t1%�<%��%��%��%�%��%��%�%�%�%'�%��%��%��%��%��%��%��%��%��%�% �%��%$�%��%ԅ%��%�%,�%,�%0�%��%4�%��%8�%��%<�%@�%K�%J�%N�%a�%a�%R�%R�%��%��%��%��%��%��%��%��%��%��% �$ �$ �$ �$ �$ �$ $ {$ w$ s$ o$ k$ g$ c$ _$ [$ W$ S$ O$ K$�I$�I$K$�J$�J$�J$�J$`J$@J$ J$ H$`G$@G$ G$`I$@I$ I$I$�H$�H$�H$�H$`H$@H$J$�I$�I$�G$�G$�G$�G$H$ �$ �$ �$ �$ �$ �$ $ {$ w$ s$ o$ k$�:%��%��%��%��%8�'�%&�%k�%X�'6�%��%�%5�%P�%k�%��%��%��%��%��%�%+�%G�%b�%}�%8�%S�%��%��%��%�%�%9�%�%S�%�v%W�%Z�% �%��%�%q%O�%'�%^�%f�%m�%,�%H�%\�%y�%��%��%��%��%��%�%�(�(,�%H�%\�%y�%��%��%��%��%��%�%+�%,�%H�%\�%D�%Z�%u�%��%��%(��%&&N%�H%�%��%��% ��%@��%�5�%��%�%�%��% �%@�%�#�%��%-�%6�%�%"P'�0$  @����%��%�(%�(%��%��%��%��%��%�%�%�%�%�%"�%A�%*�%��%��%/�%3�%�)%"�%�)%8�%;�%E�%X�%l�%��%�%�%��%/�%3�%�)%�)%��%��%��%��%E%��%��%��%��$��%��%�%�%�%�%�%�%�%�%�%"�%&�%�%+�%�%�%�%0�%��%0�%4�%8�%<�%@�%D�%H�%L�%P�%T�%Y�%^�%c�%h�%m�%r�%w�%|�%��%��%��%��%��%��%��%��%��%��%��%��%��%��%©%ũ%ȩ%˩%Ω%ѩ%ԩ%ש%ک%ݩ%�%�%�%�%�%��%��%��%�%�%	�%
�%�%�%�%��%��%�%��%%�%)�%��%�%�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&&�%�%�%�%�%�%�%�%�%�%�%�%��%��%��%�%�%
�%�%�%�%�%�%"�%&�%*�%.�%2�%6�%:�%>�%B�%F�%J�%N�%R�%V�%Z�%^�%b�%f�%j�%n�%s�%x�%}�%��%��%��%��%��%��%��%��%��%��%��%��%��%�%�%�%�%�%�%�%�%�%�%��%��%��%&	&&&&&"&'&,&1&6&;&@&E&J&O&T&Y&^&c&h&m&r&w&��%0�%4�%8�%<�%@�%D�%H�%L�%P�%T�%Y�%^�%c�%h�%m�%F�%N�%V�%^�%J�%R�%Z�%b�%f�%n�%x�%��%j�%s�%}�%��%|&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&&&&&& &&&,&2&8&>&D&J&P&W&^&e&l&s&z&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&&��%1�%5�%9�%=�%A�%E�%I�%M�%Q�%U�%Z�%_�%d�%i�%n�%�&�{%&&&&&&#&'&+&/&3&8&=&B&G&L&Q&V&[&`&e&j&o&t&y&~&�&�&�&�&�&��%��%0�%4�%8�%<�%@�%D�%H�%L�%P�%T�%>�%�&��%�&�&�&�&�&�&�&�&�&��%L�%P�%T�%Y�%^�%c�%h�%m�%�&�&�&�&�&�&�&�&\	&A�%a	&h	&�;&�;&7@&n	&&&0&@&R&k&�&�&�&�&�&�&�&
&#
&7
&I
&Y
&r
&�
&�
&�
&�
&�
&�
&&&*&E&\&o&�&�&�&�&�&�&&&1&D&[&v&�&�&�&�&�&&�&H&�&M&�&Q&�&U&�&Z&�&_&�&c&�&g&�&l&�&q&�&u&�&y&�&~&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&�&��%�&��%�&��%�&L�%�&L�%�&L�%�&P�%�&P�%�&P�%�&T�%�&T�%�&T�%�&Y�%�&Y�%&Y�%	&^�%&^�%&^�%&c�%!&c�%'&c�%-&h�%3&h�%9&h�%?&m�%E&m�%K&m�%,�%/�%2�%5�%8�%;�% ��%@>�%���%�%��%��%ê%ƪ%ɪ%ͪ%Ѫ%ժ% ٪%@ݪ%�G�%L�%Q�%0V�%�[�%`�%e�%0j�%�o�%t�%y�%0�%���%��%��%0��%��&�&�&�&I&&�&N&&z&�&�&m&h&�&r&[&z&�&`&�&�&�&�&�&�&�&�&�&�&�&�&�&�&��%�&M�%�&�&�&Q�%	�&	�&	�&	U�%
�&
�&
�&
Z�%&�&�&_�%&&
&d�%
(&
"&
&
i�%:&4&.&n�%L&F&@&��$����&P�&`�&X�&(�&h�&p�& ��%�L�%HP�%@T�%8Y�%0^�%c�%h�%m�%G&���>(��X&p�u&��>(��TN%p��&��>(���&P�?(p���%��%��%��%�\%��\%�\% ��ɑ%PQ(`�� ��ɑ%_&������ɑ%pQ(���ɑ%q&@�� ��ɑ%�&������ɑ%�&����ɑ%�Q( ��
�ɑ%�&������ɑ%�&���ɑ%�&���ɑ%�&���ɑ%�&p��ɑ% &`��ɑ%! & ����ɑ%; &`��P��ɑ%M & ����ɑ%b &@��
0��ɑ%w &���ɑ%� &@��
 ��ɑ%� &���
p��ɑ%� &��ɑ%� &��ɑ%� &`�ɑ%� &@�ɑ%!&0�ɑ%!&���ɑ%%!&����ɑ%7!&����ɑ%I!&p�ɑ%�Q(`�ɑ%�Q( ��ɑ%[!&`�
 �ɑ%u!&`�@�ɑ%�!&����ɑ%�!&��ɑ%�!&��ɑ%�!&��ɑ%�Q(���p��ɑ%�!&@��0��ɑ% R(���ɑ%�!&������`��C���@���À��ƀ`ƀv�Dƀ6�8ƀ�(ƀ|��ʀv��ʀ�1`�!�A�߀�v��߀	�k)�ހ>�ހ�`݀I�	�Ӏb���ˀ���*@ˀ?,�ʀ7�	����v���0��`���A ��v����`�L�	��������l�Q@��?,��7�	����)=`7���:�3�:�v�`:��X:�6��C���E�&`F��n�� d���A@c�1��& c���&�_��v�`_��k)]�� \�6�	`Y���+`V����T����*�N�D�Q�M�BQt+�M�?�(M�?,�L�7�	�J�z)=�t�A�v���v�	v�v�� }�����S`��	v�H��6���)���.��~��N��>�O䗁6�З���Iȗ��I���
����x��|����'��N��%�O���x����Aؠ��WI����RI����ZI����[I@����*���A���bുa� ��lɅ@��3���$�	��'?,���T����$�	��?^C
���7�	 ���@Ёd�́���ʁ�Ʌ�ǁ�ǁ%�	�ŁJ?,�������=�	���^C
@��7�	�Ձ~�؁>`؁	v��ׁ��݁�` �h�X�A���v�`�	�k)`��D�� �I�	������ �&��*����Q�?,��7�	��)=&��`)�S )�	v�)�6��.���E��C����?��Ʌ`:�E�9�7�	�8�>?, 6���� 5�;�	�2��^C
�1�O8@1�7�	L�x�N�xpN�v�N���M�6��T�+@U�&�U���X����zu���A t�1��&t���&�p��v�`p�	�k)n�� m�6�	`j���+`g����e����*�_�D�Q�^�BQt+�^�?�(^�?,�]�7�	�[�z)=����1�����v����ł'	 ����Aૂ�v�ࣂ����L�	�������l�Q`��?, ��7�	����)=���@�w`������Ʌ���F��7�	��9?,�������>�	 ��^C
��R8��7�	 ����X ������Ʌ��B��7�	�
�9?,�	�>�	`	�7�	 �������v����`�6��+��/�K�6���@�6��-@6�
�+1�P9�
�<��@�<��-@9�� =��@��@�@��-`=���@��C��@�C��- A�� D�a`F�� F�v�F�6��E��E���E�|��K�U��N�H���O�H��R����N�M�'�O�M�v��M�6�@M� M��M�|��T���T�)�T�p�T�U��T�H�T�@�T���T��T��0U�5U�;U�MU�TU�hU��U��U��U��7&k-&z-&�-&l,%�P �-&(�P �-&'�P �-&�P � �-&�P �� �-&�P �� �-&�P � �-&�P �� �-&�P �� �-&*�P �� .&*�P �� .&0�P  �  .&0�P  � 1.&0�P  � A.&0�P  � T.&�P �� ^.&�P �� k.& �P � q.&(�P � y.&.�P �.&/�P �.&.�P �.&/�P �&�P �.&�P 
�%�P �.&6�P �.&7�P �.&�P !�.&�P !�.&�P �!�.&�P �!�.&�P �!�.&�P �!�.&�P �+ /&�P �+ /&�P �+ /&�P �+  /&�P �+ */&�P �+ 6/&�P �+ ?/&�P �+ I/&�P @, N/&�P @, U/&+�P a/&�P p!g/&�P p!�*&�P o/&!�P �/&!�P �/&#�P �/&#�P �/&%�P ,&%�P =4%�P �/&
�P �/&�P �/&�P �/&�P �/&
�P �/&�P �/&�P 
0&�P 0&�P 0&�P #0&�P 20&�P E0&�P W0&�P b0&	�P u0&	"�P �0&	�P �0&	�P �0&	
�P �0&�P �0&	�P �0&
�P �0&�P �0&1�P 1&�P 1&�P '1&2�P ;1&�P K1&�P [1&3�P o1&�P �1&�P �1&4�P �1&�P �1& �P �1&5�P �1&�P �1&�P 2&�P !2&�P ,2&�P 82&�P �2&$�P F2& -�P P2&c2&	m2&v2&�2&�2&c2&�2&
c2&c2&c2&c2& �2&�2&�2&�2&c2&c2&�2&�2&�2&c2&

3&c2&3&�4&�4&��%�4&�4&a�%,&=4%�4&�4&�/&�/&�/&3&
0&�4&0&k-&5&�/&0&�-&#0&5&5&75&�%&�)&�)&F5&�2&�*&F2&�4&6&�Z%J5&U5&�5&f5&C�$s5&�5&�5&�5&�5&�5&�/&�5&�/&�5&�5&�5&�5&�5&�%��%6&�5&�)&86&6&6&&6&36&@6&�4&k-&�%&%8&,&,&=4%�8&�)&F2&",&�8&6,&M6&a6&t6&�6&�6&�6&�4&�6&�6&�6&�6&7&$7&;7&R7&f7&0&#0&5&z7&�7&�7&�7&�7&�7&�7&�7&�7&8&
8&&8&?8&X8&q8&|8&�8&�2&,&�8&�8&м(=4%�8&�8&�)&F2&�8&�8&�8&9&9&39&G9&_9&w9&�9&�;&�;&�;&�;&�;&w;&�;&�;&�;&�;&�;&�;&<&��(/<&?<&X<&��(j<&z<&��(�<&�<&�(@&8�%#@&.@&=@&H@&[@&g@&��$uC&�%�%�I&&�&N&P[&V&�&`&(m&h&�&r&X&z&�&�&`�&�&�&�&h�&�&�&�&p�&�&�&�& �&�&��%�&�M�%�&�&�&HQ�%�&�&�&@U�%�&�&�&8Z�%&�&�&0_�%&&
&d�%(&"&&i�%:&4&.&n�%L&F&@&v�$TƉ�J&q��$LƉXY&b��$9���Y&c��$DP��Y&�Y&��p%%;����$F��$:����$��$8��Z&D��$MƉ��$fc�%<����$��%���%��$mq%��HK&d��$X���$�J&C��$`���$pZ&S �$x���$�$s(�$(ω-�$�Z&t;�$(�-%[&���$ R%0L&P�o%HP�K�$��%d�$`[&��(I%�:�v�$�[&�% ���%��$�o%h�z�$�[&��$p���$�[&��$�:�\&@q�@q�v�$TƉ{�$i��$�ω��%��$0 %��8 %fc�%���$��%�O %v�$TƉ�g&@q���$��&�6% �&0�#�6%P�& �#i:%0^��'m;%,^�
'n �$(^�H
'v�$TƉ�
'	puD%���}D%	t�D%����D%G�D%����6%�D%P�D%����6%�D%L�D%����6%�'TE%����6%E%l�3%ب��'s$E%ܨ��'u,E%ਉ('R3E%Ш�P'W>E%Ѩ��'BJE%Ҩ��'ZYE%Ө��'rA%Ԩ�'zjE%䨉tE%I�E%娉@'0�E%樉x'	x�E% ���'d�E%訉�E%a��%쨉�E%	H�@%��'c�E%��'m�E%��F%q��$LƉ�'S+F%���=F%C
w%VF%�'0�MiF%rF%'���z�@���&& �`�P�%����PՉ".9O^kz������ 
܂#hV�xV����o��9(
�=��3���`�|	���o���oH]���o
�o�X���oq�:�6 F V f v � � � � � � � � !!&!6!F!V!f!v!�!�!�!�!�!�!�!�!""&"6"F"V"f"v"�"�"�"�"�"�"�"�"##&#6#F#V#f#v#�#�#�#�#�#�#�#�#$$&$6$F$V$f$v$�$�$�$�$�$�$�$�$%%&%6%F%V%f%v%�%�%�%�%�%�%�%�%&&&&6&F&V&f&v&�&�&�&�&�&�&�&�&''&'6'F'V'f'v'�'�'�'�'�'�'�'�'((&(6(F(V(f(v(�(�(�(�(�(�(�(�())&)6)F)V)f)v)�)�)�)�)�)�)�)�)**&*6*F*V*f*v*�*�*�*�*�*�*�*�*++&+6+F+V+f+v+�+�+�+�+�+�+�+�+,,&,6,F,V,f,v,�,�,�,�,�,�,�,�,--&-6-F-V-f-v-�-�-�-�-�-�-�-�-..&.6.F.V.f.v.�.�.�.�.�.�.�.�.//&/6/F/V/f/v/�/�/�/�/�/�/�/�/00&060F0V0f0v0�0�0�0�0�0�0�0�011&161F1V1f1v1�1�1�1�1�1�1�1�122&262F2V2f2v2�2�2�2�2�2�2�2�233&363F3V3f3v3�3�3�3�3�3�3�3�344&464F4V4f4v4�4�4�4�4�4�4�4�455&565F5V5f5v5�5�5�5�5�5�5�5�566&666F6V6f6v6�6�6�6�6�6�6�6�677&767F7V7f7v7�7�7�7�7�7�7�7�788&868F8V8f8v8�8�8�8�8�8�8�8�899&969F9V9f9v9�9�9�9�9�9�9�9�9::&:6:F:V:f:v:�:�:�:�:�:�:�:�:;;&;6;F;V;f;v;�;�;�;�;�;�;�;�;<<&<6<F<V<f<v<�<�<�<�<�<�<�<�<==&=6=F=V=f=v=�=�=�=�=�=�=�=�=>>&>6>F>V>f>v>�>�>�>�>�>�>�>�>??&?6?F?V?f?v?�?�?�?�?�?�?�?�?@@&@6@F@V@f@v@�@�@�@�@�@�@�@�@AA&A6AFAVAfAvA�A�A�A�A�A�A�A�ABB&B6BFBVBfBvB�B�B�B`��0�����0��r�`�����P��@��L�
 ���@����P�
BKMG@annotateRead perf.data (created by perf record) and display annotated codearchiveCreate archive with object files with build-ids found in perf.data filebenchGeneral framework for benchmark suitesbuildid-cacheManage build-id cache.buildid-listList the buildids in a perf.data filec2cShared Data C2C/HITM Analyzer.configGet and set variables in a configuration file.daemonRun record sessions on backgrounddataData file related processingdiffRead perf.data files and display the differential profileevlistList the event names in a perf.data fileftracesimple wrapper for kernel's ftrace functionalityinjectFilter to augment the events stream with additional informationiostatShow I/O performance metricskallsymsSearches running kernel for symbolskvmTool to trace/measure kvm guest oslistList all symbolic event typesmemProfile memory accessesrecordRun a command and record its profile into perf.datareportRead perf.data (created by perf record) and display the profilescriptRead perf.data (created by perf record) and display trace outputstatRun a command and gather performance counter statisticstestRuns sanity tests.topSystem profiling tool.versiondisplay the version of perf binaryprobeDefine new dynamic tracepointssm<hd�QBKMG@BKMG@BKMG@RD�������������������������+@�+@{�+@�/@�+@�@�+@
d@B@B���

@@
'����d��ddd�������������������������dd�
	

	
�	
�	
�?	
�?	
�?	d @d�Pd ����, P� P,�P,�@,�P, �d����@��@, @,�Pd��d�@d�P��@��@� �,�@, @,�P, �d��d�@d�@d�Pd P��@� �,�@, @, �X�@%@%ob%�@%@%�b%��1b%1b%ob%��@%@%�b%�1b%_Z%ub%��1b%6b%Hb%��1b%1b%tb%�@%6b%Sb%��@%6b%Hb%��@%6b%?b%��@%_Z%}b%��@%_Z%ub%X�@%@%ob%�@%@%�b%��1b%1b%ob%��@%@%�b%�1b%_Z%ub%��1b%6b%Hb%��1b%1b%tb%��@%6b%Hb%��@%6b%?b%��@%_Z%}b%��@%_Z%ub%�@%6b%Sb%�@%@%ob%�1b%6b%Hb%�1b%1b%ob%�1b%1b%tb%�@%6b%Hb%�@%6b%?b%�@%_Z%}b%�@%_Z%ub%�@%@%�b%�� @�@�@�@ @�@�P�@ @�@ P�@ @�@�@ ��� @�@�@ @�P @�P @�@ ��P�@d��d�@d�@d�Pd P��@� �,�@, @, ��*�̀���������BKMG@�����?�?�����������-��	
.text.shstrtab.symtab.strtab.note.gnu.build-id.debug_line.debug_info.debug_abbrev.eh_frame_hdr.eh_frame�������� ����84����ph����xl��������������������������V�$\�$�8��*&y�$�7�;�$��$`7�Q!%(E&9���$��$�6���$��$@6���$��$�5��%�$@5�%�$,�$�4���%>�$l�$��a�$��$���$Y%����$v�$��$�����$�%��$��$P%�:�[��Z��X�����)%����?%p���v��v��v��v��o%��$�o%(I%�%E�% ��%@��%��d%9S%�%&�&C&%% �%@�%�%��%�%a�%�%�%O�% G%@%�%�%%�%(% �&@�	%�-%�%1%p�%@%O% [%@%���%b %ո%��&`%#%��3#%�'%�'%p"�C�'%�'%p"U�'%�'%p"U�%L+%�'%p"�5�'%�'%p"�Z�'%
(%(%p"PW��%!(%p"�Y+(%4(%p"pX�'%=(%F(%p" V��%p"p?Z(%�o% "PS^(%b(%�!`Ek(%~(%�(%�!�D��%�(%� �c�m�(%�(%@ Pb�l�(%�(%�(%�@f�g~(%�(%0�_@o)%^(%)%��d�h$)%,)%�`^s=)%N)%V)%�aPkg)%�;w�x�)%�)%�)% 0j�)%�)%�)%@`t�)%�)%�)%�J�)%�)%�)%��I�)%�)%��H�)%*%@H
*%$*%'*% G��%0*%�@F�(%=*%�pR�(%�(%N*%@�Q��%3*%�@F^*%@*%�pRe*%*%Q*%@�Q�)%�*%�*%�P~(%�*%��N�*%^(%�*%@N~(%�*%0M=)%^(%�*%�PL�*%�*%@N�*%�*%��N�*%�)%�$%��ON)%�$%�PL$)%�$%0M�*%�)%�$%p0T+%�% /�[�'%&+%p"]2+%��%&`/�qI+%P+%p"�K�'%a+%p"]q+%+�%�&%�0�p@,�+�� �� ��0��0����%�6%�;%�@%;�$�@%lz%�@%lz%�@%�@%k%Nz%�@%Nz%�@%�%�@%�@%kz%A%A%;�$�@%lz%�@%lz%�@%�@%k%Nz%�@%Nz%�@%�%�@%�@%kz%A%�@%�%*A%;�$�@%lz%�@%lz%�@%�@%k%Nz%�@%lz%�@%�%�@%�@%kz%A%9A%;�$�@%�j%�@%lz%�@%�@%k%JA%�@%Ha%�@%�%�@%�@%kz%A%NA%;�$�@%�j%�@%lz%�@%�@%k%JA%�@%`A%�@%�%�@%�@%kz%A%dA%;�$�@%�j%�@%lz%�@%�@%k%rA%�@%vA%�@%�%�@%�@%kz%A%zA%;�$�@%lz%�@%ɩ%�@%�B%�@%R(&�A%�@%kz%�A%;�$�@%lz%�@%̩%�@%�B%�@%R(&�A%�@%kz%�A%;�$�@%lz%�@%ҩ%�@%�A%�@%R(&�A%�@%kz%�A%;�$�@%�j%�@%ɩ%�@%�A%�@%R(&�A%�@%kz%�A%;�$�@%ɩ%�@%ɩ%�@%�A%�@%R(&�A%�@%kz%�A%;�$�@%̩%�@%̩%�@%�B%�@%R(&�A%�@%kz%�A%;�$�@%̩%�@%̩%�@%�B%�@%R(&�A%�@%kz%�@%�%B%;�$�@%̩%�@%ҩ%�@%�A%�@%R(&�A%�@%kz%B%;�$�@%̩%�@%ة%�@%�B%�@%R(&�A%�@%kz%/B%;�$�@%ة%�@%̩%�@%�B%�@%R(&�A%�@%kz%AB%;�$�@%ة%�@%̩%�@%�B%�@%R(&�A%�@%kz%�@%�%YB%;�$�@%ɩ%�@%lz%�@%�B%�@%R(&�A%�@%kz%kB%;�$�@%̩%�@%lz%�@%�B%�@%R(&�A%�@%kz%}B%;�$�@%ة%�@%lz%�@%�B%�@%R(&�A%�@%kz%�B%;�$�@%��%�@%lz%�@%xt%�@%R(&�A%�@%kz%�B%;�$�@%�%�@%lz%�@%u@&�@%R(&�A%�@%kz%�B%;�$�@%�j%�@%lz%�@%�@%�@%�%�B%�@%kz%�B%;�$�@%ɩ%�@%lz%�@%�@%�@%�%�B%�@%kz%�B%;�$�@%̩%�@%lz%�@%�@%�@%�%�B%�@%kz%�B%;�$�@%ة%�@%lz%�@%�B%�@%�%�B%�@%kz%C%;�$�@%ة%�@%lz%�@%�B%�@%�%�B%�@%kz%�@%�%C%;�$�@%��%�@%lz%�@%xt%�@%�%�B%�@%kz%*C%;�$�@%lz%�@%̩%:C%xt%�@%�%�B%�@%kz%=C%;�$�@%lz%�@%ة%:C%xt%�@%�%�B%�@%kz%MC%;�$�@%lz%�@%��%:C%u@&�@%�%�B%�@%kz%]C%;�$�@%lz%�@%�%:C%(%�@%�%�B%�@%kz%mC%;�$�@%�j%�@%ɩ%�@%�B%�@%�%�B%�@%kz%~C%;�$�@%̩%�@%̩%�@%�B%�@%�%�B%�@%kz%�C%;�$�@%̩%�@%ҩ%�@%�B%�@%�%�B%�@%kz%�C%;�$�@%̩%�@%ة%�@%�B%�@%�%�B%�@%kz%�C%;�$�@%̩%�@%ة%�@%�B%�@%�%�B%�@%kz%�@%�%�C%;�$�@%ɩ%�@%ɩ%�@%�B%�@%�%�B%�@%kz%�C%;�$�@%ϩ%�@%ϩ%�@%�B%�@%�%�B%�@%kz%�C%;�$�@%�j%�@%��%�@%�B%�@%�%�B%�@%kz%�C%;�$�@%lz%�@%�%�@%D%�@%�%�B%�@%kz%D%;�$�@%lz%�@%�%:C%�%�@%�%�B%�@%kz%D%;�$�@%lz%�@%�%:C%�%�@%�%�B%�@%kz%�@%�%-D%;�$�@%�j%�@%��%:C%?D%�@%�%�B%�@%kz%CD%;�$�@%�j%�@%��%:C%?D%�@%�%�B%�@%kz%�@%�%�F%P'Ո�L%�L%�L%� 	�L%p'�L%@	�L%�'�L%�	�L%�'�L%�	�L%�L%`	M%�'	�S%ֈ�S%�a%w	�S%t1%�y	T%
T%�~	0W%�ֈHW%0W% �	�&'׈�Y%�&'0�	�('`׈�Z%�('�L%`�	�Z%�׈()'�Z%��	P+' ؈[%P+'�	x+'�؈[%x+'�	Q[%�؈C&Q[%��	g[%o[%�w[%[%�[%�[%�[%w�[%�[%�]%@ۈ�]%�]%��	�]%�]%��	e&H2'�]%0�	�]%p2'��	^%�2'��	^%���%^%@������3^% ��C^%���]^%`��j^%~^%���^%�^%����^%�^%@���^%�^%@���^%�^%@���^%�^%@�������@�����@������ �����`������ �����`�����d?b% dHb%�dSb%�dub% d}b%�dgb%�dub% d}b%�dgb%�dob% dtb%�d|b%�dob% d�b%�d�b%�b%@��b%�b%@�	9d%��Md%9d%p�	�d%��d%�d%`�	Le%`�he%Le%�
�e%���e%�e%�*
�=' �f%�='`.
%f%��Bf%%f%3
�f%���f%�f%<
�g%@�lg%rg%�g%�A
�g%�g%�g%�B
�g%�g%�g%0D
�g%�g%�g%�E
?'�Ah%?'@I
�?'`�h%�?'P
�i%���i%�i%�Q
j% �,j%j%@X
�A'���j%�A'p]
�l%���l%�l%�u
^&@�q&^&p�
�I'���n%�I'Љ
�n%��n%�n%@�
�p%`��p%�p%�
�p%���p%�p%�
�p% �Dp%�p%��
xs%���s%xs%�
t%��;�$t%`�
5u%@�=u%Pu%��
cu%qu%0�
u%�u%p�
�u%�u% �
�u%�u%0�
=v% �Sv%=v% �
iv%��yv%iv%p�
�v%���v%�v%��
w%@��1w%w%��
�w%����w%�w%P�
�{%���{%�{%��
|%`��|%|%p2|%���C|%2|%p^|% ��^|%^|%��|%����|%�|% 
�|%��|%�|%0}%@��}%}%��}%����}%�}%@f~%��f~%f~%��%`���%�%��%����%�%p#��% ����%��%�D��%����%��%�He�%�t�%e�%PJ��%@����%�U'��%�K��%��%��%�K'�%���A�%'�%PON�% ��^�%N�%�V8�%���T�%8�%�Z��%���%��%hY'_��%Dž%�Y'P_[�%`���%[�%�p�%���"�%�%0rJ�% ��W�%J�%�w��%��� �$��%`|z�%�z�%z�%`�%@��؊%�%���%����%�C�#��L�#�U�#��]�#�]'%]'%�<&�<&h�%h�%t�%t�%��%��%��%��%��%��%��%��%��%��%͋%͋%ߋ%ߋ%�%�%�%�{W%���%%���% �đ%��#ɑ% 	�m͑%�#%(ґ%�ڑ%`��q%��#�%��#�%p�#�`�Н@��%���Z%��<�%���%��C�%����%��s�%���%����%��
&����% ��%���%��
�%����%���%���%��C&����%�#�%��)�%���%��/�%����%�4�%��7�%��;�%��>�%��B�%��E�%��J�%��M�%��S�%��V�%��Z�%��]�%���%��a�%��e�%��j�%��n�%��s�%��w�%��{�%���%����%����%����%����%����%����%����%����%����%����%����%����%����%����%��.,%����%����%��’%��J�%��ɒ%��X�%��В%��֒%��ܒ%���%���%���%����%����%���%��_�%���%����$��4�$����%���&���%���%���%�� �%����%`�$�%��(�%����%��l�%���G%��-�%��s�%��3�%��;�%��B�%��I�%��Q�%��W�%��^�%��e�%��k�%��r�%��{�%����%���%����%����%����%��@���p�@��`�P�P��`�p������`�������0�0�@�ho
@o
�b%�%�b%�%5�%:�%A�%C&R�%V�%a�%�%n�%�%{�%�%��%�%�;%�%�%�%§%�%ҧ%P%�%�%��%�%EL%�%ݧ%�%�J%�%��%�%�
%�%�
%�%��%�%�'�'������%�$TƉ��%HƉɸ%hƉи%DƉݸ%PƉ�%�%�]%`�`�p�p���%�e%��0�p�p����%��%��%��%� ���% �X�%���%��;�$@�v)%��&%���%@ ��%@��%���%����%$��%�#��%�#� �%@#�*�%@"��%��5�%@�P%�"�;�%�&�H�%�&��	%@&�	�%#��%�"��o%�(��o%(�9S%�'��%�'�H%�%��%@%�l,%�$�C&'�S�%�%�[�%"�a�%�!��%�h�%��t�%��%�$�}�%%��	%&�(I%@$�1%��j�%�!�p�%@!�X�%!�^�%� �&@���%!���%� ���%@(�UJ%����%`��&@'���%�!`$`$@� 2��%�!�(p'�� 1����%+�%��`�/��%P��&��%��@�%��%��� ��% ���
�%�� �#�%p�@2�%��A�%��@�W�%@�@(_�%�
 J�+%��
n�%��@
|�%����%��@��%`-�#��%@��G��%���E��%��,��%���+��%��0�*��%���)��%������%��0���%�����%`�0!�%0;06�.$�%:Pp-3�%�3�M�A�%�4@pO�%8�&d�%9�py�%�� 
~�%�0�P�	��%���	��%����%@�p���%����%�/� ���.��%P< '��%P<p'��%���`*P�P#��%����)�"��%`0��"��
��%@1@!`�3��%P< C�k�%�,p"��%�0�0P��%0��0�%���P�%�>$0~�}�(��(�F�%)�)�V�%g�%z�%l�%p�%t�%y�%~�%��%��%��%��%��%��%��%��%��%��%��%��%��%�%�%�%�%`*�`*��*�P��~p~�} ��y�x��~�yPyy��%�e%@�P��P�����0�������G%`؉N&h؉Y&p؉�&�&޳%��%�&�&��%�&�&&���0&���Z&���&@���&���0-�P�����`-���-���0��-��-��-��-��&��Y�)����00���&�`P�����B���&�`f������7���&�pS@�����F���&��l�#�����3���&�spJ������%�%� ����p;����$������0?����%R(%��$2�&�&��$3�%��$��$4�&�&�&56�%�&��$6&�&��$7]4%�&�&8����������������t&�%��������@4��&`��P(	&��!&7&���P(K&P� Q(�<%PE&�x�%pE& �M�$�E&`�d&�E&�Z�$F&P���%a�$�%@F&�^�$��$�c��$��$v��$`F&�x��$�F&��@8%�F& E68%�F&�Q��%��$6&�F&@
�$G&0�$8G&�$�7%`G&p.�$�G&@7��%��$%�$�G&�cE%�G&,�$H&pe��%(H&5�$PH&p�;�$xH&�C%C�$�_�$f�$`��%��$��$�H&P���%�H&p���$�H&����%��$;�$��$p���%��$P��P����� ���0�`�eE�%pv�E�%�&@?1%�Z�1%+%@A8%�Z�@�&�Bp�o%�Y��o%h�&t��$�Y���$��&	rE%[���&N%�Y��&R�%�Y��&a�$�Y�@�&C�%�Y��%[%
cu{%8Z�s%ot%�Z���%�$i�%�Y�h�&�Y��%�Y���&p�%�Y��%�%Z��%�%Z�Ȅ&F�%�Y��%�%��m%�Y�%��&�a+%�Y�6%8�&�`g@q�=%puA%�Y�Z%�# vv�$TƉ�g&q��$LƉ��&stv%�Y�t%d1�%�Y��%8%�Y���&D%�Y�؅&�%�Y��&g#%�Y��%�%�Y��%T��%�Y��%�Y�P%%�Y�%�Y�n,%�Y�7%ND%[�8�& [�BU%[�X�&[�G%�Z��$��&�7Dg%`X���%��&``kl%Z�`%ue"%�Y�Y%q%b�%Z��%�%j�%Z��%�%Wa�%�Y�@�&�%XZ�p�&�%�Y��%I% Z�%��&�#%(Z�%��&`-%�Y�X�&k"�%�Y�"�%��&��S��%HZ�p�$��&�%:%PZ�p�$E%�%�%�q�؈&U%�Y�`%y%�Y��%%�Y��%�Y�`%�Y��&@U%�Y�@�&@�%�Y��%�%�Y��%�%���%S�$w:%![�p�&%"[�%6%#[���&I%$[�ȉ&�%@[��&(�&f%H[�\%`v�p%x�&`@[�	�%X[���&�%Й��%�$�Y�UC&�&0_d[�
9%�Y��%@�&�_z�%�Y�UC&��&�^`[��%h[���%�&0^�%xZ�8�&v,%�Y�h�&��&�]�%�Y��%�&0]�$p[���$g&��$x[��h%�Y��4&�&\|%%[�
%ph�b�b������0��[�[�������������������������T�%k��x�&eE�%�v�E�%�&@?1%p��1%+%@Ai�%)q�h�&p�o%�[��o%��&t��$�[���$��&a�$�[�@�&(v%(q��&v�$TƉ�g&	rO�$lq�(�&7&3q�p�&ne%/q���&d�%l��Ц&S~%R����&B��% �&�,C�%�[��%P�&A�% q�x�&�% q���&�%2q�Ч&x;�$xq�-%��&j�%,q��%G%p���$��&BB
%�r��$%ot%0����%�$&%9��-%	�%(�� �&G%`���&H�&K%X���&x�&IP%Xq���&	%hq��&
%-q�(�&:�%\q�P�&`% q��&k% q�(�&s% q�}%P�&�2$q��% q���&�% q�_%�% q���&	Dg%�[���&{%.q���&-�%9q�(�&�%:q�X�&�%;q���&�%j���%�%�r�Ъ&�%i���%M9�%p��%�&`2`%4q��&@U%5q�@�&@%6q�X�&��%7q��&��%8q��&��$LƉ8�&	�$p��/%��&�6v,% q�h�&�&2?%p����$�&�� q��Љ Љ�������������@�V�C�r�OO(%��%9S%�'�V(%��$�(��+%'��%�'�7�P�����0�`����
� 
��$�&�6%�&�#�6% �&�#�ֈ���Ԉ�@׈�؈ ۈ�Ո�׈�ֈ ����`��� ���@��� �`����������@�`؈؈���`���@� ���`�� �����@�������`����� �����@����� �����`����������`�����@�������`����� �%G% '�$��H%�(�%����$0��Z%`�]'%�?%��%�7�$ Q�%@��+%��*�$�]tv%`^��%���$ ��<&0
�%����%��%��G%P�?�$��;�$P�1�%P,�%0��.%��d�P����b��@�@�%�-���%p.���%/���%�/���% 0�I�%�0�A�%@1�%%�1� ��-��,��,��,��,�&&%&��E&0&��m&Z&��&�&���&�&���&@>( �/sys/kernel/tracing�U���reeb�U������U��� gbd�U���cart�U��U��X���U���J��UU�H%��$8T(8T(8T(8T(8T(����������������!3&��23&�C3&��O3&�]3&p�{3&���3&����(����(@��3&��3&���3&`��3&���3&��4&@�.4&�u!L4&��_4&��w4&��4&`�P�GCC: (Ubuntu 13.2.0-23ubuntu4) 13.2.0,���,�[�E,[��c,-�c,����,kb�`,�)�@,o/�,�4��,�5U%,�9zi,2;�O,�D2,�_L+�,�l2",p�*I,��@f�,A�0�P,c����,h�y��,��@��,y�]
,�!P��,�.0��%,�z���,��p�5��,M����<#�p�њ�P,�Pq!�J,��0�!'<m�`�!}w�P�,Q�5",�7"b,�p7",�p�V"<�{�Z"z
RQ
,��e",�0k"@@,gAp�"�
,3n0�"y<�z��"�G\Q	,s	@#A#,n	�'#�(,��	pP#1,�	�n#�,�
`r#v�9F����	int
5C�?�b<�[b��5������
5�5�V$��+�V�����a
<	8���"	����i5'V5��f�p5�\�,��Pc5�d{o��?��b#<�\4��.�b!<�\�Ct�[�E�b?����5���intC�6�X<�
re�
XFQg~�2H���Xy���XX�$�/+�����L�	�A
�	<��/-	���$�SfxxX�@	
f�iX��>����C=X_	�<�<4
X��X�VX���?	X�\	�,�PsecX�dTX���n
secX�\A
[�?�
sigX�\��t_��cf�	int
5C�?�b<�[b��5������
5�5�V$��+�V���~��cnt<	@���(	����i5#V�5��x�n5�\�+��P�5�dp
	����T	��`�Hҋ7�d	��2���ty�cC��intb?���5���<�	t{
���<�<��$��+���������]9�t>�t8
t/56buf�@�
/	�p��(	���<�c�<�\�:��P���������	H�>���b?�5���intC�	��q	h�q�<��у�1(�3j�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��DA`SwFFhHHjp�Ijt�JxxڛMU�)�N\��HOK���Q[�'AY
��)v[e�(�\o�ޢ]F�6�^	L��_
2��y`j�kbt�	�]��0+\r<��[>4&v`%�j��>��(��idxjptrL^	���E�� &nr
jJ
j1�
jN5Y^^�8$Yfd&	jp�'cP#(c&�e7E!�
 �
YO
��	k�!>HWej����46j�Y�jq	�L�22�a
=LLj2&+	�
.L,	�LJL2?W�j�����fda�&��Xfp�1��P
fd�j�hS��
j�l�T�jo�4��fda�#��h+5�,j�dB'ljP��Yfdal%��XP#l0c�TG�mn�Hargn
L�@
fdpj�h
nrp
j�l n�jLY�[j�����fda[-��Xpos[6j�T�[K��H2]Y�h��^j�d�Lj����BfdaL"��XfdL+j�TP#L5c�P�LQc�L
posNj�l�.F��+�mfdaF&��h��?_�D��fda?$��hж/���g��J/"j�\1�/0j�X
fda1��hTj��+�ifda#���nr,j��^^�hJj�LPl	2�P�	2�XN5Y�`!�
��L�fda
$��h1�
-j�dU�&���b�`�Cb?����5���'intC�c
��c
h�c(����\�	G
����)
� G
��� G
��c
��c�<�����
H�Gу�1��3\�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��D�`SwF�hHH\p�I\t�JoxڛM9�)�NN��HO����Q��'AY
{�)v[��(�\��ޢ]��6�^	���_
��y`\�kb��
�]*�0+\r���	G�&v�%����	G
�N����3G��5#G.96#G
o�7i�(	���	\��	@��	\r�	@)�	 \9�	"	U��	#	U=		$L
X�
5\+(
C	�QEX�F��Gc�	G'
m�
H�&,
x��U���
�#���$���%� ��&�(��'�0��)�8�*�@��+�HI�,�P��-�X��	G-@0 ���/�~����
Y�� 
k�!G�8$jfd&	\p�'UP#(U io(�fd\1�@buf�end��<���\ eof�$��	G��1�	��.�6�	��(	G��?(	��S	GC,�JS	��~	Gn�R~	�U���V�	�� fsH[�+\��]�W^
���_��`j@�P��	�����	@�����	���*��	��=���	`����	���)
z��\!âm\����46\��*\6,���.&+�
!�/g�%
-\Y��R%\�0
f\i\�i\�F-
s��\�!1����\��\~C\��H\	���G!��\	�*�\?	��0�E
`	��@�I�w	�]�+��	�!����	��}\�	\!
#�\�	��	'"J�A\
���\
����3
���\N
��"����m
���\�
�
�
��
1���\���
2�"���_�R�-\��_�W��
��_T����_�#G�&��\M��i5��"���_�R�/-��_�W��
��_������_
��\�w��2�"���_�R�/���_io�j��_bf����_ret�\��_�W��
��_T����_��	G���\���2�!���_buf�/ ��_L��<���_�W��
��_T����_O�\^���2�!���_�R�--��_�W��
��_T����_O��\0.�'
2�!��h�R�<'
�`��\.�l
2�!��h�R�<'
�`���\A���
2�-���_�R�'
��_3>�$\��_�W��
��_T����_���\~��Q2�"���_buf�0 ��_L��=���_�W��
��_������_C�q\������q%����Rq3\��fds\��errs%\��buft�����	G?�\\��R��\$���~buf\5 ��~L�\B���~io^j��~bf_R��~err`\��~�b	GW\�.����W$��h�RWB'
�`��M\R.����M$��h�RMB'
�`m�6\����d��60����R7'
��3>7'\��~&�9���fd:\��err:%\���%\������%$����R%3-��&�'���fd(\��err(%\��D�#���&fs)&�X$��h2out ������7�|fs.&����	�@c|�P��$G�H3 �����
fs�4��h�5�
 ���
fs�&&�h4q	HV��	G
2��
���t�z
fs�)&��D����P���	��c�z�H��$G�@���
h�D��
f���h
len�)�`R��
����
fs�)&�Xptr��h���\c�|�Y
fs�(���~���1c��~)��'��~���
�C� ��
fs�(&��^������^fp���^�W����_��	Gc��#G����.��@���;�5$���`fs�&�h����>�z9��	<�fs�&�h:����%��fs�&�h����{�����@�;�$���`fs�&�h{����>�E9��	8�fs�&�hZ���%�qfs�&�h/�����R�����;��$���`fs�&�hz���O�>�9��	4�fs�&�h��*�%�<fs�&�h������;���;��$���`fs�&�hx�����>��9��	0�fs�&�h ��w�%�fs�&�hI��b��K���'�;�a$���`fs�&�h������>��9��	,�fs�&�h�����%��fs�&�h���������t�;�,$���`fs�&�h����6�>�q9��	(�fs�&�h4���%��fs�&�h���0���n
io�/n��~���: ��~,��L���~O|�^\��~buf�R��~���\��~&�����~l�����~T�	��~ch�\��~5P����jw�/\��o��
io/+n�Hptr1��P%��n7��X%����:��`6	G6�"b�_�
io"(n�h
fd"0\�d
buf#��X1�# @�`�c
�P��@��
H�>���b?�5���intC�
��>
h�q�<�������Q"x�[��UVv N}!
��#>�DIR/��E>�?
4	�
��zj�2
���j���2	/�$��	��#��L6j�����	�j�
-�j-�2jF��
� �
\\�#&+
�
tL¢�j���	;#�	R�$�*�j��2�$j�A�Nerr(j��^buf3���^�?2��^sys����^+�%���^��N��^���4��_�^>nojRo���o8�X�Wq��hretrj�d� b\P��dird\�`�We��h]�
���]��h�S�u
n�Q+S#��X��U��`NV
�|��N��hD��	n��+D$��X��F��`�?�	)���?#��h�2
��	1�mnt4��h�%�L	B�Dmnt'��h��
	B�smnt��h�
�H�#,��h$A��`X������b?����5���intC���ch�c��c�<��H�G��Gу�1R�3\�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��Dk`SwFphHH\p�I\t�JjxڛM9�)�NN��HOu���Q��'AY
v�)v[��(�\��ޢ]p�6�^	���_
���y`\�kb���]��0+\rf���G^&v�%����G��R����# ��#�$
� �G�	g#%	@���#��@���
q��\�����\r�&+�
��
�#��������
�#^�������\�����#���\�����'��$#��B��
����Y���\t��+#\��buf$���_�#0���_�#D���_
fp���_	&����_
len	���_
p���_	�W���_	$���_N�
������H�>���b?�5���intC�{<�{�O�8h����	*�h�v2�
O7h���h�#h���Do2+���_
2	D��_cpu
h��_{>�����U%�H�>�$(Q�$Z	jj
>N$��$�2$��$��$���b?�5���intC����h���<��у�1e�3��6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��D~`SwF�hHH�p�I�t�J�xڛM��)�N���HO����Q��'AY
��)v[��(�\��ޢ]��6�^	���_
2��y`��kb���]��0+\ry�	��
>q&v�%��	��
>�
��5Ee
� ���<$	����$

�($
�$
�	��	��&	H�w%t�����j�$9A���	)��h���`	$��X�#�U���8"���~:Y	
���~err
���~5L���zi��H�>�?�int_<�X��b5���C�X	*�L��2S
:*��%L�L�2��zi��%L�\
buf%��P�%12�HerrL�l�	$?&��O`H�:�$(M�$V	ff
:N$��$�2$��$��$���b?�5���intC����h���<��у�1a�3��6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��Dz`SwFhHH�p�I�t�J�xڛM��)�N���HO����Q��'AY
��)v[��(�\��ޢ]�6�^	���_
.��y`��kb���]��0+\ru�	��
:m&v�%��	��
:���5Aa�
 ����H�W��@l�p���]ͣRL	Gf
�Cg�
��C��^����g�Y�X-�sN�]|��0�YJ!�X "~!H"�k#�|$�Z%!&Z'�^()
�*�+�6,u_-*�.�}/�e0w#1��2h3�~4�L5�6P7!;8>n9:N;ܞ<3�<P�=&	>�?�E@�GA.TB�C�pDE�FkG�H�IA6J��K�/LtM-�N:9O��PKtQϵR�FS�xT&�U|�V?7W��X7&YZ+r[�/\��]R^"�_�m`K�a�Xb�/c�Md8ae�f
�g�Vh��i��j*k><lׂm}�n4oW|p��qCMr6msʝt׎u�v�6w,`x�AyzIz�{�A|TG}��~ŕ�#��i��;�ڨ���M��T�o��f�
�����)��b�[+����\��~�����{r���K`����G2����
�km��,��?��\�n��e�����\�8��7���ݓ�;$���������<��!�H}�Bv�MH�	6��
����@�������K��&��A��e�Q����"���/c�� ��b�f���0��w����C�������Lo��
��a���Y���Tu��������U����l����`�h0�ͫ���+&�	Z�%�&&�%�%�%�%	fk��#��f
�&
��%Z	��!'����w%t�����&"�3�
	fn"&Z�h&��X	��-#��~�8@���~:Y
���~�#
��6���
/#�l�8
Q��`:Y��X%�-?&�	�21	�	��./+&5u�%�&&�%�%�%0int
u�!�	<�
�H�.	b	?�
�	5�	��	C��(-.���h���у�1{�3u�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��D�`SwF�hHHup�Iut�J�xڛM��)�N���HO����Q��'AY
��)v[��(�\��ޢ]��6�^	<��_
���y`u�kb���]	�1�0+"\r����.�"&v�"%����.{!�2 ����*

#cpu
u
�		3l'�(-4uAAAF5F	�(�/'
�)'
�z'
5u64!S�u32$w�u16'k�u8*_�6M	�<?NukO�
��)�/��(�.��'�.5i*�.b)45d*5��'6
5�'z�)
5#nru#map
F��7.��!�*5H�	�W��@l�p���]ͣRL	Gf
�Cg�
��C��^����g�Y�X-�sN�]|��0�YJ!�X "~!H"�k#�|$�Z%!&Z'�^()
�*�+�6,u_-*�.�}/�e0w#1��2h3�~4�L5�6P7!;8>n9:N;ܞ<3�<P�=&	>�?�E@�GA.TB�C�pDE�FkG�H�IA6J��K�/LtM-�N:9O��PKtQϵR�FS�xT&�U|�V?7W��X7&YZ+r[�/\��]R^"�_�m`K�a�Xb�/c�Md8ae�f
�g�Vh��i��j*k><lׂm}�n4oW|p��qCMr6msʝt׎u�v�6w,`x�AyzIz�{�A|TG}��~ŕ�#��i��;�ڨ���M��T�o��f�
�����)��b�[+����\��~�����{r���K`����G2����
�km��,��?��\�n��e�����\�8��7���ݓ�;$���������<��!�H}�Bv�MH�	6��
����@�������K��&��A��e�Q����"���/c�� ��b�f���0��w����C�������Lo��
��a���Y���Tu��������U����l����`�h0�ͫ���*5/
�(�**+�([* �'@�&�C*)c(�($\��.=
��u8)O#I
�,�<j
<�HWeu�
��%9J�Au�
��%+�)��
<��$]�+<�
<A�$���u�
������:&2>�%!'��Iu;�E
j��5�+&+�{<�_�<��T'�]f)��]4'�C]��i�� ]��
�(�b�P
l(�u�Di�u��j�	u��k�u�@
�'�]�H�))
�(�u��
�(�u��F��'�]�&��
4'�?]��i��]��
�(�b�P
l(�u�Li�u�@j�	u�Dk�u�H
�'�]�Xq!
	�[��!
.

z+��
�%��
a�9�
�Pb�W�
�H&�i�u�`j�u�d	�z�)w�r%K��
mapw>�
�X
x�y��l`+r�
4%>�mapr;�
�h�*]�
�$��~lhs]5�
�Prhs]U�
�Hnr_u�d�$Didxku�`�)X�
T$,��u/X3�
�hcpuXI��d�*?u�#��Nu/?2�
�Xcpu?H��TlowAu�d
�'Au�h�#RidxIu�l
�*J��`�*:�
|#>��map:G�
�h;'5uP#,��u/51�
�hv()�#J�u/)>�
�Xidx)Hu�T
x�+��l<9'$u�"�5u/$:�
�h"+�]j��_+�4���u/�]�@r)�.�H�+�.�Pp����i�u���'�	u���(�b�Xtmp�%b�`A,�u��=out �">��"� �$*�u	X�-)�u��!P(�u��	(�]
]�����/���u/�]�P�'�u���(�b�Xtmp�%b�`A,�u��n�u�@cpu�	u�����u��sep����?�'�D@�*�u�D��$*�u	T�-)�u�H�P(�u�L@(�]�7��'�3u���(�S���'�	��Pu/�]�Xi�u�Hj�	u�Lq,	�[��,.
&t(���qu/G�
�hidxQu�d&L'xu�2��ax A�Xbx/A�PJ)z�`P)z%�h�(m]\)��u/o]�h|)`]Z�8u/b]�`�(c��h'F]]���u/H]�h�'Iu�`'Iu�d�&iWu�\A�'<>��map<-]�h)2]�9�map2=]�Xx�4]�h'0()
+���map)2]�XF�$*,u	P�-),u�htP(,u�l*]�2��u/!]�h�)]�X�
�'.u�\u/]�`x�]�hBw*��Imap0]�h�'9u�d&�)"{w�{map"E]�h5J+��
X��r�({�h4+y�
x���iy)5��ry8{��old{5�Hnew{5�Dval{5�@q�	�[�(o-���P��L��` �,��\��T��X ���h��.
�'=)k1G��rk-{�hq	x[��.
�-*L�
W��rL({��oldN5�HnewN5�DvalN5�@q�	�[�(o�-Y��P��L��` ��,��\��T��X ����h�(?5=�1r?<1�hA'�*:#�or:-{�hn:=5�dCL*Eu�vE5�oldE<unewEEu,�'u�*u�?u)�*(�)�*()�*(,*(�����D�)'�Jv')��hi'0u�dV)u2���v/���M�E	�F	|G__c	�__u	��d(�k�L
�X�P�HR(�#p�C#res�L<I��UuG�V ?&|
�L+��$���!"int>V<�Ob?�5���C��(-.��wh�w6�>O8a�H�.#
��(~/'	[)'	bz'	5u64!�
u32$

&u16'�
6u8*�
F$
M	l<?
N>k
OUl�)�/[�(�.b�'�.5i*�.�у�14�3>�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��DM`SwFRhHH>p�I>t�J�xڛMb�)�Ni��HOW���Qg�'AY
��)v[q�(�\{�ޢ]R�6�^	<��_
���y`>�kb���]�%�0+\rH�Og.@&vl%�vO�.4& ���b)4�d*5l�'6���+
	�pid
	��+
��+
3�)

�nr>�+
>map3�B'.(�E
cJJ5J)&+�
v<*,�<�<�+�a=<�<>��+b��1(��mapb4��hidxb=>�d��,]>�1#�'�/]1��h,�,W�16�UmapW3��h�,P�^1)��mapPF��h�+C
y0��&�/C=��X�0�iF>�d�0�
$*H>	\�
-)H>�h�0P
(H>�l-Q,>�`0�w,-��/���l,-8>�\��-K��P
�//��hi0>�d��+(��/-��map(5��hidx(>>�d.8,#e//�-map#7��hidx#@>�dpid#K��`,��.t��mapJ��XnrS>�T
�	��h
�>�d!,

�.`��map
<��X�
E>�Tnr
P>�P
�	��hJ+�r.�r�(�h��4+y�-��	iy)5��ry8��old{5�Hnew{5�Dval{5�@q&		]��
%.-��P�
�L�
�`
%.,	�\	�T	 �XG1.	L�hV&	.	=)kK-G�j	rk-�hqz		�\�Vz	.j	-*Lq,��l
rL(��oldN5�HnewN5�DvalN5�@q&		�\��
�,-Y�P�
�L�
�`
�,,	�\	�T	 �XG�,	L�h�(?5W,��
r?<�
�h��*:4,#��
r:-�hn:=5�d/L*E>cvE5coldE<>newEE>�'>�*>�?>8*(hG*(mV*(r*(wlPA1!0�)',��v')c�hi'0>�dV)>L+��Yv/Y��g+�1	2	E3__c	W__u	��d^�+��Lu�Xk�Px4R(��p�C�res�L<5��U>���)?&�
�2"^(b?����5���*intC�
�(-C
6�X+
��_�<�%�
���
H�C,8r
�(f�
^4J
)'5
U2X
z'<
�.*u64!�u32$s8+�&	M	[<?	NX
k	OD69	Y�09	Z���	Z�g&(
�	val

�	ena

�	run

�	id

�7;

� -(
�.�/K4
��	0C?4(
��*
8	cpuX1,1<jpJ/�,�0�.4�1 ��
,/�
h2���
B.�
�0���
�1�
�2�
�/�
�/��
�2�
	1�
-�
�/�2}4��c���
��
`$�
p�3�
�8�
 �/�
@�/�A	�B:/�C[2�DC1�EX-�F�3�G�-�H�+�Io2�J-3�K�0�L���M�0�N/�Oz1�QP.�R�2�S1�T�3�U}2�Vi>�Wc-�X�-�Y�/�Z�3�[�A�\�=�]=�^�3�_�>�`R1�a�:�b�-�c/�d	4�eK-�f�0Q3�
4�8�@�3�Hs.�P�0�X�-��\�1�`�2�h�0��lc4�n�-pp4t1
x�/�b)
4~d*
5[
�'
6c�'��)
~	nrX	map�%�� C�1�)�K�*g�-+u/-��14���/5��	fd6\��-7\�[98\�	id9	a�	ids:	/��7;���/>	X��6E
f�"4J
f��-L
f�	idxM	X����+��)
~	nrX�+X	map�	�3\1(\1-		��2
	�N5	��.	��.
	� 4t2m(�$��| C
�0��5����.``	3>
~:o	X	fd	X	cpu�)~��	$�	$ 	end 	$(:!
f0<p"	$8).#|@�1$
~H�3%�P09&�X�3)�	�1*X:o+X�+	�		pid
	��+��	�	 C6�&<�1�	�	~�1*X�	XC'.:X
�
	�a=~=
~X��B		�]
X~�!q�~y
���12X�
��
X`	t-0�
��f|z/4�
�/4�
\!�0fX�
X"g�%
Xv(3((X�;';XC("Q,
%�"*"�!�kC_s_'�/\�XX�7&+�
�~m-~��8�.�GU���;
�X�.f�T%3�H&3:�o�9�.�GU�L�1-��h^.X�F����1-��h�,8X�d3CX�`�-���F���1�=��h�/���F�
�1�@��hi/��vF�7
�1�:��h�,�XFf��
�1�1��XK'�D��Perr�X�hi�X�l)2�X�Ee��
�1�,��Xi�X�herr�X�l=2�X{E0�#�1�0��hR4�;X�dO0�XEe�q�1�+��Xi�X�herr�X�l0�XrD����1�2��X&0�=X�Tcpu��didx�X�herr�X�l�2�XBD0� �1�/��hR4�:X�d#b0�X�Cp���1�5��Xioc�
X�Targ�~�HR4�
X�P&0�X�h�C*err�X�l#�1�XUC}�)�1�1��Xioc�<X�Targ�G~�HR4�
X�P&0�X�Dfd��h:-�X�A����1�)���R4�4X��&0�EX�����#
����	���fd����8�$��buf�	�@:Y3n
�@�3�1n:��XbufnFa�P��o&
�H�8q$�hnrX�d#:3AX�>����1A6���R4AAX��&0BX����B.
���D	��PfdE�X�8F$�`�<Ga�hidxHX�L-$X�=��L�1$.��H�8&$�h2'X�\�(X�`nr)X�dd1~4=����10��XR4;X�T&0LX�Pfd�h�-�X&;�e�1�)���D/�4X��ret�X��idx�X��&0�X��mp�`	�P�;�fd	�@map��Hcpu��2�9/���1�,��Xidx�X�`&0�X�dD:{fd�	�h�2׾99��1�/��hR4�:X�dx0΁9=�3�1�+��h.�L95�_�1�-��h:0�9J���1�.��X96idx�X�l;�2�
x8���1�9��XR4�DX�T&0�X�d�8Nfd��hs3qX96?�6�1q)���u/qE����/r ���cput��idxuX�@&0uX�DerruX�H<out�I8(o69��-x�	`�(�69/�"�	h�=#fd�X�L10�X��3��P-0WX�5����1W,��XR4W7X�T&0WHX�P10WU�H�7Y��`fdZ�h�3PXD5H��-P-��hpidQ
��dcpuQ"�`10Q+X�\�RC�P�/HX�4S�n�1H6��h�,HAX�d3HLX�`�-4X-4��
�14-��X�,48X�T34CX�Pr4aidx9X�`&09X�d�47fd=
�h�1)4�6�1),��h2.��3C�u�-<��X�1!��h�0�2����1*��`�-I��Xidx
X�T$�.&X�2��xy&2\�h$�.!X�2�xy!2\�h2~r2S�jxy4\�hx?��`yI��X$2~*2H��xy6\�hx>X�dyEX�`>�.2"�?	5��h5(�8?&�*Id1���9-+&5r�%�&&�%�%�%:int�<�~b?�5���C��(
-.6
�r�
��~�(�H�.)'
�U2
rz'
5�.
*,.u64!�.u32$;M	`<?NrkOI69Y�09Z���Z�ll59]�>8^�[7a�09b��7b����)�/��(�.��'�.5i*�.,~+.�N�8a�/d$idxr$ptr<^	�C�5�� �nr
rJ
r1�
rN5^�8$fd&	rp�'�P#(��d-e75!3 �YO��b)4Nd*5`�'63�*
ucpur�'��)
Nnrrmap�uZ�%.<,15j�J/�,�0�.4�1 !�,/� h2� !�3B.��0�!�h�1� �2� �/� �/� !���2� 	1� -� �/� =}4���
���

��

`$�
 �
�3�
 
�8�
  �/�
 @�/� A	� B:/� C[2� DC1� EX-� F�3� G�-� H�+� Io2� J-3� K�0� L��� M�0� N/� Oz1� QP.� R�2� S1� T�3� U}2� Vi>� Wc-� X�-� Y�/� Z�3� [�A� \�=� ]=� ^�3� _�>� `R1� a�:� b�-� c/� d	4� eK-� f0
Q3�
438h@
�3� H
s.� P
�0�X
�-�\
�1� `
�2�h
�0��l
c4�n
�-p
p4t
1
 x
�/ �V9@jK��id	3�1F	idx	r cpuZ$tid7(�6"7,Z6#Z03/&	38�1�)F	K�*l�-+�u/-K	�14K	��/5�	�fd6�	��-7�	�[98�	�id9	�	�ids:	>��7;F	��/>	r��6E
�	�"4J
�	��-L
�	�idxM	r�ju�+�	�)
Nnrr�+rmap�P	>\1(�	1-		��2
	�N5	��.	��.
	� ?t2�(�	3�@�8��
N5l�5	r�6
�	67
�	5K	25K	 �/�	(8	r00>�8�8 �@l5!�
`"�-"�`"�5#�h"�6$�p"�9%�x��
.��.`�3>
<:o	rfd	rcpuZ�)N��	3�	3 end 	3(:!
�	0<p"	38).#�@�1$
<H�3%�P09&�X�
�5)��&��F	�r
��3)�1*r:o+rw9,0�2��	r_6.>C0ra��rZ!70�idx1�get2�-32~�%.�0��&���+	�pid
	7�+���%.A�&"5�1

<z/4-
�	^.XrM
F	rr	�*?�	c
c
�K65z
�&�
>y'	�*r�
c
Z	�12r�
��rZ	�+7�
�	r	v(3Zc
rt-0)���	�	T/rDDr�	B'0rnD�n<s&�Dr<�96��	�9�r�rr'	�-r�Dr�	T3r�Dr	�,r�		;';r"c
BF-s+Cr<�(g�!%
Or	�1*rpr.'	)2*r�F		O0'r�F	x0 �F		s3r�F	K	�	C&+ �
�<��(�D�1F		m-<�	�'*"K	6K	K		�,%�	L�	(Q,
%�	�,j�		))"K	�K		`+G�	�c
	T',"K	�K	K	(�(!"K	�'.�K	�'�Dr#�6��eS�"�8�6��h�1�QF	�`�5�rxeu�s�8�0��X�1�F	�h�5�r�d#�7�4eD���8�2��XOe&>8�F	�hOe�9���`�1�7��dl��?	�2��H�7�KF	�@�1�F	�Xn�r�T�dg�9���`e�9���hD�7���dF���8�,��hmap�F��`:��	�\#:��c���8�.��Xi�r�l7�rc��u�8�+���D/�7r��mp���Hops�a�Pr5~r�ay�.�8~/��Hops#.�@mp����u/�c
�X�1�F	�P!b�9���`�b�9���ha8nrKaS�u�8n6��X8pr�l$8Or�_X�`�8O"���opsOG.��mpP���l,Rr�`�'Sr�d8Tr�LcpuUr�X&0Ur�\2
:p	 ^�3A6i$a4Pq�Zr�P�9[r�T�p.`�7%r6^����8%%���ops%J.��mp&���l,(r�`�')r�dcpu*r�T&0*r�Xidx*r�\8+r�H2
:�	^�3A6I�_E:rq�2r�L�93r�P4Eq�<r�L�9=r�P��.�5�r[1�N�8�$���ops�I.��idx�
r��mp�*����9�2r��&0�
r��p��O��9�(O�8�@O��7�Z���1�F	�H�8�r�@@[��9���XX[�+:��	��g5��Dmap���`q��O�Pfd�r��cpu�r��^�9���h5�6�
�Z>���8�=��hmap�W��`:��	�\�4�r�Z2��map�-��hmp�J��`q��
r�\cpu�"Z�X�7���Y��^�8�.��X:�;�	�Tidx�Jr�PD/���h6�9�\Y����1�8F	�Hidx�Cr�Dcpu�Lr�@&0�Ur��sid���X��4{��X��N�8{F��H:{S�	�Di}r�\map~��`�Xd�����hD8vrfX*���8v+��h+5v7r�d�6pr/X7���8p4��hV5pB��d69g�WI�*fdag:D�XfdgCr�Targh
<�Hmapj��h�4ZrcW����8Z1��XfdZ=r�Tptr[<�H�8[��P�[4�Dpos]r�l�8Er�V��a�8E3����'Gr�Pl,Hr�T�5Ir�L�1JF	�X�V>�9L��`
W�9L��h*6r&Uq�$�80����1F	��R4r��&0r��fd(r���7$�@�9r��id3��ret r��Fadd@_V34.#�6�T����8.��h�1F	�`R4	r�\&0r�Xid&3�P1�8PT<���85��Xir�lV8�
�S����8�6��H�1�F	�@R4�
r��&0�r��id�'3��
f8�r�Xsid���`G�%T"	 �%�\ �%�h)�8�3hS*���8�2��X
>8�F	�h�8�SR�L�8�/��H
�1�F	�X&S*
�9���`GS
�9���hf7��RR���8�.��H
�1�F	�X�R�
�9���`�R
�9���h�5�pRT�N �8�-��H
�1�F	�X�R, 
�9���`�R
�9���h)�4�r�Q��� �8�+��H
�1�F	�Xerr�r�TH�5�_R�Q� 
�9���`:R
�9���h@9�\Q��=!�8�0��hu/�K	�`�/��	�X�4�QX�i!�8�.��h6��Pw��!�8�,��h{6�
P��K"�8�4���pos�F	�Hn�F	�PP"
�9���X-P)"
�9���`bP
�9���hI#9xF	�OV��"�8x'��H��xBF	�@
09zF	�X�O�"
�9}
��h�O
�9�
��`)�7m��O3�#
�8o��hk8fMO4�M#�8f.��h�1gF	�`6[�Nk��#�8[+��h�1\F	�`):Q
~Nd��#�8Q=��X
�1SF	�h':$
�L��$�8$?��h�1%F	�`�4CLK�.$�8,��hJ2<�KS�y$xy4�	�hx?��`yI��X*2<�KH��$xy6�	�hx>r�dyEr�`*18s"F	�K�%�8sI��X�K
�9u	��h�*:lK#�P%r:-P%�hn:=5�dN+�)'UK��%v')�%�hi'0r�d`*;56r:K��%fda6>D�hK�9	J>�%,val	J037[z	JB55L7��JO�:&n�6��Xh�L:&�P>8���h�z7��J'�m&2�4��h8d�J)��&2d7��h�5W�I��M'��W2���09WK����I�/Z'LZ�$__cZ__uZ�&�`M(JZ %(�L (�X (�P�5K�I.��'newK4��h@KK��`+�9&LIA��'new&1��h��'��`09(��X+�.*I"�(?	5��hNe9�2(,p�>2(,res�G<7��Pr7(O�2'$B?&��@f�/<b?����5���CintX
?,pC�
�(-C
��p
h�p
6�XD	�<��
H�C
?	d
�(
w
/'.
)'5
U2X
z'<
A,�
�.*4)u64!�*;)s64"�)u32$*V)u16'�*f)u8*�*v-M	�<?NX
kO��
�)�/.
�(�.5
�'�.<
i*�.4
��Cу�
1t�
3X�
6	�0!
7	�Ui
8	�Dm
9	� �9
:	�(�
;	�0>�
<	�8�j
=	�@F
@	�H��
A	�P�[
B	�X��
D�`Sw
F�hH
HXp�
IXt�
J�xڛ
M5�)�
NJ��H
O����
Q��'A
Y
��)v
[��(�
\��ޢ
]��6�
^	���
_
���y
`X�k
b��
�]�E�0
+2\r	�	�
��C	�2&v	�2%�	�
��C	�	t9 ����,/�
(h2�
(�0B.�
�0�
�o�1�
(�2�
(�/�
(�/�
(���2�
(	1�
(-�
(�/�
(}4��
���
��
`$�
(��3�
(�8�
( �/�
(@�/�(A	�(B:/�(C[2�(DC1�(EX-�(F�3�(G�-�(H�+�(Io2�(J-3�(K�0�(L���(M�0�(N/�(Oz1�(QP.�(R�2�(S1�(T�3�(U}2�(Vi>�(Wc-�(X�-�(Y�/�(Z�3�([�A�(\�=�(]=�(^�3�(_�>�(`R1�(a�:�(b�-�(c/�(d	4�(eK-�(f0Q3�
408o@�3�(Hs.�(P�0�X�-�\�1�(`�2�h�0��lc4�n�-pp4t1
(x�/(�
C3i�#<;j
(#Bk(#\;m(#a<n(#�:o(#�?p(#�=q(:g��?h	(%F�>@;
�<?=��b2=c(AdE<e(�=f( �(wA~�0�>��2x@�4�=�(8�:�(@��HK-�Ln:�(P=�(X>�
` @�
( �>�( #A�( 3O�( 
B�(  �@�(( @�(0 �>�(8
�'
4C�GB/_
��0�?1��2�i?5�
dev6(ino7(G+&<�
&�%&�&&&&�%&�%&�%
��
C
��
C
��
C
(C
8a�.�@(
tږ'
pidtid�(len(�;( ��
t(
��4C�-�majminino (�;!(-#O>$
�K-%
�c4&��:'

�C'%%�%�.]>H�ږ'
pidtid�(len(�;( (�1*@�+D��,
tH�? /�ږ0'
pid1tid1�+2
�
�A5>
ږ6'
pid7tid7D?8(�H9>

_
M
C�@ <�
ږ='
pid>�>>tid?<?�@(+;C�
ږD'
idE(7;F(S=KږL'
7;M(�?8SzږT'
pidUtidU�RV(E<W(�=X( idY((7;Z(0�; ]�ږ^'
�_(id`(>a(.x=hږi'
S�j(lenk<l��m�+n

�'4C�=quږr'
��s��t�
idutagx
�
.�>{�ږ|'
id}(�W~
t�<��ږ�'
S��
(�<�
��@�
�j
�	�
�CdA�.ږ�'
���.
(=C�:�rږ�'
�:�`:�<���ږ�'
�-���?��nr��cpu��
��Ck;�nr��=B��:o�
8=�Enr��=B���>��:o�.A��r+���>��r)���+��'��!
@��!�<�%�!�;�%!R<�$E�;
��������:�
ږ�'
�<�#��A
�%u/�#�/A�@�.�@��.)%�>	�+�u/
(

��:C
��:C2@(�ږ'
��(id(G�>H�<(+

�C?�@PEږ'
�> �;oږ'
�3)��<*
�+
��=,
�l=-�'��:(
�%o
��C�:$$ږ%'
pid&���0
$
�+C�< 3pid4(idx5(cpu6(tid7(#=?�ږ@'
nrA(N5B�
+�C{?E�ږF'
��GR?H^I.�;0LzږM'
�N((AO(�:P(idxQ tidR$cpuS(R?T,�:xY/ږZ'
��[�!\cpu]pid^tid_fmt`ipa( �b((msgc
0�6dpZ6et-B huږi'
@j(�>k(�l(�Ao�ږp'
pidqtidr�<u�ږv'
�<w
((<zpid{(�+|
�
E;8ږ�'
nr�
(N5�'8
�GC�A�qtag�(val�(�@��ږ�'
nr�
(�<�(�
G�C3��val�(ena�(run�(�%�K4��
o<0�Sږ�'
id�(cpu�&0��K@��ږ�'
���(��(NA8�ږ�'
�>�(x@�(�:�(n:�( =�((�:�
�0�?�
�1>�
�
2E:�Oږ�'
�<�(�<�
o>�yږ�'
�<�
HH�]ږ�'
�-�i>�%�+���A�!��>�u�@�M
7;��
_=�#�
F-��;�zpA�bpf� '�=��R1�%��-�"r>@�#��>�';�)E�:�%�/=�p�?�#��;���:�$zaux�/�A�#u�<�&��/�=Q;�!�:���@�"q{<�W@�!SZA ��A$�<!O-(�val
�ena
�run
�id
�7;
� '(�%]!K4�
��C?4(��	�I*�b)4d*5�
�'6��*
8cpuX
�0D	IJTT	Y�.`3>
�:o	Xfd	Xcpu�)��	;�	; end 	;(:!
0<p"	;8).#8@�1$
�H�3%�P09&TX��3)K�1*X:o+X9�&<5]�+�w���K,�����;&��
�LM�E
���<�5"2LX���;�1��	�5�-9�+��XXX�<.�X�u~�6%=map�,T��}>���L6%��}pc�;%��~seq�V��}idx�V��}x@�V��}�>�V��}cnt�;��~cyc�;��}�=�;��}n:�%;��}=�6;��}Uv���	F�	__c�	�__u�	!�`f2�v��	�2��}z2��~p2��~>w� ���(__c��__u���`f2mw���2��}z2��~p2��~.x�� �B �(__c��__u� �`f2]x���2��}z2��~p2��~_y�!�� �__c��__u�� �`f2�y���2��}z2��~p2��~$z��!�>!��__c��__u�!�`f2Qz���2��}z2��~p2��~{�"��!�(__c��__u��!�`f2?{���2��}z2��~p2��~|�~"�:"�(__c��__u�"�`f2;|���2��}z2��p2���|��"��"�(__c��__u��"�`f2}���2��}z2��p2���}�z#�	6#�	__c�	�__u�	#�`f2�}��	�2��}z2��p2��g~��#�	�#�	__c�	�__u�	�#�`f2�~��	�2��}z2��p2��R�$�=�K��~{Af��}i�c$�__c�__u>$�`f2���2��}z2�Hp2�@Ng%	�$	__c	�__u	�$�`Of2��r	�2��}z2�Xp2�Pd���A;��~	�	�?�=0;�u��%low2<�h�'2<�l?2?';lu'��%><?'+<�\low)<�h�')<�l<9>&�t��&=map;T�XI>&�h	y"@�&�r��8'map�<T���>�8'��end�;���<�='�XI>�&�H��X�@?s}��
��`�s�(A�<��len�<��cpy�<�Ddst�
��P3t']?�<��c?�<��	;	.(�Aƚr=�n'map�-T�h6?�Xar9��'map�,T�h?�X�p��d(md�5T��@�;�Pold�;�X�<�='�`��C�h�qy$*�X	t�-)�X�H�qP(�X�L�@pX9oo�7)bufp*��H:op3X�D�p>8'��endpJ8'��z:r7)�h�>s;�`�tX�\+
:L)	``�/$*�X	p�-)�X/(�X	'

�L)C<)(�=d�nr��)mapd+T�X�noldg;�h�<]
onX��)map]0T�Xpc_;%�h6�=X;Nn!�*mapX,T�h0b@S%n)�I*mdS<T�h�>SD;�`(�9K�m{��*mapK'T�h+q�*	(`�
��*C�*(K6F�m#��*mapF'T�h(z/5�l���*map5*T�h6�1$X)l��P+map$'T�Xmp$DP+�Pfd%X�Lcpu%�H	#P%>�l'��+map.T�h(t-�kj��+map(T�h��?T�`:
�\).+8�PQ�?;@kX�,,a';�Xb.V�T�>><�PJ+�!k�\,r�(\,�h	4+yAj��]-iy)<��ry8\,��old{<�Hnew{<�Dval{<�@+qm-	@`�, /�j-�	G/�P;/�L1/�`1S/�j,"T/�\"`/�T"l/�X1�/�j"�/�h
�m-C]-0=)k�iG��-rk-\,�h+q�-	`�
��-C�--*L i���.rL(\,��oldN<�HnewN<�DvalN<�@+qm-	`�, /�i-Y	G/�P;/�L1/�`1S/�i,"T/�\"`/�T"l/�X1�/�i"�/�h�(?<i��.r?<�.�h	0�*:�h#� /r:-\,�hn:=<�dRL*EX�/$vE5�/$oldE<X$newEEX/�'G	X�*G	X�?G	X7�/*(G	�/7�/*(G	�/7�/*(G	�//*(G	�/	�	�	q	a	FS�)'�h�0v')�/�hi'0X�dV)X�g���0v/�0��h�'	s0!	_8__c	�__u	Q0�d,f24h	�2�Lz2�Xp2�P	�0�;D!g��l13>DH;%���>E;��@g�'G*1!G(8__cG�__uG1�`,42egGT2�LH2�X>2�P�=3;@f��423>3F;%��[f��?;	(�H[f�';	�1!;	(8__c;	�__u;	�1�`,f2�f;	�2�Dz2�Xp2�P@e9�`2$p�>`2$res�G�A��PX	e2T@R(��2$p�C�2$res�L�A��UX	�E)?&��0�P+GH�:�intC�b?���5���<�&+�
�yq�y�..	�1S�-��
ptr��hym-y0�#�
�.�h*	?&������GC�
H�A�intb?���5���<�
\1(�1-	5�2
5N55�.5�.
5 t2�(��A&+�
��a=�&�H5m-�<5/4Z��fxy&f�h�^B�G��xy%f�Xn	5�h�/f�����#"H�\YB,H�X�295�P1-		5�`xy
f�hU`+
?&��y��JHb?����5���intC���_��_<�	���tH�C��f���&<�	x�|B��Xr�f�E
3��<�g�%
?X)z�cX��F-s��Xr�uB@��0��fd@X�lbuf@$��`n@0��X�B)�����Mfd)X�\buf)r�Pn)*��H
�U)3��@�\+	��`��Uret.��h�B$�Y�0��fd$X�lbuf$r�`n$)��Xion
�y���<
mB
<�Lfd
&X�Hbuf
0r�@n
<����Br�`�\
	��XqS	�`���iret��h��SC	C��,3�C"�@��cIhC�H�E�4intb?���5���`Z�EgN�a�]�a�^�EQ�a_S�E��2h�2�U�25�V�20O�2/G�!2	*<�*	1��bҦ��[�{<�	2{\	
v�^	$
��G	,�iS	-��E	/
�"G	0
� �[	2	L$s\	4
v(�Y	9
�0hF	=�8�]	?�@hK	J;H�_	K;X�G	L;hhZ	Y2x�BE	B$
(X6�$aqqE7N$��$a2$a�$��$�у�1,�3L�6	0!7	Ui8	Dm9	 �9:	(�;	0>�<	8�j=	@F@	H��A	P�[B	X��DE`SwFJhHHLp�ILt�J�xڛMZ�)�Nh��HOO���Q_�'AY
��)v[i�(�\s�ޢ]J�6�^	���_
9��y`L�kbx��]
�8�0+%\r	@	�_E	8%&v	d%%�	n�E�5L	,�+ ����U(�]^1͛1�S1`	1�B
1 +�U
��S1	���W1	���_��G9ZWWLc1c	
�Bf�99�Xj�B�99.Ph�]�9{<��TL�6�	b���L11aW���9319�J�9X199Io1�T��19���9�1Q1L��L69�#�
�L�PEL�GL6:&+�
	����1$�L@11L�^�L��5�+,cmd�1 �LL@��+��}arg�1���
���}
���s��~|������T2Q	�R(R�U
ō;
��1;E �D�L���	��	�� �]�	��
!	�c��0	��c<	0G	{
>�0��0U@y�G	U}T|���U|	1!�^�	S	��3	"�L"�]�	&�X����� �P�1���Y��@-tmp���
^s�C��
w��k��C���ds�s�EO
��s�����U|T2Q	�?&.^΋΋Akw
'�܋�U	w$&;^X�#w#kX�S<d`�E�
##s���Us �X(U}
0�>��SU|TsM��kU|U���Us���U}Q1
���
��(�R�
�out�B�W�.1/buf�	�0E�=�Swenvy&Olp�#�h�Sl%11��T�UQ1�WY
1����)GY,1@4 yZ[1{q����UvN�oUvTsv>SM@���(�WM1��>bufO�`?-�
-tmpT��dh�h�(T�
��s���U�`T2Q	2"&R	�%Y�U܉�U	w$&�f�f�Q
�$"$ɉ	
Ή�!�R91ibuf90sz9<9�W9L1/cwd?1!2S'1�buf'&sz'29pwd)"g^*b"�D*b!XY"L��W")1&Y�+�^]^ 12,͛71PL�S1hb`)1��1;�U	+"&T�TQ1(m_A�outA#BaddA41tmpC@dieЅ��,err/1��*
���~k�z�T��~A	"&u��U�(�W
N͛
'1err
;1*
HNmsgS	qd0E�¢�L�*(�GsF�6HWML��SM�sFM<6�^AL�__sA__nA9sFA6cFAN�]V�]V�V9���9R�W��S�6__n�9n_�z�W��S�6)@����)��5��A��wB
"&�
�p��
K�������
�{��UsT
Q2R
X�UY�T
�{����,*�?;���T2Q	^�%R	"&Xs
�)�����!�YK���C������_
(Ά��C��N�7)!DZ�[MI
iΆ�?��a]x|v�������]���^�Ά	Ά+������U|T
����3�E��9��-��ȈU|T}Q
��X�U	&���U}T|{���U|T��]���U}T��^R:�:�G:m��aR?�?�H�maX��U|}"#TsR
�}���U|&���Us܈��U	XR(��U	"&T<Qs.^X�X�?�w("kCA�MK
d��E�WUsjh���UvT2Q|Rs�%s0.(X��_���Us
�����
��tr��E^����w��k������
d��E���s��‡�UvT2Q|Rs�%s0.(X	�%$���
^(��w��k���

dK�"E�s,(R��UvT2Q|R}�%}0.(Xs^��A�k=;wGE'���U	w$&c��U}
��)��F��VR
ӊ8w{8'$݊�$��	
ɊXF�J�J2�]�]G�/2ZXPX; �06�C#
��]
4S�mH	�>�$
(Q7�$Zjj>8N$��$�2$��$��$���9�b?�5���:intC�`Z�>gN���]���^�>��>Q��_S�>���h���U���V��0O��/G�!�}s<�;}у�
1�
3��
6	s0!
7	sUi
8	sDm
9	s �9
:	s(�
;	s0>�
<	s8�j
=	s@F
@	sH��
A	sP�[
B	sX��
D)`Sw
F.hH
H�p�
I�t�
J+xڛ
M��)�
N���H
O3���
QC�'A
Y
7�)v
[M�(�
\W�ޢ
].�6�
^	���
_
2��y
`��k
b\��]�<�0
+\r$�}C>&vH%�R}l>�l�5E�'�u��' ������ҦC�[g=l'���>�����?�eI]d�2i�i��h �{<�{\
��^$
��G,iS-�E/
�"G0
� �[2	�$s\4
�(�Y9
+0hF=O8�]?[@hKJ�H�_K�X�GL�hhZYxg*>s*@��Q"�[7��Vv �}!
�}�>�ADIR���a	�(len
2+
�}�B>0h�)		2(cnt
	2�~���d�5��%�a��a�Yq/��1*�u�>va4���l\x@����2%{<��T��q�I������ll2�PE�/�q!h��11�%�i��`PP14���2ll� �
1�l�#�s�l����s�l)�)���22�C�SsIs�l���ll)&+�"�Q1�C��qD�#�
V�,��r�2�_���2Erf��m��*c$�uq*s3l��+i ���$��Us��g�����

�c� l��
�b�8�	
<`��RF+i���,�e���F���,�S
	s��-/�N�	�		6�uU2T	{"&Q}R6�6�>
�2	0	I�uU2T	&�%qf�f�
�
�I	C	~c	a	.p�p�
o	m	}�U-����
{	y	��U:����
G�	�	��U:��Q�UlU}\�U�U��
�U|Ts��U��������	�	��uU2T	�R(Q}����c��	�	��uU2T	�R(q�������	�	~�	�	.șș
�	�	ՙU-ۙۙ
'


�U:-�>`


/
�U:��Ux
U}�
UvTs�b�P����
͛�$l!


�b��K
A

<`��|
r
�i�l�
�
�S�s�
�
 3��	s�
�
�W�s
6g�sTDҗ�hUs���UsTv���U|TsQ}���UsT:$���UsTv6��
U|TsQ}@�$U��X��CQ8R��`��[U|���sUs����U|Q}˜��UT:ؘ�U|TQ}w���U	��$����� U~TvQ}���?Q8R�����WU~h�oUv/��0U�QT�T0�`�`����
Jb�3���
�W�l��
͛�l��1�i��dir�1de�P2,2buf�s��~ ��tmp�sNJVĒĒ%��qa_evr��U~T2Q	u"&R	�%XsH��U	w$& �Lc�����j���8���!�3��~y��T��}�����������U�Uv+��UsTv�/�/�;�v���������VT�Eaq��e��Y��U~T2Q	�?&R}�%}0.(Xsj�U}�����������

�

�

��U�Usӓ�U��~T��~� $ &s"��l(Us��U@Uv�6XU|ۓ6pU|��U|��M� "9i���	���&l
ext�<llen�	21�d�	2"df��
	+�&lst�I0]c��1�
Jb�7�1
#

�e�A�g
c
�g���
z
�d���
�
^*���
�
2win����g���
�
i��	j�	�7/ �6n�����YWGi����ca��uU2T	��%?���c|t!� ��6L�L�o�H��X�5T0Q:6n�n�rH��}�5T0Q:D��!U	{�%i��@U	��%��YU1T
TQ���������#�uU2T	0%����������U:A� #�cj
+
wsj1+slsBbH�����
JbH$���
tgH;�ciJ	2:0cjJ
2ogeiJ2��cmpK���<��r���%�Hf0	Jb0�i2�j2�I�b)����$a_)!���$b_)1���a+��b,J��*hP�_��
Jb&�/)i �NHy����a����q
Jb#�qe
+5l��$lenB2��ent&����"�)RP\Zldޑ# UvT~Q}R#|8|#������������������*(8�
��\������!�����VY��U	W"&��rU|#Sc�
c#}
num3�#m_A�
outA#*
addA4ltmpCs"�c1��
ptr1$�	�102ret3�Kdie���}$err/l��L*
v��~{�#hT��~M�	"&��CU�#�W
�	͛
'l
err
;l	*
H�msg�j}�N>�"�c(��
str(*l	͛(;l�]��6	�W�	�S	Pf2O���VP	f�l¢��	*(�/	sF�q�wT��	sFT qHWM��	�SM�	sFM<q�^A�
__sAx
__nA2	sFAq	cFA�QOaR�#
__cR�4}P���i������3���wR�
"&�����
���3-�NL�]Y��, UsT
Q2R
X�UY�T����[�qo�����"T2Q	^�%R	"&XsӐ 4���	� ���5	5S�0T�!	��1'	���TUq�5 �T0��UV�.exeW�J�J&ZXPX&�]�]&�a�a�l6 �C�
�P��b�tb?����5���!intC���ch�c6�\�U�c�p�c"�<��
w�Ҧ�q�5o1c#�;	t@�G�wF�H�G�228a�
у�1��3\�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��D�`SwF�hHH\p�I\t�JjxڛM9�)�NN��HO����Q
�'AY
v�)v[�(�\!�ޢ]��6�^	���_
��y`\�kb&��]	T$�0+\r�T�
G�&v%��6G��u
�6 �
�6X%c\&c�i
�e�]d92i9i9�h 9
W|8^�^pidAin'\out(\err)\dir*2env+c Rr,@@Hr-@A�m.@B�^/@C�u0@D�r1	d027j
S
�U(�]^2͛2�S2`	2�B
2 �U
tm\	���t\	���x2	��2G�y3
	 ��o4�	��'�a��ack<n\
$�\�22\�rf\�\��������oc�c�uc�cK{{\\�{
\"\yx5\88�;p
�\S6
�n�\jd(iq
	|h
�0f\�\
�z+\�\\s}4\�8��\�22
R�\�2\�1*\\G)
k)\/\
I�F2*�sx\�L��sz�hd+G��~
�,Yyw'�GT0Q:�/U	��%-J}s\��{G���	�xI2��szJs�P	��/�^U1&���U1T
TQ�PI���UsT	�%����U	��͝�U1��	U1T
TQ�P	�/ 	U	�%)��=	UsT1E��Z	UsT1h��q	T1r��	U2	��|��j�	U	P���S�	U	P�����	T2	Ǟ��}@P�T��
.ky@'\��/�
T��B�
	f�=	u�=�|r
U1��|�
U2��"U	�����
Us���U�U0%q6
0u!�����in'	��}p(	��~eE__i*@���x*���ve__i+@1�x+�u__d,c�__d-c���U1T��}Q0R��~X0'�k�U	�"&T	�"&Q0	G��y����x2U%n���G�B2U2��\g3	f�24�
P�J��	g�=	v�=��|�U1��|�U2��"U	��5�J�J�K�9U�C��0��%�fEzC�H�E�Vint#Lb?���5���}�	)L#{�(	-E�	�2h	�2W$��$�<�#��(
��SL2Xu64!��$�#�$(Y�$#'33+EZN$
h,�$f,2$f,�$�,�$�-у�1��3L�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��D`SwFhHHLp�ILt�J�xڛM_�)�Nm��HO���Q!�'AY
��)v[+�(�\5�ޢ]�6�^	���_
9��y`L�kb:��]h[�0+5\rh'�!+E�5&v&5%�0'�J+E�5�$V6�u�V6 ��V\l'���DL����$�]7��f	$�a���G�L��8�(�բ	L�
4�@��
ڛ7��f?��������7u�f&��������BƂ t�@��EȅEĚ0�4
�DL���Lk-9�`ak��b���cLˢd��Re�x�f�o�g� `�h�(�jL0�kp8_�l�@8setmuH�<n�P{oo�X#��z�^L��_��j���\q�-��0���8out��L��L8opt������ ��L(#��-�U(l]^�͛��S�`	��B
� 6�U
`��	��ӔHL��L��$�3�PEL��L(��dL�LVva4LL��#��6�L(-�|�R��aȞQ^c�F�)���99x(�_���9(��cL�LVb�{
9Y��P����L9\��S�E	�L9�a��a2,�LQ1LM[L���Lm��9(���9����L���������c�#�
�LF&+���G,� ����	�y(�	%�2LJ>˔��{`����d�	z��opt	�	!�
$��	�
1'�
bX�
��f���	Tv���Tv�GF�������
�y�%�	����/L��˔�E�
Q��LSGopt��	��!�
�����
���
���
������
Tv���Tv 4���	�
�y��	��&L˔�<�.��L@�7�eHopt�1�UHarg��T���L:���e64L.���Lp����X��-�F>�y��ke���������z��Iopt�
�<����7�<���<����,T2Q	9�%
�<״����<���<���,T2Q}
�<!�����<���<
7�,T2Q}
~=����_
�=�=$"��MJ
U}T|Q!v4v#������������������,(2�mU|
~=r�r���
�=75�=A?z�m�
U|��MU~T|Qv
~=�����E�=KI�=WS��m0Uv͵MTvM��\U:��yUsT0*���UsT0J��UsT0	JT������rX��1�kg�y��~z;fmt�/���<ap�
J��~tmp����
J<'����q<��e<��Y<��,��U	��T2Q�QR��~
L9�9��&���t��h��\�M�"EUsTvQ0R09��>U|W��VU�e�_;U	v$&JQ��P�"�LX��-��y��%!
LV���7�97t97hFB\\X��h�"EU�UT�TQ0R0r��U� ��gL�X�g<��yh!��h+Lctxi$�y�k�	� �H
z�optH2�ctxHU�iJL=argM� ��)�	Z�y);�g�+LP�+Llen+!Lo,�opt-�	y�-�	K3-!�	IoutDd�L0����;va$�|n;vb4���a���b �3%saLnbsb#L��ret@L��%�b:�=L��K0__cL!.<F��=<
	��R%��:�=(L K�__c(L!.<^��(=<@:l�R�la!�TRlb"�^\eݟ�>���9�y�4���>Lpos�	9pad�L.��L ����Ljf��*�|��E���X�������(L��?1��U�UT�TQ�QR0X�RY�X.�xLP����'x"L���x57%�xP���!�y���X�y1VN�yAL�w<ctx{���<buf|���~%Otmp����
~<�"�3�<���<����U}T2Q	�$&R	�%j�_;U	w$&/��i�L��
-;H�-�>F;	:;-R;#!~<\�8E(�<-+�<@>h��U}T2Q~Rs�%s0.(}��Us!-;��C�F;JH:;][CR;ge~<��SE��<qo�<�����U}T2Q~Rs�%s0.(X	ʫ%ɽ�Us/��0ui�
L��!�<��y��<��ƿ�U2Ts%��tmp����f~<@�@���<���<��W��T2Q	�$&/�)�tmp��

~<�����<�<'%��U	��T2Q	�$&Rs�%s0.(,��Us
�(���a�(<8�(OK�(d^�(�~
�=���E>���=���=����_;U	�S(
(��+�
�%7(��+(K 5 (� � +C(�!�!O(�!�![({"S"@g(��)n(0�)T'�)#
#�)T)�)���)UsQ1
�(�_Q� 
);##�(�#�#�($�#_)q$i$")�$�$.)�$�$:)0%$%F)q%e%@R)��@Y)��)`)gg)� h)�%�%t)%&&
�:����&}
z�:�&~&�:�&�&�:�&�&��mYU~��MUsT~Q}
~=�������=�&�&�=�&�&
�:��,�C�:�&�&�:�&�&�:�&�&&�m U9�MUsTQ��~
~=$�$�#���=�&�&�=�&�&,�m�UsG�MU	�$&Ts
�:{���%�:
''�:''��: ''��MUT~Q}
~=F�F��	��=1'/'�=;'9'N�m}Us\�MUTs
~=������=E'C'�=O'M'��m�U�MU~T
�:W�W�,�� ;Y'W';d'b';w'u'�<W�W�'�<�''�<�'�'~�,T2Q	z#&R~X	�#&���)�U���MU~TsQ��~s
�<����� �<�'�'�<�'�'�,T2Q	�S(RsX�%�$&��~�0)(�� UsT=�m� Us���)U��T��~Q��~�
�(»�&F"�(�'�'�(�'�'
~=ܻܻ�W!�=(�'�=((
~=!�!���!�=((�='(%(,�MT~Q
�<���� �"�<1(/(�<F(B(�,T2Q	�S(R~ʻm1"U~��U�0�)�+
�"�)Z(V(�)�)�)���)UsQ1
L~�~�##�o(i(t�(�(h�(�(\�(�(���"EU��~T��~Q0R��hu(;#a#Lv(��~�jU0T��~Q��~R1
L1�1�&J�#��(�(t�(�(h�(�(\�(�(�R�"EU��~T��~Q1R��Ǹ�$UsT	͋%޸�5$UsT	��%%�jb$U��~T��~QsR0H�j�$U0T��~R0ƺj�$U��~T��~Q~R1_���$UsT	�$&v���$UsT	]'%��j*%U��~T��~Q~R1v���jd%U��~T��~QsR0/�jU��~T��~Q}R1
�'L���	(&(�(�(!>L��s7>))+>2)0)>B)<)b��KU
s $ &3$|"T~Q
 $ &3$
-;�^��&F;t)r):;�)�)^R;�)�)~<�iE�&�<�)�)�<�)�)��U}T2Q~R�%0.(X	��%5��U
b=ϿϿ�D'q=�)�)��U:
�<�����'�<�)�)���U2TsL��R���'U�:�r�'U��~T��~���'U����K �qL(ctxq6� b�L�(ctx7���X��f�L�Larg�&�]&:/e=opti�>؉��(ctx�9��	L����&L>*���(arg�%���?� V�kL�)pk3�argkB��l0�I�n��o���o.��pL��pL&ԛu&
�&��=7\w��xL ��YL�)pY4��YL�&ԛ[i��EL���
�3:ApE.�B*�)AoptF��+�+j�F&L|,,BsH���~BargH���~M��IS�.{.NerrJL�.�.%o�,BmsgU	3:��~"-=��%\�*T=//H=!//<=//+/��KUT�Q2R�X	�#&�:�_z, ;E/A/;d/Z/;�/�/�:Dz��+; ;�/�/;�/�/�<DzDz�<�/�/�<�/�/�,T2Q	I#&X�<5��,�<�/�/�<�/�/H�,T2Q	`#&X�<�����<�/�/�<00²,T2Q	z#&-=<�<�*YT=
00H= 00<=.0*0a��KUT�Q2R�X	S(%2OY�3:��~M��zR0@0-=ǩ=�	�-T=�0�0H=�0�0<=�0�0��KUT�Q2R��:��H��. ;�0�0;�0�0;1
1�:x�v^.; ;11;,1*1�<x�x��<6141�<��,T2Q	I#&X�<����<I1G1�<ҫ,T2Q	`#&C:7���
m0v:b1Z1j:�1�1^:�1�1T:�1�1��:C:x��0T:2�1v:22j:*2&2^:C2?2��:�:x��?
 ;V2R2;o2k2;�2�2"�<�����/�<�2�2�<�:��; ;�2�2;�2�2�<���<�2�2�<-�,T2Q	I#&X	8#&�:o����1�:�2�2�:33�:03*3"�<|�|�-1�<H3F3�<��,T2Q	C$&X"�<r�r�+j1�<[3Y3�<��,T2Q	'$&X�<ЬЬ)�<n3l3�<�,T2Q	$&X�=i����=�33�=�3�3�=�3�3/~� ,2Nval���3�3�:���M
�2 ;�3�3;�3�3;�3�3�<���<44�<44�,T2Q	`#&X	�#&�:)�o/3 ;,4*4;6444;I4G4P�<4��<�<
�:��Nd4 ;U4Q4;n4j4;�4�4�<�.�3�<�4�4�<�4�4V�,T2Q	z#&�:�9; ;�4�4;�4�4�<��"�<�4�4�<�4�4�,T2Q	I#&X	\$&�:�DQ
6 ;	5�4;C5=5;z5t5"�<��&5�<�5�5�<�5�5�,T2Q	z#&X	�#&�<�Yt5�<�5�5�<�5�5@�,T2Q	`#&X	�#&�:@�@�(; ;�5�5;�5�5�<@�@�(�<�5�5�<66]�,T2Q	I#&X	�#&"�:����0O
�6 ;66;3616;F6D6�<��d�<P6N6�<e6a6Ȭ,T2Q	`#&X	�#&
�:���K"8 ;y6u6;�6�6;�6�6"�<˱˱#w7�<�6�6�<�6�6�,T2Q	z#&X	(S(�:��"; ;�6�6;�6�6�<��"�<77�<77�,T2Q	I#&X	(S(*�:��
u8 ;;;P�:��
; ;;Qd��8UsT0ɭC:�8UvTsR��~�	ѮC:�8UvTsR��~A�C:
9UvTsR��~h��(9T��~Q:ɯC:M9UvTsR��~�	k9T��~Q:)�C:�9UvTsR��~G���9T��~Q:��C:�9UvTsR��~Q԰�9UsQ0��C:
:UvTs7��KE�_;U	PS('�C:+E1��0L�:p0,�opt0D�	�1
Larg12res3�Cق&
�:opt&-�	Y�&>�	�&JL1ț ��:str ,�	͛ =�2len"	91�L-;opt*�	Y�;�	�GLCm_A_;outA#�addA4�2tmpC�kdie�����;Aerr/�%7!7O*
J��~+��C�;T��~l�;	"&5��U�C�W
<	͛
'�err
;�	*
H�2msg<'�.<mE�R��LJ<__c�L���L~<	*(��	sF�	cF��¢�L�<	*(��	sF��wTL�<	sFT HWML�<	�SM[	sFM<�^AL-=__sA�__nA9	sFA	cFA�*3Lb=__s3�__n39	sF3ROaRL~=__cRL1�c(z�=str(*�	͛(;��#\��=	�W\�	�S\	Pf\9�a9�>	�W9�	Þ9L	Pf99��"�D>	�W"�	�S"�	Pf"9]��x>	�W�	�S�	Pf93�����CG777�7�7 ,
�@���
qC�7�7�7�7� 88,38/8
�<@��X?�<I8G8�<\8Z8a�,T2Q}
�<���
�?�<g8e8�<z8x8��,T2Q	�"&
�<s�s��
@�<�8�8�<�8�8��,T2Q}
�<�����
h@�<�8�8�<�8�8��,T2Q	�"&*�<���@�<�<*�<���@�<�<0�<)��@�<�<�,T2
�<"�"�"
RA�<�8�8�<�8�8D�,T2Q	�"&X	�%
�<N�4�A�<�8�8�<�8�8?�,T2Q	#&RJX	�%0�<S��A�<�<@�,T2*�<+��
B�<�<
�<x�x��
oB�<�8�8�<9
9��,T2Q	��%
�<�����
�B�<99�<-9+9
�<������B�<8969�<K9I9*�<ܢ�
C�<�<
�<���
\CS�<
�"&��<V9T9���U:
�<�^��C�<a9_9�<v9r9?�,T2Q	��%ա�U:3�;���"E�;�9�9<�9�9L<��wS�;
"&��<0�s
�D =�9�9=�9�9=�9�9�<
::;��KUsT
Q2R
X�UY�T�<;�~E�<::�<3:/:b�,T2Q	^�%R	"&Xs���K3L@�C�NI\M:C:h�:s:t�:�:��:�:�;�:
�<v�v�s�E�<;	;�<;;��,T2Q	#&
�<���w4F�<);';�<<;:;��,T2Q	9�%
�<ۤ�y�F�<G;E;�<Z;X;�,T2Q}
�<!��{�F�<e;c;�<x;v;7�,T2Q}
�.���:H��;�;��;�;�;�;�;�;$<<.I<9<:�<�<F�<�<)R
D>����6�Gk>
==_>==S>#==���KU}T~QRv���GUץhHQ`R�h$HQ`RD��U`
���� �H�8=2=�T=N=��l=j=n����=u=����HT����6��`�����P���HU:oh��IU�����:IU}�T���.��U:3C:�����KT:�=�=^:�=�=j:]>M>v:�>�>�:�>�>C:��0T:�>�>v:??j:L?B?^:�?y?��:�:��?
 ;�?�?;�?�?;!@@�:X���J; ;Y@U@;m@k@�<X�X��<�@~@�<�@�@u�,T2Q	I#&X	8#&�<#�	>K�<�@�@�<�@�@6�,T2Q	`#&X	8#&�<@�@��<�@�@�<�@�@S�,T2Q	z#&4����p�J�J4P�F�T�is not availableT�is being ignored4�]�]4ZXPX��@,�C;������b?����5���-intC�
��c
h�c
6�\\�G.�� �<��
H�G/8��� �0�
$	(1�$G2N$
Q�$@2$@�$��$�
�	g�&у�1��3\�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��D�`SwFhHH\p�I\t�JjxڛM9�)�NN��HO���Q�'AY
v�)v[ �(�\*�ޢ]�6�^	���_
���y`\�kb/�
�]]3�0+!\r�]�G�!&v!%�%�?G� ?4 ��?5@
�ţ'U�'|�'ħ'�'��'j�'&W|8
?�
?pid�in'\out(\err)\dir*�env+D Rr,@@Hr-@A�m.@B�^/@C�u0@D�r
1	�0��k�j�i�i\\Q1\�D\�'E� ��\��\'j���\��\(ը%(�#6�#�
�\ZWW\���D\?"�\5�ڣ\K��#��f�\���\��7g�%
i�\���z+\�\\8�@
�;p�\�?�0f\�\7U�\i"���\��t�9��$?�@�@opt�.\	AA:cmd�����g��5(A"A)EAAAYAUA;��r��mAkA�yAwA��A�AJ�GU��d�����
Bcmd�=B	��?opt�\�"p��\��!��cmd�'B�A�A�!�\�A�A��`	�Us<���U�U"yx�\����	cmd�*B�A�A	��1�	�	�A�A#<	��~=)	G*	��~6	BBB	$BB$��W��?<B:B3QBMB
��nT2Q	�$&���I�UsTvQ0
�fT��~Q����>^��\P	pid� ���P	?4j�\�!�\��	��`	G@s}\���lcmd)BiBaB�\�B�BY�\�B�B;�\�B�B� ���~�� ���~l� ���~�!P	��~A6Berr�\�B�B����� �t
��B�B����������� ��
�CC�������� ��CC��"�����5��E�������j��"C C������lH�H�0eIy/C-C�<C8C�H���MCKC�XCVC
[��U	ze%T2i��4UvT1
p��Uvlx��^

ykCiC#��xCtC�x�����C�C��C�C
���U	ze%T2����UvT2
���Uvl���T�
y�C�C#���C�C�����
��C�C��C�C
���U	ze%T2����
UvT0
���Uv���a
��C�C���������WO��C�C���������&8���C�Cw����������H��
DD�����������D+�DD������r��BU0w�����fT1������%�5K�K�UvT=X��Uvu���U��~
���U��~2��U��~i��u��������LT1���cT0�����	����U����&�f�T��~Q�A�A�U	�$&9��Y��o��#U2T1���:T2���QT0������v��to$\)fd\���fd#iCdie�err/�*
Q�W
	͛
'�err
;�	*
H)msg�$DG�$HWM\M	�SMD	sFM<�$�^A\�__sA�__nA�	sFA�	cFA$�a9��	�W9�	Þ9\	Pf9�E1�)��\�	@�)�	r�)\*�����A�(D"D��w%�
�$&�%�
"&�M��
��BD<DtWDUDhhDfD\uDqD
��UsT
Q2R
X	�$&Y�U$��3?�D�D3�D�D
6�nT2Q	^�%R	"&XsW��*�`������D�D���~%�
�$&�����U��~+�	"&+�	�$&
��U�F�J�JG�]�]
/
�D �Cu�p�5o��b?����5���!intC���ch�c"��<�#�2H��$�\H�G$(�%�$���
G&N$*�$@2$@�$��$��g��6у�	1��	3\�	6	�0!	7	�Ui	8	�Dm	9	� �9	:	�(�	;	�0>�	<	�8�j	=	�@F	@	�H��	A	�P�[	B	�X��	D�`Sw	F�hH	H\p�	I\t�	Jjxڛ	M9�)�	NN��H	O����	Q��'A	Y
v�)v	[�(�	\
�ޢ	]��6�	^	���	_
���y	`\�k	b��]
@'�0	+\r�@��
G�&v�%��"
G�"( ��"j�6�told	tn
\�)\8D�
G�
y	�),�����Q
1\�'\;*�#�
�\4
X�
\�+iq/����xf/(8�D�DR��5o�D�DcEE�yEE�4����AE;E�vEtE���E~E@�����U	W"&d��U=Ts��S	$U2Ts��S	AU1Ts��S	^U?Ts�S	U3Ts,�{"\`�X�Msig"\�E�E-s$M�E�E�v��%7�%FF.�����
�KFEF���U	%&T�U���U�UD�\�	sig\	f08sMF�
�	sig\�c1��	ptr1$�
�10�ret3�/die���Terr/6hFdF*
*��~��?T��~0a	"&���U��W
�
͛
'6	err
;6
*
H�msg����1G�HWM\�
�SM'
sFM<;�^A\	__sA�	__nA�
sFA;
cFA�Tp���S	m�FzFy�F�F2���w3a
"&�����
��F�F��F�F��F�F��F�F��
UsT
Q2R
X�UY�T����E	��F�F�GG���T2Q	^�%R	"&Xs��)
R����
cGGo>G6GyfG^G����
��G�G��G�G���G�G��T��U	W"& ��UvT|4�]�]5�J�J��G�C�����U(g]^g͛g�Sg`	g�B
g t<�m�U
"y	@���hH�5�����+�`�b2?����5���intC��(-L��h�<���(oH�L/'2�.*�u64!�u8*�9��w�k�	!L�8	$Pfd	&	ap�	'ZP#	(Z�
l}�io(�fda1�Ebuf�end��<���a eof�$��0fa�a1����a\aF-sP%a{�g�
%
1a�4	6aVVa
�a]��9	��!\���arg1{��	�� 
W��io#a���bf$\��err%a����
�0	����ch1a���i2
����
H=3����
�4m�лaW{\��9�mL��~L �
-�0��io$��Xcha�la
�����?��	H=!��l
����<� 	����l5�_a�����io_*��Xhex_5��P
��a��k���chea�l�w�/a`�o�io/+��Hptr1��P���n7P�X���
��:�` !L"�"�_�yio"(��hfd"0a�dbuf#��X	1�# E�`#�92��.��c952�l$�22��.�c252�lwq�J�J���!F�M�%H�+2+�intHMC�UMtM?�mP�~d~M<��MbM��M5�M��%��
(m%�
*�%?
,U%�(
-+%gN
��%Q
��%�
�U%h
�U%6
�He
�8
�8'HH,+%��
�!%�
�+�d`%
� +%��
� +%�
�U%�
�U�d�%	h\	%8a%�l�%?�MEl'���NH�	�	�	d���	%$(��$''77,+�N$mr�$�r2$�r�$`r�$`6у�1��3H�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��D
`SwFhHHHp�IHt�J�xڛMm�)�N���HO���Q'�'AY
	�)v[1�(�\;�ޢ]�6�^	`��_
2��y`H�kb@�%�]m��0+f\rm'�',+�f&v,f%�6'�P,+%�5�d\� ��\%���%��%�(��d�W�H�	�W��@l�p���]ͣRL	Gf
�Cg�
��C��^����g�Y�X-�sN�]|��0�YJ!�X "~!H"�k#�|$�Z%!&Z'�^()
�*�+�6,u_-*�.�}/�e0w#1��2h3�~4�L5�6P7!;8>n9:N;ܞ<3�<P�=&	>�?�E@�GA.TB�C�pDE�FkG�H�IA6J��K�/LtM-�N:9O��PKtQϵR�FS�xT&�U|�V?7W��X7&YZ+r[�/\��]R^"�_�m`K�a�Xb�/c�Md8ae�f
�g�Vh��i��j*k><lׂm}�n4oW|p��qCMr6msʝt׎u�v�6w,`x�AyzIz�{�A|TG}��~ŕ�#��i��;�ڨ���M��T�o��f�
�����)��b�[+����\��~�����{r���K`����G2����
�km��,��?��\�n��e�����\�8��7���ݓ�;$���������<��!�H}�Bv�MH�	6��
����@�������K��&��A��e�Q����"���/c�� ��b�f���0��w����C�������Lo��
��a���Y���Tu��������U����l����`�h0�ͫ���W�/!
+�(+�*+*+++�(+[* +�'@+�&�C*)c(�(%/'�!
%E1�%)'m%U2H%z'�V
%A,a%�.*�s
�u64%!�%�)	�/�%�(	�.m%�'	�.�%i*	�.�W�6=�G��Q�[�e�o��y���	�
�6��Hb�!I!
��J!
�6�K!
?offL2
?immMJ
F��[������
3�"ed�j�e	V
eg���hg�&o	V
�p	s
es?tidt	V
?pidu	V
\�v	V
���cAXmapf�S�>q�S��w�>$t��%
������0@�'�0�d�	�
<#�'
�{0�|4Q�R_���_�������'@f������:��� >�s���
���5���	w��/��B����	:<
��
��+
��5��G)5"�'��N#��E*Z�z��Ab��c! >����e��	;j�1�+��ں��,	}�
T�Y,T
[�W�@��)���*\��vj�o:	��"���8�. b'!"U�#P$C�%��&�'��(�)��*�B+k=,�-��.
/�0D�1��2�3(�4�$5�6#*7�$8>!�&�M=��6͸��4�����x�O4	'
L����
y�x���^�x���	x�
bR��?�6��w��� y�@5�+�+�+l�+��+��+  ++�@3Hb1(tc	V
R�d	V
3�e	V
A,f	V
K�g	V
�j	V
F�k	V
�,n1�o	V
,�p	V
0��q	V
4��r	V
8L�s	V
<b�}	s
@'�A,+��cT�R�s
Tĸ�s
G ��j��
V
skey�s
�A��
s
G8�.E��s
.���s
.�
�s
.K4�s
���
V
 j��
V
$;��
s
(��
s
04�7"d(�V
"3A�V
G����s�
V
��
V
.��s
.��s
��
V
���
V
.���s
 N$�
V
(��
V
,9�	105 �
V
@�B�
V
D�2�
V
H���
V
L.O�s
Pr��
V
X��
V
\.8��s
`���
V
h+�
V
l8pC��
V
t.z��s
x.\�s
�J��
V
����
V
�G��.A�s
O�
V
"��
V
���
J
4�"�@�
V
"��
V
4�)"�/�
V
"�2�
V
3 ��8�;
�
V
C�
V
���
V
G�
V
8���
s
GP�^��
V
�
V
��
V
6
�
V
.`��s
.���s
]�
V
 ���
V
$��
V
(��
V
,.1��s
0.���s
8��
V
@ cpu�
V
D��
V
H4��"���V
"/p�V
"o"�V
"�9�V
"J�V
3��8^j.
V
,�
V
G
O
V
��
V
.�	s
4
/"�@
V
"�
V
4T"/
V
"��
V
G@�8
C
V
x�
V
��
V
.)�s
8/.��s
 .��s
(.�s
0�� 
s
83#�+$	s
�%	V
G (Ysbtf)s
.�>*s
�+
V
��,
V
%�-
V
��2
V
G05� pid6
V
 fd7
V
�8
V
1�9
V
sbuf:s
/p?
V
V1@
V
-A
s
 
1B
s
(4F"�GV
"j�HV
4J)"�@K
V
"�L
V
GRN.TSs
TV
3Vg�![s
G ]��^V
 cnt_V
.��`s
.]�as
.�bs
3d�N�fV
�!ks
3m pfnV
�8oV
��pJ
�qV
4tB"�/uV
"�2vV
3sa8��xs
G0z�.�W{s
.��|s
.�}s
.�~s
 cntV
 ��V
$ pid�V
(4��"�/�V
"�2�V
3�
8����s
�0P�"N�Q
V
l)"\NT�3cg"#l�"�1r�UtcxyBT���a"�4��G@E�8�8CN
V
�O
V
�
4��"���V
"t��V
4�"��V
"�>�V
3�7���
V
8���
V
8�3�P���
V
3�i���
V
3�����
V
��
V
3����
V
j��
V
��
V
��:�a�mblcT'G��l7l�m)TE+��m�T�
�TSc!T"�&�l�T.FCYT�
��"a��"Y�7"ED�P"}H�i"���>2���!�7����P�V�����9	K�
����7
u��� _B��F��]��T����X
�ٿJ�v��9�� (8!r2"k�#a$��%��&�8'%�(��)��*�+��,?-X�.z=/c@0=C1�$2%93��4�
5��6��7e8l9��:�;B;<�5=>?��@8A<6BCn5Dz�E1�F�,G&�H�2IoJ�K;&LQMt�N�O>�P7Q9�R++Sy3T��Uj�V��W�X�'Y�Z[�<\��]�^� _O`Q�a��bg$c��d'e��f�
gL�h�4i-�j��knl&
m��nd�o�p��qa#r>s�t-�u�
v��w�0x��y&�z�{f�|�}�~\2������(�7��F����3����7�;9����q'��B�Q��~��?@�8��<�����������d������l���������e��������{��/����!���c���&�V������|��t��DB�*������$��
��=��2����z����=��|������(�l��������((�����2����W����\���#�#���������3�l�_�����B ��.�'V
�!,+y��!�#��"V
 id#V
 tag$�#@4%V
�&V
.�.'s
.?3(s
 �)s
(�9*V
0��+V
4.��,s
8+-1@0,.V
P/�/V
�8�1s
X��2s
`/3V
h�4V
l.25s
p.�6s
x�97V
���8V
�.O9s
�6�:V
�M�;V
�.8�<s
�.2�=s
�/�>V
��?V
��@V
��AV
�.�Bs
�DCs
��Ds
���Es
�@5FV
�c�GV
�+HV
�'!
�#,+yXK�$��LV
 idMV
R�NV
3�OV
A,PV
K�QV
+R10,SV
(L�TV
,8�Us
0��Vs
8�9WV
@��XV
D��YV
Hb�[s
Py�8 ^%sbtf_s
�`V
 idaV
.+bs
��cV
q�dV
>>��mt%?�eh��7-�n��J�=	�4
J�`
&����%;7�V
K��V
���V
+��%t%g1�%S�2	V
S��3	V
6�=&K� V
�)V
8�%�%W�;�&����x���
����6=9	u�
�6�z%
��&2Q�i0�(�	�6wo�&��pV
?2qV
^�rV
�&6��z'K�{V
��|V
(A�V
�&6�(�>'K��V
���V
W��]'����F���'������6!���'��V
'6=��'���V
(A�V
��V
�'6�>��'�-�J
F���+(�ƿ��-:r�c�F��v�(��$C�h�����@�[�
$	�0
���%F���[)(7!��м�$�B �@�3�+M�+0"+�@+� +�+�� +Q�@+B�A��A2A~�A)�Az,A7 A2@A�7�A��A�F�����)��EA{���6S�9u�w8	��
~#����
��>������r 4�*",/�
s
"h2�
s
4�3*"B.�
V
"�0�
V
4�r*"�1�
s
"�2�
s
"�/�
s
"�/�
s
4��*"�2�
s
"	1�
s
"-�
s
"�/�
s
&}4��4.���
V
��
V
`$�
s
8�)�3�
s
�8�
s
 /�/�
s
@/�/�s
A/	�s
B/:/�s
C/[2�s
D/C1�s
E/X-�s
F/�3�s
G/�-�s
H/�+�s
I/o2�s
J/-3�s
K/�0�s
L/���s
M/�0�s
N//�s
O/z1�s
Q/P.�s
R/�2�s
S/1�s
T/�3�s
U/}2�s
V/i>�s
W/c-�s
X/�-�s
Y/�/�s
Z/�3�s
[/�A�s
\/�=�s
]/=�s
^/�3�s
_/�>�s
`/R1�s
a/�:�s
b/�-�s
c//�s
d/	4�s
e/K-�s
f8*0Q3�
V
483*88r*@�3�s
Hs.�s
P�0�V
X�-�J
\�1�s
`�2�V
h�0�>
lc4>
n�-V
pp4V
t1
s
x�/s
�3i�._<;j
s
_Bks
_\;ms
_a<ns
_�:os
_�?ps
_�=qs
:4g�."�?h	s
m4.��>@;:0�<V
?=V
��bV
2=cV
(Adg
E<es
�=fs
 8�.(wA~>
0�>�>
2x@�V
4�=�s
8�:�s
@��V
HK-�V
Ln:�s
P=�s
X>�:0`:@�
s
:�>�s
:#A�s
:3O�s
:
B�s
 :�@�s
(:@�s
0:�>�s
8'!
K0h+�&GB/�0��0V
�?1>
�2>
>:��F1���"���	0�!��{	�
����:
��!���t/���%V��W�01A�F'��#�1����?m�@8��+� +$.+`0��k�+t) A�A�; A{@A�C��@L�1XptrN	`XfdOHXu32PXu64Q�%�R�16�2T2p�V�<W�16
x�2�U���
�#h��$h��%h ��&t(��'t0��)H8�*�@��+�HI�,�P��-�2X'��2,+� <� 033� 3
33�� 6
33Av� 9
33�� ;
33�`�� >
33`�O C
33E'�C3,+@Fi�!�3��?���%���6�T�a�	����
�qA��
Z�h���(%T�!�T6�7!��3w�!��3�!��3%��"& C3%s�#s%�#!%5�#'�%�##,�%��#0�%5�#4s'�\4,+e@#Q	5(�#SL4O1#T4��#U4+�#V4�##W(4�#X
44 �	#Y
44(%�#Z40��#[44W8#\468�#]48��#^4:�#_4<#
#`4>%A-#a\43@#�	�5b�#�4B�#�4�#�4T#�(4i#�
44D�#�4 d�#�4(�##�4,k�#�40�#�48E�5#�(53#	+62�#4��#�f�#��$#@4"�#(4�Y#4E��#�5+63#�	d6�#�(4fN#�4E�#�=6d6W�$o17�@��7�.���	�
��i�X!	׹
#:�/&
�����.�������F�_�I�!��A���%�$�v6e($�	�73$�	`Vv$�17�$��*-$�
2�[$��� $�
2 %�$�=7�7W�$�8������g�V���(2��	�>
����
%R�$��7W�$�>81������
�%l�$�8�Elf$�W8�Elf%�$�i8f��Ej;&�8�8&�&-�8�&.�09&/n8 pos&0�F�)�'9A�������\������k��1 !F���(�9+���+���+��+8%�+���+��+m��+e�+���+x��+���+0�+U>�+/B�+x��+%�F���(Z�9����@=%/(`�9�9NH�9	�9	~	�976O�P(pY:?sz(r	2��(y~I�({^:�(�~�(�~(�(�~0��(��8��(�	2@�(�V
H�9M�&u�(��: sz(�	2�!(�s
4�(�^:e:>	��(��:��)�$�@�&� (� ; sz(�	2�!(�s
(A(�	2��(�^:�(��:�:&��0(��; sz(	2��(�;]�(�;�(�; cnt(	2 ��(
^:(%;~C
&8(< sz(	2��(�;��(�;�(�;�(�;  cnt(!	2(��(#^:0�;&��(HH< sz(J	2�!(Ls
��(N^:<&�0(v�< sz(x	2�>(|	2�!(~s
��(�^:��(�~ �(��:(M<&�&(��< sz(�	2>�(�s
�<&��(�
= sz(�	2�!(�s
�<&7�(�<= sz(�	2�!(�s
=&"(�= sz(	2 pf(	V
�8(
V
��(J
�(V
A=&�� (�= sz(	2�(V
�/(V
�2(V
��(s
�=&�� (#F> sz(%	2�(&V
�/('V
�2((V
��()s
�=&��(7�> sz(8	2�H(9�>�(:V
K>E�(��>�>z�>	`	H	`	V
Ex�(��>�>z�>	`	H	s
&(�
? sz(�	2,/(�V
�>>v>H(�5?�����;~E��(�B?G?N?`?	`	H	`?K0&�+ (��? sz(�	2��(�Hu/(��?�
(��?e?H&(V�?+(W~ map(X_AC(Y	iA&!��ZA obj�F+��� fdH�
H�	2 �H(�H, def�Y0F�V
D��V
H��V
L��V
PL�V
T�C�YXC``�-Zh�dApr�	iAxWH�	���	^:�/�^:�2 ^:�b�!s
��?dA�?`&�1(\�A+(]~�(^�C�(_�C&C���C+��������	2(�#Y���	2 �"�	2(77�	20��(Y8��	2@���-YHn��HP����X���	2`��V
h obj��Fp fd�Hx�>�^:|Z	�^:}�@�^:~&��^:���%
��B��
���H�5 �H�3A�V
�+�V
�d(�V
�O�`����V
�r��V
�8��`���V
����V
���V
��A�C�A6�" ��Cn���O)��	�O	���?fd�H�.�^:�C�C�C&"1H(b�D sz(c	2+(e~�<(f�g*(g	2 obj(i�F �(kH(H�(lH,D/(m�F0/(oH8�!(pH<�(q�F@�3����F+�1���]N$�V
P���CX���	2`D/�dAh��	2p��	2x�����/��]�	��H�:��H��
�^:��4�^:�O5�^:�����]�t,��\��btf�4\ :���M(:#��4\0:���8:U��4\@:���]H:�
�^:P:���	2X:���	2`:����h:���	2p:��V
x:z���?�:0��	2�:���	2�:����]�:�W��]��D�F�D�?nA&�(|�F+(}~ map(~_AS�(	iA�F&�@(��G sz(�	2 obj(��G�(�HH�(�HD/(��F/(�H �!(�H$�(��F(f�(�H0��(�H4��(��G8�F�F&�� (��G sz(�	2�<(�~�(�~g*(�V
�(�V
>c�(�#H@�����Ed�(�0H5HNHIH	�C	UE�9(�VH[HNHtH	�C	tH	UyH6$p)@�I?sz)A	2ս)GH�B)I�
�2)JV
�)KV
5 )LV
N$)MV
+)OV
 d()PV
$3A)QV
(z�)S
y0O)V�8r�)WV
@��)XV
D8�)[�H��)\V
P�)]V
T�)`V
X��)aV
\��)b�`��)hV
hE�(��I�INH�I	�I	U	�C�C&��((�J sz(�	2�!(�UT�(�#H.(� IH��(��I �I6�?0)(�J?sz))	2�)+V
��),V
��)-V
L�).V
�)0V
K�)1V
b�)2s
 F�)4V
(�)5V
,J3)��J�!)�
s
3 )�K�)�
V
 cnt)�
V
��)��;]�)��;�)��;30)��K�)�
V
 cnt)�
V
�W)�~��)��;�)��;�)��;  pid)�
V
(3)��K�!)�
s
3)��K pf)�
V
�8)�
V
��)�
J
�)�
V
3)�L�/)�
V
�2)�
V
��)�
s
3)�NL�/)�
V
�2)�
V
��)�
s
40)��L")��J"�3)��J"��)�K"#)��K"�1)��KUtcx)��K"�4)�L&��P)zM sz){	2�)|V
T)}�>)~V
N�)V
8NL �L&)�YM sz)�	2�)�V
�)�V
�>)�V
MV
&))`�M sz)a	2�)bV
cM&�p��M8WRO�bQ8��bQ(���bQH3O�V
h�M69�*	
N?btf*
N?id*V
�btf
NN62�*AN�@*AN?len*H�M6?�*zNK�*V
?idx*V
+*~��� *�N?btf*N8�* �N`P�*"V
`G�*$%�len*&H`*(
O`��**H`#�*,V
zN'FN
O,+?'HO,+?6�(*/�O��*1s
��*3s
�*5^:��*7^: �*@^:��*AV
��*BV
?�*CV
�*DV
 ONH�O	�C�Oz�O	�C�OF@'��$P�@�^��!z� (<@YC�+�+�)+��+V�&;)0�PH'�O(t	V
��
V
R�V
��V
3�
V
A,V
K�V
F�V
 �V
$b�s
($P>�MbQ�+ջ���.�����x�Q3�	[�
�4 &.=
%3�q����.&�� ��Q��`�I�V
 len�V
�
�	^ME	�HbQ&�% �WR���>
��!
��!
<�V
�1�V
���V
�4�V
���V
%�V
̾�V
4�|RUhdr�|R"�<�	`�Q&���RG��V
��V
�<��R�R'!
�R�+&
���R;7�
V
K��
V
�REN��SSNH/S	�	�	~	`J8%��++@SESN2YS	U	`%�&+,eSjSN^:�S	U	U	`g+=�SXkey+>US]~+?�g+A�SS�R+BUS��+C	`6G�+<�S8�S8�S09+E�S�S6��8+HYTs�+I4SZ�+JYS?ctx+K`
u+M^T?cap+N	2 �u+O	2(?sz+P	20�S�SFS�+l�T�9��
y�6��,�T+,	~+�,
HN,HE�,^:�
,
^:��,^:g,UXoff,HS��,^:6�� ,\U+,~?ref,H+�,H8�TY�,H��,^:6�#�,mV�y, mV�,!`�,"`��,#`P,$` ��,%
�(�0,&V
0�,'V
4�,(H8�:,)H<�,,*rV@H�,+HH\,,wVPC�,-HX��,.|V\k,/H�8,0�V�4,1V
�z�,2H�w�,3H��G�Tt%'��V,+U6�	(-�V9	->
+-~�->
�<-�P-!V
 #A-#V
$'��V,+7�Vi�L�V	@�'�&W,+
Wi,�&W	��'�PW,+ @Wig��PW	��i���PW	��i���9	`��>���P�Wd��]�o*.3����3_XB�`H�
aH��bH4]"X"�^"Xm�W�%&��ZXX��[�WN\H8X'X>C��h�XU�9������2�� &,�8�Y sec���s�%
�B��
�!�UJ��HT��#H .� IH(����I0�XY'X&�8��Y&�~����Y���C���	^M�<�` A�`(K��V
0&>h����Y�{?����G&��-Z����R���3���A,��K��2Y>{B�$VZ�E��>���*�ZJ�!%B�#6\;3=�Z��>VZ sz?H��@H��AH��B	^:3D-[S�E�c<HH0�IHK�L
V
�Q
2
4<R["H:C�Z"[0R�Z&6@3�[��42Z'�5H�96H�97H+8~�19�82:^: E�;^:!8-[(R[&�W V/\ btfW4\+X� idYV
 fdZH~[H�[
N>��^i\���d)o�&��f�\�g9\
�h�\�<i�\�5�7&&xl�] fdmH��n���o	2 elfp/S1�q�] �r�\(�s�\0�%t�\8%
u	2@��v	2H� w�]PE	x	2XF"yH`)zV
dN7{Hh)!|HlP�}Hp^�~Ht5i\'��],+?R[\U�[f;��]'��]�+>q;��^��>�6�N;^����sE{�TH^M^�H&�(V�^��W~!X;^ resY^'S^�^,+��Z�^	���3�^�s%
�~'�^�^,+��^	����$2	`��$+_	X��Xi�$�X	 �e�$
^:	�6�	$H	�'Y�_,+br_Bx$!�_	 �&l�8�)�_��)�C��)H b�)�(���)^:0���)^:1&W �+9`���+~]��+9` cap�+	2 cnt�+	2+&���+w`���+	� cnt�+	2 res�+w`�_&��(�1�`��1�Cj��1H EV�A2#�`�`N?�`	`?	`&Y@v2La�-w2La��y25?�{2�>��|2�> ctx}2` ��~2H(u/2�?0�
�2�?8�*&;:0�2�a pb�2nb3>�2` buf�2`���2	2 fd�2H  cpu�2H$T2�2H(&$�P�2ib���25?��2�>���2�> ctx�2`�&�2	2 R�2	2(
��2sb0p��2}b8���2H@!�2HDj��2HH�a�axbQa�1&_:�3�bږ�3K0��3�<�3�]&V� �3cږ�3K0 id�3�7;�3�[9�3�!��.�&c	H	`	2	2O�	. ���Oc	H	`	2	2O^�.F-�sc	H	`	2!�|H�c	H	}b	H	H!��nH�c	H	H	H	}b!��eH�c	Hn�;0�H!c8)�H�c	H	�$��)QHd	~	H$��U�CLd	�]	�I	�	~	~	~	s
$*S�]cd	�FB��-*ud	udzdfM,$��eU�d	/S	~	~!�--H�d	ud	~	�d�V!��-'ud�d	~$�3fU�d	~	~$I�e	~$�#/^�*e	~	~$�0pHUe	~	H	�;	Ue	H9`$�AsH�e	~	~	Ue	�e2$R�0H�e	~	H!�11*H�e	H	+P$U)�H�e	H$]�)�H�e	H	H	�eYM!+�)�Hf	H	�	`!!�)�H?f	H	�	`	s
!c�)�H_f	H	�	s
!�?)�H�f	H	�	`	s
!{��H�f	4\	H	H	V
B����f	�MBK+,8�f	�]{:T�f	�]$�&0ZH�f	~O
2#�Hg	~	g2$�43�H7g	~	�!�*4�Mg	�$)))Hig	H	~!u<*aH�g	�	2	�g�N!�*]H�g	~	N	"X	�gzNB��,>�g	�]	%
	~	~	(Y	2	tH	HB]�,Gh	�]	"XB�A,E4h	�]	~	^:	^:	^:	H	HO�7"6HSh	�3	Sh�3n�0��B��,H�h	�]	H	H	H!�)�H�h	H!ƺ)�H�h	H	�	�	s
By,C�h	�]	HB,B�h	�]	H	`	V
!"25LHi	`	2Bd�,:Ii	�]	A	~	V
	V
	V
	Ii	HJ$�)7Hei	~!��H�i	4\	~	2	H!�H�i	N$k&�H�i	4\	�	2	V
B�,9�i	�]	�	V
!�����i	N	^M!ھ�H"j	4\	~	]'	H!���HBj	4\	~	H!N'�H]j	4\	H!���H�j	4\	~	H	H!�<�H�j	4\	H!���H�j	4\	~	V
!�@*RH�j	~	"X	H	N	�j	�g	�jNO!�"+�H*k	*k	U	U	cT	/k	/k�SU!"�+�^:Tk	Tk	U	/kYTB��+Ykk	*k!'�*YH�k	~	(Y	H	"X	H	�k�O!�?+U*k�k	4S	YS	`!�n4\�k	~	�k�M$p�J
l	N	~	V
$�-&bHl	s8$�&��8l	s8	�	H$b=&Cs8Tl	~	~! QHjl	jl�2OY��P���l	�	�	H$�2:\�l	`	2	~t��u4\n�{H!N.,7H�l	�]	H	HBR��m	4\	HB�C,6%m	�]	H	H	H$�^H<m	\$w�$HSm	/S$�
4\om	H	4\$/)�H�m	V
$^.)�H�m	V
	^MB!+&�m	4\!��x4\�m	V
$��)�H�m	H	�m	^M�!B|�,Dn	�]	~	�
$85/�(n	~	H!M��HCn	N	V
O�-5=C`vn	`	2	H	H	H		!8?|J
�n	N	~!�067H�n	~	�$*H�n	iA	�e	2	2!����n�n	N	V
�%!,��Ho	4\	~	H	H! �~J
7o	N	~	V
!���HRo	N	V
!�T/��mo	~	2!�*��M�o	�o	V
-
!O%�H�o	4\	2!�?64\�o	�	V
$�_�`�o	2$}9$��\�o	�o	�\]8$Z�$��p	/S	2	2$f�$\�\3p	�o{�)�
Up	`	2	2	�$��$8�oqp	/S	�o$��$52�p	�o$�.$EH�p	/S	�e$��$��\�p	�o	�\$$-�o�p	/S	2$��$QH�p	/S	�e$(�$�]q	/S!�<7�H%q	/S$��$>8<q	/S$X@$~Sq	H!�!$�
/Ssq	H	8	/S!��$�
/S�q	�	2ts(�V
!�#/���q	~	H!��4"��q	�$q�`�q	2	2$��$��q	�!sC*KH-r	N	V
	N	V
	^:	H!�*GHWr	N	V
	N	V
	H$,�`sr	`	2!���V
�r	N!���~�r	N	V
$>aH�r	�r	�	H�$��)fH�r	H	H	�r�M!61)9Hs	A	~	V
	V
	V
	s�J$��)HEs	H	Es	^M�$$��Hps	~	2	~	2OE� ��H�s	~	HPOj���H�s	~	H�ը%��#$)0z��s	H	�	2$/�05Ht	H	~	H	Ht)O#th$�k0CU-t	UP$J�HJt	a	�P!3*8�jt	H	�	H$�
)�H�t	H	H	�
	�tM!#>)mH�t	%
	~	~	�t	2	tHbn�yH$!'0�U�t	H$�z0+H	u	H	H!D9j�.u	�	2	H	aOB9dD�Wu	�	2	H	aO�*9`��{u	�	H	a!���H�u	\$et�H�u	~	~P�����\�u	�	�n	0�O�9:�޽H�u	H	HP!��/��v	~!��/�H2v	~	~	2$��/�2Iv	~$6)
Hjv	H	jv	^M�#!�g
�v	N	V
!�/�H�v	~	~!!�~�v	N	V
!��#�Y�v	N	V
{&+�
�v	`$�00fHw	Htg�;%
�?!�895H6w	a	H	�	�9a�"6�p!���ws6?�wHHH�w�p!66�wxx9H3HQxFxYHUHq!?M q!!�)q!�v2q!�v5>q!�vU�U�Cu�$�58xs�5>�w
i6H(�6�C�p!?MO��5H�o!���ys�5=�wsHmHi�5H�H�Herr�5	H�H�H��o!u��5�C�H�H��5�C�H�Hr�p!p!�5y��II~�-p!-p!�5ty��II~�2p!2p!���#I!I7p!w[p!�yUv
-p!�U0T	P�(R}��5H n!~��|s�5;�w8I0Ii�5HlI^Ierr�5	H�I�I0�E�{map�5dA�I�I#��5
2J�I�1�5H�J�Jj��5
H�J�JC�5
iA�J�J��n!�E�5{<�K	K/�KK�EI�)K'KV�:K6K)c��E�zh��K�K)v��E{w��K�K
�n!�tUN~�do!do!�5|{���K�K~�io!io!����K�K�n!Cn�{RAY0-o!wNo!o�{Us
do!�U0T	 �(RN�$n!�E�5)|^��K�K
An!'D��0D��0~��o!�o!�5
�|��
LL~��o!�o!���LL�o!w
�o!�U0T	�(Rsa]9�5�m!9�/}s�5E/}0L&L�m!�v�m!�vn!�v5n!�vU�U�F��\5H�k!A�߂s\5A/}^LVLerr^5H�L�Llen^5H�L�L�^5H�L�Li^5H$M"M�_5~4M2Mmap`5߂GMAMbtfa54\oMgMuSb5V
�M�M(tc5�Y�M�MY+c5$�Y�M�MU�d5!��M�Mvare5��M�M���k!�k!j5�~Đ�M�M���k!�k!Mw5]Ӈ	NNƇ!NN��2N.N�PNHNo�l!/�uNqN���N�N$l!&5U��T|
>l!�U0T	غ(Q|~�Sl!sEz5
����N�N~�Sl!sE����N�NXl!wa�l!�E�5�$a�N�NC��l!�l!�5G�U��N�N��l!�l!�	$��N�NC��l!�l!�5	|�U��N�N~�Qm!Qm!t5
���O�N~�Ym!Ym!���OO^m!w~��m!�m!�5b���OO~��m!�m!���0O.O�m!w��m!�m!l5���AO?O�k!�Sl!�΁U0T	��(Q	��l!�v�Us�l!�v��Usm!�v�Usm!�vQm!�M�U0T	��(Qsqm!ki�UrH%O~m!o��U���m!���U0T	��(Rs�m!�тU0T	@�(�m!wZA�F�'��/5H0i!X���s/5;�wZONO�y05-���O�OD725�9��~obj55�F�O�Oerr65HPPw�Yi!�D25����{PyP���P�P���P�Pߡ�i!E?5���P�P���P�P��P�P}P�i!EE5Ƅ�P�P�P��i!�i!�(Q��QQ}P�j!%E�(�P:Q6Q��j!�j!�(��.�PQNQ�j!wEk!w��j!?ES5��ӇaQ]QƇyQwQ���Q�Q?E��Q�Qo�^j!,��Q�Q���Q�Qpj!&g�UsT}
�j!�U0T	غ(Q}~��j!REV5
����Q�Q~��j!RE���
RR�j!w~��j!bEI5
E���RR~��j!�j!
���?R=R~� k! k! P5
����PRNR~�(k!(k!���_R]R-k!w�i!L�цQ��~j!��Us�j!��U0T	�(R	��j!�=�U0T	`�(Rs k!�g�U0T	��(Rsuk!���U0T	`�(R��~��k!!qY:8�5H�obj5=�G�5"�F/52
i 5H(�#5�C+$5~z�5H�� ���obj5<�GpRlRD/5 �F�R�R�52�R�Ri5H�R�R,map5_A�R�R+5~S
SC
5
iA&S"SO� UZوU��T
i� �U0T	�(Q7���4Hމ���4~u/�4
H	�
err�4H
n�4H
i�4H�(�4H:o�4މ=��4�4
��"�4
HU__c�4

__u�4
v�(45ω"5HU__c5
__u5��^:��4H`!�.����4%~BS:S:o�42.�pShS���4=�?�S�Sfd�4H�S�Serr�4
HT�Slen�4H:T6T1buf�4|V��~à�!U9�4݊�QTOT٠eTaT
�!psU|T@?$��!e9�4@��{TyT��T�T��T�T
�!OcUsTQ��!�vX�Us�!3�|�UT}Q~!w.!���U0T	�(Q|Rs<!wU!���U0T	@�(Q|Rsj!� �U0T	p�(Q|y!!qމ��4H`!����s�4$~�T�T:o�4..��T�T���49�?U
Uerr�4HDU8Un�4H�U~U1len�4H����4H��1end�4H��tmp�4މ�U�U@5�4�!w�6!&9�4^����U�U��VV��VV
R!+qT0w�W!<9�4����2V0V��QVOV��cV_V
~!+qT1�!�u�UT}Q��R��X��Y��!Wr�Ts�!�0�U0T	�(X�!�v5!�g�U0T	��(QL!���U0T	n,&Z!!qr.o4H !;�c��o48�C�V|Vd(p4H�V�V��q4~*WW:As4H�@�9s4HxWtWerrs4"H�W�W~�(!(!�4�����W�W~�.!.!����W�W3!w~�@!9y4
�����W�W~�@!9����W�WE!w�!Wr�U}Ts�!C51�T1!�U�T}R�@X�D[!!qG�\4H�!}���pb\4.nb�W�Wi^4H/X%Xerr^4	H]XUX�8�*a4xb}X{X~�!!i4J����X�X~�	!	!����X�X!w�!��d�D��v
!�U0T	p�(QsR|>�N4H@!V��pbN45nb�X�X5N4@2�X�X�*P4xb/Y+Y~�o!o!S4
b���EYCY~�o!o!���VYTYt!w~��!�!W4
Ւ��gYeY~��!�!���xYvY�!w5o!��D���Ux64H�!V�U�pb64-nb�Y�Y5645H�Y�Ybuf64EiA�Y�Y��64R�e9Z-Z�*84xbpZjZ~�!!;4
����Z�Z~�!!����Z�Z!w~�$!$!?4
���Z�Z~�$!$!����Z�Z)!wG�(4H�!J���pb(46���Z�Z5(4A2[[�**4xbR[N[~��!�!-4
%���h[f[~��!�!���y[w[�!w~��!�!14
���[�[~��!�!����[�[�!wib742�!	�ʕ2pb4:��U�44H�!��Q�pb4+nb�[�[��43H�[�[i	4H\\cnt	4	Hg\a\err	4H�\�\Y	!C*��*4xb�\�\~�:!:!4����\�\~�>!>!����\�\C!w"!���D��|
:!�U0T	@�(Qs�!scC�R�Te!w� 4H�!���2pb45��U��3H��pb�3=nb�*�3xb
ret�3?e6�3?)�e�37`?ctx�3@`�*�3xb
pb�3nb�<�3`=�
s�3)�(
s�3.��b�b
23nb@_!p�\�j�233H�\�\�23B2�]r]p33'\�=^1^b+53~
�(�1map63�#��}1msg73|V��~pb83nb�^t^�)93މ��}�:3V
��}err;3H�^�^i;3H�_�_j;3H`�_1n;3H��}@�:�3�c!0DC��*�3xbY`S`cpu�3H|`x`T2�3H��}�*a!.D�3
�O�B�5��`�`)�.D\��`�`#i���~v�aaK���b!;�c!c!�2 0�L�)a'a/a!�qM�U1T0ka!t��U
*TQ	�R~X	�Y8�a!Cn��U0Q3R1Y0�a!�eǚT
$Q0�b!w�b!Jt��UT��~Q��b!�#�U0T	0�(Q~c!��;�U}>c!wYc!Jtm�UT��~Q�oc!���U0T	p�(Q~�c!wd!JtɛUT��~Q�
d!�U0T	��(Q~���a!SD�3��:a6a��c!�c!�3
G�.��a!�hk�T��}Q| R0!b!�c��T1�d!we!Jt��U��}�T��~Q�!e!��U0T	�(Q��}�5e!wQe!Jt�U��}�T��~Q�
me!�U0T	(�(Q��}�w��_!�CD3����WaUa��hafa��xava;��b!�b!O3��L��a�a�xc!eDs3u�eD4�A�L�W��a�ad�;q�xc!
f�����xc!
xc!
�4
���a�a���a�a���a�aEd!�%;��c!�c!�3	��L��a�a�_!�ԞU0T	x�(Q|�_!Iv��U~T��}Q��} `!�q�U1TPI`!�ce`!�c=�U@?$�`!�qZ�U|T<�`!�qw�U|T8�`!���U	�(T��}Q��}ub!w�b!Jt֟U}T��~Q��b!��U0T	H�(Q~&c!�*�U2T	��(Q~�c!�v�c!��O�U}5d!�z�U0T	�(Q��}td!���U0T	�(Q��}��d!w�d!Jt٠U|T��~Q��d!���U0T	@�(�d!�vwe!!q�e!�;�U0T	��(
�e!�U0T	p�(�`e%3nb`g!����j�3.H'bb�3=2�btb�-3La�b�b��35?_cOcctx3,`�c�c�y3*��d	d1p 3�`�����g!�D%3��יjdfdʙ�d�d���d�d���d�d��g!�g!%0���ee��.e,e�g!�ˢU0T	�h(Q	V-&
�h!�U0T	0h(Q	V-&>��g!�D&3
/�P�=e;e�g!w�#h!�D/3	ϣ0�ReLe��#h!#h!���qeoe��h!�h!��.��e~e�h!w h!3��T�TQ��i!!q�?�2nb�e!���j��2*H�e�e��292�e�e��2 �>Df6f���2�>�f�fctx�2`�f�f�y�2)�3g'gZ�2>�1p3�`��~�-3�*��~,/3V
sgog���e!|D3˥י�g�gʙ�g�g���g�g���g�g�f!f!&0l��(h$h��EhChIf!���U0T	�h(Q	E-&
5g!�U0T	0h(Q	E-&>�If!�D3
�P�ThRhNf!ww�mf!�D3D���ehch��vhth���h�h��f!�D3	�0��h�h���f!�f!����h�h�@g!@g!֦.��h�hEg!w�f!3��U�UQ��~Rg!!q
?-��2xb��pb�2/nb�-�2KLacpu�2
HT2�2H�*�2xb
msg�2|V
err�2HI�:�2a9��2!����pb�2,nb�h�hi�2HiiY@!!)��*�2xbAi?iV!�c�T|(
a!��UsT|�!�8�2R��TiNis!�v�!�v|�!�v��U�U�!�vb�*�2� ��V�pb�2;nbwiqi�*�2 xb�i�i� �h� �v|� �v
�U�T� �e(�T
$Q0� �v
 �U0T	Pc(��E2?G��1E2`RE2/2�&E2A2Z-F2iAZ�F2#�efnG2!�`��G2+`ږI2G�@J2s
�>K2s
3>L2`
retM2H1�N2`?��O2	2(��V2
`��W22��X22�.��!2HP!�����!2+�C�i�imap!2G߂ jj�#2��YjSj�:$2V
�Terr%2Hxjrj=��9*2���v!v!'2���j�j8�!�8'2'>�J�j�j�!�h[�T�TR0�!�er�Q0!!q|`�C��1�C !/�7�map�1C߂�j�j��1��kk�:�1V
�Terr�1H8k0kfd�1HZkVk�H!H!�1?��pknk>� ! !�1
��P�k}k%!w>�;!�82
��P�@!wn!�q̬U1T(�!�h�U|T�TR0!jt�T0Q,R0;!�v)�UvO!!q��1H��c�֭��19�C�k�k"�1���k�k�:�1V
�d=���9�1����v<��cȭT�dC�!qZ5�1�Cp!�����1@�I�k�k��1�C�`err�1Hll>��!�8�1
e�P�QlOl�!w>��!�!	�1
��P�fl`l�!w>�!!�1
�P��l�l!w[�!�U�UQ�`!!q�1�1�C�!��z���1J�I�l�l�y�1.z�mm ��1�L��}��1�Crmhm��1H�m�m���1H�m�mY�!Ir�\@�1|V��~>�!!�1
�P�nn�!w�!�v'�U}!JtM�U|T��~Q�
!�U��~�T	�(��n!�8�1j�י$n nʙTnLn��znvn���n�n��!�!0���n�n���n�n�!�8�U��~�T	�h(Q	[,&
�!�U��~�T	0h(Q	[,&>��!�!�1
��P��n�n�!w8��!�8�1��H��n�n~�&!&!�#
G���)o'o~�&!&!���:o8o+!w~�J!J!�#
��KoIo~�J!J!���\oZoO!w>�W!W!�1
��P�moko\!w�!�q�U1T q!jtD�U|T��~�Q-R��}E!�l�U��~�T	�c(l!!q�=��1Hp![�ʴ��12�I�o|o�!�1=U�o�o��1W�C�o�o}P�!p8�1	���P�o�o��!�!�(:��-p#p}P�!z8�(�PUpSp��!�!�(��.�dpbp�!w�!w
�!ʴU�UT0�o1�C�!t�	��o14�I�pqp�yp1(	�
q�p��r1�L��}\@s1|V��~�t1�C�qyq�u1H�q�q��u1H�q�qZ�@v1V
���
!'8x1u�י,r(rʙ\rTr���rr���r�r��
!�
!%0���r�r���r�r�
!�C�U��~�T	�h(Q	F,&
�!�U��~�T	0h(Q	F,&>��
!98�1
��P��r�r�
!w8�!I8~1��H�s
s~�!!�#
F���As?s~�!!���RsPs!!w~�@!@!�#
��csas~�@!@!���tsrsE!w>�!!	�1
�P��s�s>�R!`8�1
!�P��s�sW!w&!�q>�U1T N!jtk�U|T��~�QLR��}�!w�!�v�!Jt��U}T��~Q�!�ӸU��~�T	С(;!���U��~�T	�c(R!!q�>�I1�C`!��Ӻ�I1I�I�s�s�@J1Ht�s��K1~stat�9M1H�t�t08)���\1�L��~>�*!*!`1۹P��t�t/!w#!Wr��U�QTs
�!��UvTsQ	=,&R��~*�`!8j1
l�:� uu5�!H�U�UT0>��!�!X1
��P�>u<u�!w�!�źU0�!!q�4(1�CP	!����(16�IeuMu0,(1@H�u�u�y)1%��pvXv��+1�L��~�2,1V
�v�v�/-1H�v�v���	!�7/1_�י6w2wʙfw^w���w�w���w�w��	!�	!'0����w�w���w�w5
!�.�U�X�T	�h(Q	&,&
*!�U�X�T	0h(Q	&,&>�5
!5
!91
��P�xx:
!wh
!��μU�UQ	6,&R��~�
!��U�X�V!!qF>j�1�C@!���13�I*xx0,1=H�x�x�y1�5yy��1�L��~�2	1V
�y�y�/
1H�y�y���!�71��י�y�yʙ+z#z��SzOz��uzmz��!�!'0"���z�z���z�z%!�V�U�X�T	�h(Q	,&
	!�U�X�T	0h(Q	,&>�%!%!1
ɾP��z�z*!wX!����U�UQ	",&R��~�!��U�X�F	!!q�= �0�C !�����0D�I�z�z0,�0NH�z�z52!��U�UT�TQ	,&R0d7�0�C!����05�I{
{�2�0?H,{({5!��U�UT�TQ	,&R0
�0�C�!�����06�IG{C{�&�0@Hb{^{5�!��U�UT�TQ	%R0/�0�C� T�,���01�I�{y{�@�0
H�{�{K��0$~J|8|�y�0,�t�|�|C�0�
�|�|\@�0|V��~��0�C}}��0HM}C}���0H�}z}8�� =�0k�H��}�}~�� � �#
�����}�}~�� � ����}�}� w~�� � �#
��~~~�� � ���~~� wG�  �0��W�0~.~>�� � �0
��P�?~=~>�� � �0
�P�Q~O~� w>�� T�0
M�P�b~`~� w� �qj�U1T  jt��U~T|R] wm �v Jt��U~T��~Q�� ���UsT	d(R}� ��UsT	�c(� !q����0Hf���01�I�!�0<U��0V�CM�0H����03�I�!�0>U��0X�C7���0�C����0D�I��0�C�!	�%���0K�Iu~q~�y�0$%��~�~5�!H�U�UT�T<=7@�0�CH���0F�I+�0�C�) M�����0N�I�~�~�y�0'%�-!��0�L��}\@�0|V��~��0�C~p��0H��pfd�0H����** v�0��י0�,�ʙ`�X��������������<* <* "0��À�����ހu* ���U��~�T	�h(Q	�'&
E+ �U��~�T	0h(Q	�'&>�u* ��0
�P���z* w8��* ��0'�H����~��+ �+ �#
����5�3�~��+ �+ ���F�D��+ w~��+ �+ �#
��W�U�~��+ �+ ���h�f��+ wG��* �* �0\�W�y�w�>��+ �+ �0
��P�����>��+ ��0
��P������+ w�* �q��U1T �* jt�U}T��~�R��}O+ w_+ �vv+ JtL�U}T��~Q��+ �t�U��~�T	Xh(�+ ���U��~�T	�c(�+ !qwe0H�!�����e04�I�����!e0?U���e0Y�C��q�g0��	�im0	24�2��n0~P�B�0�7���=s0
2�!vx�U}Q`!2v}P#!�7�0	L��P�����#!�7�(���΂Ȃ}Ph!�7�(�P���h!h!�(0�.����m!w�!w!��o�UvT}"#
�!�U0T	x�(R}'���,+���G0�Cp!D����G0O�I���H0~r�`�\@J0|V��~�K0�C˃���L0H���pfdL0H8�.�8��!o7N0L�H�k�a�~�_!_!�#
��������~�_!_!�������d!w~��!�!�#
������~��!�!���˄Ʉ�!w>�Y!Y!_0
��P�܄ڄ>��!�!Q0
��P����!w>��!�7V0
��P������!w�!�q�U1T �!�c4�U|T}!w-!�v?!Jtt�U~T��~Q�Y!���UsT	8�(R|�!���UsT	�c(�!!q'0H!O�(��'00�I ���!'0;Us�k��'0U�C������)0����)0�%�!��)0�C�;�(��!<7B0
��R�i�e�E����8�����
�!`�UvT|R0}P�!O7D0	���P������!�!�(+������}P�!_7�(�Pφ͆��!�!�(��.�ކ܆�!w=!wQ!�v��U|T	a�%h!�u��U|�!�q��U|T/�!�v�U}
K!�vU}7�� 0�C`�� 0K�I�!0~�"0~���/�C@!������/P�I�����/~K�?��0~����y0.�������0e:��}\@0|V��~�0�C����pfd0H*�&�err0HD�@�w�u!�60q���b�`���r�p����������!�60a�י����ʙƈ��������
����!�!&0��9�5���V�T��!�3�U0T	�h(Q	�+&
�!�U0T	0h(Q	�+&>��!�6	0
��P�e�c��!w�!w��!�6
0n���|�t��������6��Ήȉ#����}#����~������T�J�������w�!�6�/g�������������������!���U|T}W!t��U
*T��}Q	�R0X	�Y8!Jt��UsTvQ�6!��U0T	(�(Q|R}�!w�!Jt@�UsTvQ�
�!�U0T	p�(Q|R}}Pq!703��P׊͊�q!q!�(������}P�!7�(�P%�!���!�!�($�.�;�9��!w>��!�!0
`�P�>�c!)70
��P�h!wn!�<��U~TsQ��}�!�v��Us�!Jt��UvT��~Q��!�!�U0T	��(R|X}G!JtF�UsT��~Q�c!�w�UvT	��(R|X}!!q
=��/H���/3~��/~�/>�-�/�*\@�/|V�*�/H
pfd�/
H
err�/Hs+�/H� �����/0~P�H���/~��v����/����_ret�/H����C�3�
�/����3�*	
h �sU	�T	�%&Q0R
Ƣ� �/5��׋Ջ���բ
 4qU|T
Q2R
X	e'&  �:Z�U|T	s;%E w� ���U2T	 c(QsRv� !q'���h+�U��/H� 8�P���/2�I
����!�/=UP�L���/W�Cp�h��W�/���"��/���+�/(��@���/~����n�/H����err�/	HЌ̌T�L� ^6�/
��d�}P!n6�/	p��P���!~6�(�����}P!!�(�P/�+��!!�(T�.�E�C�!w-!wQ� �v��U|T	�+&�� �u��U|T	�+&Q��R��X�@�� ���U0T	؞(Q|� �v� �v� �v�� P�B�UvT	�Y08!!qH�y/�C�� Z����y/E�If�R�pidz/�Ѝ���z/~N�@��{/~������{//~ˎ���y|/$��3���~/����{obj/�F������/�C����>��/s
ԏҏerr�/H����� �5�/:�י��ʙK�E���k�g���������� �� 0���������ȐƐ-� ��U0T	�h(Q	�+&
� �U0T	0h(Q	�+&>�-� -� �/
|�P�אՐ2� wC8��5�/��H�~��� 6�#
����~��� +6��������� w��n� n� �/��
��}P�� >6�/���P����� �� �({��:�6�}P�� �� 	�(�PP�N���� �� �(��.�_�]��� w��o� o� �/$��n�l���� N6�/��0��{���� �� ��.������� w>��� �� �/
��P�����>�� � �/�P������ w^� �q$�UT/�� dW�T~Q��{�RXvY|B� ~�UT��{Q
h� Ld��U}�� ���U0T	��(� ���UsT	ؚ(R�� !q�<'�	�h+�u�o/�C0� h�%��o/G�IʑƑ��p/^:��pidp/�	���q/~+�%���r/2M�G��yt/M<��w�W� �5t/����k�i���|�z�������~� ���U�UT�QQ�RR�XX���� !q��8/H�� {����8/4�I�����!8/?U����8/Y�C���y:/M<��K1;/���~�;/���~��;/1�����;/D�g�_�n</H����1c</	H��~ret</Hœ��(A=/U��w�� �5:/^�������������}PG� �5a/	$��P,�$��G� �5�(���T�N�}Pa� �5�(�Pu�q��a� a� �(�.�����f� w� w>� �uX�T	^+&Q��~R��~X��j� �}�UvT	P�(z� �v�� �v�� �v�� n��T+� �u��U|T	�+&Q��R��~� �v�U}T	�+&C� ��?�UsT	�R|X���� �c�U0T	@�(� �v��U}T	�+&� ���U0T	��(� �v��U}T	�+&+� !q�"�.�C�� (�����.;�I����pid�.G��
���.~��|����.%2d�^��y�.#���������.~R�4�s�.$~�ɗ\@�.|V��^X��. ���n���.e:�����.�:5�3��	�.������.�CR�B�D
�.	2����pfd�.Hə��err�.H������.^:�.^:\�T����.~����@P�)/�� I��&/03��]?�.+ךӚc?�.+���0V3H��
�.UF�:�?b� x3�.��k����^қ��Q&��x3xi�Y�#����֜���Z�R�K�3� ��o� o� �-���������� �� �-	��.�����j� �d��U�� �d�U���TsQ���� �1�U2T	��(QsR�� sq�� de�U���TsQ~� <m.� ���U0T	��(QsRX���B� cd��U����� ���U2T	��(Q~Xs�� <m�U���� cd,�U���[� �V�U0T	(�(Re� cdq�U���� ���U0T	��(QR����� <q��U	�� ���U0T	p�(R
� cdU���>�e� �3�.-�P�j� w
#� �dUsT~0�3~�i�.����^�q� q� g/[�����1����$Ɲĝ
םӝ>���Ƣv� �3Y-@��2�0��J�H�բ^�Z�
�� 4qUT
@Q2R
@X	�+&v� �u�� t��� �3/	'����u��Ҟƞ����P�D�������3ӟɟ#��!
�	�.'�#�;G�=�KH�� ��� 4�-���v�r������������Ơ���3� 04e-	���3� K4�*	K4
�� �sU	�T	�%&Q0R

X� 4T	�+&R���X|YsPc� `4�-	$�o��b����`4#|���3c� u4u-���3c� �4�*	�4
� �sU	�T	�%&Q0R
Ƣ�� �4u-�����/�-�բ
�� 4qUT
Q2R
X	e'&
�� �:UT~w��� �4�-g���A�?���R�P���d�`���� �4�-.����|�������3�� �4m-	��3�� �4�*	�4
�� �sU	�T	�%&Q0R

�� 4T	�%&Q���R|'� t��U
*T��Q����	����� $0*(R���� $@L$.�X	�Y8�� ���U0T	8�(QsRvX~Y� ���U0T	��(QsRvv� w
�� �U0T	��(Q~>��� �� /i�P������� w
�� �uU025��\�/�á��(�9/%��w��� �2�.����ҡС������������ �2�.��י��ʙ5�/���U�Q���w�o��� �  0������������9� ���U0T	�h(Q	�+&
e� �U0T	0h(Q	�+&>�9� �2�.
!�P�̢Ȣ>� wj� wb��� &3�.������z�����n�ƣ£&3��\b��� >3����ܣz�Y�U�n�s�o�>3������n:2� 2� �.��:ˤ��
H� �:U	�U(T~}P�� 5/��P^�T���� �� �(s������}P'� 5�(�P�����'� '� �(�.�ҥХ,� wC�B5(/�����3�� Y5m-	\��3�� q5�*	q5
|� �sU	�T	�%&Q0R

� 4T	�%&QsR|>�0� 0� �.�P���5� w>�� � +/	�P�� wH>�"� �.
/�P�'� w>�L� L� �.q�P����Q� w�� e��UsT	�+&e� y��T<�� 6�U1T}�QsRvX����Y����� �<�U���T~Q����� �q3�UsT/� [�UsT���Q
E� �vs�U~\� Jt��U����T��^Q��� ��U0T	�(R	�+&XsYv^� ww� Jt�U����TQ��� �b�U0T	��(R%�$�+&}�0)(XsYv� �vz�U|� ���U0T	�(R	%�$XsYvL� ��U0T	ؚ(RsX������ !q�<'��h+?�_��5.�CP� ���5.<�I!��pid6.������W7.~����8.~����y9.*����;.�;l�`���;.0�;���� �<.�L��]��=.9`��]err>.H!����>.H�����>.H�����?.�Cݩ˩\@@.|V��^�	A.����_�B.�;*�(���C.�;;�7�1cntD.	2��]@�:�.K� ��� 2F.��יX�T�ʙ�����������������/� /� #0*��ݪ٪�����i� �_�U��^�T	�h(Q	H+&
�� �U��^�T	0h(Q	H+&>�p� .2^.
�P���u� w�� w8�� @2�.��H�$� �~��� R2�#
W���<�:�~��� b2���M�K��� w~��� r2�#
��^�\�~��� �2���o�m��� w>�@� �2}.�P���~�E� w>�_� _� �.	�P�d� w>��� �� p.a�P������� w�� �q�UvT/� Ze��UvT|Q��]R��]i� �q�U1T �� jt�T��^�Q0R��]�� �v)� *e!�UvR��]X2n� �u�� U�UvT��\Q
� w5� Jt��UvT��^Q�K� ���U��^�T	�(U� �v_� �v�� ���UsT	ؚ(Rv� !q<�	
.H� ��#��
.*~����x�
.6��߫�
.E2�
�+�.#��i
.H4�(��
.	H����0�
s.~ɬì0�
��
 .
����$!.H���Ƣ� �
).X����7�5�բH�F�
� 4qUvT��Q2R	�X~^ �qvU|T:� 2v�U|	 �s�U	�TvQR

( �U2T	c(QsRv
] �qU|T:ޚ� �  .���W�U��q�m������������ 2vtUs
� �vT	(�%}3  . �d�U	'&� e�UsT	�&&� �dU	��$� !q'~3,+]��-~Z��-
U����-;~{��-U~���-~t��-ud2�-�V
ret�-U
elf�-/Sjout�-�{-HPi{-6~��{-G^:�|-~(A|-'2pid|-3H~->�--�*���-H
pfd�-H
err�-HI���-�Bq-H�iq-:~��q-K^:��s-����k-H�ik-:~��k-K^:*;b-H�ib-7~��b-H^:�c-~(Ac-(2J�@T-
JbufT-0�xtT-<2�U-~(AU-)�
iW-H��5-H � ^���5-:�I�����!5-EU�ޭ�5-_�C���K17-���~�7-�����7-1����y8-�;��n9-H,�(�ret9-	HL�B�w��� �28-Q��|�z�������������}P�� �2G-	#�P������� �2�(���ޮ}P`� `� �(�P���`� `� �(.���e� wu� w�� �uWT	^+&Q��~R��X���� �vvT	s+&�� ��UsT	�X}� �v� �v� �v]� ��U0T	P�(~� !q�3-H�� R��
�-:�I0�(��!-EUZ�V��-_�Cz�r��y-%;��8�-~������-���n-H����w�!� �1-���ԯү���������}P�� 22-	�	�P	����� �� �(7	�!��}P� � #�(�P7�5��� � �(�	.�F�D�� w� wL� �v�	UsT	+&c� �v
UsT	+&{� v,
UsT	%+&Q@�� �uX
UsT	6+&Q���� ew
U|Q���� �v6� ��
U0T	��(QsB� !q-H�� ��-�-6�I[�S��!-AU�����-[�C�����y-<�@�@-~Ͱ˰w�!� �0-���ܰڰ����������=� �v�UsT	�*&P� �v�UsT	�*&h� v�UsT	�*&Q<�� 1U|Q�@�� w�� !q���,H� ��e��,4�I���!�,?U=�9���,Y�Cc�U��y�,�:��(A�,+�����,~������,���n�,HͱDZw�A� �/�,$
������������
��}P� 	0�,	�
�P#���� � �(�
�B�>�}P@� 0�(�PZ�X��@� @� �(�
.�i�g�E� w�� wo� �vU|T	��%�� �v@U|T	[*&�� vjU|T	u*&Q:�� �u�U|T	�*&Q��R���� � �UvQ��� �vu� �u�U|T	�*&Q��R���� �&U0T	��(Q|�� �v�� �WU0T	�(�� !q�8�,�C�� Z����,A�I��v����,~����y�,/���� ��,�L��z1res�,�_��z��,�C��}�\@�,|V��{]��,�;����err�,H4�"����,H������,H������,�;�������,�;۵׵���,^:cnt�,	2���@�:�,�� ��f� �0�,�י��ʙC�=���c�_�����}��t� �004�������ɶǶ�� �iU��{�T	�h(Q	�*&
� �U��{�T	0h(Q	�*&>��� �0�,
�P�ڶֶ�� w"� w'�� �0�,��3�� �0\,	d�3�� �0�*	�0
H� �sU	�T	�%&Q��{�R
� �e�UsT4
�� �eUsC31�,
9E1R���#_��y#l��{y���a�I��Էȷ���#���y#���y�$� �K��� ��321,))�D1+�?�;�p� -t{U~TQs�� ��Us�� �n�U��yT��yQ8R|�� �u�Ush� %m�U~�� �U��{�T	h�(Q|�� w3� �uPUsT	;j%�� �v�� �v�� {u�U~U� �v]� {u�U~
� 3p�T}Q8R	@�4� $��U	p�T��y�� w
�� �U��{�T	�(QsR��y�8�M� g1�,H�[�U�~�W� |1�#
���~�|�~�W� �1�������\� w~�l� �1�#
������~�l� �1�������q� wC��1�,
���1�¸��#���{�߸ϸ�(���g�U�#��yp� �u�UsT	;j%K� -t�U|T}Q~Rsd� ��Us�� �nU��zTQ8�� %mU|�� �DU��{�T	 �(�� {u\U|�� {utU|�� {u�U|�� {u>��� �1�,	�P��� w0� �q�U1T t� jtT��{�Q*R��z�� �v�� �v�� �v
� w%� JthUsT��{Q�@� ��U��{�T	Xh(�� !q�;Z�_,Hres_,Hw`�:a,~Db,
fc,\
retd,H
errd,H+�e,�I5�,'�'h+�]>�Z,
^:�,H�res,Iw`��,~�<,>`D,
f,\
err,H
ret,H
i,H��,	�
cap,	2
cnt,2I5Q,(+$,	���,Hp����+�,1�����<,@�عԹD,~���ctx,%`0�&��<,�f�\�res,w`����err,H����$���/	,~f�����Z�ߺۺN�����B���6� ��/	r�D�>�~�b�^���z�v�������������\���E	!�λ̻���
���vU|
��nUsTsQ8>`� �+H�a�+'�b�+6��+^:�� ��1str�+~���pat�+.~R�B�
_� �UvTs�+�C@� �����+I�I�����@�+~���y�+,�_�S���+�:��~���+|V��~w�q� 90�+����������������������� O0�+�יʽƽʙ���������8�0���� a00w�^�Z���{�y��� ��U0T	�h(Q	�*&
�� �U0T	0h(Q	�*&>��� �� �+
P������� wy�� q0�+y����������q0�Ͼ˾�
J� s�UB}%1� � �+Ƣ� � =�+)��������բ%�!�
5� 4qU}T�Q2R�X	�*&Y	d&&ƢN� N� &�+��>�<��V�T�բi�e�
t� 4qU}T�Q2R�X	�*&Y|�� � �UvT}Q��~�� !qH<���+�C�� [�� ��+G�I�������+^:�������+~ÿ���y�+�:�@Cw�#0�+u ������!� � � U�UT�QQ�@;� !q��M+�C�� |�P-�M+;�I��߿��N+~o�W��yO+#P-���Q+e:��z�R+�:M�K�\@S+|V��}X�T+�v�Z��U+�C���(AV+	24�2���W+^:W+^:I�A�pfdX+H����errX+H����@P��+�� I���+0!.z'i|+U-��{11�� W.�+	'w1����j1<�0�]1{�o�P1����C1����W.�1=�3�#�1��z#�1��}�1w�s��1�����1����K�1z� A2�� ~.�*�#z2����m2����`2��S2'�!��3�� �.�*	Y#�3�� �.�*	�.
� �sU	�T	�%&Q0R

&� 4T	u&&R��yX}Ys�11� �.�*	�$�1F�B��1`�\��.#2��}�31� �.�*3$�31� �.�*	�.
�� �sU	�T	�%&Q0R
Ƣc� �.�*�$�x�v������բ����
�� 4qU��yT
Q2R
X	e'&
�� �:U��yTvw��� /�*
%������������������2z� /+�%32��&2%�!��3z� 1/�*	�%�3z� F/�*	F/
�� �sU	�T	�%&Q0R

�� 4T	�%&Q��yR}�� t	&U
*T��zQ	�R0X	�Y8l� Jt)&T��yQ��� �Y&U0T	x�(QsRa� Jt&UvT��yQ�z� ��&U0T	��(QsRj� w� Jt�&UvT��yQ�
�� �U0T	�(>��� G.�+:'P�=�;��� w�� �2e'U}T
QsR
�� �uU}0z/�'\��+�N�L�(�9�+%��w��� �-Q+�'��]�[���m�k���}�{����� �-Z+�(י����ʙ����������������� ��  0{(�?�;���]�[�%� ��(U0T	�h(Q	e*&
�� �U0T	0h(Q	e*&>�%� �-t+
)P�n�j�*� w�� w�:d� .b+�).�:����l� �:o)U	�U(Tv
$� �:U	�U(Tv}P� X/�+W*�P������ � �(�)�(� �}Pe� b/�(�PN�L��e� e� �(H*.�_�]�j� wC2�/�++32&2�3�� �/�*	�*�3�� �/�*	�/
�� �sU	�T	�%&Q0R

(� 4T	�%&QsR}>��� �/�+	.+P��� w>�8� �/j+q+P�p�n�=� w�� w� �<�+U|TvQ��z�� �v�+Uv�� Jt�+U��y�T��}Q��� �,U0T	��(R	[*&XsYY� y+,T<~� 6d,U}T~�QsRX	�Y}�� w�� Jt�,U��y�T��yQ��� ��,U0T	8�(R��%[*&~�0)(XsY�� �v-U}H� �B-U0T	��(R	��%XsY�� !q ;'�e-,+�{!-+H���%1�@/+�]��~P�0+~
d&&�Y0�8%.pfd9+H���5��uI�6.U0T0QsR0Y0
V��vUs0�0iA+|V��~A2j��D+)/z2����m2����`2����S2�����3j���*	�.�3j���*	�
���sU	�T	�%&Q0R

��4T	u&&QpRsXvY��~2��G+	�/32����&2���3��*	�/�3�*�*	*
���sU	�T	�%&Q0R

�4T	�%&QsRv
j��2UvT�QsR0Ƣ-��6+�0�0�.��H�F�բ[�W�
8�4qUsT@Q2R@X	h&&Y	d&&}%1-�-�2+
�:8�8�8+1#�:
�U(�
K��:U	�U(T	s;%�!q]h4+~�/�*H�1i�*6~���*G^:���*~(A�*&2pid�*2H�*>�-�*�*\@�*|V���*H
pfd�*H
err�*HI��+d�*H2i�*:~���*K^:���*U-v
�*HA2i�*3~���*D^:��*H�2i�*0~���*A^:���*~(A�*'2b20�*�����3buf�*0�x�r�xt�*<2�������*~����(A�*&2����2=�*
H	�i�*H��Ƣ��		�*�3����6�4�բE�C�
�4qUvTsQ2R	�X	y%&���u'�t]�;�*~])�*~]�*~]a��*~]2�*~
��*
^:4���*
H	l��@�z*H`�\��5��z*'~\�R�fmtz*9~����Pfd|*H����n|*
H����err|*
H��1ap}*
P��v1buf~*�5��v��.�	�*25��M�I�����f�d���z�v�
3�=qU|T
Q2R
X�TY��và<�<��*�5�����٠����
M�psUvTQ0b��s�5UvT|n��v�5Uv��w��w��!q'�6h+�K*H��o�.:��K*'^:������K*4^:����+K*J~1�#�(AL*�w�o�pidL*H����D
L*'2����N*>�-O*�*��}\@P*|V��~��Q*HA�-�pfdQ*H����0�68bita*H����.:��a*n7@:����
��:U	V(T	Y&&N:��b*�7`:��
���:U	HV(T	Y&& �Jt�7UvT��~Q���Jt8U|T��~Q�
��U0T	�V(w��`V*y8��1�/���B�@���R�P�n:�pX*�8p�:e�_�
��:U	�U(T	s;%�����o*9������:��Y*U9�:����
��:U	�U(��t�9U
*TQ}	�} $0*(R} $@L$.�X	�Y8��wT�Jt�9UvT��~Q�n���9U0T	�U(��Jt :UvT��~Q��!q��A*HN:��C*~�):*Hn:��<*~_�3*H�:��5*~��,*H�:��.*~��*Hp��~<��*-~����fmt*?~��1buf*|V��~err*H[�S�1ret*H��~f*\��{����uc;UvT	;j%��-t�;UsT|Q��~�w�Jt�;U|T��~Q����;U2T	XU(Qv�{u�;Us8�{u<UsD�w\�JtF<U|T��~Q�u��p<U2T	0U(Qv|�!q	*�C�� ��<�	*K�I����pfd	*UH����5�� �<U�UT�TQ0/��)�C� l�+D��)P�I����pfd�)ZH�c��y�).+D���\@�)|V��~��)�o�a���)H�������)H'��err�)H��p�4��)^:����@P�*� 0�-r>!��)�L��}�� jt>U~TvQ)R��}�� w� JtA>UsT��~Q�
"� �U��~�T	�(RvXs��H� �-�)V?י��ʙK�E���k�g��������V� �-0�>������������� �(?U0T	�h(Q	G*&
� �U0T	0h(Q	G*&>��� �� �)
�?P������� w8��� �-�)�@H�����~�'� '� �#
3@��#�!�~�'� '� ���4�2�,� w~�X� X� �#
��E�C�~�X� X� ���V�T�]� w>�'� '� *	�@P�,� w>�F� F� �)
AP�g�e�K� w>�e� e� �)
aAP�x�v�j� w�� �q~AU1T8!� y�AT<�� �e�AUvT
$Q��~��� w�� Jt�AU~T��~Q�� �BU��~�T	8�(Rv� �v6BUs'� �vNBU}B� yeBT<[� �e�BUvT$@Q~w� �e�BUvT
$Q0�� y�BT<�� ��BU0T	P�(F� �CU0T	��(RvP� wj� JtHCU~T��~Q��� �rCU0T	��(Rv�� ��CU0T	Ȗ(Rv�� w�� Jt�CU~T��~Q��� ��CU0T	8�(RvF� �DU0T	��(|� !q�:b��)����D��)4�C����\��)�����=�D�9�)$�����v5���vU�UE�)H �K��F��)2�C����\��)�4�&�err�)H}�s�=E�9�)$���~��
�)
�E�����������3���
m-	�E�3��	�*		
(��sU	�T	�%&Q0R
5��4T	�%&2���)
mF32����&2���3��+�*	�3��<�*	<
X��sU	�T	�%&Q0R
?��e�FT
$Q|H�w_��vg��v��~)H�� ~��G�~)&�C:�.�err�)Hr�h�~��� b-�)
YG������~��� r-�������� w�� �f�� w�� ��GU2T	`�(�� �v^c)H`� "�J�c)$�C�����Wc)6~A�)�erre)H����~��� -n)
jH����~�� � ���-�)�
� w~�C� C� w)
�H��C�A�~�L� L� ���R�P�~�X� "-h)
+I��a�_�~�X� 2-���r�p�]� w~�m� B-r)
�I������~�m� R-�������r� w�� ֲ�IUv�� $��IUv�� �u�IUv�� Mg�� ��IU2T	8�(%� w5� �vd�^)H0� "�kJ�^)'�C����@� �eI� w'�A)�Cp� ��9L�WA)-~�����C)�C����fdD)H��>��� �� J)
�JP�S�Q�>�� � P)
?KP�e�c�� w>� �  � X)
�KP�v�t�%� w�� Ni�KUv�� �q�KU1T �� �u�KUv�� w�� �LU0T	�(QvR|� �v$LU|
 � ?MUsA<)H��"��L�<)1�C����^�����
>)	�Lp�����^�����	p�������w���v��7)
~`� 	�!M9�7)7��U7�2)H?M�2))��{�)H�� ��\N�)(�C����err!)H$����� �,#)�M�S�O�~�� -/)	N��n�h�~� �  � �������%� w[�� -NUs�� �v[� NNUs=� �va��)�� 	��N9�),�CU�
)H@� h�}P�)/�C�����)I�C����ret
)H���8�D� �,)�OH�'��~�u� �,�#
iO��U�S�~�u� �,���f�d�z� w~��� �,�#
��w�u�~��� �,��������� w!MT� T� )�O1M����^�^� ^� 

)	iPp�����^�b� b� 	p�����g� w
^� �eQ07���(U�Pptr�(#����(H�^!x��Qmap�(1߂����\��(�0� �ĸ�(!`{�k����(22����err�(H����~��^!�C�(
�Q������~�_!_!�����_!w�^!-W�QUvT�RQ0R058_!�eT�TQ�Q\�(H@^!y�2Smap�(;߂<�.�key�(���r����(!2�����R�(`����X#�(2.�*���(-s
U�E�err�(H����~�n^!�C�(
�R������~��^!�^!��������^!wh^!-WSUvT�QQ�XR15�^!fT�TQ�RR�Y�;�(H�]!x�eTmap�(0߂����key�(�:�*����(2{�u���(+s
����err�(H����~��]!�C�(
T����~�^!^!���$� �^!w�]!-WHTUvT�QQ0R058^!?fT�TQ�R�A�(H@]!y��Umap�(0߂F�8�key�(���|����(2�����R�(�����X#�(28�4���(/s
_�O�err�(H����~�n]!�C�(
zU������~��]!�]!��������]!wh]!-W�UUvT�QQ�XR15�]!�hT�TQ�RR�Y=��(H�\!y�-Wmap�(0߂����key�(�D�4����(2����R�(`����X#�(2������()s
��err�(HX�R�~��\!�C�(
�V��w�q�~�]!]!�������]!w�\!-W	WUvT�QQ�XR159]!_fT�TQ�RR�Y@��(H�[!�EYmap�(2߂�������(>2��X#�(2��m�R#�(^:����0mC�X���(H!��a?�(
2A�=�0�C�W__y�(PZ�V���[!~C�(�X~C4�A�L�W�u�q�d�;q��[!�X�����[!	�[!�4
������������������n\!�%
�\!�U0T	ж(8�[!]C�(�XJ����M\!�YU0T	0�(R�Q
�\!�U0T	��(R�T
'�(H�� W�UZobj�(:�G����+�(K~�����o�� 2,�(	8Z�o��8�� E,3'�YJ6�2�~��� X,2'
��L�J�~��� h,���]�[��� w
�� UZU�UT�T�7o(dA � ��\objo(7�Gt�l�+o(H~����posq(dA����G\$� s(�Zd\����W\	���oK� ~(3[�o��
׎ �vUvT	��$HG\x� s(�[d\W\G\x� x� Z(d\1�/�W\@�>�
�� r\UsT}Q1d� �v�[UvT	�(&t� �v�[T|�� w
�� �vUvT|7��c(dAG\objc(/�G09c(J߂7��Z(dAr\objZ(/�G��Z(J߂z�B(dA�\mB('߂objB(C�GiB(LH
idxD(
�
sE(dA
eE(dAv
:�\	`a�'��\,+�\�/(H � ��
^map/(/dAY�M�fd/(8H������$� �1(e]������~�D� D� 7(
�]������~�D� D� �������I� wD� ��]U0{� ��� �v��'(H� >��^map'(*dA��0,'(5V
*�$�8� � )(�^JH�F�~��� �*(
��W�U�~��� ����h�f�� w',"(V
Ћ �_2map"(.߂U7_/(^:0_map(1߂��(`�� �o_2map(.dAU9Pl(;�eT3$(H � z�amap(0dA��w��<(������($2����ߡT� T� (1`�0�.���A�=��Z�X�
_� FqT�T~�p� p� (
�`��i�g�~�p� p� ���z�x�u� w~��� �� (
������~��� �� ��������� w7��(V
2amap(8߂���'V
� �ca2map�'6߂U��'HЇ !��hmap�'-dA������'8V
���0��herr�'HQ�C�_&�'
2����:��'2������ ��'�b<�����/������I���V���)v��abw�/�+�)c�|bh�I�C�
!� �tUN�I� �'0c<�l�j�/�{�y�I�����V�����)v�!cw�����)c�4ch�����
N� �tUN��k� D�'	�d���فB�<�́e�_�D�����)�[�c����������ߡ�� n'+d�������������
�
�� FqU~Q$|}|#���������}#���������,(�� Cn^dU0T|Q3R!X	�Y0Lj �hvdT}� w�hˈ ��'	!hi/�%�ie�[��&i����3i����@i���Mi��ZiJ�B�gir�l�ti�����i�����i�����i����Έ Έ �'veĐ!��a� � �'�e$a0�.�C�� � �'fU�?�=��� � �	$�N�L�^�=� =� �'wfp�]�[��=� =� `	$�l�j�� �n�fU|-� �n�fU|:� �k�fU|Q0Z� ov�fU|�� �f�fU|�� �ngU|�� �n$gU|j� o<gUs�� �ogU0T	0~(R���Xv�� o�gUs�� ��gU0T	�}(�� o�gUsNJ ��gU0T	�}(ъ o�gUs
� �U0T	`}(� o9hUs� �chU0T	�~(R}+� o{hUs
A� �U0T	 }(R|~�H� ��'
��{�y�~�H� ��������M� w:��'H�imap�'3dA��'>V

btf�'4\��'�nY+�'"�n
var�'���'�Y���'�i�\�'H^�'H���'Ht�'V
�&*��'V
�� ��i2map�'1߂U��'H�� >��jmap�'+dA������'6V
����8�� �� �'^jJ����~��� ��'
������~��� ��������� wI��'V
p� ��j2map�'/߂U��~'H0� >��kmap~',dA��F�~'7V
8�2�84� 4� �'fkJV�T�~�I� ��'
��e�c�~�I� ����v�t�R� w=�y'V
 � ��k2mapy'0߂U�q'HІ B��lmapq',dA����b�q'7s
����8Ԇ Ԇ s'nlJ����~�� �t'
������~�� ��������� wY�l's
�� ��l2mapl'0߂U�-d'H�� >��mmapd',dA����d'7V
"��8�� �� f'vmJ@�>�~��� �g'
��O�M�~��� ����`�^��� wB�_'V
p� ��m2map_'0߂U"W'H0� >��nmapW''dAu�o���W'>A����84� 4� Y'~nJ����~�I� pZ'
������~�I� p�������R� wu@R'A � �o2mapR'7߂U�G'
~`t l��omapG'1߂�����oyt <L'�o�o&��
�t �vUvT	��$
�t �vUvT	�(&�8'
^:�omap8'6߂7K/'H�omap/''߂n'Hps ��dq+',~Q�G�C'!dq��{���'�����('#Y����~��s �s #'
�p������~��s �s ��������s w�s ~�pUs�s �qU2T	�y(Qs�s {|%qU1�s �OqU2T	�y(Qs
�s �vUs�
���&H�q��&:�C+��&L~:A�&�?D��& �?C�&�
d(�&V

err�&H+��&HRrobj�&2�F+��&C~C�&�
:A�&�?D��& �?
ret�&H
i�&H(
mod�&Rr/\���&H�  ]�$u+�&0~�
�d(�&<V
F�8���&�!��}���&V
��}btf�&4\����err�&H����jout�&w�*! ��&3s��A�?���R�P���b�`�}PV! ��&t�Py�o��V! V! �(�s�����}P�! ��(�P������! �! �(�s.������! w" w7! �m+tUvT��}Q��}S! �mw! o[tUvT|Q<�! �mstUv�! ��tU0T	 e(Rs�! ��tU0T	�d(QvRs+" ��tU0T	Xe(Q|C" �uT	�d(M" !q�6�&H@q %�w9+�&,~]9C�& �
V1btf�&4\S
err�&H}Puq ��&v�P�uq uq �(�u�}P8r ��(�P�8r 8r �(.�w�q ��&�v�w�w�w�#�wY�w4x�q ��&yvYxLx?x�w�q ��&	x�w�w�w�#x��~&xƢ�q �q )v&��բ~�r ��&	8w��~��r �r ���~�\r 
�&
��~�\r \r ������&H�wbtf�&24\+�&C~C�&�
͛�&~+��&H�%p&H4xbtfp&6N͛p&G~+q&~+�q& V
@�s&|V
rett&Hu�&Y&gxCY&6�
͛Z&�;+�Z&�?��%HUyobj�%@�F
��%�\�<�%&�\���%Uy��%-Z��%�C�B�%�
btf�%N
map�%dA�$�%�N�%�+�%~+�%V

sym�%
Zy
rel�%
_y
i�%HJ�%	H'+6d60.�%dA�yobj�%I�F��%H(A�%2
map�%dA
i�%	2=��%
~�p #��y2t�%9%
U�%�%
~`p #�z2t�%7AU�1�%
~0p #�Cz2t�%9eU��%
~p #�rz2t�%=�
U;�%H`o ��v|+�%*~�����s�%Dv|?�3��B�%dq~�r�(�%#Y�������%���~��o �o �%	k{����~��o �o ��������o w~��o �o �%
�{���
�~��o �o ������o w{o ~�{Us�o � |U2T	�x(Qs�o {|7|U0�o �a|U2T	y(Qs
�o �vUs%
��n%�����~Cn%)^:4�,�ip%Hf�Z��lenp%	H`bufq%�
��0h	�}(z%#Y(�&�'�S�S��%F}B�_�]�6�s�q�'�X��	�%�}B�����6�����
q�VqUvs"#T~Q
_s8�2v�}UvF�2v�}U~
���vUv
��oU
`(S%"#YC~��S%;~(U%#Y
iV%H
nV%	H�-7%
^:}~(7%7#Y��7%L~
len9%	2�%H�m w���J�%(H�����%+_����i%H�����n o,%
;Ś>�:���[�W���oњr�p�
�n WrU|w��n �%~�����������������~�0o 0o $%
�������~�0o 0o �����5o w~�Bo Bo %
d�����~�Bo Bo �����Go wXn �v
�n _qUs3$s3$|"8Ts3$s3$|"Qvs#73$��$H`k |�n�sec�$.~����s�$%
�����#�$�
2�$��y�$-n�|�p�(�$+_�������k J�$(�י��ʙ�	���/�+���M�I���k �k 0Ɂ�g�c��������k ���U0T	�h(Q	�(&
�m �U0T	0h(Q	�(&~��k �k �$
��������~��k �k ��������k w��l \�$
�Ś������������\њ
0l WrTv8~��m �m �$
s�������~��m �m ���
���m w~��m �m �$
�����~��m �m ���,�*��m w~��m �m �$Y���=�;�~��m �m ���N�L��m w
Wl �uUJU$Hk F���9�U$2�CU9��U$>�T9��U$N2Q~�O$
~k ���9�O$<�IU9��O$J�eT�F$H�j 0����F$4�Ca�]��F$@V
|�x�~��j :I$
������~��j :��������j w�A$V
�j �҅9�A$8�IU
�8$H�j 3�t��8$0�C�����8$<V
��~��j *;$
����~��j *��������j w��3$V
pj ���9�3$4�IU�)$H0j 3�G��)$?�C�
���*$�
,�(�~�Jj -$
��E�C�~�Jj ���V�T�Sj w7�B$$�
e��$$R�I4�$H�i P���$/�Ci�e���$H%
����~�j 
$
������~�j 
�������j w~�$%
�i �8�9�$@�IU7;��#HV���#/�I��#H�h ������#0�C���6��#(Y������#*26�,���#(Yc�_���i ��#
*�Ś{�w��������������њ
i WrT}ߡ'i 'i �#������������
5i FqT|Q}
ci �U0T	�e(���#2�h 	��9��#8�IU���#�t�h 	��9��#E�IUa$4�#�h 	�P�9��#6�CU9Z	�#A^:TM	�#^:�h 	���9��#8�IUU"�#HPh 1�#���#3�C�����>�#>^:��~�hh ��#
��1�/�~�hh ����B�@�qh w�>�#^:@h 	�T�9��#6�IU7��#
~r���#A�I7�#
~����#9�Ia��#h �ʋ9��#3�CU90,�#?V
TK�#�C�e ���obj�#3�GU�Q�09�#L�Cy�o���#�C������e D�#
��>���1�&�!DK�GCX�b^4f ���U0T	8x(9f w'�e Z�#1'|x$'�����#�C�a ���obj�#3�G�����#L�C����#�C���a ^�#
�>�511�OK&�ic^K���X���$b �ҍU0T	8x()b w'�a v�#1'��$'��
�{#�Cf�p{#/�Iobj{#K�Gͻ|#^:��~#	2
idx#
���j#H�` ��Ώobjj#/�F���yj#LmVA3genl#�]����` Mp#��י��ʙ����������` �` 0U��$"��97-a ���U0T	�h(Q	�(&
wa �U0T	0h(Q	�(&
?a �qU�T1;�`#H�` ,�p�obj`#1�FJFN$`#<V
ea~��` =c#
��~|~��` =������` w�[#H�` ���obj[#1�G��q�` �i7��V#
4\ҐobjV#6�G�Q#�P` ��2objQ#<�GU7�9L#
~!�objL#7�Ga�'##] ��obj##+�F��i%#	2!�] �'#���zr�Z] �.#H�&���)3��ݑ4����_ �v��] �]  
-�&���o3��] 
4�k] <m�] �v1�_ �E#A�=���1�_ 
�
=�K�_ ��V�;c�_ �d�#! _ �v3_ �vJ_ �v^_ �vo_ �v�_ �v�_ �vC] �fZ] �f�] ѩs�Us�] �m�] �m
^ �f.^ �@^ �vW^ �v�^ �v�^ �v�^ �v�_ �v5�_ �vU�Ub�#��%���map#.dA71Y�?�#�
#
2���
#
��<�XV/�ie�
I��V�)v��
Ŕw���)c��
�h���
)��tUNO��hY��:��� #H�����v������v���vi��v~��v���v���v���v���v���v���"H�� M���obj�"*�F���W�";~�err�"H2,~��� �� �"
P���MK~�ك ك 
�"
Ö��\Z~�ۃ ۃ ���ki� w�� Y��UvT|
Ӄ �UvT|���"H�� Z�Y�obj�"(�F�x�W�"9~��err�"H��~�م م �"
����~�� � �"
���~�� � ���$"
� wӅ � �UvT|� R�>�UvT|
� �UvT|���"H�b ?�R�obj�"3�F=1�W�"D~�t��"�C��err�"H�0���1buf�"����_�g3c ��"	��h71/ha]"h~xh���<h��Ƣ3c ��������բ			
Xc 4qUvT
Q2R
X~Y}~�zc ��" ���		~��c �c ���;	7	�c w~��c �c 	�"����Q	O	~��c �c 	���`	^	�c w
sc ��UsTv~��c ��"
	���o	m	~��c �����	~	�c w
c �&�U|T0+c �D�U|Ts�c !q{��"HPf ���obj�"1�F�	�	�W�"B~�	�	��"�C4

1buf�"����_err�"H�
�
@c��"&g �g�f j�"	��h�
�
/h�
�
"h�
�
h�
j<hƢ�f ��42�LJբ^\
�f 4qUvT
Q2R
X~Y}�g0g ��"��hmk/h�}"h��h���<h��Ƣ0g ��������բ��
Ug 4qUvT
Q2R
X~Y}~�|g ��"	����~��g �g ����g w~��g ��"
O���'%~��g ����86�g w�f �l�U|T0�f ���U|Tsg Ӱ��UsTvig ��ƞUsTvtg ʋ�U|Ts�g ��U0T	�x(h !q�A�"H� ���obj�"/�FSG�W�"@~��map�"dA��err�"H

0�͡	��"	�F
<
1buf�"����_�g�� ��"
��hw
q
/h�
�
"h�
�
h�
�
�<hƢ�� 
��:8�RPբdb
Ђ 4qU}T
Q2R
X~YsHd�� ,�"��p�uq~�@� @� �"'�����~�F� F� �����K� w~�e� e� 
�"������~�e� e� 
�����j� w}� ���UT|
�� oUG\A� ��"�d\��W\G\�� �� �"��d\W\!G\�� �� Z(d\0.W\?=
�� r\UTvQ1~�~� �"
����NL~�~� *���_]�� w�� !q=X"H� ��d�objX"-�F|n�WX">~��mapZ"dA�err["HEA@.�}"� 0:�	�f"	�f^1bufg"����_�g�� �� <m"
��h��/h��"h��h��<hƢ�� �� (��31�KIբ][
ڄ 4qU~T
Q2R
X	��$Y|Hd�� +p"Ѥp�nju� k��UsT}
�� oUsG\:� :� e"F�d\��W\��G\�� �� e"�d\��W\��G\�� �� Z(d\��W\��
�� r\UsTvQ1\ �  � ~"G�9\��,\��
0� r\UsTvQ	�~�{� {� �"	������~��� �� ���
�� w~��� Pb"
���~��� `���,*�� wL� �2�UsT0�� �V�U0T	�x(�� !qJ��N"
|�sN"%��I"^:] ���2mapI"/߂UWD"
~�\ �ާ2mapD"5߂U7(�2"H�map2"+dA�W2"<~
new4"�\"H�� G�k�map"$dA[;�W"5~��err"HcO~��� �&"
ۨ����~�� � �����
� w~��� �� "N�����~��� �� ������� w~�Ł Ł 
"
����~�Ł Ł ���ʁ w~�� � 
!"
4���&$~�� � ���75� w� �vR�UsT|� $�j�U|(� �f��U|3� w_� o��Uvx� �ѪU2T	�|(R|�� o�Uv�� ��U0T	�{(R|XsŁ �=�U0T	 )&ׁ o
� �U0T	�|(��!HP~ `���map�!"dA^F�W�!3~��cp�!�YU\@�!|V��~err�!Hm@�5" ~��~ ��!
b�����~�` ` �����e w~�F F "	լ����~�N N ���	S w~�)� )� �!H���~�)� )� ���)'.� w~�[� [� �!����:8~�[� [� ���KI`� w~�y� y� 
�!
.���\Z~�y� y� ���mk~� w~��� �� 
�!����~|~��� �� ������� w�~ �v��U|Tv�~ ֲ׮Uv�~ $� Mg w1 Jt#�UsT��~Q�F �G�U0T	�|(� �u_�U|� ���U2T	=)&� o��Us� ���U2T	|(� oׯUs)� ��U0T	�{(RvX|C� o[� �8�U0T	�|(y� �\�U0T	 )&�� o�� ���U0T	X|(�� !q7���!HӰ��!,�C�W�!>~
err�!H7���!H$���!*�C�W�!<~
cp�!�\@�!|V
err�!H���!H� �ֲ�W�!#~��cp�!���\@�!|V��~)��!2��}�a�!�dir�!�2,err�!HTL �u�Uv% 7g��Us3 �f�U|T��}? �v0�Us} w� Jt\�T��~Q�� ���U0T	hb(Q|� �v��Us� �ȲU0T	�b(Qv� !qgk!H ��N��Wk!(~�zcpm!���\@m!|V��~�an!���dirn!���erro!H�( �u��Uv< 7g��UsI g��T
�R wi �vٳUs~ Jt��U|T��~Q�� �(�U0T	Hb(Qv� �v@�Us� !q7;�f!Hl�objf!)�F�,#!HŴobj#!/�F�	#!8H��#!U~
err%!H
i%!Hjout[!��!H�obj!=�F
i!HJ�!
K�map!9߂�!-Z
i!V
(�!�C!	`�
!H�/� H�obj� ;�F�� ~[$� ^:�� ^:�� ^:
ext� �]� `
err� H
i� H(8�� 
`�R� 
s
�z H=�objz @�F
t| �Y
ext} �]
i~ H
err~ 	H�2 HŶobj2 D�Fext3 �]�5 Hz�5 HK�5 +HE�6 �]i?7 �Y*�8 4\
ret9 H���H��obj�C�Fext�!�]� �Y� $�Y�� V
m� V
E� �]� ~
btf 4\
id H
err 
H(j� �Y�5 ~�! ~���H!�obj�0�FC�A~+��>
%�!!�A��&�E���]
btf�4\
i�H
id�	H
err�
H4\�]���HK�obj�>�F��H� ��$�+��+�.&<�:�TPD�~tlctx�&`��obj��F��t��Y��ext��]���x� y
�T�y�x.*y
yDB
5 �vT|a�_ _ ���s�TR�_ _ �	$�ca_ �v� ���U2T	�a(Q|R~
� �U0T	pa(Q|X~���H`Y 9��cb�)�Rxpctx�3`��<����{D���{+�����{ret�H��err�Hf�\�|�Y �u�U	��%T	;j%[�Y �QsR��{Z -tO�UvT}Q~RXsZ %mg�Uv1Z ���U0T	w(BZ {u��UvvZ !q{Z w
�Z �U0T	�v(Q��{���H�obj�9�F
m�dA)�wHL�objw1�F
iy	2(��H7'n�F����n"���n22�yo+��G!h�F@� �ռ�Wh1~��5K� ռU�UT070�^�F��W^#~�y^L��>�Fý�W7~��I���Y2�y+���+~�~�-#~
obj�F��	�]
err
H�����	2�
V
joutX���H
�obj�5�F�y�]�����C
err�H��H\�obj�+�F��4H���C
i�	2
err�H�,�H˾��9�C
obj��F
i�H(Ύ�-Y
ext��]+��H(
cr�t%J��]
K��]4�Cbuf]@�xt]L2e�`>-�a���a��a��b	2
icHJ��<
��<>�Cbuf=
�xt=2�=(2\>
�b>�3�>'�
objH�F
extI�NJH��JHf3K|V�[J�-
���<�Cbuf�xt2�-2\�b�3�,�
obj'�F
map(߂N)HB�)Hf3*|VJ��
e���<�Cbuf��xt�2��-2\��b��3��,�Ύ"X8�zNf3���U-NH
errH��Hb?��@�����buf����xt�)2���82;34'��g]���2��f3�1~��k �	2��u��	2$�������v�ҡSQơ��b`��_qߡ��U	����xt�������5��FqU�RT�Y
j�2vU|(���"�buf�#�cur�.�
p���H0@ 
�@�obj4�F���M�C�j�(Y�x�!H�~nTN$ V
 �9�3�?�5�yH��n9~� { cp �	!!\@ |V��{��!	2G!+!��"��!�!tmp"��"�"�@#^:�"�"�$V
]#S#ret%H�#�#err%H8$0$I�a�out�5C 0����(q+f$^$�(q2�$�$0�y�map�dA�$�$i�H�$�$�G �r3�UsQ0�G w�G Jt_�T��{Q�
�G �U0T}w��@ ~����"% %��3%1%��C%A%˾D ��Y��]%S%��%�%׾#&&����&�&��&�&�''%�M'='2��'�'?��'�'���D �l��	�?(7(��e(c(��z(r(��E �z��	��(�(���(�(���(�(��BE �P���(�(F�S��(�(9�)),�2).)�P)L)�j)f)�`��)�)m��)�)#z���n#����n#����{Ƣ'I 4����)�)��)�)բ**
�F 4qU~aE �u�U|T	V(&Q��nR��n
G e�UvT}Q��mR|X��m|Y~���E 1q��	�**��-*+*1�@*:*��F AvZ����]*Y*�|*x*��*�*��*�*���*�*���*�*A	�+
+#���o##���{#0���y#=���nJ�++W�*+(+*�)F T
	��<�;+7+I�U+Q+TV�q+k+c��+�+Ƣ�F f���,,� ,,բ2,0,F �u�U|T	hr(Q��nzF �g4�R~
�F igU��mT
Q��o��H y���	�A,?,��R,N,y�l,f,K�ZH ZH v���W��,�,�����,�,���,�,~��,�,q��,�,d��,�,���,�,��--#̿��n#ٿ��n#���{Ƣ�H �U���_-]-�w-u-բ�-�-
yH �uU|T	V(&Q��nR��n�D 2v��Uv�D v�U|T	Hr(QO
E v1�U|T	:(&QK
H vU|T	q(&QI�@ yx�U��mT00A �i[~A ��UsT��n�A �t��T��mQ��mR��mX��m� $ &Y��nJB Wr��UT}�B �t>�T��mQ��mR��mX��m� $ &Y��n�B wC �t��T��mQ��mR��mX��m� $ &Y��n�C y��UT3�C �iQD �g��UR��mX��mY��m� $ &�E Jt
�T~Q��E �.�U0T	ps(�E +�I�U��m��E �va�Uv&G y��U��mT9�G w�H ���U0T	�q(R��m�I ���U0T	�s(Rv�I ��U0T	�q(�I �2�U2T	�s(Rv2J !q=��H�P d�����9�C�-�-�y�$tH�-�-�!�/U'..def�]X_.U.0a��:A�H��D��H��err�(H�.�.+��~�.�.iqKQ x	b��q/�.�qm/]/�q�/�/{q00x�qH0>0�q�0u0�q�0�0}Q �m��T~R Wr��U~T}SR ���T~R��X���R ��U0T	�u(R}X~Ys�R �@�U0T	�u(R~Xs
�R �U0T	`u(1Q �qz�T/
zR �U0T	�t(�Q y��TC�Q y��T7�R !q-�H)�obj�9�F��R�CY��(Y6���
i�H4�
^:V�Y��2(Y6��JV����H��obj�9�F
i�H
err�	H(����]
���\�<�
�\
idx�Hc��H)�obj�=�F
���\�<�#�\��PO0�P
iH
j	HJH?�H
vi )�
sec�Y
var�Y
def%�Y
mapdA�dA��C��^:t1^:��Uy+~��~��~�$�
sym	
Zy
rel

_y
tmp`�'��H��obj�4�F��E~���C
i�	2
j�2
err�H=��Ύ�-YY��(Y(���Cx�H��obj;�F�T�C�~|� ~��6~Y����9�nM�n
btf4\
t�Y
p	���;
HJ2
H��
H��
%H
iH
n	H�H�=H
errHP
#H�6�?IP��(��\H�R'm��H �����q��
H	h��5����	pa�T~�����~�����~T&�!���~�y�yH��}��H&1"1��H>1:1Z��Hw���	�	���T1R1��e1c1��u1s1>���	�F�P�1�1
���vUsf�Jsw�U��~TlQ	pa�R>���t��U2T	�%&Q	u%&R��~X4Ys���v��Uv��!q'���,+
��'b
�,+'b�,+'�R%�,+��~H�btf~,4\��~5H�~U�C���H'��
H��HK��'H
i�H
err�	H�=�H_ �H��$H�9��nM��n
t�'�n
p���(K��H�)7
^:��btf78N�7W�I�8~�8(H��9H�9'~
t;�Y&<~I8-x���H"�obj�6�F��O�C
str�~�=�	2
i�H
j�	H
n�H(+�~
t��n(���CJ�5�
T�obj�7�F
i�H(
p��CZ�H��_a�#�_b�3�
a���
b���XXJ�����obj�,�F���C
i�H
{H�obj{/�F�{H�C�}�C
i~H
err~	H�!�H��obj�+�F$�D�C���CJ�	2N�2���CΎ�-YY��(Y
err�H��H�obj�4�F$�M�C���C��(Y�(�2
err�H��HY�$5�C�T�C�(�H�,�-Y
i�H�w-Y���wI�INwV2��mH��keym-��Am>�No	2Ύp���&&H�; ����obj&8�G�1�1$'�C�1�1�($�I2�1err*H?2'2@8�Oq< �; yk�UvT3>< ����U|Qs�Rs�Xs�D��vq< ���U0T	o(�< ����U|Qs�Rs�Xs�D��v�< ��U0T	�o( = ��R�UsQs�Rs�Xs�D��vC= �|�U0T	�n(R}Z= ���U0T	�o(R}o= ���U0T	�n(
�= �U0T	�o(���H�obj�>�G��#�I���$�"��iA���"^M���^M���`J�`
rec�`[��`}��`
sec�!
�d&�	2?��2
i�H���	H��H�H=��;7�
V
(;7^M�Q�R���H��obj�.�F��G�C
i�H(Ύ�-YY��(Y
map�߂
ext��]JMh
���h3�C��h=HNiHY�i)(Y��jHextj1�Jo�J
A��J4�C��J>HNKHY�K*(YB�LHmapL.߂
iNH���H)�obj�.�F��?~
sec�!
�&��O
rec�"X
seg��2��Sl�*k���CY��(Y���~
i�H
err�	HN�H��H���%Hjout8��HpU �����6�C�2�2Ύ�""X3�2���
H�33��N�3�3l�*k6424&�� �jQ4M42�����`�@��j��`9�~r4h4j���Y�4�4�!�~5�4�+�V
P585err�H�5�5:��V 0���f��5�5Y�56%6L��6~60#s���`���6�6���6�6���6�6��77��77��M7?7���7�7K���X ��V �V .4���7�7;�KW KW V	i�L��7�7A��X FU��L��7�7A��X FL��7�7�X �v
�X �vU��`�V �v��UsT�V �v�Us�V Z��V �q9�U1T@'W ��u�U��`T��`R	�%X1Y��`
X ����U}mX sr
�X ��U|TvY}��SW V����8
8A��W �W *�l�L�@8>8A��W �W !L�O8M8�W �v
�W �vUsk�W k���k^8\8��W �W r��$�m8k8�W k��W �W ��.�|8z8�U �v*�UsT�U �vB�Us#V 4kk�U��_T��`Q��`KV �j��U��_TvQ��_�RsY~yW �j��U��_T��`R1X0Y0�W ��U0T	�v(Q��_R��_�XY !q'zN*�,+���$"Xo���G�CN�QHΎ�-Y
i�Hf��H����1�C��$"XN�3H�,�-YΎ�-YQ�}
^:����2k1}*\U2k2}9\T2ctx}C`Qj�x2���M�2keyx+\U2ctxx6`TuCrH@Y ����r,N�8�8�+r=V
�8�8�sN�8�8��s'V
�8�85RY �qU�UT�TQ�QR�RX0Y 7
�lH:��l1N�+lBV
�mN��m,V
��j��obj(�F�?Nm�PV
��M�@ �j/�!Ni�"�Y�!#~�:$	2
err%H
i%HIP�T��H@J ����obj�0�F9�8���$��~E���]H9D9btf�4\t9^9+��]��~1id�V
��~1len�V
��~err�H�9�9fd�HF:::@P��L w��K ������u:s:���:�:���:�:��K �� ���:�:}P�K ��	���P�:�:��K �K �(}���:�:}P�L ��(�P;;��L �L �(��.�,;*;�L w�J y�UsT:�J �m�T}�J w�J �Q�U0T	(t(Qv)K om5K wZK ���U0T	Xt(Rv�K $s��UT|Q��~�K Sm��UL �n��Us�Ts�Q SL �u�U~xL �v(�U�L �X�U0T	�t(Q~Xv�L �vp�U�L w�L ���U2T	�s(�L wM ���U0T	�t(Rv M !q�@�H�S ��A���.ANC;;;�:�2k;g;��N�;�;7��~�;�;���H�;�;�@�%�j�;�;��AN<<B��$AN&<$<t��Y9<3<i���Y[<U<�5�~}<w<�!�~�<�<8��	2�<�<n�H�<�<i�	H�<�<��
T ������==��==�T ����$��
T ��	��$�˜T T �
��ݜ˜+T +T 
�!ݜ�GT GT �1��)='=k�T ����k8=6=��T �T r��$�G=E=�T kk�T ����kV=T=��T 
r��$�e=c=�T k���T �j�Śt=r=���=�=���=�=њ
U WrT���# $ &4$�S �v�S �r�S sr��UvT �v��UvTsDT �v��UvaT Z���U}~T v�U��T}Q��
�T �U2T	0v(X��Ysu��Z��@5�j��s2�R Q���+s0~�=�=nu	2>>ivH#>>��S S y���B>@>
�R 2vUss�g
^:�sg0~XH�!!��A�obj,�F]>O>mapdA�>�>cp��?�?\@|V��~i��?�?j�@@errHc@=@^1^:A�@@P�^�$!@ԛ&�"!0f:���cH1A/A�$!�v_�!!�!!S�"_AA?A��"!�9(
����9�RANA#���~�pAfA
�A�A0%!#:��7�A�A*#:#D��}#Q��~#^��}kBBw�D%!;:�E���;B9B��LBJB��\BZBZ%!Ivj�U}TvQ��}c%!w�%!Jt��T��}Q��%!���U0T	H�(Q}
�%!U}Tv�"!Ni�"!w�"!Jt�UvT}Q��"!�?�U0T	�(&!�c�U0T	��(&!�v{�U}'!���U2T	�(�'!���U|T}�'!�v�U}
L)!�U2T	��(_;#!;#!A,�"_kBiBL�d#!N:H �k��BxB^�N:x��B�B#����}#����}���B�B�#!eh�#!���U2T	h�(3$!�h�T}Q��}R0E$!wt$!��U0T	 �(%(!�vX@&!y:B��wCCj/C)Cy:�VCLC��C�C#���~��C�C#���}�&!�h�&!�h1'!�h�T��}R0O'!�h\'!ww'!Jt	�UvT}Q��'!�-�U0T	�(�(!w�(!Jt^�UvT}Q�
�(!�U0T	��("!A���U~="!���U2T	H�(e"!k��U|T0#!����UT|Q0;#!� �U2T	��(�$!Jt>�UvQ��$!�h�U0T	ا(Xv�$!+���Uv0&!���U0T	�(�&!y��UT1�&!��U2T	��(�(!��U0T	��(Xv)!�3�U0T	�(g)!!q���H !{���map�4dA�C�C�J!Q�'�H
DD�J!�9�
W��94�A�L�W�*D&Dd�;q�J!H�����J!
J!�4
��@D>D��PDND��dDbD}!�%m!���U2T	�(Rv
�!�U0T	��(Rvd��H�obj�;�F
map�dA
i�H
err�	Ha��HL�obj�5�Fmap�JdA���I
i��
fd�H
err�
Hb��H��obj�5�Fmap�JdA��߂
i��
fd�H
err�
H��� H�!�32obj 6�FV2map KdAS9�� U^:Q׍"J��~
def#3�,$~]
err%Hj�%H\Y�!kq�1cpp	�R\@p
|V��~w��!�9"���������&!�9.�����N!�97������!�9�����m��!�!�	������Y
^:Xmap2߂�3�H�obj�6�Fmap�KdA(t��Y
cp��\@�|V
err�H�:�H��Hmap�'dA
cp��\@�|V
err�HB�H�,�
^:ymap�7߂j��@H��#
msg�|V��V

err�H7���^:�obj�/�G�<�I�P�A��
ret�H=�4��"�^U__c�
__u��=-4�"�^U__c�
__u��=e4�W"�^U__c�
__u�2=�4��"�^U__c�
__u�j(4�	�"�	^U__c�	
__u�	�S^�-AH��w��5�C�	 b�T~D��X>
�
�H	gP~DzD
��vUs�Js�U�XT<Q	 b�R87�!q'��,+�'V
�,+�!5H��|���7��Pret;H�D�DZ�;H>��>	dP�D�D
��vUs
��t�U2T0Q	u%&R�PX2Y0<�!q'�,+w�H`���\bEyH��~!��L��}���@�H�D�D��H�D�DerrHEE(A+��}w����	���5E3E��FEDE��XETEi��t�U2T��~Q	u%&R�@X2Y��~��jtUvT	�Q0R��}��w���v)Uv���vAUs
�w�!qV��H���������@�HwEoE��H�E�EerrH�E�E<��tU5T0Q	u%&R�@X2Y0U�jt+UvT	�Q)R0\�wj��vPUv���vhUs��w��!q�+�H����		5��		b�T~��!�����$��1len�V
��+�1�@fd�H�E�Eerr�
H�E�Ew�B��	�d��F	F��FF��.F*F�\�
���GFEF:�Js�U��T@Q	b�R5s�$s�UsT��Q��|��v�Us��!q'�	,+		��H� �$cp��XFTF\@�|V��~�����~ret�HtFlFmap�H�F�F��H�F�FZ��Hv
:4	�a�'��r
U2T	�&&Q4R X1Y0L��tB
U1T0Q	u%&R��~X2Y0b��re
U|TvQ0k��v}
Uvu��v�
U|��w��Jt�
UsT��~Q����
U0T	�V(Q	�a�Xv��vUv�!q'�4,+$J�H@�������fd�H�F�FZ��
H>�����	�P
G	G
���vUs���tU5T0Q	u%&R��X6Y0��!q',,+�#�H����b
�y�yH��~����Pfd�H'G!GZ��
Hw����	����EGCG��VGTG��hGdG>$�$��	
P�GG
/��vUs"��tT
U9T0Q	u%&R�PX2Y��~W�!q��H����{�y�J��fd�H�G�Gw���
��
���G�G���G�G���G�G>���	3P�G�G
��vUs��rmU2T	�%&Q4R4X1Y��3�!q�H@���I5��		b�T~�I�@>�����	PH
H
���vUs��Js;U�@T(Q	b�R5��!q'V
Y,+	�>qH����)5�s		b�T~t)��>*�*�~	�P)H%H
5��vUs(�JsU��T0Q	b�R5W�!q'V
9,+�0eH`�w�5�g		b�T~h��X>����m	�PAH=H
���vUs��Js�U�XT<Q		b�R7��!q'�,+$�RHp����5�T�	�a�T~V��>����a	�PYHUH
���vUs��Js�U��T8Q	�a�R9�!q'��,+�'V
,+
�@H�����5�B�	�a�T~D)��>:�:�N	�PqHmH
E��vUs8�Js�U��T0Q	�a�R9g�!qO<.H����5�0�	�a�T~2)��>j�j�<	qP�H�H
u��vUsh�Js�U��T0Q	�a�R9��!q$�"H��m�}5�$		�a�T~%�!�P>����*	@P�H�H
���vUs��JsoU�PT@Q	�a�R5
�!q�H�0�Ycp	��H�H\@	|V��~�
Y��~retH�H�HmapHI�HZ�Hv
:y	�a�>��<	WP*I$I
��vUsl��r�U2T	�&&Q4R X1Y0���t�U1T0Q	u%&R��~X5Y0���v�Uv�w��JtUsT��~Q���KU0T	�V(Q	�a�Xv �!q'i,+'�y,+i.�H����>Z�>@�����~�-����~ret�HLIFIw�M�~
�$��jIhI��{IyI���I�Ib�[��
����I�Iz��I�In��I�I�
��\b�[��
����I�Iz��I�In�JJ�
��/J+J>����	PHJDJ
���vUs���r0U��~T@Q5��!qs��H]fd�H���H�obj�.�F
cp��\@�|V���
ret�H��Hv
:�	�a�'��,+��>�H�: P��map�.dAhJ\JA,�9V
�J�J,V
; ��X>V�J�J~�.; .; �
����J�J~�.; .; ����J�J3; w
'; LVU	�T������dA�: -�Tmap�4dA
KK���: ��F��*K&K�: w8,�V
�: ��2map�2߂U0�rH�8 ��/mapr'dAMKEKfdr0HKsK�t�#��~1lenuV
��~��uV
�K�K1vH�K�KerrvHL�KV:w�HL:L@M:�9: w��8 �y����L�L���L�L���L�L~�9 9 ~
����L�L~�9 9 ����L�Lm��9 ������L�L��L�L���M�L�9 �tUU|�9 �vmU|u: w
�: �vU|~�A: A: �	��,M*M~�E: E: ���;M9MJ: w�8 Iv(U|T}Q��~	9 w39 SU|T}M9 2vkUsg9 v�U}TsQ?w9 �u�Us�9 �u�U|T
Q3�9 �v5: wA: �v�U}`: �uU}�: !q�: w%�iHp8 3��mapi-dALMHM2i7^:gMcM~��8 �l
���M~M~��8 �����M�M�8 w)d^:`8 �2mapd0߂UW�@Hp���E"fd@-H�M�M�@Fjv�M�M��B�������B����_fpC\NN1valDV
���errEH5N3NƢ��MG �DNBN�\NZNբnNlN
��4qUvT
Q2R
X	�%&w�����
Hj ��}N{N���N�N���N�N�(�(�R	� :��N�N.��N�N"��N�NF��N�N
8�WuUsT
Q|���u���u!UvT	;j%M��u=!UsT~Qvp��ua!UsTQv���u�!UsT	,&&Qv��{u�!U|��u�!UsT	;&&Qv$��u�!UsT	K&&Qv?�wX��7"U0T	�T(QvRsb�!q�"H~"obj"6�Fmap"KdA
id$He	�Hy#obj�3�F
��D�\�<�T�\�(�~���~��	2'��"2���C�,�-Y
err�H
i�HJ�HD�~N�V

scn��oZ��\
sym�
Zy
rel�
_y����C���X$obj�K�G�N�N��2
O	ON�2&O"Ol�HAO;Or�
H^O\Om�'HrOlO���C�O�OX$b�b�
�"w$�O�Oj$��
^:�$��:�IN�G2��H�%�:�C��-YNV
D&~sym�%rel1�%Y�(YB�		2�	2
obj
�F�BV
���Yk
~
mapdA('�H
iH
n
H
ext�]86q6Q���Y�%obj�A�Gj��JH�=�
^:�%obj�@�Gj��H�:�
^:&obj�@�Gj��H����C@b u�'obj�;�G�O�O+�~�O�O���CP�O'�b �b ��&1'%P#P$'4P2PUb ��&UvT0kb �v�&T|zb �'UvTs�b w��
^:?'obj�6�G��U�I��H�(obj�;�F
sec��n3#��n���+�n
t��Y
ext��]
i�H
n�	H
off�H���H���~���~�?�	2
scn��o
sh��\= (
sym
Zy=�(>�mH�(s�Y(
vs��
vt��n(W'��Y�����
j�	H=�(
__y�P(
vs���.�H)btf�+4\
i�H>��	H�9�H���!H
vs� )�
sec��Y(
vt��Y9��H�Y�V*btf�.NKPAPt��YxPtPi�H�P�Pn�	H�P�P��B�B���)���P�P�B�B�V	$��P�Pd�O�O��#*v��P�P�sr;*Uv
B��vUvTsv"�H��S��*_a�$��P�P_b�4�QQa��;Q5Qb��]QWQq��v��uVZ�- ��L,btfu8N�QyQiduAH�Q�Q��vމ�Q�Qtx�YRR+y~:R2R0"�+enc�H^RXR��H. H. �
���R�R��- �- �
�+$��R�R�- �k�+U|T�TQ0�- �v,U|%. �v2,T	�'&
�. �*U|Q0�9\H�,btf\/4\p\8H
vs] )�
t^�Y
i_H
j_	H
n_H��;H-btf;1N��;B~
t=�Y&>~
i?H
n?	H��*
^:S-sym*-�%N7*6H��,H��-H?(!
^:�-sym!,�%��#Hy�m
H0.objm
7�F��o
�]
elfp
/S*�q
�\��r
�\
idxs
H
errs
H+t
~�<u
�\
scnv
�o
shw
�\(��
H`�a
H����.2_aa
"�U2_ba
2�Tac
�I�R�Rbd
�I�R�R�?

^:�.hdr?
,�\+?
=~�39

^:�.+9
+~��1
_y/�<1
,�\idx1
92>�)
Zy8/obj)
;�Gidx)
G2�;
�\@% ��40obj
8�G�R�Rscn
F�oSS�<
�\>S:Sc% �o�/UsT0�% <q�/U	��% 40�/UvTs�% qp0Us
�% �U0T	xf(RvX}Y|��
~$ ��2obj
:�G\SRSscn
H�o�S�S+
~�S�Ssh
�\�S�S�3"$ m

	�14�S�S�3�S�Sm4T	T�3h$ h$ *�w14*T(T�3;T7T4y$ <qJ1U	�
�$ �U0T	�e(Q}Rs
8$ �oQ}$ 2�1UsTv�$ <q�1U	��$ qp�1Uv
�$ �U0T	8f(RsX}����\� ���2obj�9�G\TRTscn�G�o�T�T
���\�T�T� p~2Us� <q�2U	�� qp�2Us
 �U0T	�X(R|�X}���o�$ p��3obj�:�G�T�T+�K~UUscn��oSUGUelf�/S�U|U���~�U�U�$ Up�3U}Ts% 40�3UvTs
% �vT|����o�3obj�9�Gidx�E2
scn��o�*�~'4obj�9�Goff�E2+�~���~a4obj�9�Goff�E2+�~�<KHC5objKA�F*�M4\��N^:�
N^:
iOH
errO	HI�W�=5�f�C
tg�n+h~
jiH
ni
H=&5���
sz�	V
(ъ�	V
�����6Hd ���8obj6<�F�U�UH�6F^:�U�Uerr8H�U�U�82d �>�7�8VV��8:V4V�8YVSV�8|VrV;�8yd 6�8�V�V9�d �d **Q6(9�V�VG\@e @e .�6d\WWW\WWG\Pe Pe .,7d\%W#WW\4W2WG\Pe Pe Z(d\CWAWW\RWPW
]e r\TsQ1�8ie ie /�79aW_W�ie ie 	�pWnW
�d �Us}P�d Bn8�P�W}W��d �(�7��W�W}P�d /�(�P�W�W��d �d �(R8.��W�W�d w}e w�d �l
�d �U0T	px(Qv�
^:�8obj<�G��C
mapdA
iH(
ext �-

^:9map
3dAM(�
^:69��8�CB8�H�9obj�4�F
i�H
n�	H
err�H(
t��n����H}��?obj�1�FX�Wbtf�B4\�X�Xt��n�X�X��V
�Y�Yi�V
�Y�Y���V
CZ=Z���~�ZhZvsi��[�Z��^:{[c[err�H�[�[@���' 0��=���Y\\var��??\9\��~z\h\sym�Zy�\�\߂�& ��	�<��]�\�P]B]���]�]��]�]%��]�]Q1��2�9^-^/B' �o;*/v^p^/'4~' -�^<F4�^�^94�^�^-S4�^�^�3�( �( /�H<4�^�^�3_�^?4�( <q<U	�
�( �U0T	�e(QR}�
�' �oQ�' �vx<U��
�( �U0T	�g(Q��a��& �& �	=s�_
_��& �& �	$�__���' O�2=�/_+_�& �vL=U���& �vf=U��x( ��=U2T	�g(QsR���( ��=U2T	@g(Q��
G) �U2T	xg(QsR�����% �% �)>�L_J_C�R& ��R>U�[_Y_A��( a�	�>m�l_h_`��_�_S��_�_az��_�_���_�_) �2�>U}Ts
) 8/U}& �v?U��&& �v&?UsT	�'&=& �vK?UsT	�'&�' 3p~?T�������Q<R	��j) ��?U2T	�f(QsR0
�) �U2T	�f('�H���4@2_a(�U2_b8�Ta� )��_�_b� )��_�_?/H�@obj/4�F��0�\*�1�\
err3Hjoutw(�A�@kCBH��BH(
segW�@
secX#
���Y~
scnZ
�o'�@�@,+bQ]�*
^:Aobj*7�Gw�"
^:6Aobj"7�G9��
H;Bobj�
8�Fbtf�
I4\���
^:w�
^:
�
^:��
^:}�
^:���
^:k>�
^:1�
H
t�
�n
i�
H
j�
	H�\�
H=-B
v�
")�
m�
;B
vt�
�n+�

�(
m;B�&I
�

^:�Bobj�
7�F���
^:w�
^:
�
^:��
^:}�
^:���
^:k>�
^:N�

^:�Bobj�
7�Fidx�
@H
sh�
�\���
H�u ��hRobj�
5�F`�_�y�
)��\`T`��
~�`�`���
^:�`�`err�
H�`�`hRv |�
nM�R�a�a�RpbVbzR
c�b|�R}csc�R�c�c�R�c�c�Rsd]d�R�d�d�RTeLe�Rvete�R�e�eSff�3%v �l
E�34f0f�3PfJf��3ofkf�3�| �| *�E�3�f�f�3�f�f�3�| <q�DU	�
�| �U0T	Y(QsR|
4v �pTsC��v �v w
�EU��f�f��v �v �	$��f�f��v �v �
	�E��f�fS'w ��
	�LsSfSYSLS�f�f?SogYg2S%S�g�g�#�S��~#�S���SAh1h�S�h�h�S�h�h�S3i)i�S�igi�S�i�i�S,j ja�jw jw 
�Fs�\jZj�jw jw �	$�kjij@��w �w  
MGR�zjxj��w �w e	$��j�j���w �w +
�G��j�j��y y S
�G��j�j
��j�j
'y hqT2Q}R	(&X|E"5y 5y OX
�Hd"�j�jW"�j�jq"�j�j�Qy Qy -3sH�kk_Xy Xy 4�H"_kkmy vn�| | ,

�H.�"k k�SH| H|  
 IT1k/kk{}  
aIk@k>k
�} kUr
��k�} 3!
�IkOkMk��} �} r�I$�^k\k�} k,w �v=w �v�w �k�IQ0�w ��JUv�w �u-JU|!x �`JU2T	x{(Q|R��~�Mx �V�JQ}R��~��X��~Y��~�x T�JUT��~�x �q�JU1T��x ���x 2v�JU|�x �oKU}5y T(KT��~| �eHKUT��~<| �lKU0T	�{(�| ��KU0T	�z(Q|�| ��KU0T	)&Q~�} ��KU0T	�z(Q|�} �LU0T	 {(Q|�} �>LU0T	�z(Q|~ �hLU0T	`z(Q|
'~ �U0T	H{(Q|Hv 8/�LUvov sr�v �v�LT}�v �v�v �v�LT|�| 8/MUvT0�| �FMU0T	z(Q	�)&R|
�} �U0T	8z(Q|C yF�
=Q2yF?yqkkkLy�k�kYy�k�kfy-l!l�3�y ^��N�3elal�3l{l^�3�l�l�3O} O} ,��N�3�l�l�3�l�l�3Y} <qaNU	�
v} �U0T	Y(QsRv�
�y �pTs�3W{ p��O�3�l�l�3�l�lp�3m
m�3�| �| ,�xO�3/m-m�3>m<m�3} <qJOU	�
} �U0T	Y(QsRv�
f{ �pTs�3�{ ��wP�3OmKm�3imem��3�mm�3#} #} ,�aP�3�m�m�3�m�m�3-} <q3PU	�
J} �U0T	Y(QsRv�
�{ �pTsz 40�PUvT~3z ty�PUvT2RsX0}{ 40�PUvT~�{ ty�PUvT3Rs�{ 40QUvT~
�{ tyUvT1RsH�lLz x�
�Q�l�l�m�m�l�m�m�l�m�m�l"nn�lgncn
�z tyUvT4Q	�'&X0���z ��
ZRÉ�n{n�Љ�n�n�z މ/RUvT	�)&X058{ މU�UT	�)&X
 C~ !q�*_
HSobj_
>�F��_
H^:�`
~
secb
�YO�c
H
ic
H�\c
H
errc
H
td
�Y+e
~�<f
�\
scng
�o�<�	H�Sobj�	=�Fsec�	�Y��	H��	H�<�	�S���	"^:��	~��	$Pم�	#$P
var
�Y
def
�Y
vi
 )�.%
�S�,
~
map
dA
err
H�7�'�
�	~T��	.V
b��	� f�'Vmap�	/dA�n�ndef�	N'Vo
o,V ��	�T>VOoMo� ��TU2T	0Z(� ��TU2T	`Z(� ��TU2T	�Z(� �UU2T	�Z( �AUU2T	�Z(A �eUU2T	[(|i ��UU2T	H[(� ��UU2T	�Y(� ��UU2T	Z(� ��UU2T	�Y( �VU2T	�Y( LV�P���	
^:LVmap�	2߂�/�	2P�h��Vsz�	(2fo\o���	V
�o�omul�	V
�o�oO������	�Va��o�o
^��tUN5)�H�/ ���e�,�#~�o�obtf�94\
p�oW�� �YOpKp���,^:upgp���e�p�pم�:�e�p�pt��Ymq?qm�Uyrr���^:Lr>r�\�H�r�ri�H�r�r0mPe+�~(ss0uX1sz�
V
��~53 JhLXU��}T}QvR��~
�5 �U0T	�i(Q��}01Zsz�
g
�s�s|�w3 w3 �	�X���s�s�w3 w3 [	$��s�sk~6 H�-Yktt�6 kk3 �vEYU}�3 ov]YU}�5 ��YU0T	Xj(Q��}Q6 ��YU0T	�i(Q��}w6 ��YU0T	j(Q��}Xs
�6 �U0T	�i(Q��}0m~Z1sz	
V
��~E4 JhUZU��}T}QvR��~
�5 �U0T	�j(Q��}0\sz	
g
+t!t|��4 �4 		[��ZtVt��4 �4 [	$�rtntk�6 �	6[k�t�t�6 k�4 �vN[U}�4 ovf[U}�5 ��[U0T	pk(Q��}�6 ��[U0T	�j(Q��}%7 ��[U0T	(k(Q��}Xs
D7 �U0T	�j(Q��}0��at11		^:��2		^:��3	~�t�t��4		|V��~err5	H�t�t���0 �1	�\��u
u^�j1 j1 R		]p�%u#u�j1 j1 `	$�4u2u|��1 �1 X		i]��CuAu��1 �1 [	$�RuPu�E5 �_	
�]��au_u�E5 ��	$�punu@��1 �1 f		^R�u}u��1 �1 e	$��u�uƢ�1 �1 ,l	�^��u�u��u�uբ�u�u
�1 4qU��~T�Q2R�X	(&Y��}kO5 �`	�^k�u�u^5 kk�7 �Y	_k�u�u�7 kk�7 g	J_kvv8 ka1 �vb_U}�1 �k_U}Q0�1 �k�_U}Q02 �V�_U��~T}QsR��~��X��~Y0o5 �`U0T	(m(Q��}�5 �3`U0T	l(Q��}�6 �g`U0T	�l(Q��}R��~�6 ��`U0T	�k(Q��}Rs`7 ��`U0T	Pl(Q��}�7 ��`U0T	�l(Q��}R��~�7 �%aU0T	�k(Q��}�7 �YaU0T	�l(Q��}R��~
8 �U0T	pm(Q��}0[b1vals	
V
��~4 Jh�aU��}T}QvR��~�7 ��aU0T	�m(Q��}
�7 �U0T	�m(Q��}Y6 ,lbb��	
V
��~
6 JhU��}T}QvR��~0 �v�bU}.0 �v�bUsT	UJ%E0 �v�bUsT	�'&\0 �v�bUsT	�'&s0 �vcUsT	(&�0 �v=cUsT	(&�0 �vbcUsT	��%�0 �v�cUsT	(&�0 �v�cUsT	C#&�0 �v�cUsT	&�2 Jh�cU��}T}QvR�2 Jh)dU��}T}QvR�2 JhUdU��}T}QvR3 Jh�dU��}T}QvR �3 �v�dUsT	((&�4 ��dU0T	Xi(Q��}R~5 �v�dUsT	0(&@5 �/eU2T	@n(Q��}Rs
18 �U0T	n(��/ �/ �	�e�vv#��/ 	�/ ��e5�&v$vK8 ��eU0T	pn(Q��}U8 !q$PG��H�t ���gmap�/dA;v3v�W�@~kvav1buf�����_err�H�v�v�gu L�Cgh�v�v/h
ww"h&w whHwBwL<hjwdwƢu \���w�w��w�wբ�w�w
;u 4qU|T
Q2R
X	��$YsާLu l�	�g���w�w��w�wl��w�wTu �u�gU|hu �v
�u ��D�vD����_u o�gUv�u !q�,�HJhbuf�"�xt�.2�W�B~+�T~
len�H#)|
^:�. ��k�,|+~(x xbtf|GNVxNxm}#Uy�x|xres}-^M�x�xt�Y�x�x+�~�x�x~7��i$y"y���Y9y3y|��. 7�Vi��TyRy��. 7[	$�cyayk�. G��ikrypy/ k^�1/ 1/ ��ip��yy�1/ 1/ `	$��y�ykX/ Z�(jk�y�yj/ k�. �kEjUsQ0�. �v]jUs/ ��jU0T	�h(QvR|,/ �v�jUsy/ ��jU0T	 i(QvR|
�/ �U0T	�h(QvR|7��p
~ktp1�Y��U~p�`�Ok9+�U)>
U}�H�Y�kbtfH$NidH/V
Z?H:^M
tJ�Y��7�YP- g��lbtf7*N�y�yid75V
�y�yZ?7@^M�y�yt9�Yzz��n- �>	cl͝.z*z�؝KzGz�n- �$�szozf- �v�lUvT|
�- �vUv8>H�lobj<�F��]
ext(�]$�	2
iH
err	H9�H� ���nobj<�F�z�z`$~�z�z�< `�z�z1buf����_errH0{ {��\v{n{�� � 	n:��{�{.��{�{"��{�{F��{�{
 WuUvT
Q|� 2v nUs� �lEnUsQ	U�%� IqinU}TvQ~ {u�nU|U ��nU0T	�`(QvRs\ wr ��nU0T	�`(Qsy !qc-�H� k�Iqobj�=�F�{�{�<�H`||1buf�����_1uts��2��\len�H9|5|err�H]|O|���	s8�|�|�out�K Ƣ� i
�*p��|�|��|�|բ
}}
� 4qUvT
Q2R
X	�&&Y��]� TlCpU��\ 8lapUvTs. Iq�pU}TvQ~D l�pU|TvQ
S l�pU|� ��pU0T	8a(QvRs� 8lqU	�&&Ts� �;qU0T	a(� !q
��H�
 ���vobj�@�F)}}buf���}{}�<�`0~~ext��]�~�~sep���~�~�R���~�~len�H,*err�HW9N��`��num�s
����H�x	 G��ry�xy����
L �vUvTsgx� 
�	�s�x̀ŀ�x���yx=�5�
�xk�a�ߡ� 
@:s������������ȁƁ
� FqU��T}Qs� 2vRsU|m
 ��sU0T	@_(QvR|Xs ��sU0T	_(QvR|
N �U0T	�^(QvR|�x8 .
�	�t�x߁ׁ�x���xL�B�� �XtU0T	x^(R8$8&
C
 �U0T	0^(QvRmx� M
�	^u:x{�u�-x����M
#Gx��Tx̂ʂ� w� oluU|T��Q0�
 �6uU0T	�_(Q|Rs
f �U0T	�_(Q|�
 v�uUsT	�&&Q7�
 �q�uUsT=�
 2v�uUs� ��uU2T	�`(R|
 �vvU~T���
 �2vU0T	`(R|�
 �\vU0T	^(Qs ��vU0T	@`(R|3 ��vU0T	�](Qsu !q�rHp	 ��wextr3�]�قN�r>`]�K��Rss
�����w�	 ��ewx#���wB�<��
x_�[�
 ��wU0T	�](R�QP
 ��wU0T	�\(R�Q
t
 �U0T	H](R�Q�(Y
^:xextY>�vYIs
x�[H�FHbx�RF"~resF0bx ;H�
errIHs
-''H�xext'3�]N�'>��R(~
len*	2�-H�xext3�]N�>`�R�p
��] yobj�I�G+��
i�H'/�Htyobj�A�F����]���~
err�H��HP�H ����obj�2�F��x����L�Y�܄��~W�M���%H�����<�4`Ņ��g*�A2�܅def�3�
�map�dA>�4�#��	2err�Hj�h���8 8 ��z�y�w��b d�:|>�����1�����d#K���X�ʆƆc��ކp����)}�z2{��)�#���L�J�
g 2vU|Ƣ� � 1\�{�[�Y��s�q�բ����
� 4qUT@Q2R@X	?&;��@  �{��������ԇ҇
H  2vUs� �q|U|T.� t
1 �uUE"{ ��	�|d"��W"�����q"��_� � 4�|"_&�$�� vn��� � u�c~׀5�3�ʀD�B��S�Q��b�`���q�o����~������C�� � y�}U������� � �	$�ňÈC�� � |�}U�Ԉ҈a�  H~s����  �	$���� �v �v�[ ���~<����/����I�*�(�V�)v���~w�;�7�)c���~h�S�O�
e �tUNߡ� � �e�m�k���~�z������
� FqT��Q}�h  h  �
�.�����5 ���Us[ �u�U|S ��U2T	8d(� Cn�U0Q3R!X	�Y0� �?�U2T	x'&u  w�  �v�U0T	�d(Rs�  �v�  �v�  �v�  �v�  !q�o
^:�objo0�FmapoEdA
tq�Y
vtq�Y
vsir�
isH
ns	H�,-���obj-3�F�-D~�,/1
p/$��=0H�0H=���(0+�(02(]?Z
+c?Z
2�:H�map0dAd&<2?�K2C`(]?'2c?'2�2��X#,�A,C���
\$�	2=v�
__yP(
__y\���dA��obj�?�F
map�dA
err�H��H߂
fd�HF��ZyA�obj�=�G+�N~���\"<�~
si�	2(
sym�Zy���H��obj�5�G+�F~��S^M�<��\
scn��of1�
^:�����;A��H��obj�.�F�<�9`��F2x�V
��HR�obj�-�F�<�8`��E2(]?�%2c?�%+���Hr�obj�<�F�.H �^��obj.4�F‰��1�0�]�
�err1Hi�G�elf2/S��@��|�Y` @��\@?	|V��~cp?"�N�J�e w{ Jt]�U|T��~Q�
� �U0T	(W(Qvàh�L=Յ�d�b�٠v�t�
w�psUvT@?$����}��&�����)3�\1�4�����7��v�7�7� 
��&�����o3�7�
4��<m��v��Sq��T1Q0��%qІUv����U0T	�W(Qs���sq��q �Uv���p8�Uv��pW�UvTs���po�Uv���p��T07 ���U0T	�X(Qs�W �܇U0T	�W(Qs�� <q�U	�� ��U0T	PW(Qs�� <q7�U	�� �b�U0T	X(Qs�
 <qz�U	�$ ���U0T	�W(Qs�D �ɈU0T	W(Z <q�U	�t ��U0T	`X(Qs�~ !qJ=
P�obj7�F(��)H���vJ?��F���W�7~�������2�+�~
obj��F
end���Hމobj�:�F
err�H��H0 =��obj�4�F�������E~��j��	H=�9��<��\X�T�K��&V
s�o�����Y����-M� �YȌ��vsi� )������-Z/�)�&�~U�K���~����K��J
эōk�J
��btf�N"��map�dA>�8�i�V
f�Z�C�� ��g�U������� ����������B B �ŋ�Ύ̎ߡ� ��,��ߎێ�������&�$�
� qqUQ��R��@�w w ���R�5�3��w w e	$�D�B���� � �nj�S�Q�o o�UsT~Q?� �v�Us� �u�U��~ �q9�U1T85 �oS�U��O �qr�U��T8f �o��U��2$� �ȍU2T	�\(Q��~R|X��~% �v3 �vG (n\ �v�T|m �v� ��,�Uv� �V�U0T	�[(R~	 �z�U0T	�[(%	 ���U0T	0\(Q��~I	 �ڎU0T	`\(Q��~R��
h	 �U0T	x[(Q~B�nHF�objnE�F
mappdA
iq	2
errrH��H�map�:dAbtf�N*��N���Uy��$Uy���2Uy����Y��� �Y#�,�Y
i�V
���V
L-�V
���(V
��-Z�<�`�`&�~
err�H(c��Y^�"�Yi�	V
d�V
��	`��`^7	g
Y7g
�$	V
$V
&	V
��~(�<�C��
^:�map�:߂��Hȑbtf�.N&�?~���ȑK��,^M(�ȑQ-�-^M���!͑����Y#�%�Y���UyL-�J
���J

i�V
�YUy��Uy �btf�'Nt�C�Y+�~
m�;B
i�Hp�Uya�t�.�Y#��7V

m�;B
i�H��4HO�obj4-�Fn�4<�\��5~�5H�7�\�8�C�8�C�<9`��:	2l):$2"�:-2.
:62�0;H
err;H
i;H+<~
sym=
ZyI/�Hѓobj�*�F��C�C+�~��"2���7~l)�2�=�`b*�12I��-���
^:�Y��2(Y���
^:�Y��1�t���
^:1�Y��9�tJ�#�
K���3�CuD������.�C(���H5- �v~�G
~�, �~2�BV
�, 
�~��=V
�, 
��7H�, ��9�y74�8U�2s
+�ptr2,�beA� <��errHl�`��7
�3��~1buf���Ƣ2 �
�������̏ȏբ��
t 4qUsTdQ2RdƢ� �
'���
��'�%�բ:�6�Ƣ� � (���S�Q��k�i�բ~�z�
� 4qUsTdQ2RdX	�&&� Xh 4hӖU8T��~� ���U0T	�a(Qs� !q'��,+c��%�����ԗ����+�9������8�>~͐ŐPi:Y�
P��~�H�������9���w[>�ƗUsTvQ��~e�!q�'���9p����fn�6�9U���9��V�#�HO�-���.�9-�8�A~-:Y��9��[^:m�x['29�@H��M@ H�@.H
errBH�)H�fd)&HN�+H�+HN� ^:�Y� 5(Yl3^:�s-~�C`>�ret&`�
`^�err
(H��H~�ret(H�=�H��ret�"H{�(^:��y(5~ 8)
2��)2D�*~<�^:�p5~len@�V��V
F�-+��'H-�\�1H-t��;HV��%]'b�<t�M�Yw�����<dst�)�<src�:~<sz�F2ci�	2V�=�`ޚ<ptr�/`-u?�;2-��I2k���	2V��y^: �<stry,~<sfxy=~k��{	2k�|	2�>6$>�>�t6H�Y�'�0�a�t0)�Y!�*�?�t*>�Y&%!����t%C�Y��V
�tE�Y+V

mUyt� ^:�V
#�tB�Y+V

mUyt�^:�8
";BA�t
E�Yw�!_�_�t�B�Y�&���!
��t�8�Y���!
��t�<�Y���^:˜t1�@�Yt2��Y(?�^:�t�;�Yg��^:�t�;�Y��^:%�t�;�Y��^:C�t�8�Y�?�^:a�t�:�Y16�^:�t�6�YI��^:��t�=�Y��^:��t�7�Y>��^:�t�6�Y+��>
���^:�t�:�Y�y^:"�ty9�Y,�t^:@�tt7�Y�<c^:^�tc9�YX6^^:|�t^8�Y($Y^:��tY6�Y�
T^:��tT6�Y��O^:֞tO7�Yp�J^:�tJ5�Y��E>
�tE5�Y��@>
0�t@5�Yw�;
D��-3>
DHG�-�>
E�
(g
Gw�S
Gs
X__c
Gc__u
GU�V�=
3�
�-3>
3FG�(k�?
;	s
(g
;	ҟS
;	s
X__c
;	c__u
;	��V#�2!^:��<ptr2D�V��-!^:�<ptr-<�V�(!U;�<ptr(=�V2�##`Y�-e�#0Uwe9	���<p	�>��<res	�G`-�	�PH���wR(	���<p	�C��<res	�L`-�	�UH�1�)��H�-@�)~-r�)HPRF-�'�-H-�]`-Y%2Rn_��O�-�W��-�S��R$#M�w�-�WM�-�SM�R�a9`��-�W9`-Þ9H-Pf92R��"`ߡ-�W"`-�S"�-Pf"2R]�`�-�Wc-�S-Pf2R�ĘR�<__s��<__n�"H-�S�8acsz�
2Rw%jH��-�Sja-sFk�-cFk1�9R�^AHƢ<__sA�<__nA2-sFA�-cFA�9R*3H��<__s3�<__n32-sF3�PRâH$�<__s�-sF�P�QC`��-8�-1>)�-s?82-�H2-���c__l
2c__u2k
+2c__p�k�/H*�@����&�"��A�=�qO��v*�P�#��*�^�X�6���z�B�������Y�Y��*�Б̑B���6��	��R�Y�Y��	y�1�+�m�S�M�a�5p�wT2Q�TR�Q*T���.�p�Lf�ULr�T~�q�o�����~�T������r�����f�����~���*�@����&�����)3�,
��4�ݒْ����� 
�&����o3���
4�U�<m���v*C~����Ϧb~��o~Z�N�U~������2vx�Us���v��U|Ts�v��Qv
F�vU|TsQv*~P�����~����~ܓؓ,~��7~��C~?
S%"u�~?
~*� �,~]�Q�7~
���T|DU~s
���T|DU~v*�������
��	��T�H�$�����1�Ε•>���K�$��X�O�I�e�y�m�r������͖��������%�!���B�<���s�g��������������%�!���;�9�)��O
����R�N�ߡR�e
M��v�r������������
W�qqU	����"T}QvR-��s��#���������s#���������*(��;��p�	t�������

�WrTs*ާ��ѩ���˘ɘ�ߘݘ	�w*�p���a�$����1�H�}��w�$�1�3�+�;<���(`�=�V�T����vK�
�
�F��V�f�d�;c��Ȫd�u�s���v.��vE��v���v~�`�`�
|
������~�`�`��������e�w*�3 Y�D��3�����3֙Ι�3�����3@ @ )�/��3���3.�,��3J <q�U	�
g �U0T	Y(Q|Rv�
& �pT|*��p ��q�҂��� l����I�;�lŘ��w�Ҙ����� �uϬUsT
Q3� w� �v�Us
. �U0T	PY(Rs��2 ��P��҂� w
� �nU	�&&T1*��@ w�Q���Кƚ����������x ��.��������"� ���;�g g 
�L�1�/�� ��
c �nUv�Tv�Q�*r\ �����\N�F��\w�s��\�����\›���\���\<�4�w ��U0T	�b(Q	`a�| w���0 ��s�����������������V�T 0�3����������3�)���q�g�������u�����h���0©2�,�ϩU�O�ܩ��y������������s�a��͟ş��T PJ2������Q��P��	��Q��`ҟ\��T `
;	��4�2���D�B���X�V�)�p���p�h�+�����8�����ߡ� � e2*��ߠݠ���������
� FqQ~ߡ� �f2���
�������/�+�
� FqT|Q��� �v
� �oUs��� �j2	|�חQ�I�̗~�t��������̡֡����;
�l 3��;�7�;�� Z��S�Q�
� �U0T	xc(0�1 �p2��H�f�`�<�����QT��w�\Y�1 �
G{�����o�բϢe���~�= �q2	��A�7�~�� 	���w�q�� w� w& w�y0 h�t��������������ޣ)��������0 �������&�$���:�8�;�S ��]�[�Y�S S �{�o�m�o��}�e�����)�*��������Z *�	��ؤ֤����������;er S��=�;�Y�r r �{�O�M�o�_�]�e�s�q�
� �U0T	�c(*��P" ������������إ������0�*�����P�N���m" m"  �=�Śe�c���u�s�������њ
�" WrT|ߡ�" ��������������������" qq��" %���&�ڦҦ�
��%3�8�2�@�Z�V�M�s�o���# B�
X�Ś������������ڧ֧Bњ
"# WrT
| $ &Hߡ�# Z�������	�����# Fq�" �ʷU2T	�e(
�# �U0T	�e(*f��+ [�?�x�=�9���X�T���{�o�*��+ ��0
p�:�����
�+ H�U�UT0}P�+ ��0	�PШĨ��+ �+ �(ɸ����}P, ��(�P-�+��, , �("�.�<�:�, w5, w*K��, a���V�S�I�)c����d�}�y�- �v- �v*k�/ ��k������/ �/ r��$�����q�/ k�y@; ��S�������ߩ٩�����y`; ��_�Y����~�������)���ԪЪ��`; �������������;��; d�;�9�Y��; �; �{�M�K�o�]�[�e�q�o�)�0����������; 0�	��������ƫī��ܫث;e�; 0����Y��; �; �{�-�+�o�=�;�e�Q�O�
�; �U0T	�c(*��= ���0���s�=�ͬ��J���W�]�W�d���z�q�խͭ~�������&����T�P�ѓ�= �=  �'��j�h���= �=  �M�#�y�w�Y�"> C�
k�k�����x�����$�*> Z{	f�Z�ǮîN��߮B���6���Zr�2�,�~�T�N���s�o������������J> J> !��������������ȯƯ��ۯկѓh> l����������> �>  
M�J���=�#�!�0�2�0�W�d�q�~�����A�?��> ��,�UvTsQ
�> S�UvTsQ�> y#e�Uv�> t���UsT ? ���U2T|R~g? �пU0T	�p(R~�? ��U0T	�p(
@ �U0T	hp(R~*��0M �����V�N�����x�������ȷɰŰշ�������)�'���?�7��j�`������dM o�U}T|Qv�M ���Us
�M �kU}T|Qv*�q�M ����q�����q��r��q�r�Բr%��*rl�^�7r����w,N ��&0��w�س�w���w4�.���wT�R��w4x,N �&'�Yxg�a�Lx����?x˴Ŵ�whN hN D�&	x�w���w���w��#x��~&x ��ƢhN hN +v&
��/�-��G�E�բZ�V�
�N 4qU}T�Q2R�X	�?&
�N oUT}Q~)Br'��Cru�q�wlO =�&	�w�����w�w����=�w���w4xlO O�&��Yx���Lx%�!�?xI�E��w�O �O C�&	x�wa�_��wr�p��w���#x��~&x����Ƣ�O �O (v&������������բʶȶ
�O 4qU}T�Q2R�X	�?&
�O oU��~T}Q|8O ����UvwP !q*A�PS !�|�L��׶A�]S �L���eS �v5nS �vU�U*��0Y ����4�0��O�K��j�f�,�����5?Y -rU�UT�TQ�QR�RX *Ӱ�Z 6����������ط��	����Ӱ[ ~�!&��:�6��S�O�~��l�h�#	���~�����~��Z ��!
�������~�P[ P[ �������U[ w~��[ �[ �!
r���ɸǸ~��[ �[ 	���ظָ[ $���U|)[ Mg��T|I[ ���U2T	�w(R|e[ w[ Jt��UsT��~Q�
�[ �U0T	xw(R|~��[ �[ �!
������~��[ �[ ��������[ w�Z ֲ��U|�[ ���U0T	8w(�[ !q*���[ ������������q�Ű�޹~�\ ��!
������~�\ \ ���5�1�\ w��(\ ��! ���O�I���q�k������0\ �f��Uv;\ w
j\ �U2T	x(Rv~��\ �\ �!
��������~��\ �\ ���ƺĺ�\ w�[ $���Uv
�\ �U0T	�w(*ާ�\ I�K��ߺպ�����2�*��\ �u&�Us�\ �v5�\ ��D��U*� ` &����U�Q��0` -L#
�n�l�>�0` -N#P�~�|�9` w*��`` ���LĐU*r� h ��L��U*T�0h 	�4�Ld�U*8��i =�?�H�����~��i �i �#
����̻ʻ~��i �i ���ݻۻ�i w~��i �i �#
����~��i �i ��������i w*G� j �b�LW�U*4x�p r���L?xULLxTLYxQ*�ot E�<��o��8t 3'��J+�)�~�<t ,2'
��:�8�~�<t ,���K�I�Et w*a� �_�L$aU*_�� 
���L"_U*G\�� ����W\b�Z�d\����G\�� �Z(d\����W\��r\�� �_(	�\���\3�+��\`�X���\�����\�����\Ͻǽ7� ���U0T	�b(Q	`a�<� w*\P� ����,\��9\U�K�r\Y� �k(	w��\�����\�����\پѾ��\���\���\L�D��� �h�U0T	�b(Q	`a��� w\�� ��  c(9\����,\������0����¿���^�,���k�9�Y�1�F���S�Y�W�`�j�f�m����#z���~����B���j�f�������������K��Б ��� Fh�י����ʙ������������
���.� .� $0	��9�5���R�P�i� �:�U0T	�h(Q	Y)&
�� �U0T	0h(Q	Y)&Ƣ�� X��c�_������բ����ޏ 4q��U}T@Q2R@X	!*&Y~
#� 4qU}T@Q2R@X	!*&Y~P�� j,y�������|�����o���b�0�*�j��W�O���|�z�O�x� ����j�����^�����
}� qqU��}T��}Cb���<���z�n�����b�����z�n��������b��� ���������z�����n��������\b��� ��������z���n�%�#����6�2�'� 2v��U��}=� �q�U1T��}#��� �qՐ �qB�U|T.O� �q
�� �U0T	p(Q��}��]� �-���O�K�;�ܑ ܑ Z	��L�R�2� �K �d�n�j�
l� �U0T	�(Q��}�-Q� �L���-������-�����-��z��-�����-�����-G�#��-�����-��|��-����.��L�.�����3-� � �
��4��}��3����� 4�����3�� �� (���4�����3����� 4�� <qy�U	�
ʗ �U0T	�e(Q}R��}
C� �oQ}�.O� � �
@��.�����.���.g� g� O
O��.8�6�
{� vU~T	n)&Q7�.�� �� U
���.G�E�
�� vU}T	n)&Q7�� v��U~T	v)&Q4ʕ �v��U}T	{)&� �v�U}T	�)&
�� �vU~T	�%��ǖ � �
��(�\�T�������)5�� ��6�����C�����b�Ԗ � �A�������z�v�r�n������ ��\b�ږ � �������z�!��n�;�7�� ��[�Q�=� �s�U2T	�)&Q��}R
�� �U0T	Ȁ(Q��}��K� !�
�������ԃ����ǃ!�ߡZ� Z� �/�����������������x� �[�U2T	�(Q��}
F� �U0T	�(Q��}4@ݘ $!	��`@���S@d�T�F@����$!m@���pz@}P	� P!7	���P�����	� �!�(/������}PW� b!�(�P�����W� W� �(��.�����\� w� w�� w)�@�!�#�@��~�@���@�w�}Pq� �!J	���P�����q� �!�(2������}Ps� �!�(�P���s� s� �(��.�)�'�x� w)�@"Z��@<�6��@[�Y��@j�h��@y�w��� � 
m	������ա �q'�T4� �v� �2L�U|)� qpb� mot� ���U2T	`�(Q	�)&R	{)&�� ���UT	��(Q	�)&Rs
н �U2T	`�(Q	�)&R	{)&A}� &"x
A�(A������ �o/� �ok�UvT8�� ���U0T	��(
�� �U0T	��(Q	{)&Rs) .8"�!.�����B�� T"�
	#��B�����B��T"�B+�)��3�� f"�

��3<�8��3V�R�f"�3r�l��3� � 2����3�����3x"�3�� <q��U	�
� �U0T	Y(Q|R��}
� �pT|
%� 2U� �vH�U~T	�)&�� �vm�U~T	�)&� �v��U~T	�)&!� �3��UT|,� 40��U
W� �U1T	ȃ(Q��}�R~X��}�a��� �"�
����������������s�b�H��"��������������.��Β����ےn�V��������Y�E�������]�?�����)�I�+�4�����A�>�(�O��� #r	3�������������������1�+���{�\�R�n�����a�����#Kɓ� w��� �� ������������������
² +qU}T0Q�ߡj� j� *b������,�*��=�;�
z� qqT��}Q~R~1�� � �/�=�L�J�1�� � ��
=�]�[�K�� � S�I�V�n�l�;c�� .�d��}�*� �vF� �v_� �vt� �v�� �v�� �v�� �v0� �u��U��}E� �u��UvZ� �o��U~� ���U0T	P�(Q��}Rv
�� �U0T	�(QvX��}Y��}/� � &D	m�*/����/'4�� /#N
a�F4����94����/#S4�����3!� � 0�I�4���3!��G#4&� <q�U	�
F� �U0T	�e(Q��~R��}
�� �oQ��~��"� W#c��Ś0�.���E�?���b�`�W#њ
I� WrU��}T��~
� ��U2T	h�(Q��}RvY��}�� �9�U0T	(�(Q��}Rv�� �e�U0T	�(Q��}�� ���U0T	Ђ(Q��}Rv
^� �U0T	��(QvR��}]� �p��U��}T|��� �q��TH�� Up�U��}Ts˒ 2=�U|Ts�� 8/[�U|Ts� qps�Us� Up��U��}Tv� qp��Uv� 2��UTv� 8/��UTv)� ��U2T	��(Q��}�R~8� �v?�U~T	�)&O� �vd�U~T	�<&f� �v��U~T	'j%}� �v��U~T	�)&�� �v��U~T	{)&� �v��U~T	�)&#� �$�U0T	�(Q��}r� �vI�U~T	�)&�� vs�U~T	�)&Q5�� 3p��Q�R	��د ���U1T	�(Q��}�R~{� �v��U~T	�%�� ��U0T	@�(ö <q,�U	�۶ �X�U0T	�(Q��}� �v}�U~T	��$#� v��U~T	�)&Q6:� �v��U~T	�(&V� v��U~T	�)&Q8m� �v�U~T	�)&�� �G�U0T	@�(Q��}� �s�U0T	8�(Q��}�� �v��U~T	�)&
}� �U1T	��(Q��}�R~C[�g#Qkm�g#z���q������)��_$��o�a���������������y���#� W%�
����������e�c�����r�W%���������`�>�'���2�;�7�?�b�\�L���}�X�W�9�e�����r������0�����������f���C�7��������������1�#���m�k�����z���
���<�4��o�a�������.�� �%	���.���.��/ͫ �%	�*/��/���'4� �%!
��F4��94,�(��%S4F�B��3�� �%���4^�\��3�%4�� <q��U	�
ƿ �U0T	�e(Q|R��}
� �oQ|��۬ �%7!���o�k�'7� �%UW�1'����$'�����z� z� `�������� �� g%�������� 	&g
H��������	&
�*�&��v�r�֞�� �� �������+� &t
��Ś��������������&њ���
?� WrT��}w�i� ,&x
���(�"���`�^���r�n�
�� +qT0F� �vK� �D�U2T	x�(Q��}�ͬ �w�U0T	Ȍ(Q��}�R�� &��UsTf� �vw� �k��Q0�� �v�� �v��T	&֮ ��U2T	P�(Q��}�Y��}�� �G�U0T	H�(Q��}��� �t�U0T	�(Q��}�Ź ���U0T	�(Q��}�R� UZ��UsT� ���U0T	�(Q��}�R� �*�U0T	H�(Q��}�X4.� �]�U0T	Ѝ(Q��}�R
�� �U0T	��(Q��}�R~"Y� B&�
j�"����"���"B&�"8���"p�8��"�m�"���"M�"7#�#��#*#l<7#�JD#vpQ#��^#�	�	k#�
�
�3i� �&�v��3�3<8�&�3XR�3�� �� *�^��3wu�3�3�� <q-�U	�
�� �U0T	Y(Q��}R��}
u� �pT��}�3�� �&�f�4���3���&4���3a� [� &�P�4���3���&4f� <q �U	�
�� �U0T	�e(Q}R��}
�� �oQ}�.:� �&�	���.��./b� b� 1�	�*/(&/75�3Ƶ '���3JF�3'�3f`�3�� �� (����3���3�3�� <qs�U	�
� �U0T	Y(QsR��}
ε �pTs'4�� &'��F4��94��&'S4���3	� 	� #���4���34� <qU�U	�
,� �U0T	�e(Q}R��}

� �oQ}��\� ;'��Ś

��

��s
q
;'њ�
�
�� Wr�$�� N'	7�$�
�
�$&�
�$�$���$+��$�ON'�$uK�$�$�R%�j%o)&%xl3%��@%���ť �'��)'S-ݥ �'0�e-@6�'r-�k-�� �'O��-ws+-���'8-��E-���%� 
(_	���%
	�%1/�3O� '(`��3N>�3��'(�3�3�� �� .����3DB�3US�3�� <qa�U	�
�� �U0T	Y(Q��}Rs�T� �p��T��}� �p�T��}

� �pT��}�%v� v� ��&db�%|z)M%F(��N%��[%��f%��q%
�� ���U2T	�(Rv
Q� �U0T	Ȑ(R��}�3!� \(8���3,(�3HB\(�3ic�3�� �� *����3���3���3�� <qX�U	�
� �U0T	Y(QvR}�
0� �pTv�%5� 5� d��%���%��h� 40��Us�� �U0T	��(#� �FU0T	�(R��}̷ �jU0T	P�(� ��U0T	p�(R��}�� ��U0T	��(R��}X��}�G� 40�U}Tsb� �U0T	��(R��}� �AU0T	��(R��}\� �eU0T	�(2� 40}Us�� ��U2T	H�(R~
� ��U0T	��(;� ��U0T	��(R��}f� �!U2T	ȓ(R~
� 40Us�� 8/UUsTvͣ 40sUsTv�� ��U2T	��(Q��}R��}X��};� ��U2T	ȏ(Q��}R~X|Y��}L� y#U��}T��}Q|����ճ �OU0T	Ў(Q��}R~�� ��U0T	�(Q��}X~� 40�U��}T}�� 40�U|Tv� ��U2T	�(Q��}R~X��}Y|�� �:U0T	8�(Q��}XsY��}�
t� �U0T	��(Q��}X~gxb� n(�
��x���xX@yx��n(�xA5�x�|�x���x)  �x�  �x!!�xj!b!�x�!�!y�!�!y7"-""yo"c"/y�"�"<y,##Gy�#�#�.�� �� �%	��.�#�#�.�#�#/ϧ �(�%	�*/�#�#/�#�#'4� �(�%
�F4
$	$94'$#$�(S4A$=$�3C� C� #��4Y$W$�34K� <q|U	�
f� �U0T	�e(QvR��}
� �oQvdy7� �(�%	U�yl$f$�y�$�$vy�$�$�(�y�$�$�y�$�$�d� d� �%��$�$ �� � R&z=�%
%2�7%1%J�X%T%U�v%l%#�� �(��5��%�%�� �(�&��%�%�M� )���
&&�,&*&)
�<&:&�M&I&֞M� )�u&s&Ok�� #)%&�	zk�&�&nk�&�&ak�&�&#)�k�&�&|��� �� M4	���&�&��� �� [	$�''�ũ ũ R	�	��''�ũ ũ �	$�$'"'�� �k�	U��}Q0
ũ �kU��}Q0ب �
U2T	P�(Y��}��� �v
U��}� y#Q
UsT	��}�
��Q��}�����V� �u
U0T	�(�� ��
U0T	��(R��}�� ��
U0T	p�(� ��
U0T	��(YK� �U0T	�(� �<U0T	��(Q}� �qU0T	�(R��}�X��}� ��U0T	(�(�� ��U0T	H�(
�� �U0T	ȉ(X��}�
� �U0T	*&Q
��"�
� H�.�;�9'1'QF�3)G�^'Z'
G� 3pQHRv?'ۙ C)MLQ'�'�'C)^')�(k's)[)x'�)�)�'V*:*�'+�*�',�+�'--�'o-[-�'�-�-�'.�-�'�.�.�'//�',/&/(W/G/�3�� �)�8�3�/�/�3�/�/�)�3�/�/�3�� �� .�"�3�/�/�300�3� <q�
U	�
� �U0T	Y(QvR��}
� �pTv�(G� �)L�(00�)�(Y0Q0�(0}0�(�0�0�(�0�0�(�0�0)�0�0C��� �)��U�!11��� �)��21.1;
)�� �)M1K1���� �� ����\1Z1��� �� �	$�k1i1
�� �vU}h� o�U}T	�'&Q?�� �v�U}� )U}�� �n*U}T	�)&Q1
�� �U0T	0�()
(�)	(�1x1/k� k� .
�*/�1�1/�1�1S-�� E*�e-�1�1W*r-2�1�,�� l*r�,D2<2�,z2p2l*�,�2�2�,�2�2�,3�2--3%3a�ȝ ȝ H�s�Y3W3�ȝ ȝ �	$�h3f3a�� �*Os�y3u3�� �*�	$��3�3�� sr U��}ŝ �v@U��}Ts� �vZU��}
� �vT��}'4ޜ �*TF4�3�394�3�3�*S4�3�3�3'� '� %�>44�3�341� <qU	�
L� �U0T	�e(QsR��}
�� �oQs�� � �*	�Ś4
4��&44��h4f4�*њ
>� WrTsw�f� �*��w4u4���4�4���4�4
}� +qU~T0Q@L,�� �*0bk,�4�4^,�4�4�*x,55�,$5 5�,B5:5�,h5f5�,~5v5C�� � h�U��5�5�� � �	$��5�5C�� � k.U��5�5�� srFUv
� �vUvT}��}� }� :����5�5�}� }� �	$��5�5� ��U0T	��(;� �vTsO� �vp� Z�)Us�� 2vAUs�� Ro_UsTvG� �vwT}Y� �vn� �v�UvT	�'&�� ovҟ 7o�� �*�Q~8%� �vUvT	�'&M� �kQ~8آ �BU0T	��(RvM� �nU0T	Ȇ(Q��}w� ��U0T	�(�� ��U0T	�(Qv�� ��U0T	��(Q��}
�� �U0T	@�() (�*K%(�5�52(,6 6�%� %� 	e�e6c6)?(�*@(|6t6L(�6�6�x�� �� >�
�y�6�6�x�6�6y77
ǻ �vTk�� +�Nk$7"7��� 3+r@$�3717� k;X(M� X�Y(F7@7f(g7a7s(�7�7�e� J+����7�7^� �vy� �v�� �v
 � �U0T	��(R�� )Һ �v+Ts
� �U2TvQ})�(Z+f�(�7�7��� �� ���)�(p+Q�(�7�7�x� � A�
y�7�7�x8	8y88
E� �vTv� �v� �v
?� �U0T	�(Qv%� 2oU|Ts6� ��U2T	X�(Qvd� ��U2T	0�(�� 3p�Q@R	���� �U2TsQv@� �)U2T	0�(
t� 3pQ@R	��69 � �+NhH9,8(8�+U9H8B8`9h8b8k9�8�8;x9X� 3Yy9�8�8C�j� j� �,U��8�8�j� j� �	$��8�8g� �nDTv
�� �9U|:� srýx� �+Pn��8�8ս�8�8�+�99��A9;9�� ��U|T0[�� �UvҠ �U|Tv� ~#Us� �FU2T}Rs
g� �U0T	x�(Rs� ��U2T	@(Q}�� 2v�Usܑ !��U|� r��U|`� �
U2T	@(Q}9� �4U2T	@(Q}S� �uLUsz� �u�� �BqU|Z� ��U|
� !q*ռ�� ���!�t9^9��9�9��� �+e� 9� ::,�8:4:�8:4:�V:N:�+F�S�`�m�z���������p���� �qi U1�� ��� UsT0Q0Rv
� �U0T	��(Q�U��� �+e	F!0�}:w:���� �+!��:�:�� 	� 8!.�� wռ �  � ^�!��:�:��:�:>� �  � a
P��:�:%� w
�� �U2T	)*&Qs*L�P� ��$\�;�:i�a;Q;v��;�;�p� �+t$#9��;�;,�<<�5</<�U<Q<�+F�S�`�m�z���������p��u� �q�"U1�� ���"U0TsQvR|
�� �U0T	��(Q	=*&��� �+t	�#0�q<k<���� ,u#��<�<��� 	�� �#.��� wռ�� �� ^��>��� �� a
P��<�<�� w*}P� 9��$�P�<�<�� x,�(n$��<�<}P � �,�(�P==� �  � �(�$.�0=.=%� w5� w*!MP� �%L1MU*(�`!�q%8�A===E�\=X=R�w=s=5k!`�U�UT�TQ�QR0**��!��%:��=�=5�!H�U�UT0*��!��'4��=�=#A��LL��=�=W��=�=#d��P)��x9`&ω�=�=Y��!x95{�>	>o�>>e�/>->~�!!�4
�&��I>E>~�
!
!
���a>]>!w�!��&U	��(T�PQ�L�!�v!!q*l�p)!'2��o~��>u>��?@�?���A�AK��(+!������]�)!�:2!�(oBB�:|EBAB#���~#���~�gBYB��B�B�+!�l�+!�t(U1T0QsRvX2Y0
,!�v*,!�tX(U5T0QsRvX2Y05,!wM,!Jt�(UvT��~Q�j,!��(U0T	��(Q	�a�Xv
�-!�U0T	@�(~��+!�+!"c!	V)���B�B~��+!�+!����B�B�+!wK��,!�:4!/3j�C�B]��CpC�:w�AD;D��vD`D���D�D���EiE��9FF���F�FŵG�F)е;�+ѵ޵�G�G�,!�v/*UT	�,&-!�vT*UT	�,&%-!�vy*UT	�,&A-!v�*UT	�,&Q6g-!�v�*UsT| $ &~"Q�-!��*U2T	Щ(R�-!v$+UT	�&&Q7�4!�q5!�U+U0T	P�(5!yr+U}T@}5!y�+U}TB
)G!�U0T	��(QC�A;� 	.2��A;�HH�5H!H$��H�H/��H�H=�wF!{;� 
.\�=I1IO�{;i�wIoIv��I�I���I�I#����}��JJ#����}��3J+J��YH!�;J -,�YJUJ�qJoJ��J~J��J�J
hH!-rT|Q}R��|�X �F!�.-U~Q<R��}X��|�F!�R-U0T	�(IH!�vp-U}Tv�H!�n�-U~�T~�Q4=I!��-U2T	�(Xv:P!��-U0T	X�(R|Y}
�Y!�U0T	��(R0a�NF!�;� d.s��J�J�NF!�;�	$��J�JŶ�I!�;� 
2��J�J׶�J�J�;�KK��<K6K#���}�]K[K#%���}2�rKlK#?���}L��K�KX��K�K���P!�; �/,��K�K��K�K�LL�$L"L
�P!-rT��|�QvR��|�X k�P!�;, �/k3L1L��P!
<r�/$�BL@LQ!k;e��T!�J1f�SLOLs�mLgL���L�Lk6U!<" �0k�L�L�6U!0<rs0$��L�L>U!kkFU!@<" �0k�L�L�FU!S<r�0$��L�LNU!k
U!�v�0T}U!�v.U!�v1Uv
tU!�U0T	p�(R}Y|�I!�v1U~Q>R��}X��|�I!��1U0T	0�(zP!�v�1UvT|�P!�v�1Uv�P!�k�1UvQ��}
Q!�U2T	ت(R|Y��|NF!�v+��E!�E!� 	�2=��L�L
�E!$�U	� T��|g.!�l�2UsT|Q��|�.!�n�2U��|/!��2U2TvV9!�
3U0T	�(Q
�F!�U0T	@�(�(/!(/!O5!�4���L�L�MMG\(/!(/!��3d\!MMW\1M/M_@/!@/!��3"_BM@MG\_/!_/!�~4d\QMOMW\G\_/!_/!Z(d\`M^MW\oMmM
o/!r\UsTvQ1
T/!yUvT6C�c<6!�?�c< ��M|M-��M�M8�RNPNF��/!�<z	�?r�oNaNe��N�NX�OO�<�fO\O���O�O���O�O���O�O��+P%P��KPIP͏ePYP؏�P�P��P�P��P�P��QQ�mQcQ��Q�Q&��Q�Q3�JR<R�0!�<�K9n��R�Ra��R�RT�3S)SG��SxS:��S�S-�&TT �oTeT�<{��T�T���T�T���T�T��U
U��KUAU��|UxU�wC0!=��7x�U�U�w�U�U�w�U�U�w�U�U=#x��~&xV
VƢC0!(=v&�7�)V'V�AV?Vբ
e0!4qU��}T�Q2R�X	�?&Y	�,&
�0!oUsT��}Q4#��0!�0!��75�RVPV��0!B=�8�aV_V0!o68UsT}Q400!�vW8UsT��|��0!�vx8UsT��|�C5!��8U0T	��(Q}R	�,&X}f5!��8U0T	��(Q�5!�9U0T	��(Q	�,&R
hI!�U0T	��(Q	�,&R}#��1!R=t95�pVnV��1!e=�9��V}V)@�w=i?A��V�VN��V�V#[���}#h���}u�����WW��+W%W��RWHW���W�WÐ�W�WА XXґ�1!�=;��NXJX�dXbX��=	�uXqX��X�X#��1!�=��:5��X�X��1!	�=�&�:��X�X2!�v�:Us
#2!�vT})ݐ�=�;ސ�X�X�3!�=J	o;���X�X�3!�=�	$�YY3!�k�;Us�3!��;U2T	�(R}Y��}�
>9!�U0T	��(R}��D2!D2!#n<��YY��'Y%YǛ8Y6Yқ]YYY֞D2!D2! ��Y�Y��[2![2!$�<���Y�Y���Y�YǛ�Y�Yқ�Y�Y֞[2![2! ��Y�Y|��2!�2!;a=���Y�Y��2!�2![	$�Z	Zߡ�4!�=h�=�ZZ���
�4!qqU��}|"T
~������}"Q��|R+��}|��}#���������|#���������*(|�1!�v>U��|�2!�k1>U��|Q��}�2!�kQ>UsQ��|�3!�{>U0T	�(R}!4!ov�>U��|54!ov�>Us�4!��>U2T	��(R}X��|�Y~�8!�?U0T	h�(R}�8!�:?U0T	(�(R}
9!�U0T	h�(R}X��|1!��?U2T	@�(X��|�Y��|�
C1!�qU1T��}��/!�/!w�-Z+Z.��5!>7!]YM�>Z:Z@�|ZTZ>Z�M[3[g��[�[r�L\J\}��\Z\A��5!w>�	�F`�V]T]S�y]c]w>m��]�]#z���}��1^'^��k^]^���^�^���^�^��k_[_���_�_��``���`t`��.aa���a�a�7b'b��b�bp!�}P�5!�>�	B�Pcc��5!�5!�(�A�@c<c}PmI!�>�(�PXcVc�mI!mI!�(B.�gcecrI!w��6!6!�HB�vctco�87!�>
C���c�c���c�c���c�c�>���c�c���c�c��87!�>�
Ś�c�c��d
d��EdCd�>њR7!Wr�6!?�+C�VdRd�/8!!?=TC�tdldA�T8!T8!?�CL��d�dA�Y8!Y8!L��d�db8!�v
j8!�vUv��N!�N!�	D.��d�d�5!�k'DT06!�kXDU	��T	��Q0z6!�v�6!��DU2T	@�(Q��|�6!y#�DU��|T��|� $ &Q{�����7!)��DU~TsQvX��|Y��|�7!kk5ET��|3$��|"Q|RsXvY��|8!�kEU0T	P�(RvX|Y&8!�m�8!Yk�EU}:E!�m^E!Yk�EU}�G!�m
H!Yk�EU}2H!�FU2T	p�(Q��|Rv�I!�6FU0T	�(QsfN!�fFU0T	ذ(RvX	�vN!�m�N!Yk�FU}�N!�m�T!Yk�FU}
�T!�U0T	�(RvX;���9!*
G���d�d��'�9!B?�@G1'�d�d$'�d�dH��:!d�	wH������ee� ee�0e.e'(:!(:!��G1'?e=e$'�T:!U?�J�PeLe=�PeLe0�hedeU?W�d�q�~�����~e|eY:!��THU|TvQv
y:!S�U|TvQv���:!e?�	�K���e�e���e�ee?���e�e��*ff��wfcf���f�f��	gg)���?�K��.gg��g�g��:!�:!�I��g�g��:!�:!�	$��g�g��J;!J;!��I���g�g�J;!J;!�	$��g�g��;!�;!�J��g�g)��?�J�h
h'�;!�?�	bJ1'EhCh$'$=!�v�JU|T
O!�U0T	��(Qs�:!�n�JT} ;!�r7;!v�JU|T	�,&QCJ;!�nw;!�r�;!�v(KUs<<!�RKU0T	P�(Q}�=!�|KU0T	X�(Qs
�G!�U0T	�(�:!y�KU|T=�:!sr)���?�L��VhRh��<!�<!(��LJ�mhkh=�|hzh0��h�hW�d�q�~������h�h�<!��{LU|TvQ}
�<!S�U|TvQ}
�<!t�UvT}��`>!�?�	�U���h�h���h�h�?��?i/i���i�i��i�i
�9j)j��j�j'��j�j4��j�jA�+k'kL�Jk@kW��k}kd��k�kq�ll~�ll��TlBl���l�l���l�l���l�l��mm��'mm��VmHmK��T!�B!B!2hN��m�m�B!B!�	$��m�m��[B!#@:�N���m�m�[B!#@�	$��m�m��B!3@?O���m�m��B!3@�	$��m�m�DC!C@WqQd�W��m�mJ�nn=�3n+n0�#�bn\nC@q��n�n|��n�nK���C!|�IC!IC!@�O���n�n�IC!IC![	$�
oo��cC!cC!TUPʞoo�cC!cC!Q	$�(o&o@��C!a@Y�PR�7o5o��C!a@e	$�FoDoIC!�k�PUsQ0cC!�k�PUsQ0|C!�r�PUs�C!�2QU0T	(�(R��}X��|�Y��|(O!�vTQU��}T��|
`O!�vT	-&)��q@�S��YoSo%�/S!�@^Q�D�voto7��o�o�@^��o�ok��o�ox��o�o���o�o��+pp��tppp���p�p���p�p���p�p���p�p��q
q��'q%q��8q4qF�TS!�@��RW�SqQq\�TS!�@�%�bq`q�iS!iS!��R�qqoq)��@lS��q~q�S!�n)SUsTv�S!�nJSUsT��}�
�S!"jUsT	�%:S!�n�SUsT|HS!�n�SUsnS!Bj�SUspT!�i�SUsQ	��}�
��
�T!�nUsT��}��>!�cA!�q)TU~T4�A!srATUsB!�v_TUsT~3B!�rwTUsBB!�v�TT	-&UB!�n�TUsT|B!�n�TUs(C!�r�TUs�D!�v�TU��|�O!�j#UUsT��|Q0�O!�jAUUsT|�O!]joUUsT	-&R��|��O!�n�UUs�O!�n�UUs
2T!�vU��|C��@�	"X1�$��@>��q�qQI��@J�)rrW�s�rd�Es3sq�(tt��
D!A��V���t�t�����t�t���t�t��u	u��uu
D!�U2T	H�(R��|���<G!<G!R�`W��4u2u(�CuAu�bu`u�wuou��u�u���u�u5��u�u
bG!�U2T	��(R��|�Y��|����G!�G!��W���u�u(��u�u�	vv�vv�'v%v��6v4v5�@!��WU0T	��(
A!�U0T	��('�=!A�XX1'EvCv$'TvRvH"�^E![��X.�;�ivavQF�.AG��v�v
�E!3pQHRv�8!��XU0T	��(Q�<!�YU0T	ȱ(Rs4@!�5YU0T	�(R	�
PT!�U0T	x�(Rsa4�>!>A8!vfs4�v�v>A�4ww�4�4�w�w�4�w�w�4x�wK�4�U!;�44?!��Z�4�x�x�4�x�x�4�x�x�4�x�x�4�x�x'C?!C?!k"lZ1'yy$'+y)y���?!tAq	�Z��:y8y��?!tA�	$�IyGyj?!sr�?!�n�ZT}�?!�r�?!�v@B�I!�I!�}
]\RB^yVy_B�y�ylB�y�yyB�y�y�B�y�y�B�y�y�B�y�y�Bzz�I!y�[U��|T5J!y�[U��|T4J!y�[U��|T;*J!y\U��|T3:J!y$\U��|T=OJ!yA\U~T>
`J!yU��|TA)5�Ad5$z"z#5��}}P�J!�A�	^]�P7z1z��J!�J!�(�\�VzTz}P?P!?P!�(�Pgzcz�?P!?P!�(B].�}z{zDP!wOP!w6A�J!�A�	�cUA�z�zHA�z�z�AbA�z�zoA{{|AJ{B{�A{{s{�A�{�{�A�{�{�A||�AA|1|�A�|�|�A�|�|�A3}/}�AR}J}a�`K!`K!�
�^s��}�}�`K!`K!�	$��}�}�vK!�A�
<�^��}�}�vK!�A�	$��}�}��K!�K!�
N_���}�}��K!�K!�	$��}�}%��K!�K!�
�_7�
~~��K!�K!�	$�~~��K!�K!`��(~&~��K!�K!�	$�7~5~"��K!�K!�`4�F~D~��K!�K!v	$�U~S~��oL!oL!�
"�`��d~b~�oL!oL!�	$�s~q~;�A�Q!��a�A�~�~B�~�~B�~�~B�~�~C��Q!�A�
&\aU��~�~��Q!�Q!�
�a��~�~�Q!�v�aUv
R!�vUv)-B�A�b.B#�+R!+R!
b5�)'�3R!3R!Bb�86�R!eiqbUvT	-&Q1R0
�R!�vUvT|�yR!yR!�b9�GE-�WU!�lj�J!y�bUsT5�J!ycUsT4
K!y2cUsT;K!yOcUsT3/K!ylcUsT=?K!y�cUsT>RK!y�cU��|TAL!sr�cUv
*L!�vUvT|�J!�i�cT�J!�o
�J!�oT8�@�L!BU>dA~z�@M!M!�sdA��)&5B$e#'5��}45���R!�i�dUvT�R!�i�R!�l�dUvT0�Y!�i�dU}T��}�Y!�i
�Y!�lU}T0�>!yCeU��|T2�L!�zeU0T	��(QsR	(�(�L!�i�eUvM!�m�eUvFM!��eU0T	��(QsR	*-&LQ!�fU2T	��(S!�ifUvS!�l"S!�lHfUvT	�*S!�m`fUv
�U!�iU}~�G!-B,!
�f����~�G!=B�����G!wC
�MB:!�j)��MB6���C�K�;�N��������M!jB�	�h��ɀǀ����jB�������<�4�)��M!�M!��gH�`�^�;�t�r�y�M!�M!�	!h����������������
�M!s�U8yN!N!�	������ʁȁ�فׁ�
N!s�U8\�HV!{B��in����{B{�����=�3�Q���B��p�j�������������)���B*i#����}
5Y!�gT��|a��V!�B�xis�Ђ΂��V!�B�	$�߂݂�V!�v�V!h�iX1
4W!hR0X0Y<' V!�B��i1'��$'����H���W!F�;j�����
���!���W!�vjW!"�ajUsTvX��|QY!��jU2T	P�(
sY!�U0T	x�(R|H~��N!(!
�j���~��N!����N!wC���B;!�l���B�M�C����w��̃ƃ�<X!
C�	
����
C���#'���}#2���}>�4�,�8�_X!+C�/lH�^�Z�~��Z!�Z!�#
��v�t�~��Z!�Z!��������Z!w�X!�hTlT��|Q~R0�X!�xlU2T	�(�X!�vZ!w
TZ!�U0T	��(HŴ�Z!�<!_n״������[![!!m�„���)[!)[!e!��ӄф	��������-[!=C
!�m���Q!�MC"�-�)�/�I�G�<�l�j�8�d[!d[!*!
H�}�y�~�q[!q[!�#
������~�q[!q[!�������v[!w�)!mvnT0*!C5�nUT05*!�l�nT	�G*!�v}*!�v�*!�m�*!�v�*!�v�*!�m^+!�oT0t+!ѩ(oU�+!�SoU0T	(�(Q�G!�oU0T	�(Q��|OM!��oU��|�Z!!q�Z!�l�oT	��Z!�l*N��[!	�p^�����5�[!'U�UD��0D��0*�i!��p4�A�L�W�օԅd�;q�i!�p������i!i!�4
����������+�)�q%i!�%*�w`p!Q�!qxI�A�xr�j�QxFx������J�J^A�7�^P�F�^�]�]^]�S��� ^����^����^��^ZXPX[��U\J���Pq!�J7K,H�?!.-�!?]int!K-C�--b-?�-��-5�-��,��?^R�,��W�-<�!�,�l�-�R�_R�,/'e,E1�,U2K,z's,�.*�!8��Hk�!I�S�J�S6�K�3offL�3immM�!!G�s[������
3�"Hd�j�e	Hg���hp�&o	�p	Hs3tidt	3pidu	\�v	`��c?amapf�T�>q�T��w�6~Fsb.�D�D�D�J�G�EJ�JHHnF	�C
KJ
-G�I�G
�JWF�CiI�D�HHE6ID�FXH�C�E�E�D�F�D,DbD �G!RD"�F#6$ts�������0@�'�0�d�	�
<#�'
�{0�|4Q�R_���_�������'@f������:��� 6�ss�����5���	w��/��B����	:<
��
��+
��5��G)5"�'��N#��E*Z�z��Ab��c! 6��s�O��	;j�1�+��ں��,	}�
T�Y,T
[�W�@��)���*\��vj�o:	��"���8�. b'!"U�#P$C�%��&�'��(�)��*�B+k=,�-��.
/�0D�1��2�3(�4�$5�6#*7�$86�DsGf8JHb5(tc	R�d	3�e	A,f	K�g	�j	F�k	�,n5�o	,�p	0��q	4��r	8L�s	<b�}	@I�EJ?B�g"�R�"ĸ� ��j��
Ckey�DE��
8�E������
�K4����
 j��
$;��
(��
0#�;
d(�
3A����	�s�
��
������
���
��� N$�
(��
,9�	505 �
@�B�
D�2�
H���
LO�Pr��
X��
\8��`���
h+�
l$pC��
tz��x\��J��
����
���	A�O�
"��
���
�#�

�@�

��
#�-

�/�

�2�
 ��
$�	;
�
C�
���
G�
$
���
P�b��
�
��
6
�
`�����]�
 ���
$��
(��
,1��0���8��
@cpu�
D��
H#��
���
/p�
o"�
�9�
J���$bj.
,�
O
��
�	#
3
�@

�
#X
/

��
@�$C
x�
��
)�$3�� ��(�0�� 
8#
+$	�%	 (]
Cbtf)�>*�+
��,
%�-
��2
05�
pid6
fd7
�8
1�9
Cbuf:/p?
V1@
-A
 
1B
(#F
�G
j�H#J-
�@K

�L
RRTSTVk�![ ]��^cnt_��`]�a�bd�N�f�!km!pfn�8o��p��q#tF
�/u
�2vse$!��x0z��W{��|�}�~cnt ��$pid�(#��
�/�
�2��$����B0P�
N�Q
<-
\R"�3ck
#l�
�1r�=tcxyF"���e
�4��@E�$�
$CN
�O
D#��
���
t��#�
��
�>��;���
$���
$��T���
�m���
�����
��
����
j��
��
b�:�a�Kf<g"'G��<;<�	K-
"E+��
K�"�
�"Sc!X
�&�<
".FC]
"�
��
a��
Y�;
ED�T
}H�m
���62�s��7����P�V�����9	K�
����7
u��� _B��F��]��T����X
�ٿJ�v��9�� (8!r2"k�#a$��%��&�8'%�(��)��*�+��,?-X�.z=/c@0=C1�$2%93��4�
5��6��7e8l9��:�;B;<�5=>?��@8A<6BCn5Dz�E1�F�,G&�H�2IoJ�K;&LQMt�N�O>�P7Q9�R++Sy3T��Uj�V��W�X�'Y�Z[�<\��]�^� _O`Q�a��bg$c��d'e��f�
gL�h�4i-�j��knl&
m��nd�o�p��qa#r>s�t-�u�
v��w�0x��y&�z�{f�|�}�~\2������(�7��F����3����7�;9����q'��B�Q��~��?@�8��<�����������d������l���������e��������{��/����!���c���&�V������|��t��DB�*������$��
��=��2����z����=��|������(�l��������((�����2����W����\���#�#���������3�l�_�����B ��.�E��!���"id#tag$�@4%�&�.'?3( �)(�9*0��+4��,8+-5@0,.Pc�/�8�1X��2`/3h�4l25p�6x�97���8�O9�6�:�M�;�8�<�2�=�/�>��?��@��A��B�DC��D���E�@5F�c�G�+H�I��J?EXK���LidMR�N3�OA,PK�Q+R50,S(L�T,8�U0��V8�9W@��XD��YHb�[PE�8 ^Cbtf_�`ida+b��cq�dl+�mmHn
p`Cq
�Gr
N�s
u��v
Cw
��o"�#��=map����������tid�pid�#�+
�>��
���� y\K�z�F{
$�$�����
C�
��0,�
��o"�
��pf�
�8�
���
���
�8]�����
��
�G�
0���W��������.J�
 ���
$��
(pid�
,��{�����(A� �0������(A�S���G��U������|`$����B ��"����"����"���0
I>�U(�����
D|��0,�
C�
�#0,�
C�
B0k�"�o
#t+
�>x`"��+
x7�\=xdp��
����
�1��"�3��"���8"��=tcx��
�4��E�H@g
 ��hidi/pjD#Gis	� ��?���%���6�T�a�	����
�qA��
Z�h���(,T�	��8�7	�� w�	�� �	�� !� ,��
*
K8�?0(a!3sz)	.�+��,��-L�.�0K�1b�2 F�4(�5,!� 8$p@�"3szA	.սGK�BI��2J�K5 LN$M+O d(P$3AQ(z�S
�0OV�8r�W@��XD8�[�H��\P�]T�`X��a\��b�`��hh8ZE x�"3szy	.��|��}��~���8H�#3sz�	.;����!�"/�D>#sz 	."�"��#K!#/D-y#sz.	."�0��1K!C##D�#
#HEK
�GFK/3H A�#szB	.�C$~#�/HK�2I��J!�#/3E OR$szP	.�Q�/RK�2S��T!$�p$�!�
 ��$��
cnt�
����$]���$���$�F0�=%��
cnt�
�W������$���$���$ pid�
(�V%�!�
��%pf�
�8�
���
���
��%�/�
�2�
���
�&�/�
�2�
���
#0�h&
�W$
�3�p$
����$
#�=%
�1�V%=tcx��%
�4��%/��Pz�&sz{	.�|T}�&~N�$& !h&/�'sz�	.�����>�!�&/�H�;'sz�	.,��!'#3e'
/5	
��6	/J@.�'sz/	.x�0��1)�2	�'$@'��8	�' ��9	�'(�:	�'0��;8/)`(sza	.�b!�'/�FPi�(szj	.`�k���l��m6
n1�q� ��r�(�s0�t4w8]xK<��y@�zDcpu{H�|LG��sZ)����@=-�Kd3�!%)*)f!6sM�)�+ջ���.�����x�Q3�	[�
�4 &.=
%3�q����.9sD�
)	h�9�H�� 	p��F�_
��	**.e&+
�
**�U F
J�CK:**� *:*� F��z)[**/)*9)f�%�
s**�(*�LF�0fK�**KU�9�޽K�**K*KLF�kCW�**WLgg�%
 )���K�!'��-��K����j��(K���y�*�-l�`�%�:�-����~ret�K�����&�!4U�I,H�ʇƇ;����.�#��!�@�8�V�8�!8�!*0�+q�o�k�f�����
y�![*,U0T	�h(Q	�:&�![*U0T	0h(Q	�:&�y�!CU
�,������y�!RU������~�!�*N���!��!-u�����i�Ĉ��]�����!�*U
AT#Q��~R<՞��!��!
	�-����՞��!��!	�����!�*'�!C�(AD�K�!���/���*O.�(�%�:�-����~+fd�K�D�!�T�l/6�T�N�*�{�s�������TB�݉щN�D�!�TS�.u���i�%�!�]�=�;�N�!�*U
AT Q��~R4��N�!�TT	��W�I��T������Ǟފڊ
��!�*/UsT
Q3��!�*
��!s*B/Us�![*U0T	PY(Rs՞�!U�	�/	�՞�!%U	�ź!�*��!C�*F�K�!���1pid�K���fd�$K����.?�;�buf�;�[�U�1��G�'��|�/p��'����7V1� �'�7-�0�1�7
1��1��:�-����~err�K�܋4���T��0	�	ԟ	ȟN���!�T�C1u���i���]�6�4���!�*U
ATDQ��~R0����!��!�p1	��՞ι!ι!
�	�1�E�A�՞ҹ!ҹ!	�_�[�׹!�*�!C��J�K�!��n8������u���/.����y�Sn8����%�: �-����~����ԍЍ���	.�������fd�K�
���K�!S�3�k�i�ԟy�w�ȟ�����e�!S��3H�����;�����.��܎!�����V�w�!w�!#0�3q���f�,�*�
��![*�3U0T	�h(Q	~:&G�![*U0T	0h(Q	~:&���!#S�
r4�8�6����!GS��F�D���!�*�!�*ѷ!�*��!�*����!kS�
�4��X�R���!�S�>66�z�t�*��������SB�
��N��!�SS�5u�ڐ֐i����]���
�!�*Y5U
ATBQ}R ٶ!�*U
ATBQ}R ���!�ST	��-�!��S����h�Ǟ]�[�
K�!�*�5UvT
Q3T�!�*
d�!s*
6Uv��![*U0T	PY(QvR��~�՞��!�S�	z6�o�i�h՞T	���P�!P�!��6�������x�!.T�86�����*�ɒ������.TB�)��N�x�!YTSj7u�w�u�i�����]�����}�!�*U
ATBQ}R ���!oTT	������oT���ߓǞ?�;�
c�!�*�7UvT
Q3k�!�*
x�!s*�7Uv��![*U0T	PY(Rv���!�!�S8��T�R�K�!��!C��"���KP�!��;+�)�d�^���3K��~�%�:�-����~+fd�K���!�P�R:6�����*�Ɣ������PB���N���!	QS�9u�D�B�i�Q�M�]�e�c���!�*U
ATAQ��~R@����!QT	��|�n�Q������Ǟ��
�!�*:UsT
Q3�!�*
��!s*(:Us>�![*U0T	PY(Rs��y�!(Q��:�����ԟ��ȟ������!��!��:	��՞B�!3Q�	
;	�՞B�!CQ	��!�*L�!C�M�H�KR;���!K��@R;���M�'�M���K�;�� K��=�;���J�'�M6�K�;j�� K��=�;���J�'�5��}K<�}!K�}@<��}M�'�5ElKh<Ol K�l.���l;�'n:�-o�+errpK�GgK0�!���>idg!*�$��>^�!Pi	�>?J�D�?m�c�P(?'(?��~)5?�y�!*PcY>6�����*�–�����*PB���N�y�!DPS�=u�@�>�i�M�I�]�a�_�~�!�*U
ATNQ��~R<��~�!TPT	��x�j�TP������Ǟ��
ç!�*
>UsT
Q3˧!�*
ا!s*/>Us�![*U0T	PY(Rs��^�!dP_�>����ԟ���ȟ�
�՞"�!oPd		�՞"�!P	���!�*,�!C�5<FUKA?0idU&�yV/A?X:�-Y�+fdZK;'/PKp�!���AidP &� ��A��!*OR	�A�AF�@��Ai�_�*O(�A'B��~)B���!?OL7A6�����*��������?OB���N���!YOS�@u�<�:�i�I�E�]�]�[���!�*U
ATCQ��~R<����!iOT	��t�f�iO������Ǟ�ݙ
�!�*�@UsT
Q3�!�*
�!s*
AUs^�![*U0T	PY(Rs����!yOHzA���ԟ����ȟ
��՞b�!�OM		�՞b�!�O	�5�!�*l�!C�5�I>KB0id>%�y?.A?A:�-B�+fdCK�F9K��!���Did9 "���Dޡ!?N;	�D�DB�<��De�[�?N(�D'�D��~)�D���!TN5D6�����*��������TNB����N���!nNS\Cu�8�6�i�E�A�]�Y�W���!�*U
AT>Q��~R<����!~NT	��p�b�~N������Ǟݛٛ
C�!�*�CUsT
Q3K�!�*
X�!s*�CUs��![*U0T	PY(Rs��ޡ!�N1SD���ԟ����ȟ��՞��!�N6		�՞��!�N	�u�!�*��!C�5hJ'K�D0id'%�y(.A?*:�-+�+fd,KvG"K�!���Gid"!���G�!TM$	uG�G>�8��Ga�W�TM(�G'�G��~)�G�9�!iM�F6�����*�������ܜiMB����N�9�!�MS5Fu�4�2�i�A�=�]�U�S�>�!�*U
AT=Q��~R<��>�!�MT	��l�^��M������Ǟٝ՝
��!�*�FUsT
Q3��!�*
��!s*�FUsޟ![*U0T	PY(Rs���!�M,G���ԟ���ȟ���՞�!�M		�՞�!�M	���!�*�!C�5lEK�G0id&�y/A?:�-�+fdK�IK �!�<H�� ��j.1�'.�*�:.�!}IU�UT�TQO^.K�!��H��D�@�j.0�'Z�V�:�!}IU�UT�TQGGK�!�I��p�l�j.0�'����:�!}IU�UT�TQ<�E�K�!�}I��� ����j.�1�'����:��!}IU�UT�TQ;VUI�Kpr!��,K���&ʞĞj.�7�'��cmd�DK��%�:�-����~err�K5�+�N��r!OF�tJu�^�\�i�k�g�]���}��r!�*U
AT�QQ��~R<���r!_F��J�����ԟ����ȟ����՞�r!jF�	K�ş��՞�r!�r!	��ߟ�r!�*�r!C�_G�KP�!��O�� K����y�CO��|�%�:P�-����~ret�KĠ �{�!dL��LH�Р̠;����.���!�!��V���!��!"05Lq�;�7�f�O�M�
ə![*fLU0T	�h(Q	A:&��![*U0T	0h(Q	A:&�ə!ə!�
M�Y�W��ə!ə!��e�c�Ι!�*���!oL�JM�u�o�ԟ����ȟ�������!�L�sM���ޡ���!�L��M��������!�L��M����N��!�L�ZNu�+�'�i�H�>�]�y�u�
2�!�*2NU
AT:Q��~RP��!�*U
AT:Q��~RP����!�L��N������՞��!��!
�	�N�����՞��!��!	�������!�*��!C�(BG�K��!��mP�@�K�������8�Ƣ¢x��Dޢآ���
�'���)��"�'%�!�/�3�'?�7��y�e'��~ret�Ke�_�՞ �! �!
�	8P���~�՞$�!$�!	�����)�!�*
�!mP_PU�UT�TQ��~O�!C�J�KЕ!��MT���Kģ�����:�K�1��y� MTΤ��%�:@�-����~ret�K �����!�K��QH�,�(�;�Q�M�.�d�`�!��w�V��!�K0~Qq�����f�����
I�![*�QU0T	�h(Q	-:&�![*U0T	0h(Q	-:&�I�!I�!�
PR�ȥƥ�I�!I�!��ԥҥN�!�*��`�!�K��R��ޥԟ��ȟ'�����!L��R��U�M�����!$L��R��y�u����!/L�!S���������!?L�!7S������N��!JL��Su�����i�զ˦]���
3�!�*�SU
AT@Q��~R@ӗ!�*U
AT@Q��~R@՞]�!]�!
�	?T���՞a�!a�!	���f�!�*7�!C�e'yH�KД!���V���K*�$�%�:�-����~+fd�K��!kK�V6�J�D�*�k�c������kKB�����N��!�KSjUu���i�����]�
���!�*U
AT!Q��~R8���!�KT	��%���K��c�W�Ǟ����
c�!�*�UUsT
Q3k�!�*
x�!s*�UUs��![*U0T	PY(Rs����!�K�aV�����ԟ����ȟ����՞•!�K�	�V	�՞•!�K	���!�*̕!C�]�rK�!��+Z��rKߨͨ��r&K>�,��ys*+Z����%u:�-v���~retwK���
�!PKy6XH�����;� ��.�3�/�!�L�D�V��!�!"0�Wq�s�o�f�����
U�![*XU0T	�h(Q	:&��![*U0T	0h(Q	:&�U�!U�!z
�X������U�!U�!������Z�!�*��z�![K�X�����ԟ˪Ūȟ��N�֓!֓!�aYu��	�i���]�8�6��!�*U
ATMQ��~R@՞�!�!
�	�Y�E�A�՞��!��!	�[�W���!�*���!��!
}
Z�o�m���! �U	�ǔ!C�'UeKp�!i�[��eK�y�%g:�-h���~retiK����N���!@Kn�Zu�����i�ǫë]�۫٫��!�*U
AT"Q��~R4՞��!��!o	q[���՞��!��!	�������!�*ْ!C��
�KP�!���d��K1���@�&Kܬ��C�������y�*�d=�-�%�:@N������������2�&����+fd�K+err�
K�/�KӮϮ�-����~W$DB�!>W�!+�\�I����V�_�!_�!#�q����f�;�9�?�R:]�I��G�E�V�"�!�R�q�Y�Q�f�����?�R�]�I������V��!�R�q�ӯɯf�&�"�?RR�]�I
�>�:�V��!fR
q�]�S�f�����>ʭ!:B^�I�ưİV�ۭ!ۭ!)q�ذаf���?sR�^�I�&�"�V�S�!�Rq�E�;�f�����><�!;�^�I*�����V�M�!M�!**q�����f����?�QJ_�I:��	�V���!�Q:q���f�e�]�>X�!0�_�I>�����V�`�!`�!(>q�����f���>��!:`�IR����V���!�RRq�
��f�^�\����!NQ��`H�l�h�;�����.�����!�����V���!��!$0�`q�ҳʳf���
٬![*�`U0T	�h(Q	i:&��![*U0T	0h(Q	i:&�٬!YQ�fa����٬!fQ��$�"�ެ!�*m�!�*���!sQ��a�8�.�ԟx�n�ȟ�������!��!
��a�����! �U	���!�QCwc6����*�9�-����y��QB�����.N��!�!S�bu���i�����]����!�*U
ATLQ��~R@���!RT	��2�"�R����}�Ǟ¶��
�!�*cU}T
Q3�!�*
�!s*DcU}d�![*U0T	PY(Q}R��~�����!R(�c��ٶն����!+R+�c��������!8R3�c��������!ER+d��������!�R�(Dd��6�2�����!�R�)md��M�I���Ѱ!�R�+�d��d�`���S�!O�!� �d	��
ޱ!s8�dU0T|�!C��&�F�K`�!�ye��K{�w��@�'K�������G�����:k�!�eU�UT�TQ�QR0#E�K@�!��e�@�K�������9�޷ط:Q�!�eU0T�UQ�TR03E�Kp�!��Ji��K������+Kv�^����H��׸�y�(Ji[�K�%�: �2�����������ret�K�����/�K׹ӹ�-����~���!
K��gH���;���.�5�1�!�P�H�V���!��!$0Vgq�w�s�f�����
�![*�gU0T	�h(Q	:& �![*U0T	0h(Q	:&��!K�
h�������! K�������!�*���!+K�Sh�����ԟҺ̺ȟ��N�(�!(�!��hu���i�"��]�@�>�A�!�*U
AT9Q��~R ՞C�!C�!
�	<i�M�I�՞G�!G�!	�c�_�L�!�*5�!C�R$3HxK�!���l�xK��u���x+K�ӻ��xH�a�C��yy(�l�߼%{: �2|6�4��|D�>�ret}K`�Z��/}K}�y��-~���~�0�!�J�kH�����;�����.�۽׽!����V�B�!B�! 0�jq���f�0�.�
y�![*�jU0T	�h(Q	�9&؏![*U0T	0h(Q	�9&�y�!�J�
vk�:�8��y�!�J��F�D�~�!�*��ˎ!�J��k�V�P�ԟx�r�ȟ����N���!��!�/lu�����i�Ⱦ¾]����!�*U
AT8Q��~R ՞�!�!�	�l���՞�!�!�	���!�*�!C��#XJnK�!m�rm�nK���@n&K5�1���nF�K�G��osa�]��yq�#��
S�!OidmU�UT�TQ�QR��m�!C�5D\K�mA\"��y\K�m^:�-_�+fd`Ky#�WK �!��pAW�w�q�rmN�!�IY	qp�m�����m�����I(�m'�m��~)�m�k�!�Ij�o6���*����;�5��IB�`�T�N�k�!
JSou�����i�����]�����p�!�*U
AT7Q��~RD��p�!JT	�����J�����Ǟ2�.�
��!�*ioUsT
Q3Ë!�*
Ћ!s*�oUs�![*U0T	PY(Rs��N�!-Je�o�C�A�ԟN�L�ȟ[�W���b�!b�!g(p	��՞�!8Jk		�՞�!HJ	��!�*�!C�)RK��!w�GrfdRKs�m�AR%�����GrÊ!�IT	9ror����br����Vr���I(|r'�r��~�r���N��!�IN�qu���i�(�$�]�<�:��!�*U
AT6Q��~RD��Ê!	Ê!J�q��G�E�՞�!�!O	�S�O�՞�!�!	�i�e��!�*�!C�5�D?K�r0fd?KA?*��y?S�rA:�-B�+retCK>#G8K0�!&�_sfd8K��{��
8.�����K48@�������8O�'�����y9&_s����Q�!�uUJT�UQ0R0X�TY�Q#I/K�!+�Btfd/)K��E�/3�=�7���/C�\�V��
0�{�u�K40�������0*�'����7�y1*_s�&�!�uUIT�UQ�TR�QX�RY�XF'KЈ!+� ufd'K����E�'(�������'8����
'I�6�0�K4(�U�O���(�'t�n�7�y)&_s���!�uUHT�UQ�TR�QX�RY�X�I K��!%��ufd K�����
 .������� ;�'�����y!&_s������!�uUKT�UQ0R0X�TY0V�IKs!���ycmd%K��fd.Kc�U�E�9������������
�Q�E�K4(�����7���'�7�y&_s�%	:8�-
���~retK�����=s!uF
�wH�����;���.�!��!�:�2�V�Os!Os!#07wq�]�Y�f�u�s�
�s![*hwU0T	�h(Q	�9&�t![*U0T	0h(Q	�9&��s!�F
�w��}���s!�F�������s!�*���s!�Fx���������s!�FCx���������s!�Flx���������s!�F�x������N��s!�Fyu���i���]�9�3��s!�*U
AT�UQ��~R8՞�s!�s!
	ty�V�R�՞�s!�s!	�l�h��s!�*�t!C���K0�!i��zfd�K��~�%�:�-����~ret�K����N�^�!rINzu�����i�����]�����h�!�*U
ATFQ��~R4՞h�!h�!	�z�����՞n�!n�!	����s�!�*��!C�+��K��!~��|fd�K��key�.�;�5�ĸ�9�^�V��:�-����~ret�K����N���!MI��{u�����i�����]�������!�*U
AT4Q��~RH4��gI��{	�	ԟ	ȟ����!��!�
|	������!��!�=|	��՞��!��!�	�|�����՞�!�!	������!�*.�!C�c��K �!���~fd�#K����key�3�����>@�8��:�-����~ret�Kh�b�4��I�i}	�	ԟ	ȟN�q�!3I��}u�����i�����]�����v�!�*U
AT3Q��~R ��q�!q�!�
~	��՞v�!v�!�	s~�����՞|�!|�!	�������!�*��!C�c8�K��!|�S�fd�K����key�-����%�: �-����~ret�K!����dž!�H�;�<�:�ԟH�F�ȟU�Q�N��!	I��u�i�g�i�w�s�]������!�*U
AT3Q��~R ���!�!�
�	��՞�!�!�	E������՞�!�!	�������!�*�!C�!��K�!��W�fd�.K����key�>������R�I�	����V1�+��:�-����~ret�KR�L�4���H��	�	ԟ	ȟN�]�!	�H�|�u�m�k�i�{�w�]�����b�!�*U
ATEQ��~R ��]�!]�!�
��	����]�!]�!�ց	��՞b�!b�!�	I������՞h�!h�!	�����m�!�*��!C��E�K��!��O�fd�(K����key�8������R�C�
���:�-����~ret�K5�/�4���H��	�	ԟ	ȟN�̅!�H�l�u�P�N�i�^�Z�]�r�p�Ӆ!�*U
ATEQ��~R ��Dž!Dž!�
��	����Dž!Dž!�΃��}�{�՞Ӆ!Ӆ!�	A������՞م!م!	�����ޅ!�*�!C��?�K�!��S�fd�#K����key�3������R�>�������K"���:�-����~ret�KC�=�4���H��	�	ԟ	ȟN�=�!	�H�x�u�^�\�i�l�h�]���~�B�!�*U
AT1Q��~R ��=�!=�!�
��	����=�!=�!�҅	��՞B�!B�!�	E������՞H�!H�!	�����M�!�*s�!C�I�K`�!��K�fd�K����key�-������R�8������:�-����~ret�K&� �4��eH���	�	ԟ	ȟN���!uH�h�u�A�?�i�O�K�]�c�a���!�*U
AT1Q��~R ����!��!�
��	������!��!�ʇ��n�l�՞��!��!�	=��z�v�՞��!��!	�������!�*�!C�ƺ|KЃ!��O�fd|K����key|-������R|>������}
�
�:�-����~ret�K4�.�4��@H�
�	�	ԟ	ȟN��!	KH�t�u�O�M�i�]�Y�]�q�o�"�!�*U
AT2Q��~R ���!�!�
��	�����!�!�Ή	��՞"�!"�!�	A��~�z�՞(�!(�!	�����-�!�*S�!C�@#>�K@{!��f� �s�&���� 9��h�L� ��(����� ��f���n� ��*.'��� �y� 4)����N�:�&X_�����&�r������&O��I�C�&8���f�`�&����}�&������&d(�����&3A�-����&�������&������Ofd�K����&ս�
K&��9�-����~&����Y�W�W�AuR�!��{!�G��H�e�a�;�����.�����!�����V��{!�{!#0��q�����f�����
�{![*��U0T	�h(Q	�9&��![*U0T	0h(Q	�9&.��{!�{!�
_��������{!�{!�����{!�*�� |!�G������ԟ7�1�ȟV�P���l|!l|!Ս��w�u���~|!~|!
��������;}!�G)3���������g}!H/\����������}!H2�����������}!�}!5����������R~!R~!]�������՞�~!&Hy	A������՞�~!�~!	���X�!X�!Pv����������!�!n������i���!0
�	��	��	��)��X���!0�	��	��	�������`�!`�!
������`�!`�!��)�'�e�!�*{!�
d|!?*��U0T0
�}!�ӐU~T�Q��}��}!�*
F~!k��U��}Qs
r~!�'�U~T�Q��}�
�~!	*?�Uv
�~!	*W�U
�!�~�U~T�Q��}�
L�!k���U��~Q��~�
3�!�ȑU~T�Q��}�
W�!	*�Uv
_�!	*��U
̂!	*�Uv
Ԃ!	*(�U
�!	*@�Uv
��!	*X�U��!C�kj�E��Pq!�Y� �I�%�=�3�kcnt�4d�^� �H�
~�x� �I�!����&�������&�������&H���
�Oi�K"��.��q!�q!����A�?��S�O���b�`��q!L�UvT��Q|Rs���q!DF�D��j�h�ԟ�}�ȟ����r!U�Uv|"T0Q��RC��s|"����s|"#�����������#���������*(s"|��q!�)U}@61�K�w!��� (t�&.���� �,������ R����� 3��R�B� A,����� �y�(�����N�:H9�-����~Pfd�K���w!jG�R��d�b�ԟp�n�ȟ{�y��x!uG�@�H�����;�����.�����!�����V�x!x!*0�q�����f�����
Yx![*�U0T	�h(Q	�9&�z![*U0T	0h(Q	�9&�Yx!�G�
���	���Yx!�G����^x!�*Uz!�*l��x!-�
�	��	��	��)��X��x!-�	��	��	����#���y!�G���6�;�3�*�l�`�������GB�����.N�y!y!SЗu���i�!��]�?�=�5y!�*U
AT0Q��~RH��7y!�GT	��X�H��G������Ǟ����
�z!�*5�UsT
Q3�z!�*
�z!s*Z�Us&{![*U0T	PY(Rs՞*{!�G�	��	�՞*{!�G	��w!�
�x!?*�U0T0
pz!?*�U0T04{!C�a!m��K5�Y�H�� @�H�K�v!0��� QG�$.������v!_G�
�������v!_G�����v!�*@�jK�u!<��Yl:9�m���~N�q	.9�-r���~&�sK�����u!Gvg����ԟ*�(�ȟ7�3��v!%G|ܛ6�J�F�*�c�]�����%GB�����N�v!	?GS!�u�����i�����]�����%v!�*U
AT5Q��~Rt��%v!TGT	������TG����Ǟ;�9�
{v!�*��UsT
Q3�v!�*
�v!s*��Us�v![*U0T	PY(QsR}
;v!s*�Us�v!C�I!�J?@>WK�t!��
� �-W'
�K�C� �W:ss�k� սWDK����OfdYK������t!�F\��6�����*������
���FB�:�.�.N��t!�t!SA�u�g�e�i�q�o�]�{�y��t!�*U
AT5Q}R|���t!�FT	�������F������Ǟ��
Cu!�*��UvT
Q3Lu!�*
Yu!s*˝Uv�u![*U0T	PY(QvR~u!�*�Q�GNKN�;cmdN+?1�-N@
�1�OsPfdQKQ�HK��;cmdH(?1�-H=
�1�IsQ�C��;ptrC,�A�)K՞0fd)&KN�+K�+KA��K�0ret(KA�=�K�0ret�"KA{�()V��y(5� 8)
.��).D�*�A<�)�0p5�0len@�n�����;dst�)�;src�:�;sz�F.Pi�	.Z�a9��1�W9�1Þ9K1Pf9.Z]�� �1�W�1�S�1Pf.2�`r!�V��!��jr!�*2�w!����')��P.��w!�w!���))��w!�*
Lw!?*͠U0T?
}w!*�U8T�P�w!C�2Gr`�!?���VrM�?�br����or����(|r'�r��~�r�����!�IEF�H�.�*�;�W�O�.�{�w�!�����V���!��!*0�q�����f�����
ى![*�U0T	�h(Q	�9&��![*U0T	0h(Q	�9&�ى!�IF
��������ى!�I������މ!�*����!�IJʢ������N��!�IN3�u���i���]�)�'��!�*U
AT6Q��~RD՞!�!!�!
O	���6�2�՞%�!%�!	�L�H�*�!�*��!C�2rm �!�����mp�^��m����(�m'�m��~)�m�P�!SJb�H���;�?�7�.�c�_�!�|�t�V�b�!b�! 0��q�����f�����
��![*��U0T	�h(Q	�9&��![*U0T	0h(Q	�9&���!^Jc
U���������!nJ��������!�*e�!�*����!~Je�������ԟ���ȟ���֌!�Jj�6�D�>�*�g�]�������JB�����.N�֌!֌!S_�u�����i���]�%�#��!�*U
AT7Q��~RD���!�JT	��>�.��J����w�Ǟ����
��!�*ĦUsT
Q3��!�*
��!s*�Us΍![*U0T	PY(Rs��3�!�Jg<�������՞ҍ!�Jk	z�	�՞ҍ!�J	���!C�2�G0�!��3��G�����GL�<�(�G'�G��~)�G�`�!�L��H�����;�����.�����!�����V�r�!r�! 0b�q�"��f�:�8�
��![*��U0T	�h(Q	S:&�![*U0T	0h(Q	S:&���!�L
)��D�B����!�L��P�N���!�*U�!�*����!	Ml��`�Z�ԟ�y�ȟ�����ם!M�6�����*��������MB�C�5�.N�ם!ם!S3�u�w�u�i�����]������!�*U
AT=Q��~R<���!)MT	������)M�����Ǟ:�6�
s�!�*��UsT
Q3{�!�*
��!s*��Us��![*U0T	PY(Rs՞ž!9M	%�	�՞ž!IM	��!C�2�D�!��ޮ�D[�I��D����(�D'�D��~)�D� �!�M.l�H����;�*�"�.�N�J�!�g�_�V�2�!2�! 0
�q�����f�����
i�![*>�U0T	�h(Q	S:&��![*U0T	0h(Q	S:&�i�!�M/
Ԭ������i�!�M������n�!�*�!�*����!�M1������ԟ����ȟ
�����!N5��6�/�)�*�R�H������NB�����.N���!��!Sޭu�����i�����]�����!�*U
AT>Q��~R<����!NT	��)��N��p�b�Ǟ����
3�!�*C�UsT
Q3;�!�*
H�!s*h�Us~�![*U0T	PY(Rs՞��!$N6	Ю	�՞��!4N	���!C�2�A��!�����A�����A$��(�A'B��~)B��!�NE�H�m�i�;�����.�����!�����V��!�! 0��q�����f���
)�![*�U0T	�h(Q	S:&e�![*U0T	0h(Q	S:&�)�!�NF
�����)�!�N��(�&�.�!�*գ!�*��@�!�NH°�8�2�ԟW�Q�ȟv�p��W�!�NL=�6�����*�����������NB��
�.N�W�!W�!S��u�O�M�i�^�X�]�|�z�p�!�*U
ATCQ��~R<��r�!�NT	�������N������Ǟ��
�!�*�UsT
Q3��!�*
�!s*�Us>�![*U0T	PY(Rs՞B�!OM	{�	�՞B�!O	�o�!C�2�>p�!��4�?3�!�?����(?'(?��~)5?���!�O\³H�����;����.�&�"�!�?�7�V���!��! 0c�q�f�b�f�~�|�
�![*��U0T	�h(Q	S:&%�![*U0T	0h(Q	S:&��!�O]
*��������!�O�������!�*��!�*���!�O_m������ԟ����ȟ������!�Oc�6���*�*� ��`�Z��OB���y�.N��!�!S4�u�����i�����]�����0�!�*U
ATNQ��~R<��2�!�OT	������O��H�:�Ǟ~�z�
��!�*��UsT
Q3��!�*
Ȧ!s*��Us��![*U0T	PY(Rs՞�!�Od	&�	�՞�!
P	�/�!C�2<0�!����<����'<����4<����(A<'N<��~[<����N�z�!�Pw��u�(�&�i�5�1�]�I�G��!�*U
AT?Q��~R@��z�!z�!u(�	��՞��!�Pz	���X�R�՞��!��!	�v�r���!�*¨!C�2�;Ш!��C��;�����;�����;��<�!�P	5�4<���'<��	<�P(A<'N<��~[<C�9�N��!�Pw��u�l�j�i�y�u�]������!�*U
AT?Q��~R@���!�!uи	��՞+�!�Pz	�����՞R�!R�!	�����W�!�*b�!C�o�J�J[ZXPX[A�7�l	6]J��0�!'0�H�:�?� int[<�T��!b5�����(AC�T��~)'Az'`�m,L-	��K.	��J/	�L0	�K1	���JmB�:nH"msgo��L`�vmL�L2K�K�K�K�KӝeL���K��v#`�|K�LOLEK�J�K�J�LTKfK	�K.!��0��J3��#6����`	ZJ����@=H�_:�JO	0c�$�%
�
�(O%�L�H��!��	nlh�/	��4L���&tb��@
�-�-.��err�3#��
\@��T�N�
�K�Hv�l�
/L�H����'	��!�]	�(�!(�!������!&�U�@T3X���!t�U0T	��(P�!t�U0T	X�((W�![	��:..:vK�H`�!�tb�,��K�6H����nla�.��L�"!3�-�
�d�!�U�	��N�L�
	d�!�U�'�	X�V�)v�!&U�UT�TQ�Q#X�R.��LhH0�!0��tbh%h�`�Kh/H����@hG.����leniH���Li+!��nlak.����remlH
��errlH"� �*���޼!+�U

��qH.�,�g��!��!q;x7�5�
��!�Uw
�,A�=� S�O��U8g�a�C����N����
�м!�UA������,Y�!Z��=�!tU0T	�(
%	U�!mUniN	B	��6	��a�!d	UvT0Q
~ $ &3$
�a�!wUp��������-�E�!�Up����'�%��U�1�/�LQH�nlhQ4�BL-Hgnla-(.	K-1H	L.!.pt0!�J1`��2H/�<H	��K(H�nla(*���K!H�nla!(�	�!1H�K.�nla5�	�?J�LH^LvH	nlav7�LTg%	nlaT:�0�a9g[		�W9g	Þ9H	Pf9.1�J�J2�a�a�7`gJ��5sѩ2�2b2?�2��25�2����
(8hint!`�
*??
,�2C��(
-*�
��h
��iH��
���H�2<�!�H�*+у�1j
�3`
�6	�
0!7	�
Ui8	�
Dm9	� 
�9:	�(
�;	�0
>�<	�8
�j=	�@
F@	�H
��A	�P
�[B	�X
��D�`
SwF�h
HH`p
�I`t
�J�x
ڛM8�
)�NF�
�HO��
��Q��
'AY
��
)v[��
(�\��
ޢ]��
6�^	��
�_
��
�y``�
kb���]
�j�0+I\r~�7��B*vI&v�I%��7��B*�H�!��N�jH�2?x2Hkl <�0k
�3
k
��6
kA
v�9
k�
�;
k�]��>k]�OEkE7�{B*@��T�l�(��SO*/'1!�)'8U2`z'?A,��.*�+tMm
���
�
�
��
<�
�W�
ZM�
ψ�
���!�U1�J�2	�J��3	�+�=�
K� �
�)�Nr!�O?;V����x���
����6=9	u�
�6�z%
��&2Q�i0�(�	�+{Ni}
K�j�;valk�!V+wo�
��p�
?2q�
^�r�!�+��z�
K�{�
��|�
(A��!�+�(�
K���
����!�O?�?����D�?�a������+!��{
���+=��
����
(A��
���!{+�>��
�-��+�-�
K���
N��
[��!�s�{�!�5�'��#,���0�71SB*^@Q
(�SC
O1T
��U
+�V
�#W+
�X
7 
�	Y
7(
%�Z0
��[4
W8\6
8�]8
��^:
�_<
#
`>A-aSm@�	�b��B����T�+i�
7D�� d��(�#�,k��0��8V�5�O?o}	�@��7�.���	�
��i�X!	׹
#:�/&
�����.�������F�_�I�!��A������^(��	
3�	�
Vv�}	
��?
*-�
�
�[��
� �
� ���	O?�M
������g�V���(2��	�>
����
R���	nElf�e
oElf��v
I��Y>>ZA�Dt[?�
�X�YD�S?��
�Y�W�X+\�;sz�	�
��Z
�S�_!�
3�p�UNjO�r8��r(���rH3O��h!		2�p�8 ^�qbtf_��`�<ida�r+b���c�q�d�s>�?m-?�eh��7-�n��J�=	�4
J�`
3���s;7��K�������+���+ZE x�;szy	�
��|�
�}�
��~�
�����D��?E
(���(���(��(8%�(���(��(m��(e�(���(x��(���(0�(U>�(/B�(x��(%�D��?Zg
����@=`�tbtfxh
��!�
�Q#�
ъ$�
&P&_;hdrM�
�\O� 
WP	�(
�UW	�0
MTX	�8
O�]�@
xWa�H
��f`P
�Nk`T
�[q�X
�Os`
�Xu_h;fdx`l
�{`p!q
h3�� ������I��<len���
�	�E	�`!r3�% �e����������<���1�������4������%��̾��!�u��vhdr��w�<�	��3���G�������<��!�7��x*3
��
;7�
�K��
�3lQ�P;7���M��MV��yO��V2T�]bW`v��VqZ�]Y
��+��W�����&,��W_����U=�ykey>�J]~?UAJ�RB�J��C	�+G�<?N�N�
09E?+��8H�
s�I�
Z�J�;ctxK�

uM�;capN	� 
�uO	�(;szP	�0!D?DS?l��9��
y�z`U�	p��q
I�P!��33U�D<src�m<dst���V�DD3<R �
�<off�
�<len�
��V�
����
����
�r3�Nh�J<btf����Z`Q�D<map�	�j[�	� gR�	�(�U�	�0P[�	�8�[�_@�y��
H�O�`%/�5`p`�``&Q`��X��Y�D&�?UD����&�"�`�D������&"��_���&+O�,,&p\`L�&�Zl���&�T`��%/�`��%��`�`��f&�Q
��,&�J�`���s&�Yz�)�����P�Zr�Y�W�����PmNn�[������&���`��%�U���%�U`���`{��������PE�	 ��`�`QPj�	��`-�`_ը%_�#%w�`P�&�<�`f�&��q�|%��8����j
%}9������	%Z�������&@Y������
%������%-�7��%��Q`S�S�&�W�ss�s{
&�!�
��`M
�%�\���`%��?�?%�_ ����%q �����XxP
%�0f`"`X�%�
:E
�Q|&+ �
M�&��`h��}g�"%
g
%, �����=O` "��	�,ZQ�E��QFv����ctxS���
seg	��
sec��m�
i`��
err	`6� �)Ol�
rec!����*�"sUT}*�"�UvT}'�"UvT})al�
rec3����*8 "�UvT}'o "UT}'q"UvT}��
-rR�`"�.��,Z���Q�FP���ctx�S�"��
seg�	P�D�
sec�����
i�`���
err�	`=�5�)-l�
rec�.d�^�'w"U~T|?l
rec���'�"U~T|�.�O�`�t�.��Q�Bvctx�O�i�`n�	`err�`8�m��8�m��8�m��9m����V���Rq`�"U�(tq.������QqBP0� �ctxqO�}�o�
is`���
ns	`��
errs`	),k�
a�(>:~"�T�T�Q'�"U|Tv= "8
m��^V'H"U}Tv=h"H�
m�����u"u"�^���*q"xU|Tv'�"U}Tv=�"@
m�-����"�"�����'�"U}Tv��"ku
����{�Wi
��"���!MYi.�����iG�":�Wk�!��O"�jmvJHjb`^uq	"�7U|TPQ2RPX	U;&Y�U��"�jn	�!���������"�j#� �����������j��!��=5�`"`"6	� 8�][+�mk�|zE���R���_���l���x�������������������E��j"�z U1{"�*� U|TvQ0	�""U0T	��(Q|"��� U|Tv	)"fUsD5"�j#	V���5"kE!���"	�"r!
�"h�"�77��!B*O��?
� "���#:GXA�#��[:�WM�#��_RbufN��\
btfO�0,
iP`ND
errP	`��O�"�" U�"v��j��^��	"�7UsT
Q2R
Y~d�"�"d	�"v���"h�"p#U},"J+#U	�TsQ4R
:"�H#UsT0E"f`#U|`""�#U2T	��(Qs�""�#U|T	��(�"�77��#B*7��#*[Z%`$d%4$i'`r'	`9t*��iS
`��!6�%SK�
+�U-ctx
:�T
d$��IM����?��!��!�?IA�?ig�?��!�V�	�?xv�?-V�`w%d�6$U�	��Z��t�w%p��i�`id�	`len�
`��V�`�%d�5$i�`err�	`sV�D>�#�bXs`J&ds4$sVsGDK�sX�tu��Sv�
Rw�+�w�	Ux��Ty�]VQ`�&dQ>$sVQQDO�S�tT�K�U�+�V�errW`�L=`�&d=2$i?`err?	`wU�`��!t�2d�1$��K��:� �Z�?g[Z�����T��,
t���B������U�`
h��wi=��!GY*��(���C�!�Zn)D���ZD��D���J�!�Z��(�Je
c
�Z�J|
r
�N�!�Z�
�(�N&$�N?=�N�!�Z�
�NXV�Nqo�N�!�Z�)�N���N���N�![�:)�N���N���N�!![��N<8�NbZ��!��!"�)7p
n
-
}
���!4[	�)��
�
��
�
��!�&�)U}
�!�&*U}*��!**Uv*��!>*Tv	�!�CUuTt)nZ�,����
�
�\	��
�

i`�
�
���!��!
�*��
���!��!+�
B�!B�!!'H+7-/-���!�Z)~+�@<�XTDA��!�Z*U,bAsmVA���ZnA��zA���A���A���J��!�Z�",�J���J
���!��!��)'��!�&m,U}��!�&�,U}�!�A�,Us*B�!�,Uv'��!Tv��!�!+�-�:6�RN�2�!2�!�
9-�ig1�?`�!!�
�-�?~v�?�?`�!�Y�	�?���?���J��!�Y�>.�J���Y�J���N��!�Y�

.�N'%�N@>�N��!	�Y�
�NQM�Nom��!��!"��.7��-���O�!�Y��.�������Jy�!�Y��.�J���J�wJ��!�Y�0�J�Y�J'%�J?5�J��!Z�
�/�J��Z�J���N��!	Z�
�/�Nnl�N���N��!
)Z�
�N���N���N��!9Z�
�N���N���!�!"�M07nl-}{��!LZ��0������2J��!\Z�1PJ��DJ��\Z\J��iJ��J��!\Z�
�J�J-)YN��!��!7�1kNEC�NTRvNfd	��!�TvQ|R3X0Y0��!�&�1U}*��!�1Uv*9�!�1Tv��!�&�1U}*�!�1Uv'i�!Tv�Q�`62d�5$i�`err�	`xXa`�2da4$K�a=�oOc�tc��Zd?Zf�+�g�hh�9�Tv	�eqw`FZ[63d9$�N����VV��Y��<���i`YMR`�[�j<dR1$}s�TR:���5MS���oOU��WV��[W�RX�=+�VY���
iZ`��
eqZ	`��)�\�4AN�	����S�	�Q?��!�\�p4c?f��!�\�	xQ?��!
]�c?f��!��!�	x=��!E[5�Z�j<�U�&j<~C��!��!�F5�C�C�J��!��!��J�J	��!63Us)$]6,N�o<;98Y�%o<NH�\�	�kiN��!4]��5`N��!D]�
�5`��!$D6U��T}	��!63Us)d]e7U�t<zx6Z�$t<���\�	��@O�!y]�7A�@y]A��A��+A��8A���V�!V�!��6��Z�!Z�!����!�!�
87�	�!63P7Us	;�!63Uso?0�!�[`
9�?���?�[�?�3�!�[�(8��B<$�\z	�7�"�P4��Pv�fd��Ph�w�!\�v8�ws�w�!\�	����?��!��!�	�8�?���?���!.\��8������!.\�	���	��!�U��T�?��!��!#]�9�?���?�?�!>\�	�?�?1�?�!]%�9�?& �?�?�!�!�	�?A?�?�M��!N\|�: NTNNwqN���-Nh\.N��?;N\n:<N��IN��L5�!�\�u i2.]IG�\�R�!t���!�\�:�]W�zx���!��!2�?;�������-�!�\�`;��G�!�\��;��J0�!T]�
�;�J�J2J��!��!%�
<PJDJ\JiJ�J��!��!�
�J�J�!^F)<T}u�!�O<TxQ}K?s	��!y<UsQ}��O�
_��!.�?d�;$��id1�D���id2�O���
m1�o<
m2� o< t1��
t2��3-
n�`PN
i�	`ec���!��!.��=�ws������!��!/��=��������!kY�>�kY�����!{Yo��1�!1�!�/H>���Nb�!b�!�u>`Nf�!f�!��>`��[�!$D�>UxTv��!��>U|TxQy	��!y<Us�X�
_Q?d�:$id1�C�id2�N�t1��t2���S��o?t�3��M���?d�2$K��>�����8[���?d�7$K��@��S�_�?d�5$K��A��T�`3@d�3$i�`err�	`�S>`�@d>2$K�>;�t@��ZA?B�B�ZD��TE�hF��R�`�@d�-$t��K��`h�Q�
_DAt1�1�t2�F�m1�t<m2�t<�\��i�`�O�
_�At1�0�t2�E�m1�t<m2�t<�\��i�`~Q�
� �!i�~Ct�/�
���t<+%�\��LF
h��rj
i�`��� �!bV�#HB����J)�!rV��B�JrV�J�N)�!
�V�
�B�N���N���N)�!�V�
�N���N���)�!�V�C����N`�!�V�KC�N��N�N`�!�V��N+'�NWS5S�
_�Ct1�/�t2�D��O�
_�Ct1�.�t2�C��M�j<5P�"j<�N�
�$Dt�-���j<h���Tf
_Dt1f7�t2fL�m1ho<m2h o<�\i�ij`�RQ
���!i�^FtQ.�����So<���\T���
hU�
iV`PHN��!�US$(E`���J��!�UU�E�J���U�J���N��!
V�
�E�NV T �Nm k �N��!V�
�N� � �N� � ���!,VT�E�� � �N�!<VY+F�N!!�N!!�N�!OVZ�N-!)!�NY!U!�V>
_��!z�It1>.��!�!t2>C��!�!I��!��!!@�GI�!�!���!��!;	YG��!�!���!�W�	��!�!���!�Wv	��!�!��!�!;�
""I �! �!@pHI""� �! �!;	>H�+")"� �!�W�	�:"8"� �!�Wv	�I"G"�7�!7�!;�X"V"1�B�!I	�H�1�X�!I �H�4�X�!�	�4�X�!v	�`U�!I�U9_It95��R-
_IIt1--�t2-B�.X
_�It17�t2L�m1�Im2 �I�\�i`P
_Jt15�t2J�m1	Jm2	J�\
�i`}�[�

�2Jt�
,�h�CU�

_wJt1�
0�t2�
E��M�
�5P�
�[�

��Jt�
4���
�h�
�M�

_�Jt1�
/�t2�
D��X�

�Kt�
.�h�
�V�
`3Kd�
0$err�
`>P��
Q�
` �!u�L�Z�
,�m"e"ctx�
?��"�"
d�
$�"�"ψ�
��"�"
s�
��"�"
off�
`##
err�
`###M�!��d�!ƻLT|	y�!1T|�Yl
`qLdl
3$fnl
Gvctxl
Q�in
`rn
	`9tq
��S/
$�Lbtf/
4��y/
V�Ld1
$s�2
�i3
`err3
	`��3
`>�A_
9tN
�T*

_��!�?M-k1*
%�U-k2*
.�T-ctx*
8�Q�P%
���!�~M-key%
0�U-ctx%
;�T�P 
���!��M-key 
/�U-ctx 
:�TF�Q
�Md
.$FYY
�Md
9$i
`S�`YNd�6$KN�����9/[�
�9�(�*�(���N�`�Nd�2$f8�:�K��F�+Y�
��Nh���R�'�ZV`tl�pbtf�c#7#�y>�LP$($
d�$$%�$
err�`�%�%>�A��� "�l�P��&�&��&�&�''�0'('�� "� " 0�OT'R'�e'c'-!""�OU0T	�h(Q	h;&	�/""U0T	0h(Q	h;&Rv�-!"�l�
xP�t'r'�-!"�l���'�'2!"hqLB!"�l��S�L�'�'�L�'�'�l�LM(=(�L�(�(�L�(�(�LL)<)�L�)�)[�Lg""��!"�!"?
5Q��)�)
�!"�!"E

jQ�)�)@�L�!"[	R�L�)�)��!"�lN
�Q��)�)�""�lQ
**�""�l�	�D*B*��/"�/"@
	>R
p*n*�M�/"�/"+a
�R�M*}*�/"��RUv�/":�/":�/":	0":U~Q!"��RU1Th�!"�ST	��!Q0�!"�SU}E""�7SU}g""�7WST�Q|2$�+"�tSU1Th/"��SU1Th	�/"�U}�g""m��S��*�*�@�"" m��X�@�*�* m�@�*�*�@++�@g+[+��""�""(fT��+�+��+�+��""�""�T��+�+�J#"#"EU�J�+�+�J�+�+�N#"Bm�
U�N,,�N5,3,�N#"	Rm�
�NP,L,�Np,n,YN0#"0#"1�UkN�,�,�N�,�,vN�,�,	G#"�QvR3X0Y0wJ0%"0%"/�V�J�,�,�J�,�,�J�,�,�J0%"em�
�V�Jd-b-em�J{-q-�N0%"
um�
uV�N..�N4.2.�N0%"�m�
�NM.K.�Nf.d.�N0%"�m�
�N�.�.�N�.�.	Jd%"d%"!WJ)/'/&J8/6/�C�%"�%"O(�XDG/E/DV/T/Dm/e/�J�%"�m�X�J00�m�J-0'0�N�%"�m�
�W�N�0�0�N�0�0�N�%"�m�
�N�0�0�N�0�0�N�%"�m�FX�N�0�0�N1
1�N�%"�m�|X�N@1>1�NY1W1�N�%"n��N�1�1�N�1�1p%"D}%"�A	\,""U2T	�(RvKe#"n��ZK22nKJ2@2[+KL3"��,"�,"�
mY�{2y2$LBn�
2Z4L@L)LBnML�2�2XL�2�2?cLUnZdL�2�2�-"enq
�Y��2�2�
33	S-"3TvQ~	�-"�TvQ~�B5"B5"�
	gZ
 33�,"L�ZU���T0Q0�-"��-"Y3"��4"1�ZT	�%K5"�i5"�$�?un�=b@un@;3-3%@3@�#"�n�	P@�3t3E@�n]@�3�3h@4�3u@74+4�@u4i4�@�4�4�@�4�4��#"�#".@�[�35/5�P5L5��#"�#"H

\�f5d5	J$"�ngI\Ju5s5�n&J�5�5'$"'$"!h�\7�5�5-�5�5��$"�nj�\��5�5��5�5I�$"�$"p	�]I�5�5��$"�$";	t]��5�5��$"�n�	��5�5��$"�nv	�66��$"�$";�2J�+"�n^&^PJ66DJ36/6�n\JK6I6iJ[6Y6�J�+"�n�
�Jm6i6�J�6�6�J�)"�)" }�^�J�6�6�J�6�6�N�)"o�
�^�N�6�6�N77�N�)"	o�
�N77�N?7=74*"4*"!~_7c7a7-t7r7��*"2o�H_��7�7��7�7�J�*"Bo�~_�J�7�7�J�7�7wJ�*"�*"0Z�`�J�7�7�J�7�7�J
88�J�*"Ro�
p`�J�8�8Ro�J�8�8�N�*"
bo�
<`�NB9@9�NY9W9�N�*"ro�
�Nr9p9�N�9�9�N�*"�o�
�N�9�9�N�9�9H+"H+"![�`7H:F:-Y:W:��+"�o]a�j:f:��:~:YN�,"�,"��akN�N�:�:vN�:�:	�,"�T|R3X0Y0*'$"�aU|*q$"�aT|�$"I�aUvT��~�$"^F�aUvT��~*4*"bU|*�*"bT|*H+")bU|'�+"T|$2�o�{g2�o2�:�:(262V&"�o�	S26;2;H2e;W;�o`2�;�;m2�;�;x2�;�;�2F<@<�2p<n<�2�<�<�&"pu#c7�<�<-�<�<1�e&"2nLc�"�P��&"%po	uc�==?�25p�f�2/==�2�=�=�b'"\p��c��=�=��=�=$�Mlp��c�Mlp�M�=�=$�2|p��f�2|p�2>�=�2z>h>�2l?b?3�?�?33�?�?*3@�?�?C("�p
�d�?f@^@�?�?L("�p�	�?�@�@�?1�?[("(
e�?�@�@�?�?[("�p�	�?�@�@�?��("�p�e��@�@�$��pz	ae���>Q>Qv���@�@CQh��("q�e�AA��("qhf�*A&A�1��(";z	$f�"�U�*Q*Qv��EACA/Qh�))"+q�VARA�'"$D�fU��	�'"63UT���QvYN,0",0"�7gkN�NvNrApA	G0"�T��~QvR3X0Y0�&"DOgUz*�&"egU��~'H'"T��~�M�)"Eq�8h�M�A�A�)"��)":�)":�)":�)":�gU~�4"��4":�4":�4":	�4":U~��)"_q�	�h��A�A��)"vq���A�A�)"h|%;."�q�[l�%�A�A�q�%B	B�%<B4B�%oBaB[�%�0"�S."S."�)i��B�BJ&a."�q�{jg&�B�B\&�B�B�qt&�B�B�&$C C�&JC:C�&�C�C�&�C�C
o."�qS�i�C�C��."�q^�i��C�C���."�q_
$j��C�C�."�QjU|QsR0X0Y0	C3"�U|Q0R1X0Y0�%�0"�q�	�k�%D�C�%8D2D�%�q�%YDUD&uDoD&�D�D"&�D�D/&A<&����0"ru2k��D�D�E�Df�0"!rv[kxEE��0"3rw�k�&E$E�w1"w1"3��k�5E3E���1"Cr��k�	Y1"�U|Q��P."�-lU	��!T	��!Q01"�ElU|	
5"�U|�
0"Sr�|l
$�&er��l�&er�&FEBE�&_E[E41"�&�lU~�1"�%2"r��n%EsEr"%�E�E/%�E�E<%LFFFG%{FoFR%�F�F]%%GGi%uGqG��2"�r��m��G�G��G�G$��rz	�m�"�T4�Qv���G�GQh��2"�r�Rn��G�G��G�G�HH	�2"�7UT��~Q��~L�3"�r�
�nu!HHi1H/H]�r�@H>H�3"t	�2"�K���~$�#s��o�#s�#UHQH$pHjH?$sfo$�H�H�4"%s*Ko��H�H��H�H	C4"�TvQ~	n4"TvQ~|""���oUs2,""�oU2z,""�oU2T	(�(Q��~�0""pU2T	��(�5"�7 Z�
"
�OpS��9OpUS��I�TU�*�Zp"���t�<�*�t�H�H��6�I�H��Z�ItI
err�`�I�IC�A�I
"��"�"�Dq�*J(J�9J7J�HJFJ	�"�7T|Q}R}�t�"`i�arucJUJ�t�J�J`iu�J�Jc
""�qU2T	��(�
""�qU2T	@�(�
""�qU2T	h�(�
""rU2T	��(�
""?rU0T	�(	�
""U2T	�:&�u3"3"3��r�u:K8KA�u��	f"�uUsTvUun"n"3�sguIKGKAtu��	�"�uUsTv(u�"�"0�is:uXKVKAGu��	
"�uUsTvd@
"�i�
�svE
"h�t
"
"4�It�tgKeK�
"
"	�t�vKtK
":'
":0
":8
":	@
":Usd�
"�i�
tv�K�K�
"h�"��tU1Tp�"��tU}�
"�7������t��$Z�[�`u�<�$u3O�0�hdr�#u�e\t`Uu�t5Z��v!IWg`�u�g4Z��i!I�NZ`�u�Z4Z��\!IHZ�
`п!���w��
/Z�K�K!T*�w;LLmW!�w�L�L����L�L�R�M	MT\�}MqME		��M�M���M�M)�V�v�Y4?�N�NN\5	�OO�L6	�,O$O��!"�vU2T	 �(	�!"U2T	�(��!"%wU2T	x�(Rs�!"IwU2T	H�(3�!"mwU2T	�(O�!"�wU2T	��(	k�!"U2T	��(I����
`0
"��6zbtf�
#�ZOLO�R�
4��O�O�U�
?`�O�O�-�
`*PP
t�
�ePaP
sz�
`{PyPCT�

`�P�PP�\
"@i�
�xb��P�Pc�p
"p
"(�
�x���P�Pu��P�P	�
"�Us Ts(Q1X����Y@��
"�
"�

ry��P�P��
"�
"���P�P�
"h��
"�
"�

�y��P�P��
"�
"���P�P�
"hh
"���yUs�
"��zUsT| �
"�U�UT@SN�
`�"g��~btf�
+�Q
Q�Y�
4`UQMQ(A�
G��Q{QFS�
U��Q�Q
t�
��Q�Q
v�
-�Q�Q
sz�
`RR���"�"F�
�{��RR
�"�"
lH{+R)R��"�"9l	�<R8R�aR]R�#	"#	"�
�{�wRuR�#	"#	"�	��R�RP�4	"4	"�
"|b��R�Rc�O	"O	"%�
�|���R�Ru��R�R	t	"�Us Ts(Q1X����Y<���	"�h�
}���R�R
�	"�hl�|�R�R��	"�hl	��R�R�SSL��	"�h�
�}W�SSf�	"�h�8f}x$S"S��	"�	"��}�3S1S�	"�h�?BS@S3USSS'lSjS�
"i�

6~��S�S�
"i���S�S
"h�
" i�

�~��S�S�
"0i���S�S
"h	D	"��Us$M�
`�"���btf�
"��S�S+�
3�TTFS�
?�bTVT
t�
��T�T
sz�
`�T�TK��

`�T�Tc�""(�
����T�Tu��T�T	;"�Us Ts(Q1X����Y<��"�"�

���T�T��"�"��UU�"h��"�"�

���UU��"�"��$U"U�"h"����UsN"��ȀUsTv {"�U�UT<,�N
`"��{�btfN
�AU3U+N
/��UU�N
9`�U�UK�N
F`VV
tP
�LVHV
vQ
{�bV`V
szR
`sVqVK�R

`�V�VP�,","Z
Ձb��V�Vc�@"@"(b
D����V�Vu��V�V	e"�Us Ts(Q1X����Y@��"�"Y

����V�V��"�"���V�V�"h��"�"d

*���V�V��"�"���V�V�"h8"��B�Usx"��`�UsT| �"�U�UT@a��
``"���btf
%�WW+
6�ZWNWK�
@`�W�W
t
��W�W
p
��W�W
sz
`XXK�

`5X-XP�d"�g
R�b�_X]X���"�"G%
����nXlX
�"�"l��}X{X��"�"<l	��X�X��X�X �"�"&
`�2�X�X��"�"�	��X�Xc��"�"+.
υ���X�Xu��X�X	"�U| T|(Q1X����Y8��K"�g<
S����X�X�U"
hl	-��Y
Y�1Y/Y
K"hl@Y>YL�x"*h=
�W�OYMYfx":h�8��x^Y\Y��"�"�ن�mYkY�"Jh�?|YzY3�Y�Y'�Y�Y��"]h$

t���Y�Y��"mh���Y�Y�"h��"}h0

χ��Y�Y��"�h���Y�Y�"h�"���U|	�"��U|TsN'�	`�"��"�btf�	%�ZZ��	.`cZSZ
t�	��Z�Z
sz�	`�Z�ZP��"�g�	��b��Z�Zc��"�"%
	����Z�Zu��Z�Z	"�Us Ts(Q1X����Y<�0"0"

|��[[�0"0"��[[5"h�G"G"�	
��%[#[�G"G"��6[4[L"h�"���Us &"�U�UT<ھ�	`0"��ҋbtf�	�S[E[+�	0��[�[��	?�[�[�U�	(`\	\
id�	`B\8\=h"&�
t�	�i\e\a��g�	�"�S��"�g�		O���\�\��"�"���\�\�"h��"�g�	
����\�\��"�g��]	]�"h	Z"��UsT<Q�TR�R�X�	`�"9���btf�	#�"]]�R�	4�P]F]�U�	?`�]y]�"�g�	
����]�]�"�g���]�]"h 
"��U�UTBQ�TR�Q�S�	`�"�%�btf�	#��]�]�U�	,`�]�] �"��U�UT;Q0R�T^W�	`�"���btf�	 �^^�U�	)`,^&^ �"��U�UT:Q0R�T�M�	`�"��btf�	#�L^H^�U�	,`i^c^ �"��U�UT9Q0R�T�W�	`P"9��btf�	"��^�^+�	3��^�^�U�	=`�^�^�p"rg�	
���__�p"rg��*_(_y"h m"��U�UT8Q�TR�QNo	`�"��ߐbtfo	�E_9_+o	/��_{_�So	G�
�_�_=�"?�
tw	�``
idx	`k`i`$�Fg}	���"�S"\g~	
�?z`x`3�`�`'�`�`	�"��T7Q�TR05��"3g�	
o�_��`�`R��`�`E��`�` �"m�U�UT�TQ4R0X6�0"0"�	
��`�`�0"0"��a�`5"h�R;	`"��h�btf;	'�aa+;	8�\aTa�R;	D��a�a
v=	��a�a
t>	��a�a
sz?	`�a�aK�?	
`�a�a��,","GD	0���bb
,","l�bb�G":"9l	�0b,b�SbQb�s"s"E	���bb`b�s"s"{	�qbobc��"�"+Q	����b~bu��b�b	�"�U| T|(Q1X����Y<���"�f^	�����b�b
�"�flV��b�b�"�fl	��b�b��b�bL�8"g_	O�W��b�bf8"g�8ړxc�b�C"C"���c
cC" g�?cc31c/c'HcFc�s"s"F	
”�ac_c�s"s"��rcpcx"h��"�"S	
5���c�c��"�"���c�c�"h�"��M�U|	�"��U|Ts�R,	`�"�
�btf,	!��c�c+,	2��c�cFS,	>��c�c��-	_�c�c "m�U�UT�TQ�QR�R�XCU�` �!��5�btf�%�dd+�6�ndfd�R�B��d�d
t���d�d
v���d�d
sz�`�d�dK��
`
ee��<�!<�!G�^���"e e
<�!<�!l�1e/e�W�!J�!9l	�Be>e�eece���!��!�ė�tere���!��!v	��e�ec��!�!+	3����e�eu��e�e	��!�U| T|(Q1X����Y8��1"jf	�����e�e�;"zfl	����e�e��e�e
1"�fl�e�eL�h"�f	}�W�fffh"�f�8�xff�s"s"�=��!ffs"�f�?2f.f3TfPf'~fzf1�"	
��?3'��"�"�
���f�f��"�"���f�f�"h��"�"	
����f�f��"�"���f�f�"h��"�"�
���f�f��"�"���f�f�"h�!���U|	"��U|Ts.�M�`m�btf��+�0�FS�<��Q�`��!��btf�,�gg+�=�qgcgFS�I��g�g���_hh+�� �Ih?h
t��}hwh
sz�`�h�hK��
`�h�hc��!�!(������h�hu��h�h	�!�Us Ts(Q1X����Y<�!�e�Μ?3ii'�`�!`�!�
A��ii�`�!`�!��$i"ie�!h���!��!�
���5i3i���!��!��FiDi��!h�!��̝UsT:�!��U�UT<	P�!��UsT�My`�!.���btfy �ciUi+y1��i�iK�y;`�i�i#�z�1j)j�Xz�ejWj
t|��j�j
m}��j�jcO~_
sz`�j�jK�
`kk��
�!�e�g���:k8k

�!�el4�IkGk��!�el	�ZkVk�}k{k�;�!;�!
�ڟ��k�k��k�k�;�!;�!o��k�kP�O�!O�!	��b��k�kc���!��!(�~����k�ku��k�k	�!�U T(Q1X����Y<����!�e�����k�k��!fl	ܠ�ll�/l-l
��!��!l>l<l1f8�!�G0�xX�!f�k�?3MlKl'dlbl�X�!X�!����}l{l���!*f�
����l�l���!:f���l�l��!h��!Jf�
V���l�l��!Zf���l�l�!h��!��n�U	�!��UT}�Mj���btfj3�Pe`��!�0�btfe ��l�l+e1��l�lFSe=�mm �!��U�UT5Q�TR�Q��S`��!���btfS!�1m-m+S2�NmHmFSS>�pmjm ��!��U�UT4Q�TR�Q�P*`�!��Хbtf**��m�m+�*3`�m�m+*E�nn}�*Q�\nPn
t,��n�n
sz-`�n�nK�-
`�n�nc��!�!(3Ѥ���n�nu��n�n	�!�Us Ts(Q1X����Y<2�!�eA�?
oo3
oo'�p�!p�!5
��oo�p�!p�!��.o,ou�!h�!����UsTO�!���U�UT<	[�!��UsT~{�`��!��*�btf �Mo=oiU)`�o�oCW<`�o�o�UP�UpEp
t��p�p
a(�p�p
sz`�p�pP��!�e)��b��p�pc��!�!%����p�pu��p�p	�!�Us Ts(Q1X����YH�P�!P�!
����p�p�P�!P�!��q
qU�!h�p�!p�!
��� qq�p�!p�!��1q/qu�!h�!���Us I�!�U�UTH�<�`��!���btf��Dq@q�U�'`aq[q ��!��U�UT2Q0R�TQX�`�!��P�btf�)��q}q+��2`�q�q+�D�Br2r�U�N`�r�r
t���r�r
sz�`�r�rK��
`s
sP��!]e�o�b�@s<sc�%�!%�!(�ީ��[sYsu�ksis	J�!�Us Ts(Q1X����Y<f�!re��?zsxs3zsxs'���!��!�
����s�s���!��!���s�s��!h���!��!�
����s�s���!��!���s�s��!h!�!���UsT��!�5�U�UT<	��!��UsT~
Y�`o�id�!`=Q�`��!����btf� ��s�s+�1�$ttFS�>�gt[t
t���t�t
sz�`�t�tK��
`�t�tc���!��!(�u����t�tu��t�t	"�!�Us Ts(Q1X����Y<�h�!h�!�
���t�t�h�!h�!��uum�!h���!��!�
[��uu���!��!��)u'u��!h��!��s�Us5�!����UsTv b�!�U�UT<�}`��!���btf}�Fu8u+}/��u�uFS}<��u�u�}I`v
v
t�QvMv
sz�`gvevK��
`wvuvc���!��!(�Ʈ���v�vu��v�v	�!�Us Ts(Q1X����Y@�p�!p�!�
9���v�v�p�!p�!���v�vu�!h���!��!�
����v�v���!��!���v�v��!h�!��įUs/�!���UsT} i�!�U�UT@�O`�"�e�btf��v�v�Z5m8w*wRp��g*`wyw
sz`�w�w
cnt`�w�w
i`�w�w
err`
xxZ `=x5x
off	�mxcx
t��x�xCP�c"c�!"�k(e����x�xu��x�x	)"�U} T}(Q1X����Y��
""%���x�x�5"5"$-���x�x�*y(y	V"�U}0T}8Q4X���Y��� $ &�|"|"3H��9y7y��"�"7���HyFy�YyWy�iygy	�"�7UvQ��h"�kg��xyvy��y�yw�y�y	%"�7T0Q��h%"�khg���y�y��y�yw�y�y	A"�7T0�S"�kq	γ�zz��"�"��+z)z�"h��"�k*
)��:z8z��"�k��KzIz�"h��"
l
���\zZz��"l��mzkz�"h�"����U}w"�ʹU	��!T	��!Q0�"3��UvT	0�!Q~�"�#�UvT	`�!Q}"�=�K�vS"��"�"�7�T�``�!���SK��(�U-ctx�7�T
btf�~z|zX�`p"��btf���z�z�Z�6m�z�z�[�Vw%�z�zRp���
t��{{
sz�`*{{
err�
`_{W{c��"dk�����{}{u��{�{	�"�Uv Tv(Q1X����Y}��"tk����{�{��{�{��{�{	"�7T|Q}�""�
����{�{�""���{�{ "h�`"`"�
���{�{�`"`"��||e"h�p"�k�
_��*|(|�p"�k��;|9|u"h�"�y�K�|�"����Uv"3��T	0�!Q��:"�ոUvTs�"�7`\�`0�!���ψ�#�X|J|ctx�2��|�|
p���|�|:�[���P
off�`�|�|
err�`
}}m�!���Q�P}�!����!����!�չQv $ &R3X0Y0�!�7Y�``�!{�L�btf�(�"}}g*�1`K}C}
err�`p}l}���!p[�ܺ��}�}�p[��}�}L���!�[���}�}�	��!�Us0Ts8Q4X���Y1���!��!�
��}�}���!��!���}�}��!hF�\�c�t�0��P����btf�+��M�7�.,W�`ƻbtf��s�/�off�`.3Nt`��btft�st0�offv`�Z8`P�!H���btf8.��}�}
hdr:�&~"~T~:�C~;~
set;r~f~
err<`�~�~CP�gr�!��P�!Y>�����~�~��N�!Yc��ɾ�~�~w�!:��!:���!��!Jr��	��)'	��!�7U|TvQ~R~���!5YKϽ�:6�ZX�jh	�!�7U}R��!�!O��yw�p�!p�!P	9�
����!�Q�U~��!�i�U�!L��U���z�!���!:��U|	��!:U}F�N(׾btf(1���#
�P�!U�C�id#/���C�T�!�d%	�_�S����dl���y���Dx�!�d 	��V���x�!x�!���1�/����!��!�
@�>���!h_�!��U�Un�!��,�UsT0	x�!Us.NP
���id5�xWE�btf��`�
�p�!w�h���!`e�M�xW�5�׀π:��f��Rlen�����Y�����
btf��U�S�
ptr��t�b�
err�`����C}V
�!)�d-��N�	���h��!�d������%�#�w5�3����!��!�D�B�n�!t�UsT��~�����	��!�UvT~Qh��!�d�p��S�Q��d�b�wt�r����!��!�������M�!M�!	��+������!���U
��!��UvT~Q
�!��5�UsQ|�!:M�U}M�!h��!�7.!�
���btf�3m(A�>�.���
���btf�2m(A�=�.���
�<U�-m��<�btf��g*���<���W�� �!]���btf�1m������=��ۂ�U�H_��hdr��
t��7�3��<��S�K�
p����r�g*������
i�`ۃӃCP��G�!���!.X�Q�������/�+�	��!�7U}T~Q����R�����!>X�����G�C��e�]���!�7��U��R��	��!�7U��R����3�!`X�+���������f�!X�!%���k�!��<�!uX�z������������	G�!�7U�`�!�X����ńÄ��`�!`�!�
���Ԅ҄5�n�!�X������5���!�X�%������5�}�!�X�L��
��5���!�X�s����L���!�X����!�X�G��-�+���!�XK���<�:���!�!L��L�J���!�!M�\�Z���!�f�U1T��C�!P
~�U	O�!:U}�[���btf�4mbR�}��!���-btf}�U-fd}'`Tx`��!��-btfxmU�Ts`��!�x�btfs'�n�j� ��!x�U�UT0Q0R0k&(`P�!b���btf(&�������(1�����(A�e�Y��(O�����:�y*s��xt+���:ъ+���
buf,�8��
tmp,�������-���
err.`,��C�An��!>�>)�^���(K
?�����(K
���h{�!c^*���#�!��4�2�wD�B��K�!v^p	`��\�T���!�!�������!h�q�!�^1
��������q�!�^��������!h�!hv�!h�\�!�^3
0�������\�!�^��ljʼna�!h��!�T�U|T��Q0��!���U��~Ts����Q��4�!���U��~Ts����Q��K�!:��U��!t��UTv������!��U��~Ts����Q����!"A�U0T	��(Qs��!:Y�U5�!"��UvT	��(Qs=�!:��UvZ�!"��U0T	�(Q}��!�7	��!:U.�O!
���W!*�xW!<��
�`"�����W$��։�;��!����i"�j���Z�T���w�s��������j��������̊Ċ��"�"6	��8���+�������	�E���R���_�*�(�l�:�8�x�*�(���K�I���[�Y���k�i�����E���"���U1�"�*��U|T0Qv	�""U0T	��(Q|�"���U|T0	�"fUsD�"�j	V��y���"�jd��������"	�"��
�"hZ9W����W*�xW<��W��btf
�err`TS
�0�!0���W.�Ƌ‹xW@��݋D=�!�d	��V�����=�!=�!������P�!P�!��
!��U�!h	:�!��U�UT�TTO
��!0����W(�2�.�D�!qd	��VM�I���!�!���c�a�� �! �!��
r�p�%�!h	�!��U�UT0
V��P�!�����W�.����xW�@�����
btf��5�'��<����r�
f��ʍ��:�����F
err�`���
sz��]�U�>P����!ad�9�7���+������������adCӎю	��!WU�FT1Q2Rs7�!7�!���7��+�������C)�'�	J�!WU}T1Q|Rs��!��!���+y�!��U�UT	�:&��!�2�Us��!�T�UsT0Q2�!�l�Us�!���UsT0Q0+�!���U|W�!:��U}_�!���Usm�!hy�!���Us��!��Us��!��7�U}T|Qv��!:O�U}��!�g�Us��!h��!�7	��!�UssY�
�@"v�Q��W�.�F�6�xW�@������L"j���8�����+�ۏՏ����j,E�,R�,_�cl�,x�,��,��,������E��Z"�|�U1k"�*��UsTvQ0	�""U0T	��(Q�UDk"*j�	V*�$��k"@j��J�F���"	�"B�
�"h�W�
��"v���W�(�v�f���?��������"�i���8���+��
��.�$��i,E�,R�,_�cl�,x�,��,��,������E���"�7�U1�"�*Z�UsT0Qv	""U0T	��(Q�UD�"�i�	VZ�T���"j���z�v��"	"��
"h�S:����W:.�xW:@��;����=�*�=�err>`fd>`idx>`btf?�scn@�elfA�1�B{
%
C	�>�A�9shi
�
+j	��?5
� �!0����<5"�����5.�����D/�!Qd7	��VБ̑�/�!/�!������@�!@�!��
���E�!h	,�!��U�UT�TQ0Z���!k�(��<(���4�����xWF����
btf�6�,�
err`��`�>�A,
��!�a��>�<��1�!1�! ��M�K��\�Z��m�i�	B�!�7UsT}Q~R~PJ�!bA�a����bm�ڔyE�=�5���!<b����}�5��!Lb����5��!_b����5���!rb��������L��!�b��5��!�b�5������/�!"Y�U0T	H�(J�!"}�U2T	��(b�!"��U2T	�:&z�!"��U2T	��(��!"��U2T	��(R|��!"�U2T	 �(R}	��!"U2T	��(Q|��!�b&�������b#ӕϕ0��=��	@�!"U2T	��(�	��!�b'��
2�*��b
[�W�
��s�(
����5
��B
�����T�!�b�	������*�(��b�9�7�L�T�!�b��H�F��X�V�	Y�!�Uv0T~Q4X���Y1���!�b�o��g�e����!
cK��v�t����!cL=�����!��!M�����-�!P
��Us��!���K�s�!"��U0T	�(	�!"U0T	�(��!��!/
�++Q�!*c(��=����*cJӗ��U#��`X�N�k����
Q�!LcV����y��!\c[	���	����a�O������\c���������c�Y�������	��!�c�0��	���	5�1��	c�]��	��~��c�	�����	��!��!���	�����	ʜȜ�	ٜל�	���		��!"U0T	0�(Q~R	�:&X}	��!��UvT}���!�c�Y�����?��c����
���!Y	��UvQ~	��!Y	UvQ~@��!k��� ��N�!�!	 �`/�-���!�!<��>�<�Y	4�!4�!���	x	M�K�k	\�Z��	k�i�	?�!�UvT�	P�!P�!+
�	�	z�x��	�����	�����	�����	`�!`�!����	�����	Ν̝�	ݝ۝�	����		{�!"U0T	0�(Q~R	�:&X	[�!��UvT@F	��!T7�G	�����!��!	>%�������!��!@L��"� �Y	��!��!$B
�	x	1�/�k	@�>��	O�M�Y	��!��!��k	^�\��	m�k�x	|�z��		��!"U0T	��(Q~R	��!�UvT?5	�c/�:	�������!��!	2����������!��!4��������	�!�c6
���	�	Ϟ˞�	�����	���c�	/�+��	��!��!����	G�E��	V�T��	e�c��	}�{��		��!"U0T	0�(Q~R	�:&X	�!��UvTY	"�!�c7�	x	����k	�����c�	Ÿ���"�!d�����������$�,dz	d��"�P���!��!v�/�-��>�<���!hY	��!��!�k	M�K��	\�Z�x	k�i��		��!"U0T	��(Q~R@	p�![��	z�x�lp�!p�!	 ��~�����y�!y�!��������	��!��!+
�	�	�����	�����	Π̠�	ݠ۠�	��!��!����	���	�����	
���	"� ��		��!"U0T	0�(Q~R	�:&X	��!��UvT@#	��!K��(	1�/���!�!+,��@�>���!Y	J�UvQ~�!�b�Uv	;�!"U0T	h�(Q~@	@�!H��	O�M��@�!@�!	���^�\��I�!I�!��m�k��	p�!p�!
�	�	|�z��	�����	�����	����	{�!��UvT	��!"U0T	��(Q~Rs
��a�<dZ�"�P��!���U1Tx!�!��U~	��!��UvmT�
� �!0��xW�.�á��D-�!S^�	��Vޡڡ�-�!-�!������@�!@�!��
��E�!h	*�!��U�U�U�
���!0���D��!C^�	��V�����!��!���*�(���!�!��
9�7��!h	��!��U0/Q��p�!����xW�.�N�F�
btf��z�t�
��!W�]�������!�z�U1Tx�!���U1	D�!:Usb!+�P�!����btf�������T�!#^����ߢ��q�!3^�)�������!:��!:��!���!:��!:��!:T��!:��U�U��!N�
_��btf�1m �����!�E�btf�0m��D��A�:�4�+���\�V� ��!��U�UT1Q�TR�Qp��p�!���btf�4m|�x�D��E�����+������� ��!��U�UQ�TR�QYl���}a�t�btf�6m�ף���?`1�%�D���|�n�+��%�ʤ��
i���
�O���A�9�)�a��
t�w%����+���������!�a�"���������1���!7z	���"�P4�Qv����'�%�Qh���!�a�K��8�4�h�0�!0�!
�
����T�R�x�d�b�	:�!��U~	J�!MU|
`�!�a��s�q���!�!�	R��������!�!������
�!h	��!MU|T	W	&Z8?}��`���btf}+m����D�}<���
i�J�D�O��h�f�)a�
t�w%|�z�+���������!1a���������$�Taz	Q��"�P4��Pv�ç����Phh���!ja����x�ҧЧ	�!��U|	�!MUv
��!�`��ߧ�0�!0�!�	~�����0�!0�!�����5�!h	��!MUvT	W	&M�i`@�!���btfi)m��K�i4�a�U�
tkw%����-Ul`ҨΨ�D�!�]n��������$��]z	b��"�R4���!v���!hp��!�]p
D��/�%����!�]��_�[����!��!��u�s����!��!�	��������!�]s�����������$�^z	���"�Q��!�!v�ͩɩ��!h��!^x
(������!^����p5�!5�!w$����5�!5�!��-�+�Z��2`5`�g�btf2%mD�:�id20�|�v�
t4w%����+�5�٪ͪ)�`R�]?<
�c?<
*�
�-�!�`<
?0�,�	+�!MUv)�`;�
mIo<H�D��\J	�c�_�
iK`~�x��QK
`������K`�ܫ=��!���(Q`���(Q`��Nt�!t�!I .�`/�-���!��!V��(>�<�5M�K�@x�v�f��!��! x�����U�!U�!
P&�������W�!W�!������\�!h	��!��Uv���!K`4��Ьʬ����$�m`z	���"�P4��Pv����+�)��Ph���!�`5���<�8�-P�!�`>
5�?Z�V�	8�!MUv+�!"Y�U0T	 �(3�!h��`�!��pbtf�+m|�p�K��6��������j<��
t�w%��^���k�a�������
i`�ܮC�A)��!�i�!�_������%��$��_z	r�"�P4���!v����!hp��!�_(T�H�@����!�_��y�q����!��!���������!��!�	�������!�!#��¯����!�!��ӯѯ!�!h�;�!�_&]������$�`z	�"�P��!�!v�*�(��
�!h���!	��!+
��9�7����!��!��J�H�-��!%`?]�Y�	(�!MUs�A�!A�!-
�s�q��A�!A�!������F�!h�V�
_�t�=w%cM�
_�t�5w%X�`��!G�wbtf�%�����.P�>�
ٰͰ�%�!%�!�
i��
��%�!%�!����*�!h�!:[��
��!	��-btf�7mU�TR�
_.O%�`�btf�'���3�<\��0�!/�-btf�,m2�,�	Q�!MUsUU��Mbtf�,mY;P}`_�qbtf}1m\�N�:(S�	�
t�w%����+��ñ��
i�`�ܱ
j�	`�
�
n�`w�o�)<_K�`�!Y_��������ӲͲ1�j�!)z	P�"�P4��Pv���������PhH��!u_��Z�����!u_V	�5�1�h���!��!�
6��Q�O�x�a�_�	��!��U}	��!MU
5�!,_�p�n�7��B*
!q.�vw%�btfv:mK�vE�.��m��btfm3mK�m>�sWgm0�!	�
-btfg3mU.��b�+btfb'm�WS`ybtfS/mtUw%iV�nV�errW`�V�`T	btf�0mt�Lw%id�U�+���err�`i�`n�`8�a�j<8	mo<8	mJ8#	m�I85	ft%w%8F	m2t<9m>!T	��O�`�	btf�.mid�9��[�C�t�w%�R�`�	btf�/mψ�:��W�O�K��[�s��R�`P
btf�+�hdr���S���N��err�`�P�`(\P`P�!���tP1���}�
vR-��
e64S�,�&�
mT�M�G�
aU(j�h�
pV��y�
eW������\X�մ��
iY`Z�<��P�!P�!XM�P�N��S�!S�![
��_�]����!��!g��n�l�N��!��!~�`~�|����!W��������!��!�B����!��!�o����!��!j���������!)Wk���������!��!l
����!�!�/
�ζ̶�0�!9W�X
�߶۶�;�!;�!��
��P�!P�!x
�
�����X�!X�!y�
����`�!`�!z$���lp�!p�!pY~&�$����!IWq��7�3����!��!r�����!��!s�����!��!��N�L����!YW�:�_�[����!��!�g����!��!���	�!"U2T	`�(FLQI�tI2��P `t 1w%�X"g�\#�[T
`Kbtf
*�hdrK��end�m/PW�`�0btf�&�\hdr��d�\����T�
�0h�.�/%R�`�0btf�/��W�:�\p�	�/�Z���0btf�0�pP�<�e*�`��!>��6�<�l
x�t�6�V�,S����6a?�<�����6)T�L�˷ŷ�p����	�!�X	�e�P��P�!��6�<�l
���6�V�+SL�B�6a?�;���|�6EV��˸��6H[��
��6pP�/�7�3�f�(�	�_�O�f���]�Y�5L��!D[�
�us�q�i����]����D[�	��!tT��Lh��!W[�����������wҺκ	�!�7T0/�~�0ptr~,/�S�D0h'�[z.`�C�dret&��
��err
(`�=�`�ret�"`{�(_��y(5� 8)
���)�D�*�<�_p5�len@�/���L+��'`�\�1`t��;`/�=���0ptr�/�u?�;���I�d���	��>6$��t6Hw%��0-�t0)w%!�*{��t*>w%&%!�t%Cw%���NtEw%+�mo<t� _�8
"�lt
Ew%�-�"��t�Dw%{N� ��t�@w%w�!(�t�Bw%(?�_�t�;w%�?�_t�:w%16�_ t�6w%I��_>t�=w%>��_it�6w%+������_�t�:w%�Y~_�t~6w%�y_�ty9w%,�t_�tt7w%�Qm_tm<w%+�o��[h_*th8w%X6^_Ht^8w%�
T_ftT6w%p�J_�tJ5w%��E��tE5w%��@��t@5w%/#�2!_�0ptr2D/��-!_�0ptr-</�(!�0ptr(=/2�##�8e�#0��1�	)��`h@�	)�r�	)`QM�a9���W9�Þ9`Pf9�M��"���W"��S"Pf"�M]���W��S
Pf�M�[��O*(����'�0__n�6��S��\sz�
�M*3`�0__s3�0__n3�sF3�Q/�M1l�NS1l/>M"T�NS"T#I0�!���0I��<I"���J0�!iW/+�JK�I��JZ�X�IP�!|W-
<Iq�g�0I�����P�!�W3��ѻϻ�I��!�W4
C�I�޻�I�����W�I���I*�"��IN�L��If�\����!�W��������!�W�����IIh�!h�!;6
gIҼμ[I��sI��I"���I<�8��I_�U�#$Dp�!f�	6DɽŽBD��NDZDfDsD�Jp�!�Wl6�J�����J�
�$D��!Xf
BD!��6DM�G�XNDp�l�ZD����fD����sDվ˾N��!��!p�`=�;�N��!��!q`L�J�#�C��!:��"�CU"�CT�C�C�J��!X�r�J]�Y��Ju�q��C�!�!�
�C�����C�����C�����C����#���!���,��Ϳɿ������!��!#;��������!��!%
p��
�	+�!"U2T	`�(#Y	��!n��k	)�!�x	U�M��	��v��	�������!EY�~����
��$�[Yz	2�"�U���!��!v�6�2��O�M���!hY	��!��!�k	�	^�\�x	m�k��		�!"U0T	��(QvRs#?�!���!?~�z�+?����8?����D?���?����!�!5�� �������H�!H�!(�� ����,�*�*p�!p�!�9!<;�9��p�!p�!`	�J�H�*}�!}�!��!<Y�W��}�!}�!`	�h�f�`��!�C#
 �!��!"U#�@�!)�"�y�u������#�p�!V��"����������1���!0z	d"�"�U���!�[v����"����!h#���!/�1#�=�9��X�T����!�]�
�q�o����!�]��������!h#����!��$������������������A���T�����p�!p�!
�
�#��D�B���S�Q������u�!h �!�$UsT�T��!�7#����!s��$��l�`�����������!�^�
�$����������!��!����!����!_v����!h#h�`�!	�(%x�������� i�!��U�UT�T#C���!U�c&S�7�3�_�T�N�l�x�p�y�����D�!�d 	&V������!�!�%������0�!0�!	&
����5�!h�!�0&U�U�!��N&UsTv	�!Us#ƻ��!o��'ֻ�����#���F�D�ƻ��!�dtu'�W�S�ֻo�k��d�������!�!�
_'�������!�!�������!h	��!lT|�
�!
e�
�'������
�!e�������!h��!ƻ�'T|	��!��Uv#����!���)�������;�/���l�j����!-e� )���y�������-e��������!�!�
�(�������!�!�����!h�!1)T|�!��!=e�
{)�����!Me��-�+��!h��!ƻ�)T|	�!��Uv#5��!�*E�@�<�R�[�W�_�v�r� �!m�U�UT�TQ�QR0X6#�t"Q��*�t�����"Pi�i*�����/":8":A":I": R":U�U#�"��X2�����+����8�!��E�K�G�R�e�a�_���{�l���x�L�F���z�j���������.��A����~A����~E��86"�iJ�+Z����N����	;"�U��~T@?$?���io-A����~������"�,UsT "� ,U|;"ME,UvT	{)&W"Mj,UvT	�)&e"��,UsT0�""�,U0T	�(Q}X��~�"��,UsT0!""-U0T	�(Q}RvX��~�""@-U0T	��(Q}R��~	�""U0T	��(Q}R��~�t�"�"I�!.�t������"�"��-����":�":�":�":	�":UsU"U"�	N.+�"�"N
{.+�}"}"��.����&�$���"�"��.�5�3��E�C�W"x$/U��}�T1Q0s"XC/U|T��~�"7b/U|T��~�"z/U|�"��/Ts�"|�/U|Ts�"9�/U|�"�/U��}�)"9�/U|2"0U��}�U"��00U��~e"hp"�V0Uv�""�0U0T	��(Q��~�""
""�0U0T	��(Q��~"�0U��}�A"���0Q��~L"f1Us["9 1U|g";1U��}��"P�""t1U0T	h�(Q��~�"Tp"f"9%"�1U��}�^""�1U0T	8�(Q	{)&R��~f"92U|o""2U��}��"9�"J2U��}��"�7#���"���4��^�R���������"Pj#H4���������������	�Pj��,�(���H�@��""6	48�h�f�+�x�v������E�����R�����_�����l�����x���������������������������E��
"��3U1"�*�3UvT|Q0	6""U0T	��(Qv�"��24UvT|	�"fUsD�"cj#	V������"vj�4�"���6"	6"�4
;"h#3 "N��7CX�>�N����[���hs~,�&�3A"Ak��7[J�F�Nc�_�C��x�Akh#���s����~[�K��A"A"�
�5�����@�l"1?6������l"l"�(6�����'�"U~Tv?�Rk�6������0"0"��6�����'e"U~Tv@��":7�����l�"�"�7~����'�"U~Tv���";����N�"�"�o7`�
�'%"U~Tv�:"sU|TvGP�F���J�JG�a�aG����GZXPXG]�S�GA�7�]�hJ�"��5"�IH�:���b?�5���intC�|r<�|����A#��������8%������m��e����x�����0�U>�/B�x��%��d�?:
�\/	`�g�%
*:*��%d�dr.�\(d�5"��errd>�(�buf$r�����(0.B�,�
ret*d����Ys�
msg8�����p6"is;	@"� �77�3�.L�F�	�6"NU�TTsQ	"�$R,�U�U�U $0*(
� $ &3$`�")6")6"F=@g�e�7z�v�.����	F6"WU�TTsQ2R	�X	�;&Y�U�U�U $0*(Q6"Q6"J	�����
Q6"Q6"����V6"U��6"�6"4
�������6"U�6"�6"I
R����
�6"�6"�����6"U�6"�6"-
�����
�6"�6"�����6"U	�6"aU�U�U�U $0*(��dret(d�=�dret�"d *3dN__sw__n.!sF3�"*�\P�F��j
J�1�7"b�KH�:�?�int`O<�
Y��b5���C�Y�:*��%H�H�.3*�7"b��errH���dst(�,�"�len1HL�F�retHe�_��07"�s��x�v�����������X7"�UvT|Q2R	�X	�<&Ys7"�Usss $0*(TvQ|*3H�	__s�	__n.sF3TP�F�=]�kKJ�=�p7"�LH�:�LintC�b?���5��^&V����(]�*d�(-:�U�HM0���H�0�<�,��b�d�l��U	
�0	N�0C�b
��^r������(�:g�
2q�
�e.:�bd��a�k^._�`_�n
1�n)i�p
],m��
]��
�l�
,� �!:
-d���a�]�pU^?k0^ Dj@�a��^�a�d�k.]�o l@*r�1^]1�`1�f1�^ 1wa@)�m8&%]�eb	o&�n.qb� |n.(�J	A0[/'V)']z'd�.* �k!:O��!~��"C2id#C2tag$~@4%C�&C$�.'O$?3(O �)O(�9*C0��+C4$��,O8+-[@0,.CPP�/C�8�1OX��2O`/3Ch�4Cl$25Op$�6Ox�97C���8C�$O9O�6�:C�M�;C�$8�<O�$2�=O�/�>C��?C��@C��AC�$�BO�DCO��DO���EO�@5FC�c�GC�+HC� +�!:6d=�
]�l�^d�nr�g�`�m]i	rf
�j^�p
]�e%6
�`&�
Q`']
�](	C
�j)C�m,�
L-	C
�K.	7
�J/	7
L0	C
K1	C�Jm�
�:nA8msgo6�K��
eL�7
�K�7,�6d(|�m�mtm�]�a-o�i�nk�_	%l
4dBm7n
kgh�`�cC`q�_�a�g5m�c�i�^�f�p3r|h�q@g fg!�l"�g#:^$�o%�h&}b'(g(;q)sh*�q+i, j-Ap.`.�e/�`0h1�d2�a3�k4�a5�^6'c7�j8Ik9�q:�p;`f<b=�d>w_?]m@�]A�hB6d3�ea�phl�g1j6d;��hm]1lrk�dPa�d�q�o=h	-d�
gVq�_e]�dYbsgRd�j�e^�cj_�k �h!vj"�g$�b%i&>c(a)�b*,a,�l-�i.X`0�^1�f2�]4sr:g>`@y]B�mCYcDB]HkI�pJ�hNEaO�]P�oQudRz`Tf`UeV^_XiY�aZ�l\Cn^Pm_�j`ond�]e�of�jh�eidrj�qlnm�nn�gpeq�jrPntieu(hv�lxhjy�\z�a{)�q1�b2V�g3VQl4]7p5Aen6d�o7d)�l]��p^V~f_V�f`]\oaA'qb	Cwoc	CQph	C6dq��rMqoijc!d.nq`Uf�mho	m
�d�m�\
�^�c�k$_-dI;p�_�eLe7i�`�i�i-d��
jQjf
co)b�n7_tc	�o
`^�f�fC:��d
��������8%������m��e����x�����0�U>�/B�x��%�:��dZ=
����@=�,=
)/`�r
2sz�	.��A,I
)�c0��
2sz�	./p�C�d�C�h�C+p�C��+�q�O �k�C(Dbd��k�i{iDcd�,�l)6]�q2sz�	.0,�Ab��
{o�C,,)�p ��2sz�	.��A��C/p�C+q�C���C,vA�m
8cmd+
�+
>7-d(j�cSg�eIobkr�_�ia�m	Ar
�b-d9��j~e_d(e7o�`&fnp^_	�i
Tr�K.�
��07
�J37
�#67Q;RW_<�
Etc=Egnl>�	l�9J8nh:6S�8buf@J$ �Z!:�ffk;A�������m��;A��Z�6Zl
/p C
�d!C
�h"C
+p#C
�$+f('L
0,(A
�)C
�*�
�q+O �].�
0,/A
�k0C
�1O-dd�Mf�c"rC�b��;A��)�g���y��bq�=
v9���AA�k%K}A?�A�?�%�L{An�A�A?%�f���A�A�9,����.T&+�
��%�L�A��9�0
fA�A%dtAA�00%��pACAC�9FCAsAAA	%$pfA�AAAUg� %
�%�f���A	.A%�L����V�%�
�
F&LcaAS"w��
=]a,�����
�yaF���j��fcC"��+qcCG�C���cCX�V�{oc$Cd�`�/pc,Cv�t��c5C��~�retdA����0,dA����bdA�����d"A��3�e���~"reqf��~�ZBS":xi6[��)[E�=�[g�c�[��x�D[TS"TS"0�a[����V[����	�S"��U0T	�h(Q	�<&�U"�U0T	0h(Q	�<&�Z�S"Exj�6[����)[����[��[>�4�D[�S"Ux0�a[l�h�V[�{�	�S"��U0T	�h(Q	�<&:V"�U0T	0h(Q	�<&�[;T"`x?�[�����[�����[����e<xT"	kx�u�<����w<�����Y�T"vx�I�Y�����Y�����Y�����Y��vx�Y#���[�T"�x��[D�B��[O�M��[^�\�4$Z�T"�T"�
5Zk�i��ZHU"�xy
��Zx�v��ZHU"�x��Z����MU"��Z@V"@V"�
�Z����'�Z@V"@V"��Z����EV"��Z]V"�x�
r�Z�����Z]V"�x��Z����bV"�	�T"dR�U��~T0Q	�9"R0X��~wV"]q&�_UA�R"8�	
=]U-�����
�yV	����retXA&�"��Z�R"�R"^	��Z9�5�'�Z�R"�R"��ZL�H��R"��Z�R"$x[
��Z]�[��Z�R"/x��Zi�g��R"��R"U�UT�TQ0�.�_AP@"���
=]6���s�
�y!	K�1�
<pD
�����fC����+qC.�*���C?�=�{o(CM�G�/p0Cf�d��9Cr�n�retA����0,A����bA�����"A����"req��~�Zs@",t!36[����)[��[��[8�0�D[�@"�@"&0�a[_�[�V[r�p�	�@"�U0T	�h(Q	�<&0C"�U0T	0h(Q	�<&�Z�@"7t"6[��z�)[����[����[����D[�@"Gt0�a[$� �V[;�7�	)A"��U0T	�h(Q	�<&�C"�U0T	0h(Q	�<&�[DA"Rt<Z�[N�J��[e�a��[z�v�e<nA"qtG��<����w<�����Y�A"�A"M	v�Y�����Y�����Y�����Y�����Y����*$Z�A"�A"�
,5Z���4�[�A"�A"��[
���[���['�%�	�A"dR�U��~T0Q0R0X0�C"]&�a�A`L"W�3
=]�-�^�2�
�y�G�#���f�C\�T�3$n�C��y+q�C��}����%C����{o�/C����/p�7C������@C����ret�A����0,�AG�E�b�AY�O���"A��~�3�����z"req���znla�������Z�L"dv��!6[����)[����[�
�[,�"�D[�L"�L"$0�!a[Z�V�V[m�k�	�L"��!U0T	�h(Q	�<&�Q"�U0T	0h(Q	�<&�ZM"ov��"6[{�u�)[����[����[����D[M"v0{"a[��V[#��	MM"��"U0T	�h(Q	�<&�Q"�U0T	0h(Q	�<&�[�M"�v�#�[4�2��[@�>��[K�I�e<N"	�v�S#�<Z�V�w<w�s�3zN"�v�*73����*3�����vC3��{O3��y[3��}g3����s3�����[�N"�v�$�[���[���[)�'��Y�N"�N"q�!%�Y3�1��YB�<��Y`�^��Yk�i��Yu�s�*Z�N"�N"��$Z����$Z�N"�v�
�$5Z����(�[�N"�v��[�����[�����[�����N"]T��yQ4o[O"O"<��%�[�����[����~[����>O"]UvT
Q2R
X	!=&Y��|�Y[O"w�	Y*�Y���Y���Y:�8��YE�C�w�YS�M�ZwO"w�4&Zx�v�$Z�O"#w�
\&5Z����(�[�O".w��[�����[�����[�����O"]U
~����|"#T��}Q $ &R�~�����~����#������������������*(~�����~����#������������������*(~�����~�����~����#������������������*(~����#������������������*(~����~�����~����#������������������*(~�����~�����~����#������������������*(~����#������������������*(~�����~����#������������������*(~����"#~�����~����#������������������*(~�����~�����~����#������������������*(~����#������������������*(~�����~����#������������������*(~�����~�����~����#������������������*(~����#������������������*(~�����~����#������������������*(~����"##���������~�����~����#������������������*(~�����~�����~����#������������������*(~����#������������������*(#���������*("4	�N"�x*T��{Q}5R"��Y?N"Cw�[+�Y���Y
���Y���Y)�%�Cw�YA�;�*$ZON"ON"�
+5Zb�`�(�[ON"Sw��[o�m��[z�x��[�����YeN"eN"
,�Y�����Y�����Y����4�YeN"
eN"��Y�����Y�����Y�����Y�����Y�����Y�O"^w�0�Y���Y"� ��Y,�*��Y7�5�^w�YE�?�*ZP"P"��,Zx�v�$ZP"nw�
�,5Z����(�[-P"yw��[�����[�����[����YP"]U
v����|"#T}Q4R�v�����v����#������������������*(v�����v����#������������������*(v�����v�����v����#������������������*(v����#������������������*(v����v�����v����#������������������*(v�����v�����v����#������������������*(v����#������������������*(v�����v����#������������������*(v����"#v�����v����#������������������*(v�����v�����v����#������������������*(v����#������������������*(v�����v����#������������������*(v�����v�����v����#������������������*(v����#������������������*(v�����v����#������������������*(v����"##���������v�����v����#������������������*(v�����v�����v����#������������������*(v����#������������������*(#���������*("4\YxP"�w$1uY����iY����4ZxP"xP"�Z�����Z�P"�w
1�Z�����Z�P"�w��Z�����P"��Z�P"�w�
�1�Z���Z�P"�w��Z���P"�W�Z�w�
+2<�ZX�Z�w�<�Z�Q"��Q"�R"��Z�Q"�w
y2�Z$���Z�Q"�w��ZI�A��ZR"x

�2�Zh�f��ZR"x��Zt�r�
R"�	�P"dR
3U|T0Q	�9"R0X��zSR"]Fb�A�3#req�6�#fd�?A/��k/���C/+��3len�Aret�A ��3!:�.{l�A�9"��4+nh�)���~�+fn�AZ����
�!������tc��4"tb��4��~	5(:"�s�	�4@5����45	��<(55"���sM5��}Y55�1�eZ�:"�:"��4vZF�D�g:"U��}T;R0	:"D�4U��~T@Qs$X0�:"] �	5!:yl�Af5�!� �#tc�6�4#tb�J��]�
=
tbb�f5/��v5 �v5!:�&mxA K"4�m8
=]x-m8b�N��Z-K"vz�66[����)[����[	��["��D[?K"?K"0A6a[I�E�V[a�_�	uK"�r6U0T	�h(Q	�<&DL"�U0T	0h(Q	�<&�ZuK"#v�
7�Zm�i��ZuK"3v��Z����zK"�IL"��Z�K"Cv�
c7�Z�����Z�K"Nv��Z�����K"��Z�K"�K"�
�7�Z�����ZL"Yv�
�7�Z����'�Z�K"�K"��Z�����K"��:L"L"�
T8�:����L"
;U�UT%Q0�K"T0Q1,&�jhA`J"���:
=]h,m8����retjA'�#��ZqJ"�ul�96[:�6�)[c�[�[����[����D[J"J"0L9a[����V[����	�J"�}9U0T	�h(Q	�<&K"�U0T	0h(Q	�<&�:�J"�J"p:�:�����J"
;U�UT$Q
�Z�J"�J"q	u:�Z���'�Z�J"�J"��Z���J"��ZK"�un
�Z%�#��ZK"v��Z1�/�K"�BdcA�:=]c0m8q^A
;=]^5m8./kFA?"��e<
=]F0m8I�;�+cmdF:A����
�FCA����/`$H�retIA��"reqJ��~�<?"tL�;�<���<?�9��[z?"tP<�[W�U��[c�a��[p�l�	�?"�<+<Us	�?"dRW<UsT0Q0R0X0�?"]po0A�<b07�
{o1��qA�<=]7m8`$�<�.�oA�?"V�>Yreq1�U'�Y�?"�?"F	�Y�����Y�����Y�����Y�����Y����*Z@"@"��=Z����*$Z@"@"�
�=5Z����4�[@"@"��[�����[�����[����&Lh�A�I"��v?
0,�A����
��'A��
/p�5��w�3�y�w
��ret�A�����[�I"�u��>�[���[���['�#��ZJ"J"
B?�Z=�9�'�ZJ"J"��ZP�L�J"�	�I"v?h?U�UTsQ��WJ"]&Cl�AF"}��E
0,�Ag�_�
�h�$A����
�y�J�E����"req���|3�h���|"md�L��|"id�7��|err�A2��Z�q��Z�F"Ku�A6[����)[����[����[����D[�F"Vu0�@a[��V[%�#�	�F"��@U0T	�h(Q	=&�H"�U0T	0h(Q	=&�Z�F"au�
mA�Z/�-��Z�F"lu��Z;�9��F"�	Q�G"�G"~��BQG�E�(QV�T�5Qe�_�AQ��~MQ�����YH"wu�B�Y�����Y�����Y�����Y����wu�Y�����[/H"�u�tB�[�����[�����[����4$Z/H"/H"�
5Z���MH"dRU��~T@Q	�8"RX��|�ZpH"pH" �
MC�Z��'�ZvH"vH"��Z"��{H"��[�H"�u��C�[3�1��[?�=��[J�H��YI"�u�0D�YT�R��Y_�]��Yn�l��Yy�w��u�Y����(�[I"�u��[�����[�����[�����ZLI"�u�
�D�Z�����ZLI"�u��Z����QI"��ZcI"cI"
�
�D�Z����'�ZeI"eI"��Z����jI"�	\G"dR<EU~T0Q	8"R	9"X��|	I"dRsEU~T@Q	p7"RX��|}I"]w
.�]�Ap7"���F+nh�0����+fn�HZ��
�!��6�.�gnl��Fna��"tb�f5��md�G0,�CW�O�eZ�7"�7"�[FvZu�s�BZ�7"�7"��FSZ}�{�eZ�7"�7"��FvZ����	�7"D�FU��T;Q�U#X0	8"]�L.�dhA9"���H
�!h�����+msgh-�����+tbhB���3N^j�H��/�hk�H/W_l�HretmA���Z^9"^9"|�G�Z��eZs9"s9"�HvZ����eZ�9"�9"�@HvZ���eZ�9"�9"�uHvZ�	�eZ�9"�9"��HvZ��	P9"�HU��T8R0�9"] ��H!:�
.:eXA8"���I+nlhX/�%��
<eYZQ�I�
�!Y4�y�q�"tb[�I��{�-[$�����ifi\�H���len]A��	Z8"D�IU}TAQ|X0Gi8"s�IUvT|Q}�8"] �J!:A&�cSA�E"��J
0,SA��
�S'C��
�ySP�J=�7�[�E"�JU�UT	�Q�TR�Qr
&pBA�C"���P
0,BAl�V�
�B%A��
�B4C)��
�yB]�J��q��DA��errDA���Z#D"|tFL6[����)[&��[H�D�[a�Y�D[5D"5D"0�Ka[����V[����	iD"��KU0T	�h(Q	�<&�E"�U0T	0h(Q	�<&�ZiD"�tG
wL�Z�����ZiD"�t��Z����nD"��P�D"�tOP�P����P���P���P9�/��t�Ph�b��P�����P��~�[�D"�t%1M�[�����[�����[���Y�D"�t,�M�Y���Y���t�Y!��(�Y�D"�t��YD�@��YD�@��YY�U��Yr�n��t�Y�����Y�D"�t/wN�Y�����Y����Y���Y����t�Y��(�[�D"!
u��[5�1��[J�F��[g�c�\Y�D"u=�NuY~�|�iY�����YnE"**u3	MO�Y�����Y�����Y�����Y��*u�Y��(�[�E"5u��[���[���[�����Y�E"�E"8	�O�Y���Y���Y!���Y,�*��Y9�7�(�[�E"@u��[F�D��[Q�O��[`�^�E"dRU��~T0Q0R0X0�Z
E"
E"P	�P�Zo�k�'�ZE"E"��Z��~�E"��E"]�fA	Q0,.A#fd;AN�CA�
Cnla!�ret"Areq#�k
AZQ+
>#len7#idZQreq
errA7H�b�A�8"h�TR=nh�2�����=fn�JZ����7�!����gnl��Fna��\tb�TR�Pid�	ZQ�Z�8"�8"R�Z��	�8"DFRU�PT1Q�U#X09"] �dR!:H4f�A0;"���W=req�<����7�	�
A����7;a�#�����7t^�Z��7�!����I�]�C��I���AP�B�]ret�A����^out�
>"�Xh;"�s�	�TY����Y���sY��%Y��~1Y��~=Y)%IYG;>UY@<"�[~;"�s;�S�[tr�[}�[��	�;"sTU@TQ�T	�;"HATUvT
Q;R��~X4	�;"#dTUvTQ<	�;"��TUvTQ��~		<"��TUvE<"�	P<"��TUv%>"�P>"�U0T	0�(�W�<"�s�W�W���W���W���W�W91�Wf^�s�W��~X��X��X��*X��5X?AX�>MX>">SX�<"_X�<"�s�,V|X-)pXHB�s�Xhd�<"7]U
*_XX>"X>"�
�V|XwpX���X��e>"�T|	�<"�X�VUsTQ"	="�X�VUsTQ0G�="}�VU��~T��~Q~
>"��>"��X
>"t�MW�X��>"�	l<"�dWU0	�<"��WUsT|R05>"��>"]�_�AZX���$A�]�0Cseq�<A_fn��fn�3Z�!��iov�[5e��5�^�=
err�ZXnh��len�Aret�A?�A�?���]hwA�Xiovw$&lenw-A5�ay��fjA�X��j Aej5��j?AlenlAJ�n_
�X��_&Alq4A\Y�]4'��	43Asa6�5,d7one8Aret8A5��9A?5ZJ�m��Yreq�=��>��Zp���Yreq�I����RA5�>��S]�AZreq�5����>A�<�	len�Anla���g��$Zreq�>�&L��BZnla�6��lhO`ZnlahD`Z��icC�ZnlacD`Zh^7�Znla^D`Z�hY+�ZnlaYB`ZLT��ZnlaT:`Z�=�A�Z#ret�"A{�(=
D[�y(5 8)
.��).D�*<�=
o[#p5#len@�@*3A�[__s3�__n3.sF3F@�a9��[�W9�Þ9APf9.@]��\�W��SPf.>M"�*\NS"�_�X�:"?��\�X���X��X!�X<:*�X$;"$;"j�\�XFD�XPN�XZX`�X	
;"n�\U|TvQs;"�A�bpfa�J�JBZXPXBP�F�A	�clsactA	�netdevB�_�_�
rJ����V"uH�:�?�int<�C�b��5������ /'dz'k��.*��O�:!��!���"�id#�tag$�@4%��&��.'�?3(� �)�(�9*�0��+�4��,�8+-�@0,.�P"�/��8�1�X��2�`/3�h�4�l25�p�6�x�97����8��O9��6�:��M�;��8�<��2�=��/�>���?���@���A���B��DC���D����E��@5F��c�G��+H�����:#�s�$;7���M��MV��yO�����H�$s0�	�r�	?s
�	�s	:	s	:	�r� 	�r�$	�I�(	Os�,?�_���.q���..%g�%
5&&+�
�^s�� Z"b��
s�4�xn
;7����
�r�����r�����I�����r���i��"�r��HBuZ"�$��r���Y"���
s�>�h^
S�����
"s����
�r�'���Os�����I����r�"���,�i�3�UM?s��wu�r� ���r�0��Z"�+sd2	�V"��2	
�dH7	��sf2	���rg�?9�rg�ZTg*h�~p'�r�Y"�	DW"DW"��
��
���	��YW"�
U|Q}R}�	�W"�W"�R
	
�	#X"�
U~T��Q��R��(V	@X"�x�	:2s	i_g	��)�x�	���	���		
	�	j	\	�	�	�	�	�	�	�	

�	S
E
*�	+<	�x��,I	<	Y"�xXI	�
�

Y"�SU|Y"�%Y"�.Y"�8Y"�
W"��U1T0
5W"��U}
�W"��U~
X"��U��
0X"�
	U���X"�=Y"�jY"�?�-�rXV	sX22	.�sH�	s62	�s0ts/�	�r��r�?s��r0�r�i"�}s"�f#�/��T�0]��!
�W��S�Pf.1<	�V"A��
I	�
�
<	�V"�xXI	�
�
�V"��V"��V"��V"�2�V"�U�U3ZXPX�' u4J���-z�y
b
?�
��
�
5�
��5intT
C���`h�`6�
<��H�?�[��

��7#8	H��W��@l�p���]ͣRL	Gf
�Cg�
��C��^����g�Y�X-�sN�]|��0�YJ!�X "~!H"�k#�|$�Z%!&Z'�^()
�*�+�6,u_-*�.�}/�e0w#1��2h3�~4�L5�6P7!;8>n9:N;ܞ<3�<P�=&	>�?�E@�GA.TB�C�pDE�FkG�H�IA6J��K�/LtM-�N:9O��PKtQϵR�FS�xT&�U|�V?7W��X7&YZ+r[�/\��]R^"�_�m`K�a�Xb�/c�Md8ae�f
�g�Vh��i��j*k><lׂm}�n4oW|p��qCMr6msʝt׎u�v�6w,`x�AyzIz�{�A|TG}��~ŕ�#��i��;�ڨ���M��T�o��f�
�����)��b�[+����\��~�����{r���K`����G2����
�km��,��?��\�n��e�����\�8��7���ݓ�;$���������<��!�H}�Bv�MH�	6��
����@�������K��&��A��e�Q����"���/c�� ��b�f���0��w����C�������Lo��
��a���Y���Tu��������U����l����`�h0�ͫ���8 <�0N�3
N��6
NAv�9
N��;
N�)��>N)�OENE�^?@/'*E1M)'1U2Tz'8�.*�tM��v�
^�^<��W�ZM�ψ����#8;�����x���
����6=9	u�
�6�z%
��&2Q�i0�(�	�#8
6=�G��Q�[�e�o��y���	�
���
HK�!
I^*�J^*6�K^off
Ljimm
M�$t8�2	������0@�'�0�d�	�
<#�'
�{0�|4Q�R_���_�������'@f������:��� �s8�
���5���	w��/��B����	:<
��
��+
��5��G)5"�'��N#��E*Z�z��Ab��c! ��8�n��	;j�1�+��ں��,	}�
T�Y,T
[�W�@��)���*\��vj�o:	��"���8�. b'!"U�#P$C�%��&�'��(�)��*�B+k=,�-��.
/�0D�1��2�3(�4�$5�6#*7�$898

�R��?�6��w��� y�@5���l�����  +�@2�8��7����P�V�����9	K�
����7
u��� _B��F��]��T����X
�ٿJ�v��9�� (8!r2"k�#a$��%��&�8'%�(��)��*�+��,?-X�.z=/c@0=C1�$2%93��4�
5��6��7e8l9��:�;B;<�5=>?��@8A<6BCn5Dz�E1�F�,G&�H�2IoJ�K;&LQMt�N�O>�P7Q9�R++Sy3T��Uj�V��W�X�'Y�Z[�<\��]�^� _O`Q�a��bg$c��d'e��f�
gL�h�4i-�j��knl&
m��nd�o�p��qa#r>s�t-�u�
v��w�0x��y&�z�{f�|�}�~\2������(�7��F����3����7�;9����q'��B�Q��~��?@�8��<�����������d������l���������e��������{��/����!���c���&�V������|��t��DB�*������$��
��=��2����z����=��|������(�l��������((�����2����W����\���#�#���������3�l�_�����B ��.�у�1s�3T�6	�0!7	�Ui8	�Dm9	� �9:	�(�;	�0>�<	�8�j=	�@F@	�H��A	�P�[B	�X��D�`SwF�hHHTp�ITt�JgxڛM1�)�NF��HO����Q��'AY
s�)v[��(�\��ޢ]��6�^	��_
���y`T�kb���]�:�0+$\r����?$&v�$%����?s��?0
(gsz
)	��
+���
,���
-�L�
.��
0�K�
1�b�
2� F�
4�(�
5�,�$p
@�sz
A	�ս
GT�B
I
�2
J��
K�5 
L�N$
M�+
O� d(
P�$3A
Q�(z�
S
�0O
V�8r�
W�@��
X�D8�
[�H��
\�P�
]�T�
`�X��
a�\��
b�`��
h�hZE 
x�sz
y	���
|��
}���
~���
��
�Tl61
9TP����g!'�`2T;&+�
E�J
�Te��e��_����0fT�T<g�%
�#>
mT�2	�����K�#^�������T
�%J�AT*��+%�����I��/�5ToT�TT%et�\tT���+QT���,�t�Td"
���s�02	�
�
t�L�* �y��bZ=�����_>���?buf����_-ret�T��@�"�d"�d"�
��"��&�"�d"�d"�"��	�d"��"�d"
z�
�"��'�"�d"z�"��	�d"�ld"�%?U�UT��_QvR
.]!2�d"�dUvT	S=&�d"��UvT	a=&	
e"�'�?��A?�,t�T�`"`�4(t�1P&
�y�G���-ret�T

4�`"�y�rFN
8
 �y
S��~_�
�
kwtd������D2�������@4��{B��"�`"�y�"���"���"����a"�y<i �y
���
���~<b"#U��~TLQ��RI@a"��U1T0Q4R4X1Y0ga"��UvT0Q4R4X1Y��~ya"��U|vb"�UvT0Y��~	}b"��b"�-Us�b"�EU|�b"\UN�c"�Us�"�a"�y�	��"��&�"�c"�c"�"	�c"��"�c"�y�
&�"%#'�"�c"�y�"64	�c"�	�c"�'/�sT�C(t/P�y�R�T3�TA,T������0fdT�T�tT�t+T0err8TD5z!�t�T5��
T~�?�#?1���T�_"��Bt�&�ME
t�8�}seT�������!���Ehdr����(��T
	(�t�T+!(���lf�"`"by�>#��#��#��`"�'U|T��QHRv�"`"ry��#��#��#��5`"�'U|TQsR#vHv#������������������*(H�"9`"�y�]#
#$"#71T`"�'U|s"#T~Q}����R)vsv#���������s#���������*(sH�_"juUva`"E�U|TvQ0k`"2�U|	�`"�'^1�s�T_"�6!�s�32	d\�y�J���F����PG���Hret�T��I�"M_"M_"�	� �"��&�"Q_"Q_"�"��	V_"��"x_"By�
� �"��'�"x_"Ry�"
	}_"�K_"�%(!U�UT�PQ0R0.]!2	�_"�'!LtgT�!�sg/2	�h��h,���i
�tti��yklfdpTerrp
T�tpTltq�bufr�Js(P�"�tR��tR�f3R��R��S�!�s?�R"�?8��tA��tA�f3A�pB�!�t��"1t!��t"��t"�f3"�ret#Tf$�/�=�T�"Kret�"T2�a9�"�W9Þ9TPf9�2]�(#�W��S�Pf�3�!�Z")�z$
�!��|
�!��|
�!��|�!"
"��|"�Z"�x]$"A; �x
'"��|
2"��|
="��|H"mg�Z"��#U��~T	)=&�Z"oT	1=&QsRvX|�Z"�4$U��|"["ol$U��}T	8=&QsRvX|	�["�'3�!�["���%"�!"�!"�!�!��""R"�["�xV�% �x
a"
+�%�
l"�L
w"�P
�"�T�"���"���["I?%U	�TsQ4R
/\"*d%UsT	;j%W\"
�%UsT	A=&Q�LR�PX�Ta\"�UsL\"(#	�\"�'M6!y��'E!��Q!ZPi!��u!W=
�!��^�!���!& �!bL�!��
�!��_N]!�"�\",yk�&�"MK�"^\�"nl\]"��&UsT0Q	u%&RvX2Y��^�]"��&Us�]"�+'UsT0Q	u%&RvX2Y��^	�]"�	^"�P'Us	%^"�!^"��'UKT0Q	u%&RvX2Y��^	�^"��^"��'U|T}	_"�'O�J�JPZXPXD
z(J���e"�b?����5���)intC�_*<�H�C�+��+��t�_k�&,����__k�=,key>_]~?�A%�RB_��C	k G�<I!�!09EI% ��8H�s�I�Z�J�ctxKk
uM�capN	t �uO	t(szP	t0NI-S<l��9��
y�"q�k�tt.&+�
k"�_�k$tUu��@j"���map�%���key�/_��	�u�
���	du��0&�7��\Z2�!Ifdh�	tpn
�lj"lj"!��zx���
��j"�j"9��=	��1	��%	��	��
	��I	��T	���j"T|
i�j"�z����s��lj"�U|�j"�UsN_"����i"��[map�)[�key�3_7-	�R�>�ka2�I��h�	t��
��i"�i"!��������
��i"�i"4�J=	��1	��%	��	��
	��I	��T	�j"T|�i"U|�/�"�X�f"��map�$�'key�._\X	�R�8_qm	b�#���	�u����	du��
�2�IKEh�	tiaerr�X��
��f"Zz�^������
�	�f"�f"2���	��
e	0g"ez�	�v	��0ez�	���	�	 �	B(�	��1�	�	��
��g"zzv8#��
��g"�g"
wo�!#�$hg"��U��T8h"��h"�U��T8
�*h"�z���+)�53
�qh"qh"
�*�?=�IG
��h"�h"4��=	SQ1	b`%	mk	wu
	��I	��T	��i"T���f"�U��*h"�U��Sh"UH�u�
�`	map�6[key�ff8�"t�7�#`	2�"�cur�I=u���|ueX�	mape)�	ug�curhItmphI�ui	t5uithj	tbktjt�u_
��	map_3�uZtpf"	�
%mapZ0[U'uUt`f"	�J
%mapU,[U&��L f"1��
mapL$���
�$f"OzN�
���$;f"�
�
Us2Df"�U�U&Fu?�e"w�Pmap?%�
curAI,&tmpAIDBbktB	tPL�e"��e"��?3�@e"Q�+	s�3.�h`	Z�4���ctx5k��map7���
+`e"`e"#;\��P��D��8��[e"U83nu&imap&$�s�&9�Z�'�ctx''k'�t��76�2  I'�u��76�2 I�St�h't[z.X#�2!��ptr2D�2�##k
e�#0_4+e"(�8UDTPQ\Rx�6}UJ���0k"@@��C�H�.<VintMb?�g��5���W=��	�5�=�<���
l�'��(.�=�Xn�=�Js/K)�()�*)*)+)�()[* )�'@)�&�C*)c(�(�SO.^4z/'`cE1�)'gU2Mz's�A,Y�.*��B
1�7�
2	�7��
3	��=
K�
 ��
)�C��Js
;�����x���
����6=9	u�
�6�z%
��&2Q�i0�(�	�{N
i�K�
j�,val
k��w
o
��
p�?2
q�^�
r����
zCK�
{���
|�(A
���(
�oK�
����
��H8�s
��������!�
���
��=
����
��(A
���
����-
�K�
��N
��[
���$(.Y�$7'GG(.ZN$|>�$s>2$s>�$�>�$��g"�Zw�,sz�	<��z���[�
�
�
�G�z�,sz�	<#�z�#�u
M#�~��K�y�Dsz	<#|�#�uM#-|�#~�#�z� ��+��L<�
5
��&,��L��
5
5
�B=�\key>57]~?�BA7�RB57��C	�G�<=C�C�09E=��8H�s�I�Z�J�,ctxK�
uM�,capN	< �uO	<(,szP	<0B=8Ssl��9��
y�'��(.8��sZ
����@=��M�]btf!&�'�E(.
5MzxE	�h�^�~H
86s!�5|<x9|8S}s'�}]v}�|.�9D0!l9a}2 �9�~4c9
6c9c|8c�}8A�izB�-|C�~D�	�zE�
+Fc|G�-UIM,�vJ�0�wK�1�xL�2u}�O�	,btfP+�{Q��gR��SM�~T�s~U��|VM �vY"�	(�}Z	<0�~\
8~y]	<@&}`	0H;vaMPzbMT
{h	0X�yiM`={jMd��m�	h�vr�	p�xv�	x��B�K~}|�	Dids}�	Dcnt~M�'��	(.(.2G~�		��N�|�9
:ld�>
:d�	E
:f�L

FQN�}Ku
:pLs:lpM�O)O#�
�\x@M�

�
�
<����
�

+
�
0���

+
����M
+
��"�M0
�	
5
5
�
0
05"���U
U
5
0�!��u
+
������
�E,���
�
<P��Y�
�	_&+�
�
�Og�%
��#�
�
+
�E*M


<
<<����4
+P�%�
L
�
�F��Mg
�
��?U�	�
�
�
�<\�<�
+Eq���
<
<G�z�	M�"��*d�	/* �id�	8�h V �<�	�� � g*�	"<� � �y�	//6!"!2�x�	���t�	�
�!�!ret�	M�!�!�cF�"3��	a�c�!�!�c�!�!�c""�c""�cX�"X�"0�c:"6"�cR"P"��"43U0T	�h(Q	@&5�"4U0T	0h(Q	@&oc��"?��	
��c\"Z"oc��"J���ch"f"	��"�`d�")�	� &d d d1dt"r"ocd�"d�"�		i�c�"|"och�"h�"��c�"�"	m�"�oc:�"U��	
��c�"�"oc:�"d���c�"�"	?�"���"��T}Z�"�sUvT0Q}R|X0Y0	��"�	T�"W����}p	M�dp	5*7{q	�tr	�
ids	��<t	��{u	
cx�v	
c�x	M
errx	M"�z�	
�$z�	
��~	M�d	;*t	�
id	
��<	��{	cx�		c�R	�
i	M
err		M?���)	��x*	�
CW+		��z+	�@~,	�"
mI	�
nJ		�"c�P	�
�vQ	
�
C�x�MQd�?*t�"�
id���<���{�cx��c���"L{�ctv�M�d�3*t��
id���<��
vsi� �
var��

i��
err�M�;�M�{"�Nd�0*�"�"t�!�
�"�"id��J#D#�<��i#c#�����#�#2�R���@i�M�#�#err�	Mz$r$!�|e�N�$�$f�|"�|��f�$�$L�|"�|��^�$�$.�}"�|�@�$�$!�|�e�S�$�$�e@|"@|"�p�e�$�$�e�$�$LS|"�|��^%�$.�}"}��@
%%L@}""}��^%%.�}"7}�@%%bo}"G}�W1b(%&%'b3%1%	z}"Z�|"�aoUv�}"�aUvT	�%RsX}�g
|"~|���g=%;%�f&|"�|��fG%E%�g&|"�|v	�gQ%O%|"�i@TsQ�RR�QX�@	�}"W���{cM�dc5*td�
�<e�idf��Rg���i�"
vall	�
errmM��}PM%dP/*tQ!�
idR��<S�"
ptXS
�{"M�d"2*t#�
id$��<%�
m'�
n(�
i)M
err)	M"c�6�
��7��v8	�x�9cz�MYd�1*t�"�
id���<�������x��

i��CW���z���v��-z�M�d�/*v� �
id���<����t
t��

l��K���x|�M3d�1*t�"�
K����<��
flp�3
fl�

sz�M9
�vDM�dD/*tE �
K�F��<G��{Hc�Jct�K�abufL�
szMM"��^
lsi_	�
msi_�~9
�,btf9.+K�99��<:��~<M;�{M�t"c�3d;*c%Y%t �
�%�%id!
��%�%�<"��%�%2v$3	��L{%M*& &�g�t"T{*��gR&P&�t"`�T	��u"4U0T	��(R�Q'cC(.cxM�d4*t
�
�<��{cx�c�z�
errMv�Md�:*t��
�<���{�cx��c�y�
errM�|�M�d�9*t�#�
�<���{�cx��c�R���{��
v��j
���}�c
num��
i�M�o�}�M�d�7*t�!�
id��%Uy�.d�0*
i�M
lvl�	MA|��Ld�9*w��jd�;*�w���d�9*id�B�@}���d�8*id�A�;{w��u"M�u dw;*`&Z&idwD�&y&l}x�	�&�&sz"�	�&�&t{�
''�x|�?'9'}}
['U'Oz~	<�'�'-�v"hH��H�'�'V:�u �'�'�gw"t{�3h�'�'h�'�'�g(((w"i�U}T
Q2R
X	�=&Y0w"uU}b1v"d{|�1b(('b ((	6v"Z�fZv"Zv"���f*(((�gZv"Zv"�	�g4(2(�grv"rv"�*& �g>(<()v"�> T|�v"�hg U��T.� �U	=w"W�'�� b.��~`<� d`3*l}`F�	�xa�n{c�V:c�Ozd	<
erreM%hw?.!d?6*id??�n|@�
tB�
&Aw��}"��,d�7*`(F(�}��,�(�(7{��P)D)lvl�!M�)�)Ex���)�)t��
*�)+��D*>*+���j*Z*id���*�*!�}7$a���*�*?z��
++j.�
�++Fz�	�9+3+Tg�"�}��"fgi+g+�g�"�}`	�gs+q+�, �" �"5�#�,}+{+�,�+�+�,�+�+-U�"�aUsT	�?&R���"-:#UsTv	�"��".!v#UsTvQ��R���3?�"�a�#U�UT	$=&��"�a�#UsT	Ҭ%Ń".!�#UsTvQ��R���փ"�a$UsT	��%��"�aUsT	��%!�}�&p�,�+�+�\
�,,iM&,,�g��"��"�$�gF,D,�,��"��"K*%�,P,N,�,\,Z,�,h,f,-��"�aUsT	�?&R��bb�"�}+m%1br,p,'b�,�,	o�"Z��"-�%UsTv!�"�a�%UsT	Ҭ%��"/�%UsR�����"�a�%UsT	��%�"�a&UsT	Ѭ%��".!J&UsTvQ��R����"�aj&UsT��q�"�a�&UsT	�"&*��"�aU�UT���g?~"R}�
�&�g�,�,�,�~"]};V'�,�,�,�,�,�,�,�,�,]}-�,�,*�~"�aU�UT	�?&R��b["["��'1b�,�,'b�,�,	f"Zj�"w}��'��,�,|-�,*�"�UsTb{�"�}�8(1b-	-'b--	��"Z15;�"�}�Y)S5"--G55-1-<5H-D-�}^5_-W-�;�"�}��(�~-|-��-�-J�"�UsT�gQ�"Q�"�)�g�-�-f�"�a6)UsT	�>&��"�aUsT	�>&�<��"��"(�*�<�-�-�<�-�-�<�-�-���"�}"�)��-�-��-�-��"�UsT��"�aUsT	�>&8~"�1*T{~"�-O*UsTv�~"�at*UsT	W	&�~"�-�*UsTv"l5�*UsTQ~R���#"�-�*UsTvK"J=
+UsTQ~R���["�-(+UsTvz"�aM+UsT	"�$3�"4q+U0T	��(h�"�a�+UsT	"�$Q�%�%���0)({�"�-�+UsTv��"�a�+UsT	X�(��"�a ,UsT	�>&�"�aE,UsT	�>&�"�aj,UsT	�>&�"�-�,UsTv;�"�-�,UsTv~�"�EUsTQ~�	o%�w�-d�7-+��Ex�"�`z���	&�urPm"P��-dr1*�-�-
{rE�,�-�-tt�
..idu�*.&.�f�m"�zz�-�fS.Q.�z�f].[.�g�m"�z��go.m.	�m"�&w{X�q"��/dX1*�.w.
{XE�,�.�.tZ�
�.�.id[��.�.�g	r"	r"a�.�g//		r"�3r"�a�.UvT	o=&Yr"�a�.UvT	�=&qr"�aUvT	y=&&�x�"{��1d6* //id?�F/@/7{�`/\/lvl My/q/2
{
�	��t�
�/�/errM�/�/�xM�/�/Q�}��"Q�A?�"�fI�"~40�f�/�/~�f�/�/�gI�"
~��g00�4V�"V�"Z	-1�4$0"0�4.0,0�48060�4H0@0+�4e�"�0�4�0�0�4�0�0<d{�"~�ed�0�0Yd�0�0 Md~qd
11��"�T
��� $ &2$�g��"(~$V1�gM1K1@�"�n1T|�"4�1U0T	��(R| �".!�1UsT��Q��R}t�"4�1T	��(Q	�	{�"W�GU{�M��"<��4d�/*m1U1id�8��1�1�y�4�41227{���2�2lvl�M�2�2err�M�2�2�cЧ"��r3�c�2�2�c�2�2�c
33�c#33�cާ"�03�cD3@3�c\3Z3�"4D3U0T	�h(Q	�?&�"4U0T	0h(Q	�?&oc�"��
�3�cf3d3oc�"(���cr3p3	�"�oc��"��"�
@4�c�3|3oc��"��"��c�3�3	��"�8�"[X4U|n�"/v4U|Ts	��"[�w�M�4d�9*id�B�Jv�	05u�	<"�(�
M�(�
M%y�15d�8*id�A�t�!�
lvl�(M+��%x�l5d�4*id�=�t��
+��&gy]@w"-��;d]5*�3�3id]>��3�3t^�
44lvl_Mk4g4�\a��4|4!"|�6�y|�-#y"0&6i�M�4�4�fy"y"~�6�f55�gy"y"v	�g*5(5*ry"�aU�U�gPw"{a�6�g7555�Xw"�{c7�C5?5�Y5U5ew"�UsT�TP<�y"�{l�8~<n5h5q<�5�5f<�5�5[<�5�5�{�<�5�5�<�5�5�<6
6�<%66�<A6;6�<c6W6f�y"�{)�7f�6�6�g�y"�{*8�g�6�61cGz"�{918 Bcb$z"�{1
t81b�6�6'b�6�6	/z"Zz"�a�8UsT~Q|R>z"�h�8T.� s_z"�aUsT��Q|R�f�w"�{k69�f�6�6�g�w"�{v	�g�6�6�;�w"�w"�n(;�;7�6�;77�;+7'7�;>7<7�;T7F7<�7�7<�7�7<�7�7*<�7�77<88D<�8�8�g�w"�{C:�g991c�x"�{W6: Bcb|x"|K
y:1b9
9'b99	�x"Z�e�x"|M	�:�e$9"9|�e49,9wx"�a�:UsT~Q|R�x"�h�:T.� s�x"�aUsT��Q|R1c�x"|oQ;BcY9U9�w"�av;UsT	�=&�w"�a�;UsT	�&�x"�aUsT	1>&%rz>P<d>7*t?!�
lvl@M�\@�
vBS��C��vD�+E�OzF	<
valG�
iHM%�y%�<d%7*t&!�
lvl'M�\'�
v)N��*��v+�+,�Oz-	<
i.M%y=d5*id>�t �
%7yJ=d<*idE�t�
+�
iM&Z~���"���Ed�7*|9l9id���9�9t�!�
::lvl�MU:Q:m��~:f:=���:�:�|��7;1;fv��W;Q;���Mx;p;i�
M�;�;off�M2<*<�\��S<Q<!�~�A7{��i<]<�
�M�<�<d?�M�<�<}�M�<�<�{��!�~�>�(�Y==�(��==	��"�
1cņ"�~�? Bc
eP�"�~�
�?*e==eP=L=�~7ec=_=Bez=r=�gP�"P�" �g�=�=Pe��"�~��?me�=�= be�~ze�=�=�e>�=b<�"�~�,@1b>>'b'>%>	G�"Zņ"�FY@UsT~Q}Y���ۆ"�a�@UsT	n�%Q���"/�@UsQ��R����"�a�@UsT	5%Q���.�"�aAUsT	�=&��"�F6AUsT~Q}R1X0Y��"�acAUsT	n�%Q����"/�AUsQ��R	�"�
�e��"3~��A�e1>/>6g��">~�BHg;>9>�g��">~e	�gE>C>�g��"��"�CB�gO>M>�Ѕ"S~��B�a>W>��>�>܅"��BUsT�����"��BUs
�"�UsT}1cZ�"�~��BBc�>�>�I�"��D�I�>�>�I�>�>�I�>�>�I??�I;?1?�Ig?a?�I�?}?�I�I�?�?�g�"�"I	�C�g
@@
e.�"M>D*e@@e0@.@7e:@8@Beb@^@�g.�".�" �g{@y@+J[�"rDJ�@�@J�@�@#�"�
U|��"�
�DT����"�a�DUsT	�>&2�"�F�DUsT~R���X0Z�"�aEUsT		�$��"�a�EUsT	2>&Q@}��� $ &#
�h���� $ &#������������������-(��"�a�EUsT	��%*׈"�aT	�>&&'~�pz"c��Fd�7*�@�@id�@��@�@t�!�
�@�@�pz"2|�hF��@�@�A
A�z"�UsT�T6g�z"B|��FHgAA�g�z"B|e	�g)A'A*�z"�aU�UT	�%&P\�r"7�{Id\>-9A1A~]MeAYA�z]M�A�A�v]*M�A�A�{^�-BBlvl^!M�B�Bc`�G#+a�#[zbMlG2�yc{I��~�vfM�B�BWzfM%CC[zfMAC;CifMcCWCTvg��C�C-s"4H__y�
T)D#D!4{RH__y�TAD?D!{�H!){�H]?�
MQDIDc?�
M�D}D1c�s"{��HBc�D�D|s"�aUvT	�=&Q��~R|1c0t"?{�IBc�D�Djt"�amIUvT	�=&Q/��~��~#
��~��~#������������������-(R|	�t"W�'�G�I(.�|A
�(JbtfA4+idA?�tB�

mD��QEM��EM
iEMx�EM�\F�"�(PM�(PM&�y�`�"���Qd�1*�D�Did�:�EE�u�D�%E!E�~�"�	>E6E�~��]E[Et��
xElE+����E�E!�hKm��E�E�\
��E�EiM1F)F�uMXFRF�e(�"�!JK�euFqFe�"(JUsQ���-��"DLp2�,�F�Fn3	��F�Fi4M�F�F�d��"�2�K�d�F�F��"(J�KUsQ���Ǎ"(JUsQ����g��"J�	DL�g�F�F15��"_�eMS5�F�FG5�F�F<5�F�F_^5G
G���"j��L�4G2G�>G<Gƌ"�UsTv�gΌ"Ό"�M�gHGFG�"�aBMUsT	�>&��"�aUsT	�>&�Q)�")�"' *NRRGPG�Q\GZGRfGdGb9�"u�	�M1bpGnG'bzGxG	A�"Z3�"�NTvP�"LT	�>&=�"��"O&=�G�G=�G�G=�G�G�1=�G�G>=�G�G��"��N��G�G�H�G��"�Us�"L�NU|~�"�aUsT	?&Qv"#R|�Q��"��"'�	�OR
HH�QHHRHHb��"��	�O1b(H&H'b2H0H	��"Z��"��OTv��"LT	�>&��"��OTv�"�E#PUsTvQ|��"�aHPUsT	?&��"�amPUsT	?&�"(J�PUsQvm�"dm�PUsTvQ|.50~�"�a�PUsT	?&�"J=QUsTvQ|R0��"l5-QUsTvQ|R03W�"4QQU0T	 �(Ϗ"dm|QUsTvQ|.50�"�a�QUsT	?&�"�E�QUsTvQ|�"�aUsT	?&�v�
�Rd�6*id�?�
t��
;	w�Mn"��Ud�1*LH:Hid�:��H�H�|�C��H�H�~�"�	�H�Ht��
I�H�\��1I/Ierr�MHI:Ii�M�IzI!�zSSm��I�I�e@o"�z S�e�I�I�o"R8SUsQ0�o"�UUsTv-�p"M�S2x1M�I�I�p"R�SUsQ|��p"�UUsTv-p"p�TpJ�,�I�I2xK��I�I�dp"{JT�d�I�I�g$p"$p"R
QT�gJ�Ip"RoTUsQ|Hp"RUsQ|�g\n"\n"�
�T�gJ	Jg�n"�n"�&UgJJ(g!JJ�g�n"�zo�gBJ@JLn"�>UT3�n"RWUU�Uo"�UuUUsTv�o"R�UUsQ1�p"4U0T	��(Qv;|yM�m"i��Vdy8*RJJJidyA�zJrJ�v{	0�J�J5u|	<�J�J-�m"fV�(
M�J�J�(
M�J�J<d�m"�m"�edKKYd'K#KMdHKFKqdVKPK�m"�Tv2$U|7MlWd76*
i9M
j9	M
n9M
t:�
�\;�?<W
aV�?MW
m^�?^W
pe�,"
vl"�G�wMЦ"��WYd**�K�Kid3��K�KerrM@L.LiM�L�Loc��"Ѕ
?X�c�L�Loc�"�"��c�L�L	�"�ocx�"ۅ#
�X�c�L�Locx�"���c�L�L	}�"�oc��"�
�X�c�L�Loc��"����cM	M	��"�	�"��"[YUs;�"R=YUsTvQ0e�"(JUsQ0d1}��")��Z$d�&*MM@i�MNMFM/h�"����Y0hrMnM/�Z��"���&Z�Z�M�M���Z�M�M
[�M�M	��"�Ť"�U}/�Zʤ"����Z�Z�M�M���Z�M�M
[�M�M	�"��"�U}	0�"�	V�"�	p�"�	z�"�	��"�*�"�U�URx�
[map�1�	Abkt�	<Acur�=H�x�M�k"���]$d�-*�M�M@err�M�M�Me�|�MN�M/�Vl"�z��]�VN
N�z�V/N)N�VKNENWlNdNW�N�NW�N�N�g1l"�z?
\�g*O(O�g1l"1l"A:\�g4O2O+<Wxl"8�\AWBO<O�exl"xl"^!�e\OZO++W�l"�\0WfOdO+^W�l"8]_WvOpO�d�l"�l"l&�d�O�O+MWm"5i]RW�O�O�dm"m"e �d�O�O	l"+l"�T}	�k"�k"��]Us(Ts0Q4Rv�k"�Us8Ts�Q8Rvf3w�*0�"���a$btf�2+�O�OS�{� �?P-P$ctx���P�PS�y�'�a�P�P@d�*Q�P@err�MOQEQgerr�Z�"/�cO�"���y_�cwQsQ�c�Q�Q�c�Q�Q�c�Q�Q�ca�"a�"0_�cRR�c[RYR��"4K_U0T	�h(Q	�?&��"4U0T	0h(Q	�?&/Oc��"���
�_acgRcR	��"�	��"�<=h�"�"��_Nh|RzR<=h*�"*�"� `Nh�R�R<[hP�"P�"�	S`lh�R�R<Ocd�"d�"�	�`ac�R�R	i�"�<[h��"��"�	�`lh�R�R/Oc��"Ņ�
�`ac�R�R	��"�ĥ"�aU1T��"�0aU�U
�"gSaUsT|Q0&�"gvaUsT|Q0:�"[�aUv	d�"WY�h�w�
 q"��b$d�4-�R�R$fmt�C��R�RFM:Y�
|��~i�q"bQ��~	�q"W�4+{��>bd�7-0K��@�H�w~
�`k"��b$a~5�R�R$b~'5S�R$ctx~0�SSmk"LU�UT�TH�|y<0k".�1c$keyy 5'S#Sjctxy+�Tk~d4k"4k"&{	�d;S5S�dQSMSlpfx�OclvlM�
�ocerr
(M�=�M�cret�"M{�(��c�y(5� 8)
<��)<D�*�<��dp5�len@�R���<ddst�)�src�:�sz�F<Ai�	<4�=��~dptr�/�0u?�;<0��I<m���	<4�~ <�ds +�Ah"	<�0�d�dt0)�
�!�*�d�dt*>�
�&%!eet%C�
H���PetE�
+�
m�t� ����etB�
+�
m�t���8
"�e�et
E�
�|���ee�?S
e64�	�-�"�e�et�D�
�{N� "f"ft�@�
�w�!EfEft�B�
����chft�<�
�?���ft�:�
16���ft�6�
>����ft�6�
+����Y~��ft~6�
,�t�gtt7�
�Qm�6gtm<�
+�o��<c�Tgtc9�
X6^�rgt^8�
�
T��gtT6�
p�J��gtJ5�
��E��gtE5�
��@��gt@5�
T*3Mh__s3�__n3<0sF3�F4#�2!�=hptr2D�4��-!�[hptr-<�4�(!5yhptr(=�T]���h0�W�0�S�0Pf<5� 0u"���i� eS]S� �S�S1� �H� �S�S1� �P� �S�S� �S�S_u"u1iUvwu"5UiU|TvQ�P�u"�iU|TsR1X�HY0	�u"��u"��iUs	�u"W�5X�z"���ku�S�S�$TT�LTDT�tTlT��T�Tj�T�T�g�z"M|iHj�g�T�T��z"]|k�j�T�T�T�T��T�T]|UU�z"�
Tv6�h|~kn�o�j{"s|o	 )4UUf&U"UYCU?ULCU?U?XUTUs|s��kUgU��~UzU��{"4U0T	�(�{"4U0T	(�(Rv5� 0�"��dm� �U�U	!�U�U!VV"!VV�fT�"T�"OZl�f"V V�gT�"T�"�	�g,V*V� d�"*?
Om!8V4V	!MVGV� nVfV*"!��"/�lUsT|Q	�%R0��"�a�lUsT	Ҭ%Ɗ"/+mUsT|Q	�%R0*�"�aU�UT	��%T�"�T|5�4�"k��n�4�V�V�4�V�V5�V�V#5&WWp5j�":�
n�GWCW|]WYW�"�UsT�T�"L/nU|T	�>&1�"�aTnUsT	�>&3E�"/rnU�UR0*[�"�aU�UT	��(5��"���s�~WlW��W�W^XLX�X�X!-Y!Y1.��;rYdYF�Y�Y�ZZ�gx�"� 	
Jo�g;Z9Z�T�"�#	�p�GZCZ�ZZVZ�mZiZ��Z|Z��Z�Z���Z�Z	[[T�"� ) 4f2[.[YO[K[Lb[^[?u[q[�s�[�[��[�[��[�[��[�[��[�[��[�[Ӓ"4U0T	�(6��r�
\	\� \\�e8�"8�"I	 �p�e2\0\q����@\:\Pe\�"�T	�qmeZ\V\be�\�\�ze�\�\�e�\�\�g\�"\�"�g�\�\
ey�"�Z	
�q*e�\�\e]]�7e]]Be1]-]	\�"���"�nUs+S��"�5sXD]B]eP]N]r^]X]x]v]��]�]rgܑ"ܑ"2	�r�g�]�]�gܑ"ܑ"V	�g�]�]ȑ"�
�rTܑ"�
�rTQ0*�"�nUsT���Q����|"RvX0r�"�
RsT~Q0��"�i�sT}Q|R~X��.js34�",�sU�UQ�TR�Q	��"W�54�"�W�F�]�]Q�]�]i�^�^u`�_��`�`�+aa�kaea��a�a^c�b��"-�z		�u��c�c'�c�c(dd
hd`d�d�d��d�d-�4e�d+A#�"�tB,e*e�gߓ"ߓ"�
!u�g6e4e��"�
9uT~ғ"�
VuT~Q0��"4�uU0T	P�(Q|R~��"4U0T	��(Q~��"B��	v
@e>eB�PeHe repeV�"�aUT��~�g��"M��	
<v�g�e�eYƔ"Ɣ"��		�w��e�e��e�ev�e�ek�e�e��e�e���e�e��e�eb�"X��w1b�e�e'bf�e	'�"Z��"�a+wUT	"�$�"�CwTv�"� fwUTvQ0;�"�a�wUT	�?&P�"�sUT0QvRsX0Y0�p�"p�"�		+x�f	f�ff�!ff��"�aUT	4?&6�c�!y�1����"x��	
)-f)f4@f<ffWfSfYtfpfL�f�f?�f�fx�s�f�f��f�f��f�f��f�f�
gg�0g,g9�"4U0T	�(CD�"���	
�z`GgAg�igcgx�g�gk�g�gU�g�g�����g�gD�"��pz)hh 4fhhY6h2hLOhKh?fhbh��swhuh��h�h��h�h��h�h��h�h��h�h˟"4U0T	�(QvL��"���z^ii.П"ր�z@i
i�"�aUT	J?&%X�"��		A~M!iiY[iQiB�i�i7�i�i�f�i�iq�i�i|j�i��j�j�eX�"��'�{�e�j�jLq�"�3�{^�j�j6��B}���j�j��j�j�Pe�"&�=
w|me�j�jbe0k,k&�zeGkCk�eZkVk�g�"�"�gk}k
eҖ"@�?�|*e�k�ke�k�k@�7e�k�kBe�k�kb�"�"<}1b�k�k'b
ll	�"Z�"�s4}U	�"��F�"P�F�}
llP�$ll JlDlu�"�aUT��~L}�"e�G�}^�l~l.��"u�G�}@�l�l��"�a~UT	�%��"�aUT	�?&�.�"���		����l�l��l�l��l�l�mm��Am;msmim&�m�m1�m�m>nnKAn=nrgi�"���1�gRnPn�gi�"��V	�g^n\nL��"��Z^jnhn��"���
tnrn���n|n �n�nU�"�aUT��~L]�"ʁ�^�n�n.ћ"ځ�@�n�nH�"�
.�T}Q0X�"�
F�T}��"�ak�UT	�?&��"�s��UT0Q��~�X0Y0.^����"�aʀUT	�?&֣"4U0T	��(Q}R~���"��		����n�n	oo�MoCo�{oqo���"�U���o�o�o�o��o�o��o�o��"�
T~6�!�1��yhȘ".�Z6��h�o�o�h�o�o�hp�oݘ"r�U��TsQv $ &R8L>�"9�\_�^"p p.�"I�\��@,p*pL�"Y�^��^6p4p.}�"d�^ڂ@@p>p/�"�a��UT	J?&x�"�aUT	�?&LN�"o�VJ�^JpHp.��"��Vs�@TpRp��"�aUT	�?&8�"���	
��zlp\pm�p�p`,qqU�q�qJ�q�q����q�q��q�q1����.r"r6�‚E��arYr��r~r��r�rL��"��n��^�r�r.T�"2�n��@�r�rL�"B�pՄ^�r�r.�"M�p��@ss�"�a#�UT	J?&I�"�aUT	U?&Jf�"]�Jn�\fss��"�"Wޅss&s$s�0s.s;s9s�"�
T~yh$�"h�X!��hGsCs�hlsfs�h�s�sL	�"s�vJ�^�s�s.��"~�vs�@�s�sLZ�"��|��^�s�s.̢"��|ņ@�s�sL��"����^�s�s.�"����@�s�sLԠ"ă�@�^�s�s.+�"σ�i�@�s�sLN�"߃���^�s�s.��"����@�s�sL��"��~�^tt.r�"�~
�@ttLǡ"�x6�^tt.=�" �x_�@%t#tL�"0����^/t-t.I�";����@9t7tL��"K��ڈ^CtAt.ۣ"[���@MtKt��"43�U0T	��(QvR~A�"�aX�UT	g?&��"�a}�UT	y?&�"�a��UT	y?&�"�aljUT	y?&��"�a�UT	p>&¡"�a�UT	p>&��"�a6�UT	p?&8�"�a[�UT	p>&	l�"u
��"�aUT	�?&Q~8$8&���"k��		z��_tUt�t�t��t�t�uu��
9u/u1��&gu]u���"���x��u�u�u�u��u�u���u�u��"�
T~yh�"�����h�u�u�h�u�u�h�u�u#�"r�U��TsQv $ &R@LŞ"����^
vv.*�"τ�9�@vvL�"߄�b�^!vv.<�"�����@+v)vLi�"	����^5v3v.�"��݌@?v=vV�"4
�U0T	��(QvR~�"�a2�UT	�?&b�"�aW�UT	�?&��"�aUT	�?&Q[�".��		b�yMvGv�jvfvn}vyvc�v�v.���v�v���v�v��v�vL[�">��#�^�v�v.��"S��L�@�v�vb��"c����1b�v�v'bw	w	��"Z�d��"s�����dww�g��"~��-��g#ww��"�a�UT	�?&RvX}	�"��"�sF�UT0X0Y0�"�aUT~P�"�n��UT~QsRv��"� ��UT~Q1��"�
̏T~Q0��"4��U0T	 �(R~ĕ"�a#�UT	-?&Q��N�"�I�UT��~Q~	+�"W�r�J�JI\xRxIP�F�IZXPX�,5�KJ���p�"�
���H�.LintC�?�	i<�#bb��5����*u?,H�(-.h�H�U�HF��AM��H/G�!H�l�H��?	�$��
7Ҧ
��[
�#NOC=bY>.���(��SO.z'
u�.
*<�)�/n�(�.V�'�.ui*�.<P$tu��������0@�'�0�d�	�
<#�'
�{0�|4Q�R_���_�������'@f������:��� =b�>.Qu�����@q�RXK���L}6idM}R�N}3�O}A,P}K�Q}+R�0,S}(L�T},8�U�0��V�8�9W}@��X}D��Y}Hb�[�PSu��?'�u#:����?m�@8��1� 1$.1`0��k�1t) ��; {@�C�T@LwptrN	�fdOAu32PYu64Qe�R:$�2T�p�VY�<Ww?��uZ�����@=�UӀ��	�VA���5@���6sz�	5#�@��<56sz=	5#	A	}$L�8���7ctx��<�#��W�� :o.(j� A0#D	.$3� #p�$'V%�&&	5!'A��(A#�	�		D$.�@+�I>,�#�-�W�.��</� :o0.(�&1	50j�2A8!3A<$с7�7len8}7pad9},8�!A���	2�|A�AAA2��eAAW�;�A,�0fA,AX&+�
?�2"2LAY�5,,��u�52��nA�AAAY�-=C���5AAA�,q���55Z�%�
�][\g�%
:,6
A-A-?	���P��"E�Q
rbPCQ
NwBw�PM}�ww��PWA�w�wpAR�xxerrSA4x0x�SAUxCxA�T��%���	cnt`A�x�x�`A�x�xAm�a��rb	��x�xV
i�"‡��	u
yyh
yy‡
�
yy
�
7y5y
�
PyNy5�"M�"��	TsQ1R~e�"��	U1T��&��"�
UsT|�"�
U1T���"�
6
UsT|�"%�"�,	-�F��
�F9�
endFW�
R�H���H��H�	7%��@�"��c
rb:Q
gy]y�D}�y�yx�}�y�y��}�y�y� }&z"zr�!�7z5z�!�Ez?zhdr"c
_z]z%���?+
.izgz��+
�+
.__c+
I__u+
�uzqz
�)W�"W�"+
�)�z�z�)�z�z�)�z�z3Z�"��?-
.�z�z8Z�"-
k-
.__c-
I__u-
J�z�z
�)^�"^�"-
�)�z�z�)�z�z�){�z%��H
A�A.__cAI__uA�{{4`)��"��A�){{t)*{({j)9{7{��"շ"	�B���"%�'rb8Q
UpAB�E{A{
��"�"�Y{W{�c{a{�p{l{
��{�{
�{�{
�{�{B^��")��'rb9Q
UpAC��{�{
��"�"��{�{�||�||
�-|'|
K|I|
Y|S|C�rb:Q
pAD�p�Q��@}(hdrc
�q��Q
�"���j��A�|�|�y�G��|�|rb�Q
"}}err�Ae}[}]P��ȵ"w(&�"F����(�}�}�(�}�}�(�}�}�(�}�}.�(8�"8�"0.�(~~�(Z~X~m�"�_U0T	�h(Q	y@&&�"�U0T	0h(Q	y@&���"Q��j~b~��~�~Q�D��D$��~
0�~�~
<�~�~
H�~
T *)ϴ"k��LS)TRG)`^;)ki�"rUvT��Q��~�"��U0Q1R1XvY0G�"��U0Q3R1Xvu�"u�T1QvRs��"��"�%U0T	��(QvR|�"�"�bU0T	��(QvR|U�"p�"��U0T	��(QvR|}�"��"��U0T	�(QvR|&��"�U0T	8�(Qvaȵ"{��8owsҵ"O*r�"��"�bU1T@��"��"��U@?$׵"-�"E�"��U0T	��(Q|��"Ѷ"�,	5-��Aarb�6Q
j��>A���(len�}#���(tmp��?��(err�A^���|rb�6Q
C����rb�>Q
�vA��"H�crv ��resx
��.W(³"³"
|
Mi(��
W(Ƴ"Ƴ"	�i(��˳"&��";U�Ud�qA��"��'rq%�U	��l5p�"
��'rl&�U�c5P�"��'rc1�Ur�e.���e.��.�T�"T�"g
����T�"
��T�")2
�)X�"X�"X	�)���)���)+�)�
�[�"[�"h
�5�3��[�"
�?�=��[�")�
�)_�"_�"`	�)I�G��)T�R��)e�a�EQ�[.�r[5�5�?`	.5`	�`	.__c`	I(__u`	�E�U.ArU5�5�?X	.5X	2X	.__cX	I(__uX	?�M�".��rbM4�y�u�idxMEu����!�"	�H�HA�"��'rbH5�U	[�0A�"��3rb0+�������03A���i2A(��cnt2	A{�u�err3
����res3Ёȁ%&�j:	}��L�;��W(|�";�?�i('��
W(в"в"	�i(H�D�ղ"q�";/�"�%R�T��"݁A��"��;rb.�f�Z�err
����res͂łiA����L� )�'�.W(DZ"DZ"
$,i(<�8�
W(˱"˱"	�i(O�K�б"��";_{��p�"��\*r�2k�a�0��:����len�A����err�A����cnt�
҃ʃr��.����.��
���!��pA��A�=�`�A%���?�
.P�N���9�
P:�
.__c�
I__u�
0Z�V�;�)��"��"�
�)l�j��)u�s��)����3��"c�?�.����8��"9�:�.__c�I__u������;�)��"��"��)�����)�����)ƄĄ3�"�?�
AЄ̄8�"9�
�:�
A__c�
I__u�
�߄ۄ;�)�"�"�
�)���)�����)��%���C.__cI__u"�
�4`)��"���)��t)&�$�j)5�3�3ǫ"+�.__cI__u�?�=�
`)̫"̫"�)I�G�t)R�P�j)_�]�
\��"��"
lm�e�F���Ay len�%}G���0�"M�"/j��A����/��4�	���*ctx�E�8�0�/�y�#"b�X�rb������err�AȆ��HP��4�"!w(N�"��!�(����(���(@�6��(r�h�.�(`�"`�"0� �(�����(����"�� U0T	�h(Q	~@&&"�"�U0T	0h(Q	~@&<""4�"4�"�P!/"��):"&<�"�)U}��"��"�z!U1T Ȱ"ذ"��!U@?$�"E"�!U}TsQvR|A�"U�"k�"�"U0T	��(Qsr�"	a���E" rb�,�bi�AG|KA0�"���'*rbK*����/j�K2AG�?�/�L�o�g�*ctxL/�����c�N���~dlenO}��~eP����rQɈ��#�R���tmpS���errTAg�U�HP��Q�"!*)u�"��Vz#S)����G)����;)����!�(��"��f�#)ʉȉ)ۉӉ�(����))��"Y!�(ԭ"Ɇk*$)$�"�)3�-��(_�]�Ɇ))�"Y!*)��"ن�j$S)i�g�G)t�r�;)�}�<W(&�"&�"
]
�$i(����
W(*�"*�"�i(����<W(\�"\�"�	;%i(����
W(e�"e�"�i(����j�"!W(v�"�r
�%i(����4W(v�"��i(����{�"!W(�"��c
�%i(ɊNJ4W(�"��i(Պӊ��"��"&U}T��~Q��~	�"�,&U1T8S�"�X&U0Q3R1X}Y0��"�&U0Q1R1X}ʮ"u�&T1Q}�"&�"��&U0T	P�(Q}R|5�"Q�"�'U0T	�(Q}R|\�"�'4'UsTv��"��"�q'U0T	��(Q}R|��"ٯ"��'U0T	H�(Q}R|�"��'U0T	��(Q}�"�,e�<
 �"O�W(*rb<3��ߊ*r<D���>�"?a�"?0o�",U�T-�=�Aw(ret�"A-{�(��(�y(5] 8)
5��)5D�*]-<���(p5]len@�F�=��*) ptr�/�"u?�;5"��I5f���	5g�a9�`)"�W9�"Þ9A"Pf95Ie9��) p�>�) res�G�"��PA	�)hIR(��) p�C�) res�L�"��UA	D+""p�"]�O*/".�&�
:"T�N���"�'*Uv��"��",��",0ͬ",U�U+aЬ"V��*ou�m�|Ь"����*������"?	�"?�"0&�",U�U+""�"�+/"����):"0�"�)U�U+�0�"��+J�U4�"
ɋNj4�"
2Ջы
�)8�"8�"X	�)���)����)��+�@�"��,J�U�D�"
����D�"
�%�!�
�)H�"H�"`	�);�9��)F�D��)W�S�+a�"��,om�g�0�"O*U�Ui�J�J���$J���0�"yk�b?����5���%intC�&f<�mH�C��'t��+��y�_f�&,����__f�=(key>_]~?�A4�RB_��C	fG�<Z � 09EZ4��8H�s�I�Z�J�ctxKf
uM�capN	y �uO	y(szP	y0_Z)S<l��9��
y�f�P(K�[
f��	y��	y��	yڂP �_�Pf���yyyyy"�����_��_*&+�
�f+��Y�P��X������y��"�X:P__����_�fQy�?UPq��fq�f�yy
p\�X�"��:set�$:����s�5�Œ��!��_�@�v�_��len�_����p�f��err�X���+�"�����0�.��:�8�	<�"UUsTsQ1Yv
cH�"H�"���D�B��N�L�tX�V�	S�"�T}Qv�"��U}j�",T|Q|R0X�@Y0��"��
�TtX@�"���sett%:h�`�st6�����!�v_�@�vv_����lenv_ǍÍpwfڍ֍�{�"�{�������	��"UUsTsQ1Y|
c��"��"��������	��t��	��"�TvQ|l�"��Uv��"��T}Q�@�"��hf�seth0:�Mh<y
�Qc
�0�"�"setc/"UK
+O^y �"	�Vset^/"U,xPTpsetT":
�Z':��"2�"
�'#y'��:�'<�a�U�-�'Ny����set):׎͎f8*P���err+X(� �-P�O��".އ�off8_O�I�
c�"�">��h�f��r�p�t|�z�	(�"�T}QsRs
�":�UsS�"�U|R0X0Y0h�"�
��"�"1	�����
V��"��"#P�	c����
���"��"	V}	�������"���"�	��"�Uv
���"��"Q	�	/Ĺ"q�	U1T(	�"QU	0�"T	p�"Qv"
�
�p�"#��
Ղ"_������-_����ctx9fя͏s "�ߏ��!����Ђ"�	����"�"��y0�"6�ckey#_��ctx.fTs"-�+�str�7�3�0�7�"7�"+	�O�I�1�e�a�2]�f��Wh�S�Pfy�~ y�s +�3h"	y#�2!��ptr2D���-!��ptr-<�2�##fe�#0_4V�"9��c}�q���"�Vf�������"��"�5�"�U�U#]�S�6�J�J#ZXPX��O�RJ���ǒg�#�#C�H�*SintD#��T.W#b#?�#5�#����(e�*P?,1�(-*��1�.�#<���.��	N�#?
�#.�U��z���(�/'^+E1s)'eU2Dz'PA,��.*�V
1�?�2`?��3` �=
�
K�
 `
�
)`@��/P
;e����x���
����6=9	u�
�6�z%
��&2Q�i0�(�	� w
o�
��
p`
?2
q`
^�
r` ��
z�
K�
{`
��
|`
(A
�`� �(
��
K�
�`
��
�`�/P
�����7�P
�?������ !�
�Y
�
�` =
��
��
�`
(A
�`
�
�`Ys��!5�'�#,��05�48^�A*B@Q�
(�S�
O1T�
��U�
+�V�
�#W�
�X
� 
�	Y
�(
%�Z�0
��[�4
W8\�6
8�]�8
��^�:
�_�<
#
`�>A-a�9@�J
b���
B���
���
T��
i�
�
D��� 
d���(
�#��,
k���0
���8+�5��9�
2��
��^
f�^
�$�
"��
�Y�+��W9��
���
fN��+���/Po��@��7�.���	�
��i�X!	׹
#:�/&
�����.�������F�_�I�!��A������B(�
3�	W
Vv��
��P
*-�
8
�[��
� �
8 ���/P�~������g�V���(2��	�>
����
R��WElf��CElf���D� ��H�
�!I+E�J+E6�K+"offL<"immMTX>�PmX?�eh��7-�n��J�=	�4
J�`
$����
;7�`
K��`
���`
+���7��PZ�����@=#�D$����:sz�	8$��	:sz�	8� \�:	"sz�	8
���	
�S��	$�p��	@�
O��

8���
(
����
H
3O�`h?	?	Cbtf�	�	7@'P�
�@�^��!z� (<@YC�0�0�)0��0V�$;)0�

H'�	
(t	`
��
`
R�`
��`
3�
`
A,`
K�`
F�` 
�`$
b�x(
$�� �
��W
�I�`:len�`
�
�	
E	�D`$�% ��
���H
��+
��+
<�`
�1�`
���`
�4�`
���`
%�`
̾�`Y��Zhdr��[�<�	W$��
G��`
��`
�<��8+\*$
��@
;7�
`
K��
`$lQ��
;7�`
�M�`
MV�`
yO�`+2T���]D�W+qZ��� ��@Y

���"idD
��D
܇!D
��#�
�%�
�(	8"scn)Y
 

�*^
(
�<+c
0
G�.D8�J ȉX1
��2�"fd3D"elf4�
L�6	8
ى8	8 "btf:(
�;�	0
� >8
E	?D@
��B�H
ӃD�P�	� �HA
��I	8
4�J`
��KW ��N�
'�PD
7�RD
K�TD
�9VD
f�[D
�]D
C(`�
E�b� ��e�
��f�"idhD
�j�
�m	8"scnnY


�o^
 
�<pc
(
��sD0
��uW8
#�xD@
�{�D
b�|DH
��}�P
O�
X
8��
p
���
�Y �h�L
����"fd�D"elf��
���L
� �Q 
E	�D(
.��`0
��	88
ى�	8@"btf�H
���	P
��DX
���e`��D�PVVA Z�����	������	V�D��:	SN�D�D``$M�D
�`W��&�~+O8<<[!��\�	`�lw�	`X�D��	��,W�D��5)D������
�����	`���
�"��Q
�8<\x@DX��8��#�s�	`=O�D��	�WrR�D��	�W������	`�O�D���W��R�D��W����2�	`���`H�	���Dh��8��8Y
��Y
�*��	��`7�?6��`��D���}9�c
�Y
c
Z����88��QD3�38(�LO�,�WkW8FE� ��D��D1Fj���D��DGը%G�#H�UZ��58�Y
p\D�`�Ї�c
Y
f�\^
Y
w�;Y
5���q1K��Z`k8�8��L���!�
��D~�������q�W�882�%�
���1X@�D��PPHg�%
�2���8�	2!+&J2xP
\`�0fDsDw�D��^&+�
�W���
D���
0����
	8;��
8���
%8Љ�
88/��
	8��
8���
+8	hdr�
��<�
W	cur�
W	i�
D	err�
	D	sz�
D_outi'p	sec�
Q'�	sec3Q'�	secDQ	secUQ�%��
D��
1�q��
?W���
�n��
8��
#	cur�
Wψ�
D	sz�
	8
�D�t
D��t
,��yv
		btfw
��x
�	iy
D	jy
	D	idy
D	erry
DP�z
`	sec�
Q	vi�
�:�L
DB�L
1���L
E���M
8��M
#�P�M
48	scnO
Y
�<P
c

�Q
^
K�R
D`Q�
D��"y�{"�
-��Ӑsec
Q���˅
	8����5�
���err
D���i
D����(�"g�
� :��g�)G��Sm�g�_����k����uٓѓ����B�$�)������"��v
�ʂ������”����ҔД�đ=���,���" ������"�U|d�"�U|~#�U0T	�(RsI�ۑ�
��ۑ�-�����{��̕������e�[������іǖ���Z�L�(����4���>Z�R�J��}�JU�#,��"9������!��"�F	������Әј������������6�"8�T,���"5_��
�!���"�W	� ���9�7��H�F��W�U����f�d���"8�T^(��c}�s�7#�U0,p#I5u����!�#B�5	�əÙ���������B�����8#8�TRs��"�XU��T����"5�"�U���#��U1T���#��U���#��U0T	 �(Qs�#�U���"2U|�"�+T��&�"�CT|E�"\�oUvT	{)&3�8L#��U0T	��(Q	��#j�T|#\��UvT	�)&3�8#� U0T	��(Qs�#�1 U0T	�@&Qs�#�[ U0T	��(Qs�#�� U0T	X�(Qs%#�U0T	��(Q	��L#U�

!���!���"{���>�<���"��#��@

P!�%��#�#����#��

�!�M�K�!��#����^�\�#i�"&u�""
#
�!T0$#
�!T38#s@#\}#�#�1"U	��#�H"U0�#�#�m"U	�9#W���	DZ#��	5�obj�	MZ#!T�	!_#���	�	s�	����	��	Q4��	Dψ�	D	i�	D'!#��	d#���	'd#'?#��	i#���	'i#��	n#���	#n#h
@X&r��	W�"s��$.��	7w�m���	M�����tmp�	Wƚš���"H��	2$��ޚښ�������!��H���	�"OTs!ׂ$�"[��	��2�.��H�F��W�U�9�"`�T|��D�%��1�obj�IZ#	t��	i�D	j�	D	n�D���D	id�D+��'%���e'!%g�	�'?%�� 	e�!	���.	�/	QX�0	!�%��1	���F	
WZG	D��H	e	sz[	l�&sS�D��"5�=&K��!h�d�(ctx�0W���ё������Z�D����ۼ"�U0T	P�(��eD�&obje-Z#��g�	sech	iiD	ji	D	niD	miD	vip�	tq�	vt�������D	sym��&���I�&u'objI4Z#�I@8<JDDJ"���L	symM
�&	iND	nN	D7�OD+P����Dn(��7�obj�OZ#���	i�D	err�	D�������Q^��Q���n(���n(	j�D	n�
D#�88�8<%8� �&	sec+Y�,s(����&D�)�&5�obj&MZ#sym'�&D'"�#�'0D��)�*Q��+eK�,D<,D�,D��,$D	err,-D3�-D�9-D8�.	8[�/
�&?(0�Kj����R�	tS�;���)sym.�&��7D;Ƅ�)sym(�&<1D;Q��)sym(�&�1DȆ�D�*ȇ�1���>D�Z���"Dg�������m���*a���*	s��	i�D	n�	D	off�D�����*obj�=Z#���N�	sec�	i�D��D�+obj�.Z#sym�>�&D�O�/������#�	i�D	j�	D	n�D	m�D�9�D	t��	vi� �%+��&��
��+t�6��g
�#,Dg)��h���h4eobjiZ#symi(�&'�i48�9iAD��k�3�?
��,D?-��@���@1eobjAZ#symA%�&�9A.DP�C
C�C#
��D
��D#
	tE�	errFD&8��
���"4��.D�(��՛/���	8�&�׈�!�.����v��!�.�֜����	3�!�x��!�.����aӅ�!�.�Y�������b,�:��"c�"Nr.d��/�.��~��"�"(1@.2�ĝ&�ܝڝ���B�"i�UsT�Q2R�X	(&[�"�,UsT}Q~R0XY|��"��.U0T	��(r�"	/�.U��~T1Q}}�"	/�.U��~T1Q}X��"W��
8�	/A*&�%
���"��9D%.�
���%=�;�!�D�&�	ž��(id1&$`b�`�)�'�	��o�(id2'$`,�*�t1)�Y�9�t2)��Ҡ�*�@�<���*�n�f�n1+�ҡ��n2+�\�@�i,D֢΢	n,	DK�.L@��2m1��9���m2�!�9!��8�#�"#�"��0J�:�8�8�#�"#�"��0J�I�G� �5�"5�"�12�X�V� �:�":�"�=12�g�e�d�"�W1U��r�"�o1U}��"��1U|Ts��"	/�1U��T1Q��X}D�"�1U|d�"�2U0T	`�(Q��X���Y}
����"�O2U0T	��(Q��RX|Ys��"�U0T	��(Q��RX|L]�
4m1�:x�t�m2� :����8�h�"h�"��2J�����8�h�"h�"�3J�ţã�x�"x�"�R3�ԣң�|�"|�"��3�����"	/�3U��T���QsXv�"�3U~0�"�U0T	0�(Q��X���Y
�����"��4W4ҁ��!V��"���	h��������"̈4"�4ҁ��!V���"߈�	h���V��"�O�4h�.�,�V��"�O�4h�=�;�V�1�"�i
5h�N�J���.�")�=i5ҁi�g�!V�.�")��	h�x�v�g���"��"��5v�����e8���"��"�%J�����ށ��"s�>6�����!V���"s�j	h������I�"I�"EP6,�ä���_�"_�"I�6,�ҤФ���"��">�6,��ߤ���"��"B�6,����"�7UsQ���"�/7UvQ��x�"�G7Us��"�_7Uv��"�7U|T����"�7U~��"��7U0T	x�(Q��]�"��7U0T	(�(Q��R|�"
8U|+�"�E8U0T	��(Q��XYsx�"��"j8U~��"��8U0T	8�(Q��Xs
�"��8Us�"��8Uv&�"��8UsTv_�"9U|��"�.9U0T	��(Q����"F9U~��"��9U0T	p�(Q��X|Y����"�9U~O�"��9U0T	��(Q��R|q�"�U0T	��(Q��RsXv����eA:�9���e	syme�e�:�:�DN���e+�	iD����&�:��5�'��D8���Q���
�&S��DR;��6�obj�NZ#���	sym�
�&	i�D	n�	D	err�?D7��DD��`��D�;��6�obj�NZ#	i�D	err�	D�����Q ��
��;sec�)D��
��;sec�)&քJD`�"��=�J*�	���(dstJBQO�C�(srcJW����tmpLW٥ե�M	8�����M8G�A�E�N	8l�f�&�N8����errOD�������"n��=ʂ������ߦݦ����/�"r�T0ׂ/�"���i=��
��� ���3�/�J�"{���"O�=T~]�",>�A
��=�A1Q��AJ�,
��=dst,(Qsrc,=�Q,>�@���T�	secQ	i D&��D�"'�=?��(�U�M���@Q��{����Y����scn�Y
ݧק�<�c
����
��^
��K��D/�+�0�"D�"��>UX�"?Ux�"�/?U��"����Di?obj�8Z#	err�DI��D�?obj�4Z#	t��	i�D	n�	D	err�D&ň�D��"#�9@ψ�%I�C�(ctx�4Wk�e�btf�����s������ſ"�U�T&>��D��"��@K��%����(ctx�4Wިڨbtf�������"2U�Tn�XD,AobjX:Z#secXOc�Z��ZΎ[
n(	i\D	n\	D'��
8<�
8l�D�Aobj;Z#secPc�	sym
�&	iD	n	D<(D�)D��*D���D�Aobj�4Z#	sec�	i�D	err�	Da�D�B�4���H��y(�BobjZ#5�K	err%D	scn&Y
�<'c
1�(L
�)^
	sec*�Y
8��Z�	&��"���C(obj4Z#����E�R�J�� �y�sec%�����(	8�������"�"		�C��������ҩЩ���ߩ��/�"OT}!��H�"/�ʂ�����
���!��c�"r�T0ă�
� Dsec�,
��^
+��m��
�@D+�+�f���D��w��-�@�:����A���e��y�(�B٫ͫgobj�h
��~err�Dh���,�".���E�ƭ­��ޭ��
��.�$��>�">�" 0HE%�e�]������u�"�yEU0T	�h(Q	�@&v�"�U0T	0h(Q	�@&�u�"@��
F�����!�u�"P���Į®z�"�A��"`��X�A��ӮB���&B���BD��`�3B(��?B�^�KBĶ��WB=�+�cB����oBŷ��{B'��t���"͊0�F��a�_���s�q���"kU|T@?$�B��K�B�����B���C��"�}�H�CX�T��Ds�o�D���� D�"�"��G2D����1�"HUT	n)&Q7 DU�"U�"�"H2D����i�"HUT	n)&Q7M�"HLHUT	v)&Q4��"�qHUT	{)&��"��HUT	�)&o�"�UT	�%q�"��HUs~�"�HUs��"���"�IUsT0��"�B3IU��|T~��"�KIUs��"�pIU~T	{)&��"��IU~T	�)&��"��"5)�"��IU0T	(�(Q|R��|���"��"5P�"�4JU0T	X�(Q��|R~X|�"�gJU0T	��(Q|R��|��"�"��JU	�6�"��JU0T	�(Q��|R|�"'�"��JU	�E�"�KU0T	��(Q��|R~X|��"��"�@KU	���"�rKU0T	H�(Q��|R|,�"�U0T	��(�A?�")��(Q�A�¹)��A�Ӻ�A�����Aٻ�� D��"��"�AL2D������"HU|T	n)&Q7�@��"���
+N�@�����@�����@��s��@ܽν�@6�.��@d�Z�A����A֋KMA��A-���"�MU0T	h�(��"�*MU0T	��(��"�U0T	�(]�"HuMU|T	v)&Q4w�"��MU|S�"��MU0T	 �(R��|z�"��MU0T	��(��"�	NU0T	H�(R��|\�"�U0T	��(,A�"��
�OKA����>A�ݿ�XAP�>�dA%��pAn�`�zA�����A#�}O�A
����A�����A�����"��NU0T	x�(��"�OU0T	(�(��"�8OU0T	��(�"�\OU0T	��(��"�U0T	��(�"��OU0T	h�(�"�U0T	�(���"��"
�#�O�9�7���"�"PU0T	P�(R|T�"�LPU0T	�(Rs�"�pPU0T	(�(0�"��PU0T	��(/�"��PU0T	��(Rs��"��PU0T	��(�"�QU0T	��(*�"�U0T	x�(i?8�"8�"���Q{?H�F��?^�X��?{�w��?�����?����N�"2��"��QU~Tv��"�QT}��"�U~T|=?5�"M��URO?����M�\?
���"�?RT|��"sTv=&�"i���UO&A�;�i�\&m�e�h&����t&����~&
���&���&+�'��&���U�&M�G��&q�k�V�*�"*�"t+Sh������*X�"X�">x	�S�*�����*�����*�����*������"�T}����"��"��SӀ����8���"��"�TJ������&��gU�&
�	��&+�!��&]�[��&o�k��& �" �"��
U'����#'����	'�����&����0'����<'����H'��R'1�-�\'T�R�h'c�a���"�UTs��"�U��|��"X�"�-�"�U0T	��(Q��|R}'�"UT|F�"�x�"��UU}T	�@&��"�BU��|T}�"2��"�VU2T	��(Q|��"�#VT1Q0��"8@�"IVT��~]�"haVTs~�"��"��VU0T	��(Q|R��|���"��"��VU	���"��VUsT	��(Q|��"��"�WU	��"�@WU0T	�(Q|��"��"�eWU	���"��WU0T	8�(Q|e�"��WU	�{�"��WU0T	��(Q|��"��WU	��"�U0T	h�(Q|���"��"�	�X�t�p�%���"��"��������"IR;���"[q;d;��~;�����;����4�;֌�;�����;.� ��;��"��"�Y�;g�e��=�"�"Q�
�Y�=v�t�>����>����!>����a�"�U~Tv�=e�"e�"�	�Y�=�����=������"-�U~�=��"���
#Z�=�����=���� �"����"�HZUvT	�)&��"�mZUvT	�<&��"�;�ZU��|T|Qs��"��ZU0T	��(Qv��"�w�ZU~Tv��",>�ZU~T|Qs��"�U0T	��(�:��"��]j�:.���:�����;����
;����;��^�#;\�:�-;���9;c�A�E;%��x(��"c��	�i�(�����(��n��()���(�����(c��(�����(~�X��(M�)��(�����(1��)��d�)��l�)���+)D�6�7)����)C)��~O)����[)E��Jg)��"�*}�"��M�_+����(+����+0�$�+�����*������5+��?+M�K�I+]�[�S+n�j�]+����i+����s+!��~+J�F��+S�"��^�+f�`�%��S�"S�"�
������%V�S�"S�"�	h�������|�"|�"�G^Ӏ��������"��"��^������%V���"��"�	h�����$�"2S�"X�^T}��"X��"���"�_T~�"�)�"�)_T~h�"�S_U0T	��(Q~��"�r_T	��(��"�U0T	�(Q~R��|�n)��`o)����{)�����*f�"f�"K_<`�*
���*���*4�.��*Q�O���"�T��}8�"XT`TvG�"�[�"��`U��}T	�@&��"�U0T	h�(Q��}A:��"��"Ph
;a`:a�_�S:p�n�m:��}�y:�����:�����""�"�T~�+��"�{.e�+�����+)��	,�+�����+�
��+�+c�U��,��������"��"vb������%V���"��"�	h�����#,Y�"<�~
rdi,v,\,����O,��B,5,J�B�<�)�,��})�,��})�,��~)�,��~�,{�o��,��������"��"Ic������%V���"��"�	h�������"X1cU��}Tv��"�acU0T	p�(Q~RvC�"�xcQ0t�"��cU~R1X}Yv��"X��"��cQ0�"��cU~R1X��}Y��}��"�, dU~Q��}R��}Y}G�"�JdU0T	��(Q~_�"�U0T	��(Q~��"X�dTv!�"��dT	�)&H�"	/�dU~T1Y��|��"��dU0T	��(Q~�"%�"�U0T	�(R~�:P�"X�~
�e�:�����:)�'�X��:8�6��:R�P��)v�"v�"
��e�)m�k��)}�{��)��"��"�f�)�����)�����)��"k��<f�)�����)�����) �"{��eh2*%*����*����*	��{�?*5�)�K*k�c�W*����c*����o*����y*�����*�����*����4�"4�"�Ug��#�!�%V�4�"4�"�	h�2�0��l�"��
}g�A�?��}�"��
�g�8�}�"}�"�gJ�%�"�gU��|4�"hUvT��|�Y�"hUvl�"7hU��|��"�OhUv��"�U|	:H�"���gi:R�P���(:f�`�4:������T�"Ŏ	i������������������Ŏ��o�"OT��|!����"؎ʂ������	��������"r�T0QL|�"��iU0T	��(Q��|�R~��"��iT~��"ˆ�iQ��~3uws�"�T	h�(A�"�jU
��|�# $ &T4��"�2jT��|��"�U0T	0�(Q��|��$$�"��"p�$4�&��$������$�����$Q�;��$�����$�����$@�6��$|�n��$����%&�8k%��&�"#kTs9�"�Tv�$8��l%+�!�V���"N��zkh�]�Y��+��"^���k�+w�q�A:@�"s��'l`:����S:����s�m:����y:�����:����s�""��"�T��|��"X?lT}��"wWlQv�"��lU0T	��(Q}8�"���"wQv,!%\�"@�l&%��2%"� ���"?%���o@%?�/�L%����X%����d%����'�"'�"C	
ZmӀ>�<�8�/�"/�"D	�mJ�M�K�p%���oq%n�Z�}%�����%�����+�"�K	Mn�+M�G�%���"�"�
��l�j�%V��"�"�	h�{�y���U�"��l	�n����������������������x�"OU��|A:F�"
�M	5o`:����S:��
�m:E�?�y:d�`��:�����""��"�T��|�%)��o�%������"\��"�U0T	��(Q��|�">�"��"�U0T	��(Q��|'�"XA�"2P�"2c�"�pU $ &T4�"2u'��";�� s�'�����'����W��'���'>�2��'|�x�4�'x��'�����'�����'���'G�A��'o�e�(����(����(���;��"��"�(q�;'�%��=7�"7�"f
�q�=8�4�>V�R�>v�l�!>������"�UT}�=��"��
�q�=�����=������"-�UQ��| (��mr!(����-(����9(E(��4Q(ɐR(.�*�^(H�D���"�U0T	8�(�"��rU0T	��('�"�;�rU��|T|Q��|k�"�w�rU~T}��",>�rU~T|Q��|��"�U0T	�({"��"���v�"j�\��"������"%���"��}��"�����"���"}�a��" �
��"�����"����#��t#%��#F�B��*�"�"=�	
Xt�*\�Z��*n�l��*��{��*����O�"�T~�"A��"s#UvT~?#(��u@#����L#�����*L�"D��	
u�*���*��D��*�����*�
�l�"�T~�"�:uU0T	x�(Q~>�"A��"�quU0T	8�(Q~�"s#�uU|T~E�"�V�"�4!#T�&#*�&�2#G�A��*g�"g�"<�	
=v�*d�b��*v�t��*�����*������"�T~U�"A��"��"�"�"�/�"�d�"s#U��|T~A�"�N�"8[�"&h�"�u�"���"s��"\i�"W���'Dcw�'/���'C�	err)Dψ)D�*
�&	sec+QR��&�w�2�'�B3��Q��
�&	sym�&�	8h��Q �"��y5��7�����5���K���<� �Q��Msec�(Q7�3�<�(�	8M�K�N��D�"D�"�	�x��\�Z���m�k���|�z���`�"OTv��z�"��xʂ������������������"r�T0��"�U|is���0�"��N5���0���5�y�RN��y�<�������Merr�D���jP��O�C�"���uz�F�B��b�^������������U�"U�"0z%����$�"���"�GzU0T	�h(Q	�@&��"�U0T	0h(Q	�@&Ow��"҉�j~%wG�1�w����҉2w�
�>w0�$�Jwc�a�Vw��p�t���"�1:{������������"kUvTAQ
���"�R{Uv�"�n{T3Q0*�"kX�"K�{U���T	�%Q1d�"5|�"�w�{UsT	�@&��"��"��"���"���"�U�"�w@|UsT	��%j�"��"��"���"���"�
�"��"5/�"ˆ�|Q03uwsY�"5��"��"�}U0T	h�(QvR|�"�}U	�#�"�@}U0T	��(7�"�X}U	�J�"�|}U0T	��(V�"��}U	�i�"��}U0T	 �(u�"��}U	���"��}U0T	��(��"�~U	���"�0~U0T	��(��"�H~U	���"�U0T	P�(NSr�"r�"��~`��lz�"@�Us��"��"�~U1��"��~U1Th�"��"�U	���"�@U0T	8�(��"�k������*�Pi�DPsec�Q��[��x['8�=�D�ret�"D{�(���y(5� 8)
8��)8D�*�<��3�p5�len@�=��`g�+��'D�\�1Dt��;D=��%��6t�M�=�=�W��6ptr�/Wu?�;8��I8l���	8�0�߀t0)�!�*����t*>�?&%!�* �t%C��8
">�>�t
E��w�!a�a�t�B�e�?����t�:�16����t�6������t�7��Y~�ށt~6��[h���th8��<c��tc9�p�J�8�tJ5���EHV�tE5���@Ht�t@5�m1�)��D��@�)�r�)D1>�a9Wׂ�W9WÞ9DPf98>]�W��WY�SPf8>*3D@�6__s3�6__n38sF3�1*S��"��\�`���l'��u��ރvJ�H�J�"�S�"�\�"�e�"�q�"�}�"���"���"s��"\�"J�"8�"&��"���"�Q��"�U�U*���"��8��]�W��~�z�������������)5�1�5S�I�n���"���T�T��"��"�#�U~��"U~*�p�"O�-����{������������������*�$�F�D��U�S�ׂ��"���
���i�g��x�v��������"{�UsQ|��"�T�Q*�=��"��ˆ�=�����=�����"���U0T	��(#�"���U0T	��(C�"�U0T	�(*cwP�"����w���w���w#���w;�7��wa�[�uw}�{�����"��"	������������������������"OTs!����"��ʂ������������"r�U}1$}"3$~"T0QHRs}1$}"3$*S�"�W�`
lQ�"@�U�Uo�J�J-ZXPX-P�F�-A�7�-]�S�-\xRx�j+�PJ���@#A#j.H�: �$(MQ�$V9ff>:RN$�:�$�:2$�:�$�:�$� ��S;� b ?� 5� ��Tint?� C�����;� <�?��;��	5A�	N�  4;*U�/'
�E1
�U2
�z'
�A
,�.
*#H�6�=�G��Q�[�e�o��y���	�
�,��H �!I:I�J:I6�K:3offLF3immMR-~F�b�D�D�D�J�G�EJ�JHHnF	�C
KJ
-G�I�G
�JWF�CiI�D�HHE6ID�FXH�C�E�E�D�F�D,DbD �G!RD"�F#-$t���������0@�'�0�d�	�
<#�'
�{0�|4Q�R_���_�������'@f������:��� -�s������5���	w��/��B����	:<
��
��+
��5��G)5"�'��N#��E*Z�z��Ab��c! -����,��	;j�1�+��ں��,	}�
T�Y,T
[�W�@��)���*\��vj�o:	��"���8�. b'!"U�#P$C�%��&�'��(�)��*�B+k=,�-��.
/�0D�1��2�3(�4�$5�6#*7�$8Hb�(tc	^R�d	^3�e	^A,f	^K�g	^�j	^F�k	^�,n��o	^,�p	^0��q	^4��r	^8L�s	^<b�}	v@9�
>:J�+$�R�v$ĸ�v �bj��
^@key�vK
��
v8��E��v���v�
�vK4�v���
^ j��
^$;��
v(��
v0��	d(�^	3A�^��`	�s�
^��
^��v��v��
^���
^���v N$�
^(��
^,9�	�05 �
^@�B�
^D�2�
^H���
^LO�vPr��
^X��
^\8��v`���
^h+�
^l�pC��
^tz��vx\�v�J��
^����
^���	A�vO�
^"��
^���
R��		�@�
^	��
^��		�/�
^	�2�
^ �?
�	;
�
^C�
^���
^G�
^�	���
vP���
^�
^��
^6
�
^`��v���v]�
^ ���
^$��
^(��
^,1��v0���v8��
^@)cpu�
^D��
^H�\	���^	/p�^	o"�^	�9�^	J�^��j.
^,�
^�O
^��
^�	v
�	�@
^	�
^�	/
^	��
^@�C
^x�
^��
^)�v���v ��v(�v0�� 
v8#�+$	v�%	^ (
@btf)v�>*v�+
^��,
^%�-
^��2
^05�
)pid6
^)fd7
^�8
^1�9
^@buf:v/p?
^V1@
^-A
v 
1B
v(F�
	�G^	j�H^J�
	�@K
^	�L
^R�
TSvT^V�![v ]Q�^^)cnt_^��`v]�av�bvdwN�f^�!kvm�)pfn^�8o^��pR�q^t�	�/u^	�2v^s����xv0z_�W{v��|v�}v�~v)cnt^ ��^$)pid�^(��	�/�^	�2�^��_���vJ0P
	N�Q
^4�
	\�
$�3c	#lQ	�1rwVtcxy�$����	�4��@ED�
�
CN
^�O
^K��e	���^	t��^��	��^	�>�^�����
^D��
^e�����
^�����
^����
^��
^�B��
^j��
^��
^W�:�aA,4+$'G�b4�4`	A�	$E+�?
A\$�
�$Sc!�	�&4�$.FC
$�
�
	a���	Y��	ED��	}H��	��-2���7����P�V�����9	K�
����7
u��� _B��F��]��T����X
�ٿJ�v��9�� (8!r2"k�#a$��%��&�8'%�(��)��*�+��,?-X�.z=/c@0=C1�$2%93��4�
5��6��7e8l9��:�;B;<�5=>?��@8A<6BCn5Dz�E1�F�,G&�H�2IoJ�K;&LQMt�N�O>�P7Q9�R++Sy3T��Uj�V��W�X�'Y�Z[�<\��]�^� _O`Q�a��bg$c��d'e��f�
gL�h�4i-�j��knl&
m��nd�o�p��qa#r>s�t-�u�
v��w�0x��y&�z�{f�|�}�~\2������(�7��F����3����7�;9����q'��B�Q��~��?@�8��<�����������d������l���������e��������{��/����!���c���&�V������|��t��DB�*������$��
��=��2����z����=��|������(�l��������((�����2����W����\���#�#���������3�l�_�����B ��.�->��mq?�eh��7-�n��J�=	�4
J�`
L����;7�^K��^���^+��?q �f,�?0(V3sz)	.�+^��,^��-^L�.^�0^K�1^b�2v F�4^(�5^,,$p@s3szA	.սG��BI��2J^�K^5 L^N$M^+O^ d(P^$3AQ^(z�S
50OV*8r�W^@��X^D8�[*H��\^P�]^T�`^X��a^\��b�`��h^h�X���
Z�����@=�L�� 
��)sz
�	.�<
���
��g*
�^�
�^V,��U+	�+�
�N�E���

����YwZoff�[���,�� �+�3ref�+��UY�����,�#���y ��!��"���#�P$� ��%
(�0&^0�'^4�(�8�:)�<�,*�@H�+�H\,�PC�-�X��.�\k/��80��41^�z�2��w�3����q9��>:wH�0��\���-!�!�M�&�J!�!s!�]�%�
b!x!�<N���.y!�M&+�
�!�N,���!�!.%yT�&#���genT*�C;
B�T3�mc.��V��W���"�-XB��~c�&#�&#
ZkAc��5c��)c��Kb'#��]�hb��\b��'#J�U2T	P�(Q|'#�\�UsTvQ40'#�XUsTvQ4D'#8U8UsTFQvR4U'#1R]UsT	�A&]'#�TuUs�'#lj�%��9�%#$�I!gen92���
��9;�"
ً9N�MI
8�:
�f\.��<� �=���/key=���"�->B��~c�%#V�@{Ac��5c��)c��Kb!&#k�G�hb��\b��Kb@&#v�J�hb��\b�%#J U2T	��(Q|R�QX}&#�\@ UsT��~Q4&#�\d UsTvQ 2&#�X� UsTvQ4@&#�Z� UsTvQ~U&#�Z� UsTvi&#8U� UsT2QvR �&#1R#!UsT	 �(Q|X}�&#�T;!Us�&#lj%
�##���%gen
/�
B�
8�@6
��
G�mg
3�^��.��
� �����R���/key���"�-B��~"�:���~c�##;�`"Ac5c)coaR$#R$#&$�"�a�a|a%#k$#�a�"UsT
ax$#�aUsT��~Kb�$#K�/#hb/-\b97$#J8#U2T	��(Qv$#�\\#UsT}Q|$$#�\�#UsT��~Q4E$#�a�#UsR$#�a�#UsT�$#�a�#UsT	| $
�!�$#�a�#UsTa`�$#�a!$UsTŀ���$#�aD$UsT������$#�ae$UsT�$#�a�$UsT������$#�\�$UsTQ 
%#�X�$UsTQ4%#�Z�$UsTQ~(%#�Z%UsTQ}=%#8U@%UsT2QR S%#1Rq%UsT	��(QvR|[%#�T�%Us�%#lj%����#��L<gen�)�IA
�s��qi
9�.���
�����
��*L<��
��8.��55����5���.������׌��PLÊ�#�e_O�.��8��9���\�D���.�����"�-�B��~cQ#;�� 'Ac��5c��)c��ubY#U���'�b���b
�bU��b^ubY#U���b �b31�b=;U�
�bIE_�<`��5�<�<`�
�<gYB�<#p�z=�<���<��p�
=��>�#��mw,�>82�>UO�>ok��
�>�~C�>�#Q?�#��+h?��\?����
t?��
�?��
�?��oa�#���e)�a��a|a�#�aJ)UsT
a�#�aUsT}oa"#"#��)�a,�a|age/#�a�)UsT
d:#�aUsT|�#b�)U|�#�\#*UsT|Q��~��#�\E*UsT0Q8#�a]*Us"#�a|*UsT
�G#�a�*UsT
�GY#�a�*UsT�����f#�a�*UsT
yys#�a�*UsT
��#1RUsT	wA&�>�#�#�+�>qo�>|z�>���#�gUsTv�#zA�#�a�+UsT����`�#�T�+Us�#�a�+UsTc��#�a,UsT������#�a3,UsTc�,!#�XV,UsT|Q4I!#�XUsT|Q4oa\#��j�,�a���a|a��R#�a�,UsT
hd#�aUsT}0>~#ʔo�/S>��G>�;>`ʔw/
_>=3
k>caCw>#�>K#ߔP�-�>nl�>yw�>��i#�gUsTv�#zA�-UsTv�#�?�-UsTv�#�a.UsTu�#�a5.UsTb�#�aV.UsTb�#�aw.UsT�#�a�.UsTcx#�a�.UsT�����#�a�.UsTcx#�a�.UsT,#�a/UsTq�>#�aA/UsTԒ���K#�ab/UsTs�"#�TUs� #�X�/UsT|Q4� #�X�/UsT|Q4!#�aUsTU?�#�q�4%?��?��
?���
1?		
=?@	:	CI? #<\#����0M\\	X	��
Y\m	k	9"#�\UsT0Q4Kb�#
��
�0hbw	u	\b�	�	oa�#��I1�a�	�	�a|a�	�	�#�a.1UsT
`�#�aUsT|Kbc #c #
�
�1hb�	�	\b�	�	oa� #m # �	2�a
�	�a|aN
L
~ #�a�1UsT
`� #�aUsT|�#zA
#�?42UsTvR#�aU2UsTu_#�av2UsTbl#�a�2UsTjy#�a�2UsT
�#�a�2UsTcx�#�a�2UsT
�y�#�a3UsT������#�a:3UsT
c��#�a[3UsTU	�#�a|3UsTj #�a�3UsT #�a�3Us3 #�a�3UsTa�@ #�a�3UsTi�c #9S&4UsT7Q9R	h�(� #�aE4UsT
a	� #9Su4UsT9Q	�R	�A&p!#�X�4UsT|Q4�!#�X�4UsT|Q2�!#J�4U0T	�("#�TUs>#JU2T	��(Q<�# ��36h<\<Z
V
 �
t<o
i

�<�
�

�<�
�
Kb�#0���5hb�
�
\b�
�
�<[#[#��5�<�
�
k#y�#pP�5Us9#pP6Us�!#y�!#ycCp"#p"#��48nC�
�

zC�
�

�Coa�"#�"##�6�a�a|a�"#�a�6UsT
a�"#�aUsT~|"#b7U}�"#J?7U2T	��(Q}R~�"#�\c7UsT}Q|�"#�a{7Us�"#�a�7Us	##�a�7UsT
�##�a�7UsT�����(##�a�7UsT
�B##1R8UsT	A&Q}J##�TUsoaJ##J##��8�a�a|a'%W##�a�8UsT
`b##�aUsT|l#J�8U2T	x�(QR}X��t#b�8U~�#�\9UsT~�#�\A9UsT��~Q}3$�#�\Y9Us%#�\q9UsL#�\�9Us�#�\�9UsQ��#�Z�9UsTvQ~�#�Z�9UsTvQ��~��#�Z:UsTv�Q}�#�Z<:UsTv�Q|�#�Za:UsTv�Q�#�Z�:UsTv�#!W�:UsTvQ4R8X0#!W�:UsTvQ4R<X05#!W;UsTv Q8R@X0E#�h4;UsTv�Qx�DW4�#8U];UsT5QvR��#1R�;UsT	^A&Q��~�#�T�;Us�#�a�;Us["#pP�;UsTv�o##�a�;UsTcpl�##�a<UsT������##�a><UsTcpp�##lj�����<gen�+���4�����&i��Y��	�O�}�<gen}/�ȍu�<genu(��u1�&iw�{�c=genc'�ΎcC��cM�Y�e�%]�Sp#s�+>genS0�9/
�T'+>ic�,V����b#�X
�=�b���b���b����b�#�T|BNc�#&�_uc��ic��]c�#ujTvQ@��!�>gen!0�Ύ!L�Y�!V���#���$^a0�Ib��^����>gen�5�Ύ� �Y��*�����Olog\��?gen�0�Ύ�L�ref�����Q?gen�1�Ύ�M�Y��W��������Olog�>�{�?gen{;�Ύ{W�K�}�&len}�=�}.�0ڊh�#��zAgenh8�#
ΎhT�ICK�j�fb/lenj�wuoa/
#
#m}@�a�a|a�+
#�ab@UsT
a:
#�aUsT}
#b�@U}
#�\�@UsT}QvP
#�a�@UsT	v $
�!h
#�a�@Usu
#�aAUsT
��
#�a8AUsT������
#�aWAUsT
�'�
#1RU�UT	A&c��H�p#�TBgenH8���
ΎHT�����J���/iK�8
4
�b�#�U
FB�bK
I
�b�bW
U
��b	#�U���#%�A2�#��cCgen2-�k
a

+2>��
�

E�2I��
�

�
3
��
�

��3�
+�3,�,$5N36��Ύ5�OMB�b�#�7	�bYW�bhb�b����b#�{��Cgen5�+�&len�%|�0#���Dgen4���
+�E���
�����"͛��P"+���L/ret��c�#��D�c�c+)�c95�#~jUs�T�Q2R�X	�?&a#-�DU�QT�PQ�L�#lj%d�� #
�Jgen�*�SK
(t�{s
�,����
R��^��
3��^��
A,�-^5j��!J�5B��/��.����H���7-Ӎ��lb&idx��"�-�B��~cZ#˓�FAc��5c��)c��dub�#+�rF�b�b�b�beub�#+��b�b�b
�b��f\X#�	�Fw\��#JU0T	X�(Q@Kbj#���Fhb\b��oa�#p#dG�a�a|a��}#�aIGUsT
a�#�aUsTvUQ�#�#�GlQ��`Q���#�a�GUsTa�|��#yQUs#JHU2T	��(Q~RvX|+#�\4HUsTQHi#8U]HUsT0QRH�#1R�HUsT	�(Q~RvX|Y}�#�T�HUs�#�a�HUsTcz|��#!WIUsTQ4Rv4$#X1#8U.IUsT0QRH6#1RkIUsT	�(Q~RvX|Y}>#�T�IUs�#�a�IUsT
cq�#�h�IUsT0Qx�DW4�#�h�IUsTQ|�DW4*#lj�%���#2��Lgen�(��
��9**$
͊�^KC.��������qk1�����"�-�B��~c#����JAc��5c��)c��0#JKU2T	��(Q|>#�\:KUsTvQ|V#�\]KUsT~QLp#!W�KUsTvQ4R8X0�#!W�KUsTvQ4R<X0�#!W�KUsTvQ8R@X0�#�ZLUsTvQ}�#8U0LUsTBQvRL�#1R[LUsT	HA&Q|�#�TsLUs�#�a�LUsTczx�#lj%K+��#1�Mgen�$����#y�#y'�#yU�UfN.r��#��pPgenr%�
�0r.�2(
�r<�f\/it���gH#'�M�y����UQ#��|NlQ��`Q��0#�a�MUsTa�x�8#yQUs�Vf#��~�N�V�V�V�V/+y#�a~NUsT|
a�}2$�
��@$!�#�aUsT	|
cv!�X�#����O�X@>�XKI�X^Z�X{y(oa�#�# �lO�a���a|a���#�aQOUsT
a�#�aUsT}�#�a�OUsT
a#�aUsKb�#�#��Ohb��\b��#�a�OUsT�+#�aPUsT�A#JAPU2T	0A&�#JU0T	��(Q�TX�Q0��j #@�UQgenj1���
F�j:���oa.#u�l Q�a�a|a�:#�aQUsT
`E#�aUsTvR#�a?QUsT
a'`#yQU�UV�dyQgend2���d;�0'�X�#[�1RgenX.��#�a�QUs�#�a�QUsT
�#�aRUsT�����'#9SU�UT9Q0R	A&0��O�
#��9SgenO'�<8fmtO8�TN<":YQ
��~lTt#j�T+S�Tsm�T���T���T��wT��j��T�T�T�T�#�dU�UT7Q	�R�TX��~�#lj0��F@
#��lTgenF(���
�F1���
�F;�fmtFM�!<":YH
��~lT�
#_�K^T�T93�TYU�Tok�T��wT��_��T�T�T�T�
#�dU�UT�TQ�QR�RX��~�
#lǰ*�Tgen*(��*1��*;�fmt+�:Y+#�&buf-�TS�.�&len.�&ret.�9��Th:�"�Ugen,�&offji��
�8U�Rj0�
�#q��Vgen
*���cmd
3���
�-
<���
��
F�oa##
V�a�a|a" #�aVUsT
b(#�aUsT|#�aBVUsT
�T $
�!>#�agVUsT	v $
�!P#�a�VUsT�����'a#�aU�UT
����Vgen,�s�5��B���L�6o��
!Wgen�-�off�6���?����I�Eދ�#���X*gen�+�4**off�4�c[#��=���#s��G���#���
���(\##��W0\��(oaH#A#�EX�a�a|a��R#�a*XUvT
a]#�aUvT|<#�a]XUvjy#�a�XU�UT%�Q1����2$ i�"�H����
c!�#�aUvT6���
�Xgen�+�s��4���A�F��K�E!��p#���Z*gen�,���*off�5�
#��>�/)#F��H�LH1oa{#:���Y�a�a|ab^�#�a�YUsT
b�#�aUsT}(\�#�#�Z0\sq(oa�#�#�vZ�a�a|a}{�#�a[ZUsT
a�#�aUsT|�#�a�ZUs'�#�aU�UT%�Q1����2$ i�"�H����
c!E�Ӑ#R�\*gen�,���*off�5���#�<�>���1oa�#*���[�a�a|a���#�aq[UsT
`�#�aUsT|(oa�#�#�\�a�a|a���#�a�[UsT
a�#�aUsTv'�#�aU�UT
{+&���<\sz�)^+E���f\gen�-�=cur��+p����\gen�'�ka���@##��^*gen�%��#�<�6*E9#��B^�sFӋ�^��l�:�v��F���� 1�aj#���]�a7/�ame�
�a��
�a���#��]Tv}"Y#y(Nc�#�#�^uc��ic��]c���#�jUvTQ��1Nc�#���e^uc��ic'!]cGC�#�jT��Q|~����(c # #��^Ac`^5cjh)cus-#�jUvT0Q}I#ljm�Cq`#��oa*genq$��}#�q-���#�0q<���#�qJ���n�s	.�F�s1.
oit�;-1Kb�#����_hbus\b}�#�\�_UsT0Q
�#�a�_UsT
��#�a`UsT
���#�a4`UsT�����o�#�aW`UsT������#�av`UsT
��#�a�`UsT�����(#�a�`Usv#�a�`UsT}
a��~
��@$!�#�a�`UsT��#�aaUsT~�#pP4aUs�#�aSaUsT
�p'�#�aU�UT�6�h
�agenh#��h8��hO�6k�`
�agen`"�Y�`7�+��I�	bgenI-��I8^=offK	.G�L�+�2�Kbgen2-��28^=off4	.G��5�+�-�ubgen-.�2=-7�6����bdst�)�src�:�sz�F.=i�	.+�=���bptr�/�u?�;.��I.G���	.7n_��c�W���S��7�a9�Nc�W9�Þ9�Pf9.7]���c�W��S/Pf.7�^A��c__sA�__nA.sFA�cFA�7*3��c__s3�__n3.sF3�<8�a�#y��d�a���a��1	b�#�b�d&b��b��
2b.*
>bQK�#��dT|�#ypNc�#�#ducjhicus]c��8lT	#6��gwT���T���T���T
�T)#q�T��w
�TFB
�TYU
�Tlh�c?	#J�2�e�c�c�c}{�c��J	#�jU~T
Q2R
X�RY�Xoa�	#u	#<gf�a�a|a���	#�aLfUvT
a�	#�aUvT~�b
#
#8�f
c��c��,
#�jU~T	A&Q
c	#b�fU~u	#�\gUvT~Q|�	#�a1gUvT	| $
�!�	#�a[gUvTs $ &<$
�!�	#�a�gUvT}?����<$
�!�	#�a�gUvT����`6
#lj8�>`#���h�>���>���>	w#�ahUvTa��#�a;hUvTi��#9SjhUvT7Q9R	(�(�#�a�hUvTq��#9SUvT9Q	�R	`�(8�V�
#M��i�V*"�VPJWmirW(oa�
#�
#�vi�a�a|a��
#�a[iUsT
a�
#�aUsTv�
#�a�iUsT
�Q
��@$
a�!'
#�aU�UT
c8�T#C�ljU��
U��U/#/#!%j+U���T8#8#
^jU��UsS#�at�J�J2ZXPX2P�F�2]�S�2�a�a2�]�]2����tN��>J�
��'#�(�K�H�.��?b?�5���@intC�~3t<�~�3�/'JE1_)'QU2fz'A�A,��.*���HE�!I�4�J�46�K� offL� immM�A>�Am�	?�	e	h�	�7	-	�	n�	�	J�	=		�4
	J�	`
B����+;7��+K���+����++��E�C��A	Z	��	��	@=��D
1>5�2�5��3��=
kK�
 ��
)�E >FA
;	��	��	x�	�	�	
�	��	�6	=	9		u�
	�6	�	z%
	�	�&	2	Q�	i0	�(	�		�{N
i*K�
j� val
k�w
oc��
p�?2
q�^�
r�/��
z�K�
{���
|�(A
��h�(
��K�
����
���-
�K�
��N
��[
���9�	' btf
1 id�Gbtf',2�]�@] lenf?��K�� idx�+�bH��  btf18� %P�"�%G�$EIlen&f%((%��*f%#�,��/b(0.?/f80.?�(/���1���3��5��7 �@��A���B�?�C��D� 8���f���5��P5��
�If1�1�uCMf?1�1���Z1�Jet
�\tf{��1��f���!���1�K�%�
���1���
���k����1����1�>&sCf`K#
���.1��+?�ZX�[1rb��	
�����	����	+fj R i��� � "�#�\!@!-Uf�!�!�
��!�!�
��"k"6��F�*�"�"�L#,p��F	###�M#8�)�W�:#6#c�X�Y#S#|K�M#ʙ]��K�##|K�M#ՙ^�K�#�#�.	��l��#�#��m��#�#���
�z��#�#�{��#�#�|	��#�#�}	��#�#
i~f$�#
err~
fJ$H$�I�N#�N#z�	JT$R$�I�N#�N#{
J^$\$�L�N#�N#|L
�Lh$f$�L�N#�N#}�
�Lr$p$�N#$UsQvX���Y�L�K#o�#�
�L|$z$�L
L#��$�
�L�$�$�K�L#��?&�K�$�$g�L#��B

��$�$��$�$��$�$y�$�$����$�$��$�$�!%%�V%L%�L�L#�L#���L�%�%�L�L#�L#��L�%�%L�����%�%��%�%��%�%LM#����L�LM#��v	�LLsM#sM#��L�%�%�LsM#sM#v	�L�%�%^M#UsT|Qv�IO#�S���%�%�
&&�,&$&�Y&U&�j&h&�v&r&���&�&�&�&�&�&"�&�&-�&�&8Y'U',E �_Fn'h'S�'�'�J�O#:��%�J�'�'�O#9UsQv�O#$UsQvX0Y�JIO#J��%��J�'�'�LIO#IO#���L�'�'�LIO#IO#��L�'�'�K#�UsQ|�K#�.UvQ���K#LUsQv@L#�dU}XL#�U0T	`�(RsXvc���fb��81i��Z���1"��=�������f
��b
���
���i�fj�	ferr�f-

��b
6���U��f��31i��U���1"��8�
���
���i�fj�	f-
6��
͏�	�
����'=��
�,#�����41�'�'���F5�'�'��1�'�'l��)5)(#(����J(B(���o(g(R��	5�(�(ӎ�5�(�(�I�,#�,#
���I�(�(�I�,#���
'�I�(�(�,#�GU�UT�T�,#�eU|Ts�,#�}Us�,#��Uv-#�UvTsQ|&�@f@B#	�9)��(�(Ύ$I)5)��f�)�)�1**�@#t*b*2��*�*&�"#�+�+{��+�+3�	�,m,��
�-p-(W�8��}j��t.j.�!
��.�.�+��.�.(�(��}
if�.�.
j	fJ/@/
errf�/z/�J#m�r��00�I�J#�J#��I)0'0�J#��UvK#��U}<K#�U0T	�(Q��|R��|�X�I%C#%C#3.�I3010�4�C#��:	5Q0;05�0�0�411�4q1[1��%5�1�12522?5m2[2L5�2�2W5H3D3c5[3W3p5n3j3,}5Ә��5�3}3�5�3�3�5�3�3�KI#�P��K�3�3LI#I#	�	L�3�3�LI#I#	v	�L�3�3�L,I#��U��L�3�3L�I#�I#VL�L�I#�I#v	�L�H#�5Q��|$I#�eI#�pI#�gU~�I#�T~Qs�L�C#
�7�%M
44M44
M%4#4I�C#�<�*I4404ID#(�JII4C4,�53���5e4_4�5�4�4JL�D#�D#�
�\L�4�4�L�D#�D#`	�L�4�4�I�D#>����I�4�4�I�4�4�I>�2�I7�I�D#I�G�I�4�4�I55�I5
5T��I"5 5!�L�D#�D#Sh�L,5*5�D#U}E#�U}QXD#�5�TsQ}X|Y�D#��QeE#?�U}�F#�TH#�L$J#d�*T%M6545MB5@5
MM5K5�B#rUvT�B#��Uv�B#I=�U��|TvQ~Rs�B#8�UT
QsC#�U2T	X�(Q��|R��|�X�E#8=U��|T
Q|�E#RIUUy�E#��U0T	��(Q��|R��|�DF#8�UsT
Q|uF#��U0T	�(Q��|R��|�X��|�Ys�F#8U��|T
Q|�F#�`U2T	��(QsRX	�B&Y��|�G#�+�UsT��|QR~X|Y��|�G#8�U��|T
Q|H#�U2T	��(Q��|R��|�X	�B&Y��|��H#�AU0T	��(Q��|R��|�J#8hU��|T
Q|�J#��U2T	��(QR~�J#�+�UT��|Q~RsX0Y��|�J#�U0T	X�(Q��|R��|�JK#\N�6�8/~80.�&u<�f�>#q�&$buf� tm5W5xt�,5�5�58��P&c6S6
t���6�6
s���6�6K���77
i�f=7/7
len�	f�7u7��
r�f�7�7�I?#?#�C�I�7�72M8?#����YM�7�7MM�7�7AM
88Z?#eNU|TsQ2R	�X	wB& ?#��U8?#RIP�w 
e�"&88�v��!88A#i r�f2MA#A#�YM+8)8MMAM�@#��@#e�!
e�'&5838�v��?8=8�@#4|!
r�fI8G8�J�@#�@#�!�JS8Q8�J]8[82M�@#�@#!�YMg8e8MMAM�@#eNU|TsQ2R	��@#��?# /"
r�fq8o82M�?#�?# �YM{8y8MM�8�8AM�8�8�?#eNUTsQ2R	�X	�%5��"
r�f�8�82M
@#E��YM�8�8MM�8�8AM�8�8.@#eNUTsQ2R	�X~[�C#
r�f�8�82M A# A#�YM�8�8MM�8�8AM�8�84A#nNUTsQ	Ѭ%f��#
r�f992MtA#v��YM99MM!99AM+9)9�A#eNU}TsQ2R	�X	b�%Y~�%0.(���$
r�f59392M�A#�A#%�YM?9=9MMR9P9AM\9Z9�A#eNU}TsQ2R	�X	�B&B#)&%
r�ff9d92MB#B# �YMp9n9MM�9�9AM�9�9(B#eNU}TsQ2R	�X	�B&Is?#��O%*I�9�9I�?#%��x%I�9�9Lo@#o@#��%L�9�9�Lo@#o@#v	�L�9�9�>#�%T~?#�l@#�T~Q0*�&'�f�:#��n+9%�:�9Y�An+�:�:Nf�:�:Ύ.;�:��fD;;$res2s+.<<����<�<����=\=�<�;>!>8�
H<#ї@(x�Ef�>�>z�EfC?=?�+2=#2=#
Gv'�+�?�?x+R=#R=#N�'�+�?�?�=#��'U2T	H�(Q|R�L�X}�=#�(U0T	��(Q|X}�>#�U0T	��(Q|X}���(
imm[	��?�?�;#��(U2T	@�(Q|X}>#��(U0T	��(Q|X}J>#�U0T	��(Q|X}�IH<#Ɨ)�I�?�?�+Y<#Y<#�)�+�?�?�+�?�?�+�?�?�+�?�?k<#�U2Q|X}�+�=#�=#8*�+�?�?�+�?�?�+
@	@�+@@�=#�U2Q|R�L�X}<#�A*U0T	��(Q|X}:<#�y*U0T	��(Q|R�L�X}�<#��*U2T	��(Q|X} =#��*U2T	P�(Q|R�L�X})>#�+U0T	H�(Q|X}j>#�A+U0T	X�(Q|X}�>#�U0T	��(Q|X}��&��f�+sz�)�>��f�+Y��4n+M�
�+9�.����=fN�
fY��%n+'��of�-#%��09o+�7@'@Ύp&�@y@��qfA�@{�r&&wA_A��s&&�A�A$rest$#QBEB
errvf�B�B8�A�#.#ɕ�.\����B�BQ��$�CChL�.#�.#�N-zL*C(C�L�.#�.#[	�L4C2C�L�.#�.#��-�L>C<C�L�.#�.#V	�LHCFC|K�.#�.#��-�KRCPC|K�.#�.#�.�K\CZChL�/#�/#��.zLfCdC�L�/#�/#[	�LpCnC�.#�.#7I�-#����.EI|CxCI/#/#
�
�.*I�C�CI
/#
/#�
2/I�C�C.#p1h/UvT~QRsXsYsh.#p1�/UvT~Q|RsXsYs %/#RI�/U���D/#��/U0T	�(QvR}Y���b/#�00U~TQsRs{/#�0E0U~T|QsR0�/#gMk0TQs9�0~�/#gMT|Qs9�0~��Of�0ΎOC8�P'&valQ�0tS��'`�#f,#��k1Ύ#@�C�C8�$$&�C�C$val%�0/DD��%k1zDnD
sz'��D�Dh,#?'j��f�(#���49�1��D�DΎ�%tEfE8��%&�E�E$val��0?F1Fُ��FtFK��-�F�FN���k1�
acc�"�4�F�F
t��)GG܎���GvGFS���G�G����G�Gx��$�1H'H(���,���
m�bYHUH
mt���H�H�{��H�H
sz���H�HJ3)#���s39JII.J*I(I��FJ6I2IQJoIeI�L3)#3)# �L�I�I�K�*#�*#&
�3�K�I�IL�*#���	L�I�I�L�*#��v	�L�I�I|K�+#�+#	'4�K�I�I�(#)#�M4Q��`)#?�)#?�*#��4U0T	��(Q��q+#?�+#��4U0T	x�(Q��,#\N�=�-f�5{�-6�.1��.-���/!
�1�
��2"�4
-�3�5i4fsz4	f
6�4
f
K�5�O�5
�:K
5
8�K5
�5L�-a��
R��
b'א�f�/#v��<��41�I�I���&�4
JJ��1!JJ����;J9J8��QJCJ���
�J�Jj����J�J��&��J�J ��b�J�J
m�*b�J�J�!��KK�5��IK=K�+��|KzK
i�f�K�K
n�	f�K�K���f�K�Kߕ�;#��	��K�K���:
-��5�<2#��<L�K�<L
L�<9L7L�<ILAL(��<vLnL�<�L�LP=2#L@2#=��181L�L�L=�<L�L�L�L@2#M�o�LMML3#X��&�81L"M MX�<L,M*M�L3#h�o�L>M<M�K\2#x��9�KHMFM�KRMPM�Ka2#���
�8�K�Kk2#k2#�!�K,=���9=`MZM =|MvM-=�M�M:=�M�M�2#�m9U��~�2#��9U��~�2#��9Uv�2#��9U|H3#�UvT|Qs^K�2#�2#�

:pK�M�M^K�2#�2#�
B:pK�M�M2#�b:U��~Q}+2#�U��~Qs_J 1#����:|J�M�MqJ���J�M�M�J�M�M�L(1#���L�Ie1#e1#	!;�INN�0#{;;U��b1#�U;U��~�1#�5U��~T��Q��~XvY��L30#30#
��;1LNN<LNN�L30#ԕo�LNNLN�J�0#���<�JXNVN�L�0#���C<�LbN`N'0#�k<U��~T�RQ���0#�<U�0#��<U��~V3#\N��fI=��91�+����1����
j���
��&�6��-
�!��
�5��
R��
5
ӎ�5&�f 6#���C9%�pNjN$btfB1�N�NΎ �N�N8�	�N�N(
�f��(��f��
ifOO
acc�5QO=O
t
�"PP+�dPbPr��tPlPQid���K���P�P
sz��P�P��q?
mWb�P�P#�X
��P�P_J�9#��]'?|J�P�PqJQQ���JQQ�JOQMQ�L�9#�9#�L]Q[Q�I\:#\:#c	\?�IgQeQ\:#�Uv6��@
an�sQoQR�o	�Q�Q�I�8#P�u|@�I�Q�Q�I�Q�Q�IP�2�I7�I�8#e�G�I�Q�Q�I�Q�Q�I�Q�Qe��IRR!�L�8#�8#Sd@�LR
R�8#Uv8#��@UvQ��
9#?Uv�I[6#[6#�@�IRR�Lz6#z6#'5A%M#R!RM0R.R
M;R9RI�6#+�^A*IGRCRI8#8#;�AIXRVR7I8#8#	F�AEIbR`RLk9#p�VB1Lp�<LtRjR�Lk9#��o�L�K�9#�9# <�B�K�R�RL�9#���	L�R�R�L�9#��v	�L�R�R[6#��BUvK7#Z�BU|T}Q��R�7#��BUvQ��'8#?CUvG9#�4CUvQ��#:#�LCUv�:#�dCU�:#��CU0T	��(Q��X|Y}�:#\NR��f`3#��I)��31�R�R)�+�D�'S%S)��1CS/S)���'��S�S)���4f�S�S"j����S�S"��&�/TT"-U�f|TxTS���4#�YF"����T�T"����T�T"��	��T�T"��	��T�T:i�f�T�T:err�
fUU!�I�4#�4#�$EJU
U!�I�4#�4#�WEJUU!�L�4#�4#��E�L UU!�L�4#�4#��E�L*U(UG5#��EUsQ}V5#��EUvQ|n5#�C FUsQvX����5#�>FUsQ}�5#�UvQ|;�K�3#Ŗ�$G�K6U2U�KIUEU�L�3#Ж�	�F�L�L�3#ۖ��F�L�K�3#�3#�
�F�K�K�3#�3#�!�K;�K4#���G�K\UXU�KqUkU�L4#���	wG�L�L(4#���G�L�K04#04#�
�G�K�KP4#��!�K!^K6#6#�
HpK�U�U!^K6#6#�-IHpK�U�U�3#hHUsT�T�3#�HUv�3#��HUsQ}�3#��HUvQ|�4#��HU~�4#�U0T	`�(RsXv.W��I#+��@E.��y7I#+�y=E.$�jRI#+�j>ET?�V��'#���IU+�V?EU.��G�I*btfG+1*accH$�4*arrI�VtK�N� �IY� 5n+l3�Is-�&%!�Jt%C����_JtE�+�mb
t� ���JtB�+�mb
t��8
"�J�Jt
E�h�|���Je�?'&e64�J��-�"KKt�D��{N� 6K6Kt�@�w�!YKYKt�B�/����|Kt�:������Kt�<�����Kt1�@�t2��(?��Kt�;��yLty9�,�tLtt7��QmJLtm<�
+�o�X6^hLt^8�($Y�LtY6��
T�LtT6�p�J�LtJ5���E��LtE5���@��Lt@5�<�a9H2M#�W9H#Þ9f#Pf95<*3fgM*__s3y*__n35#sF3�1W�0 -#��\N�0�U�U�0�U�U�0V�U�0VVLK-#K-#]NL!VV�LK-#K-#v	�L+V)V�J[-#[-#`NN�J2�JK-#X�J�J=P�F�=*�\xA�IJ��pP#1�ub?�5���H5�����(5Jint�*A?,�C��(-H���h��6�nK+��+�<��4A/=#�(#�*#*#+#�(#[* #�'@#�&�C*)c(�(<�+BH	�Hу�
1��
3n�
6	�0!
7	�Ui
8	�Dm
9	� �9
:	�(�
;	�0>�
<	�8�j
=	�@F
@	�H��
A	�P�[
B	�X��
D�`Sw
F�hH
Hnp�
Int�
J�xڛ
M5�)�
NT��H
O���
Q�'A
Y
��)v
[�(�
\%�ޢ
]��6�
^	���
_
L��y
`n�k
b*��]XL�0
+&\r�X�$H�&&v&%� �:$H�+:8a�?
�.l'�w|/n����+�M��b�u�(�s���!�5�'��#,���0�.$H<@Q�(�S�O1T���U�+�V��#W��X
� �	Y
�(%�Z�0��[�4W8\�68�]�8��^�:�_�<#
`�>A-a,@�	mb���B������T��i�
�D��� d���(�#��,k���0���8.�5��,8�	�*t��M���3$�
������������ z���(����0.��z,�	7������z;�.#�4Ao��@��7�.���	�
��i�X!	׹
#:�/&
�����.�������F�_�I�!��A�����D<(�a3�	�Vv����A*-�
L�[�W� �
L ��
4Aʗ1������
�l��mNElf��OElf���&��Y>�>ZAm
�Y�"�x7z'A�.*cPA:X�ʒI����J$HBO
5��AZ{����@=�=	�A����)�$�@�-8	(sz	L��J��O�O�T (cnt!	L(��#{0�-�0v�	(szx	L�>|	L�!~���{���B ���(	n&!��	�	&C�	�" ��	n��"
)��	2
	���0fd�n�.�{�	�	&3��	�	�	�	/n"
�	
Q2
�	'
=AM�
�+ջ���.�����x�Q3�	[�
�4 &.=
%3�q����.-Q�h�
(elfi�
(fdjn���+/L���&,%*/{C���>=aRkey>�6]~?�>A~6�RB�6��C	�G�<�?C?a09E�~��8Hs�I�
Z�J0ctxK�
uM0capN	L �uO	L(0szP	L0��5SAlB�9��
y�5@�A�d0�����ͲD��E��Bk��[x��{t���<����:Y��>����=�[�d�$Hj�0�Q
"��B+�B:Y�B������� N���(�4���
�����������8���r��B�;�0�����	Ƒ��	ד��	 ��	L֒�	L ȓ�{(ؑ�{)ݔ�{*-�� �_���(end��(A��.��{,-���.��/�	-ɕP$��%�	��'� %�)	L(ܓ*�	0%�,	L8�0@��2�	H�
d8,���	�"�nPP��UU��"��{zz�U����G�LS�����G����n�:7J�An�?G1@)O#=7����:$GG7et�\tnDBB1s�k�d�nL���n�BBL��8���
��Z�����
LL@Y����������a-�#�
L��Qn?�
?L8�)�
f�LLj������
n��W�n��
?7�ML�L�??�}9����W��
��<�n)�
���@�
��n[BB,��w�Lc8�n�n�{��n��	8��n���
A��Y�P��B�	�
KBB�	��q���"��	D
KBLD�	@g�%
�	ƺ�nzn���?UP��
�T	���mn�B�K�n�8&+�
��/�5nnBnn��z{/	
7
q��KLLA�%�
cYB1�7��		
B��n�
S�'B
��4n argS�
�]�	q�:lennk�noff�d`��n~
q��)B,(�	=�~�~e��
L A���	 �i�nj�	nBFS#@U|B�$H�$H6��n
8��.
o��L
>��Xarg��s�B��nlen�n�Q
d�mn� elfm!�

�Wm2B
�mC�
�<nB
K�n L
[�n1L
o�o�"�qB+qB:Yq B]�r�lens	L���$HC����	�W#���.!man�@�qV?V��_
LWHW!pid�KiW]W�W�B�W�W��B�W�W���/BXX>��7X!X����.�X�X��"�.5YYi�n�Y�Yerr�	nyZZ���ns\o\��n�\�\�y�	��}F��P�\�\���.�]�]���.�^v^��	�.__C_Q���
��}Ŕ�	L�_�_DP�]2ќ����.c`Q`��	�`�`q�	{�`�`�
n��}�.�_#��	0/�`�`$/aa/7a1a//SaMa�.��</��~	H/oaia	T/�a�a8?�_##���`?�a�aT?�a�aH?�a�a#�%l?
`#[�_#Z�U|Q��{[`#!�U|R0X0Y0
�a#b#!U|R0X0Y0�`#UKU��|�T��{Q~R0�`#}U��{T��{�Q��zX��}	a#�U}sa#U�U��|�T~Q��{R1
�a#I�a#KU0T	P�(X��{Y��{k#KFU0T	��(QvR��{X��{Y��z
tk#I�k#K�U0T	��(R��{X��{Y��z�l#KU0T	�(R��{X��{Y��z2.��f�C���~�?ci#9�C#@�a�a@�a�a�?�a�a�i#�[U��{T��{�Q��zR0X��{�i#�uU��{�i#��U��{�i#��U��{
m#I/m#KU0T	�(Q��{R��{X��zY��{��?0X#͚�;@�a�a@bb�?bbz<�X#ؚ���<%bb�<hb\bؚ�<��~	�<�b�b�X#)�Uv�X#�Uv�X#K�U0T	��(Q��zmY#KU0T	p�(Q��z�Y#�0UvTswl#K\U0T	8�(R��z�m#K�U0T	H�(Q��z�m#KU0T	��(Q��z�>Y#�g	��>
!Y#I'�>zY#zY#	�
 �>�b�b
Y#I�2�Y#%��N,3�b�b�2�c�c�2^dRd�2�d�d�2Fe*e�2�e�e�2|f`f�2g�f�2\g2g%�	3;hh3��|)3��|	53�h�hA3��|	M3
i�h	Y3tiLie3��|	q3Pj"j	}3kk	�3Vk4k�3��|�3��|�3��}�3��~�3��~�3��|	�3l�k	�3�lmlU�3�^#:VZ#��_�"<:n�m0:@n8n$:ynqn:�n�n��H:��}T:��|	^:�n�n	h:oo	t:oo	�:&o$o'8?[#[#�	�!`?0o.oT?<o:oH?FoDo%l?![#[U��{T5$nZ#��!UvT��{�Z#K�!U2T|QsR��z�[#f	"UvTsQ}
�[#I
�h#I�j#DV"U��{T~Q R	pP#�l#KU0T	P�(Q��zV�3���*	�3hoPo		4@p0p	4�pzp	!4q�p	-4�r�r	94ss
�\#�s	0$,8As;shcs]s\�s�sP�s�sD�s�s2�	t�s�s	�
tt	�1t+t���~	�KtGt!@�\#L���#H@\tZt<@gtet0@qtot�\#d�#T	��%]#D$U��{T0QvhW]#DU��{T0Qs��{�4�]#\��	�$�4~t|t�4�4\�	�4�t�t	�4�t�t8?
c#g��	�$`?�t�tT?�t�tH?�t�tg�%l? c#[U��{T|�?Uc#r��%@�t�t@�t�t�?�t�tkc#WAU}T0Q�R9|��z?4$|#�����������z?4$#���������*(��z?4$��c#��	�'�
uu�$uu�kuau��%�	��u�u���|	��u�u�d#���	�'�vv��Fv:v��v�v��������|	��v�v���|�c#$�&U~T	@C&QvRsX|
d#$�&U~T	WC&QvRsX|1d#$'U~T	gC&QvR��zX|e#$P'U~T	%C&QvR��zXsY|Ae#�h'Us�k#KU0T	X�(R~lh#K�'U0T	�(Q<R��{X��{Y��{�h#KU0T	��(R~Q4Sk#���
[({4�v�vo4�v�vc4�v�v��	�4�v�v	�4wwW�4Ɯ�
�(�4�4�4Ɯ	�4?w=w	�4MwGw�]#@�(U��{T��{�]#@�(U��{T��{L^#K�(U0�b#K3)U2T	��(Q��{R��{Y��z�f#Ku)U0T	X�(Q��{R��{X��zYv�g#K�)U2T	��(Q��{R��{Y��z;k#�4�)U��{�T��zQ��|R��|<l#K�)U0Vm#K5*U0T	`�(Q��{R��{X��z�m#KY*U0T	��(nn#KU0T	�(Q��{�R��zX��z�)Z#�:�*UvT|Q��{R��|MZ#��*UvTs�[#�:+UvT	6�%Q}R��|\#�(+T0v\#�b+U��{T��{Q��{R��{X��{�^#�|+U��{�^#��+U~i#K�+U~T	��(Q��zR��{� j#K�+U0T	x�(Q|R��zSj#�,U��|�l#KU|T	��(Q	��%R��z'�?�^#�^#��,�?gwew'�?ak#ak#�	�,�?qwow
]X#�
mX#��X#��,UsT��|Y#�
-U��{Y#�"-U|Y#�<-U��|�^#zm-U	�P#T	 R#Q0�^#/�-U1TP*_#/�-U~T8?_#/�-U~T8T_#/�-U~T8Kb#��-U��{Ub#�.U��{_b#�/.U��{gb#�G.Us�g#/f.U��zT@h#��.U��{"h#��.U|/h#��.U��|
lj#�
�n#`AH�V
��na/ man�2�
F��GP
���.
���8�.
��
�	
q��a/tmp�����err�n{)��
{ R#��/Ղ!�}wyw��,��w�w!ctx8��w�w-R#@U�UT�T)��zL�P#.�d0!keyz"��w�w9ctxz-�TX�>�P#�P#&|	�>�w�w	�>�w�wY��q
�P##��0�q4�	�w�w-�s�.xxE�0�9s$�0
�P#�
�P#�F�P#�U�U�	)��5n�P#(��2�52�	Ex5x-�7�.�x�xman8��x�xi9ny�xEt1�97$�02a�T2�(X
L9y1y��Y�	]yWy8?xQ#v�[2`?xytyT?�y�yH?�y�yv�%l?�Q#[Ts2$G!@�Q#��gH@�y�y<@�y�y0@�y�y
�Q#iA
Q#�
?Q#�
WQ#�aQ#wT|��BnG4 manB6� elfB@�

�WBQB pidB]K
�CB
��C,B
>�C=
�DG4
��D/?offF	LK�FL[�FL�F"L�F/LŔF@L�GL4�G L4�H�.��H'�.��I���J���J��K�`�K�1�L��M��<NerrOnDP�B��n�z�n���n"�o�o�segpL4tmpq	��.��,L4�4
�,5L4
�,BL
(A,P�seg.L4i/n��L4�4
�5L4
�BL
��P�segL4in)��n�S#��9!pid�n�y�y���0Bzz��K�9;z7z��Y?UzMz�W��9���&���9��_�y�':������	L���,��L�����L���seg�L4wzuzX��n���i�n�zzerr�n�z�zf�:�z�zH$D�GT#HP��U#2��	7tmp�	�{{8?dU#���	�6`?${"{T?4{.{H?V{T{��%l?
�U#[
�T#� U#@�6TsOU#KU2T	��(QsY�ؾ'U@,T#,T#�{7p@`{^{d@j{h{	|@w{u{>T#U��TsQ
'�@GT#GT#(��7�@�{�{�@�{�{oT#rAU~T2Q
R	�B&X����'�>hV#hV#(�N8"?�{�{?�{�{
?�{�{	-?�{�{ T#$�8U��T	�B&Q���Rs~T#�8U~T	;j%�T#��8U|T	�B&QvR}X�ؾY���U#D9Q R	pP#�U#�)9U|>V#Kh9U0T	@�(Q��R���X����
LV#IhV#K�9U0T	P�(Q~
�V#`A
�V#I�V#KU0T	��(Q~R��XsL4�:ZH����n�: elf� �

�W�1B
��H�9
��V?����n�	Li�nerr�	nseg�L4tmp��)�npP#��:9_a�%�U9_b�5�Ta��:�{�{b��:�{�{_)�en@R#��u<!elfe&�

||��e7B5|-|
�eL�]|U|!scne\u<�|}|secg��|�|%
h	L�@[�R#7�;+r	��|�|�R#��;UsT|�R#��;Uv�R#@U}pR##<UvT�@�R#2<Uv�R#�I<T0�R#�g<UvTs
S#`A�ו1n�< elf1'�

�W18B1�3�[4n\:(�W#9�<=!man(-��|�|y?�W#š*=�?'}!}
�W#�F�W#�U�UC*��V#���>!obj:
I}=}.�B
��(�man��}z}���	�}�}Ƒ�	�}�}�V#c�=UvT	�B&�V#c>UvT	C&W#/,>U1T0+W#I>UvT@FW#�z>U	�T	��(Q0R
YW#�>UvTC�W#KU0T	��(*�~ L�>"s +B:h"	L�
��> err
(n]���8?"dst�)�"src�:B"sz�FL:i�	L*�=��y?"ptr�/�u?�;L��IL^���	L*#�2!{�?"ptr2D�*��-!{�?"ptr-<�*�(!��?"ptr(=�*2�##��?e�#0�3�a9�!@�W9�Þ9nPf9L3]��U@�W��S�PfL3��%��@)%GL�%�:sz'
L3ân�@"__s�sFG1_� S#��WA
�}�}	S~~	]3~1~`g��G�aS#���
>~<~��%S%]tS#KU0T	 �(Q|;A�7�a�J�J;]�S�;���
�%J� ��n#�#�b?����5���&int	?,kC�	h�k'<�(�	�:r	?_	H�C�)�	)'5	z'<�X�	(	H9		�+	��	��<	�P	!� #A	#�$��%���'�R�,�D�1���6��;�
ʖ>�\�C���F�Җ.Q���S��T���V��W�9	X�
1�Y���Z�crc[�ԗ\�җ]��^�?�_���`� G�b�"��c�$��d�&(Ah�*�n?��p���r��s�9	t�1�u�
��v�crcw�ԗx�җy��z�?�{�M,���<�~���\�������\x
@X������
����E� ��X��Xj���X��Xը%�#*&+�
~"2LX.~��_�~E��-=C~x~�XXXr�0
fX�X+Ė
V�r�XrX,g�%
�-�*X�p#��"t�0"V~R~{�E�r~h~.out+'�~�~
�-	�/i.��~�~(A.��~�~0�
m�1	�,&Ǘ1�FB��2,aW
��3�
�p#��5
�F
��:
��.
��
q#��;"F
��:
��.
��1�q#�q#�D�W��M��C=�;�dL�H�qj�h�}x�r��������q#�q#
/�ɀǀ�րԀ��ހ
�q#	�q#
�F
��:
��.

�q#��	pF
%�!�:
B�@�.
L�J�
�q#���F
[�W�:
v�r�.
����1
�q#ʝ	F
����:
����.
�����q#�
UvQ��q#�Uv?��2Y�X�t�4"(AC�3out]'4lfh�
ԗ�
+�
�<~�f��"��t��R"(A��lfh��5����p#�$	 t��,"�����p#6�p#U�U7���"�n#��y �W�2���t��"���!err�X0�*�!fd�XU�G���������<�~����"q
�n#Z��
�
ӂт�
�܂�n#�U�UT@?$"yWo#d��L����#d�����;�/��t�j�8��o#t��������#t�������̃ȃ�߃ۃ
��
����$
�o#�o#�	F
��:
��.

�o#�o#�F
��:
%�#�.
$S
5p#5p#�
~d
/�-��n#��UvT0Q2o#E�U0T|Q1R2XvY0o#�(o#x�UvAo#.UHp#,U}T|(p#5p#�^p#x^Uv�p#U}T|��X�t��("
�7�
�
(A��rc�X��X
t��4"(A�C�
����
����
~��

\���
ʖ��HL��~S
t��/"(A�>���L�2�##~q
e�#0k91�)��X�
@�)�r�)X:\xRx�#ѫAJ�&�`r#v}�b?����5�����(5Bint�*<?,�C��(-C%d�&CC	�<�-�?w��X�k�(�H�Cs�	��	!�5�	'��#	,���	0�5�	4��	8%.g&C.@	Q&(�	SWO1	T��	U+�	V�#	W'�	X
3 �		Y
3(%�	Z0��	[4W8	\68�	]8��	^:�	_<#
	`>A-	ag@��b�	�B�	��	�T	�'i	�
3D�	� d�	�(�#	�,k�	�0�	�8�5	�212�	��	.f�	.�$	?"�	'�Y	��	� ��	"�	#g�	$��	%u�	&O�	'V�	(��	*>F���	Hn�	I��	K�/<o��@��7�.���	�
��i�X!	׹
#:�/&
�����.�������F�_�I�!��A����
��.(
�3
�	�Vv
���
�<*-
�
��[
��� 
�
� �
��/<�o������g�V���(2��	�>
����
R�
�DElf
��EElf�
��F��Y>&>ZA���I1�c�}�f��pK	�l'��	�Gd	H�0��<���������8%������m��e����x�����0�U>�/B�x��%�0��<Z�����@=	�	d	�1Q�h�'elfi�'fdjd	{2ÅhMB+N�symO�shP� verQd`��Rd2c��U�elfV���W���X�w�Y�.
Z	� ��[	�(��\	�0V�]	�8sym^�@�M_d�	1���
+�����d'idx�d-�
*d5�5��	�
cV��3&+�g�3�)������
q�����
G����d�	�

-����	����
	
	�d
		�
�10	0	�d0		�
Z�
��V	���
�:w	w	�dw		���d�	�����d�	���
��
8��	��
}9
���	��@Y�



�

	�
����&
��#��A
�d�W�\
\
�\
	�
w�
dx
�4E� ��d�
�d(4j���d�
�d5ը%5�#
�0fd�
d
X@
��
d�!
�
�
do�3*�-d�dIg�%
�J�%�
Q��(
��
<h<�A�d#����-�R�N����F�k�c��������p��'5Є̄��������� ��}Kcap�	���}cnt����Q����}errd$��idp�h�)out+π# žU
�B��~sym	%�����!�#Ҟ�����#t�UvT��}Q��}X2�#U�Uv�#:
Ts�#@
U��}TQ8R}B�#UUvL�n�#n�#.�
���M�n�#n�#7�����x�#a
�
U��}��#�
c# U��}T��}n�#Vր#�#	 	C	��0�d�{#N���*���6cnt�;dr�f������������,�ކ�M�
d���������err�d(��i�dÇ�����dU�G���� ������Lj��Q�����})out��~# c����B��~sym�%���� x�/+��C�����d?�7�����y�tmp������(A� ԉʉ�7}#������W"]}#�����"(�$��"M�I��"t"h"b�^�!���"��{��"�����"�����"ˊNJ�"ފڊ"�}#��!0��&����!��:��E9�1��}#|	U}R~#9U0T	��(Q}R��}X��}}#tbU��}T��}Q��}X��}�2}#U|U��}�}#UU��}�l~#X���X�V�"�l~#X�7�e�c�v~#a
�U��}~#�
|# #U|T��}P|#�@U~T8e|#�]U~T@�|#g�UsT~Q@R	`r#�}#V�Usb~#V�Usl~#V�U��}�~#V�Us�~#�#�~#VUs	�7���dQ*a�#*b�28)��Q8/��Q	
�3y�0{#}���y1�x�p�+yJ�����Q�{���ret|�̋���|{#M��3�����"�|{#M�7����{#a
$U}�{#�
\{# RUvT��v{#�vU}TvQ|�{#�#���@w#���6elf ����1�,�(�+J�E�=�idq�e���	���~���ی٘��	�˘W�I�ret�ۍ����	�_�W�1����~)outrAy# ��:B��}sym;%��|�י<dՎɎ�=d
���Vx#�F	]��;�5��W�Q��w�m�������!����9
|y#'���%яˏ��!'�0��}<��}H����y#	�TsQ~�y#	�TsQ~}z#V	�Q��}�z#5	ix#�	%U��|TvQ|�x#|	EU��|Tv�z#|	T��|��x#7�M	|���x#B�^
��$x#t�U��|T��|Q��|R��|�X2Jx#U�U��|Rz#9U0T	�(RvX��|�w#A
>U��|T��|�w#&
\UvT@Ay#9�U0T	x�(QvR��|z#9�U2T	�(QvR��|Xs(z#
�Uv�z#93U0T	H�(QvR��|X��(��(}
��3.({#�
KU	�&{#9wU0T	0�(Q��|0{#�#7'�C�*sym5%+��

��/
B��9d#sym�R%
+��
����
٘�4�^���	B+���U
��9#ver�Cd������(A�d:ř�%pr#9�t��?&��ret�%c�W�sym�
	����;+��ΐȐ,O�����;������idx�	�����r#�T|Q}�r#5	s#�s#�	GT~Js#�fT|Q���s#�#:6�bd�s#N���b2 ��Nelfc
�H�@��c�l�h�B�dd��}��Mdd���scnf�,��,1�g���~Oshh���}9!"�s#�jfJ"x�v�>"����2"����<�t#2q��������P������~.t#�	UTvt#�	UsT<��t#-�l�������=�u#Q���~u#�	U|Tv�t#�	UsT|>�.u#.u#3��גϒ��������=�Gu#����~Ru#�	U|Tv;u#�	UsT|�s#A
.UsT��~Lt#�	NUT��}gt#�	kUT0�t#9�U2T	`�(Q��}*u#�	�T|ku#�	�U|T0�u#�	�U|T��}�u#�
U	��u#90U0T	0�(Q��}�u#�
HU	��u#9tU0T	��(Q��}�u#9�U0T	�(Q��}�u#�#+5�@��#elf@0�
B�@9d#scn@K�Q$shC
�R��7 
Q�7 	�S�dv#�"����Q�6 >�6�,\@"��~fddj�^�ret
d����elf�����>�":v#:v#%� #�����"����Iv#x
U|T@?$2v#Q!U1]v#�
.!UsT1Q0�v#-�v#
`!UsT��~Q��v#9�!U0T	(W(Q|�v#9�!U0T	 �(Q|�v#�
�!U	��v#9�!U0T	P�(Q|w#�
w#�#%�!"&CT�a9�W"
�W9�
Þ9d
Pf9�UQC��"
8
1>)
s?8�
�H�
���$__l
�$__u�
+�$__p�/dV1�)��d#
@�)�
r�)d(?`r#�m#&͓ɓ0ߓۓ:��E���@or#|	?�w#!��#���"�w#��7�?�9�%w#a
@.w#�
W�J�J$>!II
:!;9I84:!;9I:!;!9I:!;9I%	$>
5I&I:;9I
'I:;94:;9I?<4G:;.?:;9'I<.:;9'I@|.?:;9'@|.?:;9'@z$>I:;9I!I.?:;9'I<
:!;9I8.?:;9'I<.:!;9!'I@|	:!;!9I
:!;9I%$>
&I5I''I:;94:;9I?<4:;9I4G:;.?:;9'I<4:;9I.:;9'@|$>!II
:!;9I8:!;!9I4:!;9I.:!;9!
'@|%	$>
5I&I:;9I
'I:;94:;9I?<4:;9I4G:;.?:;9'I<.:;9'I@|.:;9'@|'$>
:;9I8!II:;9:!;!9I%$>	&I
:;9I'I4:;9I?<
I!I/:;9I�4:;9I4G:;.:;9'I@z
:;9I8I:!;9I!I$>:!;9I4:!;9I.?:!;9'I@|	:;9I
4:!;9I:;9<
(.?:;9'I<I!I/7I
:!;9I
:;9I8!.?:;9'I<.?:!;9!'@|%y$>&I:;9:;9
I8>I:;9.?:;9'< '!.?:;9'@z
:;9I8I4:;9I:!;9I!I4:;9II4:!;9I	!I/
:;9I.?:!;9!'I@|4:!;9I
:;9I.?:;9'I<.?:!;9!'I@|$>&I(.?:;9'I<.:!;9'@|.:;9'I@|.?:!;9!'I@|:;9
:;9I8:!;9I:;9I.:!;9'I@|7I<
:!
;9I :;9!!.?:;9!n'I<".?:!;9n'I<#!I/$!I/%&%y'$>(:;9)*:;9+:;9,&->I:;9..?:;9'</.?:;9'I<0.?:;9'�<1'2
:;93.:;9'I@z44I45
:;96.:;9'@zI$>!I:!;9I4:!;9I.?:!;9'I@|
:!;9I84:!;9I	.?:!;9!'I<
:;9I7II
.?:;9'I<:!;9I.?:!;9!'@|&I!I/.?:!;9!n'I<'I.?:!	;9!'I<.:!;9!'I@|%y$>:;9:;9I<!I/.?:;9'<.:;9'@|
:;9I8I!I$>.?:;9'I<:;9II7I	4:!;9I
.?:;9'I<!I/<
4:!;9I:!;!9I%y$>&I:;9:;9:;9!I/.?:;9'<.?:;9n'I<.?:;9'I@|:;9I$>I!I.?:!;9!'I<%y:;9I$>&I	.?:;9'I<
.?:;9'I@|:;9I
4:;9I4:;9II!I/
:!;9I8!I$>:;9I
:!;!I84:;9I?<I:!;9I	I
!I/<4G:!;9!
7I%yI:;$>&I:;9:;9'I.?:;9'I<.?:;9'@z.:;9'I@|4:;9I4:;9I$>I!I:!;!9I%y:;9I$>&I	.?:;9'I<
.?:;9n'I<.?:;9'I@|
:;9I4:;9I(
:!;9I8$>!I:;9II:!;9I
:!;!I8	I
!I/<7I
4:;9I?<4:!;9I.?:;9'I<.?:!;9!'@|%I:;$>&I:;9:;9>I:;9>I:;9'I:;9I.:;9'I@|(4:!;9I
:;9I8I!I:;9I4:;9I:;9I	$>
4:!;9I4:!;9I
&I.?:!;9'I@|:!;9I:!;9I1(.:;9'I@|41I:!;9I4:!;!�9!	I!I/.?:!;9!'I@|5I.?:;9'I<4I4:;9I:;9:!;9I 1!7I"<#
:;9I8$.?:;9'I<%&.:;9'I@z'.:;9'@|(1XYW!	)*>!!I:;9+.?:!;9!
'<,-%./>I:;90$>1:;924:;9I?<3:;9I4'I5&6:;97!I8.?:;9'I<9.?:;9n'I<:.?:;9'<;.?:;9'�<<.:;9'I@z=
:;9>
:;9?
:;9@UA.?:;9'@|B.?:;9'@zC.:;9'I D.:;9'@zE:;9F
:;9IG
:;9IH.:;9' I:;9I
:;9I8:;9I!I:;9I$>I4:;9I1	41
4:!;9I4:!;!�9!	I&I
5II:!;9I.:;9'I@|:;9I:!
;9I:;9!I/.:;9'@|1<
:!
;9I8.?:!;9'I@z.?:!;9!'I@|4I41XYW!	 %!"$>#&$:;9%:;9&4:;9I?<'!I(.?:;9'�<).?:;9'<*.?:;9'I<+.?:;9'I<,.?:;9'@|-.?:;9'I@|..?:;9'@z/.:;9'I 0.:;9'@z1:;92
:;9I3
:;9I4.:;9' 5:;9I
:;9I8:!;9I
:!;9I
kI:;9I4:!;9I
:!;9I8!I	
:;9I8
:;9I4:!;9I$>

:!;9!
I4:!;9I4:!;9I:;9I:;9.?:;9'I<.?:!;9'I@|.?:!;9!'@|(
I8:!;9II:!;9!.?:;9!'<.?:!;9'I@z.?:!;9'I@|.:;9'I@|:!	;9I !I!.?:;9'I<".?:;9'I<#.:!;9!'I@|$.:!;9'I@z%&I&:;9'()%*$>+,:;9I-:;9.
I/
:;9I0!I/1>I:;92:;93�:;94
:;9I�85'64:;9I?<7.?:;9'<8.?:;9'@z9.?:;9'@|:.:;9'@z;.:;9'@|<
:;9=U>.:;9'@zI
:;9I8:!;9I4:;9I
:!;9I
k:;9I!I:;9I	.?:;9'I<
4:;9I:;9I
:;9I8

:!;9I84:!;9I:;9(:;9I$>
:!;9!
I.?:;9'<.:;9'@|.?:!;9!'@|I.?:!;9!'I@|.:!;9'I@|&I!I/
I84:;9I 1!:!;9!"
:!;9!I8#.?:!;9!'@|$
:;9I%!I&''(.?:;9'I<).?:!;9'I@|*.:;9'I@z+.:;9!'@z,:;9I->!!I:;9!.:!;9I/!:;90'I1.?:!;9!'@z24I43
:!;9!4U5.:;9'@z6.:!;9!
'@|7:;9I8%9:$>;:;9<>I:;9=:;9>�:;9?
:;9I�8@:;9A4:;9I?<B.?:;9'I<C.?:;9'<D.?:;9'I@zEUF
:;9G1XYWH
:;9I.?:;9'I@zJ.:;9'I@|K.:;9'I L
:;9IM1XYWN.:;9' O5
:;9I8
:;9I8
:;9I1
:!;9I
k
:;9I8:;9I
:;9I8	!I
I:;9:;9!
:;9II:;94:!;9I4:;9I!I/4:;9I
:;9I$>
I84:!;9I1X!YW:;9I.:;9'I@|!I4:;9I&I 
:!;9I8!
:;9I"41#
:!;9I
k$:;9I%
I&(':;9(.?:!;9!'@|):!;9I*5I+4I4,1XYW-:;9.:!;9!/0.:;9!'@|112<3:;9!4!I/5.?:;9'I<6.?:!;9!'I@|78
:;9I94:;9I?<:!I7!;.?:;9!'<<.?:!;9'I@|=:!;9I>:!;9I?.:!;9!'I@z@.:!;9!' !A:!;9IB%C$>DE:;9F:;9G>I:;9H:;9I&J'K.?:;9'I<LM.?:;9'�<NUO1RUXYWP.?:;9'I@zQ.:;9'I@zR.:;9'I S.:;9'@zT5$>I%:;9I$>.?:;9'<.?:;9'I<	.?:;9'@|
:;9II.?:;9'I@|
:;9I$>
:!;9!	I8I:!;!9I.?:;9'I<.?:!;9!'@|:!;9I4:!;9I	%
:;9I$>
�:;9
:;9I�8I!I.?:;9'<I.?:;9'I@|4:;9II$>:!;9I:;9I!I.?:!;9!'I<.?:!;9!	'I@|4:!;9I	&I
:!;9I4:!;9!I
%$>&4:;9I?<4G:;9.?:;9'�<.?:;9'I<.:;9'I@|4I4I!I/I~1�B
:;9I8IH}:;9I:;9IH}	!I
1R�BUXYW:;9I$>
H}41�B:!;9I�B1R�BXYWI.?:;9'I<4:;9IU4:;9I.?:;9!'I !47I!I/.?:;9'I<41:;9!
:!;!I8.?:;9n'I<.?:!;9'I@z 4:!;9I�B!.:!;9'I !"4:!;9I#1$H}�%<&.?:!;9!'@z'41(.:;9' ).1@z*&I+4:;9I?<,:;9I�B-4:!;9I�B.1R�BXYW/0!I/1H}�2.?<n:!;!3%y4$>56I7:;8:;99.?:;9'�<:.?:;9'<;1UXYW<1XYW=.?:;9'I >4:;9I?U@.:;9'�@zAI�~B1C1UD1UE1R�BUXYWF.?<nG6I~
:;9I81�BIH}H}!I:;9I	:;9I
:!;9I�BH}4:!;9I�B
:;9I$>.?:;9'I<4:!;9I�B4:;9I1R�BX!YW!1R�BX!YWI7I1R�BUXYW41�B:;9!I/.?:;9'I<.?:!;9!'@z.?:;9!'I !4
:!;!I8< U!U".:;9'I #.:;9' $:;9I�B%.?:;9n'I<&.?<n:!;!'4:!;9!I?<(
:!;9I8).?:!;9!
'<*:!;!�9I�B+4:!;9!I�B,4:!;9I�B-1R�BUX!YW!.1R�BX!Y!W!/H}�0.:!;9!
'@z14:!;9I24:!;9I3414.1@z5416%y7I8:;9:$>;&I<:;9=:;9I>'I?&@:;9A:;9IB!IC.?:;9'I<D.?:;9'�<E.?:;9'I@zFG1R�BUXYWH.?:;9' I.?:;9'I@zJH}�K.:;9'�@zL4:;9IMI�~N!I/O.?:;9'I P:;9IQ.?:;9'I R1S1UXYWT1UH}�V6W.?<n
:;9I8I~IH}!I:;9I$>.?:;9'I<	H}
.?:;9'I<
:!;9I84:!;9I
:;9!
:!;9!I
!kI!I/7I<4:;9I?<H}.?:!;9!'@z4:!;9!I&I4:!;9I�B4:!;9I�B4:!;9I.:!;9!
'@zH}�U:!;9I %y!$>"#:;9$:;9%'&''.?:;9n'I<(.?:;9'<)*.?:;9'I@z+1R�BXYW,1�B-.?:;9'I@z.:;9I�B/1R�BUXYW0.:;9' 14:;9I2.?:;9'I 3:;9I4.1@z5.?<nI~1�BH}
:;9I8IH}1(	:;9I
1R�BUX!YW:!;9I�B41�B
1R�BX!YW!I1R�BUXYW:!;9IU:;9I4:!;9I�B1R�BX!YW4:!;9IH}$>:;9I4:!;9I:!;9I.?:;9!'I !4411R�BUX!YW.?:;9'I< .:!;9'I !!1R�BUX!YW"1R�BX!YW#&I$7I%U&
:!;9!'I(.?:;9'I<)
1*1X!YW+!I/,
:!
;!I8-:;9!..?:!;9!'I@z/01UX!YW1.:;9'I 24:;9I3.1@z4.?<n:!
;!5<64:;9I?<7>!!I:!;9!8
:!;9I89.?:!;9n'I<:4:!;9I�B;:!;9I�B<4:!;9I=>.:!;9!
' !?H}�@
1A:;9I�BB4:!;9IC.:;9' D'IE(F.?:!;9!
'<G.?:!;9!'@zH:!;9II
:!;9!J.?:!;9!'�@zKL41M4:!;9I�BN4:!;9I�BO4:;9IP1X!YWQH}R.?:;9!'I !S1T6U%yV$>WX:;9IYIZ:;[:;9\:;9I]&^>I:;9_(
`4:;9I?a.?:;9'I<b.?:;9'<c.?:;9'�<d.:;9'I@zeH}�f1R�BXYWg1Uh1i.:;9'I@zj:;9I�Bk.:;9'�@zlI�~m!I/n1UoH}�p.?<nI~H}1�B
:;9I8IH}!I1R�BUXYW	:;9I
H}$>:;9I
:;9I(.?:;9!'I<1R�BX!YWI
:!
;9I8.?:;9'I<!I/
:!
;9!I
!k41�B4:;9I
:!
;!I8:!;9I�B.:;9' 4:!;9I�B414:!;9I&I 7I!<".?:!;9!'I@z#U$.?:;9!'I !4%1&:;9!'.?:!;9!n'I<(.?:!;9!'<)4:;9I*.1@z+I�~,%y-$>./:;9I0'1I2:;3:;944:;9I?<5>I:;96.?:;9'�<7.?:;9'I<8.?:;9'I<9:;9I�B:4:;9I;1R�BUXYW<H}�=1U>.:;9'I ?@.?:;9'I@|AUB4:;9I�BC.:;9'� D!I/E.?:;9n'I 4F.?<nG.?<n:;
:;9I8I~1�B!I$>H}I:;9I	:;9I
:;9I1R�BUXYW!I
!I/
:!;!I841�BH}7I<:;9I�BUH}4:;9I:;9!
:!;9I84:;9I.?:;9'I<.:;9'I .:;9' .?:!;9!'I !4.1@z %y!$>"#&I$'%I&:;':;9(4:;9I?<).?:;9'I<*.?:;9'�<+.?:;9'@z,.?:;9'I@z-4:;9I�B.1R�BXYW/.:;9'�@z0I�~1!I/241314.?<n:;5.?<n
:!;9!I8%y:;9I$>&I4:;9I?<4G:;9I$>:;9I4:;9I:;9I!I
:;9I8
:;9I8	:;9I
4:;9II&I
.?:!;9'I@|:!;9I.?:!;9'I<!I/.:!;9!'I@|%y$>!4:;9I?<:;9:;9.?:;9n'I<.?:;9'I<.?:;9'I<U'I .:;9'@|!!I/".:;9'@z#.:;9'I@z$.:;9'I@zI~1�BH}(41�BH}
:;9I81R�BUXYW	I
H}4:;9I1R�BXYW
4:;9I:!;9I�B:;9I:;9I4:!;9I�B.:;9'I U4:!;9I�B
:;9I8!I1R�BXYW4:!;9I11R�BUXYW.?:!;9'I@z:!;9I�B41.:!;9'I@z&I 
:;9I8!.?:;9'I<"
:;9I#41$.?:;9'I<%:;9I&:;9'I()1U*.1@z+(,!I/-:;9I.
:!;9I�!8/
:;9I
k0U14:!;9I2:!;9I3:;94:;95H}�6:;9!7.?:!;9'I !8
I89:!;9I:
:;9I8;1<:;9I=>>!I:;9!?
:;9I8@
:!;9!A(B.?:;9'<C1UX!YWDI�~E:;9IF>!!I:;9!G�!:!;9H1X!YWI
:!;9!J.:!;9' !K
1L1M$>N'IO.?:;9n'I<PQ1UR.?:;9!'I !4S
:;9IT
:!;9I�!U
:;9IV.:;9'I W>!!I:;9X
:;9IYZ4:!;9I[H}\1R�BUXYW].:!;9'I !^.?<n:!;!_
:!;9I
k`
:;9I8a.?:!;9!'@zb.:!;9!
'@zc4:;9Id7Ie:;9f<g:;9h!I/i4:!;9Ij
:!;9!k4:;9Il
I�!m
In.?:;9'I<o1p
1qH}�r
:!;!I8s
:!;9I�!8t.?:;9'I<u.?:!;9!' !v4I4w.:;9' !x>!!I:!;9!y�!:!;9!z'{.?:;9'<|H}�}1R�BX!YW~.?:!;9'I@z4:!;9I�B�1R�BXYW�.1@|�:;9I�
:!;9!I
!k�:;9��!:!;9!�
I�!8!�:;9!�:;9!�<�(
�!I�.?:!;9!'<��
:!;9!�:!;9I�B�1XYW�1!�%U�$>��&�5I�I�:;�:;9�4:;9I?<��:;9�
:;9I8�
:;9I8�'I�.?:;9n'I<�.:;9'I�1UXYW�1UXYW�.?:;9'I@|�4:;9I�.:;9'I@|�.:;9'IU@z�.?:;9'@z�.?:;9'I@z�:;9I�5�.?:;9n'I 4�.?:;9'I �.1U@z�1UXYW�.?<n�61�BI~(
:;9I8H}1R�BUXYW:!;9I�BH}	1
H}1R�BXYW41�B

:;9I
:!;9I�!8U
:;9I8.?:!;9!'I@z1R�BUXYW1R�BXYW!I:;9:!;9I�B
:;9I8:;9I4:!;9I4:;9I4:!;9I�B1R�BUX!YW�!:!;94:!;9!I�B1R�BUX!YW :!;9I�B!&I"
:!;9I�!#:;9$
I8%4:!;9!I&4:!;9I�B'41(41)41*I+4:!;9I,:;9I-$>.1R�BX!YW/:!;9!0:;9I1:;9I2.1@z3
:;9I841UX!YW!5.?:!;9!'I !6>!!I:;9!7:!;9I8:;9!94:!;9I:H}�;:;9I<
I�!=
:;9I>?U@.?:!;9!'I@zA.:!;9'I !B�!:!;9C
:!;9I�!8D
I�!8E�!:!;9!F.?:;9'I<G>!!I:;9!H:!;9!IIJ!I/K
ILM.?:!;9!'IN4:!;9IO4:!;9!I�BP4:;9IQ.:!;9'I !R7IS
:!;9!I
!kT
:!;9!IU.?:;9!n'I<V.:!;9!'I@zW
:!;9!X1X!YW!Y4:!;9IZ.?:!;9!'I !4[.?<n:!;!\%]$>^_&`:;9a
:;9Ib�:;9c
:;9I
kd<e.?:;9'<f.?:;9'<g.?:;9'I<h1UXYWi1XYWj.:;9'I@zk:;9I�Bl1XYWm.?:;9'I n.:;9' o.?<n(I~1�B$>
:;9I8!I.:;9'I :;9I	:;9I
1R�BUX!YW:;9I:!;9I�B
4:!;9I�B:!;9I�B41�B:;9!4:!;9I�B4:!;9I&II!I/.?:!;9!'I@z1H}>!!I:;9!4:!;9II1R�BX!YWUH}% $>!"
:;9I8#>I:;9$.?:;9'<%&4:;9I'1XYW(H})H}�*
:;9+U,1-1R�BUXYW.4:;9I/0.?:;9'I 41.?<n2.?<n:;1�BI~1R�BUXYW1R�BXYW41�BH}H}1	H}
4:!;9I�B:;9I:!;9I�B

:;9I8I4:;9I(1R�BXYW1R�BUXYW.:;9'I 4:!;9I�B4:;9I!I:!;9I�BU
:;9I8.?:!;9'I@z:;9I41:;9I:;9I.:!;9'I@z H}�!&I"1#.1@z$1UX!YW%.?:;9'I<&.?:;9'I<'H}(()U*H}+:;9!,41-:!;9I..?:!;9'I !/.:;9'I 0:;9I11X!YW2$>3:;9!41XYW51R�BUX!YW6:!;9I�B7I89:4:!;9I;
:;9I8<
:;9I8=>
:!;9!?1U@1A41B!I/C
:!;9!D>!!I:;9!E
1F.:!;9!
' !G.?<n:!!;!H7II<J
:;9IKI�~L1R�BUX!YWM.?:;9!'I !4N
I8O>!!I:;9P.?:;9n'I<QR4:!;9IS:!;9ITH}�U:;9!V:;9IW'IX.?:;9'<Y.:!;9'IU@zZ.?:!;9'IU@z[
1\4:;9I]
:!;9!
I8^:;9!	_.?:!	;9!'<`H}�a1UX!YWb.?:!;9!'@zc41!d4:;9Ie.?:!;9'I@zf4:!;9I�Bg%Uh$>ij:;9k&l:;9m:;9n:;9Io<p�:;9q
:;9I�8r
:;9I�8s>I:;9t:;9u:;9v
:;9Iw
:;9Ix!Iy
:;9Iz4:;9I{.?:;9n'I<|.?:;9'<}.?:;9'I<~H}��!I/�1U�.?:;9' �1�1R�BXYW�.:;9'I �.:;9' �4:;9I�B�.?:;9n'I 4�1�H}��.?<n(1�B$>I~1R�BX!YWH}!II	H}
1R�BX!Y!�W!7I:!;!(9I�B
4:!;9I�B.:!;9!'I !:!;9I:!;!39!I.?<n:!;!%:;9I$>&I>I:;9I!I/4:;9I.?:;9'I<.?:;9n'I<.?:;9'I@z:;9I�BU1R�BUXYW .?:;9'I 4!:;9I"I~$>I:!;!9I�B1�B!I7IH}	:!;!39!I
%:;9I$>
&I.?:;9n'I<.?:;9'I@z4:;9I�B1R�BUXYW.?:;9'I 4:;9I.?<n:;1�B(I~
:;9I81R�BUXYWIH}!I	H}

:;9I81R�BXYW41�B
:!;9I�B4:!;9I�B(H}:;9I:;9I:;9IU:;9I1R�BUXYW.:;9'I 4:!;9I�B4:;9I:;9!4:!;9I$>1R�BUXYW41.:;9'I  I!!I/"4:!;9I#:;9I$
:!;9!I�!8%.?:;9'I<&.?:!;9!'I@z'1R�BXYW(1R�BUX!YW):;9!*1R�BXYW+:!;9I�B,&I->!!I:;9..:!;9!'I@z/4:!;9I07I1(2
:;9I834:!;9I41R�BX!YW54:;9I6>!!I:;9!7:!;9I�B8
:;9I89.?:;9'I<:>!!I:;9!;'I<1=:!;9I�B>
1?
:!;9!@.?:;9!'I !4A6B.?<n:!;!C:;9ID>!!I:!;9!E
:!;9IFGH}�H.:!;9!'I@zI4:!;9I�BJ.:;9' K%L$>MN&O�:;9P
:;9I
kQ:;9R
:;9IS
I8T.?:;9'<U.?:;9'I<V.?:;9'<W1UXYWX1UXYWY:;9IZ
:;9[H}�\4:;9I]4:;9I�B^
:;9_.1@z`41a.?<n
:!;9I84:!;9I�BI~H}1�B$>!I
:!;9!I�!8	
:!;9I8
:!;9I�B41�B:;9I
H}4:!;9I&I:;9II.?:!;9'I@z7II!I/
:!;9!I8.?:!;9!'I<4:!;9I�B1R�BX!YW!H}1R�BUX!YW!4:!;9!I%$> &!�:;9"
:;9I
k#:;9$:;9%.?:;9'I<&.?:;9'<'
:;9(1R�BUXYW)U*
1+1UXYW,1-.?:;9' ..:;9'I /
:;90.?:;9'I 41.1@z2H}�3.?<n:;(I~
:;9I8I1�BH}41�B!I	H}
414:!;9I:;9I
$>:;9I4:!;9II(H}1R�BUX!YW!I/:;9!1R�BUX!YW:!;9I�B4:!;9I&I
:;9I8.?:;9'I<.?:;9'I<:!;9I�B7I>!!I:!
;9! U!.:!;9'I !"41#>!!I:;9$<%.?:!;9n'I<&1R�BX!Y!�W!'1R�BUX!Y!�W!(4:!;9I�B)
:!;9!
I8*
:!
;9!I
!k+,.?:!;9!'I@z-4:!;9!I�B.I�~/.:;9'I 04:!;!�9I1.?:!;9!'I@z2.?:!;9!'I !43.1@z4%U5$>67&8:;99>I:;9::;9;.?:;9'<<.?:;9'I<=4:;9I>4:;9I?4:;9I@1R�BXYWA!I/B
1C:;9ID
:;9E4:;9IF4:;9IG4:;9IH4:;9I�BI1R�BXYWJ.?:;9'I K:;9ILH}�M.1U@zN1O.?<nP.?<n:;1�BI~41�B$>:;9I!II:!;9I�B	:!;9I�B
1R�BX!YW4:!;9I�B:;9I
1R�BUX!YW.:;9'I 
:!;9I8.?:!;9'I@z4:!;9I(4:!;9I�BH}H}4:!;9I1:;9I
:!;9I
:!;9I8H}H}&I'I!:!;9! :!;9!!
I8".?:!;9!'I<#1$H}%:!;9I&.?:!;9!'@z'.:!;9!
' !(%)$>*+&,
:;9I->I:;9..?:;9'</.?:;9'I@|0U1412H}�3.?:;9' 4.1@zI~1�BH}1R�BUXYW41�B:;9IH}4:;9I	H}
4:;9I
:;9I8.:;9'I 
I!I:;9I4:!;9I�B(4:!;9I�B:!;9I�BU1R�BXYW&I1R�BUXYW:!;9I�B:;9I:;9!1R�BXYW41$>.?:;9'I<:;9I 1!U"#
:;9I8$:!;9I�B%.:!;9!
' !&.:!;9!
'@z'I(!I/)(*H}�+1,
:;9I8-.I�~/1R�BUX!YW0:;9I14124:!;9I3H}�4.:;9'I 5.1@z61U7
:;9I8>!!I:;9!9
:!;9I
k:
:!;9I;.:!;9'I@z<1R�BX!YW=7I>
:!;!I8?@4:!;9I�BA4:;9IB:;9!C
I8D
:;9I8E.?:;9'I<FG.?:!;9!'I@zH.:!;9'I@zI.?<n:!;!J>!!I:;9K:;9!L'IM4:!;9IN:!;9!O.?:;9'I<P.?:;9'<Q
:!;9!R.:;9' S:!;9I�BT.?:;9!'I !4U%V$>WX&YIZ:;['\
:;9I]<^4:;9I_.?:;9'<`1XYWa4:;9I�b!I/c:;9d.?:;9'@ze4:;9I�Bf.?:;9'I@zg
:;9h.:;9'@ziH}j:;9Ik1R�BXYWl.:;9'I m4:;9In41o41
p1q1Ur.?<nI~1�B(H}H}I
:;9I8:;9I	!I
41�B4:!;9I�B4:!;9I�B
1R�BXYW
:!;9!I84:!;9I�B$>.?:!;9'I@z:;9I4:!;9I4:!;9I�B:!;9I�B:;9I1(
:;9I:!;9I�B1R�BUX!YWU!:!;9
:!;9I
:!;9I :;9I!1R�BUX!YW":;9I#&I$:;9!%U&H}':!;9I(4:!;9I)41*:!;9I�B+.1@z,.?:;9'I<-.:;9'I .1R�BXYW/:!;9I�B0H}�1(2.?:;9!'I<341R�BUXYW56
:;9I87
:!;9!I889:!;9:
:!;9I;1R�BX!YW<1R�BX!YW=I>!I/?>!!I:;9!@!:!;9!A4:!;9IB.?:!;9!'@zC.:!;9!
' !D41E.?:!;9!'I !F.:;9'I !G.?:!;9'I@zH
:!;9!I.:!;9!' !J1K%L$>MN&O5IP>I:;9Q>I:;9R�:;9S>I:;9T:;9U:;9IV'IW.?:;9'I<X.?:;9'<Y.?:;9n'I<Z.?:;9'<[\.?:;9'I<]
:;9^.?:;9' _.:;9'I@|`
:;9a.?:;9' b4:;9Ic4:;9Id4:;9Ie.:;9'@zf4:;9Ig.?:;9'I 4h5i.?<nI~I1�B!I$>4:!;9I�B
:;9I8H}	H}
1R�BX!YWH}:!;9I�B
.?:!;9'I@z4:!;9I�B.:;9'I :;9I:;9I:!;9I�B(.?:;9'I<.?:;9'I<&I:;9I
:!;9I:;9!
:!;9I81R�BUX!YW!:!;9I7I'I!:!;9! 
I8!4:!;9!I".:!;9'I@z#.?<n:!	;!$%%$>&'&(
:;9I)>I:;9*.?:;9'<+.?:;9'<,.?:;9' -
:;9.U/101R�BXYW141�B2.?:;9'I 434:;9I4.1@z5H}�6.?<nI~1�B41�BH}4:!;9IIH}(	4:!;9I

:;9I8H}:;9I

:;9I8.:;9'I 1R�BUX!YW:;9I!I1R�BXYWU:;9I.?:;9'I<:!;9I�B.?:;9'I<4:!;9I�B411U4:!;9I�B1:;9I&I :;9!!1R�BUXYW"
:;9I8#$>$:;9!%1R�BXYW&.:!;9'I@z'(:!;9I�B)41*.1@z+:;9I,1-.?<n:!;!.7I/>!!I:;90(12.?:;9'<3I�~41U5:!;9I�B6:;9I7>!!I:;9!8I9:!;9!	:
:;9I8;.:!;9!
' !<4:!;9I�B=.:!;9'I !>.?:;9!'I !4?
:!
;9!	I@
I8A!I/B:;9!	C<D<E
:!;9!I
!kF.?:!;9!n'I<G.?:!;9!'<H.?:;9'I<I1UX!YWJ
1K
:!;9!LUM4:!;9I�BN1R�BX!YWO1R�BUX!YWP4:!;9IQH}�R%US$>TU&V:;9W:;9IX>I:;9Y:;9Z
:;9I[
:;9I\!I]'I^.?:;9'<_
:;9`.?:;9'I@za:;9Ib
:;9cd4:;9Ie1R�BXYWf.?:;9'IU@zg4:;9Ih.:;9'I@zi.?:;9'I@zj
:;9k.?:;9' l4:;9Im.?:;9n'I 4n1o.?<nI~(H}1�B
:;9I8
:;9I81H}	
:!;9I
:!;9I�B1R�BUX!YW
:!;9I�!8
41�B:;9IH}:!;9I�B:!;9I4:!;9I�B1R�BX!YW:;9I!IU:!;9I:!;941.:!;9!
' !�!:!;9
I8!:!;94:!;9I:;9I $>!I"4:!;9I#:!;9I�B$
:!;9I�!%.?:!;9!'@z&4:!;9I'H}�(1R�BX!YW)
:;9I8*:!;9I�B+.:;9'I ,:;9!->!!I:!;9!.4:!;9!I/4:!;9I�B0.:!;9!
'@z11R�BUX!YW2.?<n:!;!3
:;9I84
I�!5:!;9I6.:;9' 7.?:;9!'I !48.1@z9I:
:!;!I8;7I<=4:;9I>!I/?&I@
:!;9!I�!8A
IB1R�BUX!YWC
1DI�~E.:!;9!
'@zF4:!;9I�BG4:;9IH>!!I:;9!I
:!;9!I
!kJ�!:!;9!K
I�!8!L:;9!M.?:;9'<N.?:;9'I<O
:!;9!P%QIR:;ST$>U&V
:;9IW�:;9X>I:;9Y:;9Z
:;9I[
:;9I\.?:;9'I<].?:;9'<^1R�BUXYW_1UXYW`Ua
:;9b.:;9'I c.:;9'I@zd1XYWe1XYWf.?:;9'I@zgh!I/i.:;9'I jH}�k.:;9'I@zl4:;9Im.?:;9'@zn4:;9Io4:;9I�Bp1R�BXYWq41r1sH}�t.?<nI~1�BH}4:!;9I�B41�B:!;9I�B1R�BXYW1R�BUXYW	(
4:!;9I�BH}.:;9'I 
4:;9I!I
:;9I8I:;9I1:;9I1R�BXYWH}U1R�BUXYWU4:;9I&I$>:;9!.?:;9'I<:;9I 
:;9I8!1R�BX!YW"4:!;9I�B#:;9I$:!;9I�B%
:!;9I8&.?:!;9!'I@z'.:!;9'I@z(4:!;9I):!;9I�B*:;9I+
:!;9I8,1U-..:!;9!
'I !/I0!I/124137I4
:!;9!I
!k5
:!
;9!	I6
:!;9!71R�BUX!YW!
8
:!;9!9I�~:4:!;9I�B;1R�BUX!YW!<.?:;9!'I !4=.?<n:!;!>%?@$>A>I:;9B:;9C>I:;9D:;9E
I8F>I:;9G<H:;9I
:;9I8J.?:;9n'I<K.?:;9'<L1UM.:;9' N:;9IOP
1Q4:;9IR.?:;9'I@zS
:;9T.:;9'I@zU:;9IV4:;9IW.1@zX.?<nI~IH}
:;9I81�B(!I
:;9I8	41�B
:!;9I4:!;9I:;9I
H}H}4:!;9I.?:;9'I<4:!;9I�B1R�BUX!YW41.?:;9'I<U4:!;9I:!;9I�B&I4:!;9I�B:;9I$>.:;9'I 1:;9!I :;9I!:!;9I�B":;9I#($!I/%41&<'1R�BX!YW(
:;9I8).:!;9'I@z*.:;9'I !+7I,:;9-:;9!.:;9I/'I0
:;9I812U3.?:;9!'I !44>!!I:;9!5>!!I:;9!6
:!;9I7.?:!;9n'I<8.?:;9'<9:!;9I:4:;9I;.?<n:!;!<:;9!	=>!!I:;9!>!:!;9!?
I8@.?:;9'I<A.?:;9'<BC.?:!;9'I@zD
:!;9!EFH}�G1R�BUX!YWH
:!;9!I%J$>KL:;9M&N:;9IO<P>I:;9Q'R
:;9IS.?:;9n'I<T.?:;9'I<U
1V1UW1UXYWX1R�BXYWY.:;9'@zZ!I/[\.?:;9'@z].:;9' ^4:;9I_.1@z`1Ua.?<n
:;9I81�BII~41�B$>:;9I!I	:;9I
4:!;9IH}:;9!
4:!;9I.:;9'I 4:!;9I�B1R�BUX!YW1H}H}.?:;9'I<.?:;9n'I<4:!;9I�B
:!;9!I8.?:;9!'I<.?:!;9!'<:!;!�9I�B1R�BX!YW1R�BX!YW:!;!�9I4:!;9I :!;9I�B!4:!;9I�B"1R�BUX!YW#U$1R�BX!YW%%&$>'(&I)&*.?:;9'<+.?:;9n'I<,.?:;9'I<-.?:;9'I@z.:;9I�B/4:;9I�B0U11R�BUXYW2.:;9'I 3:;9I44:;9I5.?:;9'@z6H}�7.?:;9'I@z81R�BUXYW9.?:;9n'I 4:.?<n:;I~IH}(1�B
:;9I8:;9I
:;9I8	!I
:;9IH}(
.?:;9'I<H}4:!;9I�B:!;9I�B4:!;9I�B$>4:!;9I41�B1.?:;9'I<1R�BUX!YW:!;9I�B4:!;9I�B4:;9I:;9I
:!;9I841:!	;9!	.?:!;9'I@z U!U"1R�BUXYW#:!;9I$4:;9I%I&!I/'
:;9I8()
:!;9!*:!;9I+.:!;9'I !,4:!;9I-&I.:;9!	/>!!I:!
;9!0>!!I:!
;9!1!:;9!2:!;9!3.?:!;9!
'<4.?:!;9!n'I<5.?:!;9!'<6:!;9I�B7.:!;9'I !84:!;9!I91R�BUX!YW:.:!;9'I@z;4:!;9I�B<1X!YW!=1>1R�BX!YW?.1@z@H}�A%B$>CD:;9IE<F<G'IH&I.?:;9'I<J.?:;9'<K4:;9IL1R�BXYWM1R�BXYWN:;9I�BO4:;9IP1UQR.?:;9' S.?:;9'I@zT.?:;9'I 4U.?:;9'I V.?:;9n'I 4W.?<n�@�
aq�VV��	����<�A���i.�vg"	�Y�j�
a���q	
���+:�C�JV	[����i��=�/	Xe�Y[.�v	g
"X
��v	�Y�@�
aq�oo��	����h��Y!h�	�
��"KYYgi.�vg#�ZV/	#Yw7�
aq���	���
t�tJt��t
o���
�q���	�2EgR�����c�
c����������&/�;FTaj�������	�
�
�������
cc�*4@J�Xctt}�������	V!-<GVdsq~	��
�
���tg�?0t&�	X'�	X&��0
u�	�/u
����	�t���	ttʟ�	�Y1!0uK��	�K1
��
���?��?�	�ftKI
Lv��tY��t���tg	f�=1jf
Y���9v?�D�+<	�ug����	�=3
�	vf
K�tY��J
���JJYu"h+�7�f�/�JK1��<<KufJf	�=1/	f�1=
$t5/>����t�;Jf[�YU	�
�������	2Eg��=�������c�����cV���������������/���sq��	�
���������	�%&;FTaj����*4�@J�Xctt}�����	~/

��55=R\\co��!-<GVd��������
��	�
����	��
��




&
cc7H	b�#	!�
����
��@���
K��	�t��d�tguXgt#JJKXg�
u�wt.�>u�v�
�t��	��:X'��	���!YL��'	��
����fq�@ 
 	.���	�!.�=�	o�
<	 �	�uY����$�.��X.�.�Xf/���$�.��X.�.�Xf/���$�.��X.�.�Xf/���$�.��X.�.�Xf/���$�.��X.�.�Xf/���$�.��X.�.�Xf1"��
��� K
 �
��	z�)�	�Y[��X
Ku
J�	vY[��/� K
 ��Yuv	yX
�Y1=/t��Y	UyRLt���t//h�
u
v�	��
Y	u����<K�;L�;L�(�(?��1Kt$��:�t�	0�"X�g����w �t�$K�6�L��y�	<!	�K1<�%�v
gvXY
�gw	�=\f�%�v
gvXY
<utgw	�=_	=u6	=u1$
��gfKX
..Y��"g�!��	�g[.�%�w
gZ�Xgv	�=[-��
�v	4�\,��
�v	4�[	=u1	=u1&��
�v	4�[-��
�v	4�[&���
��
4�gfKX
..Z
��
2�
2�0�	�gZ&��
�v	4�[%��
�v4
u	vg�M�
������	�Eg�=2eSS��b��b���������&/�;FTac�j���sq�*4�@J���Xctt}��������	~�%������	�
�

	

	&	
���
�	�
�
kV!-<GVdu
����
��	�=1?��
uv	Zu1��
uv	Zu1��
uh	�K1�Y?���"
K	vK[��?���"
K	vK[��?��0	u�	�K1�1
u
�w"	�=2=2�tXt-�X JX	��KNS6Z,Z�90�%	#Y���
	�������	L�����c�����������/�*4�@J���Xctt}��������

����&;FTaj���	sq~%V!-<GVd	-�	��tX�
 K����!
���
��|Z��Y�� ?���L�\����</X.� �<[�`.BB
<@	_ "�&���tY
�vtY�g�#tJ��
�	vY1��
�����	�&�����������&�/�;FTac�j����%V!-<GVd	����
Kv	(���
�����	���&���c�H7�������/�;FTaj���	U]$-	)g	�=���zJ�

�����	��Eg�=2������������sq~&�/�;FTac�j�����%���J���	�
�

	

	&	
	zgug	.K�y�
�����1	�	
�&���c���V<	�	g�4\#t[-%%������	��

��	��	���1	�g�	T
]
h
s
�	���cs
���	�<���=V��	2�	���#&!tBf#/!tBt#/!fBf#/!tBt0�	� =
X
��<�?	��.+�J�?�g��Y	�n<�
�< =�tf
X%f	(Y	.��,<+�J�?�Y����(	w@<�
�<� =�sfX	%u2	��.	�Kj.��?7�"���u�	K1��#u	�K1����JX�&�X�L�?��u�	�K1�u��K�?�
�=
gv�=�	)�
wt$/�J	�K1�
��
u�	�K1��
u	hY2�%��ff./1!��1 =	X����/X�h
ut/g$/:N-'��J��	(Ki���u�xKv#�� �<h�%&�X�M����
�/
��W��
u�
v���YfJ	K�ufJ_JZ# 
ggf<<!	�K[����	�u�v
u�X��t�Y���tJt&J#t�tK
�����t-J*t��Z��%&�X�MZt/<.J�J��u�����J)s.X�tK�	V�X-'
gg
tK
�Q�D<B H�	: K[�u1/xt�
Y	0=1)�t)�.Y15�t5XX.X=11
uv	u�/� �><<KZ<<	K�
v�	
�Y1	/&g1M
��t
uv��
Yvt/$,.K!rJ	�Yi
�t
XX.X=1�	y�I�.=2K
�
u�t$�	�
K�tt/ '.Ku (.K
K�Y5ztJ�		�YfP.
K�.K
�'�
�
YK
u�tfgY#+.K$,.KK���"���
z�&�-X&�	�/
���
��[/
���
��Z�(K�	�KjJ��.
K.
K��
�
=K
u�tfgY#*.Kg(/.KhK���
y�&�-X&�
�gK	�K]��

��	��	�g��	�|
T
]
h
|
�������c�
�	�	�	�		L+�	���#&!tBf#/!tBt#/!fBf#/!tBt0�	� =
X
��<�?	��.+�J�?�g��Y	�n<�
�< =�tf
X%f	(Y	.��,<+�J�?�Y����(	w@<�
�<� =�sfX	%u2	��~.Y	��t=�?/	��t�X>ju	>K3!�?��1$/1
u	vt/5t<JX�J��	K1	��1���JX�&�X�
Lt	/!�JtZ�?�u	�K1�
t
�K�?�tt.Y1�g	��

���	���g1	�
	�
v�
�
�V�����
s
h
s
�
�
�	�����
	2
���y<�ft,t0f,�(J	<�1
=�f�
g	u�1��1��o.u����w��u	vK1��	<Y<��[t/t/&
u.�J!�J
��XX.Y1Y<�!�XX.Y4	�)1��
�
�
{�
Yv&tf
Yvf	hY2��vwtYXutY��wtYXutY���YJ�
L��t[&	uu
[�	�5gX	.Y10j�$Jt�tJr. g	�=�1t
/&
t
fK�7�J.`M�t/8�J.ZM�/�?��[��$1/�[,#1�� ���tYt/&tfM�X$X�>J.4�J.�/r 1<�v�:A� X�
Y�JJ�
K�tYtY1&���f
��$XK
��g�xX>z J.4�J.	�Y�Y&tfJ�X@"
Y	v�$)X=1��uuvtY�tY�t	Y�t	Y�tY��t	==3�	�g&�vtf
K	�K
u�tY�X
.._tY� �tY� ��
 utY�
 �tY� �	�Y6=�v�
 vtY� �tY� �tY�
 �tY� �@��	�g&�Ztf
K�t
Y���'"Y'sZ�X'X;�
LvtYX
..0	gY\�&tf
K	v�3�t
/�g=TJ.	_Y1	/�13	$$gU�	zY1�	vt	/6�J,.X	h=1	/�1�	vt	/6�J,.X	h=1=	vt	/:�(J�0�X	j=1��1��1	��1Yf
g�<��
Yv����Y/
�	wY1�/�
!�@KL��YK� �
��$Kt1-*�>17�5/xu��
��
��(�	�	��g�	1	�
#v]
�
T
h
t�
}�������	c	�
s

s
�
�
=�

�V�	�

���	*I
���<
���
��<��
<�
����*&(tBf*/(tBt*/(fBf*/(tBt0�� 
f��)<����<�
��uJ�
�J��{<�tf./o.
��<�7<	���.�ft,t0f,�(J	<�1
=�f�
g	u�,���K�@=�L/X��+J#�O/��Y�'X�
K�7;<K��R/��/!��]/.��K/X�/����? ��g-fvN=
t�/t��K/@=�t�?��u	�K2�
u�
j�N
�	vK1�(�����?��������?�w����z�'3|�g!����g����?�	K(d.	�q&	�=1�Y�<�M�K�.�M�K�.�M���5�
&
�	�	
�~.& ���='?	�t/+WJ�O�"[������$3��x"
Y���X.
Y�'�<
Y� �<Y2W
hv�<YK�<YL�if 	�Y['���/wK�	K�	t8.��Y9I
L	vY2�"g� �u	�=2g#��vu�?	Y�1	/K1N��
u	�t,/$f,f�XJJX%t�Jt	XK1�&$�
�=tux&wf��L
uYuvg�	Xu5	�Y2Kg�-�B7#��u��J �	���	�gu�
g����"Zf��LtYtM&�fK�f�g�,�K��
th�g�K�w�<Y�Lu�f@u .	��Y3t�*/��uv.t/uv;.~5JJ
�t/uv8"F)JJ	�t<K	'pt
<	 	�Y]t�*/��w.t/uvt/6/IJ"~J�t<K	'yt
 	�Y[$�
�2���L�>	M=3u�t�X�
Y��*�Xv�vK �<Y2�:Z>�J(.,�J �L�.��(X%�
Kv�
K	�g1.�#!��	�g[��
Yt/#�.&�Jt\�
Yt/'�.&�Jt\!!AK
u,�f�.�1�vK�H.��?�tK�M0?�vl�&f�
YyJf		t=1=�<K
��K0�
��
���	��g��
	1	�	���]
T
h
����J����c�	�
	s
	
��
����=�		@f3�	��%#&!tBf#/!tBt#/!fBf#/!tBt0�	� J�\���%*&(tBf*/(tBt*/(fBf*/(tBt0�� Tf�	���#&!tBf#/!tBt#/!fBf#/!tBt0�	� =
X
��<�?	��.+�J�?�g��Y	�n<�
�< =�tf
X%f	(Y	.��,<+�J�?�Y����(	w@<�
�<� =�sfX	%u2	��.�%�*&=b
����Ku�?�t!2��tu �	vt
g
�w�	�Yi���	�tY�
!��	L�Y�u� 1��?��<(�K�?�t�?"�	t�1�	�)�0�6X0�XX.X=1
��<K�1��*X'�K�?���047t
��ttXY�ttXY�	K�:����Y	��w�Ko�X4
���!t�w#�JfJ� �Jf
J	��� <�
Y���u
t'.J
��<�%&�X�
L��{#K	wY1���
K	v�	.���M��#3t�"t�u�ftf>%�2t-�	<��v.t$JY�t�<)�1t>t9�<�t=
u��g�
u���	'=#<tXt�	gu
g
h�t	�KX���
Kw�<K�
�#�<K
�	�K2�
�<<
J=1�
�<<
J=�.�����%�6��
�
�K	��}.#8!�B�#/!�B�#/!�B�#/!�B�0$	� <g�}/#8!�B�#/!�B�#/!�B�#/!�B�0$� J��}/#8!�B�#/!�B�#/!�B�#/!�B�0$� J��!�/��
���}(#8!tBf#/!tBt#/!fBf#/!tBt0�� <g�}-#8!�B�#/!�B�#/!�B�#/!�B�0$� J��}/#8!�B�#/!�B�#/!�B�#/!�B�0$� Jv���})#8!tBf#/!tBt#/!fBf#/!tBt0�� Ju�})#8!tBf#/!tBt#/!fBf#/!tBt0�� J	x�}(#8!tBf#/!tBt#/!fBf#/!tBt0�	� <	g�})#8!tBf#/!tBt#/!fBf#/!tBt0�	� Ju����u�}'#8!tBf#/!tBt#/!fBf#/!tBt0�� Jv
��
��"z�
 �}(���}�#/!tBf#/!tBt#/!fBf#/!tBt0��<<����,��	��K	��
M	Yl@�
��������	0�	�1����S�
��	������
���	��Y	X1���u�����	�K1��	���=?��X�
�����	���V����	y�
�	��/0fgIMttZuh��	z t<	(K4	gg1	��/�ttZuh��z�	
tK4	hg�	{�

�����	�Eg�=2o"-;"VD���&��c�W�Vg
�u�]
���%��������/��J����	�	



&	�sq~��*4�@���Xctt}���������
�
���!-<GVdu��	
�;FTaj��
	@�	
:t�Ft04
<<XJ?�
�t�X@.]��;�Y�J�/�f���h+
�X<XS��
X
���<<"�X�9
XF8
�HwL
��f
�tt�X
�<�<�J
t���
=�L
���
�t�t�t
t���f�t�<  �J��w(�>
�t� �t
t����f���*!0�
������X�Q�K�pNSKMX	@�1�/:�Q-13
��KX	Ka
�
E]U&Ki
X�Z<IX[^�
tJ.�%<%<<Xu!XN��Kpx
A�X	��Kt
]�z&�
XxX	K	�
?�gs/;f�8Y�=Zd>Y��L
�t�t�tY��
<�X[���J �X��"<Ko"y�p@8!Jt�(<
<�
�>u!IJXZJ����o�
XZ
�><�(z�#
��\T��/ItY�g�IY���~�
�~t<X�
�]
.�	Y ��

������	Eg�=2�#
#
�;�-D�*
�&���c���b�u�
b
�������/�;FTaj���sq�*4�@J���Xctt}���������	
�~��%�������	�	



&	1
1
;
L
[
m

�
�
�
�
����	���	
�
���V!-<GVVgdu�����]
��	�)K	<<JJX	��ktt��u
bZ����}sYYY���}eY�t��
�
�� J. X<0��D
.<
.<l
KWX8��$�
�J<XJ
D<X<�JXf�
<;J��. dX$v��X��<��~<
:t�Ft04
<<XJ?�
�t�X@.]��;�YzJK�I.=<Y�=
X�.
rh�XgJ�gJYZeIKIJK X.IIJK  J. �	`��f
Z:/
Y���
�J<E
X�9b�� ��	�~�<�~J	Xf<X�M�~Z
���
�t�t�t
X����U�K��#��Y\f� >Ȑr������
i�t[��~�KwhJ	..u��fvXH�YJ
.K�J)�s	XX�2J0JJ�If\	..J/JYM.H%9f`.YLI��<et��VXf���[K

�8�J

�Iut��J	�6�	J�KKV��X$KxJRW�$J'<xX�Y
Iu�"�JhKf�kt;
�
YYf�IX�Ku#
HL
:��K�s�X=X>������<i=�K�	xJ�Z�K��v��Ig....-l�Y�Xi=	�FZ	x�Z�tKiMG�U	0.�$J$.=#df[�	I.u%J%.=$df\��~
X��~
.���}<�>
��J.��~
����~
�<
�~J�X  J
�~J��
�~X� ��~
.X��~
.�"�<"<��~<Jg>
��J.��~
����~
����f..i�
3�K�JY	s<ttY�MHZ X�	I/�~�

����	�2Egr�
�
���t���c���
�
W�:V��������/�t}��������sq*4@J�Xc������	
�&;FTaj�u�;~�D�
++:K an������!-<GVVgdu�������	���	��	P�6KK�柟uIe��\t<3��=���<�+<�K)K
t	t w.<Y柟�u/X	��RK�%Ku)X��t��<K�X�Mxxt�vqu�vX�]��XL<K����<�<.��L��.�&�K�KM�[.fX�����}(E�
������	Eg�=e���;-D������&��c��Wu����]
��%�������/��J���	�	



&	sq~�;FTaj����*4�@���Xctt}����������	
�� ,3X	0��K�J�{(
��{JD�t	�	(		

�{D'�DXf(�9JJ.'�{�&XD<<	�	(		

�{D�<(�KYMJ/Y"Iz"z.B."z.KA)K	�x�J(wJKv�.�N�<JL�JX
�f�{�
�{t����{<�J=��z
��.>
JX
=I��z
f�.>
.vJ�n
�z�tg
�zX�t
�zf��	.<�t�z
"���z
��
�zJ�.
�z �t
�z �X
�z.��
�z.f��{
.�.<>�� ��YJ��{
�J
�zJ��
�z �X 
�zJ��
<K;�
�z�tK
�zX�t
�z.��	.<d�t<k��z
.�I.=<�z
���z
��
�z�t�
�zX�ti�z
�f
:t�Ft04
<<XJ?�
�t�X@.]��;�Y�J	wf	JZus<Y�y
f��w
�y-�X�yJ
X�	
�yJ�t�
�y,�t�yJ
��	<Xf
�yt�
�yJ���y.
<��
�yJ�X	�	��8O)fK);[��=��y
�(!(J�<r�J
H�!yC:y<(	J<���X���J
���L
=I�Yf
JX)<)JJP�[X�F�JX��JXXX2)qM)UW
J!f�J+�J(X�[<�:
(!
?
=(*�������W�(<zֺ�y�=JY
	�Y	=/	u.;<6fY<GI	iY

;g
J
J�Jv�UeJt;Z
3=
6JIt/4
�tcXXX2
�.XXE6
<�.tXx��7�/�Jf�<���J�L�."��X
J�>��.X1<�~�	<�YJ�Lf��	
�	�J�J
X��X��/;l����V�j��~	�;<6JYJGI	[�
=W=�
�~�3oJ 
X�z���G4J
6t �.X�X�<�~
��3t
6JJt<
X7�;R�
��
�t�X
�<*0��3
6JI<Y4
.�C��2
�X�C4J
6t �.X�%�w��
��
�~Z3o
J�"
X���j�E4J
6t �.X�Z$
���t
��
�t��
�<&0��6
tX��t"J.X\/
r
�.X<J/���%X��X�
!Z�!�XgJ3��}��2
X�JJ.
��gJ�r6
JY?�)J>�� u
V.?��%X��X��f'J<=
J�
7���%X��X�
X�J�KJ
�~�t'.XJJ=
n���%X��X�XJ�KJ
�����%X��X�"X"J �KJ
��1t
J�~J6
�X��%X��X�/���~<9I�W
X.�X)���3
6JI<�4
.N����
�~�� �
��*X�
�^�X�X�}��2
�XE6
.�X� �/
��t+���Z
X.�XX��=
�~�~tU�2
��J��JJ=
��~t2
�XXE6
�X+��6
.�XE6
��X�Vtt	P��gO*VJ�,y_�
�zt�<
�z�X��>��z
X�Z��<=z��K<K��
�y<-�.�yJ
tX��	
�yJ�t�
�y,�<�yJ
��	<XKI.
�yt�
�yJ���y.
<��
�yJ�X	��	�xJt�J[�x	��<X���x	��K�xX	�J<<X �)rJ)<JJ�<tmX)V)<JKY�	�	�x�X��}��t��X
�
�~�|�/M>9/Y
�|<�J\/,9
�|X��Y
K
�
�|�X���~#K	�==���/JX
/X
QXXJY�ZD�{�/<
�{<�<J
�{JX�#t�9��~�X��
JY�~ �-�Jm
J���XY���X%<<J��~tV��X��Xt��*JJ*X	X3�K������~��CJ�X
��
X��J�X��}	��=	X*.����X��<��
X���/�4I��#�~�
����<-LJ��X�fsYt;=sj�{
��X�8�{
f�X]<�}$.tKXWY���X�
���<i�|	����uJZ�|	��--JJ���X�~��-�-JJ�Y$.tK�YX�	��
�|���|
Xt<tXft��J���{
���f�J
����<�{JX$�XY�{�XY�{
���f�J
.�����{�Ȑz
�X��
�t���{�t
t���X�@����N��ftX�};<Y&�<�WK��~
��}	J���}J	�e=	*���Q
J��	X�==�� YJ�u�{
��
�{JX%�JX�{
<�&G��~��J)X2	X2f	<X��|	����.�	�|X�f�|J	*���
��}�NTJ.xFJ
�}.���
�}<��t$X �
���~��}	�f<X�����Y�X
'X�X
XgX�|	�f<X�e�f�X�XJ/<��X�KIYX_�f�X�|�}2
t�XNX�
�{��t�JY�{
��
�{JX��?G�~����~X�|
t<X��tK	f.X	@��KKLM3
z�e.uf�.�Kr�v�J	�#�'H'<JJX ..q JX	Y#�'H'<JKfKf.. lKf�j�J	�#�'H'<J J  ...b<JX	Y#�'H'<JKf-K-I
J�.J. R
5�

�����	�2Eg�=�;-;;ID��V&��c�
Cu�
����������!-/�<GVVgdu�*4�@J���Xctt}����������

�
�%�������	�
�

	

	&	
������Rasq~����	�
�
k:�
++:K an����������j��	
�;FTaj��]
��	��	
:JFXt04
<<XJ?�
�t�X@*]��;�YQ
�v.�/JJ
�<�<J�u
X=�J�
�
<�����
�
<Y��
JXX�
J�LVJJ��	�;[�����wJ	f
?��f�
<��
<�	�/����sJ
f\���yJ
X7@K�.��P�������u��
JY/;g�:q�W�<t<�d.X.duu���d.X.dut��J�9Bd...dut��Jt�
X=�<��<��t
�wfP�yt������J��������Jt�������������������	L<L	Z<dJ�<hJY.#	L<fH��0.L��.��XX�f3��	�;/\	�X.Xy�Q�ffMZ=^�<�fX
�����<�
�tXX�wX0wt[K 
=YM e	=	X	���
�~<�J�
r�~�)L-)/A/:
�~<<�
�~fX�
�~f�X
�~.�Xf		Yt��

�����	2�Eg�=wu-;u�:�&��c�
�u�������/��
+}����+:K an������V!-<GVVgdu�������������sq�*4@J�Xctt���	
�;FTaj��]
���%������	�
�

	

	&	
	p�	
:t�Ft04
<<XJ?�
�t�X@.]��;�YH0r&�J=
Ot<JJ<��g<JX=Zd
=IJ�J;KX<0gX .<�nK&!<&tJ=
j<XJM�hK

4 
[ 
b �X	��K!;KWKY���`J<gt��g<JYZd
us�JYtsKX<0�Xd.��@8�
���W���a�
�����g	�E�=2�i���������c�V�������������/��J�]
��%�	�
	


	&	���	��cc���*
4
�
@
���Xctt
}
�
�
������	�s
q
~!-<GVd�&;
F
T
a
c
�
j
�

��	��2�fK	KK1�fK	KKf.	!�
����
��@���
K��	�t��d�tguXgt#JJKXg�
u�wt.�>u�v�
�t��	��`�L��g�fgtt�	<�fgt#t�	<�fgt#t�	<�gvYqJX�.	�1=f1fX.Y1�=ffX.X=1��fe0"3<
��hf
K���_�Y�Z�g�Y�
Z�	/K��)���	>/g�	t�#	�gR�l�
	����	��g�
<��D;IV
D\]
�V���J�&��c��<���Vbb�jtt����������g�V��
�����u��	p��<.j���!�!��!��#w����!� ����� ����Kg�fK�'��XI"g=[

sJzJ.
J2x<KJ<./�Lhz<
JJJJ
cf(J'Y

J�!tXg<
xt.��K>�Kg�&fK$ ?JY=X	���IK.K!h
X	JJx��!
��!x
��:�K	<<��f =XY
^XX<_nX/f.g.YD�q�XJt�D��_yfKzz<�zPu�}Ku.<��~�XufJ�
v<Gu�~Ku.<���my�'y�X�z<ZP�X/	X>LvXt/�w�
XJ
.�/�3a�A��X
���
��<���X��<gH�NJ.��r/
ī���
ī����
īXX�����
X.��w���t��M
q�.X[u�
XJq
X..pt�Q�	^zJ�	xT�	\�}tKu�X�~&	XuL��		tw<	w		X�~tKu�Xb'	XtL��	
v<
�	�~tKu�Xf&	_yJ�	yS�
	]�~tKu�XR&	
XsM�	
v<
�	�tKu�X&	XrM�	tu<u	 �tKu�XL*	
XsM�	
v<
�	�tKu�Xe&	_yL��	7O	@tKu>X�y�xY	��<Y��ej	�t�ff�k.  .	W/J�:�K
.�����.]J��<�����Z	��J
��<=��	���
L/xJX
��6�.���<X��P#�J�MJJX�K�.�c.�9�[ZV>)UX!X<
WX�D
X�;�D�;
�DJ�;�  .
�Dff�;<\+<<Zf<F#u-=�<�T�Y	�f�+�<<1�X���
X����
���
��JX-��Y�-�JX�s�-y�J�
o���z<��
:N	.Y�
tw� KU�
tfXX��1�K�)z<		1+K)_�q<
�[X�$Xs�t/�[
�$Xt<�
�[��$<ut
�[�<�$t��u�~Ku.<��,j
�ZJ�%Xt. tf�/�Z
�%�`
�Z��%<Xnxt�����
�Zt<�%u�iyz��Z�\��,�\T�u	X>LvXt/%u�
XJ.��
�J �5X	�w�5
�Jt�5X�n
�J��5<�n��n �
�J��5X!�qfn���f!��!~\�J�5Jq%�
-N��Yw}K[Z,0Z�mLt�g	�m����o�XuZ��	T}\u.M�Z
�	��#X
�ZtX�%�\
�~	�X�#X�Y-/Y	uJ.�f
�[X�$J�J��[�$
�[<��$�
�[�$Xu�~Ku.<��e* =t[YpI��vXd��J
s
��� UX
��<
t>X?�	JcJ	(XYJu�X
w.	.Ml.z.�lJ�l..l.<#�uX��s=XJ��vtJY�R�<8	��d�s
<s<
X�JJ:9MYfJX5X_J!XQ J[pJ
.s.�'t[Wuv

<<<vY
ZU�<
X^.<Y=
�K
��=�$YX
�P.�/<�=<
�P<�/f
�PJ�/�=�P
X�/ V
�PJ<�/ K=g(�(X<(<]X/
2f....Xm.X�"<K	K<űXGX..���Q.
�\X�#�t/


�\t�X
�"X
�\X�#X
vv��	�]X�".��\
��#
Y�]Y
!;JfJL�"	�]�X�"ufKu.<�!0J	=JYY���U��/
<�FJ��9.�FJ<=�9�F	<K��9fY�	JY������������	:�KXt �~�yQX4zJ4��K$2�X@<XK
Xh&<<Ku<[J�LH2�	��z�
jfM1	�J�x�	� �xt	�<��x�	�O�
ofM1
��~J<� @t��@t��i�N��	fY.X�tJY� !Jz	.��F [tXt�s�X�%�9JttX�D	Xf�}XK?v2
eK[[>>&gKt X� �&/z
�]X�"X�]X
�"�
�]<t�"�]
��"�`�	��^�	�!Y�Y��Y�<Y�	>,Z&w�<Yg<�p�
Y�/-/t
X�1.]o�/Y���YfXXg �<t��V�	Xr.
Y�<=��<t
.#�^
���X������	_t"Z�	�.#��`	.<�XtX$O.�>[Jf<zXM[.y��Y�FYX2JX./�3	�.*�YY	.<&��?Xt�	Xm�<t<�
�<t
��@Xt<��
l$��f
��X���
�� ���t/`��
<����}	�.	�g�W
of�1
	'�1Yf	'tt1YX	'Jf�.!-^(�O
of�1
	/�1Qf	/t1Qt	/Jt�
	�X��	X�<�Kv �~@t��@t����N�nx�(x�/Y	R�	X=��,0Y
,�
=m(
Y
�.Ku�=�X
y
/-Y
	.�~X
Xv�
 vt/8Y
J�LY-/YKL.<2M)�'
Y
�.Ku�=�X
6�fX�/����ut��
X�uf.�
	�	��v��f*f
�t[YpI��vXd��JX
s
�����)	�����t=��<��.<X�%�X/fa�fd�	Y�g	�	�=.X�YeX�<tf��<tw���<tS�
�eX
8���<tX�t�	�<<	X=_� .�
vJ
.z �<<�X<�
V��tX=^J .u���<��r�1���xXhX��x ��Y-==Y	K�X	I=�
X0
H0�x.<
/;X
J�
�$F@T#$FN�J#�t
�<�aX
JJJJKK
<
X=Lu9vf����E�NKvN/rXJ/rXB�\
l�	.��
��
KKK����X pJ	�,K	�-K	�-�	�,�	�-�	�,�KI�Yk�	�,��	u��	x�	���X�u v�
���X;<X0���{�	�{XJ��y�	f>�\tLHKJK�
XK�xLz�L=�KLNXK=��K�x�=�WKIYZVLf't#�X.X.��v�	
�vX<�	
�vX-�	<8J
�v<X�	MpZL�=�(B&XXJ�y��
�
��L
X=P
�
�=Y;Y2�y[	J�<�	�!�v�	,�f�
�J�.C X��
s�.��J��j.[��X
��K;!g.<@X�"�
XJ�fi
�]"=
K	/Uf<%�.%<<YJ�t

�=T=TKk.J�<t
�J�<t
��ty<J_yX�X����	.X�
WY�~�t#�J��J��
XK
I���~���Kt��q
�X
�qJ��YY��
Mt4.W.��~J
�%�.�h�~J ����
s��~	Y�g	=Y	-=�X��"t�	�/�~�*XJ=zXgX.��~��t<X[�X4/�X�f�~X%��Y.
XJ.�~XX�TX�X
�X<.��~X<��
���*�t/
	A7	kX�<Y'	�	H�q�	�	t��X.x��Xv.
Y�/-/t
.B��/z
�p<��z<BY�p
(��
�	 =	�	�	H�	X/�&.wX�Xt�
�>�
�WX
w.���/�K�N�1�N�t#�JY�J�1
Y.q���C�	J�=<ikK�Kx�JYX
�B�X�Xm�XM�MJi�
��~*� 
�~�Xt��.��~*�
�~JX*�tX��~
X�X*�<����/
Y�fYW=XJ�g>:>YY��=.[�zȃ	
uX���/�
X=��e=XO��t+X�<Y�=.X
L:<>Z�.
p���
NXJ[L�>��<�=ZJ	J=w�tt..X
Xxf��/I =��Y�	���wcXY�R	%��
��J��t�uWg�$Xf=Jp"x���vdXY�*��=���
���Jh�.J �,m�*�.-
�	�u�t�u<�
f�uf�!
��<!��<
��t!�� 
��t!���J��
t��vy	�� yJ
XJ�ut.@X���
.f
w�XW
#tYJtWL
<N�=b�.
<���
A	#��J��t�|X
�		�
#BX
	���uK)JW�)[G<K
LJY(@(F=��Y��K=kM��
�������
��J���
��<X��	J�=<Y

�}�
�<<.�}eX�X
ԛ	�
(B�
���������^�.�	JY*JJ�<�}
=���
�|�<X�|
ԛ	�
(B�
�����	Xf��
�|��	JY�.J��X���	�.�|X�
ԛ	�
(B�
�����	Xf����J	�Y
�&	#�Y.�&t	#�Y.B��&K	=K	�Y
(Bt�&			�Y
#�&J 	#�Y �&J	#�Y.B<	�&g
w 
1	�Y
(Bt�&tX�:�</�f�
J	��XXa	X=�w�>�f��R=#w�Y
t<.==Y�ZX�<���K.����	Xf��
�-X��XgX����	Xf��.qX��X
����.g��=X=!�s��L9=��X�<K�X'XY�#tX]<<#�Y;��s
X,�f��	;�Y!Jft!tK=:JJ\	�
7IK&-x:
�J�jtL�����-�R�u��K�j
CM��v�	<�
�i�w	J�!f!��v�	�
ti<)}.!J�2J�J�~J��.�~�<=��~.	<K��<�~X�<�L
���r
��
	�-%�.�i��f
��<t<�:!�s
�."f
Z�/�,/t����
`X
>VX���
&X�?t
��.��X�/
��X��S���
<<��u�t���!�����;/Y�$�<!����	XJ5�{	��{.��r.�X
��
_.�{.sX�ZXX�c�y)�-MGLK�PQ	<<X�/� H
�NJ�1<K
�N �1J�N��1
�NJ�1t �
�NJ��1�I��
�P<'�/X�PJ�m	X�/	�P<<�/<�
JN	"<���.-"�.-".;"�KK!
LJ4.  .U��O�0
�OJ�0J�
�O�XX�1<pJX.X
�PX<����Y[	�<	X=X��t
rJ<�XtX�<���<<X�<�
M��-Lu''�Y�=[�P� ..�xJ6X..* ��	.z<	PY`Xy�XtXf<X<<<�X�<
yJ.�|��k���Z.JY��X,�)��g<.��l+�	�mJJ+�	�(��&�}��k��	J�<��!�Yl�sut
��
<�;<$;<J$t��tJ�q�(��0��qX�1fN�
J	���r�XJ�J	/h��!�h��u	t�Z�6V4+X;J4J+J-��lX�
E��XzX�<��rJ�!�h.�t'YJ'X �E �t	�;=	YY	K�P=�XtX	�sf�tfX�X
�tXX	�) ��/I/�fXf���0X��<�=JmJ
��K
YX�.t���
��X��.gf���f�
X��	���tM.Xg�Y�f�YQ=%u�J����XX��
Y
n<.=
=Y�ZX�<tݢ=X����	Xf���f���	Xf��5�X
����.gX���Kn	q .	q�XK�p!������X �pt!����	�J5	.�f�p.
_.	���`L�K�K�M
w�XKWN<Jt�s�X� bX��
�K�=ZY>�r��	��
J�Y</<�r��	��
J�  ���*$	YW=	ZYK�e	t�<<rJ.  ._ f��  .nJb.w��f	J�;ZYuZ<"X
L��
�h�$�s�=<.<Ys=	�qX�X=�qe	<�g
k	<	m�X	mX<t
�
�]�q`	t�k<K	Y  ...yf
_	<	a�X	aX<t
tyt
yj�K�q	J���zzXu�p�"�r�
��	m<n����
�
�
�
�
�
�
�
�
�
�
�
�
�
����<	�yJ<�t
�xJ)	?�	�xfX�kX��J�����p`	�t����pe	t��%<�=	�oJ�<��o[���m
�"�
�M�~�Jt�~J��	�/"f�~.	<��J�~JJ�	<��	<��	<��	J�/JXJ�IKZ���pe	J<��	��J$J.��I�
��
���	JLJ�sK��	JL3JXJ�IK������U���pe	J<��	��J&J.��I�
�X
��Y�j.QX�p���
�~	�<	�~t�X	�~t<�t
X�JX.XX�J���JX.X��	J�KsK�~X��	X��.�xt
�~	�<	�~t�X	�~t<�tX�X��hXtX^
�~	�<	�~t�X	�~t<�t\��.�st��X-f]XfhX�X	�~X��
�~�	�~tX�	�~t�<tX!JxX.Xp
�~	�<	�~t�X	�~t<�tX"�XJ
\��Ku[K<�u	/�a��aJ	Xf
�\#
�]f�"X��
�]�"XS��]
<�"
�]<<�"�
f
X
<
<1�`�t��	��
�5f*J'��������a����	
Js.ZEKmq=S�NL�tf�
XK��`HXf����a�Y;<YY��]X
XJ&.K=�K
�g)fX�
LXf1�g��KMK!</�p��<f
�o/�<	[/ �t	>xJ�`	Xf
�	X�.K
X�T.h�	�Y
�&	#�Y.�&t	#�Y.B��&K	=K	�Y
(Bt�&			�Y
#�&J 	#�Y �&J	#�Y.B<	�&f
w 
1	�Y
(Bt�&tX��z�X����,t,tJ�KI�	�J�X�,t,tJ�KI�	��
I�;<MJ,t,tJ���XX�XkX�XfX�X�f
s�
�T%0f� �,<�J� J/JJK
�T	N(�i��+�J��OhZ
J>=
I=><K�0J�(�O�z<X�1

�T��,7�J@
�=�JY
�L�� � QJ/JJQyJG>G�>G�<�<G�J
JL�.<�	��/X J.�f����f7�J�X  J.�M�J��1<�'ff#�J6J"JJX0�TX���,�XVXf	�X/��CyJ
�F X�9
�FJ<X�9
Xvtu�F�9
�F�<�9
�J�X�t<kX��	UUi	wztKXX	�e�K?
J$XJY	!�	JY
<N!�	��X�����
�f
L�
��X
g;t
��=F����Y(�X%.��J�K����V���X�"X^X=	h��-uF�
�,�)��!K&uY!�}�&rZ�J
�JH��
����.�~<Ji
��~X	�JK�~<	�<YZ�~f	��<<�~t��f<JX�<
	�
<�~�ft��~X�f<JX�
�.pX�����=.X���(ft��~X�f<JX�
�~.<�	J$�qJ=��J��1J��

�Dt
�;�Y
�Dt�;���DJ
X�<��~��V<��yXC��#yJ�	J�w	�KX=�=JX��r#J<�	[+�t
��=�~�<�~.�<�f<JX�
�.pX�
�f��C�<
�C.��<J
�C� �:�X�XX�X
�f.��C�<
�CJ��<J
�C��<(�<&XJ�~�X��~J
�X	�Ȃ��sX
X
Xt
.JfY�=[�o./q�1�
,�w�
�T��+X	�JX.Z�/ =�@0�=K[G.�/<i
�T	�J�)X
�T��+���T�+�V	�)X�	Y�J�O	!�%!��J	�+	$t	t�0�"v[27JJv2wIK=KXKi����%X!����	X�5�Y	�&�Y.��
X�X)X
�&X.�Y�Zt
o�.XXY�/-/t(.uXX��x
�v<
 v.|uv
Jv<
XZXMKW==f.m�	�M>	>V�=	�)SJ	�
�
��zt��RLr�,h��
X�XttXX���	��OX��~���.J/
qt.�tf ���Y�<�XRLrX,h��
(���	����(vJ	�X�~��fu ��K
���k���<iYh��<	%./�.%Z�tY�t�Y��o�lfL�u&f�
Jt���k�.&�k�i��%u JX!X�� �	�/J�lumY�<	<X�0�lJKJtt ��tX�l�XJX�kX�XJ��l�p�K 
=YX�<�
n3Wg$f3ff
<? �KWI<Y=t	�KyfQ<y<��s=�:ZY�q.	�W��(X=�X�~	Jf&�xX ��'��X���'����
�e�q	�(f	�e��q��X<
�q	���	�e�<��(�VX(�)J�V<<�)<t�V.�5	X�)[�J=
8=>=
"b�<!�	I/  � vJ
X  ....��/WzzJK�YDw<u�=Pz<YY��XY�g<+eJ	&p3�~d�X�~J�YY���W���(
��Z
X=�t�)��#�S�	<�-Y!�R�-�	���}X�t
Y��	��!�R	�-v
�c�q	�*f	�c���	�c��<�!�R�-J�t�Y�.X��X<<(.J��	:h�	9���~<���~Y��	a��
�	�XJ	X	pX�!�R	�-�K	�	@Y K	�	`Y ��zt�^zt/Y-^	J/tJ	vXtX��	XtXK�tJiX
Y�/-/JX
��\8/�<<X/O�@.�?"et�/M�.Q�	�@tXfX�?
Y
�<<Yu�=�X�@�	JX�?�
/WX�@	XfX�?�Kwy<<X/K�@.�?f�@XXf�?< .mt
�/K
X.2J.��J.r �.
/WX�@	Xf�����Y	<X=\�u�    �Ku[Ku�XK!�����������tYr�Y
�Ct[YpI��vXd���
s
����<	A)Y����!WK!�i�s�Xd��	q�#;JK�su#�[XG��X	G���
��
��f
dptXt�s�X	wJ�	X�������t��J���&�JXI= W�CXX��<Xs���KX=
G������JXg��.�K!.X=1KX�/iK&tX��K�>	/������J	Xf
��]�K�]
O��<=jtmJ
�K
YX�.t<���YZ=u	/X ����t��
yJ_ 
w.	X
X".K	gJa�]k�J�K�	�

�XX0tf�'0�X ��'p�&JNtJ�t
Xf
5�X�K[+[X��G�Y
t0tf	X.gX.�%��/�.
����t<��<Y�K�o
f�X�h
.��4	�=K��f�	0���Xt.
�
Xf�4��	X..
�
X��4��X
�	��ff�.�Rfj
�
.r��
TX	tX<�t#�JYX�Xu�9!����g<J��!����	X.5�F	�9�F. �
a���Yh
T
-f<�*X.7t�8
J�G��8	�<�G�
^
�o�f��9
_.�F�.K?U		Jz�[]k�J�Jv	�
�XX0tf�'0�XJ��'&d�J�&<�hJ�t
Xf
5�}��/���
��.���X<��<��K�o
f�X��
.��4	�=
��J����K�o
f�X���4	�	�_��X���/XtJ	�
�KX���4t.tȾ
��X	Ͼff�X��KgiK
=�K
K�K
K�KJ�K	/������J	Xf
��\?K
K�KK�K
K�K
K�KJ��.����z��"��JݹJ5	<X��	�<��<<���
���IK	/X .x�.
z�
X 
عX��XKK[
<NU��	Xf
��q��	Xf
���K
g	fKJ��
n�
u�
.o ����J	Xf
��X^K
gjKJ�g	/̻��ѻJ	Xf
��\#K
giKJ�g	/����ûJ	Xf
��\#K
=�KJ�=	/������J	Xf
��\[KJ=
K#K��J�K	-K	
x��]��K�Xø<�=JmJ
��K
YX�.t����	Xf
���%t��
۷t
��Xַt
��۷J�m	X����w<u<RXK
�K K����"�g�fJLX���XX..tvtp��w�K K�H�,LmwXX..���tt.tX����	Xf��z���	Xf
�����	Xf����
�KN���s'�J�N�	�;K;Y��I'��	���<��t	X��Y
it.c����
��J
��t���
����J�M���.��s�չ	Xf
��rt�	Xf
���.KN�YY<K"<=
.xXX�YX�Ӹ	Xf	��pt�	Xf
���K[.
H1�K[.
H1�K[.
H1�K[.
H1��K2	=.nX�	=.n �	=.��/��!����JiRLr,�h��
��)�	��ܶ���3!����	X�{<	�.y<<�{<	�tC�{t�	���N3 .�ܶ�U	X���
_<y�{<�����.
a<f�ܶ��.��Kj�YX�i<=	/ot<�YX�ֵ	Xf
���KZ
�Y<�
�&t�YX�&.WGǵ��̵J	Xf
��\�Kg�
lZX/�,X
JK-p�*�J�
zX�B�</A�
�o�<CkX�o
#X�v
.��2	�=\�u	.�L�
9X.X1XX��<uXX����Bf��<t<���{	�Y�
	u
�X=�J�!�n�	J�<h
�
;=XK#Ju�m�J<K	�fw.	Jwt#�	� �~<
Z�=
X>��<<<��o�	���J�K�n[	J�<���!�l���K�:�T��KKIKX/J�#������K=�
YIKJ�!=;K!=X�J<K��k
�����

t�
�e�0�{�-�R����K�r
J��x��XXwtf�!��t
��=
X�9^�J��t*�
#qJ^[#K#�K�<X?�&<���t"
��X�t��� J�tJ���x�u�!��t
��=
U��g��!��t
��=
U���!�k
�<���	���X���UsNJ%
��~fX��~X�X�
��XtX�<��{	��-�.��<�Xx��<�Xx��<�X�z
�|	�<	�|t�X	�|X<�t��X.��X
�|�q	�X	�|t��	�|X<�t�dt.
�~�.��X�
���. �/	���X<<X
�
��O��f��n&�/M��

X
v�
.v.
.vX/	�=.X��	X.�XfX�?
�
��u=tu_t!..[���,<�zX��<��@	Xf
�?�X�W<t�@	XfX�?t.X�@	Xf.�?X�<t�@	Xf.��[KM	��YX<<X��Kӿ.��ɿ�Xf��< .xt�/K
X.4J.	n<�u��<t< .i ��<�޿	Xf
���t.t�	Xf.��X�<tؿ	Xf����/
���tt��t
������
�	�~u�	.�tYY
�L��o
�X��
.�	�3�KY=	M	G��/.پdX�.
�
XXJ�3�X	J..
�
Xt�3�X
��	�Xf��.��K�Yg��.��J.o�/K��,Xf��J.�~J�/��k�
J�t

"
�	�s�
�	.�t��Y
�L��o
#X��
.�	�3!Y=	M	G�
f	 �	.�tY��	yJ<(�VXt.
��tt.t��
�X	��ff��.�tK�Yg��.��J.yt�/K���HXf��J.�tK=�K
�Y<���&������J	Xf
��[�=	/?K=�K
�Y<���&������J	Xf
��[�=	/?Ku[K
�Y<���&������J	Xf
��[�u	/�K=�K
�Y<���&������J	Xf
��[�=	/?K=�K
�Y<���&����J	Xf
��[�=	/?K=��K�<��tgJ��JX\*[J=	JKX����J<f����\*=<	<KX������[t���s�
�sf�t
�sJX��K���
�w<�t��������	<����fm'
/';�K
��=��`	J��<�
�/�.����=P
�;;=
�eKKL=	=v�Y��<t���X��.<���<ttt��X
��	��ffX��tX�<�*
����<t3A.��<t=�.��<t�
��.f��<K$.X=1K&.X=2KK<��
JXg=;\��
<<X��	/��	Xf
����	Xf
���K
JZg�K�MK=�K
�W<���(ϳ��ԳJ	Xf
��[�=	/?K
���� )��JfX��x.t³	Xf��
tJXv���t��2	J�Y��=	I/ w t%�KVclJXJ[L�>��=�KZ	�
�
MnJtt.t
Xxf�K^WcJ�J�L�>��=�KZ	�w�JZ#J#��ftt.t
Xxf�$.�Kg
m�J]YI4
�}<ZX/,��J�WJ	.X	X.fs<^�R�.-�}t*��o��.��D<�=JmJ
�[K
�X�.tt
�;�t�)��B
����<X�=X�.�KX�4��K.�Y=
�vf�	J
�vt��	
�v�	��vX
X�		�w�.���wX	X�
!IJfJ	L�X�w�X�	Y�	�w�
!IJffL	X������tY�Y�4!�B�=�NU�����K�t�#�tY#�A	�>�C�tt.t��<	�tu	q.�LJ������#�\r<KXtJk X�o�' �'<��=�g��=�
��L�<�
�"K���e�tJ<<f�
�K<fK��u���
�XL�B
���X�=X �s�4K�Ys��zf���\XP����f����'��'<�	�cK	=tZX=�
�~<	X=��
�	@��
j	<�<KL
d	<���&���
��t"�
�
�
�
�
�
��#�~.�8���
J�oJ�%�vJb%�	��v<%�	<t�v	.J�!
K!-�Y;L	<�	��[�o
�X�oJ��t
.��WKX�
_
�
;K
Z�}��zX�<�����b
�
X�Z�f��X��X�#
�].
U�X�
-�

�

�
,�(�	KG;��K��<4�X�	J��z���iX�t��;!����i< ��Z����i��t��;!����i< �uKI���KJ�<zJoX1J���{����{�s=f��X=�
J�F��>��	,Y�f�	�f�J��d�$�"X(<J�d����e�	J�<f��tY�/X2��g�sf/t+h����|(� �0���2�~
�2
+[<$;��J�~.<����h�JX�� �Y�
��Ys=	.�<Y'�k�	J�<g
�J�&	.�_X.�� 	�<u�	
�.�_X
IJt2�~���{<	tK��J�1���c1�	<�c.�m	�<���
�b�
�XJ=�b
f�'��'�~X��K	����f�	J���I=X	�e�ff��f�	.f��f��P��YYI
<K.L.:XZY�:=XY�K���~J��	��.J���f�	<��i�g	J�<#t'JYX�XK��=Z�>X��d�	���Wu�K/�JK/��L
p��
�.X�
��Wu
:��lX��3�L��2\pX<	<KzJY
�o���$J�KZ<.��^����y���J.1	iJX
A+���'	
�]�<�z��K�<2��mXX��=[" Xs��JXJ�;!����	XQy	<J�D	�;5�D.	�;��D.
/
s��=�X�	�<��h�JX������KMcY
Zk&����h	u��x�=��
���wJ	XY��
�Y�X����xf��x��"J<�<�=�xJ(t �0���
JJ�
<#���w�J{8�w<�t2��	�w�J�w<	�Y��#
=�#�_J� �_<� X;�_.<J�	�� �4FM/uIK	�}J&J /IK
�eJ�JYK
�e���
�|J
Z2��&JJ�
�{����y<�tU� J#��xX=���U?f
�~ ���XX��v�g���&�6J J�.J.�t�'hJ�z��zt/	<M�X%zJt��
W�z��u-YXY�g�N��"t�1<�	�NJ	�1t�N<(���0��1�
�MJ	���2	QJ	/JJ�	�!�Jt�
����v
gIZ*<J!;X+G
>H?�Y:gHhX�k
X�HL�Z�"�|	�~�<J$��{$�	�{��6�9$J�{$���|�~�2<��J��
=���
�DX
�;�L�DXY�re	�t�#<��r�	J"�<��;
�	� g;�g|J<�J��<X�XX�m��L ��J X�l��
.�XX�m��
.d.J�JȺ.�l��
��X�m��
XX�m��zX�~f-�&t�XY�Xu�p����b���b��"J<�<k�b	�t�b<( �0���
�aJ	���)J"��ui$J�
J�Y1J$W"zXJtXJ����yX^7
�RJ)<��-

��Y�!XXJ �,�
�f� �t	�Rt< �-0�gX��	�	=�I	<�6�=/�J�s=X��I	���~�%�4.�K<?2��4�2�KX<�4;Y
J"f.�f@�!GK���H�7�H<Q	�X�72r�;�GJ
�8�
�GJ�8<
�GJ)�8.;
�G<X�8�<�>�L���X�a��< Xj��<��X��t�		��J!����	XQy	<J�D	�;5�D.�:	�;.�D. �)��f#>VLg,;�
�y��=��{���
��K1Q�*���	�Ku�jJ
tsJXtHJY
<�R�J.�R<..���( �0��l
Jh�J	�X�m.Jk�YJl�Z
.	��
�m<��	Y	�=f�mX��G�(J�&/���z<X�	J�	�z�X�
fVZ	LVHL<L	�<6�X��z
��Y�Ly�K\�
JsX[��vS[LXK�
�K��K=��y
���#J�_�ZZ��������]X<$;2��X<Jf$�{��<����f�
Ke=
�..<J�[qJ��J..�X/�U@Tw�AX��~X
�|J2�����
J�I�WY��~.XJ X��X(�]&�+�<��X�#�z�h�����cX�w�=�����zX.X�<��z��R�<X��kX��fzX�<��
���ZX��<�X���<t�#�XX�D
�;J.�D����+;���-;���u�
8.?$e�<f���.��X�b3��,��1���<<���X*=C��<�-JJ%��I�WY�$�zXJ<X��K�JX��X�wX��<��X�d�X���<�*�2��lX���yXX���zXJ����LX�-X�3X��Y r�tf��e�0� �t	�Rt �-<��f#X
�����	@st`x�PY�=Y�Z<X$J��c���X+��=X=�nf#�J��J�	�c�����
=]�"JK"](fX%
���yX5z��[<rYIh�>,K.-=X$yJ�
�
��cJ��Y��=X=�n�#�J��J�I�tJtJf�2X�D
�;J.�D	)�J	i�d t�
��X��X<<�e
�q�q�	�c��X��	�q.<�t��z��f.��`.
�v�c��XY	�Y-,,�c�J\���
�}X��J�<����yXJJ<����yXJ����X<�_XJ��XX�_�<� �yXJ�����ZX*�<�atX�<�X<X���X��X�M��<X
�
p����X���	�������h/+LKK����XX��0J�.�l��
X X�m��`X.�
���^?
�}�XRJ�"�\Xt��#�\��t�~��zX�<.X�4�y<�=����=�X��X�L�t���X�.��LX�XX�X�<X<��z��MXX�X�X��X��X<J<X
�K�b�XX���hX�.���
X <X�l��
X�X�m��KX.�4!�B
�=�[���<�X��x�=���
����g/
Jf�gJ!I&Yi�X�<�I?;VKYY�XJ�~����XJ�g��X���gXJ�XHW�YY��~��}J�� �_XtX��{.E��<�t��x�=X�
����?X�{�
���{�K�����XJ<�]X��!u"�j�.X��kXXX�X�}��<�Xp�zX�<��mt�X�	�� �"Kg��XtX��.�F!�|��:�X �fX�F!�|�!�|�	X0�9.�x�EXg�:X	�F.�:�K	t	P� KK��X�<�X<�F!�|��:�  .��JX�F!�|�!�|�	X0�9.�i��EXg�:X	�F.����[JXgJ<sJ�
?TK
L
�KYxJ`.....J	I/�f�KK�}XZ
�Y<��&<��W�
�&t�YX�(..�}XǵX
��	ʵXf���K!������ 
�����.���r�!����	X.5	Yx.
_�K�u�
�uJ[
<J�
X<u��GX..��X�uX��X
��	���f.��X��X
��X	��Xf���KK�K!������f
�����.���!f<Y	./
JYY
K;Y2ʱJ��tɱ�Xf��t U
w�.�K
=�K
K�K�Y	P�	Xg\uL9=XK^�l�	Y	�=	=-YX��=
��]���Xg
��5���Xg
��_K	K<,X&J,XK1K��<<X/N��.��p�/M�Y=��P��.���Xf��t .y<
Y
W<=X�Y���	J�����X
��	��XfX����
��X	��Xf��.K�J[uK
X.3�c���t w ��
��X	��Xf��J�/X�<�mJ
=
oJ�iK
YX�.t����Xg
�����t�
X��	XX��tvMS0�����J
M�
[9h
u�JJ��
Y
�=YX�<�u���X=
�����	�L��	B�.T�WY1XJf�JX1X�Ү�tt.X����l�.(�Y�=YX�<���
Y
�=YX�<�^XY�<</t�<��sX��	Xf��<��Xg
���tt��	Xf��6��Xg
���t�K	t	�� �
�f��JJ/�
X����Ϋ<�=JmJ
�iK
YXtt.t����Xg
���K
YK	�}J��Z�}	���Y����~_	L�	4fW�
o�1
	'�1Yf	't1Y�	'J �gB
tf�!
��<!��� ��
�fX��	�	mJ<���
���
��f���
���<��vUYZt2��J	!�z!����g% KK!J%��zX!����	X�C�tY	�z�J	�z��.X.&
	�~Ot
of1
�	/�1Qf	/tG�1
	/J������
�	\J	$<��U 
�Y�.ͫft�X����Xg����}	��<	�}<��r<�Y�~���<��
Y
�=�X<f �ttY�X
��J��.=f���@X�����
��X��.g����<�EO
of�1
	/1Q<	/J :��@t���XX��
�zX<��
LX�6X&
	�~tX0
Y�Kt�<t�X@t����@J���YX��X
����.g���
ަf��Jvt
�vJ�ۦ��wx<
ܦ�����
Ԧ��XX/�,��<.Yg
Ng�KW�
�Y
YW=Y	�w<!��<����w�!����	�J5	��
L�
JJw.�X
�x�
_.	t���
5�}��
��.��J
��<��
������
����XN	Y�
��f��J</����
������
����XX�<�mJ
=
oJ�wK
YX�.t��ˬXg
����OJ
X��0�~��
X-�XX��	J�
X���-Xg�	L�Z	Y� .�ߪ�tt.X��X�f
��f��JCyt�yJ�����wz<
���X��X1J.�M>
�z<0
Nz<Y
XK
wX
.X.sXg�}XK	�J�Y]Z	xR=wJ��<�	XrX.Xv.<<�
KIZW
LYtXJ
;\<Yv���gI u���������"tXX��<�mJ
=
oJ��K
�X�.t���Xg
��.��	X
��|
_f�	��|X����	�|�t�	��	��	�Xg	�p	/���M	�=�
�S�X�	��	�|����tt.X���Xg���.@X�����.WX&XZJ�'IuW�>Z���	Y[
fX.BzF	�z����v	X=��nt�fL�ni
����=�I/IK<KL�����!	�q�	K[_�M	��XX�n ��J
<s.Y+"
I<7.Y���X/���
Y
�/KX�<��~.����
٪���.
��.t��K�Y.Xd�fY+nXK<�.`�j8/Y+aX.sXY+�X�[�VY�Z�[X�o��X
��	��Xf��X��
��X	��XfX��JYIKX�X�~�
Y�/-/�
��+�<�f
��f��J	<wt	�wJ�����w
��<����
����XX�2�N>Nzt.Y��O
!WKY	�wJ!�����X.�w�!����	�J5	y�
_.	J�.
z�.�H/Vh�>�>�>����u��X�<�=JmJ
��K
�X�.tt����Xg
��.�	�;;.1.XZ��5�X	
�<	Z	d>m_TbYY%YYYX�L�YZ	!�t>�j�
J���=�'.B���		�f	Y	e=���
X<��Ƨ.=�Y��JL�	X<���tt.X����Xg�	��KKK�K�J
�J
�
�=	k<%�
Y
�/KX�<t�
�<�.Y�X/X	��K��K�!t
Y<'.X��
X�X����
��X	��Xf��X��
��X	��XfX��XX�}�
��f��Jyt	.w<�yJ�v�
��X��X�1������
������Z�Y9�/WY	XK�w!�����<�������.x�	o fX�w<!����	X.5	yt
_..��t
��-��J%��
X�����<�=JmJ
�iK
�X�.t��˦Xg
����#��
����.Z\t<X=�:����b��XJ��<��<t��	.J�!
K!-�K;L	J��I<��K��
�}�!����� =�����/�=l�X����<�v	X�	��Y�
�|ڥX
���.
ݥ<����uX;Yu:�X����|`	�z�	�f�z�
j�1	��1�zf	�t1�z�	�J�i�z
tf�
��!���
��<!��.
��t!��J
��t!���J��
t��	�	oJ<���
���
��f��<
��XX��
��f<��.UY���@���Y��X�
�	 ��	�<�	�	K�s!��J���% KK!�	���	�	s=k<k�HK
YKJ��tt.X��˦Xg����.�}��I�z
jf�1	�<1�z�	� �6�y�@t��J�|!����	X�C�tY	�s�<	�s��.X�.	�|��zt
jf1�	��1�zf	�t�z�1	�J���J	J���r�LYx���Xg���}X<X�
Y
�=�XX<<�<JtttYߥXu	���v��@X����X�XY��b
IYu�~XJX�J�}<JXZVt>Z[���:.	�|�tX��JX��
�sJ<���}�XX����X/��X�}
Y�=-=��yX@t���!���X
����<�X
��
��X<t��X���
X����wX��@J���	YX��Xg��4�
��f��Jxt�xJ�����v�
��X�����1���
����XZ�!X XV,f����cf�=����8�:�8��Z8CYIY	XK�s!����ԡ<����!����	XJ5	�� X�X���V8�JZ�.�8��s
_.	t���
ȡ.��J.<<š	��
š<����
š	��XY"$HYX��<�=JmJ
��K
YX�.t����Xg
���h���[X<X
�!��t����.XfK	�>�r!�� .��#....�rt!����	X.5�

\��ttt.X���	�	s=3<	��u!����=�K�!�|
����.	X�X����X��	��f���<��t��g
��tf
r�.X��
X�X���lzt
�h��J���(7�
�h�X	L��.r �Y�X^���	y�	�L�r!�����<���!����	XJ5	y�
_.	J�
9�
��f��Jt/����
���X��X��<�=JmJ
��K
�X�t����
��X��.gX���
Z.f&ZP
X=�̠
t��X
ɠf���
ɠ�<��xVVZt0� 	��q!����%..�qX!����	X.5��q<�u	�q�.	�q��.X�<��=
��.^f
�����<
��<��<X�<�$
z�4X�<���X=X��J���<t.tX���
Y
�=;Yt�<���.X
��.�����<
s�.X
tK�Gw+.t<(XJXlf
��f�
M��=^	XdJ�;	b<<Y�q!��<��!����	�J5	�.X ..itf�t 
J�q�
_.	J��
v�XpfK	t	p!%X/�g�
J��	XX��vd>YQ=#x�
Y
u<
.=
=Y�ZX�<���K.����	Xf��
�-X��XgX����	Xf��.sX��X
����.g��Kv.qf
�vH�MfMM
v<X

XK�p!��
����<����)f����q!����	XJ5	.��p�
_.	.t�
"VX
-JK	t	�!K	Xw6�K	�	!K	�	 !L	�	@!�IY�fXf���0X��<�=JmJ
��K
YXtt.t���Xg
����	1�9M	Yk(`xJRJ�K<o�
X+)f#K)eY<nXgi#J�����.�Xf��<tfW#J���IY�fXf���0X��<�=JmJ
��K
YXtt.t��ѡXg
����	0�:L	Yl(`xJRJ�K<o�
X.,f&K,eY<nXgi&J����.�Xf��<tfW&J��Ȃ/Xf����fXf�9X=K��
X<=��.���~	�.	�~t<�.  	�~.��
�L
X�l�.t��Xg
����.�gI�/�fXf���0X��<�=JmJ
��K
�X�.t����
��X��.g.��#/!.L�d�
J��	XX��v�>�Q=#h�#�<����.tX��#�.Y
l<.==Y�ZX�<t��KX����	Xf���d���	Xf��.rX��X
����.g��K
!-
�XK�n!������X �nt!����	�J5	.�f�n.
_.	��gI/�fXf���0X��<�=JmJ
��K
YX�.t���Xg
����d�
J��	���tLX�t�t�tf<�0�LY	JL#���XX���Y;==Y�ZX�<tˠ=X����	Xf���d���	Xf��5ܠXg
��X���G�&XJ[�/RJ\q���X
����.g�����
X./
��.X��Xg
��1.��G�
���)f#t�	���7J^Ox8Lh=
;u
1h'�tvO=<>	`���Xg
��X
��<��<Y��
X=
��%tl��G�
�����Cf�
��<w7J<t�<
X�C�
�<t�CXJ�<�M<>	
j�t��K!�������t���JY�L[$<XY
�!wJJ	XZ<L�= ;d� ��K=�K�t<YwJJJY	Z</K�X�HXf��<tt�X
t.<.
t.<�KK�KMJ[
�[=yX̛	Xf
��xț	Xf
���KM[
J
<K[J=J=	/wX��	Xf
��x��	Xf
��KMJ[
�[	JK	IzX��	Xf
��_U��	Xf
��KM��[	�=J yJ	X=�f���VXt��J .O��t�?
J��g
<h)K�>.Xugg	oX\	XX=L	�?NY<��dXtf����X
��	��ff��X�"�u	iy<�	]�<
�
I�J��	<�=�%#J	IK��
#���
��.��.
��<��<
��<X����X��
��J���
��J��J&.
��<��<
��<���tK	d���	ZK	J	�ifL��XwX��t.`��X.
�WX
u.t���X���/ՖX��
ǖJ�����
���
��.<��YO�	>�L	u$..nt
Y�/-/t
3X.XKJ
1.
X]� utX�N\T��d	*���.��Z	��
(Bf��u���,Xf.����g	
f/5r ��?
	��
#Bf
��J�@��tzKX�~t
�X.�'J&z.t/�X�'
�X��'�
�X�'�XKK=�_�� <KsKWg
�_� �	tX�%�<
�b)<����!��	u��X�	�
z�
�b)f��	
=;`�[�JXg��$+N/�RJ�!�:!LHh1;��
Y�g��=���!����
�b)f��
;�	
=;�X)v	t���c�
J�
��
=�&
P&z<<>�;�
�b)
�<)�b<<�3�-J�b�3�-J��uY
N8X��
<�M�b�3�-Jk�S�X�X�X/	�</�JpJ<�&�Y��	��}��J�}.<X����
��	<fV�
�Y�}��
X/����=.X��J��
��.��%X�Z����~
uXW
.	v<�
V
��J;=;=II�%J'l��f[
ZrL�
0K<<<Y�=�Y���t���=�Xu��X�ut[�|-
R
�YX.�&X��X
�'<
�X�<�'�
JX
X�<X�<t�	��,X��
wUX���.X��}	r�W�1t%Z1:���-t-tJ��%V�!���f!j�	���|����}X	�$<�	��	Y�	/;/	u	�=.X�)�*�.�0�,�. �;/Yf������~����J��X�}.
Y�/;/u�=.X���lXX	VX�}���.���X�}�.X���h�	��	����az�xf��
��
tY�M+���/�JK��(������
Jy3!tJu���,L!V����A�Xf��>�axY���JZ��aX	�/K	Y�/�.�a.Y�=�X�4Y	�~Jf4��~t�	zt4K
�u�;&.fX.z�������<1�
m�<)`
 <`f <Y�t#SJ��
.
^
E�)�KX�t�b�X��t�-X��Y	J���t�$�JYXm	�������mytu�fKI
i�X#yJ���|�
��n���nv�Kp�	.�nX�I
�w	��
�w<��!X!JfX�LHZ
�~�1�~J�X/s�~�	�X	�<L;	IY��<Y�Y�
�x���C����
.���	�J	XǺ���|"�|	J��z�	��+.)=<J�z��i�(�("!YZUK!:L��KiIY;!L-!u	�{��XY"�{�	�{XJ��z�	�{fJ�	�{����%X��$���X=�~"�|$��{$�f	X6�&4J9J$J�{$���<<XJ�!��{�~�5���{��~�5.q?)�X�Pz�u
JvY;YZXYI"Jf��ze	���	!�;��z��	�yXJ�<�-wLMJ-1t�g-X0d-J>"..%�#X-X#JJ�z�t���9�FX�9
"t�FX�YY#P�7XI�<7<ȞX�w
��
�w<	��
�w�	�J=
�w��<
�wJX��
X=�<���
�JX�F�%�:
�E���tX��:
�E��9
�JX�F��X7.-�:	�tJ-�t�tt��v�Yt<��$!��X�-u!�R�-�JuJ�S.�X�,�GuJ�V�)�V<���)fZH��Xtf�<�
�K��mJ=W=��SJ"�+X�JZ�~�T�+J
;�T.<m	��+�tJK
8gKKK��~JK��
*�	m
�	m�
J��f.XXJ��!�QX�.�<�g�|JV���JXJi���.��E�X'mX�8X<X�iX�X�9.��tXJ�tJ!��Y-N$zJ%VtX0�hJ�J0�hJ�JN
�h0����{�/
�l0��%}f�~X���~Y��X����{� ���=	f�J�!�O�	J�1<fi
�
�=XM��O�	<�1����J<����P�/�yJQ0�k�J0����
�k0&�Jt�t.��
<��utK0��t�|�%kXJ(�d�f �
�uX�u��y�/X.�f�|J���XXf�uaX.��
�uX�~��xJ�t���gJ�t=
�g0���w�	J.�KI=,JK,*@>�JKgKI�X#u< <��~x�u.@X�*{	sY�/<�J%�J��
�V���J%tJ��
�t0���y
�e�.J�	�i��<=�j�	.�ffi=;=XM���t�<J�Yt�
�m�KI=;Ju=I=g=I=f�JJu
�<Jg�=;=d�g�JK=gKI�9X<<J��w�$J=#J��.J��
tXXX
�
�Yh�$t��9-hX(:	X	��(X[�(%��.(J���M�	J�3<h�t<XNK
	�L�
�3<=�L�	.�3ffj�=�L��	J�3	�LX<�3f�#��;�J�g;�tXjKIK�
�K
<6��}t6�t�}t6�.Y
�}Y�Ne	�1t	m#<��Mo�2�
	�M�0�2X
<0<��N[	t�2�� '��y���
��%
wX	f%I�X1�sW�<�iX<�A��l�<�@������Y���
	.�kXJ<fX�Z��!�QX�.��<����|�zt�	<M�X%zXJ���}	���f
���
�<�X�K �#wJ��X����B�	J�=�	�B��><��&!HL
���X��X�X��<DXX;vX�X�A
�>X	�AXfX�=.��X��m
�<t�'wX	fw'	t
tLt
Lt��
���3I3Y���X��
�lX���!�QX�.�i��
�wm�tXX�!	�l��>�l	������
t�Y�	$�	tZ�v"tHZ"/t&X?^x�	JyXP����F�
:tFXX7�:�X!����	X.5�[	�$�[.	�$��[<X�	X�	�~$�X��X�X�WX
�|�=Y�/Y�/Y�=Y�KY�=Z(7�(����s=X=�8!��J�	�|��f��|��KY�=Y�KY�KY�=Y�,KX��mX�	J<�'��mX�9�
�
�
�m��	��
�
�
�mt�	�t
�
�mt�~	�t
�
�ltJ	��
�'B�J���'��m��	J9�<�z{ytQ
!.
�m��	�t���
�}&�J&�}X����)�VX�
�	(��
�}&�����)��{�	Jt�%%JJ��{���{�yt&�,JJg
iJ%�Lh=��m
<�K�<`�m
<�K�
��<���m�XJ��!�QX�.
`X fi��
�w� X�z!�R�.�J=���!�Q�6X�L
��X.�[��<.��
�rX�X��C�����
�W=
Y
;Km��
�� �	ق<tXJ�=�X�!����	Xm
X�G.��'

?c
MY
W=Y�YZ	�lt�<Z�lJ	X��(�K6.X	�B<�=X=�K
�P�q	���/	�P��/<t��&�Ut��.�)�SX�vX�=s�fX�n�	�n�J�Y�g=	MG^�lJ���X<�K> 7L
="Y."zJ�X#R"�m	JJ��l���<�
= LrXXl�[�k&��^t��<X�	/	eu��J2�����X��~	�	e=X	�M�2Xy<K%�L��2]	�M<J�2XK�M�2X/��Jf�r�XJ��	�=	0:	LX/�JJ��.	��)�JY�	���J�
X�rf
KM	�J>���~��
�X.�b�)�l����wXf�XXX�JX�=Y�=	�B��=X>
�P�q	���q�X<
�q	���/	�P��/<������~y.DwtKl=X�X
 	(	��$h��E	<h<&Xw�<T�bJ�t=
�b0�����GK<�]�Z�F���:	�Et�:J	�E��:<u�=t�<#rJu�/M*9Ju�'JXX<.	%	H>%q�J�u�J�/WK���%�f�v	j.�	j<�!J���iT�	�I/J[�
J��av	!���J'r�X/;Kv�� IBy� �;�YXf
���t�{<X�"
��V�	/	�u��J2�X�'X4�X�g��gX�
�g�Y�=-��f��X��	Xf
����zXZt�
�Y�
t
yX`"�!W��
�E�:g
fJ�@J�?$��9K9IKJ+v�@�?J�K[�
J���X	Xf
����z K	X	�[!�
�W<�
�(t�WX.�(Nf�M<�k�
	��
#Bf
��J�g>:
JLJX
v.�x�fY�.<t
g<�֬� JmJ<.tt
#�K�U�<[Yg����......��fXf��< ...�	=	g	=..	-X	@]!K�U�<[Yg����......��fXf��< ...�	=	g	=..	-X	�]!K[+�+�Yg����.f...���Xf��t ..�	=	Ig..	-X	@^!K�U�<[Yg����......��fXf��< ...�	=	g	=..	-X	�^!K[+�+�Yg����.f...���Xf��t ..�	=	Ig..	-X	@_!�</�-XJY<t.t
��
��0X���<����W
���<���
��!��JK
�
ZLT.K JKXK�<	�M<
�K��K���%j-u%IK-�k�~�<
�~JY�=i=�[��Z��[�.��!�����X	L/	W�L	Z�
JL
�LVgKX�X'WJ�%�O.f$XX�
X@�A�A��<t#ԙ����
Y�<=��<t g;Y#��	����X���
Y�<=��<t���
	��
#B�
���}�K
JJ�!�!��
����!����Y!XY�#�	��X�~�
Y�<=��<t���X�XfK�X/QX^t
Y�<�X�<t��KWKZ	j�Y�K-KX�<��Y�K-KX�<�X
�X'��x���~.hH��//X��<�=JmJ
��K
�Xtt�����
��X��.g.���\��
X��t
��X���x<
��X<��
ty<F�Y�	KYZX��<!�|����o,��� tt.X��!�|�	X.0
��J4YIJ�0�X��<�=JmJ
�wK
�X�.t���
��X�.g.��	K
YY0
dZX�<!�|����x�	K
YYfq	JK
Y�YXJ��X<t.�Xf�!�|�	X.0
��	t�=����K
	��
#Bf
��Jt	0i!/
��f��J������
��J��X
�������ە
��t
ݕX���jJJ��g!��J��
K
�=��JIJ1<OJX8�H J�;K	�KY+���
��X	���f����g�!����	X�<	�gJy.<�<	�g�C�	�g.J�X��	J���ff����Xf���
_<y	C�����������Kv
J�
�[t�$��J� �J�LUK	�KY�J��
��X	���f���g<�&�e��.K��e&X<�����	������	J��fX JY��I=XK#X(J#JJ=1lJv�.f����XfX���X<X�<t�	Xf
���
�[�$.
X�+<KWMJY��=��K�W�(.�	�WJ<��(�J�
X	rJ٠fJ
��.ˠ<J	��٠J��JJ̠
���̠X
��<�KfbJg$��������
��X�J=��
JZ[<��uJ(f�w�Z:=�<�X�<t��V	J<����ИHXf��tK�  Ju'�uLfjJ'XJ\i	�=K
�[�$����VXt.	��=�Kqwg�K��	 ~z..t�KWj$JsX�JIKZ�	 ~XJY���= -t	�P��z�

�Z��
���	g�
���DD�����tt���V���	Pq!��YK
	]<XY��	:Y=	,
;?��~
X�
�~f�t�~�
$�X��O7	��J�� 1.X0 �<	�x �XXt/�x
<�	�x<X
p���x	X.�KJ0�|����|+X..	�/X	s!�|�<t#X�~<�=JmJ
�[K
�Xtt.t�k
X	nXft�|�FK�|�Y�|�Y�|�IYg�.Z�|	<ttX��|J.�	0fGX..r"�|�FK�|�Y�|�HY�|�Yg��x��|�JFK�|�Y�|�Y�|�IYXgJ�~�tt.X�X�|��ru	f.	�LX�|t<.�X<%f<�t��Y-==Y	W=T<�|	�tf
<%�|�J�|.
Pf0X�
N�
=�uX�C
	<�"
NJ<X	Tt,X
Y	S�
-.
C�f<Ru	�	��X�|u
[�(��Y-==Y	KT<Of
J�|	\u�K�u	/��}�J	Xf
�}\[��
�
.r��Mqw[Y��XqJ
XiD&/Z�
��
��.X�<�=JmJ
��K
�Xf��
�}X	�Xft�}K��'�	
/�
!;JfXL	XYKYZ�<3��.L�u	<..	����}(.lfK�KYZt�t�#t�t�t�t���t�<s�KYZz����X
.t�}KX��K9YZ�t��Y-==Y	KRX<��}KYZ��f��<
/;X
J�}�X�}X�'/Z�2J�=JmX
�MK
�X��I�	Xf
�}��"���~
%�Yz�LX���~�:Z��~
�YL��Y�ZfX���x��
YZ
+KL<�Y�KY�~��t�WYY�~��	�~�X�H�K�~������t�	��X<	�.<�tK$I
�
�t�+s����}��yXt�^�K%<
.���f��~���D��IdX�~��~�
�rX*�o<�����~��YhXs�z��l�
S.��
�~��.L�~
.��Yh�g�g�g��X�trt
��~
$�������}��JI���X��~���YJ��~��>��}�\��Y�YXt�pY���X�~JXf	�
/�
!;JfXL	XX�pY����~�����~���x
Y=f�Xkt�	Xf
�~>��&��X�~�Xv_w"����
�}<<�	�}<X�	�}XX
�	�}X.
�	�}XX
p���}��}��}	X��.GX..��X	`�!�
�}<	J
pX<�X	�}<X�	�}XX
p�X�}��}
�Z�}	.X��.GX..��X	�!�
�}<<�	�}<X�	�}XX
�	�}X.
�	�}XX
p���}��}��}	X��.GX..��X	��!�
�}<	J
pX<�X	�}<X�	�}XX
p�X�}��}
�Z�}	.X��.GX..��X	�!�
�|<<�	�}<X�	�}XX
�	�}X.
�	�}XX
p���}��|��}	X�;.GX..C�X	��!
�|�	J�X/�|
<�X	�|<X�	�|XX
pX��|��|	X�-.GX..Q�X	 �!�
�|<	J
pX<�	�|<X
�	�|X.
p�X	�|XX
p���|��|	X�.GX..`�X	��!�	�|<
pX<�	�|<X�	�|XX�	�|X.
p���|��|��|	X�.GX..o�X	0�!	�|���/	�|�<>�|	XX�.GX..�X	��! KJ	=Xf.<Z�K	K�<<<.XZ�K	K�<<<.X[�KJ	=.X.X<Z��/X�}<�=JmJ
��K
�Xtt.t��
�X	�Xft���{�K.K	�{<�tL�{	XXX.��GX..�x�"fV=�{��<�}�tt.X�Xi	�{��X/k�{	�<K	�|X�	�{JX���{	X��.GX..��X	 �!	�{f���/�{
<�	�{JX
p���{���{u	X	�hX+V-��Y-==Y	KRX<	��JX�/<
/;X
J5�X��/��}<�=JmJ
�iK
�X�.t��
�X	�Xft��{
��"f.L�{u	<�XX.	�LX=y.�{
��=�{��<+�{
����{�K��X
.�*��Y-==Y	KRX<�/<
/;X
J5���~�.X�Xf����}<�=JmJ
�[K
�Xt�t��~
�X	�~Xft�g�g
���{
��x
=5KYK���{	<X.��~X..��I=
?��{�rKYJfJZKI=
�{���?�{�KYKg.�r;��}J<tt.X��K
?
tT �I�	N8��	NY*���X�}<�=JmJ
�[K
�Xt�t��~
�X	�~Xft��{
��
y6KK�=s.��{	<X.��~GX..�i(;K
?��{�K
�{.��KYfJZ�W=pXg
�.l�{
��KYK��|�<tt.X��=
?.�K	/J.X	`�!K	t	p�!�	�y���/	�y�<>�y	XX��}.GX..��X	�!�/��{<�=JmJ
��K
YXtt.t��|	Xf
����y
��=K�%y���y
<��=KJyfC�L�y	<�tX.��|GX..�u"�y
��=K�����{X�t.XX%�(�%��|XZ
�
X�	�yf���/�y
<�	�y<X
p���yu	X	�hX��}/��Y-==Y	KRX<	��|�X�/<
/;X
J��|X���/��{<<�mJ
=
oJ�wK
�X�.t��|	Xf
���y
��=K
�y���
����y
<��
�y��=�K�y�
�yX���y��,�	�yfJ�Z�y	<�XX��t��t�|GX..�o&�y
�J
�y<<	�X	�yJXt
p����y��y��y��y��y
p	�X�Z�zttt.XX�t$��y�	J�XtX�yt�$�,/�y��
v�.YI�/]7�XfXf��Ny<�YEYZYuh�|GX..��  X	P�!�/��z<<�=JmJ
�wK
�X�.t��|	Xf
���x
�J
�x<����!!0�.!$
q.��x
<�J
�x<X�
�xJX�uu�tZ X�x��!��x.�	�x�J�Z�x	<X��tft�fk�x
�J
�x<<	�X
p.���x��x��x��x��x	X��|GX..��x*��x��ltq�tLKuu t�x��"�
p��z��XX�oXu�ty)'�K	�	�!K	�	�!K	�	 �!K	�	0�!/��z<�=JmJ
�iK
�X�.t��{
�X	�{Xft��x
��=f.L�xu	<�XX.	�LX�z-�x
��=<��x
��=�{XX
.�*��Y-==Y	KRX<�/<
/;X
J��{��~�.X�Xi	�xf���/l�x
<�	�x<X
p����xu	X	�hX��|'��Y-==Y	KRX<	��{�X�/<
/;X
J��{X��/��y<�=JmJ
�iK
�X�.t��{
�X	�{Xft��x
��=f.L�xu	<�XX.	�LX�z-�x
��=<��x
��=�{XX
.�*��Y-==Y	KRX<�/<
/;X
J��{��~�.X�Xi	�xf���/l�x
<�	�x<X
p����xu	X	�hX��{'��Y-==Y	KRX<	��{�X�/<
/;X
J��{X��/��y<�=JmJ
�iK
�X�.t��{
�X	�{Xft��w
��=f.L�xu	<�XX.	�LX�z-�w
��=<��w
��=�{XX
.�*��Y-==Y	KRX<�/<
/;X
J��{��~�.X�Xi	�wf���/l�w
<�	�x<X
p����xu	X	�hX��{'��Y-==Y	KRX<	��{�X�/<
/;X
J��{X��/��y<�=JmJ
�iK
�X�.t��{
�X	�{Xft��w
��=f.L�wu	<�XX.	�LX�z-�w
��=<��w
��=�{XX
.�*��Y-==Y	KRX<�/<
/;X
J��{��~�.X�Xi	�wf���/l�w
<�	�w<X
p����wu	X	�hX��{'��Y-==Y	KRX<	��{�X�/<
/;X
J��{X��^zJ	�w<��zzJ/	�w<�	�wXX�JZ�w��w	X.�K
J/�{����{+X..	�/X	Ш!uXJ	�w<��utJ/m	�w<�	�wXX�JZ�w��w	X.�K
J/�{��z��{+X..	�/X����	�wf�X�/�w
<�	�wJX�	�wJX
p���w��wu	X	�hX��{*��Y-==Y	KRX<	��z�X�/<
/;X
J��zX��|��/��|<�=JmJ
#K
�X�.t��~	XfJ
����z
�JKK
�zJ����<5���{�
�MK
����~���|�tt.X��%�J�|�
MK
�X.��=�=�%L,�J�{�
1K
�XX�f=�=�(L/�J�{�
?K
YX��(��{�
t��zu	XX<	����"<�t)�'t�3t�z��6��z��>��z��6��z��'��<�|�
�K
�XX�#�(t�)t�&t�<�|�
MK
�XX�)�'t�3t�z��4��z��6��z��J�|�
�K
�XX�,�J�|�
�K
�XX�+.	�zfJ�Y"Y�~�X	�<<<�!�X�{t
�
�{J��K
YX��<�
�}���Y;==Y	I=
��<��K?���|�
�K
X��z
.�9YKKL�"KmXK�1_�z�
�zX�JK
�zJ��<vzt�z
�Jv<KKK
�z����t�~�fX
<�
�}XX��}
X�
X$
X�
X5
X�&%N}��z��z��z��z&��X!'��X`'��z��z&�)L&�Z�z�Xp4��N
X�NV(L�{�
X��z
�J
�zX���XX�����/
�w�XZ�w
����x<�=JmJ
�[K
�Xf��z
�X	�zXft��i��w	�<Y^�wu	X.	��
�X�z��<�z<��Y-<gY	K	IK��Xft�z���	<�w�Y�z��wu	�.	�L���J<�zt��_�zX��t�z..��~f���v�		�w<� YK	�w�.��wu	X.	�L���z<X
���_�z�X�z�..��K
=
IK��w�Y^��w�;YWKmXK
g���z.��Y-==Y	KX�Xft�z�/<�.�z<X
J���t�zJ.X�Xft�z��z��%
�vf�	Jz�	�v.X�	
�vX�	�	�vJX�	�	�vXX�	zJ
�v��	��v�	v�P�v	<.X�	�uu���zGX..�� tX	�!	�vf�	��/	�v�	<>�vu	XX	�hX��z'��Y-==Y	KRX<	��z�X�/<
/;X
J��zX���/X�x<�=JmJ
��K
�Xtt.t��y
�X	�yXft�=K.L�v	<�XX.�	�yGX..�y�=Kf<c=;K�xftt.X�X�l�
���g�
D
������D�	0�!�K3�
M<./328NFO</
QtX5�&X(Wf�1f...��&;J��X<��A?<Y�JLJw<XDJh
i5LJXX�
r	<�t
J�5I[JX[u�2	Xg �X�<p�<>
/	.<��&��K]\" <�<J"<	!X	��!�I�2vJ
�[�&-M�.XXP[�t���o���	h.J��
	.��
	������	g�
#VXD\�D;I���c�Jj���V�����Vu�����	`�!�
K.Q���K>�K�Kg�f"�g�	�f.�<	�g<J��e�
�
�~�
�~<�t�~.<���~<<��f�
�}�
�}�<	1�}Jt<<�t�}<<�_��!�f�	�f.�<J��e�
�~
�~�
�~���~.<���~<<��f!
�|�
�|�<	0�|Jt<<�t�|<<�^��K�y.
v
J$fJt�$
L�uM/	.
\�o�
Jx�J
.�8<%./<?9=9<0<<��/*��KJ	ksf;	[<7�.X7K-K^	=
J	e./^=KJt�
M�XyfK�=:Y
��. a�f�
O�.M �XX
v.�.X
xX�.tX
X�.X
]X�t
�qX#U?U[Y��
v
HL�%�}J�<K�}��}X�<,�SJ]=�=]VK"?JK#Kz�uL>�f,oXw�
l�z�m	<e	�f��}
X�=
6.cf"�	J%�~fY�}
3�.
�}J.�=�}
�X=�}
�X09%l� �	J"�f��}
0�.
�}J.�=�}
�X-:"�!�	J$�~fY�}
2�.
�}J.�=�}
�X/:$r��}
X�=�}
X�=�}
X
�=
u�"�	J&�fY�}
6�.
�}J.�=�}
�X=�}
�X19&��	J*�~fY�}
8�.
�}J.�=�}
�X=�}
�X59*
���JX
Z�<
�
�.�.�J��&;Y�
��f	J�<�~��<i
c$uD��KEYf

5�
S �g� �g�$��IKY
f.	f<)�y�g�J	<�	�~��X��~�X
�ot�g�J	<�	�~f�X��~�X
�w�
	�f��J�<
�~
�.�~.�J�~�&;Y�
�	"�g	J�"�g	J�f$!�KFYf
z.	;X�
�~
�.�~.J�&�~���
�0$�0���mt-y�YKY	</%�^�J	KX;
<	K
;K	�=Z�t
�
X
�u<��
�
�
�tJ��
�t<��Z�t
X�
�W�)t>�S)��u
	�<
�t<X��	j�
�v�~
��g�~
iXJ.J��~

�f
�~JJ��~

�J
�~J.��~
�
�~�
�J
�~�
�.F\�~�

L
�
�t<��Z�t
X�|
�w�}
�
<
�uJ.�=�}
f�K�}
f�J#�����K�	+N��+��w�"^	�c

0v�1<s�<�.\$J��
Zp�n�"f�	�
�z��z J<�lXYYv	JYY
�+.Y�
�I=
�=#�s
��s�
�s<��!�s�� H^xXKK K�L�
E	 4K
E	�&!�s�/���	QXW.�w���~��<XwJ�G<L�~2�)JJ�~<	k/X �J
Xf�~
<
��
�e<
sL<�G<L2).tJ��e
s�G<L2).tJ��c`	�t�cf`	�tje	�
y�e<LX�G<L2).�J��e
sLXuG<L2).tJ��cQ	
�J	�b<�/!�<�bf	�tX�t��<M"�d	J�"�d	J�"t0f.4J"JY	JJY�L:�
wJ��xJf�Mf�a
s�G<Z2<).tJ�h�^	�!t$�{'t$
�J.v<<$
t$
Z
��<���fYL�w�.>
�w
�~�
�~��~.���~<<�<��J�\��D�XDJ'<�#<J< KK
�aJ�t=�aL<�G<Z2).tJ�
�w��J�X���J�X ��fY��w�.>
�w
i
�~�
�~�
�}��~.���~<<�<���}<<��J�\��D�XDJ'<�#<J< KK
�`J�t=�`L<�G<Z2).tJ�
�x
i��J$�fY�>�^�!!�`	JJ�Js���K	E`�J��[ �D�'t�$<J<XKK
�`J�t=�`L<�G<Z2).tJ�
�y
�~��J�SfY�>���w�.>
�x
�~
�~�
�~��
�|�
�|�
�|��|.���~<<<�t�~<<���|<<�<���|<<��J�\��D�XDJ'<�#<J<�KK
�`J�t=�`L<�G<Z2).tJ��GJ�&�w�<���	I=  J&�w��������u	��
J�w�&;���!�f	J�X��$��KF�
����\XK28N<��

Dx<
J=X+tW<v'tY<?�	<�<V\8
�<6�X<�t
�t6F
�<�.
�J�<
�<X�=I=f.J.gft<X
kJ.J.J��	�t.��#G	�t.�f	�t J�!�t<J��tJv	X	[=�K
�X��'<=  y<�v	Xf
�	�s�K?<
Y5ozP<�
U5
UX�JKgiKK�K
s[G<L2).tK�K<XwJ
s�G<L)2J).<�
LXf0�����t
�d �t��~
v
J$tJt.<<$
�Jt.<<$
L���~#�e<<Xw�
;Z�G<Z2)Xtt�~@	�t��
�~<�<Jt=��x#NF	�
�j� �<K=��cZ<�G<Z2)<�J��c
;Z<�G<Z2)X�J��a	��	�aJ���a	<�����JltY��~�c�	�a<.�.�g�
I�$�~�Jd�$�[��c�@�	�c��tX�z�<tu�g�Jm	��	�gt<�h�J�x<LK���
f�
��.L"�b	��"�b�t/	!L
IK
�X
��<t�.
�z
�&�z.Y�X:.
�|
�#�|.[!�f	J�!�f	J�f�JY�
�&J
�z
i&.Y��
�{
�~&Y����J<�/�(9J(J
JX./��`���	X��
KE�
�g�
��	����~�c	<�<��	��!�dK
J�=	/�~��~J	Xf
�[fK/K�K!8[t8K	\/ 8�	�yJ�~	Xf
�`��K�~J�J�~ <w���G<L2)Jt&�
�J
y.�}<@	t�f<�f=�~wXL<�G<L2�.2�}<).tt�&
�X
yXX
�X��}	f
�[�}�
Xf�&
���}	f
�[�}.<.�
�~
y�X�}.<�K!�x���xJ��	<M
s J<_���<Y��=p�Z
s J<� ,fK!�|�!�|���<�|f!�|�	X.0.�[K!X�|<!�|���<�|�!�|�	X.0.��X
�vf�	J�K�v�	
�v<��	����
X.<XK�KIY	X
�Y�flXXN�YK[
XY�	=-Y�y�#s%mJz<
t

;X
��?�YK[
XY	��y�X.[/�/.Xgt<��y�J	X.���y�X�gJX��y��HJ�yX
�	�yXfX��yX
�	�yXfX�]X��y�	U
�v�#XK	�	��!K=�K
=:�	%E�	XX=[KI=1=Kt .�
t�
Xf	.4�K<� I<L1J
JY�)JX'�?G?�yX
Xf��yJ�..�X+JX�y�
n	J$X<�OJ	0JP�f0a.w��G<L2)J�J#�}j	��it[
�	�<�yN�.IJ�t<df�*
J�X	IYfX	0�!K
<MywfL!ZH>A:J��~��~J<tw���G<L2).t$�
p
yE�}$@	t��7�}	Xf�
tXiX=�~w�L�G<L2).F�J)�~J<JF�$
p
yka�
�X$�
p
y9�}	fX���
<L*��"J
�[/IK lt<�==�~�
XfF�$
p
yX	=�X!�XE.�.���}	Xf�<
�~f�t�~�<t��~w�
;L!G<L2).�J��|	���
Jqt<-� 
<Xh�fW��~
J�*��
J]"�}	J�f
VM��t�}�~�5J.J.�u<,IwJJX�
�.[
�~
<L*
�t*�~J<
�.t�~X!�X!�!<���X�},Xf�<X<X�~.�	��!�K�}��q�} J<�<X�}�t�	X��}<w��G<L�
�2�y	�.2�y<).0�J)�}J	�<�<�{X�J<�}X���|	Xf	�Y..T2..X	`�!�}��}�<J� �<�t�}J<��}�.Y�}w
s��G<Z2)XtJ��{	�J<J$JY�}Jf���|	Xf	�YX .Jz�
�	�<�{X�KX
rJ. XX	p�!K	/<<X	��!K	/<XX	��!��T\T�Y��
vY%HK�|��|<�<�\�J=��w
�LK�y�	<	��< �/JI</<<*.J�$<JJ<���56=5;6=�y<>�XKL�yfZ=���=--J	�~���.J�f��	�~!<	J/�<�~Jv	X	�/�lX-lJ��J�</
��}
�J�}<.�/�}��}
X�<�Y��
;�#�w��y.;K�
e
�~X
��s=�~
�<
�~X
�f
�~J.�=�~

�<
�~J�.=�~��~��"=fj�ttX��zX<���|<	u<�f�tfs��G<Z2�~<2�<).�Jh��~�	�~<�X	�~<<�aY���	R���J��"	XJy�~�t�'HJ�X4JY!�<�S�>�bXr	XJ�~���J� �<�S<�V�!s	XJ
�~���!�J����<'�<�J�.w�Z�G<Z�~2�)XJ�~<��J�e"Q	XJ/�~���J�!�<�S��=�X	���)	����~	J�<�f/��{X U	XJ+�~���J�!�<�X�
���	�|�
Xf�~
X�$mt��<.��{.X�	�|.��}�~
.�
�~t.��X��yXX��yX.��yX.��yXX��yX.X��yX<.��{X��%X�~��
aXt	)X�K!t�{<!�|���<�{f!�|�	X.0.��X�xtX�Y�x����w���X'��Y^*�N�]�P	���w.�	X��j�
Xk<./YJ.��Et5��9?Y�X#�v<X�	
X./-1V�Y2K!t�z<!�|���<�zf!�|�	X.0.�[K!X�z<!�|���<�z�!�|�	X.0.��XK	X	p�!
 sXX��Y
�t��X
�tX�J���t
���u�
�
�t�XZJJ�1�ֺw�#�tX�<..<m��=\
�t	�J}��t
���t�Y
�t	�XXJ
J!�t
eXt$XZX
<tX.K�YMtY-=Z�w!�|���� �w.!�|�	X.0
�4MK
oufYMfY-=Z�w!�|���� �wf!�|�	X.0
�.�JK	�JY	X/]�uJ�M<J.c�vXf
�	.�v
�	X	�vXf�<KJ>/!t<
Y. o�X=<JY	�N\�M'<<=	t�=�q�K	�JY	X/\�vJ
�M�L:>J.a�vXf�	< .w �v
�	X	�vXf�	��)��JY�PJ�J<uPJY	gK]f�K
jN
F2K.�<sy�<XM�}	I$�[.Xl&�rJ�
=�r	�&�r��
J
L  J	-w��	Js��t	Xf
�rt�t	Xf
��.@X��|	I$�[.X	f&�qJ�=�q	�&�q��J
L  J	-tf�J <..p��s	Xf
��J
�7],�?X��{	I$��Xm�pJJ�/�p	��p<
�<	L�pX�JXX	Iv��YOo��r	Xf
�
Xr��r	Xf
�
�}JK
���t,���X��~	I$�_
�M FK	
~'Z
9�'� <.	-e��t	Xf
�Xo��t	Xf
�!JK
�����X��}	I$�[
�MK	
�
ZX .	-n��t	Xf
�Xu��t	Xf
���K	/tX	��!
K@9G.9.G�.�XM�}	I��[
y	N
y�r>=LX .	-u��s	Xf
�Xl��s	Xf
��JK	/<XX	��!K	/<XX	�!Ky	�<�s�<�
<��f�sf	L�G<L2).tt��qQ	J</!�<��~��$�6<��<X<��|	I$��.X�%:/
�sJ�t
-K?C�sJ�	LG<L2).tJ�	�q�<�X�p����'�.�p<�f&�p<�tK
X��]�a�rX
�
	�rff��
��YJ�S�r
�
X	�rff�
JO	�	 �!Kz	�<��~�s<�
<�L�G<L2).tt�
�pJ	J�<������<X��{	W&��
��K
�rXtt	�
XM�~�s�	LG<L2).tJ�

�{�u�	�p�<t�'��t<f�&�t<J�&�o
� �<Y
X�	/]��r	Xf
�
t�q	Xf
�p�q	Xf
�/�K	<�	"
Kz	�<��~�s<�
<�L�G<L2).tt�
�pE	J�<���<X��z	W&��
�M�rJ
X�
tK�~�sX�	L�G<L2).tJ�

�z�u�	�o�<t�'��t<�X&�t<X�Y
X�	/b��q	Xf
�t�q	Xf
�"�Kg����~�	�~J��	�~.f�XXY�q�G<L��n2��}.<2�).J�})�f�<�nJJ�
��p	Xf�
iJX�KXw	<X��p��pJ	Xf�
K	/tX	�"K	/tX	�"K	/tX	�"K
Xw	<X��p��pJ	Xf�KMX�\<X<X/�q�G<L�2�q�.2�qt).J�<��p���p,Xf�< .w �pX
�	�pXf�JK�{��{f��XM�y	I��^
v	>~>X	w��o	Xf
�X�{t��o	Xf
��K�{��{�	��f��|�s<�
�L�G<L2).tt��o�	J�<�<���x	W&��.X�=
�pXtt
�XM�|�s�	LuG<L2).tJ�
�x�u�	�n�<t�'��t<�X&�t<X�Y
X�q ��oX�oX
�	�off.��o
�X	�off��Kz�����zt�X��x	I$�[
�M=	
z�u
L
L  ..	-h��o	Xf
�Xr��o	Xf
�"�K
��#X��x	I$�[
�NK	
�
ZX .	-m��n	Xf
�Xt��n	Xf
�JKz	�<��{�s<t
<�L�G<L2).tt��m�	J�<��z�����w	I���
/�o
<�tK
M�{�s<�	L�G<L2).tJ�
�w�u�	�m�<t�'��t<�X&�t<X�K
X�tgX�nX
�	�nff.��n
�X	�nff��K��i�yt�X��w	I$�[�M=	
~u
K!L  ..	-�y���n	Xf
�Xt��n	Xf
���K!�i�X�iJ��JY���=� i�T@TX�Y�=e�==��h
�<�@�>;�	<	��	J�	J��%��!	R<!x<	�!x<N!��	X���	C!xf�!IN!��	X�M
<f�u<�	Q!xf�!��	X�
�l�..�J!�i�������/�l
�X�l./t��t:XXM.�t2R.�t-oXhX�t(J.�t5\.�t#.XXWX�lX
��l.g�t<	�wXX�t	�wXJ���=������]�-.vXX.<ZX�&�'�'��eKX�
=��
�
X�K��)<WtX%���
<!�iX�������q���g��������#�v	�	��
X/-/X
u;<�#�w�	)��z�wt�X��]��X�;=Xf<=JY		Jw<Zb^t���X
X(J��=	=`	x<=�Y
M9Z	xXYwaX�.������|u�T�|u�XY		Jw<Z_&��K��X��JX�{!�|���X �tX�{!�|�!�|�	X0��zJ�..	�z�.��K�~�X��JX�{!�|���X �tX�{!�|�!�|�	X0��zJ�..	�z�.��Ki�q Y;=YL
;X�y!�|���J .uf�~�</X�{!�|�!�|�	X0�.X.	�y�.��KnX
sXYv.<Y;=YL
;X�y!�|���J .zX�~�</X�{!�|�!�|�	X0�.X.	�y�.��K</=�J�9o.cZ�Y
��&fM	�;=	Y	�</t`*o+J�	�;X�]Xg	�"/3
�Y��&�
�Y �&t
�Y<X�&X��Y
<<X�&
�ch�;=YL
;X�y!�|���"��c��~�</X�{!�|�!�|�	X0.	�"�]�..�"?K�[�$	�[�<�$�$
2JTJ,f  .T.�"f�
�*H"J�
f>.fe�	JYL�[f"�$t�
�*H"J�	�]	J�""fY
�*�-"J�\	JY��i�JK�?<.=E�Z	X��%
� �\	X�#"X�*�-"JY
�J<	 JQ�f"�\	X�#"X�*.-"JY
�J�e["�\	X�#"X�*<-"J�
�Jt!�\	X�#"X�*�-"J�
�J�et<�Y8�X/�����J�<	��[�r
��

�r�<�
�K�v,Xt
�	<h	�/to��vXfX�	�v
�	X	�vXf.�	� �zX/�X�L	�J��>K9L;Y�v�		�J�XUM�~	<X<���s	�!J	J�<��JY!�q���q
�	�q	wcM	��	!�I=i��,J�q#�
�qJ#�t<
�qJX��q3�J
�qX=�.<
�q�X�LVLZ�uJ�
�u)XfX	�
.�KhZ
TX�L['�H��u
�
X	�uXfX�
�uX
�
	�uXf�
X�fKzlJ<�JJ��t<<�
�JX .j��J
�Jt<YJJJ�t<<�
�J.s<.�J	
�yt<JKzlJ<��	�&JX<.^�J�	��JJ�
�Et<<�
�JX ...._���J�	�M<J�t<<�
�JXl<.<X
�	�yt<�p�t���i<�=JmJ
#K
YX�.t��j
�X	�jXfX��X��		<w<
J
XL�K!�e�=��j��	�K=�g(�f[��jX�G<L��h�2�)fJ	�})�J	�}J���J
J
X�K=�#�~!�g�����<X<i$J��)�f�G<L2)JtJ�v�d	<��� 
�}
�~�
�~��~.�<���~<<����{	f�7T�$JJ<��{����&�J�f
sX.iG<L2)JtJ��c	��C
�}��}JK���a �D�'t�<J<�K
�f<�t=�f<ZJ�G<Z2)XtJ����K�}�g�J	<�	�~X�X��~���J<r�J$�J.=��
�}
i
�~�
�~�
�}��~.�<<�t�~<<���}<<��[
�}/�[X=]X=T
�~
�~
�~�
�~��
�|�
�|�
�|��~.�<���~<<���|<<���|<<���|<<���&�}���.�J.K�%
J<��z�
	�D�\<��#(K<35JKJ35�A<<�b�
s�G<Z2)Xtt��_� 	�_� �<�<��J��]��D�XDJ'<�"<JJJ<�u	
X
�a<	�t=�aL<uG<Z2)JtJ���w�J��-"K!sZ�X�w���Y��fJX�
�}J&�J�Y�YW=;=�}$XJt�$
Jtf<$
�J.t�$
L��bJtw�
sL�GJ�2)XȐ�}	XJ��bw�
sL�GJZ2)X�t�}	J� 	�_X<�KC!WJ.��gX �vX�X��
�Y������j	�.��%
�|
�~�
�~��~<�<���~<<���a �D�'t�<J<<KK
�e<�t=�e<LJuG<Z2).tJ�
�|t�J&�|<���
�}
i
�~�
�~�
�}��~<�<���~<<���}<<���a �D�'t�<J<�KK
�f<�t=�f<LJuG<Z2).tJ�
�}
i��J��z�X��	=v��X�z���j���X.��z�X�z���J.=�z	X��<%
J<<�|�K!�d�=�<X<�f
�j��t�5�iJ
;X.�G<L2).tJ��%~%<J<nJ[����<<J<=��Y�}�	��(t
.!M<J��K�<%
J<��v�u!�Z
�%-��"�`<J"�J�`<<��/�`�G<L2)J�J��]�"	�]�"�<jJ(xXJ�`��J
X	f/��X�t�X���	=ft<X�"?J/��b�X��}tX��K=��d�!�e��/a .
�������
<�~!�g�!�g��
tt=�v	��	
� �<�J<	
�_.t� �3�J�_
/;..�G<L2)JtJ� �]	J�"�]�"	�]�"�jt
f<:%<m	�~<�.Y�s�<%J%<<�0	<0<	.YJ�t� .��9[9��_.
sLJuG<L2)Jtt	�}
JJ�"�]	<�"C��JL	X�u��
��B�~J��t�xXKhxDJY(;JJ'LM'G�>s'/'JJM'J	�*�></<JBJ'<�
Ji�_J.w�
swG<L2)J�J� 	�/�
�Z�%X�Z<
��%=;"K/:W;K6=J>"::JK6;=X�~
�.X.�v�Y�}�J��}K ������H"HfK	�[yJ�$�KK�[	X<�$<t�IK	'
�^�$�!t<=*B<&<Z<=�s�K5�^<
;X�G<L2).tJ�!�/%F%<JnJ[J�s�.��
�Y������j��K� 	����X�~� 
ftY�sK	�g �
�%X�s� !�d�KY��}���Y��}��	i:sf�~
�k�������wXX�~�X�	�P�
Xf�~@	��
Xf�}j	��
Xf��|	��
Xf�0�}�
Xf��{	��
Xf� ��_
Xf�}	��
Xf�}		Y�
����	"";D�����	�5"(Kim~���m
tXK
.Z�	Xf	�|Ym�x
p�<
8�O.
X
xJ. g�	�K�JX��|�	Xf�|wJ	X b.�	Xf
�|
�J�
����11;���	7"K/;!;J/.�L<  .� 
��_ 
!<^   e(��
	���	��g�
2!==
DD;����V�RGR��[R�eo{����R�\X��	p7"�_y<CSHR�=;[	X&X
Y -[�}�<Rf��}�JKXY�}	<�	>
v�J��nx<0HPzJRxXt/1c?XM	�� .
�w��^z<BTHQ�=;Z	t[�~	J�W=f ����J[	t[XXYM
X[�}	J�?MXY�}	<�?XY�}	<�?XY�}	<�?XY�}	<�
a�#.J ��j~NF�,Z:[
-�\���f�	
Y-[�
X[���{	<�<ffftK�� 
b�t�{�	�/JX.�x	
J <.�.�~�X�	�~XX��=�~
/	Zzt�
�	Y����<O
��XO	�
�.�~XY�t#.�~�

Xs.KY���v�Zt��K	rXX�Y1�J�X�e	r�X=�YX�		!��		�	wX=�
m�..����I�����=
eXJ
f<
<.;	h��	iX<Y
�~	�.�~<X�	�~�
XJt�
Xu�~Jt�W	�[YY ��	K-K�Uf
J�YgXX	WX)�	[X��4cX
FXr�f��/R
��<
-X��E$Nf+�{
�<1�=
�{X�<1GWx
�{Jf��M	J��
)XX�fK��|%�<�q	Juh�
��5�Y	
v�X����/Y�|<�=JmJ
��K
YX�.t<
�%X�Y�|<�=JmJ
�<1K
�X�.tt�=KLN	X�y
� F
�y�f��}��
��ZY�z�h�
��u�	�})
��%���=�KLy�C��=�Xx�jK8:/@==>�'0>��y
X�t
�y<�<
�y<�<F�Y
�yJf��{��t.X
�^�<<"K;x�|<j=JmJ
���/=��{t�.X
�
�X�{��t/�b<�=JmJ
�?K
�X���
�~X	�Xft�~x"�O�~
��f�t
�}X�X[
��f��~h��~�~���X�~	�<<�~fX�	X.��Xf��~K�
�}�	�@O�~
�<
�~��<�t
�}X�X
�Xf��~h��~�~���~
��J<�~X��~�u�g�~��~�
�XX�u��s<t.tXX#X�K	=.XX	F"�g^yJJ/_yXBzX��y�Cy�^yzX
f��~<�mJ
=
oJ�MK
YX���7
CX	=ff�
"<I�\Y<M�L�YX>�X<�t�t�t�t����~	
#�X��	
<st��~	�
�~X���h�
���s
�~f	��X�K��q�*dXt��~ttt���|
f�X
�|X�<Z_wXY`�}���
�|X�X
��f��}�~���M<��� lJX
df<JXt,Xf
u��
�|f�J���|
<�
�|���
�|��X/M-�JJt.vJ
YJytx,Xf<

Z
</J�J����K#��}<j=JmJ
��K
YX�t.�!fwn	�.�HXf��}��t��
�X	�Xf��K!X�}<�=JmJ
�[K
YX�t��~
�X	�Xf�!r�
w<X{�~X
�	�~Xf�u��
��~.JXf�rJ!f�
�<]`	�.��J.�}��
�.�}X���~	Xf�iG�/YK�|<<�=JmJ
��K
�X�.tX��|<�=JmJ
�J�K
YXt�t���=F;;BW=:>h��<5u<X5u<��z
��
�z��<V
�zX�<ZYK
�zXf��~���
��
�z��Z�{
��<�{X�h�
X�<
�zf����{h����X��z�X/��{J%f<�q��h<�
	��
�X�X�K��z
�4����{	�J�{J'<<%�<�q)�	r�JJKuh �
7��
�J7��	ifJ5
�<�X
�<X�K��{�<��{%<J�q).��h�
	��
�X<��(�<(�{t�J�{�Y��{[#X�Zv�u�}X
�	�}Xf���Kg<<hh��~
�X	�~Xf�F0KLlz<>NE��~�
f ��|<j=JmJ
f��}X�J�}	.X�~�.tX��==�|��.�X���}
���X�}	.X��}
�X	�}XfX��}X
�X<X�}	.X��{X�J.=
C�	�~.
�..>�}X�KXKtf+gh.�>�� K#[t/�}HXf�F�}X
�	�}Xf��[Gt/Ku�{<�=JmJ
�?K
�Xt�tX��{<�=JmJ
�J�K
YXt����=7->?K=>'�.���y
� T�eK
�ytf��}1�
��L�z
�X�VL�z��h�
����X0��S"�Kg.<h���}
�X	�}Xf��=Lf=;�}J
f ��{<j=JmJ
�<tt.X��h�->@=X�.�{ <t�f��|XfX�->)��|X
�	�|XfX��a�
���g�
�	��D������	�V"�KWI<Y���=��K
�h
������;
KH=�==��
J�K�s�
�+s5��0I�I�(:K
I= �K =��
<�(�Z&:L�%#�L%>��~&Eu-�<X
�
jX;<��9=Jg'(9M,K,IJ\5y<=;KX0
xX6=f �J����<t.X�	X��J[4K<L\.<t�
tX.><K
JA[0J.K*[tI<
1+/
IL[=K-<=
	8.j
@K=z�`<i�
Xb.3K
JA=MK/3	//z.J=�
@K
uQ<t�
Xzf.`	��
���	g�
����DD��j�V<��c�V�����	�Z"��
.�b=��.�X
�-[	�h%	�.�Cl�UX+�U +�J�IX?tD�![�Y;/Y[	�%.ff��2N,
T<X,
TXX<0
P�<0�]w	J�(��"��	Ju�wtuC�r
XvtYY�.�W�)�u	X/�utt�E�XKvt���v�����X/	X/�
�XK�r^ztYYb�������X	_"��[<�/�HXf�}��X
�}	�Xf�}.jgIYW'�tJ
 s<
<s<K$t�Y
�~���~
.X��~
��
�~X���~J
�.
�~<X��:0YtJ..
v X
.��/
�}��J����~
��
�~���"-<�����X�M	wfMX/������/	VX
k�	�	t*���
	�
wX	��t	,�,*�
K+��< ��	XiKug��
<'�<
��+�~<l"f+VX<*fY2pt
�f��?
+�
<sX
f!�"e!
�".f 
+�<lf��J	X.X��X
�	�ff�XkXuX����X/@���	WY<X/J	0Y'�3X0�3.0Xr��XfX
�v��X
�	�XfEX	RQ�
J�
������\���	e"'KE=KL�
�L�K�W =ZZk=FKL�
�L  .
tKx
iG.	�J�tW
[UJwYI�%�gJ�K!dXgJ�Y=� iKK�KK��K
��YuYv
�~��<X�~<]D�XDJ'<f��
�
J&�+J/�����OSK�[
XY
;YX=�D�Jf
�yJD���	��	���X=IJ�f<O'JX�<J
�<K	<�
_yJfXk
�X�<K�YL>�~�OD�XDJ'.f�
�[
��
�~�<K	<�	Zg.�Jp �OSK�[
XY
;YX=��rJXfJ
� 
J[+K�"IZ�JY
<KYJ>X
\
��
�w���CX
��K2�<�~<.OD�XDJ'.f�
�
J[+K�"IZ�J�Y
JLX ..t
E3...�K��<�~<.OD�XDJ'.f�
�
J[+JK�"JIZ�J�Y<=YJ�~<�Js
�~	K�Y	Z	Yf.J.t
tJ...J.�E��
����	�g�
���VD;D\�����V�&�����	0k"�K�	H0g	=	ItK	��iK	K&XY���=<+XL
g. <l�!tJ��!JJ��vK!���	<J\q		�w<=z	.e��'<�#jXJX�
K	��"�	J�~fY ;(KI�v<K-;K'Kf�	J�~fY -(KI�w!�	J�~f�� ;(KI�
�~�X�	�		<F �xf�X	�	�/"</��x��	�J ��<j < �w xF@$>HK
<X<�~y	QX<�Z;KJ!%fK	/ <y X��t"�t�<<<<ZH>.<R�~	J��z(�~Q/	Q!/��<*.��.a<
�
aJ< X.
a.t"/
GX�Y
�JsJ�
K�"���c>	a
O=
��JJz�
�<_�
�	�
��![$	/�
XL�}�	TtJ1XT
��EJ_
.�
0����	��"��
X� 
�c>�d�}�Y�Iu;�K�	&		<~�"</��w	J<�"
	o�.X yJpt�{�-zYe(J	X/Y
�%�<�_<=�yt&�J��=;YkY
h
:<f.XJ
;K[�x�X_<9Xt&��y�+$J<S<J_
�\<�y<&
t<�&�yf�<&�yt��t&�x.��(�=<(<=<<L<.<#����t�	�tJ�J	�tf�<i<0<]<t	Z�tXNK.J.tX
�~<
_y<��	�
Y[�Y	Z	,�YM�	YX.}�
y.X.�0:J(KK:�	�tX�X=�t	X�	�tJ<�
sG"GMPi�u@	��
f�uf'�
YK&X�u��nK	%<w�=X
�s%�X>�s
J�X����{���y�	�yJJ��	J�{	�JX�{�	�<<�{�tJx.fXU�	�z��J��zJ	<
�v<�f�
P�z�	�zJ.� =�wf�.
�wt=<&tJ���y�QyXY�x	�
�	�xt<�
�{X
�J=�{�m�w�s 
JsXX�%�w
&X�t�>r	[���yJ	�tf��JXwG[ ��=�w&<��
� �{��z�=�wtf<�<&�wt
t=�&<'<� zXJ��x	�
�	�xt<�
X=j�w�.tt����z	��JX�u�J<	�t�z<<t�{�[	�<\F2 X	�z"�	^�q�	�q�J�
�}.��}<ZM��Y�|J�
�f  .Jo J	�qJ�'Jx.Z=
�.<	� 
�&J�|����t�7��=��q	�<	�rJJ�~vX
f<��qJ��$��r�
�69$J_�{
B�0JB<f(�B7���JX�.h� �r"�
�JY47"J_�|
B�0JB<f(�B7���t�|
B�0JB<.(�<B
��s	fX�	�o�<���|�(�t(t( ��yf
	p�p<
�	^�
<J<.K`	�w��J=�w	���w<�	zX	<�J
�~Lt�X�~J���~ �. �~��5���tt���wf��u	���~<�f�a	wJ	�w 	tw 	.J.w.���
J�
K��v`	�	X	�vXJ�	��=?JAJ?XA ?t J.A.fM�<ttJu���u	��
	�u�<�
.Y4ft��v�	
Y�
�~�r0t���_�O<S3X��t	��	�t�<�uJuX�<Yt���x��	J�~�
�}�	�|�	�J<�|�y�K�X��	t
�|�	�{�	��<�{uX��X��=��[
��r0tX��:uXaJX ta.s�]=X����~� �y.�fOE=�I=�y.��	�J ��<i�J$>HK
<.�x�<�xJ	QX�	�xt<�h;KJ!%fL�[�x	��	�xf<�X.!v!�LHY%fK	XK�X ...X�K�KiX.9.�|�"�|�	�|�J��{[�	�z�
�<<	�z<��	�zJ���z�
;Y
�K;h�	��z	�.<�z��&�xJ�tS=�xJ
X�<=�xX&<��=<�|(<�5�|Xt�2�|J�XY�|�L82�|X<�h/�x�Y0�X�=dYf�JfX��y	�5�	�|XJ��|�~�5Jf��|�	WK0��x�Y"��Y<o��<�J./-J-�t^��u�x
&X�<&�x<�t&�xt��xvf�*uI�.��MX
�~<�{�z�J �5�}���/�}�~�5X�tX)f.<)tJ�X
J`t<X<���y	�f�y<<	�.�yJX	�X�z<t	�t<�z�t#X	��XJ��z�	��z<	�t<�z�~f��Jy�
�s
J<Y�v�	J�
<
p�[Y�K�i <v�YeK�2TMu  -X
	�"�|�
�|	�tJ
�|	�<X<�|<J�O�  -}�  z.X	`�"�|"�I:K".K�/�Tt�	�}X�J=�}�	�}.�<	�}<X<�)��J	�#��/��t�X":J".K��`JxJ��
�#/��Q�Y�
��	�|�	�X<�|�y���X�|�Y��`
���.L�{	���{t<�X���%�!�}�	�}�X�Yt��KW`X J��
��	�z.�.X<�z�3�<J�~"�}	X�-�Ktf� �KW`���X�|t"�}-�	�}JX�-Kt�-�t�	�B�Nt������J��� �.<.�J��<�X�}�
��.L�{	���{t<�X>NYT�t.�Y��� !�>�&=j<.<J	�pX�<>�p	.�ff��	YL	�{X.��&�
�<
�J�� <..
�."�"�q	J�f���q�~�2�2J5<2tJf��q�
Jf
<f�r�JXmr�Kzt;YY�
<KZ�pj	J"�<���t<<>
9A#x�#JJJi�{JN	X<s��
XIK!;Z
lxXDM:$Z<<2�vJ��q2t���zX #
��	
�v<J	
XvJR�~Z)`.xJR.x<`=<X�!���$
��X	�~�<.J	Z	�>
f�Y��p	J��4JJ^	X��
�zLd	Jy	��)JJWKW��zJt�g
���	�o��<L�o	��<,��|Qyt=	JQ
K
;Ku��q	��	�q�<�u	f�	
����z=�/	P,�X
F�$���zt	�`vX<
x.	<I=;$1fJ.s<�
JIK!;
X$<uf�
Y
Xp��|"�s�	�sJ��	 �|f�J=�| B. tBJ�t�Z�s&2J5<2tJt��s�J	<�J<	<��sJ���p	�<��s�~�2JtJ��s2tX��|KWK;YYeYY�=l�rj�
	�rJ�
	�rJ�
<� �}f�J=�} B. tBJt�HL:Y!K	J<w"+J?$UOEgj�}<!�JK�}<�J=
�}	dA��)JJW=W
qJJ��}B0JB<f(y oJ	�(�}t�<�\X�}
�}�+��}JM��'X��o�
�o<X��
�|0��<��|B�(�B7��X�SXt��z�	�`vX<
x.	<I=;$1f<.s<�
JIK!;
X$<uX�
B�0JB<f(�B7��>�YX�{J��
�ZM��Y�p
�<
�p<X��?�J�&yX�}�{
B�0JB<f(�<B
��s	J�f�|JX�	�o�<���r+�
�q+�	�A�	�D	X��.;aO=S+BJ+J�q+���J�|<�J�|<�J=
�|	d3�u)JJW=W
qJJ��|B0JB< fB<(y oJ2�v(�	t�<��yX(��(tt���{�u�
	�u�
�q�
b�M�Y�q
X��$�?X>.J�
�{CX
�~�JI=�~0J�<��~B�(y o(�<�<�tX
�~J0J�<��~B�(y o(�<��
�~J0J�<��~B�(y o(�<�y
�~J0J�<��~B�(y o(�<��J��J�(K��
�}�.��zX ��}X�|B�(�B7���|�( �X��zX(tt���}
B�0JB<f(�B7����&�{X�}
B�0JB<f(�B7��Y�&�{t�}
B�0JB<f(�B7��u�&�zX 4��yX( ( 
�rJ<��
( ( ( ��|
B�0JB<.(�B7��<��|X!����zX(���~0J�<��~B�(y o(�<�[��~B�(y o(�<��t��{X�~B�(y o(�<�z��~B�(y o(�<�zt�~BJ(y o(�<���~B�(y o(�<��~�(ttJX(tt��(tt��(tt��(tt��(tt��(tt��(tt����yX(tt��(tt����tB�~�0J�<�~B.(y o(�<�KX�X��yX(ttJ�t.K!�~���~���JYXZ�JY[!SJyk<.Y��
cXt���JXJi91X
bX����JXJi�I=J-Y�.��X�<�=JmJ
�wK
YXtt.t�~�Xg
�}#.�_ [���	=>pKqKXZdv,>XK!����K!�~���Qt  Jm<!�~��/
_<!.Y�
�g��~<��X�~�Xg��}!�~��/o.�X
�}�.g�~tKf?<X��K�.�~J��Xt�~J .wXu�/M<.��K&W\Jz��X
�~.�<JX�~�
�~X	�ff�<K���xf�mJ
=
oJ�iK
YX�.t��z
�X	�zXf�t<v <uM
JfKf=fJY�g	/XXv�X/K�yJHX��t<E
-
v
t�x�t�t��gIX����<�n<�=JmJ
��K
YX�.t��p
�X	�pXf��J<Y�!I!=K:Ki?GM	�n�
/�
!;JfJL	X�z.� ]
�0�LZ�0�pHXf��...h�<Y�!=
Ju.K!WK	XZy� ]������n�tt.XX��pX
�	�pXfX�qXJ� ]
���
	����	��g�
��]
DD���4J�����bb�\V����	p�"�
x
��J
#B<
�

4�X
#B<�iX`_�
X>�K�PM�X
(B<�iY"�Y
�
#B.
�J� ..tJ�X

�
<(�<B<�
f..�~��JYJY�JY8J�I= X	p�"�y���K WZ<KZ��I=-X	Ь"�
o
 v<JY��JY:J��<KZ=X	0�"�}
n�X��
lXwX�c
<<���4<�J4�<�.�m	X��L5�<�X�<5�<�<�m	X��
>�=�JRxLMzXK:K	KMY�PK zXP
z�PY�KQ
yXLJJu��
�<��
;g
;=X�K�..�X
Y
�.=-g��H	.J�}
Y�=-=����XtX�|�
�|X	�ff��}
Y�=-=�t
Y�=-=�@X�X�
�|�f	XfX�}�K����X�<�=JmJ
��K
YXtt.t�
Xf�!�ZVhXKP�R�.��<t�X��.-Q�,	X.s�
Y
�/-KXx.
Xf��K��	f<!zJu	Z�=Y�<HX..�~9	�KX Xu<
<	|K�f<X=[z�<
�yQ<yY% KJ	L�=Y�<J�~�q	Xu 	KtrtX
r.<<t��X..�~X..�K=�K[fKU
LXf1wL	�~J
#B<	�[N	�~J
#B<	�[Kn	�~J
#B<	�s	�~J
#B<	�	=�K�MK
=�KiX=!X�\t9
�.HX..���K	�����X�~<�=JmJ
��K
YX�t�
X.����ZVhX=��
�}����}
�<
�}X<�u��
I=UwYlQK SO
�OZ�KNTL�gX�(��f
Y�=-=�<_;��<.X	X��
Y�=-=�
���.X��
Y
�=-YXY�
Y�=-=�
	�
Y�=-=�
TX�X��t
T2�<K
k�&
<Y<>
u
].�K
f�&
<Y<>
y�.�KyQ
�t
�|
#B<
�
�|J
#B<
�JK
<Z*
<>[[=eK/yt�|
'�(�|JB<�=JKq�
Xqf.t�
Xnf+X �3'fQ��XX	/M[	�MF4"I�7J<�33��<]X�f!T(	<�~.�	�R�
X</��b�
�����
���\D�D���	0�"K>	0�	=	ItK	�x�KJ>=;	?XY#KYWYWJ=Y	�<	X=!�KLY�K=�\
�"�X.N
//y�H2t/X�f�.	s;!\�%���v#R	,=t..pJt.
l'fK!\!X_J�%JY�=Y �KK�K=��7J�	pX�Km	
[t�
���K
?J .	s
xtX	.	�
�s<J�
	NX2�KK	4[t�~
��hZMK	=J JzJ
<t.X.�G��
����g�
��DDV;I���J��V�������V�	��"�KX?�0	/y zPt.X
^�v�Hu�?
K).KJ�r�JX=�	�=�	�=�K:KK
Z�L
YMI LH[�z�JsJ$
JvXh$9YGY���Y
X).X f.
[��z��IK9F	<<	X</\5
�~J-�<<�~�
-�t
�~<�.
�~J�<J
�~<X�HM;GK:�=XK\X...
q .���IK3�}5	<X<�\/
�|J*�<<�|t
*�t
�|<�.
�|J�<
�|<X�LY8K=>JJ 
s 
.t�JK i.	[/	uMKt>.Z	g	I=��w�nJ�<�nJ��nJ<	_<<	X�Z%<HL
�mJ�<K�m
�X�[
�m <� .
wJ	..�u.w�tnJ�KK�zJ#J*.X�>fHKKLKL
G9.L X_f	t
X�<
�wJ�<M�w�
�w<�<
�wJ�J
�w<�X��w1�J
�w��t
�w<X�
�wJ��	Y
v.<.m X���f�t.�.=ɫ=	�xX�J?�xX@	f�<@>
����w���w��	�wJf ��Y�=ueYX	�w����w	������<t�~	8�J	<<<H��X�Xd[�w	J�I�"�x	X�"�x	J�
X�<u	�e=	Y	e=X��	�s�JJ#JJ�Z%�v��g���K;KFg�K;KxXK	:=K�K;YYKX�X����w	<�J�!�x	J�!�x	J�	�Ȃ<	��#JJ������<E ;.1�tX�< ���<<X�<�h���<��������e=Ye=X��x@	���x�J��x��J<<�XJq�&t��<�X
tw��x	v�f�x�V���x��X<��t<X�< �~�tX.�r�z�tG�^�
Ytzt�t.	/,�<,<JXfJj	X
�w���
��.< J�N�
�t����,.X�	
vX��t
X#�
&^J
 �����ty�<ZJYZ<KZ���	��$IK>w�����$w�f��I=.IX	��"�x
JX/M�=Z	�=Z	�[z�/	r.u�K�M�KK��J.
h�X4X��utfYM#
�jJ�J/IMG=�j
��
L/  
t�X
�r<

O��
vJ
Xlw�.
.s�.
�.
x�y�(H(0H�K	�$	LHvH>�X	�f	X<�[

�~��<K�~
X�
�~J<�HKYJZYMX...
r ..X.�fK���$X�<�=JmJ
�?K
YX�t�
Xb.l�XX�!�
v;�=��}
�<�~<.���K=�XK�$	Juv	XK=X�!�
�Y
=�XY��Y����Jq�YKLX/u����#�����
�Y
=�XY��Y����Ot�YLX/9u��uNXK=�N
��FxM�~��
�<���z.A�<	X.?�
Y�=-=�
t���<� �.tX�����<u�m����<u��.��<u��.��<u��.��<u�~�X��<u�~S
Xf��gW Y�/uX�~<�=JmJ
��K
YXf�7
CX	=ffD���X�|����{
�X�|t.��
��
=�	Y�����z.X,�,.�
�9Y
X=�f=�
�=�	�=�K
:K
KX�Z
�~
@@�
g	<�<KL
a	<���&���<
t�
�����Y�X<���~{�Y����	���	t��#�X�[�,��Y�gaX+���~$(X�:���
Y�=-=tX
J�
����=
f�	�Lt�
X�~�$,�d>�J�

�~tf��A����	Z�>	Y��!WJ0%#�2zX%<J
YIY
I=#K#;N	8K#@���y<�yXXJJ<�X=��
f�{
��u�KfZ���a�`X ��~fX=u�	���
f�v�	��
��!��w	J�"f���=Z:>X��u�	��
�f�J<�JJ���~fZ�g��x�`XK�~t!,J��#�J����{	�)�J�
K�=6:JLXJ�'<�zfBf�Y��z�y�J
�~&
JJ��.�z�<��w/�
��<<���s��-J����K=X�{��X�}tttX�
YW�X�<u
��

�}�
=�v�	J�
�KJ5�?JJ?��<X�����z(
�J�z<L
H��	�zX��3
���	X�X�
�=X�	�'
�~�JY�~X��Rx�K(J�~X�J�=WK�~J�<�~XYs=Y�u�	����
��Y

X!�v	�J�	!�v�	�t%�t�<�<Xu
JN	�;=	Y�6w<4=J%J��'<����z��t�;=\t�J-���.�
�~�XJ��
��K�=VgL�2KWK2.XK7[U[�S��/����zE�w<#�X�wJE�	<�w.<m	�X<��
�vJ�	X
X�
�v<
�	X
�vJ�	<K�v
��	,�X�zX
�vt<�	IK�C,.X�~<�f= KTLuJ�z�X*z�."Jt	�X�J�IYh"J�MU[l��~
��X��)�#�)�J�	f��
�y�J��,<JK�
X�x��$"t�d>�	J.X�
	
�xX.�X
�	��
X	_y�w0!J�Kv	Y;K	Y�Z,L(IJW=��'���x�J$
"-JJYJ
A)K9HM9ZH>:=L�-M%GJ=
�K	I=	;1"b.-JJ<$b�!SJ<4��!JXX�H��=�
��<��~���tJX�sX��
YW�X�<u
��.X��
�
�/ZX:>���	�f�	�p��<?�p	.f��
�{	f��g���X�q�	����x��JK�x	�)�J�
K�=6JL�J�u#!XB<�g���";K" .<NfJ7��K��>X<
X��=<M23�03:02V<>Yf)vJt!�Y��IYJ�"Jt��
JLY�q	JJ��p�t��	�z.���n#��n<#�X;�n.<m	���;Kh(-= IJY%�Y'YW='��Y<J"J�
*KM
FY��
�z�v�	��
���t�z����rX�X�}��y.�z
��
YW�X�<u
���
��J";K���zt!�J��J�"JX�L<�KXX�0;EA/(�zf����X�vf�z�XX<���~�	�X�<tX���w��JK�w	�)�J�
K�=6JL�J�$<J�J�!
O
7
O
EO
Y�KX)�{<��=�{X�zXXW�X�<���
�X��t
��bt
J�
�~	<�M
JJ�%+JJ�&JJ�<!a2���
��	Y�o/�.=}J���>X=��~."��X�����<!�o�[�J�X	� 	t.m�J<�V=;LH=
=�
J=0
GK��tt�.X�~�6X#���<!�)�tX�<=;J/����x<J�KZfJ�
�J<��tu.X�I=X������?�JJJ�g�n<J.@+t%J��.�~J���\�XXXW�X�<����X�v��<u�~
��XXW�X�<������y�X��<�X����J";=";=���zt�!JJ��J�"J�Z<�g<J�yJLW=Y��LYW=Y�oJ�<f������|.�s�X��X�~��Xtt.fX�I�XJt..X�I�X��.X�IX�f�X<��<X�y
AEO7])#�u#tuY�v�	�
tg�XX�w��<u�~
�X��q��~�	X(<��>�Y��+f<Y�==
�	"�t�v�OX��XuX�XX�w�X�..��IX�J�X�J�X�p�XJ��p�
X��{�yX���)�'='I=�	�y��f�t�yJ�d>J�!GJt�<�X�qtn
XXrX�"XJtLf�#�Ks/��0K;/(��h�X��t<�Jf�ncX��s��X�~��X�XJIX�.�PI'X�V�XX���~�X�<����X���X�	J�{�y
��
�	��v���	��<	f�J�/�q	J�<i��|t!�J�r>XJ�JY
&tJM�s	J��q"��<*�".X"J� � �=]EY1
J�X%�J�
I#K
I=#/#IK��J�
fv�
g[�J���v��
��=J�	t�r�X��s���X����
��-K��X	��"� ����t��k
�J
�k�X�<X�	�f$�$<J�vw�J.&�Jg�:L�JXX�n	X.��%�Y=L
��v�~+�X�~<	�fJ�<��%wJ
�Y=L
��v�~+���~<	�ft�<�<%wJ
��K=X/���~K�Yu�
=�./�J��~	�I=	ZJ	H>JJ=OE��=uK:L(\wJJ$u<fX����	Pz.Y��
v	�� �%uJ+=s=	;�<�K>
JZJYYK>
JZJY�KHJX$^f�<Y!YKY<!	KY<�JX�J��o�+�K�<��~
Y
W/
=XtC��o�J�o�	<�t
Y
W/
=Xt�X�=�	./��X�~�o�.��<<��YIKZYKZYK[<Y�Yi
y`
x��
xJ <GEyNF��K�
!�J>�+�X�<	�fJf<O�X%wJ �~��n.�X��o.X��X�~�X��~ ����X�~�X��X��~.�~�oX
�	�oXfX�.��o
�X��	\Q��	h��
����g�
��DD;�&�����������	@#����<������J"�O�A��Y�;KK�Y�~<
���~�
�~�X�J
�~<X�KY$�
�<u�
�
J�Xu�g
��!<xt!nxX�"dJY	=!f�D��K�|�t��|	�<�\
u#t<J=#;uK
L�=
Uu=�JJj X
.�
�|�P*t.J"SJJyX�Y^K<K�
<�Y  tT�u2u�g��V'/<�/I��<Y]�~t
���I<=u I�^�
����.X� �tY��
����� ;X	�#2/IKst=Y
�~���<<�Y<�Z�  -X	p#K
����<X�t��Y��g�<<�Y
����IJ<u WX
		#�
�~.fX
�
�~XX
�
�~�X
�t6�~
<<X�"	�eK	��~�J
��<<�Y
<
<�Yg
<
<�Y��� ..tt�~
<X��L��
_<f�tX�V��
V#<]���X%(!I=��]�<�Y��	 #
�}JX�
�}X��}tY���I= X
	`#�

�AXZ�)�-  .�~X�f
Z)d>
u�{�J
��<<�YX<�Y�<�Y��I�  .-X
	�
#�}
>
:"
Hv
rLY
�~���I� X	#J�F<�O
t
J
yX
u
<�X	`#�~K�*\T�YLg[�<�Y<�Y�<�[>:Ld�Jf	X%�L�
?�
�;
K�Y�!�]	J���f�<�JKW[�I�  �X	�#�K�0<J��
hX�<��Y��,�<<<6�f[z��J�<
�<K;=IY<<�X"�m�~��	<<��}f
���XJ
<���f<!���~J�X!�l��X
<K"KG>";KI=!IK!<<XXa t�Xu
�KWMJY�=��
�}f�J�ztPzXt/�}
<��X
�
�>Y[�1<�<<"�<��==�X�� ..<5
�|��J�/�|�xJ�
�|X�X
t
�|<��YKHYY
�|��	�~X�
!IJfJL	X�!?[<8\�ztKA�dKt�I=�fJX��!%�
X���<.Ja�0,fJ0>:0Z:^!%�	uu��}��~<�<<��|;f
����Uf<��J�Y$�
�~<XY�X�~J
-u
X���J�XXY
�|J�fg�|
<�uu�t  XK�}�X�7� J�}J7�	<�}<�	�X�\
IK
<�K
z<=KKK
==KX ....t ��.��KJ!?�zJB�
f�z.�_	<X�\
�yJ�<K
�y�<K�y
�<
�yJ�K  y<u �
�y�X��.zt�
�yJX�
�y�<���y
��
�y<f��'���>%
XZt�>Y�zJxUGY MzXg7W�K%[Z}? WK;u\=r�?u���z	.Y
!IJfXJ�	�z�X	X�[f91[<<�<�<�f�f<�<<"<<"<<#<�	t��pJ<t�
�
X=��L�~J��~J�<Y
�~
Z)d>
�
�=X�{J��=
�{Y�X�<<�Y�
�{����<�Y��t�<�Y��<�Y#
O�"�J�m�.
iJtJX/�z<��K�z�<J
��
�J�fg�
�
���K�������<�Y���!�
��JJX"���.�<�Y�
�
��y���y<�<Y�"utfJY	<���	Yy<	P="yXf���
Zv�u��ۄ<<JZK�<�~�
�~
X=��K���|	f�)<)<f��
L
�>Z�����<�Z�z;<E��;�
<������<<�Z���#�z;���
<���.�16;X1�;ZIX�;]��I;X�sZ16IX1�sZ��;X�;ZIX�;Zt��9����u<�~<uX���~��|	f�	�f <��	;�mJ
�|J�-�L�	��|�J
��<fJ�Yf<�Y�<�Y����
�x����
<�Yf�
�xf�J{y.�ytQyXt/
�x����x�X
�
�=	X.<w<	<\�
�x���<<�Y�<�Y<�Y�<�Z��=�wf��x<�<ZJ�J�KY�� .... �
�x��Jz<^.z.�zXt
�xJ�X/�w�
�w���X"�>Y�/�wf��w.�JZ<��w�f<�w<�J\=��� ... lz.Bzt^zXt/�w
<t�X��/�wf��w.�J[=�� . �)�
���g�
�

VDD;����V����	�'#� J*q��%�%"�)"�)�% �'�&z�& �'�$�"���<�v��<e�J[U?fK*�X5�~�
�Xs�*�~J�~�5�5Xf���Y��/
�KY
.LE�J
�
�	��	PY
bJ�.����=
)X;=0H<X0,>*&�4.*t�
/-/
Jx<4.
D*x<&�*.�Z<J�.�
�Ky<
2u��}�J	��	�~X.�X	�~f<���<<qgx�u�
�=
A�	hrv	YZ=
J
J*��<��}�	<��G���u
t���] @Y
?]<XffXu
q. h �Y
v<t�.YZ=
k.eu
J
X �tt@YW=Z�yXf.�
�
;=Zu.z��yXX�J�x �< ."�� /-=�{�z��Z<��|J	�t$K;1�}	�XXP/X pt�=	x�)X	RuJ.1La�L#�z<ZY
�y��	��<<[3t	��X ....AX�lK<Y
�
s=X�{e	t���{�j	�t�|�	0�t�|�	J3�<�	.X<...v K�y�	�
�y�	�
�y��J��f<.<<
	%mX	J<<��Z	<<Y���{�e	J�<
�J	w�|<�tQyX�Y��~Q/	QJ!/<�<.fXM(>	<iJ=4<�	�~��J>�~�"o.	��	zt�
�
��euX(JX�	�~�����~�2�k\u#<0H#f�<�X�n�t��<<jT�Xu$I=$IuVvJ/<���Y�=X=#DQ	J�/	Q!/<8<�&xX��fo�r>Y;=Y;=Z*�����t<f*of*o
dtX��X#!=IK�XQ/!#8<��
*P�!Ր��|�K
<�Ys=X=��~	fJ<	<&�x�����}��=X=#�<�~	JJ�	<&�xX�
�}�.� �~��J�~< � �~<fKf5�KJ5X  ft�JJ��<�
c�!�	J�}!�	J�}��~��~�fg
��<���
v-x�5X+JJ�
X�Y=fd��`
����~�*�}��*�}�J
�x<
`x<�
Y��<�}��~
<.�=;\
�~ 	��t�#YI=#�	x��/���
nX�X� f�}���t
�
��M��vh�
�K�%
�~<��
�~����X>�v�
J
�%J��b�}X�J�}J�X!X
�}f
y��Y�/�}X!J�<�M"tK"	N8"<
�":�
v	Y�X�"NJ�=�	o<�	nt.KQ	f/!e<�<���~�.�~.�<2�.��~vXK	<�P���J	�<	�~f�t	�~<<���~A�0<���
�K
\ �t�J<ltY����~�Vv�X���$y�<KXB
HLfs
<K
Lp<� ����	J2<J=�=H=;KtW=J.X.
��.�.��t��<�#
�J��..�
�{�JS��|�t�
� 
x��
	�J0JJ.�
I=�X�
i .�f����HY
KJX��
<J ��
�����<�<�P4=4�/4s/fX
� �.��
�f
x�	ւ���X�..XX� �tX�� �<tXtG��.X�tX<Xb �<tX��K
ofkt
u<<Ye=Z�{���J�
�wf��<�wX
��
�w<�<
�wJ<�.t"
�wf� J<�w�
�w�
�v�t�	��v
��	<.�<<J�tX	ZX��v
#�X��w�<�<<�w�
�wX��=�yJ	J�<$Np	.YIK6��=6tu�z�|
���t�rY4�Js=4tg�w
��	�v
<�	=eJ.tJ<u�
�v��	f�vJ
�	�
�v�X�	<X.tK<<#�gsY�v
%�	J��v
��	J�<�uJ�t<Xt<�YW=Y�Y�����
���y��t�P<�z<<��t	�X�z�<��
�v�
�	;f�yJ�|�
�|J�'�u#s
�|(�
�|�X�	(JX.f/�x3u�$1<J����tK�}`	J�<�
�{�<f��
uY���{X!J�<�
��t�K,[=9	�y<��,�v	��1$PJ1<0J<3Pt��yX!pt<tX�<t
�f�u6��
�|<�
�f��1�y.��.��Y�7	� ��YX;�suK<JX<XX<�&Qt�:���
J
�<X
!0%�ztt�X�����
�0t
t
�)X�)�#K
I2J�� <tJ.f
�<�z<�~��X=�~�J	J�X��	�}��X>�}	<��2��;=YZ�)vJ�}	<�J<��~J	�fgX	<f���z�"vs�"-<���z<��Y�Xtf�v
<�	
�v"�	J�v
�zXf�X���g#	�NXJJXB<X�<;=t�yJ��X�<�
��X�XK
���A��=X=��.M�v	J�	�v	<�	�#JJ��<�
��.�X�<��i	xt'D.�v<X<��w���~�w��w��. X��wJ	F�f��Dc��~J��wJ	D��J���X J..C�9��v	J�	�v	J�	(J	�v�<<.��	�H>KK��XJ�
b�����K��>��3 ��!�w	J�!�w	J��u�
�u�
1X
/J�~����~����
�-+5JJ���K�@��~"�x��v�	�v�	�X	�x����"�x�
�%xJ�	.N
��!w.)J��<X��~Xo�	�w��F���3s.X�!m*XJe��
	�����	�g�
�DD�;\���c�J�������������V�	pP#�K"���K�y	H0g	=	ItK	��ufK$ ?JY�=X	�P#�K$�KJ[*�JhQv
KtJ
JX<.*uXf
!MG_
K�zQ	X�	�z<�<<�t ..x��y�
�yJ�JJ
�y�X�K)NX ..dtKIKf.�fJ 
�z.��K	K,XY�{�t�<X��.<XyX'
X'�Y�[
/X�K	=X...
l.	�X/��_	!._<" K�2I(�J^�).HZJ.zX<�X<.�y�&
JsX
�st
XsX/z<X?Xw�|
 ���|
���!�5�	5'
�W
/��
�h�M+�	�}�	��}t�m	X��	;\c=	H=K@VU=KG>X<_-���<fu vVXn.tTXXf�~	u
!;J�JL	XX�CX
Y�/�/�
�~tK
3o�Y�=Y��=�=z�P^z�B�Sz�.PX=�..ct.
�sX�.
i<�K!�~�X�~J��JY=� ��
�x��J u<.�x
���YIuZ:v����z���
� J�q�>������{X�
��.�y,J��+�|
X./
��zX���
�<����
l�|�/r��
 s����)�%���~t��zJy.
<�t�~�A�	�~JC	���	I]~=Y=�ZKqJL
�n<J����Xg���a��K
�	@[�	%�Y�[�$�F�F#�/�X	�{X/��<fwtX��=?��w
��9.
�wJ��L:Z
�w��Y�K;Y��'	�'.	<Y���J��{������{X4�1��������~XX�
</XJ*�/JJX�����3X	J�i�~����Y���ku!�x��	�=�K�Ug
��
Y
��XZ$ ��X���. ��W�t�
�~<	�$J�zJ��zJ�m	X��M	J� 	M Xw	Y�X!J��!��=�J<.�JK�X��ZIIk�4.t��
�:>
Y�$;<�K=����X���~Xu�	g��Zr��
y<�3<t�t!
<!JX.�	Mw	�M��t�~
�{.t�����|�/J>�<>
)�X6�	�{�	���{��	Ȃ��
�zJ�<
��
�zJ�<K�z
X�O�X��|KKv�u	��	Yf���
�	�
�		�
��KIuKjtX	����KY
<�u��`x<<u	e������KuK
���|t��<J�u-J� �{n
�"���}X ��
	�w��~��
J;XFJA<5f<*�/JJX�%X	Ui<��~�	�fA��~ Y
</XJ*W/JJ�X���5#J>#�<>��>��.K�	@��"�X������	�X"X�|	s����X�|	s� �}
�X�~��g
XJ�fu;Xp�oXw���tv�?<?����w�
�wX�J
�wt��y��
�wt��-XL���<�|����|�������~<X�
�|<�	�jX�{������XT�NJ�t�X
�{��t�}�
��
�~���!�x�
�|.�t1XY��/�Xy���|
��<�
�|<���J����X��|	s�������,T�	*j<�|f��}X�.�}<X��|����X�|�~�J�
�~��Y�/�u.XXX�}�J;X	D�g��O�X��X	��g��}J��zXt�Xs��~b�f�JX�X�������^V��
�����g	  I\��J������V��	�n#�K�~��~.�t�~�X�	��	X=��	�	Y	-/Z
2;���=vH�	<Kv'Sow
X��[
WKf1��=`$�<[==9'*�.9Of'��t+�
=;Y
d�#�~X� .`J
. <d�
/sY�.ttyx.
gsY
XK =fY=X	�p#8K�H>\��~.$t�<�<w.	?9X
	t���~<$J��mK'gJ
JX'g��~
X$.w�<YX4t.�~X<�,��<"m�$<��f.�i*�~t$.w��~�$�~J.��=�~$�#�J\�=�~.<�Y�~�J�~X��~X�J	�%
%��
����&&DI
�J������D�V��	`r#�K	<<�~f�xJ�%9.%�
�sJXZt�
!Z
�=Z�[EK
K�vY	��uIgegb$�JX.	�K��
VX*�Qy�/O
<1�Y��''�Y�Zu* �KWK
XK�%gK%rXK
gj�f
&X�X.f'��'�Y�Z��X<XL�'.'���Z���KX�\�
n.eX��<t
���<t
.<
3�t�S�/X�qP�]
I=	/".r 
Y�./t�<t
x.
�WX
.��<t
/WY
]wKWI<Y=t��t�	�������h�J%	'=�z�
	t
��
�.P���	��M$EXJ6J;J
<>Z�-?�����-�<-�<<����)Xf0.b�t#��Q/�KJX	��Y
X�JM/	w���X�
�8��XJ��=!X<
0rX.�XJ<f.<X�
� �
���$X�q��XYsX�<t�X^<�<X=Z�} �<=�}Y��t .<��QyX��XK�J�0��X>�}X�X%�Y:JKK]hJ�	$�
�
�Y�~��|JW-�<�J:-�~<��-�~JJ��|<�Z	�J
�}<=>tK�	��}
L/xJX��

X�)vf0�ރ
g�|<<��XX<9K<Z�!f���
����|���m�
Zu`X<X��9?Y�	K�JJX9S�����_yXuu	���Y<	�

X	v 

 s�	��J
�~
�Y	�M
���}�-�}XX�-�}<��
wX
�XmX)zJ!�k��|����	[�t!cX
XW
X=	�2long long intworkload_fnptrlong long unsigned intleafGNU C11 13.2.0 -mtune=generic -march=x86-64 -g -O6 -O0 -std=gnu11 -fstack-protector-all -fno-inline -fno-omit-frame-pointer -fasynchronous-unwind-tables -fstack-clash-protection -fcf-protectionatoilong doubleargcworkload__leaflooptest_workload__sighandler_tsighandlerworkload__sqrtloopalarm__sig_atomic_tGNU C11 13.2.0 -mtune=generic -march=x86-64 -g -O6 -O0 -std=gnu11 -fno-omit-frame-pointer -fstack-protector-all -fno-inline -fasynchronous-unwind-tables -fstack-clash-protection -fcf-protection__pid_tsqrtrandbrstack_foobrstack_foo_indbrstack_barbrstack_benchworkload__brstacknum_loopsbuf1data1data2workload__datasym_SC_MAPPED_FILES _SC_MAPPED_FILES__S_TYPEISSEM(buf) ((buf)->st_mode - (buf)->st_mode)__ldiv_t_defined 1_POSIX_THREADS 200809L__S_IFDIR 0040000__FLT64X_HAS_QUIET_NAN__ 1__FLOAT_WORD_ORDER__ __ORDER_LITTLE_ENDIAN____UINT16_MAX__ 0xffff__SIZEOF_PTHREAD_CONDATTR_T 4__ILP32_OFF32_CFLAGS "-m32"__OPEN_NEEDS_MODE(oflag) (((oflag) & O_CREAT) != 0 || ((oflag) & __O_TMPFILE) == __O_TMPFILE)__GCC_HAVE_SYNC_COMPARE_AND_SWAP_4 1_unused2_CS_POSIX_V7_ILP32_OFFBIG_LINTFLAGS _CS_POSIX_V7_ILP32_OFFBIG_LINTFLAGS_SC_SIGSTKSZ _SC_SIGSTKSZ_SC_LINE_MAX _SC_LINE_MAX_SC_XOPEN_XCU_VERSION _SC_XOPEN_XCU_VERSION__FLT32_DIG__ 6_WCHAR_T_DEFINED ESPIPE 29_fileno__glibc_has_attribute(attr) __has_attribute (attr)_SC_CLK_TCK _SC_CLK_TCK_SC_ARG_MAX _SC_ARG_MAX_SC_V7_ILP32_OFFBIG _SC_V7_ILP32_OFFBIGGNU C99 13.2.0 -mtune=generic -march=x86-64 -ggdb3 -std=gnu99 -fPIC -fasynchronous-unwind-tables -fstack-protector-strong -fstack-clash-protection -fcf-protection__ASMNAME(cname) __ASMNAME2 (__USER_LABEL_PREFIX__, cname)EMEDIUMTYPE 124__FLT64_MANT_DIG__ 53__GLIBC_INTERNAL_STARTING_HEADER_IMPLEMENTATION _SC_BC_SCALE_MAX _SC_BC_SCALE_MAX__FLT_MAX_10_EXP__ 38__SQUAD_TYPE long int__USE_MISC 1__LITTLE_ENDIAN 1234_POSIX_MESSAGE_PASSING 200809LF_SHLCK 8_XOPEN_XPG2 1__INT32_C(c) c__INT_LEAST64_WIDTH__ 64R_OK 4_POSIX_ASYNC_IO 1_BITS_ENDIAN_H 1_SC_GETGR_R_SIZE_MAX _SC_GETGR_R_SIZE_MAX__fortify_function __extern_always_inline __attribute_artificial____DEC64_MIN_EXP__ (-382)__FLT64_MIN_10_EXP__ (-307)WNOWAIT 0x01000000__ATOMIC_HLE_RELEASE 131072__PTRDIFF_MAX__ 0x7fffffffffffffffLETOOMANYREFS 109_SC_PII_INTERNET_DGRAM _SC_PII_INTERNET_DGRAM__WCHAR_TYPE__ int__STDC__ 1_STATBUF_ST_RDEV __LDBL_REDIR(name,proto) name proto_SC_PAGE_SIZE _SC_PAGESIZE__UINT_FAST16_MAX__ 0xffffffffffffffffUL__DEC128_MIN_EXP__ (-6142)ERFKILL 132__LEAF_ATTR __attribute__ ((__leaf__))POLLHUP 0x010__DBL_MAX_10_EXP__ 308__attribute_warn_unused_result__ __attribute__ ((__warn_unused_result__))_SC_NETWORKING _SC_NETWORKING_SC_LEVEL4_CACHE_LINESIZE _SC_LEVEL4_CACHE_LINESIZE__API_FD_ARRAY__ _SC_RTSIG_MAX _SC_RTSIG_MAX__getc_unlocked_body(_fp) (__glibc_unlikely ((_fp)->_IO_read_ptr >= (_fp)->_IO_read_end) ? __uflow (_fp) : *(unsigned char *) (_fp)->_IO_read_ptr++)_SC_PII_XTI _SC_PII_XTI__GLIBC_USE_DEPRECATED_GETS 1__ELF__ 1__LDBL_DIG__ 18ENOTSUP EOPNOTSUPP__USE_DYNAMIC_STACK_SIZE_POSIX_SPAWN 200809LEWOULDBLOCK EAGAIN_XOPEN_VERSION 700privENOBUFS 105__WCHAR_T__ EBADE 52_STDLIB_H 1_SC_SYSTEM_DATABASE_R _SC_SYSTEM_DATABASE_R__need___va_listEMULTIHOP 72EMFILE 24_ASM_GENERIC_ERRNO_BASE_H ENOTUNIQ 76__putc_unlocked_body(_ch,_fp) (__glibc_unlikely ((_fp)->_IO_write_ptr >= (_fp)->_IO_write_end) ? __overflow (_fp, (unsigned char) (_ch)) : (unsigned char) (*(_fp)->_IO_write_ptr++ = (_ch)))_SC_2_PBS_CHECKPOINT _SC_2_PBS_CHECKPOINT__DBL_HAS_INFINITY__ 1__REDIRECT_NTH(name,proto,alias) name proto __asm__ (__ASMNAME (#alias)) __THROW_CS_XBS5_LP64_OFF64_LINTFLAGS _CS_XBS5_LP64_OFF64_LINTFLAGSle64toh(x) __uint64_identity (x)_SC_PRIORITIZED_IO _SC_PRIORITIZED_IO__FLT_HAS_INFINITY__ 1__FLT16_MAX__ 6.55040000000000000000000000000000000e+4F16__FLT128_MIN_10_EXP__ (-4931)_XOPEN_SHM 1_BITS_BYTESWAP_H 1__FD_SETSIZE 1024__STD_TYPE typedef__THROWNL __attribute__ ((__nothrow__))__FLT16_EPSILON__ 9.76562500000000000000000000000000000e-4F16_SC_POLL _SC_POLLEILSEQ 84__BFLT16_DENORM_MIN__ 9.18354961579912115600575419704879436e-41BF16_SC_SIGNALS _SC_SIGNALScallocEXDEV 18fdarray__dup_entry_from__off_t_PC_PATH_MAX _PC_PATH_MAXENFILE 23S_IXGRP (S_IXUSR >> 3)__U32_TYPE unsigned int__struct_FILE_defined 1_IO_USER_LOCK 0x8000_CS_POSIX_V7_LPBIG_OFFBIG_LIBS _CS_POSIX_V7_LPBIG_OFFBIG_LIBSS_IRGRP (S_IRUSR >> 3)EADV 68__DEV_T_TYPE __UQUAD_TYPE_POSIX_RAW_SOCKETS 200809LSEEK_SET 0EISNAM 120__USE_MISC__UINT_FAST64_MAX__ 0xffffffffffffffffUL__FLT16_HAS_DENORM__ 1__BFLT16_HAS_INFINITY__ 1_PC_NO_TRUNC _PC_NO_TRUNC_SC_BC_STRING_MAX _SC_BC_STRING_MAX_VA_LIST_DEFINED __DEC128_MANT_DIG__ 34__nlink_t_defined __SHRT_MAX__ 0x7fff_POSIX_SHELL 1_POSIX_VDISABLE '\0'__INTPTR_TYPE__ long int__FLT_IS_IEC_60559__ 1__wchar_t__ __FLT32_DENORM_MIN__ 1.40129846432481707092372958328991613e-45F32ETXTBSY 26O_SYNC 04010000__FLT_DIG__ 6__USE_XOPEN_EXTENDED_POSIX_THREAD_PRIO_INHERIT 200809L_POSIX_V6_LPBIG_OFFBIG -1POLLWRBAND 0x200L_tmpnam 20__MODE_T_TYPE __U32_TYPE__f64x(x) x ##f64x__INT_LEAST64_TYPE__ long int__INT32_MAX__ 0x7fffffff__FLT128_MIN__ 3.36210314311209350626267781732175260e-4932F128__GNUC_PATCHLEVEL__ 0O_EXCL 0200_CS_POSIX_V7_LPBIG_OFFBIG_CFLAGS _CS_POSIX_V7_LPBIG_OFFBIG_CFLAGS_SC_EQUIV_CLASS_MAX _SC_EQUIV_CLASS_MAX__GCC_ATOMIC_CHAR_LOCK_FREE 2POSIX_FADV_DONTNEED __POSIX_FADV_DONTNEED__FLT128_MANT_DIG__ 113__UINT_FAST32_TYPE__ long unsigned intO_RDONLY 00_SC_SINGLE_PROCESS _SC_SINGLE_PROCESS_CS_POSIX_V6_ILP32_OFF32_CFLAGS _CS_POSIX_V6_ILP32_OFF32_CFLAGS__INO_T_MATCHES_INO64_T 1__SIZEOF_INT__ 4O_NOFOLLOW __O_NOFOLLOW__glibc_c99_flexarr_available 1__FLT32X_MAX_10_EXP__ 308POSIX_FADV_RANDOM 1S_IWOTH (S_IWGRP >> 3)__SIG_ATOMIC_TYPE__ int_BSD_SIZE_T_DEFINED_ __BIGGEST_ALIGNMENT__ 16__FLT16_NORM_MAX__ 6.55040000000000000000000000000000000e+4F16__INT_FAST16_WIDTH__ 64__BFLT16_MAX__ 3.38953138925153547590470800371487867e+38BF16__UINT16_C(c) c__F_GETSIG 11F_SETFL 4_SYS_SELECT_H 1ENOTEMPTY 39__HAVE_DISTINCT_FLOAT128 1__pic__ 2__glibc_has_extension(ext) 0__NFDBITS (8 * (int) sizeof (__fd_mask))__S_IFLNK 0120000__DADDR_T_TYPE __S32_TYPE__SCHAR_MAX__ 0x7f_XOPEN_XPG3 1F_GETFL 3___int_wchar_t_h EEXIST 17L_SET SEEK_SET_SC_THREAD_DESTRUCTOR_ITERATIONS _SC_THREAD_DESTRUCTOR_ITERATIONS__FLT16_DENORM_MIN__ 5.96046447753906250000000000000000000e-8F16__UINTPTR_TYPE__ long unsigned int_BITS_STAT_H 1_SC_LEVEL1_ICACHE_LINESIZE _SC_LEVEL1_ICACHE_LINESIZE__DBL_EPSILON__ ((double)2.22044604925031308084726333618164062e-16L)__bswap_constant_32(x) ((((x) & 0xff000000u) >> 24) | (((x) & 0x00ff0000u) >> 8) | (((x) & 0x0000ff00u) << 8) | (((x) & 0x000000ffu) << 24))_POSIX_VERSION 200809L__SIZE_MAX__ 0xffffffffffffffffULS_IXOTH (S_IXGRP >> 3)__FLT32X_MAX__ 1.79769313486231570814527423731704357e+308F32x_POSIX2_C_BIND __POSIX2_THIS_VERSION__always_inline__UINT8_TYPE__ unsigned char__HAVE_FLOAT16 0S_IROTH (S_IRGRP >> 3)__USE_LARGEFILE64 1__FLT32_MIN_10_EXP__ (-37)EBADRQC 56_POSIX_PRIORITY_SCHEDULING 200809L__FLT128_MIN_EXP__ (-16381)__STDC_UTF_32__ 1__INT_LEAST16_MAX__ 0x7fff_LFS_LARGEFILE 1S_IRWXO (S_IRWXG >> 3)_PC_SOCK_MAXBUF _PC_SOCK_MAXBUF__LDBL_DECIMAL_DIG__ 21_SC_THREADS _SC_THREADS__GLIBC_USE_C2X_STRTOL_IO_write_end_POSIX_THREAD_PROCESS_SHARED 200809L_SC_TRACE_SYS_MAX _SC_TRACE_SYS_MAX__UINT16_TYPE__ short unsigned int__F_SETSIG 10_CS_LFS_LINTFLAGS _CS_LFS_LINTFLAGS_SC_TTY_NAME_MAX _SC_TTY_NAME_MAX_CS_POSIX_V7_LPBIG_OFFBIG_LINTFLAGS _CS_POSIX_V7_LPBIG_OFFBIG_LINTFLAGSle32toh(x) __uint32_identity (x)__STDC_IEC_559__ 1_BITS_UINTN_IDENTITY_H 1__attribute_malloc__ __attribute__ ((__malloc__))__UWORD_TYPE unsigned long intEREMOTE 66_T_SIZE_ _SC_V7_LPBIG_OFFBIG _SC_V7_LPBIG_OFFBIG_SC_ADVISORY_INFO _SC_ADVISORY_INFOhtobe64(x) __bswap_64 (x)__FLT32X_HAS_INFINITY__ 1O_FSYNC O_SYNCENETDOWN 100__FD_ISSET(d,s) ((__FDS_BITS (s)[__FD_ELT (d)] & __FD_MASK (d)) != 0)_SC_LEVEL1_ICACHE_SIZE _SC_LEVEL1_ICACHE_SIZE__glibc_objsize(__o) __bos (__o)__FLT16_IS_IEC_60559__ 1__UINT64_MAX__ 0xffffffffffffffffUL__INT8_C(c) c__stub_chflags __FLT16_MAX_EXP__ 16__FLT32_HAS_INFINITY__ 1____mbstate_t_defined 1EINVAL 22__WCOREDUMP(status) ((status) & __WCOREFLAG)_SC_LEVEL1_DCACHE_ASSOC _SC_LEVEL1_DCACHE_ASSOC__FLT_MAX_EXP__ 128__ATOMIC_SEQ_CST 5EIDRM 43_GCC_SIZE_T __stub_setlogin __HAVE_FLOAT128X 0_IO_read_end_SC_PAGESIZE _SC_PAGESIZELOCK_SH 1_CS_V6_WIDTH_RESTRICTED_ENVS _CS_V6_WIDTH_RESTRICTED_ENVS_SC_2_PBS_LOCATE _SC_2_PBS_LOCATEst_ctime st_ctim.tv_sec__FLT32_MANT_DIG__ 24__stub_stty __WORDSIZE 64__FLT64X_IS_IEC_60559__ 1__attr_access(x) __attribute__ ((__access__ x))_CS_LFS_LDFLAGS _CS_LFS_LDFLAGS_POSIX_SPORADIC_SERVER -1ELIBEXEC 83_SC_LEVEL1_ICACHE_ASSOC _SC_LEVEL1_ICACHE_ASSOC__INT_LEAST8_WIDTH__ 8__uid_t_defined ENOTNAM 118LOCK_NB 4ESRCH 3ECONNRESET 104_XBS5_LPBIG_OFFBIG -1_POSIX_SYNCHRONIZED_IO 200809LreventsS_IFMT __S_IFMT_SC_2_FORT_DEV _SC_2_FORT_DEV__WIFSIGNALED(status) (((signed char) (((status) & 0x7f) + 1) >> 1) > 0)__GCC_IEC_559_COMPLEX 2_SC_XBS5_LPBIG_OFFBIG _SC_XBS5_LPBIG_OFFBIG__S32_TYPE int_SC_TYPED_MEMORY_OBJECTS _SC_TYPED_MEMORY_OBJECTS__FLT16_HAS_QUIET_NAN__ 1__O_TMPFILE (020000000 | __O_DIRECTORY)__USER_LABEL_PREFIX__ S_IFLNK __S_IFLNK_SIZE_T_DECLARED __USE_FORTIFY_LEVEL 0__DECIMAL_DIG__ 21__GLIBC_USE_LIB_EXT2 0__UINT_LEAST32_MAX__ 0xffffffffU_BITS_TYPESIZES_H 1_CS_POSIX_V6_ILP32_OFFBIG_LDFLAGS _CS_POSIX_V6_ILP32_OFFBIG_LDFLAGS__FLT16_MIN_10_EXP__ (-4)P_tmpdir "/tmp"_POSIX2_VERSION __POSIX2_THIS_VERSION__attribute_format_arg__(x) __attribute__ ((__format_arg__ (x)))EL2HLT 51_SC_XOPEN_VERSION _SC_XOPEN_VERSION__ino_t_defined __BFLT16_DECIMAL_DIG__ 4BYTE_ORDER __BYTE_ORDER_SC_TRACE _SC_TRACE__DEC_EVAL_METHOD__ 2__GLIBC_USE_IEC_60559_TYPES_EXTEBADF 9__LP64_OFF64_LDFLAGS "-m64"__FLT32_MIN_EXP__ (-125)F_ULOCK 0_BITS_ENDIANNESS_H 1POLLWRNORM 0x100fdarray__filter__O_LARGEFILE 0allocaMB_CUR_MAX (__ctype_get_mb_cur_max ())_BITS_STRUCT_STAT_H 1__timeval_defined 1_CS_POSIX_V7_WIDTH_RESTRICTED_ENVS _CS_V7_WIDTH_RESTRICTED_ENVS__FLT32X_DENORM_MIN__ 4.94065645841246544176568792868221372e-324F32x__FLT_MIN_10_EXP__ (-37)_CS_POSIX_V6_LP64_OFF64_CFLAGS _CS_POSIX_V6_LP64_OFF64_CFLAGS_CS_XBS5_LPBIG_OFFBIG_LDFLAGS _CS_XBS5_LPBIG_OFFBIG_LDFLAGSF_SETLKW F_SETLKW64_POSIX_SPIN_LOCKS 200809L__CFLOAT32X _Complex _Float32x__INT_FAST64_MAX__ 0x7fffffffffffffffL_POSIX2_CHAR_TERM 200809L__DBL_MANT_DIG__ 53_SC_THREAD_CPUTIME _SC_THREAD_CPUTIME__WCHAR_MIN__ (-__WCHAR_MAX__ - 1)ENOSR 63_UNISTD_H 1__k8 1__USE_POSIX 1_XOPEN_XPG4 1__USE_POSIX_SC_WORD_BIT _SC_WORD_BIT__INT_WCHAR_T_H __gid_t_defined __LDBL_NORM_MAX__ 1.18973149535723176502126385303097021e+4932LENODEV 19__DEC32_EPSILON__ 1E-6DF_CS_XBS5_LP64_OFF64_LIBS _CS_XBS5_LP64_OFF64_LIBS__O_PATH 010000000__INTPTR_MAX__ 0x7fffffffffffffffL_CS_POSIX_V6_WIDTH_RESTRICTED_ENVS _CS_V6_WIDTH_RESTRICTED_ENVS_SC_DEVICE_SPECIFIC _SC_DEVICE_SPECIFIC__glibc_macro_warning(message) __glibc_macro_warning1 (GCC warning message)__USE_ISOC99 1__FD_ZERO(s) do { unsigned int __i; fd_set *__arr = (s); for (__i = 0; __i < sizeof (fd_set) / sizeof (__fd_mask); ++__i) __FDS_BITS (__arr)[__i] = 0; } while (0)_POSIX_SOURCE__size_t __WINT_MAX__ 0xffffffffUEBADFD 77_SC_SPIN_LOCKS _SC_SPIN_LOCKSFD_SET(fd,fdsetp) __FD_SET (fd, fdsetp)__FLT_EPSILON__ 1.19209289550781250000000000000000000e-7FAT_FDCWD -100__BFLT16_HAS_QUIET_NAN__ 1_CS_POSIX_V6_LPBIG_OFFBIG_LIBS _CS_POSIX_V6_LPBIG_OFFBIG_LIBS__errordecl(name,msg) extern void name (void) __attribute__((__error__ (msg)))_CS_POSIX_V6_ILP32_OFFBIG_LIBS _CS_POSIX_V6_ILP32_OFFBIG_LIBSWIFSTOPPED(status) __WIFSTOPPED (status)__GCC_ATOMIC_TEST_AND_SET_TRUEVAL 1__CET__ 3__UINT_LEAST64_MAX__ 0xffffffffffffffffUL__GLIBC_USE_IEC_60559_BFP_EXT__glibc_likely(cond) __builtin_expect ((cond), 1)__UINT8_C(c) cfdarray__delete__mode_t_defined O_RDWR 02__FLT32_MAX__ 3.40282346638528859811704183484516925e+38F32__f32x(x) x ##f32x_SC_XOPEN_XPG3 _SC_XOPEN_XPG3ERESTART 85_SC_THREAD_THREADS_MAX _SC_THREAD_THREADS_MAX_SC_XOPEN_CRYPT _SC_XOPEN_CRYPT__INTMAX_TYPE__ long intS_ISUID __S_ISUID__amd64 1__SEG_GS 1__HAVE_GENERIC_SELECTION 1_SC_THREAD_ROBUST_PRIO_PROTECT _SC_THREAD_ROBUST_PRIO_PROTECT__ORDER_LITTLE_ENDIAN__ 1234_SC_MQ_PRIO_MAX _SC_MQ_PRIO_MAX_IO_lock_t_SC_LEVEL2_CACHE_ASSOC _SC_LEVEL2_CACHE_ASSOC__FLT32_MAX_10_EXP__ 38E2BIG 7__S_ISVTX 01000_CS_POSIX_V7_ILP32_OFFBIG_LIBS _CS_POSIX_V7_ILP32_OFFBIG_LIBSPOLLIN 0x001O_NOCTTY 0400_STATBUF_ST_NSEC __USE_ISOC95__USE_ISOC99__UINT_LEAST16_MAX__ 0xffff_PC_CHOWN_RESTRICTED _PC_CHOWN_RESTRICTED_POSIX_THREAD_SAFE_FUNCTIONS 200809L__FLT32X_MAX_EXP__ 1024_SC_MULTI_PROCESS _SC_MULTI_PROCESS__SIG_ATOMIC_MAX__ 0x7fffffffENXIO 6__SIZEOF_SIZE_T__ 8__DEC128_MAX__ 9.999999999999999999999999999999999E6144DL__SIZEOF_PTHREAD_RWLOCKATTR_T 8_BITS_STDINT_INTN_H 1__x86_64__ 1_CS_GNU_LIBC_VERSION _CS_GNU_LIBC_VERSION__REDIRECT_LDBL(name,proto,alias) __REDIRECT (name, proto, alias)__PTRDIFF_WIDTH__ 64BIG_ENDIAN __BIG_ENDIAN__USE_XOPEN2K__USE_POSIX199506__NTH(fct) __attribute__ ((__nothrow__ __LEAF)) fct__unix__ 1_SC_SCHAR_MAX _SC_SCHAR_MAX__LDBL_MIN__ 3.36210314311209350626267781732175260e-4932LEDESTADDRREQ 89be64toh(x) __bswap_64 (x)F_DUPFD_CLOEXEC 1030_PC_SYNC_IO _PC_SYNC_IO_BITS_POSIX_OPT_H 1__UINT_LEAST64_TYPE__ long unsigned int_CS_XBS5_ILP32_OFF32_LDFLAGS _CS_XBS5_ILP32_OFF32_LDFLAGStimeout__wur __DBL_DECIMAL_DIG__ 17__SIZEOF_LONG_LONG__ 8__NTHNL(fct) __attribute__ ((__nothrow__)) fct__WIFCONTINUED(status) ((status) == __W_CONTINUED)__FLT64X_MAX_10_EXP__ 4932__FLT32_DECIMAL_DIG__ 9_SC_STREAMS _SC_STREAMS_POSIX_THREAD_CPUTIME 0_SC_THREAD_KEYS_MAX _SC_THREAD_KEYS_MAX__clock_t_defined 1_DEFAULT_SOURCE 1_WCHAR_T_DEFINED_ _SC_NL_ARGMAX _SC_NL_ARGMAX__FSWORD_T_TYPE __SYSCALL_SLONG_TYPE_SC_RE_DUP_MAX _SC_RE_DUP_MAX__FLT128_MAX_10_EXP__ 4932_SC_SYSTEM_DATABASE _SC_SYSTEM_DATABASE_SC_ATEXIT_MAX _SC_ATEXIT_MAX_POSIX_V6_LP64_OFF64 1fdarray_flags__END_DECLS _POSIX_MEMLOCK 200809L__THROW __attribute__ ((__nothrow__ __LEAF))__intptr_t_defined __INT16_MAX__ 0x7fff__LDBL_REDIR1(name,proto,alias) name proto__FLT_MANT_DIG__ 24__W_STOPCODE(sig) ((sig) << 8 | 0x7f)__glibc_objsize0(__o) __bos0 (__o)_POSIX2_C_VERSION __POSIX2_THIS_VERSIONENOTSOCK 88__FLT64_HAS_QUIET_NAN__ 1__UQUAD_TYPE unsigned long intAT_REMOVEDIR 0x200__USE_XOPEN2K8XSI__timer_t_defined 1_SC_THREAD_PRIORITY_SCHEDULING _SC_THREAD_PRIORITY_SCHEDULINGEDEADLK 35__SIZE_WIDTH__ 64__need___va_list ELIBSCN 81__HAVE_DISTINCT_FLOAT16 __HAVE_FLOAT16__TIMESIZE __WORDSIZE__INT_LEAST8_MAX__ 0x7f_IO_write_ptr__FLT_MIN_EXP__ (-125)__FLT64X_EPSILON__ 1.08420217248550443400745280086994171e-19F64x__dev_t_defined _LARGEFILE64_SOURCE 1__BYTE_ORDER__ __ORDER_LITTLE_ENDIAN______sigset_t_defined __FLT_RADIX__ 2__BFLT16_MIN_EXP__ (-125)EPROTO 71__LDBL_IS_IEC_60559__ 1__FLT32X_DIG__ 15_SC_PII_INTERNET _SC_PII_INTERNET__LDBL_REDIR1_NTH(name,proto,alias) name proto __THROW_POSIX_FSYNC 200809L__FLT_EVAL_METHOD_TS_18661_3__ 0_SC_XOPEN_REALTIME _SC_XOPEN_REALTIMEECHILD 10EBADR 53__DEC128_MAX_EXP__ 6145_POSIX2_SW_DEV __POSIX2_THIS_VERSION__HAVE_DISTINCT_FLOAT64 0_SC_MB_LEN_MAX _SC_MB_LEN_MAX__FLT128_MAX__ 1.18973149535723176508575932662800702e+4932F128__O_CLOEXEC 02000000_SC_2_PBS_ACCOUNTING _SC_2_PBS_ACCOUNTING__DEC32_SUBNORMAL_MIN__ 0.000001E-95DF__KERNEL_STRICT_NAMES__COMPAR_FN_T __UINTMAX_TYPE__ long unsigned int__U64_TYPE unsigned long int__FLT32X_MANT_DIG__ 53_BITS_TIME64_H 1__ONCE_ALIGNMENT POLLOUT 0x004__UINT_FAST8_TYPE__ unsigned char__CHAR32_TYPE__ unsigned int__ID_T_TYPE __U32_TYPE__INT_WIDTH__ 32FFSYNC O_FSYNC__UINT64_TYPE__ long unsigned int__WEXITSTATUS(status) (((status) & 0xff00) >> 8)POSIX_FADV_WILLNEED 3FAPPEND O_APPEND__USE_LARGEFILE64_POSIX_TIMEOUTS 200809L__FLT32_IS_IEC_60559__ 1__BIT_TYPES_DEFINED__ 1__always_inline __inline __attribute__ ((__always_inline__))__LP64__ 1F_SETFD 2__U16_TYPE unsigned short inthtobe32(x) __bswap_32 (x)__nonnull(params) __attribute_nonnull__ (params)_SC_REGEXP _SC_REGEXP_CS_XBS5_ILP32_OFF32_LIBS _CS_XBS5_ILP32_OFF32_LIBS__POSIX_FADV_DONTNEED 4_SC_V6_ILP32_OFFBIG _SC_V6_ILP32_OFFBIG__LDBL_DENORM_MIN__ 3.64519953188247460252840593361941982e-4951L__SEG_FS 1__attribute_pure__ __attribute__ ((__pure__))__FLT32X_DECIMAL_DIG__ 17__LONG_MAX__ 0x7fffffffffffffffL__GCC_ATOMIC_CHAR32_T_LOCK_FREE 2__INT16_TYPE__ short int__FLT128_DIG__ 33ENETUNREACH 101__KERNEL_STRICT_NAMES __HAVE_FLOAT64 1_SC_TRACE_EVENT_FILTER _SC_TRACE_EVENT_FILTER_SC_NL_TEXTMAX _SC_NL_TEXTMAXPOSIX_FADV_NORMAL 0_SC_NL_MSGMAX _SC_NL_MSGMAX__pid_t_defined UTIME_OMIT ((1l << 30) - 2l)__INTMAX_MAX__ 0x7fffffffffffffffL__BFLT16_NORM_MAX__ 3.38953138925153547590470800371487867e+38BF16__GCC_ATOMIC_LONG_LOCK_FREE 2PDP_ENDIAN __PDP_ENDIAN_CS_POSIX_V6_LP64_OFF64_LDFLAGS _CS_POSIX_V6_LP64_OFF64_LDFLAGSO_ASYNC 020000ETIME 62ERANGE 34EAFNOSUPPORT 97__TIME_T_TYPE __SYSCALL_SLONG_TYPE__WINT_MIN__ 0U__S_IFREG 0100000_PC_2_SYMLINKS _PC_2_SYMLINKS_SC_LEVEL3_CACHE_ASSOC _SC_LEVEL3_CACHE_ASSOC__stub_fchflags L_ctermid 9__ULONGWORD_TYPE unsigned long int_SC_TIMERS _SC_TIMERS_BITS_ATOMIC_WIDE_COUNTER_H __USE_XOPEN__amd64__ 1_DEFAULT_SOURCE__GLIBC_USE(F) __GLIBC_USE_ ## F__BFLT16_HAS_DENORM__ 1__UINT_LEAST32_TYPE__ unsigned int__WORDSIZE_TIME64_COMPAT32 1__HAVE_SPECULATION_SAFE_VALUE 1_LFS64_ASYNCHRONOUS_IO 1__attr_access_none(argno) __attribute__ ((__access__ (__none__, argno)))_GCC_WCHAR_T __attribute_copy__(arg) __attribute__ ((__copy__ (arg)))_SC_PII_OSI_CLTS _SC_PII_OSI_CLTS___int_size_t_h POLLERR 0x008O_LARGEFILE __O_LARGEFILEEPERM 1EKEYREVOKED 128__DBL_MIN_10_EXP__ (-307)_IO_save_base__LDBL_REDIR_DECL(name) ENETRESET 102__need_size_t _THREAD_MUTEX_INTERNAL_H 1O_ACCMODE 0003_LFS64_LARGEFILE 1__LDBL_MIN_EXP__ (-16381)__clockid_t_defined 1_BSD_WCHAR_T__SC_NPROCESSORS_CONF _SC_NPROCESSORS_CONF__GCC_HAVE_DWARF2_CFI_ASM 1__CFLOAT128 _Complex _Float128_SC_XBS5_ILP32_OFF32 _SC_XBS5_ILP32_OFF32LITTLE_ENDIAN __LITTLE_ENDIAN__BFLT16_MAX_10_EXP__ 38__FLT16_MAX_10_EXP__ 4_POSIX_CHOWN_RESTRICTED 0_SC_PII_OSI_M _SC_PII_OSI_MW_OK 2_SC_SIGQUEUE_MAX _SC_SIGQUEUE_MAX__need_size_t__FLT64X_MAX_EXP__ 16384_SC_SYMLOOP_MAX _SC_SYMLOOP_MAX__bswap_constant_16(x) ((__uint16_t) ((((x) >> 8) & 0xff) | (((x) & 0xff) << 8)))EL3HLT 46_shortbuf_CS_XBS5_LP64_OFF64_CFLAGS _CS_XBS5_LP64_OFF64_CFLAGS_CS_XBS5_LPBIG_OFFBIG_LINTFLAGS _CS_XBS5_LPBIG_OFFBIG_LINTFLAGSUTIME_NOW ((1l << 30) - 1l)__DEC128_MIN__ 1E-6143DL_SC_NL_NMAX _SC_NL_NMAX__INT64_TYPE__ long int__DEC64_MANT_DIG__ 16__DEC32_MIN__ 1E-95DF__FLT_HAS_QUIET_NAN__ 1__REDIRECT_FORTIFY_NTH __REDIRECT_NTH__USE_UNIX98nr_alloc__INT_LEAST16_TYPE__ short int__CONCAT(x,y) x ## yEDEADLOCK EDEADLK_CS_POSIX_V5_WIDTH_RESTRICTED_ENVS _CS_V5_WIDTH_RESTRICTED_ENVSWSTOPSIG(status) __WSTOPSIG (status)F_DUPFD 0__SCHAR_WIDTH__ 8__stub_gtty _POSIX_MEMORY_PROTECTION 200809L__ORDER_PDP_ENDIAN__ 3412__OFF_T_MATCHES_OFF64_T 1__FD_CLR(d,s) ((void) (__FDS_BITS (s)[__FD_ELT(d)] &= ~__FD_MASK(d)))__LONG_LONG_MAX__ 0x7fffffffffffffffLL_POSIX_ASYNCHRONOUS_IO 200809L_SC_HOST_NAME_MAX _SC_HOST_NAME_MAX_BITS_FLOATN_COMMON_H S_ISVTX __S_ISVTX__BIG_ENDIAN 4321__SSE2__ 1_SC_REALTIME_SIGNALS _SC_REALTIME_SIGNALS_CS_XBS5_ILP32_OFF32_CFLAGS _CS_XBS5_ILP32_OFF32_CFLAGS__WINT_WIDTH__ 32__RLIM_T_MATCHES_RLIM64_T 1_SC_PII _SC_PII__f128(x) x ##f128__fsblkcnt_t_defined _SC_BARRIERS _SC_BARRIERS__FLT16_MANT_DIG__ 11_SC_SHRT_MIN _SC_SHRT_MIN_LFS64_STDIO 1__INTMAX_WIDTH__ 64_SC_XOPEN_XPG4 _SC_XOPEN_XPG4__GNUC_VA_LIST F_RDLCK 0__FLT64X_MIN_10_EXP__ (-4931)_BITS_TYPES___LOCALE_T_H 1__fsfilcnt_t_defined _SC_SELECT _SC_SELECTWNOHANG 1_CS_POSIX_V6_ILP32_OFFBIG_CFLAGS _CS_POSIX_V6_ILP32_OFFBIG_CFLAGS_SC_AIO_PRIO_DELTA_MAX _SC_AIO_PRIO_DELTA_MAXO_APPEND 02000__SIZEOF_PTHREAD_COND_T 48__ATOMIC_RELAXED 0__UINTMAX_MAX__ 0xffffffffffffffffUL_CS_POSIX_V6_ILP32_OFF32_LIBS _CS_POSIX_V6_ILP32_OFF32_LIBS__STDC_IEC_60559_COMPLEX__ 201404L_XOPEN_UNIX 1fdarray_flag__nonfilterable__GNU_LIBRARY___CS_V7_WIDTH_RESTRICTED_ENVS _CS_V7_WIDTH_RESTRICTED_ENVS__USE_ATFILE 1_CS_PATH _CS_PATH_POSIX_MEMLOCK_RANGE 200809LENOSTR 60_SC_PII_SOCKET _SC_PII_SOCKET_IONBF 2ENOSYS 38S_IFBLK __S_IFBLK__DBL_DENORM_MIN__ ((double)4.94065645841246544176568792868221372e-324L)__socklen_t_defined __GCC_IEC_559 2__REDIRECT_NTHNL(name,proto,alias) name proto __asm__ (__ASMNAME (#alias)) __THROWNL_SC_TRACE_LOG _SC_TRACE_LOGTMP_MAX 238328__GLIBC_INTERNAL_STARTING_HEADER_IMPLEMENTATIONF_OK 0WSTOPPED 2__BFLT16_IS_IEC_60559__ 0ENOTCONN 107__UINTPTR_MAX__ 0xffffffffffffffffUL__blksize_t_defined __have_pthread_attr_t 1WEXITED 4_SC_XOPEN_SHM _SC_XOPEN_SHM__INT_FAST16_MAX__ 0x7fffffffffffffffLENOMEDIUM 123EPROTONOSUPPORT 93_POSIX_SEMAPHORES 200809L_PC_FILESIZEBITS _PC_FILESIZEBITS_WCHAR_T_DECLARED __GLIBC_USE_IEC_60559_FUNCS_EXT_PC_PIPE_BUF _PC_PIPE_BUF__ATOMIC_RELEASE 3__INT64_MAX__ 0x7fffffffffffffffL__LOCK_ALIGNMENT __SSE_MATH__ 1ENOMEM 12__GNUC__ 13__FLT64X_NORM_MAX__ 1.18973149535723176502126385303097021e+4932F64x_POSIX_MAPPED_FILES 200809L__FLT64X_MAX__ 1.18973149535723176502126385303097021e+4932F64xENOPROTOOPT 92fdarray__pollfdarray__grow_SC_T_IOV_MAX _SC_T_IOV_MAX__FDS_BITS(set) ((set)->__fds_bits)__INT_LEAST32_WIDTH__ 32__BFLT16_MIN__ 1.17549435082228750796873653722224568e-38BF16_SC_BASE _SC_BASEENOEXEC 8__FLT32X_NORM_MAX__ 1.79769313486231570814527423731704357e+308F32x_POSIX_TIMERS 200809L__DBL_IS_IEC_60559__ 1__FLT128_HAS_DENORM__ 1_CS_POSIX_V7_LPBIG_OFFBIG_LDFLAGS _CS_POSIX_V7_LPBIG_OFFBIG_LDFLAGS_CS_POSIX_V7_LP64_OFF64_LINTFLAGS _CS_POSIX_V7_LP64_OFF64_LINTFLAGS__SIZEOF_WINT_T__ 4__S_IFBLK 0060000__FLT64_MAX_10_EXP__ 308__HAVE_FLOAT64X 1__FLT64X_MIN__ 3.36210314311209350626267781732175260e-4932F64x__off_t_defined __INT_MAX__ 0x7fffffff__va_arg_pack() __builtin_va_arg_pack ()_SC_INT_MAX _SC_INT_MAXle16toh(x) __uint16_identity (x)F_WRLCK 1__GXX_ABI_VERSION 1018WCONTINUED 8__DBL_MAX_EXP__ 1024fdarray__fprintf_POSIX_THREAD_ROBUST_PRIO_INHERIT 200809L_CS_POSIX_V6_LP64_OFF64_LINTFLAGS _CS_POSIX_V6_LP64_OFF64_LINTFLAGS__SLONGWORD_TYPE long intENOLCK 37ESTRPIPE 86__FLT64_IS_IEC_60559__ 1_SC_AIO_LISTIO_MAX _SC_AIO_LISTIO_MAX_PC_SYMLINK_MAX _PC_SYMLINK_MAX__SIZEOF_WCHAR_T__ 4__FLT_EVAL_METHOD__ 0__GLIBC__ 2_SC_XOPEN_XPG2 _SC_XOPEN_XPG2__INT8_MAX__ 0x7f__ATOMIC_ACQUIRE 2_SC_SEM_NSEMS_MAX _SC_SEM_NSEMS_MAX__SIZEOF_PTHREAD_MUTEXATTR_T 4_SC_V7_ILP32_OFF32 _SC_V7_ILP32_OFF32__P(args) args__HAVE_FLOAT128_UNLIKE_LDBL (__HAVE_DISTINCT_FLOAT128 && __LDBL_MANT_DIG__ != 113)__PIC__ 2_SC_VERSION _SC_VERSION_SYS_SIZE_T_H __RLIM_T_TYPE __SYSCALL_ULONG_TYPEESOCKTNOSUPPORT 94__useconds_t_defined _CS_V6_ENV _CS_V6_ENV__FLT64_MAX__ 1.79769313486231570814527423731704357e+308F64_CS_POSIX_V7_LP64_OFF64_LIBS _CS_POSIX_V7_LP64_OFF64_LIBS_IO_EOF_SEEN 0x0010__x86_64 1_SC_BC_DIM_MAX _SC_BC_DIM_MAXEMSGSIZE 90_PC_MAX_CANON _PC_MAX_CANON_CS_POSIX_V6_LPBIG_OFFBIG_CFLAGS _CS_POSIX_V6_LPBIG_OFFBIG_CFLAGS__USE_FORTIFY_LEVELF_GETLK64 5__USE_ISOC11F_SETLK F_SETLK64_IO_save_end__suseconds_t_defined __attribute_alloc_align__(param) __attribute__ ((__alloc_align__ param))ESHUTDOWN 108__USECONDS_T_TYPE __U32_TYPE_THREAD_SHARED_TYPES_H 1ENOKEY 126FD_CLR(fd,fdsetp) __FD_CLR (fd, fdsetp)POSIX_FADV_NOREUSE __POSIX_FADV_NOREUSE_SC_REGEX_VERSION _SC_REGEX_VERSION__USE_XOPEN2K8EPFNOSUPPORT 96_SC_SPORADIC_SERVER _SC_SPORADIC_SERVER__FD_SET(d,s) ((void) (__FDS_BITS (s)[__FD_ELT(d)] |= __FD_MASK(d)))__SUSECONDS_T_TYPE __SYSCALL_SLONG_TYPE__need_NULL_SC_JOB_CONTROL _SC_JOB_CONTROL__GLIBC_USE_DEPRECATED_SCANF_SC_DELAYTIMER_MAX _SC_DELAYTIMER_MAX__SYSCALL_WORDSIZE 64__USE_LARGEFILE__DEC32_MIN_EXP__ (-94)__SWORD_TYPE long int_POSIX_SAVED_IDS 1__GCC_HAVE_SYNC_COMPARE_AND_SWAP_1 1ECONNABORTED 103__ILP32_OFFBIG_CFLAGS "-m32 -D_LARGEFILE_SOURCE -D_FILE_OFFSET_BITS=64"__USE_POSIX199309 1__UINT32_TYPE__ unsigned int_SC_COLL_WEIGHTS_MAX _SC_COLL_WEIGHTS_MAX__attribute_maybe_unused__ __attribute__ ((__unused__))__FLT64X_DIG__ 18_SC_CHARCLASS_NAME_MAX _SC_CHARCLASS_NAME_MAXO_DSYNC __O_DSYNC_____fpos64_t_defined 1__LDBL_MAX_10_EXP__ 4932O_DIRECTORY __O_DIRECTORYEDOM 33__DEC64_EPSILON__ 1E-15DDFILENAME_MAX 4096_SC_NL_LANGMAX _SC_NL_LANGMAX_SC_FILE_SYSTEM _SC_FILE_SYSTEM_STRING_H 1_SC_THREAD_ROBUST_PRIO_INHERIT _SC_THREAD_ROBUST_PRIO_INHERIT__DEC32_MAX_EXP__ 97_GETOPT_CORE_H 1__OFF_T_TYPE __SYSCALL_SLONG_TYPE__FLT32X_IS_IEC_60559__ 1_POSIX_BARRIERS 200809LEISCONN 106_SC_CHAR_BIT _SC_CHAR_BIT_LFS_ASYNCHRONOUS_IO 1__glibc_macro_warning1(message) _Pragma (#message)__FLT128_EPSILON__ 1.92592994438723585305597794258492732e-34F128__SIZEOF_INT128__ 16_SC_IPV6 _SC_IPV6__FLT128_IS_IEC_60559__ 1__HAVE_FLOATN_NOT_TYPEDEF 1__DBL_NORM_MAX__ ((double)1.79769313486231570814527423731704357e+308L)_SC_DEVICE_IO _SC_DEVICE_IOELNRNG 48_STATBUF_ST_BLKSIZE __SIZEOF_FLOAT128__ 16__size_t__ __USE_XOPEN2K 1_SC_LEVEL1_DCACHE_LINESIZE _SC_LEVEL1_DCACHE_LINESIZE_SC_LEVEL1_DCACHE_SIZE _SC_LEVEL1_DCACHE_SIZE__FLT64X_HAS_INFINITY__ 1__attribute_used__ __attribute__ ((__used__))__GLIBC_USE_C2X_STRTOL 0__CHAR_BIT__ 8__time_t_defined 1be32toh(x) __bswap_32 (x)__bswap_constant_64(x) ((((x) & 0xff00000000000000ull) >> 56) | (((x) & 0x00ff000000000000ull) >> 40) | (((x) & 0x0000ff0000000000ull) >> 24) | (((x) & 0x000000ff00000000ull) >> 8) | (((x) & 0x00000000ff000000ull) << 8) | (((x) & 0x0000000000ff0000ull) << 24) | (((x) & 0x000000000000ff00ull) << 40) | (((x) & 0x00000000000000ffull) << 56))EOF (-1)__GLIBC_USE_IEC_60559_TYPES_EXT 0_XOPEN_REALTIME_THREADS 1__stub___compat_bdflush __BFLT16_MIN_10_EXP__ (-37)_SC_TRACE_INHERIT _SC_TRACE_INHERIT_SC_2_C_DEV _SC_2_C_DEV_SC_C_LANG_SUPPORT_R _SC_C_LANG_SUPPORT_R__ONCE_FLAG_INIT { 0 }_SC_PRIORITY_SCHEDULING _SC_PRIORITY_SCHEDULING_FEATURES_H 1__f64(x) x ##f64__FLT64X_DENORM_MIN__ 3.64519953188247460252840593361941982e-4951F64x_BSD_SIZE_T_ __va_arg_pack_len() __builtin_va_arg_pack_len ()_SC_ASYNCHRONOUS_IO _SC_ASYNCHRONOUS_IO_SYS_POLL_H 1__attribute_deprecated__ __attribute__ ((__deprecated__))_POSIX_TRACE_LOG -1_SC_MESSAGE_PASSING _SC_MESSAGE_PASSING_BITS_PTHREADTYPES_COMMON_H 1_PC_REC_XFER_ALIGN _PC_REC_XFER_ALIGN__WCLONE 0x80000000__off64_t_SC_2_SW_DEV _SC_2_SW_DEV_POSIX_JOB_CONTROL 1_CS_POSIX_V7_ILP32_OFFBIG_CFLAGS _CS_POSIX_V7_ILP32_OFFBIG_CFLAGS_CS_POSIX_V7_ILP32_OFF32_LDFLAGS _CS_POSIX_V7_ILP32_OFF32_LDFLAGSAT_SYMLINK_FOLLOW 0x400__GCC_ATOMIC_POINTER_LOCK_FREE 2FD_ZERO(fdsetp) __FD_ZERO (fdsetp)__S_TYPEISSHM(buf) ((buf)->st_mode - (buf)->st_mode)_IO_read_baseWIFEXITED(status) __WIFEXITED (status)__OFF64_T_TYPE __SQUAD_TYPE_ASM_GENERIC_ERRNO_H __HAVE_FLOAT32X 1_SC_XOPEN_LEGACY _SC_XOPEN_LEGACYPOSIX_FADV_SEQUENTIAL 2_PC_REC_MAX_XFER_SIZE _PC_REC_MAX_XFER_SIZE__fortified_attr_access(a,o,s) __attr_access ((a, o, s))S_IXUSR __S_IEXEC__DEC64_MAX_EXP__ 385_IO_buf_end__PRAGMA_REDEFINE_EXTNAME 1O_RSYNC O_SYNC__UID_T_TYPE __U32_TYPEF_LOCK 1__LDBL_HAS_DENORM__ 1__VERSION__ "13.2.0"__LEAF , __leaf___CS_POSIX_V6_LP64_OFF64_LIBS _CS_POSIX_V6_LP64_OFF64_LIBS__REDIRECT_FORTIFY __REDIRECT__GCC_ATOMIC_INT_LOCK_FREE 2__UINT32_C(c) c ## U_SC_TIMER_MAX _SC_TIMER_MAXAT_EACCESS 0x200__INT_FAST32_MAX__ 0x7fffffffffffffffLF_SETOWN __F_SETOWNS_IFSOCK __S_IFSOCK_SC_NGROUPS_MAX _SC_NGROUPS_MAXpsizeEL2NSYNC 45S_IRUSR __S_IREAD_SC_TRACE_USER_EVENT_MAX _SC_TRACE_USER_EVENT_MAXSTDIN_FILENO 0__REDIRECT_NTH_LDBL(name,proto,alias) __REDIRECT_NTH (name, proto, alias)_XOPEN_ENH_I18N 1_POSIX_V7_LP64_OFF64 1_SC_UCHAR_MAX _SC_UCHAR_MAX_IO_write_base_SC_READER_WRITER_LOCKS _SC_READER_WRITER_LOCKS_SC_2_C_VERSION _SC_2_C_VERSION__SSIZE_T_TYPE __SWORD_TYPEO_NONBLOCK 04000__key_t_defined __f32(x) x ##f32L_XTND SEEK_ENDETIMEDOUT 110__INO_T_TYPE __SYSCALL_ULONG_TYPE_SC_PII_OSI _SC_PII_OSISEEK_CUR 1htole16(x) __uint16_identity (x)__GID_T_TYPE __U32_TYPE__LONG_LONG_PAIR(HI,LO) LO, HI__INT_LEAST16_WIDTH__ 16__S_IFIFO 0010000__linux__ 1ECONNREFUSED 111_CS_XBS5_ILP32_OFFBIG_LINTFLAGS _CS_XBS5_ILP32_OFFBIG_LINTFLAGS_SC_LEVEL4_CACHE_ASSOC _SC_LEVEL4_CACHE_ASSOC__ptr_t void *FOPEN_MAX 16__SLONG32_TYPE intO_TRUNC 01000_POSIX2_C_DEV __POSIX2_THIS_VERSION__O_NOATIME 01000000__STDC_HOSTED__ 1__DEC64_SUBNORMAL_MIN__ 0.000000000000001E-383DD__INT_FAST32_TYPE__ long int__k8__ 1__SIZEOF_FLOAT80__ 16__USE_POSIX_IMPLICITLY 1__INT_LEAST32_MAX__ 0x7fffffff__FLT32_MAX_EXP__ 128__USE_ISOCXX11_SC_THREAD_SAFE_FUNCTIONS _SC_THREAD_SAFE_FUNCTIONS_SC_OPEN_MAX _SC_OPEN_MAX_IO_ERR_SEEN 0x0020__DBL_HAS_DENORM__ 1__REGISTER_PREFIX__ __UINT32_MAX__ 0xffffffffU_PC_ALLOC_SIZE_MIN _PC_ALLOC_SIZE_MIN__FLT16_DECIMAL_DIG__ 5_CS_XBS5_ILP32_OFFBIG_LIBS _CS_XBS5_ILP32_OFFBIG_LIBS__glibc_clang_prereq(maj,min) 0__INTMAX_C(c) c ## LS_IWGRP (S_IWUSR >> 3)_SC_XOPEN_UNIX _SC_XOPEN_UNIX__GCC_ATOMIC_CHAR16_T_LOCK_FREE 2_IO_marker_SC_FILE_ATTRIBUTES _SC_FILE_ATTRIBUTES__GNUC_STDC_INLINE__ 1stdin stdin__FLT32X_EPSILON__ 2.22044604925031308084726333618164062e-16F32xELIBACC 79__SIZEOF_PTHREAD_RWLOCK_T 56ECHRNG 44__PMT(args) args_CS_POSIX_V7_ILP32_OFF32_CFLAGS _CS_POSIX_V7_ILP32_OFF32_CFLAGS_POSIX_TYPED_MEMORY_OBJECTS -1__WCHAR_WIDTH__ 32FOPEN_MAX__FLT64_MIN__ 2.22507385850720138309023271733240406e-308F64FNDELAY O_NDELAY_SC_THREAD_ATTR_STACKADDR _SC_THREAD_ATTR_STACKADDR_SC_THREAD_PRIO_PROTECT _SC_THREAD_PRIO_PROTECT_STRUCT_TIMESPEC 1__STDC_IEC_60559_BFP__ 201404LEXIT_SUCCESS 0_CS_GNU_LIBPTHREAD_VERSION _CS_GNU_LIBPTHREAD_VERSIONEBFONT 59__WCHAR_MAX__ 0x7fffffff_POSIX_THREAD_ATTR_STACKADDR 200809LF_TEST 3__FLT32_HAS_DENORM__ 1_SC_V7_LP64_OFF64 _SC_V7_LP64_OFF64_SYS_CDEFS_H 1__bos(ptr) __builtin_object_size (ptr, __USE_FORTIFY_LEVEL > 1)stdout stdout__SSP_STRONG__ 3__SIZE_T __FSID_T_TYPE struct { int __val[2]; }_SYS_TYPES_H 1__SHRT_WIDTH__ 16_IO_codecvt_SC_2_PBS_TRACK _SC_2_PBS_TRACK__CFLOAT32 _Complex _Float32__GCC_ATOMIC_SHORT_LOCK_FREE 2F_GETFD 1__ferror_unlocked_body(_fp) (((_fp)->_flags & _IO_ERR_SEEN) != 0)__F_SETOWN 8__BLKCNT_T_TYPE __SYSCALL_SLONG_TYPE__GCC_ASM_FLAG_OUTPUTS__ 1__BLKSIZE_T_TYPE __SYSCALL_SLONG_TYPE__SIZEOF_POINTER__ 8__FLT128_NORM_MAX__ 1.18973149535723176508575932662800702e+4932F128_FILE_OFFSET_BITS 64_SC_LEVEL2_CACHE_LINESIZE _SC_LEVEL2_CACHE_LINESIZE_PC_REC_MIN_XFER_SIZE _PC_REC_MIN_XFER_SIZE_T_SIZE __FLT64X_MANT_DIG__ 64__CFLOAT64 _Complex _Float64__FD_ELT(d) ((d) / __NFDBITS)_CS_V5_WIDTH_RESTRICTED_ENVS _CS_V5_WIDTH_RESTRICTED_ENVS_SC_NPROCESSORS_ONLN _SC_NPROCESSORS_ONLN__code_model_small__ 1__USE_POSIX2 1_POSIX_TRACE_INHERIT -1__DEFINED_wchar_t __cookie_io_functions_t_defined 1__flexarr []__CFLOAT64X _Complex _Float64x__GNUC_PREREQ(maj,min) ((__GNUC__ << 16) + __GNUC_MINOR__ >= ((maj) << 16) + (min))__ASMNAME2(prefix,cname) __STRING (prefix) cname_BITS_TYPES_H 1__FLT64_HAS_INFINITY__ 1__GCC_DESTRUCTIVE_SIZE 64POLLRDBAND 0x080F_TLOCK 2__REDIRECT(name,proto,alias) name proto __asm__ (__ASMNAME (#alias))__GLIBC_USE_IEC_60559_BFP_EXT_C2X 0_SIGSET_NWORDS (1024 / (8 * sizeof (unsigned long int)))EBUSY 16_T_WCHAR_ __GNUC_WIDE_EXECUTION_CHARSET_NAME "UTF-32LE"S_ISGID __S_ISGID__STDC_VERSION__ 199901L_POSIX_C_SOURCE__POSIX2_THIS_VERSION 200809L_CS_POSIX_V6_ILP32_OFF32_LINTFLAGS _CS_POSIX_V6_ILP32_OFF32_LINTFLAGSRAND_MAX 2147483647__BFLT16_EPSILON__ 7.81250000000000000000000000000000000e-3BF16F_UNLCK 2O_WRONLY 01_SC_SCHAR_MIN _SC_SCHAR_MIN__GCC_ATOMIC_LLONG_LOCK_FREE 2_CS_XBS5_LP64_OFF64_LDFLAGS _CS_XBS5_LP64_OFF64_LDFLAGS__INT_FAST32_WIDTH__ 64_PC_ASYNC_IO _PC_ASYNC_IO_SC_BC_BASE_MAX _SC_BC_BASE_MAX_POSIX2_LOCALEDEF __POSIX2_THIS_VERSION_SC_2_PBS_MESSAGE _SC_2_PBS_MESSAGE__FLT_MAX__ 3.40282346638528859811704183484516925e+38F_POSIX_REALTIME_SIGNALS 200809L__LONG_LONG_WIDTH__ 64_SC_2_C_BIND _SC_2_C_BIND_PC_REC_INCR_XFER_SIZE _PC_REC_INCR_XFER_SIZE_SC_SEM_VALUE_MAX _SC_SEM_VALUE_MAX__SIZEOF_PTHREAD_BARRIER_T 32S_IFDIR __S_IFDIR_CS_LFS64_LIBS _CS_LFS64_LIBS__INO64_T_TYPE __UQUAD_TYPE__stub_sigreturn _SC_2_LOCALEDEF _SC_2_LOCALEDEF__HAVE_DISTINCT_FLOAT32 0WIFSIGNALED(status) __WIFSIGNALED (status)__GLIBC_USE_IEC_60559_EXT__UINT_LEAST16_TYPE__ short unsigned int_SC_LOGIN_NAME_MAX _SC_LOGIN_NAME_MAX__LDBL_HAS_QUIET_NAN__ 1O_CLOEXEC __O_CLOEXEC_SC_CHAR_MAX _SC_CHAR_MAX__NO_INLINE__ 1__FLT64_DENORM_MIN__ 4.94065645841246544176568792868221372e-324F64__KEY_T_TYPE __S32_TYPEWUNTRACED 2_IO_buf_base_XOPEN_XCU_VERSION 4htole64(x) __uint64_identity (x)_POSIX_C_SOURCE 200809L__attribute_nonnull__(params) __attribute__ ((__nonnull__ params))EDQUOT 122EUNATCH 49_SC_NL_SETMAX _SC_NL_SETMAX_CS_POSIX_V6_ILP32_OFFBIG_LINTFLAGS _CS_POSIX_V6_ILP32_OFFBIG_LINTFLAGS__attribute_artificial__ __attribute__ ((__artificial__))EISDIR 21_POSIX_IPV6 200809L_SC_PIPE _SC_PIPE_CS_POSIX_V7_ILP32_OFF32_LINTFLAGS _CS_POSIX_V7_ILP32_OFF32_LINTFLAGSSTDERR_FILENO 2_POSIX_CLOCK_SELECTION 200809L__FSBLKCNT64_T_TYPE __UQUAD_TYPE_SIZE_T_DEFINED __LDBL_EPSILON__ 1.08420217248550443400745280086994171e-19LENAMETOOLONG 36AT_SYMLINK_NOFOLLOW 0x100_SC_NZERO _SC_NZERO__INTPTR_WIDTH__ 64__STD_TYPE_SC_CHAR_MIN _SC_CHAR_MIN__USE_FILE_OFFSET64 1__CLOCKID_T_TYPE __S32_TYPEF_SETLKW64 7WTERMSIG(status) __WTERMSIG (status)__SYSCALL_ULONG_TYPE __ULONGWORD_TYPE__ULONG32_TYPE unsigned int__HAVE_FLOAT32 1_IO_FILE__INT_FAST64_TYPE__ long int__need_NULL F_GETOWN __F_GETOWNfdarray__add_IO_wide_dataLOCK_UN 8_POSIX_THREAD_PRIORITY_SCHEDULING 200809L__SIZEOF_LONG__ 8__LDBL_MANT_DIG__ 64S_IRWXU (__S_IREAD|__S_IWRITE|__S_IEXEC)_BITS_STDIO_LIM_H 1ELIBMAX 82__UINT_FAST64_TYPE__ long unsigned int_SC_MEMLOCK_RANGE _SC_MEMLOCK_RANGENULL ((void *)0)__ORDER_BIG_ENDIAN__ 4321__gnu_linux__ 1_SC_C_LANG_SUPPORT _SC_C_LANG_SUPPORT__PTHREAD_RWLOCK_INITIALIZER(__flags) 0, 0, 0, 0, 0, 0, 0, 0, __PTHREAD_RWLOCK_ELISION_EXTRA, 0, __flags__S_IREAD 0400_CS_POSIX_V6_ILP32_OFF32_LDFLAGS _CS_POSIX_V6_ILP32_OFF32_LDFLAGS__GCC_HAVE_SYNC_COMPARE_AND_SWAP_2 1__FLT64X_HAS_DENORM__ 1_SC_MONOTONIC_CLOCK _SC_MONOTONIC_CLOCK_BITS_ERRNO_H 1_SC_LONG_BIT _SC_LONG_BIT__SIG_ATOMIC_MIN__ (-__SIG_ATOMIC_MAX__ - 1)_SC_EXPR_NEST_MAX _SC_EXPR_NEST_MAX__attr_dealloc(dealloc,argno) __attribute__ ((__malloc__ (dealloc, argno)))_SC_THREAD_PRIO_INHERIT _SC_THREAD_PRIO_INHERIT_CS_POSIX_V6_LPBIG_OFFBIG_LDFLAGS _CS_POSIX_V6_LPBIG_OFFBIG_LDFLAGS__STDC_IEC_559_COMPLEX__ 1_SC_STREAM_MAX _SC_STREAM_MAX__sigset_t_defined 1__INT_LEAST8_TYPE__ signed char_CS_XBS5_ILP32_OFFBIG_CFLAGS _CS_XBS5_ILP32_OFFBIG_CFLAGS__LDBL_REDIR_NTH(name,proto) name proto __THROW__extern_inline extern __inline __attribute__ ((__gnu_inline__))__need_wchar_t__FLT_DECIMAL_DIG__ 9O_NDELAY O_NONBLOCK__glibc_has_builtin(name) __has_builtin (name)EOVERFLOW 75_SC_TRACE_EVENT_NAME_MAX _SC_TRACE_EVENT_NAME_MAXENOANO 55__GLIBC_USE_IEC_60559_BFP_EXT 0ENOTTY 25EOWNERDEAD 130__linux 1_XOPEN_LEGACY 1__GLIBC_PREREQ(maj,min) ((__GLIBC__ << 16) + __GLIBC_MINOR__ >= ((maj) << 16) + (min))EXFULL 54__FLT128_DENORM_MIN__ 6.47517511943802511092443895822764655e-4966F128__FINITE_MATH_ONLY__ 0__attribute_returns_twice__ __attribute__ ((__returns_twice__))__HAVE_DISTINCT_FLOAT64X 0__pad5__id_t_defined EUCLEAN 117_CS_POSIX_V7_LP64_OFF64_LDFLAGS _CS_POSIX_V7_LP64_OFF64_LDFLAGS_SC_FIFO _SC_FIFO_RWLOCK_INTERNAL_H __W_EXITCODE(ret,sig) ((ret) << 8 | (sig))EADDRINUSE 98__FLT32X_MIN__ 2.22507385850720138309023271733240406e-308F32x_SC_2_CHAR_TERM _SC_2_CHAR_TERM__INT_LEAST64_MAX__ 0x7fffffffffffffffLEAGAIN 11_SC_SHELL _SC_SHELL__PTHREAD_MUTEX_INITIALIZER(__kind) 0, 0, 0, 0, __kind, 0, 0, { 0, 0 }_STDC_PREDEF_H 1_SC_USER_GROUPS _SC_USER_GROUPSEFAULT 14__daddr_t_defined __extern_always_inline extern __always_inline __attribute__ ((__gnu_inline__))EL3RST 47_XOPEN_REALTIME 1_SC_XOPEN_ENH_I18N _SC_XOPEN_ENH_I18N__BFLT16_DIG__ 2__WALL 0x40000000__INT32_TYPE__ int_SC_USER_GROUPS_R _SC_USER_GROUPS_R__S_IFCHR 0020000__bos0(ptr) __builtin_object_size (ptr, 0)__FLT64X_DECIMAL_DIG__ 21__BYTE_ORDER __LITTLE_ENDIANbe16toh(x) __bswap_16 (x)_CS_V7_ENV _CS_V7_ENV__GLIBC_USE_DEPRECATED_GETS__FLT64_DIG__ 15_SC_ULONG_MAX _SC_ULONG_MAX__GCC_ATOMIC_BOOL_LOCK_FREE 2__DEC64_MAX__ 9.999999999999999E384DD_POSIX_MONOTONIC_CLOCK 0_SC_TRACE_NAME_MAX _SC_TRACE_NAME_MAX__SIZEOF_PTHREAD_MUTEX_T 40__USE_FILE_OFFSET64__W_CONTINUED 0xffff__DBL_MIN__ ((double)2.22507385850720138309023271733240406e-308L)F_SETLK64 6__ILP32_OFFBIG_LDFLAGS "-m32"stderr stderr_SC_IOV_MAX _SC_IOV_MAX_SC_SHARED_MEMORY_OBJECTS _SC_SHARED_MEMORY_OBJECTS_SC_DEVICE_SPECIFIC_R _SC_DEVICE_SPECIFIC_R_SC_THREAD_STACK_MIN _SC_THREAD_STACK_MINEKEYEXPIRED 127__FLT16_HAS_INFINITY__ 1htole32(x) __uint32_identity (x)_SC_THREAD_ATTR_STACKSIZE _SC_THREAD_ATTR_STACKSIZEentry_destructor__BLKCNT64_T_TYPE __SQUAD_TYPEL_INCR SEEK_CUR__PDP_ENDIAN 3412_CS_POSIX_V7_ILP32_OFFBIG_LDFLAGS _CS_POSIX_V7_ILP32_OFFBIG_LDFLAGS__GCC_CONSTRUCTIVE_SIZE 64__WIFEXITED(status) (__WTERMSIG(status) == 0)__SIZEOF_DOUBLE__ 8__FLOAT_WORD_ORDER __BYTE_ORDER__LP64_OFF64_CFLAGS "-m64"__POSIX_FADV_NOREUSE 5__SUSECONDS64_T_TYPE __SQUAD_TYPE_ATFILE_SOURCE 1FD_CLOEXEC 1__FLT128_MAX_EXP__ 16384__FLT32_MIN__ 1.17549435082228750796873653722224568e-38F32_BSD_WCHAR_T_ __attr_dealloc_fclose __attr_dealloc (fclose, 1)__lldiv_t_defined 1__attribute_noinline__ __attribute__ ((__noinline__))_SC_V6_ILP32_OFF32 _SC_V6_ILP32_OFF32_SC_TIMEOUTS _SC_TIMEOUTS__BFLT16_MAX_EXP__ 128S_IFCHR __S_IFCHR__S_TYPEISMQ(buf) ((buf)->st_mode - (buf)->st_mode)EROFS 30ENOTRECOVERABLE 131_PC_LINK_MAX _PC_LINK_MAX__USE_GNU__FLT64_NORM_MAX__ 1.79769313486231570814527423731704357e+308F64__WIFSTOPPED(status) (((status) & 0xff) == 0x7f)__USE_POSIX2__ino64_t_defined errno (*__errno_location ())EUSERS 87_SC_2_UPE _SC_2_UPES_IRWXG (S_IRWXU >> 3)_SC_MQ_OPEN_MAX _SC_MQ_OPEN_MAXEDOTDOT 73POLLNVAL 0x020EREMCHG 78_SC_XBS5_LP64_OFF64 _SC_XBS5_LP64_OFF64_SC_RAW_SOCKETS _SC_RAW_SOCKETS_SC_CLOCK_SELECTION _SC_CLOCK_SELECTION_SC_AIO_MAX _SC_AIO_MAXEOPNOTSUPP 95__S_ISGID 02000__need_wchar_t __USE_XOPEN2KXSIPOLLRDNORM 0x040__S_ISUID 04000__O_DSYNC 010000__blkcnt_t_defined __ATOMIC_ACQ_REL 4_SC_MEMORY_PROTECTION _SC_MEMORY_PROTECTION__WNOTHREAD 0x20000000_T_WCHAR _SIZET_ __INT8_TYPE__ signed char__SSE2_MATH__ 1EFBIG 27__MMX__ 1__CPU_MASK_TYPE __SYSCALL_ULONG_TYPEX_OK 1__TIME64_T_TYPE __TIME_T_TYPE_IOLBF 1__ILP32_OFF32_LDFLAGS "-m32"ENOCSI 50ENOLINK 67_SC_LEVEL4_CACHE_SIZE _SC_LEVEL4_CACHE_SIZE__FLT64_MIN_EXP__ (-1021)__F_SETOWN_EX 15__off64_t_defined __STATFS_MATCHES_STATFS64 1__SIZEOF_PTHREAD_ATTR_T 56_ALLOCA_H 1_SC_PASS_MAX _SC_PASS_MAXEBADSLT 57_____fpos_t_defined 1__FXSR__ 1__INT_FAST8_TYPE__ signed char__USE_POSIX199309_POSIX_TRACE_EVENT_FILTER -1EPROTOTYPE 91_SC_PII_INTERNET_STREAM _SC_PII_INTERNET_STREAM__FLT32X_MIN_EXP__ (-1021)_CS_POSIX_V7_ILP32_OFF32_LIBS _CS_POSIX_V7_ILP32_OFF32_LIBS__WCHAR_T _PC_NAME_MAX _PC_NAME_MAX_GETOPT_POSIX_H 1__F_GETOWN_EX 16__u_char_defined _POSIX_REENTRANT_FUNCTIONS 1_freeres_buf__ATOMIC_HLE_ACQUIRE 65536__DEC64_MIN__ 1E-383DD__INT16_C(c) c__FD_MASK(d) ((__fd_mask) (1UL << ((d) % __NFDBITS)))__WINT_TYPE__ unsigned int__INT_FAST8_MAX__ 0x7f__HAVE_DISTINCT_FLOAT32X 0__GLIBC_USE_ISOC2X 0_SC_2_VERSION _SC_2_VERSION__FLT128_HAS_INFINITY__ 1_POSIX_THREAD_ROBUST_PRIO_PROTECT -1__SIZEOF_SHORT__ 2__KERNEL_OLD_TIMEVAL_MATCHES_TIMEVAL64 1__UINT_FAST16_TYPE__ long unsigned int_cur_column__LONG_WIDTH__ 64_SC_LEVEL3_CACHE_SIZE _SC_LEVEL3_CACHE_SIZES_IFIFO __S_IFIFO__UINT8_MAX__ 0xff_SC_CHILD_MAX _SC_CHILD_MAX__HAVE_FLOAT128 1EREMOTEIO 121__DECIMAL_BID_FORMAT__ 1_SC_LEVEL3_CACHE_LINESIZE _SC_LEVEL3_CACHE_LINESIZE__GLIBC_USE_IEC_60559_FUNCS_EXT 0_SC_TZNAME_MAX _SC_TZNAME_MAX__UINT_FAST8_MAX__ 0xff__FLT64_EPSILON__ 2.22044604925031308084726333618164062e-16F64__FLT64_MAX_EXP__ 1024__BEGIN_DECLS _SC_SPAWN _SC_SPAWN__restrict_arr __restrict_SC_UINT_MAX _SC_UINT_MAX_CS_POSIX_V7_LP64_OFF64_CFLAGS _CS_POSIX_V7_LP64_OFF64_CFLAGS__O_DIRECT 040000ECOMM 70_BITS_FLOATN_H __FLT64_DECIMAL_DIG__ 17_POSIX_NO_TRUNC 1nfds_tENAVAIL 119__USE_POSIX199506 1fdarray_flag__non_perf_event__HAVE_FLOAT64X_LONG_DOUBLE 1_SC_UIO_MAXIOV _SC_UIO_MAXIOV__FLT32_EPSILON__ 1.19209289550781250000000000000000000e-7F32__UINT64_C(c) c ## UL__SIZEOF_PTHREAD_BARRIERATTR_T 4__ATOMIC_CONSUME 1__attribute_copy____stub_revoke _SC_XBS5_ILP32_OFFBIG _SC_XBS5_ILP32_OFFBIG__glibc_unlikely(cond) __builtin_expect ((cond), 0)EIO 5_SC_FILE_LOCKING _SC_FILE_LOCKING__WTERMSIG(status) ((status) & 0x7f)EINPROGRESS 115_CS_LFS64_LDFLAGS _CS_LFS64_LDFLAGS__BFLT16_MANT_DIG__ 8_IO_backup_base__USE_XOPEN2K8 1__RLIM64_T_TYPE __UQUAD_TYPE_POSIX_TRACE -1__GCC_ATOMIC_WCHAR_T_LOCK_FREE 2_SC_CPUTIME _SC_CPUTIME_IO_read_ptrfdarray_flag__default__INT_LEAST32_TYPE__ intBUFSIZ 8192EMLINK 31__SIZEOF_PTRDIFF_T__ 8POLLPRI 0x002_PC_PRIO_IO _PC_PRIO_IO_POSIX_REGEXP 1_FORTIFY_SOURCEWIFCONTINUED(status) __WIFCONTINUED (status)O_CREAT 0100_STRINGS_H 1_SC_V6_LPBIG_OFFBIG _SC_V6_LPBIG_OFFBIGSTDOUT_FILENO 1__ssize_t_defined __FLT32X_HAS_QUIET_NAN__ 1_SC_SSIZE_MAX _SC_SSIZE_MAX__FLT16_DIG__ 3__GNUC_EXECUTION_CHARSET_NAME "UTF-8"_ATFILE_SOURCEEHWPOISON 133_freeres_list__attr_dealloc_fclose__attr_dealloc_free __attr_dealloc (__builtin_free, 1)__SIG_ATOMIC_WIDTH__ 32__DBL_MIN_EXP__ (-1021)__GLIBC_USE_DEPRECATED_SCANF 0FD_ISSET(fd,fdsetp) __FD_ISSET (fd, fdsetp)ENOTBLK 15_SC_SAVED_IDS _SC_SAVED_IDS__WCOREFLAG 0x80__GLIBC_USE_IEC_60559_FUNCS_EXT_C2X__HAVE_DISTINCT_FLOAT128X __HAVE_FLOAT128XFNONBLOCK O_NONBLOCK_SC_LEVEL2_CACHE_SIZE _SC_LEVEL2_CACHE_SIZES_IWUSR __S_IWRITE__GCC_HAVE_SYNC_COMPARE_AND_SWAP_8 1__attribute_alloc_size__(params) __attribute__ ((__alloc_size__ params))_SC_SEMAPHORES _SC_SEMAPHORES_POSIX_SHARED_MEMORY_OBJECTS 200809L_POSIX_SOURCE 1_SC_FD_MGMT _SC_FD_MGMTENOSPC 28_BITS_PTHREADTYPES_ARCH_H 1__S_IWRITE 0200_POSIX_ADVISORY_INFO 200809Lalloca(size) __builtin_alloca (size)__DEC32_MAX__ 9.999999E96DF_SC_SS_REPL_MAX _SC_SS_REPL_MAX_old_offset__F_GETOWN 9__FLT128_HAS_QUIET_NAN__ 1_POSIX_THREAD_PRIO_PROTECT 200809L__attribute_nonstring__ __attribute__ ((__nonstring__))__TIMER_T_TYPE void *st_atime st_atim.tv_secENOTDIR 20ELOOP 40__FLT32X_HAS_DENORM__ 1__COLD __attribute__ ((__cold__))htobe16(x) __bswap_16 (x)__FLT32_HAS_QUIET_NAN__ 1__GNU_LIBRARY__ 6NFDBITS __NFDBITSENONET 64__FSFILCNT64_T_TYPE __UQUAD_TYPE_SC_V6_LP64_OFF64 _SC_V6_LP64_OFF64_CS_LFS_CFLAGS _CS_LFS_CFLAGS_flags2_SC_2_PBS _SC_2_PBS_SC_GETPW_R_SIZE_MAX _SC_GETPW_R_SIZE_MAXEXIT_FAILURE 1EHOSTDOWN 112WEXITSTATUS(status) __WEXITSTATUS (status)__DEC128_SUBNORMAL_MIN__ 0.000000000000000000000000000000001E-6143DL_SC_XOPEN_REALTIME_THREADS _SC_XOPEN_REALTIME_THREADS_CS_LFS64_LINTFLAGS _CS_LFS64_LINTFLAGS_SC_THREAD_SPORADIC_SERVER _SC_THREAD_SPORADIC_SERVERprinted__FLT16_MIN_EXP__ (-13)_POSIX_CPUTIME 0__feof_unlocked_body(_fp) (((_fp)->_flags & _IO_EOF_SEEN) != 0)__DEFINED_size_t _CS_XBS5_LPBIG_OFFBIG_LIBS _CS_XBS5_LPBIG_OFFBIG_LIBSELIBBAD 80_SC_PHYS_PAGES _SC_PHYS_PAGES__PTHREAD_MUTEX_HAVE_PREV 1S_IFREG __S_IFREG__WSTOPSIG(status) __WEXITSTATUS(status)_SC_INT_MIN _SC_INT_MIN__attribute_deprecated_msg__(msg) __attribute__ ((__deprecated__ (msg)))EBADMSG 74__DBL_MAX__ ((double)1.79769313486231570814527423731704357e+308L)EINTR 4ENOPKG 65__PMT__FSBLKCNT_T_TYPE __SYSCALL_ULONG_TYPE__SSE__ 1__DBL_HAS_QUIET_NAN__ 1__DEC32_MANT_DIG__ 7__USE_ATFILE_SC_MINSIGSTKSZ _SC_MINSIGSTKSZ__FLT_DENORM_MIN__ 1.40129846432481707092372958328991613e-45FESRMNT 69EKEYREJECTED 129st_mtime st_mtim.tv_sec__FLT32X_MIN_10_EXP__ (-307)_SC_AVPHYS_PAGES _SC_AVPHYS_PAGES__PTHREAD_RWLOCK_ELISION_EXTRA 0, { 0, 0, 0, 0, 0, 0, 0 }__unix 1__LDOUBLE_REDIRECTS_TO_FLOAT128_ABI 0__GLIBC_USE_IEC_60559_BFP_EXT_C2X__LDBL_HAS_INFINITY__ 1_CS_LFS64_CFLAGS _CS_LFS64_CFLAGS_SC_MEMLOCK _SC_MEMLOCKENOENT 2__attribute_format_strfmon__(a,b) __attribute__ ((__format__ (__strfmon__, a, b)))__S_IEXEC 0100_IOFBF 0__FLT16_MIN__ 6.10351562500000000000000000000000000e-5F16__GLIBC_USE_ISOC2X__GLIBC_USE_IEC_60559_EXT 0ECANCELED 125__FLT_NORM_MAX__ 3.40282346638528859811704183484516925e+38F_SC_2_FORT_RUN _SC_2_FORT_RUN__CLOCK_T_TYPE __SYSCALL_SLONG_TYPE__FLT64X_MIN_EXP__ (-16381)_CS_POSIX_V6_LPBIG_OFFBIG_LINTFLAGS _CS_POSIX_V6_LPBIG_OFFBIG_LINTFLAGS_CS_XBS5_ILP32_OFF32_LINTFLAGS _CS_XBS5_ILP32_OFF32_LINTFLAGS__SIZEOF_LONG_DOUBLE__ 16_PC_MAX_INPUT _PC_MAX_INPUT__INT_FAST16_TYPE__ long int_BITS_TYPES_LOCALE_T_H 1fdarray__init__FSFILCNT_T_TYPE __SYSCALL_ULONG_TYPEBUILD_STR(s) #s__S_IFSOCK 0140000__FLT64_HAS_DENORM__ 1_POSIX_READER_WRITER_LOCKS 200809L__FLT128_DECIMAL_DIG__ 36__FLT_HAS_DENORM__ 1_PC_VDISABLE _PC_VDISABLE_markersSEEK_END 2__PID_T_TYPE __S32_TYPE_XBS5_LP64_OFF64 1_POSIX_V7_LPBIG_OFFBIG -1FASYNC O_ASYNC__O_NOFOLLOW 0400000_SC_FSYNC _SC_FSYNC____FILE_defined 1__LDBL_MAX__ 1.18973149535723176502126385303097021e+4932L__SIZEOF_FLOAT__ 4_CS_LFS_LIBS _CS_LFS_LIBSEPIPE 32__DEC128_EPSILON__ 1E-33DL__SIZE_T__ _SC_PII_OSI_COTS _SC_PII_OSI_COTS_POSIX_PRIORITIZED_IO 200809L__UINT_LEAST8_TYPE__ unsigned char__NLINK_T_TYPE __SYSCALL_ULONG_TYPE__STDC_ISO_10646__ 201706L__LDBL_MIN_10_EXP__ (-4931)F_EXLCK 4__warnattr(msg) __attribute__((__warning__ (msg)))__STRING(x) #xLOCK_EX 2_SC_XOPEN_STREAMS _SC_XOPEN_STREAMS__CHAR16_TYPE__ short unsigned int_POSIX_THREAD_ATTR_STACKSIZE 200809LEALREADY 114fdarrayEADDRNOTAVAIL 99ENODATA 61_SC_SHRT_MAX _SC_SHRT_MAX_CS_XBS5_LPBIG_OFFBIG_CFLAGS _CS_XBS5_LPBIG_OFFBIG_CFLAGS__attribute_const__ __attribute__ ((__const__))__S_IFMT 0170000__GLIBC_USE_IEC_60559_FUNCS_EXT_C2X 0__returns_nonnull __attribute__ ((__returns_nonnull__))__FLT_MIN__ 1.17549435082228750796873653722224568e-38F__SYSCALL_SLONG_TYPE __SLONGWORD_TYPE__LDBL_REDIR2_DECL(name) __SIZE_TYPE__ long unsigned int__LDBL_MAX_EXP__ 16384_POSIX_THREAD_SPORADIC_SERVER -1F_GETLK F_GETLK64__MMX_WITH_SSE__ 1__S16_TYPE short int__GNUC_MINOR__ 2_SC_THREAD_PROCESS_SHARED _SC_THREAD_PROCESS_SHARED__STDC_UTF_16__ 1fdarray__exit__INT_FAST64_WIDTH__ 64_LP64 1_vtable_offset__S64_TYPE long intFD_SETSIZE __FD_SETSIZE__UINT_FAST32_MAX__ 0xffffffffffffffffUL__O_DIRECTORY 0200000npos_SC_SYNCHRONIZED_IO _SC_SYNCHRONIZED_IOfdarray__new__INT_FAST8_WIDTH__ 8__UINTMAX_C(c) c ## UL__PTRDIFF_TYPE__ long intEHOSTUNREACH 113_CS_XBS5_ILP32_OFFBIG_LDFLAGS _CS_XBS5_ILP32_OFFBIG_LDFLAGS__UINT_LEAST8_MAX__ 0xff__FLT32_NORM_MAX__ 3.40282346638528859811704183484516925e+38F32__USE_ISOC95 1ESTALE 116_SC_USHRT_MAX _SC_USHRT_MAX__INT64_C(c) c ## LEACCES 13__GLIBC_MINOR__ 39nr_autogrow__GLIBC_USE_LIB_EXT2_FCNTL_H 1__DBL_DIG__ 15ENOMSG 42TIOCM_RTS 0x004SIOCSIFNETMASK 0x891cMS_RMT_MASK (MS_RDONLY|MS_SYNCHRONOUS|MS_MANDLOCK|MS_I_VERSION| MS_LAZYTIME)__CPU_SET_S(cpu,setsize,cpusetp) (__extension__ ({ size_t __cpu = (cpu); __cpu / 8 < (setsize) ? (((__cpu_mask *) ((cpusetp)->__bits))[__CPUELT (__cpu)] |= __CPUMASK (__cpu)) : 0; }))f_ffree__alignN_PROFIBUS_FDL 10TIOCM_CD TIOCM_CAR_IOWR_BAD(type,nr,size) _IOC(_IOC_READ|_IOC_WRITE,(type),(nr),sizeof(size))_IOW(type,nr,size) _IOC(_IOC_WRITE,(type),(nr),(_IOC_TYPECHECK(size)))__pthread_mutex_sSHRT_MAX __SHRT_MAX__sysfs__read_strTCSETX 0x5433INT_LEAST8_MAX (127)STATMOUNT_MNT_ROOT 0x00000008UMOVE_MOUNT_F_AUTOMOUNTS 0x00000002MS_RDONLY 1TIOCSLCKTRMIOS 0x5457__isprint_l(c,l) __isctype_l((c), _ISprint, (l))TIOCPKT_START 8FSPICK_SYMLINK_NOFOLLOW 0x00000002PTHREAD_MUTEX_NORMAL_POSIX_THREAD_KEYS_MAX 128_POSIX_THREAD_DESTRUCTOR_ITERATIONS 4__sched_priority sched_priorityTIOCGSOFTCAR 0x5419_BITS_POSIX1_LIM_H 1XATTR_SIZE_MAX 65536UCHAR_MAX (SCHAR_MAX * 2 + 1)_BITS_POSIX2_LIM_H 1ispunct(c) __isctype((c), _ISpunct)_LINUX_LIMITS_H __CPU_SETSIZE 1024CLOCK_REALTIME_COARSE 5__BITS_PER_LONG 64N_SLIP 1NCC 8TIMER_ABSTIME 1N_R3964 9isalnum_l(c,l) __isalnum_l ((c), (l))MOUNT_ATTR_NOSUID 0x00000002fs__check_mounts_POSIX2_LINE_MAX 2048_GCC_NEXT_LIMITS_H MS_SILENT 32768MS_RDONLY MS_RDONLYCWERASE CTRL('w')MOUNT_ATTR_RDONLY 0x00000001_IOC_SIZEMASK ((1 << _IOC_SIZEBITS)-1)PIPE_BUF 4096_POSIX2_BC_BASE_MAX 99_STDBOOL_H SCHAR_MAX __SCHAR_MAX__UINT_MAX (INT_MAX * 2U + 1U)SIOCSIFMEM 0x8920MNT_FORCE MNT_FORCESIOCGIFENCAP 0x8925MS_RMT_MASK_POSIX_TIMER_MAX 32N_HCI 15__CPU_ZERO_S(setsize,cpusetp) do __builtin_memset (cpusetp, '\0', setsize); while (0)INT_MIN (-INT_MAX - 1)fs__hugetlbfsMS_KERNMOUNT MS_KERNMOUNT__isupper_l(c,l) __isctype_l((c), _ISupper, (l))PTHREAD_KEYS_MAX 1024__isctype(c,type) ((*__ctype_b_loc ())[(int) (c)] & (unsigned short int) type)SIOCGIFMTU 0x8921INT_LEAST16_MIN (-32767-1)_IOC_TYPEMASK ((1 << _IOC_TYPEBITS)-1)sysfs__read_ullBLKRASET _IO(0x12, 98)FSOPEN_CLOEXEC 0x00000001__fsid_tINT32_MIN (-2147483647-1)TIOCGSERIAL 0x541EUINT64_MAX (__UINT64_C(18446744073709551615))__user WCHAR_MIN __WCHAR_MINMS_ACTIVE (1<<30)MS_REMOUNT MS_REMOUNTbpf_fs_init_onceprocfs__mount_BITS_TYPES_STRUCT_SCHED_PARAM 1BLKSECTGET__ASM_GENERIC_POSIX_TYPES_H LLONG_MIN (-LLONG_MAX-1)_POSIX_STREAM_MAX 8MNT_ID_REQ_SIZE_VER0 24INT16_MAX (32767)_POSIX_ARG_MAX 4096MS_UNBINDABLE (1<<17)__ispunct_l(c,l) __isctype_l((c), _ISpunct, (l))_POSIX2_EXPR_NEST_MAX 32BLKFLSBUF _IO(0x12, 97)_IOC_DIR(nr) (((nr) >> _IOC_DIRSHIFT) & _IOC_DIRMASK)PTHREAD_MUTEX_TIMED_NPXATTR_NAME_MAX 255TIOCSERSETMULTI 0x545Bf_frsizeCLNEXT CTRL('v')_T_PTRDIFF_ MS_LAZYTIME MS_LAZYTIMESIOCSIFMTU 0x8922_SYS_MOUNT_H 1ACCESSPERMS (S_IRWXU|S_IRWXG|S_IRWXO)SIOCDARP 0x8953UINT_FAST8_MAX (255)_POSIX_THREAD_THREADS_MAX 64SEM_VALUE_MAX (2147483647)filename__read_xll_POSIX_PATH_MAX 256SIOCGIFBR 0x8940SIOCSIFSLAVE 0x8930_IOC_NRSHIFT 0_POSIX_LINK_MAX 8MS_NOEXEC MS_NOEXECN_SYNC_PPP 14INT_FAST64_MAX (__INT64_C(9223372036854775807))LINK_MAX 127TIOCM_CAR 0x040pthread_onceFSPICK_EMPTY_PATH 0x00000008PTHREAD_DESTRUCTOR_ITERATIONS _POSIX_THREAD_DESTRUCTOR_ITERATIONSMS_REC MS_RECsysctlBLKSECTSETMS_NOATIME MS_NOATIME_GCC_NEXT_LIMITS_HCSUSP CTRL('z')BLKBSZSET _IOW(0x12,113,size_t)__ownerLLONG_MIN (-LLONG_MAX - 1LL)__isspace_l(c,l) __isctype_l((c), _ISspace, (l))__isxdigit_l(c,l) __isctype_l((c), _ISxdigit, (l))st_fstracefs__configuredfilename__write_intS_ISCHR(mode) __S_ISTYPE((mode), __S_IFCHR)_SYS_TTYDEFAULTS_H_ BLOCK_SIZE_BITS 10SCHED_RR 2__struct_tm_defined 1TIOCSCTTY 0x540ESIOCSIFNAME 0x8923_POSIX_NAME_MAX 14STATMOUNT_MNT_BASIC 0x00000002U_ISbit(bit) ((bit) < 8 ? ((1 << (bit)) << 8) : ((1 << (bit)) >> 8))_IOC_TYPECHECK(t) (sizeof(t))__CPUMASK(cpu) ((__cpu_mask) 1 << ((cpu) % __NCPUBITS))CDISCARD CTRL('o')__locksysfs__mountpointMS_MANDLOCK MS_MANDLOCKUINT_FAST32_MAX (18446744073709551615UL)COLL_WEIGHTS_MAX 255offsetof__undef_OPEN_MAXPTHREAD_MUTEX_DEFAULT__pthread_list_tfopenSIOCSIFBR 0x8941MS_NOSYMFOLLOW MS_NOSYMFOLLOW__fsfilcnt64_tprocfs_init_oncestrdup_POSIX2_BC_STRING_MAX 1000TIOCCBRK 0x5428TIOCSERCONFIG 0x5453TIOCGEXCL _IOR('T', 0x40, int)BLKRRPARTBPF_FS_MAGIC 0xcafe4a11_SYS_STATFS_H 1ULLONG_MAX__WCHAR_MAX __WCHAR_MAX__TIOCSSERIAL 0x541FMOVE_MOUNT_T_SYMLINKS 0x00000010_IOC_DIRBITS 2isprint(c) __isctype((c), _ISprint)MS_NODIRATIME 2048__toascii(c) ((c) & 0x7f)sysctl__read_intBLKROSETSIOCSIFMAP 0x8971DEBUGFS_MAGIC 0x64626720CQUIT 034CLOCK_BOOTTIME 7__API_DEBUG_H__ MS_ACTIVE MS_ACTIVE_IOC_SIZEBITS 14strlenSIOCDELMULTI 0x8932_GCC_PTRDIFF_T __S_ISTYPE(mode,mask) (((mode) & __S_IFMT) == (mask))_POSIX_NGROUPS_MAX 8UINT_FAST16_MAX (18446744073709551615UL)XATTR_LIST_MAX 65536MS_SYNCHRONOUS MS_SYNCHRONOUSMS_LAZYTIME (1<<25)RE_DUP_MAX (0x7fff)CHAR_BIT __CHAR_BIT__false 0timeout_msCLOCK_REALTIME 0PTHREAD_MUTEX_INITIALIZER { { __PTHREAD_MUTEX_INITIALIZER (PTHREAD_MUTEX_TIMED_NP) } }FIONBIO 0x5421SIOCSIFBRDADDR 0x891atempTIOCPKT_NOSTOP 16BLKGETSIZE64 _IOR(0x12,114,size_t)BLKGETSIZE64pr_warn(fmt,...) __pr(__pr_warn, fmt, ##__VA_ARGS__)FSPICK_NO_AUTOMOUNT 0x00000004TIOCMBIC 0x5417MS_STRICTATIME (1<<24)TIOCGSID 0x5429__isdigit_l(c,l) __isctype_l((c), _ISdigit, (l))isblank_l(c,l) __isblank_l ((c), (l))INT_FAST8_MIN (-128)hugetlbfs__configuredSIOCSIFPFLAGS 0x8934CLOCK_PROCESS_CPUTIME_ID 2_IOW_BAD(type,nr,size) _IOC(_IOC_WRITE,(type),(nr),sizeof(size))__isblank_l(c,l) __isctype_l((c), _ISblank, (l))PTHREAD_CANCEL_ASYNCHRONOUS PTHREAD_CANCEL_ASYNCHRONOUS_BITS_STDINT_UINTN_H 1INT_FAST16_MIN (-9223372036854775807L-1)MS_SLAVE (1<<19)ALLPERMS (S_ISUID|S_ISGID|S_ISVTX|S_IRWXU|S_IRWXG|S_IRWXO)ARG_MAX 131072CREPRINT CTRL('r')CRPRNT CREPRINT_PTRDIFF_T_DECLARED pthread_mutex_tMS_SHARED (1<<20)TCSETSF2 _IOW('T', 0x2D, struct termios2)_LINUX_IOCTL_H __API_FS__ N_PPP 3_IOC_NONE 0Upthread_mutex_lockPTHREAD_CANCEL_ENABLE PTHREAD_CANCEL_ENABLESIOCDELRT 0x890CTTYDEF_SPEED (B9600)iscntrl_l(c,l) __iscntrl_l ((c), (l))TIOCPKT_STOP 4__API_IO__ SIOCGIFBRDADDR 0x8919TIOCSERGWILD 0x5454SHRT_MIN (-SHRT_MAX - 1)STATMOUNT_PROPAGATE_FROM 0x00000004USIOCDIFADDR 0x8936_IOWR(type,nr,size) _IOC(_IOC_READ|_IOC_WRITE,(type),(nr),(_IOC_TYPECHECK(size)))BC_BASE_MAX _POSIX2_BC_BASE_MAXSIOCSIFENCAP 0x8926HOST_NAME_MAX 64PTHREAD_EXPLICIT_SCHED PTHREAD_EXPLICIT_SCHED_SYS_IOCTL_H 1UINT_LEAST8_MAX (255)procfs__mountpointFS(lower_name,fs_name,upper_name) static struct fs fs__ ##lower_name = { .name = #fs_name, .mounts = lower_name ##__known_mountpoints, .magic = upper_name ##_MAGIC, .mount_mutex = PTHREAD_MUTEX_INITIALIZER, }; static void lower_name ##_init_once(void) { struct fs *fs = &fs__ ##lower_name; fs__init_once(fs); } const char *lower_name ##__mountpoint(void) { static pthread_once_t init_once = PTHREAD_ONCE_INIT; struct fs *fs = &fs__ ##lower_name; pthread_once(&init_once, lower_name ##_init_once); return fs__mountpoint(fs); } const char *lower_name ##__mount(void) { const char *mountpoint = lower_name ##__mountpoint(); struct fs *fs = &fs__ ##lower_name; if (mountpoint) return mountpoint; return fs__mount(fs); } bool lower_name ##__configured(void) { return lower_name ##__mountpoint() != NULL; }__kindPTHREAD_SCOPE_PROCESS PTHREAD_SCOPE_PROCESSTCSETSW2 _IOW('T', 0x2C, struct termios2)MS_NOEXEC 8__ASM_GENERIC_IOCTLS_H MOUNT_ATTR_NOATIME 0x00000010CEOL _POSIX_VDISABLETIOCSWINSZ 0x5414AIO_PRIO_DELTA_MAX 20INT_LEAST32_MAX (2147483647)TIOCGPKT _IOR('T', 0x38, int)_POSIX_CHILD_MAX 25TTYDEF_IFLAG (BRKINT | ISTRIP | ICRNL | IMAXBEL | IXON | IXANY)_toupper(c) ((int) (*__ctype_toupper_loc ())[(int) (c)])__cold TIOCPKT_DATA 0fs__procfsS_TYPEISSEM(buf) __S_TYPEISSEM(buf)UINT_FAST64_MAX (__UINT64_C(18446744073709551615))STR(x) _STR(x)INT_FAST8_MAX (127)INT64_MAX (__INT64_C(9223372036854775807))INTPTR_MIN (-9223372036854775807L-1)HUGETLBFS_MAGIC 0x958458f6sysfs__write_intMS_I_VERSION (1<<23)TIOCGETD 0x5424isxdigit_l(c,l) __isxdigit_l ((c), (l))CLOCKS_PER_SEC ((__clock_t) 1000000)TIOCOUTQ 0x5411_IOC_NRBITS 8__ASSERT_VOID_CAST (void)TCSBRK 0x5409bpf_fs__known_mountpointsS_BLKSIZE 512f_files_PTHREAD_H 1fs__read_mountsisalpha_l(c,l) __isalpha_l ((c), (l))MS_BIND MS_BINDpr_debug(fmt,...) __pr(__pr_debug, fmt, ##__VA_ARGS__)MS_POSIXACL (1<<16)CHARCLASS_NAME_MAX 2048CEOF CTRL('d')procfs__read_strTIOCPKT_FLUSHREAD 1EXPR_NEST_MAX _POSIX2_EXPR_NEST_MAXSTATMOUNT_MNT_POINT 0x00000010UBLKGETSIZEINT_FAST32_MAX (9223372036854775807L)tracefs__known_mountpointsULONG_MAX (LONG_MAX * 2UL + 1UL)MOVE_MOUNT_BENEATH 0x00000200isspace_l(c,l) __isspace_l ((c), (l))BC_DIM_MAX _POSIX2_BC_DIM_MAXf_bfreefs__valid_mountDEFFILEMODE (S_IRUSR|S_IWUSR|S_IRGRP|S_IWGRP|S_IROTH|S_IWOTH)MS_DIRSYNC 128PTHREAD_MUTEX_ERRORCHECK_NPTCGETX 0x5432__bool_true_false_are_defined 1MS_NOUSER (1<<31)line_out_POSIX_SEM_NSEMS_MAX 256_IOC_READ 2UPTHREAD_COND_INITIALIZER { { {0}, {0}, {0, 0}, {0, 0}, 0, 0, {0, 0} } }PTHREAD_MUTEX_RECURSIVECLOCK_REALTIME_ALARM 8assert(expr) ((void) sizeof ((expr) ? 1 : 0), __extension__ ({ if (expr) ; else __assert_fail (#expr, __FILE__, __LINE__, __ASSERT_FUNCTION); }))__countpthread_cleanup_pop(execute) do { } while (0); } while (0); __pthread_unregister_cancel (&__cancel_buf); if (execute) __cancel_routine (__cancel_arg); } while (0)TTYDEF_OFLAG (OPOST | ONLCR | XTABS)TCSETXW 0x5435MS_MOVE MS_MOVE_LIBC_LIMITS_H_ 1isprint_l(c,l) __isprint_l ((c), (l))TIOCSERGETMULTI 0x545A_POSIX_CLOCKRES_MIN 20000000sysfs__read_xllMS_NOSUID 2MS_NOSUID MS_NOSUIDS_ISFIFO(mode) __S_ISTYPE((mode), __S_IFIFO)NR_OPEN 1024__kernel_old_dev_t __kernel_old_dev_t_POSIX_PIPE_BUF 512_UAPI__ASM_GENERIC_BITS_PER_LONG LSMT_ROOT 0xffffffffffffffffOPEN_TREE_CLOEXEC O_CLOEXECMOUNT_ATTR_IDMAP 0x00100000TIOCM_ST 0x008TIOCGWINSZ 0x5413hugetlbfs_init_once_IOC_WRITE 1U__need_ptrdiff_tSIOCGIFNETMASK 0x891bMOUNT_ATTR_NODEV 0x00000004TIOCSBRK 0x5427INT_MAX __INT_MAX__TIOCLINUX 0x541CIOCSIZE_MASK (_IOC_SIZEMASK << _IOC_SIZESHIFT)PTHREAD_ONCE_INIT 0SIOCSIFLINK 0x8911_GCC_WRAP_STDINT_H __isascii(c) (((c) & ~0x7f) == 0)debugfs__known_mountpointsMOVE_MOUNT_SET_GROUP 0x00000100BLKSSZGETBLKROSET _IO(0x12, 93)__undef_LINK_MAX _ASM_GENERIC_TYPES_H _IOC_TYPESHIFT (_IOC_NRSHIFT+_IOC_NRBITS)SIOCGIFTXQLEN 0x8942PTHREAD_THREADS_MAXSIOCGIFMEM 0x891f__isgraph_l(c,l) __isctype_l((c), _ISgraph, (l))SIOCADDRT 0x890B__undef_LINK_MAX__pthread_internal_listINT_LEAST8_MIN (-128)__prevMS_NOSYMFOLLOW 256CKILL CTRL('u')_ASM_X86_POSIX_TYPES_64_H pthread_cleanup_push(routine,arg) do { __pthread_unwind_buf_t __cancel_buf; void (*__cancel_routine) (void *) = (routine); void *__cancel_arg = (arg); int __not_first_call = __sigsetjmp_cancel (__cancel_buf.__cancel_jmp_buf, 0); if (__glibc_unlikely (__not_first_call)) { __cancel_routine (__cancel_arg); __pthread_unwind_next (&__cancel_buf); } __pthread_register_cancel (&__cancel_buf); do {TCSETS2 _IOW('T', 0x2B, struct termios2)TIOCSERSWILD 0x5455mount_mutexhugetlbfs__mountN_6PACK 7__isalpha_l(c,l) __isctype_l((c), _ISalpha, (l))ULLONG_MAX (LLONG_MAX * 2ULL + 1)CLOCK_MONOTONIC_COARSE 6_IOC_DIRSHIFT (_IOC_SIZESHIFT+_IOC_SIZEBITS)SCHED_OTHER 0_POSIX2_COLL_WEIGHTS_MAX 2fopen64TIOCPKT_DOSTOP 32SIOCGIFNAME 0x8910__aligned_u64 __u64 __attribute__((aligned(8)))TIOCMSET 0x5418sizeptracefs__mountsmall_const_nbits(nbits) (__builtin_constant_p(nbits) && (nbits) <= BITS_PER_LONG && (nbits) > 0)bpf_fs__configuredCTIME 0isgraph_l(c,l) __isgraph_l ((c), (l))__ssize_tislower_l(c,l) __islower_l ((c), (l))SIOCGIFHWADDR 0x8927LONG_MIN (-LONG_MAX - 1L)INT_LEAST64_MIN (-__INT64_C(9223372036854775807)-1)CHAR_MIN SCHAR_MIN__kernel_old_uid_t __kernel_old_uid_tTIOCMBIS 0x5416_STATFS_F_FRSIZE f_spare__undef_ARG_MAXMS_KERNMOUNT (1<<22)MQ_PRIO_MAX 32768DEBUGFS_DEFAULT_PATH "/sys/kernel/debug"_IOC_DIRMASK ((1 << _IOC_DIRBITS)-1)TCGETA 0x5405debugfs__configuredMS_DIRSYNC MS_DIRSYNC_IOC_SIZE(nr) (((nr) >> _IOC_SIZESHIFT) & _IOC_SIZEMASK)MS_MOVE 8192S_IEXEC S_IXUSRSIOCGIFPFLAGS 0x8935N_MOUSE 2line_len_out_IO(type,nr) _IOC(_IOC_NONE,(type),(nr),0)LLONG_MIN_POSIX2_RE_DUP_MAX 255INTMAX_MIN (-__INT64_C(9223372036854775807)-1)_POSIX2_BC_SCALE_MAX 99INT32_MAX (2147483647)MOUNT_ATTR_NOEXEC 0x00000008__undef_OPEN_MAX S_ISDIR(mode) __S_ISTYPE((mode), __S_IFDIR)CLOCK_BOOTTIME_ALARM 9BLKBSZGET _IOR(0x12,112,size_t)SIOCSARP 0x8955MS_POSIXACL MS_POSIXACLMS_I_VERSION MS_I_VERSIONTIOCSERGSTRUCT 0x5458_POSIX_AIO_MAX 1buf_posmem_touppermagicislower(c) __isctype((c), _ISlower)f_bsizeNGROUPS_MAX 65536isdigit_l(c,l) __isdigit_l ((c), (l))_POSIX_OPEN_MAX 20LONG_MAX __LONG_MAX__isalnum(c) __isctype((c), _ISalnum)MOVE_MOUNT__MASK 0x00000377PTHREAD_PROCESS_PRIVATE PTHREAD_PROCESS_PRIVATE__pr(func,fmt,...) do { if ((func)) (func)("libapi: " fmt, ##__VA_ARGS__); } while (0)S_ISBLK(mode) __S_ISTYPE((mode), __S_IFBLK)TIOCGRS485 0x542E_POSIX_AIO_LISTIO_MAX 2PTRDIFF_MAX (9223372036854775807L)INT8_MAX (127)TTYDEF_LFLAG (ECHO | ICANON | ISIG | IEXTEN | ECHOE|ECHOKE|ECHOCTL)__assert_failoffsetof(TYPE,MEMBER) __builtin_offsetof (TYPE, MEMBER)isspace(c) __isctype((c), _ISspace)mount_overloadTRACEFS_MAGIC 0x74726163TIOCGLCKTRMIOS 0x5456TIOCEXCL 0x540CN_MASC 8INT64_MIN (-__INT64_C(9223372036854775807)-1)S_TYPEISMQ(buf) __S_TYPEISMQ(buf)_POSIX_MAX_CANON 255CLOCK_MONOTONIC 1err_outpthread_once_tUINT_LEAST32_MAX (4294967295U)CSTATUS _POSIX_VDISABLETIOCSRS485 0x542FN_HDLC 13f_fsid_BITS_CPU_SET_H 1__elision__NCPUBITS (8 * sizeof (__cpu_mask))_IOC_NRMASK ((1 << _IOC_NRBITS)-1)TIOCSTI 0x5412sysfs_init_onceoverride_pathBC_SCALE_MAX _POSIX2_BC_SCALE_MAXCERASE 0177TIOCSSOFTCAR 0x541AMS_NOATIME 1024_POSIX_TZNAME_MAX 6IOC_OUT (_IOC_READ << _IOC_DIRSHIFT)PTHREAD_SCOPE_SYSTEM PTHREAD_SCOPE_SYSTEMBITS_PER_LONG (__CHAR_BIT__ * __SIZEOF_LONG__)__SANE_USERSPACE_TYPES__ __force MS_RELATIME (1<<21)filename__read_ull_baseMS_RELATIME MS_RELATIMEfilenameCSTART CTRL('q')INTMAX_MAX (__INT64_C(9223372036854775807))TIOCGPTPEER _IO('T', 0x41)PTHREAD_CANCEL_DEFERRED PTHREAD_CANCEL_DEFERREDprocfs__known_mountpoints__cleanup_fct_attribute MOUNT_ATTR__ATIME 0x00000070TCSBRKP 0x5425BLKROGET _IO(0x12, 94)TIOCSER_TEMT 0x01pfdsTCSETAW 0x5407SIOCGIFADDR 0x8915__isleap(year) ((year) % 4 == 0 && ((year) % 100 != 0 || (year) % 400 == 0))TCSETSF 0x5404CLOCK_MONOTONIC_RAW 4SIOCSIFDSTADDR 0x8918_ASM_GENERIC_INT_LL64_H MOVE_MOUNT_F_SYMLINKS 0x00000001CSTOP CTRL('s')IOC_IN (_IOC_WRITE << _IOC_DIRSHIFT)isdigit(c) __isctype((c), _ISdigit)_ANSI_STDDEF_H statfs64_IOC(dir,type,nr,size) (((dir) << _IOC_DIRSHIFT) | ((type) << _IOC_TYPESHIFT) | ((nr) << _IOC_NRSHIFT) | ((size) << _IOC_SIZESHIFT))RTSIG_MAX 32MOUNT_ATTR_NOSYMFOLLOW 0x00200000PTHREAD_PROCESS_SHARED PTHREAD_PROCESS_SHAREDTIOCM_RNG 0x080_POSIX_MQ_OPEN_MAX 8TIOCPKT_IOCTL 64MS_SYNCHRONOUS 16BLKSECTSET _IO(0x12,102)__undef_NR_OPEN INT_FAST64_MIN (-__INT64_C(9223372036854775807)-1)TCGETS2 _IOR('T', 0x2A, struct termios2)TIOCNOTTY 0x5422TIOCSETD 0x5423isupper(c) __isctype((c), _ISupper)SIOCADDDLCI 0x8980isascii(c) __isascii (c)TIOCM_DTR 0x002isupper_l(c,l) __isupper_l ((c), (l))TIOCSISO7816 _IOWR('T', 0x43, struct serial_iso7816)MS_NOSEC (1<<28)_POSIX_SSIZE_MAX 32767TCSETS 0x5402__CPU_CLR_S(cpu,setsize,cpusetp) (__extension__ ({ size_t __cpu = (cpu); __cpu / 8 < (setsize) ? (((__cpu_mask *) ((cpusetp)->__bits))[__CPUELT (__cpu)] &= ~__CPUMASK (__cpu)) : 0; }))UINTPTR_MAX (18446744073709551615UL)PTHREAD_CREATE_JOINABLE PTHREAD_CREATE_JOINABLE__exctype_l(name) extern int name (int, locale_t) __THROWBLOCK_SIZE (1<<BLOCK_SIZE_BITS)_POSIX2_CHARCLASS_NAME_MAX 14UINT32_MAX (4294967295U)N_X25 6tracefs__mountpointSIOCRTMSG 0x890DCFLUSH CDISCARDN_SMSBLOCK 12INT8_MIN (-128)UINT8_MAX (255)BLKFRAGET _IO(0x12,101)_STATFS_F_FLAGS __CPU_OP_S(setsize,destset,srcset1,srcset2,op) (__extension__ ({ cpu_set_t *__dest = (destset); const __cpu_mask *__arr1 = (srcset1)->__bits; const __cpu_mask *__arr2 = (srcset2)->__bits; size_t __imax = (setsize) / sizeof (__cpu_mask); size_t __i; for (__i = 0; __i < __imax; ++__i) ((__cpu_mask *) __dest->__bits)[__i] = __arr1[__i] op __arr2[__i]; __dest; }))__bitwise SIOCDELDLCI 0x8981__CPU_EQUAL_S(setsize,cpusetp1,cpusetp2) (__builtin_memcmp (cpusetp1, cpusetp2, setsize) == 0)_IOC_TYPEBITS 8TCSETXF 0x5434sysfs__read_bool_POSIX_RTSIG_MAX 8__jmp_buf_tag_defined 1TIOCINQ FIONREADBITS_PER_LONG_LONG 64SIOCGIFINDEX 0x8933BLKRAGET_BITS_WCHAR_H 1MS_VERBOSE 32768CDSUSP CTRL('y')MS_NOUSER MS_NOUSERS_TYPEISSHM(buf) __S_TYPEISSHM(buf)CBRK CEOLTTY_NAME_MAX 32_GCC_LIMITS_H_ FIONCLEX 0x5450TCSETA 0x5406PTHREAD_RWLOCK_INITIALIZER { { __PTHREAD_RWLOCK_INITIALIZER (PTHREAD_RWLOCK_DEFAULT_NP) } }iscntrl(c) __isctype((c), _IScntrl)BLKFRASET _IO(0x12,100)FIOCLEX 0x5451TIOCMIWAIT 0x545Csysfs__read_ull_basef_blocksTIOCCONS 0x541DTIOCM_RI TIOCM_RNG__undef_ARG_MAX CLOCK_THREAD_CPUTIME_ID 3UINT_LEAST16_MAX (65535)MS_REMOUNT 32TCGETS 0x5401CTRL(x) (x&037)PTHREAD_INHERIT_SCHED PTHREAD_INHERIT_SCHEDMOVE_MOUNT_T_EMPTY_PATH 0x00000040INT_LEAST32_MIN (-2147483647-1)S_ISLNK(mode) __S_ISTYPE((mode), __S_IFLNK)FIOASYNC 0x5452LOGIN_NAME_MAX 256__errno_locationdebugfs__mountpointisblank(c) __isctype((c), _ISblank)INT_FAST16_MAX (9223372036854775807L)io__initTIOCSPTLCK _IOW('T', 0x31, int)_LINUX_MOUNT_H SIOCGIFMETRIC 0x891d__PTRDIFF_T buf_len__spins__isalnum_l(c,l) __isctype_l((c), _ISalnum, (l))__nusershugetlbfs__mountpoint__WCHAR_MIN __WCHAR_MIN___CTYPE_H 1true 1f_bavailfilename__read_intPTHREAD_CANCELED ((void *) -1)SIOCGIFDSTADDR 0x8917sysfs__configureddebugfs_init_oncefs__env_overrideMOUNT_ATTR_RELATIME 0x00000000N_TTY 0CLOCK_TAI 11io__get_charTRACEFS_DEFAULT_PATH "/sys/kernel/tracing"__CPU_COUNT_S(setsize,cpusetp) __sched_cpucount (setsize, cpusetp)WCHAR_MAX __WCHAR_MAXN_IRDA 11fs__debugfsSIOCGIFSLAVE 0x8929BLKBSZGETMS_MANDLOCK 64INTPTR_MAX (9223372036854775807L)_T_PTRDIFF BLKSSZGET _IO(0x12,104)_BITS_SETJMP_H 1__API_DEBUG_INTERNAL_H__ BLKRASET__exctype(name) extern int name (int) __THROWMOUNT_ATTR_STRICTATIME 0x00000020SIOCGRARP 0x8961FSPICK_CLOEXEC 0x00000001bpf_fs__mountMS_REC 16384__itimerspec_defined 1__tobody(c,f,a,args) (__extension__ ({ int __res; if (sizeof (c) > 1) { if (__builtin_constant_p (c)) { int __c = (c); __res = __c < -128 || __c > 255 ? __c : (a)[__c]; } else __res = f args; } else __res = (a)[(int) (c)]; __res; }))CINTR CTRL('c')BLKRRPART _IO(0x12, 95)__islower_l(c,l) __isctype_l((c), _ISlower, (l))SIZE_MAX (18446744073709551615UL)PTHREAD_MUTEX_RECURSIVE_NPFIONREAD 0x541BTIOCMGET 0x5415SIG_ATOMIC_MIN (-2147483647-1)SIOCPROTOPRIVATE 0x89E0_IOR_BAD(type,nr,size) _IOC(_IOC_READ,(type),(nr),sizeof(size))SIOCDRARP 0x8960filename__read_strSSIZE_MAX LONG_MAXf_namelenio__getdelim_IOC_NR(nr) (((nr) >> _IOC_NRSHIFT) & _IOC_NRMASK)isgraph(c) __isctype((c), _ISgraph)TIOCVHANGUP 0x5437__isoc99_fscanfisascii_l(c,l) __isascii_l ((c), (l))_POSIX_SIGQUEUE_MAX 32TIOCGICOUNT 0x545DUMOUNT_NOFOLLOW UMOUNT_NOFOLLOWTIOCPKT_FLUSHWRITE 2_POSIX2_BC_DIM_MAX 2048MS_NODIRATIME MS_NODIRATIMEstatfs__fsblkcnt64_tTIOCM_LE 0x001_ASSERT_H 1UINT_LEAST64_MAX (__UINT64_C(18446744073709551615))_POSIX_HOST_NAME_MAX 255_LIMITS_H___ _tolower(c) ((int) (*__ctype_tolower_loc ())[(int) (c)])SCHAR_MIN (-SCHAR_MAX - 1)MNT_EXPIRE MNT_EXPIREpr_info(fmt,...) __pr(__pr_info, fmt, ##__VA_ARGS__)fs__init_onceS_IWRITE S_IWUSRline_lenTIOCSERGETLSR 0x5459SIOCSIFHWBROADCAST 0x8937_POSIX_MAX_INPUT 255_BITS_SCHED_H 1_IOC_TYPE(nr) (((nr) >> _IOC_TYPESHIFT) & _IOC_TYPEMASK)__toascii_l(c,l) ((l), __toascii (c))TIOCNXCL 0x540DUINT16_MAX (65535)INT_LEAST16_MAX (32767)TIOCGISO7816 _IOR('T', 0x42, struct serial_iso7816)_STDDEF_H_ __must_check CMIN 1_IOC_SIZESHIFT (_IOC_TYPESHIFT+_IOC_TYPEBITS)_POSIX_RE_DUP_MAX 255SIOCADDMULTI 0x8931MS_PRIVATE (1<<18)SIOCSIFHWADDR 0x8924_BITS_STDINT_LEAST_H 1MS_SLAVE MS_SLAVEprocfs__configuredPTRDIFF_MIN (-9223372036854775807L-1)sysfs__mountTIOCGDEV _IOR('T', 0x32, unsigned int)__isascii_l(c,l) ((l), __isascii (c))TIOCM_DSR 0x100PATH_MAX 4096MS_BIND 4096filename__read_ull__undef_NR_OPEN_BSD_PTRDIFF_T_ debugfs__mountTIOCSIG _IOW('T', 0x36, int)__CPUELT(cpu) ((cpu) / __NCPUBITS)BLKFRAGETOPEN_TREE_CLONE 1MS_SHARED MS_SHAREDCHAR_MAX SCHAR_MAXFSMOUNT_CLOEXEC 0x00000001TIOCGPGRP 0x540FSIOCDEVPRIVATE 0x89F0PTHREAD_CANCEL_DISABLE PTHREAD_CANCEL_DISABLE__listSYSFS_MAGIC 0x62656572PTHREAD_STACK_MIN 16384_STDINT_H 1ULLONG_MAX (LLONG_MAX * 2ULL + 1ULL)_STR(x) #xS_ISREG(mode) __S_ISTYPE((mode), __S_IFREG)_ASSERT_H_DECLS isalpha(c) __isctype((c), _ISalpha)MS_PRIVATE MS_PRIVATETCSETAF 0x5408PTHREAD_CREATE_DETACHED PTHREAD_CREATE_DETACHEDtoascii(c) __toascii (c)CEOT CEOFTIOCSPGRP 0x5410SIOCSIFFLAGS 0x8914INT_FAST32_MIN (-9223372036854775807L-1)PTHREAD_MUTEX_ERRORCHECKTIOCGPTLCK _IOR('T', 0x39, int)_POSIX_DELAYTIMER_MAX 32BLKRAGET _IO(0x12, 99)N_STRIP 4getenvfs__sysfsSIOCSIFMETRIC 0x891e_BITS_TIME_H 1pthread_mutex_unlockTIOCGPTN _IOR('T', 0x30, unsigned int)STATMOUNT_FS_TYPE 0x00000020USIOCGIFCOUNT 0x8938SCHED_FIFO 1__CPU_ALLOC(count) __sched_cpualloc (count)__CPU_FREE(cpuset) __sched_cpufree (cpuset)__ASSERT_FUNCTION __extension__ __PRETTY_FUNCTION__MS_NOREMOTELOCK (1<<27)UINTMAX_MAX (__UINT64_C(18446744073709551615))bool _Bool___int_ptrdiff_t_h FS(name) const char *name ##__mountpoint(void); const char *name ##__mount(void); bool name ##__configured(void);__isctype_l(c,type,locale) ((locale)->__ctype_b[(int) (c)] & (unsigned short int) type)SIOCSIFADDR 0x8916SIOCGIFCONF 0x8912MOUNT_ATTR_NODIRATIME 0x00000080BLKFRASETMS_NODEV 4__CPU_ISSET_S(cpu,setsize,cpusetp) (__extension__ ({ size_t __cpu = (cpu); __cpu / 8 < (setsize) ? ((((const __cpu_mask *) ((cpusetp)->__bits))[__CPUELT (__cpu)] & __CPUMASK (__cpu))) != 0 : 0; }))FIOQSIZE 0x5460hugetlbfs__known_mountpointsPROC_SUPER_MAGIC 0x9fa0bpf_fs__mountpointWINT_MIN (0u)TCFLSH 0x540BBLKBSZSETisxdigit(c) __isctype((c), _ISxdigit)_ASM_GENERIC_IOCTL_H SIOGIFINDEX SIOCGIFINDEXTTYDEF_CFLAG (CREAD | CS7 | PARENB | HUPCL)__iscntrl_l(c,l) __isctype_l((c), _IScntrl, (l))MS_UNBINDABLE MS_UNBINDABLEMS_MGC_VALMS_STRICTATIME MS_STRICTATIMEMS_RMT_MASK (MS_RDONLY|MS_SYNCHRONOUS|MS_MANDLOCK|MS_I_VERSION |MS_LAZYTIME)_POSIX_SYMLOOP_MAX 8SIG_ATOMIC_MAX (2147483647)ispunct_l(c,l) __ispunct_l ((c), (l))LLONG_MAX __LONG_LONG_MAX___SYS_STAT_H 1MOVE_MOUNT_T_AUTOMOUNTS 0x00000020_POSIX_LOGIN_NAME_MAX 9BLKFLSBUFtoascii_l(c,l) __toascii_l ((c), (l))LINE_MAX _POSIX2_LINE_MAXMOUNT_ATTR_SIZE_VER0 32WINT_MAX (4294967295u)PTHREAD_BARRIER_SERIAL_THREAD -1tracefs_init_onceMS_SILENT MS_SILENTINT16_MIN (-32767-1)fs__tracefsBLKSECTGET _IO(0x12,103)sysfs__read_intTIOCPKT 0x5420MS_BORN (1<<29)PTHREAD_MUTEX_ADAPTIVE_NPMS_SUBMOUNT (1<<26)_POSIX_SYMLINK_MAX 255TCSETSW 0x5403_POSIX_TTY_NAME_MAX 9S_ISSOCK(mode) __S_ISTYPE((mode), __S_IFSOCK)__valfs__bpf_fsSIOCSRARP 0x8962TIOCM_SR 0x010MOVE_MOUNT_F_EMPTY_PATH 0x00000004BLKGETSIZE _IO(0x12, 96)BLKROGETN_AX25 5USHRT_MAX (SHRT_MAX * 2 + 1)MNT_DETACH MNT_DETACHS_IREAD S_IRUSRMS_NODEV MS_NODEVstrcmp_POSIX_MQ_PRIO_MAX 32_POSIX_SEM_VALUE_MAX 32767__CPU_ALLOC_SIZE(count) ((((count) + __NCPUBITS - 1) / __NCPUBITS) * sizeof (__cpu_mask))MS_MGC_MSK 0xffff0000MS_MGC_VAL 0xC0ED0000__fsword_tIOCSIZE_SHIFT (_IOC_SIZESHIFT)INT_LEAST64_MAX (__INT64_C(9223372036854775807))MS_MGC_VAL 0xc0ed0000__ASM_X86_BITSPERLONG_H DELAYTIMER_MAX 2147483647_TOOLS_LINUX_TYPES_H_ upper_nameSIOCGIFFLAGS 0x8913IOC_INOUT ((_IOC_WRITE|_IOC_READ) << _IOC_DIRSHIFT)_IOR(type,nr,size) _IOC(_IOC_READ,(type),(nr),(_IOC_TYPECHECK(size)))SIOCGIFMAP 0x8970TIOCM_CTS 0x020STATMOUNT_SB_BASIC 0x00000001U_STATFS_F_NAMELEN __DEFINED_ptrdiff_t BC_STRING_MAX _POSIX2_BC_STRING_MAXTCXONC 0x540ASIOCSIFTXQLEN 0x8943SIOCGARP 0x8954sysfs__known_mountpointstracing_path_mount_DYNAMIC_STACK_SIZE_SOURCE 1CLOSE_RANGE_UNSHARE (1U << 1)tracing_ISOC95_SOURCERENAME_WHITEOUT (1 << 2)IFTODT(mode) (((mode) & 0170000) >> 12)RENAME_NOREPLACE (1 << 0)DT_UNKNOWN DT_UNKNOWN_DIRENT_HAVE_D_NAMLENUINTMAX_WIDTH 64mntpt_LINUX_CLOSE_RANGE_H tracing_path_debugfs_mount_POSIX_FD_SETSIZE _POSIX_OPEN_MAX_ISOC99_SOURCE_PRINTF_NAN_LEN_MAX 4__GLIBC_USE_LIB_EXT2 1_DIRENT_HAVE_D_RECLEN DT_CHR DT_CHRtracing_path_tracefs_mountMAXNAMLEN NAME_MAXDT_WHT DT_WHT_GNU_SOURCE DT_SOCK DT_SOCKUINT_LEAST16_WIDTH 16str_error_rput_tracing_fileSEEK_DATA 3tracing_path__strerror_open_tp_DIRENT_MATCHES_DIRENT64 1__USE_DYNAMIC_STACK_SIZE 1__FDS_BITS(set) ((set)->fds_bits)d_reclennamelistget_events_file__USE_XOPEN2K8XSI 1_ISOC99_SOURCE 1PTHREAD_STACK_MIN __sysconf (__SC_THREAD_STACK_MIN_VALUE)__USE_XOPEN2KXSI 1UINT_FAST16_WIDTH __WORDSIZEDT_BLK DT_BLK__USE_GNU 1_ISOC2X_SOURCE 1__GLIBC_USE_IEC_60559_EXT 1_POSIX_HIWAT _POSIX_PIPE_BUF_DIRENT_H 1UINT32_WIDTH 32__tracing_path_setDTTOIF(dirtype) ((dirtype) << 12)_XOPEN_SOURCE_EXTENDED 1WINT_WIDTH 32DT_DIR DT_DIRalphasort64_ISOC11_SOURCETEMP_FAILURE_RETRY(expression) (__extension__ ({ long int __result; do __result = (long int) (expression); while (__result == -1L && errno == EINTR); __result; }))__GLIBC_USE_C2X_STRTOL 1_XOPEN_SOURCE_EXTENDEDUINT8_WIDTH 8__GLIBC_USE_IEC_60559_TYPES_EXT 1__API_FS_TRACING_PATH_H tracing_events__scandir_alphasort_XOPEN_SOURCE 700__error_t_defined 1sbuf__dirstreamSEEK_HOLE 4_ISOC2X_SOURCEUINT_LEAST8_WIDTH 8scandirUINT64_WIDTH 64put_events_file_TOOLS_LINUX_STRING_H_ UINT_FAST8_WIDTH 8__GLIBC_USE_IEC_60559_BFP_EXT_C2X 1PTRDIFF_WIDTH __WORDSIZE__USE_XOPEN_EXTENDED 1UINT_LEAST32_WIDTH 32__GLIBC_USE_DEPRECATED_GETS 0UINT_FAST64_WIDTH 64_DIRENT_HAVE_D_OFF _DYNAMIC_STACK_SIZE_SOURCE_D_EXACT_NAMLEN(d) (strlen ((d)->d_name))__SC_THREAD_STACK_MIN_VALUE 75__USE_LARGEFILE 1__GLIBC_USE_IEC_60559_BFP_EXT 1_LARGEFILE64_SOURCE__USE_ISOC11 1DT_REG DT_REG_LARGEFILE_SOURCEscandir64dirent_XOPEN_SOURCE_DIRENT_HAVE_D_TYPE get_tracing_fileDT_LNK DT_LNKRENAME_EXCHANGE (1 << 1)tracing_pathL_cuserid 9_POSIX_QLIMIT 1UINT16_WIDTH 16_LARGEFILE_SOURCE 1UINT_LEAST64_WIDTH 64__GLIBC_USE_ISOC2X 1__ino64_tstrdupa(s) (__extension__ ({ const char *__old = (s); size_t __len = strlen (__old) + 1; char *__new = (char *) __builtin_alloca (__len); (char *) memcpy (__new, __old, __len); }))CLOSE_RANGE_CLOEXEC (1U << 2)UINTPTR_WIDTH __WORDSIZEtracing_events__opendirSIG_ATOMIC_WIDTH 32_ISOC11_SOURCE 1strndupa(s,n) (__extension__ ({ const char *__old = (s); size_t __len = strnlen (__old, (n)); char *__new = (char *) __builtin_alloca (__len + 1); __new[__len] = '\0'; (char *) memcpy (__new, __old, __len); }))zput_events_file(ptr) ({ free(*ptr); *ptr = NULL; })DT_FIFO DT_FIFO_POSIX_UIO_MAXIOV 16WCHAR_WIDTH 32__GLIBC_USE_IEC_60559_FUNCS_EXT 1d_fileno d_inoSIZE_WIDTH __WORDSIZE__USE_UNIX98 1__USE_XOPEN 1UINT_FAST32_WIDTH __WORDSIZE_ISOC95_SOURCE 1__GLIBC_USE_IEC_60559_FUNCS_EXT_C2X 1_D_ALLOC_NAMLEN(d) (((char *) (d) + (d)->d_reclen) - &(d)->d_name[0])strcpycgroupfs_find_mountpoint__stringify(x...) __stringify_1(x)cached__LINUX_STRINGIFY_H strncpysubsyscgroupfs_cache_entrystrchrgetlinestrstr__stringify_1(x...) #xmaxlen__API_CPU__ cpu__get_max_freq__base_pr__pr_debug__pr_warn__gnuc_va_list__pr_infofp_offsetlibapi_print_fn_t__va_list_tag_VA_LIST_ _STDARG_H _VA_LIST_T_H __builtin_va_listgp_offsetoverflow_arg_areareg_save_area_ANSI_STDARG_H_ libapi_set_print__va_copy(d,s) __builtin_va_copy(d,s)va_arg(v,l) __builtin_va_arg(v,l)va_end(v) __builtin_va_end(v)__va_list__ va_start(v,l) __builtin_va_start(v,l)vfprintferrnum__xpg_strerror_r_GNU_SOURCEbuflenLIBPERF_DEBUGlibperf_print_fn_t__libperf_prLIBPERF_ERRLIBPERF_DEBUG2LIBPERF_DEBUG3libperf_initlibperf_printLIBPERF_INFOlibperf_print_levelGNU C17 13.2.0 -mtune=generic -march=x86-64 -g -fPIC -fvisibility=hidden -fasynchronous-unwind-tables -fstack-protector-strong -fstack-clash-protection -fcf-protectionLIBPERF_WARNpage_size_ISgraphnr_cpus_confcpu_map__new_sysconf__u16__u8orig__perf_cpu_map__nrcmp_cpuperf_cpu_map__intersect__compar_fn_t__u32nr_cpusperf_cpu_mapout_free_tmprefcount_tperf_cpu_map__mergemerged__u32_alias_t_ISprint__rethighpayload_sizeperf_cpu_map__putperf_cpu_map__read__ret_warn_on__ptrcpu_map__deletecpu_map__trim_new__read_once_size_ISpuncttmp_len__perf_cpu_map__cpuonlnf__uint64_t_ISalnumtmp_cpus_max1_max2__u16_alias_trefcount_readperf_cpu_map__new_online_cpus_ISxdigit_ISupper__ctype_b_loc_IScntrlperf_cpu_map__get__ret_warn_oncerefcount_inccpu_acpu_batomic_readrefcount_structstart_cpucpu_map__new_sysfs_onlineperf_cpu_map__hasperf_cpu_map__refcntatomic_setperf_cpu_map__maxperf_cpu_map__alloc__u8_alias_tqsortperf_cpu_map__new_any_cpu_ISalpha__warnedrefcount_inc_not_zero_ISblankatomic_cmpxchg_ISspacerefs__u64_alias_tperf_cpu_map__set_nrrefcount_set__old_ISlowernew_maxperf_cpuperf_cpu_map__has_any_cpu_or_is_emptyperf_cpu_map__equalcpu_at_idxperf_cpu_map__idxcpu_list_ISdigitperf_cpu_map__newrefcount_sub_and_testrefcount_dec_and_testperf_cpu_map__has_any_cpuperf_cpu_map__is_subsetend_cpuperf_thread_map__commthread_map_dataperf_thread_mapperf_thread_map__deleteerr_threadperf_thread_map__pidperf_thread_map__reallocperf_thread_map__resetperf_thread_map__set_pidperf_thread_map__new_dummynr_threadsperf_thread_map__new_arrayperf_thread_map__putperf_thread_map__getperf_thread_map__nrncpusperf_evsel__apply_filterPERF_FORMAT_TOTAL_TIME_RUNNINGprobe_offsetperf_evsel__read_sizerow_sizeperf_evsel__read__reserved_1exclude_hvcomm_execzallocperf_mmap__initaux_sample_sizeperf_evsel__alloc_fdempty_cpu_mapperf_evsel__attrperf_evsel__mmapinherit_threaduse_clockidis_pmu_coreperf_mmap__read_selfperf_evsel__free_fdunmap_cbperf_evsel__newwakeup_eventssample_id_allperf_evsel__alloc_idsample_regs_userPERF_FORMAT_GROUPINIT_LIST_HEADperf_counts_values__scale__u64perf_mmapxyarray__max_xxyarray__max_yperf_evsel__free_idprecise_ipremove_on_execempty_thread_mapsample_periodexclusivepagesPERF_FORMAT_TOTAL_TIME_ENABLEDperf_evsel__cpusperf_mmap__munmapconfig1config2config3inheritperf_evsel__threadsxyarray__newdisableduprobe_pathcontext_switchnr_membersperf_evsel__alloc_mmapperf_evsel__enable_threadget_group_fdperf_evsel__close_fdperf_evsel__enableperf_evsel__run_ioctlperf_evsel__closesample_stack_userperf_evsel__initPERF_FORMAT_IDlibperf_unmap_cb_tenable_on_execsample_max_stackwakeup_watermarkown_cpuskprobe_addrsig_dataexclude_guestperf_event_read_formatexclude_kerneltext_pokexyarrayperf_evsel__mmap_basemmap_data__zfreesample_regs_intrevent_copyPERF_FORMAT_MAXprotbp_addrperf_evsel__deleteperf_evselperf_evsel__ioctlperf_mmap__mmap__xyarray__entryperf_evsel__munmapperf_evsel__disableperf_evsel__disable_cpu__s32exclude_usersample_freqcontentsexclude_callchain_useraux_watermarkkprobe_funcperf_evsel__close_fd_cpuperf_evsel__close_cpubp_lenexclude_hostentry_sizeperf_evsel__enable_cpunthreadsevsel_fdpscaledinherit_statperf_evsel__read_groupbp_typeperf_evsel__adjust_valuesperf_evsel__openexclude_callchain_kernelexclude_idlesys_perf_event_openwrite_backwardevent_copy_szbranch_sample_typeaux_outputperf_mmap_paramsigtrapPERF_FORMAT_LOSTrequires_cpuxyarray__deleteperf_counts_valuescpu_map_idx__s8__reserved_2__reserved_3perf_event_attrperf_evlist__alloc_mmapperf_evlist__openperf_evlist__mmap_cb_mmapperf_evlist__add_pollfdperf_evlist__initperf_evlist__deletemmap_per_evseluser_requested_cpusall_cpusfdarray__available_entriesrevents_and_maskflgsheadsperf_evlist__mmap_ops__list_delnfdsnr_entriesmmap_ovwperf_evlist_mmap__cb_idx_tlist_add_tailout_errperf_evlist__closeperf_evlist__nr_groupsperf_evlist__exitperf_evlist__addperf_evlist__id_add_fdout_unmapperf_mmap__getvcpuperf_evlist_mmap__cb_mmap_tperf_evlist__purgemachine_pidperf_evlist__set_mmap_firsthas_user_cpusperf_evlist__id_addperf_evlist__go_system_wideperf_evlist__filter_pollfdperf_evlist__mmapperf_evlist_mmap_opsneeds_map_propagationhlist_add_headhlist_nodeperf_evlist__enablelist_del_initread_dataperf_evlist__newpprevperf_evlist__mmap_cb_get__perf_evlist__set_leaderevlist_cpummap_per_threadperf_evlist__next_mmapperf_evlist__nr_mmapsmmap_per_cpuperf_evlist__firstperf_evlist__pollperf_evlist__id_hashperf_evlist__remove__list_del_entryperf_evlist__reset_id_hashperf_evlistperf_evlist__alloc_pollfdreventperf_evlist__disableperf_evlist__read_formatperf_evlist__munmap_filteredperf_evlist__nexthlist_headperf_evlist__set_mapsperf_sample_id__write_once_sizeperf_evlist_mmap__cb_get_tmmap_ovw_firstfcntlperf_mmap__putcpu_idx__list_addhash_64_genericperf_evsel__set_sid_idx__mptr_output_overwrite__func__perf_evlist__munmap__perf_evlist__propagate_mapsperf_record_header_featurenext_prev_tidtime_cyclespheaderperf_record_header_build_idperf_record_switchperf_record_cpu_mapcap_user_time_zeroperf_record_auxtrace_errorreferencenext_prev_pidperf_record_header_tracing_dataperf_record_lostcap_bit0perf_record_thread_mapcap_user_rdpmcperf_record_mask_cpu_map32ino_generationperf_record_throttlering_buffer_write_tailpgoffmask64_dataperf_record_auxtraceperf_record_cpu_map_dataptidperf_record_header_attrksym_typeperf_record_thread_map_entrytime_enabledrange_cpu_datacap_user_timeperf_record_statperf_record_aux_output_hw_idpackold_lenperf_mmap__emptyid_index_entryevent_idfeat_idperf_record_text_poke_eventmask32_dataperf_record_bpf_eventtime_maskperf_record_id_indexperf_record_mask_cpu_map64perf_record_lost_samplesreserved2__perf_record_ksymbolperf_mmap__consumetime_offsetreserved1__read_timestampring_buffer_read_headtime_runningcap_____resevcntperf_mmap__read_head__reservedstream_idperf_mmap__mmap_lenperf_mmap__read_eventbuild_id_sizeperf_record_mmap2perf_record_compressedperf_record_cgroupperf_event_mmap_pagetime_shiftperf_trace_event_type__padaux_sizestartpppidunitevt_headdata_tail__int64_tcompat_version__perf_mmap__read_initread_perf_counternr_namespacesreserved___min1_min2perf_ns_link_infoperf_record_auxtrace_infomul_u64_u32_shrperf_record_readcapabilitiesperf_record_commcap_user_time_shortcpu_map_entries___p1miscdata_headcpus_dataaux_offsetperf_mmap__readperf_record_event_updateperf_record_stat_roundperf_mmap__write_tailtime_multoverwrite_rb_find_rangenew_lenperf_record_stat_configperf_record_mmapperf_record_header_event_typeperf_record_forkaux_tailperf_record_range_cpu_map__s64data_offsetperf_record_event_update_scaleperf_record_time_convperf_record_samplepmc_widthperf_record_itrace_startdeltaperf_record_event_update_cpusfeatperf_mmap__read_doneperf_record_namespacesperf_record_stat_config_entryaux_headcap_bit0_is_deprecatedperf_record_auxlong_sizeperf_event_headerylenxyarray__resetis_readwritenpreadpreadnbuf_startSTATX__RESERVED 0x80000000U__getcwd_chkSTATX_UID 0x00000008U_TOOLS_LINUX_COMPILER_H_ pager_env_compiletime_assert(condition,msg,prefix,suffix) __compiletime_assert(condition, msg, prefix, suffix)__SUBCMD_UTIL_H __glibc_unsigned_or_positive(__l) ((__typeof (__l)) 0 < (__typeof (__l)) -1 || (__builtin_constant_p (__l) && (__l) > 0))GNU C99 13.2.0 -mtune=generic -march=x86-64 -ggdb3 -O6 -std=gnu99 -fPIC -fasynchronous-unwind-tables -fstack-protector-strong -fstack-clash-protection -fcf-protectionexecv_cmd__aligned(x) __attribute__((aligned(x)))pwd_stat__acquires(x) __glibc_fortify_n(f,__l,__s,__osz,...) (__glibc_safe_or_unknown_len (__l, __s, __osz) ? __ ## f ## _alias (__VA_ARGS__) : (__glibc_unsafe_len (__l, __s, __osz) ? __ ## f ## _chk_warn (__VA_ARGS__, (__osz) / (__s)) : __ ## f ## _chk (__VA_ARGS__, (__osz) / (__s))))st_uid__same_type(a,b) __builtin_types_compatible_p(typeof(a), typeof(b))__always_inline inline __attribute__((always_inline))__apst_blksize__fmtSTATX_MODE 0x00000002UWRITE_ONCE(x,val) ({ union { typeof(x) __val; char __c[1]; } __u = { .__val = (val) }; __write_once_size(&(x), __u.__c, sizeof(x)); __u.__val; })st_gidargv0__syscall_slong_t__fortified_attr_access(a,o,s) __attribute__ ((__access__ (a, o)))st_nlink__PERF_SUBCMD_CONFIG_H __packed __attribute__((packed))st_ctimSTATX_BLOCKS 0x00000400U_BITS_STDIO2_DEC_H 1_BITS_STDIO_H 1__scanf(a,b) __attribute__((format(scanf, a, b)))fread_unlocked(ptr,size,n,stream) (__extension__ ((__builtin_constant_p (size) && __builtin_constant_p (n) && (size_t) (size) * (size_t) (n) <= 8 && (size_t) (size) != 0) ? ({ char *__ptr = (char *) (ptr); FILE *__stream = (stream); size_t __cnt; for (__cnt = (size_t) (size) * (size_t) (n); __cnt > 0; --__cnt) { int __c = getc_unlocked (__stream); if (__c == EOF) break; *__ptr++ = __c; } ((size_t) (size) * (size_t) (n) - __cnt) / (size_t) (size); }) : (((__builtin_constant_p (size) && (size_t) (size) == 0) || (__builtin_constant_p (n) && (size_t) (n) == 0)) ? ((void) (ptr), (void) (stream), (void) (size), (void) (n), (size_t) 0) : fread_unlocked (ptr, size, n, stream))))__strlcpy_chk__rcu __stack_chk_failSTATX_BASIC_STATS 0x000007ffUOPTIMIZER_HIDE_VAR(var) __asm__ ("" : "=r" (var) : "0" (var))st_atim__compiletime_error(message) __attribute__((error(message)))fwrite_unlocked(ptr,size,n,stream) (__extension__ ((__builtin_constant_p (size) && __builtin_constant_p (n) && (size_t) (size) * (size_t) (n) <= 8 && (size_t) (size) != 0) ? ({ const char *__ptr = (const char *) (ptr); FILE *__stream = (stream); size_t __cnt; for (__cnt = (size_t) (size) * (size_t) (n); __cnt > 0; --__cnt) if (putc_unlocked (*__ptr++, __stream) == EOF) break; ((size_t) (size) * (size_t) (n) - __cnt) / (size_t) (size); }) : (((__builtin_constant_p (size) && (size_t) (size) == 0) || (__builtin_constant_p (n) && (size_t) (n) == 0)) ? ((void) (ptr), (void) (stream), (void) (size), (void) (n), (size_t) 0) : fwrite_unlocked (ptr, size, n, stream))))STATX_ATTR_APPEND 0x00000020__uid_tALLOC_GROW(x,nr,alloc) do { if ((nr) > alloc) { if (alloc_nr(alloc) < (nr)) alloc = (nr); else alloc = alloc_nr(alloc); x = xrealloc((x), alloc * sizeof(*(x))); } } while(0)set_argv_exec_path__blkcnt_t__glibc_fortify(f,__l,__s,__osz,...) (__glibc_safe_or_unknown_len (__l, __s, __osz) ? __ ## f ## _alias (__VA_ARGS__) : (__glibc_unsafe_len (__l, __s, __osz) ? __ ## f ## _chk_warn (__VA_ARGS__, __osz) : __ ## f ## _chk (__VA_ARGS__, __osz)))__getcwd_aliasREAD_ONCE(x) ({ union { typeof(x) __val; char __c[1]; } __u = { .__c = { 0 } }; __read_once_size(&(x), __u.__c, sizeof(x)); __u.__val; })__asprintf_chkold_path__wur __attribute_warn_unused_result____fprintf_chk__mode_t__glibc_objsize0(__o) __builtin_dynamic_object_size (__o, 0)__SUBCMD_EXEC_CMD_H STATX_ATTR_ENCRYPTED 0x00000800__FD_ELTnoinline __attribute__((noinline))__maybe_unused __attribute__((unused))STATX_ATTR_AUTOMOUNT 0x00001000STATX_BTIME 0x00000800USTATX_SIZE 0x00000200U__PASTE(a,b) ___PASTE(a, b)__STRINGS_FORTIFIED 1GCC_VERSION (__GNUC__ * 10000 + __GNUC_MINOR__ * 100 + __GNUC_PATCHLEVEL__)add_pathfallthrough __attribute__((__fallthrough__))__releases(x) make_nonrelative_path_BITS_STDIO2_H 1STATX_TYPE 0x00000001Uget_pwd_cwdsystem_path__acquire(x) (void)0__nlink_tst_modeSTATX_ATTR_MOUNT_ROOT 0x00002000__stream_BITS_SELECT_DECL_H 1__cond_lock(x,c) (c)STATX_MNT_ID 0x00001000Uget_argv_exec_path__src__noreturn __attribute__((noreturn))STATX_ATTR_NODUMP 0x00000040is_dir_sep(c) ((c) == '/')__glibc_safe_len_cond(__l,__s,__osz) ((__l) <= (__osz) / (__s))strndupSTATX_ATTR_IMMUTABLE 0x00000010asm_goto_output(x...) asm goto(x)__statx_timestamp_defined 1stat64__FD_ELT(d) __extension__ ({ long int __d = (d); (__builtin_constant_p (__d) ? (0 <= __d && __d < __FD_SETSIZE ? (__d / __NFDBITS) : __fdelt_warn (__d)) : __fdelt_chk (__d)); })subcmd_config__time_tastrcatf(out,fmt,...) ({ char *tmp = *(out); if (asprintf((out), "%s" fmt, tmp ?: "", ## __VA_ARGS__) == -1) die("asprintf failed"); free(tmp); })STATX_MNT_ID_UNIQUE 0x00004000U_GNU_SOURCE 1likely(x) __builtin_expect(!!(x), 1)__blksize_tSTATX_NLINK 0x00000004U__read_mostly compiletime_assert(condition,msg) _compiletime_assert(condition, msg, __compiletime_assert_, __COUNTER__)MAX_ARGS 32execvp__strlcpy_alias__USE_EXTERN_INLINES 1report__attribute_const__ extract_argv0_path_FORTIFY_SOURCE 3_LINUX_STAT_H __destunreachable() __builtin_unreachable()__STDIO_INLINE__glibc_objsize(__o) __builtin_dynamic_object_size (__o, 1)__builtin___memcpy_chkSTATX_ALL 0x00000fffUSTATX_INO 0x00000100U__must_be_array(a) BUILD_BUG_ON_ZERO(__same_type((a), &(a)[0]))__getcwd_chk_warn__must_hold(x) setup_pathexec_cmd_init__printf(a,b) __attribute__((format(printf, a, b)))STATX_GID 0x00000010Uis_absolute_pathunlikely(x) __builtin_expect(!!(x), 0)__init new_path__LINUX_COMPILER_TYPES_H ___PASTE(a,b) a ##bzfree(ptr) ({ free(*ptr); *ptr = NULL; })fread_unlocked__is_constexpr(x) (sizeof(int) == sizeof(*(8 ? ((void *)((long)(x) * 0l)) : (int *)8)))__dev_t__glibc_reservedslash__weak __attribute__((weak))__glibc_safe_or_unknown_len(__l,__s,__osz) ((__builtin_constant_p (__osz) && (__osz) == (__SIZE_TYPE__) -1) || (__glibc_unsigned_or_positive (__l) && __builtin_constant_p (__glibc_safe_len_cond ((__SIZE_TYPE__) (__l), (__s), (__osz))) && __glibc_safe_len_cond ((__SIZE_TYPE__) (__l), (__s), (__osz))))__pad0tv_nsecbarrier() __asm__ __volatile__("": : :"memory")STATX_ATIME 0x00000020USTATX_DIOALIGN 0x00002000USTATX_CTIME 0x00000080U__STDIO_INLINE __extern_inlinest_rdevst_dev__OPTIMIZE__ 1__pure __attribute__((pure))__glibc_unsafe_len(__l,__s,__osz) (__glibc_unsigned_or_positive (__l) && __builtin_constant_p (__glibc_safe_len_cond ((__SIZE_TYPE__) (__l), __s, __osz)) && !__glibc_safe_len_cond ((__SIZE_TYPE__) (__l), __s, __osz))STATX_ATTR_VERITY 0x00100000__gid_tgetcwd__builtin___vsnprintf_chknargvst_blocks__bufSTATX_ATTR_COMPRESSED 0x00000004__STDLIB_MB_LEN_MAX 16_BITS_UNISTD_DECL_H 1__always_unused __attribute__((__unused__))exec_namecwd_stat__used __attribute__((__unused__))vsnprintfprepare_exec_cmdst_inoexecl_cmd__ino_t__compiletime_assert(condition,msg,prefix,suffix) do { extern void prefix ## suffix(void) __compiletime_error(msg); if (!(condition)) prefix ## suffix(); } while (0)astrcat__release(x) (void)0alloc_nr(x) (((x)+16)*3/2)__USE_FORTIFY_LEVEL 3STATX_ATTR_DAX 0x00200000__statx_defined 1st_mtimSTATX_MTIME 0x00000040Uexec_path_env_BITS_STRING_FORTIFIED_H 1CR0 0000000other_cmdsB300 0000007ONLCR 0000004B200 0000006ECHOPRT 0002000IEXTEN 0100000NCCS 32FF1 0100000B150 0000005list_commands_in_dirB4000000 0010017readdir64TCSADRAIN 1FLUSHO 0010000B460800 0010004INLCR 0000100ECHOKE 0004000XTABS 0014000NL0 0000000IUTF8 0040000putcharB1000000 0010010CREAD 0000200__printf_chkVMIN 6__builtin_memsetONLRET 0000040__isoc23_strtolTCIFLUSH 0TCIOFF 2ECHO 0000010add_cmdnameB1500000 0010012__SUBCMD_HELP_H TAB2 0010000IXANY 0004000PARENB 0000400B57600 0010001exclude_cmdsOFILL 0000100VT1 0040000VEOL2 16TCSAFLUSH 2ISIG 0000001ICRNL 0000400B3000000 0010015B50 0000001load_command_listmain_cmdscmdname_compareB1800 0000012_HAVE_STRUCT_TERMIOS_C_ISPEED 1ICANON 0000002B75 0000002B600 0000010CMSPAR 010000000000entlenmput_charpretty_print_string_listVQUIT 1CEOL '\0'ECHOE 0000020B3500000 0010016_TERMIOS_H 1strstartsTCOON 1titlexreallocget_term_dimensionsTCOOFF 0BS0 0000000ECHOK 0000040B110 0000003B1152000 0010011VEOF 4HUPCL 0002000OPOST 0000001B500000 0010005ws_rowTCIOFLUSH 2VERASE 2B2000000 0010013VKILL 3extlenB19200 0000016ECHONL 0000100CSIZE 0000060rowsCIBAUD 002003600000OFDEL 0000200ECHOCTL 0001000TAB0 0000000TCION 3TABDLY 0014000PENDIN 0040000VSTOP 9IMAXBEL 0020000B2500000 0010014NLDLY 0000400CBAUD 000000010017IXOFF 0010000OCRNL 0000010BSDLY 0020000longestCR3 0003000B230400 0010003VWERASE 14winsizeEXTA B19200NL1 0000400VEOL 11CLOCAL 0004000__nptruniqIGNBRK 0000001NOFLSH 0000200BRKINT 0000002B4800 0000014__lenXCASE 0000004is_executableis_in_cmdlistFF0 0000000VSUSP 10ISTRIP 0000040FFDLY 0100000INPCK 0000020PARODD 0001000TAB3 0014000__MAX_BAUD B4000000B9600 0000015VTDLY 0040000PARMRK 0000010B38400 0000017CR1 0001000colonEXTPROC 0200000B134 0000004TAB1 0004000B1200 0000011excludesB115200 0010002CSTATUS '\0'TCOFLUSH 1B2400 0000013VSTART 8max_colsIUCLC 0001000CRTSCTS 020000000000CS5 0000000list_commandsCSTOPB 0000100B576000 0010006closedirclean_cmdnamesCBAUDEX 000000010000CS6 0000020_HAVE_STRUCT_TERMIOS_C_OSPEED 1ONOCR 0000020ADDRB 04000000000VREPRINT 12IGNPAR 0000004EXTB B38400CCEQ(val,c) ((c) == (val) && (val) != _POSIX_VDISABLE)ws_ypixelws_xpixelCS8 0000060CS7 0000040CRDLY 0003000ws_colhas_extensionTCSANOW 0IXON 0002000VSWTC 7BS1 0020000VTIME 5VT0 0000000IGNCR 0000200OLCUC 0000002TOSTOP 0000400env_pathVLNEXT 15VDISCARD 13readdirprefix_lenVINTR 0CR2 0002000B921600 0010007sigchain_funsi_status _sifields._sigchld.si_statusSIGALRM 14__stack_t_defined 1si_call_addr _sifields._sigsys._call_addrPOLL_OUT POLL_OUTSIGCLD SIGCHLDBUS_MCEERR_AR BUS_MCEERR_ARSIGRTMIN (__libc_current_sigrtmin ())__SUBCMD_RUN_COMMAND_H ILL_PRVOPC ILL_PRVOPCisattysi_lower _sifields._sigfault._bounds._addr_bnd._lower_BITS_SIGINFO_CONSTS_ARCH_H 1POLL_PRI POLL_PRISA_NOCLDWAIT 2SEGV_MTEAERR SEGV_MTEAERRSIGPWR 30SEGV_ACCADI SEGV_ACCADISI_QUEUE SI_QUEUEsi_syscall _sifields._sigsys._syscallBUS_MCEERR_AO BUS_MCEERR_AOsi_upper _sifields._sigfault._bounds._addr_bnd._upperSIGEV_NONE SIGEV_NONE_BITS_SIGSTACK_H 1SIGINT 2_NSIG (__SIGRTMAX + 1)REG_CR2 REG_CR2SIGPROF 27REG_RDI REG_RDISA_STACK SA_ONSTACKREG_RIP REG_RIP_BITS_SS_FLAGS_H 1spawned_pagersa_sigaction __sigaction_handler.sa_sigactionsigev_notify_function _sigev_un._sigev_thread._function_SIGNAL_H FPE_INTDIV FPE_INTDIVno_stderr__SI_ASYNCIO_AFTER_SIGIO 1__SI_CLOCK_T __clock_tSEGV_MAPERR SEGV_MAPERRREG_RDX REG_RDXSEGV_ACCERR SEGV_ACCERR__SUBCMD_PAGER_H pager_initSI_USER SI_USERFPE_INTOVF FPE_INTOVFSIGURG 23SIGBUS 7SIGCHLD 17REG_R11 REG_R11FPE_FLTUNK FPE_FLTUNKREG_R12 REG_R12REG_R13 REG_R13si_addr _sifields._sigfault.si_addrREG_R14 REG_R14atexitSIGSYS 31REG_R15 REG_R15pager_processSEGV_PKUERR SEGV_PKUERR__fd_masksigmask(sig) __glibc_macro_warning ("sigmask is deprecated") ((int)(1u << ((sig) - 1)))__sigevent_t_defined 1__fdelt_chkREG_R10 REG_R10SIGIOT SIGABRTFPE_FLTINV FPE_FLTINVTRAP_HWBKPT TRAP_HWBKPTexceptionSI_KERNEL SI_KERNEL_BITS_SIGNUM_ARCH_H 1fflush__SI_ERRNO_THEN_CODE 1MINSIGSTKSZ 2048ILL_PRVREG ILL_PRVREG__SIGRTMIN 32si_ptr _sifields._rt.si_sigval.sival_ptrREG_TRAPNO REG_TRAPNO_SYS_UCONTEXT_H 1__suseconds_tSEGV_ADIPERR SEGV_ADIPERRILL_ILLTRP ILL_ILLTRPtv_usecwait_for_pagerSIGXCPU 24__SI_MAX_SIZE 128SA_RESETHAND 0x80000000sigchain_push_commonREG_RSI REG_RSIsi_stime _sifields._sigchld.si_stimesi_timerid _sifields._timer.si_tidSEGV_ADIDERR SEGV_ADIDERRSIGILL 4SIGTTIN 21TRAP_BRKPT TRAP_BRKPT_BITS_SIGCONTEXT_H 1_BITS_SIGNUM_GENERIC_H 1no_stdoutno_stdinSA_SIGINFO 4__SUBCMD_SIGCHAIN_H si_overrun _sifields._timer.si_overrun__SIGEV_MAX_SIZE 64SIGSEGV 11preexec_cbselect____sigval_t_defined __SI_BAND_TYPE long intMINSIGSTKSZ SIGSTKSZ_BITS_SIGINFO_CONSTS_H 1SA_INTERRUPT 0x20000000SI_ASYNCIO SI_ASYNCIOsi_uid _sifields._kill.si_uid_BITS_SIGACTION_H 1pager_get_columnsREG_OLDMASK REG_OLDMASKREG_R8 REG_R8CLD_CONTINUED CLD_CONTINUED_BITS_SIGTHREAD_H 1REG_CSGSFS REG_CSGSFS__ctx(fld) fldfds_bitsIS_RUN_COMMAND_ERR(x) (-(x) >= ERR_RUN_COMMAND_FORK)si_value _sifields._rt.si_sigvalREG_R9 REG_R9FPE_FLTUND FPE_FLTUNDpager_columnsFPE_CONDTRAP FPE_CONDTRAP__NGREG 23FPE_FLTRES FPE_FLTRESCLD_EXITED CLD_EXITEDSEGV_MTESERR SEGV_MTESERRCLD_DUMPED CLD_DUMPEDpager_preexec__SIGEV_PAD_SIZE ((__SIGEV_MAX_SIZE / sizeof (int)) - 4)FPE_FLTSUB FPE_FLTSUBsi_band _sifields._sigpoll.si_bandSIGUSR1 10SIGUSR2 12stdout_to_stderr__sig_atomic_t_defined 1__fdelt_warnSA_ONSTACK 0x08000000SIG_ERR ((__sighandler_t) -1)SS_DISABLE SS_DISABLESA_ONESHOT SA_RESETHANDSIGKILL 9SI_MESGQ SI_MESGQSA_NOCLDSTOP 1REG_RAX REG_RAXsi_pid _sifields._kill.si_pidSIGXFSZ 25__SI_SIGFAULT_ADDL FP_XSTATE_MAGIC2 0x46505845UPOLL_HUP POLL_HUPILL_COPROC ILL_COPROCtimevalSEGV_BNDERR SEGV_BNDERRSIGTTOU 22SIGSTKSZ 8192ILL_ILLOPN ILL_ILLOPNSIG_IGN ((__sighandler_t) 1)SIG_BLOCK 0__siginfo_t_defined 1SIGRTMAX (__libc_current_sigrtmax ())fd_set__sigstack_defined 1SIGTRAP 5CLD_KILLED CLD_KILLEDREG_RSP REG_RSP__SIGRTMAX 64FP_XSTATE_MAGIC2_SIZE sizeof (FP_XSTATE_MAGIC2)ILL_ILLADR ILL_ILLADRSIGFPE 8finish_commandSIGPOLL 29forced_pagersi_fd _sifields._sigpoll.si_fd__arrSIGWINCH 28SIGQUIT 3TRAP_UNK TRAP_UNKSIGTERM 15REG_ERR REG_ERRforce_pagerSIGIO SIGPOLLNSIG _NSIGSA_NODEFER 0x40000000SI_SIGIO SI_SIGIOSEGV_CPERR SEGV_CPERRsignosi_utime _sifields._sigchld.si_utime__SI_ALIGNMENT REG_RBP REG_RBPpager_argvILL_BADSTK ILL_BADSTKSIGHUP 1SIGSTKFLT 16REG_RBX REG_RBXREG_EFL REG_EFLSIGTSTP 20TRAP_BRANCH TRAP_BRANCHILL_BADIADDR ILL_BADIADDRSIG_DFL ((__sighandler_t) 0)SI_ASYNCNL SI_ASYNCNLSIGEV_THREAD SIGEV_THREADSA_NOMASK SA_NODEFERsa_handler __sigaction_handler.sa_handler_BITS_SIGINFO_ARCH_H 1SIGPIPE 13dup2SIG_HOLD ((__sighandler_t) 2)FPE_FLTDIV FPE_FLTDIVSIGEV_SIGNAL SIGEV_SIGNALraise__SI_HAVE_SIGSYS 1si_int _sifields._rt.si_sigval.sival_intsetup_pagerFPE_FLTOVF FPE_FLTOVFPOLL_IN POLL_INRUN_COMMAND_NO_STDIN 1RUN_COMMAND_STDOUT_TO_STDERR 4sigchain_popSIGEV_THREAD_ID SIGEV_THREAD_IDFP_XSTATE_MAGIC1 0x46505853USI_DETHREAD SI_DETHREADchild_processSIGABRT 6SIG_SETMASK 2TRAP_TRACE TRAP_TRACEBUS_ADRERR BUS_ADRERRsigev_notify_attributes _sigev_un._sigev_thread._attributeSIGSTKSZ sysconf (_SC_SIGSTKSZ)_BITS_SIGEVENT_CONSTS_H 1si_addr_lsb _sifields._sigfault.si_addr_lsbpager_in_useBUS_OBJERR BUS_OBJERR__ctxstart_commandCLD_STOPPED CLD_STOPPEDSIG_UNBLOCK 1POLL_MSG POLL_MSGSIGCONT 18RUN_EXEC_CMD 2BUS_ADRALN BUS_ADRALNwait_for_pager_signalSA_RESTART 0x10000000SS_ONSTACK SS_ONSTACKSIGVTALRM 26si_pkey _sifields._sigfault._bounds._pkeyPOLL_ERR POLL_ERRILL_ILLOPC ILL_ILLOPCSI_TIMER SI_TIMERSI_TKILL SI_TKILLREG_RCX REG_RCXsi_arch _sifields._sigsys._archSIGSTOP 19__SI_PAD_SIZE ((__SI_MAX_SIZE / sizeof (int)) - 4)CLD_TRAPPED CLD_TRAPPEDNGREG __NGREGPARSE_OPT_LASTARG_DEFAULTPARSE_OPT_LIST_SUBCMDScpu_to_le16 max(x,y) ({ typeof(x) _max1 = (x); typeof(y) _max2 = (y); (void) (&_max1 == &_max2); _max1 > _max2 ? _max1 : _max2; })is_abbreviatedPARSE_OPT_KEEP_DASHDASHroundup(x,y) ( { const typeof(y) __y = y; (((x) + (__y - 1)) / __y) * __y; } )toupper(c) __tobody (c, toupper, *__ctype_toupper_loc (), (c))ambiguous_option__PERF_ALIGN_MASK(x,mask) (((x)+(mask))&~(mask))unknownoptions__ordererror_bufOPT_CALLBACK_OPTARG(s,l,v,d,a,h,f) { .type = OPTION_CALLBACK, .short_name = (s), .long_name = (l), .value = (v), .argh = (a), .help = (h), .callback = (f), .flags = PARSE_OPT_OPTARG, .data = (d) }BUILD_BUG_ON_INVALID(e) ((void)(sizeof((__force long)(e))))OPT_INCR(s,l,v,h) { .type = OPTION_INCR, .short_name = (s), .long_name = (l), .value = check_vtype(v, int *), .help = (h) }parse_opt_typeexcl_opt__builtin_memmoveambiguous_flagsPARSE_OPT_DISABLEDoptwarningPARSE_OPT_OPTARG__SUBCMD_PARSE_OPTIONS_H PARSE_OPT_NOEMPTYsubcommandsstrcasestrOPTION_SET_PTROPTION_BOOLEANOPT__VERBOSITY(var) { OPTION_CALLBACK, 'v', "verbose", (var), NULL, "be more verbose", PARSE_OPT_NOARG, &parse_opt_verbosity_cb, 0 }, { OPTION_CALLBACK, 'q', "quiet", (var), NULL, "be more quiet", PARSE_OPT_NOARG, &parse_opt_verbosity_cb, 0 }arg_endOPT_ULONG(s,l,v,h) { .type = OPTION_ULONG, .short_name = (s), .long_name = (l), .value = check_vtype(v, unsigned long *), .help = (h) }cpu_to_le32 __round_mask(x,y) ((__typeof__(x))((y)-1))shortoptround_down(x,y) ((x) & ~__round_mask(x, y))__builtin___snprintf_chkdefvalinternal_helpPARSE_OPT_EXCLUSIVEparse_short_optget_argPARSE_OPT_NOARG__TOOLS_LINUX_KERNEL_H PARSE_OPT_NOBUILDstatic_assert_TOOLS_MATH_H PARSE_OPT_KEEP_UNKNOWNOPT_CALLBACK_DEFAULT_NOOPT(s,l,v,a,h,f,d) { .type = OPTION_CALLBACK, .short_name = (s), .long_name = (l), .value = (v), .arg = (a), .help = (h), .callback = (f), .defval = (intptr_t)d, .flags = PARSE_OPT_LASTARG_DEFAULT | PARSE_OPT_NOARG}container_of(ptr,type,member) ({ const typeof(((type *)0)->member) * __mptr = (ptr); (type *)((char *)__mptr - offsetof(type, member)); })toupper_l(c,locale) __toupper_l ((c), (locale))le64_to_cpu __tolower_l(c,locale) __tobody (c, __tolower_l, (locale)->__ctype_tolower, (c, locale))OPTION_GROUPcheck_typosbswap_64(x) __bswap_64 (x)usage_with_optionscan_skipbe16_to_cpu bswap_16PARSE_OPT_KEEP_ARGV0_LINUX_BUILD_BUG_H PARSE_OPT_NONEGparse_options_usageassert_perror(errnum) (!(errnum) ? __ASSERT_VOID_CAST (0) : __assert_perror_fail ((errnum), __FILE__, __LINE__, __ASSERT_FUNCTION))__isoc23_strtoulcpu_to_be64 bswap_64BUG_ON(cond) assert(!(cond))usage_with_options_internalmin_t(type,x,y) min((type)x, (type)y)parse_options_startoption__cmpBUG() BUG_ON(1)OPT_BOOLEAN(s,l,v,h) { .type = OPTION_BOOLEAN, .short_name = (s), .long_name = (l), .value = check_vtype(v, bool *), .help = (h) }ARRAY_SIZE(arr) (sizeof(arr) / sizeof((arr)[0]) + __must_be_array(arr))USAGE_OPTS_WIDTH 24OPTION_BITparse_options_endoption__in_argvPARSE_OPT_STOP_AT_NON_OPTIONbe64_to_cpu bswap_64set_option_flagparse_long_optbswap_16(x) __bswap_16 (x)be32_to_cpu bswap_32OPT_STRING_OPTARG(s,l,v,a,h,d) { .type = OPTION_STRING, .short_name = (s), .long_name = (l), .value = check_vtype(v, const char **), .argh =(a), .help = (h), .flags = PARSE_OPT_OPTARG, .defval = (intptr_t)(d) }BUILD_BUG_ON(condition) BUILD_BUG_ON_MSG(condition, "BUILD_BUG_ON failed: " #condition)OPT_CALLBACK(s,l,v,a,h,f) { .type = OPTION_CALLBACK, .short_name = (s), .long_name = (l), .value = (v), .argh = (a), .help = (h), .callback = (f) }usage_with_options_msgmax_t(type,x,y) max((type)x, (type)y)parse_opt_ctx_tUSAGE_GAP 2cpu_to_le64 OPT__QUIET(var) OPT_BOOLEAN('q', "quiet", (var), "be quiet")ASSERT_STRUCT_OFFSET(type,field,expected_offset) BUILD_BUG_ON_MSG(offsetof(type, field) != (expected_offset), "Offset of " #field " in " #type " has changed.")PARSE_OPT_HIDDENclamp(val,lo,hi) min((typeof(val))max(val, lo), hi)tolower_l(c,locale) __tolower_l ((c), (locale))synchronize_rcu() opterrorOPTION_STRINGOPT_STRING_OPTARG_SET(s,l,v,os,a,h,d) { .type = OPTION_STRING, .short_name = (s), .long_name = (l), .value = check_vtype(v, const char **), .argh = (a), .help = (h), .flags = PARSE_OPT_OPTARG, .defval = (intptr_t)(d), .set = check_vtype(os, bool *)}parse_opt_cbstatic_assert _Static_assertOPT_UINTEGER_OPTARG(s,l,v,d,h) { .type = OPTION_UINTEGER, .short_name = (s), .long_name = (l), .value = check_vtype(v, unsigned int *), .help = (h), .flags = PARSE_OPT_OPTARG, .defval = (intptr_t)(d) }OPTION_ENDBUILD_BUG_ON_MSG(cond,msg) compiletime_assert(!(cond), msg)min(x,y) ({ typeof(x) _min1 = (x); typeof(y) _min2 = (y); (void) (&_min1 == &_min2); _min1 < _min2 ? _min1 : _min2; })parse_options_subcommandOPT_SET_UINT(s,l,v,h,i) { .type = OPTION_SET_UINT, .short_name = (s), .long_name = (l), .value = check_vtype(v, unsigned int *), .help = (h), .defval = (i) }PARSE_OPT_HELPOPT_LONG(s,l,v,h) { .type = OPTION_LONG, .short_name = (s), .long_name = (l), .value = check_vtype(v, long *), .help = (h) }OPT_CALLBACK_DEFAULT(s,l,v,a,h,f,d) { .type = OPTION_CALLBACK, .short_name = (s), .long_name = (l), .value = (v), .argh = (a), .help = (h), .callback = (f), .defval = (intptr_t)d, .flags = PARSE_OPT_LASTARG_DEFAULT }BUILD_BUG_ON_NOT_POWER_OF_2(n) BUILD_BUG_ON((n) == 0 || (((n) & ((n) - 1)) != 0))__isoc23_strtoullparse_options_stepparse_opt_option_flagsBUILD_BUG_ON_ZERO(e) ((int)(sizeof(struct { int:(-!!(e)); })))longopt__vasprintf_chkfull__toupper_l(c,locale) __tobody (c, __toupper_l, (locale)->__ctype_toupper, (c, locale))OPTION_CALLBACKnr_groupreasonbuild_optPARSE_OPT_DONEorderedOPT_GROUP(h) { .type = OPTION_GROUP, .help = (h) }OPT_BOOLEAN_FLAG(s,l,v,h,f) { .type = OPTION_BOOLEAN, .short_name = (s), .long_name = (l), .value = check_vtype(v, bool *), .help = (h), .flags = (f) }OPTION_LONGOPT_UINTEGER(s,l,v,h) { .type = OPTION_UINTEGER, .short_name = (s), .long_name = (l), .value = check_vtype(v, unsigned int *), .help = (h) }parse_optionsparse_opt_verbosity_cbDIV_ROUND_UP(n,d) (((n) + (d) - 1) / (d))OPTION_ULONGOPT_CALLBACK_SET(s,l,v,os,a,h,f) { .type = OPTION_CALLBACK, .short_name = (s), .long_name = (l), .value = (v), .argh = (a), .help = (h), .callback = (f), .set = check_vtype(os, bool *)}fputcOPTION_U64excl_short_optcpidxcpu_to_be32 bswap_32round_up(x,y) ((((x)-1) | __round_mask(x, y))+1)nr_optsOPT_SET_PTR(s,l,v,h,p) { .type = OPTION_SET_PTR, .short_name = (s), .long_name = (l), .value = (v), .help = (h), .defval = (p) }abbrev_flagsOPT_CALLBACK_NOOPT(s,l,v,a,h,f) { .type = OPTION_CALLBACK, .short_name = (s), .long_name = (l), .value = (v), .argh = (a), .help = (h), .callback = (f), .flags = PARSE_OPT_NOARG }short_nameOPT_INTEGER(s,l,v,h) { .type = OPTION_INTEGER, .short_name = (s), .long_name = (l), .value = check_vtype(v, int *), .help = (h) }cpu_to_be16 bswap_16current_gfp_context(k) 0OPT_SHORT 1argh__int32_tPERF_ALIGN(x,a) __PERF_ALIGN_MASK(x, (typeof(x))(a)-1)unsetPARSE_OPT_CANSKIP_TOOLS_LINUX_PANIC_H OPT_STRING_NOEMPTY(s,l,v,a,h) { .type = OPTION_STRING, .short_name = (s), .long_name = (l), .value = check_vtype(v, const char **), .argh = (a), .help = (h), .flags = PARSE_OPT_NOEMPTY}print_option_helpparse_opt_flagsskip_prefixretryOPTION_UINTEGERle16_to_cpu bswap_32(x) __bswap_32 (x)OPT_BIT(s,l,v,h,b) { .type = OPTION_BIT, .short_name = (s), .long_name = (l), .value = check_vtype(v, int *), .help = (h), .defval = (b) }OPT_STRING(s,l,v,a,h) { .type = OPTION_STRING, .short_name = (s), .long_name = (l), .value = check_vtype(v, const char **), .argh = (a), .help = (h) }find_optioncheck_vtype(v,type) ( BUILD_BUG_ON_ZERO(!__builtin_types_compatible_p(typeof(v), type)) + v )PARSE_OPT_LIST_OPTSOPT_U64(s,l,v,h) { .type = OPTION_U64, .short_name = (s), .long_name = (l), .value = check_vtype(v, u64 *), .help = (h) }set_option_nobuildle32_to_cpu OPTION_INCRusagestrOPTION_ARGUMENTPARSE_OPT_UNKNOWNOPT__DRY_RUN(var) OPT_BOOLEAN('n', "dry-run", (var), "dry run")__ch__ctype_tolower_locUINT_MAX (~0U)OPTION_SET_UINTOPT_PARENT(p) { .type = OPTION_END, .parent = (p) }OPT_END() { .type = OPTION_END }tolower(c) __tobody (c, tolower, *__ctype_tolower_loc (), (c))OPT_ARGUMENT(l,h) { .type = OPTION_ARGUMENT, .long_name = (l), .help = (h) }OPT__VERBOSE(var) OPT_BOOLEAN('v', "verbose", (var), "be verbose")noargOPT__ABBREV(var) { OPTION_CALLBACK, 0, "abbrev", (var), "n", "use <n> digits to display SHA-1s", PARSE_OPT_OPTARG, &parse_opt_abbrev_cb, 0 }optstrget_valueOPT_BOOLEAN_SET(s,l,v,os,h) { .type = OPTION_BOOLEAN, .short_name = (s), .long_name = (l), .value = check_vtype(v, bool *), .help = (h), .set = check_vtype(os, bool *)}_RET_IP_ ((unsigned long)__builtin_return_address(0))OPT_UNSET 2PARSE_OPT_NO_INTERNAL_HELP__BUILD_BUG_ON_NOT_POWER_OF_2(n) BUILD_BUG_ON(((n) & ((n) - 1)) != 0)abbrev_optionOPT_DATE(s,l,v,h) { .type = OPTION_CALLBACK, .short_name = (s), .long_name = (l), .value = (v), .argh = "time", .help = (h), .callback = parse_opt_approxidate_cb }vasprintflong_nameOPTION_INTEGERBUILD_BUG() BUILD_BUG_ON_MSG(1, "BUILD_BUG failed")O_DIRECT __O_DIRECTF_SEAL_WRITE 0x0008__pathWAIT_ANY (-1)AT_NO_AUTOMOUNT 0x800waitpidRWH_WRITE_LIFE_MEDIUM 3close_pairprepare_run_command_v_optDN_CREATE 0x00000004ERR_RUN_COMMAND_FORKputenvSTRERR_BUFSIZE 128SPLICE_F_MOVE 1O_NOATIME __O_NOATIMERWH_WRITE_LIFE_NOT_SET 0F_OFD_SETLK 37LOCK_READ 64RWH_WRITE_LIFE_SHORT 2SPLICE_F_MORE 4dup_devnullMAX_HANDLE_SZ 128ERR_RUN_COMMAND_WAITPID_SIGNALDN_MODIFY 0x00000002SYNC_FILE_RANGE_WRITE_AND_WAIT (SYNC_FILE_RANGE_WRITE | SYNC_FILE_RANGE_WAIT_BEFORE | SYNC_FILE_RANGE_WAIT_AFTER)AT_STATX_FORCE_SYNC 0x2000ERR_RUN_COMMAND_EXEC__open_2RWF_WRITE_LIFE_NOT_SET RWH_WRITE_LIFE_NOT_SETFALLOC_FL_COLLAPSE_RANGE 0x08F_SETPIPE_SZ 1031W_STOPCODE(sig) __W_STOPCODE (sig)LOCK_WRITE 128AT_STATX_SYNC_TYPE 0x6000O_TMPFILE __O_TMPFILE__iovec_defined 1__open_aliasSYNC_FILE_RANGE_WAIT_BEFORE 1run_commandERR_RUN_COMMAND_PIPEF_SEAL_SHRINK 0x0002FALLOC_FL_KEEP_SIZE 0x01__idtype_t_defined AT_RECURSIVE 0x8000F_GETLEASE 1025SPLICE_F_GIFT 8AT_STATX_DONT_SYNC 0x4000F_SETSIG __F_SETSIGF_SET_FILE_RW_HINT 1038FALLOC_FL_UNSHARE_RANGE 0x40ERR_RUN_COMMAND_WAITPID_NOEXITWAIT_MYPGRP 0F_OFD_SETLKW 38O_PATH __O_PATHLOCK_MAND 32ERR_RUN_COMMAND_WAITPIDDN_MULTISHOT 0x80000000waitingRWH_WRITE_LIFE_NONE 1need_inchdirF_SEAL_FUTURE_WRITE 0x0010need_errDN_ACCESS 0x00000001need_outDN_DELETE 0x00000008AT_STATX_SYNC_AS_STAT 0x0000F_SET_RW_HINT 1036SYNC_FILE_RANGE_WAIT_AFTER 4F_GET_SEALS 1034__open_missing_mode__open_too_many_argsDN_RENAME 0x00000010AT_EMPTY_PATH 0x1000RWH_WRITE_LIFE_LONG 4LOCK_RW 192F_GETSIG __F_GETSIGwait_or_whinefderr__oflagSYNC_FILE_RANGE_WRITE 2fdoutWCOREDUMP(status) __WCOREDUMP (status)__open64_2F_SETOWN_EX __F_SETOWN_EX_SYS_WAIT_H 1F_OFD_GETLK 36ERR_RUN_COMMAND_WAITPID_WRONG_PIDDN_ATTRIB 0x00000020F_GET_RW_HINT 1035F_SETLEASE 1024F_ADD_SEALS 1033_FALLOC_H_ F_SEAL_SEAL 0x0001RWH_WRITE_LIFE_EXTREME 5FALLOC_FL_ZERO_RANGE 0x10F_SEAL_GROW 0x0004FALLOC_FL_INSERT_RANGE 0x20F_SEAL_EXEC 0x0020FALLOC_FL_NO_HIDE_STALE 0x04fdinunsetenvF_GET_FILE_RW_HINT 1037F_NOTIFY 1026FALLOC_FL_PUNCH_HOLE 0x02AT_HANDLE_FID AT_REMOVEDIRW_EXITCODE(ret,sig) __W_EXITCODE (ret, sig)F_GETOWN_EX __F_GETOWN_EXWCOREFLAG __WCOREFLAGSPLICE_F_NONBLOCK 2F_GETPIPE_SZ 1032signalssigchain_pushSIGCHAIN_MAX_SIGNALS 32sigchain_signalcheck_signumUNDEFINED "SUBCMD_HAS_NOT_BEEN_INITIALIZED"LL_DELTA (1 << 5)ET_CORE 4EF_SPARCV9_MM 3R_MIPS_CALL16 11R_TILEGX_HW0 9DT_PPC_NUM 2AT_SYSINFO 32EM_SLE9X 179isascii(c) (((unsigned char)(c))<=0x7f)R_386_TLS_LDM_CALL 30R_MN10300_NUM 35R_TILEGX_IMM8_Y0_TLS_GD_ADD 115EF_ARM_HASENTRY 0x02R_METAG_LO16_GOTOFF 33R_METAG_TLS_DTPOFF 58R_SPARC_16 2R_SH_CODE 30DT_MIPS_RLD_MAP_REL 0x70000035ELF_NOTE_OS_FREEBSD 3_X 0x40R_MICROBLAZE_TLS 22MIPS_AFL_ASE_MASK 0x00001fffPF_IA_64_NORECOV 0x80000000MIPS_AFL_EXT_XLR 1R_68K_TLS_GD8 27R_68K_32 1R_TILEGX_TLS_TPOFF32 111NT_GNU_PROPERTY_TYPE_0 5R_AARCH64_P32_COPY 180R_PPC64_JMP_SLOT R_PPC_JMP_SLOTR_PARISC_LTOFF_TP14WR 227DT_PROCNUM DT_MIPS_NUMislower(c) ((__ismask(c)&(_L)) != 0)EF_ARM_VFP_FLOAT 0x400R_TILEPRO_IMM8_Y1 20R_IA64_DTPMOD64LSB 0xa7R_X86_64_GOT32 3R_386_RELATIVE 8R_PPC64_PLT16_HI R_PPC_PLT16_HIAT_EUID 12GNU_PROPERTY_HIUSER 0xffffffffSTT_NOTYPE 0R_PPC_NONE 0R_PPC_EMB_NADDR16_HI 104R_SPARC_GOTDATA_OP_HIX22 82R_386_GOTOFF 9PPC64_OPT_MULTI_TOC 2R_METAG_RELBRANCH 4R_TILEGX_IMM16_X1_HW2_PCREL 55SHT_HIUSER 0x8fffffffR_SPARC_GOTDATA_OP_LOX10 83R_RISCV_RVC_JUMP 45DT_GNU_LIBLISTSZ 0x6ffffdf7DF_1_NODELETE 0x00000008R_PPC64_GOT_TLSGD16_LO 80R_386_GOT32 3R_TILEPRO_TLS_TPOFF32 84EM_ARC 45R_TILEPRO_DEST_IMM8_X1 55SHF_ARM_COMDEF 0x80000000DT_AUDIT 0x6ffffefcDT_MIPS_INTERFACE 0x7000002aEM_NORC 218EM_R32C 162R_AARCH64_LDST16_ABS_LO12_NC 284GNU_PROPERTY_X86_ISA_1_USED 0xc0010002EF_MIPS_ABI_EABI32 0x00003000EM_PDP10 64MIPS_AFL_ASE_EVA 0x00000004R_AARCH64_TLS_DTPREL 1029EM_M16C 117R_ARM_ME_TOO 128DT_MIPS_TIME_STAMP 0x70000002R_AARCH64_TLSLE_MOVW_TPREL_G1_NC 546NT_ARM_HW_BREAK 0x402SHN_HIPROC 0xff1fR_METAG_HIADDR16 0R_IA64_DTPREL64LSB 0xb7R_TILEPRO_IMM16_X0_TLS_GD_HI 70R_CKCORE_TLS_LE32 51EF_CSKY_ABIV2 0X20000000SHF_LINK_ORDER (1 << 7)R_MIPS16_TLS_DTPREL_HI16 108R_TILEGX_IMM16_X1_HW2_LAST_PCREL 63R_CKCORE_PCREL_IMM26BY2 19EM_UNICORE 110PN_XNUM 0xffffEM_SPARC32PLUS 18R_390_JMP_SLOT 11R_LARCH_TLS_IE_HI20 91R_MIPS_HI16 5R_PARISC_LORESERVE 128R_ARC_S21H_PCREL_PLT 0x4DR_ARC_24 0x3R_ARM_TLS_LE32 108R_MIPS_26 4R_PARISC_GNU_VTINHERIT 233R_ARM_TLS_DTPOFF32 18R_SPARC_HI22 9EF_ARM_EABI_UNKNOWN 0x00000000R_CKCORE_TLS_TPOFF32 58R_LARCH_ADD6 105R_OR1K_TLS_IE_HI16 28ispunct(c) ((__ismask(c)&(_P)) != 0)R_CKCORE_GOTPC_HI16 26R_BPF_64_64 1R_PPC_SDAREL16 32R_LARCH_SOP_PUSH_PLT_PCREL 29DT_BIND_NOW 24MIPS_AFL_ASE_DSP 0x00000001R_SPARC_SIZE64 87EM_INTELGT 205R_TILEPRO_IMM16_X1_HI 28R_68K_TLS_DTPMOD32 40R_MN10300_TLS_LE 29EM_ECOG16 176R_AARCH64_RELATIVE 1027R_IA64_DTPREL14 0xb1R_BPF_64_32 10DT_ENCODING 32R_MIPS_CALL_HI16 30SHT_REL 9R_AARCH64_ABS32 258R_390_GOTPLT64 32AT_UCACHEBSIZE 21R_SPARC_GLOB_DAT 20R_IA64_SUB 0x85EF_MIPS_MACH_IAMR2 0x00930000EF_MIPS_MACH_3900 0x00810000NT_PPC_SPE 0x101R_PARISC_TPREL14R 158R_PARISC_PCREL17R 11R_ARC_SDA16_LD1 0x17R_X86_64_GOTPC32 26PT_PARISC_UNWIND 0x70000001R_MICROMIPS_HIGHER 151EM_68HC16 69NT_PSINFO 13R_PARISC_PLTOFF16DF 119R_TILEGX_IMM16_X0_HW0_LAST_GOT 72EM_H8_300H 47OHW_R8KPFETCH 0x2R_ARM_ABS12 6_GCC_MAX_ALIGN_T DF_1_GLOBAUDIT 0x01000000R_386_TLS_LDO_32 32R_PARISC_TPREL64 216R_ARM_ALU_SB_G1 73R_ARC_PLT32 0x34R_ALPHA_REFQUAD 2EM_KM32 210R_MICROMIPS_HI0_LO16 157EF_SPARCV9_TSO 0AT_NOTELF 10R_OR1K_TLS_GD_HI16 22SHN_XINDEX 0xffffR_TILEGX_IMM16_X1_HW1_LAST_TLS_GD 89R_METAG_TLS_GD 47R_ALPHA_DTPREL64 33EF_PPC_RELOCATABLE_LIB 0x00008000R_M32R_RELA_GNU_VTENTRY 44EI_ABIVERSION 8R_PPC64_TPREL16_HIGHESTA 100EM_ST9PLUS 67toascii(c) (((unsigned char)(c))&0x7f)R_IA64_FPTR64LSB 0x47LL_DELAY_LOAD (1 << 4)R_AARCH64_NONE 0DT_PLTGOT 3R_CKCORE_GLOB_DAT 11R_AARCH64_MOVW_SABS_G1 271R_IA64_PCREL64I 0x7bsymbol_nameR_X86_64_GOTTPOFF 22R_SPARC_WDISP10 88VER_DEF_CURRENT 1MIPS_AFL_REG_32 0x01R_IA64_LTOFF22 0x32R_TILEPRO_IMM16_X1_TLS_GD_LO 69R_TILEGX_IMM16_X1_HW0_GOT 65R_ARM_RSBREL32 250R_TILEGX_IMM16_X1_HW0 37EF_MIPS_XGOT 8R_PPC_GOT_DTPREL16_HI 93R_PPC_ADDR16_LO 4NT_VMCOREDD 0x700R_M32R_NONE 0R_ARM_THM_MOVT_BREL 88R_MN10300_PCREL8 6R_AARCH64_MOVW_GOTOFF_G3 306R_PARISC_TLS_DTPOFF64 245R_PPC64_TPREL16_LO_DS 96R_MICROMIPS_GOT_HI16 148ELF64_R_SYM(i) ((i) >> 32)DF_STATIC_TLS 0x00000010R_SPARC_TLS_LDO_ADD 66EF_ARM_EABI_VER1 0x01000000EM_M32 1R_RISCV_BRANCH 16R_68K_GOT16O 11MIPS_AFL_EXT_3900 10NT_PPC_TM_CTAR 0x10dDF_1_EDITED 0x00200000R_68K_PLT8 15R_386_TLS_DESC_CALL 40R_TILEPRO_IMM8_Y0_TLS_GD_ADD 63EM_XIMO16 170R_PARISC_PCREL14DR 76NT_ARM_PACG_KEYS 0x408R_PARISC_SEGREL32 49R_TILEGX_IMM16_X0_HW0_PCREL 50DT_GNU_HASH 0x6ffffef5R_TILEPRO_IMM16_X1_PCREL 32PPC64_LOCAL_ENTRY_OFFSET(other) (((1 << (((other) & STO_PPC64_LOCAL_MASK) >> STO_PPC64_LOCAL_BIT)) >> 2) << 2)NT_X86_XSTATE 0x202R_PPC_EMB_RELST_HI 113R_NDS32_32_RELA 20ELFOSABI_NONE 0R_LARCH_PCALA64_LO20 73R_OR1K_TLS_TPOFF 32DT_MIPS_OPTIONS 0x70000029ELF64_ST_BIND(val) ELF32_ST_BIND (val)R_M32R_SDA16 10R_TILEGX_HW3 12R_ARC_S21W_PCREL 0xFR_AARCH64_TLSLE_LDST64_TPREL_LO12 558R_PPC_RELATIVE 22R_PARISC_DIR16F 85R_PPC_GOT_TLSGD16_HA 82R_MIPS_HIGHEST 29R_PPC_GOT_TLSGD16 79R_ALPHA_DTPMOD64 31R_PPC_EMB_MRKREF 110tolower(c) __tolower(c)SHT_PARISC_DOC 0x70000002EF_ARM_NEW_ABI 0x80R_NIOS2_TLS_DTPREL 34R_AARCH64_TLSLE_ADD_TPREL_HI12 549R_LARCH_JUMP_SLOT 5EM_SE_C33 107R_NIOS2_IMM6 7DT_MIPS_DELTA_SYM 0x7000001dR_PPC64_PLT64 45STT_OBJECT 1R_68K_GOT32O 10R_AARCH64_TLSLD_LDST8_DTPREL_LO12 531AT_L1I_CACHESIZE 40SHF_ARM_ENTRYSECT 0x10000000MIPS_AFL_FLAGS1_ODDSPREG 1R_M32R_GOTPC_HI_SLO 60GNU_PROPERTY_1_NEEDED_INDIRECT_EXTERN_ACCESS (1U << 0)R_BPF_NONE 0SHF_PARISC_SHORT 0x20000000R_PPC64_PLTREL64 46R_RISCV_SET16 55R_ARC_S25H_PCREL_PLT 0x3DODK_HWOR 8R_LARCH_B21 65R_MICROBLAZE_NONE 0SHT_GNU_ATTRIBUTES 0x6ffffff5R_ARM_GOT_ABS 95R_TILEGX_IMM16_X1_HW0_TLS_GD 79EM_XCORE 203R_RISCV_PLT32 59R_PARISC_PLABEL14R 70DT_FILTER 0x7fffffffR_NIOS2_CALL26 4R_SPARC_TLS_LDM_HI22 60R_ARC_S21H_PCREL 0xER_TILEGX_NUM 130EF_MIPS_ARCH_32R2 0x70000000R_ARM_TLS_DTPMOD32 17R_AARCH64_MOVW_PREL_G0_NC 288EM_SE_C17 139PT_HP_CORE_LOADABLE (PT_LOOS + 0x6)R_X86_64_TLSGD 19R_TILEPRO_IMM8_X1 19R_PPC64_GOT_TLSGD16_HI 81EM_AARCH64 183R_TILEGX_DEST_IMM8_X1 27R_LARCH_SOP_SL 33R_IA64_SECREL32LSB 0x65EF_SH3E 0x8LL_EXPORTS (1 << 3)R_ARM_ALU_SB_G0_NC 70R_PPC_REL14 11DT_MIPS_ICHECKSUM 0x70000003R_PPC_ADDR32 1PT_GNU_RELRO 0x6474e552R_IA64_FPTR64I 0x43R_RISCV_TLS_DTPREL32 8R_ARM_ABS32_NOI 55R_RISCV_32 1R_PPC64_DTPREL64 78EM_SPARCV9 43R_TILEPRO_IMM16_X1 24EF_ARM_ALIGN8 0x40DT_PPC64_OPT (DT_LOPROC + 3)VER_DEF_NONE 0NT_PPC_DEXCR 0x111R_ARM_THM_PC22 10MIPS_AFL_ASE_XPA 0x00001000DT_MIPS_NUM 0x37NT_S390_VXRS_LOW 0x309R_ARM_MOVW_ABS_NC 43R_LARCH_SUB32 55OEX_FPU_DIV0 0x08R_M32R_26_PCREL 6R_MIPS16_TLS_TPREL_LO16 112NT_LOONGARCH_HW_WATCH 0xa06__toupperOHW_R4KEOP 0x1R_PARISC_LTOFF_TP16F 229R_CRIS_16 2R_SPARC_NUM 253DT_SYMINENT 0x6ffffdffEF_MIPS_MACH_4100 0x00830000EF_RISCV_FLOAT_ABI_SOFT 0x0000R_X86_64_PC8 15R_PARISC_GPREL21L 26R_X86_64_TLSDESC 36kallsyms__is_functionOEX_FPU_MAX 0x1f00R_MIPS16_PC16_S1 113R_ARM_SWI24 13R_MN10300_PCREL32 4R_MIPS16_HI16 104R_AARCH64_TLSLD_MOVW_DTPREL_G1_NC 525R_PPC64_REL32 R_PPC_REL32DT_MIPS_LOCALPAGE_GOTIDX 0x70000025R_PPC_REL14_BRNTAKEN 13R_MICROBLAZE_TLSTPREL32 29RHF_PIXIE (1 << 8)R_ARC_NONE 0x0DT_ALPHA_PLTRO (DT_LOPROC + 0)STT_PARISC_MILLICODE 13R_MICROMIPS_TLS_TPREL_HI16 169R_CKCORE_ADDR_LO16 25EV_NONE 0R_CKCORE_DOFFSET_IMM18 44R_PARISC_TPREL21L 154PF_HP_NEAR_SHARED 0x00400000DT_MIPS_DELTA_CLASS_NO 0x70000018R_MICROBLAZE_64_PCREL 3kallsyms__parseELFCOMPRESS_ZSTD 2R_PPC64_DTPREL16_HIGHERA 104EM_VPP500 17_L 0x02R_METAG_GETSET_GOT 35R_PPC64_GOT16_LO_DS 59STT_NUM 7R_TILEGX_IMM16_X0_HW2_LAST_PLT_PCREL 98EM_FT32 222AT_L2_CACHESIZE 44R_ARM_MOVW_PREL_NC 45R_AARCH64_TLSLD_MOVW_DTPREL_G1 524OEX_FPU_MIN 0x1fR_MICROMIPS_GOT_PAGE 146R_MIPS_TLS_DTPREL64 41R_AARCH64_LD64_GOTPAGE_LO15 313R_PPC_REL14_BRTAKEN 12R_CRIS_8 1SHF_MIPS_ADDR 0x40000000NT_ARM_SVE 0x405R_IA64_TPREL64LSB 0x97R_ARC_NPS_CMEM16 0x4EPF_PARISC_SBP 0x08000000EM_OPEN8 196R_IA64_PLTOFF22 0x3aEF_ARM_EABI_VER3 0x03000000EF_SPARC_SUN_US1 0x000200AT_HWCAP 16R_TILEPRO_IMM16_X0_LO_PCREL 33R_METAG_TLS_IENONPIC 53STB_GLOBAL 1R_PARISC_PCREL21L 10ELFCOMPRESS_LOPROC 0x70000000R_AARCH64_TLSIE_LD_GOTTPREL_PREL19 543R_390_GOTPLT16 30R_IA64_PCREL21B 0x49SHF_OS_NONCONFORMING (1 << 8)AT_FPUCW 18DT_MIPS_DELTA_CLASSSYM 0x70000020R_PPC64_ADDR16_LO_DS 57R_TILEPRO_TLS_GD_CALL 60R_CRIS_16_GOT 13R_390_GOT64 24NT_ARM_HW_WATCH 0x403R_ARM_ALU_PC_G1 60R_AC_SECTOFF_U8_2 0x25R_IA64_LTOFF_FPTR64LSB 0x57R_MIPS_PJUMP 35R_TILEGX_COPY 16NT_GWINDOWS 7SHT_LOPROC 0x70000000EM_MAX 102R_PPC64_REL14 R_PPC_REL14R_SPARC_PLT64 47R_AARCH64_CONDBR19 280R_TILEPRO_MMEND_X0 48R_MICROBLAZE_JUMP_SLOT 17R_RISCV_CALL_PLT 19R_ARC_TLS_GD_GOT 0x45R_ARM_BASE_ABS 31R_LARCH_GOT64_PC_LO20 77ELFOSABI_GNU 3R_ARM_THM_MOVW_ABS_NC 47STT_SECTION 3R_X86_64_GOTPLT64 30R_SH_DATA 31R_68K_8 3MIPS_AFL_EXT_4650 7SHT_ALPHA_DEBUG 0x70000001RHF_GUARANTEE_INIT (1 << 5)R_TILEGX_32_PCREL 6R_AARCH64_TLSIE_MOVW_GOTTPREL_G1 539EF_MIPS_ARCH_ASE_M16 0x04000000R_ARM_TARGET1 38DT_VALRNGHI 0x6ffffdffSHT_SHLIB 10EM_88K 5R_M32R_GOTPC_LO 61R_ARM_ALU_PCREL_15_8 33DF_1_SINGLETON 0x02000000R_PPC_TPREL16 69R_OR1K_TLS_DTPMOD 34EM_OPENRISC 92NT_PRXFPREG 0x46e62b7fR_CKCORE_TLS_GD32 53R_M32R_24 3NT_PPC_PMU 0x107R_X86_64_NUM 43MIPS_AFL_ASE_MIPS3D 0x00000020NT_X86_SHSTK 0x204R_TILEPRO_IMM16_X1_TLS_GD 67R_PPC_DTPREL16_HA 77R_CKCORE_TLS_DTPMOD32 56R_CKCORE_PCREL32 5R_68K_TLS_LE8 39R_68K_RELATIVE 22R_ARM_XPC25 15R_PPC64_TPREL16_LO 70R_ARM_AMP_VCALL9 12R_PPC64_DTPREL16_HA 77R_MIPS_PC16 10EF_SH2 0x2R_SH_TLS_DTPMOD32 149R_CKCORE_TLS_LDM32 54SHT_X86_64_UNWIND 0x70000001R_PPC_GOT16 14R_LARCH_SUB8 52R_AARCH64_TLSLD_LDST32_DTPREL_LO12_NC 536R_PARISC_LTOFF16F 101DT_PREINIT_ARRAYSZ 33R_TILEPRO_IMM16_X1_TLS_IE 75R_ALPHA_SREL64 11EM_CLOUDSHIELD 192R_METAG_GLOB_DAT 46R_M32R_GOTOFF_HI_SLO 63SHF_STRINGS (1 << 5)AT_PAGESZ 6R_MIPS16_CALL16 103R_68K_GOT8O 12R_386_TLS_TPOFF 14AT_L1I_CACHESHAPE 34R_TILEPRO_IMM16_X1_GOT 40MIPS_AFL_EXT_SB1 12R_ARC_COPY 0x35R_NIOS2_GOTOFF_HA 25R_ARM_THM_GOT_BREL12 131EM_VAX 75SHT_GNU_verneed 0x6ffffffeR_MICROBLAZE_GOT_64 14R_PARISC_GPREL64 88R_PPC64_TPREL16_HIGHERA 98R_AC_SECTOFF_S9_2 0x28DF_P1_GROUPPERM 0x00000002R_LARCH_64_PCREL 109R_TILEGX_JMP_SLOT 18SHT_MIPS_DWARF 0x7000001eSHT_GNU_LIBLIST 0x6ffffff7R_ARM_LDC_SB_G1 82R_MIPS_GNU_VTINHERIT 253R_TILEGX_IMM16_X0_HW0_PLT_PCREL 66R_LARCH_TLS_GD_PC_HI20 97R_TILEGX_IMM8_Y1_TLS_GD_ADD 116EM_VIDEOCORE 95R_PPC64_ADDR16_HIGHER 39R_CRIS_RELATIVE 12STT_FILE 4R_MN10300_TLS_TPOFF 32R_ARM_ALU_PCREL_23_15 34NT_S390_TIMER 0x301R_TILEGX_HW1_LAST 14NT_VERSION 1R_LARCH_SOP_POP_32_S_0_10_10_16_S2 45R_PARISC_EPLT 130PT_HP_CORE_KERNEL (PT_LOOS + 0x3)R_PPC_DIAB_RELSDA_LO 183R_68K_PC8 6R_PPC64_TOC16_LO_DS 64EF_SH2A_SH4_NOFPU 0x15R_AARCH64_TLSLE_MOVW_TPREL_G1 545R_TILEPRO_RELATIVE 13R_390_TLS_TPOFF 56R_MICROBLAZE_64 5SHT_MIPS_LOCSTR 0x70000018R_ARC_H30_ME 0x20R_PARISC_DPREL21L 18STN_UNDEF 0R_ARM_CALL 28ELF64_ST_INFO(bind,type) ELF32_ST_INFO ((bind), (type))_LINUX_CTYPE_H PT_AARCH64_MEMTAG_MTE (PT_LOPROC + 2)R_ARC_SDA32 0x12R_LARCH_ABS64_HI12 70EF_SH2A 0xdR_METAG_TLS_IENONPIC_LO16 55R_PPC_DTPREL16 74EF_ARM_EABI_VER5 0x05000000R_PPC_REL16_HA 252R_AARCH64_TLSIE_LD64_GOTTPREL_LO12_NC 542EI_MAG3 3R_LARCH_GOT_PC_LO12 76R_RISCV_RELAX 51R_IA64_DTPREL64I 0xb3SHN_UNDEF 0STT_COMMON 5R_68K_PC32 4EM_56800EX 200R_PPC64_GOT_TPREL16_HA 90EF_MIPS_MACH_OCTEON 0x008b0000EF_CSKY_OTHER 0X0FFF0000NT_PRPSINFO 3R_TILEGX_IMM16_X1_HW0_PLT_PCREL 67R_PPC_GOT_TLSLD16_HA 86R_PPC_TLSGD 95EM_68HC05 72SHT_MIPS_PACKAGE 0x70000007R_AARCH64_PREL16 262R_CKCORE_ADDRPLT_LO16 39EF_MIPS_MACH_SB1 0x008a0000R_68K_TLS_LDO16 32PT_HP_HSL_ANNOT (PT_LOOS + 0x13)EM_MAXQ30 169R_METAG_LO16_GOTPC 37GNU_PROPERTY_HIPROC 0xdfffffffR_AARCH64_MOVW_PREL_G0 287R_PARISC_LTOFF14DR 100R_CKCORE_PCRELJSR_IMM11BY2 6GNU_PROPERTY_X86_ISA_1_V3 (1U << 2)DT_PLTREL 20R_PARISC_PLTOFF16F 117R_LARCH_32 1PPC_OPT_TLS 1R_MICROMIPS_CALL_LO16 154R_MN10300_ALIGN 34R_LARCH_TLS_DTPREL64 9EM_NUM 259MIPS_AFL_ASE_VIRT 0x00000100R_ARM_JUMP_SLOT 22R_PPC_EMB_NADDR16_LO 103EM_SNP1K 99NT_ARM_PACA_KEYS 0x407DT_MIPS_SYMTABNO 0x70000011EF_PPC64_ABI 3LL_EXACT_MATCH (1 << 0)EF_MIPS_ABI_ON32 64EM_RX 173R_AARCH64_TLSLD_MOVW_DTPREL_G0 526EF_PARISC_TRAPNIL 0x00010000R_IA64_PLTOFF64LSB 0x3fR_X86_64_SIZE64 33R_390_GOT20 58RHF_NOTPOT (1 << 1)R_PPC64_TOC16_LO 48R_AARCH64_MOVW_UABS_G2_NC 268R_LARCH_CFA 104R_TILEGX_IMM16_X1_HW1_LAST 47R_CKCORE_PCRELIMM8BY4 2R_MIPS_SHIFT5 16R_AARCH64_PREL32 261R_RISCV_64 2DF_1_NORELOC 0x00400000R_CKCORE_ADDRPLT 18R_SPARC_WDISP22 8SHT_INIT_ARRAY 14EF_ARM_DYNSYMSUSESEGIDX 0x08R_PPC_TLS 67R_CKCORE_PCREL_IMM16BY4 21EF_MIPS_FP64 512R_SPARC_PC22 17R_ALPHA_NONE 0AT_MINSIGSTKSZ 51R_TILEPRO_8 3R_PPC_GOT_DTPREL16 91R_ALPHA_GOTTPREL 37R_ARC_GOTPC32 0x33DT_GNU_PRELINKED 0x6ffffdf5R_AARCH64_MOVW_GOTOFF_G1_NC 303DF_SYMBOLIC 0x00000002EF_LARCH_ABI_SOFT_FLOAT 0x01R_ARM_LDR_SB_G2 77R_NIOS2_TLS_LDM16 29R_PARISC_LTOFF_TP21L 162ODK_NULL 0R_SPARC_GOTDATA_OP 84R_NIOS2_GOT_LO 42DT_MIPS_RLD_VERSION 0x70000001R_PPC64_TPREL16_HIGH 112DT_FINI_ARRAY 26R_MN10300_GOTOFF32 12R_OR1K_32_PCREL 9SHT_MIPS_DENSE 0x70000013PT_HIPROC 0x7fffffffR_AARCH64_TLSLD_MOVW_DTPREL_G0_NC 527EI_NIDENT (16)ODK_HWPATCH 4SHT_MIPS_PDR_EXCEPTION 0x70000029EF_RISCV_RVC 0x0001R_IA64_SECREL64MSB 0x66R_MIPS_LO16 6R_AARCH64_LD64_GOT_LO12_NC 312SHN_BEFORE 0xff00EM_ARM 40R_X86_64_DTPOFF64 17R_M32R_COPY 50R_TILEGX_IMM16_X1_HW0_LAST_GOT 73ELFMAG "\177ELF"SHT_IA_64_EXT (SHT_LOPROC + 0)R_TILEGX_HW2_LAST 15R_TILEPRO_TLS_DTPMOD32 82DF_1_NOW 0x00000001R_RISCV_ADD16 34R_PPC64_TOCSAVE 109R_SPARC_L44 52EM_METAG 174R_MIPS_TLS_DTPREL32 39LL_NONE 0R_RISCV_SUB32 39PT_GNU_EH_FRAME 0x6474e550R_ARM_TLS_IE32 107RHF_NO_LIBRARY_REPLACEMENT (1 << 2)EF_PARISC_LSB 0x00040000R_ALPHA_DTPRELLO 35EF_MIPS_MACH_LS2F 0x00A10000DT_PLTPAD 0x6ffffefdR_68K_NONE 0R_X86_64_TLSDESC_CALL 35R_IA64_PCREL64MSB 0x4eR_MICROBLAZE_GOTPC_64 13DT_VALNUM 12R_MN10300_TLS_GOTIE 27EM_ARC_A5 EM_ARC_COMPACTR_SPARC_PLT32 24R_IA64_REL64MSB 0x6eR_METAG_JMP_SLOT 44R_LARCH_TLS_DTPMOD32 6R_LARCH_ADD16 48R_PPC64_TPREL16_HI 71R_PPC64_ADDR30 37EM_CRX 114VER_FLG_BASE 0x1R_PPC_TPREL16_LO 70R_SPARC_TLS_LDM_LO10 61DT_CONFIG 0x6ffffefaPF_HP_SBP 0x08000000DF_1_IGNMULDEF 0x00040000SHT_MIPS_CONFLICT 0x70000002R_AARCH64_P32_TLS_DTPREL 185R_ARM_THM_TLS_CALL 93R_M32R_GOTPC24 55R_TILEGX_IMM16_X1_HW3 43R_TILEGX_IMM8_X1 25R_TILEPRO_IMM16_X1_GOT_LO 42R_68K_GOT8 9DF_1_NODIRECT 0x00020000EM_STM8 186R_ARC_N24 0xAR_IA64_SEGREL64LSB 0x5fR_RISCV_SET6 53R_ALPHA_GPRELHIGH 17EM_FX66 66NT_PPC_PPR 0x104R_TILEPRO_IMM8_X1_TLS_GD_ADD 62STO_MIPS_DEFAULT 0x0R_TILEPRO_32_PCREL 4R_PPC64_SECTOFF_DS 61R_IA64_LTOFF_TPREL22 0x9aR_PARISC_TLS_TPREL64 R_PARISC_TPREL64R_TILEGX_IMM16_X0_HW2 40EF_SH4_NOFPU 0x10NT_S390_PV_CPU_DATA 0x30eR_SPARC_UA64 54SHF_EXECINSTR (1 << 2)R_LARCH_TLS_IE64_LO20 93OEX_FPU_INVAL 0x10R_MIPS_COPY 126R_TILEPRO_JOFFLONG_X1_PLT 16R_ARC_TLS_DTPOFF_S9 0x49R_390_PLTOFF64 36R_PPC_DIAB_RELSDA_HA 185EF_SPARCV9_RMO 2NT_386_IOPERM 0x201EF_PPC_EMB 0x80000000DT_RELA 7MIPS_AFL_ASE_MSA 0x00000200R_LARCH_GOT_LO12 80R_X86_64_PC32 2DT_NUM 38R_TILEPRO_IMM16_X1_LO 26SYMINFO_FLG_DIRECT 0x0001EF_SPARCV9_PSO 1R_MICROBLAZE_64_NONE 9R_RISCV_LO12_I 27SHT_GNU_versym 0x6fffffffR_TILEPRO_IMM16_X0_GOT_HA 45DT_MIPS_DELTA_INSTANCE_NO 0x7000001aR_390_12 2MIPS_AFL_REG_64 0x02R_MIPS_GPREL16 7EM_AMDGPU 224R_CKCORE_PCREL_JSR_IMM26BY2 40R_M32R_GOT16_HI_ULO 56DT_VERSYM 0x6ffffff0R_ARM_ABS16 5R_386_TLS_TPOFF32 37R_X86_64_COPY 5EF_RISCV_FLOAT_ABI 0x0006R_PPC_EMB_RELSEC16 111R_MIPS_GLOB_DAT 51R_PPC64_GOT16 R_PPC_GOT16DT_TLSDESC_GOT 0x6ffffef7R_AARCH64_TLSLD_LDST16_DTPREL_LO12_NC 534R_CKCORE_GOTOFF_HI16 28R_X86_64_PLTOFF64 31R_ARM_LDC_PC_G1 68R_SH_NONE 0R_METAG_GNU_VTENTRY 31PF_HP_PAGE_SIZE 0x00100000R_390_GOTPLT12 29R_PPC_GOT_TPREL16_LO 88R_ALPHA_SREL16 9R_TILEPRO_32 1R_ARC_SECTOFF_ME_1 0x29EM_MICROBLAZE 189ODK_TAGS 6EF_ARM_MAPSYMSFIRST 0x10DT_RELAENT 9R_CKCORE_GOT32 15R_PPC_REL24 10DT_AARCH64_PAC_PLT (DT_LOPROC + 3)R_PPC_EMB_SDA21 109R_LARCH_NONE 0EM_TMM_GPP 96R_TILEGX_TLS_TPOFF64 108R_MN10300_PLT16 16R_PPC64_DTPREL16_HIGHESTA 106EM_SPU 23R_ARM_LDC_PC_G2 69__TOOLS_KALLSYMS_H_ 1R_CKCORE_PLT_IMM18BY4 49R_68K_GOT16 8EM_IP2K 101EM_CDP 215AT_NULL 0R_ARC_SECTOFF_1 0x2BR_390_TLS_IEENT 49R_PPC_GLOB_DAT 20R_METAG_REG16OP1 9R_TILEPRO_IMM16_X1_LO_PCREL 34R_ARC_TLS_GD_CALL 0x47EF_MIPS_ABI_EABI64 0x00004000R_RISCV_RELATIVE 3R_PPC64_REL24 R_PPC_REL24R_ALPHA_SREL32 10R_TILEGX_IMM16_X1_HW0_LAST 45R_AARCH64_TLSLD_ADD_LO12_NC 519R_PPC64_GOT_TPREL16_HI 89R_ARM_THM_MOVT_ABS 48R_ARM_TLS_DESCSEQ 92EF_MIPS_CPIC 4R_CKCORE_DOFFSET_LO16 42R_AC_SECTOFF_U8_1 0x24R_TILEPRO_JOFFLONG_X1 15AT_HWCAP2 26R_TILEGX_NONE 0EM_ST19 74R_TILEPRO_IMM16_X0_GOT 39R_RISCV_JUMP_SLOT 5R_CRIS_COPY 9R_390_TLS_DTPMOD 54R_ARM_THM_ALU_PREL_11_0 53R_MICROMIPS_LO16 135R_MIPS_GOT_LO16 23NT_S390_SYSTEM_CALL 0x307R_PPC64_ADDR16_DS 56STV_HIDDEN 2EM_NCPU 56R_PARISC_IPLT 129R_TILEGX_GNU_VTENTRY 129R_TILEPRO_GNU_VTENTRY 129R_PARISC_TLS_LDM14R 238R_PPC64_REL16 249R_386_TLS_DESC 41ELFOSABI_AIX 7R_PPC64_TOC16_HI 49R_IA64_REL32LSB 0x6dNT_SIGINFO 0x53494749SHF_ALLOC (1 << 1)R_AARCH64_TLSLD_LDST128_DTPREL_LO12_NC 573R_LARCH_ADD32 50SHT_MIPS_EXTSYM 0x70000012R_ARC_S25W_PCREL 0x11R_SH_IND12W 4R_MN10300_GNU_VTINHERIT 7R_AARCH64_TLSLE_LDST16_TPREL_LO12 554R_ARM_MOVT_PREL 46R_X86_64_DTPMOD64 16R_TILEGX_IMM16_X0_HW0_TLS_GD 78PT_GNU_PROPERTY 0x6474e553R_CKCORE_PCREL_IMM10BY2 22PT_SHLIB 5KSYM_NAME_LEN 512NT_PPC_EBB 0x106R_AARCH64_TLSLD_MOVW_DTPREL_G2 523R_MIPS_TLS_GOTTPREL 46R_LARCH_TLS_IE64_PC_HI12 90R_ARC_GOTOFF 0x39R_AC_SECTOFF_U8 0x23R_ARM_GOTOFF12 98R_LARCH_SOP_ASSERT 30EM_C166 116MIPS_AFL_EXT_10000 11R_PPC64_ADDR14 R_PPC_ADDR14R_PARISC_TLS_GDCALL 236R_PPC64_SECTOFF_LO R_PPC_SECTOFF_LOR_OR1K_NONE 0EM_PDSP 63R_TILEGX_IMM16_X0_HW1_PLT_PCREL 68R_SH_SWITCH8 33EF_MIPS_MACH 0x00FF0000R_TILEPRO_SHAMT_X0 51R_TILEPRO_IMM16_X0_TLS_GD_HA 72NT_FILE 0x46494c45SHF_EXCLUDE (1U << 31)R_390_20 57R_MN10300_GOTPC32 10R_CKCORE_ADDRGOT_LO16 37isgraph(c) ((__ismask(c)&(_P|_U|_L|_D)) != 0)R_RISCV_COPY 4NT_PLATFORM 5R_68K_TLS_LDM8 30R_METAG_TLS_IENONPIC_HI16 54R_68K_TLS_LE32 37R_ARM_LDR_PC_G2 63SHF_ORDERED (1 << 30)R_CKCORE_TLS_IE32 52EM_ALPHA 0x9026R_CKCORE_JUMP_SLOT 12R_ARM_THM_TLS_DESCSEQ16 129R_TILEPRO_16_PCREL 5R_ARC_TLS_DTPOFF 0x43R_AC_SECTOFF_S9_1 0x27R_MICROMIPS_TLS_GOTTPREL 166R_AARCH64_GOTREL64 307STO_PPC64_LOCAL_BIT 5OEX_FPU_OFLO 0x04__ismask(x) (_ctype[(int)(unsigned char)(x)])R_ARM_THM_MOVW_BREL 89R_PPC64_SECTOFF_HI R_PPC_SECTOFF_HIELFDATANUM 3R_PPC64_TOC16 47R_PPC64_PLTREL32 R_PPC_PLTREL32EF_MIPS_ARCH_5 0x40000000DT_FLAGS_1 0x6ffffffbDT_REL 17R_AARCH64_TLSLE_LDST8_TPREL_LO12_NC 553R_TILEGX_IMM16_X1_HW0_LAST_TLS_GD 87R_MN10300_GOT16 19R_ARC_JMP_SLOT 0x37R_IA64_DTPMOD64MSB 0xa6R_PARISC_TPREL32 153R_TILEPRO_HA16 9R_X86_64_PLT32 4GNU_PROPERTY_AARCH64_FEATURE_1_PAC (1U << 1)R_LARCH_TLS_LE64_LO20 85DF_1_SYMINTPOSE 0x00800000R_ALPHA_NUM 46R_LARCH_MARK_PCREL 21R_PPC64_ADDR16_HIGH 110R_ARM_GOTOFF 24R_NDS32_GLOB_DAT 40DT_MIPS_INTERFACE_SIZE 0x7000002cR_PARISC_DIR32 1EF_MIPS_ARCH_ASE_MDMX 0x08000000RHF_DEFAULT_DELAY_LOAD (1 << 9)R_MIPS_PC32 248STB_WEAK 2R_AARCH64_TLS_DTPMOD 1028io__get_hexPF_MASKPROC 0xf0000000SHT_RELA 4R_ARM_THM_TLS_DESCSEQ32 130EF_RISCV_RVE 0x0008R_OR1K_GOT16 14SHT_MIPS_FDESC 0x70000011R_TILEPRO_IMM16_X1_HI_PCREL 36DT_VALRNGLO 0x6ffffd00DT_ALPHA_NUM 1R_SPARC_TLS_IE_LDX 70PF_ARM_ABS 0x40000000EM_8051 165EM_VIDEOCORE3 137SHT_FINI_ARRAY 15R_OR1K_LO_16_IN_INSN 4OPAD_PREFIX 0x1R_NIOS2_CALL_HA 45R_SPARC_REGISTER 53NT_FDO_PACKAGING_METADATA 0xcafe1a7eR_ARM_RREL32 252R_IA64_DTPREL64MSB 0xb6R_AARCH64_TSTBR14 279R_TILEGX_IMM16_X0_HW2_LAST_PCREL 62R_IA64_DIR64LSB 0x27R_PPC64_PLTGOT16_LO 53EF_SH3 0x3DT_RELRENT 37R_ARM_MOVW_BREL_NC 84R_390_PC32 5EF_MIPS_MACH_5500 0x00980000R_MICROBLAZE_TLSDTPREL64 27R_SPARC_UA32 23SHT_SYMTAB_SHNDX 18SHT_MIPS_PIXIE 0x70000023DT_NIOS2_GP 0x70000002R_CKCORE_DOFFSET_IMM18BY2 45R_AARCH64_TLSLE_MOVW_TPREL_G2 544R_TILEGX_IMM16_X0_HW3_PLT_PCREL 76R_SPARC_JMP_SLOT 21R_MN10300_24 9DF_ORIGIN 0x00000001R_PPC64_TPREL64 73NT_PPC_TM_CVSX 0x10bR_390_COPY 9R_LARCH_TLS_LE_LO12 84PT_INTERP 3R_PPC_EMB_NADDR16 102R_SPARC_IRELATIVE 249R_PARISC_GPREL16F 93R_SPARC_TLS_TPOFF64 79R_MICROMIPS_TLS_DTPREL_LO16 165EM_D10V 85R_LARCH_SOP_POP_32_S_10_16 41EF_CSKY_PROCESSOR 0X0000FFFFR_LARCH_SUB16 53R_RISCV_ADD8 33R_RISCV_TPREL_I 49R_MIPS_16 1STB_MIPS_SPLIT_COMMON 13EF_PARISC_EXT 0x00020000R_SH_ALIGN 29R_IA64_PCREL60B 0x48R_M32R_GNU_VTENTRY 12R_X86_64_DTPOFF32 21R_ARM_LDR_SBREL_11_0 35R_AARCH64_TLSDESC_ADR_PAGE21 562R_PPC_GOT_TPREL16_HI 89R_386_TLS_LE 17NT_ARM_TAGGED_ADDR_CTRL 0x409DT_INIT_ARRAY 25EF_MIPS_ARCH_ASE 0x0f000000NT_PRSTATUS 1R_M32R_GOT16_LO 58PT_HP_TLS (PT_LOOS + 0x0)R_386_TLS_GD_32 24DT_RELR 36R_390_GOTOFF64 28R_PARISC_TLS_IE21L R_PARISC_LTOFF_TP21LR_ARM_IRELATIVE 160R_PARISC_LTOFF_FPTR32 57R_PPC_PLT32 27R_PPC_TPREL16_HI 71R_MIPS_TLS_DTPREL_LO16 45R_NIOS2_TLS_LE16 32R_TILEPRO_IMM16_X0_LO 25R_TILEPRO_IMM16_X0_TLS_LE 85R_ARC_TLS_LE_32 0x4BMIPS_AFL_EXT_5900 6R_M32R_JMP_SLOT 52R_PARISC_LTOFF_TP16WF 230R_ALPHA_TLS_LDM 30R_LARCH_B16 64OEX_PAGE0 0x10000EM_PPC64 21R_390_GOTPCDBL 21ELF64_R_INFO(sym,type) ((((Elf64_Xword) (sym)) << 32) + (type))VER_DEF_NUM 2R_MIPS_HIGHER 28R_ARM_THM_RPC22 251R_68K_GLOB_DAT 20R_MICROMIPS_PC23_S2 173R_PPC_EMB_RELSDA 116R_SPARC_TLS_GD_CALL 59R_386_GOTPC 10R_AARCH64_TLSLE_LDST128_TPREL_LO12_NC 571STB_LOOS 10R_SPARC_GOT22 15R_390_TLS_GD32 40iscntrl(c) ((__ismask(c)&(_C)) != 0)R_SH_TLS_DTPOFF32 150R_ARC_S25H_PCREL 0x10R_LARCH_SUB24 54R_X86_64_GOTOFF64 25NT_ASRS 8SHT_MIPS_DEBUG 0x70000005R_M32R_HI16_SLO 8EM_CUDA 190PF_X (1 << 0)R_IA64_FPTR64MSB 0x46R_ARM_ALU_SB_G0 71R_LARCH_PCALA64_HI12 74LITUSE_ALPHA_BASE 1R_TILEGX_GNU_VTINHERIT 128MIPS_AFL_EXT_5400 15R_RISCV_RVC_BRANCH 44R_LARCH_TLS_LD_PC_HI20 95SHT_MIPS_PDESC 0x70000014R_MIPS_TLS_TPREL64 48EM_TRIMEDIA 163R_TILEGX_IMM8_X1_TLS_ADD 119R_SH_DIR8WPZ 6NT_PPC_VMX 0x100STO_ALPHA_NOPV 0x80R_MICROMIPS_HIGHEST 152EF_SH2A_SH3E 0x18R_386_TLS_LDM_PUSH 29DT_HIPROC 0x7fffffffSHT_MIPS_LINE 0x70000019R_ARM_TLS_LDO12 109NT_S390_TDB 0x308EM_ST7 68R_RISCV_JAL 17EM_68HC08 71ELFDATA2LSB 1R_ARC_TLS_DTPMOD 0x42R_LARCH_TLS_TPREL64 11DT_SPARC_REGISTER 0x70000001R_M32R_10_PCREL_RELA 36R_PPC_ADDR14_BRNTAKEN 9R_AARCH64_MOVW_PREL_G1 289R_NIOS2_CALL16 23R_390_NONE 0MIPS_AFL_EXT_4010 8R_IA64_DTPREL32LSB 0xb5R_RISCV_GPREL_I 47R_PPC64_GOT_TLSGD16_HA 82R_MIPS_REL16 33R_RISCV_GNU_VTINHERIT 41E_MIPS_ARCH_1 EF_MIPS_ARCH_1R_CRIS_GLOB_DAT 10R_68K_NUM 43R_CKCORE_PLT_HI16 34R_ARM_PREL31 42R_ARM_V4BX 40SHF_GNU_RETAIN (1 << 21)R_LARCH_TLS_IE_PC_LO12 88R_PARISC_PLABEL32 65R_ARC_GOTPC 0x3AR_MICROBLAZE_32_SYM_OP_SYM 10EM_ZSP 79R_RISCV_TLS_DTPREL64 9R_NIOS2_ALIGN 21R_SH_SWITCH16 25R_SPARC_22 10R_390_PLTOFF32 35R_TILEGX_IMM16_X0_HW0_LAST_TLS_LE 82R_ARC_TLS_TPOFF 0x44E_MIPS_ARCH_3 EF_MIPS_ARCH_3AT_L2_CACHEGEOMETRY 45SHT_HASH 5R_AARCH64_TLSDESC_OFF_G0_NC 566R_METAG_GETSETOFF 5ELFOSABI_FREEBSD 9PT_NOTE 4R_PPC64_DTPREL16_HIGHEST 105ELF_NOTE_ABI NT_GNU_ABI_TAGR_PPC_ADDR16_HI 5R_ARM_THM_MOVW_PREL_NC 49R_M32R_SDA16_RELA 42DT_MIPS_FLAGS 0x70000005STT_FUNC 2MIPS_AFL_EXT_4111 13STB_HIOS 12R_LARCH_ALIGN 102R_TILEGX_HW2 11AT_EXECFN 31R_X86_64_64 1EF_MIPS_MACH_ALLEGREX 0x00840000R_SPARC_HIPLT22 25SHT_MIPS_AUXSYM 0x70000016R_SH_LABEL 32E_MIPS_ARCH_5 EF_MIPS_ARCH_5STB_LOCAL 0R_AARCH64_MOVW_PREL_G2_NC 292R_TILEPRO_LO16 7SHT_MIPS_DELTADECL 0x7000001fR_PPC64_DTPMOD64 68DT_JMPREL 23R_SPARC_LOPLT10 26R_LARCH_ADD_ULEB128 107R_LARCH_TLS_TPREL32 10R_CRIS_32_GOTREL 17SHN_MIPS_ACOMMON 0xff00DT_SYMBOLIC 16R_IA64_SECREL32MSB 0x64R_TILEGX_IMM8_Y1 26STO_MIPS_PROTECTED 0x3R_MICROBLAZE_GNU_VTINHERIT 11PT_NULL 0R_SPARC_TLS_DTPOFF64 77GNU_PROPERTY_X86_ISA_1_NEEDED 0xc0008002R_SPARC_H44 50NT_S390_RI_CB 0x30dR_OR1K_HI_16_IN_INSN 5DT_HASH 4ELF_NOTE_SOLARIS "SUNW Solaris"R_PPC64_REL14_BRNTAKEN R_PPC_REL14_BRNTAKENR_ARC_32_PCREL 0x31_P 0x10R_METAG_TLS_LDO 51R_M32R_26_PCREL_RELA 38R_NIOS2_UJMP 18R_OR1K_PLT26 15R_OR1K_INSN_REL_26 6R_TILEGX_IMM16_X1_HW0_LAST_TLS_LE 83R_SPARC_PCPLT32 27R_ARM_TLS_TPOFF32 19R_OR1K_TLS_LDM_HI16 24R_PARISC_LTOFF21L 34DT_X86_64_NUM 4R_AARCH64_TLSDESC_LD_PREL19 560R_LARCH_SOP_PUSH_ABSOLUTE 23R_METAG_NONE 3EM_SVX 73R_PPC64_ADDR14_BRNTAKEN R_PPC_ADDR14_BRNTAKENR_TILEPRO_IMM16_X1_TLS_LE_LO 88SHT_MIPS_WHIRL 0x70000026R_M32R_LO16 9R_PPC64_UADDR64 43SHT_MIPS_XLATE_DEBUG 0x70000025SHT_SUNW_COMDAT 0x6ffffffbEF_PARISC_NO_KABP 0x00100000R_PPC_GOT_TPREL16 87PT_IA_64_ARCHEXT (PT_LOPROC + 0)R_PPC64_REL14_BRTAKEN R_PPC_REL14_BRTAKENR_RISCV_PCREL_HI20 23R_PARISC_HIRESERVE 255ELF32_ST_VISIBILITY(o) ((o) & 0x03)R_AARCH64_TLSGD_ADD_LO12_NC 514R_AARCH64_TLSLD_MOVW_G0_NC 521R_MICROMIPS_TLS_GD 162EF_PARISC_LAZYSWAP 0x00400000EM_PPC 20R_390_8 1R_RISCV_NONE 0R_METAG_REG16OP2 10R_TILEPRO_IMM16_X0 23R_AARCH64_TLSDESC_OFF_G1 565R_SPARC_6 45R_IA64_FPTR32LSB 0x45R_MICROMIPS_TLS_TPREL_LO16 170NT_S390_HIGH_GPRS 0x300PT_HP_CORE_NONE (PT_LOOS + 0x1)R_TILEPRO_NONE 0R_SPARC_TLS_GD_ADD 58EF_SH4_NOMMU_NOFPU 0x12R_PPC64_GOT_DTPREL16_HI 93DT_PLTRELSZ 2R_LARCH_GOT_HI20 79R_NIOS2_U16 2R_68K_TLS_GD32 25R_AARCH64_GOTREL32 308R_IA64_PCREL21F 0x4bR_PPC64_ADDR32 R_PPC_ADDR32EI_DATA 5R_PPC64_PLTGOT16 52R_68K_TLS_TPREL32 42R_MICROBLAZE_GOTOFF_64 19R_SPARC_LOX10 49DT_INIT_ARRAYSZ 27EM_CRIS 76R_68K_PLT32 13R_PARISC_LTOFF64 96DT_GNU_CONFLICTSZ 0x6ffffdf6SHF_INFO_LINK (1 << 6)R_M32R_GOTOFF 54R_ARC_W_ME 0x1FR_METAG_REG32OP2 7DT_VERNEEDNUM 0x6fffffffR_SPARC_HIX22 48NT_GNU_GOLD_VERSION 4R_390_PC16 16R_X86_64_IRELATIVE 37R_SH_JMP_SLOT 164R_TILEPRO_IMM16_X1_TLS_GD_HA 73R_OR1K_RELATIVE 21R_RISCV_TLS_GOT_HI20 21R_TILEGX_IMM16_X1_HW0_LAST_TLS_IE 101R_ARC_SECTOFF_2 0x2CR_PARISC_LTOFF_TP16DF 231R_MIPS_REL32 3R_PPC64_COPY R_PPC_COPYR_TILEPRO_IMM16_X0_HI 27EF_LARCH_ABI_DOUBLE_FLOAT 0x03R_ARM_ALU_PC_G1_NC 59SHT_SUNW_move 0x6ffffffaR_IA64_TPREL64MSB 0x96NOTE_GNU_PROPERTY_SECTION_NAME ".note.gnu.property"R_ARC_N8 0x8EM_SH 42R_M32R_10_PCREL 4R_MIPS_TLS_DTPMOD64 40R_M32R_GOTOFF_LO 64R_MIPS_NUM 255SHT_GNU_HASH 0x6ffffff6R_MN10300_RELATIVE 23EF_ARM_INTERWORK 0x04EF_RISCV_FLOAT_ABI_SINGLE 0x0002DF_1_ORIGIN 0x00000080GNU_PROPERTY_X86_ISA_1_BASELINE (1U << 0)SYMINFO_NONE 0ELF32_ST_TYPE(val) ((val) & 0xf)EF_MIPS_ARCH_4 0x30000000ELFOSABI_NETBSD 2EM_TSK3000 131R_MIPS_JALR 37R_ARM_THM_PC8 11EF_MIPS_ARCH_ASE_MICROMIPS 0x02000000ELFCLASSNONE 0NT_FPREGSET 2R_PARISC_LTOFF_TP14DR 228PT_HISUNW 0x6fffffffR_PPC_UADDR16 25EF_MIPS_ABI_O32 0x00001000R_TILEGX_32 2EM_FR20 37DT_SPARC_NUM 2R_ARM_ALU_PC_G0 58DT_RELRSZ 35R_PPC_REL16 249EF_IA_64_MASKOS 0x0000000fread_to_eolEM_STARCORE 58ELFMAG1 'E'ELF64_R_TYPE(i) ((i) & 0xffffffff)R_PARISC_DIR14R 6R_PPC_REL16_HI 251R_TILEPRO_IMM8_X0 17EF_SH_DSP 0x4R_ALPHA_LITUSE 5EM_HUANY 81SHT_ARM_ATTRIBUTES (SHT_LOPROC + 3)R_CRIS_32_PCREL 6R_CRIS_32_PLT_PCREL 19R_PARISC_DIR16WF 86R_ARM_THM_XPC22 16R_LARCH_SOP_SUB 32PT_IA_64_HP_HSL_ANOT (PT_LOOS + 0x13)R_390_GOTOFF32 13DT_MIPS_PLTGOT 0x70000032DT_FINI 13EM_PJ 91R_PPC64_TLSLD 108R_SPARC_TLS_TPOFF32 78R_PARISC_DIR14WR 83R_NIOS2_COPY 36R_PPC64_GOT_TLSLD16 83R_NIOS2_CALLR 20EM_XTENSA 94R_MIPS_DELETE 27R_CKCORE_ADDRPLT_HI16 38R_IA64_LTV64LSB 0x77STV_INTERNAL 1EI_CLASS 4SHT_MIPS_SYMBOL_LIB 0x70000020R_SPARC_TLS_DTPMOD64 75R_PPC64_PLTGOT16_LO_DS 66R_386_TLS_LDM 19R_MIPS_PC26_S2 61GNU_PROPERTY_LOUSER 0xe0000000SHT_MIPS_GPTAB 0x70000003RHF_RLD_ORDER_SAFE (1 << 14)R_SPARC_64 32R_ARM_TLS_LE12 110R_LARCH_SOP_POP_32_S_10_12 40R_RISCV_TLS_DTPMOD32 6R_LARCH_SOP_POP_32_S_10_16_S2 42AT_PHDR 3R_386_PC8 23EFA_PARISC_1_1 0x0210PT_IA_64_HP_OPT_ANOT (PT_LOOS + 0x12)R_MIPS_GNU_VTENTRY 254EM_V850 87EM_ST100 60R_PPC64_GOT16_HA R_PPC_GOT16_HAR_PARISC_PCREL17F 12R_TILEPRO_IMM16_X0_TLS_IE_LO 76R_SPARC_GNU_VTENTRY 251SHF_WRITE (1 << 0)EF_MIPS_ABI2 32R_ARM_ALU_SBREL_19_12 36R_METAG_ADDR32 2R_NIOS2_TLS_GD16 28DT_RELACOUNT 0x6ffffff9R_RISCV_LO12_S 28R_NIOS2_GNU_VTENTRY 17LITUSE_ALPHA_JSR 3R_X86_64_GOTPC64 29R_RISCV_NUM 62R_PPC_PLT16_LO 29R_390_GOT12 6R_IA64_LTOFF_FPTR64I 0x53DT_VERDEFNUM 0x6ffffffdR_ARM_THM_JUMP6 52R_RISCV_TPREL_LO12_I 30R_TILEPRO_IMM16_X1_GOT_HA 46SHT_MIPS_DELTASYM 0x7000001bR_PPC64_DTPREL16_DS 101SHN_ABS 0xfff1R_SH_DIR8BP 7AT_BASE_PLATFORM 24R_390_16 3EF_MIPS_ARCH_32R6 0x90000000DT_SYMTAB_SHNDX 34EM_TI_C6000 140R_ARM_REL32_NOI 56R_TILEPRO_SHAMT_Y0 53R_ARM_THM_TLS_DESCSEQ 129R_AARCH64_TLSLD_ADD_DTPREL_LO12_NC 530EM_SPARC 2R_IA64_PCREL22 0x7aR_IA64_LTOFF_DTPREL22 0xbaR_LARCH_SOP_PUSH_TLS_GOT 27EF_ARM_SYMSARESORTED 0x04ET_REL 1R_X86_64_32 10R_NIOS2_HI16 9ELFOSABI_STANDALONE 255R_MIPS_TLS_TPREL32 47EF_MIPS_MACH_OCTEON3 0x008e0000GNU_PROPERTY_UINT32_AND_LO 0xb0000000RHF_NO_MOVE (1 << 3)STV_DEFAULT 0isalnum(c) ((__ismask(c)&(_U|_L|_D)) != 0)R_M32R_HI16_ULO_RELA 39R_TILEPRO_COPY 10SHT_MIPS_EH_REGION 0x70000027R_MICROMIPS_GOT16 138GNU_PROPERTY_NO_COPY_ON_PROTECTED 2EF_ARC_OSABI_MSK 0x00000f00R_MIPS_GOT16 9R_MICROBLAZE_TLSDTPMOD32 25STO_AARCH64_VARIANT_PCS 0x80R_OR1K_TLS_LE_LO16 31DT_MIPS_HIPAGENO 0x70000014PT_HP_PARALLEL (PT_LOOS + 0x10)R_IA64_GPREL64LSB 0x2fR_CKCORE_GOT_HI16 31R_OR1K_16_PCREL 10R_PARISC_DIR17R 3R_PARISC_SECREL32 41R_AARCH64_PREL64 260R_AARCH64_ADR_PREL_PG_HI21 275EF_MIPS_MACH_LS2E 0x00A00000EF_SH3_DSP 0x5R_AARCH64_MOVW_UABS_G3 269R_PPC_DIAB_SDA21_HA 182R_TILEPRO_HI16 8R_ARC_N16 0x9R_X86_64_GOTPCREL 9R_ARM_LDRS_SB_G2 80R_ARM_LDC_SB_G0 81DT_MOVESZ 0x6ffffdfbEF_ARM_APCS_26 0x08R_ALPHA_TPREL16 41R_ARM_GNU_VTENTRY 100R_RISCV_SUB_ULEB128 61R_TILEGX_IMM16_X1_HW1_PLT_PCREL 69R_LARCH_RELATIVE 3EM_IA_64 50R_390_NUM 62R_TILEGX_IMM16_X0_HW0_GOT 64R_MN10300_PLT32 15OEX_FPU_INEX 0x01SHN_MIPS_TEXT 0xff01R_TILEPRO_IMM16_X1_TLS_LE_HI 90EM_AVR 83R_RISCV_SUB6 52R_ALPHA_GPRELLOW 18EM_RCE 39R_PPC64_GOT16_HI R_PPC_GOT16_HIDF_1_GLOBAL 0x00000002SHT_NOTE 7R_M32R_32_RELA 34AT_RSEQ_FEATURE_SIZE 27R_AARCH64_LDST8_ABS_LO12_NC 278R_IA64_LTOFF_FPTR32LSB 0x55R_MN10300_GOTOFF24 13PT_IA_64_UNWIND (PT_LOPROC + 1)R_MIPS_TLS_GD 42EM_COOL 217STT_SPARC_REGISTER 13ELFCOMPRESS_HIPROC 0x7fffffffR_LARCH_SOP_POP_32_U 46RHF_CORD (1 << 12)MIPS_AFL_ASE_MIPS16 0x00000400SHT_STRTAB 3R_AARCH64_TLSIE_ADR_GOTTPREL_PAGE21 541EF_MIPS_MACH_5400 0x00910000EF_LARCH_ABI_SINGLE_FLOAT 0x02R_X86_64_GOTPCREL64 28R_LARCH_ABS_LO12 68EF_SH4 0x9LITUSE_ALPHA_TLS_LDM 5R_CKCORE_PCREL_IMM7BY4 50R_PARISC_LTOFF14R 38NT_PSTATUS 10R_SH_PLT32 161R_PPC_EMB_RELST_LO 112R_SPARC_HH22 34R_TILEGX_RELATIVE 19R_IA64_PLTOFF64I 0x3bEM_68HC11 70STO_MIPS_SC_ALIGN_UNUSED 0xffR_SPARC_TLS_DTPOFF32 76SHT_NULL 0R_LARCH_PCREL20_S2 103EM_ECOG2 134R_PPC_COPY 19R_RISCV_PCREL_LO12_S 25SHT_HIPROC 0x7fffffffR_PPC_DIAB_RELSDA_HI 184R_NDS32_TLS_DESC 119AT_L3_CACHESIZE 46R_TILEGX_JUMPOFF_X1_PLT 22R_PPC64_GOT_TLSLD16_LO 84SHT_SYMTAB 2R_PARISC_TLS_LDMCALL 239R_PPC64_SECTOFF_LO_DS 62R_IA64_PLTOFF64MSB 0x3eR_AARCH64_TLSLE_LDST64_TPREL_LO12_NC 559DT_EXTRANUM 3AT_L3_CACHESHAPE 37R_LARCH_SOP_AND 36ELFOSABI_SOLARIS 6R_MN10300_GLOB_DAT 21R_LARCH_ABS_HI20 67DT_MIPS_GOTSYM 0x70000013DT_MIPS_RLD_MAP 0x70000016R_MICROMIPS_GOT_OFST 147R_PPC64_TPREL16_HA 72R_386_TLS_GD_CALL 26R_PPC_ADDR24 2R_X86_64_JUMP_SLOT 7EF_PARISC_ARCH 0x0000ffffELFOSABI_LINUX ELFOSABI_GNUEM_L10M 180R_LARCH_SOP_POP_32_S_5_20 43MIPS_AFL_ASE_MT 0x00000040VER_NDX_ELIMINATE 0xff01DT_VERSIONTAGNUM 16R_X86_64_NONE 0DT_NULL 0R_X86_64_GOT64 27R_386_JMP_SLOT 7MIPS_AFL_REG_NONE 0x00R_PPC64_UADDR16 R_PPC_UADDR16R_ARM_RPC24 254R_AARCH64_MOVW_GOTOFF_G2_NC 305R_LARCH_B26 66EM_LATTICEMICO32 138R_M32R_16_RELA 33R_M32R_GOT24 48R_TILEGX_IMM16_X1_HW1_PCREL 53R_ARM_ALU_PC_G0_NC 57EM_MN10200 90R_METAG_LO16_PLT 39NT_PPC_TM_CFPR 0x109R_PARISC_GPREL16WF 94STT_GNU_IFUNC 10R_LARCH_TLS_LD_HI20 96STV_PROTECTED 3EM_F2MC16 104R_M32R_HI16_SLO_RELA 40LL_IGNORE_INT_VER (1 << 1)isspace(c) ((__ismask(c)&(_S)) != 0)R_TILEPRO_GNU_VTINHERIT 128VER_NEED_NONE 0ELF64_ST_VISIBILITY(o) ELF32_ST_VISIBILITY (o)R_ARM_LDR_SB_G1 76R_TILEPRO_IMM16_X1_HA 30R_MIPS_TLS_DTPREL_HI16 44R_METAG_TLS_LDO_LO16 50R_ARC_GLOB_DAT 0x36R_CKCORE_TLS_DTPOFF32 57R_ARM_ABS32 2R_PARISC_DIR16DF 87R_CKCORE_PCRELIMM11BY2 3R_NIOS2_TLS_TPREL 35R_SPARC_TLS_IE_ADD 71R_METAG_RELBRANCH_PLT 40EM_DSPIC30F 118R_LARCH_IRELATIVE 12__compiletime_assert(condition,msg,prefix,suffix) do { } while (0)DT_ADDRRNGLO 0x6ffffe00SYMINFO_BT_SELF 0xffffDT_VERNEED 0x6ffffffeR_PARISC_DIR14DR 84R_MN10300_GOTPC16 11DT_FINI_ARRAYSZ 28R_METAG_TLS_TPOFF 56R_MIPS_TLS_DTPMOD32 38SHT_MIPS_SHDR 0x70000010DT_MIPS_PROTECTED_GOTIDX 0x70000028R_OR1K_GOTPC_HI16 12R_ARM_MOVT_BREL 85R_SPARC_11 31EM_DSP24 136ELFDATA2MSB 2R_MICROBLAZE_GOTOFF_32 20R_PPC64_GOT_TPREL16_DS 87R_SPARC_8 1R_ARC_N32 0xBR_LARCH_TLS_LE_HI20 83R_68K_GOT32 7EM_NS32K 97R_MICROBLAZE_SRO32 7GNU_PROPERTY_X86_ISA_1_V4 (1U << 3)toupper(c) __toupper(c)DT_MIPS_DELTA_SYM_NO 0x7000001eR_NIOS2_GOTOFF_LO 24STT_LOOS 10R_NIOS2_PCREL_HA 27VER_NEED_CURRENT 1R_MN10300_NONE 0DT_RELSZ 18AT_ENTRY 9R_PPC64_ADDR16 R_PPC_ADDR16AT_DCACHEBSIZE 19R_IA64_LTOFF_FPTR64MSB 0x56R_AARCH64_MOVW_PREL_G2 291EF_MIPS_32BITMODE 0x00000100_SP 0x80R_IA64_SEGREL64MSB 0x5eNT_S390_GS_BC 0x30cR_METAG_HI16_PLT 38R_NIOS2_S16 1R_TILEPRO_IMM16_X0_TLS_IE_HI 78EF_MIPS_MACH_GS264E 0x00A40000R_AARCH64_TLSLD_MOVW_G1 520DT_PPC64_GLINK (DT_LOPROC + 0)R_MICROMIPS_LITERAL 137R_TILEGX_IMM16_X0_HW1 38SHT_MIPS_LIBLIST 0x70000000R_MICROBLAZE_32_LO 6R_PPC_PLT16_HI 30R_ARM_COPY 20R_TILEGX_IMM16_X1_HW2 41R_TILEGX_IMM8_X0 23R_CRIS_32_PLT_GOTREL 18R_MIPS_GPREL32 12R_TILEGX_SHAMT_Y1 35EM_PRISM 82R_AARCH64_MOVW_UABS_G0 263OEX_PRECISEFP OEX_FPDBUGR_PARISC_LTOFF_FPTR21L 58R_386_8 22R_PPC64_PLT16_LO R_PPC_PLT16_LOAT_L1D_CACHESIZE 42SHT_CHECKSUM 0x6ffffff8R_ARM_THM_ABS5 7EM_MIPS 8EM_PDP11 65EM_X86_64 62R_AARCH64_TLSDESC_ADD_LO12 564R_390_GOTENT 26R_OR1K_GLOB_DAT 19EF_MIPS_ARCH_3 0x20000000R_AARCH64_COPY 1024R_TILEGX_16_PCREL 7R_PARISC_TLS_LE14R R_PARISC_TPREL14REF_SPARC_HAL_R1 0x000400SHT_MIPS_UCODE 0x70000004R_TILEGX_IMM16_X0_HW2_LAST 48R_PPC_GOT16_LO 15R_X86_64_TPOFF64 18DT_VERDEF 0x6ffffffcR_LARCH_TLS_IE64_PC_LO20 89R_PPC_ADDR16_HA 6EF_ARM_EABI_VERSION(flags) ((flags) & EF_ARM_EABIMASK)R_ARM_LDRS_PC_G2 66R_68K_TLS_IE16 35R_MIPS16_TLS_TPREL_HI16 111ODK_PAD 3R_RISCV_SET32 56MIPS_AFL_EXT_LOONGSON_2F 18R_SPARC_TLS_DTPMOD32 74R_CKCORE_DOFFSET_IMM18BY4 46NT_S390_TODCMP 0x302R_AARCH64_MOVW_PREL_G1_NC 290STT_TLS 6R_METAG_TLS_IE 52R_PARISC_LTOFF16WF 102GNU C11 13.2.0 -mtune=generic -march=x86-64 -ggdb3 -std=gnu11 -fPIC -fasynchronous-unwind-tables -fstack-protector-strong -fstack-clash-protection -fcf-protectionR_SPARC_DISP16 5R_LARCH_TLS_IE_LO12 92R_M32R_GNU_VTINHERIT 11MIPS_AFL_EXT_LOONGSON_2E 17R_PPC_ADDR14_BRTAKEN 8R_PPC64_TOC16_HA 50DT_FEATURE_1 0x6ffffdfcR_ARM_LDC_PC_G0 67SHN_MIPS_DATA 0xff02PT_LOAD 1R_SPARC_M44 51R_ARM_NONE 0PT_IA_64_HP_STACK (PT_LOOS + 0x14)OEX_FPDBUG 0x40000DF_1_INTERPOSE 0x00000400R_NIOS2_GOT_HA 43R_LARCH_SOP_POP_32_S_10_5 38R_AARCH64_JUMP_SLOT 1026R_NIOS2_NONE 0R_MIPS_PCLO16 65SHT_ARC_ATTRIBUTES (SHT_LOPROC + 1)PT_PHDR 6R_PPC64_PLT32 R_PPC_PLT32R_CRIS_GNU_VTINHERIT 7ELFOSABI_TRU64 10R_RISCV_TLS_TPREL64 11R_MIPS_RELATIVE 128STT_LOPROC 13R_AARCH64_IRELATIVE 1032ELF_NOTE_OS_GNU 1EF_MIPS_OPTIONS_FIRST 0x00000080EF_MIPS_MACH_GS464E 0x00A30000SHN_HIRESERVE 0xffffEI_MAG0 0AT_PHNUM 5R_MICROMIPS_SCN_DISP 155R_MICROBLAZE_GLOB_DAT 18R_OR1K_GOTOFF_HI16 16PT_HP_OPT_ANNOT (PT_LOOS + 0x12)EF_SH_UNKNOWN 0x0R_SPARC_HM10 35AT_RANDOM 25R_TILEPRO_IMM16_X0_TLS_LE_HI 89STO_ALPHA_STD_GPLOAD 0x88EF_ARM_EABIMASK 0XFF000000MIPS_AFL_ASE_DSPR2 0x00000002R_LARCH_GOT64_LO20 81DT_MOVEENT 0x6ffffdfaNT_LOONGARCH_CPUCFG 0xa00EM_960 19R_PPC64_GOT_TLSLD16_HI 85ELF32_M_SIZE(info) ((unsigned char) (info))R_ARM_SBREL31 39R_CRIS_32_GOT 14R_IA64_PCREL32MSB 0x4cR_AARCH64_P32_TLS_DTPMOD 184EFA_PARISC_2_0 0x0214R_AARCH64_TLSLD_ADR_PREL21 517R_IA64_PCREL32LSB 0x4dR_METAG_PLT 42NT_386_TLS 0x200R_IA64_REL32MSB 0x6cEM_IAMCU 6R_PPC64_REL16_HI 251EF_MIPS_MACH_9000 0x00990000EM_ARC_COMPACT 93DT_PREINIT_ARRAY 32PF_MIPS_LOCAL 0x10000000R_RISCV_ADD64 36DT_AUXILIARY 0x7ffffffdSHF_MASKPROC 0xf0000000R_PPC_TPREL16_HA 72PT_MIPS_RTPROC 0x70000001OHWA0_R4KEOP_CHECKED 0x00000001R_MICROMIPS_PC16_S1 141R_68K_TLS_IE32 34EM_MMDSP_PLUS 160EM_COLDFIRE 52R_X86_64_PC16 13symbol_typeR_AARCH64_TLSGD_MOVW_G0_NC 516R_MIPS_RELGOT 36NT_PPC_PKEY 0x110SHT_MIPS_MSYM 0x70000001R_ARM_THM_PC9 103R_386_COPY 5EI_VERSION 6R_IA64_SEGREL32LSB 0x5dMIPS_AFL_ASE_MICROMIPS 0x00000800AT_EXECFD 2PT_DYNAMIC 2R_TILEGX_IMM16_X0_HW1_LAST_GOT 74DT_MIPS_IVERSION 0x70000004PT_ARM_EXIDX (PT_LOPROC + 1)R_PPC_EMB_SDAI16 106R_ARM_ALU_SB_G1_NC 72EF_SPARC_EXT_MASK 0xFFFF00R_TILEPRO_IMM16_X0_GOT_HI 43R_386_PC16 21SHN_MIPS_SUNDEFINED 0xff04EM_78KOR 199R_CKCORE_NONE 0R_AARCH64_TLSLD_LDST64_DTPREL_LO12_NC 538R_PPC64_ADDR14_BRTAKEN R_PPC_ADDR14_BRTAKENR_PPC64_PLTGOT16_HI 54DF_1_NOOPEN 0x00000040SHT_SUNW_syminfo 0x6ffffffcR_CRIS_32 3STT_HIPROC 15R_68K_TLS_LDM16 29DT_MIPS_DYNSTR_ALIGN 0x7000002bSHT_DYNAMIC 6R_CRIS_NONE 0EF_SH2A_SH3_NOFPU 0x16NT_PPC_TM_CPPR 0x10eR_METAG_TLS_LE_LO16 61R_PPC64_ADDR64 38R_PARISC_PCREL64 72STT_ARM_TFUNC STT_LOPROCET_NONE 0R_390_GOTPLT32 31DF_1_DIRECT 0x00000100SHF_IA_64_SHORT 0x10000000R_PPC64_ADDR16_HIGHEST 41SHT_MIPS_XHASH 0x7000002bR_MIPS_32 2DT_MIPS_LIBLISTNO 0x70000010EF_ALPHA_CANRELAX 2EM_H8_500 49R_ARC_SECTOFF_ME_2 0x2AR_ARM_GOTPC 25EM_TILEPRO 188R_X86_64_REX_GOTPCRELX 42R_SH_TLS_GD_32 144R_PPC_DTPREL16_LO 75R_ARM_LDR_PC_G1 62R_PARISC_GPREL16DF 95OPAD_SYMBOL 0x4R_ARM_THM_PC11 102R_METAG_LOOG 14R_LARCH_64 2R_M32R_GOTOFF_HI_ULO 62PF_HP_CODE 0x01000000R_CKCORE_COPY 10R_PPC64_GOT16_LO R_PPC_GOT16_LOEM_MMA 54R_AARCH64_GOT_LD_PREL19 309EM_BPF 247STO_MIPS_PLT 0x8R_AARCH64_TLSDESC_LD64_LO12 563RHF_SGI_ONLY (1 << 4)R_SH_DIR8L 9R_OR1K_TLS_IE_LO16 29R_TILEPRO_IMM8_X0_TLS_GD_ADD 61R_CKCORE_GOTPC_LO16 27R_CKCORE_ADDRGOT 17AT_SECURE 23R_IA64_PCREL21M 0x4aR_AARCH64_TLSLD_LD_PREL19 522R_TILEGX_IMM8_X0_TLS_ADD 118R_ALPHA_TPRELLO 40R_PARISC_TLS_LDM21L 237DT_LOPROC 0x70000000R_SPARC_PC_LM22 39LL_REQUIRE_MINOR (1 << 2)ET_EXEC 2EM_MMIX 80R_ALPHA_TLS_GD_HI 28R_PPC64_ADDR16_HA R_PPC_ADDR16_HAELFCOMPRESS_LOOS 0x60000000R_IA64_COPY 0x84R_PPC64_ADDR16_HIGHESTA 42R_TILEPRO_MMSTART_X0 47R_PPC_GOT_TPREL16_HA 90R_LARCH_TLS_DTPMOD64 7R_M32R_NUM 256R_MIPS_CALL_LO16 31R_TILEGX_IMM16_X1_HW2_PLT_PCREL 71R_MICROMIPS_GOT_DISP 145SHT_CSKY_ATTRIBUTES (SHT_LOPROC + 1)_ELF_H 1R_NIOS2_TLS_IE16 31NT_RISCV_VECTOR 0x901DF_1_LOADFLTR 0x00000010EF_CSKY_ABIV1 0X10000000R_IA64_DIR64MSB 0x26R_NIOS2_GOT16 22R_PARISC_GPREL14R 30R_390_PC32DBL 19GNU_PROPERTY_LOPROC 0xc0000000NT_ARM_TLS 0x401R_MN10300_COPY 20R_RISCV_SUB16 38R_TILEGX_8 4R_PPC_REL16_LO 250R_ARC_S21W_PCREL_PLT 0x3CEF_ARM_APCS_FLOAT 0x10DT_RUNPATH 29R_MICROBLAZE_COPY 21ELFCOMPRESS_ZLIB 1R_ARM_TLS_LDO32 106R_SH_SWITCH32 26AT_L3_CACHEGEOMETRY 47PF_ARM_SB 0x10000000OEX_SMM 0x20000R_PPC_TPREL32 73EF_MIPS_PIC 2R_PPC_GOT16_HI 16R_PARISC_PCREL14R 14R_OR1K_TLS_GD_LO16 23VER_NEED_NUM 2EM_KMX32 211R_ARM_ALU_SBREL_27_20 37R_390_GOTPLTENT 33EM_FIREPATH 78SHT_MIPS_DELTACLASS 0x7000001dR_TILEPRO_IMM16_X0_TLS_LE_HA 91R_386_NONE 0R_PPC_PLTREL32 28R_RISCV_GOT_HI20 20R_68K_TLS_LDO8 33R_ARC_JLI_SECTOFF 0x3FR_390_RELATIVE 12R_RISCV_IRELATIVE 58R_PPC64_IRELATIVE 248R_MIPS_GOT_HI16 22GNU_PROPERTY_1_NEEDED GNU_PROPERTY_UINT32_OR_LOR_PARISC_LTOFF16DF 103R_PPC_EMB_SDA2REL 108SHT_MIPS_XLATE 0x70000024R_68K_JMP_SLOT 21EF_ALPHA_32BIT 1R_TILEPRO_BROFF_X1 14EF_PPC_RELOCATABLE 0x00010000R_METAG_TLS_DTPMOD 57R_ARM_LDRS_PC_G0 64R_390_PLT32DBL 20R_390_TLS_LDO64 53EF_ARM_EABI_VER2 0x02000000EF_ARC_ALL_MSK (EF_ARC_MACH_MSK | EF_ARC_OSABI_MSK)R_PPC_TOC16 255EM_AVR32 185R_IA64_LTV32MSB 0x74R_AARCH64_P32_IRELATIVE 188ELFDATANONE 0EM_FR30 84R_SH_TLS_LD_32 145PT_PARISC_ARCHEXT 0x70000000R_386_TLS_LDM_POP 31R_PARISC_TPREL16F 221DF_P1_LAZYLOAD 0x00000001NT_ARM_SYSTEM_CALL 0x404R_ARM_PC13 4R_AARCH64_MOVW_GOTOFF_G0 300R_AARCH64_TLSLD_ADD_DTPREL_HI12 528R_ARC_S25W_PCREL_PLT 0x4CNT_PPC_TM_CDSCR 0x10fEM_M32R 88RHF_REQUICKSTART (1 << 10)EF_MIPS_ABI 0x0000F000R_MICROMIPS_CALL_HI16 153EM_ECOG1X 168R_TILEGX_IMM16_X1_HW1_LAST_PCREL 61R_PPC64_GOT_TLSGD16 79R_OR1K_GNU_VTENTRY 7R_ARM_PLT32 27R_TILEPRO_IMM16_X1_TLS_IE_HI 79R_LARCH_SOP_ADD 35R_SH_REL32 2R_SPARC_PC10 16R_TILEPRO_GLOB_DAT 11R_TILEPRO_MT_IMM15_X1 21SHN_HIOS 0xff3fR_PARISC_TLS_DTPOFF32 244R_AARCH64_TLSDESC_CALL 569R_PPC_DTPREL32 78R_SPARC_TLS_IE_LD 69R_SPARC_WDISP16 40EM_TILEGX 191R_M32R_GOT16_HI_SLO 57EM_V800 36PT_HP_CORE_SHM (PT_LOOS + 0x8)SHF_MIPS_NAMES 0x02000000EM_M32C 120_D 0x04R_CKCORE_GOT_IMM18BY4 48R_TILEPRO_JMP_SLOT 12R_386_TLS_LE_32 34R_SH_NUM 256DT_MIPS_LOCAL_GOTNO 0x7000000aR_TILEPRO_IMM16_X1_TLS_IE_LO 77R_PARISC_TLS_LE21L R_PARISC_TPREL21LR_METAG_TLS_LE_HI16 60OHW_R5KEOP 0x4R_AARCH64_TLSLE_LDST8_TPREL_LO12 552R_RISCV_TPREL_LO12_S 31R_IA64_LTOFF_FPTR22 0x52EF_MIPS_MACH_4111 0x00880000R_TILEGX_IMM16_X1_HW0_PCREL 51R_IA64_DTPREL32MSB 0xb4R_68K_TLS_LDO32 31R_PPC_SECTOFF 33R_PPC64_PLT16_LO_DS 60STO_MIPS_HIDDEN 0x2R_NIOS2_IMM8 8R_METAG_LOADDR16 1EM_BA1 201R_PARISC_PLABEL21L 66R_TILEPRO_8_PCREL 6R_ARC_SECTOFF_U8 0x21R_SPARC_PCPLT10 29DT_MIPS_GP_VALUE 0x70000030R_X86_64_TPOFF32 23PF_R (1 << 2)EF_MIPS_ARCH_2 0x10000000R_AARCH64_LDST32_ABS_LO12_NC 285R_390_TLS_IE32 47ELFOSABI_ARM 97NT_LOONGARCH_HW_BREAK 0xa05DT_DEBUG 21R_TILEPRO_IMM16_X1_TLS_LE 86PF_HP_FAR_SHARED 0x00200000PT_HP_CORE_PROC (PT_LOOS + 0x5)R_SPARC_LM22 36AT_BASE 7EF_ARM_OLD_ABI 0x100R_MIPS_SUB 24R_ALPHA_HINT 8R_IA64_DIR32LSB 0x25R_386_16 20R_PPC64_PLTGOT16_HA 55DT_CHECKSUM 0x6ffffdf8DT_GNU_CONFLICT 0x6ffffef8EM_Z80 220R_TILEGX_8_PCREL 8R_M32R_18_PCREL 5R_PPC_SECTOFF_LO 34NT_MIPS_MSA 0x802R_NIOS2_CALL26_NOAT 41EI_MAG2 2DT_SONAME 14R_ALPHA_GPDISP 6R_AARCH64_TLSLD_LDST8_DTPREL_LO12_NC 532R_PARISC_PLTOFF14R 54NT_PRXREG 4MIPS_AFL_ASE_MCU 0x00000008E_MIPS_ARCH_32 EF_MIPS_ARCH_32ET_LOPROC 0xff00R_PPC64_GOT_DTPREL16_HA 94R_TILEGX_TLS_DTPMOD32 109DF_1_PIE 0x08000000R_CRIS_NUM 20R_AARCH64_JUMP26 282R_386_32 1R_MIPS_JUMP_SLOT 127PT_NUM 8DT_ADDRNUM 11PT_TLS 7R_PPC_DTPREL16_HI 76R_TILEGX_IMM16_X1_HW1_LAST_PLT_PCREL 97R_TILEGX_SHAMT_X0 32R_TILEGX_IMM16_X0_HW1_LAST_PCREL 60R_ALPHA_TPRELHI 39EM_MIPS_RS3_LE 10EM_NONE 0ELFCOMPRESS_HIOS 0x6fffffffEF_MIPS_ARCH_64R6 0xa0000000R_M32R_HI16_ULO 7DT_ADDRTAGIDX(tag) (DT_ADDRRNGHI - (tag))R_TILEGX_JUMPOFF_X1 21R_X86_64_RELATIVE64 38R_AARCH64_GLOB_DAT 1025R_LARCH_PCALA_HI20 71R_TILEGX_64 1R_MICROBLAZE_GNU_VTENTRY 12R_ARM_TLS_DESC 13VER_NDX_GLOBAL 1SHT_ARM_EXIDX (SHT_LOPROC + 1)R_390_PLT32 8R_ARM_RABS22 253R_PPC_GOT_DTPREL16_LO 92R_MIPS_ADD_IMMEDIATE 34DT_STRTAB 5R_TILEGX_IMM16_X0_HW0_TLS_LE 80SHF_MIPS_STRINGS 0x80000000EM_SEP 108R_RISCV_ADD32 35R_AARCH64_TLSDESC_ADR_PREL21 561SHN_PARISC_HUGE_COMMON 0xff01R_390_TLS_LE64 51R_TILEPRO_IMM16_X0_HA 29DT_MIPS_LOCAL_GOTIDX 0x70000026R_MICROBLAZE_TLSGD 23R_LARCH_GNU_VTENTRY 58R_RISCV_PCREL_LO12_I 24R_PPC64_REL16_HA 252R_AARCH64_ADR_PREL_LO21 274R_PPC_GOT_TLSGD16_HI 81EM_CSR_KALIMBA 219R_ARM_THM_JUMP24 30MIPS_AFL_EXT_5500 16EM_ARCA 109DT_SYMENT 11R_OR1K_JMP_SLOT 20R_SPARC_OLO10 33PT_MIPS_REGINFO 0x70000000R_RISCV_TPREL_HI20 29R_PARISC_DPREL14R 22EF_ARM_EABI_VER4 0x04000000DT_MIPS_DELTA_INSTANCE 0x70000019R_PARISC_TLS_DTPMOD32 242R_NIOS2_HIADJ16 11R_MIPS_INSERT_B 26R_AARCH64_MOVW_UABS_G0_NC 264AT_EGID 14R_MICROMIPS_GOT_LO16 149R_RISCV_SUB64 40EF_SH2A_NOFPU 0x13R_SH_TLS_IE_32 147R_PPC64_RELATIVE R_PPC_RELATIVER_TILEGX_IMM16_X1_HW0_TLS_LE 81R_TILEGX_IMM16_X0_HW2_PCREL 54DT_MIPS_PIXIE_INIT 0x70000023R_METAG_GETSET_GOTOFF 34NT_AUXV 6R_IA64_FPTR32MSB 0x44R_PPC_IRELATIVE 248R_ALPHA_RELATIVE 27R_SPARC_JMP_IREL 248R_AARCH64_MOVW_PREL_G3 293R_M32R_18_PCREL_RELA 37DT_MIPS_AUX_DYNAMIC 0x70000031EM_VIDEOCORE5 198R_IA64_DTPREL22 0xb2R_M32R_GLOB_DAT 51ELFOSABI_MODESTO 11PPC64_OPT_TLS 1R_ARM_TLS_GOTDESC 90R_390_GOTPLT20 59R_TILEGX_IMM16_X0_HW2_PLT_PCREL 70EM_68HC12 53R_IA64_IMM14 0x21PF_W (1 << 1)R_SPARC_5 44R_TILEGX_IMM16_X0_HW1_LAST_PLT_PCREL 96EM_PARISC 15EF_MIPS_MACH_4650 0x00850000R_386_32PLT 11R_SH_GOTPC 167R_SH_DIR8WPL 5R_AARCH64_P32_GLOB_DAT 181R_AARCH64_MOVW_UABS_G1 265R_ARM_ALU_PCREL_7_0 32R_MIPS_LITERAL 8R_METAG_REL8 15R_MICROMIPS_SUB 150SHT_LOOS 0x60000000NT_PPC_TM_CVMX 0x10aR_RISCV_SET8 54DT_MIPS_DELTA_RELOC_NO 0x7000001cR_SPARC_TLS_LDM_ADD 62R_MICROMIPS_JALR 156R_AARCH64_ABS16 259R_ARC_TLS_LE_S9 0x4AODK_REGINFO 1NT_PRCRED 14AT_ICACHEBSIZE 20EF_MIPS_MACH_OCTEON2 0x008d0000R_TILEPRO_IMM16_X0_HI_PCREL 35ODK_HWAND 7DT_MIPS_UNREFEXTNO 0x70000012SHT_HISUNW 0x6fffffffAT_GID 13R_PARISC_PCREL16F 77R_MIPS16_TLS_LDM 107EF_IA_64_ABI64 0x00000010GNU_PROPERTY_AARCH64_FEATURE_1_AND 0xc0000000R_RISCV_TLS_DTPMOD64 7SHT_RISCV_ATTRIBUTES (SHT_LOPROC + 3)DT_MIPS_XHASH 0x70000036R_MN10300_GNU_VTENTRY 8R_PPC_DIAB_SDA21_HI 181R_MICROMIPS_GPREL16 136R_OR1K_8_PCREL 11R_AARCH64_TLSDESC 1031R_AARCH64_LDST64_ABS_LO12_NC 286R_MICROMIPS_HI16 134R_390_32 4R_PARISC_TLS_TPREL32 R_PARISC_TPREL32R_PARISC_LTOFF14WR 99EM_S390 22GNU_PROPERTY_X86_FEATURE_1_SHSTK (1U << 1)R_PPC64_DTPREL16_LO_DS 102R_ALPHA_GPREL16 19R_M32R_26_PLTREL 49ELFCLASS32 1DT_VALTAGIDX(tag) (DT_VALRNGHI - (tag))R_PARISC_TLS_GD14R 235AT_PLATFORM 15R_386_NUM 44NT_MIPS_DSP 0x800R_X86_64_GOTPC32_TLSDESC 34SHT_PREINIT_ARRAY 16DT_MIPS_RWPLT 0x70000034R_METAG_REG16OP3 11DT_PLTPADSZ 0x6ffffdf9DT_MIPS_RLD_TEXT_RESOLVE_ADDR 0x7000002dDT_RELCOUNT 0x6ffffffaRHF_REQUICKSTARTED (1 << 11)R_PARISC_GPREL14DR 92R_AARCH64_TLSDESC_ADD 568R_AARCH64_TLSLD_LDST128_DTPREL_LO12 572R_ARM_RXPC25 249R_ARC_S13_PCREL 0x19R_CKCORE_PLT12 33R_ARM_TLS_IE12GP 111EM_TINYJ 61EF_MIPS_MACH_XLR 0x008c0000EF_RISCV_TSO 0x0010EM_TPC 98SHF_IA_64_NORECOV 0x20000000R_MN10300_16 2R_RISCV_SET_ULEB128 60AT_L1I_CACHEGEOMETRY 41R_MN10300_TLS_LDO 26R_TILEGX_IMM16_X1_HW3_PLT_PCREL 77R_MIPS_PC18_S3 62R_TILEPRO_IMM8_Y0 18R_MIPS16_LO16 105EV_CURRENT 1R_IA64_LTV64MSB 0x76R_SPARC_LO10 12R_IA64_IPLTLSB 0x81EI_MAG1 1R_PARISC_PLTOFF21L 50EM_TRICORE 44R_390_TLS_LDO32 52R_TILEGX_IMM16_X1_HW0_LAST_PCREL 59R_CRIS_32_GOTPLT 16R_PARISC_SEGBASE 48EV_NUM 2SHT_LOUSER 0x80000000R_ARC_SDA 0xCR_MIPS_EH 249R_NIOS2_LO16 10R_RISCV_TPREL_ADD 32EF_ARM_ABI_FLOAT_HARD 0x400R_OR1K_TLS_LDM_LO16 25EF_ARM_SOFT_FLOAT 0x200R_TILEGX_IMM16_X0_HW0_LAST 44_U 0x01R_PPC_SECTOFF_HI 35R_386_GOT32X 43R_TILEPRO_IMM16_X1_TLS_LE_HA 92NT_UTSNAME 15DT_X86_64_PLT (DT_LOPROC + 0)R_ARM_RELATIVE 23R_CRIS_16_GOTPLT 15DT_PPC_OPT (DT_LOPROC + 1)R_SPARC_TLS_IE_LO10 68ELF64_M_SIZE(info) ELF32_M_SIZE (info)OPAD_POSTFIX 0x2NT_GNU_HWCAP 2STT_ARM_16BIT STT_HIPROCAT_HWCAP4 30R_TILEGX_64_PCREL 5R_IA64_IMM64 0x23R_SPARC_TLS_GD_LO10 57R_OR1K_TLS_DTPOFF 33R_TILEGX_IMM16_X0_HW0_LAST_PLT_PCREL 94R_TILEPRO_MF_IMM15_X1 22R_SPARC_COPY 19EM_H8S 48DT_PPC_GOT (DT_LOPROC + 0)R_AARCH64_LDST128_ABS_LO12_NC 299SHF_COMPRESSED (1 << 11)EM_ALTERA_NIOS2 113DT_ADDRRNGHI 0x6ffffeffR_AARCH64_TLSLD_LDST32_DTPREL_LO12 535R_METAG_REG32OP4 12E_MIPS_ARCH_64 EF_MIPS_ARCH_64R_NIOS2_TLS_DTPMOD 33R_AARCH64_ADD_ABS_LO12_NC 277EF_CPU32 0x00810000R_PPC64_REL16_LO 250R_CKCORE_PCREL_IMM10BY4 23R_SPARC_TLS_LDM_CALL 63MIPS_AFL_EXT_OCTEON2 2R_NIOS2_GPREL 15DT_PPC64_OPDSZ (DT_LOPROC + 2)EM_ARCV2 195LITUSE_ALPHA_TLS_GD 4R_386_TLS_GOTDESC 39R_PPC_LOCAL24PC 23MIPS_AFL_EXT_OCTEONP 3AT_CLKTCK 17R_NDS32_JMP_SLOT 41DT_EXTRATAGIDX(tag) ((Elf32_Word)-((Elf32_Sword) (tag) <<1>>1)-1)NT_LOONGARCH_LBT 0xa04RHF_NO_UNRES_UNDEF (1 << 13)STB_HIPROC 15R_386_GLOB_DAT 6R_ARM_MOVW_BREL 86R_IA64_GPREL64MSB 0x2eR_PARISC_COPY 128DT_MIPS_LIBLIST 0x70000009R_MICROBLAZE_32_PCREL 2SELFMAG 4R_RISCV_TPREL_S 50R_ARM_RBASE 255R_LARCH_RELAX 100R_ARM_LDRS_SB_G1 79ELF32_M_SYM(info) ((info) >> 8)EF_MIPS_ARCH_64 0x60000000NT_S390_PREFIX 0x305R_ARC_H30 0x7R_TILEGX_IMM16_X1_HW3_PCREL 57R_METAG_HI16_GOTOFF 32EM_EMX16 212R_IA64_GPREL32MSB 0x2cR_AARCH64_TLSGD_ADR_PREL21 512R_M32R_REL32 45R_LARCH_SOP_PUSH_PCREL 22R_MN10300_GOT32 17R_LARCH_ADD8 47R_ALPHA_DTPREL16 36EM_NDS32 167R_TILEGX_GLOB_DAT 17DT_POSFLAG_1 0x6ffffdfdR_TILEGX_IMM16_X0_HW1_LAST 46ELFMAG3 'F'R_PPC64_GOT_DTPREL16_LO_DS 92AT_RSEQ_ALIGN 28DT_MIPS_COMPACT_SIZE 0x7000002fR_390_TLS_DTPOFF 55EM_CRAYNV2 172DT_MIPS_DELTA_RELOC 0x7000001bR_IA64_TPREL14 0x91R_ALPHA_COPY 24R_IA64_TPREL64I 0x93R_LARCH_SOP_PUSH_TLS_TPREL 26EF_PARISC_WIDE 0x00080000NT_GNU_ABI_TAG 1ODK_EXCEPTIONS 2EF_MIPS_ARCH_1 0x00000000R_MICROMIPS_TLS_DTPREL_HI16 164SHT_MIPS_IFACE 0x7000000bR_MICROBLAZE_SRW32 8SHT_HIOS 0x6fffffffOEX_FPU_UFLO 0x02EM_XGATE 115R_M32R_RELA_GNU_VTINHERIT 43R_IA64_LTOFF_FPTR32MSB 0x54R_SPARC_PCPLT22 28GNU_PROPERTY_STACK_SIZE 1R_390_PC64 23EM_MCHP_PIC 204R_METAG_COPY 43R_SH_GOTOFF 166EM_TI_C5500 142R_METAG_TLS_LE 59PT_HP_CORE_COMM (PT_LOOS + 0x4)R_PPC64_ADDR16_HI R_PPC_ADDR16_HIPPC64_OPT_LOCALENTRY 4R_RISCV_ALIGN 43R_PPC64_REL64 44R_MN10300_TLS_LD 25GNU_PROPERTY_UINT32_AND_HI 0xb0007fffR_PARISC_TLS_GD21L 234R_PPC_EMB_NADDR32 101R_ARC_SECTOFF_S9 0x22EM_QDSP6 164DT_MIPS_CONFLICTNO 0x7000000bPT_MIPS_OPTIONS 0x70000002DF_1_INITFIRST 0x00000020R_TILEPRO_IMM8_Y1_TLS_GD_ADD 64SHT_MIPS_EVENTS 0x70000021R_NIOS2_PCREL16 3NT_GNU_BUILD_ID 3RHF_GUARANTEE_START_INIT (1 << 7)DT_SYMINSZ 0x6ffffdfeNT_PPC_TAR 0x103R_IA64_LTV32LSB 0x75R_ARM_THM_MOVW_BREL_NC 87NT_PPC_VSX 0x102R_LARCH_GOT_PC_HI20 75R_NIOS2_PCREL_LO 26SHF_MIPS_MERGE 0x20000000EF_IA_64_ARCH 0xff000000R_M32R_GOTPC_HI_ULO 59SHT_LOSUNW 0x6ffffffaR_TILEGX_IMM16_X1_HW1_LAST_TLS_LE 85R_CRIS_16_PCREL 5PT_RISCV_ATTRIBUTES (PT_LOPROC + 3)R_CKCORE_GOTOFF 13EM_PCP 55R_390_64 22PF_MASKOS 0x0ff00000R_390_TLS_LE32 50R_SH_COUNT 28SHF_MIPS_LOCAL 0x04000000EM_TI_C2000 141R_390_TLS_GD64 41R_CKCORE_ADDRGOT_HI16 36R_SPARC_DISP8 4R_ARM_TLS_GD32 104R_MICROMIPS_TLS_LDM 163R_AARCH64_TLSLD_LDST16_DTPREL_LO12 533SHT_MIPS_CONTENT 0x7000000cET_DYN 3R_SPARC_GOT10 13R_AARCH64_TLSLE_MOVW_TPREL_G0_NC 548ELF32_R_TYPE(val) ((val) & 0xff)R_PPC64_ADDR16_HIGHERA 40R_PARISC_SECREL64 104MIPS_AFL_ASE_SMARTMIPS 0x00000080R_OR1K_16 2R_MN10300_SYM_DIFF 33R_SH_GLOB_DAT 163R_TILEPRO_IMM16_X0_TLS_IE_HA 80R_386_TLS_DTPOFF32 36STB_GNU_UNIQUE 10R_ARM_TLS_LDM32 105PF_ARM_PI 0x20000000R_IA64_GPREL32LSB 0x2dR_MIPS_GOT_PAGE 20R_PPC_ADDR14 7R_TILEGX_IMM8_X1_TLS_GD_ADD 114EFA_PARISC_1_0 0x020bEF_SH2A_SH4 0x17EF_MIPS_ABI_O64 0x00002000EF_RISCV_FLOAT_ABI_DOUBLE 0x0004R_PPC_PLT16_HA 31DT_RISCV_VARIANT_CC (DT_LOPROC + 1)isupper(c) ((__ismask(c)&(_U)) != 0)R_CKCORE_ADDR32 1R_SH_DIR8WPN 3R_IA64_LTOFF22X 0x86R_AARCH64_TLSLD_LDST64_DTPREL_LO12 537R_RISCV_RVC_LUI 46SYMINFO_CURRENT 1R_AC_SECTOFF_S9 0x26SHN_COMMON 0xfff2EM_TILE64 187SHF_MIPS_NOSTRIP 0x08000000R_CKCORE_PCREL_IMM16BY2 20R_SPARC_TLS_IE_HI22 67SHT_MIPS_REGINFO 0x70000006R_390_GLOB_DAT 10R_68K_TLS_DTPREL32 41PT_HP_FASTBIND (PT_LOOS + 0x11)_ctypeR_PPC64_DTPREL16 74R_390_TLS_LDCALL 39R_LARCH_SOP_POP_32_S_0_5_10_16_S2 44R_ARM_LDR_SB_G0 75R_ARC_SDA16_LD 0x16R_OR1K_TLS_LE_HI16 30R_ARC_SDA_12 0x2DSHT_MIPS_XLATE_OLD 0x70000028EM_MANIK 171R_PPC64_TPREL16 69R_TILEPRO_SHAMT_Y1 54MIPS_AFL_EXT_OCTEON 5R_SPARC_WDISP19 41R_68K_16 2R_AARCH64_CALL26 283ELF32_ST_BIND(val) (((unsigned char) (val)) >> 4)R_SPARC_DISP32 6R_LARCH_SOP_SR 34DT_SYMINFO 0x6ffffeffDF_BIND_NOW 0x00000008R_M32R_32 2R_PPC64_GOT16_DS 58R_TILEGX_TLS_IE_LOAD 117R_ARM_ALU_SB_G2 74SHN_PARISC_ANSI_COMMON 0xff00R_IA64_SECREL64LSB 0x67R_PPC64_DTPREL16_HIGH 114R_SPARC_TLS_GD_HI22 56R_AARCH64_TLSLD_ADR_PAGE21 518EM_CR 103R_ALPHA_TPREL64 38R_MN10300_GOTOFF16 14EF_CSKY_ABIMASK 0XF0000000DF_1_DISPRELPND 0x00010000EM_68K 4R_OR1K_32 1R_NDS32_TLS_TPOFF 102EM_BA2 202R_CKCORE_GOTOFF_LO16 29R_PARISC_TPREL14DR 220R_ARC_PC32 0x32R_PARISC_TLS_DTPMOD64 243EM_ETPU 178R_LARCH_MARK_LA 20MIPS_AFL_EXT_4100 9R_AARCH64_TLSLE_LDST32_TPREL_LO12 556R_SPARC_DISP64 46DT_LOOS 0x6000000dR_MN10300_TLS_DTPOFF 31R_MIPS16_GOT16 102R_PPC64_PLT16_HA R_PPC_PLT16_HANT_LOONGARCH_LASX 0xa03EM_RL78 197R_TILEGX_16 3R_CKCORE_TLS_LDO32 55R_TILEGX_IMM16_X1_HW1 39NT_PPC_DSCR 0x105R_METAG_GOTOFF 41EF_MIPS_UCODE 16ELFOSABI_OPENBSD 12R_AARCH64_P32_JUMP_SLOT 182R_OR1K_TLS_LDO_LO16 27R_SPARC_NONE 0R_ARC_TLS_GD_LD 0x46NT_PRFPREG 2R_TILEGX_BROFF_X1 20R_TILEPRO_IMM16_X0_PCREL 31R_MICROBLAZE_TLSLD 24EM_STXP7X 166PT_HP_CORE_MMF (PT_LOOS + 0x9)R_PPC_EMB_NADDR16_HA 105EF_RISCV_FLOAT_ABI_QUAD 0x0006R_TILEGX_IMM16_X0_HW0 36R_386_TLS_IE_32 33EM_MN10300 89SHF_MIPS_GPREL 0x10000000EM_SHARC 133R_390_TLS_GOTIE64 44R_PPC64_GOT_TLSLD16_HA 86R_MIPS16_26 100R_TILEGX_SHAMT_Y0 34R_ALPHA_REFLONG 1MIPS_AFL_EXT_4120 14R_390_GOT16 15PT_LOSUNW 0x6ffffffaSHT_MIPS_LOCSYM 0x70000015RHF_QUICKSTART (1 << 0)ELFOSABI_IRIX 8R_AARCH64_P32_RELATIVE 183R_PARISC_TLS_IE14R R_PARISC_LTOFF_TP14REF_SH2E 0xbEF_ARM_LE8 0x00400000ELFOSABI_HPUX 1R_ARC_GOT32 0x3BR_AARCH64_TLSLE_LDST16_TPREL_LO12_NC 555R_RISCV_TLS_GD_HI20 22LITUSE_ALPHA_ADDR 0EM_COREA_2ND 194DT_HIOS 0x6ffff000R_PARISC_TPREL16WF 222R_68K_TLS_IE8 36SHT_NOBITS 8EF_SH3_NOMMU 0x14ELF64_M_SYM(info) ELF32_M_SYM (info)kallsyms2elf_typeSHT_GNU_verdef 0x6ffffffdR_SPARC_TLS_LDO_LOX10 65R_ARM_LDRS_PC_G1 65R_LARCH_SOP_POP_32_U_10_12 39EF_SH4A 0xcR_LARCH_SOP_PUSH_DUP 24MIPS_AFL_REG_128 0x03R_LARCH_32_PCREL 99R_AARCH64_ADR_PREL_PG_HI21_NC 276R_TILEPRO_IMM16_X0_TLS_LE_LO 87SHT_MIPS_DELTAINST 0x7000001cR_TILEGX_IMM8_X0_TLS_GD_ADD 113EF_ARM_MAVERICK_FLOAT 0x800GRP_COMDAT 0x1SHT_ARM_PREEMPTMAP (SHT_LOPROC + 2)R_NIOS2_JUMP_SLOT 38EM_ST200 100R_X86_64_GOTPCRELX 41AT_L2_CACHESHAPE 36R_ARC_SDA16_LD2 0x18R_MIPS_64 18R_SPARC_TLS_LDO_HIX22 64DT_AARCH64_VARIANT_PCS (DT_LOPROC + 5)R_PARISC_TPREL14WR 219DT_MIPS_CXX_FLAGS 0x70000022R_PARISC_LTOFF_TP14R 166R_TILEGX_TLS_DTPMOD64 106isdigit(c) __builtin_isdigit(c)R_MIPS_SCN_DISP 32R_OR1K_COPY 18R_68K_COPY 19EF_SPARC_32PLUS 0x000100EM_K10M 181EF_ARM_ABI_FLOAT_SOFT 0x200R_390_IRELATIVE 61ELF32_M_INFO(sym,size) (((sym) << 8) + (unsigned char) (size))R_386_TLS_GD_PUSH 25AT_L1D_CACHEGEOMETRY 43R_TILEGX_IMM16_X1_HW2_LAST_PLT_PCREL 99EF_MIPS_ARCH_32 0x50000000R_MN10300_8 3R_PPC64_TPREL16_DS 95R_NIOS2_GLOB_DAT 37EI_PAD 9PT_GNU_STACK 0x6474e551DT_GNU_LIBLIST 0x6ffffef9PF_HP_LAZYSWAP 0x04000000R_ARM_GNU_VTINHERIT 101R_390_PLT16DBL 18R_PARISC_LTOFF_FPTR16WF 126R_386_IRELATIVE 42R_TILEPRO_IMM16_X0_HA_PCREL 37isprint(c) ((__ismask(c)&(_P|_U|_L|_D|_SP)) != 0)R_MN10300_PCREL16 5R_CRIS_JUMP_SLOT 11_C 0x08R_386_TLS_DTPMOD32 35DF_1_NOCOMMON 0x40000000R_LARCH_SOP_IF_ELSE 37DT_IA_64_PLT_RESERVE (DT_LOPROC + 0)R_MICROMIPS_PC7_S1 139R_AARCH64_MOVW_UABS_G2 267NT_ARM_PAC_MASK 0x406R_LARCH_TLS_IE_PC_HI20 87R_NIOS2_GOTOFF 40R_MICROMIPS_CALL16 142R_ARC_16 0x2R_ALPHA_GPREL32 3ELF64_ST_TYPE(val) ELF32_ST_TYPE (val)R_MIPS_TLS_TPREL_HI16 49R_SPARC_WDISP30 7SYMINFO_BT_LOWRESERVE 0xff00EF_ARM_PIC 0x20SHF_TLS (1 << 10)EM_TI_ARP32 143VER_FLG_WEAK 0x2DF_1_NODUMP 0x00001000R_PPC64_JMP_IREL 247R_386_TLS_GD_POP 27R_LARCH_TLS_LE64_HI12 86SHF_GROUP (1 << 9)R_PARISC_TLS_LDO14R 241R_LARCH_SUB_ULEB128 108R_PARISC_PCREL22F 74EM_TI_PRU 144R_IA64_SEGREL32MSB 0x5cR_METAG_GNU_VTINHERIT 30MIPS_AFL_EXT_LOONGSON_3A 4R_MIPS_GNU_REL16_S2 250DT_DEPAUDIT 0x6ffffefbR_PPC64_DTPREL16_LO 75SHF_PARISC_HUGE 0x40000000AT_IGNOREPPC 22R_AARCH64_LD_PREL_LO19 273EM_MSP430 105R_386_TLS_GD 18DT_RELENT 19R_SPARC_GOTDATA_LOX10 81STO_MIPS_INTERNAL 0x1R_LARCH_GOT64_HI12 82R_ARM_PLT32_ABS 94R_PARISC_LTOFF_FPTR14WR 123R_SH_GNU_VTENTRY 35R_AARCH64_P32_TLS_TPREL 186R_NIOS2_TLS_LDO16 30R_TILEGX_IMM8_Y0_TLS_ADD 120SHT_GROUP 17R_PARISC_LTOFF_TP64 224R_ARM_GOTRELAX 99R_SPARC_H34 85R_ALPHA_GLOB_DAT 25R_MN10300_JMP_SLOT 22__tolowerEF_MIPS_ARCH 0xf0000000R_METAG_REL16 16R_386_TLS_LDM_32 28EM_EXCESS 111R_RISCV_GNU_VTENTRY 42R_SPARC_GOTDATA_HIX22 80R_PPC_GOT16_HA 17R_PPC_UADDR32 24R_MICROBLAZE_TLSGOTTPREL32 28EF_LARCH_ABI_MODIFIER_MASK 0x07ELF_NOTE_OS_LINUX 0R_X86_64_32S 11R_68K_PLT16 14DF_1_WEAKFILTER 0x20000000R_LARCH_DELETE 101R_TILEGX_IMM16_X0_HW0_LAST_TLS_IE 100NT_LWPSTATUS 16R_AARCH64_TLSLE_LDST128_TPREL_LO12 570ELFMAG0 0x7fR_METAG_REG32OP1 6R_ARM_THM_MOVT_PREL 50R_PPC_EMB_RELST_HA 114EF_MIPS_MACH_5900 0x00920000R_RISCV_HI20 26OHWA1_R4KEOP_CLEAN 0x00000002R_MIPS_PC21_S2 60R_MIPS_GOT_DISP 19R_PPC_JMP_SLOT 21EM_SCORE7 135R_390_TLS_GOTIE12 42R_ARC_B22_PCREL 0x6EM_RH32 38R_PPC64_UADDR32 R_PPC_UADDR32R_ARC_SDA_LDST1 0x14R_MIPS_GOT_OFST 21R_PARISC_DIR64 80R_PPC_DIAB_SDA21_LO 180AT_L1D_CACHESHAPE 35R_PPC64_TLSGD 107R_PARISC_LTOFF_FPTR14R 62R_TILEGX_IMM16_X1_HW2_LAST 49R_68K_TLS_LE16 38SHF_PARISC_SBP 0x80000000R_MIPS16_GPREL 101R_ARM_ALU_PC_G2 61R_PPC_ADDR16 3SHT_PARISC_EXT 0x70000000ELFCLASSNUM 3R_SH_GNU_VTINHERIT 34R_SH_TLS_LDO_32 146E_MIPS_ARCH_2 EF_MIPS_ARCH_2R_TILEGX_TLS_GD_CALL 112DT_INIT 12R_METAG_TLS_LDO_HI16 49R_TILEGX_MT_IMM14_X1 28R_AARCH64_TLSLE_ADD_TPREL_LO12 550R_SH_DIR8W 8NT_LOONGARCH_LSX 0xa02R_PPC64_SECTOFF R_PPC_SECTOFFEF_ARC_MACH_MSK 0x000000ffDT_PPC64_OPD (DT_LOPROC + 1)R_PPC64_TOC16_DS 63SHF_ALPHA_GPREL 0x10000000EM_S370 9SHT_MIPS_OPTIONS 0x7000000dR_386_PLT32 4OEX_DISMISS 0x80000R_386_TLS_IE 15R_TILEPRO_IMM16_X0_TLS_GD 66R_RISCV_CALL 18EM_LOONGARCH 258first_readDT_TLSDESC_PLT 0x6ffffef6R_AARCH64_TLSLD_ADD_DTPREL_LO12 529R_SH_COPY 162R_TILEGX_IMM16_X1_HW0_TLS_IE 93NT_S390_GS_CB 0x30bR_LARCH_TLS_IE64_HI12 94R_PPC64_TOC 51R_ALPHA_JMP_SLOT 26R_PPC64_TPREL16_HIGHA 113E_MIPS_ARCH_4 EF_MIPS_ARCH_4R_390_PLT64 25SHT_MIPS_TRANSLATE 0x70000022AT_FLAGS 8R_LARCH_SOP_NOT 31R_NIOS2_RELATIVE 39R_PPC_GOT_TLSLD16_LO 84R_ARM_SBREL32 9R_LARCH_PCALA_LO12 72R_MIPS_TLS_TPREL_LO16 50SHT_DYNSYM 11NT_RISCV_CSR 0x900R_TILEPRO_MMEND_X1 50R_MIPS16_TLS_GD 106GNU_PROPERTY_UINT32_OR_HI 0xb000ffffR_TILEGX_IMM16_X0_HW0_LAST_TLS_GD 86R_ALPHA_BRADDR 7ODK_FILL 5R_IA64_LTOFF_DTPMOD22 0xaaR_TILEPRO_IMM16_X1_TLS_GD_HI 71R_PARISC_DIR17F 4R_PPC_PLTREL24 18R_PARISC_TPREL16DF 223R_METAG_HIOG 13EM_386 3EM_DXP 112R_390_GOT32 7DF_1_DISPRELDNE 0x00008000R_IA64_GPREL22 0x2aR_TILEPRO_IMM16_X1_TLS_IE_HA 81ET_NUM 5R_AARCH64_MOVW_GOTOFF_G1 302ELF_NOTE_PAGESIZE_HINT 1DF_1_TRANS 0x00000200R_MICROBLAZE_TLSDTPREL32 26NT_S390_LAST_BREAK 0x306SHT_MIPS_ABIFLAGS 0x7000002aR_SPARC_RELATIVE 22AT_UID 11DT_IA_64_NUM 1R_ARM_PC24 1SHT_MIPS_PACKSYM 0x70000008R_ARM_TARGET2 41SYMINFO_FLG_LAZYLOAD 0x0008R_TILEGX_IMM16_X0_HW1_LAST_TLS_IE 102SHT_MIPS_OPTSYM 0x70000017R_RISCV_SUB8 37DT_MIPS_CONFLICT 0x70000008ELF32_R_SYM(val) ((val) >> 8)PT_HP_CORE_VERSION (PT_LOOS + 0x2)PT_LOOS 0x60000000SHF_MIPS_NODUPE 0x01000000R_SH_TLS_LE_32 148R_PARISC_PCREL14WR 75R_NIOS2_GNU_VTINHERIT 16PT_LOPROC 0x70000000EF_MIPS_NOREORDER 1R_TILEPRO_IMM16_X0_TLS_GD_LO 68R_CKCORE_GOT_LO16 32EM_COGE 216R_NIOS2_BFD_RELOC_8 14R_CKCORE_PLT_LO16 35R_TILEGX_TLS_DTPOFF32 110EI_OSABI 7DT_X86_64_PLTENT (DT_LOPROC + 3)DF_1_ENDFILTEE 0x00004000VER_NDX_LORESERVE 0xff00SHN_LOPROC 0xff00DF_1_NODEFLIB 0x00000800R_PARISC_TLS_LDO21L 240ET_HIOS 0xfeffR_ARM_GOT32 26R_ARM_GLOB_DAT 21R_SH_RELATIVE 165R_PPC_DTPMOD32 68LITUSE_ALPHA_BYTOFF 2R_CKCORE_RELATIVE 9R_M32R_RELATIVE 53ELF_NOTE_GNU "GNU"R_SPARC_GNU_VTINHERIT 250R_390_TLS_LDM32 45R_PARISC_LTOFF_FPTR64 120R_ARM_LDC_SB_G2 83R_NDS32_COPY 39R_PARISC_LTOFF_FPTR16DF 127R_CKCORE_TOFFSET_LO16 41DF_1_CONFALT 0x00002000isalpha(c) ((__ismask(c)&(_U|_L)) != 0)R_386_SIZE32 38R_TILEPRO_TLS_DTPOFF32 83R_PPC64_SECTOFF_HA R_PPC_SECTOFF_HAR_TILEGX_IMM16_X0_HW1_LAST_TLS_LE 84R_68K_PLT8O 18ET_LOOS 0xfe00R_PARISC_PLTOFF16WF 118R_AARCH64_MOVW_SABS_G2 272ET_HIPROC 0xffffSHN_LOOS 0xff20DT_SYMTAB 6R_CKCORE_PCREL_IMM18BY2 43R_LARCH_ADD64 51R_MIPS_PC19_S2 63NT_PPC_TM_CGPR 0x108NT_LOONGARCH_CSR 0xa01PT_HP_CORE_STACK (PT_LOOS + 0x7)R_ARC_W 0x1AR_390_TLS_GOTIE32 43PT_HP_STACK (PT_LOOS + 0x14)R_X86_64_PC64 24R_390_TLS_GDCALL 38DF_1_NOHDR 0x00100000R_390_PC16DBL 17R_OR1K_GOTOFF_LO16 17GNU_PROPERTY_AARCH64_FEATURE_1_BTI (1U << 0)EM_CSKY 252R_LARCH_SOP_PUSH_TLS_GD 28R_MIPS_NONE 0SHT_ALPHA_REGINFO 0x70000002R_ARM_REL32 3R_390_TLS_IE64 48R_390_TLS_GOTIE20 60R_SPARC_GOT13 14R_TILEPRO_NUM 130R_ARC_RELATIVE 0x38EF_MIPS_MACH_GS464 0x00A20000R_ARC_SECTOFF_ME 0x1DR_TILEGX_IMM16_X0_HW1_LAST_TLS_GD 88R_ARC_SDA16_ST2 0x30R_AARCH64_TLSDESC_LDR 567SYMINFO_NUM 2R_MIPS16_TLS_DTPREL_LO16 109DT_X86_64_PLTSZ (DT_LOPROC + 1)PT_MIPS_ABIFLAGS 0x70000003R_ARM_NUM 256STO_PPC64_LOCAL_MASK (7 << STO_PPC64_LOCAL_BIT)__STDC_VERSION__ 201112LR_SPARC_7 43R_ARM_THM_JUMP19 51R_PARISC_LTOFF_FPTR16F 125EF_ARM_BE8 0x00800000DT_VERSIONTAGIDX(tag) (DT_VERNEEDNUM - (tag))R_PARISC_LTOFF_FPTR14DR 124R_SPARC_UA16 55R_PPC64_DTPREL16_HI 76DT_MIPS_PERF_SUFFIX 0x7000002eEF_ARM_RELEXEC 0x01R_390_PLTOFF16 34R_MICROMIPS_PC10_S1 140R_IA64_TPREL22 0x92R_LARCH_SUB6 106R_ARC_SDA_LDST2 0x15R_IA64_DIR32MSB 0x24R_IA64_GPREL64I 0x2bEM_MIPS_X 51STT_HP_STUB (STT_LOOS + 0x2)R_NIOS2_CJMP 19R_X86_64_GLOB_DAT 6R_AARCH64_MOVW_SABS_G0 270R_PPC64_TLS 67EM_KVARC 214R_LARCH_TLS_DTPREL32 8EM_EMX8 213R_390_GOTPC 14EF_SPARC_LEDATA 0x800000EM_COREA_1ST 193R_SPARC_GLOB_JMP 42isxdigit(c) ((__ismask(c)&(_D|_X)) != 0)STO_RISCV_VARIANT_CC 0x80NT_PPC_HASHKEYR 0x112R_ARM_MOVT_ABS 44ELF_NOTE_OS_SOLARIS2 2ELFMAG2 'L'RHF_DELTA_C_PLUS_PLUS (1 << 6)R_TILEGX_IMM16_X1_HW0_LAST_PLT_PCREL 95EM_860 7DT_FLAGS 30ELFOSABI_ARM_AEABI 64EF_LARCH_OBJABI_V1 0x40R_MICROMIPS_GPREL7_S2 172R_AARCH64_MOVW_GOTOFF_G2 304R_SPARC_PC_HM10 38SYMINFO_FLG_COPY 0x0004EM_RISCV 243DT_MIPS_BASE_ADDRESS 0x70000006R_AARCH64_TLSLE_ADD_TPREL_LO12_NC 551R_PPC64_ADDR16_HIGHA 111SYMINFO_BT_PARENT 0xfffeR_NIOS2_BFD_RELOC_16 13R_SPARC_13 11R_PARISC_NONE 0R_CKCORE_ADDR_HI16 24R_CRIS_GNU_VTENTRY 8R_68K_PLT16O 17R_TILEGX_IMM8_Y0 24R_PPC64_DTPREL16_HIGHER 103DF_1_KMOD 0x10000000R_MIPS_SHIFT6 17R_TILEPRO_IMM16_X0_GOT_LO 41NT_PPC_TM_SPR 0x10cDF_TEXTREL 0x00000004R_TILEGX_MMEND_X0 31DT_TEXTREL 22EM_ME16 59R_NDS32_NONE 0EF_MIPS_ARCH_64R2 0x80000000DT_MIPS_SYMBOL_LIB 0x70000024R_ALPHA_DTPRELHI 34R_NIOS2_CACHE_OPX 6R_68K_PLT32O 16R_MICROBLAZE_32 1R_RISCV_GPREL_S 48R_METAG_TLS_LDM 48R_IA64_NONE 0x00DT_AARCH64_BTI_PLT (DT_LOPROC + 1)R_TILEGX_MF_IMM14_X1 29EF_SH4A_NOFPU 0x11R_MICROMIPS_26_S1 133SHN_LORESERVE 0xff00GNU_PROPERTY_X86_ISA_1_V2 (1U << 1)DT_MIPS_DELTA_CLASS 0x70000017R_AARCH64_ABS64 257R_SPARC_32 3R_PPC_GOT_TLSLD16 83R_AARCH64_TLSGD_MOVW_G1 515NT_TASKSTRUCT 4AT_IGNORE 1R_AARCH64_MOVW_GOTOFF_G0_NC 301EF_S390_HIGH_GPRS 0x00000001R_AARCH64_MOVW_UABS_G1_NC 266VER_NDX_LOCAL 0NT_PRFPXREG 20R_IA64_LDXMOV 0x87EM_FAKE_ALPHA 41R_TILEPRO_MMSTART_X1 49R_CKCORE_GOTPC 14R_SPARC_WPLT30 18R_X86_64_RELATIVE 8ELFCLASS64 2PT_HIOS 0x6fffffffSYMINFO_FLG_PASSTHRU 0x0002R_SH_USES 27R_PPC_EMB_SDA2I16 107R_MIPS_INSERT_A 25R_PPC_GOT_TLSLD16_HI 85R_MN10300_32 1R_CRIS_8_PCREL 4EF_SH_MACH_MASK 0x1fDF_1_GROUP 0x00000004EM_CE 119EM_D30V 86R_68K_PC16 5R_ARM_THM_SWI8 14ELF32_ST_INFO(bind,type) (((bind) << 4) + ((type) & 0xf))EM_BLACKFIN 106R_ARM_GOT_BREL12 97R_ARM_ABS8 8R_ARC_32_ME 0x1BR_METAG_REG32OP3 8R_PPC64_DTPREL16_HIGHA 115R_PPC64_TPREL16_HIGHER 97EM_VISIUM 221EM_H8_300 46R_ARM_TLS_CALL 91PT_SUNWSTACK 0x6ffffffbDT_PPC64_NUM 4R_TILEGX_IMM16_X1_HW1_LAST_TLS_IE 103R_AARCH64_TLSLE_LDST32_TPREL_LO12_NC 557SHN_AFTER 0xff01EM_RS08 132R_IA64_PCREL64LSB 0x4fELF32_R_INFO(sym,type) (((sym) << 8) + ((type) & 0xff))SHT_RELR 19DTF_1_CONFEXP 0x00000002DT_RPATH 15DT_RELASZ 8R_PPC64_GOT_TPREL16_LO_DS 88R_LARCH_GOT64_PC_HI12 78R_PPC64_ADDR24 R_PPC_ADDR24R_TILEGX_IMM16_X0_HW0_TLS_IE 92R_IA64_REL64LSB 0x6fR_ARC_SDA32_ME 0x1ER_NIOS2_BFD_RELOC_32 12R_390_TLS_LOAD 37R_X86_64_SIZE32 32R_SPARC_PC_HH22 37ELF64_M_INFO(sym,size) ELF32_M_INFO (sym, size)R_TILEGX_MMSTART_X0 30_S 0x20R_PARISC_PCREL16DF 79EM_CR16 177SHT_MIPS_RFDESC 0x7000001aR_PARISC_GPREL14WR 91R_TILEGX_IMM16_X1_HW1_LAST_GOT 75R_MIPS_TLS_LDM 43DT_MIPS_MSYM 0x70000007R_TILEGX_IMM16_X0_HW3 42R_PARISC_GNU_VTENTRY 232R_68K_TLS_GD16 26R_PPC_SECTOFF_HA 36R_AARCH64_TLSGD_ADR_PAGE21 513R_RISCV_TLS_TPREL32 10STT_HP_OPAQUE (STT_LOOS + 0x1)R_PPC_TLSLD 96R_PPC64_GOT_DTPREL16_DS 91AT_PHENT 4R_IA64_IMM22 0x22ELFOSABI_SYSV 0R_PARISC_PCREL32 9R_AARCH64_TLS_TPREL 1030R_CKCORE_GOT12 30R_PPC64_PLTGOT16_DS 65PT_GNU_SFRAME 0x6474e554R_METAG_HI16_GOTPC 36EF_SH4AL_DSP 0x6DT_MIPS_HIDDEN_GOTIDX 0x70000027PF_HP_MODIFY 0x02000000R_MIPS16_TLS_GOTTPREL 110R_LARCH_GNU_VTINHERIT 57R_PARISC_LTOFF_TP14F 167R_TILEGX_HW1 10R_SPARC_REV32 252R_X86_64_TLSLD 20R_TILEPRO_TLS_IE_LOAD 65R_PPC_GOT_TLSGD16_LO 80R_IA64_LTOFF64I 0x33R_ARM_JUMP24 29DT_STRSZ 10R_PPC64_GLOB_DAT R_PPC_GLOB_DATR_AARCH64_P32_TLSDESC 187R_SH_TLS_TPOFF32 151R_AARCH64_P32_ABS32 1R_ARC_SDA_LDST 0x13R_MN10300_TLS_GD 24R_LARCH_ADD24 49STB_NUM 3R_PPC_GOT_DTPREL16_HA 94R_390_TLS_LDM64 46R_TILEGX_SHAMT_X1 33R_ARC_8 0x1R_PPC64_NONE R_PPC_NONESTT_HIOS 12EF_MIPS_MACH_4010 0x00820000R_MICROBLAZE_32_PCREL_LO 4R_LARCH_ABS64_LO20 69R_IA64_IPLTMSB 0x80R_RISCV_32_PCREL 57EF_MIPS_NAN2008 1024R_TILEGX_IMM16_X0_HW0_LAST_PCREL 58R_AARCH64_ADR_GOT_PAGE 311R_PPC64_TPREL16_HIGHEST 99NT_LWPSINFO 17R_PPC_EMB_BIT_FLD 115EM_JAVELIN 77R_TILEGX_IMM8_Y1_TLS_ADD 121R_MN10300_GOT24 18AT_SYSINFO_EHDR 33R_IA64_PCREL21BI 0x79R_386_PC32 2SHT_NUM 20R_PPC_REL32 26R_OR1K_GOTPC_LO16 13R_386_TLS_GOTIE 16R_PARISC_SEGREL64 112R_M32R_LO16_RELA 41R_NIOS2_IMM5 5R_CKCORE_PLT32 16SHT_MIPS_RELD 0x70000009R_TILEGX_TLS_DTPOFF64 107R_NDS32_RELATIVE 42R_METAG_RELATIVE 45OHW_R5KCVTL 0x8GNU_PROPERTY_X86_FEATURE_1_AND 0xc0000002NT_ARM_PAC_ENABLED_KEYS 0x40aAT_HWCAP3 29DTF_1_PARINIT 0x00000001R_ALPHA_TLSGD 29R_ARM_THM_PC12 54R_PARISC_PLTOFF14DR 116R_NIOS2_CALL_LO 44R_AARCH64_TLSIE_MOVW_GOTTPREL_G0_NC 540SHF_MERGE (1 << 4)NT_S390_CTRS 0x304process_symbolR_SH_DIR32 1R_OR1K_TLS_LDO_HI16 26R_M32R_24_RELA 35DT_MOVETAB 0x6ffffefeR_LARCH_TLS_GD_HI20 98R_ARM_GOT_PREL 96R_AARCH64_LD64_GOTOFF_LO15 310R_M32R_16 1SHT_PROGBITS 1R_MN10300_TLS_DTPMOD 30SHT_IA_64_UNWIND (SHT_LOPROC + 1)R_OR1K_8 3NT_MIPS_FP_MODE 0x801R_TILEPRO_IMM16_X0_TLS_IE 74SHN_MIPS_SCOMMON 0xff03R_OR1K_GNU_VTINHERIT 8R_ARC_32 0x4GNU_PROPERTY_X86_FEATURE_1_IBT (1U << 0)EM_MOXIE 223R_ARC_TLS_IE_GOT 0x48R_SPARC_TLS_LE_LOX10 73GNU_PROPERTY_UINT32_OR_LO 0xb0008000R_390_GOTOFF16 27R_ARC_SECTOFF 0xDDT_MIPS_DELTA_CLASSSYM_NO 0x70000021SHT_PARISC_UNWIND 0x70000001R_SPARC_SIZE32 86STB_LOPROC 13EF_MIPS_MACH_4120 0x00870000R_ARC_N32_ME 0x1CR_68K_TLS_LDM32 28R_TILEPRO_IMM16_X1_HA_PCREL 38R_X86_64_8 14R_TILEGX_IMM16_X0_HW1_PCREL 52R_SH_GOT32 160R_MN10300_TLS_IE 28R_ALPHA_LITERAL 4R_PARISC_PCREL16WF 78DT_AARCH64_NUM 6PT_SUNWBSS 0x6ffffffaR_PARISC_DIR21L 2EM_CYPRESS_M8C 161EF_SPARC_SUN_US3 0x000800R_PARISC_FPTR64 64R_SPARC_TLS_LE_HIX22 72R_ALPHA_GOTDTPREL 32ELF_NOTE_FDO "FDO"EM_MCST_ELBRUS 175R_MICROBLAZE_REL 16DF_1_NOKSYMS 0x00080000R_PARISC_PLTOFF14WR 115R_MIPS_PCHI16 64R_TILEGX_IMM16_X0_HW3_PCREL 56EF_SH1 0x1R_TILEPRO_SHAMT_X1 52R_TILEPRO_16 2R_MICROBLAZE_PLT_64 15DF_1_STUB 0x04000000R_TILEGX_HW0_LAST 13R_ARM_LDRS_SB_G0 78NT_S390_TODPREG 0x303R_TILEPRO_IMM16_X1_GOT_HI 44R_PPC64_ADDR16_LO R_PPC_ADDR16_LOR_LARCH_SOP_PUSH_GPREL 25R_LARCH_SUB64 56NT_S390_VXRS_HIGH 0x30aRHF_NONE 0R_SPARC_10 30R_X86_64_16 12R_LARCH_COPY 4R_AARCH64_TLSLE_MOVW_TPREL_G0 547DT_NEEDED 1SHF_MASKOS 0x0ff00000NT_ARM_VFP 0x400MIPS_AFL_ASE_MDMX 0x00000010EM_NDR1 57nr_jited_func_lensextra_kconfigBPF_FUNC_csum_updatemap_btf_datasec_resizebpf_object__section_to_libbpf_map_typeFEAT_EXP_ATTACH_TYPEorig_valkern_typePERF_RECORD_NAMESPACESbpf_map__get_next_keyBPF_LINK_TYPE_CGROUPbtf_func_linkagebpf_object__kversionbtf_custom_pathtarg_var_namemark_btf_staticnr_func_infosec_def_flagsbpf_core_equal_fnattach_btf_obj_idbpf_perf_event_optsPERF_RECORD_BPF_EVENTBPF_FUNC_perf_event_read_valueBPF_FUNC_skb_change_tailELF_T_SWORDLIBBPF_ERRNO__FORMATrelo_idxbpf_object__sanitize_mapshas_funcPROBE_ATTACH_MODE_PERFbpf_object__loadBPF_LINK_TYPE_TCXnelemsmax_last_line_cntrlim_curprog_attach_fnBPF_F_PRESERVE_ELEMSPERF_SAMPLE_BRANCH_IND_JUMP_SHIFTbpf_map_update_elemBPF_CGROUP_DEVICEElf_Scnsh_flagsBPF_FUNC_get_route_realmdata_startbpf_mapPROBE_ATTACH_MODE_LEGACYsh_typeBPF_FUNC_skb_get_tunnel_optBPF_MAP_TYPE_RINGBUFfeature_probe_fnavailable_functions_filebpf_map__btf_value_type_idhas_type_tagforwardFEAT_GLOBAL_DATAbpf_program__log_levelSEC_ATTACHABLE_OPTBPF_FUNC_skb_cgroup_idlibbpf_set_printBPF_FUNC_inode_storage_get__builtin_memcpyBPF_FUNC_skb_outputLIBBPF_ERRNO__NLPARSEbpf_core_relobpf_object__next_programlink_idsBPF_MAP_TYPE_HASHPERF_SAMPLE_ADDRBPF_FUNC_unspecBPF_F_CLONEBPF_FUNC_skb_vlan_pushBPF_MAP_TYPE_DEVMAPelf64_getehdrnew_insnsBPF_LIRC_MODE2nr_typeslegacy_probeerror_BPF_F_MMAPABLEBPF_FUNC_sock_from_fileBPF_FUNC_override_returnLIBBPF_ERRNO__KVERfind_prog_by_sec_insnattemptsfcntl64bpf_map_freezebpf_map__set_ifindexcpu_bufssubprog_namefail_memsz_adjustst_nameperf_event_typeBPF_CORE_TYPE_EXISTSBPF_MAP_TYPE_QUEUEinit_slotsnew_prog_infousdt_manager_attach_usdtELF_C_NULLBPF_FUNC_get_branch_snapshotcore_relo_lenbtf__add_funcbtf_is_enum64kfunc_nameensure_good_fdtp_catst_opsretry_loadprog_idsERR_PTRmmap_new_szfind_elf_var_symbpf_get_map_info_from_fdinfonew_map_fdElf_Datalibbpf_prog_handler_optsBTF_KIND_ENUMBPF_FUNC_map_push_elemPERF_TYPE_SOFTWAREBPF_FUNC_csum_diffset_kcfg_value_numnew_array_idbpf_link__fdext_segsprog_szbpf_map__value_sizeelf_sym_by_idxPERF_SAMPLE_PERIODcmp_progsBPF_FUNC_sk_releasePERF_SAMPLE_REGS_INTRbtf__add_func_paramdummy_var_btf_idBPF_LINK_TYPE_PERF_EVENTSEC_ATTACHABLEELF_C_READbtf__type_by_idbtf_member_bitfield_sizeBTF_KIND_ARRAYperf_bufferbpf_object__open_fileBPF_FUNC_skb_vlan_popBPF_CGROUP_GETSOCKOPTPERF_TYPE_BREAKPOINTnew_prog_fdvar_skel_szerroutelf_sym_strreloc_typeraw_lengzFile_sbpf_program__set_log_levelbpf_map__set_key_sizePERF_COUNT_SW_CPU_CLOCKrun_cntbpf_object__load_skeletonbpf_core_candhashmap_entrybtf_vmlinux_overrideBPF_TRACE_FENTRYbpf_object__pin_programsPERF_COUNT_SW_PAGE_FAULTS_MAJELF_T_HALFelf_sec_namekern_data_offusdt_mankernel_log_bufperf_buffer_event_fnsample_cblocal_candEPOLL_CLOEXECbpf_map__set_pin_pathbtf_is_modbtf_is_func_protoFEAT_MODULE_BTFsh_addralignBTF_KIND_PTRis_prog_arraypage_szinsn_is_pseudo_funcBPF_FUNC_get_listener_sockFEAT_UNKNOWNbpf_kprobe_multi_optsELF_C_RDWR_MMAPBPF_F_STACK_BUILD_IDbpf_core_relo_resprobe_kern_btfFEAT_BPF_COOKIEBPF_XDPkfunc_idrlim_tPERF_COUNT_SW_EMULATION_FAULTSkfunc_proto_idBPF_FUNC_for_each_map_elemBPF_FUNC_read_branch_recordsbpf_gen__prog_loadepoll_ctlorig_fn_idmap_set_def_max_entriesinit_struct_ops_maps__rlim64_tPERF_RECORD_SWITCH_CPU_WIDElibbpf_bpf_prog_type_strprobe_perf_linkelf64_getshdrBPF_FUNC_rc_keydownlegacy_is_retprobestr_has_sfxcheck_pathbpf_core_free_candsbpf_object__pinlibbpf_print_levelelf_ndxscnBPF_FUNC_spin_lockbpf_object__elf_initBPF_LINK_TYPE_RAW_TRACEPOINTfind_int_btf_idELF_T_AUXVprog_setup_fninit_map_in_map_slotsquery_flagsnew_valperf_branch_sample_type_shifttarg_type_id___errBPF_FUNC_skc_to_tcp6_sock__read_chksec_numfunc_patternbpf_program__insnsbpf_kprobe_optsPERF_TYPE_TRACEPOINTBPF_MAP_TYPE_CGROUP_ARRAYcore_relo_rec_sizeBPF_FUNC_skb_set_tunnel_keyHASHMAP_APPENDobj_buf_szLIBBPF_MAP_BSSavail_kallsyms_dataBTF_FUNC_EXTERNBPF_SK_SKB_STREAM_VERDICTFEAT_BTF_GLOBAL_FUNCbpf_gen__populate_outer_mapEXT_UNKNOWNusdt_providersym_addrBPF_LINK_TYPE_NETNSmap_skel_szBPF_CGROUP_INET6_CONNECTLIBBPF_ERRNO__RELOCsym_is_subprogBPF_FUNC_redirect_peerLIBBPF_MAP_RODATARLIMIT_STACKbpf_object__resolve_ksym_var_btf_idbpf_object__open_subskeletonbpf_object__resolve_ksym_func_btf_idbtf_is_enumEPOLLRDBANDbpf_program__unloadBPF_FUNC_get_socket_cookieprobe_fdBPF_FUNC_set_retvalksym_secelf_sec_descbpf_object__relocate_coretmp_namebtf_memberkern_data_memberbtf__type_cntis_innerbtf_var_idxEPOLLEXCLUSIVEresolved_pathbtf_log_levelbpf_objectPERF_SAMPLE_BRANCH_NO_CYCLES_SHIFTRLIMIT_ASEPOLLHUPBPF_FUNC_get_func_ippath_fdout_batchPERF_SAMPLE_BRANCH_NO_FLAGS_SHIFTPERF_COUNT_SW_PAGE_FAULTS_MINe_shentsizePERF_SAMPLE_BRANCH_USER_SHIFTptr_to_u64BPF_CORE_TYPE_ID_TARGETfind_prev_linetarg_btf_nameis_weakbtf__resolve_typeBPF_MAP_TYPE_REUSEPORT_SOCKARRAYbpf_object__next_mapis_call_insnstr_lenlibbpf_get_errorbpf_object_init_progsbpf_link_create_optsbpf_object__check_endiannessnr_mapsLIBBPF_STRICT_DIRECT_ERRSbpf_map__set_autocreatelibbpf_prepare_prog_loadELF_C_SETdata_inBPF_CORE_FIELD_EXISTSbpf_program__typeBPF_CGROUP_ITER_SELF_ONLYinsn_is_subprog_callELF_T_NUMbtf__load_from_kernel_by_idreloc_descELF_T_NHDRlibbpf_major_versionsec_offsetBPF_FUNC_d_pathBPF_F_PATH_FDHASHMAP_SETin_batchkallsyms_cb_tpid_fdbpf_object__collect_map_relosbpf_ksyscall_optsexpected_revisionLIBBPF_ERRNO__LIBELFbpf_core_essential_name_lenelf_sec_by_idxBPF_FUNC_xdp_adjust_metabtf_int_encodingtarget_ifindexepoll_waitPERF_SAMPLE_PHYS_ADDRbpf_core_accessorBPF_FUNC_load_hdr_optmap_type_nameBTF_KIND_CONSTis_pow_of_2durationELF_C_FDDONEbtf_kind_core_compatlegacy_is_kprobeELF_T_VDAUXbtf_type_by_idprivate_dataelf_nextscnbpf_gen__load_btfexception_cb_idxbtf_vmlinuxmain_btfe_phnumvalidate_map_opst_ops_shndxRELO_DATAbtf_is_type_tagnr_fd_arraybtf_vlenbpf_prog_bind_maparchive_pathbpf_core_specbpf_map__btf_key_type_idBPF_SK_SKB_VERDICTkey_szfind_elf_sec_szbtf_ext__free__bpf_program__iterneed_vmlinux_btfbpf_program__attach_perf_event_optsPERF_SAMPLE_BRANCH_ANY_RETURN_SHIFTBPF_F_WRONLYbtf__load_vmlinux_btfElf64_OffBPF_FUNC_sysctl_get_current_valuebpf_link__update_mapPERF_COUNT_SW_CGROUP_SWITCHESbpf_program__pinbpf_object__process_kconfig_linee_versionElf64_Sectioncore_relo_cntBTF_KIND_DECL_TAGPERF_TYPE_MAXprefixesBPF_PROG_TYPE_EXTbpf_object__relocate_dataBPF_TCX_INGRESSresolved_offsetsTRI_YESRELO_SUBPROG_ADDRfind_relo_core__rlimit_resource_tbpf_object__load_progsbpf_link_perf_deallocctx_inpopulate_skeleton_progsBPF_FUNC_probe_readbpf_link__detachpatch_szbpf_program__log_bufelf_rawdatalink_fdperf_type_idBPF_CGROUP_UNIX_SENDMSGBPF_CGROUP_INET4_BINDcore_relo_infoTRI_MODULEtarget_optsjited_line_info_rec_sizebtf_varbpf_object_unloadbpf_program__fdtarget_namedef_tbpf_link_updateprobe_kern_arg_ctx_tagbpf_netkit_optsBPF_F_INNER_MAPelf_kindFEAT_SYSCALL_WRAPPERfunc_info_lenbtf_is_typedefctx_outBPF_LINK_TYPE_XDPELF_C_WRITEBPF_MAP_TYPE_STACK_TRACEctx_size_outsearch_pathsext_ptrbtf_type_nameis_ldimm64_insnkern_mtypeELF_T_RELElf64_HalfBPF_FUNC_store_hdr_optBPF_FUNC_skb_change_typeorig_szaccess_str_offlibbpf_kallsyms_parseLIBBPF_STRICT_NONEspec_lenzip_archive_open__MAX_BPF_REGBPF_FUNC_map_pop_elemopen_flagsBPF_FUNC_ringbuf_submitbpf_object_open_optsBPF_MAP_TYPE_LRU_HASH__bpf_map__iterdetermine_kprobe_perf_typebpf_program__attach_uprobe_multiPERF_RECORD_AUXbtf__add_decl_tagbpf_program__record_relocbpf_program__set_ifindexbtf__add_inte_identfd_array_capbpf_map__numa_noderoot_type_idbpf_gen__record_relo_coreelf_endlibbpf_version_stringbpf_btf_get_info_by_fdPERF_RECORD_MMAPline_info_lenBPF_FUNC_kptr_xchgBPF_MAP_TYPE_UNSPECe_ehsizePERF_SAMPLE_IDENTIFIERPERF_SAMPLE_MAXst_valuefind_kernel_btf_idBPF_FUNC_get_current_cgroup_idkernel_needs_btfnr_relocprobe_uprobe_multi_linkBPF_FUNC_ringbuf_reserve_dynptrbtf__add_structbpf_object_prepare_struct_opsevent_cbMAP_DEF_MAP_EXTRAPERF_RECORD_COMMBPF_MODIFY_RETURNbpf_map_mmap_szbpf_map_get_next_keyMAP_DEF_KEY_SIZEPERF_SAMPLE_WEIGHTsh_linkbpf_link_perfMAP_DEF_MAX_ENTRIESLIBBPF_STRICT_NO_OBJECT_LISText_idxcopy_startbtf_log_sizefeature_probesBPF_FUNC_tcp_check_syncookiebpf_iter_link_infobpf_program__set_flagsELF_T_CHDRbtf__add_varSEC_EXP_ATTACH_OPTBPF_FUNC_sysctl_set_new_valuebpf_program__attach_tcxpvaluerecursion_missesksym_relo_descnetns_inoBPF_FUNC_redirect_neighparse_uint_from_fileelf_memorybtf__str_by_offsetBPF_FUNC_set_hash_invalidbpf_object__relocateBPF_FUNC_strtoulhas_available_filter_functions_addrsbpf_map_delete_elem_flagsresolve_func_ptr__RLIMIT_NICEbpf_tracepoint_optsEPOLLINBPF_FUNC_skc_to_mptcp_sockbpf_prog_get_info_by_fdBPF_FUNC_xdp_get_buff_lenBPF_REG_7bpf_cgroup_iter_orderRLIMIT_COREELF_K_NONElibbpf_is_mem_zeroedBPF_FUNC_skb_ecn_set_celocal_tkernel_btfBPF_FUNC_timer_cancelsec_insn_offbpf_program__unpindata_outadjust_prog_btf_ext_infoBPF_LINK_TYPE_NETKITnum_cpuremove_uprobe_event_legacyBPF_REG_2BPF_FUNC_user_ringbuf_drainspecs_scratchPERF_COUNT_SW_ALIGNMENT_FAULTSdetermine_uprobe_perf_typeBPF_FUNC_fib_lookupbpf_object__open_skeletonBPF_SK_REUSEPORT_SELECT_OR_MIGRATEfn_nameSEC_UNUSEDBPF_FUNC_sk_storage_getprog_type_namefixup_log_failed_core_reloloptsBPF_FUNC_sk_redirect_hashTRI_NOperf_buffer__consumecur_keylibbpf_prog_setup_fn_tfile_namebpf_object__init_mapsBPF_FUNC_sk_redirect_mapbpf_program__attach_tracepointcmp_relo_by_insn_idxkern_type_idPERF_SAMPLE_BRANCH_HW_INDEX_SHIFTBPF_PROG_TYPE_RAW_TRACEPOINT_WRITABLEBPF_REG_0BPF_REG_1BPF_REG_3BPF_REG_4BPF_REG_5BPF_REG_6BPF_REG_8BPF_REG_9obj_buflost_cbbtf_log_true_sizeLIBBPF_ERRNO__ENDIANbpf_program__flagsBPF_PROG_TYPE_KPROBEbpf_program__attach_lsmBPF_FUNC_get_stackidbpf_object__append_subprog_codeperf_buffer__freeorig_proto_idfunc_recsh_namebpf_core_hash_fnbtf__add_arrayhashmaphashmap__freeorig_type_idlen_secndkern_mdataBPF_MAP_TYPE_STACK__builtin___strcpy_chkELF_K_COFFbpf_attach_typePERF_SAMPLE_BRANCH_TYPE_SAVE_SHIFTBPF_FUNC_task_pt_regsPROBE_ATTACH_MODE_LINKBPF_CGROUP_UDP6_SENDMSGpoison_map_ldimm64perf_event_read_simpleBPF_FUNC_task_storage_deleteBPF_FUNC_skc_to_tcp_request_sockdetermine_uprobe_retprobe_bitbtf_int_bitsPERF_SAMPLE_REGS_USERBPF_CGROUP_INET4_GETPEERNAMEElf64_Xwordres_mod_btfnr_line_infoelf_strptrhas_custom_fallback_defBPF_CGROUP_INET4_CONNECTBPF_MAP_TYPE_INODE_STORAGEBPF_FUNC_strncmpbpf_object__read_kallsyms_fileBPF_MAP_TYPE_TASK_STORAGEbpf_program__attach_kprobe_optsBPF_FUNC_get_current_uid_gidtarg_essent_lenforceold_fdSEC_NONEBPF_F_KPROBE_MULTI_RETURNLIBBPF_ERRNO__PROG2BIGPERF_SAMPLE_STACK_USERuser_szbpf_object__free_relocsELF_K_ARBTF_KIND_INT__uint16_tLIBBPF_ERRNO__VERIFYbtf_fixup_datasecBPF_MAP_TYPE_PERCPU_CGROUP_STORAGEBPF_FUNC_sock_hash_updateBPF_FUNC_l3_csum_replacebpf_object_init_prog_arraysBPF_FUNC_copy_from_user_taskext_nameBPF_CGROUP_INET_INGRESSobject_namebpf_prog_assign_exc_cbbpf_object__gen_loaderattach_func_nameprobe_attach_modePERF_SAMPLE_BRANCH_PRIV_SAVE_SHIFTperf_buffer__consume_buffercopy_sizeRELO_LD64BPF_CORE_TYPE_ID_LOCALbuffPERF_SAMPLE_WEIGHT_STRUCTis_ld64fixup_log_missing_kfunc_callBPF_FUNC_get_numa_node_idinner_map_namehas_debugfsavail_kallsyms_cbrlim_maxperf_event_sample_formatlibbpf_minor_versionperf_buffer__buffer_fdst_ops_link_shndxbtf_kflagpopulate_skeleton_mapsBTF_VAR_STATIC__xpg_basenamebtf_dataBPF_PROG_TYPE_SYSCALLcustom_sec_def_cntBPF_FUNC_map_delete_elemgen_loader_optsuse_debugfsperf_sw_idshashmap_findreusedlast_custom_sec_def_handler_idvar_skel__read_aliasBPF_FUNC_get_current_taskvalidateBPF_FUNC_tcp_gen_syncookieBPF_PROG_TYPE_LWT_OUTfd_array_cntbpf_program__attach_kprobePERF_RECORD_ITRACE_STARTgeteuidbpf_program__attach_iterPERF_RECORD_FORKbpf_core_cand_listEXT_KCFGext_valPERF_RECORD_TEXT_POKEBPF_FUNC_xdp_store_bytesPERF_SAMPLE_BRANCH_ANY_SHIFTfind_ksym_btf_idelf_rel_by_idxbpf_map__set_numa_nodeBPF_CGROUP_ITER_DESCENDANTS_PREbpf_object__prev_mapBPF_FUNC_timer_startBPF_PROG_TYPE_CGROUP_SYSCTLBPF_CORE_FIELD_BYTE_OFFSETlibbpf_available_kprobes_parsebpf_object__elf_collectappend_subprog_reloszip_archive_closebtf__align_ofkern_func_offFEAT_SUPPORTEDkernel_supportscur_linePERF_RECORD_SWITCHctx_namebtf_member_bit_offsetELF_T_VNAUXkconfig_map_idxlink_idBPF_F_NO_PREALLOCkern_mtype_idfunc_info_cnttag_idBPF_LINK_TYPE_ITERFEAT_BTF_FUNCmap_is_ringbuftarg_start_idbtf__raw_dataBTF_FUNC_STATIC__comparfunc_info_rec_sizeinsn_startBPF_FUNC_kallsyms_lookup_nameBPF_CGROUP_UNIX_GETPEERNAMEBPF_CGROUP_UNIX_CONNECTBPF_FUNC_ringbuf_submit_dynptrlibbpf_validate_opts__RLIMIT_RSSskip_mods_and_typedefsnr_map_idsbpf_link_struct_opscpu_cntELF_T_SYMINFOfixup_verifier_logbtf_module_cap__bpf_core_types_are_compatbpf_link__openRLIMIT_NOFILEsh_sizebtf_vmlinux_value_type_idBPF_FUNC_sk_assign__MAX_BPF_LINK_TYPElibbpf_err_errnoBPF_PROG_TYPE_SK_REUSEPORTfind_extern_btf_id__RLIMIT_NPROCbtf_kindLIBBPF_INFOline_info_cntBPF_MAP_TYPE_DEVMAP_HASHcreate_placeholder_fdperf_buffer__open_cpu_bufbuild_map_pin_pathelf_find_func_offset_from_archivebpf_gen__record_attach_targetelf_find_func_offsetbpf_insnBPF_FUNC_map_update_elemBPF_FUNC_ktime_get_coarse_nsBPF_FUNC_current_task_under_cgroupBPF_MAP_TYPE_ARRAYprobe_kern_btf_datasecbpf_object__set_kversion__RLIMIT_OFILEerr_unpin_programsBPF_FUNC_skb_set_tunnel_optBPF_FUNC_sk_ancestor_cgroup_idBPF_FUNC_bindPROBE_ATTACH_MODE_DEFAULTbpf_object__create_mapBPF_PROG_TYPE_UNSPECBPF_FUNC_per_cpu_ptrRELO_CALLBPF_FUNC_skc_to_unix_sockbpf_core_relo_kindBPF_MAP_TYPE_CGROUP_STORAGE_DEPRECATEDbit_szlog_szlibbpf_num_possible_cpusFEAT_ARRAY_MMAPtarget_btf_pathelf_sec_hdrLIBBPF_STRICT_SEC_NAMEBPF_TRACE_KPROBE_MULTIELF_C_READ_MMAP_PRIVATEprobe_kern_array_mmapEPOLL_EVENTSbpf_program__set_typeBPF_CORE_ENUMVAL_VALUEinit_prog_array_slotslibbpf_needs_btfbpf_map__initial_valuePERF_SAMPLE_BRANCH_COND_SHIFThashmap_hash_fnBPF_PROG_TYPE_SK_MSGlibbpf_find_attach_btf_idhas_func_globalmap_fill_btf_type_infoIS_ERR_OR_NULLbpf_func_idusdt_cookieGNU C89 13.2.0 -mtune=generic -march=x86-64 -g -O2 -std=gnu90 -fvisibility=hidden -fasynchronous-unwind-tables -fstack-protector-strong -fstack-clash-protection -fcf-protectionBPF_FUNC_skb_set_tstampbpf_core_find_candsbpf_core_patch_insnusdt_managerbpf_program__attach_usdttracefs_kprobe_eventsBPF_PROG_TYPE_SCHED_ACTerr_clean_legacybpf_object__find_program_by_nameBPF_FUNC_xdp_adjust_headLIBBPF_WARNlibbpf_find_prog_btf_idELF_T_VNEEDBPF_PROG_TYPE_LWT_XMITbpf_map_lookup_and_delete_elem_flagsELF_T_LIBksys_pfxbpf_map__map_extraElf_KindPERF_SAMPLE_BRANCH_ABORT_TX_SHIFTehdr_size__btf_kind_strELF_T_MOVEfcpuis_signedbpf_object__add_mapBPF_FUNC_trace_printkepoll_create1new_candsBPF_FUNC_spin_unlocklink_optsattach_name__builtin___memset_chktarget_btf_idLIBBPF_STRICT_CLEAN_PTRSBPF_FUNC_get_current_pid_tgidbpf_link__unpinBPF_FUNC_l4_csum_replacenr_programsBTF_FUNC_GLOBALlen_firstmnameBPF_FUNC_probe_read_kernelbpf_map__attach_struct_opsBTF_KIND_STRUCTFEAT_BTF_DATASECpatch_logrelaxed_mapsperf_sample_lostELF_C_CLRFEAT_BTF_ENUM64BPF_FUNC_seq_printf_btfprog_attach_flagsBPF_FUNC_sk_lookup_udpBPF_PROG_TYPE_XDPbpf_raw_tracepoint_openbtf_mandatorybpf_object__unpin_programstarg_btfbpf_prog_infobpf_sec_defnetns_devbpf_object__init_kern_struct_ops_maps__RLIMIT_RTTIMEperf_buffer_lost_fnBPF_TRACE_ITERbpf_program__attach_tracepoint_optsbpf_object__add_programsPERF_RECORD_READbpf_object__resolve_ksyms_btf_idBTF_KIND_UNIONBPF_FUNC_bprm_opts_setbpf_map__reuse_fdbpf_map__map_flagsBPF_XDP_CPUMAPbpf_gen__map_createbpf_program_fixup_func_infolibbpf_strlcpyELF_T_RELASEC_USDTbpf_link__disconnectst_ops_datamap_ifindexbpf_object__reuse_mapelf_getshdrstrndxbump_rlimit_memlockbtf__find_by_name_kindbpf_trace_optsBPF_FUNC_ringbuf_discardELF_T_GNUHASHEPOLLRDNORMBPF_F_ZERO_SEEDnew_insn_cntbpf_tcx_optself_versionBPF_MAP_TYPE_CGRP_STORAGEbpf_map__inner_mapBPF_FUNC_get_current_ancestor_cgroup_idbpf_object__init_kversionKCFG_INTfn_proto_idline3bpf_object__read_kconfig_memBPF_FUNC_timer_initlocal_typebpf_program__attach_uprobeEPOLLERRBPF_FUNC_xdp_outputBPF_FUNC_snprintf_btfBPF_F_WRONLY_PROGHASHMAP_ADDFEAT_UPROBE_MULTI_LINKbpf_object__unpinbpf_func_info_minbpf_program__attach_freplacebpf_object__sanitize_btfElf_Cmd__RLIMIT_RTPRIOBPF_CGROUP_INET_SOCK_CREATERELO_COREfind_kcfg_typeBPF_CGROUP_SYSCTLBPF_F_RDONLYBTF_KIND_UNKNBPF_FUNC_ringbuf_queryBPF_PROG_TYPE_CGROUP_SKBPERF_SAMPLE_BRANCH_CALL_SHIFTcookiesfile_flagsBPF_FUNC_send_signal_threadbpf_map__key_sizerec_endBPF_FUNC_btf_find_by_name_kindbtf_module_cntBPF_MAP_TYPE_SK_STORAGElibbpf_errnocleanup_labelfixup_offsetsBPF_FUNC_dynptr_writefind_prog_insn_relobpf_object__probe_loadingLIBBPF_PIN_NONEtarg_resnr_jited_line_infoBPF_PROG_TYPE_PERF_EVENTBPF_CGROUP_UDP4_SENDMSGbpf_core_is_flavor_sepe_machine__LIBBPF_ERRNO__STARTprog_rec_cntnodenamebpf_program__insn_cntinsns_szbpf_map__nameELF_T_RELRIS_ERRbpf_link__pin_pathinsns_cntsort_varsBPF_FUNC_get_netns_cookieappend_to_filebpf_object__attach_skeletonLIBBPF_STRICT_AUTO_RLIMIT_MEMLOCKlog_buf_sizesanitize_pin_pathbtf_is_voidEPOLLPRIclone_func_btf_infobpf_map__destroyBTF_KIND_VARbtf_ext_info_secmap_is_mmapablepage_cntLIBBPF_ERRNO__INTERNALforce_ioctl_attachsec_name_offBPF_FUNC_redirectst_otherSEC_DATABPF_LINK_TYPE_KPROBE_MULTIusdt_namePERF_SAMPLE_TIMEBPF_FUNC_tcp_raw_gen_syncookie_ipv4BPF_FUNC_tcp_raw_gen_syncookie_ipv6mask_szlibbpf__load_raw_btfBPF_FUNC_perf_event_outputerr_unpin_mapsbpf_map__lookup_elembtf__set_fdMAP_DEF_VALUE_TYPEcached_resultfeofkernel_log_sizeBPF_PROG_TYPE_CGROUP_SOCKlibbpf_get_type_namesBPF_FUNC_skb_change_headbtf_is_decl_tagLIBBPF_PIN_BY_NAMEnum_infonr_externbpf_link__detach_struct_opsfaccessatBPF_FUNC_sk_select_reuseportbpf_perf_event_print_tlocal_type_idbpf_link__destroybpf_iter_attach_optsbpf_object__btfprog_rec_szElf64_SymPERF_COUNT_SW_CPU_MIGRATIONSPERF_TYPE_HARDWAREst_infooff_adjbpf_program__attach_perf_eventBPF_LINK_TYPE_NETFILTERbpf_object__init_btfsh_addrbpf_map__lookup_and_delete_elemBPF_MAP_TYPE_XSKMAPlibbpf_available_kallsyms_parseBPF_CGROUP_SETSOCKOPTbpf_object__load_vmlinux_btfkernel_log_levelmaps_capbpf_map__is_pinnedbpf_uprobe_multi_optskern_member_idxlibbpf_find_vmlinux_btf_idBPF_FUNC_rc_repeatdetermine_kprobe_perf_type_legacykern_memberload_module_btfsBPF_MAP_TYPE_USER_RINGBUFBPF_CGROUP_UNIX_RECVMSGgzgetsFEAT_PROG_BIND_MAPbpf_map__set_map_extraBPF_FUNC_msg_cork_bytesSEC_RODATAbpf_obj_pinbuf_idxBPF_CORE_TYPE_SIZEBPF_SK_LOOKUPbpf_link__pinBPF_FUNC_getsockoptBPF_FUNC_sock_ops_cb_flags_setELF_C_NUMnext_lineBPF_SK_REUSEPORT_SELECTbpf_map__set_value_sizest_ops_linkBPF_TRACE_UPROBE_MULTIkern_feature_idraw_speckcfg_databtf_maps_sec_btf_idbpf_object__elf_finishBPF_CGROUP_INET6_POST_BINDBPF_FUNC_lwt_seg6_store_bytesBPF_MAP_TYPE_PERCPU_CGROUP_STORAGE_DEPRECATEDPERF_RECORD_UNTHROTTLEBPF_FUNC_seq_printfmap_info_lenprobe_memcg_accountMAP_DEF_KEY_TYPEBPF_FUNC_msg_pop_data__FEAT_CNTBTF_KIND_VOLATILEbpf_map__fdinit_slots_szBPF_CORE_FIELD_BYTE_SIZEfd_array_idxbtf_sizebpf_object__btf_fdbpf_program__attach_trace_optsBTF_KIND_FUNCbpf_object__collect_relosarch_specific_lib_pathsbpf_gen__map_update_elemBPF_FUNC_msg_pull_dataextern_descPERF_SAMPLE_DATA_SRCkprobe_multi_resolveBPF_FUNC_this_cpu_ptrBPF_CORE_FIELD_RSHIFT_U64btf_fd_idx__RLIMIT_MEMLOCKbpf_map__is_struct_ops__uint32_tBPF_FUNC_timer_set_callbackPERF_SAMPLE_BRANCH_COUNTERS_SHIFTiter_info_lenbtf_paramsenum64_placeholder_idreplace_bpf_fdMAP_DEF_ALLlegacy_probe_namenr_elementsBTF_KIND_MAXpinningBPF_FUNC_perf_event_readtarg_typebpf_map_prepare_vdatamap_cntBPF_CGROUP_ITER_ORDER_UNSPECSEC_SLEEPABLEbpf_object_init_struct_opsBPF_FUNC_seq_writenr_jited_ksymsbpf_object_opensection_have_execinstrBPF_FUNC_perf_prog_read_valueprobe_kern_global_dataBPF_FUNC_ima_inode_hashFEAT_BTFparse_cpu_mask_fileperf_event_open_tracepointbpf_obj_getbpf_map__init_kern_struct_opsBPF_CGROUP_INET6_GETPEERNAMEnew_fdBPF_CGROUP_INET4_GETSOCKNAMEbpf_link_detachLIBBPF_ERRNO__LOADperf_buffer__bufferbpf_program__set_insnsperf_event_fdbpf_uprobe_optsfgetspin_root_pathELF_T_WORDattach_type_namebtf_modulesfind_struct_ops_kern_typesgetpidBPF_F_UPROBE_MULTI_RETURNcompressionsec_cntbpf_program__autoattachbpf_object__collect_prog_relosELF_T_OFFNR_BTF_KINDSe_shoffPERF_RECORD_EXIT__read_chk_warnextra_log_levelBPF_PROG_TYPE_SCHED_CLSresolve_full_pathzip_entrybpf_object__relocate_callse_shstrndxnr_symsdata_size_outref_ctr_offrec_idxBPF_FUNC_skb_load_bytesfind_extern_by_nameHASHMAP_UPDATEsym_offmap_keysnext_pathBPF_FUNC_jiffies64sanitizebtf_modules_loadedELF_T_PHDRbtf_is_intbtf_var_linkage_strattach_tpperf_event_open_probeBPF_FUNC_sysctl_get_nameepoll_databpf_object__prev_programBPF_FUNC_skb_cgroup_classidepoll_data_thavecustom_sec_defsprobe_kern_btf_func_globalmap_uses_real_namee_phoffprobe_prog_bind_map__builtin___sprintf_chkPERF_SAMPLE_BRANCH_IN_TX_SHIFTkern_vtypeprobe_kern_prog_namemmap64sub_insn_idxBPF_FUNC_dynptr_from_memfind_member_by_offsetbtf_var_secinfosperf_event_uprobe_open_legacybpf_object__init_licenseBPF_FUNC_tcp_send_ackpe_optsspec_bufperf_buffer_sample_fnbpf_program__attach_cgroupBPF_FUNC_send_signalattach_bpf_fdbtf_needs_sanitizationBPF_CORE_TYPE_MATCHESremove_kprobe_event_legacyBPF_FUNC_sock_map_updateELF_K_ELFbpf_link_createsec_idxsbpf_link__update_programis_typelessBPF_FUNC_sysctl_get_new_value__LIBBPF_STRICT_LASTFEAT_BTF_TYPE_TAGperf_buffer__buffer_cntBPF_FUNC_tcp_sockBPF_FUNC_probe_write_userPERF_SAMPLE_BRANCH_HV_SHIFTbtf_is_funcELF_T_ADDRbpf_program__attach_raw_tracepointbpf_map__pinBPF_MAP_TYPE_LRU_PERCPU_HASHlast_extbpf_map_skeletonBPF_CGROUP_UDP6_RECVMSGmap_needs_vmlinux_btfksym_namepoison_kfunc_callBPF_FUNC_ktime_get_tai_nsbpf_gen__map_freezeBPF_PROG_TYPE_SK_SKBPERF_RECORD_AUX_OUTPUT_HW_IDELF_K_NUMctx_size_inBPF_FUNC_get_prandom_u32LIBBPF_STRICT_ALLBPF_MAP_TYPE_HASH_OF_MAPSkern_databpf_prog_load_optsBPF_FUNC_get_local_storageBPF_MAP_TYPE_CGROUP_STORAGEBPF_FUNC_sk_storage_deleteneed_kallsymstarg_btf_pathElf64_RelBPF_LINK_TYPE_UPROBE_MULTIBPF_NETFILTERe_shnumbpf_struct_opsBPF_FUNC_get_func_retbtf__fdhas_floatprobe_kern_btf_type_tagbpf_btf_get_fd_by_id__fgets_chkbpf_object__init_internal_maplibbpf_attach_type_by_namesh_entsizetarg_vartp_category__RLIMIT_SIGPENDINGlink_attach_flagsPERF_SAMPLE_IDbinary_pathBTF_VAR_GLOBAL_ALLOCATEDattr_szELF_C_FDREADPERF_RECORD_MAXPERF_SAMPLE_IPPERF_SAMPLE_CGROUPnrelsinsn_cur__nbytesBPF_PROG_TYPE_SK_LOOKUPBPF_FUNC_get_func_arg__RLIMIT_LOCKSBPF_FUNC_cgrp_storage_getBPF_FUNC_probe_read_userprog_is_subprognew_type_idtmp_fdbpf_program__section_nameFEAT_MEMCG_ACCOUNTst_linkusdt_manager_newlibbpf_prog_type_by_nameiter_infoelement_szsh_offsetarchive_sepunameBPF_FUNC_ringbuf_outputold_prog_fdMAP_DEF_PINNINGbpf_map__set_inner_map_fdELF_T_SXWORDLIBBPF_PERF_EVENT_DONEparse_u64bpf_program__attach_ksyscallbpf_program__nameBPF_MAP_TYPE_PERF_EVENT_ARRAYBPF_PROG_TYPE_FLOW_DISSECTORattach_kindattach_raw_tpBPF_MAP_TYPE_PROG_ARRAYret_type_idPERF_COUNT_SW_PAGE_FAULTSarr_tlibbpf_unregister_prog_handlerEXT_KSYMlocal_func_proto_idmap_is_createdBPF_FUNC_dynptr_databpf_map__autocreatebtf_var_secinfofn_proto_tbpf_object__create_mapsbtf__find_by_name_kind_ownlibbpf_set_strict_modetarg_progdata_size_inadd_kprobe_event_legacyBPF_FUNC_task_storage_getbpf_core_resolve_reloBPF_FUNC_get_retvalBPF_CGROUP_INET_SOCK_RELEASESEC_XDP_FRAGSbpf_program__attach_tracescn_datalibbpf_tristateFEAT_MISSINGprog_flagsElf_TypeBPF_FUNC_copy_from_userlibbpf_err_ptrxlated_prog_lenlibbpf_register_prog_handlersysnameignore_elf_sectionBPF_SK_MSG_VERDICTgetrlimit64bpf_netfilter_optscleanupbpf_object__pin_mapsmmap_sizebpf_map__unpinsym_sec_namekverhas_decl_tagbpf_ptr_szLIBBPF_MAP_UNSPECBTF_VAR_GLOBAL_EXTERNELF_C_EMPTYSEC_ATTACH_BTFparse_cpu_mask_strSEC_RELOcompare_vsi_offbtf_get_from_fdbpf_map_infobpf_link_typelibbpf_print_fn_tpathnameprobe_kern_probe_read_kernelmake_parent_dirhas_datasecBPF_FUNC_tail_callglobal_ctx_mapPTR_ERRBPF_MAP_TYPE_CPUMAPref_ctr_offsetstarg_sec_idxELF_C_RDWRload_timedata_curBPF_FUNC_get_smp_processor_idelf_getscncore_relo_offBPF_FUNC_csum_levelLIBBPF_MAP_KCONFIGBPF_PROG_TYPE_TRACINGext_btf_idEPOLLONESHOTPERF_RECORD_MMAP2sfx_lenBPF_FUNC_lwt_seg6_adjust_srhBPF_FUNC_ktime_get_boot_nsarray_typefind_member_by_namebpf_map_defglob_matchold_errnobpf_link_update_optsbpf_program_attach_fdbpf_link_perf_detachcmp_relocsBPF_FUNC_get_current_task_btfbtf__parsetp_nameBPF_FUNC_msg_push_dataBPF_PROG_TYPE_STRUCT_OPStarg_mapdatasec_typeprog_contains_insngpl_compatible__libbpf_pr__perf_buffer__newBPF_FUNC_trace_vprintkBPF_MAP_TYPE_SOCKHASHcopy_endhashmap_insert_strategydatasec_idBPF_TRACE_RAW_TPbpf_object_subskeletonRLIMIT_DATAbtf_is_floatpoisonlink_info_lenBPF_REG_10dst_regarg_idxbpf_program__set_expected_attach_typeBPF_TCX_EGRESStracefs_uprobe_eventsPERF_SAMPLE_DATA_PAGE_SIZEfixed_fdBPF_FUNC_ktime_get_nscand_cachebtf_arraybpf_object__collect_externslocal_btfElf64_Wordfill_map_from_defBPF_FUNC_sys_bpfpermLIBBPF_PERF_EVENT_ERRORRLIMIT_CPUzip_archive_find_entryELF_T_VDEFBPF_FUNC_get_stackPERF_SAMPLE_TRANSACTIONKCFG_UNKNOWNbpf_map__pin_path__rlimit_resourcePERF_RECORD_SAMPLEbpf_object__collect_st_ops_relosBPF_PERF_EVENTbpf_var_skeletonbpf_object_load_prog__RLIMIT_NLIMITSBPF_NETKIT_PRIMARYbpf_program__set_log_bufBPF_FUNC_snprintfBPF_FUNC_tcp_raw_check_syncookie_ipv4perf_buffer_paramsBPF_FUNC_tcp_raw_check_syncookie_ipv6symbolsnr_prog_tagsbpf_core_parse_specbatch_sizeold_print_fnresult_szobj_needs_vmlinux_btfMAP_DEF_MAP_TYPEperf_buffer_optsbtf__resolve_sizebpf_object__open_memhdr_lenrun_time_nsdata_lengthline1line2PERF_COUNT_SW_CONTEXT_SWITCHESPERF_TYPE_HW_CACHElibbpf_bpf_attach_type_strperf_buffer__process_recordssaved_errnoBPF_FUNC_skb_get_tunnel_keylibbpf_prog_attach_fn_tBPF_F_LINKbpf_program__attach_xdpprog_ifindexBPF_FUNC_cgrp_storage_deletefn_name_offrem_szPERF_SAMPLE_BRANCH_MAX_SHIFTPERF_SAMPLE_BRANCH_STACKBPF_FUNC_get_current_commsecsBPF_FUNC_sk_fullsockEPOLLWRNORMd_alignavail_func_cmpperf_buffer__epoll_fdbtf__name_by_offsetsymbols_shndxPERF_SAMPLE_TIDbpf_object__openELF_T_SHDRBPF_PROG_TYPE_NETFILTERprobe_kern_syscall_wrapperelf_beginprobe_kern_bpf_cookielocal_nameprog_skel_szMAP_DEF_VALUE_SIZEbpf_object__reloc_codeKCFG_CHARbpf_map__set_typeBPF_PROG_TYPE_LWT_SEG6LOCALPERF_SAMPLE_STREAM_IDbtf_maps_shndxbpf_program__set_autoloadmap_idcmp_externshashmap_insertbpf_linksec_insn_cntbpf_object__destroy_skeletonBPF_CGROUP_ITER_ANCESTORS_UPPERF_RECORD_LOSTBPF_LSM_MACbpf_program__attach_uprobe_optsBPF_FUNC_dynptr_readkcfg_secBPF_MAP_TYPE_LPM_TRIEcheck_value_szBPF_FUNC_probe_read_user_strPERF_SAMPLE_BRANCH_CALL_STACK_SHIFTbpf_program__exitbpf_genElf64_Addrprobe_kern_exp_attach_typesh_infoBPF_FUNC_ringbuf_discard_dynptrPERF_COUNT_SW_DUMMYmain_progbtf_is_ptrbpf_map__set_initial_valuekern_versionneed_configBPF_FUNC_skc_lookup_tcpkern_moffst_shndxBPF_CGROUP_UNIX_GETSOCKNAMEBPF_FUNC_skb_adjust_roomseg_lenbpf_object__detach_skeletonPERF_SAMPLE_READ__MAX_BPF_ATTACH_TYPEres_btf__LIBBPF_ERRNO__ENDvar_extraLIBBPF_ERRNO__KVERSIONbtf__set_pointer_sizeperf_buffer__new_rawBTF_KIND_FUNC_PROTOst_ops_link_datalibbpf_bpf_map_type_strPERF_RECORD_CGROUPlibbpf_printfind_btf_by_prefix_kindbtf_ext_headerPERF_COUNT_SW_MAXelf_statetnameFEAT_PERF_LINKELF_T_XWORDBPF_FUNC_lwt_seg6_actionfunc_infosmmap_old_szbtf_load_into_kernelBTF_KIND_DATASECBPF_FUNC_sys_closecgroup_fdunlinkreloc_prog_func_and_line_infohashmap_equal_fnbtf_get_kernel_prefix_kindbpf_usdt_optsbpf_object__find_map_fd_by_nameset_kcfg_value_strmap_def_partsbtf__add_func_protoBPF_XDP_DEVMAPBPF_FUNC_skc_to_udp6_sockBPF_MAP_TYPE_PERCPU_ARRAYBPF_PROG_TYPE_LIRC_MODE2bpf_object__closeBPF_MAP_TYPE_ARRAY_OF_MAPSBPF_FUNC_map_peek_elemfind_sec_defBPF_FUNC_ringbuf_reserveBPF_FUNC_ima_file_hashsym_is_externprog_needs_vmlinux_btfattach_prog_fdget_kernel_versionbtf_paramBTF_KIND_ENUM64new_cntis_kcfg_value_in_rangerelo_sec_namedummy_varBPF_FUNC_xdp_load_bytes__RLIM_NLIMITSkern_feature_descbpf_prog_bind_optsget_map_field_intparse_btf_map_defBPF_PROG_TYPE_RAW_TRACEPOINTSEC_BSSsec_offEPOLLRDHUPtracefs_available_filter_functionsneed_func_arg_type_fixupMAP_DEF_INNER_MAPBPF_FLOW_DISSECTORlibbpf_strict_modedetermine_kprobe_retprobe_bitlibbpf_ensure_memBPF_NETKIT_PEERlibbpf_strerror_rBPF_PROG_TYPE_CGROUP_SOCKOPTinsn_data_szRELO_EXTERN_LD64bpf_object__init_user_btf_mapself_sec_strbtf_ext__newtp_idperf_buffer__free_cpu_bufBPF_CGROUP_UDP4_RECVMSG__fgets_aliasdirnamebpf_program__attach_btf_idbtf__freeBPF_FUNC_skb_ancestor_cgroup_idbpf_gen__freevar_typeonline_cpus_filedetermine_tracepoint_idobj_nameBPF_SK_SKB_STREAM_PARSERlocal_idBPF_PROG_TYPE_SOCK_OPSperf_buffer_raw_optsprobe_module_btfFEAT_PROG_NAMEBPF_CGROUP_INET6_BINDlink_type_namebpf_map__ifindexbpf_map__max_entrieszip_archiveBPF_CGROUP_INET4_POST_BINDefilePERF_SAMPLE_AUXbpf_object_loadbpf_program_record_relosmap_is_reuse_compatBPF_FUNC_msg_redirect_hashpathname_concatinternal_map_nameBPF_CORE_FIELD_LSHIFT_U64bpf_object__sanitize_progout_warnElf64_Ehdrkern_vtype_idcopy_membpf_object__read_kconfig_filefixup_log_missing_map_loadgzclosecomponent_idxbpf_map__set_map_flagsprobe_kern_btf_enum64btf_tmp_pathset_kcfg_value_trisec_def_matchesprog_prepare_load_fnEPOLLWRBANDfind_struct_ops_map_by_offsetbpf_gen__finishbpf_btf_get_next_idbpf_program__set_attach_targetjited_prog_insnsdisconnectedelf_getshdrnumBPF_CGROUP_INET6_GETSOCKNAMEadd_dummy_ksym_varELF_T_EHDR__BPF_FUNC_MAX_IDprog_cntBPF_FUNC_check_mtubpf_object__init_global_data_mapsbpf_object__init_progbpf_map__is_internalPERF_RECORD_KSYMBOLbpf_object__resolve_externsBPF_PROG_TYPE_TRACEPOINT__comparisonrelative_fdadjust_ringbuf_szperf_event_kprobe_open_legacyLIBBPF_ERRNO__PROGTYPEPERF_RECORD_THROTTLEgen_kprobe_legacy_event_namehost_ptr_szksymEPOLLMSGBTF_KIND_TYPE_TAGBPF_MAP_TYPE_SOCKMAPnr_progsBPF_FUNC_get_ns_current_pid_tgidelf_resolve_syms_offsetsPERF_COUNT_SW_BPF_OUTPUTmemfd_createprobe_kern_btf_floatBPF_CGROUP_SOCK_OPSbpf_object_skeletonbpf_map_create__s16probe_typefd_typeretriedbpf_map_type__is_map_in_mapessent_namemmap_memlibbpf_bpf_link_type_strbpf_program__attach_netfilterfunc_info_offLIBBPF_STRICT_MAP_DEFINITIONSbpf_prog_skeletontracefs_pathBTF_KIND_FLOATELF_C_READ_MMAPis_setindex_typestruct_idmap_keyBPF_FUNC_sk_cgroup_idBPF_FUNC_get_hash_recalcrelative_idepoll_eventprog_btf_fdBPF_FUNC_lwt_push_encapBPF_FUNC_map_lookup_percpu_elemBPF_FUNC_loopfmemopennetns_fdd_bufBPF_CGROUP_ITER_DESCENDANTS_POSTRELO_EXTERN_CALLxlated_prog_insnsFEAT_PROBE_READ_KERNpatchstr_is_emptyBPF_FUNC_sk_lookup_tcpPERF_SAMPLE_CPUis_sec_name_dwarfattach_kprobe_multibpf_object__populate_internal_mapelf_find_func_offset_from_fileinsn_is_helper_callnr_ksymsbpf_program__set_autoattachjited_prog_lenBPF_LINK_TYPE_STRUCT_OPSarch_specific_syscall_pfxmkdirhas_subcallsbpf_program__attach_netkitFEAT_BTF_FLOATBPF_FUNC_strtolline_info_offperf_buffer__pollBPF_CORE_ENUMVAL_EXISTSBPF_F_RDONLY_PROGBPF_PROG_TYPE_CGROUP_SOCK_ADDRstrrchrverified_insnshas_rodatabpf_program__attachBPF_FUNC_skb_load_bytes_relativeElf64_ShdrBPF_FUNC_msg_apply_bytestarg_namebpf_object__sort_relosBPF_PROG_TYPE_CGROUP_DEVICEBPF_PROG_TYPE_SOCKET_FILTERbpf_map_get_info_by_fdKCFG_TRISTATEbtf_is_varBPF_FUNC_skb_get_xfrm_statebtf_is_arrayperf_buffer__process_recordPERF_SAMPLE_BRANCH_ANY_CALL_SHIFTBPF_F_NUMA_NODEorig_idskern_feature_resultBTF_KIND_FWDBPF_LINK_TYPE_TRACINGBTF_KIND_RESTRICTBPF_FUNC_map_lookup_elemBPF_FUNC_skc_to_tcp_socksub_insn_offskel_optstext_shndxkern_msizebpf_program__attach_netnsarr_infogetrlimitbpf_object__find_map_by_namePERF_SAMPLE_CODE_PAGE_SIZEBPF_CORE_FIELD_SIGNEDBPF_FUNC_clone_redirectELF_T_DYN__keyBPF_FUNC_xdp_adjust_tailopts_szBPF_FUNC_skb_under_cgroupbpf_object_fixup_btfe_phentsizebpf_map_delete_elemPERF_SAMPLE_BRANCH_NO_TX_SHIFThooknum__vfprintf_chkbpf_program__attach_kprobe_multi_optsbpf_btf_infobtf_membersBPF_FUNC_skb_pull_dataPERF_SAMPLE_BRANCH_IND_CALL_SHIFTBPF_FUNC_redirect_mapBPF_FUNC_skc_to_tcp_timewait_sockbpf_object__destroy_subskeletonelf_getdatacreated_by_uidlibbpf_prog_prepare_load_fn_tbpf_object__namefind_extern_sec_btf_idBPF_FUNC_skb_change_protoBPF_FUNC_skb_store_bytesusdt_manager_freeELF_T_SYMPERF_TYPE_RAWperf_cpu_bufkcfgerr_free_new_nameperf_sample_rawBPF_TRACE_FEXITPERF_RECORD_LOST_SAMPLESbpf_map_mmap_resizebpf_attrbpf_object__shndx_is_datalocal_essent_lenBPF_MAP_TYPE_BLOOM_FILTERavailable_pathBPF_CGROUP_INET_EGRESSvalue_endadd_uprobe_event_legacyBPF_FUNC_msg_redirect_mapKCFG_CHAR_ARRgzFilelibbpf_pin_typeEPOLLWAKEUPtracefs_available_filter_functions_addrsgetpagesizeptr_idLIBBPF_PERF_EVENT_CONTbpf_map__delete_elemelf_sec_dataBPF_FUNC_inode_storage_deleteutsnameMAP_DEF_MAP_FLAGSBPF_PROG_TYPE_LWT_INprobe_kern_btf_funckernel_btf_obj_fdbpf_core_format_specbpf_object__init_user_btf_mapBPF_FUNC_rc_pointer_relgelf_getclassbpf_object__sanitize_and_load_btfbtf__add_ptrbtf_is_structBTF_KIND_TYPEDEFBPF_FUNC_find_vmaFEAT_BTF_DECL_TAGLIBBPF_DEBUGBPF_LINK_TYPE_UNSPECgzopen64BPF_STRUCT_OPSBPF_FUNC_get_socket_uidlibbpf_errbpf_object__shndx_is_mapsbtf_typeinsn_datapfx_lenBPF_FUNC_get_func_arg_cntlibbpf_reallocarrayBPF_FUNC_probe_read_kernel_strsys_bpf_prog_load__basebpf_object__init_kconfig_mapLIBBPF_ERRNO__WRNGPIDhas_enum64bpf_perf_event_retbpf_program__autoloadold_map_fdbtf_log_bufbpf_map__set_max_entriesprobe_kern_btf_decl_tagref_ctr_offsetELF_C_WRITE_MMAPEPOLLOUTBPF_FUNC_probe_read_strbtf_is_any_enumbtf__find_by_namebpf_object__newres_idelem_szkern_func__nmembLIBBPF_MAP_DATAbpf_map_create_optsBPF_F_NO_COMMON_LRUbtf_is_datasecRLIMIT_FSIZEhashmap__newbtf__newext_essent_lenbpf_map_lookup_elem_flagsBPF_MAP_TYPE_PERCPU_HASHBPF_MAP_TYPE_STRUCT_OPSBPF_FUNC_reserve_hdr_optelf_errmsgBPF_FUNC_set_hashbpf_map__typebpf_core_add_candstarget_fdELF_T_BYTEgen_uprobe_legacy_event_namesym_globalown_log_bufPERF_SAMPLE_RAWsyscall_namebpf_core_calc_relo_insnkern_vdatabpf_link__detach_fdattach_btf_obj_fdPERF_SAMPLE_BRANCH_KERNEL_SHIFTpr_perm_msg__RLIMIT_MSGQUEUEbpf_gen__record_externelf_resolve_pattern_offsetsBPF_PROG_TYPE_LSMbpf_map__update_elemELF_T_NHDR8bpf_object__unpin_maps__fgets_chk_warnsection_defspin_fdKCFG_BOOLLIBBPF_ERRNO__INVSEQBPF_FUNC_get_attach_cookieBPF_FUNC_get_cgroup_classidextern_typeBPF_FUNC_get_task_stackPERF_SAMPLE_CALLCHAINshdr_idxBPF_LSM_CGROUPdetermine_uprobe_perf_type_legacybpf_program__expected_attach_typemmapedbpf_programPERF_COUNT_SW_TASK_CLOCKBPF_FUNC_setsockoptbsearchMAP_DEF_NUMA_NODEseg_num__bpf_core_types_matchEPOLLETlibbpf_ptrlibbpf_typebpf_gen__initsetrlimit64BPF_MAP_LOOKUP_AND_DELETE_BATCHBPF_PROG_TEST_RUNBPF_PROG_QUERYBPF_MAP_FREEZEbpf_obj_get_optsproceedBPF_LINK_GET_NEXT_IDbpf_enable_statsBPF_LINK_DETACHBPF_ENABLE_STATSmemlock_bumpedBPF_MAP_UPDATE_ELEMBPF_LINK_GET_FD_BY_IDBPF_MAP_LOOKUP_ELEMbpf_stats_typeBPF_MAP_CREATEBPF_BTF_LOADbpf_obj_pin_optsBPF_LINK_CREATEbpf_obj_get_info_by_fdbpf_prog_detachbpf_prog_detach_optsBPF_TASK_FD_QUERYbpf_btf_load_optsbpf_prog_get_fd_by_id_optsBPF_PROG_LOADBPF_MAP_DELETE_BATCHbpf_map_lookup_and_delete_elemalloc_zero_tailing_infoBPF_MAP_UPDATE_BATCHbpf_prog_get_next_idbpf_map_lookup_batchsetrlimitbpf_task_fd_querybpf_link_get_fd_by_id_optsBPF_OBJ_GET_INFO_BY_FDBPF_PROG_DETACHbpf_cmdBPF_PROG_BIND_MAPBPF_BTF_GET_NEXT_IDbpf_prog_detach2bpf_map_get_fd_by_idtarget_name_lenBPF_LINK_UPDATEbpf_test_run_optsbpf_map_get_next_idbpf_map_update_batchBPF_PROG_GET_NEXT_IDbpf_prog_querymemlock_bytesbpf_prog_test_run_optsbpf_prog_get_fd_by_idBPF_ITER_CREATEreplace_fdBPF_PROG_GET_FD_BY_IDBPF_MAP_GET_NEXT_KEYmissedtarget_obj_idsys_bpf_fdbpf_link_get_fd_by_idbpf_map_batch_optsnrecordreplace_prog_fdbpf_prog_attach_optsBPF_PROG_ATTACHBPF_MAP_LOOKUP_BATCHtp_name_lenbpf_iter_createbpf_get_fd_by_id_optslibbpf_set_memlock_rlimbpf_link_infobpf_link_get_info_by_fdactual_rec_sizeBPF_BTF_GET_FD_BY_IDbpf_map_lookup_elembpf_map_lookup_and_delete_batchBPF_MAP_LOOKUP_AND_DELETE_ELEMbpf_obj_get_next_idBPF_RAW_TRACEPOINT_OPENexpected_rec_size__offorecordbpf_link_get_next_idbpf_map_delete_batchbpf_btf_get_fd_by_id_optsbpf_map_batch_commonBPF_MAP_GET_NEXT_IDBPF_OBJ_PINbpf_prog_query_optspath_sizeBPF_STATS_RUN_TIMEBPF_PROG_RUNbpf_prog_attachbpf_map_get_fd_by_id_optsBPF_OBJ_GETBPF_MAP_DELETE_ELEMbpf_btf_loadBPF_MAP_GET_FD_BY_IDnlmsgerrnlmsg_flagsnla_attr_minlenLIBBPF_NLA_FLAGLIBBPF_NLA_U64maxtypenlmsg_pidlibbpf_nla_parse_nestedNLMSGERR_ATTR_OFFSLIBBPF_NLA_U32LIBBPF_NLA_NESTED__LIBBPF_NLA_TYPE_MAXLIBBPF_NLA_UNSPEChlenNLMSGERR_ATTR_COOKIEnla_nextLIBBPF_NLA_STRINGnlattrnla_type__NLMSGERR_ATTR_MAXnlmsg_typenla_oklibbpf_nla_policynlmsg_seqnlmsg_lenlibbpf_nla_dataalenextack_policyvalidate_nlaLIBBPF_NLA_U16libbpf_nla_lenNLMSGERR_ATTR_UNUSEDlibbpf_nla_dump_errormsgtotlennlmsgerr_attrsLIBBPF_NLA_U8NLMSGERR_ATTR_MSGLIBBPF_NLA_MSECSlibbpf_nla_parsenum_recordsbtf_dedup_ref_typesbtf_equal_commonbtf__add_dataseccanon_id__bswap_16resolved_type_idtype_lenbtf_type_is_voidbtf_headerbtf_dedup_is_equivbtf__add_enumresolve_fwd_idinfo1add_szbtf__add_volatilefile_name_off__bswap_32btf_last_typebtf__add_fieldbtf_is_modifiableval_lo32btf__add_fwdcand_mbtf__find_strreal_kindfrom_idbtf__add_datasec_var_info__fread_aliasbtf_enumend_typebtf_invalidate_raw_datastart_str_offbtf_dedup_table_addbtf_dedupbtf_hash_arraytemp_ptrcanon_type_idbtf_ext_setup_func_infobtf_dedup_identical_structsstrset__data_sizebtf_ext_visit_str_offsbtf__parse_rawis_bitfieldcand_typeline_col__domainnamebtf__parse_splitstrs_setbtf_validate_idbtf_type_visit_str_offsbtf_equal_fnprotobtf__add_btfbtf_equal_arraybtf__add_unionbtf_equal_enum_membersswapped_endianinfo2determine_ptr_sizebtf__load_from_kernel_by_id_splitadd_cntstrset__freebtf_dedup_collision_hash_fnlibbpf_add_membtf_dedup_identity_hash_fnstrsetbtf_add_type_membtf_type_sizebtf_add_compositebtf_compat_fnprotostrs_dedup_remap_str_offbtf_new_emptybtf__add_floatbtf_bswap_type_basededup_tablebpf_line_info_minbtf_hash_fnprotostrset__databtf_dedup_freevisitbtf_is_compositebtf_add_enum_commonmax_alignbtf_dedup_struct_typesraw_data_swappedcand_kindbtf_parse_type_secbtf_add_type_idx_entrybtf_ext_sec_setup_paramis_host_big_endianhypot_listbtf_ext_visit_type_idsbtf_hash_structbtf_equal_enumbtf__add_enum64_valueinfo_leftbtf_dedup_prepbtf__add_enum64btf_type_visit_type_idsbtf_validate_strbtf_dedup_hypot_map_addlong_aliasesbtf_compat_arraybyte_sz__bsxbtf__parse_raw_splitbtf_dedup_remap_type_idis_type_mappeduintptr_tnext_typeforce_collisionsbtf__add_restrictbtf_dedup_newbtf_parse_elfhash_bitsbtf_fwd_kindbtf_dedup_prim_typebtf_dedup_equal_fnext_secneed_cnttype_id_visit_fnvalue_offtype_offs_capbtf_parse_str_secbtf__new_empty_splitbtf_rewrite_type_idscand_idbtf_dedup_prim_typesbtf__load_into_kernelstrset__find_strbtf_shallow_equal_structbtf_bswap_hdrcand_pcand_tnew_offsbtf__add_enum_valuedepthbtf_pipebtf_robtf_equal_int_tagbtf_ptr_szbtf_voidindex_type_idbtf_dedup_ref_typebtf_is_enum_fwdtype_offsref_type_idcanon_arrswap_endianproto_type_idbtf__new_emptyhypot_cntfseeknr_elemsftellbtf__dedupbtf_parse_rawbtf_dedup_stringsbtf_dedup_compact_typescur_cntline_offt_kindbtf_dedup_fill_unique_names_mapexit_freebtf_type_is_void_or_nullcanon_kindbtf_dedup_resolve_fwdsmin_rec_sizebtf_validate_typebtf_compat_enumcap_cntstr_off_maptypes_data_capbtf_ext_setup_line_infobtf__add_strbtf_parseelem_type_idbtf_parse_hdrbtf__add_constsinfobtf__base_btfbtf_sanity_checkbtf__parse_elfcanon_typetype_offbtf_get_raw_databtf__load_module_btfwhatgelf_getehdrBTF_FWD_UNIONbtf__add_typedefbtf__add_typebtf__set_endiannessbtf_equal_enum64_memberslocationsbtf_add_ref_kindbtf_dedup_resolve_fwdbtf_dedup_struct_typebit_sizeBTF_LITTLE_ENDIANbtf_hash_commonstrs_dedupedbtf_dedup_identical_arraysbase_sizebtf__add_type_tagBTF_FWD_ENUMvalidate_type_idbtf_commit_typehash_combinecanon_mgelf_getshdrmodule_namebtf_dedup_clear_hypot_mapbtf__parse_elf_splitGElf_Ehdrbtf_is_fwdvar_type_idBTF_BIG_ENDIANc_kind__fread_chkBTF_FWD_STRUCTsec_hdrlenlast_sizebtf_for_each_str_offbtf_newnew_idold_strs_lenbtf_ext__get_raw_datacanon_pGElf_Shdrbtf_ext_setup_infobtf_dedup_remap_typesstr_off_visit_fn__fread_chk_warnsrc_btfstrset__newhash_entrybtf_add_type_offs_memnext_type_idbtf_ensure_modifiablestr_off_ptrcand_arrbtf__endiannessval_hi32btf_hash_int_decl_tagnew_listresolve_type_idmax_cnthypot_capbtf_dedup_merge_hypot_mapbtf_endiannessbtf_is_unionbtf_hash_enumctx_idfreadhypot_adjust_canonhypot_type_idbtf_strs_databtf_ext_parse_hdrsrc_typemapped_offbtf_dedup_optsbtf_ext_setup_core_relosbtf_bswap_type_restbtf__pointer_sizetotal_record_sizebtf_rewrite_strstrset__add_strtypes_databtf_type_inc_vlenmeta_leftlibbpf_strerror__builtin_snprintflibbpf_strerror_tableTCA_INGRESS_BLOCKRTM_GETTUNNELsa_familyTCA_BPF_UNSPECRTM_SETLINKmsg_nameMSG_RSTbpf_tc_hookRTM_NEWADDRLABELnlattr_addMSG_WAITFORONEIFLA_XDP_FDRTM_GETNEIGHTBLparse_xdp_featuresIFLA_IFNAMERTM_DELCHAINxdp_features_mdunicastnl_pidRTM_NEWNETCONFRTM_NEWPREFIXIFLA_DPLL_PINMSG_PEEKSOCK_RAW__TCA_BPF_MAXCTRL_ATTR_POLICYMSG_TRUNCIFLA_PHYS_SWITCH_IDxdp_tbMSG_CTRUNCNETDEV_CMD_NAPI_GETparse_attrRTM_NEWNEIGHTCA_BPF_POLICE__uint8_tMSG_FASTOPENRTM_DELACTIONmultipartMSG_WAITALLTCA_EGRESS_BLOCKIFLA_AF_SPECIFLA_PERM_ADDRESSCTRL_ATTR_OP_POLICYSOCK_DCCP__TCA_MAXSOCK_RDMNETDEV_CMD_PAGE_POOL_CHANGE_NTFifinfoRTM_NEWNSIDRTM_GETNEIGHIFLA_GSO_IPV4_MAX_SIZEIFLA_IFALIAS__bpf_tc_detachIFLA_PRIORITY__builtin_mallocRTM_DELLINKCTRL_CMD_GETOPSlibbpf_netlink_recvNETDEV_A_DEV_PADRTM_NEWNEIGHTBLIFLA_TARGET_NETNSIDbpf_xdp_attach_optsIFLA_LINKINFOnl_padRTM_NEWACTIONRTM_DELMDBTCA_FCNTRTM_NEWMDBSOCK_SEQPACKETIFLA_CARRIER_DOWN_COUNTCTRL_ATTR_MAXATTRMSG_BATCHIFLA_OPERSTATEnl_familyNETDEV_A_DEV_XSK_FEATURESTCA_BPF_NAMECTRL_CMD_DELMCAST_GRPRTM_DELTCLASSRTM_NEWTFILTERparse_msgRTM_SETDCBIFLA_XDP_DRV_PROG_IDXDP_ATTACHED_NONEMSG_CMSG_CLOEXECMSG_EORnbufMSG_FINSOCK_STREAMIFLA_NUM_VFMSG_OOBRTM_GETNSIDIFLA_MTU__RTM_MAXbpf_tc_attachIFLA_ALT_IFNAMEIFLA_MAX_MTUbpf_tc_attach_pointIFLA_ALLMULTINETDEV_CMD_PAGE_POOL_ADD_NTFtc_add_fd_and_nameRTM_DELADDRmsg_namelenmsg_controlIFLA_PROTO_DOWNRTM_GETTCLASSqdisc_config_tifi_familyRTM_DELQDISC__socklen_tparse_genl_family_id__socket_type__CTRL_CMD_MAXbpf_tc_flagsNETDEV_CMD_DEV_CHANGE_NTFIFLA_PROTO_DOWN_REASONRTM_NEWTCLASSbpf_tc_queryRTM_NEWNDUSEROPTTCA_STATSNETDEV_CMD_PAGE_POOL_STATS_GETNL_NEXTTCA_DUMP_FLAGSbpf_xdp_query_optsIFLA_VF_PORTSIFLA_LINKMODERTM_DELNEIGHbpf_xdp_detachCTRL_CMD_UNSPECTCA_BPF_CLASSIDgetsocknameTCA_XSTATSaddrlenIFLA_WIRELESStc_qdisc_deleteRTM_NEWROUTECTRL_ATTR_FAMILY_NAMERTM_GETNETCONFTCA_CHAINIFLA_XDP_PROG_IDdrv_prog_idget_xdp_infoIFLA_MIN_MTUIFLA_DEVLINK_PORTRTM_NEWADDRIFLA_XDP_SKB_PROG_IDMSG_SYNRTM_DELVLANRTM_GETLINKmhdrRTM_GETMDBCTRL_ATTR_VERSION__dump_link_nlmsgNETDEV_A_DEV_XDP_ZC_MAX_SEGSRTM_DELNEXTHOPBUCKETCTRL_ATTR_FAMILY_IDNETDEV_A_DEV_XDP_FEATURESCTRL_CMD_DELFAMILYRTM_DELNEXTHOPRTM_GETROUTEIFLA_CARRIER_UP_COUNTiov_lensockaddr_nlxdp_id_mdNETDEV_CMD_DEV_DEL_NTFCTRL_ATTR_OPSlibbpf_netlink_send_recvNL_CONTTCA_STATS2IFLA_TSO_MAX_SEGSTCA_BPF_TAGtcm__pad1tcm__pad2sendRTM_GETACTIONnetlink_recvmsglibbpf_dump_nlmsg_tprotocol__NETDEV_CMD_MAXIFLA_GROUPMSG_ZEROCOPY__bpf_set_link_xdp_fd_replaceRTM_GETANYCASTIFLA_GSO_MAX_SEGSiovecIFLA_NUM_RX_QUEUESCTRL_CMD_NEWFAMILYIFLA_CARRIERRTM_GETADDRRTM_BASEreq_tailXDP_ATTACHED_HWRTM_NEWVLANIFLA_VFINFO_LISTTCA_BPF_FDRTM_NEWQDISCbpf_cb_ctxIFLA_CARRIER_CHANGES__ifi_padlibbpf_nla_getattr_u16IFLA_NEW_IFINDEXRTM_GETNEXTHOPBUCKET__IFLA_XDP_MAXbpf_xdp_query_idalloc_iovIFLA_WEIGHTIFLA_PADIFLA_PROMISCUITYIFLA_PHYS_PORT_NAMEhw_prog_id__IFLA_MAXRTM_DELRULExdp_idlibbpf_nla_getattr_u8RTM_GETDCBxdp_flagsIFLA_XDP_UNSPECRTM_DELNSIDRTM_GETQDISCIFLA_EVENTSOCK_NONBLOCKNETDEV_A_DEV_XDP_RX_METADATA_FEATURESTCA_BPF_FLAGS_GENTCA_OPTIONSBPF_TC_CUSTOMIFLA_QDISCRTM_GETTFILTER__NETDEV_A_DEV_MAXCTRL_ATTR_OPCTRL_CMD_NEWMCAST_GRPBPF_TC_EGRESSlibbpf_nla_getattr_u32IFLA_PORT_SELFNETDEV_CMD_DEV_GETIFLA_NEW_NETNSIDXDP_ATTACHED_MULTIMSG_DONTWAITNETDEV_CMD_DEV_ADD_NTFRTM_DELTUNNELRTM_GETRULEIFLA_PARENT_DEV_NAMERTM_NEWCACHEREPORTCTRL_ATTR_UNSPECTCA_BPF_IDRTM_DELROUTEnl_groupsRTM_NEWNEXTHOPRTM_GETVLANbpf_tc_hook_createIFLA_MAPIFLA_COSTRTM_DELADDRLABELtc_qdisc_modifyMSG_PROXYIFLA_PARENT_DEV_BUS_NAMECTRL_CMD_NEWOPSIFLA_XDP_FLAGSBPF_TC_INGRESSSOCK_DGRAMlibbpf_netlink_resolve_genl_family_idIFLA_PROP_LISTRTM_NEWRULExdp_zc_max_segsMSG_CONFIRMTCA_EXT_WARN_MSGlibbpf_nla_reqMSG_NOSIGNALIFLA_MASTERIFLA_XDP_ATTACHEDbpf_xdp_queryifi_typexdp_link_infoXDP_ATTACHED_SKB__get_tc_infoIFLA_PHYS_PORT_IDRTM_NEWTUNNELlibbpf_nla_getattr_u64BPF_TC_F_REPLACEtcmsgsa_dataTCA_BPF_ACTRTM_DELTFILTERRTM_NEWSTATSTCA_DUMP_INVISIBLEbpf_tc_hook_destroysockaddrIFLA_STATS64IFLA_PROTINFORTM_SETSTATSIFLA_GRO_IPV4_MAX_SIZEIFLA_BROADCASTIFLA_ADDRESSTCA_HW_OFFLOADRTM_SETNEIGHTBL__dump_nlmsg_tnlattr_end_nestedIFLA_UNSPECgenlmsghdrTCA_STABTCA_BPF_FLAGSCTRL_CMD_GETMCAST_GRPRTM_DELLINKPROPbpf_flagsTCA_RATEIFLA_TXQLENRTM_GETSTATSRTM_NEWNEXTHOPBUCKETifi_flagsRTM_NEWCHAINmsg_controllenmsg_iovlenlibbpf_netlink_closeSOCK_CLOEXECIFLA_STATSRTM_GETLINKPROPTCA_BPF_OPS_LENSOCK_PACKETNETDEV_CMD_PAGE_POOL_DEL_NTFmsg_iovNETDEV_CMD_PAGE_POOL_GETIFLA_LINKCTRL_ATTR_HDRSIZECTRL_CMD_GETFAMILYtcm_ifindexTCA_PADtc_get_tcm_parentIFLA_LINK_NETNSIDifi_changeIFLA_XDP_EXPECTED_FDRTM_GETCHAINMSG_ERRQUEUERTM_DELNETCONFclsact_configNETDEV_CMD_QUEUE_GETNETDEV_A_DEV_IFINDEXbpf_xdp_attachsocketskb_prog_idifi_indexIFLA_IF_NETNSIDtcm_infonlattr_begin_nestedCTRL_ATTR_MCAST_GROUPStcm_familyRTM_GETADDRLABELIFLA_TSO_MAX_SIZEIFLA_NET_NS_FDMSG_DONTROUTEXDP_ATTACHED_DRVbpf_tc_opts__kernel_sa_family_ttc_qdisc_create_exclIFLA_NET_NS_PIDtcm_handleiov_baseIFLA_GSO_MAX_SIZETCA_KINDRTM_NEWLINKprocessedlibbpf_netlink_openIFLA_XDP_HW_PROG_IDattach_point_to_configIFLA_GRO_MAX_SIZEIFLA_NUM_TX_QUEUESskip_feature_flagsIFLA_XDPifinfomsgRTM_NEWLINKPROPTCA_BPF_OPSCTRL_CMD_DELOPSNL_DONEMSG_MOREIFLA_EXT_MASKCTRL_CMD_GETPOLICY__CTRL_ATTR_MAXRTM_GETNEXTHOPRTM_GETMULTICASTTCA_UNSPECnr_jited_funcnr_skiplast_jited_linfonr_linfobpf_prog_linfo__freeerr_freebpf_prog_linfo__lfind_addr_funcraw_linfobpf_prog_linfojited_linfo_func_idxbpf_prog_linfo__newraw_jited_linfojited_rec_sizebpf_prog_linfo__lfindksym_lenprev_ibpf_line_infoksym_funcdissect_jited_funcnr_jited_linfo_per_funcget_debian_kernel_versionlibbpf_probe_bpf_prog_typeprobe_map_createtypes_lenlibbpf_probe_bpf_map_typeubuntu_kver_fileraw_typesprobe_prog_load__isoc99_sscanfexp_msglog_buf_szhelper_idminorbtf_lenexp_errfd_innerget_ubuntu_kernel_versionlibbpf_probe_bpf_helperload_local_storage_btfmajorhashmap_del_entrynew_bucketshashmap__capacityhashmap__sizenew_capprev_ptrhashmap__clearhashmap_deleteold_valuehashmap__inithashmap_growhashmap_add_entryhashmap_needs_to_growold_keynew_cap_bitshashmap_find_entryindent_levelbtf_dump_drop_modsnew_cont_idbytecmpright_shift_bitsbtf_dump_bitfield_check_zeroemit_queue_capnew_stackpad_typeEMITTINGprev_bitfieldbtf_dump_datasec_databtf_dump_int_datanew_offnew_queuetype_statesmoffsetnext_alignfmt_strident_namesbtf_dump_is_blacklistedis_array_memberbtf_dump_order_typebtf_dump_data_newlinebtf_dump__newbtf_dump_emit_type_chainbtf_dump_optsbtf_dump_emit_type_castbtf_dump_printfis_array_terminatedbtf_dump_ident_namestr_equal_fnbtf_dump__dump_typebtf_dump_push_decl_stack_idbtf_dump_emit_namebtf_dump_free_namesbtf_dump_emit_fwd_defis_strongORDERINGlast_was_ptr__builtin_memcmpbtf_dump_bitfield_dataPREFIXESorig_nameelem_typebtf_dump_emit_type_declbtf_dump_type_data_check_overflowtyped_dumpstack_startis_array_charbtf_dump_resizebtf_dump_emit_enum_fwdbtf_dump_emit_typedef_defbtf_dump_emit_missing_aliasesbtf_dump_data_pfxbtf_dump_emit_enum_defcached_names_cappadsneeds_word_modebtf_dump_emit_enum32_valbtf_dump_emit_typebtf_dump_type_data_optscheck_numdecl_stack_capbtf_dump_array_dataemit_queue_cntenum_valbtf_dump_var_datanext_tmultidimdup_cntpad_bitsseparatedata_endbtf_dump_emit_enum64_valfield_nameemit_zeroeselem_sizeprint_numbtf_dump_printf_fn_tnext_offbtf_dump__dump_type_databtf_dump_emit_type_decl_optsdecl_stackbtf_dump_resolve_namebtf_name_offnamedecl_stack_cntnr_bytesbtf_dump__emit_type_declold_namebtf_dump_emit_modsbtf_dump_base_type_check_zeroin_bitfieldleft_shift_bitsbits_offsetprintf_fnbtf_dump_struct_databtf_dump_get_enum_valueindent_strbtf_dump_add_emit_queue_idcompactNOT_ORDEREDbtf_dump_data_delimbtf_dump_mark_referencedtop_levelbtf_dump_float_datathrough_ptrbtf_enum64_valuebtf_is_struct_packedbtf_dump_type_aux_statestr_hash_fnlast_idbtf_dump_get_bitfield_valuem_aligncached_nameNOT_EMITTEDemit_queuebtf_dump__freebtf_dump_type_namebtf_dump_type_emit_statename_mapbtf_dumpid_stacknr_copy_bitsbtf_dump_ptr_databtf_dump_unsupported_dataskip_modbtf_dump_dump_type_databtf_dump_datadeclstype_states_capptr_is_alignedskip_namescur_offbtf_dump_emit_struct_fwdischarmissing_base_typesbtf_dump_emit_struct_defskip_anon_defsbtf_dump_type_data_check_zerotop_level_defcached_namesstr_hashalignmenttstatebtf_dump_name_dupsPREFIX_CNTstrip_modsfwd_emittedname_resolvedbtf_dump_enum_dataindent_lvlbtf_dump_type_order_statebtf_dump_emit_bit_paddingring_idns_per_msring_buffer__addns_per_sringbuf_free_ringring__sizeprod_posring__avail_data_sizems_remainingring__consumehdr_offsetBPF_RINGBUF_BUSY_BITgot_new_datauser_ringbuf_commituser_ring_bufferring_buffer__ringring__producer_posring__map_fdBPF_RINGBUF_HDR_SZroundup_lenuser_ring_buffer__freering_cntuser_ring_buffer__reserve_blockingring_buffer_sample_fnms_elapseduser_ringbuf_mapBPF_RINGBUF_DISCARD_BITring__consumer_poslen_ptrclock_gettime__clockid_tstart_nsring_buffer__pollcurrcons_posringbuf_process_ringtotal_sizeuser_ring_buffer_optsend_nsuser_ring_buffer__submitringbuf_hdrring_buffer__consumens_elapsed_timespecuser_ring_buffer__newmax_sizeuser_ring_buffer__reserverb_epollring_buffer__epoll_fduser_ring_buffer__discardavail_sizeuser_ringbuf_unmap_ringstr1strs_data_capkey2strs_data_lenstrset_hash_fnstr2key1strs_hashold_offmax_data_szstrs_data_max_lenstrset_equal_fnstrset_add_str_meminit_data_szinit_datafinalize_btfbpf_linker__finalizeunderlying_btf_idextra_deffinalize_btf_extglob_symslinker_append_elf_relosextra_btfrecsis_ignored_secbtf_type_mapsec_content_is_samevar_linkageglob_tlinker_append_btf_extinit_symbtf_is_non_staticdst_sym_idxis_data_secraw_szelf_updatesec_var_cntlinker_sanity_check_elf_reloscore_relos_szdst_idlinker_sanity_check_btf_extfuncs_szsym_update_typeextend_sechas_btfrecursrc_recsrc_reldst_varbpf_linkerline_rec_szsecs_matchbtf2strtab_strsemit_elf_data_secshstrs_sec_idxdst_symlink_seclinker_sanity_check_elf_symtabskippedlinker_fixup_btfcore_relo_rec_szlinker_append_elf_symstrs_szextra_inner_defglob_syms_matchbpf_linker_file_optsglob_sym_btf_matchesexactsrc_sym_idxfunc_rec_szlines_szbtf1linker_sanity_check_btfdst_pdst_tsrc_pbpf_linker__newsrc_tsrc_symtabbpf_linker__add_filesrc_inner_deffind_sym_by_namecomplete_extern_btf_infobtf_ext_sec_datais_static1is_static2strtab_sec_idxadd_dst_secsec_sym_idxout_btf_sec_idcheck_btf_type_iddst_defsrc_varlinker_append_sec_dataelf_newscnsym_update_visibilityinit_output_elfsym_mapsym_visbpf_linker_optsdst_btfelf_newdatadst_offglob_sym_cntsrc_idelf64_newehdrsrc_symsym_bindsrc_linked_secdst_final_szglob_map_defs_matchsec_type_idlinker_append_elf_symsadd_symadd_btf_ext_recsec_varsadd_glob_symfind_src_sec_by_namelinker_sanity_check_elfcheck_btf_str_offmain_defsec_infoinit_seclinker_append_btffind_glob_sym_btfephemeralis_relo_secmismatchhost_endiannessdst_align_szadd_new_symdst_linked_secis_dwarf_sec_nameadd_src_secbpf_linker__freeout_btf_idsrc_alignsrc_defget_sym_by_idxsrc_objtotal_szsymtab_sec_idxfind_glob_symdst_recdst_reldst_alignfind_dst_sec_by_nameemit_btf_ext_datastr_sec_idxdst_inner_defsym_update_bindlinker_load_obj_filemain_inner_defelf_hdrprog_idxemit_relo_kfunc_btfdebug_regsouter_map_idxinsns_offbtf_raw_sizeemit_bpf_find_by_name_kindrealloc_data_bufemit2reg1reg2map_update_attrinsn_bytes_to_bpf_sizeres_offadd_kfunc_btf_fdemit_sys_close_stackemitadd_map_fdemit_relostack_off__builtin___strcat_chkattr_sizeprog_load_attremit_sys_close_blobsize8slotmove_ctx2blobemit_relo_ksym_btfcheck_non_zerostack_szmap_freeze_attr__emit_sys_closeinner_map_idxblob_offcleanup_core_reloadd_datamap_attrctx_offemit_find_attach_targetsrc_reg_maskkdescdebug_retget_ksym_descmove_blob2ctxemit_debuglicense_offinsn1insn2emit_rel_storeis_simm16emit_sys_bpfnr_progs_szmove_blob2blobclear_src_regemit_bpf_kallsyms_lookup_nameemit_ksym_relo_logmove_stack2blobblob_fd_array_offemit_relo_ksym_typelessBPF_SKEL_KERNELmove_stack2ctxemit_relosmap_create_attrclose_inner_map_fdcleanup_relosrealloc_insn_bufbtf_raw_dataemit_check_errbtf_load_attrcore_relo_kind_strlocal_lenorig_ttarg_sgntarg_name_offinsn_bpf_sznext_targ_idbtf_int_offsetcore_relo_is_type_basedfoundbpf_core_calc_relotarg_lenbyte_offbpf_core_fields_are_compatbpf_core_composites_matchtarg_vlencore_relo_is_field_basedbpf_core_spec_matchnew_tcore_relo_is_enumval_basedspec_strlocal_speclocal_arraybehind_ptrlocal_acctarg_arrayis_flex_arrlocal_name_offlocal_n_offfield_szlocal_flocal_klocal_mlocal_nlocal_paccess_idxlocal_vlenlocal_membertarg_accmatchedinsn_bpf_size_to_bytesbpf_core_enums_matchbpf_core_calc_field_relotarg_n_offbpf_core_calc_enumval_relofield_type_idparsed_lenbpf_core_poison_insnbpf_core_match_memberbit_offtarg_spectarg_ftarg_ktarg_mtarg_ntarg_ptarg_tlocal_sgncand_specbpf_core_names_matchflexcand_resbpf_core_calc_type_reloinsn_bytes_szp_vaddrspecs_equal_fnfind_vma_segrealpathvirtaddrelf_closeip_to_spec_id_maphas_sema_refcntip_map_fdallocate_spec_id__realpath_aliasparse_vma_segsElf64_Nhdris_execparse_usdt_specspecs_hashelf_fdBPF_ANYcalc_pt_regs_offis_newarg_signedusdt_abs_ipparse_usdt_argn_nameszparse_elf_segsBPF_F_LOCKlib_pathBPF_NOEXISTnext_free_spec_idelf_openElf64_Phdrp_fileszbase_shdrvma_seg_cntarg_szGElf_Nhdrseg_endusdt_targetusdt_arg_typesema_addrtmp_pidnotes_shdrreg_offmemchrusdt_rel_ipspecs_mapnew_free_idsbpf_link_usdt_detachspecs_hash_fnp_alignhas_bpf_cookiefree_spec_idsUSDT_ARG_REG_DEREFUSDT_ARG_REGseg_offGElf_Phdruprobesusdt_arg_specusdt_linkgelf_getnoteval_off__resolvedelf_getphdrnumopts_multireg_namep_memszbase_scnnotes_scnspec_map_fdseg_startbpf_link_usdt_deallocout_target_cntcmp_elf_segshas_uprobe_multip_paddrcollect_usdt_targetsloc_addruprobe_linkfree_spec_cntref_ctr_sysfs_pathreg_mapBPF_EXISTarg_strdesc_offparse_usdt_notearg_bitshift__realpath_chkfind_elf_seggelf_getphdrusdt_sema_offn_descszarg_numbpf_link_usdtsanity_check_usdt_elfout_targetsbase_addrnew_idsnhdrfind_elf_sec_by_nameuprobe_cntUSDT_ARG_CONSTextra_field_lengththis_diskcd_offsetlocal_file_header_at_offsetcdfh_namelast_modified_datecdfhexternal_attributesmin_versionlseekcd_sizecd_file_headerfile_name_lengthcd_records_totallseek64try_parse_end_of_cdlocal_file_headerlast_modified_timecd_diskcheck_accessget_entry_at_offsetcdfh_name_lengtheocdcd_recordsinternal_attributesfile_comment_lengthend_of_cd_recordcdfh_flagsuncompressed_sizefind_cdvd_versiongelf_getsymcur_bindsymbol_matchelf_get_vernamesym_asym_belf_find_next_scn_by_typevd_auxvd_nextver_namevd_ndxvda_nextverdefsGElf_VersymElf64_VerdefversymspoffsetsElf64_VerdauxGElf_Symsymbol_cmpis_shared_liblib_vergelf_getverdefElf64_Versymvd_cntgelf_getverdauxat_symbolvd_flagself_sym_offsetelf_sym_iter_newgelf_getversymnext_sym_idxelf_sym_iterpcntvd_hashGElf_Verdauxcnt_donevda_namesh_typessym_scnhiddenverdef_strtabidxelf_sym_iter_nextlast_bindGElf_Verdef/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/perftests/workloads/leafloop.ctests/workloadstests/workloads/../usr/includetests.hstdlib.htests/workloads/sqrtloop.c/usr/include/x86_64-linux-gnu/bits/usr/include/x86_64-linux-gnu/bits/types/usr/include/x86_64-linux-gnu/syssig_atomic_t.hsignal.hwait.hmathcalls.hunistd.htests/workloads/brstack.ctests/workloads/datasym.cfd/array.c/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/lib/api/usr/lib/gcc/x86_64-linux-gnu/13/include/usr/include/x86_64-linux-gnu/gnu/usr/include/linux/usr/include/x86_64-linux-gnu/asm/usr/include/asm-genericstddef.hstruct_FILE.hstdio.hstring.hstdc-predef.hlibc-header-start.hfeatures.hfeatures-time64.hwordsize.htimesize.hcdefs.hlong-double.hstubs.hstubs-64.hstdarg.htypesizes.h__fpos_t.h__mbstate_t.h__fpos64_t.h__FILE.hcookie_io_functions_t.hstdio_lim.hfloatn.hfloatn-common.herrno.herrno-base.hfcntl.hfcntl-linux.hstruct_timespec.hendian.hendianness.htime_t.hstruct_stat.hwaitflags.hwaitstatus.hclock_t.hclockid_t.htimer_t.hstdint-intn.hbyteswap.huintn-identity.hselect.h__sigset_t.hstruct_timeval.hpthreadtypes.hthread-shared-types.hpthreadtypes-arch.hatomic_wide_counter.hstruct_mutex.hstruct_rwlock.halloca.hstdlib-float.hposix_opt.henvironments.hconfname.hgetopt_posix.hgetopt_core.hunistd_ext.h__locale_t.hstrings.hfs/fs.cfsfs/../build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/include/linux/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/include/asm-generic/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/include/uapi/asm-genericstatfs.hpthread.hmount.hassert.hctype.hsyslimits.hposix1_lim.hlocal_lim.hpthread_stack_min-dynamic.hpthread_stack_min.hposix2_lim.hstdbool.hvfs.hsched.hstruct_sched_param.hcpu-set.htime.hstruct_tm.hstruct_itimerspec.hsetjmp.hstruct___jmp_buf_tag.hstdint.hwchar.hstdint-uintn.hstdint-least.hioctl.hioctls.hioctl-types.httydefaults.hint-ll64.hbitsperlong.hposix_types.hposix_types_64.hdebug-internal.hdebug.hfs/tracing_path.cdirent.herror_t.hclose_range.htracing_path.hdirent_ext.hfs/cgroup.cstringify.hcpu.ccpu.hdebug.c<built-in>../str_error_r.c/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/lib/perf/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/lib/perf/include/perf/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/lib/perf/include/internalcpumap.c/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/include/asm/../../arch/x86/include/asmatomic.hcompiler.hrefcount.hcpumap.hthreadmap.cthreadmap.hevsel.c/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/include/uapi/linuxxyarray.hevsel.hperf_event.hmmap.hzalloc.hevlist.c/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/lib/api/fdevlist.hhash.hmmap.cring_buffer.hmath64.hmman.h../../lib/zalloc.c../../libxyarray.clib.c/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/lib/subcmdexec-cmd.csubcmd-util.hstdio2.hstring_fortified.hsubcmd-config.hunistd-decl.hstdio2-decl.hcompiler_types.hcompiler-gcc.hstrings_fortified.hselect2.hselect-decl.hstatx-generic.hstruct_statx_timestamp.hstruct_statx.hstdlib-bsearch.hexec-cmd.hhelp.chelp.htermios.htermios-struct.htermios-c_cc.htermios-c_iflag.htermios-c_oflag.htermios-baud.htermios-c_cflag.htermios-c_lflag.htermios-tcflow.htermios-misc.hpager.crun-command.hsigchain.hsignum-generic.hsignum-arch.hsiginfo_t.h__sigval_t.hsiginfo-arch.hsiginfo-consts.hsiginfo-consts-arch.hsigevent_t.hsigevent-consts.hsigaction.hsigcontext.hstack_t.hucontext.hsigstksz.hss_flags.hstruct_sigstack.hsigthread.hsignal_ext.hpager.hparse-options.cparse-options.hkernel.hbuild_bug.hmath.hpanic.hrun-command.cfcntl2.hstruct_iovec.hfalloc.hidtype_t.hsigchain.csubcmd-config.c/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/lib/symbolkallsyms.ckallsyms.hlibbpf.c/build/linux-fBJ2ej/linux-6.8.0/debian/build/tools-perarch/tools/lib/bpflibbpf_internal.hbtf.herr.hepoll.hutsname.hresource.hlibelf.hzlib.hlibbpf_legacy.hlibbpf.hrelo_core.hhashmap.hbpf_gen_internal.hzip.hlibgen.hmman-shared.hgelf.hstr_error.hnlattr.cnlattr.hbtf.cstrset.hlibbpf_errno.cstr_error.cnetlink.csockaddr.hsocket.hpkt_cls.hif_link.hrtnetlink.hnetdev.hsocket_type.hgenetlink.hbpf_prog_linfo.clibbpf_probes.chashmap.cbtf_dump.cringbuf.cstrset.clinker.cgen_loader.cskel_internal.hrelo_core.cusdt.czip.celf.ca��U��Z���U���Z���U���1���P��p���P��p���P��
�R(���p��U�
�
U�
�V���U���U���U���P��\�
�
U�
�V���U���U���U��
�
0��
�
P�
�
p��
�
q���0���q���Q��q���0���P��P��P��
V�
�
V��P��S��V��\��
S�
�
S��
�?&���\�
�
\�
�
V�
�
U�
�
T�
�
�U��	�	U�	�	V�	�	P�	�	�U��	�
V�
�
�U��	�	vp"��	�	P�	�	S�	�
S�
�
p���U��Y���U���	U�	�	�U���0��	�	0���
2"&����`���U���`���U��U��p���U���T���T���Q��p���Q���R���R���U���U�6U6:X:��U�T:Y:��T�0:Y:;�T�06U6:X:;�U�0;
�03��w�3;S;b
^�%�B]p]aU��U��V���U���U��V���U���V��T��S���T���T��S���T���S��
���
���
���T��S��S��S����_���\��\��\��\��0���
���
�����_���\��\��P��]��]	��
�	����_���\��
���]��\���i��\��S��\��\��X����_���V��S��
�?&���V���T���V���U���
�%���V���U���S��U��
�?&���V��S��U��V��]��
�?&���U��V��V���T���P��P���U���U���T��S���T���0���]��P��]��U��]���U���]���U���]��T��\���T���\���T���\��Q��V���Q���V���Q���Q��0���Q��P��0���Q��P��0���0���S��S��S��0���P��R��_������
{"&���
&�%���P��^��~���-���-���:���:���
�R(���
�R(���P��p���|���|~���|���-���-���:���:���U��]���U���]��T��^��T���T���^��Q��\��U���Q���\��P��S��S��P��V��P��V��P������P������P��S��P��_��T��_��P��_��P��_��P��S��P��S��	U�	���~��	T�	�
S�
��T���S���T���	Q�	�V��V���Q���V�	�	P�	�\��P��\�
�
P�
�sm���P�	�0���0��	�	
u"&��	�	��~��	�	^��Q�
�~�
�
U�
�
V�
�
S�
�
S�
�
^�
�
]�
�

�?&��
�
^����!��S��P��4� .U.�^��P��V��^���U���^ STS����1�H�1���_��^��_��1���_��P��Q��SOSPS��������
��1������
��1���0����������#���0���]��}���]��Q��
��%�O������Q����������TgPy�P\gP~�P��
0%���:���U��V���U���V��T��_���T���_��0�����#�������S��P��0���|���\��T��0���^��~���^��^��P��PU�U�
T
�T�uUux�
t
Ttx���U��
\�
�
�U���0���
V�
�
S��U��S���U���S���U���S��T��^���T���^���T���^��Q��]���Q���]���Q���]��P��V��V��r3$p"��V��]��^��p���v���U��v���t3$���T��U��P��P��U���U���U��X���U���T��Y���T���Y���T���U��X���U���
�����w���S��
^�%���p��U�
�
U�
�\���U���\���U��
�
1��
�V��P��P��Q��P��R��V��P��0���T��t���T��P��0����P��P��P��P��S��P��V��P��0���V��U��S��U���U�v�0�v~��}�~�T����}��,�I�JU�J�K�U��K�KU�I�JT�J�J^�J�J�T��J�K^�K�K�T��K�KT�I�JQ�J�JV�J�J�Q��J�KV�K�K�Q��K�KQ�I�JR�J�J]�J�J�R��J�K]�K�K�R��K�KR�I�JX�J�J\�J�K�X��K�KX�J�KS�I�JQ�J�JV�J�J�Q��J�JV�K�KQ�I�JT�J�J^�J�J�T��J�J^�K�KT�I�JU�J�JS�J�JS�K�KU�H�HU�H�I�U��I�IU�H�HT�H�I\�I�I�T��I�I\�I�I�T��I�IT�H�HQ�H�IV�I�I�Q��I�IV�I�I�Q��I�IQ�H�HR�H�I]�I�I�R��I�I]�I�I�R��I�IR�I�IS�H�HQ�H�IV�I�I�Q��I�IV�I�IQ�H�HT�H�I\�I�I�T��I�I\�I�IT�H�HU�H�IS�I�IS�I�IU�H�HQ�H�HR�H�H�Q��H�HQ�*�*U�*�,^�,�,~x��,�,^�*�+T�+�-S�-�.S�*�*Q�*�-\�-�-�Q��-�.\�*�*R�*�.���*�+
9�%��*�+v�+�+
,#&��+�+v�+�+
_�%��+�+v�,�,\�,�,
�$&��,�,\�,�,^�-�-V�-�-s�-�-U�(�)U�)�*S�(�)T�)�*V�(�)Q�)�*�Q��)�*\�)�)R�)�)��~��)�)Q�)�)�Q��)�)
����*�*0��*�*V�*�*S�(�(U�(�(�U��(�(T�(�(�T��(�(0��(�(T�(�(�T��(�(U�(�(�U�;U;M\MR�U�R\U\�\���U���\;T;O]OR�T�R\T\�]���T���];U;M\MR�U�R\U\�\���U���\;T;O]OR�T�R\T\�]���T���].IVcsVs|{���V��V��{�BISo�S��S��}|�vs���P��vs���P��P.IVcxV��V.VRcVBISo|S��S��}.;t;BSco}��U��T�G�HU�H�H�U��G�HT�H�H�T��G�HQ�H�H�Q��G�GR�G�HX�H�H�R��G�GX�G�HY�H�H�X��.�.U�.�.S�.�;�U��;�<S�<�=��~�=�G�U��.�.T�.�/\�/�/���/�;�T��;�;T�;�>\�>�G�T��G�G\�G�G�T��.�.Q�.�;��~�;�;Q�;�A��~�A�F��~�F�GV�G�Gv���G�GV�G�G��~�.�.R�.�0V�0�0�R��0�;V�;�;R�;�@V�@�Avx��A�A�R��A�FV�F�G�R��G�GV�.�.X�.�;��~�;�;X�;�G��~�.�.Y�.�;�Y��;�;Y�;�;Z�;�<��~�<�G�Y��;�>0��;�;
�$&��;�;��~��;�;]�;�<0��<�<_�<�=_�<�<3$v"�<�<]�<�<S�<�<
�?&��<�<]�<�=
ʫ%��<�=]�<�=S�<�=
�?&��<�=]�@�A0��A�Av�R83%��A�Av�R@3%��A�A
�&��8�8	���8�8
�$&��8�8
����7�7S�7�7
�$&��7�7
����.�/Z�G�GZ�.�/\�G�G\�.�.S�.�/��G�G��.�/����G�G����.�/0��.�/0��.�/����/�/��~�0�6��~�6�7��~�8�;��~�>�>��~�>�?��~�?�@��~�A�E��~�F�F��~�F�F��~�G�G��~�/�/��~�0�6��~�6�7��~�8�;��~�>�>��~�>�?��~�?�@��~�A�E��~�F�F��~�F�F��~�G�G��~�/�/����0�5����5�5U�5�6����6�6����6�7S�8�8����8�9S�9�:��~�:�;����>�>����>�>R�>�>����>�?����?�@����A�D����D�DS�D�D����D�EU�E�E����F�F����F�FR�F�F����F�F����G�G����/�/z $0)���/�/1��0�51��5�50��6�71��8�;1��>�>1��>�?1��?�@1��A�E1��F�F1��F�F1��G�G1��/�/_�0�1_�1�1^�2�2S�2�2_�2�5S�6�6S�6�7^�8�:^�>�>S�?�@S�A�CS�D�D^�D�ES�E�E_�E�E~�E�E~x�F�FS�F�FS�G�G^�1�1T�8�8T�2�2\�4�4\�4�4|��4�5\�5�5R�6�6\�6�6|���6�6\�?�@\�A�C\�D�D\�D�D\�E�E\�E�ER�F�F\�2�2S�3�5S�6�6S�?�@S�A�CS�D�ES�F�FS�2�2����3�5����5�5U�5�5����6�6����?�@����A�C����D�D����D�EU�E�E����F�F����3�3P�3�4U�A�AP�A�AU�3�40��4�4��~�4�40��6�6��~�A�A0��B�C��~�D�E��~�3�40��4�4��~�4�40��6�6��~�A�A0��B�C��~�D�E��~�3�40��4�4��~�6�6��~�A�A0��B�C��~�D�E��~�3�40��4�4��~�6�6��~�A�A0��B�C��~�D�E��~�2�2]�5�5]�6�60��?�@0��@�@]�A�B0��B�B]�D�D0��E�E0��E�E]�F�F]�2�20��4�50��6�60��?�@0��A�B0��B�B2��D�D0��D�D2��E�E2��E�E0��F�F0��4�5^�4�5S�4�4P�4�5]�?�?
�$&��?�?^�?�@_�?�@S�?�@P�@�@��~�A�BS�A�B
�$&��B�B^�B�B_�B�BQ�B�B]�D�DS�D�D_�E�E_�E�E^�F�F0��F�F
�#&��F�F\�F�F
z#&��F�Fp�F�FU�B�C
�S(��C�Cr�C�CU�9�9��~�9�:S�9�:^�D�D^�G�G^�9�9
�$&��9�9^�9�9^�9�9U�G�G
�S(��G�Gp�G�GU�:�;T�@�@T�>�>����>�>R�>�>����>�>0��>�>��~�>�>��~�F�F����F�FR�F�F����F�F1��F�F��~�F�F��~�0�0����0�0 $ &3$��0�0Q�0�0 $ &3$��0�0���0�0s $ &3$|"��0�0U�0�0s $ &3$|"��=�>
��%��=�>]�=�>_�=�=
�?&��=�=]�A�A:��F�G
׋%���U��V��U��V��U��V���U���U��V���U���V��U��V��U��V��U��V��U��V���U���U��V��U��V�� U� � V� � �U�� �!U�!�!V�!�!�U��!�!U�!�"V�"�"�U��"�"U�"�"V�"�#U�#�#V�#�#U�#�$V�$�$U�$�$V�$�%U�%�%V�%�%�U��%�&U�&�&V�&�&U�&�&V�&�&U�&�'V�'�'U�'�(V�(�(�U��(�(U�(�(V��T��S���T���(S��Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q��� Q� � �Q�� � Q� � �Q�� �!Q�!�!�Q��!�!Q�!�"�Q��"�"Q�"�"�Q��"�#Q�#�#�Q��#�#Q�#�$�Q��$�$Q�$�$�Q��$�%Q�%�%�Q��%�%Q�%�%�Q��%�&Q�&�&�Q��&�&Q�&�&�Q��&�&Q�&�&�Q��&�&Q�&�'�Q��'�'Q�'�(�Q��(�(Q�(�(�Q���q2���\���Q2���(\��P��0���0���0���P�$�$0��$�$P�&�&0��'�'0��'�(	���#�#
�#&��#�#���#�#��~��#�#_�#�$�Q��&�'�Q��#�$_�$�$X�$�$_�&�'X�'�'_�#�$S�&�'S�'�'�Q��'�'_�'�'
I#&��'�'p�$�$
`#&��$�$U�&�'
z#&��&�'p�&�&
S(��&�&���&�&��~��&�&_��0���| $0.���0���| $0.���R��0��"�"0��&�&| $0.��'�(| $0.���X��������~���_���Q��"�"�Q���_�"�"_��S�"�"S�"�"�Q��"�"_�"�"
I#&���
`#&���0���0��&�&0��'�'0����Q����Q��&�&�Q��'�'�Q���S��S�&�&S�'�'S��V��V�&�&V�'�'V�&�&V�'�'V�&�&0��'�'0��&�&�Q��'�'�Q��&�&S�'�'S�&�&�Q��'�'�Q��&�&
8#&��'�'
8#&��&�&S�'�'S�&�&
z#&��'�'�Q��'�'
8#&��'�'
I#&����Q����Q����Q���_��_��_��S��S��S��
C$&���
'$&���
$&������������az���vz��_��_��Q��Q���Q���
�#&���S��
`#&���p��U��Q��
�#&���S���Q��%�%�Q���
\$&��%�%
\$&���S�%�%S��
z#&���U�%�%�Q��%�%
\$&��%�%
I#&��%�%p��Q���Q���Q���Q���Q���Q���
�#&���
�#&���
�#&���S��S��S��
z#&���U��
`#&���p��U��Q���Q���
�#&���
I#&���p��Q���Q���
�#&���S��
`#&���p��U�%�%�Q��'�'�Q��%�%
(S(��'�'
(S(��%�%S�'�'S�%�%
z#&��%�%U�'�'�Q��'�'
(S(��'�'
I#&��'�'p��	U�	�
�U���U��S���U���S���U���S���U���S��T���T���T���T���T���T���T���T����T���S���U���S��S��V��V��V��Hv���H���
��%���|��
�"&���|��
��%���U��
�"&���|��
�"&���|��
#&���|��
��%���|��
�"&���|��
�"&���|��|��
��%���v��U��U��X���U���T��Y���T���Y���T���U��X���U���
�����w���S��
^�%���p��U�
�
U�
�]��_��x���_�
�
T�
�^��
�T��
�
]��]��]���T���^�
�
Q�
����
�
R�
�S���R���S�
�
]�
�

#&��
�
v��
9�%���v��
,#&���v��
_�%���v��^��^��P��0���0���0���
T��T��0���0���r`���`���`���Q��q����Q��^��^��]��
^�
�
~���
�
~����~����~����u����]��P��
]��]��P��]��P��]��
U��U��~����^��U��]��_��^��P��]�
�S��S��S�
�]��]��]�
�
1��
�
T��T������T��T��|��U��P���U���P���U���T���T���T���T���T���T���T���T���T���T���Q���Q���Q���Q���Q���Q���Q���Q���R���R���R���R���U��U��U��P���U����U���R���R����R���R���R���Q���Q����Q���Q���Q���T���T���T���T���T���T���Q���Q����Q���Q���Q���
8#&���
8#&���T���T���T���T���T���T���Q���Q���
8#&���
I#&���p��
`#&���U��
z#&���p���U��u���U���T��Q���T���T��Q���T���U��u�������U��8���0��������U��U��S���U���S��U���U���P��U���U���S��S��P��q���P��P��P��
�$&���p��U��U��S���U���
S��1��
�
1���1��
�
1��
�
1���1���
1��
�
1��
�
1��
�
^��^����~�����~�����~�����~���	1��	�	P�	�	V��	2���	
ze%��	�	2��	�	P�	�	V�	�	2��	�	
ze%��	�
0��	�	P�	�
V�	�	2��	�	
ze%�����~�����~��
�
��~��
�
��~��
�
��~�:U:>Y>��U�4:U:>Y>?�U�4?
�$&�4?
�47��w�7?S?f
^�%�FapaeU��U���U�8��U��S���U���S��S��S��=���=���
�����
�����t $ &3$������ $ &3$���T��U��P��P��U���U���U��T���U���S���U $ &4$�"���S���U $ &4$�"���S��U��U��T���U���U��T���U���U���U�6U6:X:��U�T:Y:��T�0:Y:;�T�06U6:X:;�U�0;
�03��w�3;S;b
^�%�B]p]aU��U��V���U���T��\���T���\��S��v4$�"����U $ &4$�"���S��t $ &3$���
s� $ &3$���T��s��P��P�>�p!$U$wVw}U}~�U�~�U�p!0�S1s��p!\+\�o! U �\���U��o!0�S s� �Sp!PR-]�o!V�V�o!,Qp!V-p!]2p!] n!U�^���U���^Mn!0�`\`d|�d�\��|���\��\En!P�����_��P����]n!ZSs�S��S
]n!&}	���������r"1�+r�+�r�&}	���������r"1�+r�+�r���&}	���������p"1�+p�+�p���&}	���������r"1�+r�+�r��n![]n!EX��X]n!ZV��V��V
�n!_
�n!]
�n!P
�n!}	�����������n!&}	���������p"1�+p�+�p�]n!Z8���8���8�]n!;R��P��Rdo!��io!��$n!u �o!S�o!S�m!U,S,0U01�U�19U�k!U�^���U���^�k!Pk��k�	����P������S�l!
r
���
	p�
���yl!0��]��}���]��]�l!0�
m!P�l!P��������k!�S��S��S��S�l!T�l!/P��P�l!	P�l!�V��V�l!q_�k!U�k!PM���k!]�k!RM���k!0�_�M_�k!V?V�k!\?\Sl!	��Sl!	���l!P�l!P�l!P�l!PQm!SYm!S�m!	��m!	��m!U0i!�U��V���U���V��U��V0i!�T���T���T���T��i!PLSs�S��P��S��P��Sj!P��~C���~��	����S��P����~��S��P��R����~Yi!!P�Yi!!0�Yi!!��~��i!6P��i!6T�i!6��~��i!P��P��S��P��S�i!P��P��S�j!
P
&S�j!Pj!P3v��~j!^j!S3vSj!0�33_3@�@v_Gj!\C\Gj!]C]�j!	���j!	���j!S	��~z���~�j!��~ k!S(k!S�� #U#����� #T#��T��� #Q#�\���Q��� #0�#:]:>}�>�]� $V0aV� $_0i_� $^4g^`!:U:�\���U���\`!T�]���T���]`!:Q:�^���Q���^�!PFSqyP��S��S�!K0�v�0���S��0���S��0��!)Vx�V�!@?$��!U\�!
���!
_�!P
S`!WUW�_��_��_`!WTW�V���T���V`!WQW�\���Q���\�!�0���	���S��0���	���0��!>P��P��P��R!!0P0x^��P6!qu $ &����u $ &�Q6!0�6!pu"�UW!&���p# $ &�W!'1�W!~p"�&U !EUEgVg��U���V���U� !dTd��T���T��S���T���T���T���T���T� !dQdg]g��Q���Q��]��Q��]��Q���Q��!P\�!P!\!-P1<P#!P.!\?!	�?!	��!UBVBM�U�MzVz}�U��!0�5S59s�9>SIuS�!P!P!G\GHP�!Q!\P	!\@!&U&/�U�/3U3D�U�DHUHV�U�@!"T"/�T�/3T3D�T�DHTHV�T�Y!Q+/Qo!	�o!	��!	���!	���!-U-2�U�26U6D�U�DHUHV�U��!-T-2�T�26T6V�T��!-Q-2�Q�26Q6D�Q�DHQHV�Q��!-R-2�R�26R6D�R�DHRHV�R��!	P	t3$u0",0P!	�!	�$!	��$!	���!!U!&�U�&*U*8�U�8<U<J�U��!!T!&�T�&*T*8�T�8<T<J�T��!P#P�!	��!	��!	���!	���!U�\���U���\���U��!TR��T��!0�v�+<�+��
v�+<�+�#�"
vt�+<�+�#�"ev�+<�+���!Pl^x�P�!P->P>BQBUS	!|8v"#:!S>!S@_!JUJ��U���U��^���U���^���U���^���U���^��	�U��	�
^�
��U���^@_!HTHX\X��T���T��\���T���\���T���\���T���\��	�T��	�
\�
�
�T��
�
\�
��T���\���T�@_!AQA��Q���Q��V���Q���V#`!P�]��]��]��]��
]�
�
P�
�]�_!P��P��P��P��z���Z��]��z�����}��P��P��	��}�	�	U�	�	\�	�	P�	�
P�
�
��}�
�
P�
�
��}��	���	��`!0��S��s���S��S��S��S��S��	S�`!0����}����}����}����}����}����}����}�a!m\��	���\�`!R��S*a!�_��_��_��_:a!'P'�\��\��T��\��\��\�b!1_y�_��_c!\�a!\�c!	��_!X��_!0��_!T�b!	} $ &��c!P��P����}
qc!4�
qc!�8>
qc!
���c!��}� $ &�`g!�U���U���U���U���U���U���U���U�`g!;T;�Z���T���Z���T���Z���T���Z���T�`g!CQC�T���Q���Q��T��q���Q���T���Q���T���Q�`g!�R���R���R���R���R���R���R���R�`g!�X���X���X���X���X���X���X���X�`g!�Y���Y���Y���Y���Y���Y���Y���Y��g!N
V-&���
V-&��g!QMy��Q��y�g!N ��� ��g!MYMN�Y���Y���Y��g!q`�y ��g!%P�g!
	�#h!P��P��S#h!P�h!P�e!XUX�Z���U���Z���U���Z��U��Z���U��e!�T���T���T���T���T���T��e!Q�[���Q���[���Q���[���Q��e!JRJ�Q���R���Q����~���R���Q���R��e!�X���X���X���X���X���X��e!�Y���Y���Y���Y���Y���Y�mf!_S��y�e!O
E-&���
E-&��e!RNy��R�e!O<���<��e!NYNO�Y���Y���Y�f!rt�
y<�f!&PIf!
	�mf!$��mf!$0�mf!��~�$V�f!PnxPx{S�f!P:g!P!!U!wSw~U~�U��S��U6!	0�	/V/3v�38VD!*\!U��S��U� U|�U�|�U� T:S:>U>?�T�?|S|�TP!LULdVd{�U�{�U��V��U���U�P!STSdSd{�T�{�S��T���T��!U&VRmV�!P4@PAHPv!T�!	TF[S !IUI�S���U���S���U���S���U�q!
P
HVe�V��V�!P%\B^P^v\
!
P
\H!U!	���,U,F�U�FWUWc�U��	U	#�U�#4U4@�U�p!;U;d�U�dlUl��U��!
P9FPFISIMs�MOp��OVP�!	���!
P
Ss��!	���!�U��V��U��V���U���U��V��U��V��U��V�!�T��S���T���S���T���S���T���S���T��!P�]��]��P��]�!�\��\��	����	���\q!PlpPw�|���U��|�!|�n!G
[,&���
[,&�n!R>t>Fs��Rn!GH���H�n!>T>GS��S�!rh�
tH��!P�!	��!U��U��V��U��V&!	��&!	��J!	�J!	�W!	�p!U[�U�p!T[�T�p!Q1V12�Q�2NVNO�Q�O[V�!
P
Sv�Q0S7<P�!
P
Sv�Q7<P�!S�!S�!�U��V��U��V���U���U��V��U��V��U��V��U��V�!�T���T���T���T���T���T���T���T���T���T���T���T�)!P,S��S��U��P��S!>\��\��	����	���\N!P{�P��}���U��}��
!N
F,&���
F,&��
!REtEM�T��R�
!ND���D��
!ETEN�T���T���T��
!rl�
tD��
!%P�
!
	�!U��U��V��U��V!	��!	��@!	�@!	�!}�R!
	�`!
U
�V���U���V��U���U���V`!�T��S���T���S���T���S��T���T���T���T�`!-Q-�U���Q���U���Q���U���Q���U���Q�&!P\|�b�P��\*!P\|�Z!'V'-U-.�U��!	�P	!�U��X���U���U��X���U���X���U���X���U���X���U�P	!�T���T���T���T���T���T���T���T���T���T���T���T�P	!�Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q��
!qD
!0�Cuqu|�Q#��q��0���q�	!P
&,&���
&,&��	!IUIO�Q��U��R�	!P ��� ��	!@Q@P�Q���Q���Q��	!
R
u`��	!'P5
!	�@!�U��X���U���U��X���U���X���U���X���U���X���U�@!�T���T���T���T���T���T���T���T���T���T���T���T�@!�Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q���Q�w!q4!0�Cuqu|�Q#��q��0���q�!P
,&���
,&��!IUIO�Q��U��R�!P ��� ��!@Q@P�Q���Q���Q��!
R
u`��!'P%!	� !U�U� !T�T�!U�U�!T�T��!U�U��!T�T�� EUE�V���U���V��U��V��U��V� JTJ�\���T���\���T���T���T���T���T���\� TQT�]���Q���]��Q���Q���Q���Q���]� TRT�_���R���_��R���R���R���R���_ 
v�� P.SZjSjtU��P��S� 6^bu^��	����	���^ P3=PF[~�[_U_�~�� U)V��U��V��U��V� 	��� 	��� 	�� 	� V� ~�� 	�� 
	��!U	�U��!T	�T��) �U��\��U��\���U���\��U��\��U��\��U��\�) �T��S���T���S���T���S���T��* PBVjuV��V��U��P��V�* T]|�]��]��	����	���]�* P^bPk�}���U��}�** K
�'&���
�'&�** RBtBJs��R** K@���@�** BTBKS��S<* rp�
t@�<* "Pu* 
	��* U��U��\��U��\�+ 	���+ 	���+ 	��+ 	��* \�+ }��+ 
	��!0U0fVf��U���V���U���V�!0T0��T��!0Q0}\}��Q���\�!0��!N0�NV}"#�VZTZo}"#���0���}"#���0�#!PBIPIRVTaPafV#!PTaPadVe!PVe!Pp!GUG�V���U���V��U��V��U��Vp!LTLy\y��T���\��T���T���T���T���\�!P%SO^S^hU��P��S�!7]av]��	����	���]�!P1:PCX~�X\U\}~��!U��U��V��U��V_!	��_!	���!	��!	�Y!~��!	��!
	�!<U<EVEP�U�P�V���U���U��V���U���V!9T9��T���T���T�!@Q@JSJP�Q�P�S���Q���Q��Sk!<P<�]��P��]��P��]�!d\��\�!Pp�Q��P�!	p�	Q�!\�!V�!*V^pV�!V^lV�!V�!V@!�U��^��U��^���U���^��U��^@!XTX�\���T���\��T��\@!JQJ�]���Q���]@!�R���R���R���R���R���R�q!P=CPCFV��P��V6!S��S�!v���v�u!
H�u!
0�u!
��}��!O
�+&���
�+&��!QNr��Q��R�!O@���@��!NRNO�R���R���R��!qp�
r@��!&P�!
	�!T_]��]��]!U_\��\��\!�����������
!PMSMWP��P��S��P��S�����SY!P��P��S�����S�! S!(��!(0�!��}�(Tq!P=CPCFV��P��Vq!P��P��V�!P	V�!P� 9U9�S���U���S� 9T9�V���T���V��T��V P<APxzP� 
e'&�� 
�� CUC_V_��U���V���U���V���U�� 
T
��T�� PQP]��Q���]L� U1\4�\�� P<_P�� 	�$S!P!V!*P*1V!P!*P*-V!PV!P�� �U��^��U��^���U���^��U��^��U��^�� �T����{��T����{���T�����{��T����{���T���T����{���T��� TQT�_��_��Q��_���Q���_�� FRF�V���R���V�� �X��\��X��\���X���\��X��\��X��\�� �Y��S���Y���S���Y���S���Y���S���Y���S���Y�� �]��]�� PS@MS�� P� s�KUP��P��X����{� G
�+&���
�+&�� RFy��R� G,���,�� FYFGS��S�� rT�
y,��� P-� 	��� 	���� 	��n� U�� PS@MS�� PS� 
S� So� P�� U��{�� U�� 	�� ��{0� MUMh�U�0� TMPMh�T�0� QMTMh�Q�0� RMQMh�R�0� 'X'MRMh�X�W� 0�W� 0�W� ���X�� #U#�S���U���S���U���S���U��� T��T��� DQD�V���Q���V���Q���V���Q�� P#U#<\��\>� 'Pq�P��P��P��P+� D	�DV�P��	���V� $0�� $0�� $���G� P,S��P��SG� P��P��Sa� PSa� P�� �U�������U�������U�������U�������U������� �T�������T�������T�������T�������T������� ~Q~�S��S��S���Q���S��Q��S��S��S��_��S��R��_��S��S��Q��_��S��Q��_��S��S��S�� pRp�V��V�� �X��^���X���X��^��
�X��
�^��X��^��X���X���^���X���X���X���^���X��� c0���0���U��_��	_�
�0���0���_��_��0���_��_��_��_��0��� c0���0���P��_��U��_��	_�
�
P�
�
_�
�0���_��_��0���_��_��_��_�� n0���0���P��\��	0��	�
\�
�0���\��0���\��0���\��0���\��0���\��0���\��P��\8� \�� P/Q��P�������Q��P��	����	�	QA� P�� P`� P2� Paj^��^��^� P��Q��z���U���������z��
�
P�
�
X�
�
���H� p $0-�1���p $0-��	�	p $0-�P� �^�
�
^��^��^��^��^�� _
���
��� t�TQs#�QT	�Q#���s#�&� 	[��[�
�
�����_���`���[b� �^�
�
^��^��^��^��^b� �S�
�
S��S��R��S��Q��S��S��Qb� �_�
�
_��_��_��_��_o� P�����
�
����
�����������P������������ &[hzPz������
[�
�
����
�
[�
�
����
�
P�
�[�������[�������_���`��� P5����
�
�����Po� P��  ���q� g
@�q� gVq� gSq� ��^�g_�� 0�'
pw
��'0
pw
��05
pw
��v� -
�+&�v� -
@�v� 
��^�
-_�� ��������������������	�
����
�
����� �V��V��V��V�	�
V�
�
V�� �S��S��S��S�	�
S�
�
S�� �]��]��]��]�	�
]�
�
]�� P�\��\��\��\�	�
\�
�
\�� ������������	�
���
�
���� d^��^*� P�
�
PX� P��^��P��X��^�� lV�	�
V�� lS�	�
S�� l]�	�
]�� Pl\�	�
\c� c]��]c� c\��\�� 
e'&��� 
��� (���� (0��� ���(T�� >]��]�� >\��\�� 	��� Q�� H��� 0��� ������ I
�+&��
�

�+&��� RHx�
�
R�� I,��
�
,��� HXHI^�
�
X�
�
^� rT�
x,��  P9� 	��
�
	��� %t#���������
#���������-(�%t#���������
#���������-(�M*s##���������
#���������-(���*s##���������
#���������-(��� MS��S�� MU��U�� 	%t#���������
#���������-(�	%t#���������
#���������-(�t�GT��T�� GS��S�� GU��U� 
0�
Pp�-P��P2� �
�U(���	
�U(��	�
�U(��
�
�U(���
�U(���
�U(���
�U(���
�U(��� P��P�������P������� P��P��P�����'� ���'� ���&� 	��L� ���P� �U��^��U��^���U���^��U��^��U��^��U��^��U��	^P� �T��]��T��]��]��P��T��]��T��]��T��	]P� �Q��V���Q���U��V��V��Q��V���Q���V��	V�	�	VP� �R��\���R���\���R���\���R���	\�	�	�R�P� �X��S���X���S���X���S���X���S���X���S��	�X��� �0���0���0���Y��0���0��� �0���0���U��U��0���U��0���0���U� �0���P��0���P��\��|���0���P��v���U��v���0���P��X����\�� P��P�� U� �0���P��S��0���S��U��0���S��P�� _�� To� T� L
H+&���
H+&�� KR��R� L1���1�� KXKLS��S/� 	Q	rO�/� #Pi� 	���	�� ^��^�� 	���� 	���� 	��� 	�@� P\
|��� ��\� >U>�S���U���S� >T>�V���T���V� >Q>���! 0�T
}�#`3%���
}�#`3%���
}�#`3%���}�#`3%#���}�#X3%#�! T_��5���_��_D ,\t�\��\^ PZiPl Q_gPg�Y� !
��%�� !��� !V�  
(�%�� U S� P� 3� � &U&�S���U���S���U� � T��T� � GQG�V���Q���V�� #P��P�� ^	�^�\��P��	���\�� 8��� 0��� ����� PrwPwzS��P��S�� P��P��S_� PS_� P�� ;U;�\���U���\�� T��T��� [Q[�V���Q���V�� 7S��S�� P}P!� 0�!� 0�!� ����� S)US�� SDQS�� S�� S�� ;U;�\���U���\�� T��T��� LQL�V���Q���V�� T!� H�!� 0�!� �@�� ;U;�V���U���V� T��T�� ^Q^�S���Q���S���Q���S���Q��� g\��\��\�� P��P��PA�  �A� 0�A� ���� S1LS��S� S��S7� S7� S�� �U����y��U����y��U����y��U����y��U����y��U����y�� �T����z���T���T���T���T����z���T���T����z���T���T���T���T���T���T���T���T�� �Q��V���Q���V��Q��V���Q���
V�
��Q���V���Q���V���Q���
V�
�
�Q��
�V���Q���VY� �0���P��V��	0��	�	V�	�	U�	�	V�	�0���V��0���P��
0��� RQ�� Q�� Q�� R��	���s���U��s���	������y��	����0�t� P��Pc� U�� 0���U��U�� Pw� P�� MX�� Xf� K
�*&���
�*&�f� RJv��Rf� K)���)�f� QKV��Q��Vt� rW�v)�t� &P�� 	���	�� =S6� P�^��^��^��^�	�
^�
�
^� �0���P��0���	���R��0���	P�	�
0��
�
	����R��R����ys� P+\��P��\��\��	\�� 0���0�.� ,0���\�� P�	�	PM� ��y��P����yW� 	��W� 	��l� 	�l� 	��� &S� "P"�\��\��\��U��\��U��\M� P\mPmy��y����y����y�� �0���P��0���	���P����y��0���	����0�p�&U&���p�&T&��T�p�&Q&a\ah�Q�h�\���Q�p�&R&c]ch�R�h�]���R�t�"R"_]_d�R�d�]���R�t�r�,P��8
@��GT
@����88�GT8���_��8^GT^��8�T�GT�T���0�8VGTV��8_GR_��S)6S��s3$~"�)6s3$~"���P -P��	s3$~"���	�T��� U6r�6KUKVr�isU��U��V��U�� T6S6:P:CTKgSisTs�S��T@� �U��V��U��V��U��V���U���V��U��V@� �T��\��T��\��T��\���T���\��T��\@� aQa�S���Q���S��Q��Sq�  �q� 0�q� ��~��� F
�*&���
�*&��� REs��R�� FA���A��� QFS��Q��S�� ro�sA��� !P�� 	��� B�EVB��� PEUP�� �
0�����
0���� 2
�*&�� 2��� ��~�2]N� &
�*&�N� &��N� ��~�&]�� @U@[�U��� T@P@[�T��� "Q"@T@[�Q��� �U��\��U��\���U���\��U��\��	U�	�
\�
�
U�
�\�� ZTZ�S���T���S���T���
S�
�
�T��
�
S�
�
�T��
�S���T���S�� �Q���Q���Q���Q���Q���Q���	Q�	�
�Q��
�
Q�
��Q�D� ]�� �0���P��]��]��0���]��0���
]�
�
0��
�]��0���]��P��]� P#QOaPap��yp{Q��P����y��QM� _l� p $0-�1���p $0-���p $0-��� P��V��Vx� Q��z���U����y����z��� �	����	����	���	�		���
�
	����	���� �_��_��_�	�	_�
�
_��_�� �S��S��S�	�	S�
�
S��S�� �^��^��^�	�	^�
�
^��^�� P�]��]��]�	�	]�
�
]��]�� ������������	�
�������� OV��V�� P��P&� P��P��	V�
�V�� m_��_�� mS��S�� m^��^�� Pm]��]1� j^�	�	^1� j]�	�	]c� $
e'&�c� $
�c� ��}�P#U#$��y�� (���� (0��� ��z�(Tz� 8^��^z� 8]��]�� 
	�� Q�� H��� 0��� ��z��� I
e*&���
e*&��� R9q9@t �@H�Q��R�� I ��� ��� 9Q9I�Q���Q���Q��� r`�q ���  P%� 	���	�d� �
�U(���
�U(���
�U(���
�U(��
�
�U(�� POaPap��y��P����y� PO]P��P����ye� ��ye� ��y5� 	��K�
P
Sj�L0���0�j�,S,KYKL��~���Sj�LV��V�70���0��7V��V-�
h&&�-�@�-���~�S��'U'gVg��U���'T'ZSZ��T���'Q'�\���Q���'R'�]���R��(0�(51���-
y%&���-S��-V`��U��V���U���V���U�`��T��X���T�O�PV@LVLUPU\V5�P(S(,QfrSv�P���0���S��0���S��0�.�Y��v�.�
�.�U\<��<�V��FUFpZp��U���U���U���\T\�\���T���T���T���pQp�^���Q���Q��^��Q���Q���ARA���}��R����}��pXp�]���X���X��]��X���X���pYp�S���Y���S��Y���Y��#P#�V��P��V��P��V��P��V��P��V��PV�
P
\��P��V��P��\��V�
V(���
V(��D
HV(�����0��_�=
�U(���
�U(���
�U(���^�g
�U(���
�U(�p�/U/�V���U���Vp�TY\Y��T���\���T���\���T���PN\pyP��\��PlS��S��P�� 
U
�U��� 
T
�T�� vUv�\��U��\���U���\��U��\��U��\��U��\��U��\� tTt�V��T��V���T���V��T��V��T��V��T��V��T��V� JQJ�S���Q���S���Q���S��Q��S���Q���S���Q��� P�]��]��]��]��P��]�� �^��^��^��^��^��^��^��^��	����	���^@� �	����P��S��	����	����P��S��	���� ~�	U	*~���	����~���U��~���~���U��~���S� 0���0���_��_H� E
G*&���
G*&�H� RDs��RH� EA���A�H� QES��Q��SV� ro�sA�V�  P�� 	��� U��U��\��U��\'� 	��'� 	��X� 	�X� 	�F� 	�e� 	���USU�U���USU�U� �UgSg��U���S���U���S���U�$�UcSc��U���S���U���S���U�$�*0�*�\��\��P��\~�	s1	�U#1���U#1~�/V��V��s1%�U#1r��U#1��8Vr�V�� U2V23�U�3kVkl�U�l~V�� PS$P$MSMOP�� 	��� 	�`� U/\/<�U�<�\���U���\���U���\��U���U���\`� &T&/V/<�T�<�V���T���V���T���V���T���T���T���V�� PP!S!,P,JSx�P��S��P��S��S�� PtP�S��P� PSC� SL� SU� 	�U� 	�m� 	�m� 	�0� U"�U�p� U_V_d�U�d�V�� P$SahPh�S�� P@\NVPfp|�ptRtx|�}�\�� |�� 	� � 	���U"�U���P
p���P	p��� ,U,VSVX�U�XrSrt�U�tS�U�� +0�+KVToVopPp{V{�0��� U{�U� V
(V()P� V@� U0�U�09U9L�hLUUUh�h@� TL�T�LUTUh�T�^� P
p�
PD� T�T�,H�T�HQTQd�T�u� 	��u� 	���� 	��� 	�T� U^� P
p�b� P	p��^!"U"3V38�U�8SVSX�U�XoVox�U��^!T5\58�T�8U\UX�T�Xq\qwTwx�T��^!Q7]78�Q�8W]WX�Q�Xs]swQwx�Q��^!R"T"x�R��^!!P!/S/TP�^!P)S)/P�^!PS@^!'U'4V4;�U�;OVOV�U�VkVky�U�@^!T6\6;�T�;Q\QV�T�Vp\pxTxy�T�@^!Q'T'y�Q�@^!R8]8;�R�;S]SV�R�Vr]rxQxy�R�@^!'X'y�X�@^!'Y':^:;�Y�;U^UV�Y�Vt^txRxy�Y�h^!P&S&PPn^!P S (P{^!	P	S�]!"U"3V38�U�8SVSX�U�XoVox�U��]!T5\58�T�8U\UX�T�Xq\qwTwx�T��]!Q"T"x�Q��]!R7]78�R�8W]WX�R�Xs]swQwx�R��]!!P!/S/TP�]!P)S)/P�]!PS@]!'U'4V4;�U�;OVOV�U�VkVky�U�@]!T6\6;�T�;Q\QV�T�Vp\pxTxy�T�@]!Q'T'y�Q�@]!R8]8;�R�;S]SV�R�Vr]rxQxy�R�@]!'X'y�X�@]!'Y':^:;�Y�;U^UV�Y�Vt^txRxy�Y�h]!P&S&PPn]!P S (P{]!	P	S�\!'U'4V4;�U�;OVOV�U�VkVky�U��\!T6\6;�T�;Q\QV�T�Vp\pxTxy�T��\!Q'T'y�Q��\!R8]8;�R�;S]SV�R�Vr]rxQxy�R��\!'X'y�X��\!'Y':^:;�Y�;U^UV�Y�Vt^txRxy�Y��\!P&S&PP�\!P S (P�\!	P	S�[!NUNl�U�l�U���U���U���`���U���U���U��[!NTNl�T�l�T���T���T���T���T��R���T��[!NQNl�Q�l�Q��R���Q���Q���h���Q���Q���Q��[!>R>l�R�lqRq��R���R���R��[!P{�P��X\!	Ym�Y�[!8�{�8��[!P]sP	�[!4�	�[!�k�	�[!
���[!UlqU�� UW�U��� TW�T��� P3P8<P�� P.P�� 	��� 	� � U�]���U���] � T�\���T���\8� SSSXPX_Sg|S��S$� 0�$� UK� Sw�Sx� Sx� ] � U:�U�:IUIzSz{�U�{�S � T:�T�:ZTZp�lp{�T�{�T���T�$� u0D� 	�D� 	�� !U!2�U�2>U� !T!2�T�2>T� U�� 	��� 	� � :U:F�U�FTUTb�U�blUlz�U� � >T>F�T�FTTTb�T�blTlz�T� � 7Q7F�Q�FTQTb�Q�blQlz�Q�T� 
RT� 
T
�T�T� 
Pf� 	�f� 	��� 	��� 	�Ї LUL�S���U���S��U���U���SЇ PTP�V���T���V��T���T���Vˈ 0���0���P��	���	���	���	�I� �]��]��]k� `\��\��\� %]� \ |y�/� PRI� ]/� PR/� �8���8���8�I� \I� "VS� PTS� v	�����|�����k� \S� P@T��TS� �8���8���8�k� `\��\��\k� `]��]��]k� `S��S��S�� P0^��P��^�� &]�� &\�� $|#���������}#���������-(��� s��� P^ˈ �V��V��V��V��Vˈ �S��S��S��S��Sވ �\��\��\��\��\� :P��P��^��P��P-� P��P$� j]��_��]��]=� Pi^��^��^N� X~���~���~�� q
���%	p�
�����	p�
���_� 
P
$R��R������ P2]y� PΈ P� S� P� P=� P=� PC� 	�C� 	��� !U!2�U�2>U�� !T!2�T�2>T�� U�� 	��� 	�0� !U!2�U�2>U0� !T!2�T�2>T4� UI� 	�I� 	�І !U!2�U�2BUІ !T!2�T�2BTԆ U� 	�� 	��� !U!2�U�2>U�� !T!2�T�2>T�� U�� 	��� 	�0� !U!2�U�2>U0� !T!2�T�2>T4� UI� 	�I� 	�`t -U-:S:D�U�DcSce�U�elUyt US+JSJL�U�ps U:S:A�U�AbSb��U�ps T:V:A�T�A�V���T��s PQ#S�s P':P�s 	��s 	��  =U=�\���U���\�  -T-fVf��T���V���T���V���T�V! P3VX^P^�V��P��V7! P0	�EIPIRSw�	���V��P��R��S��	���s���S��	�*! �*! 0�*! TV! PX^P^eV��P��VV! P��P��V�! P
V�! P`o U/S/4�U�4TST��U���U���U�`o T/\/4�T�4�\��T���T�`o Q/V/4�Q�4�V��Q���Q�{o P*P�o PQ5S�o 	���o 	���o 	��o 	���U�]���U���]!�	0�UZ ��+8�+��lp ��+8�+�#�puX��+8�+�#��� ��+8�+�#���X��+8�+�#��P�V��Vv�) ��+8�+� $ &8 �"�S��rS�VX�^X�V�m pUp��U���U���U���U���U���U���U��n P�m  0�  S 's�4OSO[s��n 8�}�8��n V}�V#o T�n 8��n 0��n 
 ��,o 	��,o 	��Bo 	�Bo 	�`k fUf�_��U��_���U���_��U��_���U���U��_��U��_��U��_`k dTd�^��T��^���T���^��T��^���T���T��^��T��^��T��^`k 4Q4�]���Q���]���Q���Q��]`k &R&�S���R���S���R���S0l "P"EV��
 ���k G
�(&���
�(&��k RFs��R�k G(���(��k GS��S�k rX�
s(��k P�k 	��k 	�l 8�l v�
T
v�l U�m 	��m 	��m 	���m 	���m 	��m 	��j U0�U��j T0�T��j 	��j 	��j "U"3�U��j "T"3�T��j 	��j 	�0j "U"3�U�0j "T"3�T�Jj 	�Jj 	��i ?U?P�U��i ?T?P�T�j 	�j 	��h ;U;tStz�U�z�S��U��S�h @T@w\wz�T�z�\��T�h DQDuVuz�Q�z�V��Qi R,DRi 8�kt8�i 	Q	VktQi 	UktU'i v3$�'i \'i 
RPh  U 1�U�Ph  T 1�T�hh 	�hh 	��e �U���U��e TPs�T�s|P|��T��e TPK]P^hPluPu��T���0��e 0�l�0��e Ul�U�e TPluPu��T��e u�l�T�e q�Q�e 
PP�e 
UU�a �U���U��a Ts�T�s|P|~T~��T��a TI[P\cPoxPxzT��0��a 
1�kv1��a 
UkvU�a 
TktPtvT�a 
XkvX�a Q�a 
PP�a 
UU�` VUV_V_jUj�V���U���U���U���U��V�` TTT�S���T���S���T���T��S?a PJOP�` D
�(&�n�
�(&��` ;t;Csn�s�` D �n� ��` ;T;DSn�S�` 
t ��` P�` U,�U��` T,�T��` 	��` 	��` U�U�] .U.�S��U���U���S��U��S��U
^ 0�V$v�$*V^o0�o}V}�\��v���V��]��0�] #U��S��U��UZ] �S��S�] 0���0��]  S_ u|"��V_ �V_ EV_ 0���U�S���U�
�\
�Vvy�
5�P5�PR5�"8���0��� UV"�U�"JVJM�U��� T!\!"�T�"L\LM�T��� PP"(P�� Pك Pۃ S�� UV"�U�"WVWZ�U��� T!\!"�T�"Y\YZ�T�Ӆ PP"0P05Sم P� S� S�b IUI�\���U���\��U���U��b ?T?�]���T���]��T���T�c 
P
S?P?hS��P��S��Sc P_JX0�X^P��P��_3c 5
���
���
�3c p$��_3c 5]��]��]3c 5V��V��VXc PnyP��P3c %
��$�3c %
�3c %Vzc P;BPBL_�c P_�c 	_�c _�c 	���c 	��Pf ]U]�\���U���\��U��\���U�Pf OTO�]���T���]��T���T��f 
P
SFPF~S~�P��S��P��P��S��P��S�f P_Yg0�gkP�f =
���
��f p$��_�f =]��]�f =V��V�f "P��P�f %
��$��f %
��f %V/g /
�/g p%��_/g /]/g /VUg P/g &
��$�/g &
�/g &V|g _-B_�g _�g 	���g 	��� eUe�V���U���V��U���U�� eTe�S���T���S���T���S���T���T���T�A� Y_Y^P^�_��_� P��P����_e� 
0�
"\:�0���\��0��� 8
���
���
��� P#��_�� 8S��S���T���S���T��� 8]��]��]Ђ P��P��P�� $
��$��� $
��� $]� ]%P9� P��_F� P��_e� Q
��_e� Q��_A� 0�A� U�� _�� V�� _�� V~� 	��~� 	��� iUi�V���U���V��U��V���U�� iTi�\���T���\��T���T�>� USU^P^�S��P��S��P��Sx� P� _Y� 0�']C�0���0��� <
�gm
���
��� #P#'��_�� <\gm\��\�� <^gm^��^ڄ #P?EP��P�� (
��$��� (
��� (^� ^+P:� 0�:� U�� S�� V�� S�� V� S� V{� _�� _�� 	���� 	���� .U.KVKR�U�RgVgj�U�j�V���U���U��V���U���V���U���U���U���U��V�� +T+;S;K\Ri\j�\��S��\��S���T���T���T���S�� P
P!S!2P25S5=P=@SYiPi�S��P�� P	PS!P� 
P
S�� 	��� 	�Ł 	�Ł 	�� 	�� 	�P~ LULzSz��U���S���U���S���U���S��U���U���S���U�P~ ITIz\z��T���\��T��\���T���T��\��T���T���T��\���T�? PQ�~ 
P/;P;>V>PPPYVs�V��P��V��V�~ P��P��VZ 
P
VF VN V)� 	�)� 	�[� 	�[� 	�y� 	�y� 	��� 	��� 	�� 0U0mVm��U���V���U���V���U�� PR P9Sa�S��P. P\G�\ ?0�u�0���\��0� 'U'�V���U���V� PR( PlS��S��PD P# A0�Aq]��0���0�� 0U0N^NY�U�Y�^� 0T0��T�� 0Q0N\NY�Q�Y�\� 0R0N]NY�R�Y�]� ,R,J]JU�R�U�]_ P9 S�S� ,Q,E\� ,R,E]� ,0�_ P_ P`Y U�\���U���\`Y +T+���{���T�����{���T��Y "PAQPQZ��{����{�Y N0�NRPR�0���	���Q����{��0�����{��0���Q����{�Y $P$�V��V��P@� 
U
�U�@�UN]No�U�os]s��U�@�)T)N^No�T�o{^{��T���^@�)Q)j_jo�Q�o�_@�)R)bVbnUno�R�o�V@�)X)o��o�X@�)Y)d\dnTno�Y�o�\`�}q"r���.2QlnQ|�0�r�P/S/<Q=LPL\S\jPjqS��Q��vs"���SQ��\T�Y���VU�R�0@ 6U6���m���U�����m��
�U��
���m���U�����m���U�����m���U�����m���U�0@ �T��S���T���S���T���	S�	�	P�	�	V�	�
P�
�S���T���V��P��S��V��S��V��S��V��P��S��V���T���S���T���S���T�0@ /Q/���m���Q���P����m����m����m���Q�����m���Q�����m����m0@ ;R;���m����m�
���m����m����m����m0@ GXG���m���X�����m��
�X��
���m���X�����m���X�����m���X�����m���X�0@ �Y��\��d��\���Y���\���Y���\���Y���Y���Y���\���Y��@ G0�G���m����m��0���P����m����m����m����m����m��0�����m�E PR��P��X�@ �0���]��]��]��0���
]�
�]��]��0���]��0���]��0���]�@ �0���P��V��V��V��V��0���V��	S�	�
V�
�
S�
�V��V��S��V��S��V��0���V��S��0���V��0���VMB GPGqV��V��P��V�@ �1���1���0�����n��0���1���0���1���1���1�����n��1��@ �^��^��^��^��^�A P��P��P��Y��0���P����m��
��m����m��P��
��m�
���m��0���P����m��0��A P��m��P����m-B �����������������������2B �\��\��\��\ZG ^$n^��^3G '0�''\'1|�1�\��\�@ p��@ 0��@ ��n�D �]��]��]��]�	�
]D U8V8�S��V��S��V��V��S��V��S��V�	�	V�	�
SD 1S18P8�V��P��S��V��P��S��S��V��S��V��P��S�	�	S�	�
VD �:���:���:���:���
:�BE 9\��\��\��\��\�D O\��\��\��\�	�	\�D P���m����m����m��\����m��	��m�	�	\�D  Q ���m����m����m����m��	��m�D 0����m����m����m��Q����m��	��m�	�	Q�D P>��m��\�	�	\�D V�D ^\^\E 
\E #V)E 
\
^\BE P(S��SBE (��m����mBE (\��\BE (��m����mBE (]��]BE (V��V\E ^��^��Q'I p�q�"�'��n� $ &�q�"�'I '
�r(�'I '��'I ��{�'^�E 
\�E %V�E \^\F ���m����mF �\��\F ���m����mF �]��]F �V��VF P�S��SSF &QzF ,P�F P)F *S��S)F *R��R=F P��P��ph�)F 0�*ps��+H�+����ps��+H�+����ps��+H�+�#���ps�H�+H�+�#��F 
�r(��F 
��F ^H #\H !S!;VBH \^\ZH PuSZH u��mZH u\ZH u��mZH u]ZH uVtH ;^;[Q�H p $ &6$~�"�
��n� $ &6$~�"�
��n� $ &6$q�"�*P�H *
(s(��H *���H 
��{�
*^�P 4U4xVx��U���V��U��V�P 4T4z\z��T���\��T��\�P .Q.XSX��Q���S���Q��P Q-S-��Q���S���Q�}Q 
0���S��S��	�1Q PV^��^��P��^��^KQ 2���������������X��������������������KQ 2���������������R��������������������KQ 2^��^��^��^��^��^KQ 2V��V��V��V��V��VKQ 1Q��Q��Q��Q��v�RQ +]��]��]��]��]��]RQ +0���0���P��0���P��S��P��S��P��S��0���P)Sh�PyV�p��0����}���S$S�; *U*�V���U���V�;  T �S���T���S�; *Q*�\���Q���\A< $P$5]j�P��]��P��]��P��]��P��]��P��]pU 7U7�]���U���]���U���]���U�pU :T:�V���T���V���T���V���T���V����`���T���V����`���T���VpU nQn���_pU R�S���R���S���R���S���R���S����`���R���S����`���R���SpU nXn���_pU nYn���_�U Ps��_����_����_����_�U PH\��\��\��\����`��\����`��\�U PS��_|���_����_����_�U TM_��_����`��_����`��_����`����`��_����`��_yW !P!3��_�V T�_����`��_����`����`��_����`�V U�S���R���S����`���R���S����`�V �]��]��S��]��S�V APAf��`����`��P�V (Q�V P�V P�V Pn��`����`����`'W $P��P��P��P��P����`��PX 90�99_9=�=�_��_�V PKW Z�X Z��`�X Z��`SW ��`�W 	�Y 	��W &S�W 
S�W \�W \�W ��`@Y U�U�@Y T�T�@Y Q�Q�@Y R�R�@J BUBF�U�F�S���U���S���U���S8L 1V��V�K P<X<���~��P����~��X����~��P����~��X����~�J P-V`mP��V��P��P��X��V��v���P��V,K P0_0kPk�_��_��_�K  ��K 0��K \�K ^�K P��P����~��P����~�K P��P��P����~�L ��~�L ��~�S %U%8Z8X��X��U��S "T"����S 8Q8�V���Q���V���Q��S 8R8����S 8X8rSr��X��S 8Y8���U 'PU Q
T P�\��\�S P�_��_GT P�]��]�S P���aT P�S P�^��^�S �S��S
T P.\
T ._GT P�T  \�T \�T _�T _�T @��T 
p�# $ &�
	p $ &�
���# $ &�P���# $ &��T U�R UPSPQ�U��R BP�R p{�?Q?Bq�S U�!!7U7�_���U���
_�
�
�U��
�_���U��!!Z3^3�\��^��\��^��\��^��\��^��	\�	�	Z�	�	^�
�\��^��\��
\�
�
^�
�
\�
�
^�
�\��^��\��^��\��^�$!	P	
R�!!0�W\W���}����}����}��	��}�	�
\�
�
P�
���}�$!0�9s�+��+��9@
s�~�+��+��
"!P]nPn�V��v���P��V��V��V��V��	��	�	0��
�
0���0���
V�
�
V�
�	����0���v���V"!USc�S��	S�	�S��S�$!0��!!Z�"!PR�"!;v���v��
�
P�
�
V�
�
V�"!P ]��P��]��	]�	�]��
].%!	P	u]{�]��]��]Z%!PanP��PD%!X�D%!0�D%!V;#!\d#!-\-�^��\�	�	^�#!S\v�\��P��^d#!W0���0���P��V�	�	0�9&!n\��\��\9&!n_��_��_9&!3V3nv���V��v���V�'!PR��P��R1'!P*P?cV��P��V !U�U�*U*{S!PRVP!V"/V
J!4�
J!��
J!
��
�
P
S�
P

S
s ��
P
Si�PjV��V��P��P!S@OS��|�8G|���sp���s0�����~�sY<�P<VUeVepPW�P!S:JS_�|�2B|�<�P\S^cSw�PVB� �B�0�B�	���	T\�P�	P	
Rf�PSs �OuS'�$P$QVr}P��VO�P)\��P��\��
P

S
s ���
P
S$�
P

S
s ���/p���/0�����~�/Y$�
P
S�
P

S
s ���0���0������Y�
P
S��
P
S*�
P
S��
P
S��
P
S:�
P
Sj�
P
S��
P
S�	P	
R��PSs �-@S\�Sl�(P(;VZmVmxP��S	s �(;S��
P

S
s �M�	@�M�	0�M�	��~�[�.@�[�.
�%&�[�)T).���[�@�.?�[�.
�%&�[�)T).���[�0�.P��
P
S�: $U$%S%&�U�&>S>BUBP�U��: $T$&�T�&6T6>�T�>BTBP�T�
; U.; 	�.; 	��: U%�U�%-U�: u0�: u0�8 @U@�V���U���V�8 CTC�\���T���\���T���\M9 P�9 Pn\��P��\��\�8 
P
S'7S7;P��0���S��Sz9 P�]��]��P��]��P��]�8 	X��8 	0��8 	]9 S9 S�9 	P	\��\�9 	v�9 P0���P��SA: SE: Sp8 "U"3�U�p8 "T"3�T��8 	��8 	�p�GUG�S���U���S���U�p�GTG�]���T���]��)P)�\��\��PQ�S��(
�%&���(
���(V��
X���
0���
]%�\%�
�%�S%�
��U��U��
T
�X�Q�Y�0�\Q�Q
��T�P6PamP�R%>RamRb�Y@b UrVru�U�@b Tt\tu�T�Ub 
P
(S(-P-CS�b S�b V�UIVIL�U�LVVVY�U�+�
P,P�1�<S<@P�P?\B�PB�PO�P��U"�U�"SU��T"�T�"ST��U�U�OU��T�T�OT�- UO\OP�U�Pt\tu�U�u�\�- T��T��- QMVMP�Q�PrVru�Q�u�V�- P3S7XS\�S�- 'P2FPWbPdqPL. q?��,
s�?��Qaq?��B. 
S�- S��U��T@% U(V(3�U�3`V`�}�|���U@% T-S-3�T�3�S��Tc% P%P$ U@S@a�U�atSt�s�|�$ TIVIa�T�a�V�$ .0�$ P"$ ]?p]"$ S?RSRps�|�;$ P&=P=W\a$ 1]a$ S1s�|�� U0\03�U�3HUH�\� T-S-3�T�3HTH�S� PVP(9P9eV�$ UTVTY�U�YkVkp�U��$ TV\VY�T�Ym\mp�T��$ 0�'S'6P6SSSYPYfS�$ ?]@V]
% Pd U�U�-U-�Sd T�T�ATA��T��d v���v�2d SS��S�d P1TH[PDe U%P%0UId 0�
ps�6%�+ps�6%#�+0ps�@6%#�0<
ps�6%�hd Pp@�P�d P&T;e 	0�;e 	SNe UNe SNe UNe Sie Uie U�d PV��P��V�d P��P��V�d PV�d P�% U�]��_��S��]���U���S��_���U���S��]��_���U���]��_��]��S�P
S�% "T"*U*����P
���% *Q*�V����<���V���Q�����<����Q�����<���V����<���V����<��P
��<��% r0���0���0���P��0���0���PR& 60�6���������P�����������������P
��& P����P
��& P}S}�����S����������S������S��P��S�����P
��Z& .U.�S����������S������S��S�����P
��& G0�G}R}�����0�����������0���1�������0������P
��) 0�ns0��& 
P
9Y9m����Y�����& y�S��#�����#��& 9P9�����������������P���������P
���' ]1V��	���& 3P3����������������P
���& 3_3�S��S��S��]��S�P
S�& ,[,�^��^��^��^�P
^�' 	P��0��& ,0�,�V��V��V��V�P
V' #]B�]��]��V��]�P
0�B' V��V�PV~' "_��_~' "S��S��]�' 	P��P�( "_�( "]�& P�& P�' ]�( 	���% QR& V�( ���RX����( SRXS�( ]RX]) 	P<BP) P��U��T�u |U|�V���U���
V�
�U���U���U��V�u T��T���T���T�v �
��~�
���~v S�u �0���0��	�	0��
�
0���0���P��
0��
�
	���
�
0��
�
	��
�0���	���0���	���0���	���0���	���0���	����0���	���0���	���0�v ���~����~����~����~��
��~�
�
��~����~����~����~����~����~����~����~v ���~����~����~����~��
��~�
�
��~����~����~����~����~����~����~����~v U�V��V��V��V��
V�
�
V��V��V��V��V��V��V��Vv �0���S��st��
�
0���0�rv 
P
i^��^rv 
1�
b]bu0�u�^��^��~���^��^��^��^��^��^��^��^��^�v Q���~����~�
�
��~�
���~����~�
�
��~�
�
��~�
���~����~����~�y 0���P��]��	����	���	���	���	��	�		��	�		�|v S#'P'\S\kst��v PMv !P!���~����~����~����~����~����~����~����~����~����~����~��P@v P�
�
0�%v S�
�
S%v UV�
�
V7v 	P��
P�| *S�| *V�v P�v P�v S'w P���~����~�	�	��~�	�
��~�
�
��~�
�
��~����~��
��~�
�
��~�
�
��~�
���~'w �^��^�	�	^�	�
^�
�
^�
�
^��^��
^�
�
^�
�
^�
�^'w �V��V�	�	V�	�
V�
�
V�
�
V��V��
V�
�
V�
�
V�
�V8w P�_�
�
_�
�
_��_��_��
_�
�
_�w P�]��]��]��]��
]	'w �S��S�	�	S�	�
S�
�
S�
�
S��S��
S�
�
S�
�
S�
�S8w p����
�
���
��
�
�@w P�\��\�	�	\�	�	\�
�
\�
�
P�
�
\��\��\��
\�
�
\�
�
\�w P�_��_��P��_��_Px P0<P<i]��]��P��]jw _jw _�w P�w P�w Py 
(&�y 
P
U5y O_5y OVpy PQy _Xy _�{ PA| 'R{} _�} _�} _�y �\��\��\"z PQ��P��Q��P��Q�y �0���P��0���0���P��0���P��0��y 1��S��s���S��S��S�y S��S�y V��Vz 	P��P��^O} 'SO} 'VW{ S��SW{ V��Vi{ 	P��P��^�| 'S�| 'V�{ S��S�{ V��V�{ 	P��P��^#} 'S#} 'VLz 0�YQhz PDp@��z  q4�q,�" $ &�#'YLz 0�+
pv�6%�+/pv�6%#�/`pv�@6%#��z P]�z gVgsUst�U��z PI]� ]U]�V���U���V���U���V��U��V� ]T]�S���T���S���T���S UP�	U	BSBG�U�GcSch�U�^�P4T9ZTu�
1�
R��s�+r�+���/ QUQ���}�/ QTQ�]���T���	]�	�	�T��	�]���T��/ QQQ��Q��/ QRQ���~���R���	��~�	�	�R��	���~���R��/ QXQ�_���X���_�/ QYQ���~���Y���	��~�	�	�Y��	���~���Y�a1 1P2OPSWPW�S��P��S��P��S��S��S�	�	S�	�	P�	�	S�	�
Q�
�
S�
�
P�
�S��Q��P��S��P��P�
�
S�/ q��V��	V�	�V�/ y0)����~0)����Y0)���	��~0)��	�	�Y0)��	���~0)����Y0)��/ �\��\
�/ 0��^��~���^��	^�	�^0 P�S��S��S��S��P��S��	S�	�
S�
�
R�
�
S�
�
S��S��S�
�
S��S��R��S�3 8P��P��X��P��Sw3 PSw3 PS~6 S�4 8P��P��X��P��S�4 PS�4 PS�6 S1 P���~����~�	�	��~����~����~��P��
��~�
���~2 P�0 Pj1 Pj1 P�1 P�1 PE5 SE5 S�1 S�1 S�1 ,
(&��1 ,���1 
��~�
+U+,��~O5 S�7 P�7 S�/ Q	�/ Q�t BUB�V���U���V�t 8T8�S���T�(&�T0.(���S���T�(&�T0.(�Lu %0�W^0�u 9
�}�
���
�u #P#'��_u 9S}�S��Su 9\}�\��\;u PUZP\aPu (
��$�u (
�u (\Lu %��_�W^��_�Lu %VW^VLu 0�P%SW[P[^S�. U�V���U���V�. T�S���T���S�. Q8\8��Q��.  R �]���R���]�. Pw^x�^�. P)R).\.CPCf\k�\>/ p�,/ P'=PQkP�. ^�. ^�. ^1/ P1/ PS/ PP- UdVdg�U�P- T6\6g�T�P- QcScg�Q�f- >P?QPn- P�- Pn- 	p�H%O�7D	p�H%O�n- P�- P� 1U1�]���U���]� ;T;_S_��T���S���T�� ;Q;�^���Q���^� E0�EIPI`0�`�S��P��S��0���S� PE\j�\��P� \� 
�� V� 
�� <U<�]���U���]� CTC�^���T���^� $P��P� �0���P��0���S��P��S��0� 
P
?\h�\��P��\��P��\� (
�&&�� (
�� (V�
 U�V���U���V���U���V���U���V���U��
 T�S���T���S���T���S���T���S���T���S���T���S���T���S���T��
 (Q(������Q��������Q��������Q��������Q�P �^��^��^��^��^�
 P�]��]��P��]p �\��\��\��\��\�
 P�
 �0���0���	���0���P��0���	���0���S��0���	���0���	���0���	�p 0R0�����R������R������R������R������R������R������R����� 
P
2Q��P��Q��Q	  0�� L\��\��\��\� RL������������R����� L^��^��^��^� P9S��S��S��P� S� 	}�	T}�� ��8 )_6Ly���_��y�8 )��6m��������������8 )^6m^��^��^��^� 9�B���B���B� 9\��\��\�
 Sp	 6U6jPjo�U�o�P���U���P��U���U���P��U���U�p	 TjYjo�T�o�Y���T���Y���T���Y���T�p	 jQjo�Q�o�Q��R���Q���Q��R���Q���Q��R���Q��	 Q�	 Q�	 UPEEP�	 U�	 U 4U4�S���U���S���U���S���U���S���U� 4T4�V��v����T���v����T���V���T���V���T� 4Q4�\���Q���\���Q� 4R4�_���R���_���R� 4X4��� 4Y4�]���Y���]K �~0���~0���~0�8 "P"�^��^��P��^�  .S8 Pb w\w��Q���\b �S��S� !_!VP� 0Y� 	Q	_�����_����b �7���7���7�g P� 1
?&�� 1@�� ���1_=  ? $ &�?��� $ &�&_H  P{ @^��^{ @S��S� P� ^� n^� nS� )P P� I\� 0�� q
���	p�
���� P� P� P P P
[ \
W Vvy�
v Pv PRv }8���8�� ]� 
R
��� 
Pc  P �RUR�S���U���S��U���U���S���U���P�]��]��P��]��]@�w0�w�_���\��0���_���0���_���0���\��0���`���0���_���0���_���0���_���P�V��P��V��P��V��V� PRh�@?$�h�V��S.�	0�7� S0 :U:�V���U���V0 >T>w^w������T��������T�������^0 4Q4���0 >R>���~0 >X>���� �S��P��P��S��S� &P&������������ �]��}t���]��]��]$ P�^��^� ���~��P����~��P����~� ���~��P����~����~����~� �\��P��\��P��\��\q P��Pg @S��S� 
P
�_��P� 0����~��S����~����~����~� 	P� P	 PB S� R��� 	q��"�	p��"�T� _w Sw S� P� U4<U<N�U�N�P��P��P2 &
�&&���
�&&�2 &d���d�2 ���&S������ #
�&&�� #d�� 
���
#S� $
�&&�� $d�� ���$S���U��S���U���S���T��V���T���V�3]��	P~�P@�
U
�U�@�T�T�P�U �U� #UP�TQ �T� #TP�QR �Q� #QY�U�U�Y�
Q
R�Q�Y�TQ�T�Y�
Q
R�Q�Y�TQ�T���*U��*T��T��U@�U�S���U���S��0�&/0��� S��T7\78�T�8DUDW\We�T�e|\|��T���	P	!V&&V&2Q2Cv�SfV����U~�P�4U4_\_b�U�b�\���U���\��
S Vd� 0�d�P 	`���SsH�(S(.P.<sH���s ��+8�+��s ��+8�+�#�sX��+8�+�#�(s ��+8�+��(.p ��+8�+��.<sX��+8�+�#��.U.U^Ui�U�i�^���U���^�5T5U\Ui�T�i�\���T���\�Q�Y�������Q������2R2U_Ui�R�i�_���R���_�5X5����U0�i�0���]��]�U0�i�0���V��=QBWQ��P��U��P��Uj�(X7>X�(P(FXF���������P��X$�AQU`Q`rqx���[�����S����v"���Sy�0�BRBHr�H_R_br�b�R�50�55	r|2%�5Kr|2%#�KU
r|42%#�i�r|2%#�E�r r|4LrLQTg�+R:AR��������+q�3%�0Eq�3%�R�QVR�]R�U
����"�o�U���������p�U�\���U���U���U���0�bSbl0�l�V��0�
�FS�0�`�	�`�	� U#V#&�U�&YV T%\%&�T�&Y\) P	S	 P @S6 1\6 1V� P+P+3S37P7U\^iP{�\� P+P+US^iP{�S��Q� ]>j]@ U3V34�U�4vVvw�U�c PPt <V� $Sg 	p $ &� 8U8[�U�[pUp��U� T��T� OQO[�Q�[gQg��Q�+ 
up�q $ &"�
$�Up�q $ &"�$+�Up��Q $ &"� DPI`P`d�T#h @	t�p"�EX	t�p"�X\
�T#p�p"�\`�T#p��T#h"�0 =Q=�_���Q���_� 
	��;D��DFQjl	��0 �����T Q�_��_��_��_T q������������T q������������T UT T�]��]��]��]T Pq���������������T Pq���Y �����������` �V��V��V��S��V��Vd �\��\��\��\d �	����P��	����Q��	����	����	����Q������	����	��� 1R1S��Sv��v|"�v�R��R��qt���R��R����� �S��S��S��ST PY S�����������T 8�T �pPT p��� $R$F��Fi��v|"������ _^��^� PT������� ^� 
R� 
� ��� \� ~"�U� _X�_��_��_� RX�R��qt���R��R� ._X�_��_ PU�P��P����P RU�R��qt���R��Rl Rqt�� R1 Vz�S��V1 ��z�������
1 8�z�8���8�
1 ��Rz���R����R
1 ��#��z���#������#��= Qz�	����Q������	��		� 	��7F��ju	��0 U/S/h�U�O P!#P,BPBFR0 h���0 0��H P�0 4�0 ��S0 u����H���"�S 1��S 4�S �QTS s����H���"�Z 0��i P�Z 4�Z ��TZ s����H���"��U����H���"�r 2��r 4�r �Ur �U����H���"�P" U�V���U���V���U���VP" 8T8�S���T���S���T���S�" EPm" �]��]��]P" �����m"  8�m"  ]m" U�" !s�3$��" !T�" pq"�!U�" �S���T���S��S�" �V���U���V��V�" �\��\��\+# k]x�]C# (T(0v�# H���H�# 	T		| $ &���	| $ &�# U��U�# "p $ &H��# "s��# "v�� $ &H}"��+ U[�U��+ T[�T��+ Q1V12�Q�2NVNO�Q�O[V�+ U�U��+ 
P
Sv�Q0S7<P�+ 
P
Sv�Q7<P, S, S�, UJSJK�U�KWSWaU�, 0�>H0��/ U�U��/ U@; >U>��U�@; >T>OSO��T�D; :t����H���"�:Ks����H���"�K��T����H���"�`; U?�U�@h�U�`; T/S/?�T�@h�T�; P!#P,BPBFR`; 0��x; P�`; 4�`; ��Z`; t����H���"��; 1���; 4��; �.[�; s����H���"��; 0���; P��; 4��; ��[�; s����H���"��T����H���"��; 2���; 4��; ��[�; �T����H���"��= .U.�V���U���V���U���V��U�= .T.�S���T���S���T���S��T�= .Q.�]���Q���]���Q���]��Q�> Q��Q��Q�= .0�.�^��R��~���^��^��^��0��> 
P
�_��P��_h> 0���Y��Y�= 0Z@�Z��Z��Z��Z�> P$0P�= Z�=  Z"> ]��]"> F^��^��^*> >H���H�*> T*> >U��U*> >��]����]*> 0�>R��R*> 9T9>Q��TC> %Q��QJ> Y��YJ> YJ> ��]J> ^J> Y��Y��Yh> 
Z��Z�>  _�>  S�>  V�> P0M *U*FSF[�U�[�S0M 3T3T\T[�T�[�\0M 3Q3RVR��Q�0M 3R3���0M 3X3���SM 0�8p0�p�_��0��M 
�M 
0�
7^7;~�;D^dM P'3P8j	��joPo�	���M P�M �U��V���U���U��V��U��V�M �T��\���T���T��\���T���T��\����~���T�����~���T��M �Q��S���Q���Q��S���Q���Q��S���Q��M �R����~��R����~��R����~�M �X����~��X����~��X����~�N 	PTePegs~�P��P��P��P@O 0��^��~���^��^,N bQb�S��Q��Q,N JTJ�\��T��T,N �_��_��_hN *Y,N <�b���b���b,N <��a����a����a,N <Q��Q��QhN TD\hN *YhN D_�N PhN +
�?&�hN +��hN ��~�+]dO �_��_lO dS��SlO !P!HHd��~��P����P���O 'YlO !��c����clO !��c����clO !S��S�O C��~�O 'Y�O C��~�O P�O (
�?&��O (���O (]PS USU�U�!U]S USU�U�0Y U�U�0Y T�T�0Y Q�Q�0Y R�R��Z 7U7iVip�U�p�V��U��V�Z >T>G\Gp�T�p�\��T���T��Z P/6P69S[ 9\M�\[ 9VM�V�[ 	P	
X[ PS^�S�Z SfxSK[ S�[ S�[ S�[ 	��[ 	��[ U+\+,�U�,A\AB�U�Be\ef�U�f�\���U���U��\�[ T%V%,�T�,?V?B�T�BcVcf�T�f�V���T���T���T��[ P
PS0P03S\ P	PSP\ PS"\ !V!$�T�$HV"\ #\#$�U�$H\2\ PS'P'8S�\ 	��\ 	��\ U@V@A�U�ADVDI�U��\ T S I�T��\ 0�P9:P:;S ` U&�U�0` 0�0` 	��i U�U�U+�U�+/U/=�U��i 	���i 	���i 	��i 	�t 4U4E�U�t U<t 	�<t 	��� >U>b�U�b�U���U��� ATAb�T�b~T~��T��� 8T8T�T�duTu��T��� 5U5T�U�dwUw��U��� T1�d�1��� 5U5T�U�dwUw��U��� 8T8T�T�duTu��T�� t�#�ˌ BQR\Q\eu�ek�U#hό >	r�q"�NX	r�q"�Xar�u�"�ag
r��U#h"�P� FUFj�U�j�U���U���UP� ITIj�T�j�T���T���TY� \	����	��Y� =U=\�U���U���U�Y� @T@\�T���T���T��� t�1�s� BQktQt}u�}��U#hw� >	r�q"�gp	r�q"�pyr�u�"�y
r��U#h"��� $0�LY0��� $ULYU� �U��X���U���U���U���]��U��X���U���U��	]�	�
U�
�
�U��
�
]�h�hU� �T��^���T���T��^���T���T��^���T���T��	^�	�
T�
�^���T���T��"�T��"�#^�#�O�T��O�P^�P�h�T��h�hT�h�i�T��i�j^�j�q�T��P
�T�� JQJ�S���Q���Q��S���Q���Q��S���Q���
S�
��Q���S��h�Q��h�hS�h�i�Q��i�jS�j�q�Q��P
�Q�� <R<�[���R���R��[����}���R���[���R���[��	��}�	�	�R��	�
[�
�
��}�
��R���[��h�R��h�h[�h�q�R��P
�R��� >0�>f]��]��0���0��	�	]�g�g]h� U�� ,S��S]� p\p�	��}
����\��\��	��}
����\��_��	��}
����
_�
�
\�
�_��\��	��}
����\��	��}
����\��	��}
����\��	��}
����\��	��}
����\��	��}
����"\�"�;	��}
���;�;\�;�<	��}
���<�<\�<�D_�D�G	��}
���G�H\�H�H_�H�I	��}
���I�I	��}
���I�I_�I�J	��}
���J�K\�K�L_�L�L	��}
���L�M_�M�N	��}
���N�N_�N�O	��}
���O�O_�O�Q	��}
���Q�Q\�Q�X	��}
���X�X\�X�]	��}
���]�]_�]�^\�^�_	��}
���_�`\�`�`	��}
���`�`\�`�`_�`�a	��}
���a�a_�a�b	��}
���b�b_�b�b	��}
���b�b_�b�c	��}
���c�c_�c�c	��}
���c�d	��}
���e�e	��e�i	��}
���i�i_�i�i	��}
���i�i_�i�j	��}
���j�k_�k�k	��}
���k�l_�P
_ � P1Q1�0���0���0���_���0���P��P��S��P��Q��]���P��0���S�� 0��0�0	��0�0	��0�1	��1�1	��1�1_��1�2_��5�5	��:�:S�:�C0��C�C_��F�F0��F�F	���G�G_��H�H\��H�H0��H�H	��I�I0��I�I_��I�J0��K�L0��M�M0��N�N0��N�N_��O�O_��O�O[��V�W0��X�X	���X�X	���Y�Y[��Y�Y	��Z�Z	���Z�Z	���Z�Z	���Z�Z	���[�]0��]�]	��]�^_��^�_0��_�__��_�_0��_�_	���_�_0��_�_0��`�`0��a�a	���a�a0��a�a	��a�a0��b�b_��c�c	��c�c[��f�g	��h�h0��h�h0��h�h_��h�i0��i�j0��P
0�x� P�� P�� V�� 
_� M
Y)&���
Y)&�� LR��R� ML���L�� L[LM�R���[���R�.� 
Q
r��.� $P�� 0
!*&���
!*&��� 0@���@��� ��~�0]����~���]� �]�g�g]� �S�g�gS� �^�g�g^� 	U	N��}�g�g��}R� *P*�\�f�fP�f�g\Ր Px� T��}x� U��}� !P�� 5@��� 5P�� 5\�� @�5?��� 5P�� 5\�� 	0�	5Q]� \�� 	�2� \��\Q� �\��\��
_��_��\��_��\��\�� \�:�:\�:�B_�F�F\�F�F_�G�H_�H�I\�I�I\�I�J_�K�L_�L�M_�M�M_�V�W\�[�[_�[�\\�^�^\�^�^\�^�__�_�__�`�`_�`�`_�a�a_�g�g_�g�h_�h�i_�i�j_�P
_� | $ &Hp"��| $ &H��}"���| $ &H��}"���| $ &H��}"��@�@| $ &H��}"��B�B| $ &H��}"��[�[| $ &H��}"�X� P���}��
��}�
���}��
��}����}�:�B��}�F�F��}�G�H��}�H�I��}�I�J��}�J�L��}�L�M��}�M�M��}�[�[��}�^�^��}�^�^��}�^�_��}�_�_��}�`�`��}�`�`��}�a�a��}�g�g��}�g�h��}�h�i��}�i�j��}�P
��}X� �0���0���0��H�I0��^�^0�X� �0���0���0��H�I0��^�^0�X� M0���P����}��P��
\�
�\��\�:�;\�;�<\�F�F\�G�G\�H�I0��I�J\�L�M\�`�`\�g�h\�h�h\�j�j\X� �0���0��	�	0��
�
0���0��G�G_��H�I0��\�\	��^�^0��`�`	��`�`_��a�a	���h�h_��i�i	��j�j_�O� P�^��0���^��^�4�7^�7�<��}�@�@^�A�A^�A�B��}�C�D^�E�F^�F�G^�G�G��}�U�W��}�X�Y��}�Y�Y^�Z�Z��}�Z�Z^�[�[��}�a�a^�a�b^�b�b^�b�c��}�c�d��}�d�d^�d�d��}�P
��}�� P5^��P��]��	]�	�
]�
�]�9�;]�E�E]�F�F]�G�I]�I�J]�K�K]�]�^]�_�_]�f�f]�f�f]�g�g]�h�i]�� P{S��P��P��
V�
�
V�
�
S�
�V��P��V��V��V�:�<V�<�B��~�E�EV�F�GV�G�G��~�H�IV�J�KV�L�LV�L�M��~�Z�\��~�]�]V�]�^P�^�^S�^�^��~�^�^V�_�_��~�_�`V�`�`��~�f�gV�g�gV�g�gV�g�h��~�h�i��~�i�iV�i�i��~�P
��~ (P(aV��P��	S�
�
S�
�
P�
�
V�
�S�9�<S�E�ES�F�FS�H�IS�J�KS�K�LS�^�^S�_�_S�f�fS�f�gS�g�gS�i�iS-� "]��]-� "_��_F� 	P��P��^��  ]��  \O� PP^P�]��^O� �S��Sg� ^�� ]ǖ T3}�W�WT�W�W}Ö yX��X�W�WXЖ t� T *}#�Ж r@���@�Ԗ $t#���������@#���������-(�$t#���������@#���������-(�&'}##���������@#���������-(�Ԗ NX��XԖ NY��Yږ 	$t#���������@#���������-(�	$t#���������@#���������-(�t�HT��Tږ HX��Xږ HY��Y� 
0�
Pp�/P��PK� ,}�=�=}K� P,}�=�=P�=�=}Z� 4�Z� PZ� ��zݘ ���}����}����}�-�-��}�8�9��}�<�<��}�I�I��}ݘ ���}��P����}����}�-�-��}�8�9��}�<�<��}�I�I��}ݘ �\��\��\�-�-\�8�9\�<�<\�I�I\ݘ A	��Rq0���0���	����	����V�-�-V�<�<p��I�I	���I�Ip��I�I	��I�I0�	� P��P��V�H�IP�I�IV	� P��P�H�IP�I�IVW� P	VW� P�� 0�v�#�3%�
v�#�3%#�!
v�#�3%#���v�#�3%��G�Gv�#�3%�� 0�}2%�[}2%#�[q}|2%#�q� P�+�,P�,�,V�:�:P�:�:Vq� P�+�,P�:�:P�:�:Vs� P	Vs� P™ ^��^�G�G^� nS� P� 	P� 
P}� \�'�(\� $P$g��}����}�$�$��}�,�,��}�� P/��}�#�$��}�� /_�#�$_%� 	P�� \�#�$\�� _�#�$_� 	P�#�#P�#�$��}� %\�� 4\�� C^C���}����}����}�� ��}�"�"��}�#�#��}�$�$��}�,�,��}�,�,��}�,�-��}�-�-��}�P
��}�� �_��_��_��_�� \�"�"_�#�#_�$�$_�,�,_�,�,_�,�-_�-�-_�P
_�� CR�� �]��]�
�
]��]�� ]�� P���}��P����}����}����}�� ��}�"�"��}�#�#��}�$�$��}�,�,��}�,�,��}�,�-��}�-�-��}�P
��}�� P���~����~����~�� ��~�"�"��~�#�#��~�$�$��~�,�,��~�,�,��~�,�-��~�-�-��~�P
��~�� ���~����~����~�� ��~�"�"��~�#�#��~�$�$��~�,�,��~�,�,��~�,�-��~�-�-��~�P
��~�� P���}����}�!�"��}�"�"��}�*�*��}�*�*��}�+�+��}r� P�^�	�	^��^��^�!�"^�"�#^�*�*^�*�*^�+�+^�� P���~����~����~�� ��~�"�"��~�#�#��~�$�$��~�+�,��~�,�,��~�,�-��~�-�-��~�P
��~�� 6�6�]����~�1�����~����~�1�����~�1��� ��~�1��"�"]�#�#��~�1��$�$]�,�,]�,�,]�,�-]�-�-]�P
]z� ?0���0���	���	��� (0�((\(8|�8�\��\��\��\�"�"\�#�#\�$�$\�+�,\�,�,\�,�,\�-�-\�P
\�� P�V�	�	V��V��V�!�!V�!�!R�"�"V�)�*V�*�*V�+�+0��  SF�S�
�
S��S��S�!�!S�#�#S�#�$S�+�,S�,�,S�P
0��� �^�
�
^��^��^�� P���}�
�
��}����}����}�� ���}�
�
��}����}� d��}��P����}�� �V�
�
V��V��V��R�� �]�
�
]��]��]�� �_�
�
_��_��\��_�� ȟ�� 0��� ]j� ^j� ��}j� P� (��}� (��}� (��}
� 0�� &\�,�,\�P\�� P��~�*�+��~�� _�*�+_�� P�*�*P!� %��~!� %\"� 7ȟ"� P&R&7��~� :��}� 0��^����~����~��~���^��	^�	���}����}����}����}����}����}��^����}����}�!�!��~�!�$��~�%�%��~�%�&��~�&�&^�&�'^�'�'^�)�)��~�*�+��~�+�,��~�,�-��}�-�-��}�-�-��}�-�-��}�-�.��}�.�.��}�5�6��~�7�8��}�8�8��}�8�8��}�8�8��}�8�8��}�9�9��}�9�9��}�9�:��~�;�<��}�<�<��}�=�>��~�>�?��~�?�?^�@�@��~�@�A��~�A�A��}�A�A��}�B�E��~�E�F��~�F�F��~�F�G��~�G�G��~�H�H��~�� [�RR0���	���	���	���	���_���_���	���_���[���[���_��"�"[��%�%_��%�%_��&�&[��.�.[��0�0[��0�0	��1�1	���1�1	���2�2[��4�4	��4�4_��7�7[��8�8[��9�9[��9�9_��9�9	��:�:[��<�<[��=�=[��?�?_�� Pf
~1$~"3$q"���
~1$~"3$q"���	~1$~"3$s�"���
~1$~"3$q"��%�&
~1$~"3$q"��&�&~1$~"3$s�"�� �\��	\�	���}����}����}����}����}����}��\�%�&\�&�&\�&�'\�,�,��}�;�;��}�;�<��}�?�?\�?�?\�@�A��}�A�A��}*� P���}����}����}����}����}�!�!��}�!�$��}�$�%��}�%�%��}�%�%��}�&�&��}�&�'��}�(�)��}�*�+��}�+�,��}�,�,��}�,�,��}�,�-��}�-�-��}�-�.��}�5�5��}�7�7��}�7�7��}�7�8��}�8�8��}�8�8��}�8�8��}�8�9��}�=�=��}�=�>��}�?�?��}�?�@��}�@�@��}�A�D��}�E�F��}�F�F��}�F�F��}�F�F��}�G�G��}/� EPE���}����}��P��|,��P�!�!��}�!�$��}�$�%��}�%�%��}�%�%P�%�%|,�&�&��}�&�'��}�(�)��}�*�+��}�+�,��}�5�5��}�9�9��}�=�=��}�=�>��}�?�?��}�?�@��}�@�@��}�A�D��}�E�E��}�F�F��}�F�F��}�F�F��}�G�G��}#� ���}����}����}����}����}����}����}�'�'��}�'�'��}�'�(��}�(�(��}�(�(��}�(�(��}�(�)��}#� m\#� �S��S��S��S��S��S��S�'�'S�'�'S�'�(S�(�(S�(�(S�(�(S�(�)S#� �8���8���8��'�(8��(�(8��(�)8�`� 00�AWRW���}����}����}�#�����}����}����}����}����}�&�'��}�'�'��}�'�'��}�'�'��}�'�(��}�#��(�(��}�(�(��}K� 0�QPQUp�UaP��P`� P0| �+|8�+��+� QpV�#�#V#� m0���\��\��\��\��\�'�'\�'�'~������3#2$��}"��'�'\�'�'~������3#2$��}"��'�(\�(�(\�(�(\�(�(\�)�)\K� P���}����}����}����}����}����}����}�&�'��}�'�'��}�'�'��}�'�'��}�(�(��}�(�(��}�(�)��}f� Pz� P&Q&���}#� m0���^��~�~���^��^��^��^�'�'^�'�'^�'�(^�(�(^�(�(^�(�(^�)�)^#� m0�~���}����}����}����}����}����}��P����}����}�'�'��}�'�'��}�'�(��}�(�(��}�(�(��}�(�(P�(�(��}�(�)��}#� m0�~���}����}��P��R����}����}����}����}����}����}�'�'��}�'�'��}�'�(P�(�(��}�(�(��}�(�(��}�(�(��}�(�)��}� 
p $HM$)���
p $HM$)��#�#
p $HM$)��#�#~0�3)��$�$
p $HM$)��$�$~0�3)�� o0���0���1���0��#�$1��$�$0��%�%1��� p
��<q"�q�
��<q"�"� �_��_��_�%�&_�&�&_�&�&_�'�'_�� P� o
z�%���
z�%���
9u%���
z�%��#�$
9u%��$�$
z�%��%�%
9u%�� PQUXU���}�#�#��}� �]��]�%�&]�'�']�� ur"��V��V��V��V�&�'V�'�(V?� KP�#�#P�� R��}�� Uͫ &Rͫ &S� "\�'�'\� "S�'�'S� 	P�'�'P�� *\۬ Pʹ P7� R��}����}7� S��Sz� P�� ��}�� 	t
��1�!��}#�
��1��� !��}�� t
��1����#<��}"�!��}#�
��1����#<��}"��� tO%�z��}#�O%��� ��}+� 8�+� 	q�����	v�����+� ~�2� Q0��}0iv3$��#�#��}i� vu3$ $ &�v~��3$ $ &�!Qi� "0�i� pt"�!UY� ���}����}� � ��}�!�!��}�!�#��}�$�$��}�$�%��}�&�&��}�&�&��}�(�(��}�*�*��}�*�+��}�4�5��}�8�9��}�=�=��}�=�>��}�>�>��}�?�?��}�?�?��}�?�@��}�@�@��}�A�C��}�C�C��}�C�D��}�D�E��}�E�E��}�E�F��}�F�F��}�G�G��}Y� �\�&�&\�&�&\�>�>\£ 
P
���}����}�� ��}� � ��}� �#��}�#�#��}�$�$��}�%�%0��'�(��}�)�)��}�*�*��}�4�4��}�8�8��}�<�<��}�<�=��}�>�>��}�>�>��}�>�?��}�?�?��}�@�B��}�B�B��}�B�C��}�D�D��}�D�D��}�E�E��}�E�E��}�F�F��}ң P(X(���}����}�� ��}� � ��}� �"��}�#�#��}�#�$��}�'�'��}�)�)��}�*�*��}�4�4��}�8�8��}�<�<��}�<�=��}�>�>��}�>�>��}�>�?��}�?�?��}�@�B��}�B�B��}�B�C��}�C�D��}�D�D��}�E�E��}�E�E��}�F�F��}`� T���}����}� � ��}� �!��}�!�#��}�$�$��}�$�%��}�%�&��}�&�&��}�(�(��}�)�*��}�*�+��}�4�5��}�8�9��}�<�=��}�=�>��}�>�>��}�?�?��}�?�?��}�?�?��}�@�@��}�A�C��}�C�C��}�C�D��}�D�E��}�E�E��}�E�F��}�F�F��}�G�G��}b� RRR��������"�"R�"�"�������=�>R�C�D������O� P�]��]��]��_�� ]�$�$]�$�$_�&�&]�'�']�'�'P�'�']�1�1]�5�5]�9�9]�9�:_�;�;]�;�;]�;�;_�;�<]�=�?]�?�?]�?�@]�@�A]�A�A]�B�B]�C�C_�� (P(�}���}������}���}��$�$}��$�$��%�&}��0�0}��4�4}��8�8}��9�9��:�;}��;�;}��;�;��=�=}��@�A}��A�B}��� [���[���0���0���[��"�"[��$�$0��.�.[��2�2[��7�7[��8�8[��9�9[��<�<0��<�<[��=�=[��=�=0�� "0�3ISI�^����}����}����}�#���^�� ��}� �!��}�!�!��}�#��!�"��}�#�#^�#�#^�'�'��}�(�)��}�)�)��}�)�*^�3�3��}�7�7��}�;�;��}�<�<��}�=�>��}�>�>��}�>�>��}�>�>^�?�@^�@�B��}�B�B��}�B�C��}�C�D��}�D�D��}�D�D^�D�D��}�E�F��}� P"| �+|8�+��� ���}����}����}����}�� ��}�!�!P�$�%��}�&�'��}�'�'��}�(�(0��1�1��}�5�5��}�9�9��}�:�:��}�;�<��}�<�<��}�<�<��}�=�>��}�?�@��}�@�@��}�A�B��}�B�B��}�B�B��}�C�C��}פ �\��S����}����}����}����}� � ��}�!�"\�%�%��}�'�'��}�(�(\�(�(\�1�2��}�5�6��}�:�:��}�:�;��}�<�<��}�<�<��}�<�=��}�>�>\�>�@��}�@�@��}�@�A��}�A�B��}�B�B��}�C�C��}�D�D��}�� �V�%�&V�>�>V�� "P"���}����}� � ��}� �!��}�!�#��}�$�$��}�$�$��}�%�%��}�'�(��}�)�*��}�*�+��}�4�4��}�8�8��}�<�<��}�=�=��}�>�>P�>�?��}�?�?��}�?�?��}�?�?��}�@�B��}�B�C��}�C�C��}�D�E��}�E�E��}�E�E��}�E�E��}�F�G��}�� �V��V��V� �!V�"�"V�%�&V�'�(V�(�)V�2�2V�6�6V�:�:V�;�;V�<�=V�=�=V�>�AV�B�CV�C�CV�C�CVS� rp"�P�_��_�� _�!�"_�"�#_�&�&_�(�(_�)�)_�7�7_�=�=_�>�>_�?�?_�D�D_i� T��}�&�&��}i� S�&�&Sx� 	P�&�&P�&�&V�� %��}�� $]�%�%]�� $S�%�%S�� 	P�%�%P�%�%��}a�  ]a�  \:� S��}:� Rb� 1Rb� 1��}Ƶ S��Sѵ 	P��P��]�� #S�� ]�(�(]�� P��}�(�(��}� 	P�'�(P�(�(��}	� #]\� &H�\� p��# $ &�	p $ &�
}��# $ &�
P%}��# $ &�\� %Ul� P�� I_��_��_��_��_�#�#_�&�&_�4�4_�:�:_�:�:_�A�A_�� �V��V��V��V��V�#�$V�%�&V�&�&V�0�0V�4�4V�8�8V�8�8V�:�:V�:�;V�;�;V�<�>V�>�>V�>�?V�?�?V�@�AV�A�AV�A�AV�� 
S
���}����}����}����}����}����}�#�$��}�%�&��}�&�&��}�0�0��}�4�4��}�8�8��}�8�9��}�:�:��}�:�;��}�;�;��}�<�>��}�>�>��}�>�?��}�?�?��}�@�A��}�A�A��}�A�A��}�B�B��}�� �\��\��\��}�� $ &33$}�"����� $ &33$�"���\��\��\��}�� $ &33$}�"��#�#\�#�$}�� $ &33$}�"��$�$�� $ &33$�"��%�&\�&�&\�&�&}�� $ &33$}�"��0�0\�0�0}�� $ &33$}�"��4�4\�4�4}�� $ &33$}�"��8�8\�8�8}�� $ &33$}�"��8�9�� $ &33$�"��:�:\�:�:}�� $ &33$}�"��:�;\�;�;}�� $ &33$}�"��;�;�� $ &33$�"��;�;\�<�>\�>�>\�>�>\�>�?\�?�?\�@�A\�A�A\�A�A\�A�A}�� $ &33$}�"��� �]��]��]��_��]��]��]�#�$]�$�$_�%�&]�&�&]�0�0]�4�4]�8�8]�8�9_�:�:]�:�;]�;�;_�;�;]�<�>]�>�>]�>�?]�?�?]�@�A]�A�A]�A�A]�B�B_�� �[��[��[����}��[��[�#�#[�#�$Z�$�$[�%�%[�&�&[�0�0[�4�4[�8�8[�8�8Z�8�8[�:�:[�:�:[�<�<[�@�@[�A�A[�� 6^�9�9^�;�;0��;�<^�<�<^�=�=^�� P���}����}����}����}����}����}�#�$��}�%�%��}�%�%��}�0�0��}�4�4��}�8�8��}�8�9��}�:�:��}�:�:��}�;�;��}�<�>��}�>�>��}�>�>��}�>�?��}�@�@��}�@�@��}�A�A��}�B�B��}�� �S��S��S��}���S�#�$S�%�%S�0�0S�4�4S�8�8S�8�8S�8�9]�:�:S�;�;S�<�=S�>�?S�@�@S�@�@S�A�AS�B�B]ť gp
���g�	v�
�����
��}�
�����
��}�
�����p
�����	v�
�����	v�
�����p
�����	v�
����#�#p
����#�$	v�
����%�%p
����%�%	v�
����%�%	v�
����0�0p
����0�0	v�
����0�0
����4�4p
����4�4	v�
����8�8p
����8�80��:�:p
����:�:	v�
����:�:p
����:�;
��}�
����<�<	v�
����<�>
��}�
����>�>
��}�
����>�>
��}�
����>�?
��}�
����@�@
��}�
����@�@p
����@�@
��}�
����@�@
��}�
����A�Ap
���O� P��}�;�;0��>�?0��?�?4��?�?4�p� P�7�7P�7�7X�;�;P�?�?Pʦ  P�;�;P�;�;p�~��;�;P�<�<p�~��<�=Pť [ݥ V��V��V�#�#V�%�%V� *q��*q
v�4%����q����r4%���#�#r4%���$�%q���%�%
v�4%���%�%q���/�0
v�4%���7�8q���:�:r4%���:�:
v�4%���:�:r4%���<�<
v�4%���@�@
v�4%���A�Ar4%���� 
V�$�$V�� 
s��$�$s��� 
q���$�$q���� 
r?���$�$r?���$�$
v�?���  p
��� C	v�
���� CSO� 	v�
���
��}�
����;�;	v�
����;�;
��}�
����>�?
��}�
����?�?p
����?�?
��}�
����?�?
��}�
���O� S�;�;S�>�?S�?�?S�?�?SW� 	P�;�;P�>�>P�>�?T�?�?P�?�?P�� '��}�� 'Sv� 2
��}�
���v� 2S=� KRK\Y��R��Y=� 0�~V=� CQCGs�GX}�#���Q��s�P� Pp@�6P!� V�	�	V!� S]�	�	]3� 	P�	�	P�	�	S�� %V�� %]5� 
��}�
���5� Sb� :��}:�_��_��_��_��_��_�#�$_�2�3_�3�3_�8�8_�8�8_b� :\:���}����}����}����}����}����}�#�$��}�2�3��}�3�3��}�8�8��}�8�8��}b� �S��S��S��S��S��S�#�$S�2�3S�3�3S�8�8S�8�8Sd� (Q(���}����}����}�.�/��}�4�4��}�� �V��V��V��V�0�0V�0�0V�5�5V�5�6V� HPHYq3$v"��P�-�-q3$v"�-�.P�3�3P�� )Z)���}����}����}����}�0�0��}�0�0��}�5�5��}�5�6��}p� P���}����}����}����}����}����}�#�$��}�2�3��}�3�3��}�8�8��}�8�8��}�� �^��^��^��^�0�0^�0�0^�0�1^�5�6^�6�6^�� 	Z	m��}�0�0��}�6�6��}� ���}����}�/�/��}�4�5��}$� �Y����}��P����}��Y����}����}�1�1��}�6�6��}�� �\��\��\�.�.\�3�4\�� �\��\��\�"�"\�2�2\�7�7\�� p"�%P%���}����}����}����}�#�#��}�2�2��}�7�8��}z� "0�"�]��}���P��]��]��]��]��]��]�#�#]�2�2}��2�3]�3�3]�8�8]�8�8]z� P"| �+|8�+���� ]�� _ϧ &Rϧ &S� "V�"�"V� "S�"�"S� 	P�"�"PC� #V7� RU��U����}7� RR��R7� RS��SH� ^~�~�A^7� 0�RPd� ^� RU��U��z3$�� )P)Rv��v� "R"KQ� )0�))qv<�+<�+��)2qv<�+<�+�#�2;qvH�+<�+�#�;Rqv<�+<�+��� P� PD� vM� qv<�+<�+��M� vM� Q;� 
v#�O%�Q
v#�O%�M� v�� ;0���0��� q	T�� 	U	;��}����}�� P $P�� P�� Pũ Pũ P
� 0�=S=As�AHS,� Qs2$s"s2$s"2$"3$|�"�ۙ �\��	��}
����\��\��	��}
����\��	��}
����\��	��}
����	��}
���*�*\�*�*	��}
���@�@\�@�G	��}
���H�H	��}
���H�H	��}
���H�I	��}
���J�J	��}
���K�K	��}
���N�O\�O�O	��}
���Q�Q	��}
���W�W	��}
���W�W	��}
��T� P�S��S�7�9��}�=�=��}�=�>��}�?�?S�@�@S�F�FS�L�LS�L�LSۙ �0���0���0���S��0���0��*�*0��@�@0��J�JS�N�O0��W�WS�W�WSۙ �0���0���0���0���S��0��*�*0��@�@0��N�O0�J� P���}����}��	��}�=�=P�=�>]�>�>��}�?�?]�@�@��}�A�B��}�B�B��}�H�H��}�N�N��}�N�O��}؛ ^/U/@^��U��P��^��^�
�
^�
�
^�
�
U�
�^�>�>P�>�>
}6$|�"��?�@V�A�AR�A�A
v6$|�"��B�C_�C�C^�D�EV�E�E^�F�F^�G�G^�K�K^�M�M^�S�S^�S�S^6� 50�5�_�����P��_��	_�	�
_��_��_�'�(_�>�?��?�?0��?�?]�?�?}��?�?]�?�@0��B�B0��B�BV�B�Bv��B�BV�C�C0��D�D_�F�F0��F�G_�H�H_�H�H_�K�L0��L�L_�N�N_�T�T_�T�U_/� <V�?�@P�@�@
��}#�
����C�CP�C�C	s�
����F�FP�K�LV.� ;0�;���}��P����}��0���]��]����}��0�����}�� S؛ 3��}��P����}����}�
�
��}�
�
��}�&�&0��?�?P�?�@_�B�BP�B�CV�C�C��}�D�D_�D�DV�D�E_�E�E��}�F�F��}�G�G��}�K�K��}�M�M��}�S�S��}�S�S��}i� P�V��V�?�?V�?�@V�F�FV�L�LV�L�LV~� P*V � T_S��S(� ?P?�^��^��^��P�
�
^�?�?^�M�N^�� "V�)�*V�� "\�)�*\� PS�)�)P�)�*S�� )V�� )\G� �]��]��]��]�
�
]�?�?]�� 0�pS��
S�?�?0��� Ph� P� P��P��S�� �V��V��
V�?�?V�� P�_��_�
�
_�?�?P�� 
P�� P�� _�� P�� P�� P�� (V?L]��V��]��V�
�V�'�'V�K�KVk� ._k� .\�� V��V�� q4%��
p��
p����p��؛ ��}����}�
�
��}�K�K��}؛ ��}��P����}�
�
��}�K�KP؛ 
V��P��V��P��]�
�
]� P؛ 
S��1���S�
�
S؛ ��}��P����}�
�
��}ȝ Pȝ P� P]� P]ޜ %S�$�$Sޜ %\�$�$\�� 	P�$�$P�$�$��}'� %S � !@� � 	p $ &�|��# $ &�P|��# $ &� � Uf� @�f� 0�f� ^�� *S*�\��\�=�=S�?�@S�� �V��V�=�=V�@�@V�@�@|�� .Q� )P)+qt��� 1�v]��]�=�=1�� 0��� PvS��S�=�=P� P� P� P}� ��}}� ��}ͺ P���}����}����}� P�_����}����}��_����}%� ��}i� �]��}t���]��]�� P�\��\��]��\�� P>_��_�� >S��S�� !0��� ]�� ]e� PRpt�e� p�r�Pe� 0�e� Pi� U)r0)2v6$|�"#0� v^v�~t���^� PAV� A\� $0� � k\��\D� 1�GVfiVD� PG]fi] � 00�gkPj� PQj� Pj� Px� ��R����R�x� �\��\�� 
P
IVI]P]}V��V�� P��P��S�� #U#.Q.YSY[�U�[qSquQu��U���U���U���S���U��� *T*ZVZ[�T�[V��T���T���T���V�� V,GV�� 0�,G0��� S,BSBFQFG�U��� P**`�SZP�� P� `�� 0�� T�T�� 	�P� UBSBF�U�FeSex�U�x�U���U���S���U�P� $T$CVCF�T�FsVsx�T�x�T���T���VP� $Q$E\EF�Q�Fs\sx�Q�x�Q���Q���\p� Q\&J\p� TV&JVp� S&ESEJ�U�p� 0�&J0��� 
P11`�V]P�� P�� `��� 	�� U'S'0�U�04U49�U�� U,0U05�U�� 
S
�U�� S`!
U
�U�`!
T
�T�`!
Q
�Q��!
U
�U��!PSW`P`iS�!0��!0�/S�!S��!4��!�6��!
��!	P	S
!PSp)!QUQfPf�S����|���U���P��S����|��	S�	���|���U���%��|�%�%�U��%�:��|�:�;P�;�A��|�A�F�U��F�F��|�F�I�U��I�M��|�M�M�U��M�O��|�O�S�U��S�U��|�U�U�U��U�U��|�U�U�U��U�V��|�V�V�U��V�X��|�X�`�U��`�a��|�a�d�U�
*!P�S��S��0���P�
�
0���	����S��	���	���]��_��	��$�$	���%�%S�&�&	��)�+0��,�,	��5�5S�9�9	���:�:	��;�;	��>�>	ܟ�?�E0��E�ES�E�F0��F�FP�F�HS�H�H0��J�J	��L�L0��N�R0��T�TS�U�U	��W�W0��W�XS�X�[��|�]�^��|�^�_S�_�_0��_�_	���_�`S�`�`[�a�a0��a�aP�a�c0�^*!0�V]Bv���0���V��v���V��v��)!&S����|����|����|\,!	P	
R�+!P48PB\P_gPw�V��P��Q�)!�2���2���92��:�a2��a�c2��+!S�+!S�,!T\T���|����|����|����|����|����|�0�0��|�2�2��|�5�5��|�5�5��|�,!TST���|����|����|����|����|����|�0�0��|�2�4��|�5�5��|�5�5��|�7�9��|�:�:��|�C�C��|�F�G��|�G�I��|�P�R��|�Z�Z��|�,!T0���1��5�5U�,!T0�T���|����|����|����|����|����|����|�0�0��|�5�5��|�5�5��|�,!T0�T���|����|����|����|����|����|����|�0�0��|�2�2��|�5�5��|�5�5��|�,!�S��S��S��P��p@���P��P��
s6$|�"���S��S��S��S�0�0S�3�3P�3�3
s6$|�"��4�4S�4�4S�,!%0�%TRT�^��^��R����|��^��^��^��^�0�0^�5�5^�5�5Rg-!P��P��P�/�/P�0�0P�E�E	��P�P	��Y�Y	���,!/0�/�V��v���V��V��0���0���S��s���S��V��V��V��V�0�0V�4�4S�4�4V�4�5V�,!q0�q�_��0���0���_��0���_��0���_�0�0_�4�40�NF!P�E!S*�S��S��S��S��S��S��S��S�'�(S�E!'0�'6_6:�:�_��_��_��_��_��_��_��_�(�(_=I!0��
�
	���0���	��!�!	��wF!XS��S��S��S��S�&�'SF!P\��\��\��\YH!R���|����|����|�#�#��|�F!&P&+V��P��V��V��V�&�&VIH!PhH!*PgvP��P��PYH!R��|YH!]YH!T\YH!UNF!PNF!P�I!OS�
�S��S�I!O^�
�^��^����|�P!P�]��]�P!P]��|��	��|`P!��|�P!P���|��	��|�I!&P&+\�
�
P�
�\��\�P!P��P�P!R��|�P!V�P!T��|�P!U�P!]�P!]U!P^_6U!P.T.=��|&U!PN\6U!^6U!^FU!_FU!_�E!��|(/!��|OV4/!>S>CP(/!0�(/!��|9/!S_/!S_/!S_/!V�/!��|7=P=���|��
��|����|����|����|����|�3�3��|w/!)0�)3��|8BPB���|�	�
��|����|����|����|����|�3�3��|�3!	���/!�S��	S�
�
S�
�
S��S��S�2�2S�/!P���|��	��|�
�
��|�
�
��|����|����|�2�2��|�/!���|��	��|�
�
��|�
�
��|����|����|�2�2��|�1!�_��t���_��_��_'2!�^��^�
�^�0!�^0!R���|��	��|�
�
��|�
�
��|�
���|����|�2�2��|�0!�V��V��V�0!�\�1!=0�=���|��R����|����|����|�0!1[1���|�0!1Y1���|�1!FUF���}����}����}
0!P���}��	��}�
�
��}�
�
��}�
���}����}�2�2��}�1!QF��}# F���}����}����}�1!Fp��}"�F�
��}��}"���
��}��}"���
��}��}"�0!T�]�
�
]�
�
]�
�
_�
�
]�
�_�2�2]�0!�0���0���	���]�	�	]��0��0�0	ܟ0!��]��
�
�]��
�
�]��
��]��2�2�]�0!�����
�
����
�
����
�����2�2���0!�����
�
����
�
����
�����2�2���0!�����
�
����
�
����
�����2�2���0!��w��
�
�w��
�
�w��
��w��2�2�w�0!T�]�
�
]�
�
]�
�
_�
�
]�
�_�2�2]0!�S�
�
S�
�
S�
�S�2�2SC0!P�V�	�
V�
�
V�2�2V�0!P7\��	\�0!3^��	^�0!P^��|�	�	��|�	�
P�
�
]0!Pp��|�
�
P�
�
]�2�2��|�0!0�3PC0!L4��2�24�C0!L]�2�2]C0!L
�,&��2�2
�,&�C0!LS�2�2Se0!)P�1�1PC0!"
�?&�C0!"���0!P�0!P�1!	R�1!R�3!P�2!P���}����}����}��
��}�2!aPbkP��P��P04!Pa��|�	�	��|54!BP�	�	P�	�	Y�2!P���}����}����}��
��}�2!P���}����}����}��
��}D2!�\��~��|2&�ժ�z���\��~��|2&�ժ�z���
\�1!P�]��]��]�
�]�1!PB]�1!BV�1!v�B^�1!0�B\�1!V	�1!V2!V3!R���|����|3!P3!PD2!��|D2!��|D2!��|�����#<��|"�D2!Y��|#�O%��
�
��|#�O%�D2!��|[2!\[2!V[2!|����#<v"�[2!Bv�O%�[2!V�2!��}�2!��}�4!9��|�/!P�5!!U��U�5!!R!���|��R����|�
�
��|����|����|����|����|����|�#�$��|�$�$��|�'�'��|�0�1��|�1�2��|�2�4��|�:�<��|�<�<��|�=�=��|�>�>��|9!K[KW{�~�u�V��V��[��	^�	�
[�
�
��|��
^�
�^����|��^��^_9! 0�w�X����|��X��0���	Z�	�	_�	�
Z�
�
��|�
�
Z�
�
_�
�_����|��_��_9!0��8!	_��P��	����0���P��S��	P�	�		���0���	���	���0���0���0���	���	��,�,	��,�,]�-�-	��-�.0��5�70��7�7��|�7�80��8�8_�5!U�5!R���|����|�$�$��|�$�$��|�'�'��|�1�1��|�2�2��|�2�2��|�=�>��|�>�>��|36!#X#�]��]�#�#]�#�$]�0�0]�=�=]�6!�S��S�"�#S�/�/S�<�<S/6!'z��'��������#�#���#�$���0�0���=�=��J8!;S�5!U0�UePe�]����|����|�$�$��|�$�$��|�'�'0��1�1��|�2�2P�2�2]�2�20��=�>��|�>�>��|�6!^?UPU�^�"�"P�"�"^�/�/^�<�<^�<�<^87!|3$p"��
|3$��|"��.�.
|3$��|"��;�;
|3$��|"��;�;
|3$��|"�6!P/Q/���|����|�"�"P�"�#��|�#�#��|�/�0��|�<�<��|�<�<��|�6!0��V��0���\��|���\��0���0��"�"0��"�#V�/�/V�/�/0��<�<0��<�<V�5!�0���P��P��Y��_��0��$�$0��$�$	��$�$0��'�'0��'�'s��1�10��1�1	��2�20��2�2P�2�2]�2�20��2�2s��=�>_�>�>P�>�>X�>�>_�6![)7P7�\�"�"[�.�/\�;�;\�;�;\j6!P���|����|�"�#��|�#�#��|�/�0��|�<�<��|�<�=��|/6!'0�';��|2%�;�	��|2%#���	��|2%#��#�#	��|2%#��#�$	��|2%#��0�0	��|2%#��=�=	��|2%#��=�=	��|2%#��5!S�'�'S�2�2S�5!S�2�2SmI!SmI!S6!P87!O\�.�.\87!OS�.�.S87!O^�.�.^R7!1P15~�j7!R87!H�87!	~��# $ &�	P~��# $ &�87!U6!P�"�"P/8!��|����|�,�,��|�-�-]T8!VY8!V�N!P�9!&R&+rh��9!V�9!\!:! P 7p�~�:!0�y:!P!:!PT:!Q%VT:!U%\Y:!P�:!WV�:!W\�:!�
�,&���
�,&���
�,&��'�'
�,&��(�(
�,&��(�)
�,&��:!�C���C���C��'�'C��(�(C��(�)C��:!1��]����|��]����|��]��]�&�&]�'�']�(�(��|�;!E0�EV^VZ~�Zw^��^�$�%0��:!P2;!Pl\l�|���\��R��\��\��|���\�%�&\�&�'\�'�'\�:!PKSKwP��P�:!P�:!PJ;!PJ;!P�;!|���|��;!]+}�~���]��X�&�&X�;!]|<!]@�]�<!(]�<!(V�<!(\�<!PS`>!)[)_��|����|`>!cV��V����|����|�!�#��|�)�+��|�+�,��|�,�,V`>!_0���0���P����|��
��|�!�#��|�)�+��|�+�,��|`>!c
-&���
-&���
-&��!�#
-&��)�,
-&�DC!R���}����}�� ��}�"�"��}�A!q����x"�r����x"���q�p"���P����|����|�#�%��|�%�&��|[B!P#R#���|��P�B!P�U��Po>!TS��
S��S�!�#S�)�+S�+�,SB!P�_C!�_��_��p��}"�� � _�"�#_o>!T0���0���
��|����|�!�"��|�"�"P�"�#��|�)�+��|�+�,��|�,�,0��O!P\�O!PJB!�\��\�!�!\�$�$\�>!P��P��0���1���
^��^� �"^�)�+^�+�,^�A!3PC!P���|����|� �"��|�"�#��|�B!x
���&	u�
���)T!��|�B! 0�  P $p�$?PpA!,P,���|����|����|�#�%��|�%�&��|�&�&PB!PB!P[B!P[B!P�B!P�B!PDC!TDC!���|����|�"�"��|DC!R���}����}�"�"��}DC!�S��S�"�"SIC!P2P2w��}����}�"�"��}�C!.U��U����}��U����}�"�"UIC!PIC!PcC!PcC!P�C!Q�C!Q�S!PQ��Q/S!\/S!�S��SpT!P��}pS!P1R1�V��V��RiS!TiS!Q���}����}xS!)0�);|t3%�;D|t3%#�DM|l3%#�M~|t3%���|l3%#��S!	PMUPiS!'\TS!�_��_`S!
r
���
�
��}�
�����
��}�
���CS!P"\��PHS!%PcpP�S!
P�S!
p|"�3@PTS!\TS!\iS!P�S!	��}�=!0�rRz�R��R��R��R��R����|��
R��R����|��R�=!HQ��Q��~�|"���Q��~�|"���Q��~�|"���Q��~�|"���~�|"���~�|"���Q��~�|"���
Q�
�
~�|"���Q��~�|"���~�|"�>!]S��S��S��S��
S��S,>!
y $ &�p"�
y $ &�v�"���y $ &�t"���y $ &�t"���y $ &�v�"���y $ &�p"���
y $ &�v�"���y $ &�v�"���y $ &�v�"�Y@!P#
{6$v�"�2[P[f~�|"#� $ &6$v�"���P��~�|"#� $ &6$v�"���P��
{6$v�"���P��~�|"#� $ &6$v�"���P
D!#^
D![#��|
D!#S
D!X
D!R#��|<G!
^<G!
y $ &�v�"�<G!
Y<G!
S&CSCGs�GRs�<G!
X<G!
RbG!0�!1�!,2��G!^�G!y $ &�v�"��G!Y�G!S�G!X�G!R�=![�=!V^E!0�HSHQs�Q[S�E!Qs2$s"s2$s"2$"3$|�"��>!���|����|��S����|����|�$�$��|�>!>]>���|����|��P��V��]��V����|�"�"P�"�"V�$�$]�$�(V�-�.]�5�6]�J!�1���1���1��
�1�?!0�S s� �S��S��S�>!�0���0���0���0���P��S��0��"�"0��$�$0��'�(0��-�-0��-�.P�5�60� ?!^�^��^��^�?!P'Q'M��|�?!Pm?!
1�
�]m?!
P
�_��_C?!^C?!\�?!P�?!P�I![��|[cUcp^p���|J!P{_J!PlV%J!P]S5J!PM\JJ!P8��|[J!P'^`J!"P�J!P�J!P��P��V�J!P?P!PV?P!P�J!�V��V��V�J!jSjrUr���|����|����|�J!P���|����|����|K!P�^��^��^K!P���|����|����|*K!P���|����|����|:K!P�]��]��]MK!P���|����|����|[K!P���|����|����|[K!0��S��S��
S�
�
\�
�S��P��S`K!P�Q��P��Q��Q����|��
t��
�
Q��Q��P[K!1��\��\��\��
\�
�
��|�
�\�Q!0�v�0�lQ!p
���	q�
���QgP��R`K!PQ`K!PQvK!Q?L!PvK!Q?L!P�K!Q�K!Q�K!Q�K!Q�K!Q�K!Q�K!Q�K!QoL!QoL!Q�Q!d_d�t���_�Q!d_d�t���_R!P�Q!'P�Q!Q�Q!��|3R!&P&-pt�-7P+R!Q3R!QyR!0�yR!p
���yR!6��L!��|�	�	PM!��|�R!
P
T�
�
P�
�TG!	�G!	��M!*~��"���V��\��V��\��VYM!0��^��0���]����|��]����|��]pM!0���0���P��P��\�M!*~��"��M!�_�M!*~��"#8*�V�M!P+.P.Fv�M!0�\|��\�M!���M!V�M!8��M!_�M!!
@���N!8�N!_N!!
@���HV!)V)�\��\PV!^�]��]PV!!0�!�^��~���^��^qV!tV��V��VqV!tS��S��S�V!p1$#�Y�V!P�V!P V!V V!S�W!"\�W!0�V<v�BB0�X!V�V��V��V��V�W!40�44\4=|�=�\��\��\��\��0��X!0���	������|<X!�V��V��V_X!Z_��_�X!P��P��[����|_X!_��_�Z!	���Z!	���Z!%0�%%^%-~�-�^[!vP�)[!evP�)[!e])[!0�&\&*|�*e\-[!__[!	P	|3$s"?[!|2$}"�����}("�?[!Pd[!P|3$s"q[!	��q[!	���[!U	�U�i!
Pi!0��i!P�i!4�i!��)i!
��`p!UI\IJ�U�JQUdp!0�!S!:s�FM0��p!V%p����U�����U����U��q����U���ȕUȕו�U�����T�����T���ܔTܔ���~����T���ƕTƕו�T�����Q�����Q���ДQД���Q�����Q��ו�Q���P���q�֓��
�:&���͕
�:&�֓�R���q����x���̕R֓��<���͕<�֓��Q�����Q�����Q��͕�Q���rt����q<����P����	�����	�͔�<�͔Д��~�Д�Q����~�͔�#���P���q���P���q�����U����q�����U����4����4����4����Q������~������~������~���� ���� ���� �����P����P���S��P����S����Q���4����Q������~���� �����P����P��ƒSƒʒPʒ�\��P����\����P����P���S��P����S����QВ�]����]����U����a�����U���ُTُՐdՐ���T���ϐQϐ���Q�����R��Ր��~Ր���R���ՐXՐ��S�����X�����S��ՐYՐ��V�����Y�����V֐��P����q�����Q̐֐0�̐ѐPѐՐQՐ֐��~�̐֐D�����P����q�����P����q�����U���V����U���͉V͉���U�����V��݋�U�݋��V�����U�����V�����U�����T���\����T�����\�����T�����\�����T���Ë\Ë݋�T�݋��\�����T�����\�����T�����Q����S�����Q�����S����_��_����P����^����^������~����P����V����P��ʌP�����~��ˎ]������~���� �����0�����]���
~:&�݋��
~:&�����R���s݋��R���L�݋��L����S݋��S����rd�����sL���ʈP��	���	�����VՊՊV����VƉ�� ���� �ʌ� �Ɖ��]���]ʌ�]Ɖ��B����B�ʌ�B�͉��P����V������~����P����V��‹P‹֋V֋؋v�؋݋V����V��ʌPʌ��V����v�����V����P��ÎVÎˎ]ˎ�V��Q����v�����VƉ͉ ���� �Ɖ͉]���]Ɖ͉B����B�͉��P����V����P������~����Pʌ���~͉��P����V������~����P����V��‹P‹֋V֋؋v�؋݋V����V��ʌPʌ��V����v�����V����P��ÎVÎˎ]ˎ�V��Q����v�����V������~������~����VÎÎ]����_���� ����� �ˎ� �����]����]������~�ˎ���~�����B�����B�ˎ�B���ʌP����P��ÎVÎˎ]ˎ�V��Q����v�����V���� �����]����B�����P����P����V����P����]ˎΎ]��ʌP����P��ÎVÎˎ]ˎ�V��Q����v�����V����^ˎ�^ȍȍ_�t�tU�t�tq�t�u�U��t�tT�t�t��~�t�u�T��t�t@��t�u@��u�u@��t�tQ�t�t��~��t�u��~��u�u��~��t�tA��t�uA��u�uA��t�tP�t�uP�u�uS�u�uP�u�uS�u�uQ	�t�t@�	�t�tQ�t�t��~�	�t�tA��t�tP�t�uP�u�uS�u�uP�u�u\�u�uP�u�u\�t�tP�t�uP�u�uS�u�uP�u�uS�u�uQ�u�u]�u�u]�t�t@��t�t0��t�t��~��t�tQ�k�lU�l�lq�l�m�U��l�l0��l�m0��m�m0��l�lU�l�lq�l�l�U��l�m�U��m�m�U��l�l<��l�m<��m�m<��l�lQ�l�l��~��l�m��~��m�m��~��l�lN��l�mN��m�mN��l�lP�l�lP�l�mS�m�mP�m�mS�m�mQ�l�l<��l�lQ�l�l��~��l�lN��l�lP�l�lP�l�lS�l�lP�l�m\�m�mP�m�m\�l�lP�l�lP�l�mS�m�mP�m�mS�m�mQ�m�m]�m�m]�l�l<��l�l0��l�l��~��l�lQ�f�fU�f�fq�f�h�U��f�f0��g�g0��g�h0��f�fU�f�fq�f�f�U��g�g�U��g�h�U��f�f<��g�g<��g�h<��f�fQ�f�f��~��g�g��~��g�h��~��f�fC��g�gC��g�hC��f�fP�g�gP�g�gS�g�gP�g�hS�h�hQ�f�f<��f�fQ�f�f��~��f�fC��f�fP�g�gP�g�gS�g�gP�g�g\�g�gP�g�g\�f�fP�g�gP�g�gS�g�gP�g�hS�h�hQ�g�g]�g�h]�f�f<��f�f0��f�f��~��f�fQ�`�aU�a�aq�a�b�U��a�a0��a�b0��b�b0��a�aU�a�aq�a�a�U��a�b�U��b�b�U��a�a<��a�b<��b�b<��a�aQ�a�a��~��a�b��~��b�b��~��a�a>��a�b>��b�b>��a�aP�a�aP�a�bS�b�bP�b�bS�b�bQ�a�a<��a�aQ�a�a��~��a�a>��a�aP�a�aP�a�aS�a�aP�a�b\�b�bP�b�b\�a�aP�a�aP�a�bS�b�bP�b�bS�b�bQ�b�b]�b�b]�a�a<��a�a0��a�a��~��a�aQ�[�[U�[�[q�[�]�U��[�[0��\�\0��\�]0��[�[U�[�[q�[�[�U��\�\�U��\�]�U��[�[<��\�\<��\�]<��[�[Q�[�[��~��\�\��~��\�]��~��[�[=��\�\=��\�]=��[�[P�\�\P�\�\S�\�\P�\�]S�]�]Q�[�[<��[�[Q�[�[��~��[�[=��[�[P�\�\P�\�\S�\�\P�\�\\�\�\P�\�\\�[�[P�\�\P�\�\S�\�\P�\�]S�]�]Q�\�\]�\�]]�[�[<��[�[0��[�[��~��[�[Q�W�WU�W�W�U��W�WT�W�W�T��W�WU�W�W�U��W�WT�W�W�T��W�WU�W�W�U��W�WT�W�W�T��W�WU�W�W�U��W�WT�W�W�T���U��q���U���T��S���T���S��Q��T���Q���P��Q��P��q���Q��<���Q����~���T���Q���<���0�����~���Q��0���P��q���P��q��P�PU�P�Q�U��Q�SU�S�Sq�S�T�U��T�TU�T�Tq�T�U�U��U�UU�U�U�U��U�VU�V�V�U��V�WU�P�PT�P�TS�T�TT�T�U�T��U�VS�V�V�T��V�WS�T�TP�P�P
A:&��V�V
A:&��P�PR�V�VR�P�PP��V�VP��P�PT�P�PS�V�VS�P�PQ�P�Pr���P�PP�P�Q	��P�Q	��Q�QP��R�RP��T�TP��Q�Q0��R�R0��T�T0��Q�Q��~��R�R��~��T�T��~��T�TQ�S�Ss �T�T0��S�Ss�T�T0��U�Us�V�Vs�T�T0��S�SP��T�TP��S�S��~��S�SQ�S�S��~��T�TQ�T�T��~��S�S:��T�T:��T�T0��U�Us(�T�Tp��N�OU�O�O�U��N�OT�O�O�T��N�OQ�O�O��~�O�O�Q��N�OR�O�OV�O�O�R��O�OV�N�OX�O�O�X��N�OY�O�OS�O�O�Y��O�OS�O�OP�O�Op��O�OP�O�OP�O�Op��O�OP�O�Op��I�IU�I�J�U��J�KU�K�Kq�K�L�U��L�LU�L�Mq�M�M�U��M�MU�M�M�U��M�MU�M�M�U��M�NU�I�IT�I�J�T��J�KT�K�K��~�K�L�T��L�LT�L�M��~�M�M�T��M�MT�M�M�T��M�MT�M�M�T��M�NT�I�IQ�I�LS�L�L�Q��L�LQ�L�M�Q��M�MS�M�MQ�M�MS�M�M�Q��M�NS�M�MP�I�I
-:&��M�M
-:&��I�IR�M�MR�I�I@��M�M@��I�IQ�I�IS�M�MQ�M�MS�I�Ir@��I�IQ�I�Ir@��I�IP�I�J	��I�J	��J�J@��J�J@��L�L@��J�J0��J�J0��L�L0��J�J��~��J�J��~��L�L��~��L�LQ�K�KP�L�L0��M�Ms�M�Ms�K�Ks(�L�L0�
�K�Ks �L�L0��N�Ns �L�L0��K�K@��L�M@��K�K��~��K�KQ�K�K��~��L�MQ�M�M��~��K�K@��L�M@��L�Lp��G�GU�G�Gq�G�H�U��G�G8��G�H8��H�H8��G�GQ�G�G��~��G�H��~��H�H��~��G�G!��G�H!��H�H!��G�GP�G�HP�H�HS�H�HP�H�HS�H�HQ�G�G8��G�GQ�G�G��~��G�G!��G�GP�G�HP�H�HS�H�HP�H�H\�H�HP�H�H\�G�GP�G�HP�H�HS�H�HP�H�HS�H�HQ�H�H]�H�H]�G�G8��G�G0��G�G��~��G�GQ�C�CU�C�D�U��D�EU�E�Eq�E�E�U��E�FU�F�F�U��F�FU�F�F�U��C�CT�C�D�T��D�ET�E�E��~�E�E�T��E�FT�F�F�T��F�FT�F�F�T��C�CQ�C�D�Q��D�EQ�E�E�Q��E�FQ�F�F�Q��F�FQ�F�F�Q��E�EP�E�Eq��C�D
:&��F�F
:&��C�DX�F�FX�C�DD��F�FD��C�CQ�C�D�Q��F�FQ�F�F�Q��C�CR�C�Cxl��C�CP�D�D	��D�D	��D�D@��D�D@��E�E@��D�D0��D�D0��E�E0��D�D��~��D�D��~��E�E��~��E�E@��E�E��~��E�EQ�E�E��~��E�EM��E�EP�E�Eq��E�EP�E�Eq��F�F	��B�BU�B�Bq�B�C�U��B�BP�B�Bq��B�CQ�B�B4��B�BQ�B�B��~��B�B"��B�BP�B�Bq��B�BP�B�Bq��v�wU�w�w\�w�wU�w�x\�x�xU�x�|\�|�|�U��|�\��U��\���U����\���U���\����U����\�v�wT�w�w�T��w�wT�w�x��~�x�x�T��x�xT�x�x�T��x�{��~�{�|�T��|����~����T���T����T�������~����T������~����T�����T�������~�v�vQ�v�wV�w�w�Q��w�xV�x�xQ�x�{V�{�|�Q��|��V����v�����V���Q���V�����Q�����V�v�vR�v�|S�|�|�R��|��S���R���S����R����S���U����0���X��X�y�yP�z�zP���P�y�yT�z�zT���� �����r`�����	sr"p�����spr"#�����	sr"p�����P��(���s(���
sps"���sps"#���
sps"���P����s(���@�����@���s@���
sps"���sps"#���
sps"���s@���P��s���}�}P�݅�P��}�}sP��}�}
sps"��}�}sps"#��}�}
sps"�����sP��}�}P����s���x�x(��y�ys(��y�y
sps"��y�ysps"#��y�y
sps"��y�yP�}�}0����0��~�~s0��~�~
sps"��~�~sps"#��~�~
sps"�����s0��~�~P����s0��y�y0��y�zs0��z�z
sps"��z�zsps"#��z�z
sps"��y�zP�z�z0��z�zs0��z�{
sps"��{�{sps"#��{�{
sps"��z�{P�{�{s0�����s0����s0��x�x<��x�xrt��x�xs<��x�x
sps"��x�xsps"#��x�x
sps"��x�xP����8�ʀրqx�ր؀s8�؀�
sps"���sps"#���
sps"�ʀ�P�v�w
i:&��x�x
i:&��v�wR�x�xR�v�wL��x�xL��v�wS�x�xS�v�vr���v�v	sr"p��v�vspr"#��v�v	sr"p��v�vP�w�w	��w�w	��w�w@���ł@�����@���ڃ@�����@��w�w0���ł0�����0���ڃ0�����0��w�w��~���ł��~�������~���ڃ��~�������~��x�x	��{�{@�����@���܁@����@��{�{��~��{�{Q�{�{��~�������~���܁��~������~��{�{L�����L���܁L����L��{�{P����P����]����P��܁]���]�{�{@��{�{��~��{�{Q�{�{��~��{�{L��{�{P����P����]����P����]����P��܁��~�����~�{�{P����P����]����P��܁]���]܁^���^�|�|s(ӅӅ0��|�|s0ӅӅ0�	�|�|s8ӅӅ0�
�|�|s�ӅӅ0��~�~s(����0��~�~s0����0���s8����0��B�BU�B�B�U��B�BT�B�B�T��B�BQ�B�B�Q��A�AU�A�BT�B�B�U��A�AT�A�BQ�B�B�T��>�>U�>�?Y�?�?�U��?�?U�?�?Y�?�@�U��@�AY�A�A�U��A�AY�A�A�U��>�>T�>�?X�?�?�T��?�?T�?�?X�?�@�T��@�AX�A�AT�A�AX�A�A�T��A�AX�A�A�T��>�?Q�?�?�Q��?�?Q�?�?��~�?�@�Q��@�@Q�@�@��~�@�AQ�A�A�Q��A�AQ�A�A�Q��>�?R�?�?�R��?�?R�?�@�R��@�AR�A�A�R��A�AR�A�A�R��@�@Z�@�@P�A�AP�?�?P�?�@q��@�@T�A�AT�>�?
:&��A�A
:&��>�?U�?�?r�A�AU�A�AR�>�? ��A�A ��>�?R�?�?�R��A�AR�A�A�R��>�>T�>�>u`��>�?P�?�?	��?�?	��?�? ��@�@ ��A�A ��?�?0��@�@0��A�A0��?�?��~��@�@��~��A�A��~��?�? ��?�?��~��?�?Q�?�?��~��?�?9��?�?P�?�@q��?�?P�?�@q��9�9U�9�:Y�:�:�U��:�;Y�;�;�U��;�=Y�=�=�U��=�=Y�=�=�U��9�9T�9�:X�:�:�T��:�;X�;�;�T��;�<X�<�=T�=�=X�=�=�T��=�=X�=�=�T��9�:Q�:�:�Q��:�;Q�;�;��~�;�;�Q��;�;Q�;�<��~�<�<Q�<�<��~�<�<Q�<�<��~�<�<Q�<�=�Q��=�=Q�=�=�Q��9�:R�:�:�R��:�;R�;�;�R��;�<R�<�=�R��=�=R�=�=�R��;�;T�;�;P�<�<P�=�=P�;�;P�;�;q��;�;Q�;�;Z�=�=Z�9�:
�9&��<�=
�9&��9�:U�:�:r�<�=U�=�=R�9�: ��<�= ��9�:R�:�:�R��<�<R�<�=�R��9�9T�9�9u`��9�:P�:�:	��:�:	��:�; ��;�; ��<�< ��:�;0��;�;0��<�<0��:�;��~��;�;��~��<�<��~��;�; ��;�;��~��;�;Q�;�;��~��;�;8��;�;P�;�;q��;�;P�;�;q��=�>U�>�>�U��=�>T�>�>�T��=�>Q�>�>�Q��=�=R�=�>�H�3�4U�4�4q�4�5�U��3�40��4�50��5�50��3�4U�4�4q�4�4�U��4�5�U��5�5�U��4�4D��4�5D��5�5D��4�4Q�4�4��~��4�5��~��5�5��~��4�47��4�57��5�57��4�4P�4�4P�4�5S�5�5P�5�5S�5�5Q�4�4D��4�4Q�4�4��~��4�47��4�4P�4�4P�4�4S�4�4P�4�5\�5�5P�5�5\�4�4P�4�4P�4�5S�5�5P�5�5S�5�5Q�4�5]�5�5]�3�4D��3�40��3�4��~��4�4Q�2�3U�3�3��~�3�3�U��2�2T�2�3q�3�3�T��2�30��2�2T�2�3q�3�3�T��2�3U�3�3��~�3�3�U��3�3P�3�3q��3�3Q�3�3D��3�3Q�3�3��~��3�36�	�2�2T�3�3P�3�3q��3�3P�3�3q��/�/U�/�0T�0�0�U��/�/T�/�0X�0�0�T��/�/Q�/�0Y�0�0�Q��/�/R�/�0�`�0�0�R��/�/X�/�0�h�0�0�X��/�/U�/�/T�/�/�U��/�/T�/�/Q�/�/�T��/�/Q�/�/R�/�/�Q��/�/R�/�/X�/�/�R��/�/X�/�/Y�/�/�X��/�/Y�/�/�`�/�/�Y��/�/U�/�/T�/�/�U��/�/T�/�/Q�/�/�T��/�/Q�/�/R�/�/�Q��/�/R�/�/X�/�/�R��/�/X�/�/Y�/�/�X��/�/Y�/�/�`�/�/�Y��.�.U�.�.T�.�.�U��.�.T�.�.X�.�.�T��.�.Q�.�.�`�.�.�Q��.�.R�.�.�h�.�.�R���U���U���U��T���U���U���U���T��a���T���a���T���a���T���Q��T���Q���T��q���Q���T���Q���R��Q���R���Q����~���R���Q���R���X���X���X���X���X���X���Y���Y���Y���Y���Y���Y���P��q���
�9&���
�9&���R��z��R��H���H���Z�����Z�����rh���zH���P��	���	���T��T��T��Q��Q��Q��X��X��X��Y��Y��Y��8�����~���Q����~���U��T���U���P��q���P��q��-�.U�.�.q�.�.�U��.�.P�.�.q��.�.Q�.�.4��.�.Q�.�.��~��.�.F��.�.P�.�.q��.�.P�.�.q��,�-U�-�-q�-�-�U��,�-T�-�-��~�-�-�T��,�-Q�-�-P�-�-��~�-�-�Q��-�-P�-�-q��-�-Q�-�-H��-�-Q�-�-��~��-�-4��-�-P�-�-q��-�-P�-�-q��+�,U�,�,q�,�,�U��+�,T�,�,��~�,�,�T��+�+Q�+�,P�,�,��~�,�,�Q��,�,P�,�,q��,�,Q�,�, ��,�,Q�,�,��~��,�,3��,�,P�,�,q��,�,P�,�,q��*�+U�+�+q�+�+�U��*�+T�+�+��~�+�+�T��+�+P�+�+q��+�+Q�*�+ ��*�+0��*�*��~��*�+Q�+�+ ��+�+Q�+�+��~��+�+3��+�+P�+�+q��+�+P�+�+q��)�)U�)�*q�*�*�U��)�)T�)�*��~�*�*�T��)�)Q�)�)P�)�*��~�*�*�Q��)�*R�*�*��~�*�*�R��*�*P�*�*q��*�*Q	�*�* �	�*�*Q�*�*��~�	�*�*E��*�*P�*�*q��*�*P�*�*q��(�(U�(�)q�)�)�U��(�(T�(�)��~�)�)�T��(�(Q�(�(P�(�)��~�)�)�Q��)�)P�)�)q��)�)Q�(�) ��(�)Q�)�)��~��(�)E��(�(P�)�)P�)�)q��)�)P�)�)q��'�'U�'�'q�'�(�U��'�'T�'�'��~�'�(�T��'�'Q�'�'P�'�'��~�'�(�Q��'�'R�'�'��~�'�(�R��'�'P�'�(q��(�(Q	�'�' �	�'�'Q�'�'��~�	�'�'1��'�'P�'�(q��'�'P�'�(q��&�&U�&�&q�&�'�U��&�&T�&�&��~�&�'�T��&�&Q�&�&P�&�&��~�&�'�Q��&�&P�&�&q��&�'Q�&�& ��&�&Q�&�&��~��&�&1��&�&P�&�&P�&�&q��&�&P�&�&q��%�%U�%�%q�%�&�U��%�%T�%�%��~�%�&�T��%�%Q�%�%P�%�%��~�%�&�Q��%�%R�%�%��~�%�&�R��%�%P�%�%q��%�&Q	�%�% �	�%�%Q�%�%��~�	�%�%2��%�%P�%�%q��%�%P�%�%q���U��^���U���^���U���^���U���^�� �U�� �!^�!�"�U��"�"^�"�#�U��#�$^�$�$�U��$�$^��T��_���T���_���T���_�� �T�� �!_�!�"�T��"�"_�"�#�T��#�$_�$�$�T��$�$_��Q��V���Q���V���Q���V�� �Q�� �!V�!�"�Q��"�"V�"�#�Q��#�$V�$�$�Q��$�$V��R��]���R���]���R���]�� �R�� �!]�!�"�R��"�"]�"�#�R��#�$]�$�$�R��$�$]��X��S���X���S���X���S���X���S���X���S�� �X�� � S� �"�X��"�"S�"�#�X��#�$S�$�$�X��$�$S�$�$�X��$�$S��Y��\���Y���$\��0���0���V��0���V�� P� � V� �!0��!�"V�"�"U�"�"V�"�"0��"�"V�"�"U�"�#V�#�$0��$�$P�$�$0��$�$0���0���0���_��P��_��_��0��� _� �!0��"�"_�"�"0��"�#_�#�#P�#�$0��$�$_�$�$0���U��0�� � S��P��0��!�!S��U��S��0��$�$U��Q��U��0���S��S��P��P��P�!�"P�"�"��}�"�"P�"�#��}��5���P��P����}��5��#�#��}��U��
�9&��"�"
�9&���T��|�"�"T�"�"|��l��"�"l���\�"�"\��Q��t����P��	���	���������������0���0���0�����~�����~�����~���V��]	��U��0�� � S��P��0��!�!S��0�����~��P�"�"��}�#�#��}� � P�!�!��~�"�"P�$�$	���$�$	��*U*a��a}Y}�����Y.T.T\T��T�.Q.�_���Q�.R.\S\�\���R�"�]��
�T��������T�����Q�����4LPLaVa���=LPL�V=a0�a�^��~���^a~	|�����a}Y}~��a~V��|�������0���U��v|"���
U�
�^���U���^��
T�
�_���T���_��
Q�
�V���Q���V���Q���V���Q���V��
R�
�\���R���\���R���\���R���\��
X�
�]���X���]���X���]���X���]��
Y�
�S���Y���S���Y���S���Y���S���Y���S���Y���S�
�
H��
�
0��
�
��~��
�
�9&���
�9&��
�R��R�
�0���0��
�S��S�
�
Q�
�
rP��
�
P��	���	���0���P��H���H���H���H�����~���Q����~�����~�����~�����~���0���0���0���0���P��P��S��P��S��S��Q��H�����~���Q����~���0���P��P��S��P��S��P��\��\��P��P��S��P��S��S��Q��]��]��U���U���	���	��
�
\�	�	t��	�	0��	�	T�	�	Q�	�	t��
�
t��	�	Q�	�	��~��
�
��~��	�	5��
�
5��	�	P�
�
P�
�
S�
�
S	�	�	t�	�	�	Q�	�	��~�	�	�	5��	�	P�
�
P�
�
S�
�
P�
�
\�	�	P�
�
P�
�
S�
�
S�
�
]��U��]���U���]��T��\���T���\��Q��S��S������\��\��\��\��]��]��]��]��5���5���5���5���P��P��V��P��V��V��\��]��5���P��P��V��P��V��P����������P��P��V��P��V��V��^��^��U��s���p���0�1U�1�1�U��1�1U�1�1��~�1�1�U��1�2U�2�2�U��0�1T�1�1�T��1�1T�1�1q�1�1�T��1�2T�2�2�T��0�0Q�0�1�Q��1�1Q�1�1�Q��1�2Q�2�2�Q��1�1P�1�1q��0�1
�9&��2�2
�9&��0�0R�0�0q�0�1x��2�2R�0�1@��2�2@��0�0Q�0�1�Q��2�2Q�2�2�Q��0�0rp��0�0q@��0�0P�1�1	��1�1	��1�1T�2�2T�1�1D��1�1Q�1�1��~��1�16��1�1P�1�1q��1�1P�1�1q��5�6U�6�6�U��6�7U�7�7q�7�7�U��7�8U�8�9�U��9�9U�9�9�U��5�6T�6�6�T��6�7T�7�7�T��7�8T�8�9�T��9�9T�9�9�T��6�6
�9&��9�9
�9&��6�6R�6�6t�6�6�T�9�9R�6�6@��9�9@��6�6T�6�6�T��9�9T�9�9�T��6�6rp��6�6t@��6�6P�6�6	��6�6	��6�6D��7�7D��7�7D��6�60��7�70��7�70��6�6��~��7�7��~��7�7��~��7�7D��8�8D��8�9D��7�7��~��7�7Q�7�7��~��8�8��~��8�9��~��7�77��8�87��8�97��7�7P�8�8P�8�8S�8�8P�8�8S�8�8S�8�8Q�7�7D��7�7��~��7�7Q�7�7��~��7�77��7�7P�8�8P�8�8S�8�8P�8�8S�8�8P�8�8\�8�8\�7�7P�8�8P�8�8S�8�8P�8�8S�8�8S�8�8Q�8�8]�8�9]�7�7U�8�8U�W�XU�X�X�U��X�YU�Y�Yq�Y�Y�U��Y�YU�Y�Z�U��Z�[U�[�[�U��W�XT�X�X�T��X�YT�Y�Y�T��Y�YT�Y�Z�T��Z�[T�[�[�T��X�X
S:&��Z�[
S:&��X�XR�X�Xt�X�X�T�Z�[R�X�X<��Z�[<��X�XT�X�X�T��Z�[T�[�[�T��X�Xrt��X�Xt<��X�XP�X�X	��X�X	��X�X<��Y�Y<��Y�Y<��X�X0��Y�Y0��Y�Y0��X�X��~��Y�Y��~��Y�Y��~��Y�Y<��Y�Z<��Z�Z<��Y�Y��~��Y�YQ�Y�Y��~��Y�Z��~��Z�Z��~��Y�Y=��Y�Z=��Z�Z=��Y�YP�Y�ZP�Z�ZS�Z�ZP�Z�ZS�Z�ZS�Z�ZQ�Y�Y<��Y�Y��~��Y�YQ�Y�Y��~��Y�Y=��Y�YP�Y�ZP�Z�ZS�Z�ZP�Z�ZS�Z�ZP�Z�Z\�Z�Z\�Y�YP�Y�ZP�Z�ZS�Z�ZP�Z�ZS�Z�ZS�Z�ZQ�Z�Z]�Z�Z]�]�^U�^�^�U��^�^U�^�^q�^�_�U��_�_U�_�`�U��`�`U�`�`�U��]�^T�^�^�T��^�^T�^�_�T��_�_T�_�`�T��`�`T�`�`�T��]�^
S:&��`�`
S:&��]�]R�]�^t�^�^�T�`�`R�]�^<��`�`<��]�^T�^�^�T��`�`T�`�`�T��]�]rt��]�]t<��]�^P�^�^	��^�^	��^�^<��_�_<��_�_<��^�^0��_�_0��_�_0��^�^��~��_�_��~��_�_��~��^�^<��_�`<��`�`<��^�^��~��^�^Q�^�^��~��_�`��~��`�`��~��^�^>��_�`>��`�`>��^�^P�_�_P�_�_S�_�_P�_�`S�`�`S�`�`Q�^�^<��^�^��~��^�^Q�^�^��~��^�^>��^�^P�_�_P�_�_S�_�_P�_�_S�_�_P�_�`\�`�`\�^�^P�_�_P�_�_S�_�_P�_�`S�`�`S�`�`Q�_�`]�`�`]�b�cU�c�c�U��c�dU�d�dq�d�d�U��d�dU�d�e�U��e�fU�f�f�U��b�cT�c�c�T��c�dT�d�d�T��d�dT�d�e�T��e�fT�f�f�T��c�c
S:&��e�f
S:&��c�cR�c�ct�c�c�T�e�fR�c�c<��e�f<��c�cT�c�c�T��e�fT�f�f�T��c�crt��c�ct<��c�cP�c�c	��c�c	��c�c<��d�d<��d�d<��c�c0��d�d0��d�d0��c�c��~��d�d��~��d�d��~��d�d<��d�e<��e�e<��d�d��~��d�dQ�d�d��~��d�e��~��e�e��~��d�dC��d�eC��e�eC��d�dP�d�eP�e�eS�e�eP�e�eS�e�eS�e�eQ�d�d<��d�d��~��d�dQ�d�d��~��d�dC��d�dP�d�eP�e�eS�e�eP�e�eS�e�eP�e�e\�e�e\�d�dP�d�eP�e�eS�e�eP�e�eS�e�eS�e�eQ�e�e]�e�e]�h�iU�i�i�U��i�iU�i�iq�i�j�U��j�jU�j�k�U��k�kU�k�k�U��h�iT�i�i�T��i�iT�i�j�T��j�jT�j�k�T��k�kT�k�k�T��h�i
S:&��k�k
S:&��h�hR�h�it�i�i�T�k�kR�h�i<��k�k<��h�iT�i�i�T��k�kT�k�k�T��h�hrt��h�ht<��h�iP�i�i	��i�i	��i�i<��j�j<��j�j<��i�i0��j�j0��j�j0��i�i��~��j�j��~��j�j��~��i�i<��j�k<��k�k<��i�i��~��i�iQ�i�i��~��j�k��~��k�k��~��i�iN��j�kN��k�kN��i�iP�j�jP�j�jS�j�jP�j�kS�k�kS�k�kQ�i�i<��i�i��~��i�iQ�i�i��~��i�iN��i�iP�j�jP�j�jS�j�jP�j�jS�j�jP�j�k\�k�k\�i�iP�j�jP�j�jS�j�jP�j�kS�k�kS�k�kQ�j�k]�k�k]�m�mU�m�na�n�n�U��m�nT�n�n��~�n�n�T��m�nQ�n�nS�n�n�Q��n�nS�n�nP�n�nQ�n�nP�n�nq��n�nQ�n�n@��n�nQ�n�n��~��n�n?��n�n0��n�nP�n�nq��n�nP�n�nq��o�oU�o�oa�o�p�U��o�oT�o�o��~�o�p�T��o�oQ�o�oS�o�o�Q��o�pS�o�oQ�o�oS�o�pS�o�oT�o�o��~�o�o�T��o�p�T��o�oP�o�oQ�o�pP�p�pq��p�pQ�o�o@��o�oQ�o�o��~��o�o?��o�o0��o�pP�p�pq��p�pP�p�pq�i��U���U���U���U���up"���Q��u����U#���u����U#���0���Q��0���D���D���u�#���P��pp���u�t���rt���	�U�t���u���U���U���T���T���Q��q|����Q���R��X���R���Q��Q0U0IVIR�U�R�VTO^OR�T�R�^Q6]6��Q�0R06S6��R�0X0K\KR�X�R�\1M]R�]1CSR�S��S��	��g�R_g]x�\��\x�]��]��U��U��
t1$t"1$|"�x�0���0���Yx�R��]��]��}�%10�%0U01V1CSR_S��S1C]R_]��]�������]��P�� ",U,ZSZd�U�d�S���U���S ",T,]\]d�T�d�\���T���\ ",Q,_]_d�Q�d�]���Q���]$"(u�(Qs�``s�`�s(����U#(���s(���s����s(���s��?"6VEMVM�_��_��V��_��vx���V��V��x��"0�O^Ra^��0���^��0���^��0�L"P%)P[}P~�P��P��P��^��P��P��^��^�"AVJiV��VF "2_?S_Z__".U.pSpz�U�z�S".T.qVqz�T�z�V""Q"s\sz�Q�z�\"*u�*gs�v�s���s����s���s��/"PL][l]��P��]��~x���]��]��~x�>"0�=_La_}�0���_��0���_��0�S"P$(Py�P��PF"5^Db^��^�"2^7O^V[^�"DUDR\RV�U�VxUx��U���U��\���U���U���U���U��\��U�"DTDOSOUPUV�T�V�S���T���S��T�"QPVPUTUV�Q�V�V���Q���V""0�"6}�U@�*<�*��6:}�U@�*<�*�#�:?}�UL�*<�*�#�_v0�v�}�U@3%���
}�U@3%#���
}�UH3%#���0���}�U<�*<�*����}�U<�*<�*�#���}�UH�*<�*�#�"q
���"	u�
���elPlv	|�
�����q
�����	u�
���H"
P)3PP_P��P��P�"u�|�""u�"6}|�6:}�:?}|�e"u�'|�'7}|�7;}�;B}|�u"\�":]�"
U�"U�">U>BYB��U��"#T#�V���T���V"
U;&�"P�"���\"+VG�V��V"+\G�\��\""0�G�0�""VG�V""\G�\$"PS)"P1@P@USWhSZ"<0�Z"<VZ"<\Z"<0�Z"<0�Z"<	��Z"<0�Z"<0�Z"<0�5"	Saa`�luS5"S�"`�@"P%\�"0�pv�#�$3%���v�#�$3%���
v�#�$3%#���
v�#�$3%#�Y"_�"v�" 
��" S�"	����!2T��!R��!P	u	Pq2$t "��!PRPR��!T��!P��!�U���U���U��]��U��]��U��]��U��]���U���]��U��]��!OTO�\��T��\���T���T��\�!�^��^��^��^��	^�	�
^��!OTO�\��T��_��P��_���T���
�T��
�X���T���T��\O�!R4X��R��X��T��X��R��X��X��X��	X,�!+Sg�S��
S�
�S��Sy�!
Q��Q��Q��T��Q��Q��Q��	qt���!PIs��P��s��P��s��P��P��P��s��!�V��V��P��V��	V�	�
V�
�
V��!�s��!OS�!�s��!%s�����Os�����"Os�����"�2s�����Os�����"Os�����"Os�����"�=s�����Os�����"Os�����"Os�����"Op $ &"�?s�����Os�����"Os�����"Os�����"Os� $ &"�7s�����Oq"Os�����"Os�����"Os� $ &"�O?s�����Os�����"Os�����"Os�����"Os� $ &"�O�V�!S

�!s������s�����Os�����"�%s�����Os�����"Os�����"�s�����Oq"Os�����"�p%s�����Os�����"Os�����"�
�!s������
�!s�������!s�������!s�����Os�����"��!s�������!%s�����Os�����"Os�����"��!	p $ &��!2s�����Os�����"Os�����"Os�����"��!Ls������LOP�!=s�����Os�����"Os�����"Os�����"Op $ &"�?s�����Os�����"Os�����"Os�����"Os� $ &"�7s�����Oq"Os�����"Os�����"Os� $ &"�O?s�����Os�����"Os�����"Os�����"Os� $ &"���!&^��!P��!R*X��!P*}��!P��5^��!s��!0���!S��!SB�!%��B�!P��!T*X��!P*}��!
Q��Q��qt���!
S��S�!-P��!DQ��!	P	Hs��!0���!
Q��Q��!
S��S��!Q�!T+\�!P+u2�!SW�!T_%P%*_W�!T|�!_W�!U|�!U��!S��!Rs�����Os�����"��V��	V��!s��������!R	��!	p $ &�P	��!s�����Os�����"���!&^��!PO�!R*XO�!P*}y�!
Q��Qy�!
S��S��!/S��!/s��!qOs�����"Op $ &"�qOs�����"Os� $ &"�/%s�����Os�����"Os� $ &"�/�V��V��!S��!Qs�����Os�����"�qOs�����"Op $ &"�qOs�����"Os� $ &"�P%s�����Os�����"Os� $ &"�	��!s������	��!Q
��!	p $ &�
��!s�����Os�����"���!,s������,/P��!qOs�����"Op $ &"�qOs�����"Os� $ &"�/%s�����Os�����"Os� $ &"��!&^�!P�!R*X�!P*}��!
Q��Q��!
S��S��!s��!q��!
Q��Q��!
S��S��!]��!�T���!V��!%U%�S���U���	S�PS��!%T%�	�T��P�T���!%Q��_��_��	_��!X��X��XG�!2P28xH%O�8eP��xH%O���xH%O���xH%O���xH%O���P��xH%O�J�!JQJb	}�H%O���Q��Q��Q��tH%O���Q��tH%O���Q��tH%O���	}�H%O���Q��tH%O���Q��tH%O���	}�H%O���	}�H%O���Q��tH%O���!0���0���!P��P��P��Q��P��!P��Q��tH%O���!tO%#�	}�O%#���!B\��!4V48vt�8BV��!X�!DV�!D\Z�!V^�!\V�!T^�!0�Qq�&Q��!_PL_0�!bS��S��S�PS3�!DU��U�PU�PUw�!P�P	0�w�!P�P	0���!P��!P��!P��!	]	QP Q��! S�!P�!RPR�!P��!$]��]��]��!$_��_��_��!$S��S��S\�!PQ$�!U@���@�$�!t1%�
T
p1%�-s01%�5�!'4�5�!Ts85�!s(��!t&]&2t��!2s��!2_��!2s��!�U��S���U���S��!=T=��T���!mQm��Q�f�!h^j�!dV�!%V7RVRjvt�j�!y
���j�!0���!"T".�T���!.\��!$Q$/�Q���!/\(�!P'2P2IyH%O�1�!Vf�!V �!8U8i�U�)�!@Q@Zqx�Z`Q)�!%T%/u/`�U#H�!P!pOq�����"�!.pOqx�����"�;APH�!0�!q�U<3%�!;q�UD3%�;@
q�UD3%#� �!	U)�!U	)�!u������u�����Ot����"�/P/`,�U�����O�U#�����"O�U#�����"�
)�!	t�����
)�!u������)�!u������)�!u�����Ot����"�)�!UX�!q������X�!PX�!q������+q|������X�!pOq�����"�pOqx�����"���!U>T>i�U���!=Q=Wqt�W]Q��!%r
���%2	t�
���2]�U#�
���۾!PpOq�����"�+pOqt�����"�8>P۾!0�q�U<�*<�*��8q�UH�*<�*��8=q�UH�*<�*�#���!U��!UT	��!u������u�����Or����"�t�����Or����"�2P2],�U�����O�U#�����"O�U#�����"�
��!	r�����
��!u��������!u������t��������!u�����Or����"�t�����Or����"���!U�!q�������!P�!q������%q|�������!pOq�����"�pOqt�����"���!dUde�U�ezU��!dTde�T�ezT��!!U��!U��!U��!U�!U�! T�!T�!T�!T7�!T �!UV#�U�#uV �!
T
S#�T�#uS+�!TS�T�jS-�!TTP�!PE\y�!
Pd�!	P$1P� "vUv}S}��U���S���U���S���U���S���U���S���U���S��"�U��"�"S�"�(�U��(�(S�(�)�U��)�)S�)�*�U��*�*S�*�*�U�Q<�U�� "tTt}\}��T���T��\���T���T��\���T���T��\���T���T��\��"�T��"�"\�"�)�T��)�)\�)�*�T�Q<�T�g""�^��_��^��^��^��_��^��_��Q��_��^��$^�$�%_�%�&^�&�&^�&�&_�&�&^Q^<_(&"�0���R����~��R��	���0���0���0���P��0���0���R��R��0���R����~��P��0���R��0�����~��0�����~��0���0�Q<0�� "IA���A�� "I
h;&���
h;&�� "IV��V� "@T@I\��T��\� "vo�� " P-!"	�-!"	�B!"T;\��0���T��\���T��(�(\B!"�S��S��S��S���U��!�!S�(�(S�)�)S�)�)�U�T!"P�^��P��P��^�!�!P�(�(P�(�(^T!"$
��!���
��!���
��!��!�!
��!��(�(
��!��!"1�<T<aRaeTeit���0���1���0�T!"�0���0���0���0���P�!�!0��(�(0��(�(0��!"�\��\�!"P�!"S""
rq����2$p0"�����p "��!"T""R""rq����2$p0"�����p "�""rq����2$p0"�����p "��/"P�/"+^g""^
0"Q�""�^��^��^�!�"^�""MU��U��U��U��U�""1�ORO�V��v���V��V��V�!�!V'#"T��T��T��P��P��T�""(R�""P(Y�""U#"U#"u������u�����Or����"�T#"	r�����#"u������	#"u������P	#"u�����Or����"�'#" ^'#" V'#"T/%"0U/%"0u/%"#u�����Or����"Ou�����"�pOr����"Ou�����"�0#u�����Or����"Ou�����"�05T/%"U	/%"u������u�����Or����"�#u�����Or����"Ou�����"�pOr����"Ou�����"�5#u�����Or����"Ou�����"�
/%"	r�����
/%"u������/%"u������/%"u�����Or����"�/%"-u������-0P/%"#u�����Or����"Ou�����"�pOr����"Ou�����"�0#u�����Or����"Ou�����"�d%"Uf%"T�%"OU�%"Tu��%"#u�����Or����"Ou�����"�0u�����Or����"Ou�����"Ou�����"�O=u�����Or����"Ou�����"Ou�����"Ou�����"�OTT�%"U

�%"u������u�����Or����"�T#u�����Or����"Ou�����"�
�%"	r�����
�%"u�������%"u�������%"u�����Or����"��%"u�������%"#u�����Or����"Ou�����"��%"u�������%"0u�����Or����"Ou�����"Ou�����"��%"Lu������LOP�%"O=u�����Or����"Ou�����"Ou�����"Ou�����"�e#"^��^�� ^�"�"^�#�#^�#�$^T3"��~��P��P��P����~�,"P�,"0�q\��\S-"P2=P��PH-"
U-"p|"�!R!,	y��|"�-"Q,YB5"Pp#"0��]��]�
�]��]��]�$�$]�#"q}"��S��S��S��S��S�$�$S�#"�V��V��V��V��V�$�$VO$"�_��_��
_��_�$"TP��~��Q��Q��Q��Q�#"�S��S��Z��S��S��S�$"�Z��Z��R��Z��Z��R��Z$"�\��\��
\��\��\�#�#\�#"q}"�.S�#"P.Y�#"V$"V$"�\'$"%��~'$"P�$"/Z�$"P/Y�$"V�$"V�$"V�$"V�%"Q��Q�%"V��V�%"v�%"q�%"Q��Q�%"V��V�)" V�)"v������ v�����Oq����"� �\�)"	q������)"v������	�)"v������ P	�)" v�����Oq����"�4*"%��~4*"P�*"R(Z�*"P(Y�*"Q4Q�*"V4V�*"0V�*"0v�%"+\�
�
#v�����Oq����"Ov�����"��
�
rOq����"Ov�����"��
�
rOv�����"Ov�����"��
�\�*"V	�*"v������v�����Oq����"�#v�����Oq����"Ov�����"�rOq����"Ov�����"�RrOv�����"Ov�����"�
�*"	q�����
�*"v�������*"v�������*"v�����Oq����"��*"-v������-0P�*"#v�����Oq����"Ov�����"�rOq����"Ov�����"�0rOv�����"Ov�����"�H+"%��~H+"P�+"R(Z�+"P(Y�,"S�,"\(&"0��]����������]������]������������*Q(��V&"q}"�Y	u��}"�V&"�_��_��_��_��_��_*Q(_�'"	T�&"IZI���~����~'"�\������\�
���������\��\��\*Q(��V&"q}"�Y	u��}"���Y�&"!	z�H%O��&"PU���~����~����~����~����~����~*Q(��~�&",^�&""P�&"Zb'"�V��\��V��
\�
�
Y��\��V��Y��V*Q(\�'"P��Pb'")Vb'"P)�'"0�!	p(2%�!(p(42%�C("T!P!�	s2$��"��	s2$��"��	s2$��"*Q	s2$��"	s2$��"C("Q!p2$u"!js2$��"�����2$u"j�s2$��"�����2$��"��s2$��"�����2$��"��s2$��"�����2$��"��s2$��"�����2$u"*Qs2$��"�����2$��"s2$��"�����2$u"�("~[�	�
[��[��
{�*Q[5)"/U�	�	U��U�("�T�
�T�
�
T*QTT�'"50�5�S��s���S��S��s���S��S*Q(SC("Q	R	QRL("Q[("	P	T$P$(T[("	P$P�("ZR�
�
R>QR>QR�("[IQ	0��("CT*QT*QT))"U5Q	0�,0"��~�)"(^��^�)"��~����~�)"��~;."�^��^��^�	�
^�
�
^�
�
^�0"
0�
qS��S��S{0"Pru0��	�	P�	�	��~S."P�\��\��\�	�	\�
�
\�
�
\S."Pa."P�\�	�	\a."�^�	�	^r."�V��V�	�	V�
�
V�."_]��	]r."1�SRSSSSWs�WiSioRo�S�	�	S�."	}�H%O�0F	}�H%O��."P��P��Po."P�.")R�."]�0"sq"�NR��R��_��_�0"Q\��\��\�0" T��T�0"}O%�|�}O%���}O%��1""Q�0"}H%O�|�}H%O���}H%O��0"sq"�.R�0"P.Y�0"T�0"Tw1";T1"0�8S1"
P#'P2"�^��^��^��^��^Q^�3"P/Q/Bp0��Q
2"�V��R��~ |"��v���V��V��V��VQV�2"
X
_��~!Q	0�W2"t �_��_��_��_Q_.2"0�P%p�%)P)A0�A�]��]��0���]Q]2"1�Pp�p2$r"�#�H�S��S��SQS�2"PO��~�2"7S��SQS�2"t�TQS�2"Q
��~�2"T
��~�2"
_�3"4��3"P�3"p2$�	4"0�M\E4"PR+/P84"
U4"q|"�R4"Pp"U�\���U���\p"T�V��]���T���V��]��V��]��V���T���V��]��V�"P�S��S��S��S��P*"<0�<GPw~P��P��p���	���	���	����	����	����	��"]�"\�"
P�"NV��V��V��V��V��V��V�"PNU��U��U��U��U��U��U�"PaU��U��U��U��U��U��U3"3Sn"3S�"0S
"4S
"	S�
"
	�п!�U���U���U���U���U���U���U���U���U���U���U���U�п!T�[���T���[���T���T��[���T���[���T���[���T���[���T���[���T�3�!ZYRa�R��Z��!P{��!5X59x|�9RXRaQajqp�j|Q��Q��X��X��X��X�!qSx�S��Y��S��S��Sп!�0���T��T��0���!RPR�z|���z|���P��u#�����{�����"u"����U#�����{�����"�U"���P���U#�����{�����"�U"���P���U#�����t����"�U"����U#�����{�����"�U"���P��z|�=�!P8�W�8�Z�!P:BPP�!Pr"&P&<r0
"7U7�S��U���U���U���U���S0
"7T7�\���T���T���T���\0
"7Q7�^���Q���Q���Q���^0
"7R7�]���R���R���R���]�
"P0Vp
"c@��
"*P\
"Qp
"(@�p
"(S�
"	��
"	��
"	��
"	��"BUB�S���U���U���U���S�"'T'�V���T���V�" Q �]���Q���]�"R�\���R���\#	"P��Tt	" PO	"�<��"%U%FS�"U�"R,s��s��"1��"U,S#	"P#	"P4	"VO	"%<�O	"%S�	"7S�	"S�	"R*s��s��"1��	"*S�	"T�	"T�	"T�	"pO%��	"	p
��#��	"pH%O
���
"	�
"	�
"	�
"	��"-U-�S��U���U���U���U���S�"-T-�V���T���T���T���V�"-Q-�]���Q���Q���Q���]>"P6\"e<�N",P"(<�"(S{"	�{"	��"	��"	�"7U7�S��U���U���U���U���S"7T7�\���T���T���T���\"7Q7�]���Q���Q���Q���]"7R7�^���R���R���R���^h"P0V�"v�@"c@�x"*P,"R@"(@�@"(S�"	��"	��"	��"	�`"U�\���U���\��U���U���\`"/T/�S���T���S���T���S`"'Q'�V���Q���V���Q���V�"P��T"P�^��^�"�8���8�d"�0���0���P��0�d"Q�"GU�"U�"!R!/u��u��"1��"/U�"P�"P�"+8��"+\K"-\U"R#|��|��"1�U"#\K"\x"Tx"T�"T�"pO%��"	p
��#��"pH%O
����"	��"	��"	��"	��"U`S`eUef�U�f�S���U���U���U��"TaVaepef�T�f�V���T���T���T�"$P�"J<��"TG"T�"%<��"%S&"	�&"	�G"	�G"	�0")U)2S2e�U�exSx|�U�|�U���U�0""T")Q)|�T�|�T���T�0"QL\Le�Q�e{\{|�Q�|�Q���Q�0")R)|�R�|�R���R�\"P2V9BPBMVMPPs"vp����2$s0"�����s "�!vs������2$s0"�����s "��"VPVP�"PV�"	��"	��"U�U�(U(9�U��"TQ�T�(T(9�T��"QR�Q�(Q(9�Q�
"	�
"	��"U�U��"
T
R�T��"U�U��"
T
R�T��"U�U��"
T
R�T�P"U�U�(U(9�U�P"TQ�T�(T(9�T�P"QR�Q�(Q(9�Q�m"	�m"	��">U>?�U�?USU��U���U���U��">T>?�T�?JTJNQN��T���T���T��"8Q8:V:?�Q�?EQEhVh��Q���Q���Q�"pq����2$s0"�����s "�!ps������2$s0"�����s "��"7P"V"0�"7��"4��"T�T��"U�U�&"	�&"	�"�U��\���U���U���U���\"'T'�S���T���S"Q�V���Q���V�"P�]s"P��T�"�<��"P�},"GU,"UG"R,u��u��"1�G",Us"Ps"P�"+<��"+\�";\�"\"!R!,|��|��"1�",\8"T8"TC"TC"pO%�C"	p
��#�C"pH%O
���s"	�s"	��"	��"	��"U�U��"T�T��"Q�Q��"R�R� �!�U��\���U���U���U���\��U��\ �!'T'�S���T���S �!Q�V���Q���V��!P��T��!P�]�!�8�"P�}<�!GU<�!UW�!R,u��u��"1�W�!,U��!P��!P�!+8��!+\1"7\;""R"-|��|��"1�;"-\1"\h"Th"Ts"Ts"	qO%�	t�O%�s"		q
��#�	t�
��#�s"	qH%O
���	
t�H%O
����"	��"	��"	��"	��"	���"	����!5U5�S��U���U���S��U���U���S��!5T5�_���T���_��T���T���_��!5Q5�]��q���Q���]��Q���Q���]��!5R5�\���R���R���R���!5X5~^~��X���X���X���!PDYPYg���!�<���!z0���0���P��0���0��!(<��!(S�!0�]�!	�]�!	��!	��!	��!�U��_���U���U���U���U��_�!-T-�]���T���]���T���]�!%Q%�\���Q���\���Q���\�!R�V���R���V�!�X��S���X���S��X���X���S;�!P��T�!PQ��Q������!�<���<��!�0���0���P��0�
�!1U
�!U�!R+u��u��"1��!+U;�!PB�!SP��P��P;�!PO�!	\��!(<���!(_��!;_�!"R"-����"1��!-_��!_X�!	p
��#�X�!pH%O
���X�!T��!	���!	��!	��!	���!U�U���!TQ�T���!	Q	R�Q���!U�U���!TQ�T���!	Q	R�Q��!UsSs~U~�U��S���U���S�!T_\_�T��\���T���\�!Qz^z�Q��^���Q���^�!Rx]x�R��]���R���]�!P+V6FV�!n<��![0��0���P��0��!(<��!(S2�!0�h�!	�h�!	���!'U'S�U���U���S���U���U���U���!'T'�V��p���T���V���T���T���T���!'Q'�\��p���Q���\���Q���Q���Q���!'R'�]��p���R���]���R���R���R��!7P3�!p��!]H��!Q�!%H��!%SI�!	�I�!	�k�!	�k�!	���!U�U���!
T
R�T��! U wSw�U���U���S���U���S��U���U��! T c\c��T���\���T���\��T���T��! Q ~^~��Q���^���Q���^��Q���Q��! R |]|��R���]���R���]��R���R�M�!P+V6JV%�!r<��!_0���0���P��0��!R��!R%�!(<�%�!(Sf�!0���!	���!	���!	���!	���!DUD�S��U���U���U���U���S��!DTD�V���T���T���T���V��!DQD�]���Q���Q���Q���]%�!P6\��!e<�5�!,P��!(<���!(Sb�!	�b�!	���!	���!	���!NUN�S��U���U���U���U���S��!NTN�]���T���T���T���]��!NQN�V���Q���Q���Q���V��!NRN�^���R���R���R���^�!PA\��!r@�/�!9P��!(@���!(Si�!	�i�!	���!	���!	��"JUJ�]���U���]��U���U��"JTJ�S���T���S���T���T���T�"Y��������"OSZ^S��S!"R��������"�0���0��"P2PA�S��S��P"R!p!�������Y"P�\��||���\��\,")P)�V��V!"Y��!"]"S5"	��� $ &�	 Y $��� $ &�5"$]|"P�"���"s �"V"��"0�"}#�����} "�%"}#���������%"0�%"��� $ &}�"�US"S):S|"S�"	��"	��"	���"	��d�!Tp",U,�V���U���Vp"=T=��T�p"=Q=�\���Q���\���Q��"P�"PzSz|]|�S��P��S"
P
\$P$'\�"!]�"!V�"]�"\�"
P"P\"P\Y"PSY"PSp"	�p"	�0�!0U0�\���U���\���U���\���U�0�!T�S���T���SQ�!~S~��T���S��!#P#*VHQV��!P`�!)U)eSei�U�i{S`�!"T"fVfi�T�i{V��!*0�/A	���!
\��!P��!1���!	���!	�P�!UFSFW�U�W�S���U���S���U���!P�\��!"P"�]��P��]P�!0�W�0���P��s���P��0�P�!F	�W�	���P��S��	�P�!UN�!SS��!^��!V��!\��!v������Q��!s ��!]�!Pl�!PP�!UU�U�T�!
U
Q�U�s�!PVP$V_�!P*S,:Sx�!VPVx�!V��!Vp�!U�V���U���V���U���V���U���V���U���V���U���Vp�!8T8�\���T���\��!V
�����~��
���R����~��
�����~
�!V��!@P@QSdl]��]��S��P��]��P��S��!PQYPo�P��P;�!]6ePe�]��P��]��! ���!0���!^��!P��! ���!0���!T��!PM�!
p� $ &� �!.U.7V7@�U�@MUM�V �!.T.@��@ZTZ��� �!.Q.@�Q�@gQg��Q���!2_C\_D�!
SGSG^P^�]��!PT]TXPX�����]��P����~�!	P	�����!0�\8|�Bl\��!	�����Q	�������!P]��!T��T��!P����P����3�!	V��V<�!
Q<�!
TW�!]]W�!}n�!P}��!}}�!}��!
}��!(_��!�!�!��!U�U�P�!qUq�\���U���\��U��\��U���U���\P�!lTl�]���T���]���T���T��]��T���T���]���T�P�!nQn���~��Q����~��Q����~P�!uRu�^��R��^��R���R���^��!s0�}�0���0���0���0���!s0�}�V��_��]��P��]��_��V��]��0���_��0���]p�!] IPI�]��]��P��]��]��!*P*���~����~����~��!�0���0���P��Q��S��0���P��Q��S��0���0���	���0�p�!���������������������������w�!v1$1$�v�����������+(1$�{�! �{�!0�{�!���K�!0���S��S��	��!Sq�!	�q�!	�\�!	�\�!	�`"UK\KL�U�L�\���U���\`"TIVIL�T�L�V���T���Vi"T2VC}Vi"20�C}0�i"U2\C}\�"PS�"P*P*?SARS�":V�":0��":\�":0��":0��":	���":0��":0��":0��"
S
PKK`�\gS�"S�"`�0�!	U	0�U�0�!	T	0�T�=�!PS=�!PP�!P�!U0�U��!PS�!P �!PP�!(U(��U�P�!TqVq��T���V���T���V���T���V���T���V���T���V���T�t�!C0�t�0���0���0���P��V��0�t�!C0�t�0���P��]��0���]��0�t�!0�'P'RSt�S��S��P��St�!C0�t�0���	����0���V��0���0���V�!PS\��\��\��!	P	
S��!
2���!
1���!	U	
�F���!
2�7�!S7�!\7�!1�7�!P]7�!\@"U8S8:�U�:QSQUQUf�U�frSrv�U�@"T9V9:�T�:eVef�T�fvVL"0�.J0�L"
T
V.JVL"US.ESEIQIJ�U�k"P++`�;KPk"P�"`��"U8S8:�U�:QSQUQUf�U�frSrv�U��"T9V9:�T�:eVef�T�fvV�"
T
V.JV�"0�.J0��"US.ESEIQIJ�U��"P++`�;KP�"P"`� �!U0�U� �!T0�T�/�!PS/�!P@�!P��!U�]���U���]���U���
]�
�
�U��
�
]�
��U���]���U���]���U���!T�\���T���\���T���\���T���\���T���!%Q%xSx��Q���S���Q���!+P+�V��V��P��V��!;0���P��0���	���	0��	�		��	�	0��	�		��	�
0��
�
	��
�
	��
�
	����	���	���	���	���	���	���0���	���!S1�!^1�!]1�!PSJ�!mV��V��V��V��V��V��V��V��
VJ�!mS��S��S��v��S��S��S��S��S��
S�!8|q���|q���|q���|q���!:S��!s�!Ps��!V��V��!v��v��!P��P��v���!T��T��!�V��V�	�
V��V��!v��v��!bSr�\��S��S��\�	�
S��\��!�]��]�	�
]��]d�!0��!$P��P�	�	PT�!ST�!VY�!PT�!1�T�!V��!S��!	s��!sQ�!�V��V��V�	�	V��!O_g�_��_��_��_��_��_��_��_j�!	1�	�^��^��^��	^j�!	P	���������	���	�	��{�!	�Y^	���	���	���	���	���	���	�Q�!V��!O^g�^��^��^��^��^��^��^��^��!O_g�_��_��_��_��_��_��_��_��!UOVg�V��V��V��V��V��V��V��V��!As
���Yks
�����s
�����s
�����s
�����s
�����s
�����s
�����s
�����! 0�+3PK�0���	���0���	���0���	���0���P��0���P��0���	���0���	���0���0���	��!0�p�0���0���0���0��!P	�
���p{P{�	�
�����P��	�
�����P��	�
�����P��	�
�����!^��^��!
�:&���
�:&���!T]��]��!UV��V��!	P��P��!V��!^��!
�:&���!]��!_��! ��!bS�!_�!_4�!_4�!V?�!PP�!+
�:&�P�!+_P�!+V[�!P`�!V`�!^`�!
�:&�`�!_��!7S��!	_��!_��!_��!V��!P��!V��!^��!_��!�]��]��]��!_��!_�!
�:&���
�:&��!_��_�!V��V�!	P��P��!V��!^��!
�:&���!_"�!@_��_"�!@V��VL�!	q����2$p0"�����p "���!0�"�!*_��_"�!*V��V��!V��!_��!V��!^��!_y�!7Sp�!	_y�!_��!
�:&���!_��!V��!P��!V��!^��!
�:&���!_�!P�!PI�!<S=�!_I�!_p�!
�:&�p�!_p�!V{�!
P �!	U	0�U�-�!PS-�!P@�!P��!PS��!P�!Pp�!U�V���U���V��!P�S��S��!VP�!UeSeiUij�U�j�S��UT�!U�S��Uq�!ST[S��!U�U���!TQ�T���!	Q	R�Q�p�!U�U�p�!TQ�T�p�!	Q	R�Q�`�!&U&�^���U���^��U��^Q^`�!0T0Q_Q��T���T���T�Q�T�`�!6Q6�\���Q���\��Q��\Q\`�!6R6�V���R���V��R��VQV��!_Mz_��_Q_u�!)s}"���s}"���	u��}"���u��u��"���!RK]R
Q	0�=�!P��!_K__��_Q_��!^K_^��^Q^Q^Q_��!R
Q	0�'�!r'�!^`�!U�!	���!	����!#U#�\���U���\���U���\�P\��!T�V���T���V���T���V�PV��!
1�bes�eyS��!!~s"��P	0��!P��!*\��\�P\�P\��!\��!U0�!	��0�!	��@�!�U���U���U���U���Q��U@�!;T;LP`vPv�q��P��P��!r q"�Q?QjyQ��0���QD�!H0���0�D�!7T7BP��PD�!BU��U��!r q"�Q'QotQ��0���!!QnsQ��!Q��!Q��!q7Pw|P��!7Uw|Q�!U�U��!	�%	��!	�%	�5�!Q5�!Q`�!U�V���U���V�PV`�!&T&��T��P�T���!�^��^�P	0���!JR|�R��R��R��R��R�!	\	~��������!V+8Vx�!�_��_x�!Q~x�!0�[_~<�*<�*�#�_u~H�*<�*�#�x�!1�u\��\��!P%S��P��S��!\��!PSt�!^��!^��!~<�*<�*�# $ &<~"���!8~�O%���!^U�!PSW�!PS��!/T��T�PT��!;V��V�PV�PV�PT��!^�P	0�K�! V��V`�!U�S���U���S���U���S`�!ETEt�T���R��R��T��R��!!t���!p t"�tT��T��T��T��T��0���T��Ti�!k1���1���vr���V��1�i�!�	����	����	����R��	����!(0���!0�i�!<T<C�T���Ti�!UCS��S��!p t"�9T��T��0���!p t"�9T��T��0���!T��!T�!	��!	�;�!*R��R��R;�!9S��S��S�!S	��!	���!	���!Sm}SA�!	��A�!	����!US�U�5S59U9G�U���!T�T�(T(5�T�59T9G�T�%�!	�%�!	�0�! U )S)/�U��!HUH�]���U���]���U���]�P]��!y^�P	0���!P._MQ_O�!	1�	�S��S�PS��!v�3%�v�3%#�"v�3%#�AEv�3%�O�!	T	��������P��X�!;S��S�PSX�!;]��]�P]�P]�PS��!^�P	0���!^�P	0���!
~��!]5�!UP�!"U"8R8;�U�;XRX��U���R���U���R���U���R���U���R���U���!"P"7pt�7APt�!"P"7pt�7AP��!"P"7pt�7>PM�! r��!"P"/px�/9P��!P'px�'1PS�!5T8GTGUr�T��r��T��r��T��r��T��r��T���U#��!0�+p�U<�*<�*��+@p�UH�*<�*��Ga0�akp�U<3%�kxp�UD3%���0���p�U<3%���p�UD3%���0���p�U<�*<�*����p�UH�*<�*����0���p�U<�*<�*����p�UH�*<�*��P�!US�!U��!r��!	R��!pQ��!
R��!
p
Q
�!R(�!pQM�!rX�!r`�!rm�!R��!
p
Q��!R��!
p
Q��!*U*>�U���!*T*>�T���!*Q*>�Q���!
R
Y>�R��!PPP�!9U9�_���U���U��_���U�P�!oTo�^���T���T���T�P�!6Q6�\���Q���Q��\���Q�P�!xRx�]���R���R��]���R�P�!xXx��X���X���X�P�!	Y	��Y���!Pp2%p"�(p2%p"#���������@#���������+(�Ip2%p"#���������@#���������+(#���������x#���������-(�0Kt2%t"#���������@#���������+(#���������x#���������-(�0�V��~���T��!P@S��!\��!V��!U��!	vp|�Q��!0���!su"�U0�!LULv�U�v�U���U�0�!LTLv�T�v�T���T�0�! T0�! UP�!,T,U�T�VpTp��T����T�P�!,U,U�U�V�U���U�P�!U��!T7�T���!7U	��!u�7P
��!t�&Q&*qx�*7Q��!8u��!0�*
pu<3%�**
puD3%�*/puD3%#�/7
pu<3%�	��!U
��!Th�!T;�T�h�!U;�U�h�!u�;Ph�!t�;Qh�!u;�U#	h�!0�,p�U<�*<�*��,0p�UH�*<�*��05p�UH�*<�*�#�5;p�U<�*<�*��p�!>U>f�U�p�!(T(f�T�p�! Tp�! U��!Ttt�=�T�>F�T���!U=�U�>F�U���!9P:AP��!5T6>T��!Qu=�U#>F�U#��!0�$p�U<�*<�*��$(p�UH�*<�*��(-p�UH�*<�*�#�-5p�U<�*<�*����!U��!T��!T	 T��!U	 U�!T�!U�!u��!t���!�U��U��!������!�����!�����!UE�U�ELULn�U���!TCSCE�T�EnS��!>Q>DVDE�Q�ELQLnV��!sp����2$u0"�����u "���!0���!T+SESS��!U$u�$+UELULS�U���!U�U���!S��!V��!S�!-T-��T��!UQU��Q�H�!MUp�!%T�!��?��!*T*5�T��!5PH�!Q(�Q�H�!
Pp�!Up�!U}�!T}�!T@�!U)�U�@�!T)�T�p�!U9�U�9HUHV�U�p�!1T19�T�9HTHV�T���!U�U���!T�T���!U/�U���!T/�T���!	���!	���!/U/dSdh�U�h�S��!+T+g\gh�T�h�\�!	U	>S>B�U�BlS#�!	P	2V25P5CVCQPQ_Vf�!Sf�!\��!AUAN�U�NTUTd�U�dlUls�U���!ATADVDN�T�NTTTcVcd�T�dpTpsV��!	S,;S`�!U	�U�`�!T	�T���!UU�U���!T'V'U�T��!PVP V�!P+S-7S�!VPV�!V/�!V��!UHVHK�U�KoV��!TJ\JK�T�Ko\��!P��!\.\��!V.V��!PP S��!	P	S��!	P	S
�!	�
�!	���!UXVX[�U�[oVor�U�r�V��!TZ\Z[�T�[q\qr�T�r�\��!P�!%\,B\BC�T��!%V,@V@C�U��!PS'P'1S15P��!	P	S��!	P	S�!	��!	��!U�U��!T�T��!Q�Q�"U=S=AUAB�U�BISIQU"U>ESEMU":U:�	��~"T�	��~":Q:�^���Q���	^�"!P!"��~j"(P(:��~G"�_���_���v���V��_���P��V��_���P��P��0���_���	��V?"P���}��P����}�"�]��]��]�"0���0���0���P��S��S��0���S�"S%P%�S��S��P��S��S��P��SZ"P�\��\��P��\��U��\��U��\��U��\��U��\6"	@?$�6"U	��~#"PkVkoR��V��P��V�"CS�"S}"8�}"S�"4��"S�"U8V8;�U�;�V���U���V�"T:\:;�T�;�\���T���\�"0�.i0��"T\.i\�"UV.iV�"PS�"P+P+@SBSS�";0��";\�";V�";0��";0��";	���";0��";0��";0��"
S
PLL`�]hS�"S6"`� "U`\`b~t�b��U���\��~t����U���\��~t����U���\��~t����U� "T�S���T���S "Q�V���Q���V="	P	c]o�]A"_Vk�VA"_Sk�SA"?\?A~t�A_�U�k�\��~t����U���\��~t����U���\��~t����U�q"0�~�U<3%�
~�U<3%#� 
~�UD3%#� ,~�U<3%�J_0�__~�U<�*<�*��_c~�U<�*<�*�#�ch~�UH�*<�*�#�hv~�U<�*<�*����0���~�U<�*<�*����~�U<�*<�*�#���~�UH�*<�*�#���~�U<�*<�*����0���~�U<3%���
~�U<3%#���
~�UD3%#���~�U<3%�q"p
���	|�
���	~x�
���JOp
���O]	|�
���]_	~x�
�����p
�����	|�
�����	~x�
�����p
�����	|�
�����	~x�
����"PPNWP_eP��P��P��P��PA"\q",^l"\5"9^."\�",^�"\�"4^�"\�)U)3P3eYe��U�U�U $0*(���Y��y�����U�U�U $0*(���Y���U�U�U $0*(���U���U�ZTZeUe��T���T��U���T���T���T���T���T�aQa�S���Q���Q��S���Q���Q��S���Q���Q���Q�fuP��P��P��y�` $ &3$`�"��y $ &3$`�"��+�U�U�U $0*(
� $ &3$`�"��
"�$���Q��S��T��U���T�If
�;&�IaQafSIZTZeUef�T�q|	��q|	����P��	ޟ��	ޟ��	���	��U%S%)�U�)^S^b�U�T&V&)P)_V_bPQ(\(b�Q�$P)LPLW�P)X
�<&�)X\)XV�-�7�7U�7�8R�8�8�U��8�8R�8�8�U��8�9R�9�;�U��;�;R�;�;�U��;�<R�<�<�U��<�<R�<�<�U��<�=R�=�=�U��=�=R�=�=�U��=�=R�=�>�U��7�7T�7�8Q�8�8�T��8�8Q�8�8�T��8�:Q�:�:x�:�;�T��;�;Q�;�;�T��;�<Q�<�<T�<�<�T��<�=Q�=�=�T��=�=Q�=�>�T��9�:3��<�<3��=�=3��=�>3��9�9S�<�<S�9�9[�;�;0��;�;T�9�9R�9�9P�:�:0��:�:P�=�=P�=�=S�=�=P�=�=S�;�;Z�9�90��9�9Y�;�;Y�;�<Y�<�=0��=�=0��9�9q�=�=U�7�8
�<&��<�<
�<&��7�8U�8�8r�<�<U�<�<R�7�8D��<�<D��7�8R�8�8�U��<�<R�<�<�U��7�7T�7�7ul��7�8P�8�8
�<&��<�<
�<&��=�=
�<&��8�8X�<�<X�=�=X�8�8L��<�<L��=�=L��8�8Q�8�8�T��<�<Q�=�=Q�=�=�T��8�8T�<�<T�8�8P�<�<P�9�:���9�:0��9�:��~�	�:�:�8(�<�<�8(	�:�:Y�<�<Y�:�:4��:�:��p�:�:1��:�:��~��:�:U�:�:��~��=�=��~��=�>��~��:�:4��:�:��p�:�:��~��:�:��~��;�;	��;�;	��=�=P�=�=S�=�=P�=�=S�=�=	���=�=	���6�6U�6�6�U��6�6U�6�7�U��6�6T�6�6�T��6�6T�6�7�T��6�6P�6�6S�6�6P�6�6S�6�6P�6�6S�6�7	��6�7	���U���U���U���U���U���U���U���U���U���U���U���U���U���U���U���U���U���U���T���T���T���T���T���T���T���T���T���T���T���T���T��Q��Y���Q���Q���Q���0���0���0���3���0���0���X��X��Q��Z��Z��0���R��0���P��0���S��S��[��[��0���[��[��U��t��
�<&���
�<&���X��X��D���D���U���U���U���U���Q��xl���P��
�<&���
�<&���
�<&���R��R��R��L���L���L���T���T���T��T���T���rd���rd���P��P����������0���0�����~�����~����c/���c/��[��[��4�����p��1�����~�����~�����~���4�����p����~��)�+U�+�+�U��+�+Q�+�+�U��+�,Q�,�2�U��2�2Q�2�3�U��3�3Q�3�3�U��3�4Q�4�4�U��4�4Q�4�4U�4�4�U��4�4Q�4�5�U��5�6Q�6�6�U��6�6Q�6�6�U��6�6Q�)�*T�*�2S�2�3�T��3�5S�5�5�T��5�6S�,�23��3�33��4�43��4�53��+�+V�3�3V�,�,P�2�20��3�3X�,�,s�,�,Q�6�60��6�6Q�-�00��2�20��2�2P�2�2V�4�4V�4�40��4�5	���5�5	ܟ�5�50��5�5q��5�5V�2�2[�+�,0��,�.Z�2�2Z�3�3Z�5�6Z�,�,s�5�5Y�.�2��z��4�4��z��4�5��z��*�+
�<&��4�4
�<&��*�+T�+�+u�+�+�U�4�4T�4�4R�*�+D��4�4D��*�+U�+�+�U��4�4Q�4�4U�4�4�U��*�*R�*�*tl��*�*P�+�+
�<&��3�4
�<&��4�4
�<&��+�+U�3�4U�4�4U�4�4R�+�+L��3�4L��4�4L��+�+S�3�4S�4�4S�+�+R�4�4R�+�+P�4�4P�,�-���,�-0��,�-��z�	�-�-�4�3�3�4	�-�-Z�3�3Z�.�.U�.�0\�4�4\�5�5\�/�/P�/�/px��/�0��5�5P�5�5P�.�.P�.�.V�/�00��4�4	���5�50��.�.��.�.0��.�.T�.�/4��.�/��y��/�/T�/�/��y��.�/6��.�/\�.�/|p"��.�.\�.�.|p"��.�/4��.�/��y��/�/T�/�/��y��.�/|p"#��/�/
!=&��/�/
��/�/��}��/�/V�/�0_�/�0V�0�0T�0�0��}��/�07��/�0\�0�0U�0�0u|��0�0~����|"��0�0\�0�0U�0�0	 $ &��0�0Q�0�0	 $ &��0�0V�0�0T�0�0��}��0�0u��0�0U�0�0~����|"#��-�-4��-�-��p�-�-1��-�-��z��-�-\�-�2��z��4�4��z��4�5��z��-�-��z��-�-4��-�-��p�-�-��z��-�.2��-�.\	�-�2��z��4�4��z��4�5��z�
�-�.0�
�-�.
��
�-�.\�-�2��z��4�4��z��4�5��z��1�24��1�2]�1�28��1�2\�1�1|t"��1�2v����|"��2�2~x����|"��1�1\�1�1|t"��1�14��1�1]�1�1|t"#��1�1v����|"#��2�2��z��2�2\�2�2\�2�2	���2�2	���2�3	��2�3	��4�4V�5�5V�5�5V�5�5V�4�4V�5�5V�5�5V�5�5V�5�5	���5�5	����U��S���U���S��T���T���Q��V���Q���V��|0$0.���|0$0.�����~�����~���V��V��V��V��Q�'�'U�'�(�U��(�(U�(�(�U��(�(U�(�(�U��(�)U�)�)�U��)�)U�)�)�U��'�(
�<&��)�)
�<&��'�'R�'�'u�'�(�U�)�)R�'�(D��)�)D��'�'U�'�(�U��)�)U�)�)�U��'�'rl��'�'uD��'�'P�(�(	��)�)	��(�(	��)�)	��(�(	���(�(	���(�(P�)�)P�(�(S�)�)U�)�)�U��%�&U�&�&�U��&�&U�&�&�U��&�'U�'�'�U��&�&P�&�&S�&�&
�<&��&�'
�<&��&�&R�&�&u�&�&�U�&�'R�&�&D��&�'D��&�&U�&�&�U��&�'U�'�'�U��&�&rl��&�&uD��&�&P�&�&U�&�&�U��&�&P�&�&S�&�&P�&�&S�'�'	��'�'	���U���U���U��X���U���U���U���T���T���T���T���T���T���Q���Q���Q���Q���Q���Q���P���&O���&O���&O��U��U��U������0�����~���S��7�����p��1���U��Q��U��Q��7�����p��q��$�$U�$�%�U��$�$T�$�$S�$�$s>��%�%s>��%�%S�%�%s>��%�%�T>��%�%s>��%�%�T>��$�$Q�$�%\�%�%�Q��%�%\�$�$P�$�%V�%�%P�%�%V�%�%P�%�%V�%�%P�%�%V�%�%P�%�%V�%�%P�%�%V�$�$0��$�$0��$�$����$�$Q�%�%P�%�%V�%�%P�%�%V��U��\���U���$\��T���T���T��P��"�T>��"�"T�"�"�T��"�$�T>���Q��S���Q���"S�"�"Q�"�$S��P��!]�!�"P�"�"]�"�"P�#�#0��#�#P�#�#V�#�#P�#�#��|�#�#P�#�$V��
=&��"�"
=&���R��s�"�"R��,��"�",���Q��S�"�"Q�"�"S��rT���s,���P��	���	�� �!��p� �!7�� �!��|��!�!X�!�!��|��!�!0��!�!7��!�!��p�!�!2��!�!��~��!�!��~��"�$��~��!�!7��!�!��p�!�!��~��!�!��~��!�"P�"�"]�"�"P�"�"]�"�#���"�#0��"�#^�#�#4��#�#�SS�#�#1��#�#^�#�#��|��#�$��|��#�#4��#�#�SS�#�#��|��#�#��|�#�#��|�#�#P�#�$V�#�#P�#�$V+U+2ql�2��U�T��T�QgSgh�Q�h�SILpLPPhtPt���#IIPhhR��P��U��S���U���S��T���T���Q���Q���P��P��P��P��P��P��U��q`���|p����U���T��S���T���S��Q��V���Q���V��Q��|����U# ���\���U#���\��u� ���p`���R��U���U���T��Q���T���Q��R���Q���U��X���U���X����~���U���X��U��X���U���X��T��Y���T���Y���T���Y���T���Y��Q��T���Q���T��T����~��T���Q���T��R���R���R���R���R���R���R���R���	����Z��	����P��S��
�<&���
�<&���Q��r��Q��R��<���<���R���R���R���R���qt���r<���P��	���	���T��T����~��T��	����Z��	����Y���T���Y��Y��X����~���U���X��X����~�����~�����~�&&��0���0���0�����������0���0�����~�����~���+���+�����~�����~�

����~�����~�����~���0���0���
+����
+������~�����~�����~�����~�����~�&&��4���4�&&���h`���h`&&��1���1�&&����~�����~�����~�����~�����~�!#!#��4���4�!#!#���h`���h`!#!#����~�����~�����~�����~���U*��4�*���N`*��3�*����~�/����~���4����N`����~���4����[`��8�����~�����~���4����[`����~���P��S��P��S��U��ql����U���T���T���Q��S���Q���S��P��U��	\�	�	�U��	�
\�
�
�U��
�
\�
�
�U��
�
\�
��U���\���U���\���U���T��Q���T���Q��	]�	�	�Q��	�]��R����~��X��	^�	�	�X��	�^��	0��	�	0��
�
0��
�
0���0���P�	�	\��	�
S�
�
U�
�
S�
�S��S��S�
�
Q��T��Q��	�T��	�	�T��
�
�T��
�
�T����T���	��f�	�	��f�
�
��f�
�
��f����f�	�	\��	�	S��P��	V�	�	V�
�
P�
�
V��V��<���0�������
�
^�
�^��^��^�
�
��~�
���~����~����~�
�
]�
�]��]��]�
�
V�
�V��V��V�
�
��~�
���~����~����~�
�
S�
�S��S��S�
�
1��
�
0��
�0���0���0���0���1���u���U����~��
U��U��U��U��P��\��P��\��X��\��P��\��xp���X��
\�
�
0��
�
P�
�\��X��u��\��X��U���X��T���0���\��	��
�
0���P��0���u��\�
�

���
��
�
P�
�
��~�����~��
�
P��P�
�
P�
�\��\��	��
���~�����~��
�P��P�
�
S�
�
U��U��\���U���T��V���T���Q��S���Q���P��\��V��S}��U��R���U���R���U���T���T���Q��P���Q���P��R��P��X��U��r ��U��0���Q��q���Q��P��R��P��U��X���U���X���U���T��U���T���Q���Q���R���R���R���R���Z��R��X��Y��P��T���Q����2$�U#"��R"���0���R��r���R��Q��P��T��P��Q��QP�U��_���U���U���U���_��P��S��������������S��P��Sh�V��V��V��]��]��]��]��^������v�������v�������v�������v�������]�����P��\����������P��^����������������������X��X��X��X��S��������������S��]��]��]��]��V��V��V��V	��^��P��p"���P��p"���p"���^
��^��P��p"���P��p"���p"���^��R��p��R��p��p��1���Q��Q��Q��1���0���^��Q��^��^��0���1���T��t���T��T��T��1���S��UU4S48U89�U�9AU
U4S48U89�U��
d"kUk��U���U���U�d"ZTZk��_k��T���T���T�d"gQg��Q���Q���Q�nd"P*@P@RS_fPfoS�d"PS�d"PS�d"	��d"	��`"�U��V���U���U��V���U���U��V��U��V��U���U���V��U�`"�T���T���T���T���T���T���T���T���T���T���T�a"S��\��P�`"[U[�V���U���U��V���U���U��V��U��V��U�`"�4���4���4���0���4���8���4���4��`"�4���4���8���4���0���4���8���4���4��`"�1���1���0���1���P��1���1���1��`"�0���0���1���0���0��`"�0���0���3���0���0��`"�	����P��	����P��S��	����P��S��	���`"�	����	����P��\��	����	���`"_	��_�P��\��	����	����	����\��	���`"�0���0���0������0���0��`"�0���0���P��V��0���0��`"	0��`"	0��`"	��~��a"S��\��P�c"\�c"	��c"	��_"-U-�_���U���_�_"cTc�S���T���S���T��_"cQc�^���Q���^�_"cRc�]���R���]f`"PS�_"U�V��	}�T"#���
�R�T"#���V�_" P w\��P`"H�`"T���`"P\`" S`" _`"|�U |�9`"	}�����9`"^9`"|u"�U|s"#�_":U:d�U�dlUl�U�_"2T2d�T�dlTl�T�M_"PSM_"PSQ_"PSt_"	�t_"	��["pq"�	P�Z"K��|�����|�����|��Z"P1U��P�\"pq"�P\\"P(V2\"PRS�\"AUA�S���U���S���U���S���U���S���U���SRQ
S�\"4T4�V���T���VRQ
V�\"rQr���_���Q�����_���Q�����_���Q�����_���Q�����_���Q�����_���Q���QRQ
Q�\">R>�X���R���X���R���X���R���X���R���X���R���XRQ
X^]"PS08P8;S��P��S��P��S��S�]"p���p���p�]"[0���0���	���0������0���	���0���	���0�RQ
0�]"[0���0���
��(���]��0���
`�(���0���]��0�RQ
0��\" p��\" 0��\" ��^�p�
�
U�
�V���U���V���U��
�
T�
�\���T���\���T��
�
Q�
�_���Q���_���Q��
�
R�
�^���R���^���R���]��S�
�Q�
�
S�
�
P�
��G��
��4��
�Q�
�\�
�V��S��]��]��U��]�	�	U�	�
V�
�
�U��
�
V�
�
�U��	�	T�	�
\�
�
�T��
�
\�
�
�T��	�	Q�	�
]�
�
�Q��
�
]�
�
�Q��	�
S�	�	Q�	�	S�	�	P�	�	����	�	0��	�	Q�	�	\�	�	V�	�	S�	�	q3$p"��	�	s���U��_���U���_���U���_��T������Q������R��\���R���\���R���\��X��V���X���V���X���V��Y��S���Y���S���Y���S���Y���P��^��^��]��]��]��]��0���^��P��_��_��_��_��P��S��R��S��P��P��]��^��]��]��(#���Q��(#���P��Q������(#���Q��(#���P��Q����������P������P����������0�������P��0���P��^��S��P��P��Q�������0���]������_��^��}3$p"���~���U��S��U���U���S��U��U��S��U��U��\���U���S��U��S��S��0���V0BUBuVux�U�x�V0JTJw\wx�T�x�\0JQJtStx�Q�x�SKsPxPPsSPs\PsVPsP@W�{�|U�|�|V�|�|U�|�~V�~�~�U��~�~U�~�V���U����V�{�|T�|�|]�|�|T�|�~]�~�~�T��~�~T�~�]��T���]�{�|Q�|�~\�~�~�Q��~�~Q�~�\��Q���\�{�|R�|�~^�~�~�R��~�~R�~��^�{�|X�|�|S�|�|�X��|�~S�~�~�X��~�~X�~��X����S�����X�����S�}�}P�~�P����P�~�~P�~�~S�|�|
@&����
@&��|�|R�|�|x���R�|�|G����G��|�|X�|�|S���S�|�|ri��|�|xG��|�|P�|�|	��|�|	��}�}P�~�~P�~�~S�~�~P�~�~S����	������	���!�!U�!�#V�#�#�U��#�%V�!�!T�!�"S�"�#�T��#�$S�$�$�T��$�$S�$�$�T��$�%S�%�%�T��!�!Q�!�!P�!�%�Q��!�!R�!�!Q�!�%�R��!�"T�"�"s�O%��#�$T�$�$s�O%��$�$T�$�$
�T#�O%��$�%T�"�"0��"�"ps<�.<�.���"�"ps<�.<�.�#��"�"psH�.<�.�#��#�#0��#�#
ps<3%��#�#ps<3%#��#�#psD3%#��!�!P�!�#\�#�#P�#�%\�#�#s��#�#P�#�#S�#�#V�%�%V�"�"s��"�"P�"�"P�"�"P�"�"pt��"�"V�$�%V�$�$V�$�$V�$�$p�$�$V�!�!S�!�!S�!�!S��U��X���U���X���U���T���T���T���T���Q���Q���Q��R���Q���R���R���R��U���R���P��T��p���T��Q��T��U��S���U���T��\���T���Q�������Q��������Q��������Q���t����2$~"���|����2$~"���P��]��]��]��P��_��_��|����3$s8"���|����3$�U#8"���|����3$�U#8"���P��P��w��
���w��}��
�=&���
���W��]��p��S��]��]��]�%�%U�%�'S�'�'U�'�'�U��'�(S�(�)�U��)�)S�)�*U�*�*�U��*�0S�0�0U�0�0�U��0�1S�%�%T�%�'V�'�'�T��'�(V�(�)�T��)�*V�*�*�T��*�,V�,�,�T��,�0V�0�0�T��0�1V�%�%Q�%�+���+�,�Q��,�0���0�0�Q��0�1���%�%R�%�1���%�%1��%�&���&�&0��&�&���'�(���(�+���,�/���/�0���0�1���&�&P�&�&^�'�(^�)�*^�*�0^�0�1^�1�1^�*�*P�*�*Q�,�,P�&�&]�'�(]�(�)Q�)�*]�*�,]�,�0]�0�1]�1�1]�%�&_�'�)_�)�)R�)�*_�*�,_�,�0_�0�1_�)�*~��/�0~��0�1~��1�1~��)�)P�)�)p $ &2$v"4�)�)	|
��3)��0�1	|
��3)��1�1	|
��3)��)�)P�)�)P�/�0���/�0���/�0S�*�,~��,�,
3$~"#��,�,
3$~"#��,�,
3$~"#��/�/~��0�0
3$~"#��0�0~��*�+���/�/���,�,0��,�,]�,�,_�0�0]�*�*^�+�+���+�+���+�+S�,�,	3$~"#�,�,S�&�&P�&�&���1�1���&�&���1�1P�&�&S�1�1S�&�'0��(�(~�(�(S�-�-_�-�-S�*�*~�*�*S�.�.^�/�/^�.�._�/�/_�.�.S�/�/S�.�.P�.�.Q�/�/P�/�/Q�.�._�.�.S�.�.^�.�.^�.�._�.�.S�.�._�.�.S��U��\���U���U��T��S���T���T��P��p $ &2$s"4��
p2$s"4��P��	p�H%O���P�
�
U�
�V���U���V��U�
�
T�
�S���T���S��T�
�
P�
�
p $ &2$s"4�
�
p2$s"4�
�
P�1�2U�2�4S�4�4�U��4�4S�1�2T�2�4\�4�4\�1�2Q�2�4���1�2R�2�4]�4�4�R��4�4]�2�2P�2�4V�4�4V�3�30��4�4	��2�4^�4�4�U#d�4�4^�2�2P�2�2	p�H%O��2�2	v�H%O��2�2P�2�3\�2�3S�2�2P�2�2	q $ &��2�2T�2�2	q $ &��2�2��� $ &��2�2@��4�4@��2�2q32��2�2
s��32��2�24��2�2	q $ &��2�2T�2�2	q $ &��2�2��� $ &��2�2q $ &2$��2�2T�2�2��� $ &2$��4�4��� $ &2$��3�3V�y�yU�y�y\�y�z�U��z�zU�z�z\�z�z�U��z�zU�z�{\�{�{�U��{�{\�{�{U�{�{\�y�yT�y�yS�y�z�T��z�zS�z�z�T��z�{S�{�{�T��{�{S�y�yQ�y�yV�y�z�Q��z�zV�z�z�Q��z�zQ�z�{�Q��{�{V�{�{Q�{�{V�z�zQ�z�zR�z�zP�z�zR�z�zP�z�{�\�{�{R�y�y
�?&��{�{
�?&��y�yR�y�yv�{�{R�y�yE��{�{E��y�yQ�y�yV�{�{Q�{�{V�y�yrk��y�yvE��y�yP�y�y	��y�y	��z�zP�z�{�\�z�zP�z�z�\��U��S���U���S��U���U���S��T���T���Q��V���Q���V�������Q���V��t�������V��R������\��\��U������\������\��0���p�QD�.<�.����p�QD�.<�.�#���p�Q �.<�.�#����Q����Q���Q��T���T���U��S��\������\������V��t�������V��S��v���_��V��v�
��P��Q��P��^������_��P��_��P��X��P��0���v��<3%���v��<3%#���v��D3%#���v��<3%���0���V
��V��v��S��V��V��\��U����������V������S��v�����#���V��vt���V��vt���V��Q��v�O%�����#�O%���^������_��P��_��P��X��P��v����� $v�����!���v|����� $vx�����!���v����� $v�����!���v|����� $vx�����!���0���v��<�.<�.����v��H�.<�.����v��<�.<�.����v��H�.<�.����V��v��S��V��V��vt���V��vt����������4�4U�4�5S�5�;�U��;�;S�;�<���<�=�U��=�=���=�=S�4�5T�5�5���5�;�T��;�;���;�=�T��=�=���4�5Q�5�6_�6�9\�9�:_�:�:�Q��:�;_�;�;�Q��;�=_�4�5R�5�=���4�5V�5�5��5�7V�7�7vt��7�:V�:�;V�;�;V�;�<���<�=��=�=V�=�=���=�=V�5�5	~
��4)��5�;���4)��;�;	~
��4)��;�=���4)��=�=	~
��4)��5�50��<�<���=�=1��5�60��9�90��;�=0��5�5P�5�;���;�;P�;�=���5�60��6�7v|<�.<�.���7�7v|H�.<�.���7�8v|H�.<�.�#��8�9v|<�.<�.���9�9v|H�.<�.�#��=�=0��5�60��6�7^�7�9^�;�=0��5�=���6�6P�6�8���8�8P�8�9���9�9P�9�9���6�7P�7�7]�8�9]�9�9]�6�7_�8�80��9�9
p0+(��9�90��7�7R�8�81��8�90��9�9P�6�6v|<�.<�.���8�8v|<�.<�.���6�6\�8�8\�6�6V�8�8V�6�7|�O%��8�8O%��8�8|�O%��9�9|�O%��8�8\�6�6v|<�.<�.���8�8v|<�.<�.���6�6V�8�8V�6�71��8�80��9�90��8�8v�8�8S�4�4Q�4�5Q�4�5Q�5�5Q�5�5T�5�5���<�<T�=�=T�=�=]�5�5S�<�<S�=�=S�:�:���;�;T�;�<]�<�<T�=�=]�=�=T�;�<_�=�=_�=�=_�;�<\�=�=\�=�=\�;�<V�=�=V�=�=V�;�;1��;�<S�<�<]�=�=S�=�=1��;�<P�<�<R�=�=R
�;�;0��;�<v<�.<�.���<�<v<�.<�.�#��<�<vH�.<�.�#��=�=v<�.<�.���=�=0��;�;�=�=�;�;_�;�<v<�.<�.���;�<_�;�<v<�.<�.�# $ &<"��;�<xO%��=�=xO%��;�;_�<�<R�<�<S��U��S��U���U���T���T���Q��V���Q���T���T���U��S��V��V��U��V���U���V��T��^��^��^��]��^��Q��_���Q���_���Q���R���R���R���R���R���R���R���R���X���X���X���X���X���X���X���X���X���X���Y���Y���Y���Y���Y����~���Y���Y���Y���]��s�T"1s s"�T"���]��]��S��S��S��]��]��]��T��
p�#�4%#���
p�#�4%#���
p�#�4%#���
p�#�4%#���T��t $ &4$�"���t $ &4$�"���\��p0��\��t $ &4$�"���S��S��S��U��~���P��~���~���S��S��S��S���Y���Y�@�@U�@�AS�A�A�U��A�ES�E�E�U��E�HS�H�H�U��H�IS�@�@T�@�I�T��@�@Q�@�I���@�A]�A�E]�E�H]�H�I]�@�@���0)��@�AP�A�A\�A�E\�E�E\�E�H\�H�I\�A�AP�G�HP�H�HP�I�IP�E�F^�F�F~t��F�F^�F�G^�E�F_�F�F|�F�G_�G�G|�G�G_�G�G|�F�F0��F�F1��F�G0��G�G0��F�F���F�GP�G�G0��E�E\�F�F\�D�EV�E�Evx��E�EV�D�D_�D�E0��D�D\�@�AP�A�A\�C�C\�F�F\�C�CV�F�FV�C�CS�F�FS�C�CP�C�CQ�F�FP�F�FQ�C�CV�C�CS�C�C\�C�DV�C�DS�D�DP�D�DT�D�DS�E�E\�E�EV�E�ET�E�ES�H�HS�E�EP�E�E\�H�H\�E�E0��E�EV�H�HV�E�EV�E�ET�E�ES�H�IV�H�IS�H�HP�H�HT�H�HS��U��S���U���S��U���U���S���U���S��T��_���T���Q��\���Q���^��^��	^�
�^��P��]��]��]��
]�
�]�	�
}��P��P��	P�	�	P�	�	P�
�
P�
�P��0���\�	�
0���0���}���_��}���]�
�
P�	�
}��
�
^�	�
_�	�	]�	�	]��]��]��	}�H%O���	}�H%O���]��U��S���U���S��T��\���T���\��P��P��	t $ &���	v $ &���	v $ &���@���@���q32���
s��32���4���	t $ &���	v $ &���U��t $ &2$���v $ &2$���v $ &2$��w�wU�w�wS�w�w�U��w�wS�w�w�U��w�xS�x�x�U��x�xS�w�wT�w�wV�w�w�T��w�wV�w�w�T��w�xV�x�x�T��x�xV�w�wP�w�wP�w�w\�w�xP�x�x\�x�xP�x�xV�x�xP�x�xV�x�x0��x�xV�x�xv��w�wP�w�wP�w�w\�w�wP�w�wP�w�w\�x�xP�x�xV�x�xP�x�xV�x�x	��x�x	��q�qU�q�s\�s�sU�s�s�U��s�sU�r�r0��r�rS�r�rs��r�rS�q�qU�s�sU�r�s]�r�r0��r�sV�r�sS�s�s]�s�s0��s�sV�s�sSP^U^pSpx�U�x�S��0�gs\x�\��S��S��S��]��]��]��0���0���0���P��V��V��V��P��Q��Q��Q��Q��Q��Q��R��R��q��R��q��R��q��R��q��R��P��P��P��pt���P��Q��q���P��pt���P��Q��P��px���P��Q�t�tU�t�t\�t�u�U��u�uU�u�u\�u�uU�u�v�U��v�vU�v�v\�v�w�U��w�w\�t�tT�t�tS�t�u�T��u�uS�u�up�u�v�T��v�vS�v�w�T��w�wS�t�tQ�t�t]�t�u�Q��u�v]�v�v�Q��v�w]�t�tR�t�tpx��t�v�R��v�vR�v�w�R��u�uP�u�vV�v�vP�v�vV�v�vU�v�wV�w�wP�w�wV�v�vP�v�vS�v�vP�v�vS�w�wP�t�t
�?&��v�v
�?&��t�tQ�t�tt��t�t�R�v�vQ�v�vR�t�t8��v�v8��t�tR�t�tpx��t�t�R��v�vR�v�v�R��t�tqx��t�t
�Rpq"��t�t�Rpq"#��t�t
�Rpq"��t�tP�t�t	��v�v	��u�uP�u�uP�v�vP�v�vS�v�vP�w�w	���U��
Z�
�
�U���
T�
�
�T�0<U<G�U�0<T<G�T�0<Q<G�Q�U.�U�U"u�".U0�*R��U��\���U���\��T��V���T���V��P��S��S��P��P��P���� ���T��^�� �T�� �!^��Q��S�� �Q�� �!S��R��V�� �R�� �!V��X��\�� �X�� �!\��}O%�� � }O%��!�!}O%���!�j���T��Q��S��R��V��U��P��^�!�!^�����!�!����0��!�!0���S�!�!S��S�!�!S��0��!�!0��>�>U�>�>S�>�>�U��>�?S�?�?U�?�?�U��>�>T�>�>\�>�>�T��>�?\�?�?�T��>�>Q�>�?�Q��>�>P�>�>P�>�>P�>�>V�>�?V�>�>\�>�?\�?�?�T��>�>S�>�?S�?�?U�?�?�U��?�?U�?�@S�@�@U�@�@�U��@�@S�@�@U�@�@�U��?�?T�?�@�T��?�?Q�?�@V�@�@�Q��@�@V�@�@�Q��?�?P�?�@\�@�@Q�@�@\�?�?T�?�?�T��?�?U�?�?S�I�JU�J�KS�K�K�U��K�KS�K�LU�L�L�U��L�OS�O�O�U��O�OS�I�JT�J�K^�K�K�T��K�K^�K�LQ�L�L�T��L�L^�L�L�T��L�M^�M�N�T��N�N^�N�O�T��O�O^�I�JQ�J�K\�K�K�Q��K�K\�K�LR�L�L�Q��L�O\�O�O�Q��O�O\�I�JR�J�K���K�K�R��K�L���L�L�R��L�M���M�MV�M�N�R��N�O���O�O�R��O�O���I�JX�J�K_�K�K�X��K�L�X��L�N�X��O�O�X��L�L0��L�L~}<�.<�.���L�L~}<�.<�.�#��L�L~}H�.<�.�#��M�M0��N�N^�N�O~}<�.<�.���K�KP�L�LP�M�NP�J�JP�J�K]�K�K]�K�LT�L�O]�O�O]�J�JP�N�NS�O�OS�N�N]�O�O]�N�N_�O�O_�N�NV�N�N�R��O�OV�N�N\�O�O\�N�N,p@v"�
������$@�
������%��N�N-p@�R"�
������$@�
������%��N�N0��O�O	��N�N�� �O�O�� �N�N_�O�O_�N�NV�O�OV�N�N\�O�O\�N�N@v"���N�N	@���N�N\�O�O\�N�Nv"�	�N�N0��N�NP�N�NP�O�O0��N�NQ�N�Nq��L�L^�N�O^�L�LQ�L�L}�L�L]�L�LQ�L�LR�O�OQ�L�L~}<�.<�.���N�O~}<�.<�.���L�L]�N�O]�L�L^�N�O^�L�L}�O%��N�O}�O%��L�L]�L�L~}<�.<�.���O�O~}<�.<�.���L�L]�O�O]�L�L^�O�O^�L�L1��O�O0��M�N}��M�MP�M�MT�M�M_�M�N���M�MV�M�MP�M�MP�M�MP�O�PU�P�P_�P�P�U��P�P_�P�PU�P�q_�O�PT�P�P���P�P�T��P�P���P�PT�P�T���T�T�T��T�T���T�U�T��U�X���X�Z�T��Z�a���a�a�T��a�b���b�e�T��e�j���j�j�T��j�k���k�q�T��O�OQ�O�P^�P�P�Q��P�P^�P�PQ�P�S^�S�T�Q��T�V^�V�W�Q��W�Y^�Y�Z�Q��Z�^^�^�a�Q��a�a^�a�a�Q��a�e^�e�e�Q��e�e^�e�e�Q��e�f^�f�g�Q��g�k^�k�k�Q��k�m^�m�n�Q��n�o^�o�q�Q��q�q^�q�q�Q��O�OR�O�PS�P�P�R��P�TS�T�T�R��T�TS�T�U�R��U�YS�Y�Z�R��Z�]S�]�^�R��^�`S�`�a�R��a�aS�a�a�R��a�bS�b�e�R��e�fS�f�i�R��i�iS�i�iP�i�iS�i�j�R��j�kS�k�q�R��q�qS�q�q�R��O�OX�O�PR�P�P���P�q�X��O�PY�P�P]�P�P�Y��P�PY�P�Q��~�Q�T]�T�q�Y��Q�Q\�f�f	��k�k	��O�P0��P�PP�P�Q0��Q�QP�Q�SV�T�TP�T�TV�T�T	���T�TV�U�VV�V�V0��V�VP�V�ZV�Z�Z0��Z�ZV�[�\0��\�\V�]�]0��]�]V�^�^	��^�^V�`�`V�a�aV�b�b	��e�eV�e�eP�e�fV�f�f	��f�f0��g�g0��h�h0��i�i0��i�i	��j�j0��j�jV�j�k0��l�l0��q�qV�q�q	��O�P�^��P�R�^��R�SP�S�T��~�T�T��~�U�U�^��U�Z��~�Z�`��~�a�a��~�a�b��~�e�f��~�f�f�^��g�j��~�j�k�^��k�k��~�q�q��~�Q�QP�j�jP�O�PY�P�P�Y��P�PY�P�Q��~�Q�Q]�f�f�Y��j�k�Y��O�PR�P�PV�P�P���P�PR�P�QV�f�f���j�k���O�PS�P�QS�f�fS�j�kS�O�OQ�O�P^�P�P^�P�PQ�P�Q^�f�f^�j�k^�O�PU�P�P_�P�PU�P�Q_�f�f_�j�k_�Q�QP�Q�Q\�f�fP�f�f\�j�k\�P�P\�Q�QP�Q�R_�Q�R0��R�R\�R�R|��R�R\�Q�R
q��q,�"��R�RP�S�S^�S�T�Q��S�TS�S�T��~�S�T_�S�SP�S�S��~#�S�SQ�S�TV�S�S��~�S�T_�T�T^�T�T��~�T�T_�U�V_�e�f_�U�V��~�e�f��~�U�V�#)�e�f�#)�U�V�Y��e�f�Y��U�V���e�f���U�VS�e�fS�V�V@����Y"���V�V
@�Y���U�VS�e�fS�V�V
����Y"��U�U0��U�UP�U�UP�e�f0��U�UQ�U�Uq��\�]��~�i�i��~�i�i��~�\�]�Y��i�i�Y��i�i�Y��\�]���i�i���i�i���\�]S�i�iS�i�iS�\�]_�i�i_�i�i_�\�]0��i�i	��i�i0��\�\_�i�i_�\�\�m*�i�i�m*�\�\�Y��i�i�Y��\�\���i�i���\�\S�i�iS�\�\@����Y"���\�\
@�Y���\�]S�i�iS�\�\
����Y"�
�\�\0��\�\P�\�\P�i�i0��\�\Q�\�\q��\�]_�i�i_�V�V^�V�W�Q��`�a�Q��e�e�Q��f�g�Q��V�WS�`�`S�`�a�R��e�eS�f�g�R��V�W��~�`�`��~�e�e��~�V�W_�`�a_�e�e_�f�g_�V�W^�`�a^�e�e^�f�g^�V�VR�V�W0��W�W~��~<�.<�.���W�W~��~<�.<�.�#��W�W~��~H�.<�.�#��W�W~��~<�.<�.���e�e~��~<�.<�.���V�V0��W�WP�e�eP�V�V��~�V�V_�W�WT�W�WP�W�WT�W�WX�W�WR�W�WX�W�W~��~<�.<�.���W�W~��~<�.<�.���W�W��~�W�W��~�W�W^�W�W^�W�W��~#�O%��W�W��~#�O%��W�W��~�W�W~��~<�.<�.���W�W~��~<�.<�.���W�W��~�W�W��~�W�W^�W�W^�W�W1��W�W0��W�W~�W�W_�`�`_�`�`0��`�`V�`�`v��`�`V�`�`	p�s"��`�`p�q,�"��`�`
q��q,�"��`�`_�f�g_�W�YS�Y�YR�Y�YS�j�jS�q�qS�W�Y^�Y�Z�Q��a�a�Q��j�j^�q�q^�W�Z��~�j�j��~�q�q��~�W�Z_�a�a_�j�j_�q�q_�W�Z��~#��j�j��~#��q�q��~#��X�XP�X�Z���a�a���j�j���q�q���Y�Y0��Y�Y^�Y�Y~��Y�Y^�X�XT�X�X]�X�Z��~�a�a��~�j�j��~�q�q��~�X�XP�X�Z]�a�a]�j�j]�q�qP�q�q]�Y�Z\�a�a\�X�X���X�X���X�X_�Y�Z_�Y�Z0��Z�ZV�Z�Zv��Z�ZV�Y�Z	r�p"��Z�Zr�q,�"��Z�Z_�a�a_�Z�[��~�f�f��~�i�i��~�j�j��~�k�k��~�Z�[S�f�fS�i�iS�j�jS�k�kS�Z�[^�f�f^�i�i^�j�j^�k�k^�Z�[_�f�f_�i�i_�j�j_�k�k_�Z�ZS�Z�Z^�Z�Z�Z�ZP�[�[	v $ &��[�[Q�[�[	v $ &��[�[S�[�[����[�[U�[�[����f�f_�i�i_�[�[_�f�f_�j�j_�k�k_�a�b���b�b�X��b�e�X��i�i���k�l�X��l�o�X��o�q�X��q�q�X��a�bS�b�bQ�b�bS�b�eS�i�iP�i�iS�k�lS�l�oS�o�qS�q�qS�a�b^�b�e^�e�e�Q��i�i^�k�k�Q��k�l^�l�m^�m�n�Q��n�o^�o�q�Q��q�q�Q��a�b��~�i�i��~�a�b_�b�e_�i�i_�k�l_�l�o_�o�q_�q�q_�a�a��~#�?��a�e]�i�i]�k�o]�o�q]�q�q]�a�bV�b�eV�i�iV�k�lV�l�mV�n�oV�b�cS�k�lS�n�nS�o�oS�b�cT�c�cs�k�lT�l�ls�n�nT�o�oT�b�cQ�c�cs�k�lQ�n�nQ�o�oQ�c�c_�n�n_�k�l_�o�o_�a�a��~�a�aS�a�a^�a�a�a�aP�a�b	v������i�i	v������a�bS�i�iP�i�iS�a�a����a�bQ�i�iQ�c�c_�n�n_�d�d_�o�o_�d�e_�o�o_�k�k_�o�p_�l�l_�n�o_�l�l_�n�n_�m�m_�n�n_�m�m_�p�p_�p�p_�q�q_�]�^��~�g�g��~�g�h��~�h�i��~�i�j��~�]�]S�]�^�R��g�g�R��g�h�R��h�i�R��i�j�R��]�^^�g�g^�g�h^�h�i^�i�j^�]�^_�g�g_�g�h_�h�i_�i�j_�]�^S�g�gS�g�hS�h�iS�i�jS�]�^V�g�gV�g�hV�h�iV�i�jV�]�]S�]�]^�]�]U�]�]P�]�]	v $ &��]�]Q�]�]	v $ &��]�]S�]�]����]�]U�]�]����g�g_�i�j_�g�h_�j�j_�h�h_�i�i_�^�^^�^�`�Q��a�a^�^�`S�a�aS�^�`��~�a�a��~�^�`_�a�a_�_�`\�_�_0��_�_]�_�_}��_�`]�_�_P�_�`V�^�^_�a�a_�^�^��~�^�^_�_�_��~�_�_��~�_�_��~L��U��S���U���S��U���U���T��\���T���T��\��T���T���Q��V���Q���Q��V��Q���Q���P��_��P��_��P��P��Q��V��^��^��Q��V��^��Q���Q���P��,��ʚ;��ʚ;��"���.@B�.����@B���@B���@B���������������ʚ;��"�����ʚ;��"���ʚ;���U��Q���U���Q���U���T���T���T���T���T���T���R��X��X��R��	�T#	����R��	�T#	����Y��Y��R��P��px���P��U��R��0����R���8����M��P��P��px���P
��0����P���8�����M��P��u��R���8����\N��T��T���T���U��0���T���T���p�������Q��P��rpt"7���rp�T"7���
ru �T"7���T���T���U��1���T���T���P��p@J$!���P��Q��rqt"7���rq�T"7���
ru �T"7���U��V��U��V���U���V��U��V��T��px����T���T���T���P��S��S��U��S��S��P��S��\��|���Q��|���	���8���8���
y@&���
y@&���R��R��T��px����T���T���T���rx���
�Tpr"����Tpr"#���
�Tpr"���P��V��V��V��V��S��S��S��S���������1$y"���P��s��P��s��P��P��S��S��P��\��P��\��\��\��P��X���0���T��S��U��U���U���P��S��S��S��V��P��S��V��Q��P��U��Q��8�����W��P��U��P��8�����X��P��u ��U���U���T���T��
�
U�
�]���U���]���U���]���U���]���U��
�
T�
�
R�
��T��
�
0��
�
v�.<�.���
�
vt�.<�.���
�v�.<�.����v�.<�.���
�
\�
�
P��\�
�
P��P��P��S��P��S�
�
0��
�\��\��0��
�}v"#�
�}v"#�����3$}"��P��P��\��P��S��s���U��\���U���
\�
�
�U��
�
U��P��P��S��
P�
�
S��0���]��
]�
�
0���0���V��v���V��
V�
�
0���v3$|"��P��]��S��s�U�\���U���\���U�%FTFNtx�qwT%NQswQOWP��P0�S�P��S�V��V��q�]��]%0�%d1�d�0���1�BFt�FNTV	0��V�8���]P�]��]0��]�8��m^P%NQswQqs0��ssQ�qs4�qs�#_qsT��V���8�����_��QW_V�\_8�\_�3`\_P%%Q%%q2$�%%	q���?�%%q���?#��	�
U�
�
S�
�
�U��
�S���U���S���U���S���U���S�	�	T�	�V���T���T��V�	�	Q�	�\���Q���\�	�	R�	�	px��	��R���R���R��
�
P�
�]��]��P��]��P��P��p���s���Q��s��	�
8���8��	�

~@&���
~@&��	�
Q�
�
t��
�
�R��Q��R�	�	R�	�	px��	�
�R���R���R��	�	qx��	�

�Rpq"��
�
�Rpq"#��
�

�Rpq"��	�
P��]��U��S���U���S���U���	S�	�	�U���T��]���T���	]��Q��_���Q���	_��R��^���R���	^��R��P��V��V��V����~�����1$y"���P��s��P��P��v��P��v ��P��P��P��\��P��\��\��\��\��\��P��X���0���T��8���	p $ &���
s�# $ &���P��
s�# $ &���U��<���	p $ &���T��
s�# $ &���U��<���0���R��\��\��\��\��	���	��	�		��	�		���U��V���U���T��S��U���T���U��V��U���U���0���S��s���U��S��U���U���U��S�	�	U�	�	�U��	�	U��P��0����P���8�����Y��P��u��P��0����P���8����AY��P��u ��U���U���U=��U��S���U���S��T��]���T���]��\��\��V��V��P��P��P��P��V��S��V��]��P��U��S���U���S��T��V���T���V��]��]��\��\��P��P��\��S��\��V��Pp~U~�^���U���^���U���^p�T��]���T���]���T���]p�Q��S���Q���S���Q���S��P��V��V��V��P��P��\��\��\��	���P��P��	���0���T��S��S��]��P��P��V��V@NUNXPXc�U�@QTQc�T�@XQXc�Q�DXQXc�Q�NTup"�TXUNQut"�QXTU6�U�6TU6t�U"�U*u�*6U0�2R��U��S��U���U���S��U��U��S��Udo��"IUI�V���U���	V�	�	�U��	�
V�
�
�U��
�
V�
�
�U��
�
V�
�
�U��
�V��U���U���V���U���"PL
u2$u"5$r"�Lrpp�rwp�~�p�"P�S��S��S��"PWT\�"�0���	���0���s���0���s���S��V��S��S��S��S�	�		���"1�?pv ��*��*�#�?Epv ��*��*�#�EJpv 
P�*��*�#��"U�V��V��V��	V�	�
V�
�
V�
�
�U��
�
V�
�
V�
�
V�
�V��V�"�\��\��\)�"P��P�"1��^��^��^n�"0�Ss�<Sf�"PS��P��S�"0�1P1SSShP��	���P��S��P��Q��S�	�	P�	�	S�	�	S�	�	P�	�	S�"H��"0��"���.�"_ |_��_��_��"P�"	��~��0���R��R��R��R��r���	R�	�
��~�"	��~��0���X��X��	X�	�
��~�"�^��0���^��^��^��^��^�"����� ���	���	�	T�	������������"	_��0���_��_��
_�"'\��0���\��\��\�"�]��0���]��]��]�"	U	����	�	P�	�
U�
������������"	U	����	�	P�	�
U�
������������"	u �	i_z�_�	�	P�	�	p ��	�
u ��
�
_�
�
_��_��"1�e\q�1���\��1��
�
1��
�
Z�
�
��~�
�
Z�"P0��	�	S�	�
P9�"Sq|S�
�
S�
�
S�"P�"
p��
R�"Q�"_�"V�"*_��"P��"
p��
R��"Q��"_��"V��"#_�#Sp��S\p�~�\�p����p����p�~�#,S#
s��
 R $s��# Q#$_#5_L#	���S��	���"S�#	��#	��"UcVci�U�imVms�U��"!T!e\es�T�	�"P/U�"Pv�������"r�Qr��"U$�"TQ$�"\$�"U��"&U&5�U���"$T$5�T���" T 1�T���"P
u
P��"WUW��U���U���U���U����~���U���"WTW��T���T��]��T��]���T���]���T���"WQW��Q���Q��S���Q���S���Q���"IRIK�R�KWRW��R���R��^���R���"WXW��X���X��_��X��_���X���_���X���"WYW��Y���V���Y���"R�"(
(&��"(���"��~�(S��">U>�����"@T@CUC�_��_��_��_��_��0���_������_��_��_��"CQC�S���Q���S���Q���S������S���Q���S���Q�������	S�	�
�Q��
�
S�
��Q���S���Q���"CR��"CXC�V���X���V���X���V��P��]��V���X���V��]��	V�	�
�X��
�
V�
��X���V���X���"CY�"P�^��^��^��\��^��^������\��^��^��	\�	�	^�	�
\�
�
^�
�\�"PQQ_lPl�Q������Q��Q��	^�	�	���	�
^�
�^��"
r
�� $0)�T�~�0)���"q�
�� $0)�Tvq�0)�v�t $0)���q�
�� $0)��"n0���0���P��\��P��\��0���\��0���P��	S�	�
\�
�
S��S�"x0���0���P������P��S��0���S��0���P��	V�	�
���
�
V��V>�"0��_��0���_:�"]�V��V>�"�^��^#�"\#�"Q5�"\:�"Q|�"6\6w_��"2Z2Z^Z^~x�^h^d�"^d�"Qx�"^|�"Q�"^�"^��"Q��"Q�"^�"Q1�"^��"^.�"\.�"\��"Q��"Q��"^��"^I�"^_�"^��"\��"\`�""U"��U���U���U���U���U�`�""T"�S���T���S��T��S`�""Q"�]���Q���]��Q��]��Q��]��"2Pw|P��"r0#$r0#���������1#���������+(�#^Vg�V��V��"<t0cmt0mq}(#0��"'\0�\��\��"$^-�^��^]�"
P�"|q�TQ�"0��"
s8q"�
U/�"}(# /�"}0/�"s8|"�U�";U;�^���U���^�"?T?�S���T���S�"?Q?�V���Q���V3�"P�_��_G�"P�\[�"P�]��"P1a��"UP#�U���"TU#�T���"TU�T�ſ"P��"UP�U���"T�T���"T�T��"U�^���U���^���U��":T:�\��p���T��"+U/8P8vVs�"P�"[SnoS�"@��"S�"UH�"sp6$�QH�"0�H�"vu"�U��"*U*�U��|\Q	��|��"ZTZ�\����|���T���	��|�	�	\�	��T�����|��T��\��%�T��%�&\�&�/�T��/�/\�/�2�T��2�2��|�2�4�T��4�5��|�5�>�T��>�>��|�>�>�T��>�?\�?�?�T��?�?��|�?�F�T��F�F\�F�F�T��F�F��|�F�K�T��K�K��|�K�U�T�\Q	�T���"fQfhpx�h��Q���Q��U�Q�\Q	�Q�$�"�0���Z����|��0���	���0���	Z��	���	�����|��0��%�%	��%�%0��'�'��|�.�.	���.�/0��1�1	��1�10��3�>0��>�>0��>�>	���>�?0��?�?	��B�B	���B�D0��E�E0��E�E	���E�F0��F�F	���G�H0��H�H0��I�I	��I�I	��I�I	���J�K0��L�N0��O�O	���O�T0��T�T	���T�U0�,�"I8���8�,�"I
�@&���
�@&�,�"HR��R,�"Qpx�I�Q���Q���Q�>�"
rx�

�Qpr"��Qpr"#� 
�Qpr"�>�" Pu�"	�u�"	���"P���|����|����|����|����|�$�$��|�-�.��|�0�0��|�2�=��|�=�=��|�=�>��|�B�C��|�D�D��|�E�E��|�F�G��|�G�G��|�I�J��|�L�N��|�N�S��|�S�T��|��"��Q����Q����Q����Q����Q��$�$�Q��-�.�Q��0�0�Q��2�=�Q��=�=�Q��=�>�Q��B�C�Q��D�D�Q��E�E�Q��F�G�Q��G�G�Q��I�J�Q��L�N�Q��N�S�Q��S�T�Q���"���|����~�����|����|����~�����|����|����~��$�$��|�$�$��~��-�.��|�.�.��~��0�0��|�0�0��~��2�2��|�2�3��~��3�=��|�=�=��~��=�=��|�=�>��|�>�>��~��B�C��|�D�D��|�E�E��|�F�G��|�G�G��|�I�J��|�L�N��|�N�S��|�S�T��|��"�\����|����|����|��\����|��\�$�$\�-�.\�0�0��|�2�3��|�3�<�T��<�=��|�=�=\�=�>��|�B�C�T��D�D\�E�E��|�F�G�T��G�G�T��I�J��|�L�N�T��N�S�T��S�T�T���"�1���1���G1��G�T1�\Q	1���"�0���P��0���P��0���	���0���Z����|��0���0���Z����|�$�$0��$�$Z�$�$��|�-�.0��.�.Z�.�.��|�0�0P�2�20��2�2Z�2�3��|�3�50��6�60��6�6	��6�80��8�8	��8�;0��;�;	��;�;0��;�;	��;�<0��<�<	��<�=0��=�=Z�=�=��|�=�=0��=�=	���=�>0��>�>Z�>�>��|�B�B0��B�B	��B�B0��B�B	��B�B0��B�B	��B�B0��B�B	��B�C0��C�C	��D�D0��D�D	���E�E0��E�E	���F�G0��G�G	��G�G0��G�G	��I�J0��J�J	��J�J0��J�J	��L�L0��L�L	��L�L0��L�L	��L�L0��L�L	��L�M0��M�M	��M�M0��M�M	��M�M0��M�M	��M�N0��N�N	��S�S0��S�S	��S�S0�M�"S#P#�S��S��S��S�/�/S�1�1S�1�1P�1�2S�;�<S�<�<S�C�CS�H�IS��"P�]��]��]��]�.�.]�:�:P�:�;]�B�B]��"@P�-�-P�<�<P�C�CP��"P�V��V��V��V�.�/V�0�1P�1�1V�;�;V�<�<V�C�CV��"P�\��\��\��\�.�.\�B�B\��"@?$���"\y�"P���|����|����|����|�.�/��|�1�1��|�;�;��|�<�<��|�C�C��|��"P�^��^��^��^�.�.^�:�;^�;�;P�;�<^�B�C^��"�\��\��" Q��Q��"�_��_�"_U�"_?�"���|����|����|����|����|��	��|����|����|����|����|����|����|����|����|����|����|����|����|����|����|����|����|� � ��|� � ��|��"�]��}@���]��]��]��]��]��]��]��]��]��]��]��]��]��]��]��]��]��]��]��]��]d�"31��"	��"	���"	���"	���"	��"	���"	���"	��"	��"	�S�"	�z�"	���"	�\�"	���"\��"�]��]��]��]��]��]��]��]��]��"���|����|����|����|����|����|����|����|����|X�"X���|����|�
�
��|����|��X����|����|��"KZKL
��|6$v"���Z�	�	Z�	�	
��|6$v"���Z��
��|6$v"���">T��T�	�	T��T��"0�KQ��Q�	�	Q��Q��"RHYHOs4%���Y�	�	Y�	�	s4%���Y��s4%���"X"t %���X�	�	X��X��".P.2X��P��t��������tx�������	�	t��������t�������"�]��]�	�	]�	�	]�	�	]��]��]��]�"���|����|�	�	��|�	�	��|�	�	��|����|����|����|Y�"p6$v"��}(#(�����6$v"���}(#(�����6$v"���}(#(�����6$v"��	�	}(#(�����6$v"��	�	}(#(�����6$v"���}(#(�����6$v"���p6$v"���r6$v"�~�"�P��P��P��P��	P�	�	�
�
P~�"*0�-�Q��Q��Q��Q��	0��
�Q~�"*Q*�U��U��U��U��	Q�	�	U�
�
U��""
p�?��5_r?��_�
p�?����
p�?����r?����
p�?����r?����
p�?����	
p�?���	�	
#�?���
�
p�?����""
p�4%��5@r4%��@\t��\�x����x����
p�4%����t����
p�4%����t����x����	
p�4%���	�	
#�4%���
�
p�4%����""
p�3��:�y3����y3����y3����y3����	
p�3���	�	
#�3���
�
y3���
�
p�3����"P8�"���|n�"-^NRPR_^d�"
1�
i]d�"
P
iS8�"60�6JPNZPZ�0���P5�"��|����|����|5�"0���0���0���P��P�"���|����|����|Q�"P�]��]��]��"V�_��_��P��_�"1��\����|����|��\����|��" 0��"P��"P 	s�
�����"�V��V��V*�"P�S��S*�"PX�">��|X�">]v�"V
_ VX�"1���"S��"S�"PBS�"��|CIPI���|����|����|�"4s��"
\�"0� �"�1� �"���| �"P���| �"���|4�"P/��6$��"�C�"q\M�"0�#1�#g0�M�"Pt �*t8�*��M�"gS��"P��"
Z
��|��"Z��|��"1�����|�#��9�91���"P��P��"�S�	�	S�	�
S�
�
S�%�%Se�"W_W\��\��P��	\�	�	\�$�$\��"S�"Q��|�"QV9�"\ ,_�"%1�e�"Se�"_~�"S��S~�"\��\��"���~��	���~�����~�����~�����~��"�"��~��&�&��~��'�(��~��2�2��~��3�3��~��8�9��~��:�<��~��<�<��~��=�=��~��=�=��~��C�C��~���"���|�	���|����|����|����|�"�"��|�&�&��|�'�(��|�2�2��|�3�3��|�8�9��|�:�<��|�<�<��|�=�=��|�=�=��|�C�C��|�"RZ��|$�"S\g�\�	�\��
��|�
�\��\��\��\�"�"\�%�&\�'�'\�2�2\�3�3\�8�9\�:�;\�<�<\�<�=\�=�=\�B�C\R�"%0�9XPX���|����|��P����|����|����|����|�"�"��|�%�%��|�'�'��|�1�2��|�2�3��|�8�9��|�9�;��|�;�<��|�<�<��|�=�=��|�B�B��|6�"
P
���|����|����|����|����|�"�"��|�%�%��|�'�'��|�2�2��|�3�3��|�8�9��|�9�;��|�;�<��|�<�<��|�=�=��|�B�C��||�"	���0���0�� �!0��6�6	���<�<	��6�"AVA���|����|����|����|����|�"�"��|�%�%��|�'�'��|�2�2��|�3�3��|�8�9��|�9�;��|�;�<��|�<�<��|�=�=��|�B�C��|��"P�^��^��
^��^��^��^�$�$^�&�&^�1�1^�2�2P�2�2^�7�8^�9�:^�;�;^�;�;^�<�<^�A�B^��"���|����|����|����|����|����|����|�!�!��|�$�$��|�&�&��|�1�1��|�7�8��|�8�:��|�:�;��|�;�;��|�<�<��|�A�B��|��"P�^��^��
^��^��^��^�$�$^�&�&^�1�1^�7�8^�8�:^�:�;^�;�;^�<�<^�A�B^��"�\��\����|��\��\��\��\��\�!�!\�$�$\�&�&\�1�1\�7�8\�8�:\�:�;\�;�;\�<�<\�A�B\��"���~�����~�����~�����~�����~�����~�����~��!�!��~��$�$��~��&�&��~��1�1��~��7�8��~��8�:��~��:�;��~��;�;��~��<�<��~��A�B��~���"h0���]����}����}�
���}��0���P����}��0�����}����}�!�!��}�$�$��}�&�&��}�1�1��}�7�8��}�8�:��}�:�;��}�<�<0���"h0�����|����|�
���|��0���P����|��0�����|����|�!�!��|�$�$��|�&�&P�&�&��|�1�1��|�7�8��|�8�:��|�:�;��|�<�<0���"�0���_��_��
0���P��U��0���0���_�$�$_�&�&0��1�1_�7�8_�8�:_�:�;_�;�;0��<�<0��A�B0���"P�^�
�
P��^��"Jr��J�	��|�����	��|�����	��|�����r����	��|�����r����	��|�����	��|����!�!	��|����$�$	��|����&�&r���&�&	��|����0�1	��|����7�8	��|����8�:	��|����:�;	��|����;�;	��|����<�<r���<�<	��|����A�A	��|�����"�	��|�����
	��|�����	��|�����	��|�����	��|�����	��|����!�!	��|����$�$	��|����&�&	��|����7�8	��|����8�:	��|����:�;	��|����;�;	��|����<�<	��|����A�A	��|�����"p3��F
|�3��F���}�3������}�3����
|�3������}�3����
|�3������}�3������}�3���!�!��}�3���$�$��}�3���&�&
|�3���&�&��}�3���0�0��}�3���6�8��}�3���8�:��}�3���:�;��}�3���;�;��}�3���;�<
|�3���<�<��}�3���A�A��}�3��#�"�0��
�
	����	��9�9	��?�?0���"�0���
0���0���0��&�&0��;�;0��<�<0���"�0���X����|��
0���0���0��&�&0��;�;0��<�<0��A�B��|t�"�P��P��P��"7p0$0)�7;|�0)�;���|�0)�����|�0)�����|�0)�����|�0)���p0$0)���|�0)�����|�0)���|�0)�����|�0)�����|�0)�� �!��|�0)��$�$��|�0)��%�&|�0)��0�0��|�0)��6�8��|�0)��8�:��|�0)��:�:��|�0)��;�;��|�0)��;�;p0$0)��;�<��|�0)��A�A��|�0)��"�\��\��\��\��\�:�;\�"��h����h����h����h����h��:�;�h��"��[����[����[����[����[��:�;�[��"�^��^��^��^��^�:�;^�"���~�����~�����~�����~�����~��:�;��~�'�"1���}���]��}���]��" 0�'�"P��"t
��� 	p�
����"�0���X��0���0���0���0��:�;0�S�"MPimPm�V��P��P��V��"�S��]��S�:�:]��"P�
�
PS�"P��P��PS�"PS�"P|�"P��"V��"V)�"-0�-1P1���}�>�?��}8�"Pf�"W��~�f�"W��}��"]
}@�
+]f�",1���"P^��"PS��"_(<_
�"� $ &p"�U��"0�P]��"�\��\��\�/�0\�0�2\�3�3\�3�3\��"���|� $ &�����|� $ &�����|� $ &��/�0��|� $ &��0�2��|� $ &��3�3��|� $ &��3�3��|� $ &���"���~�����~�����~��/�0��~��0�2��~��3�3��~��3�3��~���"�_��_��_�/�0_�0�2_�3�3_�3�3_��"�^��^��^�/�0^�0�2^�3�3^�3�3^��"P<U��U��"P��"PY�"���~�����~�����~�����~�Y�"�_��_��_��_Y�"�^��^��^��^��"PizP��P��Q��P��Pt�"PT�P��P��P��"P��"PP�"� $ &�Q$� $ &�P�"$SP�"$s��s "�P�"$
s��s "#8v�"
1�v�"
P��"��}�3����"P��"	��|�����"P �"�V�&�&V �" �"P���|�&�&��|/�"P=]=JPJ`}t�`urt��&�&]4�"$P37P7X��|�&�&P}�"^h]}�"]'R'h^��"P}�"'0�}�"P	}x�
���'	rx�
�����"P4�"]4�"]l�"��|H�"�Sr�"P?Y?\��|��"
UT�"L�T�"	p $ &�s��# $ &�Ps��# $ &�T�"U��""L���""0���"
U$�"���~�����~���
��~��#�#��~��#�#��~��/�/��~�\Q	��~�$�"���|����|��
��|�#�#��|�#�#��|�/�/��|\Q	��|��"P`Vi�V��P��|t���P��P��V�
�Pt�"'1�'�]��]��S��0���S��s���S��1�����|�#���]/�"0�[�"P@_@���|����|��P��\��Q��	p�
�����	|x�
�������|K�"PPSP���|����|����|��"P&Z&'��|��P��Z��P��Z@�"Pe��|����|�
�
P�
�
��|�!�!��|�,�,��|\Q	��|4�"P��"\0���0���S��0���S��"PV��"VW`V��V@�"PK��|@�"K_Q�"S%:Sv�"s� $ &p"�U@�"0�K^p�"7V��"P��"��|9�^����|����|����|����|�)�)��|\Q	��|�"�V��V��V��V�)�)V\Q	V/�"�\��\��\��\�)�)\\Q	\��"6Q��]��]'�"P/�"PI�"/��|/]P]�v���P����|����|����|����|�(�(��|\Q	��|��"|�����2$��"I�"0���0���0���S��S��S�(�(0�\Q	0�I�"P��P��P�"P�"PU�"#<�U�"
v��# $ &�
P"v��# $ &�U�"#��|F�"PQ��|�"�"��|\Q��|F�"Q_�"�"_\Q_V�"S,AS�"�"S��"s� $ &p"�UF�"0�Q^�"�"^��"P��P��"���~�����~��#�#��~���"���|����|�#�#��|��"!��6$��"���"!1�!���|��P����|����|�#�#��|'�"P��P��"xXx�V����|��V��X����|�#�#V�"8S8���|����|��"�\��\��P��\��\�!�!\�"�V��V��VJ�"�T��tp���T��T��TJ�"�R��rp���R��R��RR�"90�9K1�K�0���1���0���0�R�"9P��"X7�"~��|����|7�"~]��]q�"S\ ?S?D\��\7�":1���"XV��"\��"Qt %���"X
t %2${"� $ &���"$U��"P��P��"QL[Q��"���~�����~�����~�����~�����~�����~��$�$��~���"���|����|����|����|����|����|�$�$��|��"�\��\��\��S��\��~x���S��V��V��S�$�$V�"Pr^��^��P��^��P��^��^��^�$�$^�"P*.P�
�
P�
�
TU�"�]��]��]��_��]��_��]��_�#�#]j�"'P'ov����P��v����P��p������|p���P��}� $ &55$r "���P��P��|�~���P�#�#P��"�_��_��_��R����|��_����|��R����|����|�$�$��|�"P*>P>R}�
�
P�
�
sy�"0�"S"2s�2`S��S��0���V��0���0���0���_��"V^��^��^��""PCHP�"=��~��"=^6�"]
}@�
]�"1���"�^�"
P
_SL�"2��~�L�"2^c�"S]L�"1�2\��"�^��^��"Px]��Pg�"<��~�g�"<^��"_
@�
_g�"1� �"U�]���U���]���U� �"8T8�\���T�3�",U09P9�^��"VPD�"`SD�"��D�"SD�"Uz�"	sp��z�"0�z�"~u"�U0�"NUN`V`j�U�juUu�V���U���V���U���V��U��V���U���V���U���V��	�U��	�	V0�"-T-/px�/��T���T��	�T���"P�S��S��P��SG�"0�!\��	���	���	���	���	���	�C�"B8���8�C�"B
�@&���
�@&�C�"AR��RC�"Tpx�B�T���T���T�U�"
rx�

�Tpr"��Tpr"#�
�Tpr"�U�"P��"�V���U���V��V���U���V��V��V��V���U����U���"P�S��S��S��S��S��S��S��S��S�"P��\��"P�V��P��V��V��V/�"P�"P�\��P��\��\��\��\��\��"A���"Vr�"S��"U�V��U���U��"1�\c|�ci\;�"HS��"U<]<��U���"T��T���"Q�\���Q���\��"R�V���R���V��"Pm^x�^��"P]]sz]��"PPfmP��"P>S>}p��S��Sp�"
T
>S>B�T�BOSp�"QO�Q�p�"R?V?B�R�BOV��"'S��"Us�p|"�P��"P$s0;P��"\p�"O�����"\��"v��"Us���"���=���"���=�P�"%Q%�\���Q���\���Q�f�"�V��V��"*P*Q^��"UE
}1$}"3$~"���"Qu]x�]P�"��uw���"H���"R}���"U��"H���"0���"U
}1$}"3$~"��"
U
�U�U��E�EU�E�FS�F�F�U��F�FS�E�ET�E�EQ�E�F\�F�F�T��F�F\�E�EP�E�FV�F�FV�E�E4��E�E0��E�E��~��E�EV�E�E\�E�ES�B�BU�B�DS�D�D�U��D�DS�B�CT�C�CQ�C�D\�D�D�T��D�D\�B�CQ�C�CR�B�BR�B�CX�C�D]�D�D�R��D�D]�C�CP�C�DV�D�DV�C�CP�C�D^�D�D^�C�C ��C�C0��C�CV�C�C\�C�CS�D�D]�D�DS�>�?U�?�BS�B�B�U��B�BS�>�?T�?�?Q�?�BV�B�B�T��B�BV�>�>Q�>�?]�?�B�Q��>�?R�?�B\�B�B�R��B�B\�A�AP�A�B_�B�B_�?�?P�?�B]�B�B]�?�@P�@�B^�B�B^�?�? ��?�?0��?�?_�@�@S�A�AV�A�AS�'�'U�'�5S�5�5�U��5�>S�'�'T�'�(Q�(�*_�*�>�T��'�'Q�'�*V�*�>�Q��'�'R�'�(^�(�>�R��'�'X�'�(��~�(�>�X��'�'Y�'�)]�)�>�Y��*�*P�*�,V�,�2��~�5�:��~�;�<��~�<�>V�(�(P�(�,^�(�(P�(�,��~�<�>��~�)�)P�)�,]�<�<]�)�*P�*�,\�<�<\�*�*P�*�,_�<�>_�(�(���(�(0��(�(U�(�(Y�*�*@��*�*V�*�*Z�*�*@��*�*?��*�*V�*�*Z�*�*0��*�*P�,�,0��,�/_�/�/��/�2_�2�2��5�:_�;�<_�,�,T�,�/V�/�2V�5�5T�5�:V�;�<V�,�/S�/�2S�5�:S�;�<S�,�,\�,�,p�0�2\�5�6\�9�:\�;�<\�,�,\�,�,p�9�:\�,�,T�,�/V�9�:V�,�/S�9�:S�,�,P�,�/��~�9�9P�9�9X�9�:��~�,�.V�,�.S�-�-P�-�-]�,�-R�-�.��~�-�-P�-�-\�-�0]��2�2]��-�-S�-�0\��2�3\��3�3\��4�5\��:�;\��<�<\��>�>\��-�-S�/�/x�/�/V�/�/S�,�-]��/�0]��0�0]��0�0]��2�2]��5�5]��9�:]��0�0S�0�2\�9�9\�;�;\�0�2V�9�9V�;�;V�0�2S�9�9S�;�;S�0�0P�0�2]�9�9P�9�9]�;�;]�1�2?��2�2}�2�2V�2�2S�5�6\�:�:\�;�;\�;�<\�5�5T�5�9V�:�:V�;�;V�;�<V�5�9S�:�:S�;�;S�;�<S�5�5P�5�9]�:�:P�:�:]�;�;]�;�<]�5�6Q�6�7��~�;�;Q�5�5S�;�<S�;�;P�6�6��~�6�6S�/�0\��2�3\��3�3\��4�5\��7�8\��:�;\��<�<\��>�>\��6�7S�8�8}�8�8S�/�0\��2�3\��3�3\��4�5\��8�9\��:�;\��<�<\��>�>\��8�8S�2�4S�:�;S�3�3\�3�4\�:�:\�2�30��3�3]�3�3}��3�3]�3�3}��3�3|�3�3T�3�3|�3�3S�4�4S�<�>S�<�<P�<�<^�<�=\�=�=T�<�=S�>�>S�&�&U�&�'S�'�'�U��'�'S�'�'�U��&�&T�&�'V�'�'�T��&�&P�&�&pq"��&�'U�&�&@��&�&s��# $ &��&�&P�&�&s��# $ &��&�&U�&�'@��&�'V�&�&pq"��&�'U��U��S��U���U���T��\���T���P��]��V��S��U��]���U���U��]��T��_���T���T��_��S��V��S��V��P��V��P��P��0���0��� ���}��%�%U�%�&_�&�&�U��&�&_�&�&�U��%�%T�%�&^�&�&p�&�&^�&�&�T��%�%Q�%�&]�&�&�Q��%�%R�%�&\�&�&�R��%�%X�%�&V�&�&�X��%�%Y�%�&S�&�&p�&�&�Y��%�&P�%�%H��%�%	p $ &��%�%T�%�%��# $ &��%�%U�#�#U�#�$S�$�$�U��$�%S�#�$T�$�$V�$�$�T��$�%V�#�$Q�$�$U�$�%�Q��$�$P�$�$
�?&��$�$���$�$U�$�$s����U��!S�!�!�U��!�#S��T��!\�!�!�T��!�#\��Q��T��#�Q���R��P����~��#�R���X��!]�!�!�X��!�#]��Y����~��#�Y��� 0�� �"��~�"�#0��#�#1��#�#��~��P��!_�!�"_�"�"P�"�#_��H���0�����~���P�"�"S�#�#S�"�"S�"�"S�#�#|���#�#S��U��S���U���S��T��V���T���Q��\���Q���\��P��]��]��P��V��V��L���0�����~���^��U��S��U���U���U��U��S���U���S��T���T���T��Q���T���Q���Q���Q��X���Q���0���]��}���0���\��|���\��Q��x����U��S��4���V��u4�2$}"#2$���U��S��4���|2$p"���|4$#���|4$#���S��]���]���S��\��S��U��S��U���U���T��V���T���U��S��U��S��U���U��
�U���U��
�T��R���T�����~���X����~���T��R���T���	����7���U���U���
U�
�
�U���
T�
�
�T���
Q�
�
�Q���
R�
�
�R���
��~��
�
X�
�
��~���
R�
�
�R���
Q�
�
�Q���
T�
�
�T���
U�
�
�U���U��S��U���U���T���T���Q���Q���R��V���R���S��U��V��U���U���V��T��\���T���\��Q���Q���R���R���X��]���X���Q��V��U��	S�	�	U�	�	�U���T��\��	�T���Q��V��	�Q���R��	�R���U��S��V�	�	S��U��S��U���U���T��V���T���Q���Q���U��S��SDUD�S���U���S���U���S\T\�_���T���_���T���_mQm�^���Q���^��Q���Q���^!mq	��m�~	����	�Q#	����~	����q	����	�Q#	����~	����V��V*mq	��m�~	����q	����~	��*DUD�S��S��S*Duu�Dmss���ss�n�P��P��Q������_��V��|~�������Q��|~������������T�������	s��"���U��]��0���V��U��S��U���U���T��]���T���Q��\��q~����Q���R��V���R���\���Q $ &#2$���0���_��|���0���\��|���\��\��S��U��S���U���U��S��T��V��T��V��8���8���8���U��S��U��S��S��u u���u u���P��s��P��8����-e	��P�	�
U�
�V���U���V�	�	T�	�S���T���S�	�	Q�	�]���Q���]�	�	R�	�
X�
��R��	�	X�	�
Y�
��X��
�
P�
�
^�
�\��\�
�
P��P�	�

��	�
��w��
�
^�
�
V��
A&���^��U��V���U���T��S���T���Q��\���Q���U��S��U���U���T��V���T���Q���Q���S��U���U���T�� u(q#u(qu(q0-(3&1���T��UJ7�G�HU�H�IS�I�I�U��I�LS�L�L�U��L�LS�L�L�U��L�MS�M�M�U��M�QS�G�HT�G�HQ�H�IV�I�I�Q��I�LV�L�L�Q��L�MV�M�M�Q��M�QV�G�HR�G�HX�H�I_�I�I_�I�JX�J�J_�K�L_�L�L_�L�L_�L�L1��L�M_�M�M_�M�N_�N�O���O�PX�P�P_�Q�Q_�G�HY�H�I���I�I�Y��I�J���J�K�Y��K�M���M�M�Y��M�M���M�M�Y��M�P���P�Q�Y��Q�Q���H�HP�H�I]�I�J]�K�L]�L�L]�M�M]�M�N]�N�O���O�P]�P�P]�Q�Q]�H�HP�H�I^�I�J^�J�J_�J�L^�L�L^�M�M^�M�N^�N�O���O�O^�O�P_�P�P��<��P�Q^�Q�Q��<��G�H ��H�IQ�I�JQ�J�JpH%O��K�LQ�L�LpH%O��L�L	}�H%O��L�LQ�M�MQ�M�NQ�O�PQ�P�PQ�Q�QQ�Q�Q	}�H%O��H�IR�I�JR�J�JtH%O��J�J	~�H%O��J�J	�H%O��K�LR�M�MR�M�NR�O�PR�P�PR�Q�QR�M�MP�P�PP�P�P}�O%��Q�QP�Q�Q}�O%��I�JtO%��J�JT�L�LqH%1��L�Lq1��L�LpH%1��L�Lp1��L�L~�1��L�L]�L�L^�M�M}��M�M~��M�NZ�N�O\�N�N[�N�O]�N�NP�N�N}�N�N��#�N�NT�N�N0��N�N}��<3%��N�N}��<3%#��N�O}��D3%#��N�OP�M�M]�M�N^�N�N]�N�N^�H�H]�H�H^�J�J^�J�J^�J�J_�J�K^�P�Q^�J�KV�P�QV�J�J]�J�KS�P�QS�J�JP
�J�JT�J�K���P�Q���J�J0��J�Kr��Q�QR�Q�Q���Q�Qr��K�K0��K�K��K�K_�K�K��P�Q��J�J]
�J�J^�J�K0��P�Q0��Q�Q1��Q�Q0��K�K\�P�Q\�K�KR�K�K^�K�K^�O�P0��Q�Q0��O�PY�P�P���Q�Q���O�O^�O�P_�P�P��<��Q�Q��<��O�PV�Q�QV�O�P]�O�PS�Q�QS�O�O}��O�P\�Q�Q\	�O�OP�O�P}
�O�PT�O�O0��O�P|}<�.<�.���O�P0��P�P}���.<�.���P�P}���.<�.�#��P�P}��<�.<�.�#��Q�Q}���.<�.���P�PP�Q�QP�O�P��P�P]�Q�Q]�O�P0��Q�Q1��O�O_�O�O]	�O�O]
�O�O^�
�
U�
��U��
�
T�
��T��
�
Q�
�
\�
�
�Q��
�
\�
��Q��
�
R�
�
S�
��R��
�
P�
�
V�
�
V�
�V�
�
P�
�
S�
�
P�
�
S�
�
P�
�
P�
�
P�
�
\�
�\�
�
P�
�
V�5�5U�5�7��|�7�<�U��<�<��|�<�E�U��E�E��|�E�F�U��F�G��|�G�G�U��5�5T�5�7^�7�7��|�7�<�T��<�<^�<�E�T��E�E^�E�F�T��F�G^�G�G�T��5�6Q�6�7��|�7�<�Q��<�<��|�<�E�Q��E�E��|�E�F�Q��F�G��|�G�G�Q��5�6R�6�7V�7�<�R��<�<V�<�E�R��E�EV�E�F�R��F�GV�G�G�R��5�6X�6�7��|�7�<�X��<�<��|�<�E�X��E�E��|�E�F�X��F�F��|�F�G�X��5�6Y�6�7S�7�<^�<�<S�<�<�Y��<�@^�@�@S�@�@\�@�B^�B�B�Y��B�C^�C�D\�D�E^�E�ES�E�E^�E�FS�F�F^�F�FS�F�G�Y��G�G^�5�7��<�<��E�E��F�G��6�6Y�6�7S�7�<^�<�<S�<�<�Y��<�@^�@�@S�@�@\�@�B^�B�B�Y��B�C^�C�D\�D�E^�E�ES�E�E^�E�FS�F�F^�F�FS�F�G�Y��G�G^�6�6y�
��6�7s�
��7�7\�7�<~�
��<�<s�
��<�<�Y#�
��<�@~�
��@�@s�
��@�@|�
��@�B~�
��B�B�Y#�
��B�C~�
��C�D|�
��D�E~�
��E�Es�
��E�E~�
��E�Fs�
��F�F~�
��F�Fs�
��F�G�Y#�
��G�G~�
��6�6y���6�7s���7�<~���<�<s���<�<�Y#���<�@~���@�@s���@�@|���@�B~���B�B�Y#���B�C~���C�D|���D�E~���E�Es���E�E~���E�Fs���F�F~���F�Fs���F�G�Y#���G�G~���6�6P�6�7]�<�<]�E�E]�F�G]�6�6P�6�7\�<�<\�E�E\�F�F\
�6�6T�6�6_�F�G_�7�70��8�9]�<�=]�=�>]�@�@}��@�@]�@�@]�A�A]�B�E]�E�E]�7�70��8�8��|�?�@��|�#��@�@��|�E�EZ�6�6P�<�<1��>�>R�>�>��|�?�?P�?�?R�@�@0��A�BR�D�E1��E�E	���E�ER�F�FP�F�FR�F�FP�F�G��|�G�GR�F�FP�F�FS�F�F\�7�7\�8�<~�
��<�=~�
��=�>~�
��@�@|�
��A�A~�
��B�C~�
��C�D|�
��D�D~�
��E�E~�
��E�E~�
��E�E~�
��8�9T�<�=T�=�>T�>�>R�A�AT�A�AR�B�BT�8�9Y�9�<]�<�=Y�=�>Y�A�A]�A�AY�B�BY�E�E]�E�E]�E�E]�8�<^�<�=^�=�>^�@�@\�A�A^�B�C^�C�D\�D�D^�E�E^�E�E^�E�E^�9�9P�9�:P�:�:Q�:�:��|�A�A��|�B�BP�B�CQ�C�C��|�9�9~��9�;S�;�;sp��;�<S�A�AS�E�ES�E�ES�E�ES�9�9~�
��9�9s�
��9�;s�
��;�;s�
��;�<s�
��A�As�
��E�Es�
��E�Es�
��E�Es�
�
�9�90��9�;V�;�;v��;�<V�@�@_�A�AV�C�C0��C�C_�C�D��D�D_�E�EV�E�EV�E�EV�;�<P�E�EP�9�9P�E�EP�C�CT�D�DT�@�@S�C�CP�C�DS�C�CP�@�@^�C�CP�C�D^�D�D^�D�DV�B�BP�B�CQ�B�BP�B�BP�C�CQ�C�CV�8�8
 ��8�80��8�8~�
��8�9P�<�=P�9�9P�=�=P�=�=c�:�:q��:�:��|#��A�A��|#��:�:s�
� $p�
��1 $)��:�:P�:�:P�:�:q��:�:��|#��:�:s�
��:�:q��:�:��|#��:�:s�
��:�:U�:�:]�:�:P�:�:P�E�E(��E�E0��E�E��|�.�.U�.�/\�/�/|p"��/�1_�1�1|p"��1�1|p"��1�1�Up"��3�4]�4�4}p"��4�4]�4�5]�.�.T�.�/S�/�/sp��/�1S�1�1sp��1�1sp��1�1�Tp��3�4S�4�4sp��4�4S�4�5S�.�.Q�.�1V�1�1�Q��1�2V�2�2�Q��2�2V�2�3�Q��3�5V�.�.P�.�/_�1�1_�1�1_�1�1P�1�3^�.�/P�/�/]�2�2P�2�2Y�2�2P�2�3Y�.�0^�1�1^�1�1^	�/�00��0�0\�0�0|��0�1\�3�30��3�4_�4�4��.�/0��/�/P�/�1]�1�3]�3�4\�4�4]�4�5\�5�5]�/�/P�/�/]�.�/P�/�/]�/�/
wB&��/�/T�/�/S�/�/\�2�3_�3�3X�3�3X�2�2_�2�2X�2�2P�2�2_�2�2_�2�2X�0�0P�0�0
�%��0�0S�0�0_�0�0P�0�1
$=&��0�1S�0�1_�3�3P�3�3
Ѭ%��3�3S�3�3_�4�4P�3�4
b�%��3�4S�3�4]�4�4P�4�4
�B&��4�4S�4�4]�5�5P�4�5
�B&��4�5S�4�5]�/�/Q�1�1Q�1�1Q�1�1v��/�/Q�1�1v��1�1P�1�1P�&�(U�(�(\�(�(�U��(�(U�(�)\�)�)U�)�*\�*�+U�+�,\�,�,U�,�-\�-�-U�-�-\�-�-U�-�.\�.�.U�.�.\�&�'T�'�(S�(�(�T��(�)S�)�)�T��)�.S�.�.�T��.�.S�&�'Q�'�(]�(�(�Q��(�.]�&�&R�&�.�R��&�(X�(�(R�(�(�X��(�(R�(�)�X��)�)R�)�)�L�)�)�X��)�*R�*�*�X��*�+R�+�,�L�,�,�X��,�,�L�,�,R�,�-�X��-�-R�-�-�X��-�-R�-�-�X��-�-R�-�-�X��-�.�L�.�.R�.�.�X��&�'Y�'�(V�(�(�Y��(�)V�)�)�Y��)�+V�+�,�Y��,�,V�,�,�Y��,�-V�-�.�Y��.�.V�'�(T�(�(v�(�(T�(�(v�)�)T�)�)v�)�*T�*�*s� $ &��*�*T�*�+Y�,�,T�,�,v�-�-T�-�-���-�-T�-�-���-�-T�-�-v�.�.T�.�.���'�(P�(�(���(�(P�(�(v�)�)P�)�)v�)�*P�*�*���*�*P�*�+���,�,P�,�,v�-�-P�-�-���-�-P�-�-���-�-P�-�-v�.�.P�.�.���'�'y7��'�(s�7��(�(y7��)�)s�7��)�)y7��)�*s�7��*�*y7��*�*s�7��,�,y7��-�-s�7��-�-s�7��-�-s�7��.�.s�7��+�+T�+�+u2$�j�"�+�+qH2$�j�"�,�,qH2$�j�"�-�-T�-�.Y�+�+T�+�+p����2$�j�"�+�+���1����2$�j�"�+�+S�+�+P�'�(Y�-�-Y�)�)S�)�)S�)�)]�)�)R�)�)\�,�,s��,�,}��,�,X�,�,}��,�,R�,�,�L�,�,\��U��
V�
�
�U��
�
V�
��U���V���U���V��
T�
�
^�
�
�T��
�^���T���^��T��^��T��^��T��^��
Q�
�
]�
�
�Q��
�]���Q���]��Q��]��Q��]��Q��]��
R�
�
_�
�
�R��
�_���R���_��R��_��R��_��R��_��X��
\�
�
�X��
�\���X���\��X��\��X��\��X��\��
Y�
�
S�
�
�Y��
�S���Y���S��
	���
�
P�
�
P�
�
P��P��0���	����	����P��	����P��0��
�P��V��V��P��P��V��V��P��P��V��P��P��P��U��U��U��U��	U�	�	�U��	�	U�	�	�U��	�	U�	�	�U���	T�	�	�T��	�	T�	�	�T��	�	T�	�	�T���	Q�	�	S�	�	�Q��	�	Q�	�	S�	�	Q�	�	S�	�	�Q���	R�	�	�R��	�	R�	�	�R��	�	R�	�	�R��	�	P�	�	s�	�	P��U�������U��������U���U�������U��������U��������U���U���U���T��^���T���T��^��T���T���Q��S���Q���S���Q���Q��S���Q���S���Q���S��Q���Q���R��\���R���R��\��R��\��X��V���X���X��V��X���X���Y������Y������Y������q��1 $ &4$q"#���P��Y������P������P��Y������P��Y��Y��Y��uq���Y��Y��Y��P��R��R��R��R��R��R��X������X���Q#�
��X��[��[��[��[��[��}|�����#<p"���}|�����#<y"���P��Q������Q����������{ $0.���{ $0.���{ $0.���P��P��P��P��}|��Y��p����#<y"���}|�����#<y"���y�O%���rO%���y�O%�����#�O%�����#�O%���Y������������������U����~��T������Q��U����~��R��X��^���X���^��V��^���X���Y������P��R��P��]��]��\��V����������_��t���_��P��Y����������P������P��T������������	��0���^��S��^��\��\��\��t
�����P��1���]��]��s����~����~����~����~��T����~����~����~����~��P��V��V��V��P��_��_��_��_��V��P��r���
v�O����P��Q��Q��P��V��_��	�H%O���_��V��_��P��V��V��P��\��\��P��S��S��P��P��V��_��^��_��tO%���tO%���P��P��	p�H%O���	}�H%O���	}�H%O���P��]��]��U������&�U���T��V���T���&V��Q��S���Q���&S��R��^���R���&^�!�!1��!�#]�#�#}��#�$]�%�&]�&�&]� �!~��!�!r $ &4$~"#��!�"��� $ &4$~"#��#�$r $ &4$~"#��$�%~��%�%r $ &4$~"#��%�&��� $ &4$~"#��&�&~��&�&r $ &4$~"#��&�&��� $ &4$~"#�� � P� �!Q�!�!_�!�!P�#�#P�#�$_�$�%Q�&�&Q�&�&_�%�&P��P��\�� \� �&\�%�%T�!�!P�"�#P�$�$_�%�&_�$�$P�$�$'u�������3#2$"#�t $0-(��#�#Q�#�$���#�$_�#�#q����#<"��#�$�������#<"��#�$tO%��#�#_�%�%P�!�#��%�%��"�"��<� $p�
��1 $)��"�"��"�"��� $ &4$~"8��"�"��"�"��� $ &4$~"8��"�"V�"�"P�"�"P��P��
 ���0���^��P��P� �!R�!�!R�!�!P�#�#P�#�$u��$�$tH%O��&�&P�$�$Q�$�$Q�$�$Q��U��S���U���S���U���S���U���S���U���S��T��Q��V���Q���V���Q���V���Q���V���Q���V��R��X������P��\��P��^��^��^��\��^������^��^��P��Q��P��X��X��X��X������X��X�� ��� ���Z��_��_��^��~x���^��Q��~����#��T��0���P��^��X��^��X��\��\��P��Q��^��^��P��X��X��^��X��T��S���T���S��Q��V���Q���Q��V��Q��P��P����0���P��P(��U��_���U���_����z��!�U��!�!_�!�0�U��0�0_�0�0��z�0�3�U��3�3_�3�3�U��3�4_�4�4�U��4�4��z�4�6�U��6�6_�6�7�U��7�8_�8�8�U��8�8_�8�:�U��:�;_�;�<�U���T��<��{��Q��!��{�!�!�Q��!�4��{�4�4P�4�<��{��R��S����z��S����z��S��7��z�7�8S�8�<��z��X��<��{��Y��<��{�������!�!��0�1��3�3��3�4��4�4��6�6��7�8��8�9��:�;���0���0���P��V�!�!0��#�#0��#�*0��*�/0��/�10��3�40��5�50��6�80��8�90��9�<0���0���0���P�!�!0��#�#0��#�*0��*�/0��/�10��3�40��5�50��6�80��8�90��9�<0���0���V��v���!V�!�#V�#�#V�.�/0��1�1V�4�5V�5�6V�8�8V��P��	����	����P��S��s���0���0�� �!0��!�!P�!�!0��!�"0��"�"p��"�"r��"�"R�"�"��z�"�"��{���#�#0��#�#P�#�#p��#�*0��*�.0��/�10��3�30��3�3^�3�30��3�3��z�3�40��4�40��4�5P�5�5��z�5�50��5�5P�5�5p��5�60��6�6p��6�6P�6�6��z�6�6��{���6�6	���6�6^�6�6~��6�70��8�8	���8�80��8�8	��8�8p��8�8��{���8�90��9�9p��9�9P�9�9Y�9�9��{���9�:0��:�:	���;�;	���;�;	��;�<0���P��<��|��P��<��|��0���0���P��!\�!�!0��!�#\�#�#0��#�#\�#�*0��*�*\�*�.0��.�/\�/�10��1�3\�3�40��4�5\�5�50��5�5P�5�6\�6�80��8�8\�8�90��9�9\�9�<0��<�<\��0���0���P��!S�!�!0��!�#S�#�#0��#�#S�#�*0��*�*S�*�.0��.�/S�/�10��1�3S�3�40��4�5S�5�50��5�6S�6�80��8�8S�8�90��9�9S�9�<0��<�<P�<�<0���0���0�����{�!�!0��#�#0��#�#��{�#�*0��*�.0��/�10��3�30��3�3��{�3�40��4�4��{�4�40��4�4P�5�50��6�80��8�90��9�<0��<�<��{��0���0���P��]�!�!0��#�#0��#�*0��*�/0��/�10��3�40��5�50��6�80��8�90��9�<0�
��0��#�#0��#�*0��*�.0��/�10��3�30��4�40��5�50��6�70��8�80��8�90��9�:0��;�<0���^��~�~���!^�!�#^�#�#^�1�1~�~��4�4^�5�6^�8�8^�!�!P�!�!]�4�5]� � 1��!�!0��5�61��� �=�	�!�!�=�	�"�#�=�	�� ��{�!�!��{�"�#��{�� ^�!�!^�"�#^�� \�!�!\�"�#\��P��s0�"�"s0��P�#�#P��4���p���P��s(#���U�1�28��1�20��1�2��{��0���0�����}�����z����z����z�7�8��z�:�:��z�:�;��z��V��V��V�7�8V�:�:V�:�;V��71��8�:1��;�<1���S��s������	�#�#���	�#�*���	�*�.���	�/�1���	�3�3���	�3�3���	�4�4���	�5�5���	�6�7���	�8�8���	�8�9���	�9�:���	�;�<���	�����	�#�#���	�#�*���	�*�.���	�/�1���	�3�3���	�3�3���	�4�4���	�5�5���	�6�7���	�8�8���	�8�9���	�9�:���	�;�<���	����0�1��3�3��4�4��8�8��8�9�����{�#�#��{�#�*��{�*�.��{�/�1��{�3�3��{�3�3��{�4�4��{�5�5��{�6�7��{�8�8��{�8�9��{�9�:��{�;�<��{����{�#�#��{�#�*��{�*�.��{�/�1��{�3�3��{�3�3��{�4�4��{�5�5��{�6�7��{�8�8��{�8�9��{�9�:��{�;�<��{����{�#�#��{�#�*��{�*�.��{�/�1��{�3�3��{�3�3��{�4�4��{�5�5��{�6�7��{�8�8��{�8�9��{�9�:��{�;�<��{����z�#�#��z�#�*��z�*�.��z�/�1��z�3�3��z�3�3��z�4�4��z�5�5��z�6�7��z�8�8��z�8�9��z�9�:��z�;�<��z��V�0�1V�3�3V�4�4V�8�8V�8�9V��_����z���U��#�#�U��#�*�U��*�.�U��/�0�U��0�0_�0�0��z�0�1�U��3�3_�3�3�U��4�4��z�4�4�U��5�5�U��6�7�U��8�8_�8�8_�8�9�U��9�:�U��;�<�U���0�����{��P����{�#�#��{�#�*��{�*�.��{�/�0��{�1�1��{�4�4P�4�4��{�5�5��{�6�7��{�9�:��{�;�<��{��0���_�0�00��3�30��8�80��8�80���0���0��*�*��|�0�10��3�30��4�40��8�80��8�90���0�����{��P����{�#�#��{�#�*��{�*�.��{�/�0��{�0�00��0�1��{�3�30��3�3��{�4�4��{�5�5��{�6�7��{�8�80��8�80��9�9��{�9�:��{�;�<��{��0�����{����|����|�#�#��{�#�%��{�%�%P�%�*��|�*�.��{�/�0��|�0�10��1�1��{�3�30��3�3��|�4�40��4�4��{�5�5��{�6�7��|�7�7��{�8�80��8�90��9�:��{�;�<��{�%�*]�/�0]�6�7]��0�����|�#�#��|�#�*��|�*�.��|�/�0��|�0�10��1�1��|�3�30��4�40��4�4��|�5�5��|�6�7��|�8�80��8�90��9�:��|�;�<��|��P����{�#�#��{�#�*��{�*�.��{�/�0��{�1�1��{�4�4��{�5�5��{�6�7��{�9�:��{�;�<��{��P��^��Y��0���	����Y��Y����{�#�$0��)�)Y�*�*0��*�+0��,�,	���,�,	��-�-	���/�0	���0�0	��0�0^�0�0	��1�10��3�3P�3�3^�3�3��{�4�40��4�4Y�5�50��5�5P�7�7	��7�70��7�7	���8�8^�8�8^�9�9	���9�:	���:�:	���:�:0��:�:	���;�;P�;�;X�;�<��z���j�	�0�0�j�	�4�4�j�	�8�9�j�	�����	�0�0���	�4�4���	�8�9���	����z�0�0��z�4�4��z�8�9��z��V�0�0V�4�4V�8�9V��0���S��s���S�0�0S�4�4S�8�80���Y�0�0Y��^��P�� ���_����{��\��^�#�$^�*�+^�+�,��||"}|��|0.(��1�1^�1�1��||"}|��|0.(��1�1^�5�5��||"}|��|0.(��7�7^�:�:��||"}|��|0.(��;�<��||"}|��|0.(��$�&V�&�&}�*�,V�,�.V�1�1V�5�5V�9�:V�;�<V��0��#�#0��#�%0��%�&S�&�&}�*�.0��.�.\�1�10��5�50��7�70��9�:0��;�;S�;�<0�����{��(����{���{�� ����{���{���{������{���{���{�\���#�#��{���{�� �#�%��{���{���{�\���%�*��{���{���{���*�,��{���{���{�\���,�-��{���{���{�\���-�.��{���{���{���/�0��{���{���{���1�1��{���{���{�\���5�5��{���{���{�\���6�7��{���{���{���7�7��{���{���{�\���9�:��{���{���{�\���;�;��{���{���{���;�<��{���{���{�\����0��#�#0��#�$Q�,�,0��-�-P�1�1T�7�7Q�:�:P�%�%P�%�*��|�/�0��|�6�7��|����{�#�#��{�,�,��{���K�	�#�#�K�	�,�,�K�	��\�#�#\�,�,\��U����{��S����{H��#�#��{H���P����{�#�#��{��P��R����{�#�#��{��P��R�#�#R��V�#�#V��H���S����~���^��Q��0���T��t���T�%�%��%�%R�%�%��|�%�%��{�%�%��%�%0��%�%]�&�&S�&�&��&�)�K�	�)�*�K�	�/�/�K�	�0�0�K�	�6�7�K�	�&�)}��)�*}��/�/}��0�0}��6�7}��&�&P�&�&��{�&�(^�(�)^�)�*^�/�/^�0�0^�6�7^�(�)Y�/�/Y�/�/|�0�0Y�7�7	��&�(V�)�)V�)�*V�6�7V�&�'	0$0&��)�)	0$0&��)�*	0$0&��*�*	0$0&��6�7	0$0&��7�7	q0$0&��&�(^�)�)^�)�*^�6�7^�)�)P�5�5V�5�5Y�5�5^�+�+T�+�+t ��+�+T�5�5^�+�+U�+�+u��+�+U�5�50��-�-P�-�-Q�-�-q��-�-Q��P�5�5P��U���U���T���T���Q���Q� .U.N�U�$7U7Bu�BNU$.0�.JRP\U\nSnrUrs�U�T\U\nSnrUrs�U���U��V���U���V���U���V���U���V��U��V���U���V���U���V���U���V��]��]��]��]��0���S��s���S��s���S��S��}��S��\��\��}��4���4���S��S��U��U��v(2$���v0��	}2$|"���U��U��^�������^�������T��U������Q������R��_���R���_�
�
P�	�	0��	�	p��	�	P�	�	U�
�S��P��	����S��S��P��\��\��\��P��\�
�
P�
�
t�	�
 ��	�	#��	�
P�
�
#��	�
U��S������
���
�B&�����_���^��
���
����^��R��S��0���PUT��U��V���U���V��T��]���T���]��Q��\���Q���\��R��^���R���^��0���S��P��S��P��S��P��U��S��U���U���S��U��U��S��U��U��
V�
�
�U��
�V���U���V�
�
P�
�
S��P��P��
\�
�\��\��
P�
�
]�
�P��]��U��\���U���\���U���0���]��]��0���\���U���U���T��V���T���V���T���Q������0���_�����_��_��T��X��s�
��x"���P��uR���T��X��P��P��s��s��~s"���S��~p"���P��S��.���.���P��U���U���x
�����p
�����T���U�������Q��T��Q��xt"���Q���U���R��s*�����~"���U��t����~"���~r"���t����~"���q����~"���^���U���Q��~q"���R��s*�����~"�	��N�	��Q��q
�����x
�����T���U���	r�
�����U��Q��xt"����U���U��Q���U���U��S��U���U�U��U���P��S��S��U��S��Pszs�z�S��0�1P1�V��V��P��V��V��V5DPD�\��\��\��\jnPn�]��]��]@?$�U�U���P��S��S��S��Z��Z��Z��Q��q���Q��q���Q��Q��	���0���0���	���	���Q��Q��p��p��T��T��P��P��R��p��F���Q��p��R��p� $ &���U����}��T��S���T���S��Q��_����}���Q�����}���Q���R����}��0���]��0���0���]��0���P��\��P��0���P��0���P��0���
~�#P2%���~�#P2%#���~�#L2%#���
~�#P2%���P��\��P��P��\��\����}�����}���U��\���U���\����}���U�����}���U���\��T��_����}��_����}��_��Q��V���Q���V���Q���V��R����}��X����}��0���P��P����}��0���P����}��	������}��	������}����}����}��P����}��	���0���P��q��q|��0�����}�#P2%�����}�#P2%#�����}�#P2%�����}�#P2%�����}�#P2%���0���0�����}����}����}����}��0���P��]����}��]��P��S��^��S��^��S��S��P��P��^����}����}����}��r����	��}�����	��}�����	��}�����V��V��V��]����]����]����]����P��v� $ &3$��}"���P��v� $ &3$��}"���P��P��
`r#���
`r#���@���@����r
���r

��0���_��_��S��S��S��V��V��\��\��P��P��\���r
���r
���r
���r
��\��\��V��V����}�����}���U��V���U���V��T��\���T���\��	����S��P��S��P��S�����������	�
U�
���|�	�
T�
���|�	�
Q�
�V���Q���V�
�0���

��|�#�2%��
�
��|�#�2%#���
��|�#�2%���
��|�#�2%���
��|�#�2%��
�
P�
�
^��P��P��^�
�^��
��|����|����|��0�����|�
�	}
��3)���
��|�3)�����|�3)���	}
��3)�����|�3)���	}
��3)�����|�3)��
�	����S�
�
S�
�
S�
�
S��S����|��	����S��	����_�����|��S��	����_��
�
\��\��P��\��P��^�
�
P��^����|��P��^����|��	����
_�
�
_��_��_��_��
T��T��p����
~�4%����\��\��\��V��V��V��P��^��^����|����|����|����|����|��P��R��]��]����|����|��S��S��]HUH�S��}����~�����U���S=Hu��H�s����}x���~`����U#@���s��=�]��~h����U#H���]=H0���P��_��P=HVHHv�HZv�ZjVj�v���U��]���U���]��T��S���T���S��Q����}��R��\���R���\���R���\���R���\���R���\���R���X��^���X���^��0���_��0���_��\��U��\��0���_��\������0���U��_��P��_��\��P��\��0���\��P��\�����o���S��U��\���U���	\��T��V���T���	V��P��S��P��S��	S�	�	U��S��P��	P��@?$���\
U
�U�T�T�
U
�U�T�T��	�	U�	�	S�	�	�U��	�	U�	�	U�	�	S�	�	�U��4�$�
�$8Q!
�$�O&O&�9e&��&�O&�Ьy(�
�(()�)"�)$v9%.*'�yO&O&�9>*��*��+���(��P )�_*M�+O�,�+/+y�+�G,W,��,w�K�, ��!��"#$�i%G-.�&�&R�#'s0=(�0V2K)ct*l2#+�2�2,�cN-y.�2�2O3/+g0M4		��4�4 5$�(1�5)2�5%6�3w6~4U6�5�F�69�PF��6�7�2��>�8�6#9�6$:
7�;�<Y7!=�>u7%?�'�7�7�@�gA\,Br�O&�7.CDLD78YEM8qf?�Q�Fc8�6s8�=�	G
H�8�I�8�JO&~:�:��:;�K[;�L�M�`�	N
�C�4�C!�:�OȯP�M�Q�C�6�4�$"/#�$�O&O&�9e&��&�O&�Ьy(�
�(�C���yO&O&�9>*� �*�!�+���'"l2##�2�2�C�$ȯ%�MsD��&��'()�i*G-.�&�+�",y�+�-IE.�4YE�/�O&xE�05F&1QF�FQ23[	G���4/G]��G5�H�$.�4�)"�)$v9%6.*(7��8P )9�_*:M�+O�,�+/;+y�+�<G,W,�=�,w>�KЬ�,�.�4�4 5$�(?�5)@�5%6�A�H~BU6�C�F�D�c�E9�PF��6�F�2��>�G�6#H�6$I
7�J�KY7!L�Mu7%N�''Oct�7�7�
�g\,Pr�O&�7.QDL	78YRM8qf?�Q�Sc8�6s8�=�	T	�C.�4�C!�:�U�C�6
V]�IWeXyY�2�2I
R�#Zs0=[�0(�NXO3��\4J�:+]JJP^Y�,_fJ�J`�J�:!a�J'b��0c[���d��O&O&e1�BK
�8�f�8�gO&~:�:��:;�h[;�i�j�`�	kM�l	m�K.�4n�KO&%o��)p �K
J��Mq��rst��u��vw9N	OQxsYR$yS z��{L
6�
|}��~
e��S�������S���S����ST�U��X���+g�M4������Y�	F�D	"R�&��*��.E�<1�G��k��4�$�	�$8Q!
,Y�O&O&�9�[��&�O&�Ьy(�
�(&\�)"�)$v9%.*'�yO&O&�9>*��*��+���(��P )�_*M�+O�,�+/+y~\�G,�\� �,w!�K�,
�G]�4 5$�("�5)#�5%6�$ȯ%�M�&�H~'U6�(�F�)�c�*9�]��6�+�2��>�,�-l2#.�2�2�]#/�6$0
7�1�2Y7!3�4u7%5�''6ct�]�7�7�g8\,9r�O&�7.:DL;78Y<M8qf?�Q�=c8�6s8�=�	>�CG]�C!�: ^�?�C�6	@LA�H�MB	C�KG]D�KO&%E��)F 2^
J�
6�
GH��I
e�J�SK��L���SMN�SO���S
P��Q��RST�iUG-.�&�0V�W�8�X�8�YO&~:�:��`a�Z[;�[�\�`Ba�	]&^iaa_U�=�a�a�`�O&b�a5F&bQF�FQc�bG���b��`�d�!�4	�$
cv�$�
O&O&�9e&��&�O&�Ьy(�
�(�yO&O&�9>*��*��+���$c~U6��F��c�9�PF��c��2��>��l2#�2�2�]#�6$
7� �!Y7!"�#u7%$�''%ct�7�7�&�g'\,(r�O&�7.)DL*78Y+M8qf?�Q,e-y.�2�2I/R�#0s0=1�0(�N-O3�$2�4�)"�:$v9%3.*(4��5P )6�_*7M�+O�,�+/8+yd�9G,W,�:�,w;�KЬ�,�2�4�4 5$�(<�5)=�5%6�>c8�6s8�=�	?�C2�4�C!�:�@ȯA�M�B�C�6	C��D�HE�8�F�8�GO&~:�:��:;�H[;�I�J�`�	K^d�4�$�$8Q!�$�	O&
	O&�9e&��&�	O&�Ьy(�

�(()�)"�)$v9%.*'�y	O&
	O&�9>*��*��+���(��P )�_*M�+O�,�+/+y�+�G,W,��,w�K�,�#���H�8� �8�!	O&~:�:��:sd�"[;�#�$�`�d�	%^d�4�$�$8Q!
�$�O&O&�9e&��&�O&�Ьy(�
�(()�)"�)$v9%.*'�yO&O&�9>*��*��+���(��P )�_*M�+O�,�+/+y�+�G,W,��,w�K�,�d	��
>e�4�$�%�C8Q!�$�	O&
	O&�9e&��&�	O&�Ьy(�

�(()�C!�)�ȯ�M��C�6�$�4�)"�:$v9%.*'�y	O&
	O&�9>*��*��+���(��P )�_*M�+O�,�+/+y�+�G,W,��,w�K�, !L"�H`e#	$�K�4%�K	O&"&�2%'��)( kf
J�
6�
)*��+
e�,�S-��.���S/0�S1���SP	R{��oJS���k�N� �X�R��`��Y��!�'?8g�Q5w���&�u�2�c��02�Ku:kMw��{�
�=	���/=/��=�'�A���IS$�^>*�J6�#7�/�D�4ܘ��pڃ�=���ք�VW}��V�@�K�t�)�,CC���Jv�=��}�s�L|3d9B�q�N�_MY2ˆ9��X�7A�R6��Aq��9 �"#u��nqp�`T2���q��.�1�%�ks.)�՚ݶRL�k�|)	���	d���*��Q�P�#bX~;�&�:8z�9?(� 2�Z}U����,ݫ����I�`)]�Q�F*W1
:5��-b���JPq�
��+Uy���F��2��_�$�`�=*$4g�/@�j�~�: M��[��%" �G�q�
ޭ��ِT$��!�&��p�0�5(/����+u7 A��>�����i�V@�%Z���s*��9�z�8�WmA�0̒�6s�M<bwZ�aZ�BU8�5��aW=�:h�N�2��@��Tԋ�r�'��T��`$xL_Ӯ�M$H�55��SVS3V
:~fa�FcP"v����:�e��GZ&d6ByT�{mD6-zQ���]�`�I��*�<�Ivj^���_�o~�	�;UI�2бz�,q�$�r�;^<�F���%:r�@ڠov�kxBe|E.'zݑ�h�DG�j�u�aMX�Ue�00D�Z3Bp�bC��w�)9p�xZ�y�2Lј1SA�|�p@#0i.L�߉�n�Ǭ�3ɬ�����_:�w���&'vt0܇1(O>~�H�_fb[��1��1��p��)��������3�$D���J��3�g���\��8��]��>���������
�~��B[��<�������]���AA�yy��q�LD�<D�i6����+�ʷ�Xp�m,�@��k{�����)��x��^�~���b��1�ʷ��1��+��������������!�D�]�^��O��$���i���c�uO�[��xX�����fu#__P$L�-P2.�9AkB�	O�7P�Q�3Rh5f�}0Y~%s�=J���co����s7�uu�
��R8�������-�My�a�\z���P�~��y�dk��I�0�����[�{@����_�`c�t��9g�����%�s�����t?�c��H
�35�C��>�V�����
��3��V��f��������.�s��s��UE��7�m	�2;�������)F�:3��l�\a�o+�.0� "�4j��D�������
}e �C
�J��!�~�!%=�*�$C�.G��I��M�zOS+�Z�R^Ҝ`�d=�i�&mAe PF!����b���!��Y���x��u��f��f���V�����$�ĩ��E�� ���{,�H����!��e]"�'�Mm��n<?o$p�q�Wr�C�H��8�^�b�o����8��:=��2%"Ҵ#~�&~'�j(vn)n*�~+�-Z�.�63�`4�i5а6�Y7��8�v9X�:R�;5�<�=��>�=?��@ CA�[B=]C��DcE�F0�G��H'wI�uJ�mKd�Q-KTW�LZS�]��gnn=���fj
o�Zp��rqs�vu6lDrVH@�OA�^խ_��`%PdO�i8en�oJnpŰy�%|�})Q��`��C��s�ro��r��u�����/�0� e�(�0!V6��A�LM G"p#��$XA%�i&!4�95�~6<7�8��9�??YFb]�mimfqc/}�Rv�;x�)�Zy��Ej�#:�	��
w21�T
�&�;Z�@S�����z�x|*٦��h ��Ɖ_Q� h�!>"G�#[�$DZ%�_&CY9��	�W.P��8l�� sVl�H\��b�ԗ &!|"�;#P�$��%�&��(RJ*�t+�O,��-�B.�)/�0B�1�2ޗ3v4�5'�6�:7�8��9�:]�;
<�,=��>�r?�@�9A˄B�"CD�/E�WF7�G�8H^4I�ZJ*�K�SLNRM�YN9�O�\PCQƋR��S%T1AUBFV`^W#XcYaZ�Q[�[\�]n^�n_A�`$�aw�bB�cٷd)�e�"fr�g�hw�i܀k@Rl�mG�n2\oɐp�Eq%�tЉuP�w�	yТR'V[�L�*zF+�,=|-//�2�5x18�o;�N>�mA�DjFH�BO��R$�U�<X�[�o^�*a��dn$mj�no[o�(��E��_�I����_��j��J��v�2?������v�(��l���G���/������4�����M��V�3|������W!����"�3��~>�>���;���s��?�u���A����i�h>�C�e\(�3/F�A�k L ��'	O�(:�,�n�'M��N6�O�!��b�[	��1,� >!��"�U#SC$�n%Q&&�*�+�, i0��1G�213�4��5ƭ89I9�APX#QR~R�S8PTQ�V$�Y�$\la0b@{fLiblj|�kmjm��o_prq�sU�u�v�w�yO����G����hQ���Jn�Ű�(-�����8��h��k�'��j�Rz�"uk1|��=x� Az!1'"�/�E0#
1��8Q%=�*�$C�.G��I��M�zOS+�Z�R^Ҝ`�d=�i�&mAePFW����H��o�KE�{������$�� ��{6�,� *���*�GE��R�y��F�������!��e]N2�oQ�Q W!�$��&��'�g7>�"c�%��(�#,ɔ1�55r 8��9,8:��;ۣ,O�-Y�.�J/ci0�~1.3¡HR`�W�{\2�]�tai'v(�3I&7�<N:A,*K�P�"h�t��z�m�H�e]�iG�3�Bs&[]H,;�c''�(Un)l�*�V,Z?-�.�c/�1�2`�3n44��+ �\"GK$2�:�z,�[4u�6(7Xx8��D<TIL�Pm�U�,V=\W��X�h��Q�����L��Mh�o��r4~)�X*�N+�,�2-?�/S0=_F%5�8x���(��:����PFb'#���)"�5{{C�%Fu8JN�oR�;V}ZKdK�g�h�i�)lKOp�ls��4+h(^ �#1#&i;)�S,�7/�O2�J5�G9�<Y�?f�BceENH'K�L�1O=�RR�U�tX�\P�`PWcR�gaRj�}m�Kn�pEar�u�Dx>y�FzPM}��s��6����P�����>��(�#�U�a�����)������������F)�p"�I��ʠ�
��y�sg�vs8��9�:#=m>N7?�_�`��eq^f��hZ�i�&��l�1����PF����H����!��e]��Y��7��P����G����hQ���w���md��Z��!ʙ#�%�R'�1).+��-�4/�|1��3f5{R7�}9j;�w=�g?\qA-XCeCJ�LI�N�P0lR�pT��V�Xq]Z��\=L^/f`�Cbgd�f��h9�j�lR�n��pіr�gt��v?�xXz!�|\N~�]�l���0��Y�=!��	��
��X�~��G��k��|��Z��H��^���������6�^_����}��e�h#����h��~��L���P�;�2n����M�͞�'��8��	�����E��G� T����p�	���X�y���-6�����/��s���9�h��3t�����F��x���k��07����%&���r��/�x���Q����m�A���X�v/�sM�+a������V�������*�/<�͂�o��4�I|����6M�(m����Ɏ����6�`��A�nI����A�?G��������#��i��;������M��T�\���e�������t)�tb�G+�s��P��u�����gr����;`�y��52����
�Sm��,��?��\�d��Y�����\���7���Г�"$�Ќ�ԍ����<��!�6}�2v�=H��5��
����@����	���K��&�iA��e�
Q�x��"���c�� ��b�P���0��w�����C������5o��
��a�ٕ�
Y���Bu������j��B���tl���g`�I0�������O�a!�+�3��t�vx�dJ��O��'�Χ�P"����U�0��R��d~����gL��4��?�7��J��5���q��n��H��|��*�\�³��(�֩��H�������N��{�N�F%��-���X(��B�*k�zW�[����Q-���6s��h�������@h����-1�t�ם�5��aZ��U���ZU�!���Z���[`�PF ����PF(u�A�	v1��Q+#�X��c^�d�f��r�����	����������
����s��^�����U������e
������]
���A������>����i��(��#�����e�����1�����������O��6���������������B��
��o��Q�_��� 
^������N� ��#��&��*@�04o7:�:==)�A�D�G�J��N�U\�a��d��h�k�n��qtww��z��}�������������T����"9���{�$�&�	��
0����
����+�[���*"+/DX0��4�s5H�9�:��>��@��C��E��H��JC�N��T2W�ZT�]��`�c��^���!��$��(��,T�/c�3n�7;�?]�B��ER�HeK*�N��Q�Tk�X��<�?<a@��H��I�J�K8�N:mR@�`��a��b�c�gGMh��i��j{�m��q�u��v&�wϝx��{Ν|P��e��I����o��ێ�G��d�����n����m��	,�$�%��&��1Y�v(�3I&7�<N:A,*F/K�P�"b�Ah�t��z�mC=D��E��hX#iR~j�k8PlQ�n$�q�$ul{��}�~W�L���	�N�������������0�@{�L�bl�|��mj������C����_�r���U��������O�\�����������PF��������������#g$��.о:�A��HP��T��c�n"p�q%/�0�tPF��o"2�.��0>�2��4J�69�8��:p�<u�>�@>�Bj�E��(��*5
Z��r?����������0��������������	����b����#����H��/����s	���"x�*��_�`)�i��jk��l��n��o�p��qi�t�u vY�w�{��|
�}��~c�����3��������d��g��;��������
�e��U�������n�����2���������K�������������\��������������/����.��������.����k�+���q���'��(*��������m��$��.�*������X��P�|��H�������!��e]�?��&�{g�� ��$��'�((�)�*Z�,+�-�.�/��:��>n�B��E�Kg�S9�T�U"�V�WIX��Yֹ\��]�^�_��c��d��e�f��g������*��1���&
���=�� !��"�#�
$W�%%�&H�'��()��*�+<�,�-��.�/I�0��1�2��3��4_5G�6��7��8��9~�:��;��<.�=��>��?\�@��Ax�C��E�F�G�HK�I��J��K��LJM.N"�O�
P�Q��RKSh�U!�V�WD�X�Y��Z��[��\�]��^]_��`��b�c�j�n��o��p�qu�rY�sq�t��u�w����)����� 7�!�
"n#�
$��%�
&��'O�(��)V�*��+��,�-Z.W�/m�0��1;�2��34��5}�64�7�8�9�:��;p�<�=��>
�?��@rA�C�D��F.�G�L��M�Nu�Q�RS'W�X@�\�]|�f�l1#�/ 02�1v�29�3845��6��7�8ù9&�>b�?�@"�A��B?C�Dr�E�F��G�H��I�J��K��L`�MǾ)��.T�/n�0��1�2:�7��8��:��>t�?\A��E�F�Gk�Hp�I��J��K��L��M�N��O��P5�Q~
S��TH�U��Ӽ�Z�a��
����0q�3P�8�:�;��V�
�.���)�}�<� ����������N����W�
� �!��"}�#Y�$
�%��&�'��*�+�,��-n.�/y�4��:�;|@�A�F~�G�HGI��JK�L��Mh�N��Sv�X&Yi�Z��[��o�týu5�v��w��xa�yC�z��{�|�
}�~��������������������%��&�-��/��0D�2:�3�5�6V�8L�9�;p�</�>$�?��A��B��D��E��G��HR�JG�K�M�N�P�Q��S��T.�V'�WYZ��\��]_`
b
c@e7f�h�i��k��lX�nK�o��q��r=t.u/�w#�x��z��{�}������L�#��|�7����������;��l����j�U�m�����_�����(��
��������<��;��z��6����y��2��U��K��������������������ý�5��������a��C��������
��������~����G����������h��&�i��������v��������(FS���� �_fb[��1��1��p��)��������3�$D���J��3�g���\��8��]��>���������
�~��B[��<�������]���AA�yy��q�LD�+��"�+���B�� ���f�m,�@��k{������������_:�<D�i6�����������<D�i6������+�ʷ�m,�@��k{�����)��x��^�~���b��1�ʷ��1��+����������|"���m"���x�������b���1�ʷ��1��+�^�����^��O�^�Z��$���i����uO�[��xX�����%=�(PC�.EpI��KIOQwZ�R\&"`�b�"i�&k36lDrVH@�OA�^խ_��`%PdO�i8en�oJnpŰrs�y�%|�})Q��C�L��s�ro�:��r��u���{�&�:���/�8Q%=�(PC�.EpI��KIOQwZ�R\&"`�b�"i�&k3��Y��[�PFiG�3�Bs&4u�6(7Xx8��AyIL�Pm�U�,V=\W��X�h���� M�7_�`)�i��jk��l��n��o�p��qi�t�u vY�w�{��|
�}��~c�����3��������d��g��;��������
�e��U�������n�����2���������K�������������\��������������/����.��������.����k�+���q����&�%�i�h�������������������������7�6�0�/��"��"������ �� �����m�� �W"�"��|��H�������!��e]�?��&���P����G����hQ���w���m�'��j�Rz�"u�Q�	v ��
��(FS/H"1�2g3�4�8CUW�"d�f�!h~j(lLn�pr�t�xSy� ��#��&��*@�04o7:�:==)�A�D�G�J��N�U\�]	a��d��h�k�n��qtww��z��}������������X���"��?����PFn#
�#D#(�3I&7�<N:A,*F/K�P�"YrV]@�b�Ah�mA�t��z�m��b���!��Y���x��u��f��f���V�����$�ĩ��E�� ���{,�H�e]6l^խ_��`%PdO�i8en�oJnpŰy�%|�})Q
��(FS�,*��"��Y��A��7��P����G����hQ���w���m�'��j�Rz�"ug$ �$"�2Q%4&%5%8�$:�$m\$p�Mvr$yD%������ �'��(*��������m��$��.�*������X��P�|��H��o�KE�{������$�� ��{6�,� *���*�GE��R�y��F�������!��e]�?��&�M�7_�`)�i��jk��l��n��o�p��qi�t�u vY�w�{��|
�}��~c�����3��������d��g��;��������
�e��U�������n�����2���������K�������������\��������������/����.��������.����k�+���q���cI8��$�B��$��(�T�}L�H��	�K8Q!,Y� !O&"!O&�9	��#h��!O&�$ЬU��qW�%
&�(&\�y!O&"!O&�9>*�'�*�(�+���)�K!O&"*�2%+��), 2^
J�
6�
-.��/
e�0�S1��2���S34�S5��Л�6�CG]�C!�`�7ȯ8�M ^�9�C�`�:MR�`;�~<U6�=�F�>�c�?9�]��`��>�@�Al2#B�2�2�]#C�6$D
7�E�FY7!G�Hu7%I�''ct�]�JK�S}��7�L�gM\,Nr�!O&�7.ODLP78YQM8qf?�QeRy	�2�2I�ST��T�'UVW�8�X�8�Y!O&~:�:��`d��Z[;�[�\�`Ba�	^�	]&^ia�G]�4 �`$�(_�5)`�5Ý8a�,wb�K$Ь�,��cc8�`s8�=�d�	e�	fT^	�$G]�)"�`$v9%
.*(g��hP )i�_*jM�+
O�,�+/k+y��lG,�\�q��m�����
\C
�d��nZQ�GNW� :T4S8��$�$8Q!,Y�O&O&�9	�� h��O&�!ЬU��qW�"
#�(&\�)"	�)$v9%
.*'�yO&O&�9>*�$�*�%�+���(&��'P )(�_*)M�+O�,
�+/*+y~\�+G,�\�,�,w-�K!Ь�,�q��������G]�4 	5$�(.�5)/�5%6�0ȯ1�M�2�H~3U6�4�F�5�c�69�]�	�6�7�2��>�8�9l2#:�2�2�]#;�6$<
7�=�>Y7!?�@u7%A�''ct�]�BC�S}��7�D�gE\,Fr�O&�7.GDLH78YIM8qf?�Q�Jc8	�6s8�=�K�	L�	MT^�CG]�C!	�: ^�N�C	�6�OMR�`PLQ�H	�MR	S�KG]T�KO&%U��)V 2^
J�
6�
WX��Y
e�Z�S[��\���S]^�S_���S`�c'abԞc�dT�e��p�5f�7gb�8h���JiF�Lj,�hhk\���lmn��o��pq9N	OQmYR$k	ery�2�2I�st��T�'uvw
x�8�y�8�zO&~:�:�	�`a�{[;�|�}�`Ba�	~^�	�&�ia�=�a�a���O&b��5F&�QF�FQ��bG���b�	�`��\C
�d��B���$���(�T���
�aZQb8��$�,Y�O&O&�9	��h��O&�ЬU��qW�
�(�yO&O&�9>*��*��+���Y7! �!u7$"�c%�''#ct$l2#%�2�2���&�S}��'G]�4 �$�((�5))�5Ý8*�,w+�KЬ�,��,ȯ-�M��~.U6�/�F�09����6�1�2��>�2�6#3�6$4
7�7�5�g6\,7r�O&�7.8DL978Y:M8qf?�Q�;c8�6s8�=�<�	=�	>T^
�$'G]�)"�:$v9%?.*(@��AP )B�_*CM�+	O�,�+/D+y��EG,�\�Fq��G���H���C'G]�C!�: ^�I�C�6�JMR�K`vmL�LM��O�l N�u9O�wO&P�r%�Q�z5�:R��SRk>T�rBU�oO&��CV��Ȩ�Wڨ�XD��PF��6�Y`��6�Zp��[��\�8�]�8�^O&~:�:��:3��_[;�`�a�`Ba�	bc^�	d&eiav��f���g�w�h�s���i��jkl��m��no9N	OQkYR$pSqn	��

hr�G�f8��$�B��$��(�T�}L�H��	�K8Q!,Y� !O&"!O&�9	��#h��!O&�$ЬU��qW�%
&�(&\	�y!O&"!O&�9>*�'�*�(�+���)�K!O&"*�2%
��)+ 2^
J�
6�
,-��.
e�/�S0��1���S23�S4��Л��CG]�C!�`�5ȯ6�M ^�7�C�`�8MR�`�$G]�)"�`$v9%.*(9��:P );�_*<M�+O�,�+/=+y~\�>G,�\�?�,w@�K$Ь�,�q��������G]�4 �`$�(A�5)B�5%6�C�H~DU6�E�F�F�c�G9�]��`��>�H�Il2#J�2�2�]#K�6$L
7�M�NY7!O�Pu7%Q�''Rct�]�ST�S}��7�U�gV\,Wr�!O&�7.XDLY78YZM8qf?�Q�[c8�`s8�=�\�	]�	^T^	ܪ
\C�d����_��`w�a��
b�c֚
d`K�'�ͭ�G
nl����ӊ����8��$�),Y�O&O&�9	��h��O&�ЬU��qW�
�(����8� O&~:���yO&O&�9>*�!�*�"�+���2���)K��#[;�$�%�`Ba�	&'^�	(&)ia*ۯ~+U6�,�F�-�c�.9���6�/�2��>�0�1l2#2�2�2�]#3�6$4
7�5�6Y7!7�8u7%9�'':ct�]�;<�S}��7�=�g>\,?r�O&�7.@DLA78YBM8qf?�QCeDyE�2�2I�FG�WHLI�H`eJ	K�KLG]M�KO&%N��)O -�
J�
6�
PQ��R
e�S�ST��U���SVW�SX���S��T�'YZ[\R�#]s0=^&_���`���`Ѷ�(�ND���CLG]�C!�`�aȯb�M ^�c�C�`�dMR�`��e��fgh�iiG-.�&�0j�	�$kvml�Lm��O�l n�u9o�wO&p�r%�q�z5�:r��sRk>t�rBu�oO&��Cv��Ȩ�wڨ�xD��PF��`�y`��`�zp��{��|v��}���~�w��s����1��54��5�J���T�
\C	d��LG]�4 �`$�8��,w��K�,���c8�`s8�=���	��	�T^�$LG]�)"�`$v9(����P )��_*�M�+O�,�+/�+y����G,�\�q����������B���$���(�T���
��ZQ�o�8��$vm,Y�O&O&�9	��h��O&�ЬU��qW�
�(�yO&O&�9>*��*��+����L��O�l �u#�u7�5ct l2#!�2�2"�c9#�wO&$�r%�%�z5�:&��'Rk>(�rB)�oO&�C*��Ȩ�+ڨ�,D��PF��c�-`��6�.p��/��01�8�2�8�3O&~:@���:n��4[;�5�6�`Ba�	78^�	9&:iav��;���<�w�=�g>\,?r�O&�7.@DLA78YBM8qf�C�s���D\Cd��EG]�4 5$�(F�5)G�5Ý8H�,wI�KЬ�,��JȯK�M�Lۯ~MU6�N�F�O9���6�P�2��>�Q�6#R�6$S
7�T�UY7%V�'�]�WX�S}��7�Yc8�6s8�=�Z�	[�	\T^�$EG]�)"�:$v9(]��^P )_�_*`M�+
O�,	�+/a+y���bG,�\�
q��c�����d�Be��$f��(�T�}gLh�H�Mi	j�KEG]k�KO&%l��)m -�
J�
6�
no��p
e�q�Sr��s���Stu�Sv�����hr��8��$�GS�P	R{��oJS���k�N� �X�R��`��Y�\��!�'?8g�Q5w���&�u�2�c��02�Ku:kMw��{�
�=	���/=/��=�'�A���IS$�^>*�J6�#7�/�D�4ܘ��pڃ�=���ք�VW}��V�@�K�t�)�,CC���Jv�=��}�s�L|3d9B�q�N�_MY2ˆ9��X�7A�R6��Aq��9 �"#u��nqp�`T2���q��.�1�%�ks.)�՚ݶRL�k�|)	���	d���*��Q�P�#bX~;�&�:8z�9?(� 2�Z}U����,ݫ����I�`)]�Q�F*W1
:5��-b���JPq�
��+Uy���F��2��_�$�`�=*$4g�/@�j�~�: M��[��%" �G�q�
ޭ��ِT$��!�&��p�0�5(/����+u7 A��>�����i�V@�%Z���s*��9�z�8�WmA�0̒�6s�M<bwZ�aZ�BU8�5��aW=�:h�N�2��@��Tԋ�r�'��T��`$xL_Ӯ�M$H�55��SVS3V
:~fa�FcP"v����:�e��GZ&d6ByT�{mD6-zQ���]�`�I��*�<�Ivj^���_�o~�	�;UI�2бz�,q�$�r;^<�F���%:r�@ڠov�kxBe|E.'zݑ�h�DG�j�u�aMX�Ue�00D�Z3Bp�bC��w�)9p�xZ�y�2Lј1SA�|�p@#0i.L�߉�n�Ǭ�3ɬ���_:�w~V��W�Y�X�D�RJSu_�S
cR�RpK�X�\�Q!�G$�S'�D)Y*H�^�B"�V'�[*-F.1^6�W?�EGZU�V�JW�VZ�W^�Qbp^jP�nZr�VviYz�Y'��(*��������m��$��.�*������X��P�|���b���!��Y���x��u��f��f���V�����$�ĩ��E�� ���{,�H��o�KE�{������$�� ��{6�,� *���*�GE��R�y��F�������!��e]�?��&��^��O�^�Z��_���i����uO�[��xX�����fu#__P$L�-P2.�9AkB�	O�7P�Q�3Rh5f�}0Y~%s�=J���co����s7�uu�
��Q�X�UT�mC��Z��\�;O��D�����-�My�a�\z���P�~��y�dk��I�0�����[�{@����_�`c�t��9g�����%�s�����t?�c��H
��P�C��>�V�����
��3��V��f��������.�s��s��UE��7�m	�2;�������)F�:3��l�\a�o+�.0� "�AG��D�������0q�3P�:�;��V��=P��F��Y�1R�*Kv(�3I&7�<N:A,*F/K�P�"YrV]@�b�Ah�mA�t��z�m�QU�W�S�yF��V��B�BY�	\��_�<\�}X�R��G�K�R��S�!\�^V��B�gX��]��T�JN�T�oQ��Q�qS��]��_!�T"�_��P����G����hQ���Jn�Ű������w���m,O�-Y�.�J/ci0�~1.3¡HR`�W�{\2�]�tai'6l^խ_��`%PdO�i8en�oJnpŰrs�y�%|�})Q�G��Y�GT\�>H��K�X
S��Y�Y�_&oN9�U�`"�b#Zh�ivcpd�d*dri�a^i �g!/e"�f#�e$�h%�i&�e'�i(ibf3f�hg�f�f
a�i �b!�g#Qi$b%ye&7e(Aa?d�iT`�ezh�aOb �d"Xe#5a$�e%$i&0`'*g(�i)�e*e+�d,Yg-	b.�f/�e0�c1fi2�f3�f4�`7�f8zi9]b<'a!�d"�b#c$d%Lg&�`'b`(G`)+c*fg+�b,�g-Bf.�f/�d0g2�e3�hfe9h�d8c�g!3b"}g#�e$�`%Md&h'�i(Wa)d*�a+yd,Ge-�b.�c/�`0�f�d�gNhiihha$b �f!1d"�e%�h~bcVf�a�c �c!�d"$f#�i%�d*o`-a0�`2 e6`9<g<��@�cA�cB�aC	eF�aG�gHddGi�`rb)��.T�/n�0��1�2:�7��8��<~c>t�?\C�gE�F�Gk�Hp�I��J��K��L��M�N��O��P5�Q~
S��TH�U���^�B"�V'�[.1^6�W?�EGZU�V�JW�V^�Qbp^nZr�VviYz�Y�=P��F��Y�1R�*K,�[4u�6(7Xx8��AyIL�Pm�U�,V=\W��X�h��b���!��Y���x��u��f��f���V�����$�ĩ��E�� ���{,�H��o�KE�{������$�� ��{6�,� *���*�GE��R�y��F�������!��e]��Y�PF/rvJzkw!�z0�l1�q2e|3px4�r5�x8�y9�x:�w;_v<�z=;j@yA�oB�j%p�y�k!`n"�n%Vn&�~'
z(�})in*�q+<w,�x-�v.4q/+~0�l1�u2�u6�x9y:�o;�j=�p>x?q
�~�y�r�mBpQ{!�v��v�_s��q�}r�j�qy��q�\t�d{��p��n�}�k�!l�8~��u��x�Zj��k��~s�m7gz8?|9�~:Cy;Is<iv=�~>Is?�k@0nApJt~LUwNZxPqR�jTjpVwX�yZ0za�mc@ne{g�{i�tk�tm�oowuq�ns�tz�m|�m~$w�o��k��q��p��k�u�Uy��}��|�W}��j�l�r�}|�z��o��x��t��w�u���}��s��{��j��}�b~�pk��v�r
>u->m.�|}1{ Wl"}z&|�?o�"y}s'�z(m8{v9�k:[r=�u@�}A-yCQqF1sI�zJGvK�lO�wP�}Qo|r"|�v*xFjPF�pt(�t*45�s7}t9�o;tn=�n?�nA�nC�nE�lG~qI�yK�yM�mO�vQ�~SxU�lW�yY�s[�x]�p_�sa�l�m}mlYpGw��7��P����G����hQ���w���ms�|ѫ s�l~ 1v��j��w�j't8�{9�}:�{��+#�X��c^�d�f��r�����	����������
����s��^�����U����P��m����e
������]
���Ň���܎����A������>����i��(��#�����e�����1�����������O��6���������������B��
��o��Q�_"/(u�A�	v1��ψ�Q�څ�=�����ɡ��ԁ'/�1h�;�V���
�6��
�� e�#��&6�ܞl�����$��*�2k�9k�:��;��Ay�D��TsUلV��W�X?�Y��Z>�[!�\d�]m�^��_1�g��jS�k�r@�t/�u��v��w��x�y�z��{à�����o�����X��Z�����Q�����������6���������A�����%������ܟ����V�����%�"�5{{C�%Fu8JN�oR�;V}ZKdK�g�h�i�)lKOp�ls���l�1����A��PF����,*��"�rV�@���Y��A��7��P����G����hQ���Jn�Ű������w���mv(�3I&7�<N:F/K�h�t��z�m��[�PF_�`)�i��jk��l��n��o�p��qi�t�u vY�w�{��|
�}��~c�����3��������d��g��;��������
�e��U�������n�����2���������K�������������\��������������/����.��������.����k�+���q����&�%�i�h�������������������������7�6�0�/��"��"������ �� �����m�� �W"�"��S�yF��V��B�BY�	\��_�<\�}X�R��G�K�R��S�!\�^V��B�gX��]��T�JN�T�oQ��Q�qS��]��_3�PF*zF+�,=|-//�2�5x18�o;�N>�mA�DjFH�BO��R$�U�<X�[�o^�*a��dn$mj�no[o�(���3������E��_�I�������������_��j��J��v�2?������v�(��l���G���/�����!��J��ʩ����K����C��������[��Ĩ�8�����+��5���4�����M��V�3|������W!����"�3�����B����>��D��������b�����#��ܧ�x��������,�� ������s�����O��s��(�����~>�>���;���s��?�u���A����i�h>�C�e\�R��z�����Ȥ�����f����l���Q����+��<ѪNM�����k�PX#QR~R�S8PTQ�V$�Y�$\la0b@{fLiblj|�kmjm��o_prq�sU�u�v�w�yO���Jn�Ű�(-�����8��h�U������w��:����Ӧ��k6O�7Y�8�J9ci:�~;.=¡B̫C��D��EѥWG�X��g$ �$"�'�M2Q%4&%5%8�$:�$m\$p�Mslvr$yD%^խ_��`%PdO�i8en�oJnpŰrs�y�%|�})Q)�A/�"�r
>u�Q->m.�|��l�1����A��PF����,*�rV�@���Y��7��P����G����hQ���Jn�Ű������w���m�^�B"�V'�[.1^6�W?�EGZU�V�JW�V^�Qbp^jP�nZr�VviYz�Y+�߿�$���E	�K8Q!1��O&O&�9����&�O&�Ьy(�
�(()�yO&O&�9>*��*��+����KO&"�2%��)  kf
J��H�!�B"��$#��(�TQ}L$�H�
6�
%&��
e�'�S(��)���S*+�S,���Q!
<���

��-��./0�i1G-.�&�2	+g3M44��4�4 �`$�(5�5)6�5Ý87�,w8�KЬ�,��
�~9U6�:�F�;�c�<9�PF��`��>�=�>l2#?�2�2�]#@�6$A
7�B�CY7!D�Eu7%F�''Gct�7�7�H�gI\,Jr�O&�7.KDLL78YMM8qf?�Q�Nc8�`s8�=�	O
P�C�4�C!�`�QȯR�M�S�C�`�8�T�8�UO&~:�:��`�!�V[;�W�X�`�d�	YZ�$�4�)"�`$v9%[.*(\��]P )^�_*_M�+`O�,a�+/b+yd�cG,W,deeyf�2�2IR�#gs0=h�0(�Ne="P	����oJS���k�N� �X�R��`��Y��!�'?8g�Q5w���&�u�2�c��02�Ku:kMw��{�
�=	���/=/��=�'�A���IS$�^>*�J6�#7�/�D�4ܘ��pڃ�=���ք�VW}��V�@�K�t�)�,CC���Jv�=��}�s�L|3d9B�q�N�_MY2ˆ9��X�7A�R6��Aq��9 �"#u��nqp�`T2���q��.�1�%�ks.)�՚ݶRL�k�|)	���	d���*��Q�P�#bX~;�&�:8z�9?(� 2�Z}U����,ݫ����I�`)]�Q�F*W1
:5��-b���JPq�
��+Uy���F��2��_�$�`�=*$4g�/@�j�~�: M��[��%" �G�q�
ޭ��ِT$��!�&��p�0�5(/����+u7 A��>�����i�V@�%Z���s*��9�z�8�WmA�0̒�6s�M<bwZ�aZ�BU8�5��aW=�:h�N�2��@��Tԋ�r�'��T��`$xL_Ӯ�M$H�55��SVS3V
:~fa�FcP"v����:�e��GZ&d6ByT�{mD6-zQ���]�`�I��*�<�Ivj^���_�o~�	�;UI�2бz�,q�$�r�;^<�F���%:r�@ڠov�kxBe|E.'zݑ�h�DG�j�u�aMX�Ue�00D�Z3Bp�bC��w�)9p�xZ�y�2Lј1SA�|�p@#0i.L�߉�n�Ǭ�3ɬ�����_:�w�_fb[��1��1��p��)��������3�$D���J��3�g���\��8��]��>���������
�~��B[��<�������]���AA�yy��q�LD�<D�i6������+�ʷ�Xp�m,�@��k{�����)��x��^�~���b��1�ʷ��1��+��������������^��O��$���i���c�uO�[��xX�����=�gT9h��j�ckmSn��p9�qClt�u`jw]xy�`zZ�{�}W~K-��.�����=�P����@���~���@��)�(����E~�h��8�`[��{�&��^Q���������@���yD�,s����X��������S�9��U���$���z�{���;���3�f��U�0\�H�����:����%`����)N������e#�������Z����d�I��5��R��g�|A��"�G��(=��[��B�r��������l����b�'3����6��3����+������D&� �`��
�1��x����#��hH�X��D���O2�7#�+K����9���BL�>}��*������<��������!/��b����h��8��n���y�@+����������V�gX���8����|g����n���x��-�/��mN���ۧ�f}��&�e���.�:��O*�
����sr��n�Ȇ����=�,��ı���o�.���|��k��L���̽��w��l���������X��é��z���-)�т�}���J�)��Cv��A�����N�a����/��h���p{�&[�?����uP�+z�!���n�����/H�Gk������D�����^$����+X��R�'�����4���������B������@��(��F��w���c�sd�������������ʧ���J���M�>�1v�d��?9��&�H��h'��$�X��)�@��#�{�Ŷ�n��������L��3a������6�����	]������Y���2��q���2��?������A��O^��m�X���&�|d������������s������y��0��B�����cg�����<�����+��PG����D�"U�����$� ���-�"��������z�����f��U�
v���Cx�d�c��r��7�����	���������7�Ht�8	����i���_��	�h��9������5�����/�+�
���8��?�������+�D�N����0+���ks��������5����S�L7�!>���{�1��N8�tT�]T�0��������@���������}���T��=�g����������[�Q�$r�A��F��Y|����yS�P�����wZ�J�����%����]��e�^�����פ���������N�f��q��p�����{�N��6������*�]�����[��R@�,L��=������;�V��ݾ�v��;�t��|5��������j�ɓ������l��8��s���0���g��˷��F�ز�����K��������������������a�����R�����E��:����ʎ�X{��i�nQ��������)������������V�Z�����g������sX�_��y�S�[���
�����/��������Q�^��h
�ɵ���������-�-G������0<����������k������z�@�7D��������s����Ӱ�sR�ua��:�"�7�
l��p�S��W���`���s-�;��������R�������������ޱ��x��g�mU�fT������a���T4����-�^����)�n<�U��\i��'�������3���x�ϼ�v���#�����F�p��?���@�����7������5��|��	���y���=��ӵ�U��p��Q����������z��T�ܡ�
��8����B���K������#��u����؆�Ǥ�/V����q)��+��/� H�	O��	`��	>�	��	#��	^9�	���	�Q�	'��	0�	A��	��	���	e^�	�Y�	;i�	�`�	_��	N��	*0�	�]�	���	U��	�C�	[�	�9�	��	�#�	ml�	װ�	lf�	f	�	ج�	a��	���	��	���	�'�	���	c�	�2�	`��	���	�	 '�	�G�	��
��
���
���
~��
Qm�
��
׊�
�8�
���
ݭ�
Df�
zp�
��
���
���
�
[n�
��
	�
do�
o��
���
bI�
��
�F�
+��
��
ǯ�
�^�
���
��
��
u�
���
+�
���
���
B/���0`��j��:�����f�^��6h����l��#x�������D����/�*����l��6��������������������������I������~��[��I���?����P�����H�=��4�j����v�����.���v�u����H�=T����"������=��i��)����5����Z\�������Ư��������PR��>��2������K���(���$������fK����+}��N�"��2t�5��u���h����������Xe��`�j$����0����E������>����E���3�?��5|��.�������r��6�ux�w��}������S���c�5s�F��C�FM����4��g�����������A���	�u
���Hn��P�[���.�2��X�	&��9��Q�K�����LD��M�x�(����[����z����w�����V7����������_��ay��f�����{�����d]�zh���������v��e��M����,�l��W��G5�
��
o&�
]�
��
]��
]��
���
��
���
/��
���
���
��
��
�Z�
2��
���
�
z��
C��
h�
��
���
�G�
���
ǻ�
�{�
��
���
�8�
s0�
���
���
*��
���
&��
��
���
sm�
Q�
v3�
��
��
���
�j�
���
���
z�
>U�
hL�
c�
u�
��
���
���
I��
��
j��
�	�
=\�
��
�O�
���
���
�b�
�]�
��
%�
��
+��
���
<�
O!�
|��
}��
 9�
1�
q�
)��
��
ݐ�
�	�
�S�
�g�
�
�
#�
77�
ϲ�
�>�
�1�
�=�
W��
��
�3�
��
�v�
m��9��$���m�s�p�� .����4�������~��	���������ϩ�	�ƀ�wH�?��6
�h�Mp�	������I���
����w�:����%A�L}�@q�����V�Qv�Yr�SN�C�����Ĉ�?P���B�Q&���$���]�bm�5�,��V�����%^�����������G��7�v2�������������m��"���`��KO���u��3f�*B��<�������?A�t����F���������\� �Z�����(2��������@���t�ڌ�OI����R����UY����1�����cE����H��V�)��s=���	.����u�>��M$�"��-,�)��������^��������.����gc������8��}����%{����@���c����^���������4���������HT��8�����_����g_�a1������˝��<����E�%���(�����Y��\���s�L����i9�{]���Z��r��m�t����B���T�������d�����������X��<��o�P��D<�W�������P>���à�4��Ӕ�-j��N��o�KA����1^�Z(�y �t(�ߣ����Y�x���l�B]�1��~/�Z�������@Z�������}W���9.�W������?�����a����~l��P�[�_�Ha����_�[��P��-~����+��/�+C����ʟ��p������ML��a��$��i��������f+�_D����v�����)�5�����Z��ص�V:�B���S�ܷ�W��V)��s�K������$��=�?����H���h�$i�ه��w���������z�F����&��#	��}���RX��6�+5���;��3��O��7m�M�q��(��t���`;�y�4W�׍�ݳ����I��:�����*��ڪ�T��a�������� ����;�P��������J��G�����X����cF�
��%�!�_d����c�cS����2�>��Y����P�?���@����q��ڽ�o^�ݴ���������-������,�������a�H���*�B���`�e�����5��I��s�ٯ��� ���������×���C����r����T��j������������w����5��Q�������Nz�{K�S���������#�����Z�e������o��`�B��D�[��u'�ږ�U��(Y�uz��M�h��O��3����p~��_�����g��S�
������n��Q���Й�4N��|�� ��v��9������IK�˷����_���Q�����B���.��(���I�hA������K��_�!:����}����%��˴���)S�E��,R����'��O��k��Q#�v`��l�lj�����Z��D������X�����������h���k�L���y��T�D�1"�+���n�F��9��h��%�����j��J������1���(�ȍ������4��t��6���1����u��������.4��G�v������&����S����i����R������H�o��1�?u����P��R�De�������4����������<��G�����A�}T�����M�C�����X�����Y��̥�9��j������%E�6��~V�ֻ����Q������o���{�����|��>�����I�c��l��t���%���̋�
�������O_��!����&�,���Z����F�M�����J�&g��e�ˬ�������;����0����n��D�&��\?��
�
��y���������B�o#�*���������Y�����)�x��X8�����2����8{���Z��k��������~@�
���s�A��D��
�?o�N��e������������6����a�I���?�\R����|���x�s��(P�����'�7��)����������T
��w�������(���
w�#��o��C������L���c��.���N'��:��}��.�s��w�������Ol����S�Ƀ����
���������&�[`����+�������,�������P��	��v��Ð�Gy�����9I�s��Jh��;��W����B1����h����l��t[�D��o����z��n�����b����"�G����������	R�e�6����݂��d�z�������;:�����~��4������J�)���X�����@�Sf����m���G�nt���l>�@V�/�������O������\�|�U~�C;�t��3�� ��K����϶��]�!�/�����[2�hY��\����������{!���������e���W�0!����h��#�������(T�.x�б�+Q��_�J��������5�X0�
��Z�Ag��K�l��a�����n�� *�K������B���Ȯ����U��kk�����4��T=�v;�xy�W��&1�;��C�_�����R��������K�!����|��:S��r�����g�����u�2?���K���$������G��W��������Fs��������ZO�������~��z����ο��'�3
�W����C�43���4����a��M�n��
�b�����3��U��7�f����^��c���_��8�X��B��@��ځ���F �e7�,���,����K�'��r��3����q��-����/����V�Q��
������̴����1���h���e�h���A����L�����>X����\����[�������<H�F��
;���U����������������O����������М��������������*�����������B���FJ����4�$7�)��������C��>�ո��x�Ww�,��������j��!��!�t��ݗ�y��r.��i��p�!��T���[�B������������������������D"�H��:B��=��r�Zt�cG��������@�yb������l��c��_����Ab��������mV�*�}j�l��"?��u����,����|��\���B����V���q�"�������C�i��ҳ�mv������_h�q��a��t���C����6z�|��� ���gb���!���r�c�� ������������f�����*��_5��N����%�K��1��������{����s,����y�������$F�`���E����^�Zq��-$���'�r7�,��(��o���@��b�h����1���[�.���f���;R�=F�4��$��2��Tk��t�j�� �J��Ϭ���.&��'�X��X���Z��-�`��Z�����C�&�,;��;�������O���,n��#�<0�
������=��0�C���
����p��/y��;����R�����J��p��c�9�t��/�ں�g���c��D����u����l���m��������{��b��a��~��8[�k���O������C����9�3��i��`��u�l!�ԫ�����%��~�6�����U��}�����Y���@��;@��t���<�����9M��u�e��x\�?�M����AC���wG����Kr�L���������	����������A�6K����Y�^��t����:������%�E��t���"���n�i\��N�����������o��_���������_V����v���I�M����}���k��`��xF�ZJ�#�r�un�������S3�������z��	���@���UH��������&��A��w�T��r�s�����s}�������LQ���n��9r�RW�d�lJ�x���l����B������[�1������"�-@����7���?����q���r8����j������&�����;��e�Kd��
�2���T��)�s	����z�����J������(�F���!�����i��7=�{�����������@4�<������������P�0��������)�Y%�L�v����8��p��a����������U�u���A�G������e�0��[��#
��/����b����,����8��s��7_����N���-����$��y��"�����k�N��T���F�0(�ۉ���y��Po�/c������D��W��
{�D���s���1����<���x�*��c��R����[U���
�����6�o��d*��#�̱����Z�]�}�N+�����n����k�v*��`����M[���p��*�������N�T��sq������jB������TE�������Hj����6������1�-/��m���:�5�V�������c���������9����.�;G�����W��|�* ���������������
8��0���hp�j����բ�"��SP����d�BY���;��
���h����"�u�q����y�RF����/�J��,q��/������O���E�C�h����,���߃�S��E�����R�E���7�8�����s����T��(���������P�%
��!������VM��N�y���I�������`�yc�N��M��lM��f������W��������dW�,�{|�R��k�����^�������\��<����������>�ζ�[����
E����
��ё����>�����w�S�����dC�������-p����������ɕ�^��+��|����������2��_��N��0�M�t�8��\�����0��p��Q�����
�:�#��H�he��+�A��W��!���U�~�|{��F�yf�����3��R����j��V	����������G��9���k�*��&�f|��U�3'��1�������
�������e�����I���T�ԭ��}�:2�}����y1��{�<���1�L�����e�9��%l����4�X�����O�����*�!Z�n����k����'d��T��L�������"�~����������q"��[�wE�0�����.>���i��Dc�������V�Z�����Ø��q� ��/�����v��Ũ�S���f���\��T����x��8������{��N��=������S�6��w��F�����t�B������x��C�"�d��1����(�����\��Z�������u��|����b������D��������V��q��^�l��b�ê��8�$���ۏ�����H������W��&���/��� �X� �� O� �d� �� ��� W� ]<� Ô� �F� ��� �Y� X� F�� .o� �� ��� �u� � �� ��� jj� Z�� A#� [�� 2]� y�� 5� {�� $I� .�� c� Z"� `� e�� �^� �q� Qu� <�� ��� ��� �� bP� �� p
� Z�� T� ��� K� ߦ� ��� �� aa� �g� ג� MB� �\� �� ��� H�� 0k� w�� ^Z� ]�� ��� �� �0� �*� �,� �{� �;� �n� g�� k�� t�� ��� �� j�� G,� J� �5� ��� ��� ��� �-� 0J� ��� �n� 4O� g@� w�� �� �� x�� Hi� W�� z� '�!���!���!:%�!��!<��!w��!���!]B�!�"�!x��!��!{��!=E�!̞�!)��!�
�!Q�!-�!�z�!:��!�k�!S
�!B��!
��!m�!^�!˚�!���!���!2��!�!���!�x�!&M�!
(�!Q��!�7�!��!S�!���!��!9)�!2w�!���!�$�!�k�!���!���!#��!���!���!��!��!���!'��!8��!�W�!��!���!@*�!F(�!p%�!Q��!���!�U�!���!+��!V�!q�!C��!'��!���!��!���!t:�!ڈ�!�.�!���!���!)��!Յ�!��!i4�!���!/��!�6�!���!���!��!+�!���!��!p��!�j�!%��!D	�!�&�!���!(��!���!�
�!m��!��!���!��!�J�!*8�!���!��"��"���"���"���"k�"M�"�!�"5��"�.�"�d�"���"���"���"��"O��"~��"e��"Ō�"��"jw�"���"���"Rb�"��"Φ�"7��"���"���";�"���"�P�"�o�"���"���"���"v�"���"���"���"�A�"Y��"E�"�w�"֛�".�"ez�"`��"��":��"_,�"g��"i��"���")�"�~�"�F�"���"�H�";�"���"��"���"D|�"���"A��"��"�]�"��"L�"k��"���"~��"	z�"�s�"���"^��"��"��"�L�"��"���"� �"_�"].�"���"���"��"�9�"|��"���"c3�"�X�"��"N��"
H�"��"�d�"���"|�"9��"NC�"~w�"c �"C��"�f�"��0-�B"�V'�[.1^6�W?�EGZU�V�JW�V^�Qbp^jP�nZr�VviYz�Y'��(*��������m��$��.�*������X��P�|���b���!��Y���x��u��f��f���V�����$�ĩ��E�� ���{,�H��o�KE�{������$�� ��{6�,� *���*�GE��R�y��F�������!��e]�?��&����<e
U�yN�B����0&�RM�f|����O�!�+"uu#<�%�&9�)h�@��Af/��Y��P����G����hQ���Jn����w���mPX#QR~R�S8PTQ�V$�Y�$\la0b@{fLiblj|�kmjm��o_prq�sU�u�v�w�yO���Jn��(-�����8��h��k�����
���)�+�+�-�-�,�,�-�-�.�/�/�/�4�4�4�5�4�4�4�5�0;;;Bb�����������������������������������������������������������	�	�����������
�
�����
�
�
��������'.O��������������������������������	�
���
�
�
��
�
�
��
�
�
�
�
�
�
�
�
�
�
���������������������8[`v~����~����������� '.Xc '.Xc '.Bco�� '.Bco�������������������������������������������������������������������
�������������������
�
�
�����
������
�
�����������������������������"�"�&�&�'�(���������������������"�"�����������"�"���������&�&�'�'���������������������������������������������%�%�������%�%�����������������#�$�%�&�&�'�#�$�&�'�#�#�'�'�#�#�$�$�%�%�%�%�'�'�(�(�(�(�)�)�)�)�)�)�*�*�*�+�+�+�+�+�+�+�+�+�+�+�+�+�,�,�,�,�,�,�-�.�.�/�G�G�.�.�/�/�/�/�/�/�/�/�0�6�6�7�8�;�>�@�A�E�E�F�G�G�1�1�8�8�2�2�3�5�6�7�?�@�A�C�D�E�F�F�2�2�4�5�6�6�?�@�A�B�D�D�E�E�F�F�B�B�B�B�B�B�C�C�C�C�9�:�G�G�:�;�@�@�/�/�/�0�0�0�0�0�0�0�0�0�7�7�7�7�7�7�8�8�8�8�;�;�;�;�;�;�;�;�<�<�<�<�<�<�<�<�<�<�<�=�=�=�<�<�<�=�=�=�=�>�=�=�=�=�=�=�A�A�A�A�F�F�F�G�G�G�H�H�I�I�I�I�I�J�J�J�J�J�4???Ff��	�	�	�	�	�	�	�	�	�	�	�	�
�
�
�	�	�	�	�
�
�����������
�
�
�
������������������������������������Q0;;;Bb��������������������������7=��-��
"',IP��D]e����
0�8<AF]����X���',@CSVj�)1>A��!�/4GJ������$B�	K���447EUZ�� FM��&?��/28=G%� *-2;>��,1;@hq�,.E_ns�+)�!/�~�;<CFR����~���
~���8p���$\���
\���
2��!!!��/������8CS�m����j�N��j�%15��j����7<H���%,0�������	2Bh��%� N��� 
BGg ?BI� 	� 	� ��� 
�	  FY� Q������� 	8 06m������� 8������� ;� E2 B� 0 @����4 <��4 ��� (+23:CG��� %��� 
7H �������H H � i����� � b�������1 z���1 z���= z������ 7Fju0 	Z 
� ����� [ ���[ "*-Y "b[ /47e %*-p �  &+8>V! �! 
PW�" *5�" �������# 	 #���# #"$ Fp�% ��P
R& j& ������������P
j& &�����P
j& &�����P
j& &����~' "���( 

/�' ���( RX��** K��u* �* �����+ �+ �+ , #�, CTn- 7;n- 777;	. 5w���. �. 
X/ 
�/ ��������0 �������	�	�	����
���0 %*�1 ��O5 
�7 �7 
 3 ;��`3 f����~6 
�3 =��04 7���4 f�����6 
�8 �8 %*7:=@�9 ���: $$; 	`; 	.046?@h`; 	�; 
"> F����*> >��h> 
��Z@ 	55>A-B rD 
����������	�
�D 3V�	�
E 

0BE .�������F 
�������E 

2F ���)F *���F  0FH ;�H +3G ����J ������dK "'�K �L IK,N �����,N <����O 
T���lO d��lO !��Q |����:Q 
CCV����������]S T 6T 
T 
�T  �T �T �T %�V ����X SW ff���W #&�Z +��Z k{\ 
(\ (B] 	#Z] ����] $��_ ���_ ���_ 6:E0` �` �` Gw��a It|���a 

c )v��
c )^����
c )Nzc >L�c �c 2d V���d !!#���d �d 		���e Kq����e 
�f 
8u���f 
8]&g 

8&g 

/|g 4D�g �g hh �h  $.14��j Jj �j �j �k G��l $�n }��n +uq 8r 
���q k�����q %���q F��r ����\r ��t <t yt 
/Bu Du 3Lu %W^v �����������
�
�
������������%v �
�
�v .1����
�
�
�
�
������
�
�
�
�
�
����{} 
�} �y ������y ��W{ ���{ ���z QYfo|�~ ���� :� \� +C���\� P�����\� Pt~� 
~� 
`�  <����� �� I� �� � I� �� � ������ %)2!� ((� #� &HN� S� k� `������ 
�� 
ˈ ���������H� H� �� $� CC�� Tg�Y� \��$� K� 
}�� �q�P
� T���� 0��� ��g�gX�  %}� k��� (05]� �e�e&� �����0�0<� ����������� �:�B�F�F�G�H�H�I�I�J�K�L�M�M�M�N�V�W�[�]�^�^�^�_�_�_�`�`�`�a�a�a�g�g�h�h�h�i�i�j�P
-� "���� (O� ���ǖ v���W�WЖ 
 Ԗ N��ږ H��B� 	6�=�>ݘ ������-�-�8�9�<�<�I�I�� $W� !#�)�)�6�6�6�6�� $?� ��������,�,�;�;�H�H�H�Ib� $s� "$��b� $�� �����G�G�G�G}� �'�(ݯ n���$�$�,�,�� /�#�$�� �#�$� 2�� ������� �#�$�$�$�,�,�,�,�-�-�P
�� ������� �#�$�$�$�,�,�,�,�-�-�P
ư "������ �#�#H� FIQj�+�+� 0"� '27�� ����%�%�+�+�+�+�,�,�,�,�,�,�-�-�0�0�4�>�>�>�A�B�B�B�B�B�C�C�C�C�C�D�D�E�F�G�H�H�I�I�I�I�J�J�J�J�K�K�K�R�R�S�S�T�T�T�T�U�U�U�V�V�V�X�X�X�Y�[�[�\�\�\�\�\�]�]�]�]�^�^�^�^�a�b�c�c�c�c�c�d�e�� ����$�%�+�+�+�+�,�,�,�,�,�,�-�-�0�0�4�>�>�>�A�B�B�B�B�B�C�C�C�C�C�D�D�E�F�G�H�H�I�I�I�I�J�J�J�J�K�K�K�R�R�S�S�T�T�T�T�U�U�U�V�V�V�X�X�X�Y�[�[�\�\�\�\�\�]�]�]�]�^�^�^�^�a�b�c�c�c�c�c�d�e�� �-�0�0�4�I�I�I�J�J�J�J�K�K�K�T�T�T�T�U�U�U�V�V�V�� *ë 
0� "�� 
7۬ jm����7� ���� !+� i� 
"Y� ���� � �!�!�!�#�$�$�$�%�&�&�&�&�(�(�*�*�+�+�4�5�8�9�=�>�?�?�?�@�@�@�A�C�C�C�C�D�D�E�E�E�E�F�G�Gi� �&�&�� $�%�%[� &)� *̤ �!�"�>�>� $�(�(\� 
&�� ������������#�$�%�&�&�&�0�0�4�4�8�9�:�:�;�;�<�>�>�>�>�?�?�?�?�?�@�A�A�A�B�B�� 

ݥ �������#�#�%�%�� 
�$�$� 
C�@�@�@�@� @Q�<�<�?�?�?�@0� 48���!� �	�	b� ������������#�$�2�3�3�3�8�8�8�8ŧ 
0� "�"�"(� a� � 22*� #6*� ##�� 
I� 	5ۙ ����������*�*�@�@�@�G�H�H�H�H�H�I�J�J�K�K�N�O�Q�Q�W�W�W�W� $�*�*G� ��������
�
�� 	
�� k� Vm���	�	�	�����'�'�F�F�G�G�G�H�L�L�N�N�T�T�T�T�� ���� 		��؛ ���
�
�K�K�� ޜ %�$�$ � !Z� #�� ����?�@�� �����i� �������˻ 	������˻ 	����e� ''f� 
!$� rvz�� � k��x� ����� 1GNPlq�� *1TZ�� **h� !8RY[sx�� 18W]�� 11� QUZ�� #18J�� %*,�� 
�� 
� 	 � D� 1du� u� �� 
�� 
�� �  �� {�X� 
X� 
m� 
m� 
�� 
�� 
H� E��V�  �� ����)� ������� ,1�� I��%� ��Q� ������ �������	�	�
���� �� ������	�	�
�
���� m����  &-7;���� ��1� cgj�	�	1�  2�	�	1� �	�	B� !E�� %(z� 8��z� "&��z� ��� e� #02��� �� R������ %04���� 00���� 	8� ��� ++=FOT� @� p~��  )).F� ++3<<A�� F���� !�� LV�� ++=Bf� K��t� &�� ���� +������ ���� ��� ��������	�
�
���� ��?� !!������
�
C� 
 ��W� 
W� 
l� 
l� 
� ������������� oqsz�� ++5CLQ�� 2U� S��p� ��� ���� 
�� 
�� 
�� 
@� 
&� FKffoy�� s��� �� ).�� I�
�
9� �
�
�� (+2�� M���� G��Y� ��
�
������b� ��
�
����������e� ��f� ������	�	�
�����v� -�� ����������	�
�
�
�� l�	�
�  &-7;�	�
� �	�
c� \`c��c� "&-59��c� ��q� 
'+C�� %(�� >���� 0���� ���� '� !.0���� �� R������ %04���� 00���� --CQ~�G� 1��G� a� ��:�  .:?� G��@� �������� �� �� FO�� � 11!1!F!//7<�!O���!�����!j��������!%(q!�!		"$��!	Ta�!	�!$ep�!Q\�!�����!�!&LOT��#!h!
(#!�!P���	!P���!���`!#0�
!N���
!!����R!�!�!#n!G���!�����!3!|!T[`d!	�!!8]@!@!6!
W!'p!&+�!�!
J!
.5�!22:CCM	!N!���!����������"!{����	�
������0%!�����0%!"d#!��	�	�	�	�$!)07@&!g�����)!&���������,!
������������2�4�4�4�5�5�5�5�7�9�:�:�C�C�F�G�G�I�P�R�Z�[�,!������������4�4�.!
�.�0�2�5�5�6�>�?�B�B�C�D�L�M�M�M�V�V�E!�����������(�(IH!
NF!RF!���������P!"�P!,/�P!.U!.U!>U!>U!w/!����	�
�����������3�3w/!fk~��	�
�����������3�3w/!fk�������������3�3�3�3w/!����w/!�����0!v1!

�1!���1!"��������1!NSV��1!VV�1!�1!������3!�4!"-049�5!���
�
����������� �#�$�$�%�'�'�1�2�2�2�2�4�;�=�=�>�>�>�5!����$�$�$�$�'�'�1�1�1�1�2�2�2�2�=�>�>�>�5!mI!		��F6!������F6!������6!/8!�����,�,�-�-�9!'F:!3�:!����������(�(�(�)�:!��������'�'�(�(�;!M���&�&�;!<<Mk<!Q��=!�������#�$�+�-�-�-�-�.UB!�B!	/C!����"�#|C!/S!���/S!���HS!�S!$Q�=!9������������=!X������������C!B�=!
hE!>�>!������"�#�$�$�$�(�+�+�-�.�5�6�?!�J!������
��J!���J!����
�vK!���Q!
'R!Cb��L!	�	�	�R!A���
�G!
G!
YM!��������M!
��U!]����U!�������U!���V!V!
�W!����������W!&R�����_X!��-[!""6[!%X�[!�[!!u��[!
u��[!
�\!n]!�]!"n^!�^!"�_!#&�`!�������������	a!����������a!��xc!�����e!O��If!mf!!$�f!t}�g!N���g!#h!��6i!##',5D�i!6�i!�j! "&p�j!<v�j!
�j!
z�Sl!
�l!$n!!`n!MW���on!	
$),PYinruon!uusn! %(qqxp!	
&�p!"p�ѵ�P%�������������������������������������������������������������������������������	�	�	�	�	�	�	�	�	�	�	�	�	�	�
�
�	�	�	�	�	�	�	�	�	�	�
�
�����
�
�
�
�
����������������������������������������"�"������������� � �����!�!�������"�"�#�#�#�#�$�$�%�%�%�%�%�%�%�%�%�%�%�%�%�%�&�&�&�&�&�&�&�&�&�&�&�&�&�&�'�'�'�'�'�'�'�'�'�'�'�'�'�'�(�(�(�(�(�(�(�(�(�(�(�(�(�)�)�)�*�*�)�)�)�)�)�)�*�*�*�*�*�*�*�*�+�+�*�*�+�+�+�+�+�+�+�+�+�+�,�,�,�,�+�+�+�,�,�,�,�,�,�,�,�,�-�-�-�-�-�-�-�-�,�-�-�-�-�-�.�.�.�.�0�1�2�2�1�1�1�1�1�1�1�1�1�1�2�2�1�1�1�1�2�2�2�3�2�2�2�2�2�2�3�3�3�3�3�3�3�4�4�5�5�5�3�3�4�4�4�4�4�5�5�5�3�3�4�4�4�4�4�4�4�5�5�5�3�4�4�4�5�5�5�5�5�5�5�5�5�5�6�6�9�9�6�6�6�6�8�8�6�6�6�6�8�8�6�6�7�7�7�7�7�7�8�8�8�9�7�7�8�8�8�9�7�7�8�8�8�8�8�8�9�9�8�8�9�9�9�:�<�=�:�:�:�:�:�:�:�:�:�;�;�;�<�<�<�<�>�?�A�A�?�?�?�?�?�?�?�?�?�?�@�@�@�@�A�A�B�B�B�B�B�B�C�D�F�F�D�D�D�D�E�E�G�G�G�G�G�G�H�H�H�H�G�G�G�G�G�G�G�G�H�H�H�H�G�G�G�G�H�H�H�H�H�H�H�H�H�H�I�I�M�M�I�I�I�I�J�J�J�J�J�J�J�K�K�K�L�L�L�L�L�L�L�L�K�K�L�L�M�M�M�M�K�K�L�L�K�K�L�L�N�N�K�K�L�L�K�K�L�L�L�L�L�L�L�M�P�P�V�V�Q�Q�Q�Q�R�R�R�R�R�R�T�T�T�T�T�T�S�S�T�T�S�S�T�T�U�U�V�V�S�S�T�T�S�S�T�T�T�T�T�T�U�U�X�X�[�[�X�X�X�X�Z�Z�X�X�X�X�Z�Z�X�X�Y�Y�Y�Y�Y�Y�Z�Z�Z�Z�Y�Y�Z�Z�Z�Z�Z�Z�Z�Z�Z�[�Z�Z�Z�[�[�[�[�[�\�\�\�]�[�[�[�[�[�[�\�\�\�]�[�[�[�[�[�[�[�[�\�\�\�]�[�[�[�[�\�\�\�\�]�]�\�\�]�]�]�^�`�`�^�^�^�^�_�_�^�^�^�^�_�_�^�^�_�_�_�_�^�^�_�`�`�`�^�^�_�`�`�`�_�_�`�`�`�`�_�_�`�`�`�`�a�a�a�b�b�b�`�`�a�a�a�a�a�b�b�b�`�`�a�a�a�a�a�a�a�b�b�b�a�a�a�a�b�b�b�b�b�b�b�b�b�b�c�c�f�f�c�c�c�c�e�e�c�c�c�c�e�e�c�c�d�d�d�d�d�d�e�e�e�e�d�d�e�e�e�e�e�e�e�e�e�f�e�e�e�f�f�f�f�f�g�g�g�h�f�f�f�f�f�f�g�g�g�h�f�f�f�f�f�f�f�f�g�g�g�h�f�f�f�f�g�g�g�g�h�h�g�g�h�h�h�i�k�k�i�i�i�i�j�j�i�i�i�i�j�j�i�i�j�j�j�j�i�i�j�k�k�k�i�i�j�k�k�k�j�j�k�k�k�k�j�j�k�k�k�k�l�l�l�m�m�m�k�k�l�l�l�l�l�m�m�m�k�k�l�l�l�l�l�l�l�m�m�m�l�l�l�l�m�m�m�m�m�m�m�m�m�m�m�m�n�n�n�n�n�n�n�n�n�n�o�o�o�o�o�o�o�o�p�p�o�o�o�o�o�o�o�o�o�o�p�p�t�t�t�t�t�t�t�t�u�u�u�u�t�t�t�t�t�t�t�t�t�t�u�u�u�u�t�t�t�t�u�u�u�u�u�u�u�u�u�u�v�w�x�x�w�w�����w�w�����w�w�w�w��ł����������������˃ڃ���������z�{�{�{��������z�{�{�{��������{�{��ف���������{�{��ف���������|�|ӅӅ�|�|ӅӅ�|�|ӅӅ�|�|ӅӅ�}�}����݅��}�}�����}�~��������~�~�����~�~�����~�~����������������������������������ʀʀ΀����������������������Ë��������������Ë������������ՊՊ��������Ɖډ��������Ќ�����Ɖ͉���͉ډ���������Ќ���Ȋ����ԋ�����Îˎ��������ԋ�������������������������ˎ�����������������������ˎ���Əʏ�������ԏُ��������̐֐ƑБ������������ƑБ��������������������������������֓����ҕ����������������u%%,11AX_��_�������psx�����������������������o��!��!+��!
��!��!

�!	�! # �!	 �!	()�!
)�!"�!`�!	`�! #��!=�!)-P����!��!��!0�!��!��!0�! P�!S`���P�!W�!Y���W�!YY[�!UU��! �!	p�! ��!;@F��! ��!��!
&+0������
�!&/��<�!`�!T`�!d�!11}�!
��!
��!�! �!	P�!m�!'������!��!
++6HS��! �!�!`�!��!$��!��!E�!
4y�!
����!4��!$��!��!��!),/u�!
4��!
����!�����!
4��!
����!
���!T�!'�!�!"�!",/2�!2?�!?ILO��!
4��!0��!#&).b�! #'+8b�! #'+0��!��!�	�P��!J������P��!M��P��!^�w�!�P	��!	��!��!$������!�����!5�!$'��!
<-�!1�!
��!+���P��!��!�P��!h��!��!0�!O�!9��O�!9��!D�!	B����[�!+����!0oy����!*ns��!$'7_jw|��!"2rw�!%T�!	
q�!T[��!-�!V�!%%(6K�!������w�!
��!QV������!QV����\�!
\�!
��!	0;��!�!��P5�!`�!����P`�!3���P��!�P	i�!C������!,����!9��������!9��������;�!.29����D�!%)0����!p}`�!��Pf�!  [���Pf�!)[���P��!�P	P�!��t�!����!#0�!#0��!��P��!,3��!QYh���P��!##%(.25Yh�P��!#'*��!`�!�Q`�!;>>@��!BKc��Q��!7KcQ��!
Q	��!J�!m����������������
��!:��!55��!11��!�!	�!	��!/����!����	�
���!3NRb�!3NRW}�!��!	��!		Q�!��������	�	Q�!]�!25C�����������������	��!-����!��!����!������!���!
J���!
44@��-�!+x�!(��/�!��!�!=�!��!
&.3`�!Aq}v�!!&�!	T�!-<Gx�!	!��!!.
�!

�!
�!%1<�!
�!
�!��_�!+�!
�!


�!�!I�!�!
;�!K�!K;�!
"(+2��!��!�!�!!"G!"G("	h"-0h"s"	�"K�"�"F8"8"C"�"�"
"p""h"
�"
�"
�"
�"��d";"=;"=B"	x"x"�"�"�"�"�"	"
I	"�	"F�	"�	"�	"
"
"
"
"\
"||"	�"N������������
"8=?H�
""&�"M��������"	4J�"+268EK�"++L"	4Jk"+268EKk"++�"3i�"	LUfj�"LLi"2G}�"	KTei�"KK�"
/:"+M���""M�5"	ajsw5"aa�"
"��A"_o��"���"(�"p"
p"
�"(-6A"%"	S"-=�"
�"
�"
�"
>"=���":^c�"W��/ "INVqv� "�*Q<� "I��-!"
-!"
B!"��������!�!�(�(�)�)�!"%)-""
g""���""��������!�"#"#"0%"0%"0%"0%"),/�%"�%"�%"�%"),/�%"/9<?�%"?ILOe#"������ �"�"�#�#�#�$�,"���-"S-"@p#"����
������ � �$�$Q�#"���������$"�$"
<�$"
�%"���)"�)" �*"
5�*"4�*" �*"�*" �*" *-0�+"
5(&"�����������*Q(7&"	�����������*Q(7&"	���&"P'"��
�
����*Q(X'"
3�'"2<D�'"�������*Q(
("9Q
("BM[("	$�("Z�
�
>Q�("G�
�
�("	IQ	�("C*Q))"	5Q	�)"0�����)"�����)"��;."��������	�
�
�
�
�
a."��	�	d."�.")PT�."�0"f�����0"C�0"���0"	�1"
0"�
�
�0"?�����1"�����������Q�2"7��Q�2")���2"�3"�3" #��3"Y�3" H`�!���P�(������������0Y\](����������	�	�	�	�	�
�
�
�
�������
�
�
�
�
������
�
�
�
�
�
�
�
�
�
���������������������������������������������������������������������������������������������������������������������������"�"�������������!�!�!�!�!�!�!�!�!�!�!�!�!�!�"�"�"�"�#�#�"�#�#�#�#�#�#�#�#�#�#�#�#�#�#�#�#�#�$�$�$�$�$�$�$�$�&�&�'�'�'�'�'�'�'�'�'�'�'�(�)�)�)�)�(�(�(�(�)�)�(�(�(�(�)�)�(�(�(�(�(�(�(�(�(�(�)�)�*�+�4�4�+�+�3�4�4�4�+�+�4�4�,�,�,�,�,�,�-�-�-�-�3�3�-�-�-�-�-�-�.�0�4�4�5�5�5�5�5�5�5�5�5�5�-�-�-�-�-�-�.�.�.�.�.�.�.�.�.�/�/�/�/�0�5�5�0�0�0�0�0�0�0�0�0�0�0�0�0�0�0�0�-�-�-�-�-�-�-�-�-�-�0�0�1�1�2�2�1�1�1�1�1�1�1�1�1�1�1�1�2�2�2�2�2�2�2�2�2�2�2�2�2�3�2�2�2�3�4�4�4�5�5�5�4�4�4�4�5�5�5�5�5�5�5�5�4�4�4�4�5�5�5�5�5�5�5�5�5�5�5�5�5�5�5�5�6�6�7�7�6�6�7�7�7�8�<�<�8�8�<�<�=�=�8�8�<�<�9�9�:�:�:�:�<�<�:�:�:�:�:�:�:�:�;�;�;�;�;�;�;�;�=�=�=�>�=�=�=�=%
34A��������^�Z"K���[".7[��\"�RQ
�\"
 x_"
x_"
�_"`" 9`"�`"��������`"!�a"&.��a"�����c"�c"�d"
�d"
�Z"�RQ
^���������������������������������������������������������	�������	�	�	�	��������������������������������������������������������������������������������������������������������������������������� � �������!�!���!�!�!�!�!�!�!�!�!�!�"�"�#�$�$�$�%�%�!�!�#�#�"�"�#�#�#�#�#�#�$�$�#�#�#�#�%�%�!�!�!�!�"�"�"�#�$�$�$�%�"�"�"�"�"�"�"�"�"�"�"�"�%�%�$�$�$�$�$�$�$�$�$�$�$�$�$�%�$�$�$�$�&�&�&�&�&�'�'�'�'�'�'�'�1�1�(�(�-�.�)�)�)�)�)�*�*�*�/�0�0�1�1�1�)�)�)�)�*�*�*�*�*�-�/�/�0�0�0�0�0�0�,�,�,�,�.�.�/�/�.�.�.�.�.�.�.�.�1�1�2�2�2�2�2�2�2�2�2�2�2�2�3�3�3�3�4�4�4�4�4�4�4�4�4�4�4�5�5�5�5�5�<�<�<�<�<�<�<�<�<�<�=�=�=�=�=�=�5�6�6�7�7�7�8�9�5�5�6�6�6�6�7�7�8�8�6�6�6�6�8�8�8�8�6�6�6�6�6�6�8�8�8�8�8�8�8�9�9�9�:�:�:�:�:�:�;�<�<�<�<�<�<�<�=�=�;�;�;�<�>�>�>�?�?�?�?�?�?�?�?�?�@�@�@�@�@�@�A�A�C�C�F�F�C�C�C�C�D�D�D�D�D�D�D�D�E�E�H�H�E�E�E�E�E�F�F�G�E�E�F�F�F�F�H�H�H�H�J�J�J�J�K�K�N�O�O�O�N�N�N�N�O�O�L�L�O�O�L�L�O�O�L�L�L�L�O�O�O�O�L�L�L�L�O�O�O�P�P�Q�f�f�j�k�Q�R�R�R�R�R�R�R�S�S�T�T�U�U�U�U�U�V�e�f�U�U�U�U�U�V�e�f�U�U�U�U�\�]�^�^�i�i�i�i�U�U�U�U�\�\�i�i�\�\�\�]�]�]�^�^�\�\�]�]�i�i�V�W�`�a�e�e�f�g�V�V�V�V�V�V�V�V�W�W�W�W�`�`�e�e�W�W�W�W�W�W�W�W�`�`�W�W�W�W�W�W�`�`�`�`�`�`�`�`�`�`�`�`�`�`�`�`�`�`�f�g�W�Z�a�a�j�j�q�q�X�X�X�X�X�X�X�X�X�X�Y�Y�Y�Y�Y�Z�Z�Z�Z�Z�Z�Z�Z�Z�Z�Z�Z�Z�a�a�Z�[�[�[�f�f�i�i�j�j�j�j�k�k�Z�Z�Z�[�[�[�[�[�f�f�i�i�[�[�[�[�[�[�f�f�f�f�[�[�f�f�i�i�[�[�[�[�[�[�f�f�j�j�j�j�j�j�j�j�j�j�j�j�k�k�[�[�a�b�b�e�i�i�j�j�k�l�l�o�o�q�q�q�[�[�b�c�c�c�d�d�d�d�j�j�k�k�k�l�n�n�o�o�p�p�[�[�b�b�b�b�c�c�c�c�c�c�d�d�d�d�j�j�k�k�p�p�c�c�c�c�n�n�k�k�k�l�k�k�l�l�o�o�a�a�a�a�a�b�i�i�c�c�c�c�c�c�c�c�n�n�d�d�d�d�d�d�d�d�o�o�d�e�e�e�e�e�e�e�o�o�k�k�k�k�k�k�k�k�o�p�l�l�l�l�l�l�l�l�n�o�l�l�l�l�l�l�l�l�n�n�m�m�m�m�m�m�m�m�n�n�m�m�m�m�m�m�m�m�p�p�p�p�p�p�p�p�p�p�p�p�q�q�]�^�g�g�g�h�h�i�i�j�]�]�]�^�g�g�g�h�h�i�i�j�]�]�]�]�]�]�]�]�g�g�g�g�g�g�g�g�g�g�g�g�i�j�g�g�g�g�g�h�h�h�h�h�g�g�h�h�j�j�h�h�h�h�h�h�h�h�h�h�h�h�i�i�^�^�^�`�a�a�^�^�^�^�^�^�^�^�^�^�^�^�a�a�^�^�^�^�^�^�^�^�_�_�_�_�_�_�q�q�q�q�r�r�r�s�s�s�s�s�s�s�t�t�v�v�t�t�v�w�w�w�w�w�w�w�w�w�x�x�x�x�x�x�x�x�x�x�x�x�x�x�x�x�y�y�{�{�y�y�y�y�y�y�y�y�y�y�y�y�|�|����|�|�|�|�|�|�|�|����������������[

�����������������������������������������	�	�	�	�	�	�	�	�	�
�������
�
�
�
�
�����������������������������������������������������������4�����������������
l�"!(-;�"
 #(�"�""%
�"

%/�")�"#+�"�"	�"	�"=BEQ�"9=BE1�"z���"	�����"���������"z���3�"����0�"M��"��"!$C�"B����"�������������������"��"�U\Q	,�"I��u�"u�"��"����������$�$�-�.�0�0�2�=�=�=�=�>�B�C�D�D�E�E�F�G�G�G�I�J�L�N�N�S�S�T��"
 i�"��������.�/�1�1�;�;�<�<�C�C��"���?�"�����������	��������������������������������� � ��"�����������������"D���	�	���"����	�	�	�	�	�	��������""1���������	�
�5�"�������"������"������"�����"��	�	�
�
�
��%�%�(�(��"��	�	�	�
�
�
�%�%�(�(��"����"��	������"�"�&�&�'�(�2�2�3�3�8�9�:�<�<�<�=�=�=�=�C�C��"������������!�!�$�$�&�&�1�1�7�8�8�:�:�;�;�;�<�<�A�B�"������������:�;S�"����)�"��>�?��"������/�0�0�2�3�3��"�.�/�0�2�2�2P�"$��"��"#&+��&�&l�"
q�"H�"ot�K�"		'�"!%3DG��"������ �6�6�6�6�B�B\Q	��"����"v�����"��"W`��8�"S��"��������)�)\Q	I�"����������(�(\Q	K�"
����U�"
#>�"Y�"�"\Q��"*����"�����/�/��"�������/�/��"�������/�/��"3Z�"6C�������s�"c���������"������������$�$��"�����"�
���
��3�"KF�"����"�������	�	�
�
�
�
�
�
�
�
�
�
�
�
������"
G�"c�����"������������""��"#d#4{����#,��"������������"�������#�#
�#
��"��\Q	�*26����������������������������������	�	�	�	�	�	�	�
���
�
�����������������������������������������������"�"�"�"�#�#�"�"�"�"�$�$�$�$�%�%�%�%�%�%�&�&�&�&�&�&�&�&�&�&�&�'�'�'�'�'�'�'�(�(�(�(�*�*�*�*�,�2�5�:�;�<�,�,�,�/�/�/�/�2�2�2�5�:�;�<�,�/�0�0�9�:�,�,�,�,�,�.�-�-�-�-�0�0�0�0�0�2�2�2�9�9�;�;�2�2�2�2�5�9�:�:�;�;�;�<�5�5�;�<�6�6�6�6�6�6�6�7�2�2�2�4�:�;�3�3�3�3�>�>�?�?�?�?�A�A�A�A�B�B�C�C�C�C�C�C�C�C�C�C�D�D�D�D�E�E�E�E������������
�
�
�
�����
����������������������������������������������������������������������������������������������������������������������������������������!�!�!�"�"�"�"�#�%�%�!�"�"�"�"�"�"�"�"�"�"�"�#�#�#�#�#�#�#�#�#�#�#�#�#�$�%�&�#�#�#�$�$�$�$�$�$�$�'�(�,�-�-�-�)�)�)�)�+�+�,�,�,�,�-�.�.�.�.�/�/�/�1�1�/�/�/�/�/�/�/�/�/�/�/�/�1�1�1�1�/�/�1�1�1�1�0�0�0�0�0�1�0�0�0�1�1�1�2�3�3�3�3�3�3�3�3�4�4�4�3�3�3�3�3�4�4�4�4�4�7�7�7�7�8�8�8�<�=�=�=�>�@�@�A�A�B�D�D�D�D�D�E�E�E�E�7�7�7�7�@�@�B�D�D�D�D�D�B�B�B�C�C�C�C�C�C�C�8�8�8�8�8�8�8�9�=�=�9�9�=�=�:�:�A�A�:�:�:�:�:�:�:�:�:�:�:�:�:�:�E�E�E�E�H�H�H�H�H�H�H�H�H�H�H�H�H�H�H�H�J�J�J�J�J�L�Q�Q�J�L�Q�Q�Q�Q�J�J�Q�Q�L�L�L�L�L�L�L�L�L�L�M�M�M�M�P�Q�Q�Q�M�N�N�N�N�O�N�N�N�N�O�P�Q�Q�N�N�N�N�O�O�O�P�Q�Q�O�O�O�O�O�O�O�O�O�O�������������������������������
���	�	�	�
�����������������7�8�:�:�:�;�;�;���#�#�3�3�5�5�5�5�6�6�6�6���#�#�$�*�+�.�/�1�3�3�3�3�3�3�4�4�5�5�6�6�6�7�8�8�8�8�8�8�8�9�9�:�;�<�����0�0�0�0�0�0�4�4�8�9�9�9�����#�#�$�)�)�)�)�*�+�,�,�,�,�.�/�/�0�0�0�0�1�1�5�5�6�7�7�7�7�7�9�9�9�:�:�:�;�;�;�<�<�<�������#�#���������#�#�����������%�%�%�%�%�%�%�%�%�%�&�&�&�)�)�*�/�/�0�0�6�7�&�(�)�)�)�*�6�7�7�7�+�+�5�5�-�-�-�-������!�!�#�#�#�4�5�5�5�5�6�8�8�� � � � � �!�!�!�!�"�#�6�6�����1�3�9�9�1�1�1�1�2�2�2�2�
�����������������������������������������������������	�	�	�	��
����������������������
�
�
���������������������������������������������������������	� �#�[�/`s�;`\+J�V�V�V� d��u�8�x��7���`7�x�9�H��6���@6�`��5���@5�`�4�`�*bY:pbQN�bRd0c��c���g8��l\��W�����t����W������� �#�) �3=`�NV���pH��|p�5���L��K�P�(� ��1X ���DP����H�0���(���СH	 �_����WX��)@��9���L���^���o������п�����@���p�i�ЧB�p�\	HP� �t!@��=@�@W��CuдC� �C��W�z�� �`	�8���`9�`�<���9���v��;�����#�:��� �=-��0�;�9P��>p�BbT��v��}�@���`P�(�������}�������`��0��:���M��Gf������������ ����
�����������
��P��	
`�����"�9�EK�[�s�!u�"���"L������91�0:3p:8+�:I<;_K`;~_�;t=� B���F,�IZ�pK�����ZXFP[Lbԙ��9���ؙ�	�[["	\$8	 Y�0I	0]�c	�]Tx	0^n�	 [�(�	�^��	`[��	0_��	d[��	�_�
``M"
�`�;
�Z�(B
�a	[
�bRs
�bR�
Pc��
0e^�
�eC�
�eD�
0f�
@g(�ph��i�\[�X[��if00jg `X�PO@��i�q�������(�Ќ��ę��@n�Po��94�v�N`p�u�r���t���X� �w���v��̙���#��w]
��.
0y��<
 {EU
�� 6P[�d
p��s
�#�
���
H[��
���/�
PY��
ș�ؐ#�B
1�Z�(KЙ�=`Z�(IY�W�:��vpv�h`v���X�����;�@�?:P�]�������;���e�@������`�Nd���N���,`�fE��?X��n���Y{��v�`�p��#���F,8b���P,a��[�*� q�p�[��9����,G��[��-C�P���`-�p��`.�9/]Z`/]u�/��`0���0���1sc	2T�`2��n ���2��3�2�J�L@Z�_�F�y�K���G���H���I���\��Y�H�6�v�v�(�7Zr��[�@:�9�H�[�]�r��O�?xg�BPz @���@����Bo�pB��Cd��Ly�WL �N�9�YLSN�k0O��pM���O�Q�@����R�8����V�[�`0��(��)�Y�;Q��C9��Oi��Xh��bk��rj��~l����Y��`���R���X������C������;T�����ЍE�9���: �Q����m���<�0�P��@�`�a2Г��u��sJ���Yx��`��t���О��p���@�g���8�����QK�蚉�0�;'p�b��c]\�@P�c'���1���8�?`�tN��R�@�x*� ��pP���a�C���I��
������p��C� �<
�����`�c�m@��.@�DK����p�T\���g�������P��0�� �	������ٝ�Н�؝�ȝ��� �����1X���'�;�nK0�l�	Y{i����(�p���v��T�p��@ ��"ip"T�v�!�#�9蝉E�%�Z!�&�V�(|��*i�,
��.��1��3e 5�07���09�@;����� H\�����S�(�������J��������������
�"�������/�CO?�M�^�3r0�3�p�H���;��3�@�G���m���Q�`���0�iY{��C��<0�I���0@�JP�Wg��7�0�h��E�@�����h��h���p��p$`�q<��qT`�ql��q�`�q���������������@�X���1@�&Fp��[ ��w�
��#�@��`�s�D��	P�.`Z�0���>!���5�Z�=�L`�]�y�h�Z�y�y�0����Z���y��_������pJn�@�@�@@��@��@�@�@@��@�@
@@@$�@1�@?@K@�X �f��{���0��������@ ��� � �!@ �!@  "E% p"3/ �"@9 �"JD @#[T �#5] �#�!�4�n �,��z �Z�� �(c� ^� ���u�P� 0)��  u�P� �u�P� �)�� �*q��0+e� �+�� @,�	!�-I���[��!`��P#!�u{[� /;.!`/�9!0����0;[!�0�k!`t�Ps!p3}!5��!���!�5�7��!����!���!�;��!�=��!��P�!�Pq#p?6"�C�"�D�("`E�7"@F�C" G�R"H�a"�H�p"�I��"�J��"�K��#PL��#0M�#N�K#�N��"�O��"�P��"�Q��"pR��"PS��"0T��"U# V.#PW'#pX.6#�YF#�Z.Z#�[f#]K� ��|#`^C�#�_C�#aC�#PbC�#�cC�#�dC$@fC'$�gPB$�hPY$0ji$PkP�$�lP�$�mP�$@oP�$�p3�$�q3�$sP%`t0%w�*%�x�E%�z�#V%�]�e%��p%`[� ~%~�P�%$���%�]� �%@��P�%@]���%���P�% ��P-���%[� &@[� ��`�#o& [� 4Q��#��
��8&�]�B&���PL& ��PY&���Pf&`��Ps&��P�&���P�&@��P�&���P�&�P�&���P�& ��P�&`��P�&��P�&���P'@��P'�P.'���PC' ��PT'���Pa'`��Pn'��P{'���P�'@��P�'�P�'���P�'���P�'`��P�'��P�'���P(@��P(��P9(��PO( �P\(�~�Pi(`~�Pq(�t�Py(�}�P�(@}�P�(�|�P�( |�P�(�|�P�(�{�P�(`{�P�({�P�(�z�P)����;�9(�� )�~.)`�eF)Dc)Т7z)���`�)$D0�)���)TD�)�<�)hD)*P��7*�QX*�D~*@�?�*��]�*�D+�*���*0^��* ^��*�D��*�+����0��+��<)+ �_E+��^W+���f+p��t+ �a�+��O�+��"�+��@�j�+H���+@���+jF(�+���+L���+�F+�+�F<
,M��,��q,d]�',�F+3,`^�z��^��M,`]�X, ��j,0��z,$G��,��,����,`���,P���1p���,���!,h]��,`��,``�z��`���,�-b�z� b� "-q��!,p]�,-�G�L-�V-@c�z�`c��!,x]�j-�z-P	,|]��-p
)�-���-���-���-P
$�-���-H���-��z�@d��.����.@��&.0d�=.�-�`N. d�e.�r.�r�9L���/6~. ��(�.���.`��0���]��.H���.���0�.�Hz�@f���. f��.�(�.�H9/�r.P8�9����/��~.���(�.d���.��0/����.`���.@��0z�i�@"/�h����]��.���9/���(F/���(U/�H9k/�r.#8�9H���/@#�~. ��(�.ࡉ�.���0�0X���.ܡ��.ࢉ0�/�#��/��� �/�]�z�`k�@�/@k�������/P��9/��(F/@��(�/"I_�/�r.�,8�9����/�,�~.���(�.d���.��0/���0������]��.`���.@��0z��m�0�m��.���00���(?0���(Q0�Imj0�r.�5v�9����/6>~.���(�.h���.���0���]��.����.��0�.�I2z��p��z0�p��.����.@��(�0����0 J9�0��0�=9r.>v�9Ǧ��0�>[�0����0��������0����0YJ9�/�?<1Ħ�~.���(�.h���.���0`2���1����.��0�.�J1 B�1Ʀ�'1Ŧ�11Ȧ�71̦�@1�]�E1�Jz��s��S1�s��^��.@��(j1���u1�J��1�r.�Nv�9���/`Ov~.৉(�.ا��.উ0@1^��0��'1���. ��0z�@x��1 x����71 ��1���^��1`��xj1���0���1PK��1�O@\:�1$���1�\S�1^�z�`{��J@{�2)��2(��2^�(2^�42^�E2�V2pc3z� ~��J~�2^�k2�[b0e:|2,���20��z�� J�~��2$^��2 ^��2��2pi�D�8���2@���,^��2Pj��2 k�2D��30m�3H��/3 n�F3�n�]3�o]20^��o(^�z��-��J ��l3��3�w"�@^��J@��z�`����3P��@n8_�2<_��3��3>�3@k���=�3�K,�3�����3`���3!LB4@�� 4 ��!4cLn>4�z� ���J��2L_�I4`��Q4X��Y4�b4��v4�z����!,P_��4p���4h���4��4�����@���40���4��{�4@���,@�'�4p�� z��/��
�4Ј���`��PF�4����4�5p�R5���'5���=5h��G5�z���@:�U5�i5���5���vx���5p���5P�	�5��5���5����5���6���36 ��_6��t6���6����6����6P���6 ��7��/7���K7���k70���7���7�!�7	\�7`	8�7��#<�7�	8�	K8	�(8�	�480		�>8
	�S8�
	�y8�	C�8	C�8P	h�8�	��8P	*�8�	�9 	�.9 	N9@	�_9�	�}9�	x�9	x�9�	x�9	x�9�	x:	�:�	� :�1:� 	�?:�HL:p!	�b:P"	o:p&	r|:�*	c�:`/	7�:�7	��:�;	��:�?	��:�C	��:�G	�:�L	�:�N	;�P		=;R	:\;@S	��;0T	(�;`U	(�;�V	��;PX	�<Y	�@<�Y	Yh<0[	��<�\	��<`^	��<�_	�=�a	�2=c	�\=�d	��=0f	��=�g	��=Pi	
�=`j	
�=pk	>�l	->�m	=Y>�n	��>�p	��>Ո��>��>r	!�>@s	��>����>�L?w	�(?�y	
D����=?�}	�G?�~	�]?ֈ�x��m?0�	�
�0���9����y?�L*�? �	A�?��?Д	X�?0�	��?��X�?��	�@�	�B@���hU@`�� h@@��z@��@`�	�@M�@`׈@�@��@��	UA�A�	&
!A�	����4A��	k>A و�IA`���VA�cA0�	jqA��	G�A��	��A��	�A��	��A��	s�A0�	XBP�	�0B��	��n��(CB@�	=_B��	��B �8mB`�	c�B܈��B��	�B�� �B��@�B@ۈ��B���`�B@��`C�` C���`0C ��`MC���`pC`��`�C��`�C���`�C@��`�C�`�C���`�C ��`D���`!D`��`,D��`8D�GD���0TD����cD@��`pD�#�#{D��H�D`�H�D����D`�H�D��D��	��D�a���D��	��D@`���D@�	-E�Ep�	�	�D�b��'E�6E`�	�IE�
2OE 
�UE�
8[E0
BaE �	��D�d��gEP�	�xE��E�
�IE�%
qOE$
qUE'
�[E�
9�D�n��gE`

�E�k� �Ep
��E 
��E��E�*
��E�F�+
�Fȩ�Fة�Fԩ�"FЩ��5 ,
8&F`-
Q��-
�;F̩�EF`.
(UF���2
8;Fܩ�d�2
8jF3
��F�d6
3�F@6
��F੉��7
3�F<
��F��F�A
6�F�A
��F�B
_�F0D
`�F�E
G@��
G���H
;G���F�H
E G���(G@I
B8G�CG�L
}EGP
_YG�nGpP
xG����GM�G�Q
�����G.M"�G��G@X
��G�H@\
&Hp]
o H�/H�`
34H a
�FHb
�[H�u
�nHPM�H��H�v
�
�H��
��Hp�
V�H��HЉ
��H��V��
qI@�
BI�'I��
k8I�
��\�
�TI�
�lI�wI�
��IXMH� p�
��I`�
��I��I0�
��I �
D�Ip�
�I��
4J�

+J��
�>Jp�
��I �
WJ0�
?kJ@�����Xp�
���
�� �
�zJ��
��Jp�
��J �
��J��J��
��J��
��J��
�K��
�+Jp�
S%K�3KP�
�EK�LK�
�[K��
�fK��H��}Kp�	���KpM�K��K�=�K��K	�K 
d�K�L�@�
�WL0�%L�>L�HZL�eL@;tL���0L��L�b�L���L�"�L���L��L���L��M��M�"Mp#�6M0p�AM�MZM�cMP$�nM�%�M�)��M�1��MP8f�M�D��M��M�H��M��MPJAN�N�K6%N�K65N@��`?N�NN L'_NPOmrN��N�V6�N��NW��N�Z�N��N_3OP_�O�`+O��0eW;O�e|FOgl	pD8�#(�#YO�p_hO�rO�p�`�����~Opq��O0rd�O��O�w�@�Xp��O��P�O@p��O��O`|�O��O`��O�PP��P`��@ PP�9-P��u?Pdp�TP�^PP�;�90��#���iP�^P �;�94��rP��5R���yP��m8��7���f�P��9<��^P[�?]��_���P�1�@���P��2�Pҋ7�P	�����x�P��P�p�9�|�c�P��Pp�A�P��X�P ���P�p�Q���Q��g�|��/QH��;QP��DQ��-p�EiQ��uR�;yQ �F�Q��Q�Qp�L�Q@��Q��L�Q�3R�LRP��AR`�LXR@�sR��L�R 	'�R�1�R@�1�R��3�R��3�R�SS`��S�N-S0�c<S���LSp�_bSНosS@��}S�'gS0���S��S��S0�;�Sp�;P����S�� �SЪE�S����S ���S�T�� T��#T��/T��PT���cT����T����T0���T���Tг��T`���T���T����T��U@��#U�2CUP��aU諉mU���Н#�U��.dV���U`��U ��U	��U���U���U���U��V���Vp�G&V��6V��,AV���
ZV��mV��V����S��Q�V0����#�V��@�V���V0��U���V�����V`ZH�v��� �V 	��W�W�W C5/W`CKWpDX_W�DKqW F&�WPG@�W�H��W I�W0J0�W@��@�W���`�W�X�X0b�%X�b�AX@c�KX dsaXpeV~X����X����X�����,��X0��XP���X���X�T��#�X��#�X��#
Y �jY���AY`�~��HYY0�NuY���~Y���Y�������Y��Y��Y����Y���(&���Y��Y ��Y��Y�Z�\Z`���� ��'Z�-Z�AZ����GZ`�[Z��]nZ@���Z@���
��Z 	
5�Z`	
5�Z�	
B�Z�	
P�Z@

�[�p�(![�
�3[p
D[�!
a[�#
�[ P
I�[�<
�pD �#�[�Mo�[#N�hʼn�[��[�j
w\�\o
30\@o
1E\�o
IZ\�o
Ws\0q
��\��� �\@��\�v
��\@x
��\��#8i�ʼn
]4N
(]>NA]TN#[]�ʼni]�ʼnz]��
��]wN��ʼn�]�N	�]��]p�
�]��
J�]�^�^�^�0^�>^�E^��5���P�O^b^xs^� M�^�"_�^�ʼn��ʼn�@4���ʼn�^�����^Oh�^�S��^\�_�_���@._े0E_�R_�^_�r_��_��_��_��_��_��_��_��H�`�`�`�&`�/`��K�8`�B`�H`�ʼnQ`�ʼna`�j`��/`�v`����`��` �X�`����`�9�`��` ���`���`���a��"a�����6a�>a�	@��LaЪ#Ua`�� ea`:�`ra0�{aƉ�a����ʼn��ʼnZ7 ��a�ʼn(�a�j\�ʼn�a ��(�a��ap9�Wc��apGCb�G�b Ɖ2b�I�Fb�J>Vb�J�bb�KRubL��bM��b���(�b�Nz�b`T�bpX$�b�]=pD��#cPa���#/c�#DBc�Sc�`c�hc�wc��c��I�c�I�c`���c�s�cp�v�c���c��id0��"d�}*dp�}Bd��Odг�	Yd`��7o���d���d@���d(Ɖ�d��wep�*'e��Y%e@�C2e�;e@�3Ne��3de��4ve���e��P�e�P�eP�P�e��P�e��w�ep�P�e��W�e ��f��Wf@�I)f��P9f��PEf0�IXf��Igf��Irf ��~f�q�f����f0��xk����f���f���f��@�f�;�f@��
g�Ig`��pDP�#*g0�=g@�#P�mNg���`�#]g`��wg�3�g ���g���h�g@b�Xp�#�g���g�
h�|h0�"h �0h�Eh�Uh�eh��wh���h`�hp!�h�%�h���h`K�h�j�h �i$>iP%e#i�%e3i0&e@i�&ePi'ebi�'esi�'r�ip)��i@+��i�,X�iP/��i�1��i�2-�i�4��i�7�	j09�j<�2j?VEjpB�Xj`F4hj�ILvj�M��j�S��j ZF�jp[�j�]N�j�f�@�#�j�ok��#@k�p�'k`r+;k�tiLkvY]k`w�pky�~k�y��kpz��kP{��k0|{�k�~�k��*�k���kP���k ���k�
l �l0�8l@�?[l���tl �g~l�N��l��J�l�cW�8Ɖ�lP���l�_�lp���lp�U�lз��l��L	�
4Ɖm2OM/m��j1mP�Am���^m��qm0Ɖ�#�m�����m��:�mO�m`Ɖ�mhƉ�m���XƉ�m���m��	n �`n�n�Ɖ�+n�5n�cPnan0��n��n���npE�n��PP�o!w��##o�%�;o`��RoP2�uo7�o0?��o W��opȉ\hȉ�
lȉpD��#�o`y�!I�p�O L�pP�s#p��#pD�#
�#,p�6p��?\p��?zp �?�p`�?�p��?�p��@�p �^q��^/q��^Aq@�^`q��^{q�^�q`�^�q��E�q�d�q��:r��k+r0�hEr��7crP�E�r��F�r����r����rP�@�r��V�r��5s0��;s���FsP�mas��zs���s��u�s���s����sP���s��t��!t��?=t�?Tt ��at���jt��wtp�E�t����tP�e�t��u�t@u�t��uP
5u�O[u`
nu��u�!�u�R�u0��#�uે��uPvp3(v�!q<v�7v�Iv�Q�cv�tv�ȉ�v�ȉ�v�ȉ�v|ȉ�v�ȉ�v���@�v���h�v���e��v0g���ȉ�v@��0�v�w�uSw���8��ȉ��ȉ-w�4w��;Tw�ȉbw�ȉ8pw�yw��^�w�ȉ�w���;�wP���w�l�w�xp�<x���>x�O
Xx�$�
`x�#&gx�$.
qx�#�
xx@$:�x�$�x�#&�x�$��x��#��x��x@���x����x 3$�x�6$s�x�4$�y 5$�y6$sy@3$Hy�5$"y�3$H'y�5$1y7$=y4$s���DypyXy�Gdy@��y��y��y���y���y�zz	z�z�l/zo?z�Tz�'�mz�"��zP&#�z*��z�ȉ�z��z [X�z�\�\p��z`�	{�]s{_�*{�ȉ>{�ȉS{pd�\{@bI�{�ȉ�{�ȉ�{Pe��{�ȉ�{�x�s<�{t�|�O
Xx`9$$gx�:$$`x`8$Dqx 9$$xx�9$
�x�9$�x�8$D"|��x`;$�x;$y(;$y@;$y�:$
y;;$"y;$
'y6;$1y�;$.|�:|xΉB|�ΉI'�ΉL|�ΉY| ΉP��Ή`|�Ή�"pΉp| ͉�x| ɉ�|��|0�3�|p�1�|��S�|�S}p�3z��'}��E8}0�oG}��E^}��Es}@�=�}��M�}��=�}�=�}P�L�}��=�}��|�}`�|~��i~�q%~��r3~�oC~��=T~��=f~�=|~@�i�~��V�~�V�~p�=�~��l�~ �l�~��=��~P�v1���@`�FP��Se�Svp�^������!������N��X�P�X&���NC��c_�p�Qx��U��0�R�����Ӏ��ـ0�N����S��NA�0�Se���N���S��@��΁ ���������
����@��.���L�`�nf��R��0n���g��|���yɂg�����Pg���-���D�p�a� ��������ω������@	5ƃ�	�� 
���@~��~1�@
~J��
~e�@~���v��@rʄP�܄�U�PL���"���@�0�\��}�k���j���v��pvυ�f�`��b�pb8��YO�@�m�5v�P���0g���g�� �̆� ܆@!���!���p"~��"�)��#�H�`$[��%7|��&���p'���(���)�ԇ`*��0+m��,��`-'"��.�5��/�G�`0�Y�@1gj��3<{��4<��06���8���9�ψ:�0;#%P<L���>i�@#��EO>��O
^��GOy��O
�� J����O
މ�M��������`��%� �8<��S��Z��}3n��}5�0~<��p~W���~LȊ �؊�(����T������p,�p�|J���e����v�P���`�����3ċ0�[���'����3��31�@��J�Д�\����r�0�������������܌�����M�P�r3�Ф�M�p�u���l������P���������p�4ƍ����O�؍��������p��H`�ω��ω�I���z0�p�<�P2@��ωL��ω`��sq��u��ω��ωpD�>$���ω��������������Ď�ω�N�ώ`/�ێ@0��02����(�������` ��)�K�;��E�@PDW��PTi��P8~�����Sy�� �����������\3̏ ]8ُ�O���ω(���pw��@x-+�pzx<��~�F���1X�Ё�k�`��x�@�1����1����1���1��@�1ϐ��1ߐ��1��1
��Љ��Љ#�����9��H���5U��1e�@��w��=��0���@�����wɑ��ޑ�?$$����H�����
�P����3)�0��6��"S� ��d���z������`����0�ɒ@�����	��o��`����Љ�`��H+��<��q�@�B��L�p��g�@���?$}� �
���Љ���ЉT@$
pD�?$���O*��Pϓ�ٓщ�)���Љ��Љ
�� ��A,� �I��j�� $~�"J��P#����'�ٔ0*��@$
��:�1�0=S�PE�t��F_��@Goh����px0���y���0{��N�Е�ڕ��o�Ӊ�Ӊ�Ӊ���q��������� ��0� ��B��vX�`�Kt��|� ��@�������������S��0��ږ�������������%����9����M�p�4c���2z�����������0�/Ɨ`��ԗ����P�r�Ӊ��`��������'��?��F$0I��X�0c8g�pc�v�0d_�p�ԉ���Ӊ��lӉ��hӉ_�@Ӊ(ǘ�ژ�n���@oF	��p$��q�(��s�>�Pv�Z�PxSl��z�������������������˙��`ڙ�K��@���0�.�@��D��#V��Nh�`�s|� ��`��$�������B���$ɚ �ך M��2��@%����-��'LE� 0JU�pZk��	�~��
�������>›�|כ`�� ���t�P;2� �$`?���T��Ui�0 S���!��ԉ���"���p23֜�3s�05{��6{'�08{B��9�_�@;�}��<����>���P@�ٝ0B���0D���F�$�`H�A��Ka
V�`YEn��Z}��^U��0r���$�������X�$pD�$���ɞ��B�������>�Ж� ����>�����$U���4x����������@��Ɵ@��ޟ����������� ��02��<�P�BV����j������@�>�������� Ơ �n��������S��(�0��E� �_�0��s��$0���I��P�����T��`��	С��P������P�`��(��.��ԉ9��D���3[���3j��1�@�?����H�����Ȣ(�$ڢ����������1*�0�3<�p�BZ����0�$q�����������`�
��p�ݣ���	pDP�$���������`0�`��XC����8T��k���� ��P��������0%Ť�ޤ������b�@~$��ԉ0��;��eJ�@IY��g��z|� ��� ������"*ȥ0$�P'E�������/���%��1�F��)�`V��ԉk��ԉdz�LJ8M(�Ƈp��Ƈ����Ň(���Ň(���������Ʀ Ngڦ��@bTx�d<��d�	�-P
Xx��$��x��$gx��$�`x�$��x�$�qx��$�xx@�$*��(�І��x��$��x`�$�y@�$�y �$Cy��$y�$"yа$'y�$1y �$=y�$CEK�2��[;�p�;E����H`%ՉN�$ՉY��ZL��(Չb��l�@LJ�u���������$
����$����$���$
�X��$Tp�$�X`�$
P�$
pD@�$0�$���������ɧp�Iԧ��B��'�@�n(�������4����<�P���`�$����$��x�$�X@�$T �$�X�$
Z�p�pD�$е$q��~�1���3��� 7���*�`ը,Չߨ�>����LJ�	����^�3�0`D�@a�Z�HՉg�b����b
���c���fȩ`*�٩�g��iM�Pj4�`l�F�`q�b�s���u����x9��{H��J��0��
��k&�8Չ;�@ՉK��Z�`�gq��������!����L�� �~ɫ���߫���`��PO���+���@�@�S� �f�	r{� E��p
���P�����׬�&����`!�*��6�(kK�p(-a��)�v�0*����*���p+���0,�ڭ0-�� .�	��4� ��;�8�PAGN��D?c��p� ̇��@ч����և����ˇ��� χŮ�ׇ@׮�ɇ� ׇ����ȇ��Շ!��-��dJ>��:� P�PՉ_��o�0i��k�������w&���x6֯yJ�PyJ��yJ���yI�@z��XՉ��}|�p~94��~=J��~U��:`�P�zx��*�@��ЂP�� ���d�*� ����xՉư�ڰ������/���/�ЎN��q������?� �`���DZP�3۱��S��A
�@�*���$
*�p���X�$D�@��M��/e��$q�0����Չ���׉����$
��P�fpD��$IJ���޲�������а"��F7�@�FO���^a��Ft�@�v����g����$����$³0��߳���։8�؉���$����4�@�FN���Vl�����������@�
��$��7P6ĴP��ٴ�Չ@�$�`�$�X@�$����$T �$��������������%��5�p��;��ׇ�I��Y�`�b���$M�l�@r�r;cr�0}� ؉$GMmP������r����$ŵ�r��K�ܵ�؉��x؉�����H��PJ~>��K@�$��$"pD`�$$O��[��r�lл$>D�k��`!w�b�2e��� ft�N����j���`ىH`hى���R_����ىĶ�ى@Ѷ�ڇP���H`�ىݶ�ى+n��Pt;����v.
���-� ,�`C��+�`V�dډk��ډdW�ډd\�g��ډ���u�������+���ډ���� ���P
'Z�·�ډc��˷����������$Dږ��������0�5�p��:��{S�p�{k����������0�����'ȸ��P�$߸������
����%�ۉ3��ډ���<�@�6U���5i������@�*p�$��p�{����{չp����� ��O���+����@8����`�H��E��XG��P�P��_6��i���{������p�r����պ�X�p�T����/�p�$A���U��e���=q������$�}������QpDU�$��@�QP�$����8�����`�$xǻ�ϻ�ڻP�1���1����3�0-�'��2��1H�`-��O�[���wm�0�����-����-�S�����3��@�3����3ɼ��3��3��@�4
���3���\%���4� �H�hV�pDa��3s����PK���K���/˽ ޽@K���#K��)K-�00�@��3�\��7�r�p;���0?����B����F�ɾpJ��pSK���YK�`K+�`fKB��lK_�s�S��w��������-�����Ϳ��J�މ���݉����!���g=��rb�p�����������`2����~�� �D�p�#�`�9+� �5G����`���y����5�������p�9���4�v� �����p��<�މB���Z��P
t��P
������
8���
3��03��p3���3��3,�03F�p6[��3k��F��@
|���
����M���M&�0MJ��Mo��M�� S���@������/���
��<� Q0���K� %b�P��p���@��� ���މ��!T
�`!�7�`"yZ��$�w��,���p/���@3]���4`��9	��B���I�.�PN�=��PV��Q�j��R��T[��`U���@V
��PW����\����_�	��c,��gfB�l�W��n�q�@qv���rq��މe%މ���}
 ����$����$t4Q��$!I�����������@��2e������4Q`�$i�� ���~2�Xs�ǻ�>���;K�`މ[���g� މ<m�\މt���l��`�:�O����e���މ2����������ϻ�����1�������������t'������^����(����=��3�O��Y����m������`����P�:���3�h��@4�������p�`������������
������0���F���SR�@�a�P�hs���|��@�����������������`�\����w� b��@���b�&����>�b�E�`�wZ�	b�a����|��a�	��p�����a�	�������a�	����m���a����Y��p����@������� ��#��P d<���cX�P�#b���.m������`���� ����h����pa��������b��������@������,�P��9�`�L�X�\��`� �8t�������"���������%����� �K�l���p��'�`��3�p��P�p�e���o{������ ���a����0���a��� �^��� ��� Y��p ��@ w�� f-�0 =B�p	 U��
 �v�� ���� k��� ���� <�� ���� �� ���`a���� ��� �� �8�0 �\�0 hs�������� T�� ����  ]��P" ���$ �i��$ p�@% ���% �!��P
8��) M@(�+ [|@, [S��- �b��. �t��; ����= ���0@ 
��@J ���0M ����M ��pU �(�d �E��d�@��u���p�����������t ����u ���� �8��Pa����P
��� ��?� ����� ���� R� � ^(��� {t�� 83�!O=��!�K�� �|p![W��!�w��� !{���!���!!���p)!'2��a���������[!�@_!p����Pq!,�`r!>�pr!�R�s!�g�h���p��v���0c������`�!����!����!����!����!i� �!i���!6-�п!�@�p�!�N�P�!�b�0�!�q���!z��p�!f����!:�� �!]����!���P�!H����!n���!��p�!���!.=���!tP�`�!{`���!�s��P���!���X���P���P���P��`�!�Q ���!k(�P�!�6� �!uO�0�!�_��!�p��!�����!��"���Q<�����`�p��������p7"�	�8"���8"h0�9"�=��9"I��:"?Y�0;"�r�?"����?"V��P@"����������Z")���\"W��RQ
��"��-�0k".9�`k"F��k"�V�Pm"Pi��m"i��n"�� q"����q"����r"7���h����t"c�����0u"� ��u"M6�@w"-M�pz"cf��z"����{"���}"����"����"{��0�"����"k �`�"�3���@F��"�k��"�����p�"��� �"O��p�"]��Ь"V�����0�"6��p�"#�����"5
��"'� �"���"�+���"=���"#O��"s_�`�"j���"���"4����"�����"���p�"O����"���P�"��\Q	*��7�@##@�p#N��#yS�#�a� i� k��#Rz��#q��p#���	#6��@
#����
#����#[�� #@��`#����#���
#M3�#CB��N��'#�a��(#�z�,#����,#��� -#����-#%���/#v���j�d���j� ���pP#��P#.*��P##@��P#(U� R#d�@R#�y� S#��� �����S#�����`r#��pr#9���s#N������Z��[��P[
�엉�xV�@��[L�hV�VA�k��,|�0�\�� ������������� �P��������`��	����	=����xd�À(���ƀ��`ƀ,��Dƀ��8ƀ�(ƀO��ʀr��ʀ������`�����߀h���߀$,��ހ�N��ހ}�`݀$���Ӏ�	���ˀ���@ˀh��ʀh+���N���o�����0�P��`���� �(����l�`�02����R�����	t�@��d����0�����X��`7�����:����:� 7�`:�8W�X:�x��C����E����`F����n�� d��
9�@c��a� c����_�T��`_�D��]�X� \��.�`Y��V�`V��|�T�`���N����M����M�8�M�dA��L�ph��J�����t����v�\���v�$��v�d � }�(E����Li�`��$��H����������������������5�䗁Y�З��ȗ������(�������x��)�����H����g������������ؠ����������6����a�@��`�������������ു��� ����@���/�����O����o����P���������������`�� ���@Ё�8��́tX��ʁv��ǁ��ǁ����Ł(��� �����������5�@��TU��Ձ�y��؁���`؁$���ׁd���݁��` ��$��`D���`d�`�$��`����D��� �$�����D� ��A����c��h����x�������&���`)�L� )�$&�)�G��.�tj��E���C�����?�h��`:����9����8��,� 6�\L� 5��o��2�L���1�<��@1�@�L�����N���pN�5�N�dU��M�v��T����@U�����U����X��	����0�u��
U� t��|�t����p�T�`p�$��n�X� m��D�`j��k�`g����e�`���_���^���^�8+�^�dP��]�pv��[�������,�������
����2����W�ł�$}� �����ૂ(�ࣂ�����0
�����1���	W�`��d{� ��0�����P�����@��
�`���0��pQ����s�������������\������ �X"���HE���@h� �4����`�� �����p��������?��
��b��	����`	�<�� �@����������<6�`�Y��+�8z��/�,���6� ���6�D�@6�4�1�@9�41�<�0L�<� g@9�|� =�,��@�0��@� �`=��@�,#�C�0>�C� Y A��z D���`F�� F�,�F�	�E�T+�E�\�E���K�T��H����H�@��R��M��/�M�,P�M�s@M�T� M��M���T� �T�L�T�x�T�<�U���T���T��T�9�T�]�T��K����b�_���o�0�������������(�U�<��V�H`�%p ��~(�����D#���@��H���%�,�����H�w�%�0����H�*�%�4�`��H�%(8�4���H?��%P<�\C� lc�||���h�D���t�HV���7�����A�����H+
	BFL	B�N���@�a����X�U�g�G��X��6u���I��2���#�=�W���[��1G�x[�
	x�	�[�/	XE	wZ	+��P�j	]�	Z�	�2�	��	�7�	�[�\T��X��	�"��[��	��L+��,�4,#�W,�q,��	�\��K-G
�\�
	�-��]�/	r.(
�.`?
y0��
\�\�W
2"f
*2Hh
r2Sw
�2�
�2�
�4S�
D5H�
�5��
`��
h��
x8�	�>� �@:UC}L�Cp
�W
*I"bLIAm�I.{�I���J)��J'��JO�:K�UK�lK#��Kf
�KHh
�KS��L��~Nd
P��S�(�WIE�X�]\Y�[�Y��Z�Z2u�Z>�[1�6^�pD^���_X ^�
�KaS>^��@f��!g���g���h��h#�i� i��`���iG�`�
	Aj��	@`�/	!k
@kX	(`�
%n)&
onX7
9oo``�O
�p��t�f
�r�v
lu'�
�u�p��
��
���Ɋy����`��
��
@���'Ѕ��
�������ŷ�����
�1�
P���'���
`���
�P�J��8$���2P�TH��U��c �� n��|��0������
���'����@�C��������
���
����`�����
p���'������%���5��.?��.��_�`�oI���U-�0���a�J��o�ay��2��@�"��hS*�@B#	�0�"��["��P�!�"9�dl.�>#qC�=�YcW�qFf�@Y �`K#
�0�!0� #
��V���l����/ ��W#9�GUL95,`3#�H`!�[�_"p "N��0�#���������-4���#��`#�����/ ��0#��p#�4�GC@; �S9Jhp�!�`Y 9��{#NfY�0��&#���#���%�@w#��p r�X2��!>D@�!)S�p#e���l�=��#��`f"	��##���:��Z��0{#}��e"w�#2p�!w.�kj>�#�~�#P7"bb�m#qw!���i"��`�!��#����"2��0�p#s�S�-��T�
`!"5l'I�%#$e�W#�~ 6#���F���n#��k���f"��R Q�P���� �)l�PT<,Nn!A f"1O�:#�c "�z@j"��w#!��V#���m{�v#� �"	��t!���u~��"�P�!b�S �-@e"Q:�PwL�#1ZCLKl&Uq.0Y ��eS��.t��"U�P- g���!������&`��6 ��L���d�C<��Xk��+n���!��`"`�fX*�(
K�}7!`�L+�;<Ц"�P@��]0N
�u0�A���%<��,����p�
[����w;��Q-p�YC�eO��B�L�+�j}�	�@X�����0�A�p3���0��&
8��QP�P��"�):��eDW��8r@��(���[�P="���]���`�0t
�`�P*G@=�c��yqpQ�v�]:�@-v��c���:��.q����-3�\!yH��c`�!	wp�^��
���I
'��']��`������ "��>$���@3 �}C`�aX0��i`�O{ G$ �@? �@�
N��S�0�e�����?�:K`�5V ��j@+�~ G��@�
q��3�P#<��@dV��Y"� > ��U �*g ��x СZ� � ��� �q�� �7� �20� � I$ !0�!��7!�!�Q!�nGm!�!p�p�!P6D�! ���!� �!@$�@�!�!�!@�"""���9"U"g"`�
Vy" ��" �P�"P��"��0�"
��"��!0�"`g!��"���###��L6# ^6@#`�sN#�� >d#P�!�t#�8��#`v��#�w!�CV�1g�#�
O�#�#�!��#P�5�#p)
d�#�$���"$O�1$��Q=$�ԈQ$��V$j$ �n�$p�"�$�$���$�1(�$P�5�$��@%����лc"%�P�1%gjC%"�\d%�oV�%�RR�%p�8�%��3�%P"9�%Lt�%�d��%��&#&��E3&�6F&�Ή@[&0���P�d&�, ax&�: P�&�&�&p�Y�&h���&�&�q'�>$'`>$+z��Z&2':H'�qS'�G$ g'�
Hw'�`l�'���'�}5�'�'0�
%�'@q�@�'(p�j,( H(@�@U(;Ml(@������{(�(�(��.�(�!+�(p4��(0��(p�5u^�>�)�)d|3)pQuC) �$Y)`�vt)P�!�N�p�
I~)�)��)@!�)�؈@�)�)@Ɖ
*��? *�'
75*`L
oP*�"b*��Zl**�6�*@5�*�J�*�[!	�*�3O�* K"4�*0�<�*P�j+�@4+ ��@H+PU�[+�t+��8�+�
D�+�Q��+���+ G
�+`��+P�,�؈@.,`�8O,��`,�V"�t,�,�^��,�,�,@���, �$�,`���,@"�@��}
Y-�z�-p�#-B-�`�L-���b-"�1�-�-��m�-�!��-�4C�-8
��-`K��-�"�."�^(.�!>.pa\M.���X.�	ep.�.`���.�#�@�.�
��.���.0��1TƉ�.��#	/ �`"/�s�7/�!K/���g/����/�/ Db�/�b ?�/�/�/�,
�0P�l0@hB*0�p�80?\܂#J0^0/X7y0��"�0`�!��009�0�MR�0�0
1 b� 111H1�"�@T1
�k1��>~1P�
��1�1�-�@�1��6�1W
`�1�1 �C2�>���)2@5
�D2�nW2x2P���2��@�2p�V�2�2pLv�2`;�2�i =3.�3(�@(3�
)53I3�\��
�g3��|3Ѓ!��3�3 �p�3`�!��3�3��j�3`��4�g4�i %4 E�	64�����p��N4�fed4~4�4�LG�4`���4����4�mn�4_�D5��5�n
z35pr
V5d55��lz5����5��J�5`^&/�5��w�5�8 ��5��p�5�56p� "686^1)M60h�*�N]6�5"m6��!��60��6`�@�6�q��6�c��6�� �6��C7)7�16>7�P7P&�d7z7�<\�7 �3�7"�0)
5�7 ���7��@�7�6'�78�8(8�xYF8pf�o8�8��>�8���8�^��8�6Y�80w��8�E�
b�8�.�8`u	9@���(9�WqF9��jZ90�T&j9�~9�r=�9�9�n9%	�9����9"��6�9	:��p:@��%:p^7:�U�J:�3
�c:0�_s:�D��:0k7�: �H�: Z"b�:�:�QJ�:�
o;P ;��6;`�Q?;p�6M;BD0d;pf"	v;P>��;@�"��;@���n@�z�;�;�Y�;�;��E<�-
}#<�j :<D�D<8�[<P'
7q<j��<�!�<�<�<0,X�<`��<`��0=�, =0�82=L�M=�H�a=pV�=��@�=�s��=����=�
&�=��t�=nZ>�>�1>C>Pj�X>`^:u>�>�t~�>0�!i�>��>�>@u<�>���?�J$ ?��y0?��Y>?`�@O?#�@^?��z?`xr�?�?��^`(
?�?P���?�� [�?`���? �!0@���@P,8'@�����0&�9@��@G@P�`a@�'}@��T�@
]�@`��������@�
��@�@@�=A�B�ApW)A�B�6A��8UA~�7jlA�A0Q5�A-f�A�A�A�A0���A��`B@�:+��M:B`��3B�dwQB�XVjB����B�&�@R;0�
5�B���B�I��B��	��B�B|#>C@(W2CBC>TC��{eC�Mj}C`�Z�C�C96?�C ��@�C`���Cp�D��5D��7&D`�!4D�=$RD���)]D�%�@jD`!��D�;�D����D�Љ�D��D�D��EE4)EJE�H=cE��l|Ep�O�E�c|�E&;�E��+�C`�
b�EtM�E����E ��F��*F�Eb-F@F���YFrF`_�l��;
(�F�$��m@��Fp�4�F�F��@�FGG�Q�-G`k�OGiG`�3{G�!}�G��[�GP=2�G�V"AE#��
E�G�H�Gs{�GP�H��w-H��!5H�8�HHpe�[HmH�yn�HP�c�H�GU�H�H��!��H�H���I�")I`�RI@h 	4Ip�!VDI�$\I"�`�uI c$�I`�M�I0���I�*Q�I`"��I�o)�I�I$ �I �8JT$,J WV@J��@KJ�i aJ�\�o��
IuJ�$*�J���J�J`"��J�q����+
��JK �#KJ$ "K �@6K@�qTK`i�eK0r�yK����K���K�Q�K�F�K��Kp3
��K��K�As	L�B�LP��-LPELYL�(
BtLpm��L�Z 6�L�LP�m�L {$�L d�MAM`�77MQM�ybM�|pM �;Mp���M��p����y�M`#��M fI�M�Mɉ�M'��Mp�#N2NFN�dF]N05tN`0�N�NP���N�a ��N�N���NkZO)O!`ՉDO���YO��sOE��O� �@�O���O�	\�O`P�	8��w��O�OP+WP-P w$AP0��]P���fP�rP`���PP�P���P@7��P�P�\��PQ �2#QY�0Q�p>
NPQ�9/cQ���@rQ@�6�Q�U�Q�Q���Q�Q�+��QpC�R&�@%R@RQR �@bR@�5uR�S���P�=�R0��R��!	�R`�5�R0�Z�R����RS`ZrS��!,S�=ES�
�[SxS�R��S�S �j�S��5�SWy�SziT(TCm��7AT_T����wT0H
��T�T�2
��Tpv��T�T�d�Q����
�U��P
U�"�Up�-U`�d?U��6IUЬaaU0I<�Up~��U��3�Upg��U�8�U���U����Us�V��@'V��9V�A?SV ���cVЧLvV�V�V�m w�V��g�V`؉�V0`�VW�_&Wg'9WpfEWVW��<_W���kWP� ��W���	�W�t�:�����W�W ����Wp� ��W�e�W��!~X�V3#X�JL<XP�
dPX�E�hX`�5yX`��p�X���X0�`�X�X�rG�X0�Y�4�<Y ��0SY�q�fY 9C|Y���Y����Yp�d�Y
Y�Y0�!��Y�t{Z���e!�Z0Z@��;ZTZ`�@gZ����Z�&�@ռ�{7�ZpM��Z�Z0���Z��X�Z@�[��b[��y-[�!�C[-�S[����h[���y[�[��"<�[0� >�[�Љ(�[��!s�[�I$ �[�
)\-\�=`A\�Q\ �4d\u\�\ �!��\�u�\`+X�\�p��\�c�]�W�]��3]@��N]U]@�mf]�@~]�>�]�tg�]�����]`�q�]�]@��] ��^0�X"^P�"5^��TP^n��"k^�6�^4=��^�#��^�^Ш!��^0� "_�` �_3_��3K_ ۉ[_xȉh_�#i�_�!�_���_��J�_0�i�_�y>�_
``��p8`ɉF`��CX`h؉t`�`'�@�`�=$i�`TO�`@!�@�`���`p�5�`@އPaa/aIaha�a�a�"g�a��<�a���a�V
:�aP��
b�5b"
-bؒ?b��Kb0B
�db������yb�ω�bM��b�A�b_��b�9
��bt�;c`�c�!	9c��McP!�bc�ruc����c0,��c�H\�c0�j�c04��c�Gy�c0��d�Idp+
+dkGHdP��adP�!qd�sc�d )�h�dp��d �d`�8�dAP�d!hՉ	e �)&e4e��
\?e�}Waete@(�@~e`�`�e�q��e�S3�e�e� �ef-f��E@f�->Rf��+bf0.�{f��
;�f��f�}�f �$�f�f*.�f vg k$!g���@6gЩtLgpkng�k�g�h��g�g�2�g���g��h�phw3h��QBh�\ IXhmhp�A�h �3�hp�#�hPZz�h`��@�hp���h�h0�
�i,i��@i k�Yi�, 
ni�Y�ip�3�i i�i0�6�i`���ip���i@n3�i���	j���%jo�6jIjkjYb{j0gC�j�j�j�j0�~�j ؈@��v��j�,Vk�d�#kPUO:k`��Ukkk�V��kPoV�k���^�#��k ���k_n�k �Zl�ֈ@l"l�F�3l h El�8[l�$�ul ���lp�	N�l`Q��l�l�l����l�.Qm@��%m@uI7mYmmpSh�m��@�m�m��#�m����m [$�m�mK
�
n``�'n`3�5n��8Jn��6]nP��sn`H`�nK$ �n ��n � �n�n@��(�n@�t2}�n�n�v��o��
�o0�O*o���DoWo��<�	#Jio"�@{o�W��oP���o ��@�o�XK�o���o��D�op�^!x,p���Ip0kgp�-��xp���pP-X�p�p��.�p��:�p��!%�pP{S�pq1q��mFq�YPq -�hqv�~q��$�q�9�q ���q�5�q��@�qP=;�qp�r � �/r��QEr��3Xrqr'�;r�S$�r��p�r��x�r��r]��rp!DsІ Bs1s�gHs��Ubs`C�zs I$ �sp0��s�#�s0h 	�s�!�s@L�s��it�ω�0@7t 9�4th Mt -�`tpeHvt �$�t��tp=�t�^H�t`k |�t��t��@�t���u�@-u�Gu�rbuxsu�h��u�u���up8 3�u`@��u�rvv�؈'v���@vЖhZv`|5mvP�IzvBO�v`�<�v�#	�v�v%�v�Yaw��w���%w�!�?w��<Ew0p #^w�׈�w��T�w����w����w�w@j��w0��
x���x0��(xP�0x�!�@Cx`p #[x��@gx�x0�q�x�x�xp!��x�w��x�y*y��@8y�SUyp.iy�y�5�y�!V�yrD��y�E
w�y�y	z���^pU�z<zO�>Pz`�Zbz��6tz����z���z�� �z0.�z��z�� M�z�
N�z�\d{@�${@^!yD{‰�M{���f{�މ|{ ۈ�{`~L�{���{�{�{���{|�!|0�!�:|S|� �@k|��@|�/-�|����|�ه�|�!t�|�"��|���|$�@}�x}P�60}`��J}��mb}�!.q}@%�@z}�ʼn�}�}��R�}��u�}�>�}�� 
�}x~/~��-B~p�n[~|~��;�~`:
Z�~�~�~ /��~�6�3q@�2. �8S�;b��p ��}�/7��
������k F���T����Q,�pC��+�*;�`+�Q�PƉ?`

y`��r={���@���ȀЋ ـ s������R� _$+�@��>�\���#k�`�px��J$ �����;��ǁ@yyԁ ^:��: ���@!���'� �
�G�@�
yf��v�Pb[ӫpl�P�V����������6ʂ̍�
��Ї !��@�����+�C��!�@V�@�!h�`�Zs�@2���@�����qFZh���]�΃�t��p�a���!���Q���@.��")H�LYX��XNr�� "-}������0�e���.���B�Ȅ"���Є�ap�0=���P�P}4�S�� �h���h��>�����@�����"ą���Յ�#�@����� ��	���@#���8�@�N���`�@ω@m��bt]x����:
k����o��"��3ۆ����`�@���y��2�@��O���j��
5d���!�|�p� ����P�3��`��܇@)����X� Q�	�@~	��/��}�?��&S����d�y��Ciz�������P������!G͈�݈0/
\���k�`��1�@�FN�`�6i��!�y��YN����@��U���3�܉oQ���>
�	��)`^���U
n3�H����Y��p!�v�����`����0�6���%�@�J0��Š�Z͊��u��9�
���@!���a?��/�W�k���;��@:���0�6��F����@ċ�E"Ӌ�0�!/���	�P�X� �_)� �$?�U�`TOo�������g���x���؇@��`��֌ s$�@��8��� 9�@��@%� �x4�`��M���e���v�Pj���`a�����������ҍ��� E��w� ��Ո0��8F����P�P/�m���D�� 
����� ` &v��8
\Îߎ J$ ����!�ya%���@�P~�T�Аn��������ࣇ`!�0
,��������`Ǐ@��Psn�� �T���+�0�!	9�@H$ O� G�d��z�0n~����r����oJѐP��ߐ�1#���� }2�+�p�#>��5
�X��"v�P�=g���"t��8
\�� �����!���ϑpI���(�@���p��'���{F��Sg�pRTz���Pf ��������nV���V3ג��6���l�&�h��-�@z�`>��LS����f�`��z����c���������Qē����|���S&���J$ ��x#���@A�S�g��� �y�HƉ57г���_"����M�” ��Ք`�;�p����7!���#�'� �!5�G�^��, 
s���@� �����J��ʕ���֕ ����P����!U'�`���:�@�jL�pK�ݨ0�6\��6p������L����K
��J���%4̖���(ږ���������@��@�0>�)�b�<��t�R�P~ `_��!�v�0�O��@�Z���V����C��@��ۗ���p����U�2�D�@��\��4�r������@G$ ���l
b��P���.Ø�8ޘ�, ���!|�~�Q
ar9�p��6�@1�O����h�@����������"9��4eD2SI�řי`� "�pQ
[���T�
� � �.�H���6c������L��`�=����QӚ�����u!<��|2���v�{
�'��Nk8�PDnI�`ڇHV���Ho���2��0eL�����#oǛ �!0Л@4���*
q��@�@��!'�RP/� YE�`�#]��|�s���t��@!���PvC���5���"%؜��b����`��u�������Z���<)���=���cE�p #`��R�v��'
:��p������ם\)���^��"��h)��Q
c>�@pP��G�c�V
�|�`����P�f��P�
�ƞ0��ڞ��		���������]:#� <�/�`�BG�`��a�l�pg
��� 2H����~�����ן��@��pm�����8���@O�@��0c��(�t�0�����t��`/��v@r7��@�
��+0�Šؠ�@����cN� �>���
!���8� ��G�P
�V��|5o� ����P}	��Ђ���@��ġp���@�=�p��B|�u�+���v;����D��ZV� �6h� ��~� �0������p�R��(}ʢЬ�֢p���e"(���L��5#�F"}1��ω<��8X��I$ n���,��

w������@_��� �`��0� >ȣI����(��v�����0� h6�@�6J���d���z�`D�_
����p���@�����J$ ˤ�:���I���� Z&�J��u�i��X���H$ ��P�
���#��@�_ץ��pu�	��U�$�x�G�pN�T�R.g��(�z��)
���`\q�������@Z�ԦP�6�PR�����	���5�*�I�<����T�@P�a��^�y���
���L��؈����8ԧ !��.u�pD���I"�,��x�M�`B^\�0�$o���Ѕ5����A����`�\¨�F֨����������p�)����>�V�i�@� h������©`` ҩ��Tީ@��P�`�;�1�#	#� ω/�"�<���P� ��^�0�"�l�����@���
���"p�1Īp�"
Ϫ�`�!?�П
�����0�@Z�N�p��f�������\ ���ω��pYU�����ʫ�����T� �`��+����=��KFL�@��l��3y���5��pb
���P�5���"�@��P��Ӭ���߬����!��4p��� ���='� Si5����H�PqKj��Yu����~�P�X��������
r��ҭ��� �-��"E<�%�@K�P�X��Og���Nw���|������ �!���,خ`���J������(����@��ΉT�P�2k��� �����p2^���U�ʯt E֯ �c���#���p������0�@�wG�?a��هo�Ј!+������8��0�!&���������Ұ�!���	}���F�`�5�@R
	1��EMI�0�!�`�w�P�(����!���@j|���,�����E�����ӱ�H$ �������@����"y���-�Pa�C� 	`��� |���Zl	��0�^���L `8��v�Ͳ@�o��v�P������.�u
n>�V�pj i� �
x}�`J"���0ڇ��j60���P�5γ��ܳ@ K��g��+�F���d�v���!���������h����2d��д��#״Ɖ�pm��G��)�D����@Y����q�P����������2εp>׵�
�����p���-��L�:�p�HK���OY��Gmj���}��p #���3���@�����QĶ��޶�o� � �
�@�c���R6�@�+H�`؈_���@s�������8�����u�����FԷ`J$ �0�����g���Y����,��N<����S�`~Zg���p������ŸP� �ڸ�@2���(}���3�`�B�P����R�e������@?5��@]�ƹ��0ܹP�� H$ �0�Y�`���4����H��]!x]��>w��8��Pq���p�ĺ�-���<ԺP�
����}
N��+�!�@��;��ZC���"HQ� �@d�}�@Y�����
;��0���ѻ��X�P���+�G��QS
W�@7vk����{���`��@��p�&��Ӽ0x��DƉ��Ph 1�V
&�\F8��T�I���a��V����eo������4%>��@�@�������ν�F߽���y���d�*�`��?���X��@g�����x���	����Ͼ��L�"Q��t��7�:p5#�pV�:�@]!yO�`��d�p}�{�������h�����2���o1��Њ�ѿ@�H�@�������0����Q6'��?�<�`L"WJ���g�@$�|�p�e��0\j��\Q�����J	�0��+�>� �#E�"``7b�s�P����������8��������!	�p�!i���B����<����	+�`�!<�@�#3N�q�@���i�C^Ɖf��O�v������� '����� ����r%K��k!A.���;����@O��-}d�P��8/ c8���
!�������p�>����!����`y����P-1�@�G�a��'oq�P�\z��/�9��.
k���ֈ�����������هX��H����!o�@�8��M
u6�`p!QV�R���ke�`������w���@�Y������Е!��� ���R���� �2��[j���
�A�Z� <�s�����/������2��� ��@���
������'�@�� �@5���Q���5`��fp��a�����p���A�����p4
����e{��`.0�@&�@��,t)�9�0�rS��0j��Ee~�@������v���b���[����q���8��0h<��`o ����!�@I$ 7�H$ K����a��a�q��������� C_�� eI��� 	`/��=$F����R�P��k��@���0�"���@��p�!�����)�� �+�����@%�@���:��8R�g����{�`z���" �3���5�� $��@iJ���x����0$��[ �7�@�TR�k g�`��v��#D��R� ��`�n���k���"���`1����p��!����@=����S�@!Vo�P�F��������L
����bC��p�!���"01���2��w�:��2�P
�B��H$ V�{�@��������H�a�����z������"����!0�-��".?�`�����R"8[�`}1g� �7r� � ��J<	'�(�����|l����] >�P-����p�C��4�-���A��V�0�"�g��"}�@=>�0��
���|
���`�����[����4����`��@����5���V5��~6D��nrW��p8m�l
�����T��`o������G$ �KB�����!��@� ��`2�	��`�
j+��!�P�b�u���@׈���a
����,8���#���3]���@ۉ(�-�I�d"
a���s�pk��@�#�����Po4���$�@��`n���`�XO�P;�� ��@�����F�,�Pg�V�`�Tj��� 9���@SN�� �@���i�&�ڇ ������@�@���n�e�0��-�P��=���[���9>f���r���@���h 	�������0D����!����d���"$�p�,?� �
�S���Xs��g������� � z��������rY���"��`���&�-<A��E�T���h�@�;y�`*�@Q��Z�� ����������>��0����`K���#N��� Z��	1'�9�R�PI�����md��� ~t�"�P9�� v�(�����t���7���0����@6�
�-����=���3R���
�h�`�a}����n5���������Oa�����������\ ����@:���5D�+�`Y�2:v�0���@�"��������r���G$ ��`������p[�&�`y
3��S5B��J��ik���5}� �S��pl����3���������������5,���e7�P.
gR� ЉP[�P9�q���{}� x5����[���Z�����@M����0��@(�-���
�B��Q�_��c�p���P�� 

@���JZ��@J$ ����c��p��������&���`3�`� 	F�Y�`!x�������*���`���`�@��p���O������������ ��� �!�3��&�U�@�Ve����t�Pi
.����?���X���J���@
P�������>���"�P��$��V1��0K��F�[��j�0�@{������,��� ^:��p����,=��� ����,���O��2^�Џzm��g�����dG����`�8���b���p���� l?���]t� �����30��@��h 	V��ωi�0RJ�@{!��������`�H>g��}���� ���`�������������[��|�!�`��>��o!�Z��m� g����l��L�Pz��І`�������P�+�������i���S/� !/J�a�|���8���� ������������x-��	�0��%�A� �@^�t�@� ��Т���ه �� m
_��p�!���3A��@�N����
��.��?���0�P�8J�P�\���x��k}��0�!0��@�T���]:��@���@b u�SR!�pfX7���
YN�p��c��
	w�����0FO��P3b����
����@��PFb���@�(��P8���iQ��!�o��������"��P�!����j����6�������`-����@�p%�V���5k�pʼn�� ����`W
���`�9�� �5���>��`��������*+�P�<=�U�p)�m���G}��ֈ����PY*���m!9��p`n���vF*���B� �!�N��h 	f�p"t�&��������������������������	���#$�PB�>�V��?
,h������o�4���G$ ��p\���ppV�� �r������� �w��{��p�J/�[�0
1
g��� Z���6
���@A��������Ј��0#S#��/<��	a�p.q�0���P�t��@���� v�������0[N��@-���1T�0
�=�N����d�0�
	���<@��`�3�������@"ve'�d���p@��P�6�� Ms�0O)��|RH�@��@Y��G�m��TO���
i�	P#,���� Z�������d�� K$��P��`��.��H<I�b�P"\�`I$ ��p�
v����O���
v��S"w�����@������.�0�?�p2N���"�*c��S�z��!m��@$|���v!0��`�\��0���] �� �$��P� � ��
D2�`[\I���e��=u�{���P�_��6�>���V����� ������`����o2�H���a��
vu�����2������׈@����k��@=x��l��0��+��w<�PN{R�f�!��@S=��P���PS
@���'�@����F�����`7���P�g��z���)y"�P�E9��ʼnO��j 0j��p{�!���0j 3���,V��� W�P���PS !
��ۉ"��$�@.� �@�R���@l�p�����P����G�����T��@#�@��QX�����@���i���:�*�P�5�'>����U�`��i�V�������p�b��Ro�p�!���@�� �3�P��I�Ee\�P*:l���]H P���������6���p����ZJ�1������P}V>�`�S]��L�z��������0�������!������ �5�@�j+����`B��,8V� ��k��: -~����� 	��06���������]�	�0�"����&�&�9�p�`I� "�`��c�t�@����0i!X������������O3��C�$E�@��@)� j O��@a�v���"����Vp���p9S�MO4�� � �+���%3���RN�p��X�PJYA|x����F����P��n�b�� �b��?��0T���>��g���(�@�`�$L�E�i��"��P��������3�� �ic0�(
8���0
"����|�W�����0S"�i�?�5�_�h 	rLƉx��
X������X�@�@���:�6�0�[0m�(A@AT�N0�ZnPS
�� n!~���5�0�~��i P�
���
R	c�.P(�C�i�^9�o ���
��������!���}-�f)�*C�N�e��m� m�����` ,�P����SO���D`�_&��.�7�:�QP�&Il���_���p��V�����ТI��މ��k	 Ъ�89AI0�#�U���h�<1����{ Q�	�p�+8����K����`3<�:���,?�!�Q`�e`�!`^���s
F�`
@�pQ5�@�:�� �8`d
r �6:=�$N�� G] �8x�+d� ND��g��`�s����������lP�4��*��? +dO� �fp��ppw����5�"�_4�0�����,k���		�R�$	9	0��H	 o$^	t	`��	H��	���	P)�	 �7�	��!/�	��
�C"�
�(]:
�u
�M
j
pHN���_z
�C�
�f�B$6�%(ω�
�
���
��
��0��`��
+@�O=@�o7�	 Zo��e6� ���@@��`�Q������8	��#@�
N<�MQ�f��{����+��P�B�" 17�`3~�������@
`��,
P7
�I
\
o
�
0^
h�
���@�
��z�
�|�
��x�
�
Hp;
8 ��w2Po��}�"����V��`]:� E
��{���}�& o�H ��b��p�(�P` ���/}����od�,Ɖ��>}��5*��8G��RWN��Wj g${��0��99�������=�"��<H:��8N PHc�h�{p�!�� ���`�@����������Q
�q�)�a><O��!w[��Toxeu�������5������9��ȗ�&)�@�~>0s6R`��[z ��0���y�!�@��6��yg�P�i������5!v�E�1
Y��8qh��" `5� �9��=��<C� �5�j 3/L
]J S$]Д!�m`G$ �P	!�����t��XT�`�9��
8	p�P. ,BH�"�Y�p<iP���PJ�U��Pa�0w=�@�@�Щhb	�@|B�����@��%�2?0ՉS ��j0O���{
��@��������H�}i��r)Hp�e���1|���X�ps ��ph����'
:�zY�<) �>�!JUP�!�l@	�x���T�� l�PQf����@� @e
29��!�G�ΉY�JgP�
6u��T��c��W
1�p����q���A�`]��C0��>@H�^Ў6q �!����Q�詉�З�������J9��h8r�
63F�3CV���b@�so�` ���S� ��`�0�.���?R�����J�{�1D�o�R����e{E0}�H����@����0�p؉���	0�a�Ԉ.���(�	)CPs�Oc��p�q���KC��������`t l��d
Y �60��+��T:@ �@M ��^��{���X��Fc���6y� � �M7 ڇ00 A Y @[Zq ���� ��d� � 0"�� ��� � >�p��� �� >� ��o! Ӊ&!`8 :!�%SP!i!i!@�@�!�R�!u
g�!���!P��!�!����!�Z�"`0a"���*"`��7"�#F"�8Q_"P��q" W$�"�"���"����"�/��"�"�
#@�*#�I$ @#�9=R#�d#���X�#�#`��D�����#�OV�#�,��#@���#p�$藉#$P��5$p|c#[�&
7G$�eJf$@�7}$:��$�e ��$`�@�$@� �$�$P(2�$p�%�k
%p"�+%E%��\%�Ql%%@�=�%��P�%�=$�%����%'�&�a&Շ�&�"�*&p.�>&@�@T&�4� -�k&�G&`ه �&�l��&��=�&�gn�&�� (�&�MD' 
�#'��9'�rI5[�#
7T'0�4c'`c��'�'�'�
��&�'�0:�'�'P��'���(`l(�� 3(�!M(�T](��t( O$�(��2�(�Ή�(�T�(@���(@�>�( wJ�(�q��(;3))5)��]G)\)ps�y)PT��)��8�)_W�F����)�u
X�)`u��)�)�o**�+*�<*P��L*`*0��{*�
8�*�f
��*"�1�*`�	$�*��8�*�Ir�*��!�+��3(+~B+��-[+�~iq+�+�\��+p�X�+ࠇ��+���+�uO,�C���9,o�fJ, ��_,Вxr,����,YPv��,`��,�,P�"�,R�,`��,e//- G�@
82-@'�@^� �NB-`�8`-u-N|�-�ه �-���-UO�- �$�- j �-�FL.pv!$.���1.N.�1Ea.�F>y.�M��.P� �.�.0;
<�.���.4�/�+/�׈@6/�_hX/u/�eE�/p
y/��e/�/��!�/P�|�/�/�H$ �/���0��#0���=0�mK0^0@��@r0p�5O�P��0�0 "�0 ���0P���0��	O�0�!N1#1��Y81`H$ N1��H[1��!�&0�"Mz1��
�1��_���1`��1@��1�!��1����1���2 !;%2�h �<2@q %W2��Yc2��iv2��
��2��
��2^��2@!��2@���2���2@so3P9
M03���D302UU3MƉ�`3Pks3��m2�Y�3pl�3�3�3+
��3�p��3���3��4���!4(974Q4�	nb4v4�q��4@�!�4P�!U�4�l��4P���4�Ή�4�4��Scrt1.o__abi_tagbuiltin-bench.cprint_usagecollectionsrun_collectionbench_usagebench_optionsbench_format_strsched_benchmarkssyscall_benchmarksmem_benchmarksnuma_benchmarksfutex_benchmarksepoll_benchmarksinternals_benchmarksbreakpoint_benchmarksuprobe_benchmarksbuiltin-annotate.cparse_data_typeparse_percent_limitprocess_feature_eventhist_iter__branch_callbackprint_annotated_data_typehists__find_annotationsannotate_usagebuiltin-config.cconfig_optionsconfig_usageuse_system_configuse_user_config__func__.0builtin-diff.chist_entry__cmp_nophist_entry__cmp_baselinehist_entry__cmp_delta_absdata__fileshpp__widthblock_hist_freeblock_hist_zallocdiff__process_sample_eventcpu_listsetup_computecompute_wdiff_w1compute_wdiff_w2hpp__headerhpp__color_baselineinit_headerdata__files_cntdata__hpp_registerhpp__entry_globalhpp__color_deltahist_entry__cmp_deltahpp__color_ratiohist_entry__cmp_ratiohpp__color_wdiffhist_entry__cmp_wdiffhpp__color_cycleshpp__color_cycles_histdiff__configsort_computeblock_sorthist_entry__cmp_compute_idxhist_entry__cmp_delta_idxhist_entry__cmp_delta_abs_idxhist_entry__cmp_ratio_idxhist_entry__cmp_wdiff_idxdiff_usagepdiffforceshow_baseline_onlydefaults.0show_periodcompute_2_hppshow_formulabuiltin-evlist.cprocess_header_featurebuiltin-ftrace.cftrace__workload_exec_failed_signalworkload_exec_errnomake_histogramparse_buffer_sizetags_size.0parse_graph_tracer_optsparse_func_tracer_optsparse_filter_func__write_tracing_file.constprop.0set_tracing_cpumask__write_tracing_file.constprop.1perf_ftrace_configopt_list_avail_functionsreset_tracing_files.isra.0set_tracing_options__cmd_latency__cmd_ftracebuiltin-help.cperf_help_configman_viewer_listman_viewer_info_listexec_viewercommon_cmdsother_cmdsmain_cmdsbuiltin-buildid-list.cdso__skip_buildidbuildid__map_cbbuiltin-buildid-cache.cperf_buildid_cache_configdso__missing_buildid_cachebuild_id_cache__add_kcorebuiltin-kallsyms.cbuiltin-list.cdefault_print_endjson_skip_duplicate_pmusdefault_skip_duplicate_pmusjson_print_startjson_print_enddefault_print_startwordwrap.constprop.0default_print_eventdefault_print_metricfix_escape_fprintfjson_print_metricjson_print_eventbuiltin-record.cprocess_comp_headerchild_finishedprocess_timestamp_boundaryrecord__parse_threadsthread_spec_tagsparse_record_synth_optionparse_control_optionparse_output_max_sizetags_size.9record__parse_comp_levelcomp_level_defaultrecord__aio_parsenr_cblocks_defaultrecord__parse_affinityrecord__parse_event_enable_timerecord__mmap_flush_parsetags.8record__parse_mmap_pagesbuild_id__process_mmap2build_id__process_mmapperf_record_configrecord__thread_munmap_filteredsigsegv_handlerrecord__process_signal_eventrecord__aio_pushfnrecord__aio_completesignrdone_fdrecord__sig_exitrecord__synthesize.constprop.0process_synthesized_eventperf_event__synthesize_guest_os__warned.0synth_lockprocess_locked_synthesized_event__warned.1record__free_thread_data.constprop.0record__read_auxtrace_snapshot.constprop.0record__process_auxtraceauxtrace_snapshot_triggerrecord__aio_mmap_read_sync.constprop.0record__finish_output.constprop.0record__mmap_cpu_mask_initstr.10alarm_sig_handlerswitch_output_trigger__warned.7__func__.6snapshot_sig_handlerauxtrace_record__snapshot_startedrecord__writerecord__mmap_read_evlistrecord__pushfnrecord__threadrecord__init_thread_masks_spec.constprop.0record__switch_output.constprop.0finished_init_event__cmd_record.constprop.0thread_msg_tags__warned.3__func__.2__cmd_record.constprop.0.coldtags_size.5tags_time.4affinity_tags__record_optionsswitch_output_parse_events_option_args__record_usagebuiltin-report.cparse_branch_modereport__configparse_time_quantumreport_parse_callchain_optprocess_read_eventhist_iter__report_callbackcount_lost_samples_eventcount_sample_eventmaps__fprintf_task_cbtask__print_levelhists__resort_cbreport_callchain_help.0builtin-stat.cskip_signalchild_pidbig_num_optenable_metric_onlyforce_metric_onlyprocess_countersevsel_listperf_env__get_cpu_aggr_by_cpuperf_env__get_global_aggr_by_cpuperf_stat__get_global_fileperf_env__get_core_aggr_by_cpuperf_env__get_die_aggr_by_cpuperf_env__get_socket_aggr_by_cpuperf_env__get_node_aggr_by_cpuappend_metric_groupsparse_cache_levelperf_stat_init_aggr_modeperf_stat__get_die_cachedaggr_cpu_id__cacheperf_stat__get_cpu_cachedperf_stat__get_socket_cachedperf_stat__get_global_cachedperf_stat__get_node_cachedperf_stat__get_core_cachedperf_stat__get_cache_id_cachedaggr_mode__stringparse_cputypestat_handle_errorread_countersall_counters_use_bpfperf_statread_counters.coldsig_atexitprocess_thread_map_eventparse_stat_cgroupsis_target_alive.constprop.0process_stat_config_eventperf_stat__get_node_fileperf_env__get_cache_aggr_by_cpuperf_stat__get_core_fileperf_stat__get_cache_fileperf_stat__get_die_fileperf_stat__get_cpu_fileperf_stat__get_socket_fileprocess_stat_round_eventprocess_intervalref_timedispatch_eventsinterval_countprocess_cpu_map_eventstat_optionsoutput_nameoutput_fdstat_record_usageforeverappend_filesmi_costsmi_resettransaction_runtopdown_rundetailed_runstat_report_usagepre_cmdsync_runpost_cmdcmd_stat.coldbuiltin-top.cwinch_sigdisplay_sigperf_top__resort_histsprompt_integerprocess_threadui__warn_map_erangehist_iter__top_callbacklast_timestampseen.0perf_top__mmap_readperf_top_configperf_top__sort_new_samplesperf_top__parse_source.isra.0display_thread_tuidisplay_threadbuiltin-script.cprocess_throttle_eventevsel__do_check_stypeparse_xedadd_dlargdlargcdlargvread_script_infoheader_printed.3process_stat_round_event.coldevsel__check_attrgrab_bbsample__fprintf_bpf_outputsample__fprintf_bpf_output.coldparse_output_fieldsprint_flagsparse_callret_traceparse_call_tracemap__fprintf_srccodeprocess_finished_round_eventparse_insn_trace__warned.2perf_sample__fprintf_addr.isra.0ip__fprintf_sym.isra.0ip__fprintf_jump.isra.0print_bstack_flags.isra.0perf_sample__fprintf_start.isra.0latency_formatinitial_timedeltatimeprevious_timescript_print_metricscript_new_lineperf_sample__fprintf_regs.isra.0set_print_ip_opts.isra.0es_stdoutlist_available_scriptsscript_descsget_script_pathperf_script__setup_per_event_dumpperf_script__process_auxtrace_infofind_scriptscript_specsparse_scriptname.part.0script_nameparse_scriptnameprocess_bpf_eventsprocess_text_poke_eventsperf_sample__fprintf_brstackinsn.isra.0max_blocksperf_sample__fprintf_insn.isra.0native_archdebug_modenr_unorderedmaxlen.0spacing.1generate_script_langno_callchaincmd_script.coldbuiltin-kvm.cbuiltin-inject.cperf_event__drop_oeperf_event__dropperf_event__drop_auxdrop_samplesave_section_info_cbperf_inject__sched_process_exitparse_vm_time_correlationparse_guest_dataguest_session__repipehost_peek_vm_comms_cbperf_inject__sched_switchguest_session__ksymbol_eventdso__inject_build_id.isra.0perf_event__repipefeat_copy_cbcopy_bytesperf_event__repipe_oe_synthperf_event__repipe_event_updateperf_event__repipe_op4_synthperf_event__repipe_op2_synthperf_event__repipe_forkperf_event__repipe_exitperf_event__repipe_commperf_event__repipe_mmapperf_event__repipe_namespacesperf_event__repipe_buildid_mmapperf_event__repipe_mmap2guest_session__inject_eventshost__repipehost__finished_initperf_event__repipe_attrhost__context_switchhost__finished_roundperf_event__jit_repipe_mmapperf_event__repipe_sampleperf_event__jit_repipe_mmap2perf_event__repipe_buildid_mmap2perf_event__repipe_auxtracecmd_inject.coldbuiltin-mem.cparse_mem_opsmem_modesparse_record_events__usagebuiltin-data.ccmd_data_convertdata_usagedata_subcommandsdata_cmdsbuiltin-version.cversion_usageversion_optionsbuiltin-c2c.ctot_hitm_cmptot_peer_cmpstore_cmpst_l1hit_cmpst_l1miss_cmpst_na_cmpld_fbhit_cmpld_l1hit_cmpld_l2hit_cmpld_llchit_cmprmt_hit_cmptot_recs_cmptot_loads_cmppercent_rmt_hitm_cmppercent_lcl_hitm_cmppercent_lcl_peer_cmppercent_rmt_peer_cmppercent_stores_l1hit_cmppercent_stores_l1miss_cmppercent_stores_na_cmplcl_dram_cmprmt_dram_cmppid_cmpempty_cmpfmt_equalc2c_se_cmpc2c_se_collapsefmt_freeperf_c2c__recordc2c_options__usage_recordperf_c2c_browser__titledisplay_strc2c_widthdim_srclinedim_symbolc2c_se_entryresort_shared_cl_cbc2c_he_freec2c_he_zallocget_formatdim_dcachelinec2c_headeroffset_cmpperf_c2c_cacheline_browser__titlehpp_list__parsedim_dsofill_linec2c_he__set_node__warned.5cpucnt_entryc2c_entry_ops__warned.6percent_costly_snoop_cmpfilter_cbdim_dcacheline_nodedim_offset_nodecl_idx_empty_entrylcl_dram_entryrmt_dram_entryst_na_entryld_fbhit_entryld_l1hit_entryld_l2hit_entryld_llchit_entryrmt_hit_entrydcacheline_node_counttot_peer_entrystore_entryst_l1hit_entryst_l1miss_entrypid_entrytot_hitm_entrycl_idx_entrymean_rmt_entrymean_rmt_peer_entrymean_lcl_entrymean_load_entrymean_lcl_peer_entryiaddr_entrydcacheline_node_entrypercent_lcl_hitm_entrypercent_lcl_peer_entrypercent_rmt_hitm_entrypercent_stores_l1miss_entrypercent_stores_na_entrypercent_rmt_peer_entrypercent_stores_l1hit_entrypercent_stores_l1hit_colorpercent_rmt_peer_colortot_loads_entrypercent_rmt_hitm_colorpercent_stores_l1miss_colorpercent_stores_na_colorpercent_lcl_peer_colordcacheline_entryoffset_entrypercent_lcl_hitm_colortot_recs_entrypercent_costly_snoop_entrypercent_costly_snoop_colorperf_c2c__report__usage_report__warned.4header_node_0dim_nodeidx.8header_offset_tuidim_offsetpercent_costly_snoop_headerdim_dcacheline_countdim_percent_costly_snoopheader_node_2header_node_1_hitms_storesheader_node_1_peers_storesc2c_usagedim_iaddrdim_tot_hitmdim_lcl_hitmdim_rmt_hitmdim_tot_peerdim_lcl_peerdim_rmt_peerdim_cl_lcl_hitmdim_cl_rmt_hitmdim_cl_lcl_peerdim_cl_rmt_peerdim_tot_storesdim_stores_l1hitdim_stores_l1missdim_stores_nadim_cl_stores_l1hitdim_cl_stores_l1missdim_cl_stores_nadim_ld_fbhitdim_ld_l1hitdim_ld_l2hitdim_ld_llchitdim_ld_rmthitdim_tot_recsdim_tot_loadsdim_percent_rmt_hitmdim_percent_lcl_hitmdim_percent_rmt_peerdim_percent_lcl_peerdim_percent_stores_l1hitdim_percent_stores_l1missdim_percent_stores_nadim_dram_lcldim_dram_rmtdim_piddim_tiddim_mean_rmtdim_mean_lcldim_mean_rmt_peerdim_mean_lcl_peerdim_mean_loaddim_cpucntdim_dcacheline_idxdim_dcacheline_numdim_dcacheline_num_emptybuiltin-daemon.cclient_configdaemon_session__controldaemon_session__control.coldcheck_lock.constprop.0__daemoncheck_lock.constprop.0.coldsetup_config.constprop.0setup_config.constprop.0.coldsetup_client_socket.constprop.0setup_client_socket.constprop.0.coldhandle_signalfd.constprop.0daemon_session__kill.constprop.0daemon_session__kill.constprop.0.coldcheck_base.constprop.0send_cmd.constprop.0send_cmd.constprop.0.coldserver_configdaemon_usageping_strcmd_daemon.coldbuiltin-probe.copt_set_target_nsopt_set_targetopt_set_filter_with_commandparse_probe_eventopt_show_linesopt_show_varsopt_add_probe_eventopt_set_filter__cmd_probesched-messaging.ctotal_childrenworker_tabready.part.0receiverthread_modereceiver.coldfdpair.part.0use_pipessendernr_loopssender.coldbench_sched_message_usagenum_groupsreceiver_contextssender_contextsbench_sched_messaging.coldsched-pipe.center_cgroupcgrp_namescgrpsworker_threadparse_two_cgroupsbench_sched_pipe_usagesched-seccomp-notify.cbench_seccomp_usagesync_modebench_sched_seccomp_notify.coldsyscall.cbench_syscall_usagemem-functions.cdo_memset_gettimeofdaydo_memcpy_gettimeofdaydo_memcpy_cyclescycles_fddo_memset_cycles__bench_mem_functionuse_cyclessize_strbench_mem_commoncycle_attrfunction_strbench_mem_memcpy_usagememset_functionsbench_mem_memset_usagefutex-hash.ctoggle_donethread_lockthreads_startingthread_workerfutex_flagthread_parentworkerfn.coldbench_futex_hash_usagethroughput_statsbench_futex_hash.coldfutex-wake.cfutex1bench_futex_wake_usagewakeup_statswaketime_statsbench_futex_wake.coldfutex-wake-parallel.cblocked_workerfnwaking_workerfnbarriernwakesbench_futex_wake_parallel_usageblocked_workerbench_futex_wake_parallel.coldfutex-requeue.cfutex2bench_futex_requeue_usagerequeued_statsrequeuetime_statsbench_futex_requeue.coldfutex-lock-pi.cbench_futex_lock_pi_usageglobal_futexbench_futex_lock_pi.coldepoll-wait.ccmpworkernest_epollfdmultiqepollfdpnest_epollfd.coldnonblockingoneshotwriterfn__verboserandomizewdonenthreadsnfdswriterfn.coldbench_epoll_wait_usagenoaffinitybench_epoll_wait.coldepoll-ctl.cbench_epoll_ctl_usageall_statsbench_epoll_ctl.coldsynthesize.cevent_countdo_run_single_threadedsingle_iterationsrun_strun_mtmax_threadsmin_threadsmulti_iterationskallsyms-parse.cbench_process_symbolfind-bit-bench.cuse_of_valaccumulatorouter_iterationsinner_iterationsinject-buildid.cadd_dsonr_dsosdata_readersynthesize_mmapbench_id_hdr_sizesynthesize_sample.isra.0bench_sample_typesynthesize_fork.isra.0synthesize_attr.isra.0do_inject_loopevlist-open-close.cbench__create_evlistevent_stringbreakpoint.cactive_threadpassive_threadthread_optionsthread_usagebench_breakpoint_thread.coldenable_optionsenable_usagebench_breakpoint_enable.coldpmu-scan.cnr_pmusresultsuprobe.cbench_uprobe.isra.0bench_uprobe_usagebaseline.1previous.0numa.cparse_nodes_optparse_cpus_optdo_workalloc_data__bench_numabench_numa_usagebuiltin-test.cperf_test__configshell_test__runtest_and_print.isra.0dont_forkgeneric_testsbuiltin-test-list.cappend_scripts_in_dirfiles_numfiles_max_widthlist_script_files.part.0parse-events.ctest__checkevent_pmu_events_aliastest__checkevent_genhwtest__checkevent_genhw_modifiertest__checkevent_raw_pmutest__checkevent_pmu_partial_time_callgraphtest__checkevent_pmutest__checkevent_breakpoint_len_wtest__checkevent_breakpoint_lentest__checkevent_breakpoint_rwtest__checkevent_breakpoint_wtest__checkevent_breakpoint_rtest__checkevent_breakpoint_xtest__checkevent_breakpointtest__checkevent_symbolic_aliastest__checkevent_numerictest__checkevent_numeric_modifiertest__checkterms_simpletest__checkevent_pmu_eventstest__pmu_events_alias2events.0test_aliastest_eventtest__pmu_events_aliastest__aliasassert_hwtest__leader_sample2test__checkevent_precise_max_modifiertest__pmu_cpu_validtest__intel_pt_validtest__pmu_cpu_event_validtest__checkevent_pmu_nametest__checkevent_breakpoint_2_eventstest__checkevent_rawtest__checkevent_raw_modifiertest__checkevent_pmu_events_mixtest__pmu_eventstest__checkevent_config_cachetest__checkevent_complex_nametest__intel_pttest__checkevent_config_numtest__checkevent_config_rawtest__checkevent_config_symboltest__terms2test__pmu_events2test__events_pmutest__events2test__eventsassert_hw.constprop.0test__group1test__group2test__group4test__group5test__group_gh1test__group_gh2test__group_gh3test__group_gh4test__leader_sample1test__pinned_grouptest__exclusive_grouptest__checkevent_symbolic_alias_modifiertest__checkevent_symbolic_nametest__checkevent_exclusive_modifiertest__checkevent_exclude_idle_modifier_1test__checkevent_exclude_idle_modifiertest__checkevent_pinned_modifiertest__checkevent_exclude_guest_modifiertest__checkevent_exclude_host_modifiertest__checkevent_symbolic_name_modifiertest__checkevent_symbolic_name_configtest__checkevent_breakpoint_modifiertest__checkevent_breakpoint_r_modifier_nametest__checkevent_breakpoint_w_modifier_nametest__checkevent_breakpoint_w_modifiertest__checkevent_breakpoint_modifier_nametest__checkevent_breakpoint_x_modifier_nametest__checkevent_breakpoint_x_modifiertest__checkevent_breakpoint_r_modifiertest__sym_event_dctest__sym_event_slashtest__term_equal_termtest__term_equal_legacytest__checkevent_breakpoint_len_rw_modifiertest__checkevent_breakpoint_rw_modifiertest__checkevent_breakpoint_rw_modifier_nametests__parse_eventsdso-data.copen_files_cnttest_file.constprop.0buf_templ.0test_file.constprop.0.coldtest__dso_datatest__dso_data_cachenew_limittest__dso_data_reopentests__dso_datastore_eventstore_event.coldtest__attrvmlinux-kallsyms.ctest__vmlinux_matches_kallsyms_cb2test__vmlinux_matches_kallsymsignored_symbols.3test__vmlinux_matches_kallsyms_cb1test__vmlinux_matches_kallsyms_cb3ignored_prefixes.2ignored_suffixes.1ignored_matches.0perf-record.ctest__PERF_RECORDtest__PERF_RECORD.coldtests__PERF_RECORDevsel-roundtrip-name.ctest__perf_evsel__roundtrip_name_testfdarray.ctest__fdarray__filtertest__fdarray__addtest__pmutest_termstest_formatspmu-events.ctest__parsingtest__parsing_callbacktest__pmu_event_tabletest__pmu_event_table_core_callbacktest__pmu_event_table_sys_callbacktest__parsing_thresholdtest__parsing_threshold_callbackmetric_parse_faketest__parsing_faketest__parsing_fake_callbacktest__aliasestest_core_pmu_event_aliases_cbtest_pmuscompare_pmu_eventssys_eventsuncore_eventspmu_events_testsuncore_hisi_ddrc_flux_wcmdunc_cbo_xsnp_response_miss_evictionuncore_hyphenuncore_two_hyphuncore_hisi_l3c_rd_hit_cpipeuncore_imc_free_running_cache_missuncore_imc_cache_hitssys_ddr_pmu_write_cyclessys_ccn_pmu_read_cyclessys_cmn_pmu_hnf_cache_missbp_l1_btb_correctbp_l2_btb_correctsegment_reg_loads_anydispatch_blocked_anyeist_transl3_cache_rdhists_common.cfake_threadsfake_mmap_infofake_symbols__func__.1perf_symsbash_symslibc_symskernel_symshists_link.c__validate_matchfake_common_samples__validate_linkfake_samplestest__hists_linkhists_filter.ctest__hists_filterhists_output.ctest__hists_outputtest1test3test2test4test5add_hist_entrieshists_cumulate.ctest__hists_cumulatefake_callchainsdo_test.constprop.0do_test.constprop.1python-use.ctest__python_usebp_signal.csig_handler_2overflows_2fd1fd2fd3test_function.isra.0overflowstest__bp_signalbp_signal_overflow.ctest__bp_signal_overflowbp_account.cdetect_cntthe_vartest__bp_accountingwp.ctest__wp_ro__event.constprop.0test__wp_wotest__wp_rwtest__wp_modifywp_teststask-exit.cexitednr_exittest__task_exitsw-clock.c__test__sw_clock_freqmmap-thread-lookup.cthread_fngo_awaythread_fn.coldtest__mmap_thread_lookuptest__mmap_thread_lookup.coldthread-maps-share.ctest__thread_maps_sharekeep-tracking.cfind_commtest__keep_trackingcode-reading.ccompdo_sort_somethingdo_test_code_readingtest__code_readingtest__code_reading.coldsample-parsing.csamples_samedo_testtest__sample_parsingparse-no-sample-id-all.ctest__parse_no_sample_id_allkmod-path.ctest__kmod_path__parsethread-map.ctest__thread_maptest__thread_map_synthesizetest__thread_map_removetopology.ctest__session_topologytest__session_topology.coldtest__memcpumap.ctest__cpu_map_equal__test__cpu_map_intersecttest__cpu_map_mergetest__cpu_map_synthesizeprocess_event_maskprocess_event_cpusprocess_event_range_cpustest__cpu_map_printtests__cpu_maptest__synthesize_stat_configtest__synthesize_stattest__synthesize_stat_roundevent_update.cprocess_event_scaletest__event_updateprocess_event_unitprocess_event_nameevent-times.ctest__event_timesexpr.ctest_ids_uniontest__exprbackward-ring-buffer.ctest__backward_ring_buffertest__sdt_eventis_printable_array.ctest__is_printable_arraybitmap.ctest_bitmaptest__bitmap_printperf-hooks.cthe_hooktest__perf_hooksunit_number__scnprintf.ctest__unit_number__scnprintmem2node.ctest__mem2nodetest_nodesmaps.cfailed_cbcheck_maps_cbcheck_mapstest__maps__merge_intime-utils-test.ctest__parse_nsec_timetest__perf_time__parse_for_rangestest__time_utilsgenelf.ctest__jit_write_elfx86_code.0test__jit_write_elf.coldapi-io.csetup_testdo_test_get_chardo_test_get_hexdo_test_get_dectest_get_linetest__api_iodemangle-java-test.ctest__demangle_javademangle-ocaml-test.ctest__demangle_ocamlpfm.ctest__pfm_eventstest__pfm_grouppfm_testsparse-metric.c__compute_metrictest__parse_metricpe-file-parsing.ctest__pe_file_parsingexpand-cgroup.ctest_expand_eventstest__expand_cgroup_eventsperf-time-to-tsc.ctest__tsc_is_supportedtest__perf_time_to_tsctime_to_tsc_testsdlfilter-test.csystem_cmdtest__dlfilter_vertest__dlfiltersigtrap.ctest_threadsigtrap_handlertest__sigtrapevent_groups.ctest__event_groupsuncore_pmusconfigssymbols.ctest__symbolsutil.ctest__utildwarf-unwind.cunwind_entryfuncs.0mmap_handlerinit_live_machineglobal_unwind_retvalnoploop.csighandlerthloop.cthfuncleafloop.csqrtloop.cbrstack.cbrstack_barbrstack_foobrstack_benchdatasym.cbuf1perf.clibperf_printstrstartsrun_builtinuse_pagerbrowser_command_configpager_command_configdone_help.0debug_fparm64-frame-pointer-unwind-support.caddr_location.ccsky__annotate_initcsky__associate_ins_opsloongarch__annotate_initloongarch__associate_ins_opsmips__annotate_initmips__associate_ins_opspowerpc__annotate_initpowerpc__associate_instruction_opsriscv64__annotate_initriscv64__associate_ins_opssparc__annotate_initsparc__associate_instruction_opsjump__deleteFILE__set_percent_colorFILE__set_jumps_percent_colorFILE__set_colorins__raw_scnprintfmov__scnprintfnop__scnprintfdec__scnprintfjump__scnprintfloongarch_call__parses390_call__parseloongarch_jump__parses390_mov__parsearm64_mov__parseins__cmparch__cmp__ins__findannotation__init_sharded_mutexevsel__get_archsorted.3architectures__func__.4arm64__annotate_initarm64__associate_instruction_opsarm__annotate_initarm__associate_instruction_opsFILE__write_graphFILE__printfannotation__calc_linesintel__ins_is_fusedlock__deleteprint_summarys390__annotate_inits390__associate_ins_opscall__scnprintfannotation__calc_percent.isra.0annotation_line__print.isra.0prev_line.0__symbol__inc_addr_samples.isra.0arch__associate_ins_ops.isra.0ret_opss390_call_opss390_mov_opsdisasm_line__newx86__annotate_initamd__ins_is_fusedannotation__configlock__parselock__scnprintfdec__parse__annotation_line__writeloongarch_jump_opsloongarch_call_opssymbol__annotate_fprintf2.isra.0symbol__disassemblefile_linenonop_opsarm64_mov_opslock_opssymbol__init_regexprx86__instructionsdec_opsblock-info.cblock_column_widthblock_total_cycles_pct_sortblock_column_headerblock_range_entryblock_cycles_pct_entryblock_avg_cycles_entryblock_dso_entryblock_total_cycles_pct_entryblock_cycles_lbr_entryal.0block_columnsblock-range.cbuild-id.clsdir_bid_tail_filterperf_event__exit_del_threadasnprintflsdir_bid_head_filtermachine__write_buildid_tableno_buildid_cachedso__cache_build_idcacheline.cperf_config_set__purgecollect_configsystem_wide.8config_file_name__func__.5__func__.3perf_config_scan_cbperf_parse_long.part.0.constprop.0perf_config_bool_or_intperf_home_perfconfig.part.0config.6failed.7perf_config_from_file.constprop.0config_linenrconfig_file_eofvar.1value.0copyfile.ccopyfile_mode_nsctype.cdb-export.cdb_ids_from_aldb_export__threadsenv.cperf_env__read_archuts.0find_func_symbol_cbfind_any_symbol_cbtext_poke_printerperf_event__namesperf_evlist__mmap_cb_mmapperf_mmap__unmap_cbperf_evlist__mmap_cb_idxasprintf__tp_filter_pids.constprop.0parse_pages_arg.constprop.0tags.2__evlist__disable__evlist__enable__evlist__enable.constprop.0__evlist__disable.constprop.0perf_evlist__mmap_cb_getevlist__delete.part.0evlist__prepare_workload.coldevlist__start_workload.coldsideband_evlist.cperf_evlist__poll_threadevsel.cevsel__no_extra_initevsel__no_extra_fini__open_attr__fprintffind_process.constprop.0evsel__add_modifiers.isra.0perf_tool_event__tool_namesperf_evsel__objectevsel__disable_missing_features__evsel__config_callchainevsel__hw_cache_statevsel__compute_deltas.coldevsel__read_counter.cold__evsel__read_on_cpu.coldempty_cpu_mapempty_thread_mapevsel__open_cpuevsel__open_cpu.coldevsel__store_ids.coldevsel_fprintf.ccomma_fprintf__print_attr__fprintfperf_event_attr_fprintf.cevswitch.cfind_bit.cget_current_dir_name.clevenshtein.cmmap.cmemswap.cget_event_modifierget_config_terms__parse_events_error__printcheck_type_val.part.0config_term_shrinkedconfig_term_names.2config_term_common__parse_events_add_numericconfig_term_pmuprint-events.cevent_symbols_toolevent_type_descriptorstracepoint.cperf_regs.cperf_regs_aarch64.cperf_regs_arm.cperf_regs_csky.cperf_regs_loongarch.cperf_regs_mips.cperf_regs_powerpc.cperf_regs_riscv.cperf_regs_s390.cperf_regs_x86.cprint_binary.crlimit.cargv_split.crbtree.cstring.chweight.csmt.ccached.1cached_result.0strbuf.cstrbuf_addv__match_globstrlist.cstrlist__node_deletestrlist__node_newstrlist__node_cmpstrfilter.cget_tokenstrfilter_node__comparestrfilter_node__sprintstrfilter_node__deletestrfilter_node__newusage.cusage_builtinorigin.3debuglink_pathscompressionsopen_dsodso__data_open_cntdso__data_opendso__data_open_lockdata_read_write_offsetdso_load__error_str.0dsos.cdso__set_basenamesymbols__sort_name_cmpsymbol__is_idleidle_symbols_list.0__read_proc_modulesremove_old_mapskcore_mapfnvisible_dir_filterdo_validate_kcore_modules_cbvmlinux_path__initvmlinux_paths_updmaps__split_kallsymsvalidate_kcore_modulesdso__load_kcoremap__process_kallsym_symbolsymbols__fixup_duplicate.part.0binary_type_symtabsymbol_fprintf.cmap_symbol.ccolor.ccolor_config.cmetricgroup.cmetric_event_cmpmep_deletemetric_event_deletemep_newmetric_event_newmetric_list_cmpmetricgroup__topdown_max_level_callbackmetricgroup__sys_event_itermep_cmpdefault_metricgroup_cmpmatch_metricparse_idsmetricgroup__add_to_mep_groups_callbackmetricgroup__add_metric_callbackmetricgroup__add_metric_sys_event_iterviolate_nmi_constraint.0metricgroup__find_metric_callbackmetricgroup__has_metric_callback__add_metricheader.cwrite_branch_stackcpu_cache_level__sortmemory_node__sortcpu_cache_level__readprint_hostnameprint_osreleaseprint_archprint_cpudescprint_nrcpusprint_versionprint_clockidprint_hybrid_topologyprint_dir_format__desc_attr__fprintfprint_total_memprint_cpuidprint_branch_stackprint_auxtraceprint_statprint_cacheprint_compressedprint_cpu_topologyprint_bpf_btfprint_mem_topologyprint_sample_timeprint_group_descprint_pmu_mappingsprint_numa_topologyprint_cmdlinewrite_build_idprint_cpu_pmu_capsprint_clock_datawrite_auxtracecheck_magic_endian.part.0write_stat__event_process_build_id.isra.0perf_header__read_build_idsbuild_mem_topology.constprop.0print_pmu_capsdo_write.constprop.0write_nrcpuswrite_bpf_prog_infowrite_bpf_btfdo_write.constprop.1write_total_memprocess_clockidprocess_total_memwrite_mem_topologyprocess_dir_formatfeat_writer_cbwrite_clockidprocess_sample_timewrite_sample_timewrite_dir_formatprocess_mem_topologydo_read_stringprocess_cpuidprocess_cpudescprocess_archprocess_versionprocess_osreleaseprocess_hostnamewrite_clock_dataprocess_cmdlinewrite_compressedprocess_pmu_mappings__process_pmu_capsprocess_cpu_pmu_capsprocess_hybrid_topologyprocess_nrcpusprocess_clock_dataprocess_numa_topologyprocess_compressedprocess_group_descprocess_bpf_btfprocess_cacheprocess_bpf_prog_inforead_event_descprocess_event_descprint_event_descprocess_cpu_topologyperf_session__do_write_headerwrite_pmu_mappingszero_buf.4write_hybrid_topologywrite_numa_topologywrite_event_descwrite_group_descwrite_cpu_pmu_capswrite_versionwrite_osreleasewrite_archwrite_hostnamewrite_cmdlinewrite_cpudescwrite_cpu_topologywrite_pmu_capswrite_cpuidwrite_cachecallchain.cparse_callchain_modeparse_callchain_sort_keycallchain_node_branch_counts_cumulcallchain_cursor__deleteadd_childadd_child.coldfree_callchain_nodeinit_callchain_cursor_key__sort_chain_graph_rel__sort_chain_graph_absdecay_callchain_nodeappend_chain_childrenappend_chain_children.cold__sort_chain_flat__parse_callchain_report_optmerge_chain_branchonce_control.1values.ctrace_event_printertrace_event_printer.cold_debug_fileredirect_to_stderrveprintf.part.0pr_warning_wrapperpr_debug_wrapperdebug_optsfncache.cfncache_hashmachine.cmachine__addnew_module_mapadd_callchain_ipmachine__map_x86_64_entry_trampolines_cb__machine__remove_thread____machine__findnew_threadmachine__update_thread_pidmachine__get_running_kernel_start.constprop.0maps__set_modules_path_dirmachine__create_modulesmachine__create_modulelbr_callchain_add_kernel_ip.isra.0lbr_callchain_add_lbr_ip.constprop.0.isra.0thread__resolve_callchain_samplemachine__exit.part.0seen.4machine__process_kernel_mmap_event__map__is_kernel.coldmap__strcmppstack.csession.cprocess_event_synth_tracing_data_stubprocess_event_synth_attr_stubprocess_event_stubprocess_event_sample_stubperf_session__process_compressed_event_stubperf_session__process_compressed_eventprocess_event_time_conv_stubprocess_stat_round_stubprocess_stat_stubprocess_event_stat_config_stubprocess_event_cpu_map_stubprocess_event_thread_map_stubprocess_event_synth_event_update_stubperf_event__event_update_swapperf_event__thread_map_swapperf_event__event_type_swapperf_event__stat_swapperf_event__auxtrace_swapperf_event__tracing_data_swapperf_event__stat_config_swapperf_event__auxtrace_info_swapperf_event__text_poke_swapperf_event__namespaces_swapperf_event__all64_swapreader__mmapperf_session__flush_thread_stackperf_session__warn_about_errorsdump_eventperf_event__time_conv_swapperf_event__cpu_map_swapperf_event__auxtrace_error_swapperf_event__switch_swapperf_event__task_swapperf_event__read_swapperf_event__comm_swapperf_event__mmap2_swapperf_event__mmap_swapprocess_finished_round_stubprocess_event_op2_stubregs__printfregs_abiskipn.isra.0perf_event__stat_round_swapprocess_event_auxtrace_stubperf_event__itrace_start_swapperf_event__aux_swapperf_event__throttle_swapperf_event__cgroup_swapperf_session__process_user_eventperf_session__process_user_event.colddump_sample.part.0machines__deliver_eventperf_session__deliver_eventordered_events__deliver_event__perf_session__process_decomp_eventsperf_event__swap_opsreader__read_eventperf_event__hdr_attr_swapprocess_simples390-sample-raw.cget_counter_name_callbackamd-sample-raw.cibs_fetch_typeibs_op_typecpu_familyzen4_ibs_extensionscpu_modeldata_src_str.0data_src_str.1ordered-events.c__ordered_events__flushnamespaces.cnsinfo__get_nspidperf_ns__namescomm.c__comm_str__findnew.constprop.0comm_str_rootcomm_str_lockthread.cthread__prepare_access_maps_cbthread__priv_destructorthread_map.c__thread_map__new_all_cpusthread_map__new_by_pid_strparse-events-flex.cyy_fatal_error.isra.0parse_events_ensure_buffer_stackparse_events_restart.coldyy_baseyy_chkyy_acceptyy_defyy_metayy_ecyy_nxtyy_acclistyy_rule_can_match_eolparse-events-bison.cfree_list_evselyydestruct.isra.0yyloc_default.0yypactyycheckyytableyydefactyyr2yypgotoyyr1yydefgotoyytranslateyystosfind_event_callbackpmu_cpumaskperf_pmu__parse_snapshot.isra.0perf_pmu__parse_per_pkg.isra.0perf_pmu__parse_unit.isra.0pmu_uncore_alias_matchis_sysfs_pmu_coreperf_pmu__parse_scale.isra.0pmu_idupdate_aliasperf_pmu_format__loadpmu_config_termperf_pmu__find_aliaspmu_aliases_parse.isra.0perf_pmu__new_aliaspmu_add_sys_aliases_iter_fnpmu_add_cpu_aliases_map_callbackprinted.0pmus.cperf_pmus__print_pmu_events__callbackpmu_findother_pmuscmp_seventpmu_read_sysfs.part.0read_sysfs_all_pmusread_sysfs_core_pmuspmus_cmpperf_pmus__init_supports_extended_typecount.1perf_pmus__do_support_extended_typeperf_pmus__scan_skip_duplicatesextended_type_once.0pmu-flex.cperf_pmu_ensure_buffer_stackperf_pmu_restart.coldpmu-bison.csvghelper.csvgfilelast_timetotal_heighttext.2turbo_frequencycpu_m.1buffer.0trace-event-scripting.cflush_script_unsupportedprocess_event_unsupportedpython_start_script_unsupportedpython_generate_script_unsupportedstop_script_unsupportedsort__thread_cmpsort__simd_cmpsort__srcline_from_cmpsort__srcline_to_cmpsort__cpu_cmpsort__cgroup_id_cmpsort__cgroup_cmpsort__socket_cmphist_entry__socket_filtersort__time_cmpsort__mispredict_cmpsort__cycles_cmpsort__locked_cmpsort__tlb_cmpsort__lvl_cmpsort__snoop_cmpsort__weight_cmpsort__ins_lat_cmpsort__p_stage_cyc_cmpsort__blocked_cmpsort__phys_daddr_cmpsort__data_page_size_cmpsort__code_page_size_cmpsort__abort_cmpsort__in_tx_cmpsort__transaction_cmpsort__sym_size_cmpsort__dso_size_cmpsort__addr_cmp__sort__hpp_cmp__sort__hpp_collapse__sort__hpp_sort__sort__hpp_equal__sort__hpp_headerrepsep_snprintfhist_entry__thread_snprintfhist_entry__srcline_snprintfhist_entry__srcline_from_snprintfhist_entry__srcline_to_snprintfhist_entry__srcfile_snprintfhist_entry__parent_snprintfhist_entry__cpu_snprintfhist_entry__cgroup_id_snprintfhist_entry__socket_snprintfhist_entry__mispredict_snprintfout.2hist_entry__local_weight_snprintfhist_entry__global_weight_snprintfhist_entry__local_ins_lat_snprintfhist_entry__global_ins_lat_snprintfhist_entry__p_stage_cyc_snprintfhist_entry__global_p_stage_cyc_snprintfhist_entry__phys_daddr_snprintfhist_entry__abort_snprintfout.1hist_entry__in_tx_snprintfout.0hist_entry__sym_size_snprintfhist_entry__dso_size_snprintfhist_entry__addr_snprintfhist_entry__type_snprintfhist_entry__comm_snprintfsort__comm_cmpsort__sym_sortsort__parent_cmpsort__srcline_from_initsort__srcline_from_collapsesort__srcline_to_initsort__srcline_to_collapsesort__srcline_collapsehist_entry__sym_ipc_snprintfhist_entry__sym_ipc_null_snprintfhist_entry__get_srcfileno_srcfilesort__srcfile_collapsehse_freehist_entry__cgroup_snprintfhist_entry__time_snprintfhist_entry__locked_snprintfhist_entry__tlb_snprintfhist_entry__lvl_snprintfhist_entry__snoop_snprintfhist_entry__blocked_snprintfhist_entry__data_page_size_snprintfhist_entry__code_page_size_snprintf__sort__hpp_entry__sort__hpp_widthhist_entry__thread_filterhist_entry__simd_snprintfhist_entry__dso_from_snprintfhist_entry__cycles_snprintfhist_entry__transaction_snprintfsort__srcline_inithse_inithist_entry__sym_to_filterhist_entry__sym_from_filterhist_entry__sym_filterhist_entry__symoff_snprintfhist_entry__dso_to_filterhist_entry__dso_from_filterhist_entry__dso_filterhist_entry__sym_from_snprintfhpp_freehist_entry__addr_from_snprintfsort__comm_collapsesort__comm_sortsort__srcfile_sortsort__type_initsort__symoff_sortsort__type_cmphist_entry__dso_snprintfsort__srcline_sorthist_entry__dso_daddr_snprintfsort__typeoff_sort__sort_dimension__add_hpp_outputhist_entry__dso_to_snprintfsort__type_sortsort__type_collapsesort__srcline_from_sortsort__srcline_to_sort__sort_dimension__addsort__dso_cmpsort__dso_daddr_cmpsort__srcfile_initsort__srcfile_cmpsort__srcline_cmpsort__symoff_cmpsort__sym_to_cmpsort__sym_from_cmphist_entry__addr_to_snprintfsort__dso_to_cmpsort__dso_from_cmpsort__addr_from_cmpsort__addr_to_cmpfill_member_namehist_entry__typeoff_snprintfhist_entry__daddr_snprintfhist_entry__daddr_snprintf.coldhist_entry__iaddr_snprintfhist_entry__iaddr_snprintf.coldhist_entry__dcacheline_snprintfhist_entry__dcacheline_snprintf.coldhist_entry__sym_to_snprintfhpp_sort_dimensionscommon_sort_dimensionsbstack_sort_dimensionsmemory_sort_dimensionshist.citer_next_nop_entryhist_entry__freehist_entry__zallociter_finish_branch_entryiter_finish_cumulative_entryhist_entry__newdefault_opsiter_prepare_mem_entryiter_next_branch_entryiter_prepare_branch_entryiter_prepare_cumulative_entryiter_next_cumulative_entryhist_entry__sorthists__calc_col_len.part.0iter_finish_mem_entryiter_add_single_branch_entryhists__link_hierarchy.isra.0hists__match_hierarchy.isra.0iter_prepare_normal_entryiter_add_next_nop_entryiter_finish_normal_entryhists_evsel__initresort_filtered_entryhists__apply_filtershists__findnew_entry__hists__add_entry.constprop.0iter_add_single_cumulative_entryiter_add_next_branch_entryiter_add_next_cumulative_entryiter_add_single_normal_entryiter_add_single_mem_entryhists__hierarchy_output_resorthists__remove_entry_filterhists__filter_hierarchyhists__delete_entryhists__decay_entryhists_evsel__exitrm_rf_depth_patrm_rf_a_kcore_dirkcore_dir_filternmi_watchdog.0cpu__get_topology_intget_max_numset_max_cpu_nummax_present_cpu_numaggr_cpu_id__cmpset_max_node_numonline.0affinity.ccputopo.chas_die_topologybuild_cpu_topologytopology.0open_cgroupmatch_cgroupsadd_cgroup_namecgroup_listtarget.ctarget__error_strrblist.c__rblist__findnewintlist.cintlist__node_cmpintlist__node_newintlist__node_deletevdso.cmachine__thread_dso_type_maps_cbvdso_info_init.0counts.cpkg_id_hashpkg_id_equalevlist__copy_prev_raw_counts.coldzero.0stat-shadow.cprint_nsecsprepare_metricevsel__stat_typefind_statprint_branch_missprint_instructionsprint_cyclesprint_dtlb_missprint_stalled_cycles_frontprint_ll_missprint_l1d_missprint_l1i_missprint_itlb_missprint_cache_missprint_stalled_cycles_backlast_name.11last_pmu.10stat_print_function.9stat-display.cnew_line_stdnew_line_metricprint_metric_jsonprint_metric_csvprint_noise_pctprint_metricgroup_header_stdprint_metric_headerprint_metric_headersaggr_header_lensaggr_header_csvaggr_printoutnew_line_jsonprint_runningnew_line_csvprint_metricgroup_header_csvprint_metric_stdprint_metric_only_csvprint_metric_onlyprint_metric_only_jsonprint_metric_begin.part.0.constprop.0print_metricgroup_header_jsonprint_counter_aggrdataprint_counternum_print_iv.0aggr_header_stdperf_api_probe.cpid.0srcline.cinline_list__append_recordread_addr2line_recordaddr2linecached.3style.2srcline__tree_insert.colddso__parse_addr_inlines.coldsrccode.csrcfile_htabsrcfile_listnum_srcfilesmap_total_szsynthetic-events.cfilter_taskperf_event__get_ns_link_infoperf_record_mmap2__read_build_idcpu_map_data__alloccpu_map_data__synthesizeperf_event__get_comm_ids.constprop.0perf_event__walk_cgroup_treeperf_event__synthesize_modules_maps_cbanonstr.1__event__synthesize_thread.constprop.0__event__synthesize_thread.isra.0__perf_event__synthesize_threadssynthesize_threads_workerperf_event__synthesize_threads.part.0check_backupopen_file_readcloexec.cperf_flag_probeprobed.2call-path.crwsem.cthread-stack.cthread_stack__call_returnthread_stack__new__thread_stack__flushthread_stack__pop_ks.isra.0spark.cticks.0topdown.ciostat.cstream.cprint_stream_callchain.isra.0print_callchain_pair.isra.0auxtrace.cget_flagsauxtrace_queue_data_cbparse_sym_idxparse_num_or_straddr_filter__to_strfind_entire_kern_cb__auxtrace_mmap__readevlist__regroup.isra.0find_dso_symauxtrace_queues__add_bufferauxtrace_queues__add_indexed_eventfind_kern_symfind_kern_sym_cbprint_kern_sym_cbauxtrace_error_type_nameintel-pt-pkt-decoder.cintel-pt-insn-decoder.cCSWTCH.81intel-pt-log.clog_buf__closelog_buf__writeintel_pt_log_openlog_nameintel_pt_dump_log_on_errorintel_pt_log_on_error_sizeintel-pt-decoder.cintel_pt_vm_psb_lookahead_cbintel_pt_get_datap_logintel_pt_get_next_packetintel_pt_scan_for_psbintel_pt_calc_cyc_timestampintel_pt_calc_tmaintel_pt_calc_cyc_cbintel_pt_walk_insnintel_pt_walk_tipintel_pt_fup_eventintel_pt_walk_fupintel_pt_ff_cbintel_pt_calc_mtc_timestamp.part.0intel_pt_calc_tsc_timestampintel_pt_walk_psbendintel_pt_walk_fup_tipintel_pt_walk_psbintel_pt_walk_tntintel_pt_walk_traceintel_pt_err_msgsintel-pt.cintel_pt_evsel_is_auxtraceintel_pt_free_eventsintel_pt_freeintel_pt_alloc_queueintel_pt_lookaheadintel_pt_get_traceintel_pt_findnew_vmcs_infointel_pt_walk_next_insnintel_pt_pgd_ipintel_pt_match_pgd_ipintel_pt_get_guestintel_pt_sample_flagsintel_pt_set_pid_tid_cpuintel_pt_event_synthintel_pt_synth_errorintel_pt_queue_dataintel_pt_perf_configintel_pt_config_divintel_pt_do_synth_pebs_samplepebs_gp_regsintel_pt_dump.isra.0intel_pt_dump_sampleintel_pt_process_auxtrace_eventintel_pt_cache_lookupintel_pt_prep_sampleintel_pt_synth_transaction_sampleintel_pt_synth_psb_sampleintel_pt_synth_mwait_sampleintel_pt_synth_pwre_sampleintel_pt_synth_pwrx_sampleintel_pt_synth_exstop_sampleintel_pt_synth_ptwrite_sampleintel_pt_synth_cbr_sampleintel_pt_synth_iflag_chg_sampleintel_pt_synth_instruction_sampleintel_pt_synth_events_sampleintel_pt_next_tidintel_pt_synth_cycle_sampleintel_pt_synth_branch_sampleintel_pt_run_decoderintel_pt_process_queuesintel_pt_flushintel_pt_process_eventintel_pt_synth_eventsintel_pt_info_fmtsintel-bts.cintel_bts_evsel_is_auxtraceintel_bts_free_eventsintel_bts_event_synthintel_bts_lostintel_bts_synth_branch_sampleintel_bts_synth_eventsintel_bts_setup_queues.constprop.0intel_bts_synth_error.isra.0intel_bts_process_queueintel_bts_process_queuesintel_bts_process_eventintel_bts_flushintel_bts_process_auxtrace_eventintel_bts_freeintel_bts_info_fmtsarm-spe.carm_spe_evsel_is_auxtracearm_spe_free_eventsarm_spe_set_pid_tid_cpuarm_spe_event_syntharm_spe__update_queues.part.0arm_spe_get_tracearm_spe__synth_instruction_samplearm_spe_dump.isra.0arm_spe_process_auxtrace_eventarm_spe_freearm_spe__synth_branch_samplearm_spe__synth_mem_samplearm_spe_run_decoderneoverse_spearm_spe_process_queuesarm_spe_process_eventarm_spe_flusharm_spe_synth_eventsarm-spe-pkt-decoder.carm_spe_pkt_out_stringarm_spe_packet_nameidx_name.0arm-spe-decoder.cseen_idx.0hisi-ptt.chisi_ptt_process_eventhisi_ptt_flushhisi_ptt_free_eventshisi_ptt_evsel_is_auxtracehisi_ptt_freehisi_ptt_process_auxtrace_eventhisi_ptt_pkt_sizehisi-ptt-pkt-decoder.chisi_ptt_print_pkts390-cpumsf.cs390_cpumsf_free_eventss390_cpumsf_flushs390_cpumsf_evsel_is_auxtraces390_cpumsf_make_events390_cpumsf__configs390_cpumsf_synth_error.constprop.0s390_cpumsf_frees390_cpumsf_process_auxtrace_events390_cpumsf_process_eventcs-etm-base.ccs_etm_global_header_fmtscs_ete_priv_fmtscs_etmv4_priv_fmtscs_etm_priv_fmtsparse-branch-options.cparse_branch_str.part.0branch_modesdump-insn.cparse-regs-options.c__parse_regs.isra.0parse-sublevel-options.cterm.chelp-unknown-cmd.clevenshtein_compareperf_unknown_cmd_configautocorrectdlfilter.cdlfilter__argsdlfilter__attrfind_dlfilterdlfilter__al_cleanupdlfilter__insndlfilter__srclinedlfilter__object_codedlfilter__resolve_ipdlfilter__resolve_addressdlfilter__resolve_addrperf_dlfilter_fnslist_filtersmem-events.cperf_mem_event__supported.isra.0perf_mem_eventsmem_loads_name__initmem_loads_nametlb_accessmem_lvlnummem_hopssnoop_accessvsprintf.cunits.ctime-utils.cpercent_slash_splitexpr-flex.cnormalizeexpr_ensure_buffer_stackexpr_restart.coldexpr-bison.chandle_idkey_hashkey_equalhas_pmemhas_pmem.0branch.cclockid.cclockidslist_sort.c__func__.9__func__.8__func__.7sharded_mutex.cbpf_map.csymbol-elf.ccmp_offsetkcore_copy__process_modulesdso__process_kernel_symbolkcore_copy__process_kallsymskcore__initrel_cmpelf_read_build_id.constprop.0dso__load_sym_internalprobe-file.cprobe_cache__open.constprop.0probe_cache__loadscan_ftrace_readmeftrace_readme_tablescanned.0__probe_file__get_namelisttype_to_suffixprobe-event.csynthesize_perf_probe_pointfind_module_namekernel_get_module_maphost_machinekernel_get_module_map_cbget_text_start_address.constprop.0open_debuginfokprobe_warn_out_rangekprobe_blacklistkernel_get_symbol_address_by_name__show_one_line.constprop.0find_alternative_probe_point__show_line_rangeparse_perf_probe_event_name__synthesize_probe_trace_arg_refsynthesize_probe_trace_argget_new_event_name.constprop.0kprobe_blacklist__load.constprop.0concat_probe_trace_eventsfind_cached_events__show_perf_probe_eventsdebuginfo_cache_pathdebuginfo_cacheprobe-finder.cconvert_to_trace_pointconvert_variable_locationcopy_variables_cbfind_inner_scope_cbconvert_variable_fieldsadd_probe_trace_eventpubname_search_cbfind_best_scope_cbcall_probe_finderline_range_search_cbline_range_inline_cbline_range_walk_cbadd_available_varscollect_variables_cbprobe_point_lazy_walkerprobe_point_line_walkerfind_probe_point_lazyprobe_point_search_cbprobe_point_inline_cbdebuginfo__find_probe_locationdebuginfo__find_probes.part.0dwarf-aux.c__die_find_inline_cb__die_find_var_reg_cb__die_search_func_cb__die_search_func_tail_cb__die_find_scope_cbdie_find_child.constprop.1die_find_child.constprop.0__die_find_variable_cb__die_walk_instances_cb__die_find_var_addr_cb__die_walk_funclines_cb__die_walk_culines_cb__die_find_member_cbdwarf-regs.csparc_regstr_tblpowerpc_regstr_tblarm_regstr_tblxtensa_regstr_tbls390_dwarf_regsx86_32_regstr_tblmips_regstr_tblx86_64_regstr_tblloongarch_regstr_tblaarch64_regstr_tbldebuginfo.c__debuginfo__newoffline_callbacksdebuginfo_pathannotate-data.c__add_member_cbdelete_membersunwind-libunwind-local.c__dw_read_encoded_valueget_dyn_info_list_addrget_proc_nameresumeaccess_fpregput_unwind_info_unwind__get_entries_unwind__finish_access_unwind__flush_accessaccess_regaccess_mem_unwind__prepare_accessaccessorsread_unwind_spec_eh_frame_maps_cbfind_proc_infounwind-libunwind.cdata-convert-json.coutput_json_stringoutput_json_key_format.constprop.0output_json_format.constprop.1output_json_format.constprop.0output_json_key_format.constprop.2output_sample_callchain_entryoutput_json_key_format.constprop.1trace-event-python.cpython_flush_scriptpython_generate_scriptpython_process_call_returntuple_new.part.0__func__.14get_sample_value_as_tupleregs_maphandler_call_die.isra.0__func__.13python_process_stathandler_name.9main_dict__func__.10python_process_brstacksympython_export_branch_typepython_export_evselpython_export_comm_threadpython_export_machinepython_export_threadpython_export_call_pathpython_export_dsopython_export_commpython_export_symbolpython_process_stat_intervalhandler_name.11__func__.12python_export_context_switchpython_stop_scripttables_globalmain_modulepython_process_throttleset_sym_in_dictpython_export_call_returnpython_process_auxtrace_errorpython_process_switchpython_export_samplepython_start_scriptpython_start_script.coldpython_process_eventhandler_name.8zlib.clzma.czstd.ccap.cdemangle-cxx.cppdemangle-ocaml.cdemangle-java.c__demangle_java_symdemangle-rust.cunescapejitdump.cshd_string_tablebnotegenelf_debug.cdefault_comp_unit_headerdefault_debug_line_headerstandard_opcode_lengthjmpbufcurrent_perf_hookbpf-event.ckallsyms_process_symbolsynthesize_bpf_prog_name.constprop.0bpf_event__sb_cbbpf-utils.cbpil_array_desclookup_pathlookup_triplets.constprop.0__get_cpuidcpuinfo_tsc_freqtsc.0initialized.0sdt_op_regexsdt_reg_tblhas_perf_metrics.0find_extra_kernel_mapsperf_event__synthesize_extra_kmaps_cbperf_mem_events_intelperf_mem_events_amdmem_stores_namewarned_once.0iio_pmu_countiio_mappingroot_portsiostat_metricsiostat_print_metric.coldis_amd.0x86_64_regoffset_tablex86_regidx_tableCSWTCH.2archinsn.cintel_pt_referenceintel_pt_parse_snapshot_optionsintel_pt_snapshot_finishintel_pt_snapshot_startintel_pt_recording_freeintel_pt_info_priv_sizeintel_pt_val_config_termintel_pt_psb_periodintel_pt_find_snapshotintel_pt_default_configintel_pt_info_fillintel_pt_recording_optionsinitialized.2config.1intel_bts_info_priv_sizeintel_bts_referenceintel_bts_parse_snapshot_optionsintel_bts_find_snapshotintel_bts_snapshot_finishintel_bts_snapshot_startintel_bts_recording_freeintel_bts_info_fillintel_bts_recording_optionsarch-tests.chybrid_testsintel_pt_testshybrid.ctest__hybrid_cache_eventtest__hybrid_raw2test__hybrid_hw_event_with_pmutest__hybrid_hw_group_event_2test__hybrid_group_modifier1test__hybrid_hw_sw_group_eventtest__hybrid_sw_hw_group_eventtest__hybrid_hw_group_eventtest__hybrid_raw1test__hybrid_eventsintel-pt-test.cdump_packetget_pt_capsbp-modify.cbp_1bp_2spawn_child.part.0amd-ibs-via-core-pmu.csub_testssetup.chelpline.cnop_helpline__popnop_helpline__pushnop_helpline__showdefault_helpline_fnsprogress.cnull_progress__updatenull_progress__opsperf_stdio__errorperf_stdio__warningperf_eopsdefault_eopshe_get_periodhe_get_period_syshe_get_period_ushe_get_period_guest_syshe_get_period_guest_ushe_get_raw_nr_eventshpp__nop_cmphpp__equalhpp__header_fnhpp_entry_scnprintfhpp__width_fn__hpp__fmthe_get_raw_periodhpp__sort_overhead_acchpp__entry_overhead_syshpp__entry_overhead_ushpp__entry_periodhpp__entry_sampleshpp__entry_overhead_guest_syshpp__entry_overhead_guest_ushpp__entry_overheadhpp__sort_overheadhpp__sort_overhead_guest_ushpp__sort_overhead_ushpp__sort_sampleshpp__sort_periodhpp__sort_overhead_syshpp__sort_overhead_guest_syshpp__entry_overhead_acchpp__color_overhead_guest_syshpp__color_overheadhpp__color_overhead_syshpp__color_overhead_ushpp__color_overhead_guest_ushpp__color_overhead_accipchain__fprintf_graph_lineipchain__fprintf_graph.constprop.0ipchain__fprintf_graph__callchain__fprintf_graphrem_sq_bracketrem_hits__callchain__fprintf_flat.isra.0__callchain__fprintf_foldedcallchain__fprintf_graph.constprop.0hist_entry_callchain__fprintf.constprop.0browser.cui_browser__color_configui_browser__colorsets__ui_browser__refreshdisasm_line__filterannotate_browser__writeannotate_browser__set_percent_colorannotate_browser__set_colorannotate_browser__printfui_browser__set_jumps_percent_colorannotate_browser__write_graphannotate_browser__refreshannotate_browser__calc_percentannotate_browser__show.constprop.0__annotate_browser__search__annotate_browser__search_reverseseq.1annotate_browser__callqsymbol__tui_annotate.coldannotate_browser__callq.coldhists.chist_browser__check_output_fullhist_browser__check_dump_full__hpp_get_period__hpp_get_period_sys__hpp_get_period_us__hpp_get_period_guest_sys__hpp_get_period_guest_us__hpp_get_acc_perioddo_exit_browserfilter_group_entrieshist_browser__fprintf_callchain_entrycallchain_node__init_have_children_rb_treehist_browser__hpp_color_overhead_guest_ushist_browser__hpp_color_overhead_guest_syshist_browser__hpp_color_overhead_ushist_browser__hpp_color_overhead_syshist_browser__hpp_color_overheadhist_browser__refresh_dimensionshist_browser__show_callchain_entryhists_browser__scnprintf_titledo_annotatedo_run_scriptdo_browse_mapdo_res_sample_scriptblock_hists_browser__titleperf_evsel_menu__writehist_entry__init_have_children.part.0hist_browser__hpp_color_overhead_acchist_browser__show_callchain_list.part.0switch_data_fileis_input_name_malloceddo_switch_datahist_browser__folded_callchain_str.isra.0hist_browser__show_callchain_graphhist_browser__show_callchainhists_browser__headershists_browser__hierarchy_headershists__filter_entriesui_browser__hists_seekhist_browser__show_hierarchy_entryhist_browser__show_entryhist_browser__refreshadd_script_opthist_browser__nr_entrieshist_browser__resethists_browser__zoom_mapdo_zoom_threaddo_zoom_socketdo_zoom_dsocallchain_node__set_folding_rb_treehist_entry__set_folding.part.0hist_browser__set_foldingcallchain_node__count_rows_rb_treecallchain__count_rowshierarchy_count_rowshist_browser__toggle_foldadd_annotate_opt.isra.0do_toggle_callchainseq.3evsel__hists_browsetop_help.1report_help.2map_browser__writescripts.cscripts_configui_browser__argv_writeres_sample.cres_sample_configcontext_lenui__sigwinchui__need_resizeui__sigconttty.0done.1ui__signal_backtraceui__signalbuf.0perf_tui__errorperf_tui__warningtui_helpline__poptui_helpline__showbacklog.0tui_helpline__push__tui_progress__inittui_progress__finishtui_progress__updatetui_progress__opsContext.cperf_sample_srclineperf_set_itrace_optionsperf_sample_insnperf_sample_srccodemoduledef.0ContextMethodslibbpf.c__btf_kind_strcompare_vsi_offcmp_progsfind_prog_by_sec_insnbpf_core_hash_fnbpf_core_equal_fnbpf_link_perf_dealloccmp_externsavail_func_cmpadjust_ringbuf_szprobe_kern_bpf_cookieprobe_kern_probe_read_kernelprobe_perf_linkgen_kprobe_legacy_event_nameindex.0append_to_fileprobe_kern_btf_enum64strs.2probe_kern_btf_type_tagstrs.3probe_kern_btf_decl_tagstrs.4probe_kern_btf_floatstrs.5probe_kern_btf_func_globalstrs.8probe_kern_btf_datasecstrs.9probe_kern_btf_funcstrs.10probe_kern_btfstrs.11find_int_btf_idavail_kallsyms_cbpatch_loglibbpf_get_type_namessection_defslibbpf_prepare_prog_loadbpf_link__detach_struct_ops__base_prcmp_relocsprobe_kern_exp_attach_typeprobe_uprobe_multi_linkprobe_kern_arg_ctx_tagcached_result.15strs.16probe_module_btfstrs.6probe_kern_array_mmapbpf_object__elf_finishsec_def_matches.isra.0find_sec_defcustom_sec_def_cntcustom_sec_defshas_custom_fallback_defadjust_prog_btf_ext_info.isra.0bpf_link__detach_fdprobe_kern_prog_namebpf_map__destroybpf_map__set_pin_path.part.0bpf_link_perf_detachhas_debugfs.1bpf_object_unload.isra.0__libbpf_prbpf_get_map_info_from_fdinfoparse_uint_from_fileperf_event_open_probeprobe_kern_syscall_wrapperprobe_prog_bind_mapprobe_kern_global_databpf_object__elf_initelf_sec_hdrelf_sec_by_idxcreate_placeholder_fdbpf_object__add_mapfill_map_from_definit_struct_ops_mapsset_kcfg_value_numbpf_object__process_kconfig_linebpf_object__read_kconfig_membpf_object__read_kconfig_filepr_perm_msgmake_parent_dircheck_path__bpf_map__iter__func__.17resolve_full_pathdetermine_tracepoint_idperf_buffer__free_cpu_bufperf_buffer__process_records.isra.0kernel_supports.part.0feature_probesbpf_program_attach_fdbpf_object__init_internal_maplibbpf_find_prog_btf_idbpf_object__append_subprog_code.isra.0elf_sec_nameelf_sec_databtf_fixup_datasecbtf_fixup_datasec.coldbpf_program__attach_btf_idfind_kcfg_typeget_map_field_intreloc_prog_func_and_line_infobpf_object__reloc_code.part.0bpf_object_load_progload_module_btfsfind_ksym_btf_id.constprop.0find_kernel_btf_id.constprop.0bpf_core_resolve_relobpf_object__load_vmlinux_btflast_custom_sec_def_handler_idattach_type_namelink_type_namemap_type_nameprog_type_namebuild_map_pin_pathbpf_object__init_mapsbpf_object_open.part.0CSWTCH.644bpf_object_open.part.0.coldpopulate_skeleton_mapsattach_kprobe_multiattach_tpattach_raw_tpprefixes.13libbpf_num_possible_cpus.part.0cpus.18map_set_def_max_entriesbpf_object__create_mapbpf_object__create_mapsbpf_object_load.constprop.0global_ctx_mapvalidate_map_op__perf_buffer__newalloc_zero_tailing_infolibbpf_err.part.0bpf_obj_get_next_idbpf_map_batch_commonmemlock_bumpednlattr.cnla_attr_minlenbtf.cbtf_rewrite_type_idsbtf_dedup_identity_hash_fnbtf_dedup_collision_hash_fnbtf_dedup_equal_fnbtf_hash_structbtf_hash_fnprotobtf_dedup_remap_type_idbtf_ext_setup_infobtf_new_emptybtf_bswap_type_restbtf_equal_enumbtf_compat_enumbtf_shallow_equal_structbtf_equal_arraybtf_get_raw_databtf_type_size.isra.0btf_ensure_modifiablebtf_validate_idbtf_dedup_identical_arrays.isra.0btf_voidbtf_dedup_identical_structsbtf_dedup_ref_typebtf_commit_typebtf_dedup_is_equivbtf_dedup_is_equiv.colddetermine_ptr_sizelong_aliases.0determine_ptr_size.coldbtf__align_of.coldbtf__find_by_name.coldbtf_find_by_name_kindbtf_find_by_name_kind.coldbtf_newbtf_parse_rawstrs_dedup_remap_str_offbtf_rewrite_strbtf_add_ref_kindbtf_add_compositebtf_add_enum_commonbtf_parse_elf.part.0btf__dedup.coldlibbpf_errno.clibbpf_strerror_tablestr_error.cnetlink.cparse_xdp_features__dump_link_nlmsgparse_genl_family_idget_xdp_infoget_tc_infonetlink_recvmsglibbpf_netlink_send_recvtc_qdisc_modifyclsact_config__bpf_tc_detachbpf_prog_linfo.clibbpf_probes.cget_kernel_version.part.0probe_prog_load.constprop.0probe_prog_load.constprop.0.coldhashmap.cbtf_dump.cstr_hash_fnstr_equal_fnbtf_dump_resizebtf_dump_drop_modsbtf_dump_add_emit_queue_idbtf_dump_order_typebtf_dump_printfbtf_dump_emit_modsbtf_dump_emit_bit_paddingPREFIXESbtf_dump_base_type_check_zerobytecmp.0btf_dump_name_dups.isra.0btf_dump_resolve_namebtf_dump_emit_enum_defbtf_dump_emit_struct_fwdbtf_dump_get_enum_value.isra.0btf_dump_enum_databtf_dump_emit_type_chainbtf_dump_emit_struct_defbtf_dump_emit_type_declbtf_dump_emit_type_castbtf_dump_emit_typedef_def.constprop.0btf_dump_emit_typemissing_base_typesbtf_dump_type_data_check_zero.isra.0btf_dump_dump_type_data.isra.0ringbuf.cringbuf_process_ringringbuf_free_ringuser_ring_buffer__free.part.0strset.cstrset_hash_fnstrset_equal_fnlinker.cinit_secadd_dst_secadd_src_seccheck_btf_type_idcheck_btf_str_offadd_btf_ext_recextend_secglob_sym_btf_matchesmap_defs_matchbpf_linker__free.part.0emit_elf_data_sec.constprop.0emit_btf_ext_data.part.0.isra.0secs_match.part.0.isra.0add_new_sym.isra.0bpf_linker__add_file.coldgen_loader.cadd_dataget_ksym_descemitmove_ctx2blobCSWTCH.77emit_rel_storeemit_sys_bpfmove_blob2blobemit_debug.part.0debug_regsdebug_ret__emit_sys_closeemit_sys_close_blobemit_ksym_relo_log.part.0emit_bpf_find_by_name_kindmove_stack2blob.constprop.0emit_check_errrelo_core.ccore_relo_kind_strbpf_core_calc_field_relobpf_core_calc_type_relobpf_core_names_matchbpf_core_calc_enumval_relo.isra.0bpf_core_calc_relobpf_core_match_memberCSWTCH.124CSWTCH.126usdt.ccmp_elf_segsspecs_hash_fnbpf_link_usdt_deallocbpf_link_usdt_detachspecs_equal_fnfind_elf_sec_by_namecalc_pt_regs_offreg_map.0parse_vma_segszip.csymbol_cmpelf_sym_iter_nextelf_sym_iter_newcrtstuff.cderegister_tm_clones__do_global_dtors_auxcompleted.0__do_global_dtors_aux_fini_array_entryframe_dummy__frame_dummy_init_array_entrydecompress_eventmap_for_pmuhas_last_result.3last_result.2has_last_map_search.1last_map_search.0pmu_sys_event_tablesmetricgroupspmu_events__westmereex_default_corepmu_events__westmereep_sp_default_corepmu_events__westmereep_dp_default_corepmu_metrics__tigerlake_default_corepmu_events__tigerlake_default_corepmu_events__tigerlake_uncore_arbpmu_events__tigerlake_uncore_clockpmu_events__tigerlake_uncore_imc_free_running_0pmu_events__tigerlake_uncore_imc_free_running_1pmu_metrics__snowridgex_uncore_iiopmu_metrics__snowridgex_uncore_imcpmu_events__snowridgex_default_corepmu_events__snowridgex_uncore_chapmu_events__snowridgex_uncore_iiopmu_events__snowridgex_uncore_iio_free_runningpmu_events__snowridgex_uncore_imcpmu_events__snowridgex_uncore_imc_free_runningpmu_events__snowridgex_uncore_irppmu_events__snowridgex_uncore_m2mpmu_events__snowridgex_uncore_m2pciepmu_events__snowridgex_uncore_pcupmu_events__snowridgex_uncore_uboxpmu_metrics__skylakex_default_corepmu_metrics__skylakex_uncore_iiopmu_metrics__skylakex_uncore_imcpmu_events__skylakex_default_corepmu_events__skylakex_uncore_chapmu_events__skylakex_uncore_iiopmu_events__skylakex_uncore_imcpmu_events__skylakex_uncore_irppmu_events__skylakex_uncore_m2mpmu_events__skylakex_uncore_m3upipmu_events__skylakex_uncore_pcupmu_events__skylakex_uncore_uboxpmu_events__skylakex_uncore_upipmu_metrics__skylake_default_corepmu_events__skylake_default_corepmu_events__skylake_uncore_arbpmu_events__skylake_uncore_cboxpmu_events__skylake_uncore_clockpmu_events__silvermont_default_corepmu_events__sierraforest_default_corepmu_metrics__sapphirerapids_default_corepmu_events__sapphirerapids_default_corepmu_events__sapphirerapids_uncore_chapmu_events__sapphirerapids_uncore_cxlcmpmu_events__sapphirerapids_uncore_cxldppmu_events__sapphirerapids_uncore_iiopmu_events__sapphirerapids_uncore_iio_free_runningpmu_events__sapphirerapids_uncore_imcpmu_events__sapphirerapids_uncore_irppmu_events__sapphirerapids_uncore_m2hbmpmu_events__sapphirerapids_uncore_m2mpmu_events__sapphirerapids_uncore_m2pciepmu_events__sapphirerapids_uncore_m3upipmu_events__sapphirerapids_uncore_mchbmpmu_events__sapphirerapids_uncore_mdfpmu_events__sapphirerapids_uncore_pcupmu_events__sapphirerapids_uncore_uboxpmu_events__sapphirerapids_uncore_upipmu_metrics__sandybridge_default_corepmu_events__sandybridge_default_corepmu_events__sandybridge_uncore_arbpmu_events__sandybridge_uncore_cboxpmu_metrics__rocketlake_default_corepmu_events__rocketlake_default_corepmu_events__rocketlake_uncore_arbpmu_events__rocketlake_uncore_clockpmu_events__nehalemex_default_corepmu_events__nehalemep_default_corepmu_events__meteorlake_cpu_atompmu_events__meteorlake_cpu_corepmu_events__meteorlake_uncore_clockpmu_events__meteorlake_uncore_hac_arbpmu_events__meteorlake_uncore_hac_cbopmu_events__meteorlake_uncore_imcpmu_events__meteorlake_uncore_imc_free_running_0pmu_events__meteorlake_uncore_imc_free_running_1pmu_events__lunarlake_cpu_atompmu_events__lunarlake_cpu_corepmu_events__knightslanding_default_corepmu_events__knightslanding_uncore_chapmu_events__knightslanding_uncore_edc_eclkpmu_events__knightslanding_uncore_edc_uclkpmu_events__knightslanding_uncore_imc_dclkpmu_events__knightslanding_uncore_imc_uclkpmu_events__knightslanding_uncore_m2pciepmu_metrics__jaketown_default_corepmu_events__jaketown_default_corepmu_events__jaketown_uncore_cboxpmu_events__jaketown_uncore_hapmu_events__jaketown_uncore_imcpmu_events__jaketown_uncore_irppmu_events__jaketown_uncore_pcupmu_events__jaketown_uncore_qpipmu_events__jaketown_uncore_r2pciepmu_events__jaketown_uncore_r3qpipmu_events__jaketown_uncore_uboxpmu_metrics__ivytown_default_corepmu_events__ivytown_default_corepmu_events__ivytown_uncore_cboxpmu_events__ivytown_uncore_hapmu_events__ivytown_uncore_imcpmu_events__ivytown_uncore_irppmu_events__ivytown_uncore_pcupmu_events__ivytown_uncore_qpipmu_events__ivytown_uncore_r2pciepmu_events__ivytown_uncore_r3qpipmu_events__ivytown_uncore_uboxpmu_metrics__ivybridge_default_corepmu_events__ivybridge_default_corepmu_events__ivybridge_uncore_arbpmu_events__ivybridge_uncore_cboxpmu_metrics__icelakex_default_corepmu_events__icelakex_default_corepmu_events__icelakex_uncore_chapmu_events__icelakex_uncore_iiopmu_events__icelakex_uncore_iio_free_runningpmu_events__icelakex_uncore_imcpmu_events__icelakex_uncore_imc_free_runningpmu_events__icelakex_uncore_irppmu_events__icelakex_uncore_m2mpmu_events__icelakex_uncore_m2pciepmu_events__icelakex_uncore_m3upipmu_events__icelakex_uncore_pcupmu_events__icelakex_uncore_uboxpmu_events__icelakex_uncore_upipmu_metrics__icelake_default_corepmu_events__icelake_default_corepmu_events__icelake_uncore_arbpmu_events__icelake_uncore_clockpmu_metrics__haswellx_default_corepmu_events__haswellx_default_corepmu_events__haswellx_uncore_cboxpmu_events__haswellx_uncore_hapmu_events__haswellx_uncore_imcpmu_events__haswellx_uncore_irppmu_events__haswellx_uncore_pcupmu_events__haswellx_uncore_qpipmu_events__haswellx_uncore_r2pciepmu_events__haswellx_uncore_r3qpipmu_events__haswellx_uncore_sboxpmu_events__haswellx_uncore_uboxpmu_metrics__haswell_default_corepmu_events__haswell_default_corepmu_events__haswell_uncore_arbpmu_events__haswell_uncore_cboxpmu_events__haswell_uncore_clockpmu_events__graniterapids_default_corepmu_events__grandridge_default_corepmu_events__goldmontplus_default_corepmu_events__goldmont_default_corepmu_events__emeraldrapids_default_corepmu_events__emeraldrapids_uncore_chapmu_events__emeraldrapids_uncore_cxlcmpmu_events__emeraldrapids_uncore_cxldppmu_events__emeraldrapids_uncore_iiopmu_events__emeraldrapids_uncore_iio_free_runningpmu_events__emeraldrapids_uncore_imcpmu_events__emeraldrapids_uncore_irppmu_events__emeraldrapids_uncore_m2hbmpmu_events__emeraldrapids_uncore_m2mpmu_events__emeraldrapids_uncore_m2pciepmu_events__emeraldrapids_uncore_m3upipmu_events__emeraldrapids_uncore_mchbmpmu_events__emeraldrapids_uncore_mdfpmu_events__emeraldrapids_uncore_pcupmu_events__emeraldrapids_uncore_uboxpmu_events__emeraldrapids_uncore_upipmu_metrics__elkhartlake_default_corepmu_events__elkhartlake_default_corepmu_metrics__cascadelakex_default_corepmu_metrics__cascadelakex_uncore_iiopmu_metrics__cascadelakex_uncore_imcpmu_events__cascadelakex_default_corepmu_events__cascadelakex_uncore_chapmu_events__cascadelakex_uncore_iiopmu_events__cascadelakex_uncore_imcpmu_events__cascadelakex_uncore_irppmu_events__cascadelakex_uncore_m2mpmu_events__cascadelakex_uncore_m3upipmu_events__cascadelakex_uncore_pcupmu_events__cascadelakex_uncore_uboxpmu_events__cascadelakex_uncore_upipmu_metrics__broadwellx_default_corepmu_events__broadwellx_default_corepmu_events__broadwellx_uncore_cboxpmu_events__broadwellx_uncore_hapmu_events__broadwellx_uncore_imcpmu_events__broadwellx_uncore_irppmu_events__broadwellx_uncore_pcupmu_events__broadwellx_uncore_qpipmu_events__broadwellx_uncore_r2pciepmu_events__broadwellx_uncore_r3qpipmu_events__broadwellx_uncore_sboxpmu_events__broadwellx_uncore_uboxpmu_metrics__broadwellde_default_corepmu_events__broadwellde_default_corepmu_events__broadwellde_uncore_cboxpmu_events__broadwellde_uncore_hapmu_events__broadwellde_uncore_imcpmu_events__broadwellde_uncore_irppmu_events__broadwellde_uncore_pcupmu_events__broadwellde_uncore_r2pciepmu_events__broadwellde_uncore_uboxpmu_metrics__broadwell_default_corepmu_events__broadwell_default_corepmu_events__broadwell_uncore_arbpmu_events__broadwell_uncore_cboxpmu_events__broadwell_uncore_clockpmu_events__bonnell_default_corepmu_metrics__amdzen4_default_corepmu_events__amdzen4_amd_dfpmu_events__amdzen4_amd_l3pmu_events__amdzen4_amd_umcpmu_events__amdzen4_default_corepmu_metrics__amdzen3_default_corepmu_events__amdzen3_amd_dfpmu_events__amdzen3_amd_l3pmu_events__amdzen3_default_corepmu_metrics__amdzen2_default_corepmu_events__amdzen2_amd_dfpmu_events__amdzen2_amd_l3pmu_events__amdzen2_default_corepmu_metrics__amdzen1_default_corepmu_events__amdzen1_amd_dfpmu_events__amdzen1_amd_l3pmu_events__amdzen1_default_corepmu_metrics__alderlaken_default_corepmu_events__alderlaken_default_corepmu_events__alderlaken_uncore_arbpmu_events__alderlaken_uncore_clockpmu_events__alderlaken_uncore_imcpmu_events__alderlaken_uncore_imc_free_running_0pmu_events__alderlaken_uncore_imc_free_running_1pmu_metrics__alderlake_cpu_atompmu_metrics__alderlake_cpu_corepmu_metrics__alderlake_default_corepmu_events__alderlake_cpu_atompmu_events__alderlake_cpu_corepmu_events__alderlake_uncore_arbpmu_events__alderlake_uncore_clockpmu_events__alderlake_uncore_imcpmu_events__alderlake_uncore_imc_free_running_0pmu_events__alderlake_uncore_imc_free_running_1pmu_events__test_soc_sys_uncore_sys_ccn_pmupmu_events__test_soc_sys_uncore_sys_cmn_pmupmu_events__test_soc_sys_uncore_sys_ddr_pmupmu_metrics__test_soc_cpu_default_corepmu_events__test_soc_cpu_default_corepmu_events__test_soc_cpu_hisi_sccl_ddrcpmu_events__test_soc_cpu_hisi_sccl_l3cpmu_events__test_soc_cpu_uncore_cboxpmu_events__test_soc_cpu_uncore_imcpmu_events__test_soc_cpu_uncore_imc_free_runningfs.cio__initio__get_chario__getdelimsysfs__known_mountpointsprocfs__known_mountpointsdebugfs__known_mountpointstracefs__known_mountpointshugetlbfs__known_mountpointsbpf_fs__known_mountpointsfs__sysfssysfs_init_oncefs__init_onceinit_once.6fs__procfsprocfs_init_onceinit_once.5fs__debugfsdebugfs_init_onceinit_once.4fs__tracefstracefs_init_onceinit_once.3fs__hugetlbfshugetlbfs_init_onceinit_once.2fs__bpf_fsbpf_fs_init_onceinit_once.1fs__read_mountsfs__valid_mountfs__check_mountsmem_toupperfs__env_override__PRETTY_FUNCTION__.0mount_overloadfilename__read_ull_basesysfs__read_ull_basetracing_path.ctracing_path__tracing_path_settracing_path_tracefs_mounttracing_path_debugfs_mountcpu.cstr_error_r.c__libperf_pratomic_readatomic_setrefcount_setrefcount_readrefcount_inc_not_zero__PRETTY_FUNCTION__.5refcount_inc__PRETTY_FUNCTION__.6refcount_sub_and_test__PRETTY_FUNCTION__.4refcount_dec_and_testperf_cpu_map__refcntcpu_map__deletecpu_map__new_sysconfcpu_map__new_sysfs_onlinecmp_cpu__perf_cpu_map__cpucpu_map__trim_new__PRETTY_FUNCTION__.3__perf_cpu_map__nrthreadmap.c__PRETTY_FUNCTION__.1__PRETTY_FUNCTION__.2perf_thread_map__resetperf_thread_map__deleteINIT_LIST_HEAD__xyarray__entryxyarray__max_yxyarray__max_xperf_evsel__alloc_mmapsys_perf_event_openget_group_fdempty_cpu_map.1empty_thread_map.0perf_evsel__close_fd_cpuperf_evsel__read_groupperf_evsel__adjust_valuesperf_evsel__ioctlperf_evsel__run_ioctl__list_addlist_add_tail__list_del__list_del_entrylist_del_inithlist_add_headfdarray__available_entriesperf_evlist__first__perf_evlist__propagate_mapsperf_evlist__purgeperf_evlist__id_hashperf_evlist__munmap_filteredperf_evlist__alloc_mmapperf_evsel__set_sid_idxperf_evlist__set_mmap_firstmmap_per_evselmmap_per_threadmmap_per_cpuperf_evlist__nr_mmapsring_buffer_read_headring_buffer_write_tailmul_u64_u32_shrperf_mmap__write_tailperf_mmap__emptyoverwrite_rb_find_range__perf_mmap__read_initperf_mmap__readread_perf_counterread_timestampzalloc.cxyarray.cexec-cmd.creport.constprop.0add_pathpretty_print_string_listlist_commands_in_dirpager.cwait_for_pagerpager_processpager_preexecwait_for_pager_signalforced_pagerpager_columnspager_argvspawned_pagerparse-options.coption__cmpprint_option_helpusage_with_options_internal.part.0get_argget_valuerun-command.cdie.constprop.0sigchain.csigchain_push.isra.0signalssubcmd-config.c__tolower__toupperio__get_hexread_to_eol__FRAME_END__perf_evlist__mmap_opsperf_evsel__initstrset__find_strperf_evlist__read_formatbpf_core_calc_relo_insnstrset__dataget_kernel_versionlibbpf_add_memstrset__free__perf_evlist__set_leaderbpf_core_format_specperf_evsel__read_sizeperf_evlist__add_pollfdperf_evsel__apply_filter__bpf_core_types_matchlibbpf_nla_parsebpf_gen__map_createperf_evlist__alloc_pollfdperf_mmap__munmapusdt_manager_freeperf_evsel__free_idperf_evsel__free_fd__bpf_core_types_are_compatparse_cpu_mask_strlibbpf__load_raw_btfbtf_type_visit_str_offslibbpf_printxyarray__newperf_evsel__alloc_fdbpf_gen__prog_loadbpf_gen__initperf_cpu_map__set_nrparse_btf_map_defbpf_gen__record_attach_targetzip_archive_find_entryxyarray__resetkernel_supportsperf_evsel__close_fdbtf__find_by_name_kind_ownlibbpf_kallsyms_parseelf_resolve_syms_offsetsbpf_gen__map_freezebpf_gen__finishperf_cpu_map__is_subsetelf_find_func_offsetbtf_get_kernel_prefix_kindperf_cpu_map__alloclibbpf_ensure_membtf_type_by_idzip_archive_closepreadn_GLOBAL_OFFSET_TABLE_elf_resolve_pattern_offsetshashmap__sizebpf_gen__map_update_elem_DYNAMICxyarray__deleteelf_find_func_offset_from_filehashmap__clearbpf_gen__load_btfbtf_get_from_fdperf_mmap__initperf_cpu_map__idxlibbpf_strerror_rperf_mmap__getbump_rlimit_memlockhashmap_findlibbpf_nla_parse_nestedbpf_gen__record_externstrset__newwritenbpf_gen__record_relo_core__zfreeperf_evlist__id_addparse_cpu_mask_filebtf_ext_visit_type_idsperf_mmap__mmap_lenbpf_gen__populate_outer_mapusdt_manager_attach_usdtbpf_core_parse_specperf_evsel__alloc_idzip_archive_open__GNU_EH_FRAME_HDRhashmap_insertbpf_core_essential_name_lenglob_matchperf_mmap__mmapperf_evlist__reset_id_hashperf_mmap__read_headhashmap__freebpf_core_patch_insnbtf_ext_visit_str_offshashmap_deleteelf_closeusdt_manager_newperf_mmap__putelf_openstrset__data_sizesys_bpf_prog_loadperf_mmap__read_selfstrset__add_strbtf_load_into_kernelbpf_core_add_candshashmap__newperf_evlist__exitbpf_gen__freeperf_evlist__initperf_evlist__id_add_fdperf_evlist__go_system_wideperf_thread_map__reallocbtf_type_visit_type_idsskip_mods_and_typedefslibbpf_nla_dump_errormsg__bitmap_orperf_event_paranoid_checkmaps__fixup_endintel_pt_decoder_freeui_browser__help_windowparse_events__is_hardcoded_terminsn_get_lengthauxtrace__dump_auxtrace_samplebtf__load_into_kernellibbpf_probe_bpf_map_typeperf_evlist__pollevlist__toggle_enablensinfo__mountns_entermaps__putperf_config_boolbtf_dump__dump_typepstack__pushevlist__toggle_bkw_mmapui_browser__reset_index__openat64_2@GLIBC_2.7dso__data_put_fdsuite__hybriddebuginfo__find_line_rangeperf_event_attr__fprintfstrtoboolprint_symbol_eventsparse_events_get_linenoaddr_map_symbol__exitdo_write__perf_hook_desc_record_startsetbuf@GLIBC_2.2.5pr_statbuild_id__init__perf_reg_name_mipstui_helpline_fnspmu_events__test_soc_sysevlist_cpu_iterator__endintlist__findarch_evsel__open_strerrordso__set_module_infowait@GLIBC_2.2.5zstd_finistrdup@GLIBC_2.2.5perf_event__process_switchhist_iter_branchperf_event__fprintf_taskcu_find_lineinfoperf_event__fprintf_namespacespmu_events_table__for_each_eventperf_tool_event__from_strparse_callchain_record_Py_Deallocdwarf_addrdie@ELFUTILS_0.122annotate_parse_percent_typeparse_clockidmainuser_access_is_supportedperf_pmu__format_parsecpu__get_nodePyLong_FromLongarch_evsel__set_sample_weightannotation__update_column_widthsperf_pmu__scan_byteself64_newehdr@ELFUTILS_1.0bpf_map__lookup_elemtest__amd_ibs_via_core_pmubtf__name_by_offsetui_browser__refresh_dimensionsevlist__strerror_mmapdso__data_read_offsetgetsockname@GLIBC_2.2.5suite__demangle_javaopen_svgbtf__load_vmlinux_btfdso__needs_decompresstests__symbolsbranch_type_strmap__fprintf_srclineperf_config_scancond_init_psharedinat_group_table_15_2parse_events_optionevsel__name_isperf_debug_optionperf_data__sizemap__objdump_2memperf_mem__lck_scnprintfuname@GLIBC_2.2.5pthread_mutexattr_setpshared@GLIBC_2.34feof@GLIBC_2.2.5exit_rwsemui__question_windowdso__set_short_nameperf_pmu__is_softwareevsel__id_hdr_size__perf_reg_ip_riscvreset_fd_limitepoll_ctl@GLIBC_2.3.2symbols__fixup_duplicatebpf_prog_linfo__lfind_addr_funcnuma_num_configured_cpus@libnuma_1.2setup_python_scriptingcpu_map__new_datacallchain_appendmachine__isfdopen@GLIBC_2.2.5sample__resolve_memperf_singlethreadedcmd_kallsymsparse_events_termsPyModule_Create2inat_group_table_17_1hists__filter_by_socketmmap_cpu_mask__duplicatebpf_map_get_fd_by_id_optsmachine__process_lost_eventsymlink@GLIBC_2.2.5ids__insertdso__fprintfsuite__pfmsymbol__annotatesort_timepclose@GLIBC_2.2.5numa_node_to_cpus@libnuma_1.2arm_spe_process_auxtrace_infoselect@GLIBC_2.2.5usage_with_options_msg__isoc23_strtoul@GLIBC_2.38memcpy@GLIBC_2.14evsel__group_desclsdirdb_export__branch_type_find_next_zero_bitpmu_events__amdzen3thread__find_map_fbbtf__new_emptyperf_buffer__new_rawworkload__noploopgelf_xlatetom@ELFUTILS_1.0perf_config_systemavg_statssvg_interruptbpf_map__set_key_sizebpf_link_createdie_is_func_instanceprint_tool_eventsbpf_map_createis_bts_event__isoc99_sscanf@GLIBC_2.7bpf_btf_loadstrlist__addevlist__id2sidinline_node__deleterecord_opts__configrblist__deletepstack__newsuite__parse_eventsdotsrealloc@GLIBC_2.2.5evsel_streams__reportcomm__overrideZSTD_initCStreamperf_parse_sublevel_optionsperf_thread_map__pidthread_map__new_by_uidtests__thread_map_synthesizeperf_pmu__find_metrics_table_sort__sym_cmpdebuginfo__deletecompat_auxtrace_mmap__write_tailmachine__process_itrace_start_eventperf_evlist__enableperf_env__arch_strerrnoexpr_get_outbtf__add_typedefconvert_unit_doublebuild_id__mark_dso_hitsvg_io_legendascandirat64@GLIBC_2.15perf_config_set__perf_reg_sp_cskyignore_callees_regexcmd_diffbpf_program__unloadbpf_map__set_max_entriesgelf_getverdaux@ELFUTILS_1.0PyDict_SetItemStringthread__new__TMC_END__strndup@GLIBC_2.2.5dso__sort_by_namedefault_parent_patterndefault_branch_sort_ordersymbol__tty_annotate2argv_splitinat_group_table_26cpu__get_die_idtimestamp__scnprintf_nsecbench_formatnsinfo__in_pidnspthread_mutex_destroy@GLIBC_2.2.5evsel__configcallchain_paramdwfl_report_begin@ELFUTILS_0.122intel_pt_pmu_default_config_ITM_deregisterTMCloneTablesort_mem_lvl__dsos__read_build_idsperf_config_u8ZSTD_freeCStreamSLtt_get_terminfo@SLANG2show_available_funcsbpf_map_lookup_and_delete_batchcgroup__newhist_browser__inithist_browser__deletesuite__bp_signalperf_hpp__set_elidedie_find_memberinat_escape_table_2_1auxtrace_queues__add_eventbtf__freenuma_allocate_nodemask@libnuma_1.2tracefs__configuredbpf_program__attach_tcxtests__pmuEVP_DigestUpdate@OPENSSL_3.0.0debug_display_timekallsyms__is_functionevlist__enable_evselevlist__set_tracking_eventbtf__add_restrictdown_readaccess@GLIBC_2.2.5__perf_reg_ip_powerpcmap_symbol__tui_annotatecpu__max_nodebpf_object__loaddso__set_build_idbpf_tc_hook_destroymaps__emptyperf_stat__skip_metric_eventtests__kmod_path__parsetests__event_groupsinsn_get_immediatecgroupfs_find_mountpointparse_events_set_lvalevsel__prepare_openhpp__fmt_acc__get_srclineevlist__parse_sample_timestampevents_stats__auxtrace_error_warndso__decompress_kmodule_pathtests__fdarray__filterperf_event__process_lost_samplescmd_buildid_listbpf_prog_linfo__newioctl@GLIBC_2.2.5bench_synthesize__ctype_b_loc@GLIBC_2.3setsockopt@GLIBC_2.2.5suite__time_utilsinat_primary_tabledso_to_testsort_mispredictnsinfo__putfile__read_mapsdwfl_report_end@ELFUTILS_0.122dump_insndel_perf_probe_eventsarch__post_process_probe_trace_eventsPySys_SetArgvargv_freebpf_enable_statsevsel__is_aux_eventevlist__valid_sample_typeprobe_cache__add_entryring_buffer__pollcompat_auxtrace_mmap__read_headperf_buffer__epoll_fddie_get_scopesmap__kmapsperf_cpu_map__empty_newdwarf_attr@ELFUTILS_0.122__build_id_cache__add_ssort_dso_toevlist__cpu_beginmap__find_symbol_by_name_idxperf_can_sample_identifierparse_events_lexpmu_events__test_soc_cpuprint_hwcache_eventsbpf_map_get_next_idparse_events__delete_bufferpmu_events__emeraldrapidsSLsmg_set_color@SLANG2dsos__findnew_idbpf_object__unpin_programsSLang_getkey@SLANG2mkfifo@GLIBC_2.2.5perf_event_mlock_kb_in_pagespath__join3__intel_pt_log_packetsetup_sortingfcntl@GLIBC_2.2.5strncpy@GLIBC_2.2.5perf_evlist__filter_pollfdperf_env__read_cpu_topology_mapbtf__resolve_sizeitrace_parse_synth_optsperf_pmu__warn_invalid_configlocaltime_r@GLIBC_2.2.5memmove@GLIBC_2.2.5intel_pt_insn_descPyModule_GetDictPyObject_SetAttrStringsort_cyclesthread__find_symbol_fbprocfs__mountpointevsel__name__assert_fail@GLIBC_2.2.5perf_hpp_listparse_events_get_llocevlist__finalize_ctlfdfcntl64@GLIBC_2.28ui_browser__gotorc_titlenuma_bitmask_free@libnuma_1.2evlist__set_tp_filter_pidstest__dwarf_unwinddwarf_getsrclines@ELFUTILS_0.122auxtrace_mmap_params__inittests__keep_trackingauxtrace_record__free__xpg_strerror_r@GLIBC_2.3.4block_info__putparse_user_regsbpf_program__fdbpf_fs__configuredsort_commevsel__clonerecvmsg@GLIBC_2.2.5pthread_attr_init@GLIBC_2.2.5hists__filter_by_dsobpf_map_update_elempthread_sigmask@GLIBC_2.32cond_waitbpf_map_lookup_elemtoupper@GLIBC_2.2.5__sw_hweight32hists__overhead_widthmaps__load_firstbpf_program__typebench_epoll_waitfind_core_metrics_tableintel_pt_log_dump_buf__isoc99_fscanf@GLIBC_2.7pthread_rwlock_init@GLIBC_2.34block_info__newpmu_metrics_table__for_each_metricsuite__mem2nodedso__find_symbol_nocachefdarray__exitcallchain_total_hitsevlist__stop_sb_threadperf_event__synthesize_stat_eventsPyMem_RawFreeperf_pmu__format_bitsperf_pmu__find_events_tabledb_export__exitcmd_statthread_stack__eventbpf_map__reuse_fdmutex_destroydlsym@GLIBC_2.34dwarf_diecu@ELFUTILS_0.122bpf_map__map_flagsscandir64@GLIBC_2.2.5perf_thread_map__getperf_pmus__findlibbpf_strerrorbpf_map_get_fd_by_idpmu_events__nehalemexevlist__can_select_eventsvg_page_widthpmu_name_len_no_suffixbpf_map__initial_valuecallchain_node__fprintf_valueEVP_MD_CTX_new@OPENSSL_3.0.0perf_thread_map__putaggr_cpu_id__nodedso__data_file_sizemkstemp64@GLIBC_2.2.5parse_events_error__exitmap__srcline__cxa_finalize@GLIBC_2.2.5thread_stack__set_trace_nrsort_typeperf_session__peek_events_Ux86_64_flush_cacheperf_event__process_mmaparch_perf_parse_sample_weightperf_event__synthesize_event_update_unitptrace@GLIBC_2.2.5auxtrace_mmap__mmappmu_events__westmereep_spbpil_offs_to_addrcgroup__getmachine__fprintfsysfs__write_intcmd_helpbuild_id_cache__complementpmu_events__ivytownperf_event__sample_event_sizeaddr_location__exitintel_pt_decodedebugfs__configuredperf_mmap__read_donedwarf_bitoffset@ELFUTILS_0.143dso__last_symbolperf_can_comm_execarch_get_runtimeparamdwarf_diename@ELFUTILS_0.122mutex_lockperf_data__writeget_srcline_splithist_entry__filterevlist__append_tp_filterui_browser__runinsn_get_prefixes__intel_pt_log_insn_no_datahex_widthbpf_prog_linfo__lfinddwarf_formref_die@ELFUTILS_0.122hist_entry__srclinesample_addr_correlates_symins__scnprintflist_common_cmds_helprb_firstexpr_get_lvalperf_evsel__enable_cpuhashmap__capacityannotate_get_insn_locationuser_ring_buffer__reservefind_core_events_table__sched_cpufree@GLIBC_2.7mem_bswap_64syscall@GLIBC_2.2.5hists__total_periodevlist__mmap_sizebpf_program__log_levelinsn_initperf_pmu__config_termsevlist__disable_evselperf_cpu_map__newbpf_btf_get_next_idSLsmg_fill_region@SLANG2remove@GLIBC_2.2.5auxtrace__flush_eventssuite__bp_signal_overflowann_data_statlibbpf_set_strict_modeperf_event__process_exitperf_session__fprintf_infoperf_pmu__scan_filemachine__process_aux_output_hw_id_eventtests__bp_accountingperf_event__fprintf_statmachine__for_each_threadevsel__store_idspstack__popperf_pmus__num_mem_pmussuite__thread_maps_sharefilename__read_strmount@GLIBC_2.2.5machine__idle_threadimmediate_value_is_supportedstrtof@GLIBC_2.2.5symbol__restricted_filenamebpf_map_freezedebugfs__mountpointmachine__fprintf_dsos_buildid__perf_env__insert_bpf_prog_infoinat_group_table_10maps__find_next_entrystrbuf_detachsort_type_offsetsort_addr_fromauxtrace_regroup_aux_outputnsinfo__init__vsnprintf_chk@GLIBC_2.3.4get_term_dimensionsiostat_print_countersbpf_program__attach_kprobemem_info__putbtf__new_empty_splitget_arch_regnumdso__loadedinat_group_tablessort_dso_size__perf_reg_name_loongarchperf_env__read_pmu_mappingssynthesize_perf_probe_commandperf_cpu_map__readmachine__new_kallsymsevlist_cpu_iterator__nextSLsmg_draw_box@SLANG2copyfile_nsinat_get_group_attributedie_get_varname__dsos__findperf_event__process_namespacesis_mem_loads_aux_eventdwarf_onesrcline@ELFUTILS_0.122intlist__adddso__new_idsigqueue@GLIBC_2.2.5unlink@GLIBC_2.2.5hist_entry__collapsehists__linkhisi_ptt_pkt_descexpr_id_data__source_countauxtrace_index__processevlist__reset_prev_raw_countsget_bpf_prog_info_linearexpr__add_id_val_source_countsort_srcline_topmu_metrics__icelakeparse_events_terms__deletetest_attr__openstrncmp@GLIBC_2.2.5perf_cpu_map__has_any_cpu_or_is_emptysymbol__annotate_zero_histogramlzma_end@XZ_5.0perf_cpu_map__puthists__get_entryblock_info__process_symperf_event__fprintfnuma_node_of_cpu@libnuma_1.2perf_evsel__opentests__api_ioexpr__strcmp_cpuid_str__symbol__fprintf_symname_offsparse_events_set_outcopyfile_modebtf__align_ofdefault_tracepoint_sort_ordercmd_scriptsort_srcfilebpf_program__attach_freplacebpf_fs__mountauxtrace_parse_snapshot_optionssrcline_full_filenamesuite__thread_maperrx@GLIBC_2.2.5thread_stack__sample_lateinflateInit2_perf_evsel__deletepthread_mutex_unlock@GLIBC_2.2.5parse_events_terms__initpmu_for_each_core_metricperf_event_paranoidbench_kallsyms_parseperf_evsel__mmapfdarray__growarch_topdown_sample_readevlist__tui_browse_histsbench__runtimeadd_perf_probe_eventsdie_find_tailfuncungetc@GLIBC_2.2.5pmu_metrics__broadwellde_Ux86_64_is_signal_frameevlist__alloc_aggr_statsperf_cpu_map__equalexpr_set_extrapthread_mutexattr_destroy@GLIBC_2.34hists__reset_statsdwarf_getlocations@ELFUTILS_0.157gmtime@GLIBC_2.2.5perf_evlist__openperf_event__synthesize_extra_attr__fprintf_chk@GLIBC_2.3.4maps__remove_mapsperf_buffer__consumeis_regular_file__dsos__findnew_link_by_longname_idbpf_prog_linfo__freecpu__get_core_idordered_events__init__data_startperf_event__process_event_updatebtf__fddso__strerror_loadbench_mem_find_bitftell@GLIBC_2.2.5arch_perf_header_entryparse_events__scan_bufferperf_counts_values__scalePyUnicode_FromStringbtf__add_strdwarf_getlocation@ELFUTILS_0.122maps__findbtf_dump__freeids__newbpf_program__autoloadbtf__type_by_idparse_events__add_eventarch__choose_best_symbolinat_avx_table_5_1ui__initpmu_metrics__icelakexparse_events__filter_pmubtf__parseperf_pmus__have_eventinat_group_table_4perf_event__process_bpfperf_cpu_map__hasperf_event__synthesize_stat_roundsort_abortbpf_program__get_typeblock_range__createcpu_topology__core_widesuite__thread_map_synthesizePyErr_Printbtf__add_func_paramsysctl_perf_event_max_contexts_per_stackmkdir@GLIBC_2.2.5__memsetinat_group_table_24pmu_events__skylakeperf_stat__reset_shadow_statsoutput_field_addarch__intr_reg_mask__bss_startsuite__hists_outputexpr_get_linenoprobe_cache__deleteperf_cap__capableevlist__set_tp_filter__perf_reg_name_powerpc__dsos__addexclude_perfperf_probe_event__copytracing_events__opendirgeteuid@GLIBC_2.2.5evlist__add_wakeup_eventfdordered_events__queuebpf_program__pinpthread_mutex_lock@GLIBC_2.2.5perf_color_default_configinat_escape_table_2_3evlist__reset_aggr_statsperf_pmu__for_each_eventthread_map__new_by_tid_strSLsmg_write_string@SLANG2thread__comm_strexpr_lex_inithists__col_lenperf_tipcond_destroycpu_topology__deleteintel_pt_log_disablepthread_once@GLIBC_2.34svg_highlight_namedso__data_sizehisi_ptt_process_auxtrace_info__cxa_demangle@CXXABI_1.3PyObject_CallObjectperf_evlist__next_mmapevlist__findnew_cgroupperf_thread_map__new_dummystrtok@GLIBC_2.2.5parse_options_subcommandbpf_object__next_programsched_getcpu@GLIBC_2.6thread__exec_commmachine__thread_exec_commalarm@GLIBC_2.2.5arm64_unwind_libunwind_opsintel_pt_decoder_newthread__resolve_callchainparse_events_term__strsort_mem_daddr_sympmu_metrics__tigerlakedso__symtab_originblock_info__create_reportreadlink@GLIBC_2.2.5parse_events_add_tracepoint__stack_chk_fail@GLIBC_2.4inat_escape_table_3ui_browser__rb_tree_refreshsvg_lboxsuite__exprdecay_callchaindso__load_sympmu_events_mapevlist__set_default_cgroupdwfl_module_addrsym@ELFUTILS_0.127bpil_addr_to_offspthread_cond_destroy@GLIBC_2.3.2perf_pmu_get_extradso__is_vdsopthread_barrier_init@GLIBC_2.34perf_evsel__munmaptests__sigtrapperf_pmu_wrapprobe_cache__commitgelf_getshdr@ELFUTILS_1.0suite__mmap_thread_lookupperror@GLIBC_2.2.5disasm_line__is_valid_local_jumpinat_get_avx_attributesort_sym_ipc_nulldwarf_child@ELFUTILS_0.122poll@GLIBC_2.2.5tests__bp_signalparse_events_allocinsn_get_displacementdisasm_line__freebtf__endiannessbench_uprobe_trace_printkmachine__normalized_isdescribe_metricgroupstrtok_r@GLIBC_2.2.5perf_counts__deletebtf__add_structbuild_id_cache__remove_ssighandler_dump_stackdwarf_entrypc@ELFUTILS_0.122hpp_color_scnprintfpthread_rwlock_destroy@GLIBC_2.34call_return_processor__freeparse_callchain_record_optperf_hpp_fmt__dupstr_error_rpthread_attr_setstacksize@GLIBC_2.34__longjmp_chk@GLIBC_2.11__ctype_toupper_loc@GLIBC_2.3pmu_events__broadwelldeevlist__strerror_openpthread_join@GLIBC_2.34evlist__apply_filtersperf_event__synthesize_for_pipememset@GLIBC_2.2.5sort__setup_elidelist_sortbtf__load_module_btfexpr__add_refget_percent_colorexpr_wrapthread_stack__br_sampleperf_session__fprintf_dsos_buildiddso__loadhist__account_cyclesdebuginfo__get_text_offsetlsdir_no_dot_filterfind_source_pathsigchain_push_commonmodules__parsecallchain_node__scnprintf_valuestrfilter__stringinat_get_opcode_attributeevsel__hw_cacheperf_config_globalsscanf@GLIBC_2.2.5SLkp_define_keysym@SLANG2libbpf_unregister_prog_handleris_perf_magic__perf_hook_func_testins__is_callsched_getaffinity@GLIBC_2.3.4hists__reset_col_lenperf_pmus__destroysymbol__newatoi@GLIBC_2.2.5copyfilestrbuf_initbpf_object__prev_maphists__collapse_resortmachines__fprintf_dsosfputs@GLIBC_2.2.5pmu_events__cascadelakexbpf_link__openmemchr_invbpf_map_get_next_keyperf_hpp__is_dynamic_entryperf_session__cpu_bitmapevsel__source_countparse_events_term__termperf_pmu_set_outpmu_events__alderlakehists__decay_entriesauxtrace_record__snapshot_finishalphasort64@GLIBC_2.2.5perf_event__process_stat_eventmachines__destroy_kernel_mapsdso__read_running_kernel_build_idpmu_metrics__alderlakedistro_dwarf_typesperf_session__findnewbench_syscall_fork__ui_browser__line_arrowline_range__initevlist__find_tracepoint_by_idbpf_link_get_fd_by_idperf_pmu__switch_to_bufferpmu_metrics__skylakeexeclp@GLIBC_2.2.5map__cloneclock_gettime@GLIBC_2.17auxtrace_heap__popthread__find_cpumode_addr_locationsort_srcline_fromunit_number__scnprintfregcomp@GLIBC_2.2.5script_browseintel_pt__strerrormachines__for_each_threadperf_config_set__deletecall_path__findnewbpf_prog_get_fd_by_idsuite__intel_ptpmu_events__jaketownbpf_map__fprintfelf_nextscn@ELFUTILS_1.0btf_dump__emit_type_declbpf_map__set_numa_nodewalltime_nsecs_statsbtf__str_by_offsetinat_group_table_5__evlist__add_default_attrsfaccessat@GLIBC_2.4annotate_check_argssysfs__read_strperf_pmu_set_extrasend@GLIBC_2.2.5PyUnicode_FromStringAndSizebpf_obj_get_optsui_browser__list_head_seekauxtrace__process_eventperf_pmus__num_core_pmusevlist__has_amd_ibshpp_dimension__add_outputevlist_streams__deleteparse_events__flush_buffergzgetsbench_futex_hashsort_mem_data_page_sizeparse_intr_regsperf_event__fprintf_stat_roundp0mem2node__nodepthread_setspecific@GLIBC_2.34suite__hists_cumulaterecord_opts__parse_callchainperf_event__nameusage_with_optionsmachine__load_vmlinux_pathelf64_newphdr@ELFUTILS_1.0parse_events_get_textperf_evsel__mmap_baserecord_callchain_helpdwfl_offline_section_address@ELFUTILS_0.122bpf_prog_get_info_by_fdbpf_link__detachbpf_object__gen_loadergelf_newphdr@ELFUTILS_1.0__perf_reg_ip_loongarchperf_gtk_handlesession_doneperf_session__create_kernel_mapsbtf__add_enumsuite__python_useui_browser__update_nr_entriescallchain_branch_countsperf_hpp__init__isoc23_strtoll@GLIBC_2.38getcwd@GLIBC_2.2.5pmu_events__knightslandingsvg_highlightstrfilter__delete__perf_hook_func_record_endgelf_fsize@ELFUTILS_1.0sort_srclinedefault_mem_sort_orderperf_hpp__is_srcfile_entrysort_global_ins_latcmd_daemonexpr_set_insample_reg_masksconnect@GLIBC_2.2.5creat64@GLIBC_2.2.5__strncpy_chk@GLIBC_2.3.4pthread_mutex_init@GLIBC_2.2.5getrlimit64@GLIBC_2.2.5numa_bitmask_setbit@libnuma_1.2btf__add_datasec_var_infostrglobmatch_nocasefilename__read_intevlist__ctlfd_initializedexpr__ctx_freeexpr_reallocbtf_ext__get_raw_datawarnx@GLIBC_2.2.5svg_blockedevlist__prepare_workloadpmu_events__goldmontinput_nameparse_events_formats_error_stringprobe_file__get_eventsperf_event__synthesize_id_sampleevlist__valid_read_formatsysfs__mountbench_syscall_execvebpf_program__attach_trace_optssuite__code_readingbpf_link__update_mapis_event_supportedperf_pmu_push_buffer_stateannotation__mark_jump_targetsvscnprintfsvg_closedso__build_id_equalperf_session__has_tracesperf_hpp__reset_widthsysfs__read_build_id__test_functiondso__reset_find_symbol_cacheui_browser__dialog_yesnoperf_config_u64ordered_events__freebranch_namebench_syscall_basic__gmon_start__perf_event__process_lostperf_script__meminfo_scnprintfx86_32_unwind_libunwind_opsmachine__process_mmap2_eventPyList_Appendevsel__envperf_hpp_list__prepend_sort_fieldstrlen@GLIBC_2.2.5sort_simddb_export__initproc_map_timeoutperf_hpp__is_trace_entryinotify_add_watch@GLIBC_2.4bpf_map__btf_key_type_idnuma_bitmask_clearall@libnuma_1.2backtrace_symbols@GLIBC_2.2.5srccode_state_freeintel_pt_pkt_namefdarray__deleteparse_events__set_leaderevsel__is_leadersymbol__histshists__add_entry_blockinat_escape_table_1_1strcpy@GLIBC_2.2.5dso__set_long_namemachine__fprintf_vmlinux_pathinat_escape_table_3_3tests__demangle_javapercent_color_fprintfs390_cpumsf_process_auxtrace_infoinlines__tree_findperf_event__synthesize_event_update_cpus__ctype_tolower_loc@GLIBC_2.3expr_get_lengcallchain_list__sym_nameperf_read_values_displaycond_broadcastdebuginfo__find_probe_pointmap__fixup_endbpf_map__set_pin_pathunsetenv@GLIBC_2.2.5hists__output_resortperf_pmu_get_inthread_map__new_by_pidblock_info__free_reporttests__dlfilterparse_events_lex_destroyrmdir@GLIBC_2.2.5copy_config_termspthread_cond_init@GLIBC_2.3.2perf_can_aux_samplebuild_id_cache__linknamelibbpf_minor_versionperf_counts__newexpr_get_inannotation__get_branch__perf_reg_sp_riscvperf_stat__print_shadow_stats__perf_reg_name_x86dso__first_symbolsuite__sigtrapperf_event__process_featurereset_dimensionsfclose@GLIBC_2.2.5numa_bitmask_isbitset@libnuma_1.2machine__deleteexpr__create_bufferSLsmg_reinit_smg@SLANG2memchr@GLIBC_2.2.5setsid@GLIBC_2.2.5test__arch_unwind_sampletests__fdarray__addauxtrace__free_eventssymbols__fixup_endperf_hpp__is_sym_entrymap__fprintf_dsoname_dsoffelf_kind@ELFUTILS_1.0__bpf_event__print_bpf_prog_infomachine__process_aux_event_find_next_bitsuite__unit_number__scnprintmachines__findnew_guest_codeperf_etc_perfconfigtests__attrgettid@GLIBC_2.30target__validatebpf_program__nameparse_events_set_llocbench_futex_wake_parallelperf_pmu_lex_init_extratest_attr__initperf_pmu__event_source_devices_fdregfree@GLIBC_2.2.5cap_freemaps__find_symbol_by_nameparse_events_update_listsperf_env__read_cpuidhist_browser__runSLsmg_write_wrapped_string@SLANG2dwfl_build_id_find_elf@ELFUTILS_0.130perf_pmu__open_file_attests__mempsignal@GLIBC_2.2.5strfilter__orsvg_legendainat_avx_table_5_3__vasprintf_chk@GLIBC_2.8evlist__to_fronttimestamp__scnprintf_usecperf_tui_eopshists__inc_nr_events__perf_reg_sp_mipsperf_config_colorboolparse_events_term__deleteinat_group_table_6suite__cpu_mapbpf_map__typepager_in_usesubcmd_configevsel__sys_has_perf_metricsall_output_optionsevsel__fallbackmutex_init_psharedmetricgroup__parse_groups_Py_FatalErrorFunckallsyms2elf_typesort_local_weightperf_pmu__deleteparse_events_restarttests__pe_file_parsingmachine__exitstrfilter__newhists__inc_nr_samplesdwfl_module_relocation_info@ELFUTILS_0.122bpf_map__get_next_keypmu_events_table__find_eventperf_pmus__pmu_for_pmu_filterperf_hpp__formatdisasm_line__scnprintfauxtrace__evsel_is_auxtracesetvbuf@GLIBC_2.2.5leafui_browser__write_nstringbpf_map_delete_batchsort_helppthread_mutex_trylock@GLIBC_2.34socket@GLIBC_2.2.5callchain_avg_cyclesmaps__getannotation__set_offsetsbench_inject_build_idstrbuf_addauxtrace_cache__alloc_entryrb_replace_nodebench_uprobe_baselinesort_mem_blockedparse_events_error__handleauxtrace_buffer__drop_databpf_object__find_map_by_nameauxtrace_mmap__munmap__perf_reg_ip_mipsepoll_create@GLIBC_2.3.2procfs__mountperf_event__synthesize_thread_map2db_export__machinedb_export__symboldso__type_fdkallsyms__parsebpf_program__attach_raw_tracepointbpf_map__set_map_extrastrstr@GLIBC_2.2.5auxtrace_cache__lookupscripting_context__updateperf_env__purge_cgroupsinat_group_table_17perf_pmu__getcpuidmemcpy_origbpf_program__section_namebpf_program__attach_cgroupcpu__max_cpukallsyms__get_function_startperf_guestdie_get_data_member_locationbpf_program__set_ifindexjit_add_debug_infoperf_header__has_featinat_escape_table_1dso__free_a2lperf_mem__snp_scnprintfarch_is_branchlibbpf_register_prog_handlerthread__find_mapstrreplace_charsbench_sched_seccomp_notifytests__hists_outputpmu_metrics__test_soc_cputest_dwarf_unwind__krava_3bench_mem_memsetmachine__find_thread__isoc23_vfscanf@GLIBC_2.38thread__fprintfbpf_map__set_autocreateparse_events_option_new_evlistauxtrace_buffer__put_datastrcasestr@GLIBC_2.2.5suite__pmupmu_metrics__elkhartlakeperf_session__data_offsetnsinfo__need_setnspstack__peekinat_get_last_prefix_idperf_event__fprintf_time_convMEMCPYdwarf_highpc@ELFUTILS_0.122auxtrace_cache__addperf_pmu__name_from_configmetricgroup__printtest__bp_modifybpf_map_lookup_elem_flagsrm_rflibbpf_bpf_link_type_strsuite__perf_evsel__roundtrip_name_testperf_error__unregisterstrlist__newSLtt_Screen_Rows@SLANG2sqrt@GLIBC_2.2.5build_id_cache__kallsyms_pathmachine__is_lock_functionids__freeui_browser__warningcmd_memsort_local_ins_latlibbpf_bpf_map_type_strtests__exprelf_getshdrnum@ELFUTILS_1.5ui__dialog_yesnogettimeofday@GLIBC_2.2.5fflush@GLIBC_2.2.5bpf_program__attachbuild_id_cache__list_build_idsauxtrace_synth_guest_errorPyLong_FromUnsignedLongLongsort_sym_sizeperf_time__percent_parse_strbench_futex_requeueepoll_create1@GLIBC_2.9test__x86_sample_parsingperf_buffer__bufferperf_evsel__enable_threadevlist__parse_samplemkdtemp@GLIBC_2.2.5PyRun_SimpleFileExFlagsx86__is_amd_cpunuma_num_possible_cpus@libnuma_1.3tracefs__mountpointlist_script_files__perf_reg_sp_x86intel_pt_find_overlap__ui_browser__vlinebpf_map__map_extrasysfs__read_ullthread_map__removebpf_object__unpinevsel__is_hybridprobe_type_is_availablesrcline__tree_deletebpf_map__lookup_and_delete_elemperf_envperf_event__process_attrui_helpline__last_msgsuite__pmu_eventsexit_probe_symbol_mapssuite__task_exitaio_write64@GLIBC_2.34_Ux86_64_get_regsuite__hists_filtersnprintf@GLIBC_2.2.5bpf_program__attach_lsmbpf_prog_get_fd_by_id_optspthread_exit@GLIBC_2.2.5sort_global_p_stage_cyctests__hists_filterperf_thread_map__commperf_pmu__fakesh_tripletsbpf_program__attach_iterbtf_dump__dump_type_dataworkload__datasymsort_dso_frombench_evlist_open_close__perf_reg_sp_powerpc__symbol__fprintf_symnamemetricgroup__has_metricbtf__add_fieldsort_cpustrbuf_slopbuf__xpg_basename@GLIBC_2.2.5perf_pmu__scan_stringui_browser__set_percent_colorperf_arch_reg_ipbpf_map__is_internalmachine__get_kallsyms_filenamelog10@GLIBC_2.2.5maps__find_by_nameperf_event__fprintf_commpthread_rwlock_rdlock@GLIBC_2.34tracefs__mountevlist__id_hdr_size__memcpy_chk@GLIBC_2.3.4gelf_getclass@ELFUTILS_1.0parse_events__modifier_event__perf_reg_ip_s390die_get_typeperf_hpp__setup_hists_formatsperf_event__process_aux_output_hw_iddebugfs__mountlist_commandsis_directorydso__newmachine__resolve__hist_entry__snprintfSLang_init_tty@SLANG2bpf_program__set_log_bufparse_events_set_columnZSTD_createCStreamcallchain_list_counts__printf_value__dsos__addnew__perf_hook_desc_testdebug_peo_argsordered_events__flush_timepthread_cond_wait@GLIBC_2.3.2dso__synthesize_plt_symbolsstrchr@GLIBC_2.2.5bpf_map__ifindexcpu_map__fprintffdarray__dup_entry_fromfind_sys_events_tableinat_avx_table_5_2ui_browser__printfEVP_MD_CTX_free@OPENSSL_3.0.0strfilter__andmutex_unlockinat_group_table_7fread@GLIBC_2.2.5ui_browser__vprintftcsetattr@GLIBC_2.2.5print_eventsperf_stat__set_no_csv_summarybpf_map__max_entriestests__bp_signal_overflowstrimevsel__match_bpf_counter_eventsevsel__detect_missing_featurescmdname_comparemachines__set_id_hdr_sizeadd_cmdnamegelf_getverdef@ELFUTILS_1.0parse_events_wrapfunlockfile@GLIBC_2.2.5bpf_map__set_value_sizemap__fprintf_dsonameparse_events_lex_init_extraSLsmg_draw_hline@SLANG2sort_global_weightbtf__resolve_typedown_writedso__new_mapcallchain_cnode_matchedperf_pmus__default_pmu_namedie_find_variable_by_addrperf_event__fprintf_stat_configpthread__block_sigwinchrun_commandrb_lastsort_mem_dcachelineuser_ring_buffer__discardblock_info__getprobe_cache__filter_purgebtf__dedupperf_hpp__set_user_widthmemdupfilename__read_ullprobe_file__del_strliststrlcpymachines__process_guestsins__is_lockperf_pmu__event_source_devices_scnprintfset_term_quiet_inputdwarf_decl_line@ELFUTILS_0.143bpf_object__pin_mapsdb_export__comm_threadres_sample_inittests__mem2nodefdopendir@GLIBC_2.4bpf_linker__freefdarray__fprintfsort_sym_fromcpu__get_max_freqsuite__event_updatetests__mmap_thread_lookupperf_config__refreshsharded_mutex__deleterb_hierarchy_prevparent_regexcallchain_node__make_parent_listevlist__valid_sample_id_allui_browser__argv_seekkvm_add_default_arch_eventocaml_demangle_symelf_ndxscn@ELFUTILS_1.0tests__thread_map_removestrspn@GLIBC_2.2.5machine__resolve_kernel_addrpmu_metrics__haswellbpf_link_get_info_by_fdbpf_map__key_sizegelf_update_phdr@ELFUTILS_1.0parse_events_get_inperf_event__synth_time_convannotated_source__purgesvg_partial_wakelinemachine__map_x86_64_entry_trampolinestp_event_has_idui_helpline__printfmap__find_symbolclosedir@GLIBC_2.2.5dup2@GLIBC_2.2.5stdout@GLIBC_2.2.5machine__process_mmap_eventbtf__set_endiannesssymbol__fprintfevlist__mmap_excall_path_root__newsuite__session_topologymemfd_create@GLIBC_2.27thread_stack__br_sample_latetest_dwarf_unwind__krava_2bpf_link_updatemachines__exittests__session_topologymachine__findnew_vdsoperf_pmu__create_placeholder_core_pmudso__next_symbol_by_nameevlist__new_defaultstrpbrk@GLIBC_2.2.5evlist__close_controlPyCapsule_GetPointerworkload__thloopbpf_object__destroy_skeletonsuite__parse_no_sample_id_allsuite__symbols__perf_reg_sp_s390sort_parentids__unionparse_perf_probe_commandperf_session__process_eventstests__synthesize_stat_configget_leaf_frame_caller_aarch64perf_pmu__convert_scalemadvise@GLIBC_2.2.5perf_session__write_headerdso__cmp_idexpr_get_textperf_hooks__invoketests__task_exitbpf_xdp_detachreallocarray@GLIBC_2.26btf__pointer_sizepmu_metrics__ivybridgeperf_home_perfconfiginat_escape_table_1_3tcgetattr@GLIBC_2.2.5perf_hpp__is_thread_entryapply_perf_probe_eventsfdarray__newsysctl__nmi_watchdog_enabledmips_tripletspmu_events__meteorlakeinat_escape_table_3_1arch_testslibbpf_get_errortests__unit_number__scnprintdb_export__dsofilename__read_debuglinkpmu_metrics__rocketlakeexpr_lex_destroysymbol__match_symbol_namefetch_current_timestampmaps__copy_fromcleanup_perf_probe_eventsopendir@GLIBC_2.2.5readdir64@GLIBC_2.2.5parse_events_errorperf_pmu_restartsuite__dso_dataperf_data_file__writecomm__newannotation__toggle_full_addrsample__resolve_bstackperf_event__process_auxtracesetns@GLIBC_2.14bpf_object__name_Ux86_64_destroy_addr_spaceinat_group_table_11_2btf__add_ptrarch_perf_synthesize_sample_weightperf_event__fprintf_switchperf_data__open_dirperf_header__fprintf_inforealpath@GLIBC_2.3perf_env__archevsel__sw_names_Py_NoneStructbench_breakpoint_threadsuite__thread_map_removeperf_pmus__find_core_pmunsinfo__is_in_root_namespaceinlines__tree_insertbtf__base_btfinat_group_table_21_3perf_hooks__set_hookbench_syscall_getpgidmachine__process_cgroup_eventrb_prevZSTD_isErrormachine__process_lost_samples_eventhas_kcore_dirperf_thread_map__nraggr_cpu_id__corensinfo__nstgidepoll_wait@GLIBC_2.3.2set_argv_exec_pathevlist__set_tp_filter_pidbtf__parse_elfring__map_fd__evlist__combined_sample_typemachine__process_eventbpf_task_fd_querymunmap@GLIBC_2.2.5perf_session__fprintf_nr_eventssort_threadfilename__decompresspmu_events__grandridgeparse_events__switch_to_bufferperf_event__fprintf_itrace_startperf_evlist__closedwfl_end@ELFUTILS_0.122bpf_object__pin_programsstrpbrk_escperf_hpp__defined_dynamic_entryfgetc@GLIBC_2.2.5evsel__set_config_if_unsetmachine__process_namespaces_event_edatamemcpy_functionscpu__max_present_cpustderr@GLIBC_2.2.5suite__bitmap_printSLkp_getkey@SLANG2perf_evlist__munmapsuite__pe_file_parsing__map__kmapdwarf_getlocation_addr@ELFUTILS_0.122parse_events_parseinat_group_table_8aggr_cpu_id__equaltests__parse_no_sample_id_allZSTD_getErrorNamefnmatch@GLIBC_2.2.5bpf_link__destroydebug_ordered_eventslibbpf_probe_bpf_prog_typeinflatesysctl__read_intset_option_nobuildhists__set_col_lenmaps__newdso__typehists__filter_by_symbolfchmod@GLIBC_2.2.5btf__type_cntqsort_r@GLIBC_2.8sigfillset@GLIBC_2.2.5libbpf_major_versionPyCallable_Checkbpf_program__attach_ksyscallbranch_type_nameftruncate64@GLIBC_2.2.5suite__utilstrtailcmpevlist__init_trace_event_sample_rawbtf__load_from_kernel_by_id_splitevsel__hw_cache_opres_sample_browseparse_tag_value__perf_reg_ip_arm64arch_evsel__hw_namerblist__add_node_find_first_zero_bitdebuginfo__find_available_vars_athist_iter_memiostat_print_metricperf_env__cpuidpmu_events__broadwellperf_pmu__has_formatprocfs__configuredperf_mmap__read_eventbpf_map__pinbpf_btf_get_info_by_fdperf_env__nr_cpus_availrb_first_postorderfree_callchainui__popup_menusuite__backward_ring_bufferitrace_synth_opts__set_default__perf_reg_name_s390perf_event__synthesize_stat_configwait4@GLIBC_2.2.5evsel__output_resort_cbperf_mem_events__init__ui_progress__initinat_group_table_15evlist__set_cbcond_initsysfs__read_xllauxtrace_cache__free_entrylibbpf_version_stringbpf_map_delete_elemprocfs__read_strperf_event__read_stat_configlist_available_dlfiltersget_tls_callchain_cursorfilename__read_build_idcall_return_processor__newbtf__add_type_tagsetrlimit64@GLIBC_2.2.5fgets@GLIBC_2.2.5bpf_link__pinevlist__exclude_kerneldie_get_typenameui_helpline__fpushPyCapsule_Newset_mempolicy@libnuma_1.1test_dwarf_unwind__krava_1dwfl_module_getelf@ELFUTILS_0.122numa_max_node@libnuma_1.1pager_get_columnszstd_initparse_events_get_columnstrbuf_addchprobe_memcg_accountnsinfo__tgidsetup_intlist__evsel__set_sample_bitperf_evlist__addread_all_cgroupsarm_tripletsperf_config_set__collectperf_pmu_get_lengevlist__copy_prev_raw_countsunshare@GLIBC_2.4auxtrace_parse_filtersbtf__newdie_get_real_typeevlist__id2evsel_stricttests__hists_linkbpf_prog_bind_mapintlist__findnewannotation_line__nextpmu_for_each_core_eventperf_data__create_dirsymbol__initis_kernel_moduleperf_pmu__create_bufferperf_mem_events__listuser_ring_buffer__submitperf_env__pmu_mappingsextract_argv0_pathevent_symbols_swup_writestrlazymatchsuite__event_groupssvg_boxlibbpf_bpf_attach_type_strperf_pmu__pathname_fdevlist__enable_non_dummypmu_events__sierraforestauxtrace_buffer__freegelf_getrel@ELFUTILS_1.0perf_cpu_map__new_online_cpusrust_is_mangledbtf__add_volatilerb_hierarchy_lastevlist__force_leaderperf_quiet_optiondie_walk_instancesevlist__initialize_ctlfdpmu_events__snowridgexperf_event__fprintf_event_updatefree_config_termsthread__main_threadprint_hists_outdata1svg_textnftw64@GLIBC_2.3.3perf_stat__set_big_numparse_eventpmu_for_each_sys_metricpmu_events__graniterapidsPyDict_Newevlist__warn_user_requested_cpuspmu_add_cpu_aliases_tablebranch_spec_descperf_data__guest_kallsyms_nametests__maps__merge_inmachine__process_ksymbolmlockall@GLIBC_2.2.5pmu_events_table__num_eventstests__synthesize_statpmu_events__amdzen2srcline__unknownsymbol__tty_annotaterun_command_v_optperf_event__attr_swapevsel__zero_per_pkglstat64@GLIBC_2.33sort_transactionlzma_stream_decoder@XZ_5.0PyInit_perf_trace_contextconvert_perf_probe_eventscolor_vfprintfevsel__new_idxnsinfo__clear_need_setnssuite__dwarf_unwindinit_probe_symbol_mapsintel_pt_process_auxtrace_infocmd_recordparse_events_pop_buffer_statemap__has_symbolsperf_can_record_text_poke_eventsordered_events__reinitui__help_windowfeat_opsintel_pt_get_insn__perf_reg_sp_armperf_env__set_cmdlinepmu_metrics__skylakexerror_bufdb_export__branch_typesdso__data_read_addrsvg_runningperf_event__fprintf_auxtrace_errorhashmap__initfdarray__initperf_pmu_freebpf_xdp_querynr_cgroupsthread__set_priv_destructorinat_group_table_24_2pmu_events__sapphirerapidsauxtrace_synth_errorthread_paramsmap__loadbpf_map__set_typeparse_events_terms__exithist_iter_normaltsc_to_perf_timepmu_metrics__alderlakenbpf_program__attach_uprobe__perf_reg_sp_arm64hists__reset_column_widthshow_perf_probe_eventc2c_decode_statsbuild_id_cache__list_allperf_default_configinat_group_table_9evlist__expand_cgroupperf_pmu__file_existsdwarf_getpubnames@ELFUTILS_0.122machines__adddwfl_module_build_id@ELFUTILS_0.138machines__fprintf_dsos_buildidauxtrace_record__optionsinat_group_table_21hists__sort_list_widthdso__data_closeperf_env__nr_pmu_mappingssuite__synthesize_stat_roundrecord_callchain_optdie_get_typename_from_typeperf_event__synthesize_extra_kmapsrblist__exitfilename__read_xlldefault_sort_orderevlist__id2evselevsel__free_countspmu_events__goldmontplusprobe_cache__show_all_caches__perf_reg_ip_x86intlist__newcallchain_param_setupexpr_set_outgetpgid@GLIBC_2.2.5probe_cache__findpmu_events__elkhartlakebench_repeatdie_is_optimized_targetevsel__fprintfperf_event__synthesize_cgroupssuite__fdarray__addperf_event__process_forkbpf_program__attach_xdphybrid_topology__deleteprobe_file__del_eventsbpf_xdp_query_idmachine__create_extra_kernel_map__cgroup__findcolor_fwrite_linesstrcat@GLIBC_2.2.5expr_allocexpr_parseSLsmg_write_nstring@SLANG2perf_env__initperf_evsel__threadsthread_map__newpercent_color_len_snprintfdb_export__commelf_getscn@ELFUTILS_1.0perf_pmu_lex_destroyinotify_init1@GLIBC_2.9openat64@GLIBC_2.4bpf_link__update_programPy_Finalizedwarf_haspc@ELFUTILS_0.122pthread_self@GLIBC_2.2.5bpf_object__btfskip_spacesevsel__hw_namesthread_map__read_commssched_setaffinity@GLIBC_2.3.4field_orderbtf__add_var_find_first_and_bitsetup_browserbtf_dump__newfstat64@GLIBC_2.33tests__parse_metricevlist__splice_list_tailarch__fix_tev_from_mapsring__sizepthread_attr_destroy@GLIBC_2.2.5bpf_obj_pin_optsevsel__append_tp_filterhists__fprintf_headersperf_event__synthesize_sampleperf_pmu__delete_buffermachine__destroy_kernel_mapsbpf_map__get_pin_pathcgrp_event_expandedmachines__initperf_reg_namedwarf_cu_die@ELFUTILS_0.160itrace_do_parse_synth_optsperf_event__synthesize_cpu_mapcmd_evlistsuite__perf_hooksinsn_get_modrm__perf_session__cache_build_idslibperf_initstrlist__entryevent_enable_timer__processexpr_freesort_addr_toarch__post_evsel_configstrbuf_addfdwarf_getcfi_elf@ELFUTILS_0.142btf__find_by_namesuite__wpins__is_retmachine__initsuite__event_timesperf_pmus__supports_extended_typepath__joinui__exitauxtrace_record__referenceactionsevsel__metric_idpthread_cond_signal@GLIBC_2.3.2dwarf_aggregate_size@ELFUTILS_0.161cap_get_procperf_read_values_inituser_ring_buffer__reserve_blockingsort_cgroup_idsymsrc__initcacheline_sizestrlist__deleteperf_pmu_lex_initui_browser__handle_resizebpf_link_get_next_idaddr_map_symbol__account_cyclessuite__synthesize_statperf_pmu__caps_parseasprintf@GLIBC_2.2.5arm_spe_decodeshow_probe_trace_eventshave_ignore_calleesparse_events_get_extraSLang_reset_tty@SLANG2parse_optionsPy_Initializepmu_add_sys_aliasesmachine__delete_threadsbpf_map__fdperf_pmu__scan_buffertop_callchain_helpparse_options_usagearch_evsel__must_be_in_groupmachine__load_kallsymself__needs_adjust_symbolss390_tripletsbpf_map_lookup_batch__strncat_chk@GLIBC_2.3.4expr_set_lvalbpf_map_update_batchnsinfo__realpathbpf_prog_get_next_idsetup_fake_machineauxtrace_heap__freecomm__strevlist__reset_weak_group__dsos__fprintf_buildidbpf_obj_get_info_by_fdgetpwuid_r@GLIBC_2.2.5tui__header_windowbtf__add_arrayexpr_lexsuite__bp_modifywrite_padded__thread__set_comminat_group_table_21_1qsort@GLIBC_2.2.5setup_listbpf_linker__finalizedb_export__threadblock_range__coverageperf_hpp__setup_output_fieldbpf_program__attach_kprobe_optsevlist__amd_sample_rawaddr_location__initmmap64@GLIBC_2.2.5block_hist_opssymbol__annotation_initthread__putauxtrace_parse_sample_optionsparse_events_push_buffer_stateget_events_fileSLsmg_write_char@SLANG2bpf_program__flagsevsel__read_counterbpf_tc_hook_createarm64_tripletsaggr_cpu_id__is_emptymetricgroup__rblist_exithists__unlinksymbol__calc_percentauxtrace_record__info_fillelf_getshdrstrndx@ELFUTILS_1.5open_memstream@GLIBC_2.2.5ui_browser__list_head_refreshabort@GLIBC_2.2.5btf__add_floatinat_avx_tables__symbols__insertdso__getdwarf_formstring@ELFUTILS_0.122_ctypevmlinux_path__nr_entriesperf_pmu__arch_initdie_find_inlinefuncsync@GLIBC_2.2.5_Ux86_64_create_addr_spacetests__jit_write_elfparse_filter_percentagepmu_metrics__haswellxgzopen64@ZLIB_1.2.3.3dwarf_bytesize@ELFUTILS_0.143perf_pmu_get_debugarch__isput_events_filemap__find_symbol_by_namethread__comm_len_Ux86_64_set_caching_policyconvert_unitbench_sched_pipe__sw_hweight8probe_cache__newannotation__unlocklibbpf_bpf_prog_type_strcgroup_is_v2__bitmap_intersectsins__is_jumpmachine__get_kernel_startdb_export__call_pathbpf_map__set_inner_map_fd__sw_hweight16parse_events__scan_stringhist_browser__newsuite__fdarray__filtersort_code_page_size__sched_cpualloc@GLIBC_2.7config_exclusive_filenamecreate_perf_stat_counterget_argv_exec_pathinat_group_table_10_3bench__endget_cpuid_0intel_pt_recording_initgetenv@GLIBC_2.2.5symsrc__destroyhist_browser__init_hppis_valid_tracepointelf64_getshdr@ELFUTILS_1.0perf_stat__print_shadow_stats_metricgroupperf_data__kallsyms_namebpf_object__open_memstrcspn@GLIBC_2.2.5parse_events_namedso__data_write_cache_addrhists__filter_by_threadevswitch__initperf_data__readferror@GLIBC_2.2.5gelf_getehdr@ELFUTILS_1.0strfilter__compareperf_pmu__supports_legacy_cachescripting_max_stackpmu_events__ivybridge__rb_insert_augmentedinat_group_table_13intel_bts_recording_initpmu_events__haswellxsuite__parse_metricbpf_map__delete_elemperf_top__header_snprintfdebug_set_fileauxtrace_queues__sample_queueperf_event__synthesize_build_idperf_mmap__pushevsel__bitfield_swap_branch_flagsevsel__is_function_eventdlfilter__cleanupsample__resolve_callchainup_readring__consumesort_mem_daddr_dso__strcat_chk@GLIBC_2.3.4parse_events_add_breakpointevsel__has_leader_find_first_bitsetlocale@GLIBC_2.2.5auxtrace_record__snapshot_startdb_export__call_returndwarf_cfi_addrframe@ELFUTILS_0.142dwarf_getelf@ELFUTILS_0.126bench_epoll_ctlbench_futex_lock_piperf_config_intpthread_barrier_wait@GLIBC_2.34tests__time_utilsexpr__resolve_idstrerror@GLIBC_2.2.5__dso__load_kallsymsdebug_data_convertbpf_program__set_autoloadput_tracing_filemachines__findnewperf_pmu__lookupsuite__kmod_path__parsezfree_srclinemaps__for_each_mapperf_cpu_map__has_any_cpusort_addrpread64@GLIBC_2.2.5__rb_hierarchy_nextperf_evsel__attrdwarf_offdie@ELFUTILS_0.122nsinfo__newmem_info__getclearerr@GLIBC_2.2.5pmu_events__skylakexpmu_metrics__sandybridgesort_mem_snoop_Ux86_64_dwarf_search_unwind_tableperf_event__fprintf_mmapget_branch_typepmu_metrics__sapphirerapidslist_script_max_widthbtf_ext__freeperf_event__synthesize_featuresdie_is_func_defparse_events_add_cachebpf_map__update_elemhist_entry_iter__adddso__load_vmlinux_pathui_browser__showexpr_restartparse_events_get_debugfind_data_typethread__init_mapsui_helpline__initsuite__dlfiltercmd_c2ccopyfile_offsethist_entry__transaction_lenperf_pmu__have_eventbpf_tc_attachsymbol__strerror_disassemblecpu_topology__smt_onstrreplaceblock_range__findperf_evlist__set_mapsname_to_handle_at@GLIBC_2.14perf_sample__sprintf_flagsauxtrace_queues__process_indexdwarf_lineprologueend@ELFUTILS_0.122writev@GLIBC_2.2.5MEMSETarch__compare_symbol_names_nZSTD_flushStreamzstd_decompress_streamthread_map__new_strperf_pmu__config__hists__initperf_buffer__buffer_cntbpf_link_detachhists__output_resort_cbmachine__findnew_dso_idbt_convert__perf2jsonbpf_prog_detach2perf_usage_stringcallchain_param_defaultperf_pmu__matchsigemptyset@GLIBC_2.2.5pthread_attr_setdetachstate@GLIBC_2.2.5sigaction@GLIBC_2.2.5cmd_buildid_cachememrchr@GLIBC_2.2.5is_perf_dataperf_cpu_map__maxbpf_object__open_subskeletoneprintf_timepmu_events__amdzen4intel_pt_upd_pkt_ctxsymbol__validate_sym_argumentsthread__find_symbolstrdup_escarm_spe_pkt_namebtf__set_fddwarf_getcfi@ELFUTILS_0.142expr__flush_bufferbacktrace_symbols_fd@GLIBC_2.2.5perf_event__synthesize_namespacespmu_events__nehalemepgelf_newehdr@ELFUTILS_1.0online_topologycmd_testcleanup_sdt_note_listsuite__attrsuite__is_printable_arrayis_executable_filex86_tripletsperf_session__auxtrace_error_incbtf__find_strperf_set_multithreadedevlist__find_evsel_by_strbpf_object__detach_skeletonarm_spe_get_packetdso__demangle_symstrtoull@GLIBC_2.2.5perf_event__fprintf_bpfdwarf_getscopes_die@ELFUTILS_0.122__isoc23_vsscanf@GLIBC_2.38bpf_prog_query_optsevent_symbols_hwperf_time__parse_strbpf_object__next_mapmachines__find__strcpy_chk@GLIBC_2.3.4annotation_options__initPyObject_IsTrue__rb_erase_colorpercent_color_snprintfdie_match_namepmu_events__haswellevlist__add_aux_dummysigprocmask@GLIBC_2.2.5sort_dsostrcasecmp@GLIBC_2.2.5tests__thread_maps_sharemachine__create_kernel_mapspstack__deleteexpr__has_eventget_dwarf_regstrcond_signalperf_evsel__readPyDict_GetItemStringasprintf__tp_filter_pidsexpr__switch_to_bufferperf_event__synthesize_mmap_eventssort_sym_ipcparse_events_add_toollog2@GLIBC_2.29synthesize_perf_probe_argpmu_events__rocketlakeperf_evsel__disablesvg_time_gridui_browser__initperf_env__lookup_objdumpperf_time__ranges_skip_sampleiostat_modedebug_set_display_timelibbpf_prog_type_by_nameannotation__exitinat_group_table_16_1inat_group_table_27events_stats__fprintfperf_pmus__scanelf_newscn@ELFUTILS_1.0dwarf_getfuncs@ELFUTILS_0.122__hpp__slsmg_color_printfhist_entry__sym_snprintfperf_header__clear_featdwarf_filesrc@ELFUTILS_0.122perf_top__reset_sample_countersdefault_top_sort_orderstrbuf_readperf_read_values_destroyperf_pmu__num_eventsring__consumer_postests__demangle_ocamlbpf_btf_get_fd_by_idfilename__has_sectionperf_hpp__reset_output_fielddwfl_module_relocations@ELFUTILS_0.122sort_mem_tlbpmu_events__icelakexperf_set_singlethreaded__open64_2@GLIBC_2.7test_generic_metricarch_evlist__add_default_attrsarch__fix_module_text_startexpr_id_data__valueinat_escape_table_2_2perf_pmus__find_by_typeexpr__delete_bufferpmu_events__sandybridgebpf_program__unpinperf_event__fprintf_cgroupbpf_program__log_bufpstack__removeperf_more_info_stringelf_strptr@ELFUTILS_1.0clockid_nameui_browser__hidebtf__add_func_protopmu_uncore_identifier_matchpopen@GLIBC_2.2.5dso__fprintf_symbols_by_nametests__amd_ibs_via_core_pmusuite__demangle_ocamlperf_buffer__consume_bufferui_browser__set_colorevlist__fprintf_nr_eventsevlist__findnew_tracking_eventintel_pt_insn_typebpf_prog_detach_optsarch__sym_updateread_cgroup_idstrcmp@GLIBC_2.2.5elf_rawdata@ELFUTILS_1.0thread__resolveinat_group_table_18pthread_condattr_destroy@GLIBC_2.2.5test_dwarf_unwind__compareaccept@GLIBC_2.2.5strtoul@GLIBC_2.2.5perf_hooks__get_hookaio_suspend64@GLIBC_2.34btf__parse_splitbtf__parse_rawpthread_condattr_init@GLIBC_2.2.5ring_buffer__ringsuite__expand_cgroup_eventsnsinfo__pidinit_rwsembpf_map__numa_nodeperf_session__fprintfcap_get_flagdso__load_vmlinuxget_current_dir_name@GLIBC_2.2.5bpf_object__closeEVP_md5@OPENSSL_3.0.0map__fixup_startperf_session__peek_eventauxtrace_queue_datainlines__tree_deletering_buffer__addring_buffer__epoll_fdprobe_file__get_rawlistevsel__set_sample_idbuild_id_cache__cachedevsel__alloc_countsperf_pmu_set_debugpipe@GLIBC_2.2.5tests__backward_ring_buffermetricgroup__copy_metric_eventsget_target_mapperf_mmap__consumedisable_buildid_cacheevlist__add_sb_eventexpr_set_linenodso__find_symbol_by_name_Ux86_64_stepinat_group_table_25_1btf__find_by_name_kindbpf_object__opensymbol__annotate2PyBool_FromLongevsel__set_filterbpf_map_lookup_and_delete_elem_flagsfputc@GLIBC_2.2.5calloc@GLIBC_2.2.5pthread_kill@GLIBC_2.34suite__PERF_RECORDevent_enable_timer__startdso__set_sorted_by_nameperf_version_stringget_page_size_namedlopen@GLIBC_2.34ui__lock__asprintf_chk@GLIBC_2.8dwarf_ranges@ELFUTILS_0.122libbpf_probe_bpf_helpersysfs__configuredmachine__process_comm_eventthread__deleteexpr__find_idsperf_event__synthesize_attrsort_socketarch_sdt_arg_parse_opsigchain_poptests__is_printable_array__pr_warn__dsos__fprintfperf_event__synthesize_event_update_scaleperf_pmu_set_linenogelf_getnote@ELFUTILS_1.3perf_mem__tlb_scnprintfintlist__deletetests__thread_mapkallsyms__get_symbol_start__sysconf@GLIBC_2.2.5tests__code_readingevsel_streams__matchpmu_metrics__amdzen2set_buildid_dirsuite__synthesize_stat_configcmd_reportforce_pager__getdelim@GLIBC_2.2.5hist_entry__get_data_typebpf_program__set_autoattachauxtrace_queues__initaddr_filters__initbpf_prog_querycallchain_cursor_resetauxtrace_queues__freeperf_event__inject_buildidevsel__open_per_cpuauxtrace_record__info_priv_sizeparse_events_multi_pmu_add__perf_env__insert_btfbpf_map__set_initial_valuesvg_uboxevsel__find_pmubtf__add_constperf_env__find_bpf_prog_infopthread_rwlock_unlock@GLIBC_2.34perf_pmu_format__set_valueprobe_cache__purgeperf_env__numa_nodehugetlbfs__mountdata_optionsthread__free_stitch_listkill@GLIBC_2.2.5fscanf@GLIBC_2.2.5bpf_fs__mountpointperf_probe_with_vardso__filename_with_chrootbpf_object__pintracing_path_mountraise@GLIBC_2.2.5__cxa_atexit@GLIBC_2.2.5target__parse_uidbpf_link__unpinperf_pmu__cpu_slots_per_cyclecompute_namesfopencookie@GLIBC_2.2.5perf_event_open_cloexec_flagparse_cgroupsperf_hpp__append_sort_keyscgroup__putpthread_cond_broadcast@GLIBC_2.3.2set_option_flagparse_events_get_outevsel__compute_deltas__perf_reg_name_cskypthread_key_create@GLIBC_2.34dso__next_symbol_PyTuple_Resizebranch_type_countrblist__entryperf_can_record_build_idpmu_events__westmereexbpf_map__pin_pathtests__expand_cgroup_eventsexecl_cmdpython_scripting_opsparse_events__modifier_groupauxtrace_index__auxtrace_eventring__producer_posexpr__subset_of_idsbench_mem_memcpyinat_group_table_26_1perf_hist_configaggr_cpu_id__cpublock_info__total_cycles_percentperf_pmu_lexintlist__entrycmd_kvmsymbol__annotate_zero_histogramsparse_events_freefill_callchain_infodso__delete_symbolperf_pmu__warn_invalid_formatsgzclosestrftime@GLIBC_2.2.5dwfl_module_getdwarf@ELFUTILS_0.122round@GLIBC_2.2.5to_ctfperf_pmu_alloccmd_inject__evlist__parse_mmap_pagesru_statsperf_pmu__check_aliassvg_cpu_boxnamespaces__freeperf_env__raw_archreport__browse_block_histspthread_barrier_destroy@GLIBC_2.34__block_info__cmpprctl@GLIBC_2.2.5auxtrace_cache__removenuma_topology__new__evsel__read_on_cpuperf_pmu__pathname_scnprintfget_dwarf_regnumEVP_DigestInit_ex@OPENSSL_3.0.0java_demangle_symevlist__set_id_posscript_fetch_insninat_group_table_11expr__del_idsharded_mutex__newexpr__add_id_valtimerfd_settime@GLIBC_2.8unknown_typebpf_link__pin_pathZSTD_createDStreambpf_program__attach_tracepointsvg_cstatelocal_unwind_libunwind_opssuite__keep_trackingtests__hists_cumulateperf_can_record_cgroupmaps__find_symbolmalloc@GLIBC_2.2.5iostat_parsecmd_annotatebtf__add_enum_valueparse_events__decode_legacy_cachesort__iaddr_cmpperf_env__exitevlist__uniquify_nameexpr__get_idins__is_fusedprobe_cache__find_by_namedso__is_object_file__sw_hweight64auxtrace_mmap__read_snapshotbtf__add_enum64symbol__config_symfsmem_bswap_32pmu_metrics__cascadelakexpmu__name_matchfile_availablehists__add_entryui__refresh_dimensionssuite__amd_ibs_via_core_pmumultiprobe_event_is_supportedperf_event__fprintf_auxperf_event__synthesize_commpmu_events__lunarlakethread_map__new_eventperf_record_cpu_map_data__test_bitexpr_get_debugiostat_release__map__is_bpf_progelf_errmsg@ELFUTILS_1.0perf_header__set_featisatty@GLIBC_2.2.5perf_pmu_set_lvalevlist__free_statsarch_fetch_insnrdtsccmd_benchmem2node__inittest__intel_pt_pkt_decoderPyTuple_SetItembpf_program__insn_cnttest_attr__enabledevlist__s390_sample_rawmaps__find_ams__maps__sort_by_namebpf_object__open_filegzip_is_compressedhist_entry__deletesignalfd@GLIBC_2.7callchain_cursor_appendscript_spec_registerperf_session__read_build_idsbpf_object__attach_skeletonparse_branch_stackperf_stat_process_counter__dso__build_id_filenameperf_data__switchexclude_cmdsbench_breakpoint_enablegelf_update_ehdr@ELFUTILS_1.0lzma_code@XZ_5.0show_available_varsmap__contains_symbolbpf_map__attach_struct_opsSLsmg_reset_smg@SLANG2__isoc23_strtol@GLIBC_2.38perf_event__process_itrace_startbpf_map__value_sizecs_etm__process_auxtrace_infosuite__jit_write_elfbuild_id_cache__addZSTD_initDStreammachine__process_exit_eventSLtt_get_screen_size@SLANG2tests__synthesize_stat_roundsigaddset@GLIBC_2.2.5pmu_metrics__snowridgexmkpathriscv32_tripletsevlist__start_sb_threadbinary__fprintfperf_mem_events__parseperf_hpp_list__init__evsel__hw_cache_type_op_res_namemachine__addr_cpumodeperf_event__process_mmap2rust_demangle_symauxtrace_queues__add_sampleprint_tracepoint_eventsbtf__parse_raw_splitperf_error__registeruprobe_ref_ctr_is_supportedsuite__sw_clock_freqbpf_object__find_program_by_nameperf_evlist__disableintel_pt_log_set_nameevsel__open_per_threadpmu_metrics__amdzen1evsel__parse_sampleZSTD_freeDStream__vfprintf_chk@GLIBC_2.3.4perf_pmu__find_eventdie_get_call_linenoevsel__append_addr_filtertests__utildie_find_realfuncsort_mem_lockedwaitpid@GLIBC_2.2.5perf_data__open__ui_browser__show_titlebpf_program__attach_netfilterlseek64@GLIBC_2.2.5__isoc23_sscanf@GLIBC_2.38numa_allocate_cpumask@libnuma_1.2btf__add_btfbpf_raw_tracepoint_openperf_pmus__scan_core__perf_reg_ip_armcomm__free__perf_reg_name_riscvworkload__leafloopkcore_extract__createarm_spe_decoder_freeevsel__bpf_counter_eventsexpr__parseevlist__ctlfd_ackstrglobmatchbench_uprobe_emptymachine__findnew_dsobuild_caches_for_cpustrrchr@GLIBC_2.2.5bind@GLIBC_2.2.5ui_browser__input_windowevents_stats__incelf_memory@ELFUTILS_1.0machine__findnew_kernelget_arch_regstrsuite__vmlinux_matches_kallsymsclock_getres@GLIBC_2.17insn_decodebpf_object__destroy_subskeletonmachine__findnew_guest_codedwarf_lineno@ELFUTILS_0.122perf_evsel__cpusclear_probe_trace_eventbpf_obj_getbpf_program__autoattachbtf__add_typecpu_topology__newexpr__ctx_clearaddr_filters__exithist_entry__snprintf_alignmentcallchain_register_param__ui__info_windowSLang_ungetkey@SLANG2do_realloc_array_as_neededinat_get_escape_attributeaio_return64@GLIBC_2.34evlist__new_dummypmu_metrics__broadwellxfdarray__pollinat_group_table_25perf_time__parse_for_ranges_reltimemachine__process_switch_eventrb_nextsvg_fboxperf_session__read_headernsinfo__copyui_browser__gotorcdwfl_standard_find_debuginfo@ELFUTILS_0.122cmd_versionbpf_program__attach_usdtevlist__append_tp_filter_pidscgroup__findnewthread_stack__freedwarf_getsrcfiles@ELFUTILS_0.122machines__create_guest_kernel_mapsperf_session__set_id_hdr_sizebranch_type_stat_displayperf_event__synthesize_auxtrace_infoget_filter_desccu_find_realpathvalue_color_snprintfperf_pmu_pop_buffer_staterecord_parse_callchain_optrm_rf_perf_dataevsel__reset_countshybrid_topology__newdie_get_linkage_name__evlist__set_tracepoints_handlersmmap@GLIBC_2.2.5auxtrace_record__initevsel__parse_sample_timestampparse_events_error__initperf_pmu_get_outbench_pmu_scanbtf__parse_elf_splitprobe_file__add_eventparse_events_get_lvalrblist__remove_nodesymsrc__possibly_runtimeperf_hpp_list__column_registertests__bp_modifyperf_pmu__open_fileperf_hpp__is_comm_entryevsel__remove_from_groupbpf_program__attach_kprobe_multi_optsthread_stack__sampleline_range__clearinat_avx_table_6_3thread_map__fprintfperf_event__fprintf_cpu_mapperf_session__fprintf_dsos__realpath_chk@GLIBC_2.4debuginfo__find_trace_eventsinat_group_table_16evsel__precise_ip_fallbackui_browser__write_graphsort__dcacheline_cmpbpf_tc_querystrncasecmp@GLIBC_2.2.5tests__python_usensinfo__statperf_regs_loadbench_futex_wakeexpr_get_extrabpf_linker__add_fileperf_pmu__scan_file_atbpf_prog_attachevent_typelibbpf_set_memlock_rlimmachine__get_current_tidaffinity__cleanupbpf_map__is_pinnedinat_escape_table_2bpf_program__attach_uprobe_multievsel__group_nameperf_time__skip_sampleperf_probe_event_need_dwarfcallchain_mergehugetlbfs__configuredclean_cmdnamessysfs__mountpointattr_to_scriptveprintfperf_data__update_dirpython_scripting_unsupported_opsdwarf_bitsize@ELFUTILS_0.143perf_stat_process_percoreSLsmg_init_smg@SLANG2ui_browser__argv_refreshaggr_cpu_id__socketrewinddir@GLIBC_2.2.5asprintf_expr_inout_intsparse_line_range_desctests__vmlinux_matches_kallsymsmachine__process_fork_eventintel_pt_pkt_descordered_events__deletestrbuf_growsysfs__read_boolprobe_cache__scan_sdtSLsmg_gotorc@SLANG2bpf_program__attach_netnsperf_hpp__is_sort_entryevlist__parse_controlsort_symhists__delete_entriesperf_env__has_pmu_mappingperf_pmu__format_typeexpr_push_buffer_statedlfilter__newblock_hists_tui_browseperf_missing_featuresbpf_program__set_log_leveldb_export__evselperf_buffer__freebpf_program__set_expected_attach_typeauxtrace__freebpf_object__find_map_fd_by_namecpu__setup_cpunode_mapbpf_core_free_candsui_helpline__currentsort_cgroupsuite__hists_linkPyArg_UnpackTupletests__x86_sample_parsingpmu_metrics__jaketowninsn_get_sibc2c_add_statsbuild_id__is_definedsort_sym_toperf_evlist__deleteevsel__output_resortauxtrace_record__read_finish__intel_pt_log_insndie_get_decl_fileparse_events_set_inperf_env__find_pmu_cap__map__is_bpf_imageevlist__add_bpf_sb_eventumask@GLIBC_2.2.5fork@GLIBC_2.2.5hists__add_entry_opstracing_events__scandir_alphasortbpf_link_get_fd_by_id_optsclear_perf_probe_eventmbind@libnuma_1.1strsep@GLIBC_2.2.5bench_sched_messagingperf_evsel__enabledisasm__fprintfthread__set_comm_from_procrecord__parse_freq__perf_reg_sp_loongarchelf_update@ELFUTILS_1.0expr_lex_init_extraperf_counts__resetcu_walk_functions_atpmu_metrics__amdzen4perf_hpp_list__register_sort_fieldmetricgroup__parse_groups_testperf_event__process_id_indextimerfd_create@GLIBC_2.8evswitch__discardparse_probe_trace_commandfilename__write_intbtf__add_intcopy_to_probe_trace_arggzip_decompress_to_fileperf_config_set__load_filepmu_events__alderlakendso__sorted_by_namepmu_metrics__ivytownbpf_map__inner_mapdirfd@GLIBC_2.2.5bpf_link__disconnectopen_trace_filegetppid@GLIBC_2.2.5lzma_is_compressedparse_events_add_pmubpf_linker__newwarn@GLIBC_2.2.5perf_cpu_map__mergeexecvp@GLIBC_2.2.5thread_map__haslibbpf_find_kernel_btfevlist__reset_statsbench__startbpf_object__open_skeletonperf_can_record_switch_eventsdwarf_nextcu@ELFUTILS_0.122maps__insertperf_evlist__newis_cpu_online__perf_session__newtests__dwarf_unwindbpf_program__get_expected_attach_typetests__perf_hooksregerror@GLIBC_2.2.5ring_buffer__consumeperf_event__synthesize_stat__errno_location@GLIBC_2.2.5perf_session__register_idle_threadperf_evlist__remove_ITM_registerTMCloneTablesuite__sample_parsingcmd_topperf_env__kernel_is_64_bitmap__new2perf_session__find_first_evtype__sigsetjmp@GLIBC_2.2.5__map__is_oolelf_getident@ELFUTILS_1.0__dso_handle__map__is_kernelaggr_cpu_id__emptycu_get_comp_dirhugetlbfs__mountpointsymbols__deletesymbol__annotate_decay_histogramsvg_waitingprobe_cache_entry__get_eventuser_ring_buffer__freecmd_datasetup_pathcpu_map__snprintarm_spe_decoder_newpthread_mutexattr_init@GLIBC_2.34btf__add_decl_tagmutex_trylockui_browser__mark_fusedcpu_map__onlineperf_event__synthesize_attrsdso__kernel_module_get_build_idbpf_program__insnsquiet__evsel__get_config_term__memset_chk@GLIBC_2.3.4ctime@GLIBC_2.2.5perf_event__fprintf_thread_mapsort_in_txgelf_getsym@ELFUTILS_1.0perf_mem__lvl_scnprintfdso__find_symbol__printf_chk@GLIBC_2.3.4parse_filtermetricgroups__topdown_max_levelpwrite64@GLIBC_2.2.5bpf_object__load_skeletonevlist__create_streamssvg_pstatebpf_program__set_typeevlist__add_dummyperf_event__process_auxtrace_infoexecve@GLIBC_2.2.5perf_evlist__mmapperf_session__deletefilename__sprintf_build_idprobe_file__openaddr_filters__parse_bare_filterevlist__add_attrsperf_event__fprintf_text_pokebpf_btf_get_fd_by_id_optsexpr__scan_bytesdwarf_linebeginstatement@ELFUTILS_0.122perf_cpu_map__intersectelf_newdata@ELFUTILS_1.0perf_event__synthesize_thread_mapmkdir_pbpf_map__btf_value_type_idSLtt_set_color@SLANG2regexec@GLIBC_2.3.4bpf_object__set_kversionenable_paramsperf_hpp__is_srcline_entryhist_entry__append_callchain__perf_env__find_btfto_jsondie_entrypcauxtrace_buffer__nextmap_symbol__annotation_dump_Py_BuildValue_SizeTdirname@GLIBC_2.2.5die_skip_prologuehist_entry__tui_annotatemetricgroup__lookupcolor_vsnprintftui_helpline__setsrcline__tree_findaio_error64@GLIBC_2.34rlimit__increase_nofilelibapi_set_printmemset_origworkload__sqrtloopsymsrc__has_symtabcmd_listcpu_aggr_map__newparse_events__shrink_config_termsfopen64@GLIBC_2.2.5hists__new_col_lenstart_commandperf_session__queue_eventparse_callchain_top_optblock_rangesdlclose@GLIBC_2.34perf_buffer__pollstrbuf_releasesynthesize_probe_trace_commandmachines__find_guestperf_tool_event__to_strintlist__removeperf_callchain_configpthread_condattr_setpshared@GLIBC_2.34pstack__emptyevent_enable_timer__exitperf_mem_events__record_argsdso__data_get_fdbpf_map__unpinperf_event__process_cgroupdso__name_lenrblist__initbuild_id__sprintfhists__get_rotate_entries_instrlist__loadmmap_cpu_mask__scnprintfthread_map__new_by_tidparse_events_set_extraauxtrace_heap__addcall_path_root__freedlfilter__startbpf_object__unpin_mapsui__getchnamespaces__newthread_stack__processarch__normalize_symbol_namecallchain_cursor__copysched_setscheduler@GLIBC_2.2.5numa_topology__deletesuite__memperf_hpp__reset_sort_widthvfprintf@GLIBC_2.2.5evlist__configinat_escape_table_3_2nanosleep@GLIBC_2.2.5evlist__alloc_stats__pr_debugauxtrace_mmap_params__set_idxperf_tool__fill_defaultshists__inc_nr_lost_samplesbtf__set_pointer_sizeauxtrace_cache__freebpf_xdp_attachdso__data_write_cache_offsevsel__calc_id_posdwarf_linesrc@ELFUTILS_0.122insn_get_opcodeparse_events__create_bufferevlist__copy_res_statsdwarf_attr_integrate@ELFUTILS_0.122perf_header__write_pipesetup_pagersymbol_conf__perf_reg_name_armperf_debuginfod_setupui_helpline__putshists__output_recalc_col_lenstatfs64@GLIBC_2.2.5flockfile@GLIBC_2.2.5intel_pt_log_fp__hists__scnprintf_titleperf_mem__blk_scnprintfperf_pmu_get_linenohist_entry__cmpmaps__fixup_overlap_and_insertpmu_events__westmereep_dpevsel__is_cache_op_validconfig_error_nonboolpmu_metrics__amdzen3srcline__tree_insertannotation__lockPyList_New__perf_hook_desc_record_endthread__forkpmu_metrics_table__finddso__putperf_pmu__flush_buffertests__bitmap_printintel_bts_process_auxtrace_infoevlist__append_tp_filter_pidusleep@GLIBC_2.2.5putenv@GLIBC_2.2.5gelf_getversym@ELFUTILS_1.0evlist__parse_event_enable_timetests__sdt_eventperf_pmu_parseregs_query_register_offsetsysctl__max_stackcpu__get_socket_idevlist__set_selectedrb_next_postorderdwarf_lineaddr@ELFUTILS_0.122pthread_getspecific@GLIBC_2.34expr__ctx_newbtf__add_fwdsort__daddr_cmpelf_getdata@ELFUTILS_1.0kretprobe_offset_is_supportedevlist__start_workloadexpr_pop_buffer_stateelf64_getehdr@ELFUTILS_1.0find_scriptsperf_session__write_buildid_tableperf_event__fprintf_mmap2dwarf_formsdata@ELFUTILS_0.122SLsmg_vprintf@SLANG2hists__fprintfbpf_object__kversiondso__deleteiostat_listprint_sdt_eventsdwarf_callchain_usersPyImport_AppendInittabis_pmu_corestrlist__findintel_pt_set_first_timestampevent_attr_initfwrite@GLIBC_2.2.5inat_avx_table_5srandom@GLIBC_2.2.5test_dwarf_unwind__threadperf_evsel__close_cpusuite__perf_time_to_tscui_helpline__vshowbtf__add_enum64_valueannotation_options__exitpthread_rwlock_wrlock@GLIBC_2.34perf_event__processdie_find_variable_atsysfs__sprintf_build_idbpf_map_get_info_by_fdtest__intel_pt_hybrid_compattests__sw_clock_freqreport_parse_ignore_callees_optdb_export__exec_commperf_pmu_get_columnsysctl_perf_event_max_stackintel_pt_insn_namePyImport_AddModulebpf_obj_pinperf_pmu_set_columnperf_evlist__nr_groupsmemcmp@GLIBC_2.2.5execv_cmdparse_events_reallociostat_preparePy_DecodeLocaleperf_cpu_map__getPyUnicode_AsUTF8SLtt_Screen_Cols@SLANG2ZSTD_compressStreamSLsmg_draw_vline@SLANG2arch__user_reg_maskrb_eraseSLtty_set_suspend_state@SLANG2pmu_events__icelake__perf_reg_name_arm64sort_local_p_stage_cycperf_pmu_get_textarch_support_sort_keyperf_exepager_initdwarf_tag@ELFUTILS_0.122perf_pmu_reallocannotated_data_type__update_samplesevlist__create_mapsperf_event__process_auxperf_event__synthesize_event_update_namearch__compare_symbol_namesmem2node__exitzstd_compress_stream_to_recordsannotation_config__initperf_pmu_set_inPyTuple_Newbpf_program__set_flagsevlist__get_tracking_eventinat_avx_table_6_1bpf_iter_createinat_group_table_14bpf_program__attach_netkitaffinity__setannotated_data_type__tree_deletedie_get_var_range__bitmap_anddso__read_binary_type_filenameperf_event__fprintf_aux_output_hw_iddlfilter__do_filter_eventbtf__add_datasecis_strict_ordergetrusage@GLIBC_2.2.5hists__calc_col_lentarget__strerrorparse_synth_optsort_mem_phys_daddrperf_config_set__newarch_evlist__cmpworkload__brstackdie_find_childsuite__maps__merge_inperf_cpu_map__new_any_cpuprobe_event_dry_runpmu_metrics__broadwellperf_event__synthesize_bpf_events__evsel__reset_sample_bitperf_event__process_build_idgetpagesize@GLIBC_2.2.5pthread_create@GLIBC_2.34annotate_optsperf_mem_events__ptrbitmap_scnprintfdwarf_formudata@ELFUTILS_0.122hist_entry__inc_addr_sampleself_getphdrnum@ELFUTILS_1.6maps__removeauxtrace_record__find_snapshotlibbpf_attach_type_by_nameget_cpuid_strfind_sourcelineevlist__disable_non_dummynsinfo__getmachine__for_each_kernel_mapnsinfo__mountns_exitperf_buffer__buffer_fdbpf_prog_test_run_optslevenshteinputchar@GLIBC_2.2.5parse_events_set_linenobpf_program__attach_perf_event_optsperf_event__synthesize_kernel_mmaptests__event_timesSLtt_set_cursor_visibility@SLANG2evlist__scnprintf_evselsbtf__raw_datascripting_contextmem_info__newevsel__leaderhists__inc_statsperf_event__fprintf_ksymbolevlist__ctlfd_processperf_atolladdr2line_timeout_mstracing_path__strerror_open_tpupdate_statsparse_events_term__numperf_event__process_auxtrace_errormap__set_kallsyms_ref_reloc_sym__perf_reg_ip_cskybpf_map_delete_elem_flags__map__is_extra_kernel_mapdata2numa_nodes_ptr@libnuma_1.2ZSTD_decompressStreamsuite__bp_accountingparse_events_terms__to_strbufperf_event__process_finished_roundlisten@GLIBC_2.2.5perf_evsel__newmap__browseexpr__add_idbpf_object__btf_fdcpu_cache_level__freemutex_initshow_bootconfig_eventsannotation__init_column_widthsperf_pmu__auto_merge_statsauxtrace_cache__newstdio__config_colorperf_data__close_dirgetpid@GLIBC_2.2.5dsos__hit_allinat_escape_tablesperf_evsel__disable_cpudie_walk_lineshist_entry__has_hierarchy_childrenpmu_events__amdzen1__perf_hook_func_record_startdwarf_dieoffset@ELFUTILS_0.122uniqlibunwind__arch_reg_idtest_objdump_pathhist_iter_cumulativeuse_browsergetline@GLIBC_2.2.5test__hybridperf_mem_events__loads_ldlatparse_events_evlist_errordwfl_begin@ELFUTILS_0.122memmem@GLIBC_2.2.5kcore_copybpf_map__nameevlist__find_evselperf_pmu_get_lvalperf_can_record_cpu_widethread__memcpysort_mem_iaddr_symarm_spe_pkt_descaddr_map_symbol__inc_sampleself_end@ELFUTILS_1.0machine__nr_cpus_availparse_events_term__clonepthread_attr_setaffinity_np@GLIBC_2.32die_is_signed_typedso__parse_addr_inlinesrblist__findpowerpc_tripletsSLkp_init@SLANG2PyLong_FromUnsignedLongmachines__set_comm_execrb_insert_colorpthread__unblock_sigwinchrename@GLIBC_2.2.5btf__add_funcref_reloc_sym_namesbpf_map__set_ifindexbpf_map__set_map_flagsexpr__get_literalintel_pt_enable_loggingbpf_map__autocreatedso__data_status_seenlibbpf_num_possible_cpusbuild_id__mark_dso_hit_opsperf_debug_setupevsel__object_configiostat_print_header_prefixann_insn_statinflateEndsuite__sdt_eventperf_time__range_allocsdt_notes__get_countfinish_commandhists__match_IO_stdin_usedperf_event_header__bswapload_command_listinat_avx_table_6dwarf_frame_cfa@ELFUTILS_0.142suite__api_iosvg_build_topology_mapperf_thread_map__new_arraySLsmg_refresh@SLANG2perf_file_header__readauxtrace_buffer__get_data_rwinat_group_table_24_1perf_evsel__closestdin@GLIBC_2.2.5dwarf_lineendsequence@ELFUTILS_0.122dwarf_siblingof@ELFUTILS_0.122pmu_for_each_sys_eventperf_evlist__nextsuite__x86_sample_parsingperf_reg_valuelibbpf_set_printSLang_TT_Read_FD@SLANG2db_export__switchexpr__scan_bufferperf_env__single_address_spaceparse_opt_verbosity_cbdie_get_call_filebpf_object__prev_programtest_loopauxtrace_index__writeelf_begin@ELFUTILS_1.0get_sdt_note_listannotation__trylockbuild_id_cache__orignamebtf_ext__newgelf_getrela@ELFUTILS_1.0pmu_events__broadwellxexpr_get_columnfileno@GLIBC_2.2.5perf_session__inject_headerpmu_events__tigerlakedefault_diff_sort_orderlzma_decompress_to_fileperf_tool__process_synth_eventshashsh_regstr_tbluser_ring_buffer__newintel_pt_get_packettests__sample_parsingparse_events_set_debugaggr_cpu_id__globalsparc_tripletsperf_pmus__print_pmu_eventsui_browser__is_current_entrysymbol__deletebpf_program__attach_uprobe_optsmachine__process_bpfcpu_aggr_map__empty_newintel_pt_fast_forwardordered_events__first_timeexpr_set_debug__machine__synthesize_threadsfseek@GLIBC_2.2.5pread@GLIBC_2.2.5aggr_cpu_id__diesymbol__elf_initsrand@GLIBC_2.2.5fetch_kernel_versionelf_section_by_namearch_get_tsc_freqbpf_program__attach_perf_eventbpf_program__attach_traceexpr_set_columnthread__set_namespacesinat_avx_table_6_2parse_events_get_lengsort__modeparse_branch_strsystem_pathperf_arch_reg_spperf_ns__nameprobe_confprobe_file__open_bothgetpwnam_r@GLIBC_2.2.5elf_version@ELFUTILS_1.0perf_config__exit_Ux86_64_init_remotetopdown_sys_has_perf_metricsmachine__exit_vdsoperf_event__process_ksymbolrel_stddev_stats__evsel__sample_sizecompare_proc_modules__read_chk@GLIBC_2.4svg_processchdir@GLIBC_2.2.5branch_new_type_namehelp_unknown_cmd__bitmap_weightbsearch@GLIBC_2.2.5perf_read_values_add_valueevsel__set_leaderevlist__check_mem_load_auxarch__add_leaf_frame_record_optsprint_hists_inperf_event__process_commscnprintf_padbtf__get_raw_dataevlist__print_countersperf_hpp__cancel_cumulateparse_events__scan_bytesperf_mem_events__name__sprintf_chk@GLIBC_2.3.4die_find_variable_by_regmachines__create_kernel_mapsevsel__hw_cache_resultperf_header__process_sectionsmachine__create_extra_kernel_mapsEVP_DigestFinal_ex@OPENSSL_3.0.0cxx_demangle_symrlimit__bump_memlockthread__insert_mapperf_read_tsc_conversiongelf_getphdr@ELFUTILS_1.0print_sparkfopen@GLIBC_2.2.5ring__avail_data_sizeexpr__scan_string_find_next_and_bitperf_thread_map__set_pid__snprintf_chk@GLIBC_2.3.4sort_sym_offsetperf_event__process_text_pokeSLutf8_enable@SLANG2insn_rip_relativeriscv64_tripletsaffinity__setupperf_hpp__is_dso_entryinat_escape_table_1_2bpf_program__expected_attach_typeperf_hooks__recoverbuild_id_cache__cachedirsvg_wakeline__isoc23_strtoull@GLIBC_2.38ui__has_annotationdie_find_top_inlinefuncperf_event__synthesize_modulesbpf_link__fdeventfd@GLIBC_2.7evlist__sample_id_allgraph_dotted_lineperf_session__deliver_synth_eventexec_cmd_inittests__perf_evsel__roundtrip_name_test__perf_event__synthesize_id_index__libc_start_main@GLIBC_2.34intel_pt_log_enableevlist__find_tracepoint_by_namebtf__add_unionparse_events_lex_initsocketpair@GLIBC_2.2.5inat_group_table_18_1pmu_events__bonnelladdr_location__copyperf_data__make_kcore_diris_in_cmdlistsystem@GLIBC_2.2.5tests__event_updatestrlist__removeSLsmg_set_char_set@SLANG2dso__decompress_kmodule_fdmap__rip_2objdumpiostat_prefixtest_attr__readysymbol__annotate_printfdwfl_report_offline@ELFUTILS_0.122evsel_streams__entryinat_group_table_21_2thread__commbpf_map_lookup_and_delete_elemmachine__set_current_tidstrtod@GLIBC_2.2.5pmu_events__silvermontdb_export__samplebpf_prog_attach_optsui_helpline__vpush__bitmap_equalbpf_program__set_attach_targetbpf_program__set_insnslibbpf_find_vmlinux_btf_idthread__getthread__namespacessample__fprintf_symsample__fprintf_callchainsysfs__read_intbpf_program__attach_tracepoint_optsmachine__for_each_dso__pr_infomachine__process_text_pokeevlist__combined_branch_typethread_stack__depthdie_compare_namedump_tracedso__insert_symbolauxtrace_index__free__intel_pt_logfmemopen@GLIBC_2.22execl@GLIBC_2.2.5evlist__event2evselperf_use_color_defaultmachine__new_hostmaps__fprintfui_browser__rb_tree_seekkcore_extract__deletePyBytes_FromStringAndSizeget_tracing_filelockf64@GLIBC_2.2.5perf_hostbpf_prog_detachbtf__load_from_kernel_by_idperf_stat_merge_countersperf_data__closechk_double_cljit_processcpu_map__snprint_mask.symtab.strtab.shstrtab.interp.note.gnu.property.note.gnu.build-id.note.ABI-tag.gnu.hash.dynsym.dynstr.gnu.version.gnu.version_r.rela.dyn.rela.plt.init.plt.got.noinstr.text.fini.rodata.eh_frame_hdr.eh_frame.tbss.init_array.fini_array.data.rel.ro.dynamic.data.bss.comment.debug_aranges.debug_info.debug_abbrev.debug_line.debug_str.debug_line_str.debug_loclists.debug_macro.debug_rnglistsPP#pp 6��$I�� W���o��La((�5i�9�9q���o�X�Xx~���oH]H]�
��`�`�|�B�����3�  �    �"��B�B��B�B2> ��#�#��܂#܂#
��#�#�_ �k�k�\��`	�`	��A�hV�hV��hV�hV��xV�xV��V��V�`� �:��:����=��=�HP�P�hG@���h��O #0h��&,���	;����/
G*Гq�U�����a0A"��l0.��,|ZΜX���b�#������$�p�(+	��52��

Zerion Mini Shell 1.0